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MC9S08JM8CLCE

器件型号:MC9S08JM8CLCE
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
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器件描述

MICROCONTROLLER, QCC48

单片机, QCC48

参数
MC9S08JM8CLCE端子数量 48
MC9S08JM8CLCE加工封装描述 7 × 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, ROHS COMPLIANT, MO-220VKKD-2, QFN-48
MC9S08JM8CLCE状态 ACTIVE
MC9S08JM8CLCE包装形状 SQUARE
MC9S08JM8CLCE包装尺寸 芯片 CARRIER
MC9S08JM8CLCE表面贴装 Yes
MC9S08JM8CLCE端子形式 NO 铅
MC9S08JM8CLCE端子位置
MC9S08JM8CLCE包装材料 UNSPECIFIED
MC9S08JM8CLCE微处理器类型 单片机

MC9S08JM8CLCE器件文档内容

MC9S08JM16
MC9S08JM8

Data Sheet

HCS08
Microcontrollers

  MC9S08JM16
  Rev. 2
  5/2008

  freescale.com
MC9S08JM16 Series Features

8-Bit HCS08 Central Processor Unit (CPU)                   Peripherals

    48 MHz HCS08 CPU (central processor unit)                USB -- USB 2.0 full-speed (12 Mbps) with
    24 MHz internal bus frequency                               dedicated on-chip 3.3 V regulator and transceiver;
    HC08 instruction set with added BGND instruction            supporting endpoint 0 and up to 6 additional
    Background debugging system                                 endpoints
    Breakpoint capability to allow single breakpoint
                                                                ADC -- 8-channel, 12-bit analog-to-digital
       setting during in-circuit debugging (plus two more         converter with automatic compare function;
       breakpoints in on-chip debug module)                       internal temperature sensor
    In-circuit emulator (ICE) debug module containing
       two comparators and nine trigger modes. Eight            ACMP -- Analog comparator with option to
       deep FIFO for storing change-of-flow addresses             compare to internal reference; operation in stop3
       and event-only data. Debug module supports both            mode
       tag and force breakpoints
    Support for up to 32 interrupt/reset sources             SCI -- Up to two serial communications interface
                                                                  modules with optional 13-bit break; LIN
Memory Options                                                    extensions

    Up to 16 KB of on-chip in-circuit programmable            SPI -- Two 8- or 16-bit selectable serial peripheral
       flash memory with block protection and security            interface modules with a receive data buffer
       options                                                    hardware match function

    Up to 1 KB of on-chip RAM                                 IIC -- Inter-integrated circuit bus module to
    256 bytes of USB RAM                                        operate at up to 100 kbps with maximum bus
                                                                  loading; multi-master operation; programmable
Clock Source Options                                              slave address; interrupt-driven byte-by-byte data
                                                                  transfer; broadcast mode; 10-bit addressing
    Clock source options include crystal, resonator,
       external clock                                           Timers -- One 2-channel and one 4-channel
                                                                  16-bit timer/pulse-width modulator (TPM)
    MCG (multi-purpose clock generator) -- PLL and              modules; selectable input capture, output
       FLL; internal reference clock with trim adjustment         compare, and edge-aligned PWM capability on
                                                                  each channel. Each timer module may be
System Protection                                                 configured for buffered, centered PWM (CPWM)
                                                                  on all channels
    Optional computer operating properly (COP) reset
       with option to run from independent 1 kHz internal       KBI -- 7-pin keyboard interrupt module
       clock source or the bus clock
                                                                RTC -- Real-time counter with binary- or
    Low-voltage detection with reset or interrupt               decimal-based prescaler
    Illegal opcode detection with reset
    Illegal address detection with reset                 Input/Output

Power-Saving Modes                                              Up to 37 general purpose input/output pins

    Wait plus two stops                                       Software selectable pullup on ports when used as
                                                                  inputs

                                                                Software selectable slew rate control on ports
                                                                  when used as outputs

                                                                Software selectable drive strength on ports when
                                                                  used as outputs

                                                                Master reset pin and power-on reset (POR)

                                                                Internal pullup on RESET, IRQ, and BKGD/MS
                                                                  pins to reduce customer system cost

                                                           Package Options

                                                                48-pin quad flat no-lead (QFN)

                                                                44-pin low-profile quad flat package (LQFP)

                                                                32-pin low-profile quad flat package (LQFP)
MC9S08JM16 Data Sheet

                Covers: MC9S08JM16
                              MC9S08JM8

                                                    MC9S08JM16
                                                               Rev. 2
                                                              5/2008
Revision History

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Revision  Revision                                        Description of Changes
Number       Date
                    Initial release.
  Rev. 1   3/2008   Added EMC data in appendix.

  Rev. 2   5/2008

This product incorporates SuperFlash technology licensed from SST.                           Freescale Semiconductor

FreescaleTM and the Freescale logo are trademarks of Freescale Semiconductor, Inc.
Freescale Semiconductor, Inc., 2008. All rights reserved.

                                                        MC9S08JM16 Series Data Sheet, Rev. 2
6
                         List of Chapters

Chapter Number           Title                                 Page

Chapter 1 Device Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

Chapter 2 Pins and Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

Chapter 3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

Chapter 4 Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

Chapter 5 Resets, Interrupts, and System Configuration . . . . . . . . . . . . . . . 61

Chapter 6 Parallel Input/Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

Chapter 7 Central Processor Unit (S08CPUV2) . . . . . . . . . . . . . . . . . . . . . . . 99

Chapter 8 Keyboard Interrupt (S08KBIV2) . . . . . . . . . . . . . . . . . . . . . . . . . . 119

Chapter 9 5 V Analog Comparator (S08ACMPV2) . . . . . . . . . . . . . . . . . . . . 127

Chapter 10 Analog-to-Digital Converter (S08ADC12V1) . . . . . . . . . . . . . . . 133

Chapter 11 Inter-Integrated Circuit (S08IICV2) . . . . . . . . . . . . . . . . . . . . . . . 159

Chapter 12 Multi-Purpose Clock Generator (S08MCGV1) . . . . . . . . . . . . . . 177

Chapter 13 Real-Time Counter (S08RTCV1) . . . . . . . . . . . . . . . . . . . . . . . . . 209

Chapter 14 Serial Communications Interface (S08SCIV4) . . . . . . . . . . . . . . 219

Chapter 15 16-Bit Serial Peripheral Interface (S08SPI16V1) . . . . . . . . . . . . 239

Chapter 16 Timer/Pulse-Width Modulator (S08TPMV2) . . . . . . . . . . . . . . . . 267

Chapter 17 Universal Serial Bus Device Controller (S08USBV1) . . . . . . . . 295

Chapter 18 Development Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

Appendix A Electrical Characteristics........................................................... 349

Appendix B Ordering Information and Mechanical Drawings..................... 373

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        7
                         Contents

Section Number           Title                                 Page

                                               Chapter 1
                                          Device Overview

1.1 Introduction .....................................................................................................................................19
1.2 MCU Block Diagram ......................................................................................................................19
1.3 System Clock Distribution ..............................................................................................................21

                                               Chapter 2
                                      Pins and Connections

2.1 Introduction .....................................................................................................................................23
2.2 Device Pin Assignment ...................................................................................................................23
2.3 Recommended System Connections ...............................................................................................25

         2.3.1 Power (VDD, VSS, VSSOSC, VDDAD, VSSAD, VUSB33) ....................................................27
         2.3.2 Oscillator (XTAL, EXTAL) ..............................................................................................27
         2.3.3 RESET Pin ........................................................................................................................28
         2.3.4 Background/Mode Select (BKGD/MS) ............................................................................28
         2.3.5 ADC Reference Pins (VREFH, VREFL) .............................................................................28
         2.3.6 External Interrupt Pin (IRQ) .............................................................................................28
         2.3.7 USB Data Pins (USBDP, USBDN) ...................................................................................29
         2.3.8 General-Purpose I/O and Peripheral Ports ........................................................................29

                                               Chapter 3
                                        Modes of Operation

3.1 Introduction .....................................................................................................................................31
3.2 Features ...........................................................................................................................................31
3.3 Run Mode ........................................................................................................................................31
3.4 Active Background Mode ...............................................................................................................31
3.5 Wait Mode .......................................................................................................................................32
3.6 Stop Modes ......................................................................................................................................33

         3.6.1 Stop3 Mode .......................................................................................................................33
         3.6.2 Stop2 Mode .......................................................................................................................34
         3.6.3 On-Chip Peripheral Modules in Stop Modes ....................................................................35

                                               Chapter 4
                                                Memory

4.1 MC9S08JM16 Series Memory Map ...............................................................................................37
         4.1.1 Reset and Interrupt Vector Assignments ...........................................................................39

4.2 Register Addresses and Bit Assignments ........................................................................................40
4.3 RAM (System RAM) ......................................................................................................................46
4.4 USB RAM .......................................................................................................................................47

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        9
4.5 Flash ................................................................................................................................................47
         4.5.1 Features .............................................................................................................................47
         4.5.2 Program and Erase Times .................................................................................................47
         4.5.3 Program and Erase Command Execution .........................................................................48
         4.5.4 Burst Program Execution ..................................................................................................49
         4.5.5 Access Errors ....................................................................................................................51
         4.5.6 Flash Block Protection ......................................................................................................52
         4.5.7 Vector Redirection ............................................................................................................53

4.6 Security ............................................................................................................................................53
4.7 Flash Registers and Control Bits .....................................................................................................54

         4.7.1 Flash Clock Divider Register (FCDIV) ............................................................................55
         4.7.2 Flash Options Register (FOPT and NVOPT) ....................................................................56
         4.7.3 Flash Configuration Register (FCNFG) ...........................................................................57
         4.7.4 Flash Protection Register (FPROT and NVPROT) ..........................................................57
         4.7.5 Flash Status Register (FSTAT) ..........................................................................................58
         4.7.6 Flash Command Register (FCMD) ...................................................................................59

                                               Chapter 5
                      Resets, Interrupts, and System Configuration

5.1 Introduction .....................................................................................................................................61
5.2 Features ...........................................................................................................................................61
5.3 MCU Reset ......................................................................................................................................61
5.4 Computer Operating Properly (COP) Watchdog .............................................................................62
5.5 Interrupts .........................................................................................................................................63

         5.5.1 Interrupt Stack Frame .......................................................................................................64
         5.5.2 External Interrupt Request (IRQ) Pin ...............................................................................64
         5.5.3 Interrupt Vectors, Sources, and Local Masks ...................................................................65
5.6 Low-Voltage Detect (LVD) System ................................................................................................67
         5.6.1 Power-On Reset Operation ...............................................................................................67
         5.6.2 LVD Reset Operation ........................................................................................................67
         5.6.3 LVD Interrupt Operation ...................................................................................................68
         5.6.4 Low-Voltage Warning (LVW) ...........................................................................................68
5.7 Reset, Interrupt, and System Control Registers and Control Bits ...................................................68
         5.7.1 Interrupt Pin Request Status and Control Register (IRQSC) ............................................68
         5.7.2 System Reset Status Register (SRS) .................................................................................69
         5.7.3 System Background Debug Force Reset Register (SBDFR) ............................................70
         5.7.4 System Options Register 1 (SOPT1) ................................................................................71
         5.7.5 System Options Register 2 (SOPT2) ................................................................................72
         5.7.6 System Device Identification Register (SDIDH, SDIDL) ................................................73
         5.7.7 System Power Management Status and Control 1 Register (SPMSC1) ...........................74
         5.7.8 System Power Management Status and Control 2 Register (SPMSC2) ...........................75

                                               Chapter 6
                                       Parallel Input/Output

6.1 Introduction .....................................................................................................................................77

    MC9S08JM16 Series Data Sheet, Rev. 2

10                                        Freescale Semiconductor
6.2 Port Data and Data Direction ..........................................................................................................78
6.3 Pin Control ......................................................................................................................................79

         6.3.1 Internal Pullup Enable ......................................................................................................79
         6.3.2 Output Slew Rate Control Enable .....................................................................................79
         6.3.3 Output Drive Strength Select ............................................................................................79
6.4 Pin Behavior in Stop Modes ............................................................................................................79
6.5 Parallel I/O and Pin Control Registers ............................................................................................80
         6.5.1 Port A I/O Registers (PTAD and PTADD) ........................................................................80
         6.5.2 Port A Pin Control Registers (PTAPE, PTASE, PTADS) .................................................81
         6.5.3 Port B I/O Registers (PTBD and PTBDD) ........................................................................82
         6.5.4 Port B Pin Control Registers (PTBPE, PTBSE, PTBDS) .................................................83
         6.5.5 Port C I/O Registers (PTCD and PTCDD) ........................................................................84
         6.5.6 Port C Pin Control Registers (PTCPE, PTCSE, PTCDS) .................................................85
         6.5.7 Port D I/O Registers (PTDD and PTDDD) .......................................................................87
         6.5.8 Port D Pin Control Registers (PTDPE, PTDSE, PTDDS) ................................................88
         6.5.9 Port E I/O Registers (PTED and PTEDD) ........................................................................89
         6.5.10 Port E Pin Control Registers (PTEPE, PTESE, PTEDS) ..................................................91
         6.5.11 Port F I/O Registers (PTFD and PTFDD) .........................................................................92
         6.5.12 Port F Pin Control Registers (PTFPE, PTFSE, PTFDS) ...................................................93
         6.5.13 Port G I/O Registers (PTGD and PTGDD) .......................................................................95
         6.5.14 Port G Pin Control Registers (PTGPE, PTGSE, PTGDS) ................................................96

                                               Chapter 7
                             Central Processor Unit (S08CPUV2)

7.1 Introduction .....................................................................................................................................99
         7.1.1 Features .............................................................................................................................99

7.2 Programmer's Model and CPU Registers .....................................................................................100
         7.2.1 Accumulator (A) .............................................................................................................100
         7.2.2 Index Register (H:X) ......................................................................................................100
         7.2.3 Stack Pointer (SP) ...........................................................................................................101
         7.2.4 Program Counter (PC) ....................................................................................................101
         7.2.5 Condition Code Register (CCR) .....................................................................................101

7.3 Addressing Modes .........................................................................................................................103
         7.3.1 Inherent Addressing Mode (INH) ...................................................................................103
         7.3.2 Relative Addressing Mode (REL) ..................................................................................103
         7.3.3 Immediate Addressing Mode (IMM) ..............................................................................103
         7.3.4 Direct Addressing Mode (DIR) ......................................................................................103
         7.3.5 Extended Addressing Mode (EXT) ................................................................................104
         7.3.6 Indexed Addressing Mode ..............................................................................................104

7.4 Special Operations .........................................................................................................................105
         7.4.1 Reset Sequence ...............................................................................................................105
         7.4.2 Interrupt Sequence ..........................................................................................................105
         7.4.3 Wait Mode Operation ......................................................................................................106
         7.4.4 Stop Mode Operation ......................................................................................................106
         7.4.5 BGND Instruction ...........................................................................................................107

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        11
7.5 HCS08 Instruction Set Summary ..................................................................................................108

                                               Chapter 8
                                Keyboard Interrupt (S08KBIV2)

8.1 Introduction ...................................................................................................................................119
         8.1.1 Features ...........................................................................................................................121
         8.1.2 Modes of Operation ........................................................................................................121
         8.1.3 Block Diagram ................................................................................................................121

8.2 External Signal Description ..........................................................................................................122
8.3 Register Definition ........................................................................................................................122

         8.3.1 KBI Status and Control Register (KBISC) .....................................................................122
         8.3.2 KBI Pin Enable Register (KBIPE) ..................................................................................123
         8.3.3 KBI Edge Select Register (KBIES) ................................................................................123
8.4 Functional Description ..................................................................................................................124
         8.4.1 Edge Only Sensitivity .....................................................................................................124
         8.4.2 Edge and Level Sensitivity .............................................................................................124
         8.4.3 KBI Pullup/Pulldown Resistors ......................................................................................125
         8.4.4 KBI Initialization ............................................................................................................125

                                               Chapter 9
                           5 V Analog Comparator (S08ACMPV2)

9.1 Introduction ...................................................................................................................................127
         9.1.1 ACMP Configuration Information ..................................................................................127
         9.1.2 ACMP/TPM Configuration Information ........................................................................127
         9.1.3 Features ...........................................................................................................................129
         9.1.4 Modes of Operation ........................................................................................................129
         9.1.5 Block Diagram ................................................................................................................129

9.2 External Signal Description ..........................................................................................................130
9.3 Memory Map ................................................................................................................................130

         9.3.1 Register Descriptions ......................................................................................................130
9.4 Functional Description ..................................................................................................................132

                                              Chapter 10
                       Analog-to-Digital Converter (S08ADC12V1)

10.1 Overview .......................................................................................................................................133
         10.1.1 Module Configurations ...................................................................................................133
         10.1.2 Low-Power Mode Operation ..........................................................................................135
         10.1.3 Features ...........................................................................................................................137
         10.1.4 ADC Module Block Diagram .........................................................................................137

10.2 External Signal Description ..........................................................................................................138
         10.2.1 Analog Power (VDDAD) ..................................................................................................139
         10.2.2 Analog Ground (VSSAD) .................................................................................................139
         10.2.3 Voltage Reference High (VREFH) ...................................................................................139
         10.2.4 Voltage Reference Low (VREFL) ....................................................................................139
         10.2.5 Analog Channel Inputs (ADx) ........................................................................................139

    MC9S08JM16 Series Data Sheet, Rev. 2

12                                        Freescale Semiconductor
10.3 Register Definition ........................................................................................................................139
         10.3.1 Status and Control Register 1 (ADCSC1) ......................................................................139
         10.3.2 Status and Control Register 2 (ADCSC2) ......................................................................141
         10.3.3 Data Result High Register (ADCRH) .............................................................................141
         10.3.4 Data Result Low Register (ADCRL) ..............................................................................142
         10.3.5 Compare Value High Register (ADCCVH) ....................................................................142
         10.3.6 Compare Value Low Register (ADCCVL) .....................................................................143
         10.3.7 Configuration Register (ADCCFG) ................................................................................143
         10.3.8 Pin Control 1 Register (APCTL1) ..................................................................................144
         10.3.9 Pin Control 2 Register (APCTL2) ..................................................................................145
         10.3.10Pin Control 3 Register (APCTL3) ..................................................................................146

10.4 Functional Description ..................................................................................................................147
         10.4.1 Clock Select and Divide Control ....................................................................................147
         10.4.2 Input Select and Pin Control ...........................................................................................148
         10.4.3 Hardware Trigger ............................................................................................................148
         10.4.4 Conversion Control .........................................................................................................148
         10.4.5 Automatic Compare Function .........................................................................................151
         10.4.6 MCU Wait Mode Operation ............................................................................................151
         10.4.7 MCU Stop3 Mode Operation ..........................................................................................151
         10.4.8 MCU Stop2 Mode Operation ..........................................................................................152

10.5 Initialization Information ..............................................................................................................152
         10.5.1 ADC Module Initialization Example .............................................................................153

10.6 Application Information ................................................................................................................154
         10.6.1 External Pins and Routing ..............................................................................................154
         10.6.2 Sources of Error ..............................................................................................................156

                                              Chapter 11
                              Inter-Integrated Circuit (S08IICV2)

11.1 Introduction ...................................................................................................................................159
         11.1.1 Features ...........................................................................................................................161
         11.1.2 Modes of Operation ........................................................................................................161
         11.1.3 Block Diagram ................................................................................................................161

11.2 External Signal Description ..........................................................................................................162
         11.2.1 SCL -- Serial Clock Line ...............................................................................................162
         11.2.2 SDA -- Serial Data Line ................................................................................................162

11.3 Register Definition ........................................................................................................................162
         11.3.1 IIC Address Register (IICA) ...........................................................................................163
         11.3.2 IIC Frequency Divider Register (IICF) ..........................................................................163
         11.3.3 IIC Control Register (IICC1) ..........................................................................................166
         11.3.4 IIC Status Register (IICS) ...............................................................................................166
         11.3.5 IIC Data I/O Register (IICD) ..........................................................................................167
         11.3.6 IIC Control Register 2 (IICC2) .......................................................................................168

11.4 Functional Description ..................................................................................................................169
         11.4.1 IIC Protocol .....................................................................................................................169
         11.4.2 10-bit Address .................................................................................................................172

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        13
         11.4.3 General Call Address ......................................................................................................173
11.5 Resets ............................................................................................................................................173
11.6 Interrupts .......................................................................................................................................173

         11.6.1 Byte Transfer Interrupt ....................................................................................................173
         11.6.2 Address Detect Interrupt .................................................................................................174
         11.6.3 Arbitration Lost Interrupt ................................................................................................174
11.7 Initialization/Application Information ..........................................................................................175

                                              Chapter 12
                      Multi-Purpose Clock Generator (S08MCGV1)

12.1 Introduction ...................................................................................................................................177
         12.1.1 Features ...........................................................................................................................179
         12.1.2 Modes of Operation ........................................................................................................181

12.2 External Signal Description ..........................................................................................................181
12.3 Register Definition ........................................................................................................................182

         12.3.1 MCG Control Register 1 (MCGC1) ...............................................................................182
         12.3.2 MCG Control Register 2 (MCGC2) ...............................................................................183
         12.3.3 MCG Trim Register (MCGTRM) ...................................................................................184
         12.3.4 MCG Status and Control Register (MCGSC) .................................................................185
         12.3.5 MCG Control Register 3 (MCGC3) ...............................................................................186
12.4 Functional Description ..................................................................................................................188
         12.4.1 Operational Modes ..........................................................................................................188
         12.4.2 Mode Switching ..............................................................................................................192
         12.4.3 Bus Frequency Divider ...................................................................................................192
         12.4.4 Low Power Bit Usage .....................................................................................................193
         12.4.5 Internal Reference Clock ................................................................................................193
         12.4.6 External Reference Clock ...............................................................................................193
         12.4.7 Fixed Frequency Clock ...................................................................................................193
12.5 Initialization / Application Information ........................................................................................194
         12.5.1 MCG Module Initialization Sequence ............................................................................194
         12.5.2 MCG Mode Switching ....................................................................................................195
         12.5.3 Calibrating the Internal Reference Clock (IRC) .............................................................206

                                              Chapter 13
                                Real-Time Counter (S08RTCV1)

13.1 Introduction ...................................................................................................................................209
         13.1.1 Features ...........................................................................................................................211
         13.1.2 Modes of Operation ........................................................................................................211
         13.1.3 Block Diagram ................................................................................................................212

13.2 External Signal Description ..........................................................................................................212
13.3 Register Definition ........................................................................................................................212

         13.3.1 RTC Status and Control Register (RTCSC) ....................................................................213
         13.3.2 RTC Counter Register (RTCCNT) ..................................................................................214
         13.3.3 RTC Modulo Register (RTCMOD) ................................................................................214
13.4 Functional Description ..................................................................................................................214

    MC9S08JM16 Series Data Sheet, Rev. 2

14                                        Freescale Semiconductor
         13.4.1 RTC Operation Example .................................................................................................215
13.5 Initialization/Application Information ..........................................................................................216

                                              Chapter 14
                      Serial Communications Interface (S08SCIV4)

14.1 Introduction ...................................................................................................................................219
         14.1.1 Features ...........................................................................................................................221
         14.1.2 Modes of Operation ........................................................................................................221
         14.1.3 Block Diagram ................................................................................................................222

14.2 Register Definition ........................................................................................................................224
         14.2.1 SCI Baud Rate Registers (SCIxBDH, SCIxBDL) ..........................................................224
         14.2.2 SCI Control Register 1 (SCIxC1) ...................................................................................225
         14.2.3 SCI Control Register 2 (SCIxC2) ...................................................................................226
         14.2.4 SCI Status Register 1 (SCIxS1) ......................................................................................227
         14.2.5 SCI Status Register 2 (SCIxS2) ......................................................................................229
         14.2.6 SCI Control Register 3 (SCIxC3) ...................................................................................230
         14.2.7 SCI Data Register (SCIxD) .............................................................................................231

14.3 Functional Description ..................................................................................................................231
         14.3.1 Baud Rate Generation .....................................................................................................231
         14.3.2 Transmitter Functional Description ................................................................................232
         14.3.3 Receiver Functional Description ....................................................................................233
         14.3.4 Interrupts and Status Flags ..............................................................................................235
         14.3.5 Additional SCI Functions ...............................................................................................236

                                              Chapter 15
                     16-Bit Serial Peripheral Interface (S08SPI16V1)

15.1 Introduction ...................................................................................................................................239
         15.1.1 SPI Port Configuration Information ...............................................................................239
         15.1.2 Features ...........................................................................................................................242
         15.1.3 Modes of Operation ........................................................................................................242
         15.1.4 Block Diagrams ..............................................................................................................242

15.2 External Signal Description ..........................................................................................................244
         15.2.1 SPSCK -- SPI Serial Clock ............................................................................................244
         15.2.2 MOSI -- Master Data Out, Slave Data In ......................................................................245
         15.2.3 MISO -- Master Data In, Slave Data Out ......................................................................245
         15.2.4 SS -- Slave Select ..........................................................................................................245

15.3 Register Definition ........................................................................................................................245
         15.3.1 SPI Control Register 1 (SPIxC1) ....................................................................................245
         15.3.2 SPI Control Register 2 (SPIxC2) ....................................................................................246
         15.3.3 SPI Baud Rate Register (SPIxBR) ..................................................................................248
         15.3.4 SPI Status Register (SPIxS) ............................................................................................249
         15.3.5 SPI Data Registers (SPIxDH:SPIxDL) ...........................................................................250
         15.3.6 SPI Match Registers (SPIxMH:SPIxML) .......................................................................251

15.4 Functional Description ..................................................................................................................252
         15.4.1 General ............................................................................................................................252

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        15
         15.4.2 Master Mode ...................................................................................................................252
         15.4.3 Slave Mode .....................................................................................................................253
         15.4.4 Data Transmission Length ..............................................................................................254
         15.4.5 SPI Clock Formats ..........................................................................................................255
         15.4.6 SPI Baud Rate Generation ..............................................................................................257
         15.4.7 Special Features ..............................................................................................................258
         15.4.8 Error Conditions .............................................................................................................259
         15.4.9 Low Power Mode Options ..............................................................................................260
         15.4.10SPI Interrupts ..................................................................................................................261
15.5 Initialization/Application Information ..........................................................................................263
         15.5.1 SPI Module Initialization Example .................................................................................263

                                              Chapter 16
                        Timer/Pulse-Width Modulator (S08TPMV2)

16.1 Introduction ...................................................................................................................................267
         16.1.1 Features ...........................................................................................................................269
         16.1.2 Modes of Operation ........................................................................................................269
         16.1.3 Block Diagram ................................................................................................................270

16.2 Signal Description .........................................................................................................................272
         16.2.1 Detailed Signal Descriptions ..........................................................................................272

16.3 Register Definition ........................................................................................................................276
         16.3.1 TPM Status and Control Register (TPMxSC) ................................................................276
         16.3.2 TPM-Counter Registers (TPMxCNTH:TPMxCNTL) ....................................................277
         16.3.3 TPM Counter Modulo Registers (TPMxMODH:TPMxMODL) ....................................278
         16.3.4 TPM Channel n Status and Control Register (TPMxCnSC) ..........................................279
         16.3.5 TPM Channel Value Registers (TPMxCnVH:TPMxCnVL) ..........................................281

16.4 Functional Description ..................................................................................................................282
         16.4.1 Counter ............................................................................................................................283
         16.4.2 Channel Mode Selection .................................................................................................285

16.5 Reset Overview .............................................................................................................................288
         16.5.1 General ............................................................................................................................288
         16.5.2 Description of Reset Operation .......................................................................................288

16.6 Interrupts .......................................................................................................................................288
         16.6.1 General ............................................................................................................................288
         16.6.2 Description of Interrupt Operation .................................................................................289

                                              Chapter 17
                 Universal Serial Bus Device Controller (S08USBV1)

17.1 Introduction ...................................................................................................................................295
         17.1.1 Clocking Requirements ...................................................................................................295
         17.1.2 Current Consumption in USB Suspend ..........................................................................295
         17.1.3 3.3 V Regulator ...............................................................................................................295
         17.1.4 Features ...........................................................................................................................298
         17.1.5 Modes of Operation ........................................................................................................298
         17.1.6 Block Diagram ................................................................................................................299

    MC9S08JM16 Series Data Sheet, Rev. 2

16                                        Freescale Semiconductor
17.2 External Signal Description ..........................................................................................................300
         17.2.1 USBDP ............................................................................................................................300
         17.2.2 USBDN ...........................................................................................................................300
         17.2.3 VUSB33 ............................................................................................................................................................. 300

17.3 Register Definition ........................................................................................................................300
         17.3.1 USB Control Register 0 (USBCTL0) .............................................................................301
         17.3.2 Peripheral ID Register (PERID) .....................................................................................301
         17.3.3 Peripheral ID Complement Register (IDCOMP) ............................................................302
         17.3.4 Peripheral Revision Register (REV) ...............................................................................302
         17.3.5 Interrupt Status Register (INTSTAT) ..............................................................................303
         17.3.6 Interrupt Enable Register (INTENB) ..............................................................................304
         17.3.7 Error Interrupt Status Register (ERRSTAT) ...................................................................305
         17.3.8 Error Interrupt Enable Register (ERRENB) ...................................................................306
         17.3.9 Status Register (STAT) ....................................................................................................307
         17.3.10Control Register (CTL) ...................................................................................................308
         17.3.11Address Register (ADDR) ..............................................................................................309
         17.3.12Frame Number Register (FRMNUML, FRMNUMH) ...................................................309
         17.3.13Endpoint Control Register (EPCTLn, n=0-6) .................................................................310

17.4 Functional Description ..................................................................................................................311
         17.4.1 Block Descriptions ..........................................................................................................311
         17.4.2 Buffer Descriptor Table (BDT) .......................................................................................316
         17.4.3 USB Transactions ...........................................................................................................319
         17.4.4 USB Packet Processing ...................................................................................................321
         17.4.5 Start of Frame Processing ...............................................................................................322
         17.4.6 Suspend/Resume .............................................................................................................323
         17.4.7 Resets ..............................................................................................................................324
         17.4.8 Interrupts .........................................................................................................................325

                                              Chapter 18
                                      Development Support

18.1 Introduction ...................................................................................................................................327
         18.1.1 Forcing Active Background ............................................................................................327
         18.1.2 Features ...........................................................................................................................328

18.2 Background Debug Controller (BDC) ..........................................................................................328
         18.2.1 BKGD Pin Description ...................................................................................................329
         18.2.2 Communication Details ..................................................................................................330
         18.2.3 BDC Commands .............................................................................................................334
         18.2.4 BDC Hardware Breakpoint .............................................................................................336

18.3 On-Chip Debug System (DBG) ....................................................................................................337
         18.3.1 Comparators A and B .....................................................................................................337
         18.3.2 Bus Capture Information and FIFO Operation ...............................................................337
         18.3.3 Change-of-Flow Information ..........................................................................................338
         18.3.4 Tag vs. Force Breakpoints and Triggers .........................................................................338
         18.3.5 Trigger Modes .................................................................................................................339
         18.3.6 Hardware Breakpoints ....................................................................................................341

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        17
18.4 Register Definition ........................................................................................................................341
         18.4.1 BDC Registers and Control Bits .....................................................................................341
         18.4.2 System Background Debug Force Reset Register (SBDFR) ..........................................343
         18.4.3 DBG Registers and Control Bits .....................................................................................344

                                              Appendix A
                                    Electrical Characteristics

A.1 Introduction ....................................................................................................................................349
A.2 Parameter Classification.................................................................................................................349
A.3 Absolute Maximum Ratings...........................................................................................................349
A.4 Thermal Characteristics..................................................................................................................350
A.5 ESD Protection and Latch-up Immunity........................................................................................351
A.6 DC Characteristics..........................................................................................................................352
A.7 Supply Current Characteristics.......................................................................................................356
A.8 Analog Comparator (ACMP) Electricals .......................................................................................357
A.9 ADC Characteristics.......................................................................................................................357
A.10 External Oscillator (XOSC) Characteristics ..................................................................................361
A.11 MCG Specifications .......................................................................................................................362
A.12 AC Characteristics..........................................................................................................................363

         A.12.1 Control Timing ................................................................................................................363
         A.12.2 Timer/PWM (TPM) Module Timing ...............................................................................364
         A.12.3 SPI Characteristics ...........................................................................................................365
A.13 Flash Specifications........................................................................................................................369
A.14 USB Electricals ..............................................................................................................................369
18.5 EMC Performance .........................................................................................................................370
         18.5.1 Radiated Emissions .........................................................................................................370

                                              Appendix B
                    Ordering Information and Mechanical Drawings

B.1 Ordering Information .....................................................................................................................373
B.2 Orderable Part Numbering System ................................................................................................373
B.3 Mechanical Drawings.....................................................................................................................373

    MC9S08JM16 Series Data Sheet, Rev. 2

18                                        Freescale Semiconductor
Chapter 1
Device Overview

1.1 Introduction

MC9S08JM16 series MCUs are members of the low-cost, high-performance HCS08 family of 8-bit
microcontroller units (MCUs). All MCUs in the family use the enhanced HCS08 core and are available
with a variety of modules, memory sizes, memory types, and package types.

Table 1-1 summarizes the peripheral availability per package type for the devices available in the
MC9S08JM16 series.

                                            Table 1-1. Devices in the MC9S08JM16 Series

                                                       Device

    Feature                       MC9S08JM16                            MC9S08JM8

   Package     48-pin             44-pin       32-pin          48-pin             44-pin   32-pin
      Flash
      RAM                         16,384         4-ch            8-ch             8,192      4-ch
                                                                   7               1024
  USB RAM                         1024             5                               256         5
     ACMP                         256             no             4-ch               yes       no
      ADC                          yes            no              37               8-ch       no
       IIC                                       2-ch          48 QFN               yes      2-ch
       IRQ     8-ch               8-ch                                              yes
       KBI                                        21                                          21
      SCI1                        yes         32 LQFP                                7    32 LQFP
      SCI2                                                                          yes
      SPI1                        yes                                   yes
      SPI2                                                                          yes
     TPM1                7        7                                     yes
     TPM2                                                                          4-ch
      USB                         yes                                              2-ch
    I/O pins                                                                        yes
                             yes                                                    33
Package types                                                                   44 LQFP
                                  yes

                             yes

               4-ch               4-ch

                                  2-ch

                                  yes

                         37       33

               48 QFN             44 LQFP

1.2 MCU Block Diagram

The block diagram in Figure 1-1 shows the structure of the MC9S08JM16 series MCU.

                                  MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                            19
Chapter 1 Device Overview

                      HCS08 CORE               ON-CHIP ICE AND                                                                                   PORT A         USBDP
                                              DEBUG MODULE (DBG)                                                                                                USBDN
                                                                                                                                                         2
    BKGD/MS      BDC              CPU             USB SIE    FULL SPEED                                                                                         PTA5, PTA0
                                                                  USB
                                              USB ENDPOINT                                                                                       PORT B         PTB5/KBIP5/ADP5
                                                    RAM     TRANSCEIVER                                                                                         PTB4/KBIP4/ADP4
                                                                                                                                                                PTB3/SS2/ADP3
          RESET  HCS08 SYSTEM CONTROL                     8-/16-BIT           SS2                                                                               PTB2/SPSCK2/ADP2
    IRQ/TPMCLK                                   SERIAL PERIPHERAL            SPSCK2                                                                            PTB1/MOSI2/ADP1
                 RESETS AND INTERRUPTS        INTERFACE MODULE (SPI2)         MOSI2                                                                             PTB0/MISO2/ADP0
                   MODES OF OPERATION
                    POWER MANAGEMENT                                          MISO2                                                                             PTC5/RxD2
                                                                                                                                                                PTC4
                                              SERIAL COMMUNICATIONS           RxD2                                                               PORT C         PTC3/TxD2
                                              INTERFACE MODULE (SCI2)         TxD2                                                                              PTC2
                                                                                                                                                                PTC1/SDA
                 COP       IRQ      LVD                                                                                                                         PTC0/SCL

                                                                              SDA                                                                               PTD7
                                                                                                                                                                 PTD2/KBIP2/ACMPO
                                              IIC MODULE (IIC)                SCL                                                                                PTD1/ADP9/ACMP
                                                                                                                                                                 PTD0/ADP8/ACMP+
    VDDAD                                     8-CHANNEL, 12-BIT               6
                                                                                                                                                                PTE7/SS1
    VSSAD                                     ANALOG-TO-DIGITAL               2                                                                                 PTE6/SPSCK1
    VREFL                                                                                                                                                       PTE5/MOSI1
    VREFH                                     CONVERTER (ADC)                                                                                                   PTE4/MISO1

                  USER FLASH (IN BYTES)         ANALOG COMPARATOR             ACMP                                                              PORT D         PTE3/TPM1CH1
                  MC9S08JM16 = 16,384                     (ACMP)              ACMP+                                                                             PTE2/TPM1CH0
                  MC9S08JM8 = 8,192                                           ACMPO                                                              PORT E
                                                         8-/16-BIT                                                                                              PTE1/RxD1
    VSSOSC        USER RAM (IN BYTES)             SERIAL PERIPHERAL            SS1                                                               PORT F         PTE0/TxD1
                             1024             INTERFACE MODULE (SPI1)          SPSCK1
        VDD                                                                    MOSI1                                                                            PTF6
         VSS      MULTI-PURPOSE CLOCK           4-CHANNEL TIMER/PWM            MISO1                                                                            PTF5/TPM2CH1
                     GENERATOR (MCG)                 MODULE (TPM1)            TPMCLK                                                                            PTF4/TPM2CH0
                                                                              TPM1CH1
                 LOW-POWER OSCILLATOR         SERIAL COMMUNICATIONS           TPM1CH0                                                                           PTF1/TPM1CH3
                                              INTERFACE MODULE (SCI1)         TPM1CHx 2                                                                         PTF0/TPM1CH2
                         SYSTEM
                         VOLTAGE                2-CHANNEL TIMER/PWM           RxD1                                                                               PTG5/EXTAL
                        REGULATOR                    MODULE (TPM2)            TxD1                                                                               PTG4/XTAL
                                                                                                                                                                PTG3/KBIP7
                                                                              TPMCLK                                                                            PTG2/KBIP6
                                                                              TPM2CH1                                                                           PTG1/KBIP1
                                                                              TPM2CH0                                                                           PTG0/KBIP0

    VUSB33       USB 3.3 V VOLTAGE REGULATOR                                  KBIPx                                                        3

                                              7-BIT KEYBOARD

                                              INTERRUPT MODULE (KBI)          KBIPx                                                           4

                 REAL-TIME COUNTER                                            EXTAL
                          (RTC)

                                                                                                                                     XTAL        PORT G

    NOTES:

    1. Port pins are software configurable with pullup device if input port.

    2. Pin contains software configurable pullup/pulldown device if IRQ is enabled

              (IRQPE = 1). Pulldown is enabled if rising edge detect is selected (IRQEDG = 1).

    3. IRQ does not have a clamp diode to VDD. IRQ must not be driven above VDD.
    4. Pin contains integrated pullup device.

    5. When pin functions as KBI (KBIPEn = 1) and associated pin is configured to enable the

              pullup device, KBEDGn can be used to reconfigure the pullup as a pulldown device.

                                  Figure 1-1. MC9S08JM16 Series Block Diagram

                                              MC9S08JM16 Series Data Sheet, Rev. 2

20                                                                                                                                               Freescale Semiconductor
                                                                                              Chapter 1 Device Overview

Table 1-2 lists the functional versions of the on-chip modules.

                                                Table 1-2. Versions of On-Chip Modules

                                                     Module     (ACMP)        Version
                                                                (ADC)
                         Analog Comparator                      (CPU)             2
                         Analog-to-Digital Converter            (IIC)             1
                         Central Processing Unit                (KBI)             2
                         IIC Module                             (MCG)             2
                         Keyboard Interrupt                     (RTC)             2
                         Multi-Purpose Clock Generator          (SCI)             1
                         Real-Time Counter                      (SPI16)           1
                         Serial Communications Interface        (TPM)             4
                         8-/16-bit Serial Peripheral Interface  (USB)             1
                         Timer Pulse-Width Modulator            (DBG)             3
                         Universal Serial Bus                                     1
                         Debug Module                                             2

1.3 System Clock Distribution

Figure 1-2 shows a simplified clock connection diagram. Some modules in the MCU have selectable clock
inputs as shown. The clock inputs to the modules indicate the clock(s) that are used to drive the module
functions. All memory mapped registers associated with the modules are clocked with BUSCLK.

                                         TPMCLK

1 kHz  LPO clock                  RTC    COP       TPM1         TPM2     IIC            SCI1  SCI2  SPI1    SPI1
LPO
       MCGERCLK
       MCGIRCLK

MCG    MCGFFCLK          2                        FFCLK1

       MCGOUT            2 BUSCLK
       MCGLCLK

XOSC

       USB                   USB    CPU       BDC                                       ADC2  RAM   FLASH3

       RAM

EXTAL XTAL

    1. The FFCLK is internally synchronized to the bus clock and must not exceed one half of the bus clock frequency.
    2. ADC has min. and max. frequency requirements. See Chapter 10, "Analog-to-Digital Converter (S08ADC12V1)," and Appendix A, "Electrical
    Characteristics," for details.
    3. Flash has frequency requirements for program and erase operation. See Appendix A, "Electrical Characteristics," for details.

                                          Figure 1-2. System Clock Distribution Diagram

                                    MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                                                       21
Chapter 1 Device Overview

The MCG supplies the following clock sources:

    MCGOUT -- This clock source is used as the CPU, USB RAM and USB module clock, and is
         divided by two to generate the peripheral bus clock (BUSCLK). Control bits in the MCG control
         registers determine which of the three clock sources is connected:

         -- Internal reference clock

         -- External reference clock

         -- Frequency-locked loop (FLL) or phase-locked loop (PLL) output

         See Chapter 12, "Multi-Purpose Clock Generator (S08MCGV1)," for details on configuring the
         MCGOUT clock.

    MCGLCLK -- This clock source is derived from the digitally controlled oscillator (DCO) of the
         MCG. Development tools can select this internal self-clocked source to speed up BDC
         communications in systems where the bus clock is slow.

    MCGIRCLK -- This is the internal reference clock and can be selected as the real-time counter
         (RTC) clock source. Chapter 12, "Multi-Purpose Clock Generator (S08MCGV1)," explains the
         MCGIRCLK in more detail. See Chapter 13, "Real-Time Counter (S08RTCV1)," for more
         information regarding the use of MCGIRCLK.

    MCGERCLK -- This is the external reference clock and can be selected as the clock source of
         RTC and ADC module. Section 12.4.6, "External Reference Clock," explains the MCGERCLK in
         more detail. See Chapter 13, "Real-Time Counter (S08RTCV1)," and Chapter 10,
         "Analog-to-Digital Converter (S08ADC12V1)," for more information regarding the use of
         MCGERCLK with these modules.

    MCGFFCLK -- This clock source is divided by two to generate FFCLK after being synchronized
         to the BUSCLK. It can be selected as clock source for the TPM modules. The frequency of the
         MCGFFCLK is determined by the settings of the MCG. See the Section 12.4.7, "Fixed Frequency
         Clock," for details.

    LPO clock-- This clock is generated from an internal low power oscillator that is completely
         independent of the MCG module. The LPO clock can be selected as the clock source to the RTC
         or COP modules. See Chapter 13, "Real-Time Counter (S08RTCV1)," and Section 5.4, "Computer
         Operating Properly (COP) Watchdog," for details on using the LPO clock with these modules.

    TPMCLK -- TPMCLK is the optional external clock source for the TPM modules. The TPMCLK
         must be limited to 1/4th the frequency of the BUSCLK for synchronization. See Chapter 16,
         "Timer/Pulse-Width Modulator (S08TPMV2)," for more details.

    MC9S08JM16 Series Data Sheet, Rev. 2

22                                        Freescale Semiconductor
Chapter 2
Pins and Connections

2.1 Introduction

This chapter describes signals that connect to package pins. It includes a pinout diagram, a table of signal
properties, and detailed discussion of signals.

2.2 Device Pin Assignment

Figure 2-1 shows the 48-pin QFN pin assignments for the MC9S08JM16. See Table 2-1 for pin
availability by package pin count.

                            PTC5/RxD2
                                  PTC3/TxD2
                                         PTC2
                                                PTC1/SDA
                                                       PTC0/SCL
                                                             VSSOSC
                                                                    PTG5/EXTAL
                                                                           PTG4/XTAL
                                                                                  BKGD/MS
                                                                                         PTG3/KBIP7
                                                                                                PTG2/KBIP6
                                                                                                      PTD7

                            48                                 37

PTC4 1                          47 46 45 44 43 42 41 40 39 38                                                   36 PTD2/KBIP2/ACMPO

IRQ/TPMCLK 2                                                                                                35  VSSAD/VREFL

RESET 3                                                                                                     34  VDDAD/VREFH

PTF0/TPM1CH2             4                                                                                  33 PTD1/ADP9/ACMP

PTF1/TPM1CH3 5                                                                                              32 PTD0/ADP8/ACMP+

PTF4/TPM2CH0 6                  48-Pin QFN                                                                  31 PTB5/KBIP5/ADP5

PTF5/TPM2CH1 7                                                                                              30 PTB4/KBIP4/ADP4

PTF6 8                                                                                                      29 PTB3/SS2/ADP3

PTE0/TxD1 9                                                                                                 28 PTB2/SPSCK2/ADP2

PTE1/RxD1 10                                                                                                27 PTB1/MOSI2/ADP1

PTE2/TPM1CH0 11                                                                                             26 PTB0/MISO2/ADP0

PTE3/TPM1CH1 12                                                                                                 25 PTA5

                                14 15 16 17 18 19 20 21 22 23

                            13                                        24

                            PTE4/MISO1
                                  PTE5/MOSI1
                                         PTE6/SPSCK1

                                                PTE7/SS1
                                                       VDD
                                                              VSS

                                                                     USBDN
                                                                           USBDP
                                                                                  VUSB33
                                                                                         PTG0/KBIP0
                                                                                                PTG1/KBIP1

                                                                                                       PTA0

                         Figure 2-1. MC9S08JM16 Series in 48-Pin QFN Package

                                MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                                              23
Chapter 2 Pins and Connections

Figure 2-2 shows the 44-pin LQFP pin assignments for the MC9S08JM16 devices. See Table 2-1 for pin
availability by package pin count.

                        PTC5/RxD2
                              PTC3/TxD2
                                     PTC2
                                            PTC1/SDA
                                                   PTC0/SCL
                                                         VSSOSC
                                                                PTG5/EXTAL
                                                                       PTG4/XTAL
                                                                              BKGD/MS
                                                                                     PTG3/KBIP7
                                                                                            PTG2/KBIP6

                        44                              34

    PTC4 1                  43 42 41 40 39 38 37 36 35

                                                                                                            33 PTD2/KBIP2/ACMPO

    IRQ/TPMCLK       2                                                                                  32  VSSAD/VREFL

    RESET            3                                                                                  31  VDDAD/VREFH

    PTF0/TPM1CH2     4                                                                                  30 PTD1/ADP9/ACMP

    PTF1/TPM1CH3     5                                                                                  29 PTD0/ADP8/ACMP+
                                                                                                        28 PTB5/KBIP5/ADP5
    PTF4/TPM2CH0     6      44-Pin LQFP

    PTF5/TPM2CH1     7                                                                                  27 PTB4/KBIP4/ADP4

    PTE0/TxD1        8                                                                                  26 PTB3/SS2/ADP3

    PTE1/RxD1        9                                            25                                        PTB2/SPSCK2/ADP2

    PTE2/TPM1CH0 10                                               24                                        PTB1/MOSI2/ADP1

    PTE3/TPM1CH1 11                                                                                         23 PTB0/MISO2/ADP0

                            13 14 15 16 17 18 19 20 21

                        12                              22

                        PTE4/MISO1
                              PTE5/MOSI1
                                     PTE6/SPSCK1

                                            PTE7/SS1
                                                   VDD
                                                          VSS

                                                                 USBDN
                                                                       USBDP
                                                                              VUSB33
                                                                                     PTG0/KBIP0
                                                                                            PTG1/KBIP1

                                    Figure 2-2. MC9S08JM16 Series in 44-Pin LQFP Package

Figure 2-3 shows the 32-pin LQFP pin assignments for the MC9S08JM16 devices. See Table 2-1 for pin
availability by package pin count.

                            MC9S08JM16 Series Data Sheet, Rev. 2

24                                                                                                          Freescale Semiconductor
                                                                                                                      Chapter 2 Pins and Connections

                                          PTC1/SDA
                                                PTC0/SCL
                                                       VSSOSC
                                                              PTG5/EXTAL
                                                                     PTG4/XTAL
                                                                            BKGD/MS
                                                                                  PTG3/KBIP7
                                                                                         PTG2/KBIP6

                         IRQ/TPMCLK 1     32
                                                31 30 29 28 27 26 25

                                                                                                         24 PTD2/KBIP2/ACMPO

                         RESET         2                                                             23  VSSAD/VREFL

PTF4/TPM2CH0                           3                                                             22  VDDAD/VREFH

PTF5/TPM2CH1                           4     32-Pin LQFP                                             21 PTD1/ADP9/ACMP
                                                                                                     20 PTD0/ADP8/ACMP+
                         PTE0/TxD1     5

                         PTE1/RxD1     6                                                             19 PTB5/KBIP5/ADP5

PTE2/TPM1CH0                           7                                                             18 PTB4/KBIP4/ADP4

PTE3/TPM1CH1                           8                                                             17  VUSB33

                                             10 11 12 13 14 15 16

                                          9

                                          PTE4/MISO1
                                                PTE5/MOSI1
                                                       PTE6/SPSCK1

                                                              PTE7/SS1
                                                                     VDD
                                                                            VSS

                                                                                   USBDN
                                                                                         USBPDP

                                    Figure 2-3. MC9S08JM16 Series in 32-Pin LQFP Package

2.3 Recommended System Connections

Figure 2-4 shows pin connections that are common to almost all MC9S08JM16 series application systems.

                                       MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                                       25
Chapter 2 Pins and Connections

                                               CBYAD           VREFH MC9S08JM16     PORT               PTA0, PTA5
                                               0.1 F                                  A
                                                               VDDAD                                   PTB0/MISO2/ADP0
        SYSTEM                   VDD       CBY                                                         PTB1/MOSI2/ADP1
        POWER                              0.1 F               VSSAD                                   PTB2/SPSCK2/ADP2
                          CBLK +                               VREFL                                   PTB3/SS2/ADP3
                       +  10 F                                 VDD                                     PTB4/KBIP4/ADP4
                                                                                                       PTB5/KBIP5/ADP5
                    5V                                                                           PORT
                                                                                                    B

                                                               VSS

        NOTE 1                  RF
                 C1
                          X1          C2 RS                    XTAL                 PORT               PTC0/SCL
                                                                                      C                PTC1/SDA
                                                               VSSOSC                                  PTC2
                                                               EXTAL                PORT               PTC3/TxD2
                                                                                      D                PTC4
                                                                                                       PTC5/RxD2
                                                                                    PORT
        BACKGROUND HEADER                                                             E

    VDD                                                        BKGD/MS                                                              I/O AND
                                              VDD              RESET
                                                   4.7 k10 k  IRQ                                     PTD0/ADP8/ACMP+
                                                                                                       PTD1/ADP9/ACMP PERIPHERAL
                                                                                                       PTD2/KBIP2/ACMPO INTERFACE TO

                                                                                                       PTD7              APPLICATION
                                                                                                                            SYSTEM

        OPTIONAL          IRQ/TPMCLK  0.1 F VDD                                                        PTE0/TxD1
         MANUAL                                                                                        PTE1/RxD1
          RESET                                   4.7 k                                               PTE2/TPM1CH0
                                                  10 k                                                 PTE3/TPM1CH1
                                                                                                       PTE4/MISO1
                                                   0.1 F                                               PTE5/MOSI1
                                                                                                       PTE6/SPSCK1
                          3.3-V Reference                      VUSB33
                                   +                                                                   PTE7/SS1
                                                 0.47 F
                            4.7 F                                                                      PTF0/TPM1CH2
                                                                                                       PTF1/TPM1CH3

                                                                                    PORT               PTF4/TPM2CH0
                                                                                      F                PTF5/TPM2CH1
                                                                                                       PTF6
        USB SERIES-B CONNECTOR

                                                               USBDN

                                21         VBus                VUSB33                                  PTG0/KBIP0
                                                                                                       PTG1/KBIP1

                                34                             RPUDP                PORT               PTG2/KBIP6
                                                                                      G                PTG3/KBIP7

                                                                       USBDP                           PTG4/XTAL

                                                                                                       PTG5/EXTAL

NOTES:

    1. External crystal circuity is not required if using the MCG internal clock option. For USB operation, an external crystal is required.

    2. XTAL and EXTAL are the same pins as PTG4 and PTG5, respectively.

    3. RC filters on RESET and IRQ are recommended for EMC-sensitive applications.

    4. RPUDP is shown for full-speed USB only. The diagram shows a configuration where the on-chip regulator and RPUDP are enabled.
        The voltage regulator output is used for RPUDP. RPUDP can optionally be disabled if using an external pullup resistor on USBDP

    5. VBUS is a 5.0 V supply from upstream port that can be used for USB operation.
    6. USBDP and USBDN are powered by the 3.3 V regulator.

                                           Figure 2-4. Basic System Connections

                                           MC9S08JM16 Series Data Sheet, Rev. 2

26                                                                                                     Freescale Semiconductor
                                                                                                                                                Chapter 2 Pins and Connections

2.3.1 Power (VDD, VSS, VSSOSC, VDDAD, VSSAD, VUSB33)

VDD and VSS are the primary power supply pins for the MCU. This voltage source supplies power to all
I/O buffer circuitry and to an internal voltage regulator. The internal voltage regulator provides regulated
lower-voltage source to the CPU and other internal circuitry of the MCU.

Typically, application systems have two separate capacitors across the power pins. In this case, there is a
bulk electrolytic capacitor, such as a 10 F tantalum capacitor, to provide bulk charge storage for the
overall system and a 0.1 F ceramic bypass capacitor located as near as practical to the paired VDD and
VSS power pins to suppress high-frequency noise. The MC9S08JM16 has a VSSOSC pin. This pin must be
connected to the system ground plane or to the primary VSS pin through a low-impedance connection.

VDDAD and VSSAD are the analog power supply pins for the MCU. This voltage source supplies power to
the ADC module. A 0.1 F ceramic bypass capacitor must be located as near to the analog power pins as
practical to suppress high-frequency noise.

VUSB33 is connected to the internal USB 3.3 V regulator. VUSB33 maintains an output voltage of 3.3 V
and only can source enough current for internal USB transceiver and USB pullup resistor. Two separate
capacitors (4.7 F bulk electrolytic stability capacitor and 0.47 F ceramic bypass capacitors) must be
connected across this pin to ground to decrease the output ripple of this voltage regulator when it is
enabled.

2.3.2 Oscillator (XTAL, EXTAL)

Immediately after reset, the MCU uses an internally generated clock provided by the multi-purpose clock
generator (MCG) module. For more information on the MCG, see Chapter 12, "Multi-Purpose Clock
Generator (S08MCGV1)."

The oscillator (XOSC) in this MCU is a Pierce oscillator that can accommodate a crystal or ceramic
resonator. Rather than a crystal or ceramic resonator, an external oscillator can be connected to the EXTAL
input pin.

RS (when used) and RF must be low-inductance resistors such as carbon composition resistors.
Wire-wound resistors, and some metal film resistors, have too much inductance. C1 and C2 normally must
be high-quality ceramic capacitors that are specifically designed for high-frequency applications.

RF is used to provide a bias path to keep the EXTAL input in its linear range during crystal startup; its value
is not generally critical. Typical systems use 1 M to 10 M. Higher values are sensitive to humidity and
lower values reduce gain and (in extreme cases) could prevent startup.

C1 and C2 are typically in the 5 pF to 25 pF range and are chosen to match the requirements of a specific
crystal or resonator. Be sure to take into account printed circuit board (PCB) capacitance and MCU pin
capacitance when selecting C1 and C2. The crystal manufacturer typically specifies a load capacitance
which is the series combination of C1 and C2 (which are usually the same size). As a first-order
approximation, use 10 pF as an estimate of combined pin and PCB capacitance for each oscillator pin
(EXTAL and XTAL).

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        27
Chapter 2 Pins and Connections

2.3.3 RESET Pin

RESET is a dedicated pin with a built-in pullup device. It has input hysteresis, a high current output driver,
and no output slew rate control. Internal power-on reset and low-voltage reset circuitry typically make
external reset circuitry unnecessary. This pin is normally connected to the standard 6-pin background
debug connector, so a development system can directly reset the MCU system. If desired, a manual
external reset can be added by supplying a simple switch to ground (pull RESET pin low to force a reset).

Whenever any reset is initiated (whether from an external source or from an internal source, the RESET
pin is driven low for approximately 66 bus cycles and released. The reset circuity decodes the cause of
reset and records it by setting a corresponding bit in the system control reset status register (SRS).

In EMC-sensitive applications, an external RC filter is recommended on the RESET pin. See Figure 2-4
for an example.

2.3.4 Background/Mode Select (BKGD/MS)

When in reset, the BKGD/MS pin functions as a mode select pin. Immediately after reset rises, the pin
functions as the background pin and can be used for background debug communication. While function-
ing as a background/mode select pin, the pin includes an internal pullup device, input hysteresis, a stan-
dard output driver, and no output slew rate control.
If nothing is connected to this pin, the MCU will enter normal operating mode at the rising edge of reset.
If a debug system is connected to the 6-pin standard background debug header, it can hold BKGD/MS low
during the rising edge of reset which forces the MCU to active background mode.

The BKGD pin is used primarily for background debug controller (BDC) communications using a custom
protocol that uses 16 clock cycles of the target MCU's BDC clock per bit time. The target MCU's BDC
clock could be as fast as the bus clock rate, so there must never be any significant capacitance connected
to the BKGD/MS pin that could interfere with background serial communications.

Although the BKGD pin is a pseudo open-drain pin, the background debug communication protocol
provides brief, actively driven, high speedup pulses to ensure fast rise times. Small capacitances from
cables and the absolute value of the internal pullup device play almost no role in determining rise and fall
times on the BKGD pin.

2.3.5 ADC Reference Pins (VREFH, VREFL)

The VREFH and VREFL pins are the voltage reference high and voltage reference low inputs respectively
for the ADC module.

2.3.6 External Interrupt Pin (IRQ)

The IRQ pin is the input source for the IRQ interrupt and is also the input for the BIH and BIL instructions.
If the IRQ function is not enabled, this pin can be used for TPMCLK.

In EMC-sensitive applications, an external RC filter is recommended on the IRQ pin. See Figure 2-4 for
an example.

    MC9S08JM16 Series Data Sheet, Rev. 2

28                                        Freescale Semiconductor
                                                                                                                                                Chapter 2 Pins and Connections

2.3.7 USB Data Pins (USBDP, USBDN)

The USBDP (D+) and USBDN (D) pins are the analog input/output lines to/from full-speed internal
USB transceiver. An optional internal pullup resistor for the USBDP pin, RPUDP, is available.

2.3.8 General-Purpose I/O and Peripheral Ports

The MC9S08JM16 series of MCUs support up to 37 general-purpose I/O pins, which are shared with
on-chip peripheral functions (timers, serial I/O, ADC, keyboard interrupts, etc.).

When a port pin is configured as a general-purpose output or a peripheral uses the port pin as an output,
software can select one of two drive strengths and enable or disable slew rate control. When a port pin is
configured as a general-purpose input or a peripheral uses the port pin as an input, software can enable a
pullup device.

For information about controlling these pins as general-purpose I/O pins, see the Chapter 6, "Parallel
Input/Output." For information about how and when on-chip peripheral systems use these pins, see the
appropriate module chapter.

Immediately after reset, all pins are configured as high-impedance general-purpose inputs with internal
pullup devices disabled.

                                                           NOTE
                  When an alternative function is first enabled, it is possible to get a spurious
                  edge to the module, user software must clear out any associated flags before
                  interrupts are enabled. Table 2-1 illustrates the priority if multiple modules
                  are enabled. The highest priority module will have control over the pin.
                  Selecting a higher priority pin function with a lower priority function
                  already enabled can cause spurious edges to the lower priority module.
                  Disable all modules that share a pin before enabling another module.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        29
Chapter 2 Pins and Connections

                                Table 2-1. Pin Availability by Package Pin-Count

    Pin Number  Lowest <--Priority--> Highest     Pin Number                Lowest <--Priority--> Highest

    48 44 32 Port Pin           Alt1        Alt2  48 44 32 Port Pin               Alt1          Alt2
                                      TPMCLK
    1 1 -- PTC4        IRQ            RESET       25 -- -- PTA5                   MISO2   ADP0
    221                                           26 23 -- PTB0                   MOSI2   ADP1
    332                TPM1CH2        VDD         27 24 -- PTB1                   SPSCK2  ADP2
    4 4 -- PTF0        TPM1CH3        VSS         28 25 -- PTB2                   SS2     ADP3
    5 5 -- PTF1        TPM2CH0        USBDN       29 26 -- PTB3                   KBIP4   ADP4
    6 6 3 PTF4         TPM2CH1        USBDP       30 27 18 PTB4                   KBIP5   ADP5
    7 7 4 PTF5                        VUSB33      31 28 19 PTB5                   ADP8    ACMP+
    8 -- -- PTF6       TxD1                       32 29 20 PTD0                   ADP9    ACMP
    9 8 5 PTE0         RxD1                       33 30 21 PTD1                           VDDAD
    10 9 6 PTE1        TPM1CH0                                                            VREFH
    11 10 7 PTE2       TPM1CH1                    34 31 22                                VREFL
    12 11 8 PTE3       MISO1                                                              VSSAD
    13 12 9 PTE4       MOSI1                      35 32 23                                ACMPO
    14 13 10 PTE5      SPSCK1
    15 14 11 PTE6      SS1                        36 33 24 PTD2                   KBIP2   MS
    16 15 12 PTE7                                 37 -- -- PTD7
    17 16 13           KBIP0                      38 34 25 PTG2                   KBIP6   VSSOSC
    18 17 14           KBIP1                      39 35 26 PTG3                   KBIP7
    19 18 15                                      40 36 27                        BKGD
    20 19 16                                      41 37 28 PTG4                   XTAL
    21 20 17                                      42 38 29 PTG5                   EXTAL
    22 21 -- PTG0                                 43 39 30
    23 22 -- PTG1                                 44 40 31 PTC0                   SCL
    24 -- -- PTA0                                 45 41 32 PTC1                   SDA
                                                  46 42 -- PTC2
                                                  47 43 -- PTC3                   TxD2
                                                  48 44 -- PTC5                   RxD2

                                      MC9S08JM16 Series Data Sheet, Rev. 2

30                                                                                Freescale Semiconductor
Chapter 3
Modes of Operation

3.1 Introduction

The operating modes of the MC9S08JM16 series are described in this chapter. Entry into each mode, exit
from each mode, and functionality while in each mode are described.

3.2 Features

    Active background mode for code development
    Wait mode:

         -- CPU halts operation to conserve power
         -- System clocks continue to run
         -- Full voltage regulation is maintained
    Stop modes: CPU and bus clocks stopped
         -- Stop2: Partial power down of internal circuits; RAM and USB RAM contents retained
         -- Stop3: All internal circuits powered for fast recovery; RAM, USB RAM, and register contents

             are retained

3.3 Run Mode

Run is the normal operating mode for the MC9S08JM16 series. This mode is selected upon the MCU
exiting reset if the BKGD/MS pin is high. In this mode, the CPU executes code from internal memory with
execution beginning at the address fetched from memory at 0xFFFE:0xFFFF after reset.

3.4 Active Background Mode

The active background mode functions are managed through the background debug controller (BDC) in
the HCS08 core. The BDC, together with the on-chip in-circuit emulator (ICE) debug module (DBG),
provides the means for analyzing MCU operation during software development.

Active background mode is entered in any of five ways:
    When the BKGD/MS pin is low during POR or immediately after issuing a background debug
         force reset (see Section 5.7.3, "System Background Debug Force Reset Register (SBDFR)")
    When a BACKGROUND command is received through the BKGD pin
    When a BGND instruction is executed
    When encountering a BDC breakpoint
    When encountering a DBG breakpoint

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        31
Chapter 3 Modes of Operation

After entering active background mode, the CPU is held in a suspended state waiting for serial background
commands rather than executing instructions from the user application program.

Background commands are of two types:
    Non-intrusive commands, defined as commands that can be issued while the user program is
         running. Non-intrusive commands can be issued through the BKGD pin while the MCU is in run
         mode; non-intrusive commands can also be executed when the MCU is in the active background
         mode. Non-intrusive commands include:
         -- Memory access commands
         -- Memory-access-with-status commands
         -- BDC register access commands
         -- The BACKGROUND command
    Active background commands, which can only be executed while the MCU is in active background
         mode. Active background commands include commands to:
         -- Read or write CPU registers
         -- Trace one user program instruction at a time
         -- Leave active background mode to return to the user application program (GO)

The active background mode is used to program a bootloader or user application program into the flash
program memory before the MCU is operated in run mode for the first time. When the MC9S08JM16
series are shipped from the Freescale factory, the flash program memory is erased by default unless
specifically noted, so there is no program that could be executed in run mode until the flash memory is
initially programmed. The active background mode can also be used to erase and reprogram the flash
memory after it has been previously programmed.

For additional information about the active background mode, refer to the Chapter 18, "Development
Support."

3.5 Wait Mode

Wait mode is entered by executing a WAIT instruction upon execution of the WAIT instruction. The CPU
enters a low-power state in which it is not clocked. The I bit in the condition code register (CCR) is cleared
when the CPU enters wait mode, enabling interrupts. When an interrupt request occurs, the CPU exits wait
mode and resumes processing, beginning with the stacking operations leading to the interrupt service
routine.

While the MCU is in wait mode, background debug commands can be used on the following restrictions.
    Only the BACKGROUND command and memory-access-with-status commands are available
         while the MCU is in wait mode.
    The memory-access-with-status commands do not allow memory access, but they report an error
         indicating that the MCU is in stop or wait mode.
    The BACKGROUND command can be used to wake the MCU from wait mode and enter active
         background mode.

    MC9S08JM16 Series Data Sheet, Rev. 2

32                                        Freescale Semiconductor
                                                                             Chapter 3 Modes of Operation

3.6 Stop Modes

One of two stop modes is entered upon execution of a STOP instruction when STOPE in SOPT1 is set. In
any stop mode, the bus and CPU clocks are halted. The MCG module can be configured to leave the
reference clocks running. See Chapter 12, "Multi-Purpose Clock Generator (S08MCGV1)," for more
information.

HCS08 devises that are designed for low-voltage operation (1.8 to 3.6 V) support stop1 mode. The
MC9S08JM16 series of MCUs do not support stop1 mode.

Table 3-1 shows all of the control bits that affect stop mode selection and the mode selected under various
conditions. The selected mode is entered following the execution of a STOP instruction.

                                                      Table 3-1. Stop Mode Selection

STOPE ENBDM 1 LVDE LVDSE PPDC                                     Stop Mode

0                        x  x               x Stop modes disabled; illegal opcode reset if STOP

                                            instruction executed

1                        1  x               x Stop3 with BDM enabled 2

1                        0  Both bits must be 1 x Stop3 with voltage regulator active

1                        0  Either bit a 0  0 Stop3

1                        0  Either bit a 0  1 Stop2

1 ENBDM is located in the BDCSCR which is only accessible through BDC commands, see Section 18.4.1.1,

   "BDC Status and Control Register (BDCSCR)."
2 When in stop3 mode with BDM enabled, The SIDD will be near RIDD levels because internal clocks are

   enabled.

3.6.1 Stop3 Mode

Stop3 mode is entered by executing a STOP instruction under the conditions shown in Table 3-1. The
states of all of the internal registers and logic, RAM contents, and I/O pin states are maintained.

Stop3 can be exited by asserting RESET, or by an interrupt from one of the following sources: the real-time
clock (RTC) interrupt, the USB resume interrupt, LVD, ADC, IRQ, KBI, SCI or the ACMP.

If stop3 is exited by means of the RESET pin, then the MCU is reset and operation will resume after taking
the reset vector. Exit by means of one of the internal interrupt sources results in the MCU taking the
appropriate interrupt vector.

3.6.1.1 LVD Enabled in Stop Mode

The LVD system is capable of generating either an interrupt or a reset when the supply voltage drops below
the LVD voltage. If the LVD is enabled in stop (LVDE and LVDSE bits in SPMSC1 both set) at the time
the CPU executes a STOP instruction, then the voltage regulator remains active during stop mode. If the
user attempts to enter stop2 with the LVD enabled for stop, the MCU will enter stop3 instead.

For the ADC to operate the LVD must be left enabled when entering stop3.

                            MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                33
Chapter 3 Modes of Operation

For the ACMP to operate when ACGBS in ACMPSC is set, the LVD must be left enabled when entering
stop3.

For the XOSC to operate with an external reference when RANGE in MCGC2 is set, the LVD must be left
enabled when entering stop3.

3.6.1.2 Active BDM Enabled in Stop Mode

Entry into the active background mode from run mode is enabled if ENBDM in BDCSCR is set. This
register is described in Chapter 18, "Development Support." If ENBDM is set when the CPU executes a
STOP instruction, the system clocks to the background debug logic remain active when the MCU enters
stop mode. Because of this, background debug communication remains possible. In addition, the voltage
regulator does not enter its low-power standby state but maintains full internal regulation. If the user
attempts to enter stop2 with ENBDM set, the MCU will enter stop3 instead.

Most background commands are not available in stop mode. The memory-access-with-status commands
do not allow memory access, but they report an error indicating that the MCU is in either stop or wait
mode. The BACKGROUND command can be used to wake the MCU from stop and enter active
background mode if the ENBDM bit is set. After entering background debug mode, all background
commands are available.

3.6.2 Stop2 Mode

Stop2 mode is entered by executing a STOP instruction under the conditions as shown in Table 3-1. Most
of the internal circuitry of the MCU is powered off in stop2, with the exception of the RAM. Upon entering
stop2, all I/O pin control signals are latched so that the pins retain their states during stop2.

Exit from stop2 is performed by asserting either wake-up pin: RESET or IRQ.

                                                           NOTE
                  IRQ/TPMCLK always functions as an active-low wakeup input when the
                  MCU is in stop2, regardless of how the pin is configured before entering
                  stop2. The pullup on this pin is always disabled in stop2. This pin must be
                  driven or pulled high externally while in stop2 mode.

In addition, the RTC interrupt can wake the MCU from stop2, if enabled.

Upon wake-up from stop2 mode, the MCU starts up as from a power-on reset (POR):
    All module control and status registers are reset
    The LVD reset function is enabled and the MCU remains in the reset state if VDD is below the LVD
         trip point (low trip point selected due to POR)
    The CPU takes the reset vector

In addition to the above, upon waking up from stop2, the PPDF bit in SPMSC2 is set. This flag is used to
direct user code to go to a stop2 recovery routine. PPDF remains set and the I/O pin states remain latched
until a 1 is written to PPDACK in SPMSC2.

    MC9S08JM16 Series Data Sheet, Rev. 2

34                                        Freescale Semiconductor
                                                                                                                                                    Chapter 3 Modes of Operation

To maintain I/O states for pins configured as general-purpose I/O before entering stop2, the user must
restore the contents of the I/O port registers, which have been saved in RAM, to the port registers before
writing to the PPDACK bit. If the port registers are not restored from RAM before writing to PPDACK,
then the pins will switch to their reset states when PPDACK is written.

For pins that were configured as peripheral I/O, the user must reconfigure the peripheral module that
interfaces to the pin before writing to the PPDACK bit. If the peripheral module is not enabled before
writing to PPDACK, the pins will be controlled by their associated port control registers when the I/O
latches are opened.

3.6.3 On-Chip Peripheral Modules in Stop Modes

When the MCU enters any stop mode, system clocks to the internal peripheral modules are stopped. Even
in the exception case (ENBDM = 1), where clocks to the background debug logic continue to operate,
clocks to the peripheral systems are halted to reduce power consumption. Refer to Section 3.6.2, "Stop2
Mode," and Section 3.6.1, "Stop3 Mode," for specific information on system behavior in stop modes.

                                                      Table 3-2. Stop Mode Behavior

                                                     Mode

                         Peripheral

                                     Stop2                     Stop3

CPU                                  Off                       Standby

RAM                                  Standby                   Standby

Flash                                Off                       Standby

Parallel Port Registers              Off                       Standby
ADC
ACMP                                 Off                       Optionally On1
MCG
                                     Off                       Optionally On2

                                     Off                       Optionally On3

IIC                                         Off                    Standby
RTC                                  Optionally On4            Optionally On4

SCI                                  Off                       Standby

SPI                                  Off                       Standby

TPM                                  Off                       Standby

System Voltage Regulator             Off                       Standby
XOSC
                                     Off                       Optionally On5

I/O Pins                             States Held                 States Held
USB (SIE and Transceiver)                 Off                  Optionally On6

USB 3.3 V Regulator                  Off                       Standby

USB RAM                              Standby                   Standby

1 Requires the asynchronous ADC clock and LVD to be enabled, else in standby.
2 If ACGBS in ACMPSC is set, LVD must be enabled, else in standby.
3 IRCLKEN and IREFSTEN set in MCGC1, else in standby.
4 RTCPS[3:0] in RTCSC does not equal to 0 before entering stop, else off.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                        35
Chapter 3 Modes of Operation

                          5 ERCLKEN and EREFSTEN set in MCGC2, else in standby. For high frequency range
                             (RANGE in MCGC2 set), it also requires the LVD to be enabled in stop3.

                          6 USBEN in CTL is set and USBPHYEN in USBCTL0 is set, else off.

    MC9S08JM16 Series Data Sheet, Rev. 2

36                                        Freescale Semiconductor
Chapter 4
Memory

4.1 MC9S08JM16 Series Memory Map

Figure 4-1 shows the memory map for the MC9S08JM16 series. On-chip memory in the MC9S08JM16
series of MCUs consists of RAM, flash program memory for nonvolatile data storage, plus I/O and
control/status registers. The registers are divided into three groups:

    Direct-page registers (0x0000 through 0x00AF)
    High-page registers (0x1800 through 0x185F)
    Nonvolatile registers (0xFFB0 through 0xFFBF)

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        37
Chapter 4 Memory

                  MC9S08JM16                                           MC9S08JM8

    0x0000        Direct Page Registers   0x0000                       Direct Page Registers
    0x00AF                   RAM          0x00AF                                  RAM
    0x00B0                                0x00B0
                        1,024 Bytes                                          1,024 Bytes
    0x04AF                                0x04AF
    0x04B0            Unimplemented       0x04B0                           Unimplemented

    0x08AF                                0x08AF
    0x08B0                                0x08B0

                  Unimplemented                                              Unimplemented

    0x17FF           High Page Registers  0x17FF                          High Page Registers
    0x1800        USB RAM -- 256 BYTES    0x1800                       USB RAM -- 256 BYTES

    0x185F                                0x185F
    0x1860                                0x1860

    0x195F                                0x195F
    0x1960                                0x1960

                  Unimplemented

    0xBFFF                                                                   Unimplemented
    0xC000

                      Flash               0xDFFF
                  16,384 bytes            0xE000

                                                                                 Flash
                                                                             8,192 bytes

    0xFFFF                                                           0xFFFF
                  Figure 4-1. MC9S08JM16 Series Memory Map

                                 MC9S08JM16 Series Data Sheet, Rev. 2

38                                                                           Freescale Semiconductor
                                                                            Chapter 4 Memory

4.1.1 Reset and Interrupt Vector Assignments

Figure 4-1 shows address assignments for reset and interrupt vectors. The vector names shown in this table
are the labels used in the Freescale-provided equate file for the MC9S08JM16 series. For more details
about resets, interrupts, interrupt priority, and local interrupt mask controls, refer to Chapter 5, "Resets,
Interrupts, and System Configuration."

                                                 Table 4-1. Reset and Interrupt Vectors

                             Address            Vector         Vector Name
                           (High/Low)
                                       Unused Vector Space           Vrtc
                         0xFFC0:FFC1                                 Viic
                                 to               RTC              Vacmp
                                                   IIC              Vadc
                         0xFFC2:FFC3             ACMP           Vkeyboard
                         0xFFC4:FFC5      ADC Conversion           Vsci2tx
                         0xFFC6:FFC7               KBI             Vsci2rx
                         0xFFC8:FFC9        SCI2 Transmit         Vsci2err
                         0xFFCA:FFCB        SCI2 Receive           Vsci1tx
                         0xFFCC:FFCD          SCI2 Error           Vsci1rx
                         0xFFCE:FFCF        SCI1 Transmit         Vsci1err
                         0xFFD0:FFD1        SCI1 Receive         Vtpm2ovf
                         0xFFD2:FFD3          SCI1 Error         Vtpm2ch1
                         0xFFD4:FFD5       TPM2 Overflow         Vtpm2ch0
                         0xFFD6:FFD7      TPM2 Channel 1         Vtpm1ovf
                         0xFFD8:FFD9      TPM2 Channel 0          reserved
                         0xFFDA:FFDB       TPM1 Overflow          reserved
                         0xFFDC:FFDD           Reserved          Vtpm1ch3
                         0xFFDE:FFDF           Reserved          Vtpm1ch2
                         0xFFE0:FFE1      TPM1 Channel 3         Vtpm1ch1
                         0xFFE2:FFE3      TPM1 Channel 2         Vtpm1ch0
                         0xFFE4:FFE5      TPM1 Channel 1          reserved
                         0xFFE6:FFE7      TPM1 Channel 0            Vusb
                         0xFFE8:FFE9           Reserved             Vspi2
                         0xFFEA:FFEB         USB Status             Vspi1
                         0xFFEC:FFED              SPI2
                         0xFFEE:FFEF              SPI1
                         0xFFF0:FFF1
                         0xFFF2:FFF3
                         0xFFF4:FFF5

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                     39
Chapter 4 Memory

                  Table 4-1. Reset and Interrupt Vectors (continued)

                     Address           Vector                        Vector Name
                   (High/Low)
                               MCG Loss of Lock                            Vlol
                  0xFFF6:FFF7  Low Voltage Detect                          Vlvd
                  0xFFF8:FFF9                                              Virq
                  0xFFFA:FFFB            IRQ                               Vswi
                  0xFFFC:FFFD            SWI                             Vreset
                  0xFFFE:FFFF           Reset

4.2 Register Addresses and Bit Assignments

The registers in the MC9S08JM16 series are divided into these three groups:

    Direct-page registers are located in the first 176 locations in the memory map, so they are
         accessible with efficient direct addressing mode instructions.

    High-page registers are used much less often, so they are located above 0x1800 in the memory
         map. This leaves more room in the direct page for more frequently used registers and variables.

    The nonvolatile register area consists of a block of 16 locations in flash memory at
         0xFFB00xFFBF.
         Nonvolatile register locations include:
         -- Three values which are loaded into working registers at reset
         -- An 8-byte backdoor comparison key which optionally allows a user to gain controlled access
             to secure memory
             Because the nonvolatile register locations are flash memory, they must be erased and
             programmed like other flash memory locations.

Direct-page registers can be accessed with efficient direct addressing mode instructions. Bit manipulation
instructions can be used to access any bit in any direct-page register. Table 4-2 is a summary of all
user-accessible direct-page registers and control bits.

The direct-page registers in Table 4-2 can use more efficient direct addressing mode, which requires only
the lower byte of the address. Because of this, the lower byte of the address in column one is shown in bold
text. In Table 4-3 and Table 4-4, the whole address in column one is shown in bold. In Table 4-2, Table 4-3,
and Table 4-4, the register names in column two are shown in bold to set them apart from the bit names to
the right. Cells that are not associated with named bits are shaded. A shaded cell with a 0 indicates this
unused bit always reads as a 0. Shaded cells with dashes indicate unused or reserved bit locations that could
read as 1s or 0s.

                               MC9S08JM16 Series Data Sheet, Rev. 2

40                                                                    Freescale Semiconductor
                                                                                   Chapter 4 Memory

                         Table 4-2. Direct-Page Register Summary (Sheet 1 of 4)

Address   Register    Bit 7   6            5           4  3                  2     1           Bit 0
           Name
                        --                            --
0x0000    PTAD          --    --           PTAD5      --  --                 --    --       PTAD0
0x0001    PTADD         --                         PTBD4
0x0002    PTBD          --    --      PTADD5      PTBDD4  --                 --    --       PTADD0
0x0003    PTBDD         --                         PTCD4
                        --    --           PTBD5  PTCDD4  PTBD3        PTBD2       PTBD1    PTBD0
                     PTDD7                            --
                    PTDDD7    --      PTBDD5          --  PTBDD3 PTBDD2            PTBDD1 PTBDD0
                     PTED7                         PTED4
0x0004    PTCD      PTEDD7    --           PTCD5  PTEDD4  PTCD3        PTCD2       PTCD1    PTCD0
0x0005    PTCDD         --                         PTFD4
0x0006    PTDD          --    --      PTCDD5      PTFDD4  PTCDD3 PTCDD2            PTCDD1 PTCDD0
0x0007    PTDDD         --                         PTGD4
0x0008    PTED          --    --           --     PTGDD4  --           PTDD2       PTDD1    PTDD0
0x0009    PTEDD      ACME                           ACIE
0x000A    PTFD          --    --           --         --  --           PTDDD2      PTDDD1 PTDDD0
0x000B    PTFDD      COCO
0x000C    PTGD       ADACT    PTED6        PTED5   ACFGT  PTED3        PTED2       PTED1    PTED0
                         0                             0
                      ADR7    PTEDD6 PTEDD5               PTEDD3 PTEDD2            PTEDD1 PTEDD0
                         0                          ADR4
                     ADCV7    PTFD6        PTFD5       0  --                 --    PTFD1    PTFD0
                     ADLPC
                        --    PTFDD6 PTFDD5        ADCV4  --                 --    PTFDD1 PTFDD0
                        --                        ADLSMP
                              --           PTGD5   ADPC4  PTGD3        PTGD2       PTGD1    PTGD0
                        --
0x000D    PTGDD               --      PTGDD5          --  PTGDD3 PTGDD2            PTGDD1 PTGDD0
0x000E    ACMPSC         0
0x000F    Reserved       0    ACBGS        ACF        --  ACO          ACOPE           ACMOD
0x0010    ADCSC1    KBIPE7
0x0011    ADCSC2    KBEDG7    --           --      IRQPE  --                 --    --          --
0x0012    ADCRH         --                             0
0x0013    ADCRL        TOF    AIEN         ADCO                              ADCH
0x0014    ADCCVH      Bit 15                      KBIPE4
0x0015    ADCCVL       Bit 7  ADTRG        ACFE   KBEDG4  0                  0     R           R
                      Bit 15
                       Bit 7  0            0          --  ADR11        ADR10       ADR9     ADR8
                      CH0F                         CLKSB
                      Bit 15  ADR6         ADR5           ADR3               ADR2  ADR1     ADR0
                       Bit 7                          12
                      CH1F    0            0           4  ADCV11 ADCV10            ADCV9    ADCV8
                      Bit 15                          12
                              ADCV6        ADCV5       4  ADCV3        ADCV2       ADCV1    ADCV0
                                                    MS0A
0x0016 ADCCFG                        ADIV             12               MODE            ADICLK
                                                       4
0x0017 APCTL1                 --           ADPC5    MS1A  ADPC3        ADPC2       ADPC1    ADPC0
                                                      12
0x0018 APCTL2                 --           --             --                 --    ADPC9    ADPC8

0x0019   Reserved            --           --             --                 --    --          --
0x001A

0x001B IRQSC                  IRQPDD  IRQEDG               IRQF        IRQACK        IRQIE  IRQMOD
                                   0       0                KBF         KBACK        KBIE   KBMOD
0x001C KBISC                                                           KBIPE2      KBIPE1   KBIPE0
                              KBIPE6  KBIPE5                  0        KBEDG2      KBEDG1   KBEDG0
0x001D KBIPE                  KBEDG6  KBEDG5                  0
                                                             --            --          --       --
0x001E KBIES                      --      --              CLKSA           PS2         PS1      PS0
                                TOIE  CPWMS                  11            10                  Bit 8
0x001F Reserved                                               3                         9      Bit 0
                                  14      13                 11             2           1      Bit 8
0x0020 TPM1SC                      6       5                  3            10           9      Bit 0
                                  14      13              ELS0B             2           1
0x0021 TPM1CNTH                    6       5                 11         ELS0A           0        0
                               CH0IE    MS0B                  3            10           9      Bit 8
0x0022 TPM1CNTL                   14      13              ELS1B             2           1      Bit 0
                                   6       5                 11         ELS1A           0
0x0023 TPM1MODH                CH1IE    MS1B                               10           9        0
                                  14      13                                                   Bit 8
0x0024 TPM1MODL

0x0025    TPM1C0SC
0x0026    TPM1C0VH
0x0027    TPM1C0VL
0x0028    TPM1C1SC
0x0029    TPM1C1VH

                                 MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                        41
Chapter 4 Memory

                            Table 4-2. Direct-Page Register Summary (Sheet 2 of 4)

Address   Register  Bit 7         6          5   4             3                  2           1      Bit 0
           Name
                                             5
0x002A    TPM1C1VL  Bit 7            6    MS2B   4             3                  2           1      Bit 0
0x002B    TPM1C2SC  CH2F          CH2IE                                                                0
0x002C    TPM1C2VH  Bit 15                  13   MS2A          ELS2B       ELS2A              0
0x002D    TPM1C2VL  Bit 7           14       5                                                       Bit 8
                    CH3F             6    MS3B   12            11                 10          9      Bit 0
                    Bit 15        CH3IE     13
                    Bit 7           14       5   4             3                  2           1        0
                                     6                                                               Bit 8
0x002E TPM1C3SC                             --   MS3A          ELS3B       ELS3A              0      Bit 0

0x002F TPM1C3VH                              0   12            11                 10          9
                                          SBR5
0x0030 TPM1C3VL                           RSRC   4             3                  2           1
                                           RIE
0x0031   Reserved  --            --      RDRF   --            --                 --          --     --
0x0037
                                             0
0x0038 SCI1BDH      LBKDIE RXEDGIE       TXDIR   SBR12         SBR11       SBR10              SBR9   SBR8

0x0039 SCI1BDL      SBR7          SBR6       5   SBR4          SBR3               SBR2        SBR1   SBR0
                                             0
0x003A SCI1C1       LOOPS SCISWAI         SBR5   M             WAKE               ILT         PE     PT
                                          RSRC
0x003B SCI1C2       TIE           TCIE     RIE   ILIE          TE                 RE          RWU    SBK
                                          RDRF
0x003C SCI1S1       TDRE          TC         0   IDLE          OR                 NF          FE     PF
                                         TXDIR
0x003D SCI1S2       LBKDIF RXEDGIF           5   RXINV         RWUID       BRK13              LBKDE  RAF

0x003E SCI1C3       R8            T8     RANGE   TXINV         ORIE               NEIE        FEIE   PEIE

0x003F SCI1D        Bit 7         6      PLLST   4             3                  2           1      Bit 0
                                           CME
0x0040 SCI2BDH      LBKDIE RXEDGIE               SBR12         SBR11       SBR10              SBR9   SBR8
                                             0
0x0041 SCI2BDL      SBR7          SBR6           SBR4          SBR3               SBR2        SBR1   SBR0
                                            --
0x0042    SCI2C1    LOOPS SCISWAI                M             WAKE               ILT         PE     PT
0x0043    SCI2C2                          SPTIE
0x0044    SCI2S1    TIE           TCIE       0   ILIE          TE                 RE          RWU    SBK
0x0045    SCI2S2
0x0046    SCI2C3    TDRE          TC     SPPR1   IDLE          OR                 NF          FE     PF
0x0047    SCI2D                          SPTEF
0x0048    MCGC1     LBKDIF RXEDGIF               RXINV         RWUID       BRK13              LBKDE  RAF
0x0049    MCGC2                             13
0x004A    MCGTRM    R8            T8         5   TXINV         ORIE               NEIE        FEIE   PEIE
                                            13
                    Bit 7         6          5   4             3                  2           1      Bit 0
                                           AD5
                            CLKS                 RDIV                      IREFS IRCLKEN IREFSTEN

                            BDIV                 HGO           LP          EREFS ERCLKEN EREFSTEN

                                                         TRIM

0x004B MCGSC        LOLS      LOCK               IREFST                    CLKST        OSCINIT FTRIM
                    LOLIE      PLLS
0x004C MCGC3                                     0                                      VDIV
                       0          0
0x004D MCGT                                      0             0                  0           0      0
                       --        --
0x004E   Reserved                               --            --                 --          --     --
0x004F               SPIE      SPE
                    SPMIE   SPIMODE
0x0050 SPI1C1                                      MSTR    CPOL                   CPHA    SSOE       LSBFE
                       0     SPPR2               MODFEN  BIDIROE                     0  SPISWAI      SPC0
0x0051 SPI1C2       SPRF      SPMF                                                                   SPR0
                    Bit 15                        SPPR0       0                   SPR2    SPR1
0x0052 SPI1BR        Bit 7       14                MODF       0                      0       0          0
                    Bit 15        6                          11                     10       9        Bit 8
0x0053 SPI1S         Bit 7       14                  12       3                      2       1        Bit 0
                     AD7          6                   4      11                     10       9        Bit 8
0x0054 SPI1DH                   AD6                  12       3                      2       1        Bit 0
                                                      4     AD3
0x0055 SPI1DL                                       AD4                            AD2     AD1          0

0x0056 SPI1MH

0x0057 SPI1ML

0x0058 IICA

                                     MC9S08JM16 Series Data Sheet, Rev. 2

42                                                                                      Freescale Semiconductor
                                                                                              Chapter 4 Memory

                             Table 4-2. Direct-Page Register Summary (Sheet 3 of 4)

Address   Register  Bit 7          6            5    4            3              2            1      Bit 0
           Name

0x0059 IICF                  MULT                                           ICR

0x005A IICC         IICEN          IICIE        MST  TX           TXAK           RSTA           0       0
                                                                                              IICIF  RXAK
0x005B IICS         TCF            IAAS   BUSY       ARBL         0              SRW
                                                                                              AD9     AD8
0x005C IICD                                                 DATA

0x005D IICC2        GCAEN          ADEXT        0    0            0              AD10

0x005E   Reserved       --        --           --   --           --             --           --     --
0x005F

0x0060 TPM2SC       TOF            TOIE   CPWMS      CLKSB        CLKSA          PS2          PS1     PS0
                                                                                                      Bit 8
0x0061 TPM2CNTH Bit 15             14           13   12           11             10           9       Bit 0
                                                                                                      Bit 8
0x0062 TPM2CNTL     Bit 7          6            5    4            3              2            1       Bit 0

0x0063 TPM2MODH Bit 15             14           13   12           11             10           9         0
                                                                                                      Bit 8
0x0064 TPM2MODL     Bit 7          6            5    4            3              2            1       Bit 0

0x0065 TPM2C0SC     CH0F           CH0IE  MS0B       MS0A         ELS0B          ELS0A        0         0
                                                                                                      Bit 8
0x0066 TPM2C0VH     Bit 15         14           13   12           11             10           9       Bit 0
                                                                                                        --
0x0067 TPM2C0VL     Bit 7          6            5    4            3              2            1
                                                                                                        --
0x0068 TPM2C1SC     CH1F           CH1IE  MS1B       MS1A         ELS1B          ELS1A        0      LSBFE
                                                                                                     SPC0
0x0069 TPM2C1VH     Bit 15         14           13   12           11             10           9      SPR0

0x006A TPM2C1VL     Bit 7          6            5    4            3              2            1         0
                                                                                                      Bit 8
0x006B Reserved          --        --           --   --           --             --           --      Bit 0
                                                                                                      Bit 8
0x006C RTCSC        RTIF                RTCLKS       RTIE                              RTCPS          Bit 0

0x006D RTCCNT                                            RTCCNT

0x006E RTCMOD                                            RTCMOD

0x006F Reserved          --        --           --   --           --               --       --
                                                                                 CPHA     SSOE
0x0070 SPI2C1       SPIE           SPE    SPTIE      MSTR         CPOL                  SPISWAI
                                                                                    0     SPR1
0x0071 SPI2C2       SPMIE SPIMODE               0    MODFEN BIDIROE              SPR2
                                                                                             0
0x0072 SPI2BR            0         SPPR2  SPPR1      SPPR0        0                 0        9
                                                                                   10        1
0x0073 SPI2S        SPRF           SPMF   SPTEF      MODF         0                 2        9
                                                                                   10        1
0x0074 SPI2DH       Bit 15         14           13   12           11                2

0x0075 SPI2DL       Bit 7          6            5    4            3

0x0076 SPI2MH       Bit 15         14           13   12           11

0x0077 SPI2ML       Bit 7          6            5    4            3

0x0078   Reserved       --        --           --   --           --             --           --     --
0x0079

0x0080 USBCTL0 USBRESET USBPU USBRESMEN              LPRESF       --        USBVREN           --     USBPHYEN

0x0081   Reserved       --        --           --     --           --             --           --     --
0x0087
                                                      ID4          ID3            ID2          ID1    ID0
0x0088 PERID             0         0            ID5  NID4         NID3           NID2         NID1   NID0
                                                     REV4         REV3           REV2         REV1   REV0
0x0089 IDCOMP            1         1      NID5

0x008A REV          REV7           REV6   REV5

0x008B   Reserved       --        --           --       --       --             --         --            --
0x008F
                                                     SLEEPF                             ERRORF       USBRSTF
0x0090 INTSTAT      STALLF         --     RESUMEF    SLEEP   TOKDNEF SOFTOKF            ERROR        USBRST
                                                             TOKDNE SOFTOK
0x0091 INTENB       STALL          --     RESUME

                                      MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                              43
Chapter 4 Memory

                    Table 4-2. Direct-Page Register Summary (Sheet 4 of 4)

Address   Register     Bit 7         6           5          4      3          2        1        Bit 0
           Name
                    BTSERRF
0x0092    ERRSTAT   BTSERR           --        BUFERRF BTOERRF     DFN8F       CRC16F   CRC5F   PIDERRF
0x0093    ERRENB                                                    DFN8        CRC16    CRC5   PIDERR
0x0094    STAT           --          0          BUFERR BTOERR
0x0095    CTL            --                                           IN          ODD       0        0
                      FRM7                 ENDP                       --      CRESUME  ODDRST    USBEN
                          0                                        ADDR3                ADDR1    ADDR0
                                     --       TSUSPEND      --      FRM3        ADDR2             FRM0
                         --                                            0         FRM2    FRM1     FRM8
0x0096 ADDR                       ADDR6         ADDR5       ADDR4               FRM10    FRM9
                         --                                                                          --
0x0097 FRMNUML           --          FRM6        FRM5       FRM4
                         --                                                                     EPHSHK
0x0098 FRMNUMH           --          0           0          0                                   EPHSHK
                         --                                                                     EPHSHK
0x0099   Reserved       --          --          --         --     --         --       --       EPHSHK
0x009C                   --                                                                     EPHSHK
                                                                                                EPHSHK
0x009D EPCTL0            --          --          0      EPCTLDIS   EPRXEN     EPTXEN   EPSTALL  EPHSHK
                                                                   EPRXEN     EPTXEN   EPSTALL
0x009E EPCTL1                        --          0      EPCTLDIS   EPRXEN     EPTXEN   EPSTALL       --
                                                                   EPRXEN     EPTXEN   EPSTALL
0x009F EPCTL2                        --          0      EPCTLDIS   EPRXEN     EPTXEN   EPSTALL
                                                                   EPRXEN     EPTXEN   EPSTALL
0x00A0 EPCTL3                        --          0      EPCTLDIS   EPRXEN     EPTXEN   EPSTALL

0x00A1 EPCTL4                        --          0      EPCTLDIS

0x00A2 EPCTL5                        --          0      EPCTLDIS

0x00A3 EPCTL6                        --          0      EPCTLDIS

0x00A4   Reserved                   --          --         --     --         --       --
0x00AF

High-page registers, shown in Table 4-3, are accessed much less often than other I/O and control registers
so they have been located outside the direct addressable memory space, starting at 0x1800.

                                     Table 4-3. High-Page Register Summary (Sheet 1 of 2)

Address Register Name Bit 7                6             5      4     3            2       1    Bit 0
                                                      COP    ILOP     0          LOC     LVD      --
0x1800 SRS                    POR          PIN                        0
                                                         0      0     0            0       0    BDFR
0x1801 SBDFR                  0            0         STOPE     --     0            0      --      --
                                                                0             SPI1FE   SPI2FE
0x1802 SOPT1                         COPT                0            --                        ACIC
                                                               --                 --      --
0x1803 SOPT2        COPCLKS COPW                        --          ID11                          --
                                                               --    ID3        ID10     ID9
0x1804   Reserved            --           --           --    ID4     --         ID2     ID1     ID8
0x1805                                                 ID5     --  LVDSE          --      --     ID0
                                                        --  LVDRE  PPDF         LVDE      01      --
0x1806 SDIDH          --                     --      LVWIE  LVWV              PPDACK      --    BGBE
                     ID7                    ID6       LVDV            --                        PPDC
0x1807 SDIDL          --                     --                --                 --      --
                    LVWF                 LVWACK         --            11                          --
0x1808 Reserved       --                     --                12     3           10       9
                                                        13      4     11           2       1     Bit 8
0x1809 SPMSC1                                            5     12     3           10       9     Bit 0
                                                        13      4     11           2       1     Bit 8
0x180A SPMSC2                                            5     12     3           10       9     Bit 0
                                                        13      4                  2       1     Bit 8
0x180B   Reserved            --           --            5                                       Bit 0
0x180F

0x1810    DBGCAH    Bit 15                 14
0x1811    DBGCAL
0x1812    DBGCBH              Bit 7        6
0x1813    DBGCBL
0x1814    DBGFH     Bit 15                 14
0x1815    DBGFL
                              Bit 7        6

                    Bit 15                 14

                              Bit 7        6

                                        MC9S08JM16 Series Data Sheet, Rev. 2

44                                                                                    Freescale Semiconductor
                                                                                Chapter 4 Memory

                         Table 4-3. High-Page Register Summary (Sheet 2 of 2)

Address Register Name      Bit 7       6     5        4       3              2       1    Bit 0
                         DBGEN       ARM   TAG    BRKEN    RWA          RWAEN     RWB   RWBEN
0x1816 DBGC              TRGSEL    BEGIN                   TRG3          TRG2    TRG1
                                      BF     0        0    CNT3                   CNT1   TRG0
0x1817 DBGT                  AF           ARMF        0                   CNT2            CNT0
                                      --                                            --
0x1818 DBGS                  --                                             --              --
                                  PRDIV8                                          DIV1
0x1819   Reserved        DIVLD   FNORED  --      --       --             DIV2   SEC01    DIV0
0x181F                   KEYEN                                               0           SEC00
                                      --                                    --      --
0x1820 FCDIV                 --        0    DIV5     DIV4   DIV3             0       0      --
                              0     FPS6       0        0      0                  FPS1       0
0x1821 FOPT                FPS7     FCCF      --       --     --          FPS2       0   FPDIS
                          FCBEF    FCMD6                0      0        FBLANK  FCMD1        0
0x1822 Reserved          FCMD7            KEYACC                        FCMD2           FCMD0
                                      --    FPS5     FPS4   FPS3                    --
0x1823 FCNFG                 --                   FACCERR      0            --              --
                                      --  FPVIOL                                    --
0x1824 FPROT                 --       --  FCMD5    FCMD4   FCMD3            --      --  PTAPE0
                             --       --                                    --      --  PTASE0
0x1825 FSTAT                 --       --                                    --      --  PTADS0
                             --       --                                    --  PTBPE1
0x1826 FCMD                  --       --                                PTBPE2  PTBSE1      --
                             --       --                                PTBSE2  PTBDS1  PTBPE0
0x1827   Reserved           --       --  --      --       --           PTBDS2      --  PTBSE0
0x183F                       --       --                                    --  PTCPE1  PTBDS0
                             --       --                                PTCPE2  PTCSE1
0x1840 PTAPE                 --       --  PTAPE5      --       --       PTCSE2  PTCDS1      --
                             --       --  PTASE5      --       --       PTCDS2      --  PTCPE0
0x1841 PTASE                 --       --  PTADS5      --       --           --  PTDPE1  PTCSE0
                         PTDPE7       --              --       --       PTDPE2  PTDSE1  PTCDS0
0x1842 PTADS             PTDSE7       --      --  PTBPE4   PTBPE3       PTDSE2  PTDDS1
                         PTDDS7       --  PTBPE5  PTBSE4   PTBSE3       PTDDS2      --      --
0x1843 Reserved              --   PTEPE6  PTBSE5  PTBDS4   PTBDS3           --  PTEPE1  PTDPE0
                         PTEPE7   PTESE6  PTBDS5      --       --       PTEPE2  PTESE1  PTDSE0
0x1844 PTBPE             PTESE7   PTEDS6          PTCPE4   PTCPE3       PTESE2  PTEDS1  PTDDS0
                         PTEDS7       --      --  PTCSE4   PTCSE3       PTEDS2      --
0x1845 PTBSE                 --   PTFPE6  PTCPE5  PTCDS4   PTCDS3           --  PTFPE1      --
                             --   PTFSE6  PTCSE5      --       --           --  PTFSE1  PTEPE0
0x1846    PTBDS              --   PTFDS6  PTCDS5      --       --           --  PTFDS1  PTESE0
0x1847    Reserved           --       --              --       --           --      --  PTEDS0
0x1848    PTCPE              --       --      --      --       --           --  PTGPE1
0x1849    PTCSE              --       --      --      --       --       PTGPE2  PTGSE1      --
0x184A    PTCDS              --       --      --  PTEPE4   PTEPE3       PTGSE2  PTGDS1  PTFPE0
0x184B    Reserved           --               --  PTESE4   PTESE3       PTGDS2          PTFSE0
0x184C    PTDPE                       --      --  PTEDS4   PTEDS3                   --  PTFDS0
0x184D    PTDSE              --           PTEPE5      --       --           --
0x184E    PTDDS                           PTESE5  PTFPE4       --                           --
                                          PTEDS5  PTFSE4       --                       PTGPE0
0x184F    Reserved                            --  PTFDS4       --                       PTGSE0
0x1850    PTEPE                           PTFPE5      --       --                       PTGDS0
0x1851    PTESE                           PTFSE5  PTGPE4   PTGPE3
0x1852    PTEDS                           PTFDS5  PTGSE4   PTGSE3                           --
0x1853    Reserved                            --  PTGDS4   PTGDS3
0x1854    PTFPE                           PTGPE5
0x1855    PTFSE                           PTGSE5
0x1856    PTFDS                           PTGDS5
0x1857    Reserved

0x1858 PTGPE

0x1859 PTGSE

0x185A PTGDS

0x185B   Reserved                        --      --       --
0x185F

                                  MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                 45
Chapter 4 Memory

1 This reserved bit must always be written to 0.

Nonvolatile flash registers, shown in Table 4-4, are located in the flash memory. These registers include
an 8-byte backdoor key which optionally can be used to gain access to secure memory resources. During
reset events, the contents of NVPROT and NVOPT in the nonvolatile register area of the flash memory
are transferred into corresponding FPROT and FOPT working registers in the high-page registers to
control security and block protection options.

                                              Table 4-4. Nonvolatile Register Summary

Address Register Name      Bit 7       6          5     4           3          2     1      Bit 0
                              0        0
0xFFAE Reserved to store                          0     0           0          0     0      FTRIM
               FTRIM         --       --
                             --       --
0xFFAF Reserved to store   FPS7     FPS6                      TRIM
               MCGTRIM       --       --
                          KEYEN   FNORED
0xFFB0   NVBACKKEY                                     8-Byte Comparison Key
0xFFB7

0xFFB8   Reserved                                  --    --          --         --     --     --
0xFFBC                                              --    --          --         --     --     --
                                                  FPS5  FPS4        FPS3       FPS2   FPS1  FPDIS
0xFFBD NVPROT                                       --    --          --         --     --     --
                                                    0     0           0          0   SEC01  SEC00
0xFFBE Reserved

0xFFBF NVOPT

Provided the key enable (KEYEN) bit is 1, the 8-byte comparison key can be used to temporarily
disengage memory security. This key mechanism can be accessed only through user code running in secure
memory. (A security key cannot be entered directly through background debug commands.) This security
key can be disabled completely by programming the KEYEN bit to 0. If the security key is disabled, the
only way to disengage security is by mass erasing the flash if needed (normally through the background
debug interface) and verifying that flash is blank. To avoid returning to secure mode after the next reset,
program the security bits (SEC01:SEC00) to the unsecured state (1:0).

4.3 RAM (System RAM)

The MC9S08JM16 series includes static RAM. The locations in RAM below 0x0100 can be accessed
using the more efficient direct addressing mode, and any single bit in this area can be accessed with the bit
manipulation instructions (BCLR, BSET, BRCLR, and BRSET). Locating the most frequently accessed
program variables in this area of RAM is preferred.

The RAM retains data when the MCU is in low-power wait, stop2, or stop3 mode. At power-on, the
contents of RAM are uninitialized. RAM data is unaffected by any reset provided that the supply voltage
does not drop below the minimum value for RAM retention.

For compatibility with M68HC05 MCUs, the HCS08 resets the stack pointer to 0x00FF. In the
MC9S08JM16 series, re-initialize the stack pointer to the top of the RAM so the direct-page RAM can be
used for frequently accessed RAM variables and bit-addressable program variables. Include the following
2-instruction sequence in your reset initialization routine (where RamLast is equated to the highest address
of the RAM in the Freescale-provided equate file).

                                  MC9S08JM16 Series Data Sheet, Rev. 2

46                                                                                   Freescale Semiconductor
                                                                             Chapter 4 Memory

LDHX  #RamLast+1         ;point one past RAM
TXS                      ;SP<-(H:X-1)

When security is enabled, the RAM is considered a secure memory resource and is not accessible through
BDM or through code executing from non-secure memory. See Section 4.6, "Security," for a detailed
description of the security feature.

4.4 USB RAM

USB RAM is discussed in detail in Chapter 17, "Universal Serial Bus Device Controller (S08USBV1)."

4.5 Flash

Flash memory is used for program storage. In-circuit programming allows the operating program to be
loaded into the flash memory after final assembly of the application product. It is possible to program the
entire array through the single-wire background debug interface. Because no special voltages are needed
for flash erase and programming operations, in-application programming is also possible through other
software-controlled communication paths. For a more detailed discussion of in-circuit and in-application
programming, refer to the HCS08 Family Reference Manual, Volume I, Freescale Semiconductor
document order number HCS08RMv1.

4.5.1 Features

Features of the flash memory include:
    Flash size
         -- MC9S08JM16 -- 16, 384 bytes (32 pages of 512 bytes each)
         -- MC9S08JM8 -- 8,192 bytes (16 pages of 512 bytes each)
    Single power supply program and erase
    Command interface for fast program and erase operation
    Up to 100,000 program/erase cycles at typical voltage and temperature
    Flexible block protection
    Security feature for flash and RAM
    Auto power-down for low-frequency read accesses

4.5.2 Program and Erase Times

Before any program or erase command can be accepted, the flash clock divider register (FCDIV) must be
written to set the internal clock for the flash module to a frequency (fFCLK) between 150 kHz and 200 kHz
(see Section 4.7.1, "Flash Clock Divider Register (FCDIV).") This register can be written only once, so
normally this write is done during reset initialization. FCDIV cannot be written if the access error flag,
FACCERR in FSTAT, is set. The user must ensure that FACCERR is not set before writing to the FCDIV
register. One period of the resulting clock (1/fFCLK) is used by the command processor to time program

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                      47
Chapter 4 Memory

and erase pulses. An integer number of these timing pulses are used by the command processor to complete
a program or erase command.

Table 4-5 shows program and erase times. The bus clock frequency and FCDIV determine the frequency
of FCLK (fFCLK). The time for one cycle of FCLK is tFCLK = 1/fFCLK. The times are shown as a number
of cycles of FCLK and as an absolute time for the case where tFCLK = 5 s. Program and erase times
shown include overhead for the command state machine and enabling and disabling of program and erase
voltages.

                                                  Table 4-5. Program and Erase Times

                 Parameter          Cycles of FCLK  Time if FCLK = 200 kHz
                                              9
      Byte program                            4                 45 s
      Byte program (burst)                                      20 s1
      Page erase                           4000                 20 ms
      Mass erase                          20,000               100 ms
    1 Excluding start/end overhead

4.5.3 Program and Erase Command Execution

The steps for executing any of the commands are listed below. The FCDIV register must be initialized and
any error flags cleared before beginning command execution. The command execution steps are:

    1. Write a data value to an address in the flash array. The address and data information from this write
         is latched into the flash interface. This write is a required first step in any command sequence. For
         erase and blank check commands, the value of the data is not important. For page erase commands,
         the address may be any address in the 512-byte page of flash to be erased. For mass erase and blank
         check commands, the address can be any address in the flash memory. Whole pages of 512 bytes
         are the smallest block of flash that may be erased. In the 60K version, there are two instances where
         the size of a block that is accessible to the user is less than 512 bytes: the first page following RAM,
         and the first page following the high page registers. These pages are overlapped by the RAM and
         high page registers respectively.

                                                           NOTE

                  Do not program any byte in the flash more than once after a successful erase
                  operation. Reprogramming bits to a byte which is already programmed is
                  not allowed without first erasing the page in which the byte resides or mass
                  erasing the entire flash memory. Programming without first erasing may
                  disturb data stored in the flash.

    2. Write the command code for the desired command to FCMD. The five valid commands are blank
         check (0x05), byte program (0x20), burst program (0x25), page erase (0x40), and mass erase
         (0x41). The command code is latched into the command buffer.

    3. Write a 1 to the FCBEF bit in FSTAT to clear FCBEF and launch the command (including its
         address and data information).

A partial command sequence can be aborted manually by writing a 0 to FCBEF any time after the write to
the memory array and before writing the 1 that clears FCBEF and launches the complete command.

                  MC9S08JM16 Series Data Sheet, Rev. 2

48                                                      Freescale Semiconductor
                                                                                                                                                                    Chapter 4 Memory

Aborting a command in this way sets the FACCERR access error flag which must be cleared before
starting a new command.

A strictly monitored procedure must be obeyed or the command will not be accepted. This minimizes the
possibility of any unintended changes to the flash memory contents. The command complete flag (FCCF)
indicates when a command is complete. The command sequence must be completed by clearing FCBEF
to launch the command. Figure 4-2 is a flowchart for executing all of the commands except for burst
programming. The FCDIV register must be initialized before using any flash commands. This must be
done once following a reset.

                                                                            WRITE TO FCDIV1

FLASH PROGRAM AND        START
     ERASE FLOW

                                                     0
                           FACCERR?

                                  1

                         CLEAR ERROR

                                  WRITE TO FLASH
                         TO BUFFER ADDRESS AND DATA

                         WRITE COMMAND TO FCMD

                           WRITE 1 TO FCBEF

                         TO LAUNCH COMMAND
                          AND CLEAR FCBEF 2

                         FPVIOL OR              YES     ERROR EXIT
                         FACCERR?

                         NO

                                          0
                                                           FCCF?
                                                                1
                                                           DONE

1 Required only once after reset.
2 Wait at least four bus cycles before checking FCBEF or FCCF.

                       Figure 4-2. Flash Program and Erase Flowchart

4.5.4 Burst Program Execution

The burst program command is used to program sequential bytes of data in less time than would be
required using the standard program command. This is possible because the high voltage to the flash array
does not need to be disabled between program operations. Ordinarily, when a program or erase command

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                               49
Chapter 4 Memory

is issued, an internal charge pump associated with the flash memory must be enabled to supply high
voltage to the array. Upon completion of the command, the charge pump is turned off. When a burst
program command is issued, the charge pump is enabled and then remains enabled after completion of the
burst program operation if these two conditions are met:

    The next burst program command has been queued before the current program operation has
         completed.

    The next sequential address selects a byte on the same physical row as the current byte being
         programmed. A row of flash memory consists of 64 bytes. A byte within a row is selected by
         addresses A5 through A0. A new row begins when addresses A5 through A0 are all zero.

The first byte of a series of sequential bytes being programmed in burst mode will take the same amount
of time to program as a byte programmed in standard mode. Subsequent bytes will program in the burst
program time provided that the conditions above are met. In the case the next sequential address is the
beginning of a new row, the program time for that byte will be the standard time instead of the burst time.
This is because the high voltage to the array must be disabled and then enabled again. If a new burst
command has not been queued before the current command completes, then the charge pump will be
disabled and high voltage will be removed from the array.

    MC9S08JM16 Series Data Sheet, Rev. 2

50                                        Freescale Semiconductor
                                                                            Chapter 4 Memory

                            WRITE TO FCDIV1

FLASH BURST                START
PROGRAM FLOW

                            FACCERR?             0

                            1

                            CLEAR ERROR

                            FCBEF?               0

                            1

                                  WRITE TO FLASH
                         TO BUFFER ADDRESS AND DATA

                         WRITE COMMAND (0x25) TO FCMD

                              WRITE 1 TO FCBEF

                            TO LAUNCH COMMAND
                              AND CLEAR FCBEF2

                            FPVIO OR             YES            ERROR EXIT

                            FACCERR?

                            NO

                         YES NEW BURST COMMAND?

                            NO

                         0  FCCF?

                            1

                            DONE

1 Required only once after reset.
2 Wait at least four bus cycles before checking FCBEF or FCCF.

                         Figure 4-3. Flash Burst Program Flowchart

4.5.5 Access Errors

An access error occurs when the command execution protocol is violated.

Any of the following specific actions will cause the access error flag (FACCERR) in FSTAT to be set.
FACCERR must be cleared by writing a 1 to FACCERR in FSTAT before any command can be processed.

    Writing to a flash address before the internal flash clock frequency has been set by writing to the
         FCDIV register

    Writing to a flash address while FCBEF is not set (a new command cannot be started until the
         command buffer is empty)

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                     51
Chapter 4 Memory

    Writing a second time to a flash address before launching the previous command (there is only one
         write to flash for every command)

    Writing a second time to FCMD before launching the previous command (there is only one write
         to FCMD for every command)

    Writing to any flash control register other than FCMD after writing to a flash address
    Writing any command code other than the five allowed codes (0x05, 0x20, 0x25, 0x40, or 0x41)

         to FCMD
    Accessing (read or write) any flash control register other than the write to FSTAT (to clear FCBEF

         and launch the command) after writing the command to FCMD.
    The MCU enters stop mode while a program or erase command is in progress (the command is

         aborted)
    Writing the byte program, burst program, or page erase command code (0x20, 0x25, or 0x40) with

         a background debug command while the MCU is secured (the background debug controller can
         only do blank check and mass erase commands when the MCU is secure)
    Writing 0 to FCBEF to cancel a partial command

4.5.6 Flash Block Protection

The block protection feature prevents the protected region of flash from program or erase changes. Block
protection is controlled through the flash protection register (FPROT). When enabled, block protection
begins at any 512 byte boundary below the last address of flash, 0xFFFF. (see Section 4.7.4, "Flash
Protection Register (FPROT and NVPROT).")

After exit from reset, FPROT is loaded with the contents of the NVPROT location which is in the
nonvolatile register block of the flash memory. FPROT cannot be changed directly from application
software so a runaway program cannot alter the block protection settings. Since NVPROT is within the
last 512 bytes of flash, if any amount of memory is protected, NVPROT is itself protected and cannot be
altered (intentionally or unintentionally) by the application software. FPROT can be written through
background debug commands which allows a way to erase and reprogram a protected flash memory.

The block protection mechanism is illustrated below. The FPS bits are used as the upper bits of the last
address of unprotected memory. This address is formed by concatenating FPS7:FPS1 with logic 1 bits as
shown. For example, in order to protect the last 8192 bytes of memory (address 0xE000 through 0xFFFF),
the FPS bits must be set to 1101 111 which results in the value 0xDFFF as the last address of unprotected
memory. In addition to programming the FPS bits to the appropriate value, FPDIS (bit 0 of NVPROT)
must be programmed to logic 0 to enable block protection. Therefore the value 0xDE must be programmed
into NVPROT to protect addresses 0xE000 through 0xFFFF.

                     FPS7 FPS6 FPS5 FPS4 FPS3 FPS2 FPS1 1 1 1 1 1 1 1 1 1

                       A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

                                               Figure 4-4. Block Protection Mechanism

    MC9S08JM16 Series Data Sheet, Rev. 2

52                                        Freescale Semiconductor
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Block protection can block-protect an area of flash memory for a bootloader program. This bootloader
program then can be used to erase the rest of the flash memory and reprogram it. Because the bootloader
is protected, it remains intact even if MCU power is lost in the middle of an erase or reprogram operation.

4.5.7 Vector Redirection

Whenever any block protection is enabled, the reset and interrupt vectors will be protected. Vector
redirection allows users to modify interrupt vector information without unprotecting bootloader and reset
vector space. Vector redirection is enabled by programming the FNORED bit in the NVOPT register
located at address 0xFFBF to zero. For redirection to occur, at least some portion but not all of the flash
memory must be block protected by programming the NVPROT register located at address 0xFFBD. All
of the interrupt vectors (memory locations 0xFFC00xFFFD) are redirected, though the reset vector
(0xFFFE:FFFF) is not.

For example, if 512 bytes of flash are protected, the protected address region is from 0xFE00 through
0xFFFF. The interrupt vectors (0xFFC00xFFFD) are redirected to the locations 0xFDC00xFDFD. Now,
if a TPM1 overflow interrupt is taken for instance, the values in the locations 0xFDE0:FDE1 are used for
the vector instead of the values in the locations 0xFFE0:FFE1. This allows the user to reprogram the
unprotected portion of the flash with new program code including new interrupt vector values while
leaving the protected area, which includes the default vector locations, unchanged.

4.6 Security

The MC9S08JM16 series include circuitry to prevent unauthorized access to the contents of flash and
RAM memory. When security is engaged, flash and RAM are considered secure resources. Direct-page
registers, high-page registers, and the background debug controller are considered unsecured resources.
Programs executing within secure memory have normal access to any MCU memory locations and
resources. Attempts to access a secure memory location with a program executing from an unsecured
memory space or through the background debug interface are blocked (writes are ignored and reads return
all 0s).

Security is engaged or disengaged based on the state of two nonvolatile register bits (SEC01:SEC00) in
the FOPT register. During reset, the contents of the nonvolatile location NVOPT are copied from flash into
the working FOPT register in high-page register space. A user engages security by programming the
NVOPT location which can be done at the same time the flash memory is programmed. The 1:0 state
disengages security and the other three combinations engage security. Notice the erased state (1:1) makes
the MCU secure. During development, whenever the flash is erased, immediately program the SEC00 bit
to 0 in NVOPT, so SEC01:SEC00 = 1:0. This would allow the MCU to remain unsecured after a
subsequent reset.

The on-chip debug module cannot be enabled while the MCU is secure. The separate background debug
controller can still be used for background memory access commands, but the MCU cannot enter active
background mode except by holding BKGD/MS low at the rising edge of reset.

A user can choose to allow or disallow a security unlocking mechanism through an 8-byte backdoor
security key. If the nonvolatile KEYEN bit in NVOPT/FOPT is 0, the backdoor key is disabled and there

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        53
Chapter 4 Memory

is no way to disengage security without completely erasing all flash locations. If KEYEN is 1, a secure
user program can temporarily disengage security by:

    1. Writing 1 to KEYACC in the FCNFG register. This makes the flash module interpret writes to the
         backdoor comparison key locations (NVBACKKEY through NVBACKKEY+7) as values to be
         compared against the key rather than as the first step in a flash program or erase command.

    2. Writing the user-entered key values to the NVBACKKEY through NVBACKKEY+7 locations.
         These writes must be done in order starting with the value for NVBACKKEY and ending with
         NVBACKKEY+7. STHX must not be used for these writes because these writes cannot be done
         on adjacent bus cycles. User software normally would get the key codes from outside the MCU
         system through a communication interface such as a serial I/O.

    3. Writing 0 to KEYACC in the FCNFG register. If the 8-byte key that was just written matches the
         key stored in the flash locations, SEC01:SEC00 are automatically changed to 1:0 and security will
         be disengaged until the next reset.

The security key can be written only from secure memory (RAM or flash), so it cannot be entered through
background commands without the cooperation of a secure user program.

The backdoor comparison key (NVBACKKEY through NVBACKKEY+7) is located in flash memory
locations in the nonvolatile register space, so users can program these locations exactly as they would
program any other flash memory location. The nonvolatile registers are in the same 512-byte block of flash
as the reset and interrupt vectors, so block protecting that space also block protects the backdoor
comparison key. Block protects cannot be changed from user application programs, so if the vector space
is block protected, the backdoor security key mechanism cannot permanently change the block protect,
security settings, or the backdoor key.

Security can always be disengaged through the background debug interface by taking these steps:

    1. Disable any block protections by writing FPROT. FPROT can be written only with background
         debug commands, not from application software.

    2. Mass erase flash if necessary.
    3. Blank check flash. Provided flash is completely erased, security is disengaged until the next reset.

         To avoid returning to secure mode after the next reset, program NVOPT so SEC01:SEC00 = 1:0.

4.7 Flash Registers and Control Bits

The flash module has nine 8-bit registers in the high-page register space, three locations in the nonvolatile
register space in flash memory which are copied into three corresponding high-page control registers at
reset. There is also an 8-byte comparison key in flash memory. Refer to Table 4-3 and Table 4-4 for the
absolute address assignments for all flash registers. This section refers to registers and control bits only by
their names. A Freescale-provided equate or header file normally is used to translate these names into the
appropriate absolute addresses.

    MC9S08JM16 Series Data Sheet, Rev. 2

54                                        Freescale Semiconductor
                                                                                                                                                                    Chapter 4 Memory

4.7.1 Flash Clock Divider Register (FCDIV)

Bit 7 of this register is a read-only status flag. Bits 6 through 0 may be read at any time but can be written
only one time. Before any erase or programming operations are possible, write to this register to set the
frequency of the clock for the nonvolatile memory system within acceptable limits.

     R        7               6     5            4     3                      2        1     0
     W
Reset     DIVLD          PRDIV8  DIV5         DIV4  DIV3                   DIV2     DIV1  DIV0
                                                                                      0     0
             0           0       0            0     0                            0

                 = Unimplemented or Reserved

                            Figure 4-5. Flash Clock Divider Register (FCDIV)

                                 Table 4-6. FCDIV Register Field Descriptions

Field                                                                     Description
    7
          Divisor Loaded Status Flag -- When set, this read-only status flag indicates that the FCDIV register has been
DIVLD    written since reset. Reset clears this bit and the first write to this register causes this bit to become set regardless
          of the data written.
    6     0 FCDIV has not been written since reset; erase and program operations disabled for flash.
PRDIV8    1 FCDIV has been written since reset; erase and program operations enabled for flash.

   5:0    Prescale (Divide) Flash Clock by 8
DIV[5:0]  0 Clock input to the flash clock divider is the bus rate clock.
          1 Clock input to the flash clock divider is the bus rate clock divided by 8.

          Divisor for Flash Clock Divider -- The flash clock divider divides the bus rate clock (or the bus rate clock
          divided by 8 if PRDIV8 = 1) by the value in the 6-bit DIV5:DIV0 field plus one. The resulting frequency of the
          internal flash clock must fall within the range of 200 kHz to 150 kHz for proper flash operations. Program/Erase
          timing pulses are one cycle of this internal flash clock which corresponds to a range of 5 s to 6.7 s. The
          automated programming logic uses an integer number of these pulses to complete an erase or program
          operation. See Equation 4-1, Equation 4-2, and Table 4-6.

                         if PRDIV8 = 0 fFCLK = fBus ([DIV5:DIV0] + 1)                 Eqn. 4-1

                         if PRDIV8 = 1 fFCLK = fBus (8 ([DIV5:DIV0] + 1))           Eqn. 4-2

Table 4-7 shows the appropriate values for PRDIV8 and DIV5:DIV0 for selected bus frequencies.

                                 MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                         55
Chapter 4 Memory

                               Table 4-7. Flash Clock Divider Settings

      fBus           PRDIV8       DIV5:DIV0        fFCLK                       Program/Erase Timing Pulse
                     (Binary)     (Decimal)                                        (5 s Min, 6.7 s Max)
    24 MHz                                       200 kHz
    20 MHz               1             14       192.3 kHz                                       5 s
    10 MHz               1             12        200 kHz                                       5.2 s
     8 MHz               0             49        200 kHz                                        5 s
     4 MHz               0             39        200 kHz                                        5 s
     2 MHz               0             19        200 kHz                                        5 s
     1 MHz               0              9        200 kHz                                        5 s
    200 kHz              0              4        200 kHz                                        5 s
    150 kHz              0              0        150 kHz                                        5 s
                         0              0                                                      6.7 s

4.7.2 Flash Options Register (FOPT and NVOPT)

During reset, the contents of the nonvolatile location NVOPT are copied from flash into FOPT. Bits 5
through 2 are not used and always read 0. This register may be read at any time, but writes have no meaning
or effect. To change the value in this register, erase and reprogram the NVOPT location in flash memory
as usual and then issue a new MCU reset.

                  7  6         5             4  3                           2                           1        0

         R   KEYEN   FNORED    0             0  0                           0                        SEC01  SEC00
         W
    Reset                        This register is loaded from nonvolatile location NVOPT during reset.
                     = Unimplemented or Reserved

                                     Figure 4-6. Flash Options Register (FOPT)

                               Table 4-8. FOPT Register Field Descriptions

    Field                                       Description

        7    Backdoor Key Mechanism Enable -- When this bit is 0, the backdoor key mechanism cannot be used to
    KEYEN    disengage security. The backdoor key mechanism is accessible only from user (secured) firmware. BDM
             commands cannot be used to write key comparison values that would unlock the backdoor key. For more detailed
             information about the backdoor key mechanism, refer to Section 4.6, "Security."
             0 No backdoor key access allowed.
             1 If user firmware writes an 8-byte value that matches the nonvolatile backdoor key (NVBACKKEY through

                NVBACKKEY+7 in that order), security is temporarily disengaged until the next MCU reset.

     6       Vector Redirection Disable -- When this bit is 1, then vector redirection is disabled.
FNORED       0 Vector redirection enabled.
             1 Vector redirection disabled.

    1:0      Security State Code -- This 2-bit field determines the security state of the MCU as shown in Table 4-9. When
SEC0[1:0]    the MCU is secure, the contents of RAM and flash memory cannot be accessed by instructions from any
             unsecured source including the background debug interface. For more detailed information about security, refer
             to Section 4.6, "Security."

                               MC9S08JM16 Series Data Sheet, Rev. 2

56                                                                                                   Freescale Semiconductor
                                                                                                       Chapter 4 Memory

                                       Table 4-9. Security States

                               SEC01:SEC00                     Description

                               0:0                                 Secure

                               0:1                                 Secure

                               1:0                             Unsecured

                               1:1                                 Secure

SEC01:SEC00 changes to 1:0 after successful backdoor key entry or a successful blank check of flash.

4.7.3 Flash Configuration Register (FCNFG)

Bits 7 through 5 may be read or written at any time. Bits 4 through 0 always read 0 and cannot be written.

        7                6          5       4     3                               2                 1  0

R       0                0                  0     0                               0                 0  0

                               KEYACC

W

Reset   0                0          0       0     0                               0                 0  0

           = Unimplemented or Reserved

                            Figure 4-7. Flash Configuration Register (FCNFG)

                               Table 4-10. FCNFG Register Field Descriptions

Field                                             Description

     5  Enable Writing of Access Key -- This bit enables writing of the backdoor comparison key. For more detailed
KEYACC  information about the backdoor key mechanism, refer to Section 4.6, "Security."
        0 Writes to 0xFFB00xFFB7 are interpreted as the start of a flash programming or erase command.
        1 Writes to NVBACKKEY (0xFFB00xFFB7) are interpreted as comparison key writes.

4.7.4 Flash Protection Register (FPROT and NVPROT)

During reset, the contents of the nonvolatile location NVPROT are copied from flash into FPROT. Bits 0,
1, and 2 are not used and each always reads as 0. This register may be read at any time, but user program
writes have no meaning or effect. Background debug commands can write to FPROT.

        7                   6     5            4     3                               2     1               0

R FPS7                   FPS6  FPS5         FPS4  FPS3                            FPS2  FPS1           FPDIS

W       1                   1     1            1     1                               1     1               1

Reset                       This register is loaded from nonvolatile location NVPROT during reset.

1 Background commands can be used to change the contents of these bits in FPROT.

                               Figure 4-8. Flash Protection Register (FPROT)

                               MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                       57
Chapter 4 Memory

                           Table 4-11. FPROT Register Field Descriptions

    Field                                            Description

       7:1    Flash Protect Select Bits -- When FPDIS = 0, this 7-bit field determines the ending address of unprotected
    FPS[7:1]  flash locations at the high address end of the flash. Protected flash locations cannot be erased or programmed.

         0    Flash Protection Disable
     FPDIS    0 Flash block specified by FPS[7:1] is block protected (program and erase are not allowed).
              1 No flash block is protected.

4.7.5 Flash Status Register (FSTAT)

Bits 3, 1, and 0 always read 0 and writes have no meaning or effect. The remaining five bits are status bits
that can be read at any time. Writes to these bits have special meanings that are discussed in the bit
descriptions.

              7      6     5                      4  3                2   1  0

    R                FCCF                            0            FBLANK  0  0

              FCBEF        FPVIOL FACCERR

    W

    Reset     1      1     0                      0  0                0   0  0

                     = Unimplemented or Reserved

                           Figure 4-9. Flash Status Register (FSTAT)

                           Table 4-12. FSTAT Register Field Descriptions

     Field                                                                     Description
        7
              Flash Command Buffer Empty Flag -- The FCBEF bit is used to launch commands. It also indicates that the
    FCBEF     command buffer is empty so that a new command sequence can be executed when performing burst
              programming. The FCBEF bit is cleared by writing a 1 to it or when a burst program command is transferred to
        6     the array for programming. Only burst program commands can be buffered.
     FCCF     0 Command buffer is full (not ready for additional commands).
              1 A new burst program command may be written to the command buffer.
        5
    FPVIOL    Flash Command Complete Flag -- FCCF is set automatically when the command buffer is empty and no
              command is being processed. FCCF is cleared automatically when a new command is started (by writing 1 to
              FCBEF to register a command). Writing to FCCF has no meaning or effect.
              0 Command in progress.
              1 All commands complete.

              Protection Violation Flag -- FPVIOL is set automatically when FCBEF is cleared to register a command that
              attempts to erase or program a location in a protected block (the erroneous command is ignored). FPVIOL is
              cleared by writing a 1 to FPVIOL.
              0 No protection violation.
              1 An attempt was made to erase or program a protected location.

                           MC9S08JM16 Series Data Sheet, Rev. 2

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                                                                                           Chapter 4 Memory

                         Table 4-12. FSTAT Register Field Descriptions (continued)

Field                                              Description

      4  Access Error Flag -- FACCERR is set automatically when the proper command sequence is not obeyed exactly
FACCERR  (the erroneous command is ignored). If a program or erase operation is attempted before the FCDIV register has
         been initialized, or if the MCU enters stop while a command was in progress. For a more detailed discussion of
         the exact actions that are considered access errors, see Section 4.5.5, "Access Errors." FACCERR is cleared by
         writing a 1 to FACCERR. Writing a 0 to FACCERR has no meaning or effect.
         0 No access error.
         1 An access error has occurred.

     2   Flash Verified as All Blank (erased) Flag -- FBLANK is set automatically at the conclusion of a blank check
FBLANK   command if the entire flash array was verified to be erased. FBLANK is cleared by clearing FCBEF to write a new
         valid command. Writing to FBLANK has no meaning or effect.
         0 After a blank check command is completed and FCCF = 1, FBLANK = 0 indicates the flash array is not

            completely erased.
         1 After a blank check command is completed and FCCF = 1, FBLANK = 1 indicates the flash array is completely

            erased (all 0xFF).

4.7.6 Flash Command Register (FCMD)

Only five command codes are recognized in normal user modes as shown in Table 4-14. Refer to
Section 4.5.3, "Program and Erase Command Execution," for a detailed discussion of flash programming
and erase operations.

              7          6            5         4            3          2                1       0

     R       0           0            0         0            0          0               0       0
     W   FCMD7                                                                      FCMD1   FCMD0
Reset                    FCMD6    FCMD5         FCMD4        FCMD3      FCMD2
             0                                                                          0       0
                         0            0         0            0          0

                                Figure 4-10. Flash Command Register (FCMD)

                                Table 4-13. FCMD Register Field Descriptions

Field                                              Description

FCMD[7:0] Flash Command Bits -- See Table 4-14

                                      Table 4-14. Flash Commands

                         Command                   FCMD                 Equate File Label

         Blank check                                   0x05     mBlank
         Byte program                                  0x20     mByteProg
         Byte program -- burst mode                    0x25     mBurstProg
         Page erase (512 bytes/page)                   0x40     mPageErase
         Mass erase (all flash)                        0x41     mMassErase

All other command codes are illegal and generate an access error.

                                  MC9S08JM16 Series Data Sheet, Rev. 2

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Chapter 4 Memory

It is not necessary to perform a blank check command after a mass erase operation. Blank check is required
only as part of the security unlocking mechanism.

    MC9S08JM16 Series Data Sheet, Rev. 2

60                                        Freescale Semiconductor
Chapter 5
Resets, Interrupts, and System Configuration

5.1 Introduction

This chapter discusses basic reset and interrupt mechanisms and the various sources of reset and interrupts
in the MC9S08JM16 series. Some interrupt sources from peripheral modules are discussed in greater detail
in other chapters of this reference manual. This chapter gathers basic information about all reset and
interrupt sources in one place for easy reference. A few reset and interrupt sources, including the computer
operating properly (COP) watchdog, are not part of on-chip peripheral systems with their own sections but
are part of the system control logic.

5.2 Features

Reset and interrupt features include:
    Multiple sources of reset for flexible system configuration and reliable operation
    Reset status register (SRS) to indicate source of most recent reset
    Separate interrupt vectors for each module (reduces polling overhead) (see Table 5-1)

5.3 MCU Reset

Resetting the MCU provides a way to start processing from a known set of initial conditions. During reset,
most control and status registers are forced to initial values and the program counter is loaded from the
reset vector (0xFFFE:0xFFFF). On-chip peripheral modules are disabled and I/O pins are initially
configured as general-purpose high-impedance inputs with pullup devices disabled. The I bit in the
condition code register (CCR) is set to block maskable interrupts, so the user program has a chance to
initialize the stack pointer (SP) and system control settings. SP is forced to 0x00FF at reset.

The MC9S08JM16 series has eight sources for reset:
    Power-on reset (POR)
    Low-voltage detect (LVD)
    Computer operating properly (COP) timer
    Illegal opcode detect (ILOP)
    Illegal address detect (ILAD)
    Background debug forced reset
    External reset pin (RESET)
    Clock generator loss of lock and loss of clock reset (LOC)

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        61
Chapter 5 Resets, Interrupts, and System Configuration

Each of these sources, with the exception of the background debug forced reset, has an associated bit in
the system reset status (SRS) register.

5.4 Computer Operating Properly (COP) Watchdog

The COP watchdog is used to force a system reset when the application software fails to execute as
expected. To prevent a system reset from the COP timer (when it is enabled), application software must
reset the COP counter periodically. If the application program gets lost and fails to reset the COP counter
before it times out, a system reset is generated to force the system back to a known starting point.

After any reset, the COP watchdog is enabled (see Section 5.7.4, "System Options Register 1 (SOPT1),"
for additional information). If the COP watchdog is not used in an application, it can be disabled by
clearing COPT bits in SOPT1.

The COP counter is reset by writing 0x55 and 0xAA (in this order) to the address of SRS during the
selected timeout period. Writes do not affect the data in the read-only SRS. As soon as the write sequence
is done, the COP timeout period is restarted. If the program fails to do this during the time-out period, the
MCU will reset. Also, if any value other than 0x55 or 0xAA is written to SRS, the MCU is immediately
reset.

The COPCLKS bit in SOPT2 (see Section 5.7.5, "System Options Register 2 (SOPT2)," for additional
information) selects the clock source used for the COP timer. The clock source options are either the bus
clock or an internal 1 kHz clock source. With each clock source, there are three associated time-outs
controlled by the COPT bits in SOPT1. Table 5-6 summaries the control functions of the COPCLKS and
COPT bits. The COP watchdog defaults to operation from the 1 kHz clock source and the longest time-out
(210 cycles).

When the bus clock source is selected, windowed COP operation is available by setting COPW in the
SOPT2 register. In this mode, writes to the SRS register to clear the COP timer must occur in the last 25%
of the selected timeout period. A premature write immediately resets the MCU. When the 1 kHz clock
source is selected, windowed COP operation is not available.

The COP counter is initialized by the first writes to the SOPT1 and SOPT2 registers and after any system
reset. Subsequent writes to SOPT1 and SOPT2 have no effect on COP operation. Even if the application
will use the reset default settings of COPT, COPCLKS, and COPW bits, the user must write to the
write-once SOPT1 and SOPT2 registers during reset initialization to lock in the settings. This will prevent
accidental changes if the application program gets lost.

The write to SRS that services (clears) the COP counter must not be placed in an interrupt service routine
(ISR) because the ISR could continue to be executed periodically even if the main application program
fails.

If the bus clock source is selected, the COP counter does not increment while the MCU is in background
debug mode or while the system is in stop mode. The COP counter resumes when the MCU exits
background debug mode or stop mode.

If the 1 kHz clock source is selected, the COP counter is re-initialized to zero upon entry to background
debug mode or stop mode and begins from zero upon exit from background debug mode or stop mode.

    MC9S08JM16 Series Data Sheet, Rev. 2

62                                        Freescale Semiconductor
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5.5 Interrupts

Interrupts provide a way to save the current CPU status and registers, execute an interrupt service routine
(ISR), and then restore the CPU status so processing resumes where it left off before the interrupt. Other
than the software interrupt (SWI), which is a program instruction, interrupts are caused by hardware events
such as an edge on the IRQ pin or a timer-overflow event. The debug module can also generate an SWI
under certain circumstances.

If an event occurs in an enabled interrupt source, an associated read-only status flag will become set. The
CPU will not respond until and unless the local interrupt enable is a logic 1 to enable the interrupt. The
I bit in the CCR is 0 to allow interrupts. The global interrupt mask (I bit) in the CCR is initially set after
reset which masks (prevents) all maskable interrupt sources. The user program initializes the stack pointer
and performs other system setup before clearing the I bit to allow the CPU to respond to interrupts.

When the CPU receives a qualified interrupt request, it completes the current instruction before responding
to the interrupt. The interrupt sequence obeys the same cycle-by-cycle sequence as the SWI instruction
and consists of:

    Saving the CPU registers on the stack
    Setting the I bit in the CCR to mask further interrupts
    Fetching the interrupt vector for the highest-priority interrupt that is currently pending
    Filling the instruction queue with the first three bytes of program information starting from the

         address fetched from the interrupt vector locations

While the CPU is responding to the interrupt, the I bit is automatically set to avoid the possibility of
another interrupt interrupting the ISR itself (this is called nesting of interrupts). Normally, the I bit is
restored to 0 when the CCR is restored from the value stacked on entry to the ISR. In rare cases, the I bit
may be cleared inside an ISR (after clearing the status flag that generated the interrupt) so that other
interrupts can be serviced without waiting for the first service routine to finish. This practice is not
recommended for anyone other than the most experienced programmers because it can lead to subtle
program errors that are difficult to debug.

The interrupt service routine ends with a return-from-interrupt (RTI) instruction which restores the CCR,
A, X, and PC registers to their pre-interrupt values by reading the previously saved information off the
stack.

                                                           NOTE
                  For compatibility with the M68HC08, the H register is not automatically
                  saved and restored. Push H onto the stack at the start of the interrupt service
                  routine (ISR) and restore it immediately before the RTI that is used to return
                  from the ISR.

If two or more interrupts are pending when the I bit is cleared, the highest priority source is serviced first
(see Table 5-1).

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        63
Chapter 5 Resets, Interrupts, and System Configuration

5.5.1 Interrupt Stack Frame

Figure 5-1 shows the contents and organization of a stack frame. Before the interrupt, the stack pointer
(SP) points at the next available byte location on the stack. The current values of CPU registers are stored
on the stack starting with the low-order byte of the program counter (PCL) and ending with the CCR. After
stacking, the SP points at the next available location on the stack which is the address that is one less than
the address where the CCR was saved. The PC value that is stacked is the address of the instruction in the
main program that would have executed next if the interrupt had not occurred.

    UNSTACKING   TOWARD LOWER ADDRESSES
       ORDER

              7                                0

    51             CONDITION CODE REGISTER        SP AFTER
    42                      ACCUMULATOR           INTERRUPT STACKING
    33
    24           INDEX REGISTER (LOW BYTE X)*     SP BEFORE
    15               PROGRAM COUNTER HIGH         THE INTERRUPT
                     PROGRAM COUNTER LOW

    STACKING     TOWARD HIGHER ADDRESSES
     ORDER

              * High byte (H) of index register is not automatically stacked.

                 Figure 5-1. Interrupt Stack Frame

When an RTI instruction is executed, these values are recovered from the stack in reverse order. As part
of the RTI sequence, the CPU fills the instruction pipeline by reading three bytes of program information,
starting from the PC address recovered from the stack.

The status flag causing the interrupt must be acknowledged (cleared) before returning from the ISR.
Typically, the flag must be cleared at the beginning of the ISR, so that if another interrupt is generated by
this same source, it will be registered to be serviced after completion of the current ISR.

5.5.2 External Interrupt Request (IRQ) Pin

External interrupts are managed by the IRQSC status and control register. When the IRQ function is
enabled, synchronous logic monitors the pin for edge-only or edge-and-level events. When the MCU is in
stop mode and system clocks are shut down, a separate asynchronous path is used so the IRQ (if enabled)
can wake the MCU.

5.5.2.1 Pin Configuration Options

The IRQ pin enable (IRQPE) control bit in IRQSC must be 1 for the IRQ pin to act as the interrupt request
(IRQ) input. As an IRQ input, the user can choose the polarity of edges or levels detected (IRQEDG),
whether the pin detects edges-only or edges and levels (IRQMOD), and whether an event causes an
interrupt or only sets the IRQF flag which can be polled by software.

                 MC9S08JM16 Series Data Sheet, Rev. 2

64                                                                             Freescale Semiconductor
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The IRQ pin, when enabled, defaults to use an internal pull device (IRQPDD = 0), the device is a pullup
or pulldown depending on the polarity chosen. If the user desires to use an external pullup or pulldown,
the IRQPDD can be written to a 1 to turn off the internal device.

BIH and BIL instructions may be used to detect the level on the IRQ pin when the pin is configured to act
as the IRQ input.

                                                           NOTE
                  This pin does not contain a clamp diode to VDD and must not be driven
                  above VDD. The voltage measured on the internally pulled up IRQ pin may
                  be as low as VDD 0.7 V. The internal gates connected to this pin are pulled
                  all the way to VDD.

5.5.2.2 Edge and Level Sensitivity

The IRQMOD control bit re-configure the detection logic to detect edge events and pin levels. In this edge
detection mode, the IRQF status flag becomes set when an edge is detected (when the IRQ pin changes
from the deasserted to the asserted level), but the flag is continuously set (and cannot be cleared) as long
as the IRQ pin remains at the asserted level.

5.5.3 Interrupt Vectors, Sources, and Local Masks

Table 5-1 provides a summary of all interrupt sources. Higher-priority sources are located toward the
bottom of the table. The high-order byte of the address for the interrupt service routine is located at the
first address in the vector address column, and the low-order byte of the address for the interrupt service
routine is located at the next higher address.

When an interrupt condition occurs, an associated flag bit becomes set. If the associated local interrupt
enable is 1, an interrupt request is sent to the CPU. Within the CPU, if the global interrupt mask (I bit in
the CCR) is 0, the CPU will finish the current instruction, stack the PCL, PCH, X, A, and CCR CPU
registers, set the I bit, and then fetch the interrupt vector for the highest priority pending interrupt.
Processing then continues in the interrupt service routine.

                                 Table 5-1. Vector Summary (from Lowest to Highest Priority)

Vector       Address    Vector Name  Module   Source          Enable                   Description
Number      (High/Low)
          0xFFC0:FFC1          Vrtc   Unused vector space (available for user program)
31 to 30  0xFFC2:FFC3          Viic
                             Vacmp    System    RTIF           RTIE    RTC real-time interrupt
    29    0xFFC4:FFC5         Vadc    control
                           Vkeyboard            IICIF          IICIE                IIC
    28    0xFFC6:FFC7                    IIC    ACF            ACIE               ACMP
    27    0xFFC8:FFC9                 ACMP     COCO            AIEN                ADC
    26    0xFFCA:FFCB                  ADC      KBF            KBIE         Keyboard pins
    25    0xFFCC:FFCD
                                        KBI

                         MC9S08JM16 Series Data Sheet, Rev. 2

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Chapter 5 Resets, Interrupts, and System Configuration

             Table 5-1. Vector Summary (from Lowest to Highest Priority) (continued)

     Vector   Address     Vector Name Module                    Source    Enable     Description
    Number   (High/Low)                                                             SCI2 transmit
                                                                 TDRE        TIE     SCI2 receive
    24       0xFFCE:FFCF  Vsci2tx                       SCI2       TC       TCIE
                                                                                       SCI2 error
    23       0xFFD0:FFD1  Vsci2rx                       SCI2      IDLE      ILIE
                                                                 RDRF       RIE     SCI1 transmit
    22       0xFFD2:FFD3  Vsci2err                      SCI2                         SCI1 receive
                                                                   OR      ORIE
    21       0xFFD4:FFD5  Vsci1tx                       SCI1       NF       NFIE       SCI1 error
                                                        SCI1       FE       FEIE
    20       0xFFD6:FFD7  Vsci1rx                                  PF       PFIE    TPM2 overflow
                                                                                   TPM2 channel 1
    19       0xFFD8:FFD9  Vsci1err                      SCI1     TDRE        TIE   TPM2 channel 0
                                                                   TC       TCIE    TPM1 overflow
    18       0xFFDA:FFDB  Vtpm2ovf                      TPM2
                                                                  IDLE      ILIE        reserved
    17       0xFFDC:FFDD Vtpm2ch1                       TPM2     RDRF       RIE         reserved
                                                                                   TPM1 channel 3
    16       0xFFDE:FFDF Vtpm2ch0                       TPM2       OR      ORIE    TPM1 channel 2
                                                                   NF       NFIE   TPM1 channel 1
    15       0xFFE0:FFE1  Vtpm1ovf                      TPM1       FE       FEIE   TPM1 channel 0
                                                                   PF       PFIE
    14       0xFFE2:FFE3  reserved  reserved                                                --
                                                                  TOF       TOIE
    13       0xFFE4:FFE5  reserved  reserved                                          USB Status
                                                                 CH1F      CH1IE
    12       0xFFE6:FFE7  Vtpm1ch3                      TPM1                              SPI2
                                                                 CH0F     CH0IE
    11       0xFFE8:FFE9  Vtpm1ch2                      TPM1
                                                                  TOF       TOIE
    10       0xFFEA:FFEB  Vtpm1ch1                      TPM1
                                                               reserved  reserved
    9        0xFFEC:FFED Vtpm1ch0                       TPM1
                                                               reserved  reserved
    8        0xFFEE:FFEF  reserved                      --
                                                                 CH3F     CH3IE
    7        0xFFF0:FFF1  Vusb                          USB
                                                                 CH2F     CH2IE
    6        0xFFF2:FFF3  Vspi2                         SPI2
                                                                 CH1F     CH1IE

                                                                 CH0F     CH0IE

                                                                   --        --

                                                                STALLF     STALL
                                                              RESUMEF    RESUME

                                                               SLEEPF     SLEEP
                                                              TOKDNEF    TOKDNE
                                                              SOFTOKF    SOFTOK
                                                               ERRORF     ERROR
                                                              USBRSTF    USBRST

                                                                 SPRF       SPIE
                                                                MODF        SPIE
                                                                SPTEF      SPTIE
                                                                 SPMF     SPMIE

                          MC9S08JM16 Series Data Sheet, Rev. 2

66                                                                                 Freescale Semiconductor
                                               Chapter 5 Resets, Interrupts, and System Configuration

         Table 5-1. Vector Summary (from Lowest to Highest Priority) (continued)

Vector     Address      Vector Name  Module        Source      Enable      Description
Number    (High/Low)
                              Vspi1     SPI1         SPRF        SPIE            SPI1
    5    0xFFF4:FFF5           Vlol                 MODF         SPIE
                               Vlvd    MCG          SPTEF       SPTIE    MCG loss of lock
    4    0xFFF6:FFF7           Virq   System         SPMF       SPMIE
    3    0xFFF8:FFF9           Vswi   control                           Low-voltage detect
    2    0xFFFA:FFFB                                 LOLS       LOLIE
    1    0xFFFC:FFFD         Vreset     IRQ                                    IRQ pin
                                        Core         LVDF       LVDIE   Software interrupt
    0    0xFFFE:FFFF                                                      Watchdog timer
                                      System         IRQF       IRQIE   Low-voltage detect
                                      control
                                               SWI Instruction     --       External pin
                                                                           Illegal opcode
                                                     COP        COPE      Illegal address
                                                      LVD       LVDRE      Loss of clock
                                                 RESET pin                Power-on-reset
                                               Illegal opcode      --   BDM-forced reset
                                               Illegal address   ILOP
                                                      LOC        ILAD
                                                     POR         CME
                                                     BDFR        POR

5.6 Low-Voltage Detect (LVD) System

The MC9S08JM16 series includes a system to protect memory contents against low voltage conditions and
control MCU system states during supply voltage variations. The system is composed of a power-on reset
(POR) circuit and an LVD circuit with a user selectable trip voltage, either high (VLVDH) or low (VLVDL).
The LVD circuit is enabled when LVDE in SPMSC1 is high and the trip voltage is selected by LVDV in
SPMSC2. The LVD is disabled upon entering any of the stop modes unless the LVDSE bit is set. If LVDSE
and LVDE are both set, then the MCU cannot enter stop2, and the current consumption in stop3 with the
LVD enabled will be greater.

5.6.1 Power-On Reset Operation

When power is initially applied to the MCU, or when the supply voltage drops below the VPOR level, the
POR circuit will cause a reset condition. As the supply voltage rises, the LVD circuit will hold the chip in
reset until the supply has risen above the VLVDL level. Both the POR bit and the LVD bit in SRS are set
following a POR.

5.6.2 LVD Reset Operation

The LVD can be configured to generate a reset upon detection of a low voltage condition by setting
LVDRE to 1. After an LVD reset has occurred, the LVD system will hold the MCU in reset until the supply
voltage has risen above the level determined by LVDV. The LVD bit in the SRS register is set following
an LVD reset or POR.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                     67
Chapter 5 Resets, Interrupts, and System Configuration

5.6.3 LVD Interrupt Operation

When a low voltage condition is detected and the LVD circuit is configured for interrupt operation (LVDE
set, LVDIE set, and LVDRE clear), then LVDF will be set and an LVD interrupt will occur.

5.6.4 Low-Voltage Warning (LVW)

The LVD system has a low voltage warning flag to indicate the user that the supply voltage is approaching,
but is still above, the LVD voltage. The LVW does not have an interrupt associated with it. There are two
user selectable trip voltages for the LVW, one high (VLVWH) and one low (VLVWL). The trip voltage is
selected by LVWV in SPMSC2.

5.7 Reset, Interrupt, and System Control Registers and Control Bits

One 8-bit register in the direct page register space and eight 8-bit registers in the high-page register space
are related to reset and interrupt systems.

Refer to the direct-page register summary in Chapter 4, "Memory," of this data sheet for the absolute
address assignments for all registers. This section refers to registers and control bits only by their names.
A Freescale-provided equate or header file is used to translate these names into the appropriate absolute
addresses.

Some control bits in the SOPT1 and SPMSC2 registers are related to modes of operation. Although brief
descriptions of these bits are provided here, the related functions are discussed in greater detail in
Chapter 3, "Modes of Operation."

5.7.1 Interrupt Pin Request Status and Control Register (IRQSC)

This direct-page register includes status and control bits, which are used to configure the IRQ function,
report status, and acknowledge IRQ events.

            7  6  5                         4      3     2                        1        0

         R  0                                      IRQF  0                           IRQMOD
         W                                                                                0
    Reset      IRQPDD IRQEDG                IRQPE                IRQIE

                                                         IRQACK

            0  0  0                         0      0     0                        0

               = Unimplemented or Reserved

               Figure 5-2. Interrupt Request Status and Control Register (IRQSC)

                  MC9S08JM16 Series Data Sheet, Rev. 2

68                                                               Freescale Semiconductor
                         Chapter 5 Resets, Interrupts, and System Configuration

                         Table 5-2. IRQSC Register Field Descriptions

Field                    Description

     6   Interrupt Request (IRQ) Pull Device Disable -- This read/write control bit is used to disable the internal pullup
IRQPDD   device when the IRQ pin is enabled (IRQPE = 1) allowing for an external device to be used.
         0 IRQ pull device enabled if IRQPE = 1.
     5   1 IRQ pull device disabled if IRQPE = 1.
IRQEDG
         Interrupt Request (IRQ) Edge Select -- This read/write control bit is used to select the polarity of edges or
     4   levels on the IRQ pin that cause IRQF to be set. The IRQMOD control bit determines whether the IRQ pin is
IRQPE   sensitive to both edges and levels or only edges. When the IRQ pin is enabled as the IRQ input and is configured
         to detect rising edges, the optional pullup resistor is re-configured as an optional pulldown resistor.
     3   0 IRQ is falling edge or falling edge/low-level sensitive.
  IRQF   1 IRQ is rising edge or rising edge/high-level sensitive.

     2   IRQ Pin Enable -- This read/write control bit enables the IRQ pin function. When this bit is set, the IRQ pin can
IRQACK   be used as an interrupt request.
         0 IRQ pin function is disabled.
     1   1 IRQ pin function is enabled.
  IRQIE
         IRQ Flag -- This read-only status bit indicates when an interrupt request event has occurred.
     0   0 No IRQ request.
IRQMOD   1 IRQ event detected.

         IRQ Acknowledge -- This write-only bit is used to acknowledge interrupt request events (write 1 to clear IRQF).
         Writing 0 has no meaning or effect. Reads always return 0. If edge-and-level detection is selected (IRQMOD = 1),
         IRQF cannot be cleared while the IRQ pin remains at its asserted level.

         IRQ Interrupt Enable -- This read/write control bit determines whether IRQ events generate an interrupt
         request.
         0 Interrupt request when IRQF set is disabled (use polling).
         1 Interrupt requested whenever IRQF = 1.

         IRQ Detection Mode -- This read/write control bit selects either edge-only detection or edge-and-level
         detection. See Section 5.5.2.2, "Edge and Level Sensitivity," for more details.
         0 IRQ event on falling/rising edges only.
         1 IRQ event on falling/rising edges and low/high levels.

5.7.2 System Reset Status Register (SRS)

This register includes seven read-only status flags to indicate the source of the most recent reset. When a
debug host forces reset by writing 1 to BDFR in the SBDFR register, none of the status bits in SRS will
be set. Writing any value to this register address clears the COP watchdog timer without affecting the
contents of this register. The reset state of these bits depends on what caused the MCU to reset.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                69
Chapter 5 Resets, Interrupts, and System Configuration

            7  6                     5                  4     3                  2                1    0

    R POR      PIN                   COP                ILOP  0             LOC                   LVD  --

    W                                Writing any value to SRS address clears COP watchdog timer.

    POR     1  0                     0                  0     0                  0                1    0

    LVR:    U  0                     0                  0     0                  0                1    0

    Any     0  (1)                   (1)                (1)   0                  (1)              0    0

    other

    reset:

            U = Unaffected by reset

1 Any of these reset sources that are active at the time of reset will cause the corresponding bit(s) to be set; bits corresponding
   to sources that are not active at the time of reset will be cleared.

                                     Figure 5-3. System Reset Status (SRS)

                                     Table 5-3. SRS Register Field Descriptions

    Field                                                                    Description
      7
            Power-On Reset -- Reset was caused by the power-on detection logic. Because the internal supply voltage was
    POR     ramping up at the time, the low-voltage reset (LVR) status bit is also set to indicate that the reset occurred while
            the internal supply was below the LVR threshold.
      6     0 Reset not caused by POR.
     PIN    1 POR caused reset.

      5     External Reset Pin -- Reset was caused by an active-low level on the external reset pin.
    COP     0 Reset not caused by external reset pin.
            1 Reset came from external reset pin.
      4
    ILOP    Computer Operating Properly (COP) Watchdog -- Reset was caused by the COP watchdog timer timing out.
            This reset source may be blocked by COPE = 0.
      2     0 Reset not caused by COP timeout.
    LOC     1 Reset caused by COP timeout.

      1     Illegal Opcode -- Reset was caused by an attempt to execute an unimplemented or illegal opcode. The STOP
    LVD     instruction is considered illegal if stop is disabled by STOPE = 0 in the SOPT register. The BGND instruction is
            considered illegal if active background mode is disabled by ENBDM = 0 in the BDCSC register.
            0 Reset not caused by an illegal opcode.
            1 Reset caused by an illegal opcode.

            Loss-of-Clock Reset -- Reset was caused by a loss of external clock.
            0 Reset not caused by a loss of external clock.
            1 Reset caused by a loss of external clock.

            Low Voltage Detect -- If the LVDRE and LVDSE bits are set and the supply drops below the LVD trip voltage,
            an LVD reset will occur. This bit is also set by POR.
            0 Reset not caused by LVD trip or POR.
            1 Reset caused by LVD trip or POR.

5.7.3 System Background Debug Force Reset Register (SBDFR)

This register contains a single write-only control bit. A serial background command such as
WRITE_BYTE must be used to write to SBDFR. Attempts to write this register from a user program are
ignored. Reads always return 0x00.

                                     MC9S08JM16 Series Data Sheet, Rev. 2

70                                                                                                Freescale Semiconductor
                                          Chapter 5 Resets, Interrupts, and System Configuration

       7                 6  5          4  3                                2               1       0

R      0                 0  0          0  0                                0               0     0
                                                                                              BDFR1
W
                                                                                                 0
Reset  0                 0  0          0  0                                0               0

          = Unimplemented or Reserved

1 BDFR is writable only through serial background debug commands, not from user programs.

          Figure 5-4. System Background Debug Force Reset Register (SBDFR)

                            Table 5-4. SBDFR Register Field Descriptions

Field                                                                   Description

   0   Background Debug Force Reset -- A serial background command such as WRITE_BYTE may be used to
BDFR   allow an external debug host to force a target system reset. Writing logic 1 to this bit forces an MCU reset. This
       bit cannot be written from a user program.

5.7.4 System Options Register 1 (SOPT1)

This register may be read at any time. Bits 3 and 2 are unimplemented and always read 0. This is a
write-once register so only the first write after reset is honored. Any subsequent attempt to write to SOPT
(intentionally or unintentionally) is ignored to avoid accidental changes to these sensitive settings. SOPT
must be written during the user's reset initialization program to set the desired controls even if the desired
settings are the same as the reset settings.

       7                 6  5          4  3                                2               1  0

R                                         0                                0
                   COPT
                            STOPE
W

Reset  1                 1  0          1  0                                0               1  1

          = Unimplemented or Reserved

                            Figure 5-5. System Options Register (SOPT1)

                            Table 5-5. SOPT1 Register Field Descriptions

Field                                     Description

7:6    COP Watchdog Timeout -- These write-once bits select the timeout period of the COP. COPT along with

COPT[1:0] COPCLKS in SOPT2 defines the COP timeout period. See Table 5-6.

    5  Stop Mode Enable -- This write-once bit defaults to 0 after reset, which disables stop mode. If stop mode is
STOPE  disabled and a user program attempts to execute a STOP instruction, an illegal opcode reset is forced.
       0 Stop mode disabled.
       1 Stop mode enabled.

                            MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                              71
Chapter 5 Resets, Interrupts, and System Configuration

                                  Table 5-6. COP Configuration Options

            Control Bits                                COP Window1 Opens
                                                              (COPW = 1)
                                  Clock Source                                               COP Overflow Count

    COPCLKS     COPT[1:0]

    N/A                   0:0               N/A            N/A                               COP is disabled

       0                  0:1     1 kHz LPO                N/A                               25 cycles (32 ms2)

                                  clock

       0                  1:0     1 kHz LPO                N/A                               28 cycles (256 ms1)

                                  clock

       0                  1:1     1 kHz LPO                N/A                               210 cycles (1.024 s1)

                                  clock

       1                  0:1     BUSCLK                   6144 cycles                       213 cycles

       1                  1:0     BUSCLK                   49,152 cycles                     216 cycles

       1                  1:1     BUSCLK                   196,608 cycles                    218 cycles

1 Windowed COP operation requires the user to clear the COP timer in the last 25% of the selected timeout period. This column

   displays the minimum number of clock counts required before the COP timer can be reset in windowed COP mode (COPW = 1).
2 Values shown in milliseconds based on tLPO = 1 ms. See tLPO in the appendix Section A.12.1, "Control Timing," for the

   tolerance of this value.

5.7.5 System Options Register 2 (SOPT2)

             7                 6            5           4       3                    2            1                    0

    R      COPCLKS1 COPW1                   0           0       0                            SPI2FE                 ACIC
                                                                                                 1                    0
                                                                                     SPI1FE

    W

    Reset    0                 0            0           0       0                    1

                = Unimplemented or Reserved

1 This bit can be written only one time after reset. Additional writes are ignored.

                                  Figure 5-6. System Options Register 2 (SOPT2)

                                  Table 5-7. SOPT2 Register Field Descriptions

    Field                                                  Description

    7        COP Watchdog Clock Select -- This write-once bit selects the clock source of the COP watchdog.

COPCLKS 0 Internal 1 KHz LPO clock is source to COP.

             1 Bus clock is source to COP.

       6     COP Window -- This write-once bit selects the COP operation mode. When set, the 0x55-0xAA write sequence
    COPW     to the SRS register must occur in the last 25% of the selected period. Any write to the SRS register during the
             first 75% of the selected period will reset the MCU.
             0 Normal COP operation.
             1 Window COP operation.

        2    SPI1 Ports Input Filter Enable
    SPI1FE   0 Disable input filter on SPI1 port pins to allow for higher maximum SPI baud rate.
             1 Enable input filter on SPI1 port pins to eliminate noise and restrict maximum SPI baud rate.

                                  MC9S08JM16 Series Data Sheet, Rev. 2

72                                                                                           Freescale Semiconductor
                                                 Chapter 5 Resets, Interrupts, and System Configuration

                         Table 5-7. SOPT2 Register Field Descriptions (continued)

Field                                                                     Description
    1
          SPI2 Ports Input Filter Enable
SPI2FE    0 Disable input filter on SPI2 port pins to allow for higher maximum SPI baud rate.
          1 Enable input filter on SPI2 port pins to eliminate noise and restrict maximum SPI baud rate
    0
ACIC     Analog Comparator to Input Capture Enable-- This bit connects the output of ACMP to TPM input channel 0.
          0 ACMP output not connected to TPM input channel 0.
          1 ACMP output connected to TPM input channel 0.

5.7.6 System Device Identification Register (SDIDH, SDIDL)

This read-only register is included, so host development systems can identify the HCS08 derivative and
revision number. This allows the development software to recognize where specific memory blocks,
registers, and control bits are located in a target MCU.

          7              6    5             4    3                          2                1    0

R                                                ID11               ID10                     ID9  ID8

W

Reset     --             --   --            --   0                          0                0    0

               = Unimplemented or Reserved

               Figure 5-7. System Device Identification Register -- High (SDIDH)

                              Table 5-8. SDIDH Register Field Descriptions

Field                                            Description

7:4       Bits 7:4 are reserved. Reading these bits will result in an indeterminate value; writes have no effect.

Reserved

3:0       Part Identification Number -- Each derivative in the HCS08 family has a unique identification number. The

ID[11:8] MC9S08JM16 series is hard coded to the value 0x01E. See also ID bits in Table 5-9.

          7              6    5             4    3                          2                1    0

     R    ID7            ID6  ID5           ID4  ID3                ID2                      ID1  ID0
     W
Reset     0              0    0             1    1                          1                1    0

Field         = Unimplemented or Reserved
   7:0
ID[7:0]        Figure 5-8. System Device Identification Register -- Low (SDIDL)

                              Table 5-9. SDIDL Register Field Descriptions

                                                                           Description

          Part Identification Number -- Each derivative in the HCS08 Family has a unique identification number. The
          MC9S08JM16 series is hard coded to the value 0x01E. See also ID bits in Table 5-8.

                              MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                              73
Chapter 5 Resets, Interrupts, and System Configuration

5.7.7 System Power Management Status and Control 1 Register
            (SPMSC1)

This high page register contains status and control bits to support the low-voltage detect function, and to
enable the bandgap voltage reference for use by the ADC module. This register must be written during the
user's reset initialization program to set the desired controls even if the desired settings are the same as the
reset settings.

            7  6       5                    4       3        2      1                   0

    R LVWF1    0                            LVDRE2           LVDE2  0

                       LVWIE                        LVDSE                               BGBE

    W          LVWACK

    Reset:  0  0       0                    1       1        1      0                   0

               = Unimplemented or Reserved

1 LVWF will be set in the case when VSupply transitions below the trip point or after reset and VSupply is already below VLVW.
2 This bit can be written only one time after reset. Additional writes are ignored.

            Figure 5-9. System Power Management Status and Control 1 Register (SPMSC1)

                  Table 5-10. SPMSC1 Register Field Descriptions

    Field                                      Description

         7  Low-Voltage Warning Flag -- The LVWF bit indicates the low-voltage warning status.
      LVWF  0 low-voltage warning is not present.
            1 low-voltage warning is present or was present.
         6
    LVWACK  Low-Voltage Warning Acknowledge -- If LVWF = 1, a low-voltage condition has occurred. To acknowledge this
            low-voltage warning, write 1 to LVWACK, which will automatically clear LVWF to 0 if the low-voltage warning is
         5  no longer present.
     LVWIE
            Low-Voltage Warning Interrupt Enable -- This bit enables hardware interrupt requests for LVWF.
         4  0 Hardware interrupt disabled (use polling).
     LVDRE  1 Request a hardware interrupt when LVWF = 1.

         3  Low-Voltage Detect Reset Enable -- This write-once bit enables LVD events to generate a hardware reset
     LVDSE  (provided LVDE = 1).
            0 LVD events do not generate hardware resets.
         2  1 Force an MCU reset when an enabled low-voltage detect event occurs.
      LVDE
            Low-Voltage Detect Stop Enable -- Provided LVDE = 1, this read/write bit determines whether the low-voltage
         0  detect function operates when the MCU is in stop mode.
     BGBE   0 Low-voltage detect disabled during stop mode.
            1 Low-voltage detect enabled during stop mode.

            Low-Voltage Detect Enable -- This write-once bit enables low-voltage detect logic and qualifies the operation
            of other bits in this register.
            0 LVD logic disabled.
            1 LVD logic enabled.

            Bandgap Buffer Enable -- This bit enables an internal buffer for the bandgap voltage reference for use by the
            ADC module on one of its internal channels.
            0 Bandgap buffer disabled.
            1 Bandgap buffer enabled.

                       MC9S08JM16 Series Data Sheet, Rev. 2

74                                                                  Freescale Semiconductor
                                                         Chapter 5 Resets, Interrupts, and System Configuration

5.7.8 System Power Management Status and Control 2 Register
            (SPMSC2)

This register is used to report the status of the low-voltage warning function, and to configure the stop
mode behavior of the MCU. This register must be written during the user's reset initialization program to
set the desired controls even if the desired settings are the same as the reset settings.

                  7           6  5                    4  3                           2               1             0

        R         0           0                          PPDF                        0               0        PPDC1

                                 LVDV  LVWV                                                                       0
                                                                                                                  0
        W                                                                            PPDACK                       0

Power-on Reset:   0           0  0                    0  0                           0               0

LVD Reset:        0           0  u                    u  0                           0               0

Any other Reset:  0           0  u                    u  0                           0               0

                         = Unimplemented or Reserved                                 u = Unaffected by reset

1 This bit can be written only one time after reset. Additional writes are ignored.

        Figure 5-10. System Power Management Status and Control 2 Register (SPMSC2)

                              Table 5-11. SPMSC2 Register Field Descriptions

Field                                                    Description

     5  Low-Voltage Detect Voltage Select -- This write-once bit selects the low-voltage detect (LVD) trip point
  LVDV  setting. It also selects the warning voltage range. See Table 5-12.

     4  Low-Voltage Warning Voltage Select -- This bit selects the low-voltage warning (LVW) trip point
LVWV   voltage.See Table 5-12.

     3  Partial Power Down Flag -- This read-only status bit indicates that the MCU has recovered from stop2
  PPDF  mode.
        0 MCU has not recovered from stop2 mode.
     2  1 MCU recovered from stop2 mode.
PPDACK
        Partial Power Down Acknowledge -- Writing a 1 to PPDACK clears the PPDF bit.
     0
PPDC   Partial Power Down Control -- This write-once bit controls whether stop2 or stop3 mode is selected.
        0 Stop3 mode enabled.
        1 Stop2, partial power down, mode enabled.

                         Table 5-12. LVD and LVW Trip Point Typical Values1

                     LVDV:LVWV   LVW Trip Point                                      LVD Trip Point

                         0:0        VLVW0 = 2.74 V                                   VLVD0 = 2.56 V

                         0:1        VLVW1 = 2.92 V

                         1:0        VLVW2 = 4.3 V                                    VLVD1 = 4.0 V

                         1:1        VLVW3 = 4.6 V

                  1 See Electrical Characteristics appendix for minimum and maximum values.

                                 MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                               75
Chapter 5 Resets, Interrupts, and System Configuration

    MC9S08JM16 Series Data Sheet, Rev. 2

76                                                      Freescale Semiconductor
Chapter 6
Parallel Input/Output

6.1 Introduction

This chapter explains software controls related to parallel input/output (I/O). The MC9S08JM16 has seven
I/O ports which include a total of 37 general-purpose I/O pins. See Chapter 2, "Pins and Connections," for
more information about the logic and hardware aspects of these pins.

Not all pins are available on all devices. See Table 2-1 to determine which functions are available for a
specific device.

Many of the I/O pins are shared with on-chip peripheral functions, as shown in Table 2-1. The peripheral
modules have priority over the I/Os, so when a peripheral is enabled, the I/O functions are disabled.

After reset, the shared peripheral functions are disabled so that the pins are controlled by the parallel I/O.
All of the parallel I/O are configured as inputs (PTxDDn = 0). The pin control functions for each pin are
configured as follows: slew rate control enabled (PTxSEn = 1), low drive strength selected (PTxDSn = 0),
and internal pullups disabled (PTxPEn = 0).

                                                           NOTE
                  Not all general-purpose I/O pins are available on all packages. To avoid
                  extra current drain from floating input pins, the user's reset initialization
                  routine in the application program must either enable on-chip pullup devices
                  or change the direction of unconnected pins to outputs so the pins do not
                  float.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        77
Chapter 6 Parallel Input/Output

6.2 Port Data and Data Direction

Reading and writing of parallel I/O is done through the port data registers. The direction, input or output,
is controlled through the port data direction registers. The parallel I/O port function for an individual pin
is illustrated in the block diagram below.

               PTxDDn                                Output Enable

               DQ

               PTxDn                                 Output Data

               DQ

                       1

    Port Read
       Data

                       0  Synchronizer               Input Data

                    BUSCLK

                                                 Figure 6-1. Parallel I/O Block Diagram

The data direction control bits determine whether the pin output driver is enabled, and they control what
is read for port data register reads. Each port pin has a data direction register bit. When PTxDDn = 0, the
corresponding pin is an input and reads of PTxD return the pin value. When PTxDDn = 1, the
corresponding pin is an output and reads of PTxD return the last value written to the port data register.
When a peripheral module or system function is in control of a port pin, the data direction register bit still
controls what is returned for reads of the port data register, even though the peripheral system has
overriding control of the actual pin direction.

When a shared analog function is enabled for a pin, all digital pin functions are disabled. A read of the port
data register returns a value of 0 for any bits which have shared analog functions enabled. In general,
whenever a pin is shared with both an alternate digital function and an analog function, the analog function
has priority such that if both the digital and analog functions are enabled, the analog function controls the
pin.

Write to the port data register before changing the direction of a port pin to become an output. This ensures
that the pin will not be driven momentarily with an old data value that happened to be in the port data
register.

               MC9S08JM16 Series Data Sheet, Rev. 2

78                                                   Freescale Semiconductor
                                                                                                                                                  Chapter 6 Parallel Input/Output

6.3 Pin Control

The pin control registers are located in the high page register block of the memory. These registers are used
to control pullups, slew rate, and drive strength for the I/O pins. The pin control registers operate
independently of the parallel I/O registers.

6.3.1 Internal Pullup Enable

An internal pullup device can be enabled for each port pin by setting the corresponding bit in one of the
pullup enable registers (PTxPEn). The pullup device is disabled if the pin is configured as an output by the
parallel I/O control logic or any shared peripheral function regardless of the state of the corresponding
pullup enable register bit. The pullup device is also disabled if the pin is controlled by an analog function.

6.3.2 Output Slew Rate Control Enable

Slew rate control can be enabled for each port pin by setting the corresponding bit in one of the slew rate
control registers (PTxSEn). When enabled, slew control limits the rate at which an output can transition in
order to reduce EMC emissions. Slew rate control has no effect on pins which are configured as inputs.

6.3.3 Output Drive Strength Select

An output pin can be selected to have high output drive strength by setting the corresponding bit in one of
the drive strength select registers (PTxDSn). When high drive is selected a pin is capable of sourcing and
sinking greater current. Even though every I/O pin can be selected as high drive, the user must ensure that
the total current source and sink limits for the chip are not exceeded. Drive strength selection is intended
to affect the DC behavior of I/O pins. However, the AC behavior is also affected. High drive allows a pin
to drive a greater load with the same switching speed as a low drive enabled pin into a smaller load.
Because of this the EMC emissions may be affected by enabling pins as high drive.

6.4 Pin Behavior in Stop Modes

Depending on the stop mode, I/O functions differently as the result of executing a STOP instruction. An
explanation of I/O behavior for the various stop modes follows:

    Stop2 mode is a partial power-down mode, whereby I/O latches are maintained in their state as
         before the STOP instruction was executed. CPU register status and the state of I/O registers must
         be saved in RAM before the STOP instruction is executed to place the MCU in stop2 mode. Upon
         recovery from stop2 mode, before accessing any I/O, the user must examine the state of the PPDF
         bit in the SPMSC2 register. If the PPDF bit is 0, I/O must be initialized as if a power on reset had
         occurred. If the PPDF bit is 1, I/O data previously stored in RAM, before the STOP instruction was
         executed, peripherals may require being initialized and restored to their pre-stop condition. The
         user must then write a 1 to the PPDACK bit in the SPMSC2 register. Access to I/O is now permitted
         again in the user's application program.

    In stop3 mode, all I/O is maintained because internal logic circuity stays powered up. Upon
         recovery, normal I/O function is available to the user.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        79
Chapter 6 Parallel Input/Output

6.5 Parallel I/O and Pin Control Registers

This section provides information about the registers associated with the parallel I/O ports and pin control
functions. These parallel I/O registers are located in page zero of the memory map and the pin control
registers are located in the high page register section of memory.

Refer to tables in Chapter 4, "Memory," for the absolute address assignments for all parallel I/O and pin
control registers. This section refers to registers and control bits only by their names. A Freescale-provided
equate or header file normally is used to translate these names into the appropriate absolute addresses.

6.5.1 Port A I/O Registers (PTAD and PTADD)

Port A parallel I/O function is controlled by the registers listed below.

                   7  6  5       4  3                                      2  1  0

    R

                         PTAD5                                                   PTAD0

    W

    Reset   0         0  0       0  0                                      0  0  0

                         Figure 6-2. Port A Data Register (PTAD)

                         Table 6-1. PTAD Register Field Descriptions

    Field                           Description

    5,0     Port A Data Register Bits -- For port A pins that are inputs, reads return the logic level on the pin. For port A
PTAD[5,0]   pins that are configured as outputs, reads return the last value written to this register.
            Writes are latched into all bits of this register. For port A pins that are configured as outputs, the logic level is
            driven out the corresponding MCU pin.
            Reset forces PTAD to all 0s, but these 0s are not driven out the corresponding pins because reset also configures
            all port pins as high-impedance inputs with pullups disabled.

                   7  6  5       4  3                                      2  1        0

    R                                                                            PTADD0
                                                                                     0
                         PTADD5

    W

    Reset   0         0  0       0  0                                      0  0

                      Figure 6-3. Data Direction for Port A Register (PTADD)

                         Table 6-2. PTADD Register Field Descriptions

    Field                           Description

     5,0    Data Direction for Port A Bits -- These read/write bits control the direction of port A pins and what is read for
PTADD[5,0]  PTAD reads.
            0 Input (output driver disabled) and reads return the pin value.
            1 Output driver enabled for port A bit n and PTAD reads return the contents of PTADn.

                         MC9S08JM16 Series Data Sheet, Rev. 2

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                                                                                                                                                  Chapter 6 Parallel Input/Output

6.5.2 Port A Pin Control Registers (PTAPE, PTASE, PTADS)

In addition to the I/O control, port A pins are controlled by the registers listed below.

               7         6  5                          4  3               2              1  0

R

                            PTAPE5                                                          PTAPE0

W

Reset       0            0  0                          0  0            0                 0  0

                         Figure 6-4. Internal Pullup Enable for Port A (PTAPE)

                            Table 6-3. PTADD Register Field Descriptions

Field                                                     Description

     5,0    Internal Pullup Enable for Port A Bits -- Each of these control bits determines if the internal pullup device is
PTAPE[5,0]  enabled for the associated PTA pin. For port A pins that are configured as outputs, these bits have no effect and
            the internal pullup devices are disabled.
            0 Internal pullup device disabled for port A bit n.
            1 Internal pullup device enabled for port A bit n.

            7            6  5                          4  3               2              1        0

R                                                                                           PTASE0
                                               PTASE5                                           1

W

Reset       0            0  1                          1  1            1                 1

                  Figure 6-5. Output Slew Rate Control Enable for Port A (PTASE)

                            Table 6-4. PTASE Register Field Descriptions

Field                                                     Description

     5,0    Output Slew Rate Control Enable for Port A Bits -- Each of these control bits determine whether output slew
PTASE[5,0]  rate control is enabled for the associated PTA pin. For port A pins that are configured as inputs, these bits have
            no effect.
            0 Output slew rate control disabled for port A bit n.
            1 Output slew rate control enabled for port A bit n.

               7         6  5                          4  3               2              1        0

R                                                                                           PTADS0
                                                                                                0
                            PTADS5

W

Reset       0            0  0                          0  0            0                 0

                         Figure 6-6. Output Drive Strength Selection for Port A (PTASE)

                            MC9S08JM16 Series Data Sheet, Rev. 2

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Chapter 6 Parallel Input/Output

                                    Table 6-5. PTASE Register Field Descriptions

    Field                                      Description

     5,0    Output Drive Strength Selection for Port A Bits -- Each of these control bits selects between low and high
PTADS[5,0]  output drive for the associated PTA pin.
            0 Low output drive enabled for port A bit n.
            1 High output drive enabled for port A bit n.

6.5.3 Port B I/O Registers (PTBD and PTBDD)

Port B parallel I/O function is controlled by the registers listed below.

                   7             6  5       4       3                             2                1  0

    R

                                    PTBD5   PTBD4   PTBD3                     PTBD2   PTBD1           PTBD0

    W

    Reset   0                    0  0       0       0                            0                 0  0

                                    Figure 6-7. Port B Data Register (PTBD)

                                    Table 6-6. PTBD Register Field Descriptions

    Field                                      Description

    5:0     Port B Data Register Bits -- For port B pins that are inputs, reads return the logic level on the pin. For port B
PTBD[5:0]   pins that are configured as outputs, reads return the last value written to this register.
            Writes are latched into all bits of this register. For port B pins that are configured as outputs, the logic level is
            driven out the corresponding MCU pin.
            Reset forces PTBD to all 0s, but these 0s are not driven out the corresponding pins because reset also configures
            all port pins as high-impedance inputs with pullups disabled.

                   7             6  5       4       3                             2         1               0

    R                                                                                 PTBDD1          PTBDD0
                                                                                           0               0
                                    PTBDD5  PTBDD4  PTBDD3                    PTBDD2

    W

    Reset   0                    0  0       0       0                            0

                                    Figure 6-8. Data Direction for Port B (PTBDD)

                                    Table 6-7. PTBDD Register Field Descriptions

    Field                                      Description

    5:0     Data Direction for Port B Bits -- These read/write bits control the direction of port B pins and what is read for

PTBDD[5:0] PTBD reads.

            0 Input (output driver disabled) and reads return the pin value.

            1 Output driver enabled for port B bit n and PTBD reads return the contents of PTBDn.

                                    MC9S08JM16 Series Data Sheet, Rev. 2

82                                                                                    Freescale Semiconductor
                                                                                                                                                  Chapter 6 Parallel Input/Output

6.5.4 Port B Pin Control Registers (PTBPE, PTBSE, PTBDS)

In addition to the I/O control, port B pins are controlled by the registers listed below.

               7         6  5       4       3                     2                   1        0

R                                                                               PTBPE1   PTBPE0
                                                                                    0        0
                            PTBPE5  PTBPE4  PTBPE3                PTBPE2

W

Reset       0            0  0       0       0                     0

                         Figure 6-9. Internal Pullup Enable for Port B (PTBPE)

                            Table 6-8. PTBPE Register Field Descriptions

Field                                  Description

     5:0    Internal Pullup Enable for Port B Bits -- Each of these control bits determines if the internal pullup device is
PTBPE[5:0]  enabled for the associated PTB pin. For port B pins that are configured as outputs, these bits have no effect and
            the internal pullup devices are disabled.
            0 Internal pullup device disabled for port B bit n.
            1 Internal pullup device enabled for port B bit n.

               7         6  5       4       3                     2             1              0

R                                                                                        PTBSE0
                                                                                             1
                            PTBSE5  PTBSE4  PTBSE3                PTBSE2        PTBSE1

W

Reset       0            0  1       1       1                     1             1

                         Figure 6-10. Output Slew Rate Control Enable (PTBSE)

                            Table 6-9. PTBSE Register Field Descriptions

Field                                  Description

     5:0    Output Slew Rate Control Enable for Port B Bits-- Each of these control bits determine whether output slew
PTBSE[5:0]  rate control is enabled for the associated PTB pin. For port B pins that are configured as inputs, these bits have
            no effect.
            0 Output slew rate control disabled for port B bit n.
            1 Output slew rate control enabled for port B bit n.

                            MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                  83
Chapter 6 Parallel Input/Output

                   7             6  5       4       3                         2        1   0

    R                               PTBDS5  PTBDS4  PTBDS3                 PTBDS2  PTBDS1  PTBDS0
    W

    Reset   0                    0  0       0       0                         0        0   0

                      Figure 6-11. Output Drive Strength Selection for Port B (PTBDS)

                                    Table 6-10. PTBDS Register Field Descriptions

    Field                                      Description

     5:0    Output Drive Strength Selection for Port B Bits -- Each of these control bits selects between low and high
PTBDS[5:0]  output drive for the associated PTB pin.
            0 Low output drive enabled for port B bit n.
            1 High output drive enabled for port B bit n.

6.5.5 Port C I/O Registers (PTCD and PTCDD)

Port C parallel I/O function is controlled by the registers listed below.

                   7             6  5       4       3                         2         1       0

    R                                                                              PTCD1   PTCD0
                                                                                       0       0
                                    PTCD5   PTCD4   PTCD3                  PTCD2

    W

    Reset   0                    0  0       0       0                         0

                                    Figure 6-12. Port C Data Register (PTCD)

                                    Table 6-11. PTCD Register Field Descriptions

    Field                                      Description

    5:0     Port C Data Register Bits -- For port C pins that are inputs, reads return the logic level on the pin. For port C
PTCD[5:0]   pins that are configured as outputs, reads return the last value written to this register.
            Writes are latched into all bits of this register. For port C pins that are configured as outputs, the logic level is
            driven out the corresponding MCU pin.
            Reset forces PTCD to all 0s, but these 0s are not driven out the corresponding pins because reset also configures
            all port pins as high-impedance inputs with pullups disabled.

                                    MC9S08JM16 Series Data Sheet, Rev. 2

84                                                                                 Freescale Semiconductor
                                                                                      Chapter 6 Parallel Input/Output

               7         6  5       4       3                                 2             1            0

R                                                                                     PTCDD1       PTCDD0
                                                                                           0            0
                            PTCDD5 PTCDD4 PTCDD3 PTCDD2

W

Reset       0            0  0       0       0                                 0

                            Figure 6-13. Data Direction for Port C (PTCDD)

                            Table 6-12. PTCDD Register Field Descriptions

Field                                  Description

5:0         Data Direction for Port C Bits -- These read/write bits control the direction of port C pins and what is read for

PTCDD[5:0] PTCD reads.

            0 Input (output driver disabled) and reads return the pin value.

            1 Output driver enabled for port C bit n and PTCD reads return the contents of PTCDn.

6.5.6 Port C Pin Control Registers (PTCPE, PTCSE, PTCDS)

In addition to the I/O control, port C pins are controlled by the registers listed below.

               7         6  5       4       3                                 2             1            0

R                                                                                     PTCPE1       PTCPE0
                                                                                           0            0
                            PTCPE5  PTCPE4  PTCPE3                            PTCPE2

W

Reset       0            0  0       0       0                                 0

                         Figure 6-14. Internal Pullup Enable for Port C (PTCPE)

                            Table 6-13. PTCPE Register Field Descriptions

Field                                  Description

     5:0    Internal Pullup Enable for Port C Bits -- Each of these control bits determines if the internal pullup device is
PTCPE[5:0]  enabled for the associated PTC pin. For port C pins that are configured as outputs, these bits have no effect and
            the internal pullup devices are disabled.
            0 Internal pullup device disabled for port C bit n.
            1 Internal pullup device enabled for port C bit n.

                            MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                            85
Chapter 6 Parallel Input/Output

                   7             6  5                      4  3            2           1   0

    R                               PTCSE5           PTCSE4   PTCSE3       PTCSE2  PTCSE1  PTCSE0
    W

    Reset   0                    0  1                      1  1            1           1   1

                      Figure 6-15. Output Slew Rate Control Enable for Port C (PTCSE)

                                    Table 6-14. PTCSE Register Field Descriptions

    Field                                                     Description

     5:0    Output Slew Rate Control Enable for Port C Bits -- Each of these control bits determine whether output slew
PTCSE[5:0]  rate control is enabled for the associated PTC pin. For port C pins that are configured as inputs, these bits have
            no effect.
            0 Output slew rate control disabled for port C bit n.
            1 Output slew rate control enabled for port C bit n.

                   7             6  5                      4  3            2           1         0

    R                                                                                      PTCDS0
                                                                                                0
                                    PTCDS5           PTCDS4   PTCDS3       PTCDS2  PTCDS1

    W

    Reset   0                    0  0                      0  0            0           0

                      Figure 6-16. Output Drive Strength Selection for Port C (PTCDS)

                                    Table 6-15. PTCDS Register Field Descriptions

    Field                                                     Description

    5:0     Output Drive Strength Selection for Port C Bits -- Each of these control bits selects between low and high

PTCDS[5:0] output drive for the associated PTC pin.

            0 Low output drive enabled for port C bit n.

            1 High output drive enabled for port C bit n.

                                    MC9S08JM16 Series Data Sheet, Rev. 2

86                                                                                 Freescale Semiconductor
                                                                                   Chapter 6 Parallel Input/Output

6.5.7 Port D I/O Registers (PTDD and PTDDD)

Port D parallel I/O function is controlled by the registers listed below.

             7           6  5  4  3                                        2            1        0

     R  PTDD7                                                              PTDD2   PTDD1    PTDD0
     W      0                                                                          0        0
Reset                    0  0  0  0                                        0

                            Figure 6-17. Port D Data Register (PTDD)

                            Table 6-16. PTDD Register Field Descriptions

Field                             Description

    7, 2:0 Port D Data Register Bits -- For port D pins that are inputs, reads return the logic level on the pin. For port D
PTDD[7, 2:0] pins that are configured as outputs, reads return the last value written to this register.

                   Writes are latched into all bits of this register. For port D pins that are configured as outputs, the logic level is
                   driven out the corresponding MCU pin.
                   Reset forces PTDD to all 0s, but these 0s are not driven out the corresponding pins because reset also configures
                   all port pins as high-impedance inputs with pullups disabled.

              7          6  5  4  3                                        2             1        0

     R  PTDDD7                                                             PTDDD2  PTDDD1   PTDDD0
     W       0                                                                          0        0
Reset                    0  0  0  0                                        0

                            Figure 6-18. Data Direction for Port D (PTDDD)

                            Table 6-17. PTDDD Register Field Descriptions

Field                             Description

      7, 2:0   Data Direction for Port D Bits -- These read/write bits control the direction of port D pins and what is read for
PTDDD[7, 2:0]  PTDD reads.
               0 Input (output driver disabled) and reads return the pin value.
               1 Output driver enabled for port D bit n and PTDD reads return the contents of PTDDn.

                            MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                             87
Chapter 6 Parallel Input/Output

6.5.8 Port D Pin Control Registers (PTDPE, PTDSE, PTDDS)

In addition to the I/O control, port D pins are controlled by the registers listed below.

                  7        6  5  4                                    3  2               1          0

         R  PTDPE7                                                       PTDPE2    PTDPE1     PTDPE0
         W       0                                                                      0          0
    Reset                  0  0  0                                    0  0

                           Figure 6-19. Internal Pullup Enable for Port D (PTDPE)

                              Table 6-18. PTDPE Register Field Descriptions

    Field                           Description

     7, 2:0    Internal Pullup Enable for Port D Bits -- Each of these control bits determines if the internal pullup device is
PTDPE[7, 2:0]  enabled for the associated PTD pin. For port D pins that are configured as outputs, these bits have no effect and
               the internal pullup devices are disabled.
               0 Internal pullup device disabled for port D bit n.
               1 Internal pullup device enabled for port D bit n.

                  7        6  5  4                                    3  2                 1        0

         R  PTDSE7                                                       PTDSE2    PTDSE1     PTDSE0
         W       1                                                                                 1
    Reset                  1  1  1                                    1  1                 1

                     Figure 6-20. Output Slew Rate Control Enable for Port D (PTDSE)

                              Table 6-19. PTDSE Register Field Descriptions

    Field                           Description

    7, 2:0     Output Slew Rate Control Enable for Port D Bits -- Each of these control bits determine whether output slew

PTDSE[7, 2:0] rate control is enabled for the associated PTD pin. For port D pins that are configured as inputs, these bits have

               no effect.

               0 Output slew rate control disabled for port D bit n.

               1 Output slew rate control enabled for port D bit n.

                              MC9S08JM16 Series Data Sheet, Rev. 2

88                                                                                 Freescale Semiconductor
                                                                                   Chapter 6 Parallel Input/Output

                 7       6       5       4       3                         2         1             0

     R     PTDDS7                                                          PTDDS2 PTDDS1     PTDDS0
     W          0                                                                                 0
Reset                    0       0       0       0                         0         0

                    Figure 6-21. Output Drive Strength Selection for Port D (PTDDS)

                                 Table 6-20. PTDDS Register Field Descriptions

Field                                            Description

     7, 2:0    Output Drive Strength Selection for Port D Bits -- Each of these control bits selects between low and high
PTDDS[7, 2:0]  output drive for the associated PTD pin.
               0 Low output drive enabled for port D bit n.
               1 High output drive enabled for port D bit n.

6.5.9 Port E I/O Registers (PTED and PTEDD)

Port E parallel I/O function is controlled by the registers listed below.

     R          7             6       5       4       3                         2         1       0
     W
Reset      PTED7         PTED6   PTED5   PTED4   PTED3                     PTED2     PTED1   PTED0
               0                                                                         0       0
                         0       0       0       0                         0

                                 Figure 6-22. Port E Data Register (PTED)

                                 Table 6-21. PTED Register Field Descriptions

Field                                       Description

    7:0        Port E Data Register Bits -- For port E pins that are inputs, reads return the logic level on the pin. For port E
PTED[7:0]      pins that are configured as outputs, reads return the last value written to this register.
               Writes are latched into all bits of this register. For port E pins that are configured as outputs, the logic level is
               driven out the corresponding MCU pin.
               Reset forces PTED to all 0s, but these 0s are not driven out the corresponding pins because reset also configures
               all port pins as high-impedance inputs with pullups disabled.

                                 MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                              89
Chapter 6 Parallel Input/Output

         R        7        6              5        4        3                       2        1           0
         W
    Reset   PTEDD7   PTEDD6         PTEDD5   PTEDD4   PTEDD3                  PTEDD2   PTEDD1      PTEDD0
                 0                                                                          0           0
                                 0  0        0        0                       0

                                    Figure 6-23. Data Direction for Port E (PTEDD)

                                    Table 6-22. PTEDD Register Field Descriptions

    Field                                       Description

    7:0     Data Direction for Port E Bits -- These read/write bits control the direction of port E pins and what is read for

PTEDD[7:0] PTED reads.

            0 Input (output driver disabled) and reads return the pin value.

            1 Output driver enabled for port E bit n and PTED reads return the contents of PTEDn.

                                    MC9S08JM16 Series Data Sheet, Rev. 2

90                                                                                     Freescale Semiconductor
                                                                                                                                                  Chapter 6 Parallel Input/Output

6.5.10 Port E Pin Control Registers (PTEPE, PTESE, PTEDS)

In addition to the I/O control, port E pins are controlled by the registers listed below.

     R        7                6        5        4        3                   2        1        0
     W
Reset   PTEPE7           PTEPE6   PTEPE5   PTEPE4   PTEPE3              PTEPE2   PTEPE1   PTEPE0
            0                                                                        0        0
                         0        0        0        0                   0

                         Figure 6-24. Internal Pullup Enable for Port E (PTEPE)

                            Table 6-23. PTEPE Register Field Descriptions

Field                                         Description

     7:0    Internal Pullup Enable for Port E Bits-- Each of these control bits determines if the internal pullup device is
PTEPE[7:0]  enabled for the associated PTE pin. For port E pins that are configured as outputs, these bits have no effect and
            the internal pullup devices are disabled.
            0 Internal pullup device disabled for port E bit n.
            1 Internal pullup device enabled for port E bit n.

     R        7                6        5        4        3                   2        1        0
     W
Reset   PTESE7           PTESE6   PTESE5   PTESE4   PTESE3              PTESE2   PTESE1   PTESE0
            1                                                                                 1
                         1        1        1        1                   1         1

                 Figure 6-25. Output Slew Rate Control Enable for Port E (PTESE)

                            Table 6-24. PTESE Register Field Descriptions

Field                                         Description

     7:0    Output Slew Rate Control Enable for Port E Bits -- Each of these control bits determine whether output slew
PTESE[7:0]  rate control is enabled for the associated PTE pin. For port E pins that are configured as inputs, these bits have
            no effect.
            0 Output slew rate control disabled for port E bit n.
            1 Output slew rate control enabled for port E bit n.

                                  MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                   91
Chapter 6 Parallel Input/Output

         R            7        6          5        4        3                    2        1             0
         W
    Reset       PTEDS7   PTEDS6     PTEDS5   PTEDS4   PTEDS3               PTEDS2   PTEDS1        PTEDS0
                     0                                                                                 0
                                 0  0        0        0                       0           0

                         Figure 6-26. Output Drive Strength Selection for Port E (PTEDS)

                                    Table 6-25. PTEDS Register Field Descriptions

    Field                                       Description

     7:0        Output Drive Strength Selection for Port E Bits -- Each of these control bits selects between low and high
PTEDS[7:0]      output drive for the associated PTE pin.
                0 Low output drive enabled for port E bit n.
                1 High output drive enabled for port E bit n.

6.5.11 Port F I/O Registers (PTFD and PTFDD)

Port F parallel I/O function is controlled by the registers listed below.

                   7             6  5        4        3                       2                1       0

    R                                                                                     PTFD1   PTFD0
                                                                                             0       0
                         PTFD6      PTFD5    PTFD4

    W

    Reset       0                0  0        0        0                       0

                                    Figure 6-27. Port F Data Register (PTFD)

                                    Table 6-26. PTFD Register Field Descriptions

    Field                                       Description

    6:4, 1:0    Port F Data Register Bits-- For port F pins that are inputs, reads return the logic level on the pin. For port F
     PTFD       pins that are configured as outputs, reads return the last value written to this register.
    [6:4, 1:0]  Writes are latched into all bits of this register. For port F pins that are configured as outputs, the logic level is
                driven out the corresponding MCU pin.
                Reset forces PTFD to all 0s, but these 0s are not driven out the corresponding pins because reset also configures
                all port pins as high-impedance inputs with pullups disabled.

                                    MC9S08JM16 Series Data Sheet, Rev. 2

92                                                                                        Freescale Semiconductor
                                                                                 Chapter 6 Parallel Input/Output

               7         6       5       4       3                     2               1         0

R                                                                                PTFDD1    PTFDD0
                                                                                      0         0
                         PTFDD6  PTFDD5  PTFDD4

W

Reset       0            0       0       0       0                     0

                                 Figure 6-28. Data Direction for Port F (PTFDD)

                            Table 6-27. PTFDD Register Field Descriptions

Field                                       Description

6:4, 1:0    Data Direction for Port F Bits -- These read/write bits control the direction of port F pins and what is read for
PTFDD       PTFD reads.
[6:4, 1:0]  0 Input (output driver disabled) and reads return the pin value.
            1 Output driver enabled for port F bit n and PTFD reads return the contents of PTFDn.

6.5.12 Port F Pin Control Registers (PTFPE, PTFSE, PTFDS)

In addition to the I/O control, port F pins are controlled by the registers listed below.

               7         6       5       4       3                     2               1         0

R                                                                                PTFPE1    PTFPE0
                                                                                     0         0
                         PTFPE6  PTFPE5  PTFPE4

W

Reset       0            0       0       0       0                     0

                         Figure 6-29. Internal Pullup Enable for Port F (PTFPE)

                            Table 6-28. PTFPE Register Field Descriptions

Field                                       Description

6:4, 1:0    Internal Pullup Enable for Port F Bits -- Each of these control bits determines if the internal pullup device is
PTFPE      enabled for the associated PTF pin. For port F pins that are configured as outputs, these bits have no effect and
[6:4, 1:0]  the internal pullup devices are disabled.
            0 Internal pullup device disabled for port F bit n.
            1 Internal pullup device enabled for port F bit n.

                                 MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                    93
Chapter 6 Parallel Input/Output

                7                6  5       4       3                     2            1       0

    R

                      PTFSE6        PTFSE5  PTFSE4                                     PTFSE1  PTFSE0

    W

    Reset       0                1  1       1       1                     1            1       1

                      Figure 6-30. Output Slew Rate Control Enable for Port F (PTFSE)

                                    Table 6-29. PTFSE Register Field Descriptions

    Field                                      Description

    6:4, 1:0    Output Slew Rate Control Enable for Port F Bits -- Each of these control bits determine whether output slew
     PTFSE      rate control is enabled for the associated PTF pin. For port F pins that are configured as inputs, these bits have
    [6:4, 1:0]  no effect.
                0 Output slew rate control disabled for port F bit n.
                1 Output slew rate control enabled for port F bit n.

                   7             6  5       4       3                     2            1             0

    R                                                                                          PTFDS0
                                                                                                   0
                      PTFDS6        PTFDS5  PTFDS4                                 PTFDS1

    W

    Reset       0                0  0       0       0                     0            0

                      Figure 6-31. Output Drive Strength Selection for Port F (PTFDS)

                                    Table 6-30. PTFDS Register Field Descriptions

    Field                                      Description

    6:4, 1:0    Output Drive Strength Selection for Port F Bits -- Each of these control bits selects between low and high
    PTFDS       output drive for the associated PTF pin.
    [6:4, 1:0]  0 Low output drive enabled for port F bit n.
                1 High output drive enabled for port F bit n.

                                    MC9S08JM16 Series Data Sheet, Rev. 2

94                                                                                     Freescale Semiconductor
                                                                                    Chapter 6 Parallel Input/Output

6.5.13 Port G I/O Registers (PTGD and PTGDD)

Port G parallel I/O function is controlled by the registers listed below.

               7         6  5      4      3                                  2           1             0

R                                                                                   PTGD1         PTGD0
                                                                                        0             0
                            PTGD5  PTGD4  PTGD3                              PTGD2

W

Reset      0             0  0      0      0                                  0

                            Figure 6-32. Port G Data Register (PTGD)

                            Table 6-31. PTGD Register Field Descriptions

Field                                 Description

     5:0   Port G Data Register Bits -- For port G pins that are inputs, reads return the logic level on the pin. For port G
PTGD[5:0]  pins that are configured as outputs, reads return the last value written to this register.
           Writes are latched into all bits of this register. For port G pins that are configured as outputs, the logic level is
           driven out the corresponding MCU pin.
           Reset forces PTGD to all 0s, but these 0s are not driven out the corresponding pins because reset also
           configures all port pins as high-impedance inputs with pullups disabled.

               7         6  5      4      3                                  2            1             0

R                                                                                   PTGDD1        PTGDD0
                                                                                         0             0
                            PTGDD5 PTGDD4 PTGDD3 PTGDD2

W

Reset      0             0  0      0      0                                  0

                            Figure 6-33. Data Direction for Port G (PTGDD)

                            Table 6-32. PTGDD Register Field Descriptions

Field                                 Description

5:0        Data Direction for Port G Bits -- These read/write bits control the direction of port G pins and what is read for

PTGDD[5:0] PTGD reads.

           0 Input (output driver disabled) and reads return the pin value.

           1 Output driver enabled for port G bit n and PTGD reads return the contents of PTGDn.

                            MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                   95
Chapter 6 Parallel Input/Output

6.5.14 Port G Pin Control Registers (PTGPE, PTGSE, PTGDS)

In addition to the I/O control, port G pins are controlled by the registers listed below.

                   7  6  5       4       3                     2                            1        0

    R                                                                                          PTGPE0
                                                                                                    0
                         PTGPE5  PTGPE4  PTGPE3                PTGPE2              PTGPE1

    W

    Reset   0         0  0       0       0                     0                            0

                      Figure 6-34. Internal Pullup Enable for Port G Bits (PTGPE)

                         Table 6-33. PTGPE Register Field Descriptions

    Field                           Description

       5:0  Internal Pullup Enable for Port G Bits -- Each of these control bits determines if the internal pullup device is
    PTGPEn  enabled for the associated PTG pin. For port G pins that are configured as outputs, these bits have no effect and
            the internal pullup devices are disabled.
            0 Internal pullup device disabled for port G bit n.
            1 Internal pullup device enabled for port G bit n.

            7         6  5       4       3                     2                            1        0

         R               PTGSE5  PTGSE4  PTGSE3                PTGSE2              PTGSE1      PTGSE0
         W                                                                                          1
    Reset   0         0  1       1       1                     1                            1

                      Figure 6-35. Output Slew Rate Control Enable for Port G Bits (PTGSE)

                         Table 6-34. PTGSE Register Field Descriptions

    Field                           Description

       5:0  Output Slew Rate Control Enable for Port G Bits-- Each of these control bits determine whether output slew
    PTGSEn  rate control is enabled for the associated PTG pin. For port G pins that are configured as inputs, these bits have
            no effect.
            0 Output slew rate control disabled for port G bit n.
            1 Output slew rate control enabled for port G bit n.

                         MC9S08JM16 Series Data Sheet, Rev. 2

96                                                                                 Freescale Semiconductor
                                                                           Chapter 6 Parallel Input/Output

               7         6  5  4  3                               2                1  0

R                           PTGDS5 PTGDS4 PTGDS3 PTGDS2 PTGDS1 PTGDS0
W

Reset   0                0  0  0  0                               0                0  0

                  Figure 6-36. Output Drive Strength Selection for Port G (PTGDS)

                            Table 6-35. PTGDS Register Field Descriptions

Field                             Description

   5:0  Output Drive Strength Selection for Port G Bits -- Each of these control bits selects between low and high
PTGDSn  output drive for the associated PTG pin.
        0 Low output drive enabled for port G bit n.
        1 High output drive enabled for port G bit n.

                            MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                  97
Chapter 6 Parallel Input/Output

                                 MC9S08JM16 Series Data Sheet, Rev. 2

98                                                                     Freescale Semiconductor
Chapter 7
Central Processor Unit (S08CPUV2)

7.1 Introduction

This section provides summary information about the registers, addressing modes, and instruction set of
the CPU of the HCS08 Family. For a more detailed discussion, refer to the HCS08 Family Reference
Manual, volume 1, Freescale Semiconductor document order number HCS08RMV1/D.

The HCS08 CPU is fully source- and object-code-compatible with the M68HC08 CPU. Several
instructions and enhanced addressing modes were added to improve C compiler efficiency and to support
a new background debug system which replaces the monitor mode of earlier M68HC08 microcontrollers
(MCU).

7.1.1 Features

Features of the HCS08 CPU include:
    Object code fully upward-compatible with M68HC05 and M68HC08 Families
    All registers and memory are mapped to a single 64-Kbyte address space
    16-bit stack pointer (any size stack anywhere in 64-Kbyte address space)
    16-bit index register (H:X) with powerful indexed addressing modes
    8-bit accumulator (A)
    Many instructions treat X as a second general-purpose 8-bit register
    Seven addressing modes:
         -- Inherent -- Operands in internal registers
         -- Relative -- 8-bit signed offset to branch destination
         -- Immediate -- Operand in next object code byte(s)
         -- Direct -- Operand in memory at 0x00000x00FF
         -- Extended -- Operand anywhere in 64-Kbyte address space
         -- Indexed relative to H:X -- Five submodes including auto increment
         -- Indexed relative to SP -- Improves C efficiency dramatically
    Memory-to-memory data move instructions with four address mode combinations
    Overflow, half-carry, negative, zero, and carry condition codes support conditional branching on
         the results of signed, unsigned, and binary-coded decimal (BCD) operations
    Efficient bit manipulation instructions
    Fast 8-bit by 8-bit multiply and 16-bit by 8-bit divide instructions
    STOP and WAIT instructions to invoke low-power operating modes

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        99
Chapter 7 Central Processor Unit (S08CPUV2)

7.2 Programmer's Model and CPU Registers

Figure 7-1 shows the five CPU registers. CPU registers are not part of the memory map.

                                             7                0

                                                 ACCUMULATOR     A

         16-BIT INDEX REGISTER H:X

     H INDEX REGISTER (HIGH) INDEX REGISTER (LOW) X

     15                                      87               0
                                                                   SP
         STACK POINTER

     15                                                       0
                        PROGRAM COUNTER                            PC

                                             7                0

     CONDITION CODE REGISTER V 1 1 H I N Z C CCR

                                                                                                               CARRY
                                                                                                               ZERO
                                                                                                               NEGATIVE
                                                                                                               INTERRUPT MASK
                                                                                                               HALF-CARRY (FROM BIT 3)
                                                                                                               TWO'S COMPLEMENT OVERFLOW

                                                          Figure 7-1. CPU Registers

7.2.1 Accumulator (A)

The A accumulator is a general-purpose 8-bit register. One operand input to the arithmetic logic unit
(ALU) is connected to the accumulator and the ALU results are often stored into the A accumulator after
arithmetic and logical operations. The accumulator can be loaded from memory using various addressing
modes to specify the address where the loaded data comes from, or the contents of A can be stored to
memory using various addressing modes to specify the address where data from A will be stored.

Reset has no effect on the contents of the A accumulator.

7.2.2 Index Register (H:X)

This 16-bit register is actually two separate 8-bit registers (H and X), which often work together as a 16-bit
address pointer where H holds the upper byte of an address and X holds the lower byte of the address. All
indexed addressing mode instructions use the full 16-bit value in H:X as an index reference pointer;
however, for compatibility with the earlier M68HC05 Family, some instructions operate only on the
low-order 8-bit half (X).

Many instructions treat X as a second general-purpose 8-bit register that can be used to hold 8-bit data
values. X can be cleared, incremented, decremented, complemented, negated, shifted, or rotated. Transfer
instructions allow data to be transferred from A or transferred to A where arithmetic and logical operations
can then be performed.

For compatibility with the earlier M68HC05 Family, H is forced to 0x00 during reset. Reset has no effect
on the contents of X.

         MC9S08JM16 Series Data Sheet, Rev. 2

100                                                                    Freescale Semiconductor
                                                                                                                             Chapter 7 Central Processor Unit (S08CPUV2)

7.2.3 Stack Pointer (SP)

This 16-bit address pointer register points at the next available location on the automatic last-in-first-out
(LIFO) stack. The stack may be located anywhere in the 64-Kbyte address space that has RAM and can
be any size up to the amount of available RAM. The stack is used to automatically save the return address
for subroutine calls, the return address and CPU registers during interrupts, and for local variables. The
AIS (add immediate to stack pointer) instruction adds an 8-bit signed immediate value to SP. This is most
often used to allocate or deallocate space for local variables on the stack.

SP is forced to 0x00FF at reset for compatibility with the earlier M68HC05 Family. HCS08 programs
normally change the value in SP to the address of the last location (highest address) in on-chip RAM
during reset initialization to free up direct page RAM (from the end of the on-chip registers to 0x00FF).

The RSP (reset stack pointer) instruction was included for compatibility with the M68HC05 Family and
is seldom used in new HCS08 programs because it only affects the low-order half of the stack pointer.

7.2.4 Program Counter (PC)

The program counter is a 16-bit register that contains the address of the next instruction or operand to be
fetched.

During normal program execution, the program counter automatically increments to the next sequential
memory location every time an instruction or operand is fetched. Jump, branch, interrupt, and return
operations load the program counter with an address other than that of the next sequential location. This
is called a change-of-flow.

During reset, the program counter is loaded with the reset vector that is located at 0xFFFE and 0xFFFF.
The vector stored there is the address of the first instruction that will be executed after exiting the reset
state.

7.2.5 Condition Code Register (CCR)

The 8-bit condition code register contains the interrupt mask (I) and five flags that indicate the results of
the instruction just executed. Bits 6 and 5 are set permanently to 1. The following paragraphs describe the
functions of the condition code bits in general terms. For a more detailed explanation of how each
instruction sets the CCR bits, refer to the HCS08 Family Reference Manual, volume 1, Freescale
Semiconductor document order number HCS08RMv1.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        101
Chapter 7 Central Processor Unit (S08CPUV2)

                                             7  0

       CONDITION CODE REGISTER V 1 1 H I N Z C CCR

                                                   CARRY
                                                   ZERO
                                                   NEGATIVE
                                                   INTERRUPT MASK
                                                   HALF-CARRY (FROM BIT 3)
                                                   TWO'S COMPLEMENT OVERFLOW

       Figure 7-2. Condition Code Register

       Table 7-1. CCR Register Field Descriptions

Field                                                                     Description
  7
  V    Two's Complement Overflow Flag -- The CPU sets the overflow flag when a two's complement overflow occurs.
       The signed branch instructions BGT, BGE, BLE, and BLT use the overflow flag.
  4    0 No overflow
  H    1 Overflow

  3    Half-Carry Flag -- The CPU sets the half-carry flag when a carry occurs between accumulator bits 3 and 4 during
   I   an add-without-carry (ADD) or add-with-carry (ADC) operation. The half-carry flag is required for binary-coded
       decimal (BCD) arithmetic operations. The DAA instruction uses the states of the H and C condition code bits to
  2    automatically add a correction value to the result from a previous ADD or ADC on BCD operands to correct the
  N    result to a valid BCD value.
       0 No carry between bits 3 and 4
  1    1 Carry between bits 3 and 4
  Z
       Interrupt Mask Bit -- When the interrupt mask is set, all maskable CPU interrupts are disabled. CPU interrupts
  0    are enabled when the interrupt mask is cleared. When a CPU interrupt occurs, the interrupt mask is set
  C    automatically after the CPU registers are saved on the stack, but before the first instruction of the interrupt service
       routine is executed.
       Interrupts are not recognized at the instruction boundary after any instruction that clears I (CLI or TAP). This
       ensures that the next instruction after a CLI or TAP will always be executed without the possibility of an intervening
       interrupt, provided I was set.
       0 Interrupts enabled
       1 Interrupts disabled

       Negative Flag -- The CPU sets the negative flag when an arithmetic operation, logic operation, or data
       manipulation produces a negative result, setting bit 7 of the result. Simply loading or storing an 8-bit or 16-bit value
       causes N to be set if the most significant bit of the loaded or stored value was 1.
       0 Non-negative result
       1 Negative result

       Zero Flag -- The CPU sets the zero flag when an arithmetic operation, logic operation, or data manipulation
       produces a result of 0x00 or 0x0000. Simply loading or storing an 8-bit or 16-bit value causes Z to be set if the
       loaded or stored value was all 0s.
       0 Non-zero result
       1 Zero result

       Carry/Borrow Flag -- The CPU sets the carry/borrow flag when an addition operation produces a carry out of bit
       7 of the accumulator or when a subtraction operation requires a borrow. Some instructions -- such as bit test and
       branch, shift, and rotate -- also clear or set the carry/borrow flag.
       0 No carry out of bit 7
       1 Carry out of bit 7

       MC9S08JM16 Series Data Sheet, Rev. 2

102                                                                           Freescale Semiconductor
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7.3 Addressing Modes

Addressing modes define the way the CPU accesses operands and data. In the HCS08, all memory, status
and control registers, and input/output (I/O) ports share a single 64-Kbyte linear address space so a 16-bit
binary address can uniquely identify any memory location. This arrangement means that the same
instructions that access variables in RAM can also be used to access I/O and control registers or nonvolatile
program space.

Some instructions use more than one addressing mode. For instance, move instructions use one addressing
mode to specify the source operand and a second addressing mode to specify the destination address.
Instructions such as BRCLR, BRSET, CBEQ, and DBNZ use one addressing mode to specify the location
of an operand for a test and then use relative addressing mode to specify the branch destination address
when the tested condition is true. For BRCLR, BRSET, CBEQ, and DBNZ, the addressing mode listed in
the instruction set tables is the addressing mode needed to access the operand to be tested, and relative
addressing mode is implied for the branch destination.

7.3.1 Inherent Addressing Mode (INH)

In this addressing mode, operands needed to complete the instruction (if any) are located within CPU
registers so the CPU does not need to access memory to get any operands.

7.3.2 Relative Addressing Mode (REL)

Relative addressing mode is used to specify the destination location for branch instructions. A signed 8-bit
offset value is located in the memory location immediately following the opcode. During execution, if the
branch condition is true, the signed offset is sign-extended to a 16-bit value and is added to the current
contents of the program counter, which causes program execution to continue at the branch destination
address.

7.3.3 Immediate Addressing Mode (IMM)

In immediate addressing mode, the operand needed to complete the instruction is included in the object
code immediately following the instruction opcode in memory. In the case of a 16-bit immediate operand,
the high-order byte is located in the next memory location after the opcode, and the low-order byte is
located in the next memory location after that.

7.3.4 Direct Addressing Mode (DIR)

In direct addressing mode, the instruction includes the low-order eight bits of an address in the direct page
(0x00000x00FF). During execution a 16-bit address is formed by concatenating an implied 0x00 for the
high-order half of the address and the direct address from the instruction to get the 16-bit address where
the desired operand is located. This is faster and more memory efficient than specifying a complete 16-bit
address for the operand.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        103
Chapter 7 Central Processor Unit (S08CPUV2)

7.3.5 Extended Addressing Mode (EXT)

In extended addressing mode, the full 16-bit address of the operand is located in the next two bytes of
program memory after the opcode (high byte first).

7.3.6 Indexed Addressing Mode

Indexed addressing mode has seven variations including five that use the 16-bit H:X index register pair
and two that use the stack pointer as the base reference.

7.3.6.1 Indexed, No Offset (IX)
This variation of indexed addressing uses the 16-bit value in the H:X index register pair as the address of
the operand needed to complete the instruction.

7.3.6.2 Indexed, No Offset with Post Increment (IX+)
This variation of indexed addressing uses the 16-bit value in the H:X index register pair as the address of
the operand needed to complete the instruction. The index register pair is then incremented
(H:X = H:X + 0x0001) after the operand has been fetched. This addressing mode is only used for MOV
and CBEQ instructions.

7.3.6.3 Indexed, 8-Bit Offset (IX1)
This variation of indexed addressing uses the 16-bit value in the H:X index register pair plus an unsigned
8-bit offset included in the instruction as the address of the operand needed to complete the instruction.

7.3.6.4 Indexed, 8-Bit Offset with Post Increment (IX1+)
This variation of indexed addressing uses the 16-bit value in the H:X index register pair plus an unsigned
8-bit offset included in the instruction as the address of the operand needed to complete the instruction.
The index register pair is then incremented (H:X = H:X + 0x0001) after the operand has been fetched. This
addressing mode is used only for the CBEQ instruction.

7.3.6.5 Indexed, 16-Bit Offset (IX2)
This variation of indexed addressing uses the 16-bit value in the H:X index register pair plus a 16-bit offset
included in the instruction as the address of the operand needed to complete the instruction.

7.3.6.6 SP-Relative, 8-Bit Offset (SP1)
This variation of indexed addressing uses the 16-bit value in the stack pointer (SP) plus an unsigned 8-bit
offset included in the instruction as the address of the operand needed to complete the instruction.

     MC9S08JM16 Series Data Sheet, Rev. 2

104                                        Freescale Semiconductor
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7.3.6.7 SP-Relative, 16-Bit Offset (SP2)

This variation of indexed addressing uses the 16-bit value in the stack pointer (SP) plus a 16-bit offset
included in the instruction as the address of the operand needed to complete the instruction.

7.4 Special Operations

The CPU performs a few special operations that are similar to instructions but do not have opcodes like
other CPU instructions. In addition, a few instructions such as STOP and WAIT directly affect other MCU
circuitry. This section provides additional information about these operations.

7.4.1 Reset Sequence

Reset can be caused by a power-on-reset (POR) event, internal conditions such as the COP (computer
operating properly) watchdog, or by assertion of an external active-low reset pin. When a reset event
occurs, the CPU immediately stops whatever it is doing (the MCU does not wait for an instruction
boundary before responding to a reset event). For a more detailed discussion about how the MCU
recognizes resets and determines the source, refer to the Resets, Interrupts, and System Configuration
chapter.

The reset event is considered concluded when the sequence to determine whether the reset came from an
internal source is done and when the reset pin is no longer asserted. At the conclusion of a reset event, the
CPU performs a 6-cycle sequence to fetch the reset vector from 0xFFFE and 0xFFFF and to fill the
instruction queue in preparation for execution of the first program instruction.

7.4.2 Interrupt Sequence

When an interrupt is requested, the CPU completes the current instruction before responding to the
interrupt. At this point, the program counter is pointing at the start of the next instruction, which is where
the CPU must return after servicing the interrupt. The CPU responds to an interrupt by performing the
same sequence of operations as for a software interrupt (SWI) instruction, except the address used for the
vector fetch is determined by the highest priority interrupt that is pending when the interrupt sequence
started.

The CPU sequence for an interrupt is:
    1. Store the contents of PCL, PCH, X, A, and CCR on the stack, in that order.
    2. Set the I bit in the CCR.
    3. Fetch the high-order half of the interrupt vector.
    4. Fetch the low-order half of the interrupt vector.
    5. Delay for one free bus cycle.
    6. Fetch three bytes of program information starting at the address indicated by the interrupt vector
         to fill the instruction queue in preparation for execution of the first instruction in the interrupt
         service routine.

After the CCR contents are pushed onto the stack, the I bit in the CCR is set to prevent other interrupts
while in the interrupt service routine. Although it is possible to clear the I bit with an instruction in the

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        105
Chapter 7 Central Processor Unit (S08CPUV2)

interrupt service routine, this would allow nesting of interrupts (which is not recommended because it
leads to programs that are difficult to debug and maintain).

For compatibility with the earlier M68HC05 MCUs, the high-order half of the H:X index register pair (H)
is not saved on the stack as part of the interrupt sequence. The user must use a PSHH instruction at the
beginning of the service routine to save H and then use a PULH instruction just before the RTI that ends
the interrupt service routine. It is not necessary to save H if you are certain that the interrupt service routine
does not use any instructions or auto-increment addressing modes that might change the value of H.

The software interrupt (SWI) instruction is like a hardware interrupt except that it is not masked by the
global I bit in the CCR and it is associated with an instruction opcode within the program so it is not
asynchronous to program execution.

7.4.3 Wait Mode Operation

The WAIT instruction enables interrupts by clearing the I bit in the CCR. It then halts the clocks to the
CPU to reduce overall power consumption while the CPU is waiting for the interrupt or reset event that
will wake the CPU from wait mode. When an interrupt or reset event occurs, the CPU clocks will resume
and the interrupt or reset event will be processed normally.

If a serial BACKGROUND command is issued to the MCU through the background debug interface while
the CPU is in wait mode, CPU clocks will resume and the CPU will enter active background mode where
other serial background commands can be processed. This ensures that a host development system can still
gain access to a target MCU even if it is in wait mode.

7.4.4 Stop Mode Operation

Usually, all system clocks, including the crystal oscillator (when used), are halted during stop mode to
minimize power consumption. In such systems, external circuitry is needed to control the time spent in
stop mode and to issue a signal to wake up the target MCU when it is time to resume processing. Unlike
the earlier M68HC05 and M68HC08 MCUs, the HCS08 can be configured to keep a minimum set of
clocks running in stop mode. This optionally allows an internal periodic signal to wake the target MCU
from stop mode.

When a host debug system is connected to the background debug pin (BKGD) and the ENBDM control
bit has been set by a serial command through the background interface (or because the MCU was reset into
active background mode), the oscillator is forced to remain active when the MCU enters stop mode. In this
case, if a serial BACKGROUND command is issued to the MCU through the background debug interface
while the CPU is in stop mode, CPU clocks will resume and the CPU will enter active background mode
where other serial background commands can be processed. This ensures that a host development system
can still gain access to a target MCU even if it is in stop mode.

Recovery from stop mode depends on the particular HCS08 and whether the oscillator was stopped in stop
mode. Refer to the Modes of Operation chapter for more details.

     MC9S08JM16 Series Data Sheet, Rev. 2

106                                        Freescale Semiconductor
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7.4.5 BGND Instruction

The BGND instruction is new to the HCS08 compared to the M68HC08. BGND would not be used in
normal user programs because it forces the CPU to stop processing user instructions and enter the active
background mode. The only way to resume execution of the user program is through reset or by a host
debug system issuing a GO, TRACE1, or TAGGO serial command through the background debug
interface.

Software-based breakpoints can be set by replacing an opcode at the desired breakpoint address with the
BGND opcode. When the program reaches this breakpoint address, the CPU is forced to active
background mode rather than continuing the user program.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        107
Chapter 7 Central Processor Unit (S08CPUV2)

7.5 HCS08 Instruction Set Summary

Table 7-2 provides a summary of the HCS08 instruction set in all possible addressing modes. The table
shows operand construction, execution time in internal bus clock cycles, and cycle-by-cycle details for
each addressing mode variation of each instruction.

                                        Table 7-2. . Instruction Set Summary (Sheet 1 of 9)

     Source                   Operation             Address                                                        Affect
      Form                                             Mode                                  Cyc-by-Cyc on CCR
                                                                                     Cycles
                                                     Object Code                                Details
                                                                                                                VH I N Z C

ADC #opr8i                                      IMM  A9 ii                   2 pp
ADC opr8a
ADC opr16a                                      DIR  B9 dd                   3 rpp
ADC oprx16,X
ADC oprx8,X                                     EXT  C9 hh ll 4 prpp
ADC ,X
ADC oprx16,SP  Add with Carry                   IX2  D9 ee ff 4 prpp                        
ADC oprx8,SP   A  (A) + (M) + (C)
                                                IX1  E9 ff                   3 rpp
ADD #opr8i
ADD opr8a                                       IX   F9                      3 rfp
ADD opr16a
ADD oprx16,X                                    SP2  9E D9 ee ff 5 pprpp
ADD oprx8,X
ADD ,X                                          SP1  9E E9 ff                4 prpp
ADD oprx16,SP
ADD oprx8,SP                                    IMM  AB ii                   2 pp

AIS #opr8i                                      DIR  BB dd                   3 rpp

AIX #opr8i                                      EXT  CB hh ll 4 prpp

AND #opr8i     Add without Carry                IX2  DB ee ff 4 prpp                        
AND opr8a      A  (A) + (M)
AND opr16a                                      IX1  EB ff                   3 rpp
AND oprx16,X
AND oprx8,X                                     IX   FB                      3 rfp
AND ,X
AND oprx16,SP                                   SP2  9E DB ee ff 5 pprpp
AND oprx8,SP
                                                SP1  9E EB ff                4 prpp
ASL opr8a
ASLA           Add Immediate Value (Signed) to  IMM  A7 ii                   2 pp            
ASLX           Stack Pointer
ASL oprx8,X    SP  (SP) + (M)                   IMM  AF ii                   2 pp            
ASL ,X                                                                                       0
ASL oprx8,SP   Add Immediate Value (Signed) to  IMM
               Index Register (H:X)             DIR                                            
ASR opr8a      H:X  (H:X) + (M)                 EXT                                            
ASRA                                            IX2                                          
ASRX           Logical AND                      IX1       A4 ii              2 pp
ASR oprx8,X    A  (A) & (M)                     IX        B4 dd              3 rpp
ASR ,X                                          SP2       C4 hh ll           4 prpp
ASR oprx8,SP   Arithmetic Shift Left            SP1       D4 ee ff           4 prpp
                                                          E4 ff              3 rpp
BCC rel        C                          0     DIR       F4                 3 rfp
                       b7         b0            INH  9E D4 ee ff             5 pprpp
                                                INH  9E E4 ff                4 prpp
               (Same as LSL)                    IX1
                                                IX        38 dd              5 rfwpp
               Arithmetic Shift Right           SP1       48                 1p
                                                          58                 1p
                                       C        DIR       68 ff              5 rfwpp
                                                INH       78                 4 rfwp
               b7             b0                INH  9E 68 ff                6 prfwpp
                                                IX1
                                                IX        37 dd              5 rfwpp
                                                SP1       47                 1p
                                                          57                 1p
                                                REL       67 ff              5 rfwpp
                                                          77                 4 rfwp
                                                     9E 67 ff                6 prfwpp

               Branch if Carry Bit Clear             24 rr                   3 ppp
               (if C = 0)

                                       MC9S08JM16 Series Data Sheet, Rev. 2

108                                                                                          Freescale Semiconductor
                                                                     Chapter 7 Central Processor Unit (S08CPUV2)

                         Table 7-2. . Instruction Set Summary (Sheet 2 of 9)

       Source            Operation                         Address                                                        Affect
        Form                                                  Mode                                  Cyc-by-Cyc on CCR
                                                                                            Cycles
BCLR n,opr8a                                                         Object Code                       Details
                                                                                                                       VH I N Z C
BCS rel                                                                    11 dd
BEQ rel        Clear Bit n in Memory                       DIR (b0)        13 dd     5 rfwpp        
BGE rel        (Mn  0)                                     DIR (b1)        15 dd     5 rfwpp
                                                           DIR (b2)        17 dd     5 rfwpp
BGND                                                       DIR (b3)        19 dd     5 rfwpp
                                                           DIR (b4)        1B dd     5 rfwpp
BGT rel                                                    DIR (b5)        1D dd     5 rfwpp
BHCC rel                                                   DIR (b6)        1F dd     5 rfwpp
BHCS rel                                                   DIR (b7)                  5 rfwpp
BHI rel                                                                    25 rr
BHS rel        Branch if Carry Bit Set (if C = 1)          REL                       3 ppp         
BIH rel        (Same as BLO)                                               27 rr
BIL rel
BIT #opr8i     Branch if Equal (if Z = 1)                  REL             90 rr     3 ppp         
BIT opr8a
BIT opr16a     Branch if Greater Than or Equal To          REL             82        3 ppp         
BIT oprx16,X   (if N  V = 0) (Signed)
BIT oprx8,X                                                                92 rr
BIT ,X         Enter active background if ENBDM=1                                    5+ fp...ppp   
BIT oprx16,SP  Waits for and processes BDM commands INH                    28 rr
BIT oprx8,SP   until GO, TRACE1, or TAGGO                                  29 rr
BLE rel                                                                    22 rr
BLO rel        Branch if Greater Than (if Z | (N  V) = 0)  REL                       3 ppp         
BLS rel        (Signed)                                                    24 rr                    
BLT rel                                                                              3 ppp         
BMC rel        Branch if Half Carry Bit Clear (if H = 0)   REL             2F rr     3 ppp         
BMI rel                                                                    2E rr     3 ppp         
BMS rel        Branch if Half Carry Bit Set (if H = 1)     REL             A5 ii                    
BNE rel                                                                    B5 dd     3 ppp         
BPL rel        Branch if Higher (if C | Z = 0)             REL             C5 hh ll
                                                                           D5 ee ff  3 ppp          0
               Branch if Higher or Same (if C = 0)         REL             E5 ff     3 ppp
               (Same as BCC)                                               F5        2 pp           
                                                                     9E D5 ee ff     3 rpp         
               Branch if IRQ Pin High (if IRQ pin = 1)     REL       9E E5 ff        4 prpp         
                                                                                     4 prpp         
               Branch if IRQ Pin Low (if IRQ pin = 0)      REL             93 rr     3 rpp         
                                                                                     3 rfp         
                                                           IMM             25 rr     5 pprpp        
                                                                           23 rr     4 prpp         
                                                           DIR             91 rr                    
                                                                           2C rr     3 ppp
               Bit Test                                    EXT             2B rr
               (A) & (M)                                   IX2             2D rr     3 ppp
               (CCR Updated but Operands Not Changed)      IX1             26 rr     3 ppp
                                                           IX              2A rr     3 ppp
                                                                                     3 ppp
                                                           SP2                       3 ppp
                                                                                     3 ppp
                                                           SP1                       3 ppp
                                                                                     3 ppp
               Branch if Less Than or Equal To             REL
               (if Z | (N  V) = 1) (Signed)

               Branch if Lower (if C = 1) (Same as BCS) REL

               Branch if Lower or Same (if C | Z = 1)      REL

               Branch if Less Than (if N  V = 1) (Signed) REL

               Branch if Interrupt Mask Clear (if I = 0)   REL

               Branch if Minus (if N = 1)                  REL

               Branch if Interrupt Mask Set (if I = 1)     REL

               Branch if Not Equal (if Z = 0)              REL

               Branch if Plus (if N = 0)                   REL

                                      MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                             109
Chapter 7 Central Processor Unit (S08CPUV2)

                   Table 7-2. . Instruction Set Summary (Sheet 3 of 9)

      Source                       Operation                          Address                                                        Affect
       Form                                                              Mode                                  Cyc-by-Cyc on CCR
                                                                                                       Cycles
                                                                            Object Code                           Details
                                                                                                                                  VH I N Z C

BRA rel            Branch Always (if I = 1)                       REL            20 rr     3 ppp               

BRCLR n,opr8a,rel  Branch if Bit n in Memory Clear (if (Mn) = 0)  DIR (b0)       01 dd rr  5 rpppp            
                                                                  DIR (b1)       03 dd rr  5 rpppp
                                                                  DIR (b2)       05 dd rr  5 rpppp
                                                                  DIR (b3)       07 dd rr  5 rpppp
                                                                  DIR (b4)       09 dd rr  5 rpppp
                                                                  DIR (b5)       0B dd rr  5 rpppp
                                                                  DIR (b6)       0D dd rr  5 rpppp
                                                                  DIR (b7)       0F dd rr  5 rpppp

BRN rel            Branch Never (if I = 0)                        REL            21 rr     3 ppp               

BRSET n,opr8a,rel Branch if Bit n in Memory Set (if (Mn) = 1)     DIR (b0)       00 dd rr  5 rpppp            
                                                                  DIR (b1)       02 dd rr  5 rpppp
                                                                  DIR (b2)       04 dd rr  5 rpppp
                                                                  DIR (b3)       06 dd rr  5 rpppp
                                                                  DIR (b4)       08 dd rr  5 rpppp
                                                                  DIR (b5)       0A dd rr  5 rpppp
                                                                  DIR (b6)       0C dd rr  5 rpppp
                                                                  DIR (b7)       0E dd rr  5 rpppp

BSET n,opr8a       Set Bit n in Memory (Mn  1)                    DIR (b0)       10 dd     5 rfwpp            
                                                                  DIR (b1)       12 dd     5 rfwpp
                                                                  DIR (b2)       14 dd     5 rfwpp
                                                                  DIR (b3)       16 dd     5 rfwpp
                                                                  DIR (b4)       18 dd     5 rfwpp
                                                                  DIR (b5)       1A dd     5 rfwpp
                                                                  DIR (b6)       1C dd     5 rfwpp
                                                                  DIR (b7)       1E dd     5 rfwpp

                   Branch to Subroutine                                          AD rr

                   PC  (PC) + $0002                                              31 dd rr
                                                                                 41 ii rr
BSR rel            push (PCL); SP  (SP) $0001                   REL            51 ii rr  5 ssppp            
                                                                                 61 ff rr
                   push (PCH); SP  (SP) $0001                                  71 rr
                                                                            9E 61 ff rr
                   PC  (PC) + rel
                                                                                 98
CBEQ opr8a,rel     Compare and...  Branch if (A) = (M)            DIR                      5 rpppp
CBEQA #opr8i,rel                   Branch if (A) = (M)            IMM            9A        4 pppp
CBEQX #opr8i,rel                   Branch if (X) = (M)            IMM                      4 pppp              
CBEQ oprx8,X+,rel                  Branch if (A) = (M)            IX1+           3F dd     5 rpppp             0
CBEQ ,X+,rel                       Branch if (A) = (M)            IX+            4F        5 rfppp             0
CBEQ oprx8,SP,rel                  Branch if (A) = (M)            SP1            5F        6 prpppp
                                                                                 8C                            0 0 1
CLC                Clear Carry Bit (C  0)                         INH            6F ff     1p
                                                                                 7F
CLI                Clear Interrupt Mask Bit (I  0)                INH       9E 6F ff       1p

CLR opr8a          Clear M  $00                                   DIR                      5 rfwpp
                                                                                           1p
CLRA               A  $00                                         INH                      1p
                                                                                           1p
CLRX               X  $00                                         INH                      5 rfwpp
                                                                                           4 rfwp
CLRH               H  $00                                         INH                      6 prfwpp

CLR oprx8,X        M  $00                                         IX1

CLR ,X             M  $00                                         IX

CLR oprx8,SP       M  $00                                         SP1

                                         MC9S08JM16 Series Data Sheet, Rev. 2

110                                                                                                            Freescale Semiconductor
                                                                         Chapter 7 Central Processor Unit (S08CPUV2)

                           Table 7-2. . Instruction Set Summary (Sheet 4 of 9)

      Source                   Operation                            Address                                                        Affect
       Form                                                            Mode                                  Cyc-by-Cyc on CCR
                                                                                                     Cycles
                                                                     Object Code                                Details
                                                                                                                                VH I N Z C
                                                                           A1 ii
CMP #opr8i                                                      IMM        B1 dd     2 pp
CMP opr8a                                                                  C1 hh ll
CMP opr16a                                                      DIR        D1 ee ff  3 rpp
CMP oprx16,X                                                               E1 ff
CMP oprx8,X        Compare Accumulator with Memory              EXT        F1        4 prpp
CMP ,X             AM                                          IX2  9E D1 ee ff
CMP oprx16,SP      (CCR Updated But Operands Not Changed)       IX1  9E E1 ff        4 prpp                  
CMP oprx8,SP                                                    IX                   3 rpp
                                                                           33 dd
                                                                           43        3 rfp
                                                                           53
                                                                SP2        63 ff     5 pprpp
                                                                           73
                                                                SP1  9E 63 ff        4 prpp

COM opr8a          Complement  M  (M)= $FF (M) DIR                       3E hh ll  5 rfwpp
COMA                                                                       65 jj kk  1p
COMX               (One's Complement) A  (A) = $FF (A) INH               75 dd     1p
COM oprx8,X                                                          9E F3 ff        5 rfwpp
COM ,X                         X  (X) = $FF (X) INH                                4 rfwp                  0 1
COM oprx8,SP                                                               A3 ii     6 prfwpp
                               M  (M) = $FF (M) IX1                      B3 dd
                                                                           C3 hh ll
                               M  (M) = $FF (M) IX                       D3 ee ff
                                                                           E3 ff
                               M  (M) = $FF (M) SP1                      F3
                                                                     9E D3 ee ff
CPHX opr16a        Compare Index Register (H:X) with Memory     EXT  9E E3 ff        6 prrfpp               
CPHX #opr16i       (H:X) (M:M + $0001)                        IMM                  3 ppp
CPHX opr8a         (CCR Updated But Operands Not Changed)       DIR                  5 rrfpp
CPHX oprx8,SP                                                   SP1                  6 prrfpp

CPX #opr8i                                                      IMM                  2 pp
CPX opr8a                                                                            3 rpp
CPX opr16a                                                      DIR                  4 prpp
CPX oprx16,X                                                                         4 prpp
CPX oprx8,X        Compare X (Index Register Low) with          EXT                  3 rpp
CPX ,X                                                                               3 rfp
CPX oprx16,SP      Memory                                       IX2                  5 pprpp                 
CPX oprx8,SP                                                                         4 prpp
                   XM                                          IX1

                   (CCR Updated But Operands Not Changed) IX

                                                                SP2

                                                                SP1

DAA                Decimal Adjust Accumulator                   INH  72              1p                      U
                   After ADD or ADC of BCD Values

DBNZ opr8a,rel                                                  DIR       3B dd rr   7 rfwpppp
DBNZA rel                                                                 4B rr      4 fppp
DBNZX rel          Decrement A, X, or M and Branch if Not Zero  INH       5B rr      4 fppp                  
DBNZ oprx8,X,rel   (if (result)  0)                             INH       6B ff rr   7 rfwpppp                 
DBNZ ,X,rel        DBNZX Affects X Not H                        IX1       7B rr      6 rfwppp
DBNZ oprx8,SP,rel                                               IX   9E 6B ff rr     8 prfwpppp

                                                                SP1       3A dd      5 rfwpp
                                                                          4A         1p
DEC opr8a          Decrement M  (M) $01                       DIR       5A         1p
                                                                          6A ff      5 rfwpp
DECA                           A  (A) $01                     INH       7A         4 rfwp
                                                                     9E 6A ff        6 prfwpp
DECX                           X  (X) $01                     INH

DEC oprx8,X                    M  (M) $01                     IX1

DEC ,X                         M  (M) $01                     IX

DEC oprx8,SP                   M  (M) $01                     SP1

DIV                Divide                                       INH  52              6 fffffp               
                   A  (H:A)(X); H  Remainder

EOR #opr8i         Exclusive OR Memory with Accumulator         IMM       A8 ii      2 pp
                                                                          B8 dd      3 rpp
EOR opr8a          A  (A  M)                                    DIR       C8 hh ll   4 prpp
                                                                          D8 ee ff   4 prpp
EOR opr16a                                                      EXT       E8 ff      3 rpp
                                                                          F8         3 rfp
EOR oprx16,X                                                    IX2  9E D8 ee ff     5 pprpp                 0
                                                                     9E E8 ff        4 prpp
EOR oprx8,X                                                     IX1

EOR ,X                                                          IX

EOR oprx16,SP                                                   SP2

EOR oprx8,SP                                                    SP1

                               MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                              111
Chapter 7 Central Processor Unit (S08CPUV2)

                          Table 7-2. . Instruction Set Summary (Sheet 5 of 9)

       Source                 Operation                 Address                                                        Affect
        Form                                               Mode                                  Cyc-by-Cyc on CCR
                                                                                         Cycles
INC opr8a                                                    Object Code                            Details
INCA                                                                                                                VH I N Z C
INCX
INC oprx8,X    Increment  M  (M) + $01                  DIR       3C dd     5 rfwpp
INC ,X                    A  (A) + $01                  INH       4C        1p
INC oprx8,SP              X  (X) + $01                  INH       5C        1p                  
                          M  (M) + $01                  IX1       6C ff     5 rfwpp
JMP opr8a                 M  (M) + $01                  IX        7C        4 rfwp
JMP opr16a                M  (M) + $01                  SP1  9E 6C ff       6 prfwpp
JMP oprx16,X
JMP oprx8,X    Jump                                     DIR  BC dd          3 ppp               
JMP ,X         PC  Jump Address                         EXT  CC hh ll       4 pppp
                                                        IX2  DC ee ff       4 pppp
JSR opr8a                                               IX1  EC ff          3 ppp
JSR opr16a                                              IX   FC             3 ppp
JSR oprx16,X
JSR oprx8,X    Jump to Subroutine                       DIR  BD dd          5 ssppp              
JSR ,X         PC  (PC) + n (n = 1, 2, or 3)            EXT  CD hh ll       6 pssppp
               Push (PCL); SP  (SP) $0001             IX2  DD ee ff       6 pssppp
LDA #opr8i     Push (PCH); SP  (SP) $0001             IX1  ED ff          5 ssppp
LDA opr8a      PC  Unconditional Address                IX   FD             5 ssppp
LDA opr16a
LDA oprx16,X   Load Accumulator from Memory             IMM       A6 ii     2 pp                 0
LDA oprx8,X    A  (M)                                   DIR       B6 dd     3 rpp
LDA ,X                                                  EXT       C6 hh ll  4 prpp
LDA oprx16,SP                                           IX2       D6 ee ff  4 prpp
LDA oprx8,SP                                            IX1       E6 ff     3 rpp
                                                        IX        F6        3 rfp
LDHX #opr16i                                            SP2  9E D6 ee ff    5 pprpp
LDHX opr8a                                              SP1  9E E6 ff       4 prpp
LDHX opr16a
LDHX ,X                                                 IMM  45 jj kk 3 ppp
LDHX oprx16,X                                           DIR
LDHX oprx8,X                                            EXT  55 dd          4 rrpp
LDHX oprx8,SP                                           IX
               Load Index Register (H:X)                IX2  32 hh ll 5 prrpp
LDX #opr8i     H:X  (M:M + $0001)                       IX1
LDX opr8a                                               SP1  9E AE          5 prrfp              0
LDX opr16a
LDX oprx16,X                                            IMM  9E BE ee ff 6 pprrpp
LDX oprx8,X                                             DIR
LDX ,X                                                  EXT  9E CE ff       5 prrpp
LDX oprx16,SP                                           IX2
LDX oprx8,SP                                            IX1  9E FE ff       5 prrpp
                                                        IX
LSL opr8a      Load X (Index Register Low) from Memory  SP2       AE ii     2 pp                 0
LSLA           X  (M)                                   SP1       BE dd     3 rpp
LSLX                                                              CE hh ll  4 prpp
LSL oprx8,X                                             DIR       DE ee ff  4 prpp
LSL ,X                                                  INH       EE ff     3 rpp
LSL oprx8,SP                                            INH       FE        3 rfp
                                                        IX1  9E DE ee ff    5 pprpp
LSR opr8a                                               IX   9E EE ff       4 prpp
LSRA                                                    SP1
LSRX           Logical Shift Left                                 38 dd     5 rfwpp
LSR oprx8,X                                             DIR       48        1p
LSR ,X            C                         0           INH       58        1p                  
LSR oprx8,SP             b7         b0                  INH       68 ff     5 rfwpp
                                                        IX1       78        4 rfwp
               (Same as ASL)                            IX   9E 68 ff       6 prfwpp
                                                        SP1
               Logical Shift Right                                34 dd     5 rfwpp
                                                                  44        1p
               0                            C                     54        1p                   0
                      b7            b0                            64 ff     5 rfwpp
                                                                  74        4 rfwp
                                                             9E 64 ff       6 prfwpp

                                    MC9S08JM16 Series Data Sheet, Rev. 2

112                                                                                              Freescale Semiconductor
                                                                        Chapter 7 Central Processor Unit (S08CPUV2)

                                 Table 7-2. . Instruction Set Summary (Sheet 6 of 9)

      Source                     Operation                        Address                                                        Affect
       Form                                                          Mode                                  Cyc-by-Cyc on CCR
                                                                                                   Cycles
                                                                    Object Code                               Details
                                                                                                                              VH I N Z C

MOV opr8a,opr8a   Move                                     DIR/DIR  4E dd dd     5 rpwpp                   0
MOV opr8a,X+      (M)destination  (M)source                DIR/IX+  5E dd        5 rfwpp
MOV #opr8i,opr8a  In IX+/DIR and DIR/IX+ Modes,            IMM/DIR  6E ii dd     4 pwpp
MOV ,X+,opr8a                                              IX+/DIR  7E dd        5 rfwpp
                  H:X  (H:X) + $0001

MUL               Unsigned multiply                        INH      42           5 ffffp                   0 0
                  X:A  (X) (A)

NEG opr8a         Negate                 M   (M) = $00 (M) DIR        30 dd   5 rfwpp
NEGA                                                                     40      1p
NEGX              (Two's Complement) A   (A) = $00 (A) INH            50      1p
NEG oprx8,X                                                              60 ff   5 rfwpp
NEG ,X                                   X   (X) = $00 (X) INH        70      4 rfwp                    
NEG oprx8,SP                                                        9E 60 ff     6 prfwpp
                                         M   (M) = $00 (M) IX1

                                         M   (M) = $00 (M) IX

                                         M   (M) = $00 (M) SP1

NOP               No Operation -- Uses 1 Bus Cycle         INH      9D           1p                        

NSA               Nibble Swap Accumulator                  INH      62           1p                        
                  A  (A[3:0]:A[7:4])

ORA #opr8i                                                 IMM      AA ii        2 pp

ORA opr8a                                                  DIR      BA dd        3 rpp

ORA opr16a                                                 EXT      CA hh ll 4 prpp

ORA oprx16,X      Inclusive OR Accumulator and Memory      IX2      DA ee ff 4 prpp                        0

ORA oprx8,X       A  (A) | (M)                             IX1      EA ff        3 rpp

ORA ,X                                                     IX       FA           3 rfp

ORA oprx16,SP                                              SP2      9E DA ee ff 5 pprpp

ORA oprx8,SP                                               SP1      9E EA ff     4 prpp

PSHA              Push Accumulator onto Stack              INH      87           2 sp                     
                  Push (A); SP  (SP) $0001

PSHH              Push H (Index Register High) onto Stack  INH      8B           2 sp                     
                  Push (H); SP  (SP) $0001

PSHX              Push X (Index Register Low) onto Stack   INH      89           2 sp                     
                  Push (X); SP  (SP) $0001

PULA              Pull Accumulator from Stack              INH      86           3 ufp                     
                  SP  (SP + $0001); Pull (A)

PULH              Pull H (Index Register High) from Stack  INH      8A           3 ufp                     
                  SP  (SP + $0001); Pull (H)

PULX              Pull X (Index Register Low) from Stack   INH      88           3 ufp                     
                  SP  (SP + $0001); Pull (X)

ROL opr8a         Rotate Left through Carry                DIR      39 dd        5 rfwpp
ROLA
ROLX                                                       INH      49           1p
ROL oprx8,X
ROL ,X                                                     INH      59           1p                        
ROL oprx8,SP
                         C                                 IX1      69 ff        5 rfwpp

                             b7          b0                IX       79           4 rfwp

                                                           SP1      9E 69 ff     6 prfwpp

ROR opr8a         Rotate Right through Carry               DIR      36 dd        5 rfwpp
RORA
RORX                                                       INH      46           1p
ROR oprx8,X
ROR ,X                                                     INH      56           1p                        
ROR oprx8,SP
                                         C                 IX1      66 ff        5 rfwpp

                         b7          b0                    IX       76           4 rfwp

                                                           SP1      9E 66 ff     6 prfwpp

                                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                            113
Chapter 7 Central Processor Unit (S08CPUV2)

               Table 7-2. . Instruction Set Summary (Sheet 7 of 9)

       Source                     Operation            Address                                                        Affect
        Form                                              Mode                                  Cyc-by-Cyc on CCR
               Reset Stack Pointer (Low Byte)                                           Cycles
RSP            SPL  $FF                                     Object Code                            Details
               (High Byte Not Affected)                                                                            VH I N Z C
RTI            Return from Interrupt
               SP  (SP) + $0001; Pull (CCR)            INH  9C             1p                  
RTS            SP  (SP) + $0001; Pull (A)
               SP  (SP) + $0001; Pull (X)              INH  80             9 uuuuufppp
SBC #opr8i     SP  (SP) + $0001; Pull (PCH)
SBC opr8a      SP  (SP) + $0001; Pull (PCL)            INH  81             5 ufppp              
SBC opr16a     Return from Subroutine
SBC oprx16,X   SP  SP + $0001; Pull (PCH)              IMM       A2 ii     2 pp                  
SBC oprx8,X    SP  SP + $0001; Pull (PCL)              DIR       B2 dd     3 rpp                1
SBC ,X                                                 EXT       C2 hh ll  4 prpp                1
SBC oprx16,SP  Subtract with Carry                     IX2       D2 ee ff  4 prpp               0
SBC oprx8,SP   A  (A) (M) (C)                      IX1       E2 ff     3 rpp                0
                                                       IX        F2        3 rfp                0
SEC            Set Carry Bit                           SP2  9E D2 ee ff    5 pprpp              0
               (C  1)                                  SP1  9E E2 ff       4 prpp
SEI            Set Interrupt Mask Bit
               (I  1)                                  INH  99             1p
STA opr8a
STA opr16a     Store Accumulator in Memory             INH  9B             1p
STA oprx16,X   M  (A)
STA oprx8,X                                            DIR       B7 dd     3 wpp
STA ,X         Store H:X (Index Reg.)                  EXT       C7 hh ll  4 pwpp
STA oprx16,SP  (M:M + $0001)  (H:X)                    IX2       D7 ee ff  4 pwpp
STA oprx8,SP                                           IX1       E7 ff     3 wpp
STHX opr8a     Enable Interrupts: Stop Processing      IX        F7        2 wp
STHX opr16a    Refer to MCU Documentation              SP2  9E D7 ee ff    5 ppwpp
STHX oprx8,SP  I bit  0; Stop Processing               SP1  9E E7 ff       4 pwpp

STOP           Store X (Low 8 Bits of Index Register)  DIR       35 dd     4 wwpp
               in Memory                               EXT       96 hh ll  5 pwwpp
STX opr8a      M  (X)                                  SP1  9E FF ff       5 pwwpp
STX opr16a
STX oprx16,X                                           INH  8E             2 fp...
STX oprx8,X
STX ,X                                                 DIR       BF dd     3 wpp
STX oprx16,SP                                          EXT       CF hh ll  4 pwpp
STX oprx8,SP                                           IX2       DF ee ff  4 pwpp
                                                       IX1       EF ff     3 wpp
                                                       IX        FF        2 wp
                                                       SP2  9E DF ee ff    5 ppwpp
                                                       SP1  9E EF ff       4 pwpp

               MC9S08JM16 Series Data Sheet, Rev. 2

114                                                                                             Freescale Semiconductor
                                                                    Chapter 7 Central Processor Unit (S08CPUV2)

                         Table 7-2. . Instruction Set Summary (Sheet 8 of 9)

       Source                Operation                         Address                                                        Affect
        Form                                                      Mode                                  Cyc-by-Cyc on CCR
                                                                                                Cycles
SUB #opr8i                                                      Object Code                                Details
SUB opr8a                                                                                                                  VH I N Z C
SUB opr16a                                                            A0 ii
SUB oprx16,X                                               IMM        B0 dd     2 pp
SUB oprx8,X                                                           C0 hh ll  3 rpp
SUB ,X                                                     DIR        D0 ee ff  4 prpp
SUB oprx16,SP                                                         E0 ff     4 prpp
SUB oprx8,SP                                               EXT        F0        3 rpp
                                                                9E D0 ee ff     3 rfp
SWI            Subtract                                    IX2  9E E0 ff        5 pprpp                 
                                                                                4 prpp
TAP            A  (A) (M)                                IX1

TAX                                                        IX

TPA                                                        SP2
TST opr8a
TSTA                                                       SP1
TSTX
TST oprx8,X    Software Interrupt
TST ,X
TST oprx8,SP   PC  (PC) + $0001
TSX
               Push (PCL); SP  (SP) $0001
TXA
               Push (PCH); SP  (SP) $0001

               Push (X); SP  (SP) $0001                  INH  83              11 sssssvvfppp 1
               Push (A); SP  (SP) $0001

               Push (CCR); SP  (SP) $0001

               I  1;

               PCH  Interrupt Vector High Byte

               PCL  Interrupt Vector Low Byte

               Transfer Accumulator to CCR                 INH       84         1p
               CCR  (A)
                                                                     97         1p
               Transfer Accumulator to X (Index Register
                                                                     85         1p
               Low)                                        INH       3D dd                              
                                                                     4D         4 rfpp                  
               X  (A)                                                5D         1p
                                                                     6D ff      1p                      0
               Transfer CCR to Accumulator                 INH       7D         4 rfpp
               A  (CCR)                                         9E 6D ff        3 rfp                  
                                                                     95         5 prfpp                 
               Test for Negative or Zero (M) $00         DIR
                                                                     9F         2 fp
                                            (A) $00      INH
                                                                                1p
                                            (X) $00      INH

                                            (M) $00      IX1

                                            (M) $00      IX

                                            (M) $00      SP1

               Transfer SP to Index Reg.                   INH
               H:X  (SP) + $0001

               Transfer X (Index Reg. Low) to Accumulator  INH
               A  (X)

                                   MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                     115
Chapter 7 Central Processor Unit (S08CPUV2)

                                  Table 7-2. . Instruction Set Summary (Sheet 9 of 9)

          Source                     Operation                           Address                                                        Affect
           Form                                                             Mode                                  Cyc-by-Cyc on CCR
                                                                                                          Cycles
                                                                                 Object Code                         Details
                                                                                                                                     VH I N Z C

TXS                     Transfer Index Reg. to SP              INH                       94           2 fp                  
                        SP  (H:X) $0001

WAIT                    Enable Interrupts; Wait for Interrupt  INH                       8F           2+ fp...                0
                        I bit  0; Halt CPU

Source Form: Everything in the source forms columns, except expressions in italic characters, is literal information which must appear in

     the assembly source file exactly as shown. The initial 3- to 5-letter mnemonic and the characters (# , ( ) and +) are always a literal

     characters.

     n     Any label or expression that evaluates to a single integer in the range 0-7.

     opr8i Any label or expression that evaluates to an 8-bit immediate value.

     opr16i Any label or expression that evaluates to a 16-bit immediate value.

     opr8a Any label or expression that evaluates to an 8-bit direct-page address ($00xx).

     opr16a Any label or expression that evaluates to a 16-bit address.

     oprx8 Any label or expression that evaluates to an unsigned 8-bit value, used for indexed addressing.

     oprx16 Any label or expression that evaluates to a 16-bit value, used for indexed addressing.

     rel   Any label or expression that refers to an address that is within 128 to +127 locations from the start of the next instruction.

Operation Symbols:                                             Addressing Modes:
                                                                 DIR Direct addressing mode
     A Accumulator                                               EXT Extended addressing mode
                                                                 IMM Immediate addressing mode
     CCR Condition code register                                 INH Inherent addressing mode
                                                                 IX Indexed, no offset addressing mode
     H Index register high byte                                  IX1 Indexed, 8-bit offset addressing mode
                                                                 IX2 Indexed, 16-bit offset addressing mode
     M Memory location                                           IX+ Indexed, no offset, post increment addressing mode
                                                                 IX1+ Indexed, 8-bit offset, post increment addressing mode
     n    Any bit                                                REL Relative addressing mode
                                                                 SP1 Stack pointer, 8-bit offset addressing mode
     opr Operand (one or two bytes)                              SP2 Stack pointer 16-bit offset addressing mode

     PC Program counter

     PCH Program counter high byte

     PCL Program counter low byte

     rel Relative program counter offset byte

     SP Stack pointer

     SPL Stack pointer low byte

     X Index register low byte                                 Cycle-by-Cycle Codes:

     & Logical AND                                                       f       Free cycle. This indicates a cycle where the CPU

     |    Logical OR                                                             does not require use of the system buses. An f

      Logical EXCLUSIVE OR                                                       cycle is always one cycle of the system bus clock

     ( ) Contents of                                                             and is always a read cycle.

     +    Add                                                            p       Progryam fetch; read from next consecutive

         Subtract, Negation (two's complement)                                  location in program memory

         Multiply                                                       r       Read 8-bit operand

         Divide                                                         s       Push (write) one byte onto stack

     #    Immediate value                                                u       Pop (read) one byte from stack

      Loaded with                                                        v       Read vector from $FFxx (high byte first)

     :    Concatenated with                                              w       Write 8-bit operand

CCR Bits:                                                      CCR Effects:

     V    Overflow bit                                                           Set or cleared

     H    Half-carry bit                                                        Not affected

     I    Interrupt mask                                                 U       Undefined

     N    Negative bit

     Z    Zero bit

     C    Carry/borrow bit

                                     MC9S08JM16 Series Data Sheet, Rev. 2

116                                                                                                               Freescale Semiconductor
                                                                                                                           Chapter 7 Central Processor Unit (S08CPUV2)

                                                                Table 7-3. Opcode Map (Sheet 1 of 2)

    Bit-Manipulation     Branch                      Read-Modify-Write                                   Control                               Register/Memory

00    5 10            5  20       3  30       5  40       1 50       1 60       5  70       4   80       9 90       3  A0       2  B0       3  C0 4 D0 4        E0        3  F0       3

BRSET0 BSET0                 BRA     NEG         NEGA NEGX NEG                        NEG           RTI        BGE     SUB         SUB          SUB  SUB        SUB             SUB

3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 2 REL            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

01    5 11            5  21       3  31       5  41       4 51       4 61       5  71       5   81       6 91       3  A1       2  B1       3  C1 4 D1 4        E1        3  F1       3
                                                                                                                                                 CMP CMP
BRCLR0 BCLR0                 BRN     CBEQ        CBEQA CBEQX CBEQ                     CBEQ          RTS        BLT     CMP         CMP                          CMP             CMP
                                                                                                                                               3 EXT 3 IX2
3 DIR 2 DIR              2 REL       3 DIR       3 IMM 3 IMM 3 IX1+                2 IX+        1 INH 2 REL            2 IMM       2 DIR                        2 IX1        1        IX

02    5 12            5  22       3  32       5  42       5 52       6 62       1  72       1   82 5+ 92            3  A2       2  B2       3  C2 4 D2 4        E2        3  F2       3

BRSET1 BSET1                 BHI     LDHX            MUL        DIV        NSA         DAA      BGND BGT               SBC         SBC          SBC  SBC        SBC             SBC

3 DIR 2 DIR              2 REL       3 EXT       1 INH 1 INH 1 INH                 1 INH        1 INH 2 REL            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

03    5 13            5  23       3  33       5  43       1 53       1 63       5  73       4   83 11 93            3  A3       2  B3       3  C3 4 D3 4        E3        3  F3       3

BRCLR1 BCLR1                 BLS     COM         COMA COMX COM                        COM           SWI        BLE     CPX         CPX          CPX  CPX        CPX             CPX

3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 2 REL            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

04    5 14            5  24       3  34       5  44       1 54       1 64       5  74       4   84       1 94       2  A4       2  B4       3  C4 4 D4 4        E4        3  F4       3
                                                                                                                                                 AND AND
BRSET2 BSET2                 BCC         LSR     LSRA LSRX LSR                         LSR          TAP        TXS     AND         AND                          AND             AND
                                                                                                                                               3 EXT 3 IX2
3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 1 INH            2 IMM       2 DIR                        2 IX1        1        IX

05    5 15            5  25       3  35       4  45       3 55       4 65       3  75       5   85       1 95       2  A5       2  B5       3  C5 4 D5 4        E5        3  F5       3

BRCLR2 BCLR2                 BCS     STHX        LDHX LDHX CPHX                       CPHX          TPA        TSX         BIT         BIT      BIT  BIT             BIT         BIT

3 DIR 2 DIR              2 REL       2 DIR       3 IMM 2 DIR 3 IMM                 2 DIR        1 INH 1 INH            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

06    5 16            5  26       3  36       5  46       1 56       1 66       5  76       4   86       3 96       5  A6       2  B6       3  C6 4 D6 4        E6        3  F6       3

BRSET3 BSET3                 BNE     ROR         RORA RORX ROR                        ROR       PULA STHX                  LDA         LDA      LDA  LDA            LDA          LDA

3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 3 EXT            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

07    5 17            5  27       3  37       5  47       1 57       1 67       5  77       4   87       2 97       1  A7       2  B7       3  C7 4 D7 4        E7        3  F7       2

BRCLR3 BCLR3                 BEQ         ASR     ASRA ASRX ASR                         ASR      PSHA TAX                   AIS         STA      STA  STA             STA         STA

3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 1 INH            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

08    5 18            5  28       3  38       5  48       1 58       1 68       5  78       4   88       3 98       1  A8       2  B8       3  C8 4 D8 4        E8        3  F8       3
                                                                                                                                                 EOR EOR
BRSET4 BSET4             BHCC            LSL     LSLA LSLX LSL                         LSL      PULX CLC               EOR         EOR                          EOR             EOR
                                                                                                                                               3 EXT 3 IX2
3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 1 INH            2 IMM       2 DIR                        2 IX1        1        IX

09    5 19            5  29       3  39       5  49       1 59       1 69       5  79       4   89       2 99       1  A9       2  B9       3  C9 4 D9 4        E9        3  F9       3
                                                                                                                                                 ADC ADC
BRCLR4 BCLR4             BHCS            ROL     ROLA ROLX ROL                         ROL      PSHX SEC               ADC         ADC                          ADC             ADC
                                                                                                                                               3 EXT 3 IX2
3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 1 INH            2 IMM       2 DIR                        2 IX1        1        IX

0A    5 1A            5  2A       3  3A       5  4A       1 5A       1 6A       5  7A       4   8A       3 9A       1  AA 2        BA 3        CA 4 DA 4        EA 3         FA       3
                                                                                                                         ORA         ORA         ORA ORA          ORA
BRSET5 BSET5                 BPL         DEC     DECA DECX DEC                         DEC      PULH CLI                                                                        ORA
                                                                                                                       2 IMM       2 DIR       3 EXT 3 IX2      2 IX1
3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 1 INH                                                                  1        IX

0B    5 1B            5  2B       3  3B       7  4B       4 5B       4 6B       7  7B       6   8B       2 9B       1  AB 2        BB 3        CB 4 DB 4        EB 3         FB 3
                                                                                                                         ADD         ADD         ADD ADD          ADD
BRCLR5 BCLR5                 BMI     DBNZ        DBNZA DBNZX DBNZ                     DBNZ      PSHH SEI                                                                        ADD
                                                                                                                       2 IMM       2 DIR       3 EXT 3 IX2      2 IX1
3 DIR 2 DIR              2 REL       3 DIR       2 INH 2 INH 3 IX1                 2        IX  1 INH 1 INH                                                                  1        IX

0C 5 1C 5                2C 3        3C 5        4C 1 5C 1 6C 5                    7C 4         8C 1 9C 1                          BC 3        CC 4 DC 4        EC 3         FC 3
BRSET6 BSET6               BMC          INC                                                       CLRH RSP                            JMP                          JMP
3 DIR 2 DIR                                      INCA INCX                 INC         INC                                                      JMP  JMP                         JMP
                         2 REL       2 DIR                                                      1 INH 1 INH                        2 DIR                        2 IX1
                                                 1 INH 1 INH 2 IX1                 1        IX                                                 3 EXT 3 IX2                   1        IX

0D 5 1D 5                2D 3        3D 4        4D 1 5D 1 6D 4                    7D 3                  9D 1          AD 5        BD 5        CD 6 DD 6        ED 5         FD 5
BRCLR6 BCLR6               BMS          TST        TSTA TSTX TST                                           NOP            BSR         JSR                          JSR
3 DIR 2 DIR                                                                            TST                                                      JSR  JSR                         JSR
                         2 REL       2 DIR       1 INH 1 INH 2 IX1                                       1 INH         2 REL       2 DIR                        2 IX1
                                                                                   1        IX                                                 3 EXT 3 IX2                   1        IX
                                                                                                                       AE 2
0E    5 1E            5  2E       3  3E       6  4E       5 5E       5 6E       4  7E       5   8E 2+ 9E                  LDX      BE 3        CE 4 DE 4        EE 3         FE 3
                                                                                                  STOP Page 2                         LDX                          LDX
BRSET7 BSET7                 BIL     CPHX        MOV MOV MOV                          MOV                              2 IMM                    LDX  LDX                         LDX
                                                                                                1 INH                              2 DIR                        2 IX1
3 DIR 2 DIR              2 REL       3 EXT       3 DD 2 DIX+ 3 IMD                 2 IX+D                              AF 2                    3 EXT 3 IX2                   1        IX
                                                                                                                          AIX
0F    5 1F            5  2F       3  3F       5  4F       1 5F       1 6F       5  7F       4   8F 2+ 9F            1              BF 3        CF 4 DF 4        EF 3         FF       2
                                                                                                                       2 IMM          STX                          STX
BRCLR7 BCLR7                 BIH         CLR     CLRA CLRX CLR                         CLR      WAIT TXA                                        STX  STX                         STX
                                                                                                                                   2 DIR                        2 IX1
3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 1 INH                                    3 EXT 3 IX2                   1        IX

INH   Inherent               REL     Relative                   SP1   Stack Pointer, 8-Bit Offset
IMM   Immediate              IX      Indexed, No Offset         SP2   Stack Pointer, 16-Bit Offset
DIR   Direct                 IX1     Indexed, 8-Bit Offset      IX+   Indexed, No Offset with
EXT   Extended               IX2     Indexed, 16-Bit Offset           Post Increment
DD    DIR to DIR             IMD     IMM to DIR                 IX1+  Indexed, 1-Byte Offset with
IX+D  IX+ to DIR             DIX+    DIR to IX+                       Post Increment
                                                                                                                                   Opcode in
                                                                                                                                Hexadecimal F0       3 HCS08 Cycles

                                                                                                                                                SUB Instruction Mnemonic
                                                                                                                                                     IX Addressing Mode
                                                                                                                           Number of Bytes 1

                                                                MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                                                                                          117
Chapter 7 Central Processor Unit (S08CPUV2)

                                                 Table 7-3. Opcode Map (Sheet 2 of 2)

Bit-Manipulation Branch  Read-Modify-Write                                                       Control                   Register/Memory
                                               9E60 6
                                               NEG                                                                                      9ED0 5  9EE0 4                    9EF3 6
                                               3 SP1                                                                                     SUB       SUB                     CPHX
                                               9E61 6
                                              CBEQ                                                                                      4 SP2   3 SP1                     3 SP1
                                               4 SP1
                                                                                                                                        9ED1 5  9EE1 4
                                               9E63 6                                                                                    CMP      CMP
                                               COM
                                                                                                                                        4 SP2   3 SP1
                                               3 SP1
                                               9E64 6                                                                                   9ED2 5  9EE2 4
                                                                                                                                         SBC       SBC
                                               LSR
                                               3 SP1                                                                                    4 SP2   3 SP1

                                               9E66 6                                                                                   9ED3 5  9EE3 4
                                               ROR                                                                                       CPX       CPX

                                               3 SP1                                                                                    4 SP2   3 SP1
                                               9E67 6
                                                                                                                                        9ED4 5  9EE4 4
                                               ASR                                                                                       AND      AND
                                               3 SP1
                                               9E68 6                                                                                   4 SP2   3 SP1

                                               LSL                                                                                      9ED5 5  9EE5 4
                                               3 SP1                                                                                      BIT      BIT
                                               9E69 6
                                                                                                                                        4 SP2   3 SP1
                                               ROL
                                               3 SP1                                                                                    9ED6 5  9EE6 4
                                               9E6A 6                                                                                    LDA       LDA

                                               DEC                                                                                      4 SP2   3 SP1
                                               3 SP1
                                               9E6B 8                                                                                   9ED7 5  9EE7 4
                                                                                                                                         STA       STA
                                              DBNZ
                                               4 SP1                                                                                    4 SP2   3 SP1
                                               9E6C 6
                                                                                                                                        9ED8 5  9EE8 4
                                                INC                                                                                      EOR      EOR
                                               3 SP1
                                               9E6D 5                                                                                   4 SP2   3 SP1

                                               TST                                                                                      9ED9 5  9EE9 4
                                               3 SP1                                                                                     ADC      ADC

                                               9E6F 6                                                                                   4 SP2   3 SP1
                                               CLR
                                                                                                                                        9EDA 5  9EEA 4
                                               3 SP1                                                                                     ORA      ORA

                                                                                                                                        4 SP2   3 SP1

                                                                                                                                        9EDB 5  9EEB 4
                                                                                                                                         ADD      ADD

                                                                                                                                        4 SP2   3 SP1

                                                                                                          9EAE 5   9EBE 6  9ECE 5  9EDE 5       9EEE 4                    9EFE 5
                                                                                                                     LDHX    LDHX     LDX          LDX                      LDHX
                                                                                                             LDHX
                                                                                                                   4 IX2   3 IX1   4 SP2        3 SP1                     3 SP1
                                                                                                          2  IX
                                                                                                                                   9EDF 5       9EEF 4                    9EFF 5
                                                                                                                                      STX          STX                      STHX

                                                                                                                                   4 SP2        3 SP1                     3 SP1

INH   Inherent    REL    Relative                SP1               Stack Pointer, 8-Bit Offset
IMM   Immediate   IX     Indexed, No Offset      SP2               Stack Pointer, 16-Bit Offset
DIR   Direct      IX1    Indexed, 8-Bit Offset   IX+               Indexed, No Offset with
EXT   Extended    IX2    Indexed, 16-Bit Offset                    Post Increment
DD    DIR to DIR  IMD    IMM to DIR              IX1+              Indexed, 1-Byte Offset with
IX+D  IX+ to DIR  DIX+   DIR to IX+                                Post Increment

Note: All Sheet 2 Opcodes are Preceded by the Page 2 Prebyte (9E)                                         Prebyte (9E) and Opcode in
                                                                                                                               Hexadecimal 9E60 6 HCS08 Cycles
                                                                                                                                                NEG Instruction Mnemonic

                                                                                                                         Number of Bytes 3 SP1 Addressing Mode

                                                 MC9S08JM16 Series Data Sheet, Rev. 2

118                                                                                                                        Freescale Semiconductor
Chapter 8
Keyboard Interrupt (S08KBIV2)

8.1 Introduction

The MC9S08JM16 series have one KBI module with seven keyboard interrupt inputs. See Chapter 2,
"Pins and Connections," for more information about the logic and hardware aspects of these pins.

                                                           NOTE
                  MC9S08JM16 series devices operate at a higher voltage range (2.7 V to
                  5.5 V) and do not include stop1 mode. Therefore, please disregard
                  references to stop1.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                           119
Keyboard Interrupt (KBI) ModuleChapter 8 Keyboard Interrupt (S08KBIV2)

                       HCS08 CORE               ON-CHIP ICE AND                                                                                   PORT A         USBDP
                                               DEBUG MODULE (DBG)                                                                                                USBDN
                                                                                                                                                          2
     BKGD/MS      BDC              CPU             USB SIE    FULL SPEED                                                                                         PTA5, PTA0
                                                                   USB
                                               USB ENDPOINT                                                                                       PORT B         PTB5/KBIP5/ADP5
                                                     RAM     TRANSCEIVER                                                                                         PTB4/KBIP4/ADP4
                                                                                                                                                                 PTB3/SS2/ADP3
           RESET  HCS08 SYSTEM CONTROL                     8-/16-BIT           SS2                                                                               PTB2/SPSCK2/ADP2
     IRQ/TPMCLK                                   SERIAL PERIPHERAL            SPSCK2                                                                            PTB1/MOSI2/ADP1
                  RESETS AND INTERRUPTS        INTERFACE MODULE (SPI2)         MOSI2                                                                             PTB0/MISO2/ADP0
                    MODES OF OPERATION
                     POWER MANAGEMENT                                          MISO2                                                                             PTC5/RxD2
                                                                                                                                                                 PTC4
                                               SERIAL COMMUNICATIONS           RxD2                                                               PORT C         PTC3/TxD2
                                               INTERFACE MODULE (SCI2)         TxD2                                                                              PTC2
                                                                                                                                                                 PTC1/SDA
                  COP  IRQ           LVD                                                                                                                         PTC0/SCL

                                                                               SDA                                                                               PTD7

                                               IIC MODULE (IIC)                SCL                                                                               PTD2/KBIP2/ACMPO
                                                                                                                                                                 PTD1/ADP9/ACMP
     VDDAD                                     8-CHANNEL, 12-BIT               6                                                                                 PTD0/ADP8/ACMP+

     VSSAD                                     ANALOG-TO-DIGITAL               2                                                                                 PTE7/SS1
     VREFL                                                                                                                                                       PTE6/SPSCK1
     VREFH                                     CONVERTER (ADC)                                                                                                   PTE5/MOSI1
                                                                                                                                                                 PTE4/MISO1
                   USER FLASH (IN BYTES)                                                                                                          PORT D
                   MC9S08JM16 = 16,384                                                                                                                           PTE3/TPM1CH1
                   MC9S08JM8 = 8,192           ANALOG COMPARATOR               ACMP                                                                             PTE2/TPM1CH0
                                                        (ACMP)                 ACMP+
                   USER RAM (IN BYTES)                                         ACMPO                                                                             PTE1/RxD1
                              1024                                                                                                                               PTE0/TxD1
                                                         8-/16-BIT             SS1
                   MULTI-PURPOSE CLOCK            SERIAL PERIPHERAL            SPSCK1                                                                            PTF6
                      GENERATOR (MCG)          INTERFACE MODULE (SPI1)         MOSI1                                                                             PTF5/TPM2CH1
                                                                               MISO1                                                                             PTF4/TPM2CH0
                  LOW-POWER OSCILLATOR
                                                   4-CHANNEL TIMER/PWM         TPMCLK                                                             PORT E         PTF1/TPM1CH3
                                                        MODULE (TPM1)                                                                                            PTF0/TPM1CH2
                                                                               TPM1CH1
                                               SERIAL COMMUNICATIONS                                                                                             PTG5/EXTAL
                                               INTERFACE MODULE (SCI1)         TPM1CH0                                                                           PTG4/XTAL
                                                                                                                                                                 PTG3/KBIP7
                                                                               TPM1CHx                                                      2                    PTG2/KBIP6
                                                                                                                                                                 PTG1/KBIP1
                                                                               RxD1                                                                              PTG0/KBIP0

     VSSOSC                                                                    TxD1

     VDD               SYSTEM                                                  TPMCLK
                                                                               TPM2CH1
     VSS                VOLTAGE                2-CHANNEL TIMER/PWM             TPM2CH0                                                            PORT F
                       REGULATOR                   MODULE (TPM2)

     VUSB33       USB 3.3 V VOLTAGE REGULATOR                                  KBIPx                                                        3

                                               7-BIT KEYBOARD

                  REAL-TIME COUNTER            INTERRUPT MODULE (KBI) KBIPx                                                                    4
                           (RTC)
                                                                               EXTAL

                                                                                                                                      XTAL        PORT G

     NOTES:

     1. Port pins are software configurable with pullup device if input port.

     2. Pin contains software configurable pullup/pulldown device if IRQ is enabled

             (IRQPE = 1). Pulldown is enabled if rising edge detect is selected (IRQEDG = 1)

     3. IRQ does not have a clamp diode to VDD. IRQ must not be driven above VDD.
     4. Pin contains integrated pullup device.

     5. When pin functions as KBI (KBIPEn = 1) and associated pin is configured to enable the

             pullup device, KBEDGn can be used to reconfigure the pullup as a pulldown device.

                  Figure 8-1. MC9S08JM16 Series Block Diagram Highlighting KBI Block and Pins

                                               MC9S08JM16 Series Data Sheet, Rev. 2

120                                                                                                                                               Freescale Semiconductor
                                                                                                                                                 Keyboard Interrupts (S08KBIV2)

8.1.1 Features

The KBI features include:
    Up to eight keyboard interrupt pins with individual pin enable bits.
    Each keyboard interrupt pin is programmable as falling edge (or rising edge) only, or both falling
         edge and low level (or both rising edge and high level) interrupt sensitivity.
    One software enabled keyboard interrupt.
    Exit from low-power modes.

8.1.2 Modes of Operation

This section defines the KBI operation in wait, stop, and background debug modes.

8.1.2.1 KBI in Wait Mode
The KBI continues to operate in wait mode if enabled before executing the WAIT instruction. Therefore,
an enabled KBI pin (KBPEx = 1) can be used to bring the MCU out of wait mode if the KBI interrupt is
enabled (KBIE = 1).

8.1.2.2 KBI in Stop Modes
The KBI operates asynchronously in stop3 mode if enabled before executing the STOP instruction.
Therefore, an enabled KBI pin (KBPEx = 1) can be used to bring the MCU out of stop3 mode if the KBI
interrupt is enabled (KBIE = 1).
During either stop1 or stop2 mode, the KBI is disabled. In some systems, the pins associated with the KBI
may be sources of wakeup from stop1 or stop2, see the stop modes section in the Modes of Operation
chapter. Upon wake-up from stop1 or stop2 mode, the KBI module will be in the reset state.

8.1.2.3 KBI in Active Background Mode
When the microcontroller is in active background mode, the KBI will continue to operate normally.

8.1.3 Block Diagram

The block diagram for the keyboard interrupt module is shown Figure 8-2.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        121
Keyboard Interrupts (S08KBIV2)

        1                               VDD                      KBACK          BUSCLK
        0 S KBIPE0                            D CLR Q            RESET                              KBF
                                               CK
KBIP0                                                                          SYNCHRONIZER

KBEDG0

                                                                   KEYBOARD    STOP STOP BYPASS          KBI
                                                                 INTERRUPT FF                            INTERRUPT
        1
        0 S KBIPEn                                                                                       REQUEST

KBIPn                                   KBMOD

                                                                                    KBIE

KBEDGn

                                        Figure 8-2. KBI Block Diagram

8.2 External Signal Description

The KBI input pins can be used to detect either falling edges, or both falling edge and low level interrupt
requests. The KBI input pins can also be used to detect either rising edges, or both rising edge and high
level interrupt requests.

The signal properties of KBI are shown in Table 8-1.

                                                        Table 8-1. Signal Properties

                                Signal         Function                        I/O

                                KBIPn   Keyboard interrupt pins                I

8.3 Register Definition

The KBI includes three registers:
    An 8-bit pin status and control register.
    An 8-bit pin enable register.
    An 8-bit edge select register.

Refer to the direct-page register summary in the Memory chapter for the absolute address assignments for
all KBI registers. This section refers to registers and control bits only by their names.

Some MCUs may have more than one KBI, so register names include placeholder characters to identify
which KBI is being referenced.

8.3.1 KBI Status and Control Register (KBISC)

KBISC contains the status flag and control bits, which are used to configure the KBI.

                                        MC9S08JM16 Series Data Sheet, Rev. 2

122                                                                                 Freescale Semiconductor
                                                                               Keyboard Interrupts (S08KBIV2)

               7         6                5         4       3          2       1                          0

        R      0         0                0         0       KBF        0

                                                                               KBIE              KBMOD

        W                                                              KBACK

       Reset:  0         0                0         0       0          0       0                          0

                         = Unimplemented

                            Figure 8-3. KBI Status and Control Register

                         Table 8-2. KBISC Register Field Descriptions

Field                                                  Description

7:4 Unused register bits, always read 0.

3       Keyboard Interrupt Flag -- KBF indicates when a keyboard interrupt is detected. Writes have no effect on KBF.

KBF 0 No keyboard interrupt detected.

        1 Keyboard interrupt detected.

2       Keyboard Acknowledge -- Writing a 1 to KBACK is part of the flag clearing mechanism. KBACK always reads

KBACK as 0.

  1     Keyboard Interrupt Enable -- KBIE determines whether a keyboard interrupt is requested.
KBIE    0 Keyboard interrupt request not enabled.
        1 Keyboard interrupt request enabled.

0       Keyboard Detection Mode -- KBMOD (along with the KBEDG bits) controls the detection mode of the keyboard

KBMOD interrupt pins.0Keyboard detects edges only.

        1 Keyboard detects both edges and levels.

8.3.2 KBI Pin Enable Register (KBIPE)

KBIPE contains the pin enable control bits.

                      7       6              5           4       3          2       1                 0

        R                KBIPE6         KBIPE5      KBIPE4  KBIPE3     KBIPE2  KBIPE1            KBIPE0
              KBIPE7                                                               0                 0

        W

       Reset:  0         0                0         0       0          0

                                 Figure 8-4. KBI Pin Enable Register

                         Table 8-3. KBIPE Register Field Descriptions

Field                                                  Description

   7:0  Keyboard Pin Enables -- Each of the KBIPEn bits enable the corresponding keyboard interrupt pin.
KBIPEn  0 Pin not enabled as keyboard interrupt.
        1 Pin enabled as keyboard interrupt.

8.3.3 KBI Edge Select Register (KBIES)

KBIES contains the edge select control bits.

                                 MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                                                                      123
Keyboard Interrupts (S08KBIV2)

                       7        6  5  4  3                               2          1        0

         R                      KBEDG6 KBEDG5 KBEDG4 KBEDG3 KBEDG2            KBEDG1   KBEDG0
               KBEDG7                                                              0        0

         W

       Reset:  0                0  0  0  0                               0

                                   Figure 8-5. KBI Edge Select Register

                                Table 8-4. KBIES Register Field Descriptions

Field                                    Description

    7:0  Keyboard Edge Selects -- Each of the KBEDGn bits selects the falling edge/low level or rising edge/high level
KBEDGn   function of the corresponding pin).
         0 Falling edge/low level.
         1 Rising edge/high level.

8.4 Functional Description

This on-chip peripheral module is called a keyboard interrupt (KBI) module because originally it was
designed to simplify the connection and use of row-column matrices of keyboard switches. However, these
inputs are also useful as extra external interrupt inputs and as an external means of waking the MCU from
stop or wait low-power modes.

The KBI module allows up to eight pins to act as additional interrupt sources. Writing to the KBIPEn bits
in the keyboard interrupt pin enable register (KBIPE) independently enables or disables each KBI pin.
Each KBI pin can be configured as edge sensitive or edge and level sensitive based on the KBMOD bit in
the keyboard interrupt status and control register (KBISC). Edge sensitive can be software programmed to
be either falling or rising; the level can be either low or high. The polarity of the edge or edge and level
sensitivity is selected using the KBEDGn bits in the keyboard interrupt edge select register (KBIES).

8.4.1 Edge Only Sensitivity

Synchronous logic is used to detect edges. A falling edge is detected when an enabled keyboard interrupt
(KBIPEn=1) input signal is seen as a logic 1 (the deasserted level) during one bus cycle and then a logic 0
(the asserted level) during the next cycle. A rising edge is detected when the input signal is seen as a logic
0 (the deasserted level) during one bus cycle and then a logic 1 (the asserted level) during the next
cycle.Before the first edge is detected, all enabled keyboard interrupt input signals must be at the
deasserted logic levels. After any edge is detected, all enabled keyboard interrupt input signals must return
to the deasserted level before any new edge can be detected.

A valid edge on an enabled KBI pin will set KBF in KBISC. If KBIE in KBISC is set, an interrupt request
will be presented to the CPU. Clearing of KBF is accomplished by writing a 1 to KBACK in KBISC.

8.4.2 Edge and Level Sensitivity

A valid edge or level on an enabled KBI pin will set KBF in KBISC. If KBIE in KBISC is set, an interrupt
request will be presented to the CPU. Clearing of KBF is accomplished by writing a 1 to KBACK in

                                   MC9S08JM16 Series Data Sheet, Rev. 2

124                                                                           Freescale Semiconductor
                                                                                                                                                 Keyboard Interrupts (S08KBIV2)

KBISC provided all enabled keyboard inputs are at their deasserted levels. KBF will remain set if any
enabled KBI pin is asserted while attempting to clear by writing a 1 to KBACK.

8.4.3 KBI Pullup/Pulldown Resistors

The KBI pins can be configured to use an internal pullup/pulldown resistor using the associated I/O port
pullup enable register. If an internal resistor is enabled, the KBIES register is used to select whether the
resistor is a pullup (KBEDGn = 0) or a pulldown (KBEDGn = 1).

8.4.4 KBI Initialization

When a keyboard interrupt pin is first enabled it is possible to get a false keyboard interrupt flag. To
prevent a false interrupt request during keyboard initialization, the user must do the following:

    1. Mask keyboard interrupts by clearing KBIE in KBISC.
    2. Enable the KBI polarity by setting the appropriate KBEDGn bits in KBIES.
    3. If using internal pullup/pulldown device, configure the associated pullup enable bits in PTxPE.
    4. Enable the KBI pins by setting the appropriate KBIPEn bits in KBIPE.
    5. Write to KBACK in KBISC to clear any false interrupts.
    6. Set KBIE in KBISC to enable interrupts.

                         MC9S08JM16 Series Data Sheet, Rev. 2

Freescale Semiconductor                                        125
Keyboard Interrupts (S08KBIV2)

                                MC9S08JM16 Series Data Sheet, Rev. 2

126                                                                   Freescale Semiconductor
Chapter 9
5 V Analog Comparator (S08ACMPV2)

9.1 Introduction

The analog comparator module (ACMP) provides a circuit for comparing two analog input voltages or for
comparing one analog input voltage to an internal reference voltage. The comparator circuit is designed to
operate across the full range of the supply voltage (rail to rail operation).

                                                           NOTE
                  MC9S08JM16 series devices operate at a higher voltage range (2.7 V to
                  5.5 V) and do not include stop1 mode. Therefore, please disregard
                  references to stop1.

9.1.1 ACMP Configuration Information

When using the bandgap reference voltage for input to ACMP+, the user must enable the bandgap buffer
by setting BGBE =1 in SPMSC1 see Section 5.7.7, "System Power Management Status and Control 1
Register (SPMSC1)". For value of bandgap voltage reference see Appendix A.6, "DC Characteristics."

9.1.2 ACMP/TPM Configuration Information

The ACMP module can be configured to connect the output of the analog comparator to TPM input capture
channel 0 by setting ACIC in SOPT2. With ACIC set, the TPM1CH0 pin is not