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MC9S08DV60MLH

器件型号:MC9S08DV60MLH
器件类别:集成电路    嵌入式 - 微控制器   
文件大小:44075.27KB,共20页
厂商名称:FREESCALE (NXP )
标准:  
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器件描述

IC mcu 8bit 60kb flash 64lqfp

参数

Datasheets:
MC9S08DV60,48,32,16:
MC9S08DV60 Datasheet Addendum:
Product Photos:
64-LQFP :
Standard Package : 160
Category: Integrated Circuits (ICs)
Family: Embedded - Microcontrollers
Series: S08
Packaging : Tray
Core Processor: S08
Core Size: 8-Bit
Speed: 40MHz
Connectivity: CAN, I²C, LIN, SCI, SPI
Peripherals: LVD, POR, PWM, WDT
Number of I/O: 53
Program Memory Size: 60KB (60K x 8)
Program Memory Type: FLASH
EEPROM Size: -
RAM Size: 3K x 8
Voltage - Supply (Vcc/Vdd): 2.7 V ~ 5.5 V
Data Converters: A/D 16x12b
Oscillator Type: External
Operating Temperature: -40°C ~ 125°C
Package / Case: 64-LQFP
Supplier Device Package: 64-LQFP (10x10)

MC9S08DV60MLH器件文档内容

MC9S08DV60
MC9S08DV48
MC9S08DV32
MC9S08DV16

Data Sheet

HCS08
Microcontrollers

  MC9S08DV60
  Rev 3
  6/2008

  freescale.com
MC9S08DV60 Series Features

8-Bit HCS08 Central Processor Unit (CPU)                        Peripherals

    40-MHz HCS08 CPU (20-MHz bus)                                  ADC -- 16-channel, 12-bit resolution, 2.5 s
    HC08 instruction set with added BGND instruction                 conversion time, automatic compare function,
    Support for up to 32 interrupt/reset sources                     temperature sensor, internal bandgap reference channel

On-Chip Memory                                                      ACMPx -- Two analog comparators with selectable
                                                                      interrupt on rising, falling, or either edge of comparator
    Flash read/program/erase over full operating voltage             output; compare option to fixed internal bandgap
      and temperature                                                 reference voltage
      -- MC9S08DV60 = 60K
      -- MC9S08DV48 = 48K                                           MSCAN -- CAN protocol - Version 2.0 A, B; standard
      -- MC9S08DV32 = 32K                                             and extended data frames; Support for remote frames;
      -- MC9S08DV16 = 16K                                             Five receive buffers with FIFO storage scheme; Flexible
                                                                      identifier acceptance filters programmable as: 2 x
    Up to 3K Random-access memory (RAM)                              32-bit, 4 x 16-bit, or 8 x 8-bit

Power-Saving Modes                                                 SCIx -- Up to Two SCIs supporting LIN 2.0 Protocol
                                                                      and SAE J2602 protocols; Full duplex non-return to
    Two very low power stop modes                                    zero (NRZ); Master extended break generation; Slave
    Reduced power wait mode                                          extended break detection; Wakeup on active edge
    Very low power real time interrupt for use in run, wait,
                                                                   SPI -- Full-duplex or single-wire bidirectional;
      and stop                                                        Double-buffered transmit and receive; Master or Slave
                                                                      mode; MSB-first or LSB-first shifting
Clock Source Options
                                                                   IIC -- Up to 100 kbps with maximum bus loading;
    Oscillator (XOSC) -- Loop-control Pierce oscillator;             Multi-master operation; Programmable slave address;
      Crystal or ceramic resonator range of 31.25 kHz to              General Call Address; Interrupt driven byte-by-byte
      38.4 kHz or 1 MHz to 16 MHz                                     data transfer

    Multi-purpose Clock Generator (MCG) -- PLL and                TPMx -- One 6-channel (TPM1) and one 2-channel
      FLL modes (FLL capable of 1.5% deviation using                  (TPM2); Selectable input capture, output compare, or
      internal temperature compensation); Internal reference          buffered edge-aligned PWM on each channel
      clock with trim adjustment (trimmed at factory, with
      trim value stored in flash); External reference with          RTC -- (Real-time counter) 8-bit modulus counter with
      oscillator/resonator options                                    binary or decimal based prescaler; External clock
                                                                      source for precise time base, time-of-day, calendar or
System Protection                                                     task scheduling functions; Free running on-chip low
                                                                      power oscillator (1 kHz) for cyclic wake-up without
    Watchdog computer operating properly (COP) reset                 external components
      with option to run from backup dedicated 1-kHz
      internal clock source or bus clock                        Input/Output

    Low-voltage detection with reset or interrupt; selectable      53 general-purpose input/output (I/O) pins and 1
      trip points                                                     input-only pin

    Illegal opcode detection with reset                            24 interrupt pins with selectable polarity on each pin
    Illegal address detection with reset                           Hysteresis and configurable pull device on all input
    Flash block protect
    Loss-of-lock protection                                          pins.
                                                                   Configurable slew rate and drive strength on all output
Development Support
                                                                      pins.
    Single-wire background debug interface
    On-chip, in-circuit emulation (ICE) with real-time bus     Package Options

      capture                                                       64-pin low-profile quad flat-pack (LQFP) -- 10x10 mm
                                                                   48-pin low-profile quad flat-pack (LQFP) -- 7x7 mm
                                                                   32-pin low-profile quad flat-pack (LQFP) -- 7x7 mm
                           MC9S08DV60 Data Sheet

                                                       Covers MC9S08DV60
                                                                 MC9S08DV48
                                                                 MC9S08DV32
                                                                 MC9S08DV16

                                                                                                            MC9S08DV60
                                                                                                                       Rev 3
                                                                                                                      6/2008

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Revision  Revision                                      Description of Changes
Number       Date
            6/2006  Advance Information version for alpha samples customers
      1     9/2007
      2             Product Launch. Removed the 64-pin QFN package. Changed from standard to extended
            6/2008  mode for MSCAN registers in register summary. Corrected Block diagrams for SCI.
      3             Updated the latest Temp Sensor information. Made FTSTMOD reserved. Updated device
                    to use the ADC 12-bit module. Revised the MCG module. Updated the TPM block module
                    to version 3. Added the TPM block module version 2 as an appendix for devices using
                    3M05C (or earlier) mask sets. Heavily revised the Electricals appendix.

                    Sustaining Update. Incorporated PS Issues # 2765, 3177, 3236, 3292, 3301, 3311, 3312,
                    3326, 3335, 3345, 3382, 2795, 3382 and 3386 PLL Jitter Spec update. Also, added internal
                    reference clock trim adjustment statement to Features page. Updated the TPM module to
                    the latest version. Adjusted values in Table A-13 Control Timing row 2 and in Table A-6 DC
                    Characteristics row 24 so that it references 5.0 V instead of 3.0 V.

Freescale Semiconductor, Inc., 2007-2008. All rights reserved.                              Freescale Semiconductor
This product incorporates SuperFlash Technology licensed from SST.

                                                         MC9S08DV60 Series Data Sheet, Rev 3
6
Chapter                  List of Chapters                     Page

                                    Title

Chapter 1   Device Overview .............................................................................. 21
Chapter 2   Pins and Connections ..................................................................... 27
Chapter 3   Modes of Operation ......................................................................... 35
Chapter 4   Memory ............................................................................................. 41
Chapter 5   Resets, Interrupts, and General System Control.......................... 67
Chapter 6   Parallel Input/Output Control.......................................................... 83
Chapter 7   Central Processor Unit (S08CPUV3) ............................................ 113
Chapter 8   Multi-Purpose Clock Generator (S08MCGV1) ............................. 133
Chapter 9   Analog Comparator (S08ACMPV3) .............................................. 165
Chapter 10  Analog-to-Digital Converter (S08ADC12V1)................................ 171
Chapter 11  Inter-Integrated Circuit (S08IICV2) ............................................... 197
Chapter 12  Freescale Controller Area Network (S08MSCANV1) .................. 217
Chapter 13  Serial Peripheral Interface (S08SPIV3) ........................................ 271
Chapter 14  Serial Communications Interface (S08SCIV4)............................. 287
Chapter 15  Real-Time Counter (S08RTCV1) ................................................... 307
Chapter 16  Timer Pulse-Width Modulator (S08TPMV3) ................................. 317
Chapter 17  Development Support ................................................................... 345
Appendix A  Electrical Characteristics.............................................................. 367
Appendix B  Timer Pulse-Width Modulator (TPMV2) ....................................... 389
Appendix C  Ordering Information and Mechanical Drawings........................ 403

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       7
Section Number           Contents                             Page

                              Title

                                               Chapter 1
                                          Device Overview

1.1 Devices in the MC9S08DV60 Series ...............................................................................................21
1.2 MCU Block Diagram .......................................................................................................................22
1.3 System Clock Distribution ...............................................................................................................24

                                               Chapter 2
                                      Pins and Connections

2.1 Device Pin Assignment ....................................................................................................................27
2.2 Recommended System Connections ................................................................................................30

         2.2.1 Power ................................................................................................................................31
         2.2.2 Oscillator ...........................................................................................................................31
         2.2.3 RESET ..............................................................................................................................31
         2.2.4 Background / Mode Select (BKGD/MS) ..........................................................................32
         2.2.5 ADC Reference Pins (VREFH, VREFL) ..............................................................................32
         2.2.6 General-Purpose I/O and Peripheral Ports ........................................................................32

                                               Chapter 3
                                        Modes of Operation

3.1 Introduction ......................................................................................................................................35
3.2 Features ............................................................................................................................................35
3.3 Run Mode.........................................................................................................................................35
3.4 Active Background Mode.................................................................................................................35
3.5 Wait Mode ........................................................................................................................................36
3.6 Stop Modes.......................................................................................................................................37

         3.6.1 Stop3 Mode .......................................................................................................................37
         3.6.2 Stop2 Mode .......................................................................................................................38
         3.6.3 On-Chip Peripheral Modules in Stop Modes ....................................................................39

                                               Chapter 4
                                                Memory

4.1 MC9S08DV60 Series Memory Map ................................................................................................41
4.2 Reset and Interrupt Vector Assignments ..........................................................................................42
4.3 Register Addresses and Bit Assignments.........................................................................................44
4.4 RAM.................................................................................................................................................52
4.5 Flash ................................................................................................................................................52

         4.5.1 Features .............................................................................................................................52

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       9

                         Subject to Change
Section Number  Title                                Page

         4.5.2 Program and Erase Times .................................................................................................53
         4.5.3 Program and Erase Command Execution .........................................................................53
         4.5.4 Burst Program Execution ..................................................................................................55
         4.5.5 Sector Erase Abort ............................................................................................................57
         4.5.6 Access Errors ....................................................................................................................58
         4.5.7 Block Protection ................................................................................................................59
         4.5.8 Vector Redirection ............................................................................................................59
         4.5.9 Security .............................................................................................................................59
         4.5.10 Flash Registers and Control Bits .......................................................................................61

                                               Chapter 5
                    Resets, Interrupts, and General System Control

5.1 Introduction ......................................................................................................................................67
5.2 Features ............................................................................................................................................67
5.3 MCU Reset.......................................................................................................................................67
5.4 Computer Operating Properly (COP) Watchdog..............................................................................68
5.5 Interrupts ..........................................................................................................................................69

         5.5.1 Interrupt Stack Frame .......................................................................................................70
         5.5.2 External Interrupt Request (IRQ) Pin ...............................................................................70
         5.5.3 Interrupt Vectors, Sources, and Local Masks ....................................................................71
5.6 Low-Voltage Detect (LVD) System .................................................................................................73
         5.6.1 Power-On Reset Operation ...............................................................................................73
         5.6.2 Low-Voltage Detection (LVD) Reset Operation ...............................................................73
         5.6.3 Low-Voltage Warning (LVW) Interrupt Operation ...........................................................73
5.7 MCLK Output ..................................................................................................................................73
5.8 Reset, Interrupt, and System Control Registers and Control Bits ....................................................74
         5.8.1 Interrupt Pin Request Status and Control Register (IRQSC) ............................................75
         5.8.2 System Reset Status Register (SRS) .................................................................................76
         5.8.3 System Background Debug Force Reset Register (SBDFR) ............................................77
         5.8.4 System Options Register 1 (SOPT1) ................................................................................78
         5.8.5 System Options Register 2 (SOPT2) ................................................................................79
         5.8.6 System Device Identification Register (SDIDH, SDIDL) ................................................80
         5.8.7 System Power Management Status and Control 1 Register (SPMSC1) ...........................81
         5.8.8 System Power Management Status and Control 2 Register (SPMSC2) ...........................82

                                               Chapter 6
                                 Parallel Input/Output Control

6.1 Port Data and Data Direction ...........................................................................................................83
6.2 Pull-up, Slew Rate, and Drive Strength............................................................................................84
6.3 Pin Interrupts ....................................................................................................................................85

         6.3.1 Edge Only Sensitivity .......................................................................................................85
         6.3.2 Edge and Level Sensitivity ................................................................................................86

                MC9S08DV60 Series Data Sheet, Rev 3

10                                                   Freescale Semiconductor

                Subject to Change
Section Number           Title                                Page

         6.3.3 Pull-up/Pull-down Resistors .............................................................................................86
         6.3.4 Pin Interrupt Initialization .................................................................................................86
6.4 Pin Behavior in Stop Modes.............................................................................................................86
6.5 Parallel I/O and Pin Control Registers .............................................................................................87
         6.5.1 Port A Registers ................................................................................................................88
         6.5.2 Port B Registers ................................................................................................................92
         6.5.3 Port C Registers ................................................................................................................96
         6.5.4 Port D Registers ................................................................................................................99
         6.5.5 Port E Registers ...............................................................................................................103
         6.5.6 Port F Registers ...............................................................................................................106
         6.5.7 Port G Registers ..............................................................................................................109

                                               Chapter 7
                            Central Processor Unit (S08CPUV3)

7.1 Introduction ....................................................................................................................................113
         7.1.1 Features ...........................................................................................................................113

7.2 Programmer's Model and CPU Registers ......................................................................................114
         7.2.1 Accumulator (A) .............................................................................................................114
         7.2.2 Index Register (H:X) .......................................................................................................114
         7.2.3 Stack Pointer (SP) ...........................................................................................................115
         7.2.4 Program Counter (PC) ....................................................................................................115
         7.2.5 Condition Code Register (CCR) .....................................................................................115

7.3 Addressing Modes..........................................................................................................................117
         7.3.1 Inherent Addressing Mode (INH) ...................................................................................117
         7.3.2 Relative Addressing Mode (REL) ...................................................................................117
         7.3.3 Immediate Addressing Mode (IMM) ..............................................................................117
         7.3.4 Direct Addressing Mode (DIR) ......................................................................................117
         7.3.5 Extended Addressing Mode (EXT) ................................................................................118
         7.3.6 Indexed Addressing Mode ..............................................................................................118

7.4 Special Operations..........................................................................................................................119
         7.4.1 Reset Sequence ...............................................................................................................119
         7.4.2 Interrupt Sequence ..........................................................................................................119
         7.4.3 Wait Mode Operation ......................................................................................................120
         7.4.4 Stop Mode Operation ......................................................................................................120
         7.4.5 BGND Instruction ...........................................................................................................121

7.5 HCS08 Instruction Set Summary ...................................................................................................122

                                               Chapter 8
                      Multi-Purpose Clock Generator (S08MCGV1)

8.1 Introduction ....................................................................................................................................133
         8.1.1 Features ...........................................................................................................................135
         8.1.2 Modes of Operation ........................................................................................................137

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       11

                         Subject to Change
Section Number  Title                                Page

8.2 External Signal Description ...........................................................................................................137
8.3 Register Definition .........................................................................................................................138

         8.3.1 MCG Control Register 1 (MCGC1) ...............................................................................138
         8.3.2 MCG Control Register 2 (MCGC2) ...............................................................................139
         8.3.3 MCG Trim Register (MCGTRM) ...................................................................................140
         8.3.4 MCG Status and Control Register (MCGSC) .................................................................141
         8.3.5 MCG Control Register 3 (MCGC3) ...............................................................................142
8.4 Functional Description ...................................................................................................................144
         8.4.1 Operational Modes ..........................................................................................................144
         8.4.2 Mode Switching ..............................................................................................................148
         8.4.3 Bus Frequency Divider ...................................................................................................149
         8.4.4 Low Power Bit Usage .....................................................................................................149
         8.4.5 Internal Reference Clock ................................................................................................149
         8.4.6 External Reference Clock ...............................................................................................149
         8.4.7 Fixed Frequency Clock ...................................................................................................150
8.5 Initialization / Application Information .........................................................................................150
         8.5.1 MCG Module Initialization Sequence ............................................................................150
         8.5.2 MCG Mode Switching ....................................................................................................151
         8.5.3 Calibrating the Internal Reference Clock (IRC) .............................................................162

                                               Chapter 9
                             Analog Comparator (S08ACMPV3)

9.1 Introduction ....................................................................................................................................165
         9.1.1 ACMP Configuration Information ..................................................................................165
         9.1.2 Features ...........................................................................................................................167
         9.1.3 Modes of Operation ........................................................................................................167
         9.1.4 Block Diagram ................................................................................................................168

9.2 External Signal Description ...........................................................................................................168
9.3 Memory Map/Register Definition ..................................................................................................169

         9.3.1 ACMPx Status and Control Register (ACMPxSC) .........................................................169
9.4 Functional Description ...................................................................................................................170

                                              Chapter 10
                       Analog-to-Digital Converter (S08ADC12V1)

10.1 Introduction ....................................................................................................................................171
         10.1.1 Analog Power and Ground Signal Names ......................................................................171
         10.1.2 Channel Assignments ......................................................................................................171
         10.1.3 Alternate Clock ...............................................................................................................172
         10.1.4 Hardware Trigger ............................................................................................................172
         10.1.5 Temperature Sensor ........................................................................................................173
         10.1.6 Features ...........................................................................................................................175
         10.1.7 ADC Module Block Diagram .........................................................................................175

                MC9S08DV60 Series Data Sheet, Rev 3

12                                                   Freescale Semiconductor

                Subject to Change
Section Number           Title                                Page

10.2 External Signal Description ...........................................................................................................176
         10.2.1 Analog Power (VDDAD) ..................................................................................................177
         10.2.2 Analog Ground (VSSAD) .................................................................................................177
         10.2.3 Voltage Reference High (VREFH) ...................................................................................177
         10.2.4 Voltage Reference Low (VREFL) .....................................................................................177
         10.2.5 Analog Channel Inputs (ADx) ........................................................................................177

10.3 Register Definition .........................................................................................................................177
         10.3.1 Status and Control Register 1 (ADCSC1) ......................................................................177
         10.3.2 Status and Control Register 2 (ADCSC2) ......................................................................179
         10.3.3 Data Result High Register (ADCRH) .............................................................................179
         10.3.4 Data Result Low Register (ADCRL) ..............................................................................180
         10.3.5 Compare Value High Register (ADCCVH) ....................................................................180
         10.3.6 Compare Value Low Register (ADCCVL) .....................................................................181
         10.3.7 Configuration Register (ADCCFG) ................................................................................181
         10.3.8 Pin Control 1 Register (APCTL1) ..................................................................................182
         10.3.9 Pin Control 2 Register (APCTL2) ..................................................................................183
         10.3.10Pin Control 3 Register (APCTL3) ..................................................................................184

10.4 Functional Description ...................................................................................................................185
         10.4.1 Clock Select and Divide Control ....................................................................................186
         10.4.2 Input Select and Pin Control ...........................................................................................186
         10.4.3 Hardware Trigger ............................................................................................................186
         10.4.4 Conversion Control .........................................................................................................186
         10.4.5 Automatic Compare Function .........................................................................................189
         10.4.6 MCU Wait Mode Operation ............................................................................................189
         10.4.7 MCU Stop3 Mode Operation ..........................................................................................190
         10.4.8 MCU Stop2 Mode Operation ..........................................................................................190

10.5 Initialization Information ...............................................................................................................191
         10.5.1 ADC Module Initialization Example .............................................................................191

10.6 Application Information.................................................................................................................193
         10.6.1 External Pins and Routing ..............................................................................................193
         10.6.2 Sources of Error ..............................................................................................................194

                                              Chapter 11
                              Inter-Integrated Circuit (S08IICV2)

11.1 Introduction ....................................................................................................................................197
         11.1.1 Features ...........................................................................................................................199
         11.1.2 Modes of Operation ........................................................................................................199
         11.1.3 Block Diagram ................................................................................................................200

11.2 External Signal Description ...........................................................................................................200
         11.2.1 SCL -- Serial Clock Line ...............................................................................................200
         11.2.2 SDA -- Serial Data Line ................................................................................................200

11.3 Register Definition .........................................................................................................................200

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       13

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Section Number  Title                                Page

         11.3.1 IIC Address Register (IICA) ...........................................................................................201
         11.3.2 IIC Frequency Divider Register (IICF) ...........................................................................201
         11.3.3 IIC Control Register (IICC1) ..........................................................................................204
         11.3.4 IIC Status Register (IICS) ...............................................................................................205
         11.3.5 IIC Data I/O Register (IICD) ..........................................................................................206
         11.3.6 IIC Control Register 2 (IICC2) .......................................................................................206
11.4 Functional Description ...................................................................................................................207
         11.4.1 IIC Protocol .....................................................................................................................207
         11.4.2 10-bit Address .................................................................................................................211
         11.4.3 General Call Address ......................................................................................................212
11.5 Resets .............................................................................................................................................212
11.6 Interrupts ........................................................................................................................................212
         11.6.1 Byte Transfer Interrupt ....................................................................................................212
         11.6.2 Address Detect Interrupt .................................................................................................212
         11.6.3 Arbitration Lost Interrupt ................................................................................................212
11.7 Initialization/Application Information ...........................................................................................214

                                              Chapter 12
                  Freescale Controller Area Network (S08MSCANV1)

12.1 Introduction ....................................................................................................................................217
         12.1.1 Features ...........................................................................................................................219
         12.1.2 Modes of Operation ........................................................................................................219
         12.1.3 Block Diagram ................................................................................................................220

12.2 External Signal Description ...........................................................................................................220
         12.2.1 RXCAN -- CAN Receiver Input Pin .............................................................................220
         12.2.2 TXCAN -- CAN Transmitter Output Pin .....................................................................220
         12.2.3 CAN System ...................................................................................................................220

12.3 Register Definition .........................................................................................................................221
         12.3.1 MSCAN Control Register 0 (CANCTL0) ......................................................................221
         12.3.2 MSCAN Control Register 1 (CANCTL1) ......................................................................224
         12.3.3 MSCAN Bus Timing Register 0 (CANBTR0) ...............................................................225
         12.3.4 MSCAN Bus Timing Register 1 (CANBTR1) ...............................................................226
         12.3.5 MSCAN Receiver Interrupt Enable Register (CANRIER) .............................................229
         12.3.6 MSCAN Transmitter Flag Register (CANTFLG) ..........................................................230
         12.3.7 MSCAN Transmitter Interrupt Enable Register (CANTIER) ........................................231
         12.3.8 MSCAN Transmitter Message Abort Request Register (CANTARQ) ...........................232
         12.3.9 MSCAN Transmitter Message Abort Acknowledge Register (CANTAAK) .................233
         12.3.10MSCAN Transmit Buffer Selection Register (CANTBSEL) .........................................233
         12.3.11MSCAN Identifier Acceptance Control Register (CANIDAC) ......................................234
         12.3.12MSCAN Miscellaneous Register (CANMISC) ..............................................................235
         12.3.13MSCAN Receive Error Counter (CANRXERR) ............................................................236
         12.3.14MSCAN Transmit Error Counter (CANTXERR) ..........................................................237

                MC9S08DV60 Series Data Sheet, Rev 3

14                                                   Freescale Semiconductor

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         12.3.15MSCAN Identifier Acceptance Registers (CANIDAR0-7) ............................................237
         12.3.16MSCAN Identifier Mask Registers (CANIDMR0CANIDMR7) .................................238
12.4 Programmer's Model of Message Storage .....................................................................................239
         12.4.1 Identifier Registers (IDR0IDR3) ...................................................................................242
         12.4.2 IDR0IDR3 for Standard Identifier Mapping .................................................................244
         12.4.3 Data Segment Registers (DSR0-7) .................................................................................245
         12.4.4 Data Length Register (DLR) ...........................................................................................246
         12.4.5 Transmit Buffer Priority Register (TBPR) ......................................................................247
         12.4.6 Time Stamp Register (TSRHTSRL) .............................................................................247
12.5 Functional Description ...................................................................................................................248
         12.5.1 General ............................................................................................................................248
         12.5.2 Message Storage .............................................................................................................249
         12.5.3 Identifier Acceptance Filter .............................................................................................252
         12.5.4 Modes of Operation ........................................................................................................259
         12.5.5 Low-Power Options ........................................................................................................260
         12.5.6 Reset Initialization ..........................................................................................................266
         12.5.7 Interrupts .........................................................................................................................266
12.6 Initialization/Application Information ...........................................................................................268
         12.6.1 MSCAN initialization .....................................................................................................268
         12.6.2 Bus-Off Recovery ...........................................................................................................269

                                              Chapter 13
                           Serial Peripheral Interface (S08SPIV3)

13.1 Introduction ....................................................................................................................................271
         13.1.1 Features ...........................................................................................................................273
         13.1.2 Block Diagrams ..............................................................................................................273
         13.1.3 SPI Baud Rate Generation ..............................................................................................275

13.2 External Signal Description ...........................................................................................................276
         13.2.1 SPSCK -- SPI Serial Clock ............................................................................................276
         13.2.2 MOSI -- Master Data Out, Slave Data In ......................................................................276
         13.2.3 MISO -- Master Data In, Slave Data Out ......................................................................276
         13.2.4 SS -- Slave Select ...........................................................................................................276

13.3 Modes of Operation........................................................................................................................277
         13.3.1 SPI in Stop Modes ..........................................................................................................277

13.4 Register Definition .........................................................................................................................277
         13.4.1 SPI Control Register 1 (SPIC1) ......................................................................................277
         13.4.2 SPI Control Register 2 (SPIC2) ......................................................................................278
         13.4.3 SPI Baud Rate Register (SPIBR) ....................................................................................279
         13.4.4 SPI Status Register (SPIS) ..............................................................................................280
         13.4.5 SPI Data Register (SPID) ................................................................................................281

13.5 Functional Description ...................................................................................................................282
         13.5.1 SPI Clock Formats ..........................................................................................................282

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       15

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         13.5.2 SPI Interrupts ..................................................................................................................285
         13.5.3 Mode Fault Detection .....................................................................................................285

                                              Chapter 14
                      Serial Communications Interface (S08SCIV4)

14.1 Introduction ....................................................................................................................................287
         14.1.1 SCI2 Configuration Information .....................................................................................287
         14.1.2 Features ...........................................................................................................................289
         14.1.3 Modes of Operation ........................................................................................................289
         14.1.4 Block Diagram ................................................................................................................290

14.2 Register Definition .........................................................................................................................292
         14.2.1 SCI Baud Rate Registers (SCIxBDH, SCIxBDL) ..........................................................292
         14.2.2 SCI Control Register 1 (SCIxC1) ...................................................................................293
         14.2.3 SCI Control Register 2 (SCIxC2) ...................................................................................294
         14.2.4 SCI Status Register 1 (SCIxS1) ......................................................................................295
         14.2.5 SCI Status Register 2 (SCIxS2) ......................................................................................297
         14.2.6 SCI Control Register 3 (SCIxC3) ...................................................................................298
         14.2.7 SCI Data Register (SCIxD) .............................................................................................299

14.3 Functional Description ...................................................................................................................299
         14.3.1 Baud Rate Generation .....................................................................................................299
         14.3.2 Transmitter Functional Description ................................................................................300
         14.3.3 Receiver Functional Description .....................................................................................301
         14.3.4 Interrupts and Status Flags ..............................................................................................303
         14.3.5 Additional SCI Functions ...............................................................................................304

                                              Chapter 15
                               Real-Time Counter (S08RTCV1)

15.1 Introduction ....................................................................................................................................307
         15.1.1 RTC Clock Signal Names ...............................................................................................307
         15.1.2 Features ...........................................................................................................................309
         15.1.3 Modes of Operation ........................................................................................................309
         15.1.4 Block Diagram ................................................................................................................310

15.2 External Signal Description ...........................................................................................................310
15.3 Register Definition .........................................................................................................................310

         15.3.1 RTC Status and Control Register (RTCSC) ....................................................................311
         15.3.2 RTC Counter Register (RTCCNT) ..................................................................................312
         15.3.3 RTC Modulo Register (RTCMOD) ................................................................................312
15.4 Functional Description ...................................................................................................................312
         15.4.1 RTC Operation Example .................................................................................................313
15.5 Initialization/Application Information ...........................................................................................314

                MC9S08DV60 Series Data Sheet, Rev 3

16                                                   Freescale Semiconductor

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                                              Chapter 16
                        Timer Pulse-Width Modulator (S08TPMV3)

16.1 Introduction ....................................................................................................................................317
         16.1.1 Features ...........................................................................................................................319
         16.1.2 Modes of Operation ........................................................................................................319
         16.1.3 Block Diagram ................................................................................................................320

16.2 Signal Description ..........................................................................................................................322
         16.2.1 Detailed Signal Descriptions ...........................................................................................322

16.3 Register Definition .........................................................................................................................326
         16.3.1 TPM Status and Control Register (TPMxSC) ................................................................326
         16.3.2 TPM-Counter Registers (TPMxCNTH:TPMxCNTL) ....................................................327
         16.3.3 TPM Counter Modulo Registers (TPMxMODH:TPMxMODL) ....................................328
         16.3.4 TPM Channel n Status and Control Register (TPMxCnSC) ..........................................329
         16.3.5 TPM Channel Value Registers (TPMxCnVH:TPMxCnVL) ..........................................330

16.4 Functional Description ...................................................................................................................332
         16.4.1 Counter ............................................................................................................................332
         16.4.2 Channel Mode Selection .................................................................................................334

16.5 Reset Overview ..............................................................................................................................337
         16.5.1 General ............................................................................................................................337
         16.5.2 Description of Reset Operation .......................................................................................337

16.6 Interrupts ........................................................................................................................................337
         16.6.1 General ............................................................................................................................337
         16.6.2 Description of Interrupt Operation ..................................................................................338

16.7 The Differences from TPM v2 to TPM v3.....................................................................................339

                                              Chapter 17
                                      Development Support

17.1 Introduction ....................................................................................................................................345
         17.1.1 Forcing Active Background ............................................................................................345
         17.1.2 Features ...........................................................................................................................346

17.2 Background Debug Controller (BDC) ...........................................................................................346
         17.2.1 BKGD Pin Description ...................................................................................................347
         17.2.2 Communication Details ..................................................................................................348
         17.2.3 BDC Commands .............................................................................................................352
         17.2.4 BDC Hardware Breakpoint .............................................................................................354

17.3 On-Chip Debug System (DBG) .....................................................................................................355
         17.3.1 Comparators A and B ......................................................................................................355
         17.3.2 Bus Capture Information and FIFO Operation ...............................................................355
         17.3.3 Change-of-Flow Information ..........................................................................................356
         17.3.4 Tag vs. Force Breakpoints and Triggers .........................................................................356
         17.3.5 Trigger Modes .................................................................................................................357
         17.3.6 Hardware Breakpoints ....................................................................................................359

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       17

                         Subject to Change
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17.4 Register Definition .........................................................................................................................359
         17.4.1 BDC Registers and Control Bits .....................................................................................359
         17.4.2 System Background Debug Force Reset Register (SBDFR) ..........................................361
         17.4.3 DBG Registers and Control Bits .....................................................................................362

                                              Appendix A
                                    Electrical Characteristics

A.1 Introduction ...................................................................................................................................367
A.2 Parameter Classification ................................................................................................................367
A.3 Absolute Maximum Ratings ..........................................................................................................367
A.4 Thermal Characteristics .................................................................................................................368
A.5 ESD Protection and Latch-Up Immunity ......................................................................................370
A.6 DC Characteristics .........................................................................................................................371
A.7 Supply Current Characteristics ......................................................................................................373
A.8 Analog Comparator (ACMP) Electricals ......................................................................................374
A.9 ADC Characteristics ......................................................................................................................374
A.10 External Oscillator (XOSC) Characteristics .................................................................................378
A.11 MCG Specifications ......................................................................................................................379
A.12 AC Characteristics .........................................................................................................................381

         A.12.1 Control Timing ...............................................................................................................381
         A.12.2 Timer/PWM ....................................................................................................................382
         A.12.3 MSCAN ..........................................................................................................................383
         A.12.4 SPI ...................................................................................................................................384
A.13 Flash ..............................................................................................................................................387
A.14 EMC Performance .........................................................................................................................387
         A.14.1 Radiated Emissions .........................................................................................................388

                                              Appendix B
                           Timer Pulse-Width Modulator (TPMV2)

         B.0.1 Features ...........................................................................................................................389
         B.0.2 Block Diagram ................................................................................................................389
B.1 External Signal Description ...........................................................................................................391
         B.1.1 External TPM Clock Sources ..........................................................................................391
         B.1.2 TPMxCHn -- TPMx Channel n I/O Pins .......................................................................391
B.2 Register Definition .........................................................................................................................391
         B.2.1 Timer Status and Control Register (TPMxSC) ...............................................................392
         B.2.2 Timer Counter Registers (TPMxCNTH:TPMxCNTL) ...................................................393
         B.2.3 Timer Counter Modulo Registers (TPMxMODH:TPMxMODL) ..................................394
         B.2.4 Timer Channel n Status and Control Register (TPMxCnSC) .........................................395
         B.2.5 Timer Channel Value Registers (TPMxCnVH:TPMxCnVL) .........................................396
B.3 Functional Description ...................................................................................................................397
         B.3.1 Counter ............................................................................................................................397

                MC9S08DV60 Series Data Sheet, Rev 3

18                                                   Freescale Semiconductor

                Subject to Change
Section Number           Title                                Page

         B.3.2 Channel Mode Selection .................................................................................................398
         B.3.3 Center-Aligned PWM Mode ...........................................................................................400
B.4 TPM Interrupts ...............................................................................................................................401
         B.4.1 Clearing Timer Interrupt Flags .......................................................................................401
         B.4.2 Timer Overflow Interrupt Description ............................................................................401
         B.4.3 Channel Event Interrupt Description ..............................................................................402
         B.4.4 PWM End-of-Duty-Cycle Events ...................................................................................402

                                              Appendix C
                    Ordering Information and Mechanical Drawings

C.1 Ordering Information ....................................................................................................................403
         C.1.1 MC9S08DV60 Series Devices ........................................................................................403

C.2 Mechanical Drawings ....................................................................................................................403

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       19

                         Subject to Change
Chapter 1
Device Overview

Controller Area Network MC9S08DV60 Series devices provide significant value to customers for CAN
based applications requiring peripheral flexibility. MC9S08DV60 Series devices provide lower costs,
enhanced performance, higher quality, and upward pin and code compatibility with MC9S08DZ60 Series
devices.

1.1 Devices in the MC9S08DV60 Series

This data sheet covers members of the MC9S08DV60 Series of MCUs:
    MC9S08DV60
    MC9S08DV48
    MC9S08DV32
    MC9S08DV16

Table 1-1 summarizes the feature set available in the MC9S08DV60 Series.

t

                           Table 1-1. MC9S08DV60 Series Features by MCU and Pin Count

     Feature                 MC9S08DV60          MC9S08DV48           MC9S08DV32       MC9S08DV16
                                  62080               49152                33792            16896
Flash size
(bytes)                      3072                2048                   2048                1024
RAM size (bytes)
Pin quantity             64  48          32  64  48          32   64    48        32   48         32
ACMP1
ACMP2                                                        yes
ADC channels
DBG               yes yes1               no  yes yes1        no   yes yes1        no   yes        no
IIC
IRQ                      16  16          10  16  16          10   16    16        10   16         10
MCG
MSCAN                                                        yes
RTC
SCI1                                                         yes
SCI2
SPI                                                          yes
TPM1 channels
TPM2 channels                                                yes
XOSC
COP Watchdog                                                 yes

                                                             yes

                                                             yes

                             yes                 yes                    yes                 no

                                                             yes

                         6   6           4   6   6           4    6     6         4    6          4

                                                             2

                                                             yes

                                                             yes

                                   MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                               21
Chapter 1 Device Overview
      1 ACMP2O is not available.

1.2 MCU Block Diagram

Figure 1-1 is the MC9S08DV60 Series system-level block diagram.

    MC9S08DV60 Series Data Sheet, Rev 3

22                                                               Freescale Semiconductor
                                                                                        Chapter 1 Device Overview

         HCS08 CORE                                                                                 PTA7/PIA7/ADP7/IRQ
                                                                                                    PTA6/PIA6/ADP6
              CPU                                                                                   PTA5/PIA5/ADP5PORT A
                                                                                                    PTA4/PIA4/ADP4
BKGD/MS  BDC             BKP           ANALOG COMPARATOR       ACMP1O                               PTA3/PIA3/ADP3/ACMP1O
RESET                                            (ACMP1)       ACMP1-                               PTA2/PIA2/ADP2/ACMP1-
                                                               ACMP1+                               PTA1/PIA1/ADP1/ACMP1+
                                                                                                    PTA0/PIA0/ADP0/MCLK
         HCS08 SYSTEM CONTROL                                                   PORT B
                                                                                                    PTB7/PIB7/ADP15
         RESETS AND INTERRUPTS                                                                      PTB6/PIB6/ADP14
           MODES OF OPERATION                                                                       PTB5/PIB5/ADP13
           POWER MANAGEMENT                                                                         PTB4/PIB4/ADP12
                                                                                                    PTB3/PIB3/ADP11
         COP             LVD                                           8                            PTB2/PIB2/ADP10
                                                                                                    PTB1/PIB1/ADP9
                                  IRQ                                                               PTB0/PIB0/ADP8

         INT             IRQ                                   ADP7-ADP0                            PTC7
                                                               ADP15-ADP8                           PTC6
                                       16-CHANNEL,10-BIT                                            PTC5
VREFH                                  ANALOG-TO-DIGITAL                                            PTC4
VREFL                                  CONVERTER (ADC)                                              PTC3
VDDA                                                                                               PTC2
VSSA                                                                                               PTC1PORT C
                                                                                                    PTC0
            USER Flash                 6-CHANNEL TIMER/PWM     TPM1CH5 -
                                           MODULE (TPM1)                                            PTD7/PID7/TPM1CH5
         MC9S08DV60 = 60K                                      TPM1CH0 6                            PTD6/PID6/TPM1CH4
         MC9S08DV48 = 48K                                         TPM1CLK                           PTD5/PID5/TPM1CH3
         MC9S08DV32 = 32K                                                                           PTD4/PID4/TPM1CH2
         MC9S08DV16 = 16K              2-CHANNEL TIMER/PWM     TPM2CH1,                             PTD3/PID3/TPM1CH1PORT D
                                           MODULE (TPM2)                                            PTD2/PID2/TPM1CH0
                                                               TPM2CH0                              PTD1/PID1/TPM2CH1
                                                                  TPM2CLK                           PTD0/PID0/TPM2CH0

             USER RAM                     CONTROLLER AREA      RxCAN                                PTE7/RxD2/RXCANPORT E
         MC9S08DV60 = 3K                  NETWORK (MSCAN)      TXCAN                                PTE6/TxD2/TXCAN
                                                               MISO                                 PTE5/SDA/MISO
         DEBUG MODULE (DBG)               SERIAL PERIPHERAL    MOSI                                 PTE4/SCL/MOSI
                                       INTERFACE MODULE (SPI)  SPSCK                                PTE3/SPSCK
         REAL-TIME COUNTER (RTC)                               SS                                   PTE2/SS
                                       SERIAL COMMUNICATIONS   RxD1                                 PTE1/RxD1
VDD                                         INTERFACE (SCI1)   TxD1                                 PTE0/TxD1PORT F

VDD           VOLTAGE                  ANALOG COMPARATOR       ACMP2O                               PTF7
                                                  (ACMP2)      ACMP2-                               PTF6/ACMP2O
VSS           REGULATOR                                        ACMP2+                               PTF5/ACMP2-
                                             IIC MODULE (IIC)  SDA                                  PTF4/ACMP2+
VSS                                                            SCL                                  PTF3/TPM2CLK/SDA
                                       SERIAL COMMUNICATIONS   RxD2                                 PTF2/TPM1CLK/SCL
                                            INTERFACE (SCI2)   TxD2                                 PTF1/RxD2
                                                                                                    PTF0/TxD2
           MULTI-PURPOSE                                       XTAL             PORT G
         CLOCK GENERATOR                                       EXTAL                                PTG5
                                                                                                    PTG4
                 (MCG)                                                                              PTG3
                                                                                                    PTG2
         OSCILLATOR (XOSC)                                                                          PTG1/XTAL
                                                                                                    PTG0/EXTAL
- VREFH/VREFL internally connected to VDDA/VSSA in 48-pin and 32-pin packages
- VDD and VSS pins are each internally connected to two pads in 32-pin package  - Pin not connected in 48-pin and 32-pin packages
                                                                                - Pin not connected in 32-pin package
                                          Figure 1-1. MC9S08DV60 Block Diagram

                                       MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                 23
Chapter 1 Device Overview

Table 1-2 provides the functional version of the on-chip modules.

                                                         Table 1-2. Module Versions

                                              Module                                 Version

                           Central Processor Unit         (CPU)                          3
                                                                                         1
                           Multi-Purpose Clock Generator  (MCG)                          3
                                                                                         1
                           Analog Comparator              (ACMP)                         2
                                                                                         1
                           Analog-to-Digital Converter    (ADC)                          3
                                                                                         4
                           Inter-Integrated Circuit       (IIC)                          1
                                                                                        31
                           Freescale's CAN                (MSCAN)                        2

                           Serial Peripheral Interface    (SPI)

                           Serial Communications Interface (SCI)

                           Real-Time Counter              (RTC)

                           Timer Pulse Width Modulator    (TPM)

                           Debug Module                   (DBG)

                           1 3M05C and older masks have TPM version 2.

1.3 System Clock Distribution

Figure 1-2 shows a simplified clock connection diagram. Some modules in the MCU have selectable clock
inputs as shown. The clock inputs to the modules indicate the clock(s) that are used to drive the module
function.

The following are the clocks used in this MCU:
    BUSCLK -- The frequency of the bus is always half of MCGOUT.
    LPO -- Independent 1-kHz clock that can be selected as the source for the COP and RTC modules.
    MCGOUT -- Primary output of the MCG and is twice the bus frequency.
    MCGLCLK -- Development tools can select this clock source to speed up BDC communications
         in systems where BUSCLK is configured to run at a very slow frequency.
    MCGERCLK -- External reference clock can be selected as the RTC clock source. It can also be
         used as the alternate clock for the ADC and MSCAN.
    MCGIRCLK -- Internal reference clock can be selected as the RTC clock source.
    MCGFFCLK -- Fixed frequency clock can be selected as clock source for the TPM1 and TPM2.
    TPM1CLK -- External input clock source for TPM1.
    TPM2CLK -- External input clock source for TPM2.

                           MC9S08DV60 Series Data Sheet, Rev 3

24                                                                                            Freescale Semiconductor
                                                                                                                  Chapter 1 Device Overview

                                                                    TPM1CLK TPM2CLK

1 kHZ                        RTC                               COP  TPM1          TPM2  IIC         SCI1  SCI2    SPI
LPO

       MCGERCLK
       MCGIRCLK

MCG    MCGFFCLK          2                                               FFCLK*

       MCGOUT            2 BUSCLK
       MCGLCLK

XOSC

                 CPU                                                BDC                      ADC          MSCAN FLASH

EXTAL XTAL                                                                              ADC has min and max       Flash has frequency
                                                                                        frequency requirements.   requirements for program
   * The fixed frequency clock (FFCLK) is internally                                    See the ADC chapter       and erase operation. See
   synchronized to the bus clock and must not exceed one half                           and electricals appendix  the electricals appendix
   of the bus clock frequency.                                                          for details.              for details.

                         Figure 1-2. MC9S08DV60 System Clock Distribution Diagram

                                                               MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                                25
Chapter 1 Device Overview

                           MC9S08DV60 Series Data Sheet, Rev 3

26                                                              Freescale Semiconductor
Chapter 2
Pins and Connections

This section describes signals that connect to package pins. It includes pinout diagrams, recommended
system connections, and detailed discussions of signals.

2.1 Device Pin Assignment

This section shows the pin assignments for MC9S08DV60 Series MCUs in the available packages.

                         64 PTA6/PIA6/ADP6      62 PTA5/PIA5/ADP5  61 PTC4  60 PTB4/PIB4/ADP12  59 PTA4/PIA4/ADP4  VDDA  VREFH  VREFL  VSSA  54 PTA3/PIA3/ADP3/ACMP1O  53 PTB3/PIB3/ADP11  52 PTC3  51 PTA2/PIA2/ADP2/ACMP1-  50 PTB2/PIB2/ADP10  49 PTA1/PIA1/ADP1/ACMP1+
                            63 PTB5/PIB5/ADP13
   PTB6/PIB6/ADP14 1                                                                                               58    57     56     55                                                                                                                                   48 PTB1/PIB1/ADP9
                 PTC5 2                                                                                                                                                                                                                                                     47 PTC2
                                                                                                                   64-Pin
PTA7/PIA7/ADP7/IRQ 3                                                                                               LQFP                                                                                                                                                     46 PTA0/PIA0/ADP0/MCLK
                 PTC6 4                                                                                                                                                                                                                                                     45 PTC1

   PTB7/PIB7/ADP15 5                                                                                                                                                                                                                                                        44 PTB0/PIB0/ADP8
                 PTC7 6                                                                                                                                                                                                                                                     43 PTC0
                   VDD 7
                   VSS 8                                                                                                                                                                                                                                                    42 BKGD/MS
                                                                                                                                                                                                                                                                            41 PTD7/PID7/TPM1CH5
         PTG0/EXTAL 9                                                                                                                                                                                                                                                       40 PTD6/PID6/TPM1CH4
           PTG1/XTAL 10                                                                                                                                                                                                                                                     39 VDD
                RESET 11                                                                                                                                                                                                                                                    38 VSS
                                                                                                                                                                                                                                                                            37 PTF7
       PTF4/ACMP2+ 12                                                                                                                                                                                                                                                       36 PTD5/PID5/TPM1CH3
        PTF5/ACMP2- 13
       PTF6/ACMP2O 14                                                                                                                                                                                                                                                       35 PTD4/PID4/TPM1CH2

           PTE0/TxD1 15                                                                                                                                                                                                                                                     34 PTD3/PID3/TPM1CH1
           PTE1/RxD1 16
                         PTE2/SS 17                                                                                                                                                                                                                                         33 PTD2/PID2/TPM1CH0
                             PTE3/SPSCK 18
                                PTE4/SCL/MOSI 19
                                    PTE5/SDA/MISO 20

                                        PTG2 21
                                           PTG3 22
                                               PTF0/TxD2 23
                                                   PTF1/RxD2 24
                                                      PTF2/TPM1CLK/SCL 25
                                                          PTF3/TPM2CLK/SDA 26
                                                              PTG4 27
                                                                  PTG5 28
                                                                     PTE6/TxD2/TXCAN 29
                                                                         PTE7/RxD2/RXCAN 30
                                                                             PTD0/PID0/TPM2CH0 31
                                                                                PTD1/PID1/TPM2CH1 32

                                                Figure 2-1. 64-Pin LQFP

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                                                                                                                                                                                                             27
Chapter 2 Pins and Connections

                                48 PTA6/PIA6/ADP6                                                  36 PTB1/PIB1/ADP9
                                   47 PTB5/PIB5/ADP13                                              35 PTA0/PIA0/ADP0/MCLK
                                       46 PTA5/PIA5/ADP5                                           34 PTB0/PIB0/ADP8
                                          45 PTB4/PIB4/ADP12
                                               44 PTA4/PIA4/ADP4                                   33 BKGD/MS
                                                  43 VDDA/VREFH                                    32 PTD7/PID7/TPM1CH5
                                                      42 VSSA/VREFL                                31 PTD6/PID6/TPM1CH4
                                                          41 PTA3/PIA3/ADP3/ACMP1O
                                                              40 PTB3/PIB3/ADP11                   30 VDD
                                                                 39 PTA2/PIA2/ADP2/ACMP1-          29 VSS
                                                                     38 PTB2/PIB2/ADP10            28 PTD5/PID5/TPM1CH3
                                                                         37 PTA1/PIA1/ADP1/ACMP1+
       PTB6/PIB6/ADP14 1                                                                           27 PTD4/PID4/TPM1CH2
    PTA7/PIA7/ADP7/IRQ 2        48-Pin LQFP
                                                                                                   26 PTD3/PID3/TPM1CH1
       PTB7/PIB7/ADP15 3                                                                           25 PTD2/PID2/TPM1CH0
                       VDD 4
                       VSS 5

             PTG0/EXTAL 6
               PTG1/XTAL 7
                    RESET 8

           PTF4/ACMP2+ 9
            PTF5/ACMP2- 10

               PTE0/TxD1 11
               PTE1/RxD1 12
                                PTE2/SS 13
                                    PTE3/SPSCK 14
                                       PTE4/SCL/MOSI 15
                                           PTE5/SDA/MISO 16

                                              PTF0/TxD2 17
                                                  PTF1/RxD2 18
                                                      PTF2/TPM1CLK/SCL 19
                                                         PTF3/TPM2CLK/SDA 20
                                                             PTE6/TxD2/TXCAN 21
                                                                 PTE7/RxD2/RXCAN 22
                                                                     PTD0/PID0/TPM2CH0 23
                                                                        PTD1/PID1/TPM2CH1 24

                                VREFH and VREFL are internally connected to VDDA and VSSA, respectively.

                                               Figure 2-2. 48-Pin LQFP

                                MC9S08DV60 Series Data Sheet, Rev 3

28                                                                                                        Freescale Semiconductor
                                                                                                           Chapter 2 Pins and Connections

                                         PTA6/PIA6/ADP6
                                               PTA5/PIA5/ADP5
                                                      PTA4/PIA4/ADP4
                                                             VDDA/VREFH
                                                                   VSSA/VREFL
                                                                          PTA3/ADP3/ACMPO
                                                                                 PTA2/ADP2/ACMP-
                                                                                        PTA1/ADP1/ACMP+

                                         32                     25

PTA7/PIA7/ADP7/IRQ 1                         31 30 29 28 27 26                                             24 PTB1/PIB1/ADP9

                         VDD          2                         23 PTA0/PIA0/ADP0/MCLK
                                                                22 PTB0/PIB0/ADP8
                         VSS          3

                         PTG0/EXTAL   4      32-Pin LQFP        21 BKGD/MS
                                                                20 PTD5/PID5/TPM1CH3
                         PTG1/XTAL    5

                         RESET        6                         19 PTD4/PID4/TPM1CH2

                         PTE0/TxD1    7                         18 PTD3/PID3/TPM1CH1

                         PTE1/RxD1 8         10 11 12 13 14 15                                             17 PTD2/PID2/TPM1CH0

                                         9                      16

                                         PTE2/SS
                                                PTE3/SPSCK
                                                      PTE4/SCL/MOSI
                                                             PTE5/SDA/MISO
                                                                    PTE6/TxD2/TXCAN
                                                                           PTE7/RxD2/RXCAN
                                                                                 PTD0/PID0/TPM2CH0
                                                                                        PTD1/PID1/TPM2CH1

                         VREFH and VREFL are internally connected to VDDA and VSSA, respectively.

                                        Figure 2-3. 32-Pin LQFP

                                      MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                                          29
Chapter 2 Pins and Connections

2.2 Recommended System Connections

Figure 2-4 shows pin connections that are common to MC9S08DV60 Series application systems.

                                                                           MC9S08DV60        PTA0/PIA0/ADP0/MCLK
                                                               VDD                           PTA1/PIA1/ADP1/ACMP1+
                                                                                             PTA2/PIA2/ADP2/ACMP1-
              +      CBLK +                     CBY                                          PTA3/PIA3/ADP3/ACMP1O
                     10 F                       0.1 F                                        PTA4/PIA4/ADP4
        5V                                                                                   PTA5/PIA5/ADP5
                                                CBY                                          PTA6/PIA6/ADP6
        SYSTEM                                  0.1 F          VSS                PORT       PTA7/PIA7/ADP7/IRQ
        POWER                                                                       A
                                                               VDDA                          PTB0/PIB0/ADP8
                                                               VREFH    IRQ                  PTB1/PIB1/ADP9
                                                                                             PTB2/PIB2/ADP10
                                                               VREFL                         PTB3/PIB3/ADP11
                                                               VSSA                          PTB4/PIB4/ADP12
                                                                                             PTB5/PIB5/ADP13
          BACKGROUND HEADER                                    BKGD/MS                 PORT  PTB6/PIB6/ADP14
                                                               RESET                     B   PTB7/PIB7/ADP15
    VDD
                                            VDD                                        PORT  PTC0
                                                  4.7 k10 k                             C   PTC1
                                                                                             PTC2
    OPTIONAL                                    0.1 F                                        PTC3
     MANUAL                                                                                  PTC4
      RESET                                                                                  PTC5
                                                                                             PTC6
                     RF                     RS                                               PTC7

    C1           X1                     C2                                                   PTD0/PID0/TPM2CH0
                                                                                             PTD1/PID1/TPM2CH1
NOTES:                                           PTG0/EXTAL    PORT                    PORT  PTD2/PID2/TPM1CH0
       1. External crystal circuit not          PTG1/XTAL        G                       D   PTD3/PID3/TPM1CH1
            required if using the                                                            PTD4/PID4/TPM1CH2
            internal clock option.                      PTG2   PORT                    PORT  PTD5/PID5/TPM1CH3
       2. RESET pin can only be                         PTG3     F                       E   PTD6/PID6/TPM1CH4
            used to reset into user                     PTG4                                 PTD7/PID7/TPM1CH5
            mode, you can not enter                     PTG5
            BDM using RESET pin.                                                             PTE0/TxD1
            BDM can be entered by                  PTF0/TxD2                                 PTE1/RxD1
            holding MS low during                  PTF1/RxD2                                 PTE2/SS
            POR or writing a 1 to       PTF2/TPM1CLK/SCL                                     PTE3/SPSCK
            BDFR in SBDFR with MS       PTF3/TPM2CLK/SDA                                     PTE4/SCL/MOSI
            low after issuing BDM              PTF4/ACMP2+                                   PTE5/SDA/MISO
            command.                           PTF5/ACMP2                                   PTE6/TxD2/TXCAN
       3. RC filter on RESET pin              PTF6/ACMP2O                                    PTE7/RxD2/RXCAN
            recommended for noisy
            environments.                                PTF7
       4. For 32-pin and 48-pin
            packages: VDDA and VSSA
            are double bonded to
            VREFH and VREFL
            respectively.

              Figure 2-4. Basic System Connections (Shown in 64-Pin Package)

                                                MC9S08DV60 Series Data Sheet, Rev 3

30                                                                                           Freescale Semiconductor
                                                                                                                                                Chapter 2 Pins and Connections

2.2.1 Power

VDD and VSS are the primary power supply pins for the MCU. This voltage source supplies power to all
I/O buffer circuitry and to an internal voltage regulator. The internal voltage regulator provides regulated
lower-voltage source to the CPU and other internal circuitry of the MCU.

Typically, application systems have two separate capacitors across the power pins. In this case, there
should be a bulk electrolytic capacitor, such as a 10-F tantalum capacitor, to provide bulk charge storage
for the overall system and a 0.1-F ceramic bypass capacitor located as near to the MCU power pins as
practical to suppress high-frequency noise. The MC9S08DV60 Series has two VDD pins except on the
32-pin package. Each pin must have a bypass capacitor for best noise suppression.

VDDA and VSSA are the analog power supply pins for the MCU. This voltage source supplies power to the
ADC module. A 0.1-F ceramic bypass capacitor should be located as near to the MCU power pins as
practical to suppress high-frequency noise.

2.2.2 Oscillator

Immediately after reset, the MCU uses an internally generated clock provided by the multi-purpose clock
generator (MCG) module. For more information on the MCG, see Chapter 8, "Multi-Purpose Clock
Generator (S08MCGV1)."

The oscillator (XOSC) in this MCU is a Pierce oscillator that can accommodate a crystal or ceramic
resonator. Rather than a crystal or ceramic resonator, an external oscillator can be connected to the EXTAL
input pin.

Refer to Figure 2-4 for the following discussion. RS (when used) and RF should be low-inductance
resistors such as carbon composition resistors. Wire-wound resistors and some metal film resistors have
too much inductance. C1 and C2 normally should be high-quality ceramic capacitors that are specifically
designed for high-frequency applications.

RF is used to provide a bias path to keep the EXTAL input in its linear range during crystal startup; its value
is not generally critical. Typical systems use 1 M to 10 M. Higher values are sensitive to humidity, and
lower values reduce gain and (in extreme cases) could prevent startup.

C1 and C2 are typically in the 5-pF to 25-pF range and are chosen to match the requirements of a specific
crystal or resonator. Be sure to take into account printed circuit board (PCB) capacitance and MCU pin
capacitance when selecting C1 and C2. The crystal manufacturer typically specifies a load capacitance
which is the series combination of C1 and C2 (which are usually the same size). As a first-order
approximation, use 10 pF as an estimate of combined pin and PCB capacitance for each oscillator pin
(EXTAL and XTAL).

2.2.3 RESET

RESET is a dedicated pin with a pull-up device built in. It has input hysteresis, a high current output driver,
and no output slew rate control. Internal power-on reset and low-voltage reset circuitry typically make
external reset circuitry unnecessary. This pin is normally connected to the standard 6-pin background
debug connector so a development system can directly reset the MCU system. If desired, a manual external
reset can be added by supplying a simple switch to ground (pull reset pin low to force a reset).

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       31
Chapter 2 Pins and Connections

Whenever any reset is initiated (whether from an external signal or from an internal system), the RESET
pin is driven low for about 34 bus cycles. The reset circuitry decodes the cause of reset and records it by
setting a corresponding bit in the system reset status register (SRS).

2.2.4 Background / Mode Select (BKGD/MS)

While in reset, the BKGD/MS pin functions as a mode select pin. Immediately after reset rises, the pin
functions as the background pin and can be used for background debug communication. While functioning
as a background or mode select pin, the pin includes an internal pull-up device, input hysteresis, a standard
output driver, and no output slew rate control.

If nothing is connected to this pin, the MCU will enter normal operating mode at the rising edge of reset.
If a debug system is connected to the 6-pin standard background debug header, it can hold BKGD low
during the rising edge of reset which forces the MCU to active background mode.

The BKGD/MS pin is used primarily for background debug controller (BDC) communications using a
custom protocol that uses 16 clock cycles of the target MCU's BDC clock per bit time. The target MCU's
BDC clock could be as fast as the bus clock rate, so there should never be any significant capacitance
connected to the BKGD/MS pin that could interfere with background serial communications.

Although the BKGD/MS pin is a pseudo open-drain pin, the background debug communication protocol
provides brief, actively driven, high speedup pulses to ensure fast rise times. Small capacitances from
cables and the absolute value of the internal pull-up device play almost no role in determining rise and fall
times on the BKGD/MS pin.

2.2.5 ADC Reference Pins (VREFH, VREFL)

The VREFH and VREFL pins are the voltage reference high and voltage reference low inputs, respectively,
for the ADC module.

2.2.6 General-Purpose I/O and Peripheral Ports

The MC9S08DV60 Series series of MCUs support up to 53 general-purpose I/O pins and 1 input-only pin,
which are shared with on-chip peripheral functions (timers, serial I/O, ADC, MSCAN, etc.).

When a port pin is configured as a general-purpose output or a peripheral uses the port pin as an output,
software can select one of two drive strengths and enable or disable slew rate control. When a port pin is
configured as a general-purpose input or a peripheral uses the port pin as an input, software can enable a
pull-up device. Immediately after reset, all of these pins are configured as high-impedance general-purpose
inputs with internal pull-up devices disabled.

When an on-chip peripheral system is controlling a pin, data direction control bits still determine what is
read from port data registers even though the peripheral module controls the pin direction by controlling
the enable for the pin's output buffer. For information about controlling these pins as general-purpose I/O
pins, see Chapter 6, "Parallel Input/Output Control."

    MC9S08DV60 Series Data Sheet, Rev 3

32                                       Freescale Semiconductor
                                                                                                                    Chapter 2 Pins and Connections

                                         NOTE
To avoid extra current drain from floating input pins, the reset initialization
routine in the application program should either enable on-chip pull-up
devices or change the direction of unused or non-bonded pins to outputs so
they do not float.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       33
   Chapter 2 Pins and Connections

                                   Table 2-1. Pin Availability by Package Pin-Count

3

          Pin    <-- Lowest Priority --> Highest        Pin    <-- Lowest Priority --> Highest
       Number                                        Number

       64 48 32        Port        Alt 1    Alt 2    64 48 32        Port              Alt 1      Alt 2
                 Pin/Interrupt                                 Pin/Interrupt                  TPM1CH0
                                                                                              TPM1CH1
       1 1 -- PTB6 PIB6            ADP14             33 25 17 PTD2               PID2         TPM1CH2
       2 -- -- PTC5                                  34 26 18 PTD3               PID3         TPM1CH3
       3 2 1 PTA7 PIA7             ADP7     IRQ      35 27 19 PTD4               PID4
       4 -- -- PTC6                                  36 28 20 PTD5               PID5         VSS
       5 3 -- PTB7 PIB7            ADP15             37 -- -- PTF7                            VDD
       6 -- -- PTC7                                  38 29 --                    PID6         TPM1CH4
       742                         EXTAL    VDD      39 30 --                    PID7  BKGD   TPM1CH5
       853                         XTAL     VSS      40 31 -- PTD6                            MS
       9 6 4 PTG0                                    41 32 -- PTD7               PIB0  ADP8
       10 7 5 PTG1                 TxD1     RESET    42 33 21                    PIA0         MCLK
       11 8 6                      RxD12    ACMP2+   43 -- -- PTC0               PIB1  ADP0
       12 9 -- PTF4                         ACMP2-   44 34 22 PTB0               PIA1         ACMP1+1
       13 10 -- PTF5               SCL3     ACMP2O   45 -- -- PTC1               PIB2  ADP9
       14 -- -- PTF6               SDA3              46 35 23 PTA0               PIA2  ADP11  ACMP1-1
       15 11 7 PTE0                         SS       47 -- -- PTC2               PIB3  ADP10
       16 12 8 PTE12                        SPSCK    48 36 24 PTB1               PIA3  ADP21  ACMP1O
       17 13 9 PTE2                         MOSI     49 37 25 PTA1                            VSSA
       18 14 10 PTE3                        MISO     50 38 -- PTB2               PIA4  ADP11  VREFL
       19 15 11 PTE4                                 51 39 26 PTA2               PIB4  ADP3   VREFH
       20 16 12 PTE5               TPM1CLK  TxD24    52 -- -- PTC3               PIA5         VDDA
       21 -- -- PTG2               TPM2CLK  RxD24    53 40 -- PTB3               PIB5  ADP4
       22 -- -- PTG3                        SCL3     54 41 27 PTA3               PIA6  ADP12
       23 17 -- PTF0                        SDA3     55
       24 18 -- PTF1                                                                   ADP5
       25 19 -- PTF2               TxD24    TXCAN         42 28                        ADP13
       26 20 -- PTF3               RxD24    RxCAN    56                                ADP6
       27 -- -- PTG4                        TPM2CH0  57
       28 -- -- PTG5                        TPM2CH1
       29 21 13 PTE6                                      43 29
       30 22 14 PTE7                                 58
       31 23 15 PTD0 PID0                            59 44 30 PTA4
       32 24 16 PTD1 PID1                            60 45 -- PTB4
                                                     61 -- -- PTC4
                                                     62 46 31 PTA5
                                                     63 47 -- PTB5
                                                     64 48 32 PTA6

1. If both of these analog modules are enabled, they both will have access to the pin.

2. Pin does not contain a clamp diode to VDD and should not be driven above VDD. The voltage measured on this pin when internal
   pull-up is enabled may be as low as VDD 0.7 V. The internal gates connected to this pin are pulled to VDD.

3. The IIC module pins can be repositioned using IICPS bit in the SOPT1 register. The default reset locations are on PTF2 and PTF3.

4. The SCI2 module pins can be repositioned using SCI2PS bit in the SOPT1 register. The default reset locations are on PTF0 and
   PTF1.

                                            MC9S08DV60 Series Data Sheet, Rev 3

   34                                                                                  Freescale Semiconductor
Chapter 3
Modes of Operation

3.1 Introduction

The operating modes of the MC9S08DV60 Series are described in this chapter. Entry into each mode, exit
from each mode, and functionality while in each of the modes are described.

3.2 Features

    Active background mode for code development
    Wait mode -- CPU shuts down to conserve power; system clocks are running and full regulation

         is maintained
    Stop modes -- System clocks are stopped and voltage regulator is in standby

         -- Stop3 -- All internal circuits are powered for fast recovery
         -- Stop2 -- Partial power down of internal circuits; RAM content is retained

3.3 Run Mode

This is the normal operating mode for the MC9S08DV60 Series. This mode is selected when the
BKGD/MS pin is high at the rising edge of reset. In this mode, the CPU executes code from internal
memory with execution beginning at the address fetched from memory at 0xFFFE0xFFFF after reset.

3.4 Active Background Mode

The active background mode functions are managed through the background debug controller (BDC) in
the HCS08 core. The BDC, together with the on-chip debug module (DBG), provide the means for
analyzing MCU operation during software development.

Active background mode is entered in any of five ways:
    When the BKGD/MS pin is low at the rising edge of reset
    When a BACKGROUND command is received through the BKGD/MS pin
    When a BGND instruction is executed
    When encountering a BDC breakpoint
    When encountering a DBG breakpoint

After entering active background mode, the CPU is held in a suspended state waiting for serial background
commands rather than executing instructions from the user application program.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       35
Chapter 3 Modes of Operation

Background commands are of two types:
    Non-intrusive commands, defined as commands that can be issued while the user program is
         running. Non-intrusive commands can be issued through the BKGD/MS pin while the MCU is in
         run mode; non-intrusive commands can also be executed when the MCU is in the active
         background mode. Non-intrusive commands include:
         -- Memory access commands
         -- Memory-access-with-status commands
         -- BDC register access commands
         -- The BACKGROUND command
    Active background commands, which can only be executed while the MCU is in active background
         mode. Active background commands include commands to:
         -- Read or write CPU registers
         -- Trace one user program instruction at a time
         -- Leave active background mode to return to the user application program (GO)

The active background mode is used to program a bootloader or user application program into the Flash
program memory before the MCU is operated in run mode for the first time. When the MC9S08DV60
Series is shipped from the Freescale Semiconductor factory, the Flash program memory is erased by
default unless specifically noted so there is no program that could be executed in run mode until the Flash
memory is initially programmed. The active background mode can also be used to erase and reprogram
the Flash memory after it has been previously programmed.

For additional information about the active background mode, refer to the Development Support chapter.

3.5 Wait Mode

Wait mode is entered by executing a WAIT instruction. Upon execution of the WAIT instruction, the CPU
enters a low-power state in which it is not clocked. The I bit in CCR is cleared when the CPU enters the
wait mode, enabling interrupts. When an interrupt request occurs, the CPU exits the wait mode and
resumes processing, beginning with the stacking operations leading to the interrupt service routine.

While the MCU is in wait mode, there are some restrictions on which background debug commands can
be used. Only the BACKGROUND command and memory-access-with-status commands are available
when the MCU is in wait mode. The memory-access-with-status commands do not allow memory access,
but they report an error indicating that the MCU is in either stop or wait mode. The BACKGROUND
command can be used to wake the MCU from wait mode and enter active background mode.

    MC9S08DV60 Series Data Sheet, Rev 3

36                                       Freescale Semiconductor
                                                                                         Chapter 3 Modes of Operation

3.6 Stop Modes

One of two stop modes is entered upon execution of a STOP instruction when the STOPE bit in SOPT1
register is set. In both stop modes, all internal clocks are halted. The MCG module can be configured to
leave the reference clocks running. See Chapter 8, "Multi-Purpose Clock Generator (S08MCGV1)," for
more information.

Table 3-1 shows all of the control bits that affect stop mode selection and the mode selected under various
conditions. The selected mode is entered following the execution of a STOP instruction.

                                                      Table 3-1. Stop Mode Selection

STOPE ENBDM 1 LVDE LVDSE PPDC                                                 Stop Mode

0  x                     x               x Stop modes disabled; illegal opcode reset if STOP instruction executed

1  1                     x               x Stop3 with BDM enabled 2

1  0  Both bits must be 1 x Stop3 with voltage regulator active

1  0                     Either bit a 0  0 Stop3

1  0                     Either bit a 0  1 Stop2

1 ENBDM is located in the BDCSCR, which is only accessible through BDC commands, see Section 17.4.1.1, "BDC Status and
   Control Register (BDCSCR)".

2 When in Stop3 mode with BDM enabled, The SIDD will be near RIDD levels because internal clocks are enabled.

3.6.1 Stop3 Mode

Stop3 mode is entered by executing a STOP instruction under the conditions as shown in Table 3-1. The
states of all of the internal registers and logic, RAM contents, and I/O pin states are maintained.

Exit from stop3 is done by asserting RESET or an asynchronous interrupt pin. The asynchronous interrupt
pins are IRQ, PIA0PIA7, PIB0PIB7, and PID0PID7. Exit from stop3 can also be done by the
low-voltage detect (LVD) reset, low-voltage warning (LVW) interrupt, ADC conversion complete
interrupt, real-time clock (RTC) interrupt, MSCAN wake-up interrupt, or SCI receiver interrupt.

If stop3 is exited by means of the RESET pin, the MCU will be reset and operation will resume after
fetching the reset vector. Exit by means of an interrupt will result in the MCU fetching the appropriate
interrupt vector.

3.6.1.1 LVD Enabled in Stop3 Mode

The LVD system is capable of generating either an interrupt or a reset when the supply voltage drops below
the LVD voltage. If the LVD is enabled in stop (LVDE and LVDSE bits in SPMSC1 both set) at the time
the CPU executes a STOP instruction, then the voltage regulator remains active during stop mode.

For the ADC to operate the LVD must be left enabled when entering stop3.

                                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                  37
Chapter 3 Modes of Operation

3.6.1.2 Active BDM Enabled in Stop3 Mode

Entry into the active background mode from run mode is enabled if ENBDM in BDCSCR is set. This
register is described in Chapter 17, "Development Support." If ENBDM is set when the CPU executes a
STOP instruction, the system clocks to the background debug logic remain active when the MCU enters
stop mode. Because of this, background debug communication remains possible. In addition, the voltage
regulator does not enter its low-power standby state but maintains full internal regulation.

Most background commands are not available in stop mode. The memory-access-with-status commands
do not allow memory access, but they report an error indicating that the MCU is in either stop or wait
mode. The BACKGROUND command can be used to wake the MCU from stop and enter active
background mode if the ENBDM bit is set. After entering background debug mode, all background
commands are available.

3.6.2 Stop2 Mode

Stop2 mode is entered by executing a STOP instruction under the conditions as shown in Table 3-1. Most
of the internal circuitry of the MCU is powered off in stop2 with the exception of the RAM. Upon entering
stop2, all I/O pin control signals are latched so that the pins retain their states during stop2.

Exit from stop2 is performed by asserting RESET. On 3M05C or older masksets only, exit from stop2 can
also be performed by asserting PTA7/ADP7/IRQ.

                                                           NOTE
                  On 3M05C or older masksets only, PTA7/ADP7/IRQ is an active low
                  wake-up and must be configured as an input prior to executing a STOP
                  instruction to avoid an immediate exit from stop2. PTA7/ADP7/IRQ can be
                  disabled as a wake-up if it is configured as a high driven output. For lowest
                  power consumption in stop2, this pin should not be left open when
                  configured as input (enable the internal pullup; or tie an external
                  pullup/down device; or set pin as output).

In addition, the real-time counter (RTC) can wake the MCU from stop2, if enabled.

Upon wake-up from stop2 mode, the MCU starts up as from a power-on reset (POR):
    All module control and status registers are reset
    The LVD reset function is enabled and the MCU remains in the reset state if VDD is below the LVD
         trip point (low trip point selected due to POR)
    The CPU takes the reset vector

In addition to the above, upon waking up from stop2, the PPDF bit in SPMSC2 is set. This flag is used to
direct user code to go to a stop2 recovery routine. PPDF remains set and the I/O pin states remain latched
until a 1 is written to PPDACK in SPMSC2.

    MC9S08DV60 Series Data Sheet, Rev 3

38                                       Freescale Semiconductor
                                                                                                                                                   Chapter 3 Modes of Operation

To maintain I/O states for pins that were configured as general-purpose I/O before entering stop2, the user
must restore the contents of the I/O port registers, which have been saved in RAM, to the port registers
before writing to the PPDACK bit. If the port registers are not restored from RAM before writing to
PPDACK, then the pins will switch to their reset states when PPDACK is written.

For pins that were configured as peripheral I/O, the user must reconfigure the peripheral module that
interfaces to the pin before writing to the PPDACK bit. If the peripheral module is not enabled before
writing to PPDACK, the pins will be controlled by their associated port control registers when the I/O
latches are opened.

3.6.3 On-Chip Peripheral Modules in Stop Modes

When the MCU enters any stop mode, system clocks to the internal peripheral modules are stopped. Even
in the exception case (ENBDM = 1), where clocks to the background debug logic continue to operate,
clocks to the peripheral systems are halted to reduce power consumption. Refer to Section 3.6.2, "Stop2
Mode" and Section 3.6.1, "Stop3 Mode" for specific information on system behavior in stop modes.

                                     Table 3-2. Stop Mode Behavior

                                                     Mode

                         Peripheral

                                     Stop2                                Stop3

CPU                                  Off                                  Standby

RAM                                  Standby                              Standby

Flash                                Off                                  Standby

Parallel Port Registers              Off                                  Standby

ACMP                                 Off                                  Off
ADC
                                     Off                                  Optionally On1

IIC                                  Off                                  Standby
MCG
                                     Off                                  Optionally On2

MSCAN                                       Off                               Standby
RTC                                  Optionally On3                       Optionally On3

SCI                                  Off                                  Standby

SPI                                  Off                                  Standby

TPM                                  Off                                  Standby
Voltage Regulator
XOSC                                 Off                                  Optionally On4

                                     Off                                  Optionally On5

I/O Pins                             States Held                           States Held
BDM                                       Off6                            Optionally On
LVD/LVW                                   Off7                            Optionally On

1 Requires the asynchronous ADC clock and LVD to be enabled, else in standby.
2 IRCLKEN and IREFSTEN set in MCGC1, else in standby.
3 Requires the RTC to be enabled, else in standby.
4 Requires the LVD or BDC to be enabled.

                                     MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                   39
Chapter 3 Modes of Operation

                           5 ERCLKEN and EREFSTEN set in MCGC2 for, else in standby. For high frequency
                               range (RANGE in MCGC2 set) requires the LVD to also be enabled in stop3.

                           6 If ENBDM is set when entering stop2, the MCU will actually enter stop3.
                           7 If LVDSE is set when entering stop2, the MCU will actually enter stop3.

    MC9S08DV60 Series Data Sheet, Rev 3

40                                       Freescale Semiconductor
Chapter 4
Memory

4.1 MC9S08DV60 Series Memory Map

On-chip memory in the MC9S08DV60 Series consists of RAM and Flash program memory for nonvolatile
data storage, and I/O and control/status registers. The registers are divided into three groups:

    Direct-page registers (0x0000 through 0x007F)
    High-page registers (0x1800 through 0x18FF)
    Nonvolatile registers (0xFFB0 through 0xFFBF)

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       41
Chapter 4 Memory

    0x0000                    0x0000                    0x0000                    0x0000
      DIRECT PAGE REGISTERS     DIRECT PAGE REGISTERS     DIRECT PAGE REGISTERS
                                                                                    DIRECT PAGE REGISTERS
    0x007F 128 BYTES          0x007F 128 BYTES          0x007F 128 BYTES          0x007F 128 BYTES
    0x0080                    0x0080                    0x0080
                                                                                  0x0080
                       RAM                       RAM                       RAM                       RAM
                  3072 BYTES                2048 BYTES                2048 BYTES
                                                                                  0x047F 1024 BYTES
    0x0C7F                    0x087F                    0x087F                    0x0480
    0x0C80                    0x0880                    0x0880

        FLASH                    UNIMPLEMENTED          UNIMPLEMENTED             UNIMPLEMENTED
    2944 BYTES                       3968 BYTES             3968 BYTES                4992 BYTES

    0x17FF                    0x17FF                    0x17FF                    0x17FF
    0x1800                    0x1800                    0x1800                    0x1800

       HIGH PAGE REGISTERS       HIGH PAGE REGISTERS       HIGH PAGE REGISTERS       HIGH PAGE REGISTERS
                   256 BYTES                 256 BYTES                 256 BYTES                 256 BYTES

    0x18FF                    0x18FF                    0x18FF                    0x18FF
    0x1900                    0x1900                    0x1900                    0x1900

         FLASH                         UNIMPLEMENTED             UNIMPLEMENTED             UNIMPLEMENTED
    59136 BYTES                            9984 BYTES              25344 BYTES               42240 BYTES

                              0x3FFF                    0x7BFF                    0xBDFF
                              0x4000                    0x7C00                    0xBE00

                                               FLASH                     FLASH                     FLASH
                                          49152 BYTES               33792 BYTES               16896 BYTES

    0xFFFF                    0xFFFF                    0xFFFF                    0xFFFF
                  9S08DV60                  9S08DV48                  9S08DV32                  9S08DV16

                              Figure 4-1. MC9S08DV60 Series Memory Map

4.2 Reset and Interrupt Vector Assignments

Table 4-1 shows address assignments for reset and interrupt vectors. The vector names shown in this table
are the labels used in the MC9S08DV60 Series equate file provided by Freescale Semiconductor.

                                 Table 4-1. Reset and Interrupt Vectors

                       Address                              Vector                Vector Name
                     (High/Low)
                                                            ACMP2                    Vacmp2
                  0xFFC0:0xFFC1                             ACMP1                    Vacmp1
                  0xFFC2:0xFFC3                       MSCAN Transmit                  Vcantx
                  0xFFC4:0xFFC5                       MSCAN Receive                   Vcanrx
                  0xFFC6:0xFFC7                        MSCAN errors                  Vcanerr
                  0xFFC8:0xFFC9                       MSCAN wake up                  Vcanwu
                  0xFFCA:0xFFCB
                  0xFFCC:0xFFCD                               RTC                       Vrtc

                                 MC9S08DV60 Series Data Sheet, Rev 3

42                                                                                Freescale Semiconductor
     Address             Table 4-1. Reset and Interrupt Vectors                           Chapter 4 Memory
   (High/Low)
                                                    Vector        Vector Name
0xFFCE:0xFFCF
0xFFD0:0xFFD1                                         IIC               Viic
0xFFD2:0xFFD3                                ADC Conversion            Vadc
0xFFD4:0xFFD5                             Port A, Port B, Port D       Vport
0xFFD6:0xFFD7                                                         Vsci2tx
0xFFD8:0xFFD9                                  SCI2 Transmit          Vsci2rx
0xFFDA:0xFFDB                                  SCI2 Receive          Vsci2err
0xFFDC:0xFFDD                                                         Vsci1tx
0xFFDE:0xFFDF                                    SCI2 Error           Vsci1rx
0xFFE0:0xFFE1                                  SCI1 Transmit         Vsci1err
0xFFE2:0xFFE3                                  SCI1 Receive             Vspi
0xFFE4:0xFFE5                                                       Vtpm2ovf
0xFFE6:0xFFE7                                    SCI1 Error         Vtpm2ch1
0xFFE8:0xFFE9                                         SPI           Vtpm2ch0
0xFFEA:0xFFEB                                                       Vtpm1ovf
0xFFEC:0xFFED                                 TPM2 Overflow         Vtpm1ch5
0xFFEE:0xFFEF                                TPM2 Channel 1         Vtpm1ch4
0xFFF0:0xFFF1                                TPM2 Channel 0         Vtpm1ch3
0xFFF2:0xFFF3                                 TPM1 Overflow         Vtpm1ch2
0xFFF4:0xFFF5                                TPM1 Channel 5         Vtpm1ch1
0xFFF6:0xFFF7                                TPM1 Channel 4         Vtpm1ch0
0xFFF8:0xFFF9                                TPM1 Channel 3             Vlol
0xFFFA:0xFFFB                                TPM1 Channel 2             Vlvd
0xFFFC:0xFFFD                                TPM1 Channel 1             Virq
0xFFFE:0xFFFF                                TPM1 Channel 0             Vswi
                                            MCG Loss of lock          Vreset
                                           Low-Voltage Detect

                                                      IRQ
                                                     SWI
                                                    Reset

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                           43
Chapter 4 Memory

4.3 Register Addresses and Bit Assignments

The registers in the MC9S08DV60 Series are divided into these groups:

    Direct-page registers are located in the first 128 locations in the memory map; these are accessible
         with efficient direct addressing mode instructions.

    High-page registers are used much less often, so they are located above 0x1800 in the memory
         map. This leaves more room in the direct page for more frequently used registers and RAM.

    The nonvolatile register area consists of a block of 16 locations in Flash memory at
         0xFFB00xFFBF. Nonvolatile register locations include:
         -- NVPROT and NVOPT are loaded into working registers at reset
         -- An 8-byte backdoor comparison key that optionally allows a user to gain controlled access to
             secure memory

        Because the nonvolatile register locations are Flash memory, they must be erased and programmed
        like other Flash memory locations.

Direct-page registers can be accessed with efficient direct addressing mode instructions. Bit manipulation
instructions can be used to access any bit in any direct-page register. Table 4-2 is a summary of all
user-accessible direct-page registers and control bits.

The direct page registers in Table 4-2 can use the more efficient direct addressing mode, which requires
only the lower byte of the address. Because of this, the lower byte of the address in column one is shown
in bold text. In Table 4-3 and Table 4-5, the whole address in column one is shown in bold. In Table 4-2,
Table 4-3, and Table 4-5, the register names in column two are shown in bold to set them apart from the
bit names to the right. Cells that are not associated with named bits are shaded. A shaded cell with a 0
indicates this unused bit always reads as a 0. Shaded cells with dashes indicate unused or reserved bit
locations that could read as 1s or 0s.

    MC9S08DV60 Series Data Sheet, Rev 3

44                                       Freescale Semiconductor
                                                                                    Chapter 4 Memory

                         Table 4-2. Direct-Page Register Summary (Sheet 1 of 3)

Address  Register        Bit 7     6            5      4       3              2     1       Bit 0
          Name

0x0000 PTAD               PTAD7    PTAD6        PTAD5   PTAD4  PTAD3    PTAD2        PTAD1   PTAD0
                         PTADD7                        PTADD4                       PTADD1  PTADD0
0x0001 PTADD              PTBD7    PTADD6 PTADD5        PTBD4  PTADD3 PTADD2         PTBD1   PTBD0
                         PTBDD7                        PTBDD4                       PTBDD1  PTBDD0
0x0002 PTBD               PTCD7    PTBD6 PTBD5          PTCD4  PTBD3 PTBD2           PTCD1   PTCD0
                         PTCDD7                        PTCDD4                       PTCDD1  PTCDD0
0x0003 PTBDD              PTDD7    PTBDD6 PTBDD5        PTDD4  PTBDD3 PTBDD2         PTDD1   PTDD0
                         PTDDD7                        PTDDD4                       PTDDD1  PTDDD0
0x0004 PTCD               PTED7    PTCD6 PTCD5          PTED4  PTCD3 PTCD2           PTED1   PTED0
                         PTEDD7                        PTEDD4                       PTEDD1  PTEDD0
0x0005 PTCDD              PTFD7    PTCDD6 PTCDD5        PTFD4  PTCDD3 PTCDD2         PTFD1   PTFD0
                         PTFDD7                        PTFDD4                       PTFDD1  PTFDD0
0x0006 PTDD                        PTDD6 PTDD5          PTGD4  PTDD3 PTDD2           PTGD1   PTGD0
                              0                        PTGDD4                       PTGDD1  PTGDD0
0x0007 PTDDD                  0    PTDDD6 PTDDD5               PTDDD3 PTDDD2        ACMOD1  ACMOD0
                          ACME                           ACIE                       ACMOD1  ACMOD0
0x0008 PTED               ACME     PTED6 PTED5           ACIE  PTED3 PTED2
                          COCO
0x0009 PTEDD              ADACT    PTEDD6 PTEDD5        ACFGT  PTEDD3 PTEDD2
                              0                             0
0x000A PTFD                ADR7    PTFD6        PTFD5          PTFD3 PTFD2
                              0                          ADR4
0x000B PTFDD              ADCV7    PTFDD6 PTFDD5            0  PTFDD3 PTFDD2
                          ADLPC
0x000C PTGD               ADPC7    0            PTGD5   ADCV4  PTGD3 PTGD2
                         ADPC15                        ADLSMP
0x000D PTGDD             ADPC23    0      PTGDD5        ADPC4  PTGDD3 PTGDD2
                             --                        ADPC12
0x000E ACMP1SC               --    ACBGS        ACF    ADPC20  ACO      ACOPE
                              0
0x000F ACMP2SC               --    ACBGS        ACF        --  ACO      ACOPE
                             --                            --
0x0010 ADCSC1               TOF    AIEN         ADCO    IRQPE           ADCH
                           Bit 15                          --
0x0011 ADCSC2               Bit 7  ADTRG        ACFE       --  0              0     --           --
                           Bit 15                       CLKSB
0x0012 ADCRH                Bit 7  0            0          12  ADR11 ADR10          ADR9    ADR8
                           CH0F                             4
0x0013 ADCRL               Bit 15  ADR6         ADR5       12  ADR3           ADR2  ADR1    ADR0
                            Bit 7                           4
0x0014 ADCCVH                      0            0        MS0A  ADCV11 ADCV10        ADCV9 ADCV8
                                                           12
0x0015 ADCCVL                      ADCV6 ADCV5              4  ADCV3 ADCV2          ADCV1 ADCV0

0x0016 ADCCFG                             ADIV                          MODE             ADICLK

0x0017 APCTL1                      ADPC6 ADPC5                 ADPC3 ADPC2          ADPC1 ADPC0

0x0018 APCTL2                      ADPC14 ADPC13               ADPC11 ADPC10        ADPC9 ADPC8

0x0019 APCTL3                      ADPC22 ADPC21               ADPC19 ADPC18        ADPC17 ADPC16

0x001A  Reserved                  --           --             --             --    --           --
0x001B
                                   --           --             --             --    --           --

0x001C IRQSC                       IRQPDD IRQEDG               IRQF     IRQACK      IRQIE IRQMOD

0x001D  Reserved                  --           --             --             --    --           --
0x001F
                                   --           --             --             --    --           --

0x0020 TPM1SC                      TOIE   CPWMS                CLKSA          PS2   PS1          PS0

0x0021 TPM1CNTH                    14           13             11             10    9            Bit 8

0x0022 TPM1CNTL                    6            5              3              2     1            Bit 0

0x0023 TPM1MODH                    14           13             11             10    9            Bit 8

0x0024 TPM1MODL                    6            5              3              2     1            Bit 0

0x0025 TPM1C0SC                    CH0IE        MS0B           ELS0B    ELS0A       0            0

0x0026 TPM1C0VH                    14           13             11             10    9            Bit 8

0x0027 TPM1C0VL                    6            5              3              2     1            Bit 0

                                   MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                               45
Chapter 4 Memory

                   Table 4-2. Direct-Page Register Summary (Sheet 2 of 3)

Address  Register  Bit 7         6      5      4            3                2           1     Bit 0
          Name

0x0028 TPM1C1SC    CH1F          CH1IE   MS1B  MS1A         ELS1B     ELS1A              0     0
                                           13
0x0029 TPM1C1VH    Bit 15        14         5  12           11               10          9     Bit 8

0x002A TPM1C1VL    Bit 7         6       MS2B  4            3                2           1     Bit 0
                                           13
0x002B TPM1C2SC    CH2F          CH2IE      5  MS2A         ELS2B     ELS2A              0     0

0x002C TPM1C2VH    Bit 15        14      MS3B  12           11               10          9     Bit 8
                                           13
0x002D TPM1C2VL    Bit 7         6          5  4            3                2           1     Bit 0

0x002E TPM1C3SC    CH3F          CH3IE   MS4B  MS3A         ELS3B     ELS3A              0     0
                                           13
0x002F TPM1C3VH    Bit 15        14         5  12           11               10          9     Bit 8

0x0030 TPM1C3VL    Bit 7         6       MS5B  4            3                2           1     Bit 0
                                           13
0x0031 TPM1C4SC    CH4F          CH4IE      5  MS4A         ELS4B     ELS4A              0     0
                                           --
0x0032 TPM1C4VH    Bit 15        14         0  12           11               10          9     Bit 8

0x0033 TPM1C4VL    Bit 7         6       SBR5  4            3                2           1     Bit 0
                                         RSRC
0x0034 TPM1C5SC    CH5F          CH5IE         MS5A         ELS5B     ELS5A              0     0
                                          RIE
0x0035 TPM1C5VH    Bit 15        14      RDRF  12           11               10          9     Bit 8

0x0036 TPM1C5VL    Bit 7         6          0  4            3                2           1     Bit 0
                                        TXDIR
0x0037 Reserved    --            --            --           --               --          --    --
                                            5
0x0038 SCI1BDH     LBKDIE RXEDGIE           0  SBR12 SBR11 SBR10                         SBR9  SBR8
                                         SBR5
0x0039 SCI1BDL     SBR7          SBR6    RSRC  SBR4         SBR3      SBR2               SBR1  SBR0
                                          RIE
0x003A SCI1C1      LOOPS SCISWAI         RDRF  M            WAKE             ILT         PE    PT
                                            0
0x003B SCI1C2      TIE           TCIE   TXDIR  ILIE         TE               RE          RWU   SBK
                                            5
0x003C SCI1S1      TDRE          TC            IDLE         OR               NF          FE    PF
                                        RANGE
0x003D SCI1S2      LBKDIF RXEDGIF              RXINV RWUID BRK13 LBKDE                         RAF

0x003E SCI1C3      R8            T8            TXINV        ORIE             NEIE        FEIE  PEIE

0x003F SCI1D       Bit 7         6             4            3                2           1     Bit 0

0x0040 SCI2BDH     LBKDIE RXEDGIE              SBR12 SBR11 SBR10                         SBR9  SBR8

0x0041 SCI2BDL     SBR7          SBR6          SBR4         SBR3      SBR2               SBR1  SBR0

0x0042 SCI2C1      LOOPS SCISWAI               M            WAKE             ILT         PE    PT

0x0043 SCI2C2      TIE           TCIE          ILIE         TE               RE          RWU   SBK

0x0044 SCI2S1      TDRE          TC            IDLE         OR               NF          FE    PF

0x0045 SCI2S2      LBKDIF RXEDGIF              RXINV RWUID BRK13 LBKDE                         RAF

0x0046 SCI2C3      R8            T8            TXINV        ORIE             NEIE        FEIE  PEIE

0x0047 SCI2D       Bit 7         6             4            3                2           1     Bit 0

0x0048 MCGC1               CLKS                RDIV                   IREFS IRCLKEN IREFSTEN

0x0049 MCGC2               BDIV                HGO          LP        EREFS ERCLKEN EREFSTEN

0x004A MCGTRM                                         TRIM

0x004B MCGSC       LOLS          LOCK   PLLST  IREFST                 CLKST        OSCINIT FTRIM
                   LOLIE         PLLS    CME
0x004C MCGC3                                   0                                   VDIV
                     --            --      --
0x004D  Reserved    --            --      --  --           --               --          --    --
0x004F
                                               --           --               --          --    --

                                 MC9S08DV60 Series Data Sheet, Rev 3

46                                                                                 Freescale Semiconductor
                                                                                             Chapter 4 Memory

                         Table 4-2. Direct-Page Register Summary (Sheet 3 of 3)

Address  Register        Bit 7        6           5    4           3                2        1       Bit 0
          Name
                         SPIE      SPE        SPTIE                              CPHA     SSOE      LSBFE
0x0050 SPIC1                0         0           0      MSTR    CPOL               0   SPISWAI     SPC0
                            0                          MODFEN  BIDIROE                              SPR0
0x0051 SPIC2                      SPPR2       SPPR1                              SPR2     SPR1
                         SPRF         0       SPTEF     SPPR0       0               0        0         0
0x0052 SPIBR                0         0                  MODF       0               0        0         0
                                      6           0                 0               2        1       Bit 0
0x0053 SPIS               Bit 7                   5         0       3
                                     --                     4                      --       --         --
0x0054 Reserved            --        --          --                                --       --         --
                           --                    --
0x0055 SPID

0x0056                                                --          --
0x0057 Reserved
                                                       --          --

0x0058 IICA              AD7           AD6     AD5     AD4         AD3           AD2         AD1       0

0x0059 IICF                      MULT         MST                           ICR                        0
                                              BUSY                                                  RXAK
0x005A IICC1             IICEN         IICIE           TX          TXAK          RSTA        0
                                                                                                     AD8
0x005B IICS              TCF           IAAS            ARBL        0             SRW         IICIF    --
                                                                                                      --
0x005C IICD                                                  DATA                                    PS0
                                                                                                     Bit 8
0x005D IICC2             GCAEN    ADEXT            0   0           0             AD10        AD9     Bit 0
                            --                                                                       Bit 8
0x005E  Reserved           --         --          --  --          --            --          --      Bit 0
0x005F                     TOF                                                                         0
                                       --          --  --          --            --          --      Bit 8
                          Bit 15                                                                     Bit 0
0x0060 TPM2SC              Bit 7       TOIE   CPWMS    CLKSB CLKSA               PS2         PS1       0
                          Bit 15                                                                     Bit 8
0x0061 TPM2CNTH            Bit 7       14          13  12          11            10          9       Bit 0
                          CH0F                                                                        --
0x0062 TPM2CNTL           Bit 15       6           5   4           3             2           1
                           Bit 7                                                                      --
0x0063 TPM2MODH           CH1F         14          13  12          11            10          9        --
                          Bit 15                                                                      --
0x0064 TPM2MODL            Bit 7       6           5   4           3             2           1

0x0065 TPM2C0SC             --         CH0IE  MS0B     MS0A        ELS0B         ELS0A       0
                           RTIF
0x0066 TPM2C0VH                        14          13  12          11            10          9

0x0067 TPM2C0VL                        6           5   4           3             2           1

0x0068 TPM2C1SC                        CH1IE  MS1B     MS1A        ELS1B         ELS1A       0

0x0069 TPM2C1VH                        14          13  12          11            10          9

0x006A TPM2C1VL                        6           5   4           3             2           1

0x006B Reserved                        --          --  --          --            --          --

0x006C RTCSC                               RTCLKS      RTIE                           RTCPS

0x006D RTCCNT                                              RTCCNT

0x006E RTCMOD                                              RTCMOD

0x006F Reserved          --            --          --  --          --            --          --

0x0070  Reserved        --            --          --  --          --            --          --
0x007F
                         --            --          --  --          --            --          --

High-page registers, shown in Table 4-3, are accessed much less often than other I/O and control registers
so they have been located outside the direct addressable memory space, starting at 0x1800.

                                       MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                             47
Chapter 4 Memory

                    Table 4-3. High-Page Register Summary (Sheet 1 of 3)

Address Register Name Bit 7        6    5     4           3               2       1     Bit 0
                                                                                          0
0x1800 SRS          POR            PIN  COP   ILOP        ILAD         LOCS     LVD
                                                                                  0    BDFR
0x1801 SBDFR        0              0    0     0           0               0       0       0

0x1802 SOPT1                 COPT       STOPE SCI2PS IICPS                0   MCSEL       --
                                                                                 --       --
0x1803 SOPT2        COPCLKS COPW        0     ADHTS       0                      --      ID8
                                                                                ID9      ID0
0x1804   Reserved  --             --   --    --          --              --    ID1       --
0x1805                                                                           --    BGBE
                    --             --   --    --          --              --      0    PPDC
                                                                                  0       --
0x1806 SDIDH        --             --   --    --          ID11         ID10      --       --
                                                                                 --     Bit 8
0x1807 SDIDL        ID7            ID6  ID5   ID4         ID3          ID2        9     Bit 0
                                                                                  1     Bit 8
0x1808 Reserved     --             --   --    --          --              --      9     Bit 0
                                                                                  1     Bit 8
0x1809 SPMSC1       LVWF LVWACK LVWIE LVDRE LVDSE LVDE                            9     Bit 0
                                                                                  1   RWBEN
0x180A SPMSC2       0              0    LVDV  LVWV        PPDF PPDACK                  TRG0
                                                                               RWB     CNT0
0x180B   Reserved  --             --   --    --          --              --   TRG1       --
0x180F                                                                         CNT1       --
                    --             --   --    --          --              --
                                                                                 --
0x1810 DBGCAH       Bit 15         14   13    12          11              10     --

0x1811 DBGCAL       Bit 7          6    5     4           3               2

0x1812 DBGCBH       Bit 15         14   13    12          11              10

0x1813 DBGCBL       Bit 7          6    5     4           3               2

0x1814 DBGFH        Bit 15         14   13    12          11              10

0x1815 DBGFL        Bit 7          6    5     4           3               2

0x1816 DBGC         DBGEN ARM           TAG   BRKEN RWA RWAEN

0x1817 DBGT         TRGSEL BEGIN        0     0           TRG3         TRG2

0x1818 DBGS         AF             BF   ARMF  0           CNT3         CNT2

0x1819   Reserved  --             --   --    --          --              --
0x181F
                    --             --   --    --          --              --

0x1820 FCDIV        DIVLD PRDIV8                                  DIV

0x1821 FOPT         KEYEN FNORED Reserved     0           0               0       SEC

0x1822    Reserved  --             --   --    --          --              --  --       --
0x1823    FCNFG
                    0              --   KEYACC Reserved1  0               0   0        1

0x1824 FPROT            Reserved                                  FPS

0x1825 FSTAT        FCBEF FCCF FPVIOL FACCERR             0       FBLANK      0        0

0x1826 FCMD                                         FCMD

0x1827   Reserved  --             --   --    --          --              --      --      --
0x183F                                                                            --      --
                    --             --   --    --          --              --  PTAPE1  PTAPE0
                                                                              PTASE1  PTASE0
0x1840 PTAPE        PTAPE7 PTAPE6 PTAPE5 PTAPE4 PTAPE3 PTAPE2                 PTADS1  PTADS0
                                                                                  --      --
0x1841 PTASE        PTASE7 PTASE6 PTASE5 PTASE4 PTASE3 PTASE2                  PTAIE  PTAMOD
                                                                              PTAPS1  PTAPS0
0x1842 PTADS        PTADS7 PTADS6 PTADS5 PTADS4 PTADS3 PTADS2                 PTAES1  PTAES0

0x1843 Reserved     --             --   --    --          --              --

0x1844 PTASC        0              0    0     0           PTAIF PTAACK

0x1845 PTAPS        PTAPS7 PTAPS6 PTAPS5 PTAPS4 PTAPS3 PTAPS2

0x1846 PTAES        PTAES7 PTAES6 PTAES5 PTAES4 PTAES3 PTAES2

                             MC9S08DV60 Series Data Sheet, Rev 3

48                                                                            Freescale Semiconductor
                                                                               Chapter 4 Memory

                         Table 4-3. High-Page Register Summary (Sheet 2 of 3)

Address Register Name      Bit 7       6       5       4       3            2  1       Bit 0

0x1847 Reserved              --       --      --      --      --           --      --      --
                         PTBPE7   PTBPE6  PTBPE5  PTBPE4  PTBPE3       PTBPE2  PTBPE1  PTBPE0
0x1848 PTBPE             PTBSE7   PTBSE6  PTBSE5  PTBSE4  PTBSE3       PTBSE2  PTBSE1  PTBSE0
                         PTBDS7   PTBDS6  PTBDS5  PTBDS4  PTBDS3       PTBDS2
0x1849 PTBSE
                             --       --      --      --      --           --
0x184A PTBDS                  0        0       0       0   PTBIF       PTBACK  PTBDS1  PTBDS0
                         PTBPS7   PTBPS6  PTBPS5  PTBPS4  PTBPS3       PTBPS2      --      --
0x184B Reserved          PTBES7   PTBES6  PTBES5  PTBES4  PTBES3       PTBES2
                             --       --      --      --                        PTBIE  PTBMOD
0x184C PTBSC             PTCPE7   PTCPE6  PTCPE5  PTCPE4      --           --
                         PTCSE7   PTCSE6  PTCSE5  PTCSE4  PTCPE3       PTCPE2
0x184D PTBPS             PTCDS7   PTCDS6  PTCDS5  PTCDS4  PTCSE3       PTCSE2  PTBPS1  PTBPS0
                             --       --      --      --  PTCDS3       PTCDS2  PTBES1  PTBES0
0x184E PTBES                 --       --      --      --
                         PTDPE7   PTDPE6  PTDPE5  PTDPE4      --           --      --      --
0x184F Reserved          PTDSE7   PTDSE6  PTDSE5  PTDSE4      --           --
                         PTDDS7   PTDDS6  PTDDS5  PTDDS4  PTDPE3       PTDPE2
0x1850 PTCPE                 --       --      --      --  PTDSE3       PTDSE2  PTCPE1  PTCPE0
                              0        0       0       0  PTDDS3       PTDDS2  PTCSE1  PTCSE0
0x1851 PTCSE             PTDPS7   PTDPS6  PTDPS5  PTDPS4      --           --  PTCDS1  PTCDS0
                         PTDES7   PTDES6  PTDES5  PTDES4   PTDIF       PTDACK
0x1852 PTCDS                 --       --      --      --  PTDPS3       PTDPS2
                         PTEPE7   PTEPE6  PTEPE5  PTEPE4  PTDES3       PTDES2
0x1853  Reserved        PTESE7   PTESE6  PTESE5  PTESE4      --           --  --      --
0x1857                   PTEDS7   PTEDS6  PTEDS5  PTEDS4  PTEPE3       PTEPE2
                             --       --      --      --  PTESE3       PTESE2  --      --
                             --       --      --      --  PTEDS3       PTEDS2
0x1858 PTDPE             PTFPE7   PTFPE6  PTFPE5  PTFPE4      --           --  PTDPE1  PTDPE0
                         PTFSE7   PTFSE6  PTFSE5  PTFSE4      --           --  PTDSE1  PTDSE0
0x1859 PTDSE             PTFDS7   PTFDS6  PTFDS5  PTFDS4  PTFPE3       PTFPE2  PTDDS1  PTDDS0
                             --       --      --      --  PTFSE3       PTFSE2
0x185A PTDDS                 --       --      --      --  PTFDS3       PTFDS2
                              0        0  PTGPE5  PTGPE4      --           --
0x185B Reserved               0        0  PTGSE5  PTGSE4      --           --      --       --
                              0        0  PTGDS5  PTGDS4  PTGPE3       PTGPE2   PTDIE  PTDMOD
0x185C PTDSC                                              PTGSE3       PTGSE2  PTDPS1  PTDPS0
                             --       --      --      --  PTGDS3       PTGDS2
0x185D PTDPS                 --       --      --      --
                                                              --           --
0x185E PTDES                                                  --           --  PTDES1  PTDES0
                                                                                   --      --
0x185F Reserved
                                                                               PTEPE1  PTEPE0
0x1860 PTEPE

0x1861 PTESE                                                                   PTESE1 PTESE0
                                                                               PTEDS1 PTEDS0
0x1862 PTEDS

0x1863  Reserved                                                              --      --
0x1867
                                                                               --      --

0x1868 PTFPE                                                                   PTFPE1 PTFPE0

0x1869 PTFSE                                                                   PTFSE1 PTFSE0
                                                                               PTFDS1 PTFDS0
0x186A PTFDS

0x186B  Reserved                                                              --      --
0x186F
                                                                               --      --

0x1870 PTGPE                                                                   PTGPE1 PTGPE0

0x1871 PTGSE                                                                   PTGSE1 PTGSE0
                                                                               PTGDS1 PTGDS0
0x1872 PTGDS

0x1873                                                                        --      --
0x187F Reserved
                                                                               --      --

0x1880   CANCTL0         RXFRM     RXACT  CSWAI   SYNCH   TIME         WUPE    SLPRQ   INITRQ
0x1881   CANCTL1          CANE    CLKSRC  LOOPB   LISTEN  BORM         WUPM    SLPAK   INITAK
0x1882   CANBTR0          SJW1             BRP5    BRP4   BRP3         BRP2     BRP1    BRP0
                                    SJW0

                                  MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                       49
Chapter 4 Memory

                      Table 4-3. High-Page Register Summary (Sheet 3 of 3)

Address Register Name Bit 7  6      5      4       3                        2                                 1        Bit 0
                                                                                                                    TSEG10
0x1883 CANBTR1        SAMP TSEG22 TSEG21 TSEG20 TSEG13 TSEG12 TSEG11
                                                                                                                       RXF
0x1884 CANRFLG        WUPIF CSCIF RSTAT1 RSTAT0 TSTAT1 TSTAT0 OVRIF                                                  RXFIE
                                                                                                                      TXE0
0x1885 CANRIER        WUPIE CSCIE RSTATE1 RSTATE0 TSTATE1 TSTATE0 OVRIE                                              TXEIE0
                                                                                                                    ABTRQ0
0x1886 CANTFLG        0      0      0      0       0              TXE2                                        TXE1  ABTAK0

0x1887 CANTIER        0      0      0      0       0              TXEIE2 TXEIE1                                        TX0
                                                                                                                     IDHIT0
0x1888 CANTARQ        0      0      0      0       0              ABTRQ2 ABTRQ1
                                                                                                                         0
0x1889 CANTAAK        0      0      0      0       0              ABTAK2 ABTAK1                                     BOHOLD
                                                                                                                    RXERR0
0x188A CANTBSEL       0      0      0      0       0              TX2                                         TX1   TXERR0

0x188B CANIDAC        0      0      IDAM1 IDAM0    0              IDHIT2 IDHIT1                                        AC0

0x188C Reserved       0      0      0      0       0                        0                                 0        AM0

0x188D CANMISC        0      0      0      0       0                        0                                 0        AC0

0x188E CANRXERR       RXERR7 RXERR6 RXERR5 RXERR4 RXERR3 RXERR2 RXERR1                                                 AM0

0x188F CANTXERR       TXERR7 TXERR6 TXERR5 TXERR4 TXERR3 TXERR2 TXERR1                                                TSR8
                                                                                                                      TSR0
0x1890 CANIDAR0    AC7    AC6    AC5    AC4     AC3            AC2                                         AC1
0x1893 CANIDAR3                                                                                                         --
                                                                                                                        --
0x1894 CANIDMR0    AM7    AM6    AM5    AM4     AM3            AM2                                         AM1
0x1897 CANIDMR3

0x1898 CANIDAR4    AC7    AC6    AC5    AC4     AC3            AC2                                         AC1
0x189B CANIDAR7

0x189C CANIDMR4     AM7    AM6    AM5    AM4     AM3            AM2                                         AM1
0x189F CANIDMR7

0x18BE CANTTSRH       TSR15 TSR14 TSR13 TSR12 TSR11 TSR10 TSR9

0x18BF CANTTSRL       TSR7   TSR6   TSR5   TSR4    TSR3           TSR2                                        TSR1

0x18C0   Reserved    --     --     --     --      --                       --                                --
0x18FF
                      --     --     --     --      --                       --                                --

1 This bit is reserved. User must write a 1 to this bit. Failing to do so may result in unexpected behavior.

Figure 4-4 shows the structure of receive and transmit buffers for extended identifier mapping. These
registers vary depending on whether standard or extended mapping is selected. See Chapter 12, "Freescale
Controller Area Network (S08MSCANV1)," for details on extended and standard identifier mapping.

    Table 4-4. MSCAN Foreground Receive and Transmit Buffer Layouts -- Extended Mapping Shown

0x18A0    CANRIDR0     ID28   ID27   ID26   ID25    ID24           ID23                                       ID22  ID21
0x18A1    CANRIDR1     ID20   ID19   ID18  SRR(1)  IDE(1)          ID17                                       ID16  ID15
0x18A2    CANRIDR2     ID14   ID13   ID12           ID10            ID9                                        ID8   ID7
0x18A3    CANRIDR3      ID6    ID5    ID4   ID11                    ID1                                        ID0  RTR2
0x18A4   CANRDSR0                          ID3     ID2
0x18AB    CANRDSR7     DB7    DB6    DB5                           DB2                                        DB1   DB0
0x18AC    CANRDLR                            DB4    DB3
0x18AD    Reserved       --     --     --                         DLC2                                        DLC1  DLC0
0x18AE    CANRTSRH       --     --     --     --   DLC3              --                                         --    --
                      TSR15  TSR14  TSR13     --      --
                                           TSR12                  TSR10                                       TSR9  TSR8
                                                   TSR11

                             MC9S08DV60 Series Data Sheet, Rev 3

50                                                                              Freescale Semiconductor
                                                                                                   Chapter 4 Memory

Table 4-4. MSCAN Foreground Receive and Transmit Buffer Layouts -- Extended Mapping Shown

0x18AF CANRTSRL                  TSR7   TSR6       TSR5  TSR4                    TSR3       TSR2   TSR1        TSR0
                                                                                              ID5    ID4         ID3
0x18B0 CANTIDR0                  ID10   ID9        ID8   ID7                     ID6           --     --          --
                                                                                               --     --          --
0x18B1 CANTIDR1                  ID2    ID1        ID0   RTR                     IDE           --     --          --

0x18B2 CANTIDR2                  --            --  --    --                      --          DB2    DB1         DB0

0x18B3 CANTIDR3                  --            --  --    --                      --         DLC2   DLC1        DLC0
                                                                                            PRIO2  PRIO1       PRIO0
0x18B4 CANTDSR0               DB7    DB6        DB5   DB4                     DB3
0x18BB CANTDSR7

0x18BC CANTDLR                   --            --  --    --                      DLC3

0x18BD CANTTBPR                  PRIO7 PRIO6 PRIO5 PRIO4 PRIO3

1 SRR and IDE are both 1s.
2 The position of RTR differs between extended and standard identifier mapping.

Nonvolatile Flash registers, shown in Table 4-5, are located in the Flash memory. These registers include
an 8-byte backdoor key, NVBACKKEY, which can be used to gain access to secure memory resources.
During reset events, the contents of NVPROT and NVOPT in the nonvolatile register area of the Flash
memory are transferred into corresponding FPROT and FOPT working registers in the high-page registers
to control security and block protection options.

                                              Table 4-5. Nonvolatile Register Summary

Address Register Name           Bit 7         6   5     4                       3          2      1           Bit 0

0xFFAE Reserved for              0             0   0     0                       0          0      0           FTRIM
               storage of FTRIM
                                                               TRIM
0xFFAF Res. for storage of
               MCGTRM                                    8-Byte Comparison Key

0xFFB0 NVBACKKEY                --            --  --    --                      --         --     --          --
0xFFB7
0xFFB8 Reserved                 --            --  --    --                      --         --     --          --
0xFFBC
0xFFBD NVPROT                        Reserved                                          FPS
0xFFBE Reserved
0xFFBF NVOPT                     --            --  --    --                      --         --     --          --

                                 KEYEN FNORED      --    0                       0          0             SEC

Provided the key enable (KEYEN) bit is 1, the 8-byte comparison key can be used to temporarily
disengage memory security. This key mechanism can be accessed only through user code running in secure
memory. (A security key cannot be entered directly through background debug commands.) This security
key can be disabled completely by programming the KEYEN bit to 0. If the security key is disabled, the
only way to disengage security is by mass erasing the Flash if needed (normally through the background
debug interface) and verifying that Flash is blank. To avoid returning to secure mode after the next reset,
program the security bits (SEC) to the unsecured state (1:0).

                                        MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                               51
Chapter 4 Memory

4.4 RAM

The MC9S08DV60 Series includes static RAM. The locations in RAM below 0x0100 can be accessed
using the more efficient direct addressing mode, and any single bit in this area can be accessed with the bit
manipulation instructions (BCLR, BSET, BRCLR, and BRSET). Locating the most frequently accessed
program variables in this area of RAM is preferred.

The RAM retains data while the MCU is in low-power wait, stop2, or stop3 mode. At power-on the
contents of RAM are uninitialized. RAM data is unaffected by any reset if the supply voltage does not drop
below the minimum value for RAM retention (VRAM).

For compatibility with M68HC05 MCUs, the HCS08 resets the stack pointer to 0x00FF. In the
MC9S08DV60 Series, it is usually best to reinitialize the stack pointer to the top of the RAM so the direct
page RAM can be used for frequently accessed RAM variables and bit-addressable program variables.
Include the following 2-instruction sequence in your reset initialization routine (where RamLast is equated
to the highest address of the RAM in the Freescale Semiconductor equate file).

                  LDHX  #RamLast+1  ;point one past RAM
                  TXS               ;SP<-(H:X-1)

When security is enabled, the RAM is considered a secure memory resource and is not accessible through
BDM or code executing from non-secure memory. See Section 4.5.9, "Security", for a detailed description
of the security feature.

4.5 Flash

MC9S08DV60 Series devices include Flash memory intended primarily for program and data storage.
In-circuit programming allows the operating program and data to be loaded into Flash after final assembly
of the application product. It is possible to program the arrays through the single-wire background debug
interface. Because no special voltages are needed for erase and programming operations, in-application
programming is also possible through other software-controlled communication paths. For a more detailed
discussion of in-circuit and in-application programming, refer to the HCS08 Family Reference Manual,
Volume I, Freescale Semiconductor document order number HCS08RMv1.

4.5.1 Features

Features of the Flash include:
    Array size (see Table 1-1 for exact array sizes)
    Flash sector size: 768 bytes
    Single power supply program and erase
    Command interface for fast program and erase operation
    Up to 100,000 program/erase cycles at typical voltage and temperature
    Flexible block protection and vector redirection
    Security feature for Flash and RAM
    Burst programming capability
    Sector erase abort

                        MC9S08DV60 Series Data Sheet, Rev 3

52                                                                           Freescale Semiconductor
                                                                        Chapter 4 Memory

4.5.2 Program and Erase Times

Before any program or erase command can be accepted, the Flash clock divider register (FCDIV) must be
written to set the internal clock for the Flash module to a frequency (fFCLK) between 150 kHz and 200 kHz
(see Section 4.5.10.1, "Flash Clock Divider Register (FCDIV)"). This register can be written only once,
so normally this write is performed during reset initialization. The user must ensure that FACCERR is not
set before writing to the FCDIV register. One period of the resulting clock (1/fFCLK) is used by the
command processor to time program and erase pulses. An integer number of these timing pulses is used
by the command processor to complete a program or erase command.

Table 4-6 shows program and erase times. The bus clock frequency and FCDIV determine the frequency
of FCLK (fFCLK). The time for one cycle of FCLK is tFCLK = 1/fFCLK. The times are shown as a number
of cycles of FCLK and as an absolute time for the case where tFCLK = 5 s. Program and erase times
shown include overhead for the command state machine and enabling and disabling of program and erase
voltages.

                                                  Table 4-6. Program and Erase Times

             Parameter          Cycles of FCLK  Time if FCLK = 200 kHz
            Byte program                  9
           Burst program                  4                 45 s
            Sector erase                                    20 s1
             Mass erase                4000                 20 ms
        Sector erase abort            20,000               100 ms
1 Excluding start/end overhead                              20 s1
                                          4

4.5.3 Program and Erase Command Execution

The FCDIV register must be initialized after any reset and any error flag is cleared before beginning
command execution. The command execution steps are:

    1. Write a data value to an address in the Flash array. The address and data information from this write
         is latched into the Flash interface. This write is a required first step in any command sequence. For
         erase and blank check commands, the value of the data is not important. For sector erase
         commands, the address can be any address in the sector of Flash to be erased. For mass erase and
         blank check commands, the address can be any address in the Flash .

                                                           NOTE
                  Before programming a particular byte in the Flash , the sector in which that
                  particular byte resides must be erased by a mass or sector erase operation.
                  Reprogramming bits in an already programmed byte without first
                  performing an erase operation may disturb data stored in the Flash memory.

    2. Write the command code for the desired command to FCMD. The six valid commands are blank
         check (0x05), byte program (0x20), burst program (0x25), sector erase (0x40), mass erase1 (0x41),
         and sector erase abort (0x47). The command code is latched into the command buffer.

1. A mass erase is possible only when the Flash block is fully unprotected.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                 53
Chapter 4 Memory

    3. Write a 1 to the FCBEF bit in FSTAT to clear FCBEF and launch the command (including its
        address and data information).

        A partial command sequence can be aborted manually by writing a 0 to FCBEF any time after the
        write to the memory array and before writing the 1 that clears FCBEF and launches the complete
        command. Aborting a command in this way sets the FACCERR access error flag which must be
        cleared before starting a new command.

        A strictly monitored procedure must be obeyed or the command will not be accepted. This
        minimizes the possibility of any unintended changes to the memory contents. The command
        complete flag (FCCF) indicates when a command is complete. The command sequence must be
        completed by clearing FCBEF to launch the command. Figure 4-2 is a flowchart for executing all
        of the commands except for burst programming and sector erase abort.

    4. Wait until the FCCF bit in FSTAT is set. As soon as FCCF= 1, the operation has completed
        successfully.

                               WRITE TO FCDIV(1)                 (1) Required only once
                                                                   after reset.
                                      START
                  PROGRAM AND
                  ERASE FLOW                                  0
                                   FACCERR?

                               CLEAR ERROR

                               WRITE TO FLASH TO BUFFER
                                    ADDRESS AND DATA

                               WRITE COMMAND TO FCMD

                                 WRITE 1 TO FCBEF                (2) Wait at least four bus cycles
                                                                   before checking FCBEF or FCCF.
                               TO LAUNCH COMMAND
                                AND CLEAR FCBEF (2)

                                             FPVIOL OR           YES
                                             FACCERR?                            ERROR EXIT

                                                      NO

                               0
                                                FCCF?

                                                      1
                                                DONE

                  Figure 4-2. Program and Erase Flowchart

                               MC9S08DV60 Series Data Sheet, Rev 3

54                                                                                           Freescale Semiconductor
                                                                                                                                                                    Chapter 4 Memory

4.5.4 Burst Program Execution

The burst program command is used to program sequential bytes of data in less time than would be
required using the standard program command. This is possible because the high voltage to the Flash array
does not need to be disabled between program operations. Ordinarily, when a program or erase command
is issued, an internal charge pump associated with the Flash memory must be enabled to supply high
voltage to the array. Upon completion of the command, the charge pump is turned off. When a burst
program command is issued, the charge pump is enabled and remains enabled after completion of the burst
program operation if these two conditions are met:

    The next burst program command sequence has begun before the FCCF bit is set.
    The next sequential address selects a byte on the same burst block as the current byte being

         programmed. A burst block in this Flash memory consists of 32 bytes. A new burst block begins
         at each 32-byte address boundary.

The first byte of a series of sequential bytes being programmed in burst mode will take the same amount
of time to program as a byte programmed in standard mode. Subsequent bytes will program in the burst
program time provided that the conditions above are met. If the next sequential address is the beginning of
a new row, the program time for that byte will be the standard time instead of the burst time. This is because
the high voltage to the array must be disabled and then enabled again. If a new burst command has not been
queued before the current command completes, then the charge pump will be disabled and high voltage
removed from the array.

A flowchart to execute the burst program operation is shown in Figure 4-3.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       55
Chapter 4 Memory

                                 WRITE TO FCDIV(1)                 (1) Required only once
                                        START                        after reset.

                  BURST PROGRAM
                  FLOW

                                                              0
                                   FACCERR?

                                              1

                                 CLEAR ERROR

                                 FCBEF?                       0

                                                           1

                                              WRITE TO Flash
                                 TO BUFFER ADDRESS AND DATA

                                 WRITE COMMAND TO FCMD

                                   WRITE 1 TO FCBEF                (2) Wait at least four bus cycles
                                                                     before checking FCBEF or FCCF.
                                 TO LAUNCH COMMAND
                                  AND CLEAR FCBEF (2)

                                 FPVIOL OR                    YES

                                 FACCERR?                          ERROR EXIT

                  YES            NO

                                 NEW BURST COMMAND?

                                 NO

                                 0
                                                  FCCF?

                                                        1

                                                  DONE

                  Figure 4-3. Burst Program Flowchart

                  MC9S08DV60 Series Data Sheet, Rev 3

56                                                                             Freescale Semiconductor
                                                                                                                                                                    Chapter 4 Memory

4.5.5 Sector Erase Abort

The sector erase abort operation will terminate the active sector erase operation so that other sectors are
available for read and program operations without waiting for the sector erase operation to complete.

The sector erase abort command write sequence is as follows:
    1. Write to any Flash address to start the command write sequence for the sector erase abort
         command. The address and data written are ignored.
    2. Write the sector erase abort command, 0x47, to the FCMD register.
    3. Clear the FCBEF flag in the FSTAT register by writing a 1 to FCBEF to launch the sector erase
         abort command.

If the sector erase abort command is launched resulting in the early termination of an active sector erase
operation, the FACCERR flag will set once the operation completes as indicated by the FCCF flag being
set. The FACCERR flag sets to inform the user that the Flash sector may not be fully erased and a new
sector erase command must be launched before programming any location in that specific sector.

If the sector erase abort command is launched but the active sector erase operation completes normally,
the FACCERR flag will not set upon completion of the operation as indicated by the FCCF flag being set.
Therefore, if the FACCERR flag is not set after the sector erase abort command has completed, a sector
being erased when the abort command was launched will be fully erased.

A flowchart to execute the sector erase abort operation is shown in Figure 4-4.

SECTOR ERASE                              START
ABORT FLOW
                         1
                                          FCCF?
                                                  0

                                       WRITE TO Flash
                              TO BUFFER ADDRESS AND DATA

                            WRITE 0x47 TO FCMD

                              WRITE 1 TO FCBEF                (2) Wait at least four bus cycles
                                                              before checking FCBEF or FCCF.
                            TO LAUNCH COMMAND
                             AND CLEAR FCBEF (2)

                         0
                                          FCCF?

                            1

SECTOR ERASE COMPLETED   0  FACCERR?

                                          1
                            SECTOR ERASE ABORTED

                         Figure 4-4. Sector Erase Abort Flowchart

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                          57
Chapter 4 Memory

                                                           NOTE
                  The FCBEF flag will not set after launching the sector erase abort command.
                  If an attempt is made to start a new command write sequence with a sector
                  erase abort operation active, the FACCERR flag in the FSTAT register will
                  be set. A new command write sequence may be started after clearing the
                  ACCERR flag, if set.

                                                           NOTE
                  The sector erase abort command should be used sparingly since a sector
                  erase operation that is aborted counts as a complete program/erase cycle.

4.5.6 Access Errors

An access error occurs whenever the command execution protocol is violated.

Any of the following specific actions will cause the access error flag (FACCERR) in FSTAT to be set.
FACCERR must be cleared by writing a 1 to FACCERR in FSTAT before any command can be processed.

    Writing to a Flash address before the internal Flash clock frequency has been set by writing to the
         FCDIV register.

    Writing to a Flash address while FCBEF is not set. (A new command cannot be started until the
         command buffer is empty.)

    Writing a second time to a Flash address before launching the previous command. (There is only
         one write to Flash for every command.)

    Writing a second time to FCMD before launching the previous command. (There is only one write
         to FCMD for every command.)

    Writing to any Flash control register other than FCMD after writing to a Flash address.
    Writing any command code other than the six allowed codes (0x05, 0x20, 0x25, 0x40, 0x41, or

         0x47) to FCMD.
    Writing any Flash control register other than to write to FSTAT (to clear FCBEF and launch the

         command) after writing the command to FCMD.
    The MCU enters stop mode while a program or erase command is in progress. (The command is

         aborted.)
    Writing the byte program, burst program, sector erase or sector erase abort command code (0x20,

         0x25, 0x40, or 0x47) with a background debug command while the MCU is secured. (The
         background debug controller can do blank check and mass erase commands only when the MCU
         is secure.)
    Writing 0 to FCBEF to cancel a partial command.

    MC9S08DV60 Series Data Sheet, Rev 3

58                                       Freescale Semiconductor
                                                                                                                                                                    Chapter 4 Memory

4.5.7 Block Protection

The block protection feature prevents the protected region of Flash from program or erase changes. Block
protection is controlled through the Flash protection register (FPROT). The FPS bits determine the
protected region of Flash. See Section 4.5.10.4, "Flash Protection Register (FPROT and NVPROT)."

After exit from reset, FPROT is loaded with the contents of the NVPROT location, which is in the
nonvolatile register block of the Flash memory. Any FPROT write that attempts to decrease the size of the
protected region will be ignored. Because NVPROT is within the last sector of Flash, if any amount of
memory is protected, NVPROT is itself protected and cannot be unprotected (intentionally or
unintentionally) by the application software. FPROT can be written through background debug
commands, which provides a way to erase and reprogram protected Flash memory.

One use for block protection is to block protect an area of Flash memory for a bootloader program. this
bootloader program can call a routine outside of Flash that can be used to sector erase the rest of the Flash
memory and reprogram it. The bootloader is protected even if MCU power is lost during an erase and
reprogram operation.

4.5.8 Vector Redirection

While any Flash is block protected, the reset and interrupt vectors will be protected. Vector redirection
allows users to modify interrupt vector information without unprotecting bootloader and reset vector
space. Vector redirection is enabled by programming the FNORED bit in the NVOPT register located at
address 0xFFBF to 0. For redirection to occur, at least some portion of the Flash memory must be block
protected by programming the NVPROT register located at address 0xFFBD. All interrupt vectors
(memory locations 0xFFC00xFFFD) are redirected, though the reset vector (0xFFFE:0xFFFF) is not.

For example, if 1536 bytes of Flash are protected, the protected address region is from 0xFA00 through
0xFFFF. The interrupt vectors (0xFFC00xFFFD) are redirected to the locations 0xF9C00xF9FD. If
vector redirection is enabled and an interrupt occurs, the values in the locations 0xF9E0:0xF9E1 are used
for the vector instead of the values in the locations 0xFFE0:0xFFE1. This allows the user to reprogram the
unprotected portion of the Flash with new program code including new interrupt vector values while
leaving the protected area, which includes the default vector locations, unchanged.

4.5.9 Security

The MC9S08DV60 Series includes circuitry to prevent unauthorized access to the contents of Flash and
RAM memory. When security is engaged, Flash and RAM are considered secure resources. Direct-page
registers, high-page registers, and the background debug controller are considered unsecured resources.
Programs executing within secure memory have normal access to any MCU memory locations and
resources. Attempts to access a secure memory location with a program executing from an unsecured
memory space or through the background debug interface are blocked (writes are ignored and reads return
all 0s).

Security is engaged or disengaged based on the state of two register bits (SEC[1:0]) in the FOPT register.
During reset, the contents of the nonvolatile location NVOPT are copied from Flash into the working
FOPT register in high-page register space. A user engages security by programming the NVOPT location,
which can be performed at the same time the Flash memory is programmed. The 1:0 state disengages

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       59
Chapter 4 Memory

security; the other three combinations engage security. Notice the erased state (1:1) makes the MCU
secure. During development, whenever the Flash is erased, it is good practice to immediately program the
SEC0 bit to 0 in NVOPT so SEC = 1:0. This would allow the MCU to remain unsecured after a subsequent
reset.

The on-chip debug module cannot be enabled while the MCU is secure. The separate background debug
controller can be used for background memory access commands, but the MCU cannot enter active
background mode except by holding BKGD low at the rising edge of reset.

A user can choose to allow or disallow a security unlocking mechanism through an 8-byte backdoor
security key. If the nonvolatile KEYEN bit in NVOPT/FOPT is 0, the backdoor key is disabled and there
is no way to disengage security without completely erasing all Flash locations. If KEYEN is 1, a secure
user program can temporarily disengage security by:

    1. Writing 1 to KEYACC in the FCNFG register. This makes the Flash module interpret writes to the
         backdoor comparison key locations (NVBACKKEY through NVBACKKEY+7) as values to be
         compared against the key rather than as the first step in a Flash program or erase command.

    2. Writing the user-entered key values to the NVBACKKEY through NVBACKKEY+7 locations.
         These writes must be performed in order starting with the value for NVBACKKEY and ending
         with NVBACKKEY+7. STHX must not be used for these writes because these writes cannot be
         performed on adjacent bus cycles. User software normally would get the key codes from outside
         the MCU system through a communication interface such as a serial I/O.

    3. Writing 0 to KEYACC in the FCNFG register. If the 8-byte key that was written matches the key
         stored in the Flash locations, SEC bits are automatically changed to 1:0 and security will be
         disengaged until the next reset.

The security key can be written only from secure memory (either RAM or Flash), so it cannot be entered
through background commands without the cooperation of a secure user program.

The backdoor comparison key (NVBACKKEY through NVBACKKEY+7) is located in Flash memory
locations in the nonvolatile register space so users can program these locations exactly as they would
program any other Flash memory location. The nonvolatile registers are in the same 768-byte block of
Flash as the reset and interrupt vectors, so block protecting that space also block protects the backdoor
comparison key. Block protects cannot be changed from user application programs, so if the vector space
is block protected, the backdoor security key mechanism cannot permanently change the block protect,
security settings, or the backdoor key.

Security can always be disengaged through the background debug interface by taking these steps:

    1. Disable any block protections by writing FPROT. FPROT can be written only with background
         debug commands, not from application software.

    2. Mass erase Flash if necessary.
    3. Blank check Flash. Provided Flash is completely erased, security is disengaged until the next reset.

        To avoid returning to secure mode after the next reset, program NVOPT so SEC = 1:0.

    MC9S08DV60 Series Data Sheet, Rev 3

60                                       Freescale Semiconductor
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4.5.10 Flash Registers and Control Bits

The Flash module has seven 8-bit registers in the high-page register space and three locations in the
nonvolatile register space in Flash memory. Two of those locations are copied into two corresponding
high-page control registers at reset. There is also an 8-byte comparison key in Flash memory. Refer to
Table 4-3 and Table 4-5 for the absolute address assignments for all Flash registers. This section refers to
registers and control bits only by their names. A Freescale Semiconductor-provided equate or header file
normally is used to translate these names into the appropriate absolute addresses.

4.5.10.1 Flash Clock Divider Register (FCDIV)

Bit 7 of this register is a read-only flag. Bits 6:0 may be read at any time but can be written only one time.
Before any erase or programming operations are possible, write to this register to set the frequency of the
clock for the nonvolatile memory system within acceptable limits.

        7                6       5      4  3                                   2  1      0

R DIVLD

                         PRDIV8               DIV

W

Reset   0                0       0      0  0                                   0  0      0

           = Unimplemented or Reserved

                            Figure 4-5. Flash Clock Divider Register (FCDIV)

                                 Table 4-7. FCDIV Register Field Descriptions

Field                                                                   Description
    7
        Divisor Loaded Status Flag -- When set, this read-only status flag indicates that the FCDIV register has been
DIVLD  written since reset. Reset clears this bit and the first write to this register causes this bit to become set regardless
        of the data written.
    6   0 FCDIV has not been written since reset; erase and program operations disabled for Flash.
PRDIV8  1 FCDIV has been written since reset; erase and program operations enabled for Flash.

   5:0  Prescale (Divide) Flash Clock by 8 (This bit is write once.)
  DIV   0 Clock input to the Flash clock divider is the bus rate clock.
        1 Clock input to the Flash clock divider is the bus rate clock divided by 8.

        Divisor for Flash Clock Divider -- These bits are write once. The Flash clock divider divides the bus rate clock
        (or the bus rate clock divided by 8 if PRDIV8 = 1) by the value in the 6-bit DIV field plus one. The resulting
        frequency of the internal Flash clock must fall within the range of 200 kHz to 150 kHz for proper Flash operations.
        Program/Erase timing pulses are one cycle of this internal Flash clock which corresponds to a range of 5 s to
        6.7 s. The automated programming logic uses an integer number of these pulses to complete an erase or
        program operation. See Equation 4-1 and Equation 4-2.

                                          if PRDIV8 = 0 -- fFCLK = fBus (DIV + 1)      Eqn. 4-1
                                       if PRDIV8 = 1 -- fFCLK = fBus (8 (DIV + 1))   Eqn. 4-2

Table 4-8 shows the appropriate values for PRDIV8 and DIV for selected bus frequencies.

                                 MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                     61
Chapter 4 Memory

                                     Table 4-8. Flash Clock Divider Settings

                    fBus   PRDIV8        DIV        fFCLK      Program/Erase Timing Pulse
                           (Binary)  (Decimal)                      (5 s Min, 6.7 s Max)
                  20 MHz                         192.3 kHz
                  10 MHz       1          12      200 kHz                      5.2 s
                   8 MHz       0          49      200 kHz                       5 s
                   4 MHz       0          39      200 kHz                       5 s
                   2 MHz       0          19      200 kHz                       5 s
                   1 MHz       0          9       200 kHz                       5 s
                  200 kHz      0          4       200 kHz                       5 s
                  150 kHz      0          0       150 kHz                       5 s
                               0          0                                    6.7 s

4.5.10.2 Flash Options Register (FOPT and NVOPT)

During reset, the contents of the nonvolatile location NVOPT are copied from Flash into FOPT. To change
the value in this register, erase and reprogram the NVOPT location in Flash memory as usual and then issue
a new MCU reset.

                 7         6         5           4          3                   2                   1       0

         R  KEYEN          FNORED                0          0                   0                      SEC
         W
    Reset       F                    Reserved

                           F         F           0          0                   0                   F       F

                    = Unimplemented or Reserved     F = loaded from nonvolatile location NVOPT during reset

                                   Figure 4-6. Flash Options Register (FOPT)

                                   Table 4-9. FOPT Register Field Descriptions

    Field                                           Description

        7   Backdoor Key Mechanism Enable -- When this bit is 0, the backdoor key mechanism cannot be used to
    KEYEN   disengage security. The backdoor key mechanism is accessible only from user (secured) firmware. BDM
            commands cannot be used to write key comparison values that would unlock the backdoor key. For more detailed
            information about the backdoor key mechanism, refer to Section 4.5.9, "Security."
            0 No backdoor key access allowed.
            1 If user firmware writes an 8-byte value that matches the nonvolatile backdoor key (NVBACKKEY through

               NVBACKKEY+7 in that order), security is temporarily disengaged until the next MCU reset.

     6      Vector Redirection Disable -- When this bit is 1, then vector redirection is disabled.
FNORED      0 Vector redirection enabled.
            1 Vector redirection disabled.

     1:0    Security State Code -- This 2-bit field determines the security state of the MCU as shown in Table 4-10. When
    SEC     the MCU is secure, the contents of RAM and Flash memory cannot be accessed by instructions from any
            unsecured source including the background debug interface. SEC changes to 1:0 after successful backdoor key
            entry or a successful blank check of Flash. For more detailed information about security, refer to Section 4.5.9,
            "Security."

                                     MC9S08DV60 Series Data Sheet, Rev 3

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                                                                                              Chapter 4 Memory

                               Table 4-10. Security States1

                            SEC[1:0]                Description

                            0:0                     secure

                            0:1                     secure

                            1:0                     unsecured

                            1:1                     secure

                            1 SEC changes to 1:0 after successful backdoor key entry
                               or a successful blank check of Flash.

4.5.10.3 Flash Configuration Register (FCNFG)

        7                6  5           4           3            2                         1  0

R       0                Reserved KEYACC Reserved1  0            0                         0  1

W

Reset   0                0  0           1           0            0                         0  1

           = Unimplemented or Reserved

                                         Figure 4-7. Flash Configuration Register (FCNFG)
1 User must write a 1 to this bit. Failing to do so may result in unexpected behavior.

                            Table 4-11. FCNFG Register Field Descriptions

Field                                      Description

     5  Enable Writing of Access Key -- This bit enables writing of the backdoor comparison key. For more detailed
KEYACC  information about the backdoor key mechanism, refer to Section 4.5.9, "Security."
        0 Writes to 0xFFB00xFFB7 are interpreted as the start of a Flash programming or erase command.
        1 Writes to NVBACKKEY (0xFFB00xFFB7) are interpreted as comparison key writes.

4.5.10.4 Flash Protection Register (FPROT and NVPROT)

The FPROT register defines which Flash and EEPROM sectors are protected against program and erase
operations.

During the reset sequence, the FPROT register is loaded from the nonvolatile location NVPROT. To
change the protection that will be loaded during the reset sequence, the sector containing NVPROT must
be unprotected and erased, then NVPROT can be reprogrammed.

FPROT bits are readable at any time and writable as long as the size of the protected region is being
increased. Any write to FPROT that attempts to decrease the size of the protected memory will be ignored.

Trying to alter data in any protected area will result in a protection violation error and the FPVIOL flag
will be set in the FSTAT register. Mass erase is not possible if any one of the sectors is protected.

                            MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                          63
Chapter 4 Memory

           7        6              5      4         3                  2                       1       0

    R               Reserved                           FPS1
          Reserved

    W

    Reset              This register is loaded from nonvolatile location NVPROT during reset.

                            Figure 4-8. Flash Protection Register (FPROT)

                            Table 4-12. FPROT Register Field Descriptions

    Field                                                                   Description

     5:0   Flash Protect Select Bits -- This 6-bit field determines the protected Flash locations that cannot be erased or
    FPS    programmed. SeeTable 4-13.

                                   Table 4-13. Flash Block Protection

    FPS           Address Area Protected  Memory Size Protected (bytes) Number of Sectors Protected
    0x3F
    0x3E               N/A                   0                                                    0
    0x3D
    0x3C            0xFA000xFFFF            1.5K                                                 2
    0x3B
                    0xF4000xFFFF            3K                                                   4
      ...
    0x37            0xEE000xFFFF            4.5K                                                 6
    0x36
    0x35            0xE8000xFFFF            6K                                                   8
    0x34
                       ...                   ...                                                  ...
      ...
    0x2C            0xD0000xFFFF            12K                                               16
    0x2B
    0x2A            0xCA000xFFFF            13.5K                                             18
    0x29
                    0xC4000xFFFF            15K                                               20
      ...
    0x22            0xBE000xFFFF            16.5K                                             22
    0x21
    0x20               ...                   ...                                                  ...
    0x1F
                    0x8E000xFFFF            28.5K                                             38
      ...
                    0x88000xFFFF            30K                                               40

                    0x82000xFFFF            31.5K                                             42

                    0x7C000xFFFF            33K                                               44

                       ...                   ...                                                  ...

                    0x52000xFFFF            43.5K                                             58

                    0x4C000xFFFF            45K                                               60

                    0x46000xFFFF            46.5K                                             62

                    0x40000xFFFF            48K                                               64

                       ...                   ...                                                  ...

                              MC9S08DV60 Series Data Sheet, Rev 3

64                                                                         Freescale Semiconductor
                                                                                  Chapter 4 Memory

                               Table 4-13. Flash Block Protection (continued)

    FPS        Address Area Protected  Memory Size Protected (bytes)           Number of Sectors Protected
   0x1B              0x28000xFFFF                        54K                                     72
   0x1A              0x22000xFFFF                       55.5K                                    74
    0x19            0x1C000xFFFF                         57K                                     76
0x180x00            0x00000xFFFF                        64K                                     86

4.5.10.5 Flash Status Register (FSTAT)

           7             6     5            4  3                          2    1  0

R                        FCCF                  0                    FBLANK     0  0

        FCBEF                  FPVIOL FACCERR

W

Reset      1             1     0            0  0                          0    0  0

               = Unimplemented or Reserved

                               Figure 4-9. Flash Status Register (FSTAT)

                               Table 4-14. FSTAT Register Field Descriptions

Field                                                                      Description
    7
           Command Buffer Empty Flag -- The FCBEF bit is used to launch commands. It also indicates that the
FCBEF      command buffer is empty so that a new command sequence can be executed when performing burst
           programming. The FCBEF bit is cleared by writing a 1 to it or when a burst program command is transferred to
    6      the array for programming. Only burst program commands can be buffered.
FCCF      0 Command buffer is full (not ready for additional commands).
           1 A new burst program command can be written to the command buffer.
    5
FPVIOL     Command Complete Flag -- FCCF is set automatically when the command buffer is empty and no command
           is being processed. FCCF is cleared automatically when a new command is started (by writing 1 to FCBEF to
           register a command). Writing to FCCF has no meaning or effect.
           0 Command in progress
           1 All commands complete

           Protection Violation Flag -- FPVIOL is set automatically when a command that attempts to erase or program
           a location in a protected block is launched (the erroneous command is ignored). FPVIOL is cleared by writing a
           1 to FPVIOL.
           0 No protection violation.
           1 An attempt was made to erase or program a protected location.

                               MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                     65
Chapter 4 Memory

                  Table 4-14. FSTAT Register Field Descriptions (continued)

    Field                                   Description

      4     Access Error Flag -- FACCERR is set automatically when the proper command sequence is not obeyed exactly
FACCERR     (the erroneous command is ignored), if a program or erase operation is attempted before the FCDIV register has
            been initialized, or if the MCU enters stop while a command was in progress. For a more detailed discussion of
            the exact actions that are considered access errors, see Section 4.5.6, "Access Errors." FACCERR is cleared by
            writing a 1 to FACCERR. Writing a 0 to FACCERR has no meaning or effect.
            0 No access error.
            1 An access error has occurred.

         2  Verified as All Blank (erased) Flag -- FBLANK is set automatically at the conclusion of a blank check command
    FBLANK  if the entire Flash array was verified to be erased. FBLANK is cleared by clearing FCBEF to write a new valid
            command. Writing to FBLANK has no meaning or effect.
            0 After a blank check command is completed and FCCF = 1, FBLANK = 0 indicates the Flash array is not

               completely erased.
            1 After a blank check command is completed and FCCF = 1, FBLANK = 1 indicates the Flash array is

               completely erased (all 0xFFFF).

4.5.10.6 Flash Command Register (FCMD)

Only six command codes are recognized in normal user modes, as shown in Table 4-15. All other
command codes are illegal and generate an access error. Refer to Section 4.5.3, "Program and Erase
Command Execution," for a detailed discussion of Flash programming and erase operations.

            7     6  5                   4         3      2                  1  0

    R       0     0  0                   0         0      0                  0  0

    W                                       FCMD

    Reset   0     0  0                   0         0      0                  0  0

                     Figure 4-10. Flash Command Register (FCMD)

                     Table 4-15. Flash Commands

                          Command           FCMD         Equate File Label
                         Blank check         0x05               mBlank
                        Byte program         0x20
                       Burst program         0x25            mByteProg
                        Sector erase         0x40            mBurstProg
                         Mass erase          0x41          mSectorErase
                     Sector erase abort      0x47           mMassErase
                                                            mEraseAbort

It is not necessary to perform a blank check command after a mass erase operation. Only blank check is
required as part of the security unlocking mechanism.

                     MC9S08DV60 Series Data Sheet, Rev 3

66                                                                           Freescale Semiconductor
Chapter 5
Resets, Interrupts, and General System Control

5.1 Introduction

This section discusses basic reset and interrupt mechanisms and their various sources in the MC9S08DV60
Series. Some interrupt sources from peripheral modules are discussed in greater detail within other
sections of this data sheet. This section gathers basic information about all reset and interrupt sources in
one place for easy reference. A few reset and interrupt sources, including the computer operating properly
(COP) watchdog, are not part of on-chip peripheral systems with their own chapters.

5.2 Features

Reset and interrupt features include:
    Multiple sources of reset for flexible system configuration and reliable operation
    Reset status register (SRS) to indicate source of most recent reset
    Separate interrupt vector for each module (reduces polling overhead); see Table 5-1

5.3 MCU Reset

Resetting the MCU provides a way to start processing from a known set of initial conditions. During reset,
most control and status registers are forced to initial values and the program counter is loaded from the
reset vector (0xFFFE:0xFFFF). On-chip peripheral modules are disabled and I/O pins are initially
configured as general-purpose high-impedance inputs with pull-up devices disabled. The I bit in the
condition code register (CCR) is set to block maskable interrupts so the user program has a chance to
initialize the stack pointer (SP) and system control settings. (See the CPU chapter for information on the
Interrupt (I) bit.) SP is forced to 0x00FF at reset.

The MC9S08DV60 Series has eight sources for reset:
    Power-on reset (POR)
    External pin reset (PIN)
    Computer operating properly (COP) timer
    Illegal opcode detect (ILOP)
    Illegal address detect (ILAD)
    Low-voltage detect (LVD)
    Loss of clock (LOC)
    Background debug forced reset (BDFR)

Each of these sources, with the exception of the background debug forced reset, has an associated bit in
the system reset status register (SRS).

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       67
Chapter 5 Resets, Interrupts, and General System Control

5.4 Computer Operating Properly (COP) Watchdog

The COP watchdog is intended to force a system reset when the application software fails to execute as
expected. To prevent a system reset from the COP timer (when it is enabled), application software must
reset the COP counter periodically. If the application program gets lost and fails to reset the COP counter
before it times out, a system reset is generated to force the system back to a known starting point.

After any reset, the COP watchdog is enabled (see Section 5.8.4, "System Options Register 1 (SOPT1),"
for additional information). If the COP watchdog is not used in an application, it can be disabled by
clearing COPT bits in SOPT1.

The COP counter is reset by writing 0x55 and 0xAA (in this order) to the address of SRS during the
selected timeout period. Writes do not affect the data in the read-only SRS. As soon as the write sequence
is done, the COP timeout period is restarted. If the program fails to do this during the time-out period, the
MCU will reset. Also, if any value other than 0x55 or 0xAA is written to SRS, the MCU is immediately
reset.

The COPCLKS bit in SOPT2 (see Section 5.8.5, "System Options Register 2 (SOPT2)," for additional
information) selects the clock source used for the COP timer. The clock source options are either the bus
clock or an internal 1-kHz clock source. With each clock source, there are three associated time-outs
controlled by the COPT bits in SOPT1. Table 5-6 summaries the control functions of the COPCLKS and
COPT bits. The COP watchdog defaults to operation from the 1-kHz clock source and the longest time-out
(210 cycles).

When the bus clock source is selected, windowed COP operation is available by setting COPW in the
SOPT2 register. In this mode, writes to the SRS register to clear the COP timer must occur in the last 25%
of the selected timeout period. A premature write immediately resets the MCU. When the 1-kHz clock
source is selected, windowed COP operation is not available.

The COP counter is initialized by the first writes to the SOPT1 and SOPT2 registers and after any system
reset. Subsequent writes to SOPT1 and SOPT2 have no effect on COP operation. Even if the application
will use the reset default settings of COPT, COPCLKS, and COPW bits, the user should write to the
write-once SOPT1 and SOPT2 registers during reset initialization to lock in the settings. This will prevent
accidental changes if the application program gets lost.

The write to SRS that services (clears) the COP counter should not be placed in an interrupt service routine
(ISR) because the ISR could continue to be executed periodically even if the main application program
fails.

If the bus clock source is selected, the COP counter does not increment while the MCU is in background
debug mode or while the system is in stop mode. The COP counter resumes when the MCU exits
background debug mode or stop mode.

If the 1-kHz clock source is selected, the COP counter is re-initialized to zero upon entry to either
background debug mode or stop mode and begins from zero upon exit from background debug mode or
stop mode.

    MC9S08DV60 Series Data Sheet, Rev 3

68                                       Freescale Semiconductor
                                                                                                           Chapter 5 Resets, Interrupts, and General System Control

5.5 Interrupts

Interrupts provide a way to save the current CPU status and registers, execute an interrupt service routine
(ISR), and then restore the CPU status so processing resumes where it left off before the interrupt. Other
than the software interrupt (SWI), which is a program instruction, interrupts are caused by hardware events
such as an edge on the IRQ pin or a timer-overflow event. The debug module can also generate an SWI
under certain circumstances.

If an event occurs in an enabled interrupt source, an associated read-only status flag will become set. The
CPU will not respond unless the local interrupt enable is a 1 to enable the interrupt and the I bit in the CCR
is 0 to allow interrupts. The global interrupt mask (I bit) in the CCR is initially set after reset which
prevents all maskable interrupt sources. The user program initializes the stack pointer and performs other
system setup before clearing the I bit to allow the CPU to respond to interrupts.

When the CPU receives a qualified interrupt request, it completes the current instruction before responding
to the interrupt. The interrupt sequence obeys the same cycle-by-cycle sequence as the SWI instruction and
consists of:

    Saving the CPU registers on the stack
    Setting the I bit in the CCR to mask further interrupts
    Fetching the interrupt vector for the highest-priority interrupt that is currently pending
    Filling the instruction queue with the first three bytes of program information starting from the

         address fetched from the interrupt vector locations

While the CPU is responding to the interrupt, the I bit is automatically set to avoid the possibility of another
interrupt interrupting the ISR itself (this is called nesting of interrupts). Normally, the I bit is restored to 0
when the CCR is restored from the value stacked on entry to the ISR. In rare cases, the I bit can be cleared
inside an ISR (after clearing the status flag that generated the interrupt) so that other interrupts can be
serviced without waiting for the first service routine to finish. This practice is not recommended for anyone
other than the most experienced programmers because it can lead to subtle program errors that are difficult
to debug.

The interrupt service routine ends with a return-from-interrupt (RTI) instruction which restores the CCR,
A, X, and PC registers to their pre-interrupt values by reading the previously saved information from the
stack.

                                                           NOTE
                  For compatibility with M68HC08 devices, the H register is not
                  automatically saved and restored. It is good programming practice to push
                  H onto the stack at the start of the interrupt service routine (ISR) and restore
                  it immediately before the RTI that is used to return from the ISR.

If more than one interrupt is pending when the I bit is cleared, the highest priority source is serviced first
(see Table 5-1).

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       69
Chapter 5 Resets, Interrupts, and General System Control

5.5.1 Interrupt Stack Frame

Figure 5-1 shows the contents and organization of a stack frame. Before the interrupt, the stack pointer
(SP) points at the next available byte location on the stack. The current values of CPU registers are stored
on the stack starting with the low-order byte of the program counter (PCL) and ending with the CCR. After
stacking, the SP points at the next available location on the stack which is the address that is one less than
the address where the CCR was saved. The PC value that is stacked is the address of the instruction in the
main program that would have executed next if the interrupt had not occurred.

    UNSTACKING                                            TOWARD LOWER ADDRESSES
       ORDER

              7                                           0

    51             CONDITION CODE REGISTER                   SP AFTER
    42                      ACCUMULATOR                      INTERRUPT STACKING
    33
    24           INDEX REGISTER (LOW BYTE X)*                SP BEFORE
    15               PROGRAM COUNTER HIGH                    THE INTERRUPT
                     PROGRAM COUNTER LOW

    STACKING                                              TOWARD HIGHER ADDRESSES
     ORDER

              * High byte (H) of index register is not automatically stacked.

              Figure 5-1. Interrupt Stack Frame

When an RTI instruction is executed, these values are recovered from the stack in reverse order. As part of
the RTI sequence, the CPU fills the instruction pipeline by reading three bytes of program information,
starting from the PC address recovered from the stack.

The status flag corresponding to the interrupt source must be acknowledged (cleared) before returning
from the ISR. Typically, the flag is cleared at the beginning of the ISR so that if another interrupt is
generated by this same source, it will be registered so it can be serviced after completion of the current ISR.

5.5.2 External Interrupt Request (IRQ) Pin

External interrupts are managed by the IRQ status and control register, IRQSC. When the IRQ function is
enabled, synchronous logic monitors the pin for edge-only or edge-and-level events. When the MCU is in
stop mode and system clocks are shut down, a separate asynchronous path is used so the IRQ (if enabled)
can wake the MCU.

5.5.2.1 Pin Configuration Options

The IRQ pin enable (IRQPE) control bit in IRQSC must be 1 in order for the IRQ pin to act as the interrupt
request (IRQ) input. As an IRQ input, the user can choose the polarity of edges or levels detected
(IRQEDG), whether the pin detects edges-only or edges and levels (IRQMOD), and whether an event
causes an interrupt or only sets the IRQF flag which can be polled by software.

    MC9S08DV60 Series Data Sheet, Rev 3

70                                                                                 Freescale Semiconductor
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The IRQ pin, when enabled, defaults to use an internal pull device (IRQPDD = 0), the device is a pull-up
or pull-down depending on the polarity chosen. If the user desires to use an external pull-up or pull-down,
the IRQPDD can be written to a 1 to turn off the internal device.

BIH and BIL instructions may be used to detect the level on the IRQ pin when the pin is configured to act
as the IRQ input.

5.5.2.2 Edge and Level Sensitivity

The IRQMOD control bit reconfigures the detection logic so it detects edge events and pin levels. In the
edge and level detection mode, the IRQF status flag becomes set when an edge is detected (when the IRQ
pin changes from the deasserted to the asserted level), but the flag is continuously set (and cannot be
cleared) as long as the IRQ pin remains at the asserted level.

5.5.3 Interrupt Vectors, Sources, and Local Masks

Table 5-1 provides a summary of all interrupt sources. Higher-priority sources are located toward the
bottom of the table. The high-order byte of the address for the interrupt service routine is located at the
first address in the vector address column, and the low-order byte of the address for the interrupt service
routine is located at the next higher address.

When an interrupt condition occurs, an associated flag bit becomes set. If the associated local interrupt
enable is 1, an interrupt request is sent to the CPU. Within the CPU, if the global interrupt mask (I bit in
the CCR) is 0, the CPU will finish the current instruction; stack the PCL, PCH, X, A, and CCR CPU
registers; set the I bit; and then fetch the interrupt vector for the highest priority pending interrupt.
Processing then continues in the interrupt service routine.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       71
Chapter 5 Resets, Interrupts, and General System Control

                                    Table 5-1. Vector Summary1

    Vector   Address       Vector   Module                Source         Enable             Description
      No.   (High/Low)     Name

    31      0xFFC0/0xFFC1 Vacmp2 ACMP2                    ACF            ACIE               Analog comparator 2

    30      0xFFC2/0xFFC3 Vacmp1 ACMP1                    ACF            ACIE               Analog comparator 1

    29      0xFFC4/0xFFC5  Vcantx MSCAN                   TXE[2:0]       TXEIE[2:0]         CAN transmit

    28      0xFFC6/0xFFC7  Vcanrx MSCAN                   RXF            RXFIE              CAN receive

    27      0xFFC8/0xFFC9 Vcanerr MSCAN CSCIF, OVRIF                     CSCIE, OVRIE       CAN errors

    26      0xFFCA/0xFFCB Vcanwu MSCAN                    WUPIF          WUPIE              CAN wake-up

    25      0xFFCC/0xFFCD  Vrtc     RTC                   RTIF           RTIE               Real-time interrupt

    24      0xFFCE/0xFFCF  Viic     IIC                   IICIS          IICIE              IIC control

    23      0xFFD0/0xFFD1  Vadc     ADC                   COCO           AIEN               ADC

    22      0xFFD2/0xFFD3  Vport Port A,B,D PTAIF, PTBIF, PTAIE, PTBIE, PTDIE               Port Pins

                                                          PTDIF

    21      0xFFD4/0xFFD5  Vsci2tx  SCI2                  TDRE, TC       TIE, TCIE          SCI2 transmit

    20      0xFFD6/0xFFD7  Vsci2rx  SCI2                  IDLE, LBKDIF, ILIE, LBKDIE, RIE,  SCI2 receive

                                                          RDRF, RXEDGIF  RXEDGIE

    19      0xFFD8/0xFFD9 Vsci2err SCI2                   OR, NF         ORIE, NFIE,        SCI2 error
                                                          FE, PF         FEIE, PFIE

    18      0xFFDA/0xFFDB Vsci1tx   SCI1                  TDRE, TC       TIE, TCIE          SCI1 transmit

    17      0xFFDC/0xFFDD Vsci1rx   SCI1                  IDLE, LBKDIF, ILIE, LBKDIE, RIE,  SCI1 receive

                                                          RDRF, RXEDGIF  RXEDGIE

    16      0xFFDE/0xFFDF Vsci1err SCI1                   OR, NF,        ORIE, NFIE,        SCI1 error
                                                          FE, PF         FEIE, PFIE

    15      0xFFE0/0xFFE1  Vspi     SPI                   SPIF, MODF, SPIE, SPIE, SPTIE     SPI

                                                          SPTEF

    14      0xFFE2/0xFFE3 Vtpm2ovf TPM2                   TOF            TOIE               TPM2 overflow

    13      0xFFE4/0xFFE5 Vtpm2ch1 TPM2                   CH1F           CH1IE              TPM2 channel 1

    12      0xFFE6/0xFFE7 Vtpm2ch0 TPM2                   CH0F           CH0IE              TPM2 channel 0

    11      0xFFE8/0xFFE9 Vtpm1ovf TPM1                   TOF            TOIE               TPM1 overflow

    10      0xFFEA/0xFFEB Vtpm1ch5 TPM1                   CH5F           CH5IE              TPM1 channel 5

    9       0xFFEC/0xFFED Vtpm1ch4 TPM1                   CH4F           CH4IE              TPM1 channel 4

    8       0xFFEE/0xFFEF Vtpm1ch3 TPM1                   CH3F           CH3IE              TPM1 channel 3

    7       0xFFF0/0xFFF1 Vtpm1ch2 TPM1                   CH2F           CH2IE              TPM1 channel 2

    6       0xFFF2/0xFFF3 Vtpm1ch1 TPM1                   CH1F           CH1IE              TPM1 channel 1

    5       0xFFF4/0xFFF5 Vtpm1ch0 TPM1                   CH0F           CH0IE              TPM1 channel 0

    4       0xFFF6/0xFFF7  Vlol     MCG                   LOLS           LOLIE              MCG loss of lock

    3       0xFFF8/0xFFF9  Vlvd     System                LVWF           LVWIE              Low-voltage warning

                                    control

    2       0xFFFA/0xFFFB  Virq     IRQ                   IRQF           IRQIE              IRQ pin

    1       0xFFFC/0xFFFD  Vswi     Core SWI Instruction                 --                 Software interrupt

    0       0xFFFE/0xFFFF  Vreset System                  COP,           COPE                 Watchdog timer
                                                                          CME                  Loss-of-clock
                                    control               LOC,           LVDRE
                                                                                            Low-voltage detect
                                                          LVD,              --                  External pin
                                                                            --                 Illegal opcode
                                                          RESET,            --
                                                                            --                Illegal address
                                                          ILOP,             --                Power-on-reset
                                                                                            BDM-forced reset
                                                          ILAD,

                                                          POR,

                                                          BDFR

1 Vector priority is shown from lowest (first row) to highest (last row). For example, Vreset is the highest priority vector.

                           MC9S08DV60 Series Data Sheet, Rev 3

72                                                                                          Freescale Semiconductor
                                                                                                           Chapter 5 Resets, Interrupts, and General System Control

5.6 Low-Voltage Detect (LVD) System

The MC9S08DV60 Series includes a system to protect against low-voltage conditions in order to protect
memory contents and control MCU system states during supply voltage variations. The system is
comprised of a power-on reset (POR) circuit and a LVD circuit with trip voltages for warning and
detection. The LVD circuit is enabled when LVDE in SPMSC1 is set to 1. The LVD is disabled upon
entering any of the stop modes unless LVDSE is set in SPMSC1. If LVDSE and LVDE are both set, then
the MCU cannot enter stop2 (it will enter stop3 instead), and the current consumption in stop3 with the
LVD enabled will be higher.

5.6.1 Power-On Reset Operation

When power is initially applied to the MCU, or when the supply voltage drops below the power-on reset
rearm voltage level, VPOR, the POR circuit will cause a reset condition. As the supply voltage rises, the
LVD circuit will hold the MCU in reset until the supply has risen above the low-voltage detection low
threshold, VLVDL. Both the POR bit and the LVD bit in SRS are set following a POR.

5.6.2 Low-Voltage Detection (LVD) Reset Operation

The LVD can be configured to generate a reset upon detection of a low-voltage condition by setting
LVDRE to 1. The low-voltage detection threshold is determined by the LVDV bit. After an LVD reset has
occurred, the LVD system will hold the MCU in reset until the supply voltage has risen above the
low-voltage detection threshold. The LVD bit in the SRS register is set following either an LVD reset or
POR.

5.6.3 Low-Voltage Warning (LVW) Interrupt Operation

The LVD system has a low-voltage warning flag to indicate to the user that the supply voltage is
approaching the low-voltage condition. When a low-voltage warning condition is detected and is
configured for interrupt operation (LVWIE set to 1), LVWF in SPMSC1 will be set and an LVW interrupt
request will occur.

5.7 MCLK Output

The PTA0 pin is shared with the MCLK clock output. If the MCSEL bits are all zeroes, the MCLK clock
is disabled. Setting any of the MCSEL bits causes the PTA0 pin to output a divided version of the internal
MCU bus clock regardless of the state of the port data direction control bit for the pin. The divide ratio is
determined by the MCSEL bits. The slew rate and drive strength for the pin are controlled by PTASE0 and
PTADS0, respectively. The maximum clock output frequency is limited if slew rate control is enabled, see
the electrical specifications for the maximum frequency under different conditions.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       73
Chapter 5 Resets, Interrupts, and General System Control

5.8 Reset, Interrupt, and System Control Registers and Control Bits

One 8-bit register in the direct page register space and eight 8-bit registers in the high-page register space
are related to reset and interrupt systems.

Refer to Table 4-2 and Table 4-3 in Chapter 4, "Memory," of this data sheet for the absolute address
assignments for all registers. This section refers to registers and control bits only by their names. A
Freescale-provided equate or header file is used to translate these names into the appropriate absolute
addresses.

Some control bits in the SOPT1 and SPMSC2 registers are related to modes of operation. Although brief
descriptions of these bits are provided here, the related functions are discussed in greater detail in
Chapter 3, "Modes of Operation."

    MC9S08DV60 Series Data Sheet, Rev 3

74                                       Freescale Semiconductor
                                                Chapter 5 Resets, Interrupts, and General System Control

5.8.1 Interrupt Pin Request Status and Control Register (IRQSC)

This direct page register includes status and control bits which are used to configure the IRQ function,
report status, and acknowledge IRQ events.

         7               6       5       4      3                              2  1            0

     R   0                                      IRQF                  0                  IRQMOD
     W                                                                                        0
Reset                    IRQPDD  IRQEDG  IRQPE                                    IRQIE

                                                                      IRQACK

         0               0       0       0      0                     0           0

            = Unimplemented or Reserved

            Figure 5-2. Interrupt Request Status and Control Register (IRQSC)

                                 Table 5-2. IRQSC Register Field Descriptions

Field                                       Description

     6   Interrupt Request (IRQ) Pull Device Disable-- This read/write control bit is used to disable the internal
IRQPDD   pull-up/pull-down device when the IRQ pin is enabled (IRQPE = 1) allowing for an external device to be used.
         0 IRQ pull device enabled if IRQPE = 1.
     5   1 IRQ pull device disabled if IRQPE = 1.
IRQEDG
         Interrupt Request (IRQ) Edge Select -- This read/write control bit is used to select the polarity of edges or
     4   levels on the IRQ pin that cause IRQF to be set. The IRQMOD control bit determines whether the IRQ pin is
IRQPE   sensitive to both edges and levels or only edges. When the IRQ pin is enabled as the IRQ input and is configured
         to detect rising edges, it has a pull-down. When the IRQ pin is enabled as the IRQ input and is configured to
     3   detect falling edges, it has a pull-up.
  IRQF   0 IRQ is falling edge or falling edge/low-level sensitive.
         1 IRQ is rising edge or rising edge/high-level sensitive.
     2
IRQACK   IRQ Pin Enable -- This read/write control bit enables the IRQ pin function. When this bit is set the IRQ pin can
         be used as an interrupt request.
     1   0 IRQ pin function is disabled.
  IRQIE  1 IRQ pin function is enabled.

     0   IRQ Flag -- This read-only status bit indicates when an interrupt request event has occurred.
IRQMOD   0 No IRQ request.
         1 IRQ event detected.

         IRQ Acknowledge -- This write-only bit is used to acknowledge interrupt request events (write 1 to clear IRQF).
         Writing 0 has no meaning or effect. Reads always return 0. If edge-and-level detection is selected (IRQMOD = 1),
         IRQF cannot be cleared while the IRQ pin remains at its asserted level.

         IRQ Interrupt Enable -- This read/write control bit determines whether IRQ events generate an interrupt
         request.
         0 Interrupt request when IRQF set is disabled (use polling).
         1 Interrupt requested whenever IRQF = 1.

         IRQ Detection Mode -- This read/write control bit selects either edge-only detection or edge-and-level
         detection. The IRQEDG control bit determines the polarity of edges and levels that are detected as interrupt
         request events. See Section 5.5.2.2, "Edge and Level Sensitivity" for more details.
         0 IRQ event on falling edges or rising edges only.
         1 IRQ event on falling edges and low levels or on rising edges and high levels.

                                 MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                   75
Chapter 5 Resets, Interrupts, and General System Control

5.8.2 System Reset Status Register (SRS)

This high page register includes read-only status flags to indicate the source of the most recent reset. When
a debug host forces reset by writing 1 to BDFR in the SBDFR register, none of the status bits in SRS will
be set. Writing any value to this register address causes a COP reset when the COP is enabled except the
values 0x55 and 0xAA. Writing a 0x55-0xAA sequence to this address clears the COP watchdog timer
without affecting the contents of this register. The reset state of these bits depends on what caused the
MCU to reset.

             7  6        5        4        3                         2                 1                                     0

    R POR       PIN      COP      ILOP     ILAD               LOC                      LVD                                   0

    W                    Writing 0x55, 0xAA to SRS address clears COP watchdog timer.

    POR:     1  0        0        0        0                         0                 1                                     0

    LVD:     u  0        0        0        0                         0                 1                                     0

Any other    0  Note(1)  Note(1)  Note(1)  Note(1)                   0                 0                                     0
     reset:

1 Any of these reset sources that are active at the time of reset entry will cause the corresponding bit(s) to be set; bits
   corresponding to sources that are not active at the time of reset entry will be cleared.

                                                 Figure 5-3. System Reset Status (SRS)

                         Table 5-3. SRS Register Field Descriptions

    Field                                                                     Description
      7
             Power-On Reset -- Reset was caused by the power-on detection logic. Because the internal supply voltage was
    POR      ramping up at the time, the low-voltage reset (LVD) status bit is also set to indicate that the reset occurred while
             the internal supply was below the LVD threshold.
      6      0 Reset not caused by POR.
     PIN     1 POR caused reset.

      5      External Reset Pin -- Reset was caused by an active-low level on the external reset pin.
    COP      0 Reset not caused by external reset pin.
             1 Reset came from external reset pin.
      4
    ILOP     Computer Operating Properly (COP) Watchdog -- Reset was caused by the COP watchdog timer timing out.
             This reset source can be blocked by COPE = 0.
      3      0 Reset not caused by COP timeout.
    ILAD     1 Reset caused by COP timeout.

             Illegal Opcode -- Reset was caused by an attempt to execute an unimplemented or illegal opcode. The STOP
             instruction is considered illegal if stop is disabled by STOPE = 0 in the SOPT register. The BGND instruction is
             considered illegal if active background mode is disabled by ENBDM = 0 in the BDCSC register.
             0 Reset not caused by an illegal opcode.
             1 Reset caused by an illegal opcode.

             Illegal Address -- Reset was caused by an attempt to access either data or an instruction at an unimplemented
             memory address.
             0 Reset not caused by an illegal address.
             1 Reset caused by an illegal address.

                         MC9S08DV60 Series Data Sheet, Rev 3

76                                                                                     Freescale Semiconductor
Field                                                                                       Chapter 5 Resets, Interrupts, and General System Control
  2
                                   Table 5-3. SRS Register Field Descriptions
LOC
                                                                         Description
  1
LVD     Loss of Clock -- Reset was caused by a loss of external clock.
        0 Reset not caused by loss of external clock
        1 Reset caused by loss of external clock

        Low-Voltage Detect -- If the LVDRE bit is set and the supply drops below the LVD trip voltage, an LVD reset will
        occur. This bit is also set by POR.
        0 Reset not caused by LVD trip or POR.
        1 Reset caused by LVD trip or POR.

5.8.3 System Background Debug Force Reset Register (SBDFR)

This high page register contains a single write-only control bit. A serial background command such as
WRITE_BYTE must be used to write to SBDFR. Attempts to write this register from a user program are
ignored. Reads always return 0x00.

        7                6  5           4  3                     2                           1  0

R       0                0  0           0  0                     0        0                     0

W                                                                                               BDFR1

Reset:  0                0  0           0  0                     0        0                     0

           = Unimplemented or Reserved

1 BDFR is writable only through serial background debug commands, not from user programs.
                           Figure 5-4. System Background Debug Force Reset Register (SBDFR)

                            Table 5-4. SBDFR Register Field Descriptions

Field                                                                    Description

   0    Background Debug Force Reset -- A serial background command such as WRITE_BYTE can be used to allow
BDFR    an external debug host to force a target system reset. Writing 1 to this bit forces an MCU reset. This bit cannot
        be written from a user program.

                            MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                77
Chapter 5 Resets, Interrupts, and General System Control

5.8.4 System Options Register 1 (SOPT1)

This high page register is a write-once register so only the first write after reset is honored. It can be read
at any time. Any subsequent attempt to write to SOPT1 (intentionally or unintentionally) is ignored to
avoid accidental changes to these sensitive settings. This register should be written during the user's reset
initialization program to set the desired controls even if the desired settings are the same as the reset
settings.

             7                 6  5                       4            3      2  1                      0

    R                                                                         0  0                      0
                       COPT
                                  STOPE                   SCI2PS       IICPS
    W

    Reset:   1                 1  0                       0            0      0  0                      0

                = Unimplemented or Reserved

                                  Figure 5-5. System Options Register 1 (SOPT1)

                                  Table 5-5. SOPT1 Register Field Descriptions

    Field                                                    Description

    7:6      COP Watchdog Timeout -- These write-once bits select the timeout period of the COP. COPT along with

COPT[1:0] COPCLKS in SOPT2 defines the COP timeout period. See Table 5-6.

        5    Stop Mode Enable -- This write-once bit is used to enable stop mode. If stop mode is disabled and a user
    STOPE    program attempts to execute a STOP instruction, an illegal opcode reset is forced.
             0 Stop mode disabled.
        4    1 Stop mode enabled.
    SCI2PS
             SCI2 Pin Select-- This write-once bit selects the location of the RxD2 and TxD2 pins of the SCI2 module.
        3    0 TxD2 on PTF0, RxD2 on PTF1.
     IICPS   1 TxD2 on PTE6, RxD2 on PTE7.

             IIC Pin Select-- This write-once bit selects the location of the SCL and SDA pins of the IIC module.
             0 SCL on PTF2, SDA on PTF3.
             1 SCL on PTE4, SDA on PTE5.

                                  Table 5-6. COP Configuration Options

            Control Bits                                  COP Window1 Opens
                                                                 (COPW = 1)
                                  Clock Source                                   COP Overflow Count

    COPCLKS     COPT[1:0]

    N/A                   0:0     N/A                             N/A            COP is disabled

    0                     0:1     1 kHz                           N/A            25 cycles (32 ms2)

    0                     1:0     1 kHz                           N/A            28 cycles (256 ms1)

    0                     1:1     1 kHz                           N/A            210 cycles (1.024 s1)

    1                     0:1     Bus                        6144 cycles         213 cycles

    1                     1:0     Bus                        49,152 cycles       216 cycles

    1                     1:1     Bus                        196,608 cycles      218 cycles

1 Windowed COP operation requires the user to clear the COP timer in the last 25% of the selected timeout period. This column

   displays the minimum number of clock counts required before the COP timer can be reset when in windowed COP mode

   (COPW = 1).
2 Values shown in milliseconds based on tLPO = 1 ms. See tLPO in the appendix Section A.12.1, "Control Timing," for the

   tolerance of this value.

                                  MC9S08DV60 Series Data Sheet, Rev 3

78                                                                               Freescale Semiconductor
                                                Chapter 5 Resets, Interrupts, and General System Control

5.8.5 System Options Register 2 (SOPT2)

This high page register contains bits to configure MCU specific features on the MC9S08DV60 Series
devices.

         7               6  5            4      3                2                        1                  0

R       COPCLKS1 COPW1      0                   0

                                         ADHTS                                            MCSEL

W

Reset:   0               0  0            0      0                0                        0      0

            = Unimplemented or Reserved

                                           Figure 5-6. System Options Register 2 (SOPT2)
1 This bit can be written only one time after reset. Additional writes are ignored.

                            Table 5-7. SOPT2 Register Field Descriptions

Field                                       Description

      7  COP Watchdog Clock Select -- This write-once bit selects the clock source of the COP watchdog. See
COPCLKS  Table 5-6 for details.
         0 Internal 1-kHz clock is source to COP.
         1 Bus clock is source to COP.

   6     COP Window -- This write-once bit selects the COP operation mode. When set, the 0x55-0xAA write sequence
COPW     to the SRS register must occur in the last 25% of the selected period. Any write to the SRS register during the
         first 75% of the selected period will reset the MCU.
         0 Normal COP operation.
         1 Window COP operation.

    4    ADC Hardware Trigger Select -- This bit selects which hardware trigger initiates conversion for the analog to
ADHTS    digital converter when the ADC hardware trigger is enabled (ADCTRG is set in ADCSC2 register).
         0 Real Time Counter (RTC) overflow.
         1 External Interrupt Request (IRQ) pin.

   2:0   MCLK Divide Select-- These bits enable the MCLK output on PTA0 pin and select the divide ratio for the MCLK
MCSEL    output according to the formula below when the MCSEL bits are not equal to all zeroes. In case that the MCSEL
         bits are all zeroes, the MCLK output is disabled.

                                       MCLK frequency = Bus Clock frequency (2 * MCSEL)

                            MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                         79
Chapter 5 Resets, Interrupts, and General System Control

5.8.6 System Device Identification Register (SDIDH, SDIDL)

These high page read-only registers are included so host development systems can identify the HCS08
derivative and revision number. This allows the development software to recognize where specific memory
blocks, registers, and control bits are located in a target MCU.

                   7  6              5             4    3                2                             1    0

    R                      Reserved                     ID11    ID10                                   ID9  ID8

    W

    Reset:    01      01             01            01   0                0                             0    0

                      = Unimplemented or Reserved

1 The revision number that is hard coded into these bits reflects the current silicon revision level.
                              Figure 5-7. System Device Identification Register -- High (SDIDH)

                           Table 5-8. SDIDH Register Field Descriptions

     Field                                                                     Description

       3:0    Part Identification Number -- MC9S08DV60 Series MCUs are hard-coded to the value 0x00E. See also ID bits
    ID[11:8]  in Table 5-9.

              7       6              5             4    3                2                             1    0

          R   ID7     ID6            ID5           ID4  ID3     ID2                                    ID1  ID0
         W
    Reset:    0       0              0             0    1                1                             1    0

      Field           = Unimplemented or Reserved
        7:0
     ID[7:0]          Figure 5-8. System Device Identification Register -- Low (SDIDL)

                           Table 5-9. SDIDL Register Field Descriptions

                                                                               Description

              Part Identification Number -- MC9S08DV60 Series MCUs are hard-coded to the value 0x00E. See also ID bits
              in Table 5-8.

                           MC9S08DV60 Series Data Sheet, Rev 3

80                                                                          Freescale Semiconductor
                                                                                                           Chapter 5 Resets, Interrupts, and General System Control

5.8.7 System Power Management Status and Control 1 Register
            (SPMSC1)

This high page register contains status and control bits to support the low-voltage detect function, and to
enable the bandgap voltage reference for use by the ADC and ACMP modules. This register should be
written during the user's reset initialization program to set the desired controls even if the desired settings
are the same as the reset settings.

        7                6       5      4       3                     2      1  0

R LVWF1                  0              LVDRE2                        LVDE2  0

                                 LVWIE          LVDSE                           BGBE

W                        LVWACK

Reset:  0                0       0      1       1                     1      0  0

           = Unimplemented or Reserved

1 LVWF will be set in the case when VSupply transitions below the trip point or after reset and VSupply is already below VLVW.
2 This bit can be written only one time after reset. Additional writes are ignored.

                   Figure 5-9. System Power Management Status and Control 1 Register (SPMSC1)

                            Table 5-10. SPMSC1 Register Field Descriptions

Field                                      Description

     7  Low-Voltage Warning Flag -- The LVWF bit indicates the low-voltage warning status.
  LVWF  0 low-voltage warning is not present.
        1 low-voltage warning is present or was present.
     6
LVWACK  Low-Voltage Warning Acknowledge -- If LVWF = 1, a low-voltage condition has occurred. To acknowledge this
        low-voltage warning, write 1 to LVWACK, which will automatically clear LVWF to 0 if the low-voltage warning is
     5  no longer present.
LVWIE
        Low-Voltage Warning Interrupt Enable -- This bit enables hardware interrupt requests for LVWF.
     4  0 Hardware interrupt disabled (use polling).
LVDRE  1 Request a hardware interrupt when LVWF = 1.

     3  Low-Voltage Detect Reset Enable -- This write-once bit enables LVD events to generate a hardware reset
LVDSE  (provided LVDE = 1).
        0 LVD events do not generate hardware resets.
     2  1 Force an MCU reset when an enabled low-voltage detect event occurs.
  LVDE
        Low-Voltage Detect Stop Enable -- Provided LVDE = 1, this read/write bit determines whether the low-voltage
     0  detect function operates when the MCU is in stop mode.
BGBE   0 Low-voltage detect disabled during stop mode.
        1 Low-voltage detect enabled during stop mode.

        Low-Voltage Detect Enable -- This write-once bit enables low-voltage detect logic and qualifies the operation
        of other bits in this register.
        0 LVD logic disabled.
        1 LVD logic enabled.

        Bandgap Buffer Enable -- This bit enables an internal buffer for the bandgap voltage reference for use by the
        ADC and ACMP modules on one of its internal channels.
        0 Bandgap buffer disabled.
        1 Bandgap buffer enabled.

                                 MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                                         81
Chapter 5 Resets, Interrupts, and General System Control

5.8.8 System Power Management Status and Control 2 Register
            (SPMSC2)

This register is used to report the status of the low-voltage warning function, and to configure the stop
mode behavior of the MCU. This register should be written during the user's reset initialization program
to set the desired controls even if the desired settings are the same as the reset settings.

                  7       6     5                         4         3     2                  1         0

            R     0       0     LVDV1                           PPDF      0                  0     PPDC2

                                                          LVWV     0                                  0
                                                                   0                                  0
            W                                                      0      PPDACK                      0

Power-on Reset:   0       0     0                         0               0                  0

    LVD Reset:    0       0     u                         u               0                  0

Any other Reset:  0       0     u                         u               0                  0

                     = Unimplemented or Reserved                          u = Unaffected by reset

1 This bit can be written only one time after power-on reset. Additional writes are ignored.
2 This bit can be written only one time after reset. Additional writes are ignored.

                 Figure 5-10. System Power Management Status and Control 2 Register (SPMSC2)

                          Table 5-11. SPMSC2 Register Field Descriptions

    Field                                                    Description

         5  Low-Voltage Detect Voltage Select -- This write-once bit selects the low-voltage detect (LVD) trip point setting.
      LVDV  It also selects the warning voltage range. See Table 5-12.

         4  Low-Voltage Warning Voltage Select -- This bit selects the low-voltage warning (LVW) trip point voltage. See
     LVWV   Table 5-12.

         3  Partial Power Down Flag -- This read-only status bit indicates that the MCU has recovered from stop2 mode.
      PPDF  0 MCU has not recovered from stop2 mode.
            1 MCU recovered from stop2 mode.
         2
    PPDACK  Partial Power Down Acknowledge -- Writing a 1 to PPDACK clears the PPDF bit.

         0  Partial Power Down Control -- This write-once bit controls whether stop2 or stop3 mode is selected.
     PPDC   0 Stop3 mode enabled.
            1 Stop2, partial power down, mode enabled.

                     Table 5-12. LVD and LVW Trip Point Typical Values1

                     LVDV:LVWV  LVW Trip Point                            LVD Trip Point

                     0:0           VLVW0 = 2.74 V                         VLVD0 = 2.56 V

                     0:1           VLVW1 = 2.92 V

                     1:0           VLVW2 = 4.3 V                          VLVD1 = 4.0 V

                     1:1           VLVW3 = 4.6 V

                  1 See Electrical Characteristics appendix for minimum and maximum values.

                                MC9S08DV60 Series Data Sheet, Rev 3

82                                                                                           Freescale Semiconductor
Chapter 6
Parallel Input/Output Control

This section explains software controls related to parallel input/output (I/O) and pin control. The
MC9S08DV60 Series has seven parallel I/O ports which include a total of up to 53 I/O pins and one
input-only pin. See Chapter 2, "Pins and Connections," for more information about pin assignments and
external hardware considerations of these pins.

Many of these pins are shared with on-chip peripherals such as timer systems, communication systems, or
pin interrupts as shown in Table 2-1. The peripheral modules have priority over the general-purpose I/O
functions so that when a peripheral is enabled, the I/O functions associated with the shared pins are
disabled.

After reset, the shared peripheral functions are disabled and the pins are configured as inputs
(PTxDDn = 0). The pin control functions for each pin are configured as follows: slew rate control enabled
(PTxSEn = 1), low drive strength selected (PTxDSn = 0), and internal pull-ups disabled (PTxPEn = 0).

                                                           NOTE
                   Not all general-purpose I/O pins are available on all packages. To avoid

                      extra current drain from floating input pins, the user's reset initialization
                      routine in the application program must either enable on-chip pull-up
                      devices or change the direction of unconnected pins to outputs so the
                      pins do not float.
                   The PTE1 pin does not contain a clamp diode to VDD and should not be
                      driven above VDD. The voltage measured on the internally pulled up
                      PTE1 pin may be as low as VDD 0.7 V. The internal gates connected
                      to this pin are pulled all the way to VDD.

6.1 Port Data and Data Direction

Reading and writing of parallel I/Os are performed through the port data registers. The direction, either
input or output, is controlled through the port data direction registers. The parallel I/O port function for an
individual pin is illustrated in the block diagram shown in Figure 6-1.

The data direction control bit (PTxDDn) determines whether the output buffer for the associated pin is
enabled, and also controls the source for port data register reads. The input buffer for the associated pin is
always enabled unless the pin is enabled as an analog function or is an output-only pin.

When a shared digital function is enabled for a pin, the output buffer is controlled by the shared function.
However, the data direction register bit will continue to control the source for reads of the port data register.

When a shared analog function is enabled for a pin, both the input and output buffers are disabled. A value
of 0 is read for any port data bit where the bit is an input (PTxDDn = 0) and the input buffer is disabled.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       83
Chapter 6 Parallel Input/Output Control

In general, whenever a pin is shared with both an alternate digital function and an analog function, the
analog function has priority such that if both the digital and analog functions are enabled, the analog
function controls the pin.

It is a good programming practice to write to the port data register before changing the direction of a port
pin to become an output. This ensures that the pin will not be driven momentarily with an old data value
that happened to be in the port data register.

                                         PTxDDn                                                Output Enable

                                         DQ

                                         PTxDn                                                 Output Data

                                         DQ

                                                 1

    Port Read
       Data

                                                 0                               Synchronizer  Input Data

    BUSCLK

                                         Figure 6-1. Parallel I/O Block Diagram

6.2 Pull-up, Slew Rate, and Drive Strength

Associated with the parallel I/O ports is a set of registers located in the high page register space that operate
independently of the parallel I/O registers. These registers are used to control pull-ups, slew rate, and drive
strength for the pins.

An internal pull-up device can be enabled for each port pin by setting the corresponding bit in the pull-up
enable register (PTxPEn). The pull-up device is disabled if the pin is configured as an output by the parallel
I/O control logic or any shared peripheral function regardless of the state of the corresponding pull-up
enable register bit. The pull-up device is also disabled if the pin is controlled by an analog function.

Slew rate control can be enabled for each port pin by setting the corresponding bit in the slew rate control
register (PTxSEn). When enabled, slew control limits the rate at which an output can transition in order to
reduce EMC emissions. Slew rate control has no effect on pins that are configured as inputs.

                                                           NOTE
                  Slew rate reset default values may differ between engineering samples and
                  final production parts. Always initialize slew rate control to the desired
                  value to ensure correct operation.

                                         MC9S08DV60 Series Data Sheet, Rev 3

84                                                                                             Freescale Semiconductor
                                                                                                                                      Chapter 6 Parallel Input/Output Control

An output pin can be selected to have high output drive strength by setting the corresponding bit in the
drive strength select register (PTxDSn). When high drive is selected, a pin is capable of sourcing and
sinking greater current. Even though every I/O pin can be selected as high drive, the user must ensure that
the total current source and sink limits for the MCU are not exceeded. Drive strength selection is intended
to affect the DC behavior of I/O pins. However, the AC behavior is also affected. High drive allows a pin
to drive a greater load with the same switching speed as a low drive enabled pin into a smaller load.
Because of this, the EMC emissions may be affected by enabling pins as high drive.

6.3 Pin Interrupts

Port A, port B, and port D pins can be configured as external interrupt inputs and as an external means of
waking the MCU from stop or wait low-power modes.

The block diagram for each port interrupt logic is shown Figure 6-2.

        1                VDD            PTxACK                       BUSCLK
                               D CLR Q  RESET                                          PTxIF
                                CK
PTxn    0S  PTxPS0                                                 SYNCHRONIZER

PTxES0

                                             PORT             STOP STOP BYPASS                PTx
                                        INTERRUPT FF                                          INTERRUPT
        1                                                                                     REQUEST

PTxn    0S  PTxPSn       PTxMOD

                                                                   PTxIE

PTxESn

                         Figure 6-2. Port Interrupt Block Diagram

Writing to the PTxPSn bits in the port interrupt pin select register (PTxPS) independently enables or
disables each port pin. Each port can be configured as edge sensitive or edge and level sensitive based on
the PTxMOD bit in the port interrupt status and control register (PTxSC). Edge sensitivity can be software
programmed to be either falling or rising; the level can be either low or high. The polarity of the edge or
edge and level sensitivity is selected using the PTxESn bits in the port interrupt edge select register
(PTxES).

Synchronous logic is used to detect edges. Prior to detecting an edge, enabled port inputs must be at the
deasserted logic level. A falling edge is detected when an enabled port input signal is seen as a logic 1 (the
deasserted level) during one bus cycle and then a logic 0 (the asserted level) during the next cycle. A rising
edge is detected when the input signal is seen as a logic 0 during one bus cycle and then a logic 1 during
the next cycle.

6.3.1 Edge Only Sensitivity

A valid edge on an enabled port pin will set PTxIF in PTxSC. If PTxIE in PTxSC is set, an interrupt request
will be presented to the CPU. Clearing of PTxIF is accomplished by writing a 1 to PTxACK in PTxSC.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                  85
Chapter 6 Parallel Input/Output Control

6.3.2 Edge and Level Sensitivity

A valid edge or level on an enabled port pin will set PTxIF in PTxSC. If PTxIE in PTxSC is set, an interrupt
request will be presented to the CPU. Clearing of PTxIF is accomplished by writing a 1 to PTxACK in
PTxSC provided all enabled port inputs are at their deasserted levels. PTxIF will remain set if any enabled
port pin is asserted while attempting to clear by writing a 1 to PTxACK.

6.3.3 Pull-up/Pull-down Resistors

The port interrupt pins can be configured to use an internal pull-up/pull-down resistor using the associated
I/O port pull-up enable register. If an internal resistor is enabled, the PTxES register is used to select
whether the resistor is a pull-up (PTxESn = 0) or a pull-down (PTxESn = 1).

6.3.4 Pin Interrupt Initialization

When an interrupt pin is first enabled, it is possible to get a false interrupt flag. To prevent a false interrupt
request during pin interrupt initialization, the user should do the following:

    1. Mask interrupts by clearing PTxIE in PTxSC.
    2. Select the pin polarity by setting the appropriate PTxESn bits in PTxES.
    3. If using internal pull-up/pull-down device, configure the associated pull enable bits in PTxPE.
    4. Enable the interrupt pins by setting the appropriate PTxPSn bits in PTxPS.
    5. Write to PTxACK in PTxSC to clear any false interrupts.
    6. Set PTxIE in PTxSC to enable interrupts.

6.4 Pin Behavior in Stop Modes

Pin behavior following execution of a STOP instruction depends on the stop mode that is entered. An
explanation of pin behavior for the various stop modes follows:

    Stop2 mode is a partial power-down mode, whereby I/O latches are maintained in their state as
         before the STOP instruction was executed. CPU register status and the state of I/O registers should
         be saved in RAM before the STOP instruction is executed to place the MCU in stop2 mode. Upon
         recovery from stop2 mode, before accessing any I/O, the user should examine the state of the PPDF
         bit in the SPMSC2 register. If the PPDF bit is 0, I/O must be initialized as if a power on reset had
         occurred. If the PPDF bit is 1, peripherals may require initialization to be restored to their pre-stop
         condition. This can be done using data previously stored in RAM if it was saved before the STOP
         instruction was executed. The user must then write a 1 to the PPDACK bit in the SPMSC2 register.
         Access to I/O is now permitted again in the user application program.

    In stop3 mode, all I/O is maintained because internal logic circuity stays powered up. Upon
         recovery, normal I/O function is available to the user.

    MC9S08DV60 Series Data Sheet, Rev 3

86                                       Freescale Semiconductor
                                                                                                                                      Chapter 6 Parallel Input/Output Control

6.5 Parallel I/O and Pin Control Registers

This section provides information about the registers associated with the parallel I/O ports. The data and
data direction registers are located in page zero of the memory map. The pull up, slew rate, drive strength,
and interrupt control registers are located in the high page section of the memory map.

Refer to tables in Chapter 4, "Memory," for the absolute address assignments for all parallel I/O and their
pin control registers. This section refers to registers and control bits only by their names. A Freescale
Semiconductor-provided equate or header file normally is used to translate these names into the
appropriate absolute addresses.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       87
Chapter 6 Parallel Input/Output Control

6.5.1 Port A Registers

Port A is controlled by the registers listed below.

6.5.1.1 Port A Data Register (PTAD)

          R       7        6        5        4               3               2       1        0
         W
    Reset:   PTAD7    PTAD6    PTAD5    PTAD4           PTAD3           PTAD2   PTAD1    PTAD0
                0                                                                  0        0
                      0        0                     0  0                   0

                               Figure 6-3. Port A Data Register (PTAD)

                               Table 6-1. PTAD Register Field Descriptions

    Field                                               Description

    7:0      Port A Data Register Bits -- For port A pins that are inputs, reads return the logic level on the pin. For port A
PTAD[7:0]    pins that are configured as outputs, reads return the last value written to this register.
             Writes are latched into all bits of this register. For port A pins that are configured as outputs, the logic level is
             driven out the corresponding MCU pin.
             Reset forces PTAD to all 0s, but these 0s are not driven out the corresponding pins because reset also configures
             all port pins as high-impedance inputs with pull-ups/pull-downs disabled.

6.5.1.2 Port A Data Direction Register (PTADD)

          R        7        6        5        4               3            2          1        0
         W
    Reset:   PTADD7   PTADD6   PTADD5   PTADD4          PTADD3       PTADD2     PTADD1   PTADD0
                 0                                                                  0        0
                      0        0                     0  0                   0

                         Figure 6-4. Port A Data Direction Register (PTADD)

                               Table 6-2. PTADD Register Field Descriptions

    Field                                               Description

     7:0     Data Direction for Port A Bits -- These read/write bits control the direction of port A pins and what is read for
PTADD[7:0]   PTAD reads.
             0 Input (output driver disabled) and reads return the pin value.
             1 Output driver enabled for port A bit n and PTAD reads return the contents of PTADn.

                               MC9S08DV60 Series Data Sheet, Rev 3

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                                                                       Chapter 6 Parallel Input/Output Control

6.5.1.3 Port A Pull Enable Register (PTAPE)

      R        7               6        5        4        3                  2               1        0
     W
Reset:   PTAPE7          PTAPE6   PTAPE5   PTAPE4   PTAPE3             PTAPE2          PTAPE1   PTAPE0
             0                                                                                      0
                         0        0        0        0                  0               0

                         Figure 6-5. Internal Pull Enable for Port A Register (PTAPE)

                                  Table 6-3. PTAPE Register Field Descriptions

Field                                         Description

     7:0    Internal Pull Enable for Port A Bits -- Each of these control bits determines if the internal pull-up or pull-down
PTAPE[7:0]  device is enabled for the associated PTA pin. For port A pins that are configured as outputs, these bits have no
            effect and the internal pull devices are disabled.
            0 Internal pull-up/pull-down device disabled for port A bit n.
            1 Internal pull-up/pull-down device enabled for port A bit n.

                                                     NOTE

            Pull-down devices only apply when using pin interrupt functions, when
            corresponding edge select and pin select functions are configured.

6.5.1.4 Port A Slew Rate Enable Register (PTASE)

      R        7               6        5        4        3                  2               1        0
     W
Reset:   PTASE7          PTASE6   PTASE5   PTASE4   PTASE3             PTASE2          PTASE1   PTASE0
             0                                                                                      0
                         0        0        0        0                  0               0

                         Figure 6-6. Slew Rate Enable for Port A Register (PTASE)

                                  Table 6-4. PTASE Register Field Descriptions

Field                                         Description

     7:0    Output Slew Rate Enable for Port A Bits -- Each of these control bits determines if the output slew rate control
PTASE[7:0]  is enabled for the associated PTA pin. For port A pins that are configured as inputs, these bits have no effect.
            0 Output slew rate control disabled for port A bit n.
            1 Output slew rate control enabled for port A bit n.

Note: Slew rate reset default values may differ between engineering samples and final production parts. Always initialize slew
        rate control to the desired value to ensure correct operation.

                                  MC9S08DV60 Series Data Sheet, Rev 3

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Chapter 6 Parallel Input/Output Control

6.5.1.5 Port A Drive Strength Selection Register (PTADS)

          R        7        6        5                   4        3        2        1                0
         W
    Reset:   PTADS7   PTADS6   PTADS5              PTADS4   PTADS3   PTADS2   PTADS1           PTADS0
                 0                                                                                 0
                      0        0                   0        0        0                  0

                      Figure 6-7. Drive Strength Selection for Port A Register (PTADS)

                               Table 6-5. PTADS Register Field Descriptions

    Field                                             Description

     7:0     Output Drive Strength Selection for Port A Bits -- Each of these control bits selects between low and high
PTADS[7:0]   output drive for the associated PTA pin. For port A pins that are configured as inputs, these bits have no effect.
             0 Low output drive strength selected for port A bit n.
             1 High output drive strength selected for port A bit n.

6.5.1.6 Port A Interrupt Status and Control Register (PTASC)

             7        6        5                   4        3        2                  1      0

    R        0        0        0                   0        PTAIF    0

                                                                                        PTAIE  PTAMOD

    W                                                                PTAACK

    Reset:   0        0        0                   0        0        0                  0      0

                      = Unimplemented or Reserved

                      Figure 6-8. Port A Interrupt Status and Control Register (PTASC)

                               Table 6-6. PTASC Register Field Descriptions

    Field                                             Description

         3   Port A Interrupt Flag -- PTAIF indicates when a port A interrupt is detected. Writes have no effect on PTAIF.
      PTAIF  0 No port A interrupt detected.
             1 Port A interrupt detected.
         2
    PTAACK   Port A Interrupt Acknowledge -- Writing a 1 to PTAACK is part of the flag clearing mechanism. PTAACK
             always reads as 0.
         1
      PTAIE  Port A Interrupt Enable -- PTAIE determines whether a port A interrupt is requested.
             0 Port A interrupt request not enabled.
         0   1 Port A interrupt request enabled.
    PTAMOD
             Port A Detection Mode -- PTAMOD (along with the PTAES bits) controls the detection mode of the port A
             interrupt pins.
             0 Port A pins detect edges only.
             1 Port A pins detect both edges and levels.

                               MC9S08DV60 Series Data Sheet, Rev 3

90                                                                            Freescale Semiconductor
                                                                              Chapter 6 Parallel Input/Output Control

6.5.1.7     Port A Interrupt Pin Select Register (PTAPS)

      R        7               6        5         4        3                        2        1        0
     W
Reset:   PTAPS7          PTAPS6   PTAPS5    PTAPS4   PTAPS3                   PTAPS2   PTAPS1   PTAPS0
             0                                                                                      0
                         0               0  0        0                        0        0

                         Figure 6-9. Port A Interrupt Pin Select Register (PTAPS)

                                  Table 6-7. PTAPS Register Field Descriptions

Field                                          Description

7:0         Port A Interrupt Pin Selects -- Each of the PTAPSn bits enable the corresponding port A interrupt pin.

PTAPS[7:0] 0 Pin not enabled as interrupt.

            1 Pin enabled as interrupt.

6.5.1.8 Port A Interrupt Edge Select Register (PTAES)

      R        7               6        5         4        3                        2        1        0
     W
Reset:   PTAES7          PTAES6   PTAES5    PTAES4   PTAES3                   PTAES2   PTAES1   PTAES0
             0                                                                             0        0
                         0               0  0        0                        0

                            Figure 6-10. Port A Edge Select Register (PTAES)

                                  Table 6-8. PTAES Register Field Descriptions

Field                                          Description

     7:0    Port A Edge Selects -- Each of the PTAESn bits serves a dual purpose by selecting the polarity of the active
PTAES[7:0]  interrupt edge as well as selecting a pull-up or pull-down device if enabled.
            0 A pull-up device is connected to the associated pin and detects falling edge/low level for interrupt generation.
            1 A pull-down device is connected to the associated pin and detects rising edge/high level for interrupt

               generation.

                                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                             91
Chapter 6 Parallel Input/Output Control

6.5.2 Port B Registers

Port B is controlled by the registers listed below.

6.5.2.1 Port B Data Register (PTBD)

          R       7        6        5        4               3                      2        1           0
         W
    Reset:   PTBD7    PTBD6    PTBD5    PTBD4           PTBD3                  PTBD2    PTBD1       PTBD0
                 0                                                                          0           0
                        0      0                     0  0                      0

                               Figure 6-11. Port B Data Register (PTBD)

                               Table 6-9. PTBD Register Field Descriptions

    Field                                               Description

    7:0      Port B Data Register Bits -- For port B pins that are inputs, reads return the logic level on the pin. For port B
PTBD[7:0]    pins that are configured as outputs, reads return the last value written to this register.
             Writes are latched into all bits of this register. For port B pins that are configured as outputs, the logic level is
             driven out the corresponding MCU pin.
             Reset forces PTBD to all 0s, but these 0s are not driven out the corresponding pins because reset also configures
             all port pins as high-impedance inputs with pull-ups/pull-downs disabled.

6.5.2.2 Port B Data Direction Register (PTBDD)

          R        7        6        5        4               3                      2        1           0
         W
    Reset:   PTBDD7   PTBDD6   PTBDD5   PTBDD4          PTBDD3                 PTBDD2   PTBDD1      PTBDD0
                  0                                                                          0           0
                        0      0                     0  0                      0

                           Figure 6-12. Port B Data Direction Register (PTBDD)

                              Table 6-10. PTBDD Register Field Descriptions

    Field                                               Description

    7:0      Data Direction for Port B Bits -- These read/write bits control the direction of port B pins and what is read for

PTBDD[7:0] PTBD reads.

             0 Input (output driver disabled) and reads return the pin value.

             1 Output driver enabled for port B bit n and PTBD reads return the contents of PTBDn.

                               MC9S08DV60 Series Data Sheet, Rev 3

92                                                                                      Freescale Semiconductor
                                                                       Chapter 6 Parallel Input/Output Control

6.5.2.3 Port B Pull Enable Register (PTBPE)

      R        7               6        5        4        3                  2                1        0
     W
Reset:   PTBPE7          PTBPE6   PTBPE5   PTBPE4   PTBPE3             PTBPE2           PTBPE1   PTBPE0
             0                                                                                       0
                         0        0        0        0                  0                0

                         Figure 6-13. Internal Pull Enable for Port B Register (PTBPE)

                            Table 6-11. PTBPE Register Field Descriptions

Field                                         Description

     7:0    Internal Pull Enable for Port B Bits -- Each of these control bits determines if the internal pull-up or pull-down
PTBPE[7:0]  device is enabled for the associated PTB pin. For port B pins that are configured as outputs, these bits have no
            effect and the internal pull devices are disabled.
            0 Internal pull-up/pull-down device disabled for port B bit n.
            1 Internal pull-up/pull-down device enabled for port B bit n.

                                                     NOTE

            Pull-down devices only apply when using pin interrupt functions, when
            corresponding edge select and pin select functions are configured.

6.5.2.4 Port B Slew Rate Enable Register (PTBSE)

      R        7               6        5        4        3                  2                1        0
     W
Reset:   PTBSE7          PTBSE6   PTBSE5   PTBSE4   PTBSE3             PTBSE2           PTBSE1   PTBSE0
             0                                                                                       0
                         0        0        0        0                  0                0

                         Figure 6-14. Slew Rate Enable for Port B Register (PTBSE)

                            Table 6-12. PTBSE Register Field Descriptions

Field                                         Description

     7:0    Output Slew Rate Enable for Port B Bits -- Each of these control bits determines if the output slew rate control
PTBSE[7:0]  is enabled for the associated PTB pin. For port B pins that are configured as inputs, these bits have no effect.
            0 Output slew rate control disabled for port B bit n.
            1 Output slew rate control enabled for port B bit n.

Note: Slew rate reset default values may differ between engineering samples and final production parts. Always initialize slew
        rate control to the desired value to ensure correct operation.

                                  MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                          93
Chapter 6 Parallel Input/Output Control

6.5.2.5 Port B Drive Strength Selection Register (PTBDS)

                   7        6        5                   4        3        2        1                           0

    R                 PTBDS6   PTBDS5              PTBDS4   PTBDS3   PTBDS2   PTBDS1                      PTBDS0
           PTBDS7                                                                                              0

    W

    Reset:   0        0        0                   0        0        0                             0

                      Figure 6-15. Drive Strength Selection for Port B Register (PTBDS)

                               Table 6-13. PTBDS Register Field Descriptions

    Field                                             Description

     7:0     Output Drive Strength Selection for Port B Bits -- Each of these control bits selects between low and high
PTBDS[7:0]   output drive for the associated PTB pin. For port B pins that are configured as inputs, these bits have no effect.
             0 Low output drive strength selected for port B bit n.
             1 High output drive strength selected for port B bit n.

6.5.2.6 Port B Interrupt Status and Control Register (PTBSC)

             7        6        5                   4        3        2                             1      0

          R  0        0        0                   0        PTBIF    0
         W
    Reset:                                                                                         PTBIE  PTBMOD

                                                                     PTBACK

             0        0        0                   0        0        0                             0      0

                      = Unimplemented or Reserved

                      Figure 6-16. Port B Interrupt Status and Control Register (PTBSC)

                               Table 6-14. PTBSC Register Field Descriptions

    Field                                             Description

       3     Port B Interrupt Flag -- PTBIF indicates when a Port B interrupt is detected. Writes have no effect on PTBIF.
    PTBIF    0 No Port B interrupt detected.
             1 Port B interrupt detected.

    2        Port B Interrupt Acknowledge -- Writing a 1 to PTBACK is part of the flag clearing mechanism. PTBACK

    PTBACK always reads as 0.

       1     Port B Interrupt Enable -- PTBIE determines whether a port B interrupt is requested.
    PTBIE    0 Port B interrupt request not enabled.
             1 Port B interrupt request enabled.

     0       Port B Detection Mode -- PTBMOD (along with the PTBES bits) controls the detection mode of the port B
PTBMOD       interrupt pins.
             0 Port B pins detect edges only.
             1 Port B pins detect both edges and levels.

                               MC9S08DV60 Series Data Sheet, Rev 3

94                                                                            Freescale Semiconductor
                                                                              Chapter 6 Parallel Input/Output Control

6.5.2.7     Port B Interrupt Pin Select Register (PTBPS)

      R        7               6        5         4        3                        2        1        0
     W
Reset:   PTBPS7          PTBPS6   PTBPS5    PTBPS4   PTBPS3                   PTBPS2   PTBPS1   PTBPS0
             0                                                                                      0
                         0               0  0        0                        0        0

                         Figure 6-17. Port B Interrupt Pin Select Register (PTBPS)

                            Table 6-15. PTBPS Register Field Descriptions

Field                                          Description

7:0         Port B Interrupt Pin Selects -- Each of the PTBPSn bits enable the corresponding port B interrupt pin.

PTBPS[7:0] 0 Pin not enabled as interrupt.

            1 Pin enabled as interrupt.

6.5.2.8 Port B Interrupt Edge Select Register (PTBES)

      R        7               6        5         4        3                        2        1        0
     W
Reset:   PTBES7          PTBES6   PTBES5    PTBES4   PTBES3                   PTBES2   PTBES1   PTBES0
             0                                                                             0        0
                         0               0  0        0                        0

                            Figure 6-18. Port B Edge Select Register (PTBES)

                            Table 6-16. PTBES Register Field Descriptions

Field                                          Description

     7:0    Port B Edge Selects -- Each of the PTBESn bits serves a dual purpose by selecting the polarity of the active
PTBES[7:0]  interrupt edge as well as selecting a pull-up or pull-down device if enabled.
            0 A pull-up device is connected to the associated pin and detects falling edge/low level for interrupt generation.
            1 A pull-down device is connected to the associated pin and detects rising edge/high level for interrupt

               generation.

                                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                             95
Chapter 6 Parallel Input/Output Control

6.5.3 Port C Registers

Port C is controlled by the registers listed below.

6.5.3.1 Port C Data Register (PTCD)

          R       7        6        5        4               3                      2        1           0
         W
    Reset:   PTCD7    PTCD6    PTCD5    PTCD4           PTCD3                  PTCD2    PTCD1       PTCD0
                 0                                                                          0           0
                        0      0                     0  0                      0

                               Figure 6-19. Port C Data Register (PTCD)

                               Table 6-17. PTCD Register Field Descriptions

    Field                                               Description

    7:0      Port C Data Register Bits -- For port C pins that are inputs, reads return the logic level on the pin. For port C
PTCD[7:0]    pins that are configured as outputs, reads return the last value written to this register.
             Writes are latched into all bits of this register. For port C pins that are configured as outputs, the logic level is
             driven out the corresponding MCU pin.
             Reset forces PTCD to all 0s, but these 0s are not driven out the corresponding pins because reset also
             configures all port pins as high-impedance inputs with pull-ups disabled.

6.5.3.2 Port C Data Direction Register (PTCDD)

          R        7        6        5        4               3                      2        1           0
         W
    Reset:   PTCDD7   PTCDD6   PTCDD5   PTCDD4          PTCDD3                 PTCDD2   PTCDD1      PTCDD0
                  0                                                                          0           0
                        0      0                     0  0                      0

                           Figure 6-20. Port C Data Direction Register (PTCDD)

                              Table 6-18. PTCDD Register Field Descriptions

    Field                                               Description

    7:0      Data Direction for Port C Bits -- These read/write bits control the direction of port C pins and what is read for

PTCDD[7:0] PTCD reads.

             0 Input (output driver disabled) and reads return the pin value.

             1 Output driver enabled for port C bit n and PTCD reads return the contents of PTCDn.

                               MC9S08DV60 Series Data Sheet, Rev 3

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                                                                       Chapter 6 Parallel Input/Output Control

6.5.3.3 Port C Pull Enable Register (PTCPE)

      R        7               6        5        4        3                  2                1        0
     W
Reset:   PTCPE7          PTCPE6   PTCPE5   PTCPE4   PTCPE3             PTCPE2           PTCPE1   PTCPE0
              0                                                                                       0
                         0        0        0        0                  0                0

                         Figure 6-21. Internal Pull Enable for Port C Register (PTCPE)

                            Table 6-19. PTCPE Register Field Descriptions

Field                                         Description

     7:0    Internal Pull Enable for Port C Bits -- Each of these control bits determines if the internal pull-up device is
PTCPE[7:0]  enabled for the associated PTC pin. For port C pins that are configured as outputs, these bits have no effect and
            the internal pull devices are disabled.
            0 Internal pull-up device disabled for port C bit n.
            1 Internal pull-up device enabled for port C bit n.

                                                     NOTE

            Pull-down devices only apply when using pin interrupt functions, when
            corresponding edge select and pin select functions are configured.

6.5.3.4 Port C Slew Rate Enable Register (PTCSE)

      R        7               6        5        4        3                  2                1        0
     W
Reset:   PTCSE7          PTCSE6   PTCSE5   PTCSE4   PTCSE3             PTCSE2           PTCSE1   PTCSE0
              0                                                                                       0
                         0        0        0        0                  0                0

                         Figure 6-22. Slew Rate Enable for Port C Register (PTCSE)

                            Table 6-20. PTCSE Register Field Descriptions

Field                                         Description

     7:0    Output Slew Rate Enable for Port C Bits -- Each of these control bits determines if the output slew rate control
PTCSE[7:0]  is enabled for the associated PTC pin. For port C pins that are configured as inputs, these bits have no effect.
            0 Output slew rate control disabled for port C bit n.
            1 Output slew rate control enabled for port C bit n.

Note: Slew rate reset default values may differ between engineering samples and final production parts. Always initialize slew
        rate control to the desired value to ensure correct operation.

                                  MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                          97
Chapter 6 Parallel Input/Output Control

6.5.3.5 Port C Drive Strength Selection Register (PTCDS)

                   7        6        5        4                            3        2        1        0

    R                 PTCDS6   PTCDS5   PTCDS4                       PTCDS3   PTCDS2   PTCDS1   PTCDS0
           PTCDS7                                                                                    0

    W

    Reset:  0         0        0        0                            0        0          0

                      Figure 6-23. Drive Strength Selection for Port C Register (PTCDS)

                         Table 6-21. PTCDS Register Field Descriptions

    Field                                  Description

    7:0     Output Drive Strength Selection for Port C Bits -- Each of these control bits selects between low and high

PTCDS[7:0] output drive for the associated PTC pin. For port C pins that are configured as inputs, these bits have no effect.

            0 Low output drive strength selected for port C bit n.

            1 High output drive strength selected for port C bit n.

                               MC9S08DV60 Series Data Sheet, Rev 3

98                                                                                     Freescale Semiconductor
                                                                             Chapter 6 Parallel Input/Output Control

6.5.4 Port D Registers

Port D is controlled by the registers listed below.

6.5.4.1 Port D Data Register (PTDD)

      R         7             6        5        4            3                    2        1           0
     W
Reset:     PTDD7         PTDD6    PTDD5    PTDD4        PTDD3                PTDD2    PTDD1       PTDD0
               0                                                                          0           0
                         0        0                  0  0                    0

                                  Figure 6-24. Port D Data Register (PTDD)

                                  Table 6-22. PTDD Register Field Descriptions

Field                                                   Description

    7:0    Port D Data Register Bits -- For port D pins that are inputs, reads return the logic level on the pin. For port D
PTDD[7:0]  pins that are configured as outputs, reads return the last value written to this register.
           Writes are latched into all bits of this register. For port D pins that are configured as outputs, the logic level is
           driven out the corresponding MCU pin.
           Reset forces PTDD to all 0s, but these 0s are not driven out the corresponding pins because reset also
           configures all port pins as high-impedance inputs with pull-ups/pull-downs disabled.

6.5.4.2 Port D Data Direction Register (PTDDD)

      R        7               6        5        4            3                    2        1           0
     W
Reset:   PTDDD7          PTDDD6   PTDDD5   PTDDD4       PTDDD3               PTDDD2   PTDDD1      PTDDD0
              0                                                                            0           0
                         0        0                  0  0                    0

                            Figure 6-25. Port D Data Direction Register (PTDDD)

                                 Table 6-23. PTDDD Register Field Descriptions

Field                                                   Description

7:0        Data Direction for Port D Bits -- These read/write bits control the direction of port D pins and what is read for

PTDDD[7:0] PTDD reads.

           0 Input (output driver disabled) and reads return the pin value.

           1 Output driver enabled for port D bit n and PTDD reads return the contents of PTDDn.

                                  MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                   99
Chapter 6 Parallel Input/Output Control

6.5.4.3 Port D Pull Enable Register (PTDPE)

      R           7        6        5        4        3                  2                1        0
     W
Reset:      PTDPE7   PTDPE6   PTDPE5   PTDPE4   PTDPE3             PTDPE2           PTDPE1   PTDPE0
                 0                                                                                0
                     0        0        0        0                  0                0

                     Figure 6-26. Internal Pull Enable for Port D Register (PTDPE)

                        Table 6-24. PTDPE Register Field Descriptions

     Field                                Description

     7:0    Internal Pull Enable for Port D Bits -- Each of these control bits determines if the internal pull-up or pull-down
PTDPE[7:0]  device is enabled for the associated PTD pin. For port D pins that are configured as outputs, these bits have no
            effect and the internal pull devices are disabled.
            0 Internal pull-up/pull-down device disabled for port D bit n.
            1 Internal pull-up/pull-down device enabled for port D bit n.

                                                     NOTE

            Pull-down devices only apply when using pin interrupt functions, when
            corresponding edge select and pin select functions are configured.

6.5.4.4 Port D Slew Rate Enable Register (PTDSE)

      R           7        6        5        4        3                  2                1        0
     W
Reset:      PTDSE7   PTDSE6   PTDSE5   PTDSE4   PTDSE3             PTDSE2           PTDSE1   PTDSE0
                 0                                                                                0
                     0        0        0        0                  0                0

                     Figure 6-27. Slew Rate Enable for Port D Register (PTDSE)

                        Table 6-25. PTDSE Register Field Descriptions

     Field                                Description

     7:0    Output Slew Rate Enable for Port D Bits -- Each of these control bits determines if the output slew rate control
PTDSE[7:0]  is enabled for the associated PTD pin. For port D pins that are configured as inputs, these bits have no effect.
            0 Output slew rate control disabled for port D bit n.
            1 Output slew rate control enabled for port D bit n.

Note: Slew rate reset default values may differ between engineering samples and final production parts. Always initialize slew
        rate control to the desired value to ensure correct operation.

                              MC9S08DV60 Series Data Sheet, Rev 3

100                                                                                 Freescale Semiconductor
6.5.4.5                                                                                                                Chapter 6 Parallel Input/Output Control

         Port D Drive Strength Selection Register (PTDDS)

               7               6        5            4                  3        2        1                 0

R                        PTDDS6   PTDDS5       PTDDS4             PTDDS3   PTDDS2   PTDDS1            PTDDS0
       PTDDS7                                                                                              0

W

Reset:   0               0        0            0                  0        0                   0

                  Figure 6-28. Drive Strength Selection for Port D Register (PTDDS)

                            Table 6-26. PTDDS Register Field Descriptions

Field                                             Description

7:0      Output Drive Strength Selection for Port D Bits -- Each of these control bits selects between low and high

PTDDS[7:0] output drive for the associated PTD pin. For port D pins that are configured as inputs, these bits have no effect.

         0 Low output drive strength selected for port D bit n.

         1 High output drive strength selected for port D bit n.

6.5.4.6 Port D Interrupt Status and Control Register (PTDSC)

         7               6        5            4                  3        2                   1      0

      R  0               0        0            0                  PTDIF    0
     W
Reset:                                                                                         PTDIE  PTDMOD

                                                                           PTDACK

         0               0        0            0                  0        0                   0      0

                  = Unimplemented or Reserved

                  Figure 6-29. Port D Interrupt Status and Control Register (PTDSC)

                            Table 6-27. PTDSC Register Field Descriptions

Field                                             Description

   3     Port D Interrupt Flag -- PTDIF indicates when a port D interrupt is detected. Writes have no effect on PTDIF.
PTDIF    0 No port D interrupt detected.
         1 Port D interrupt detected.

2        Port D Interrupt Acknowledge -- Writing a 1 to PTDACK is part of the flag clearing mechanism. PTDACK

PTDACK always reads as 0.

   1     Port D Interrupt Enable -- PTDIE determines whether a port D interrupt is requested.
PTDIE    0 Port D interrupt request not enabled.
         1 Port D interrupt request enabled.

     0   Port A Detection Mode -- PTDMOD (along with the PTDES bits) controls the detection mode of the port D
PTDMOD   interrupt pins.
         0 Port D pins detect edges only.
         1 Port D pins detect both edges and levels.

                                  MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                         101
Chapter 6 Parallel Input/Output Control

6.5.4.7 Port D Interrupt Pin Select Register (PTDPS)

      R           7        6        5             4        3                        2        1        0
     W
Reset:      PTDPS7   PTDPS6   PTDPS5        PTDPS4   PTDPS3                   PTDPS2   PTDPS1   PTDPS0
                 0                                                                                   0
                     0                   0  0        0                        0        0

                     Figure 6-30. Port D Interrupt Pin Select Register (PTDPS)

                        Table 6-28. PTDPS Register Field Descriptions

     Field                                     Description

     7:0    Port D Interrupt Pin Selects -- Each of the PTDPSn bits enable the corresponding port D interrupt pin.

PTDPS[7:0] 0 Pin not enabled as interrupt.

            1 Pin enabled as interrupt.

6.5.4.8 Port D Interrupt Edge Select Register (PTDES)

      R           7        6        5             4        3                        2        1        0
     W
Reset:      PTDES7   PTDES6   PTDES5        PTDES4   PTDES3                   PTDES2   PTDES1   PTDES0
                 0                                                                          0        0
                     0                   0  0        0                        0

                        Figure 6-31. Port D Edge Select Register (PTDES)

                        Table 6-29. PTDES Register Field Descriptions

     Field                                     Description

     7:0    Port D Edge Selects -- Each of the PTDESn bits serves a dual purpose by selecting the polarity of the active
PTDES[7:0]  interrupt edge as well as selecting a pull-up or pull-down device if enabled.
            0 A pull-up device is connected to the associated pin and detects falling edge/low level for interrupt generation.
            1 A pull-down device is connected to the associated pin and detects rising edge/high level for interrupt

               generation.

                                         MC9S08DV60 Series Data Sheet, Rev 3

102                                                                                    Freescale Semiconductor
                                                                             Chapter 6 Parallel Input/Output Control

6.5.5 Port E Registers

Port E is controlled by the registers listed below.

6.5.5.1 Port E Data Register (PTED)

               7              6        5        4            3                    2                1        0

R                        PTED6    PTED5    PTED4        PTED3                PTED2           PTED11    PTED0
        PTED7

W

Reset:     0             0        0                  0  0                    0                    0    0

                                                Figure 6-32. Port E Data Register (PTED)
1 Reads of this bit always return the pin value of the associated pin, regardless of the value stored in the port data direction bit.

                                  Table 6-30. PTED Register Field Descriptions

Field                                                   Description

    7:0    Port E Data Register Bits -- For port E pins that are inputs, reads return the logic level on the pin. For port E
PTED[7:0]  pins that are configured as outputs, reads return the last value written to this register.
           Writes are latched into all bits of this register. For port E pins that are configured as outputs, the logic level is
           driven out the corresponding MCU pin.
           Reset forces PTED to all 0s, but these 0s are not driven out the corresponding pins because reset also configures
           all port pins as high-impedance inputs with pull-ups disabled.

6.5.5.2 Port E Data Direction Register (PTEDD)

               7               6        5        4            3                    2                1        0

R                        PTEDD6   PTEDD5   PTEDD4       PTEDD3               PTEDD2          PTEDD11   PTEDD0
       PTEDD7                                                                                     0         0

W

Reset:     0             0        0                  0  0                    0

                                        Figure 6-33. Port E Data Direction Register (PTEDD)
1 PTEDD1 has no effect on the input-only PTE1 pin.

                                 Table 6-31. PTEDD Register Field Descriptions

Field                                                   Description

7:0        Data Direction for Port E Bits -- These read/write bits control the direction of port E pins and what is read for

PTEDD[7:0] PTED reads.

           0 Input (output driver disabled) and reads return the pin value.

           1 Output driver enabled for port E bit n and PTED reads return the contents of PTEDn.

                                  MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                   103
Chapter 6 Parallel Input/Output Control

6.5.5.3 Port E Pull Enable Register (PTEPE)

      R           7          6        5        4        3                  2                        1         0
     W
Reset:      PTEPE7     PTEPE6   PTEPE5   PTEPE4   PTEPE3             PTEPE2                   PTEPE1    PTEPE0
                0                                                                                           0
                       0        0        0        0                  0                        0

                       Figure 6-34. Internal Pull Enable for Port E Register (PTEPE)

                          Table 6-32. PTEPE Register Field Descriptions

     Field                                  Description

     7:0    Internal Pull Enable for Port E Bits -- Each of these control bits determines if the internal pull-up device is
PTEPE[7:0]  enabled for the associated PTE pin. For port E pins that are configured as outputs, these bits have no effect and
            the internal pull devices are disabled.
            0 Internal pull-up device disabled for port E bit n.
            1 Internal pull-up device enabled for port E bit n.

                                                        NOTE

               Pull-down devices only apply when using pin interrupt functions, when
               corresponding edge select and pin select functions are configured.

6.5.5.4 Port E Slew Rate Enable Register (PTESE)

                    7        6        5        4        3                  2                         1        0

     R                 PTESE6   PTESE5   PTESE4   PTESE3             PTESE2                   PTESE11   PTESE0
            PTESE7                                                                                          0

     W

Reset:      0          0        0        0        0                  0                        0

                                   Figure 6-35. Slew Rate Enable for Port E Register (PTESE)
1 PTESE1 has no effect on the input-only PTE1 pin.

                          Table 6-33. PTESE Register Field Descriptions

     Field                                  Description

     7:0    Output Slew Rate Enable for Port E Bits -- Each of these control bits determines if the output slew rate control
PTESE[7:0]  is enabled for the associated PTE pin. For port E pins that are configured as inputs, these bits have no effect.
            0 Output slew rate control disabled for port E bit n.
            1 Output slew rate control enabled for port E bit n.

Note: Slew rate reset default values may differ between engineering samples and final production parts. Always initialize slew
        rate control to the desired value to ensure correct operation.

                                MC9S08DV60 Series Data Sheet, Rev 3

104                                                                                           Freescale Semiconductor
6.5.5.5                                                                                                                   Chapter 6 Parallel Input/Output Control

            Port E Drive Strength Selection Register (PTEDS)

               7               6        5        4        3                  2         1                  0

R                        PTEDS6   PTEDS5   PTEDS4   PTEDS3             PTEDS2   PTEDS11             PTEDS0
       PTEDS7                                                                                            0

W

Reset:      0            0        0        0        0                  0                         0

                              Figure 6-36. Drive Strength Selection for Port E Register (PTEDS)
1 PTEDS1 has no effect on the input-only PTE1 pin.

                            Table 6-34. PTEDS Register Field Descriptions

Field                                         Description

     7:0    Output Drive Strength Selection for Port E Bits -- Each of these control bits selects between low and high
PTEDS[7:0]  output drive for the associated PTE pin. For port E pins that are configured as inputs, these bits have no effect.
            0 Low output drive strength selected for port E bit n.
            1 High output drive strength selected for port E bit n.

                                  MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                             105
Chapter 6 Parallel Input/Output Control

6.5.6 Port F Registers

Port F is controlled by the registers listed below.

6.5.6.1 Port F Data Register (PTFD)

      R          7        6        5        4                3            2        1        0
     W
Reset:      PTFD7    PTFD6    PTFD5    PTFD4            PTFD3        PTFD2    PTFD1    PTFD0
               0                                                                 0        0
                     0        0                      0  0               0

                              Figure 6-37. Port F Data Register (PTFD)

                              Table 6-35. PTFD Register Field Descriptions

     Field                                              Description

    7:0     Port F Data Register Bits -- For port F pins that are inputs, reads return the logic level on the pin. For port F
PTFD[7:0]   pins that are configured as outputs, reads return the last value written to this register.
            Writes are latched into all bits of this register. For port F pins that are configured as outputs, the logic level is
            driven out the corresponding MCU pin.
            Reset forces PTFD to all 0s, but these 0s are not driven out the corresponding pins because reset also configures
            all port pins as high-impedance inputs with pull-ups disabled.

6.5.6.2 Port F Data Direction Register (PTFDD)

      R           7        6        5        4                3            2        1        0
     W
Reset:      PTFDD7   PTFDD6   PTFDD5   PTFDD4           PTFDD3       PTFDD2   PTFDD1   PTFDD0
                 0                                                                 0        0
                     0        0                      0  0               0

                        Figure 6-38. Port F Data Direction Register (PTFDD)

                             Table 6-36. PTFDD Register Field Descriptions

     Field                                              Description

     7:0    Data Direction for Port F Bits -- These read/write bits control the direction of port F pins and what is read for
PTFDD[7:0]  PTFD reads.
            0 Input (output driver disabled) and reads return the pin value.
            1 Output driver enabled for port F bit n and PTFD reads return the contents of PTFDn.

                              MC9S08DV60 Series Data Sheet, Rev 3

106                                                                           Freescale Semiconductor
                                                                       Chapter 6 Parallel Input/Output Control

6.5.6.3 Port F Pull Enable Register (PTFPE)

      R        7               6        5        4        3                  2                1        0
     W
Reset:   PTFPE7          PTFPE6   PTFPE5   PTFPE4   PTFPE3             PTFPE2           PTFPE1   PTFPE0
             0                                                                                       0
                         0        0        0        0                  0                0

                         Figure 6-39. Internal Pull Enable for Port F Register (PTFPE)

                            Table 6-37. PTFPE Register Field Descriptions

Field                                         Description

     7:0    Internal Pull Enable for Port F Bits -- Each of these control bits determines if the internal pull-up device is
PTFPE[7:0]  enabled for the associated PTF pin. For port F pins that are configured as outputs, these bits have no effect and
            the internal pull devices are disabled.
            0 Internal pull-up device disabled for port F bit n.
            1 Internal pull-up device enabled for port F bit n.

                                                     NOTE

            Pull-down devices only apply when using pin interrupt functions, when
            corresponding edge select and pin select functions are configured.

6.5.6.4 Port F Slew Rate Enable Register (PTFSE)

      R        7               6        5        4        3                  2                1        0
     W
Reset:   PTFSE7          PTFSE6   PTFSE5   PTFSE4   PTFSE3             PTFSE2           PTFSE1   PTFSE0
             0                                                                                       0
                         0        0        0        0                  0                0

                         Figure 6-40. Slew Rate Enable for Port F Register (PTFSE)

                            Table 6-38. PTFSE Register Field Descriptions

Field                                         Description

     7:0    Output Slew Rate Enable for Port F Bits -- Each of these control bits determines if the output slew rate control
PTFSE[7:0]  is enabled for the associated PTF pin. For port F pins that are configured as inputs, these bits have no effect.
            0 Output slew rate control disabled for port F bit n.
            1 Output slew rate control enabled for port F bit n.

Note: Slew rate reset default values may differ between engineering samples and final production parts. Always initialize slew
        rate control to the desired value to ensure correct operation.

                                  MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                          107
Chapter 6 Parallel Input/Output Control

6.5.6.5 Port F Drive Strength Selection Register (PTFDS)

                    7        6        5        4        3                  2        1              0

     R                 PTFDS6   PTFDS5   PTFDS4   PTFDS3             PTFDS2   PTFDS1         PTFDS0
            PTFDS7                                                                               0

     W

Reset:      0          0        0        0        0                  0                    0

                       Figure 6-41. Drive Strength Selection for Port F Register (PTFDS)

                          Table 6-39. PTFDS Register Field Descriptions

     Field                                  Description

     7:0    Output Drive Strength Selection for Port F Bits -- Each of these control bits selects between low and high
PTFDS[7:0]  output drive for the associated PTF pin. For port F pins that are configured as inputs, these bits have no effect.
            0 Low output drive strength selected for port F bit n.
            1 High output drive strength selected for port F bit n.

                                MC9S08DV60 Series Data Sheet, Rev 3

108                                                                           Freescale Semiconductor
                                                                             Chapter 6 Parallel Input/Output Control

6.5.7 Port G Registers

Port G is controlled by the registers listed below.

6.5.7.1 Port G Data Register (PTGD)

           7             6  5                        4  3                    2                    1  0

R          0             0

                            PTGD5          PTGD4        PTGD3                PTGD2  PTGD1            PTGD0

W

Reset:     0             0  0                        0  0                    0                    0  0

              = Unimplemented or Reserved

                            Figure 6-42. Port G Data Register (PTGD)

                            Table 6-40. PTGD Register Field Descriptions

Field                                                   Description

     5:0   Port G Data Register Bits -- For port G pins that are inputs, reads return the logic level on the pin. For port G
PTGD[5:0]  pins that are configured as outputs, reads return the last value written to this register.
           Writes are latched into all bits of this register. For port G pins that are configured as outputs, the logic level is
           driven out the corresponding MCU pin.
           Reset forces PTGD to all 0s, but these 0s are not driven out the corresponding pins because reset also
           configures all port pins as high-impedance inputs with pull-ups disabled.

6.5.7.2 Port G Data Direction Register (PTGDD)

           7             6  5                        4  3                    2                    1  0

R          0             0
                                       PTGDD5 PTGDD4 PTGDD3 PTGDD2 PTGDD1 PTGDD0

W

Reset:     0             0  0                        0  0                    0                    0  0

              = Unimplemented or Reserved

                            Figure 6-43. Port G Data Direction Register (PTGDD)

                            Table 6-41. PTGDD Register Field Descriptions

Field                                                   Description

5:0        Data Direction for Port G Bits -- These read/write bits control the direction of port G pins and what is read for

PTGDD[5:0] PTGD reads.

           0 Input (output driver disabled) and reads return the pin value.

           1 Output driver enabled for port G bit n and PTGD reads return the contents of PTGDn.

                            MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                 109
Chapter 6 Parallel Input/Output Control

6.5.7.3 Port G Pull Enable Register (PTGPE)

            7  6  5                                  4             3       2          1    0

     R      0  0

                  PTGPE5                             PTGPE4        PTGPE3  PTGPE2  PTGPE1  PTGPE0

     W

Reset:      0  0  0                                  0             0       0          0    0

               = Unimplemented or Reserved

               Figure 6-44. Internal Pull Enable for Port G Register (PTGPE)

                  Table 6-42. PTGPE Register Field Descriptions

     Field                                              Description

     5:0    Internal Pull Enable for Port G Bits -- Each of these control bits determines if the internal pull-up device is

PTGPE[5:0] enabled for the associated PTG pin. For port G pins that are configured as outputs, these bits have no effect and

            the internal pull devices are disabled.

            0 Internal pull-up device disabled for port G bit n.

            1 Internal pull-up device enabled for port G bit n.

                                                        NOTE

               Pull-down devices only apply when using pin interrupt functions, when
               corresponding edge select and pin select functions are configured.

6.5.7.4 Port G Slew Rate Enable Register (PTGSE)

            7  6  5                                  4             3       2          1    0

     R      0  0

                  PTGSE5                             PTGSE4        PTGSE3  PTGSE2  PTGSE1  PTGSE0

     W

Reset:      0  0  0                                  0             0       0          0    0

               = Unimplemented or Reserved

               Figure 6-45. Slew Rate Enable for Port G Register (PTGSE)

                  Table 6-43. PTGSE Register Field Descriptions

     Field                                              Description

     5:0    Output Slew Rate Enable for Port G Bits -- Each of these control bits determines if the output slew rate control

PTGSE[5:0] is enabled for the associated PTG pin. For port G pins that are configured as inputs, these bits have no effect.

            0 Output slew rate control disabled for port G bit n.

            1 Output slew rate control enabled for port G bit n.

Note: Slew rate reset default values may differ between engineering samples and final production parts. Always initialize slew
        rate control to the desired value to ensure correct operation.

                  MC9S08DV60 Series Data Sheet, Rev 3

110                                                                                Freescale Semiconductor
6.5.7.5                                                                                                                  Chapter 6 Parallel Input/Output Control

           Port G Drive Strength Selection Register (PTGDS)

           7             6  5              4  3                  2               1  0

      R    0             0
     W
Reset:                      PTGDS5 PTGDS4 PTGDS3 PTGDS2 PTGDS1 PTGDS0

           0             0  0              0  0                  0               0  0

              = Unimplemented or Reserved

              Figure 6-46. Drive Strength Selection for Port G Register (PTGDS)

                            Table 6-44. PTGDS Register Field Descriptions

Field                                         Description

     5:0   Output Drive Strength Selection for Port G Bits -- Each of these control bits selects between low and high
PTGDS[5:0  output drive for the associated PTG pin. For port G pins that are configured as inputs, these bits have no effect.
           0 Low output drive strength selected for port G bit n.
           1 High output drive strength selected for port G bit n.

                            MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                111
Chapter 6 Parallel Input/Output Control

                                         MC9S08DV60 Series Data Sheet, Rev 3

112                                                                           Freescale Semiconductor
Chapter 7
Central Processor Unit (S08CPUV3)

7.1 Introduction

This section provides summary information about the registers, addressing modes, and instruction set of
the CPU of the HCS08 Family. For a more detailed discussion, refer to the HCS08 Family Reference
Manual, volume 1, Freescale Semiconductor document order number HCS08RMV1/D.

The HCS08 CPU is fully source- and object-code-compatible with the M68HC08 CPU. Several
instructions and enhanced addressing modes were added to improve C compiler efficiency and to support
a new background debug system which replaces the monitor mode of earlier M68HC08 microcontrollers
(MCU).

7.1.1 Features

Features of the HCS08 CPU include:
    Object code fully upward-compatible with M68HC05 and M68HC08 Families
    All registers and memory are mapped to a single 64-Kbyte address space
    16-bit stack pointer (any size stack anywhere in 64-Kbyte address space)
    16-bit index register (H:X) with powerful indexed addressing modes
    8-bit accumulator (A)
    Many instructions treat X as a second general-purpose 8-bit register
    Seven addressing modes:
         -- Inherent -- Operands in internal registers
         -- Relative -- 8-bit signed offset to branch destination
         -- Immediate -- Operand in next object code byte(s)
         -- Direct -- Operand in memory at 0x00000x00FF
         -- Extended -- Operand anywhere in 64-Kbyte address space
         -- Indexed relative to H:X -- Five submodes including auto increment
         -- Indexed relative to SP -- Improves C efficiency dramatically
    Memory-to-memory data move instructions with four address mode combinations
    Overflow, half-carry, negative, zero, and carry condition codes support conditional branching on
         the results of signed, unsigned, and binary-coded decimal (BCD) operations
    Efficient bit manipulation instructions
    Fast 8-bit by 8-bit multiply and 16-bit by 8-bit divide instructions
    STOP and WAIT instructions to invoke low-power operating modes

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       113
Chapter 7 Central Processor Unit (S08CPUV3)

7.2 Programmer's Model and CPU Registers

Figure 7-1 shows the five CPU registers. CPU registers are not part of the memory map.

                                             7                0

                                                 ACCUMULATOR     A

         16-BIT INDEX REGISTER H:X

     H INDEX REGISTER (HIGH) INDEX REGISTER (LOW) X

     15                                      87               0
                                                                   SP
         STACK POINTER

     15                                                       0
                        PROGRAM COUNTER                            PC

                                             7                0

     CONDITION CODE REGISTER V 1 1 H I N Z C CCR

                                                                                                               CARRY
                                                                                                               ZERO
                                                                                                               NEGATIVE
                                                                                                               INTERRUPT MASK
                                                                                                               HALF-CARRY (FROM BIT 3)
                                                                                                               TWO'S COMPLEMENT OVERFLOW

                                                         Figure 7-1. CPU Registers

7.2.1 Accumulator (A)

The A accumulator is a general-purpose 8-bit register. One operand input to the arithmetic logic unit
(ALU) is connected to the accumulator and the ALU results are often stored into the A accumulator after
arithmetic and logical operations. The accumulator can be loaded from memory using various addressing
modes to specify the address where the loaded data comes from, or the contents of A can be stored to
memory using various addressing modes to specify the address where data from A will be stored.

Reset has no effect on the contents of the A accumulator.

7.2.2 Index Register (H:X)

This 16-bit register is actually two separate 8-bit registers (H and X), which often work together as a 16-bit
address pointer where H holds the upper byte of an address and X holds the lower byte of the address. All
indexed addressing mode instructions use the full 16-bit value in H:X as an index reference pointer;
however, for compatibility with the earlier M68HC05 Family, some instructions operate only on the
low-order 8-bit half (X).

Many instructions treat X as a second general-purpose 8-bit register that can be used to hold 8-bit data
values. X can be cleared, incremented, decremented, complemented, negated, shifted, or rotated. Transfer
instructions allow data to be transferred from A or transferred to A where arithmetic and logical operations
can then be performed.

For compatibility with the earlier M68HC05 Family, H is forced to 0x00 during reset. Reset has no effect
on the contents of X.

         MC9S08DV60 Series Data Sheet, Rev 3

114                                                                    Freescale Semiconductor
                                                                                                                            Chapter 7 Central Processor Unit (S08CPUV3)

7.2.3 Stack Pointer (SP)

This 16-bit address pointer register points at the next available location on the automatic last-in-first-out
(LIFO) stack. The stack may be located anywhere in the 64-Kbyte address space that has RAM and can
be any size up to the amount of available RAM. The stack is used to automatically save the return address
for subroutine calls, the return address and CPU registers during interrupts, and for local variables. The
AIS (add immediate to stack pointer) instruction adds an 8-bit signed immediate value to SP. This is most
often used to allocate or deallocate space for local variables on the stack.

SP is forced to 0x00FF at reset for compatibility with the earlier M68HC05 Family. HCS08 programs
normally change the value in SP to the address of the last location (highest address) in on-chip RAM
during reset initialization to free up direct page RAM (from the end of the on-chip registers to 0x00FF).

The RSP (reset stack pointer) instruction was included for compatibility with the M68HC05 Family and
is seldom used in new HCS08 programs because it only affects the low-order half of the stack pointer.

7.2.4 Program Counter (PC)

The program counter is a 16-bit register that contains the address of the next instruction or operand to be
fetched.

During normal program execution, the program counter automatically increments to the next sequential
memory location every time an instruction or operand is fetched. Jump, branch, interrupt, and return
operations load the program counter with an address other than that of the next sequential location. This
is called a change-of-flow.

During reset, the program counter is loaded with the reset vector that is located at 0xFFFE and 0xFFFF.
The vector stored there is the address of the first instruction that will be executed after exiting the reset
state.

7.2.5 Condition Code Register (CCR)

The 8-bit condition code register contains the interrupt mask (I) and five flags that indicate the results of
the instruction just executed. Bits 6 and 5 are set permanently to 1. The following paragraphs describe the
functions of the condition code bits in general terms. For a more detailed explanation of how each
instruction sets the CCR bits, refer to the HCS08 Family Reference Manual, volume 1, Freescale
Semiconductor document order number HCS08RMv1.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       115
Chapter 7 Central Processor Unit (S08CPUV3)

                                             7  0

       CONDITION CODE REGISTER V 1 1 H I N Z C CCR

                                                   CARRY
                                                   ZERO
                                                   NEGATIVE
                                                   INTERRUPT MASK
                                                   HALF-CARRY (FROM BIT 3)
                                                   TWO'S COMPLEMENT OVERFLOW

       Figure 7-2. Condition Code Register

       Table 7-1. CCR Register Field Descriptions

Field                                                                     Description
  7
  V    Two's Complement Overflow Flag -- The CPU sets the overflow flag when a two's complement overflow occurs.
       The signed branch instructions BGT, BGE, BLE, and BLT use the overflow flag.
  4    0 No overflow
  H    1 Overflow

  3    Half-Carry Flag -- The CPU sets the half-carry flag when a carry occurs between accumulator bits 3 and 4 during
   I   an add-without-carry (ADD) or add-with-carry (ADC) operation. The half-carry flag is required for binary-coded
       decimal (BCD) arithmetic operations. The DAA instruction uses the states of the H and C condition code bits to
  2    automatically add a correction value to the result from a previous ADD or ADC on BCD operands to correct the
  N    result to a valid BCD value.
       0 No carry between bits 3 and 4
  1    1 Carry between bits 3 and 4
  Z
       Interrupt Mask Bit -- When the interrupt mask is set, all maskable CPU interrupts are disabled. CPU interrupts
  0    are enabled when the interrupt mask is cleared. When a CPU interrupt occurs, the interrupt mask is set
  C    automatically after the CPU registers are saved on the stack, but before the first instruction of the interrupt service
       routine is executed.
       Interrupts are not recognized at the instruction boundary after any instruction that clears I (CLI or TAP). This
       ensures that the next instruction after a CLI or TAP will always be executed without the possibility of an intervening
       interrupt, provided I was set.
       0 Interrupts enabled
       1 Interrupts disabled

       Negative Flag -- The CPU sets the negative flag when an arithmetic operation, logic operation, or data
       manipulation produces a negative result, setting bit 7 of the result. Simply loading or storing an 8-bit or 16-bit value
       causes N to be set if the most significant bit of the loaded or stored value was 1.
       0 Non-negative result
       1 Negative result

       Zero Flag -- The CPU sets the zero flag when an arithmetic operation, logic operation, or data manipulation
       produces a result of 0x00 or 0x0000. Simply loading or storing an 8-bit or 16-bit value causes Z to be set if the
       loaded or stored value was all 0s.
       0 Non-zero result
       1 Zero result

       Carry/Borrow Flag -- The CPU sets the carry/borrow flag when an addition operation produces a carry out of bit
       7 of the accumulator or when a subtraction operation requires a borrow. Some instructions -- such as bit test and
       branch, shift, and rotate -- also clear or set the carry/borrow flag.
       0 No carry out of bit 7
       1 Carry out of bit 7

       MC9S08DV60 Series Data Sheet, Rev 3

116                                                                           Freescale Semiconductor
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7.3 Addressing Modes

Addressing modes define the way the CPU accesses operands and data. In the HCS08, all memory, status
and control registers, and input/output (I/O) ports share a single 64-Kbyte linear address space so a 16-bit
binary address can uniquely identify any memory location. This arrangement means that the same
instructions that access variables in RAM can also be used to access I/O and control registers or nonvolatile
program space.

Some instructions use more than one addressing mode. For instance, move instructions use one addressing
mode to specify the source operand and a second addressing mode to specify the destination address.
Instructions such as BRCLR, BRSET, CBEQ, and DBNZ use one addressing mode to specify the location
of an operand for a test and then use relative addressing mode to specify the branch destination address
when the tested condition is true. For BRCLR, BRSET, CBEQ, and DBNZ, the addressing mode listed in
the instruction set tables is the addressing mode needed to access the operand to be tested, and relative
addressing mode is implied for the branch destination.

7.3.1 Inherent Addressing Mode (INH)

In this addressing mode, operands needed to complete the instruction (if any) are located within CPU
registers so the CPU does not need to access memory to get any operands.

7.3.2 Relative Addressing Mode (REL)

Relative addressing mode is used to specify the destination location for branch instructions. A signed 8-bit
offset value is located in the memory location immediately following the opcode. During execution, if the
branch condition is true, the signed offset is sign-extended to a 16-bit value and is added to the current
contents of the program counter, which causes program execution to continue at the branch destination
address.

7.3.3 Immediate Addressing Mode (IMM)

In immediate addressing mode, the operand needed to complete the instruction is included in the object
code immediately following the instruction opcode in memory. In the case of a 16-bit immediate operand,
the high-order byte is located in the next memory location after the opcode, and the low-order byte is
located in the next memory location after that.

7.3.4 Direct Addressing Mode (DIR)

In direct addressing mode, the instruction includes the low-order eight bits of an address in the direct page
(0x00000x00FF). During execution a 16-bit address is formed by concatenating an implied 0x00 for the
high-order half of the address and the direct address from the instruction to get the 16-bit address where
the desired operand is located. This is faster and more memory efficient than specifying a complete 16-bit
address for the operand.

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Freescale Semiconductor                                       117
Chapter 7 Central Processor Unit (S08CPUV3)

7.3.5 Extended Addressing Mode (EXT)

In extended addressing mode, the full 16-bit address of the operand is located in the next two bytes of
program memory after the opcode (high byte first).

7.3.6 Indexed Addressing Mode

Indexed addressing mode has seven variations including five that use the 16-bit H:X index register pair and
two that use the stack pointer as the base reference.

7.3.6.1 Indexed, No Offset (IX)
This variation of indexed addressing uses the 16-bit value in the H:X index register pair as the address of
the operand needed to complete the instruction.

7.3.6.2 Indexed, No Offset with Post Increment (IX+)
This variation of indexed addressing uses the 16-bit value in the H:X index register pair as the address of
the operand needed to complete the instruction. The index register pair is then incremented
(H:X = H:X + 0x0001) after the operand has been fetched. This addressing mode is only used for MOV
and CBEQ instructions.

7.3.6.3 Indexed, 8-Bit Offset (IX1)
This variation of indexed addressing uses the 16-bit value in the H:X index register pair plus an unsigned
8-bit offset included in the instruction as the address of the operand needed to complete the instruction.

7.3.6.4 Indexed, 8-Bit Offset with Post Increment (IX1+)
This variation of indexed addressing uses the 16-bit value in the H:X index register pair plus an unsigned
8-bit offset included in the instruction as the address of the operand needed to complete the instruction.
The index register pair is then incremented (H:X = H:X + 0x0001) after the operand has been fetched. This
addressing mode is used only for the CBEQ instruction.

7.3.6.5 Indexed, 16-Bit Offset (IX2)
This variation of indexed addressing uses the 16-bit value in the H:X index register pair plus a 16-bit offset
included in the instruction as the address of the operand needed to complete the instruction.

7.3.6.6 SP-Relative, 8-Bit Offset (SP1)
This variation of indexed addressing uses the 16-bit value in the stack pointer (SP) plus an unsigned 8-bit
offset included in the instruction as the address of the operand needed to complete the instruction.

     MC9S08DV60 Series Data Sheet, Rev 3

118                                       Freescale Semiconductor
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7.3.6.7 SP-Relative, 16-Bit Offset (SP2)

This variation of indexed addressing uses the 16-bit value in the stack pointer (SP) plus a 16-bit offset
included in the instruction as the address of the operand needed to complete the instruction.

7.4 Special Operations

The CPU performs a few special operations that are similar to instructions but do not have opcodes like
other CPU instructions. In addition, a few instructions such as STOP and WAIT directly affect other MCU
circuitry. This section provides additional information about these operations.

7.4.1 Reset Sequence

Reset can be caused by a power-on-reset (POR) event, internal conditions such as the COP (computer
operating properly) watchdog, or by assertion of an external active-low reset pin. When a reset event
occurs, the CPU immediately stops whatever it is doing (the MCU does not wait for an instruction
boundary before responding to a reset event). For a more detailed discussion about how the MCU
recognizes resets and determines the source, refer to the Resets, Interrupts, and System Configuration
chapter.

The reset event is considered concluded when the sequence to determine whether the reset came from an
internal source is done and when the reset pin is no longer asserted. At the conclusion of a reset event, the
CPU performs a 6-cycle sequence to fetch the reset vector from 0xFFFE and 0xFFFF and to fill the
instruction queue in preparation for execution of the first program instruction.

7.4.2 Interrupt Sequence

When an interrupt is requested, the CPU completes the current instruction before responding to the
interrupt. At this point, the program counter is pointing at the start of the next instruction, which is where
the CPU should return after servicing the interrupt. The CPU responds to an interrupt by performing the
same sequence of operations as for a software interrupt (SWI) instruction, except the address used for the
vector fetch is determined by the highest priority interrupt that is pending when the interrupt sequence
started.

The CPU sequence for an interrupt is:
    1. Store the contents of PCL, PCH, X, A, and CCR on the stack, in that order.
    2. Set the I bit in the CCR.
    3. Fetch the high-order half of the interrupt vector.
    4. Fetch the low-order half of the interrupt vector.
    5. Delay for one free bus cycle.
    6. Fetch three bytes of program information starting at the address indicated by the interrupt vector
         to fill the instruction queue in preparation for execution of the first instruction in the interrupt
         service routine.

After the CCR contents are pushed onto the stack, the I bit in the CCR is set to prevent other interrupts
while in the interrupt service routine. Although it is possible to clear the I bit with an instruction in the

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       119
Chapter 7 Central Processor Unit (S08CPUV3)

interrupt service routine, this would allow nesting of interrupts (which is not recommended because it
leads to programs that are difficult to debug and maintain).

For compatibility with the earlier M68HC05 MCUs, the high-order half of the H:X index register pair (H)
is not saved on the stack as part of the interrupt sequence. The user must use a PSHH instruction at the
beginning of the service routine to save H and then use a PULH instruction just before the RTI that ends
the interrupt service routine. It is not necessary to save H if you are certain that the interrupt service routine
does not use any instructions or auto-increment addressing modes that might change the value of H.

The software interrupt (SWI) instruction is like a hardware interrupt except that it is not masked by the
global I bit in the CCR and it is associated with an instruction opcode within the program so it is not
asynchronous to program execution.

7.4.3 Wait Mode Operation

The WAIT instruction enables interrupts by clearing the I bit in the CCR. It then halts the clocks to the
CPU to reduce overall power consumption while the CPU is waiting for the interrupt or reset event that
will wake the CPU from wait mode. When an interrupt or reset event occurs, the CPU clocks will resume
and the interrupt or reset event will be processed normally.

If a serial BACKGROUND command is issued to the MCU through the background debug interface while
the CPU is in wait mode, CPU clocks will resume and the CPU will enter active background mode where
other serial background commands can be processed. This ensures that a host development system can still
gain access to a target MCU even if it is in wait mode.

7.4.4 Stop Mode Operation

Usually, all system clocks, including the crystal oscillator (when used), are halted during stop mode to
minimize power consumption. In such systems, external circuitry is needed to control the time spent in
stop mode and to issue a signal to wake up the target MCU when it is time to resume processing. Unlike
the earlier M68HC05 and M68HC08 MCUs, the HCS08 can be configured to keep a minimum set of
clocks running in stop mode. This optionally allows an internal periodic signal to wake the target MCU
from stop mode.

When a host debug system is connected to the background debug pin (BKGD) and the ENBDM control
bit has been set by a serial command through the background interface (or because the MCU was reset into
active background mode), the oscillator is forced to remain active when the MCU enters stop mode. In this
case, if a serial BACKGROUND command is issued to the MCU through the background debug interface
while the CPU is in stop mode, CPU clocks will resume and the CPU will enter active background mode
where other serial background commands can be processed. This ensures that a host development system
can still gain access to a target MCU even if it is in stop mode.

Recovery from stop mode depends on the particular HCS08 and whether the oscillator was stopped in stop
mode. Refer to the Modes of Operation chapter for more details.

     MC9S08DV60 Series Data Sheet, Rev 3

120                                       Freescale Semiconductor
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7.4.5 BGND Instruction

The BGND instruction is new to the HCS08 compared to the M68HC08. BGND would not be used in
normal user programs because it forces the CPU to stop processing user instructions and enter the active
background mode. The only way to resume execution of the user program is through reset or by a host
debug system issuing a GO, TRACE1, or TAGGO serial command through the background debug
interface.

Software-based breakpoints can be set by replacing an opcode at the desired breakpoint address with the
BGND opcode. When the program reaches this breakpoint address, the CPU is forced to active background
mode rather than continuing the user program.

                         MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                       121
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7.5 HCS08 Instruction Set Summary

Table 7-2 provides a summary of the HCS08 instruction set in all possible addressing modes. The table
shows operand construction, execution time in internal bus clock cycles, and cycle-by-cycle details for
each addressing mode variation of each instruction.

                              Table 7-2. Instruction Set Summary (Sheet 1 of 9)

       Source                     Operation         Address                                  Cyc-by-Cyc        Affect
        Form                                           Mode                                     Details       on CCR
               Add with Carry                                                        Cycles
ADC #opr8i     A  (A) + (M) + (C)                    Object Code                                         V11H INZC
ADC opr8a
ADC opr16a                                      IMM  A9 ii                     2 pp
ADC oprx16,X
ADC oprx8,X                                     DIR  B9 dd                     3 rpp
ADC ,X
ADC oprx16,SP                                   EXT  C9 hh ll 4 prpp
ADC oprx8,SP
                                                IX2  D9 ee ff 4 prpp                                     11
ADD #opr8i
ADD opr8a                                       IX1  E9 ff                     3 rpp
ADD opr16a
ADD oprx16,X                                    IX   F9                        3 rfp
ADD oprx8,X
ADD ,X                                          SP2  9E D9 ee ff 5 pprpp
ADD oprx16,SP
ADD oprx8,SP                                    SP1  9E E9 ff                  4 prpp

AIS #opr8i                                      IMM  AB ii                     2 pp

AIX #opr8i                                      DIR  BB dd                     3 rpp

AND #opr8i                                      EXT  CB hh ll 4 prpp
AND opr8a
AND opr16a     Add without Carry                IX2  DB ee ff 4 prpp                                     11
AND oprx16,X   A  (A) + (M)
AND oprx8,X                                     IX1  EB ff                     3 rpp
AND ,X
AND oprx16,SP                                   IX   FB                        3 rfp
AND oprx8,SP
                                                SP2  9E DB ee ff 5 pprpp
ASL opr8a
ASLA                                            SP1  9E EB ff                  4 prpp
ASLX
ASL oprx8,X    Add Immediate Value (Signed) to  IMM  A7 ii                     2 pp                      11
ASL ,X         Stack Pointer
ASL oprx8,SP   SP  (SP) + (M)                   IMM  AF ii                     2 pp                      11
                                                                                                         011
ASR opr8a      Add Immediate Value (Signed) to                                                           11
ASRA           Index Register (H:X)                                                                      11
ASRX           H:X  (H:X) + (M)
ASR oprx8,X
ASR ,X                                          IMM  A4 ii                     2 pp
ASR oprx8,SP
                                                DIR  B4 dd                     3 rpp

                                                EXT  C4 hh ll 4 prpp

               Logical AND                      IX2  D4 ee ff 4 prpp
               A  (A) & (M)
                                                IX1  E4 ff                     3 rpp

                                                IX   F4                        3 rfp

                                                SP2  9E D4 ee ff 5 pprpp

                                                SP1  9E E4 ff                  4 prpp

               Arithmetic Shift Left            DIR  38 dd                     5 rfwpp

                                                INH  48                        1p

               C                          0     INH  58                        1p
                       b7         b0
                                                IX1  68 ff                     5 rfwpp
               (Same as LSL)
                                                IX   78                        4 rfwp

                                                SP1  9E 68 ff                  6 prfwpp

                                                DIR  37 dd                     5 rfwpp

               Arithmetic Shift Right           INH  47                        1p

                                                INH  57                        1p

                                       C        IX1  67 ff                     5 rfwpp

               b7             b0                IX   77                        4 rfwp

                                                SP1  9E 67 ff                  6 prfwpp

                                          MC9S08DV60 Series Data Sheet, Rev 3

122                                                                                          Freescale Semiconductor
                                                                     Chapter 7 Central Processor Unit (S08CPUV3)

                         Table 7-2. Instruction Set Summary (Sheet 2 of 9)

       Source            Operation                         Address                                  Cyc-by-Cyc        Affect
        Form                                                  Mode                                     Details       on CCR
                                                                                            Cycles
BCC rel                                                              Object Code                                V11H INZC

BCLR n,opr8a   Branch if Carry Bit Clear                   REL             24 rr     3 ppp                      11
               (if C = 0)
BCS rel                                                                    11 dd
BEQ rel        Clear Bit n in Memory                       DIR (b0)        13 dd     5 rfwpp                    11
BGE rel        (Mn  0)                                     DIR (b1)        15 dd     5 rfwpp
                                                           DIR (b2)        17 dd     5 rfwpp
BGND                                                       DIR (b3)        19 dd     5 rfwpp
                                                           DIR (b4)        1B dd     5 rfwpp
BGT rel                                                    DIR (b5)        1D dd     5 rfwpp
BHCC rel                                                   DIR (b6)        1F dd     5 rfwpp
BHCS rel                                                   DIR (b7)                  5 rfwpp
BHI rel                                                                    25 rr
BHS rel        Branch if Carry Bit Set (if C = 1)          REL                       3 ppp                      11
BIH rel        (Same as BLO)                                               27 rr
BIL rel
BIT #opr8i     Branch if Equal (if Z = 1)                  REL             90 rr     3 ppp                      11
BIT opr8a
BIT opr16a     Branch if Greater Than or Equal To          REL             82        3 ppp                      11
BIT oprx16,X   (if N  V = 0) (Signed)
BIT oprx8,X                                                                92 rr
BIT ,X         Enter active background if ENBDM=1                                    5+ fp...ppp                11
BIT oprx16,SP  Waits for and processes BDM commands INH                    28 rr
BIT oprx8,SP   until GO, TRACE1, or TAGGO                                  29 rr
BLE rel                                                                    22 rr
BLO rel        Branch if Greater Than (if Z | (N  V) = 0)  REL                       3 ppp                      11
BLS rel        (Signed)                                                    24 rr                                11
BLT rel                                                                              3 ppp                      11
BMC rel        Branch if Half Carry Bit Clear (if H = 0)   REL             2F rr     3 ppp                      11
BMI rel                                                                    2E rr     3 ppp                      11
BMS rel        Branch if Half Carry Bit Set (if H = 1)     REL             A5 ii                                11
BNE rel                                                                    B5 dd     3 ppp                      11
               Branch if Higher (if C | Z = 0)             REL             C5 hh ll
                                                                           D5 ee ff  3 ppp                      011
               Branch if Higher or Same (if C = 0)         REL             E5 ff     3 ppp
               (Same as BCC)                                               F5        2 pp                       11
                                                                     9E D5 ee ff     3 rpp                      11
               Branch if IRQ Pin High (if IRQ pin = 1)     REL       9E E5 ff        4 prpp                     11
                                                                                     4 prpp                     11
               Branch if IRQ Pin Low (if IRQ pin = 0)      REL             93 rr     3 rpp                      11
                                                                                     3 rfp                      11
                                                           IMM             25 rr     5 pprpp                    11
                                                                           23 rr     4 prpp                     11
                                                           DIR             91 rr
                                                                           2C rr     3 ppp
               Bit Test                                    EXT             2B rr
               (A) & (M)                                   IX2             2D rr     3 ppp
               (CCR Updated but Operands Not Changed)      IX1             26 rr     3 ppp
                                                           IX                        3 ppp
                                                                                     3 ppp
                                                           SP2                       3 ppp
                                                                                     3 ppp
                                                           SP1                       3 ppp

               Branch if Less Than or Equal To             REL
               (if Z | (N  V) = 1) (Signed)

               Branch if Lower (if C = 1) (Same as BCS) REL

               Branch if Lower or Same (if C | Z = 1)      REL

               Branch if Less Than (if N  V = 1) (Signed) REL

               Branch if Interrupt Mask Clear (if I = 0)   REL

               Branch if Minus (if N = 1)                  REL

               Branch if Interrupt Mask Set (if I = 1)     REL

               Branch if Not Equal (if Z = 0)              REL

                                           MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                         123
Chapter 7 Central Processor Unit (S08CPUV3)

                                   Table 7-2. Instruction Set Summary (Sheet 3 of 9)

      Source                       Operation                          Address                                  Cyc-by-Cyc        Affect
       Form                                                              Mode                                     Details       on CCR
                                                                                                       Cycles
                                                                            Object Code                                    V11H INZC

BPL rel            Branch if Plus (if N = 0)                      REL            2A rr     3 ppp                           11

BRA rel            Branch Always (if I = 1)                       REL            20 rr     3 ppp                           11

BRCLR n,opr8a,rel  Branch if Bit n in Memory Clear (if (Mn) = 0)  DIR (b0)       01 dd rr  5 rpppp                         11
                                                                  DIR (b1)       03 dd rr  5 rpppp
                                                                  DIR (b2)       05 dd rr  5 rpppp
                                                                  DIR (b3)       07 dd rr  5 rpppp
                                                                  DIR (b4)       09 dd rr  5 rpppp
                                                                  DIR (b5)       0B dd rr  5 rpppp
                                                                  DIR (b6)       0D dd rr  5 rpppp
                                                                  DIR (b7)       0F dd rr  5 rpppp

BRN rel            Branch Never (if I = 0)                        REL            21 rr     3 ppp                           11

BRSET n,opr8a,rel Branch if Bit n in Memory Set (if (Mn) = 1)     DIR (b0)       00 dd rr  5 rpppp                         11
                                                                  DIR (b1)       02 dd rr  5 rpppp
                                                                  DIR (b2)       04 dd rr  5 rpppp
                                                                  DIR (b3)       06 dd rr  5 rpppp
                                                                  DIR (b4)       08 dd rr  5 rpppp
                                                                  DIR (b5)       0A dd rr  5 rpppp
                                                                  DIR (b6)       0C dd rr  5 rpppp
                                                                  DIR (b7)       0E dd rr  5 rpppp

BSET n,opr8a       Set Bit n in Memory (Mn  1)                    DIR (b0)       10 dd     5 rfwpp                         11
                                                                  DIR (b1)       12 dd     5 rfwpp
                                                                  DIR (b2)       14 dd     5 rfwpp
                                                                  DIR (b3)       16 dd     5 rfwpp
                                                                  DIR (b4)       18 dd     5 rfwpp
                                                                  DIR (b5)       1A dd     5 rfwpp
                                                                  DIR (b6)       1C dd     5 rfwpp
                                                                  DIR (b7)       1E dd     5 rfwpp

                   Branch to Subroutine                                          AD rr

                   PC  (PC) + $0002                                              31 dd rr
                                                                                 41 ii rr
BSR rel            push (PCL); SP  (SP) $0001                   REL            51 ii rr  5 ssppp                         11
                                                                                 61 ff rr
                   push (PCH); SP  (SP) $0001                                  71 rr
                                                                            9E 61 ff rr
                   PC  (PC) + rel
                                                                                 98
CBEQ opr8a,rel     Compare and...  Branch if (A) = (M)            DIR                      5 rpppp
CBEQA #opr8i,rel                   Branch if (A) = (M)            IMM            9A        4 pppp
CBEQX #opr8i,rel                   Branch if (X) = (M)            IMM                      4 pppp                          11
CBEQ oprx8,X+,rel                  Branch if (A) = (M)            IX1+           3F dd     5 rpppp                         11 0
CBEQ ,X+,rel                       Branch if (A) = (M)            IX+            4F        5 rfppp                         11 0
CBEQ oprx8,SP,rel                  Branch if (A) = (M)            SP1            5F        6 prpppp
                                                                                 8C                                        011 01
CLC                Clear Carry Bit (C  0)                         INH            6F ff     1p
                                                                                 7F
CLI                Clear Interrupt Mask Bit (I  0)                INH       9E 6F ff       1p

CLR opr8a          Clear M  $00                                   DIR                      5 rfwpp
                                                                                           1p
CLRA               A  $00                                         INH                      1p
                                                                                           1p
CLRX               X  $00                                         INH                      5 rfwpp
                                                                                           4 rfwp
CLRH               H  $00                                         INH                      6 prfwpp

CLR oprx8,X        M  $00                                         IX1

CLR ,X             M  $00                                         IX

CLR oprx8,SP       M  $00                                         SP1

                                              MC9S08DV60 Series Data Sheet, Rev 3

124                                                                                                            Freescale Semiconductor
                                                                                 Chapter 7 Central Processor Unit (S08CPUV3)

                               Table 7-2. Instruction Set Summary (Sheet 4 of 9)

      Source                   Operation                            Address                                  Cyc-by-Cyc        Affect
       Form                                                            Mode                                     Details       on CCR
                                                                                                     Cycles
                                                                     Object Code                                         V11H INZC

CMP #opr8i                                                      IMM       A1 ii     2 pp
CMP opr8a                                                                 B1 dd     3 rpp
CMP opr16a                                                      DIR       C1 hh ll  4 prpp
CMP oprx16,X                                                              D1 ee ff  4 prpp
CMP oprx8,X        Compare Accumulator with Memory              EXT       E1 ff     3 rpp                                11
CMP ,X             AM                                          IX2       F1        3 rfp
CMP oprx16,SP      (CCR Updated But Operands Not Changed)       IX1  9E D1 ee ff    5 pprpp
CMP oprx8,SP                                                    IX   9E E1 ff       4 prpp

                                                                SP2

                                                                SP1

COM opr8a          Complement  M  (M)= $FF (M) DIR                      33 dd     5 rfwpp
COMA                                                                      43        1p
COMX               (One's Complement) A  (A) = $FF (A) INH              53        1p
COM oprx8,X                                                               63 ff     5 rfwpp
COM ,X                         X  (X) = $FF (X) INH                     73        4 rfwp                               011 1
COM oprx8,SP                                                         9E 63 ff       6 prfwpp
                               M  (M) = $FF (M) IX1

                               M  (M) = $FF (M) IX

                               M  (M) = $FF (M) SP1

CPHX opr16a        Compare Index Register (H:X) with Memory     EXT       3E hh ll  6 prrfpp                             11
CPHX #opr16i       (H:X) (M:M + $0001)                        IMM       65 jj kk  3 ppp
CPHX opr8a         (CCR Updated But Operands Not Changed)       DIR       75 dd     5 rrfpp
CPHX oprx8,SP                                                   SP1  9E F3 ff       6 prrfpp

CPX #opr8i                                                      IMM       A3 ii     2 pp
CPX opr8a                                                                 B3 dd     3 rpp
CPX opr16a                                                      DIR       C3 hh ll  4 prpp
CPX oprx16,X                                                              D3 ee ff  4 prpp
CPX oprx8,X        Compare X (Index Register Low) with          EXT       E3 ff     3 rpp
CPX ,X                                                                    F3        3 rfp
CPX oprx16,SP      Memory                                       IX2  9E D3 ee ff    5 pprpp                              11
CPX oprx8,SP                                                         9E E3 ff       4 prpp
                   XM                                          IX1

                   (CCR Updated But Operands Not Changed) IX

                                                                SP2

                                                                SP1

DAA                Decimal Adjust Accumulator                   INH  72             1p                                   U11
                   After ADD or ADC of BCD Values

DBNZ opr8a,rel                                                  DIR       3B dd rr  7 rfwpppp
DBNZA rel                                                                 4B rr     4 fppp
DBNZX rel          Decrement A, X, or M and Branch if Not Zero  INH       5B rr     4 fppp                               11
DBNZ oprx8,X,rel   (if (result)  0)                             INH       6B ff rr  7 rfwpppp                            11
DBNZ ,X,rel        DBNZX Affects X Not H                        IX1       7B rr     6 rfwppp
DBNZ oprx8,SP,rel                                               IX   9E 6B ff rr    8 prfwpppp

                                                                SP1       3A dd     5 rfwpp
                                                                          4A        1p
DEC opr8a          Decrement M  (M) $01                       DIR       5A        1p
                                                                          6A ff     5 rfwpp
DECA                           A  (A) $01                     INH       7A        4 rfwp
                                                                     9E 6A ff       6 prfwpp
DECX                           X  (X) $01                     INH

DEC oprx8,X                    M  (M) $01                     IX1

DEC ,X                         M  (M) $01                     IX

DEC oprx8,SP                   M  (M) $01                     SP1

DIV                Divide                                       INH  52             6 fffffp                             11
                   A  (H:A)(X); H  Remainder

EOR #opr8i         Exclusive OR Memory with Accumulator         IMM       A8 ii     2 pp
                                                                          B8 dd     3 rpp
EOR opr8a          A  (A  M)                                    DIR       C8 hh ll  4 prpp
                                                                          D8 ee ff  4 prpp
EOR opr16a                                                      EXT       E8 ff     3 rpp
                                                                          F8        3 rfp
EOR oprx16,X                                                    IX2  9E D8 ee ff    5 pprpp                              011
                                                                     9E E8 ff       4 prpp
EOR oprx8,X                                                     IX1

EOR ,X                                                          IX

EOR oprx16,SP                                                   SP2

EOR oprx8,SP                                                    SP1

                               MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                                  125
Chapter 7 Central Processor Unit (S08CPUV3)

                              Table 7-2. Instruction Set Summary (Sheet 5 of 9)

       Source                 Operation             Address                                  Cyc-by-Cyc        Affect
        Form                                           Mode                                     Details       on CCR
                                                                                     Cycles
INC opr8a                                                   Object Code                                  V11H INZC
INCA
INCX           Increment M  (M) + $01           DIR              3C dd       5 rfwpp
INC oprx8,X                                                      4C          1p
INC ,X                 A  (A) + $01             INH              5C          1p
INC oprx8,SP                                                     6C ff       5 rfwpp
                       X  (X) + $01             INH              7C          4 rfwp                      11
JMP opr8a                                                   9E 6C ff         6 prfwpp
JMP opr16a             M  (M) + $01             IX1
JMP oprx16,X
JMP oprx8,X            M  (M) + $01             IX
JMP ,X
                       M  (M) + $01             SP1
JSR opr8a
JSR opr16a                                      DIR         BC dd            3 ppp
JSR oprx16,X                                                CC hh ll         4 pppp
JSR oprx8,X    Jump                             EXT         DC ee ff         4 pppp                      11
JSR ,X         PC  Jump Address                 IX2         EC ff            3 ppp
                                                IX1         FC               3 ppp
LDA #opr8i
LDA opr8a                                       IX
LDA opr16a
LDA oprx16,X   Jump to Subroutine               DIR         BD dd            5 ssppp
LDA oprx8,X                                                 CD hh ll         6 pssppp
LDA ,X         PC  (PC) + n (n = 1, 2, or 3)    EXT         DD ee ff         6 pssppp
LDA oprx16,SP                                               ED ff            5 ssppp
LDA oprx8,SP   Push (PCL); SP  (SP) $0001     IX2         FD               5 ssppp                     11

LDHX #opr16i   Push (PCH); SP  (SP) $0001     IX1
LDHX opr8a
LDHX opr16a    PC  Unconditional Address        IX
LDHX ,X
LDHX oprx16,X                                   IMM              A6 ii       2 pp
LDHX oprx8,X                                                     B6 dd       3 rpp
LDHX oprx8,SP                                   DIR              C6 hh ll    4 prpp
                                                                 D6 ee ff    4 prpp
LDX #opr8i                                      EXT              E6 ff       3 rpp
LDX opr8a                                                        F6          3 rfp
LDX opr16a     Load Accumulator from Memory     IX2         9E D6 ee ff      5 pprpp                     011
LDX oprx16,X                                                9E E6 ff         4 prpp
LDX oprx8,X    A  (M)                           IX1
LDX ,X
LDX oprx16,SP                                   IX
LDX oprx8,SP
                                                SP2
LSL opr8a
LSLA                                            SP1
LSLX
LSL oprx8,X                                     IMM              45 jj kk    3 ppp
LSL ,X                                                           55 dd       4 rrpp
LSL oprx8,SP                                    DIR              32 hh ll    5 prrpp
                                                            9E AE            5 prrfp
LSR opr8a      Load Index Register (H:X)        EXT         9E BE ee ff      6 pprrpp                    011
LSRA           H:X  (M:M + $0001)               IX          9E CE ff         5 prrpp
LSRX                                            IX2         9E FE ff         5 prrpp
LSR oprx8,X
LSR ,X                                          IX1
LSR oprx8,SP
                                                SP1

                                                IMM              AE ii       2 pp
                                                                 BE dd       3 rpp
                                                DIR              CE hh ll    4 prpp
                                                                 DE ee ff    4 prpp
                                                EXT              EE ff       3 rpp
                                                                 FE          3 rfp
               Load X (Index Register Low) from Memory IX2  9E DE ee ff      5 pprpp                     011
                                                            9E EE ff         4 prpp
               X  (M)                           IX1

                                                IX

                                                SP2

                                                SP1

               Logical Shift Left               DIR              38 dd       5 rfwpp
                                                                 48          1p
                                                INH              58          1p
                                                                 68 ff       5 rfwpp
               C                             0  INH              78          4 rfwp                      11
                                                            9E 68 ff         6 prfwpp
                  b7                b0          IX1

                                                IX

               (Same as ASL)                    SP1

               Logical Shift Right              DIR              34 dd       5 rfwpp
                                                INH              44          1p
                                                                 54          1p
                                                INH              64 ff       5 rfwpp                     11 0
                                                                 74          4 rfwp
               0                        C       IX1         9E 64 ff         6 prfwpp

                  b7                b0          IX

                                                SP1

                                        MC9S08DV60 Series Data Sheet, Rev 3

126                                                                                          Freescale Semiconductor
                                                                                Chapter 7 Central Processor Unit (S08CPUV3)

                                Table 7-2. Instruction Set Summary (Sheet 6 of 9)

      Source                    Operation                         Address                                  Cyc-by-Cyc        Affect
       Form                                                          Mode                                     Details       on CCR
                                                                                                   Cycles
                                                                    Object Code                                        V11H INZC

MOV opr8a,opr8a   Move                                     DIR/DIR  4E dd dd       5 rpwpp                             011
MOV opr8a,X+                                               DIR/IX+  5E dd          5 rfwpp
MOV #opr8i,opr8a  (M)destination  (M)source                IMM/DIR  6E ii dd       4 pwpp
MOV ,X+,opr8a     In IX+/DIR and DIR/IX+ Modes,            IX+/DIR  7E dd          5 rfwpp

                  H:X  (H:X) + $0001

MUL               Unsigned multiply                        INH      42             5 ffffp                             110 0
                  X:A  (X) (A)

NEG opr8a         Negate                 M   (M) = $00 (M) DIR        30 dd     5 rfwpp
NEGA                                                                     40        1p
NEGX              (Two's Complement) A   (A) = $00 (A) INH            50        1p
NEG oprx8,X                                                              60 ff     5 rfwpp
NEG ,X                                   X   (X) = $00 (X) INH        70        4 rfwp                              11
NEG oprx8,SP                                                        9E 60 ff       6 prfwpp
                                         M   (M) = $00 (M) IX1

                                         M   (M) = $00 (M) IX

                                         M   (M) = $00 (M) SP1

NOP               No Operation -- Uses 1 Bus Cycle         INH      9D             1p                                  11

NSA               Nibble Swap Accumulator                  INH      62             1p                                  11
                  A  (A[3:0]:A[7:4])

ORA #opr8i                                                 IMM           AA ii     2 pp
                                                                         BA dd     3 rpp
ORA opr8a                                                  DIR           CA hh ll  4 prpp
                                                                         DA ee ff  4 prpp
ORA opr16a                                                 EXT           EA ff     3 rpp
                                                                         FA        3 rfp
ORA oprx16,X      Inclusive OR Accumulator and Memory      IX2      9E DA ee ff    5 pprpp                             011
                                                                    9E EA ff       4 prpp
ORA oprx8,X       A  (A) | (M)                             IX1

ORA ,X                                                     IX

ORA oprx16,SP                                              SP2

ORA oprx8,SP                                               SP1

PSHA              Push Accumulator onto Stack              INH      87             2 sp                                11
                  Push (A); SP  (SP) $0001

PSHH              Push H (Index Register High) onto Stack  INH      8B             2 sp                                11
                  Push (H); SP  (SP) $0001

PSHX              Push X (Index Register Low) onto Stack   INH      89             2 sp                                11
                  Push (X); SP  (SP) $0001

PULA              Pull Accumulator from Stack              INH      86             3 ufp                               11
                  SP  (SP + $0001); Pull (A)

PULH              Pull H (Index Register High) from Stack  INH      8A             3 ufp                               11
                  SP  (SP + $0001); Pull (H)

PULX              Pull X (Index Register Low) from Stack   INH      88             3 ufp                               11
                  SP  (SP + $0001); Pull (X)

ROL opr8a         Rotate Left through Carry                DIR      39 dd          5 rfwpp
ROLA
ROLX                                                       INH      49             1p
ROL oprx8,X
ROL ,X                                                     INH      59             1p                                  11
ROL oprx8,SP
                  C                                        IX1      69 ff          5 rfwpp

                          b7             b0                IX       79             4 rfwp

                                                           SP1      9E 69 ff       6 prfwpp

ROR opr8a         Rotate Right through Carry               DIR      36 dd          5 rfwpp
RORA
RORX                                                       INH      46             1p
ROR oprx8,X
ROR ,X                                                     INH      56             1p                                  11
ROR oprx8,SP
                                         C                 IX1      66 ff          5 rfwpp

                  b7                 b0                    IX       76             4 rfwp

                                                           SP1      9E 66 ff       6 prfwpp

                                             MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                                127
Chapter 7 Central Processor Unit (S08CPUV3)

               Table 7-2. Instruction Set Summary (Sheet 7 of 9)

       Source                     Operation                Address                                  Cyc-by-Cyc        Affect
        Form                                                  Mode                                     Details       on CCR
               Reset Stack Pointer (Low Byte)                                               Cycles
RSP            SPL  $FF                                     Object Code                                         V11H INZC
               (High Byte Not Affected)
RTI            Return from Interrupt                   INH  9C           1p                                     11
               SP  (SP) + $0001; Pull (CCR)
RTS            SP  (SP) + $0001; Pull (A)              INH  80           9 uuuuufppp                            11
               SP  (SP) + $0001; Pull (X)
SBC #opr8i     SP  (SP) + $0001; Pull (PCH)            INH  81           5 ufppp                                11
SBC opr8a      SP  (SP) + $0001; Pull (PCL)
SBC opr16a     Return from Subroutine                  IMM  A2 ii        2 pp                                   11
SBC oprx16,X   SP  SP + $0001; Pull (PCH)                                                                       11 1
SBC oprx8,X    SP  SP + $0001; Pull (PCL)              DIR  B2 dd        3 rpp                                  11 1
SBC ,X                                                                                                          011
SBC oprx16,SP  Subtract with Carry                     EXT  C2 hh ll 4 prpp                                     011
SBC oprx8,SP   A  (A) (M) (C)                                                                               11 0
                                                       IX2  D2 ee ff 4 prpp                                     011
SEC            Set Carry Bit
               (C  1)                                  IX1  E2 ff        3 rpp
SEI            Set Interrupt Mask Bit
               (I  1)                                  IX   F2           3 rfp
STA opr8a
STA opr16a     Store Accumulator in Memory             SP2  9E D2 ee ff 5 pprpp
STA oprx16,X   M  (A)
STA oprx8,X                                            SP1  9E E2 ff     4 prpp
STA ,X         Store H:X (Index Reg.)
STA oprx16,SP  (M:M + $0001)  (H:X)                    INH  99           1p
STA oprx8,SP
STHX opr8a     Enable Interrupts: Stop Processing      INH  9B           1p
STHX opr16a    Refer to MCU Documentation
STHX oprx8,SP  I bit  0; Stop Processing               DIR  B7 dd        3 wpp

STOP           Store X (Low 8 Bits of Index Register)  EXT  C7 hh ll 4 pwpp
               in Memory
STX opr8a      M  (X)                                  IX2  D7 ee ff 4 pwpp
STX opr16a
STX oprx16,X                                           IX1  E7 ff        3 wpp
STX oprx8,X
STX ,X                                                 IX   F7           2 wp
STX oprx16,SP
STX oprx8,SP                                           SP2  9E D7 ee ff 5 ppwpp

                                                       SP1  9E E7 ff     4 pwpp

                                                       DIR  35 dd        4 wwpp

                                                       EXT  96 hh ll 5 pwwpp

                                                       SP1  9E FF ff     5 pwwpp

                                                       INH  8E           2 fp...

                                                       DIR  BF dd        3 wpp

                                                       EXT  CF hh ll 4 pwpp

                                                       IX2  DF ee ff 4 pwpp

                                                       IX1  EF ff        3 wpp

                                                       IX   FF           2 wp

                                                       SP2  9E DF ee ff 5 ppwpp

                                                       SP1  9E EF ff     4 pwpp

               MC9S08DV60 Series Data Sheet, Rev 3

128                                                                                                 Freescale Semiconductor
                                                                            Chapter 7 Central Processor Unit (S08CPUV3)

                             Table 7-2. Instruction Set Summary (Sheet 8 of 9)

       Source                Operation                         Address                                  Cyc-by-Cyc        Affect
        Form                                                      Mode                                     Details       on CCR
                                                                                                Cycles
SUB #opr8i                                                      Object Code                                         V11H INZC
SUB opr8a
SUB opr16a                                                 IMM        A0 ii     2 pp
SUB oprx16,X                                                          B0 dd     3 rpp
SUB oprx8,X                                                DIR        C0 hh ll  4 prpp
SUB ,X                                                                D0 ee ff  4 prpp
SUB oprx16,SP                                              EXT        E0 ff     3 rpp
SUB oprx8,SP                                                          F0        3 rfp
               Subtract                                    IX2  9E D0 ee ff     5 pprpp                             11
SWI                                                             9E E0 ff        4 prpp
               A  (A) (M)                                IX1
TAP
                                                           IX
TAX
                                                           SP2
TPA
TST opr8a                                                  SP1
TSTA
TSTX           Software Interrupt
TST oprx8,X
TST ,X         PC  (PC) + $0001
TST oprx8,SP
TSX            Push (PCL); SP  (SP) $0001

TXA            Push (PCH); SP  (SP) $0001

               Push (X); SP  (SP) $0001                  INH  83              11 sssssvvfppp 1 1 1
               Push (A); SP  (SP) $0001

               Push (CCR); SP  (SP) $0001

               I  1;

               PCH  Interrupt Vector High Byte

               PCL  Interrupt Vector Low Byte

               Transfer Accumulator to CCR                 INH       84         1p                                  11
               CCR  (A)                                                                                             11
                                                                     97         1p                                  11
               Transfer Accumulator to X (Index Register
                                                                     85         1p                                  011
               Low)                                        INH
                                                                     3D dd      4 rfpp                              11
               X  (A)                                                4D         1p                                  11
                                                                     5D         1p
               Transfer CCR to Accumulator                 INH       6D ff      4 rfpp
               A  (CCR)                                              7D         3 rfp
                                                                9E 6D ff        5 prfpp
               Test for Negative or Zero (M) $00         DIR
                                                                     95         2 fp
                                            (A) $00      INH
                                                                     9F         1p
                                            (X) $00      INH

                                            (M) $00      IX1

                                            (M) $00      IX

                                            (M) $00      SP1

               Transfer SP to Index Reg.                   INH
               H:X  (SP) + $0001

               Transfer X (Index Reg. Low) to Accumulator  INH
               A  (X)

                                   MC9S08DV60 Series Data Sheet, Rev 3

Freescale Semiconductor                                                                                             129
Chapter 7 Central Processor Unit (S08CPUV3)

                                Table 7-2. Instruction Set Summary (Sheet 9 of 9)

      Source                    Operation                           Address                                  Cyc-by-Cyc        Affect
       Form                                                            Mode                                     Details       on CCR
                                                                                                     Cycles
                                                                            Object Code                                  V11H INZC

TXS                 Transfer Index Reg. to SP              INH                           94      2 fp                    11
                    SP  (H:X) $0001

WAIT                Enable Interrupts; Wait for Interrupt  INH                           8F      2+ fp...                11 0
                    I bit  0; Halt CPU

Source Form: Everything in the source forms columns, except expressions in italic characters, is literal information which must appear in the

assembly source file exactly as shown. The initial 3- to 5-letter mnemonic and the characters (#, ( ) and +) are always a literal characters.

n          Any label or expression that evaluates to a single integer in the range 0-7.

opr8i Any label or expression that evaluates to an 8-bit immediate value.

opr16i Any label or expression that evaluates to a 16-bit immediate value.

opr8a Any label or expression that evaluates to an 8-bit direct-page address ($00xx).

opr16a Any label or expression that evaluates to a 16-bit address.

oprx8 Any label or expression that evaluates to an unsigned 8-bit value, used for indexed addressing.

oprx16 Any label or expression that evaluates to a 16-bit value, used for indexed addressing.

rel        Any label or expression that refers to an address that is within 128 to +127 locations from the start of the next instruction.

Operation Symbols:                                         Addressing Modes:
                                                             DIR Direct addressing mode
A Accumulator                                                EXT Extended addressing mode
                                                             IMM Immediate addressing mode
CCR Condition code register                                  INH Inherent addressing mode
                                                             IX Indexed, no offset addressing mode
H Index register high byte                                   IX1 Indexed, 8-bit offset addressing mode
                                                             IX2 Indexed, 16-bit offset addressing mode
M Memory location                                            IX+ Indexed, no offset, post increment addressing mode
                                                             IX1+ Indexed, 8-bit offset, post increment addressing mode
n     Any bit                                                REL Relative addressing mode
                                                             SP1 Stack pointer, 8-bit offset addressing mode
opr Operand (one or two bytes)                               SP2 Stack pointer 16-bit offset addressing mode

PC Program counter

PCH Program counter high byte

PCL Program counter low byte

rel Relative program counter offset byte

SP Stack pointer

SPL Stack pointer low byte

X Index register low byte                                  Cycle-by-Cycle Codes:

& Logical AND                                                       f       Free cycle. This indicates a cycle where the CPU

|     Logical OR                                                            does not require use of the system buses. An f

Logical EXCLUSIVE OR                                                       cycle is always one cycle of the system bus clock

( ) Contents of                                                             and is always a read cycle.

+     Add                                                           p       Program fetch; read from next consecutive

     Subtract, Negation (two's complement)                                 location in program memory

     Multiply                                                      r       Read 8-bit operand

     Divide                                                        s       Push (write) one byte onto stack

#     Immediate value                                               u       Pop (read) one byte from stack

Loaded with                                                        v       Read vector from $FFxx (high byte first)

:     Concatenated with                                             w       Write 8-bit operand

CCR Bits:                                                  CCR Effects:

V     Overflow bit                                                          Set or cleared

H     Half-carry bit                                                       Not affected

I     Interrupt mask                                                U       Undefined

N     Negative bit

Z     Zero bit

C     Carry/borrow bit

                                          MC9S08DV60 Series Data Sheet, Rev 3

130                                                                                                           Freescale Semiconductor
                                                                                                                           Chapter 7 Central Processor Unit (S08CPUV3)

                                                                Table 7-3. Opcode Map (Sheet 1 of 2)

    Bit-Manipulation     Branch                      Read-Modify-Write                                   Control                               Register/Memory

00    5 10            5  20       3  30       5  40       1 50       1 60       5  70       4   80       9 90       3  A0       2  B0       3  C0 4 D0 4        E0        3  F0       3
                                                                                                                                                  SUB SUB
BRSET0 BSET0                 BRA     NEG         NEGA NEGX NEG                        NEG           RTI        BGE     SUB         SUB                          SUB             SUB

3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 2 REL            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

01    5 11            5  21       3  31       5  41       4 51       4 61       5  71       5   81       6 91       3  A1       2  B1       3  C1 4 D1 4        E1        3  F1       3
                                                                                                                                                 CMP CMP
BRCLR0 BCLR0                 BRN     CBEQ        CBEQA CBEQX CBEQ                     CBEQ          RTS        BLT     CMP         CMP                          CMP             CMP

3 DIR 2 DIR              2 REL       3 DIR       3 IMM 3 IMM 3 IX1+                2 IX+        1 INH 2 REL            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

02    5 12            5  22       3  32       5  42       5 52       6 62       1  72       1   82 5+ 92            3  A2       2  B2       3  C2 4 D2 4        E2        3  F2       3
                                                                                                                                                  SBC SBC
BRSET1 BSET1                 BHI     LDHX            MUL        DIV        NSA         DAA      BGND BGT               SBC         SBC                          SBC             SBC

3 DIR 2 DIR              2 REL       3 EXT       1 INH 1 INH 1 INH                 1 INH        1 INH 2 REL            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

03    5 13            5  23       3  33       5  43       1 53       1 63       5  73       4   83 11 93            3  A3       2  B3       3  C3 4 D3 4        E3        3  F3       3
                                                                                                                                                  CPX CPX
BRCLR1 BCLR1                 BLS     COM         COMA COMX COM                        COM           SWI        BLE     CPX         CPX                          CPX             CPX

3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 2 REL            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

04    5 14            5  24       3  34       5  44       1 54       1 64       5  74       4   84       1 94       2  A4       2  B4       3  C4 4 D4 4        E4        3  F4       3
                                                                                                                                                 AND AND
BRSET2 BSET2                 BCC         LSR     LSRA LSRX LSR                         LSR          TAP        TXS     AND         AND                          AND             AND

3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 1 INH            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

05    5 15            5  25       3  35       4  45       3 55       4 65       3  75       5   85       1 95       2  A5       2  B5       3  C5 4 D5 4        E5        3  F5       3

BRCLR2 BCLR2                 BCS     STHX        LDHX LDHX CPHX                       CPHX          TPA        TSX         BIT         BIT      BIT  BIT             BIT         BIT

3 DIR 2 DIR              2 REL       2 DIR       3 IMM 2 DIR 3 IMM                 2 DIR        1 INH 1 INH            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

06    5 16            5  26       3  36       5  46       1 56       1 66       5  76       4   86       3 96       5  A6       2  B6       3  C6 4 D6 4        E6        3  F6       3

BRSET3 BSET3                 BNE     ROR         RORA RORX ROR                        ROR       PULA STHX                  LDA         LDA      LDA  LDA            LDA          LDA

3 DIR 2 DIR              2 REL       2 DIR       1 INH 1 INH 2 IX1                 1        IX  1 INH 3 EXT            2 IMM       2 DIR       3 EXT 3 IX2      2 IX1        1        IX

07    5 17            5  27       3  37       5  47       1 57       1 67       5  77       4   87       2 97       1  A7       2  B7       3  C7 4 D7 4       &