电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

MC74HC595

器件型号:MC74HC595
器件类别:逻辑门   
厂商名称:ONSEMI [ON Semiconductor]
厂商官网:http://www.onsemi.com
下载文档

器件描述

HC/UH SERIES, 8-BIT RIGHT SERIAL IN PARALLEL OUT SHIFT REGISTER, TRUE OUTPUT, PDIP16

参数

MC74HC595功能数量 1
MC74HC595端子数量 16
MC74HC595最大工作温度 125 Cel
MC74HC595最小工作温度 -55 Cel
MC74HC595最大供电/工作电压 6 V
MC74HC595最小供电/工作电压 2 V
MC74HC595额定供电电压 3 V
MC74HC595加工封装描述 PLASTIC, DIP-16
MC74HC595状态 ACTIVE
MC74HC595工艺 CMOS
MC74HC595包装形状 RECTANGULAR
MC74HC595包装尺寸 IN-LINE
MC74HC595端子形式 THROUGH-HOLE
MC74HC595端子间距 2.54 mm
MC74HC595端子涂层 TIN LEAD
MC74HC595端子位置 DUAL
MC74HC595包装材料 PLASTIC/EPOXY
MC74HC595温度等级 MILITARY
MC74HC595系列 HC/UH
MC74HC595输出特性 3-ST
MC74HC595逻辑IC类型 SERIAL IN PARALLEL OUT
MC74HC595位数 8
MC74HC595输出极性 TRUE
MC74HC595传播延迟TPD 210 ns
MC74HC595移位方向 RIGHT
MC74HC595触发器类型 POSITIVE EDGE
MC74HC595最大-最小频率 24 MHz

文档预览

MC74HC595器件文档内容

MC74HC595A

8-Bit Serial-Input/Serial or                                                                    http://onsemi.com
Parallel-Output Shift
Register with Latched                                                            16               PDIP16             MARKING
3-State Outputs                                                                        1         N SUFFIX            DIAGRAMS
                                                                                                 CASE 648          16
HighPerformance SiliconGate CMOS                                               16
                                                                                           1       SO16            MC74HC595AN
  The MC74HC595A consists of an 8bit shift register and an 8bit                                D SUFFIX              AWLYYWW
Dtype latch with threestate parallel outputs. The shift register                              CASE 751B
accepts serial data and provides a serial output. The shift register also                                          1
provides parallel data to the 8bit latch. The shift register and latch                                            16
have independent clock inputs. This device also has an asynchronous
reset for the shift register.                                                                                            HC595A
                                                                                                                        AWLYWW
  The HC595A directly interfaces with the SPI serial data port on
CMOS MPUs and MCUs.                                                                                                1
                                                                                                                          16
Output Drive Capability: 15 LSTTL Loads
Outputs Directly Interface to CMOS, NMOS, and TTL                              16                     TSSOP16            HC
Operating Voltage Range: 2.0 to 6.0 V                                                      1          DT SUFFIX          595A
Low Input Current: 1.0 A                                                                             CASE 948F         ALYW
High Noise Immunity Characteristic of CMOS Devices
In Compliance with the Requirements Defined by JEDEC Standard                                                        1

   No. 7A                                                                                       A = Assembly Location
                                                                                                WL = Wafer Lot
Chip Complexity: 328 FETs or 82 Equivalent Gates                                              YY = Year
Improvements over HC595                                                                       WW = Work Week

   -- Improved Propagation Delays
   -- 50% Lower Quiescent Power
   -- Improved Input Noise and Latchup Immunity

                                                                                                PIN ASSIGNMENT

                      LOGIC DIAGRAM                                                              QB 1   16 VCC
                                                                                                 QC 2   15 QA
SERIAL  A 14                                             15 QA                                   QD 3   14 A
DATA                                                     1 QB                                   QE 4   13 OUTPUT ENABLE
INPUT                                                     2 QC                                    QF 5  12 LATCH CLOCK
                                                          3 QD                                   QG 6   11 SHIFT CLOCK
                SHIFT                             LATCH   4 QE         PARALLEL                  QH 7   10 RESET
              REGISTER                                    5 QF            DATA                  GND 8    9 SQH
                                                          6 QG
                                                          7 QH         OUTPUTS

   SHIFT 11                                              9 SQH         SERIAL                 ORDERING INFORMATION
CLOCK                                                                  DATA
RESET 10                                                              OUTPUT

  LATCH 12                                               VCC = PIN 16            Device                 Package Shipping
CLOCK                                                   GND = PIN 8
OUTPUT 13                                                                        MC74HC595AN            PDIP16 2000 / Box
ENABLE
                                                                                 MC74HC595AD            SOIC16 48 / Rail

                                                                                 MC74HC595ADR2          SOIC16 2500 / Reel

                                                                                 MC74HC595ADT           TSSOP16 96 / Rail

                                                                                 MC74HC595ADTR2 TSSOP16 2500 / Reel

Semiconductor Components Industries, LLC, 2000                       1                                Publication Order Number:
                                                                                                                     MC74HC595A/D
March, 2000 Rev. 8
                                                       MC74HC595A

MAXIMUM RATINGS*
Symbol
VCCParameter                        Value                   Unit                                                This device contains protection
Vin                                                                                                          circuitry to guard against damage
Vout                                                                                                         due to high static voltages or electric
Iin                                                                                                          fields. However, precautions must
Iout                                                                                                         be taken to avoid applications of any
ICC                                                                                                          voltage higher than maximum rated
PD                                                                                    voltages to this highimpedance cir-
DC Supply Voltage (Referenced to GND)                   0.5 to + 7.0               V                                                cuit. For proper operation, Vin and

DC Input Voltage (Referenced to GND)                   0.5 to VCC + 0.5 V                                                          v v Vout should be constrained to the
DC Output Voltage (Referenced to GND)
DC Input Current, per Pin                               0.5 to VCC + 0.5 V                                                          range GND (Vin or Vout) VCC.
                                                                                                                                        Unused inputs must always be
                                                             20                    mA
                                                                                                                                     tied to an appropriate logic voltage
DC Output Current, per Pin                                  35                    mA                                               level (e.g., either GND or VCC).
                                                                                                                                     Unused outputs must be left open.
DC Supply Current, VCC and GND Pins                         75                    mA

Power Dissipation in Still Air,      Plastic DIP            750                     mW

                                 SOIC Package               500
Tstg Storage Temperature
                                 TSSOP Package              450

TL Lead Temperature, 1 mm from Case for 10 Seconds          _C
                                                       65 to + 150

*Maximum Ratings are those values beyond which damage to the device may occur._C

         (Plastic DIP, SOIC or TSSOP Package)               260

Functional operation should be restricted to the Recommended Operating Conditions.

Derating -- Plastic DIP: 10 mW/_C from 65_ to 125_C

SOIC Package: 7 mW/_C from 65_ to 125_C

TSSOP Package: 6.1 mW/_C from 65_ to 125_C

For high frequency or heavy load considerations, see Chapter 2 of the ON Semiconductor HighSpeed CMOS Data Book (DL129/D).

Symbol
RECOMMENDED OPERATING CONDITIONS

VCCParameter
Vin, Vout
                                                       Min Max Unit

DC Supply Voltage (Referenced to GND)                  2.0 6.0 V
                                                        0 VCC V
DC Input Voltage, Output Voltage
(Referenced to GND)
TA
Operating Temperature, All Package Types                55 + 125 _C
tr, tf Input Rise and Fall Time
(Figure 1)
                                          VCC = 2.0 V 0            1000 ns
                                          VCC = 4.5 V 0            500
                                          VCC = 6.0 V 0            400
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)
Symbol
VIH
                                                                                                                                     Guaranteed Limit

             Parameter                      Test Conditions            VCC                55 to                                    v v 85_C          125_C  Unit
                                                                         V                 25_C
Minimum HighLevel Input         v Vout = 0.1 V or VCC 0.1 V
Voltage                                                                 2.0
                                 |Iout| 20 A                           3.0
VIL4.5                     1.5   1.5               1.5    V
                                                                        6.0
                                                                                                                               2.1   2.1               2.1
                                                                        2.0
                                                                        3.0                                                    3.15  3.15              3.15
                                                                        4.5
                                                                        6.0                                                    4.2   4.2               4.2

VOH2.0
Maximum LowLevel Input          v Vout = 0.1 V or VCC 0.1 V          4.5                                                    0.5   0.5               0.5    V
                                                                        6.0
Voltage                          |Iout| 20 A                                                                                  0.9   0.9               0.9
                                                                        3.0
                                                                        4.5                                                    1.35  1.35              1.35
                                                                        6.0
                                                                                                                               1.8   1.8               1.8
                                                                        2.0
Minimum HighLevel Output        v Vin = VIH or VIL                     4.5                                                    1.9   1.9               1.9    V
Voltage, QA QH                                                        6.0
                                 |Iout| 20 A
VOL3.04.44.44.4
                                                                        4.5
                                                                        6.0                                                    5.9   5.9               5.9

                                 v Vin = VIH or VIL |Iout|  2.4 mA                                                             2.48  2.34              2.2
                                             v |Iout|       6.0 mA
                                             v |Iout|       7.8 mA                                                             3.98  3.84              3.7

                                                                                                                               5.48  5.34              5.2

Maximum LowLevel Output         v Vin = VIH or VIL                                                                            0.1   0.1               0.1    V
Voltage, QA QH
                                 |Iout| 20 A                                                                                  0.1   0.1               0.1

                                                                                                                               0.1   0.1               0.1

                                 v Vin = VIH or VIL |Iout|  2.4 mA                                                             0.26  0.33              0.4
                                             v |Iout|       6.0 mA
                                             v |Iout|       7.8 mA                                                             0.26  0.33              0.4

                                                                                                                               0.26  0.33              0.4

                                          http://onsemi.com
                                                       2
                                         MC74HC595A

Guaranteed Limit
DC ELECTRICAL CHARACTERISTICS (Voltages Referenced to GND)

Symbol                            VCC
                                                                      V    55 to
                                                                           25_C
VOH
            Parameter      Test Conditions                                         v v 85_C        125_C Unit

Minimum HighLevel Output  v Vin = VIH or VIL                       2.0   1.9      1.9             1.9    V
Voltage, SQH
                           IIoutI 20 A
v Vin = VIH or VIL |Iout| 2.4 mA  4.5   4.4      4.4             4.4
v IIoutI 4.0mA
v IIoutI 5.2mA                    6.0   5.9      5.9             5.9

                                                                    3.0   2.98     2.34            2.2
                                                                    4.5   3.98     3.84            3.7
                                                                    6.0   5.48     5.34            5.2
VOL
6.0
Maximum LowLevel Output   v Vin = VIH or VIL                       2.0   0.1      0.1             0.1    V
Voltage, SQH
                           IIoutI 20 A                             4.5   0.1      0.1             0.1
v Vin = VIH or VIL |Iout| 2.4 mA
v IIoutI 4.0mA                          0.1      0.1             0.1

                                              v IIoutI 5.2 mA       3.0   0.26     0.33            0.4
                                                                    4.5   0.26     0.33            0.4
                                                                    6.0   0.26     0.33            0.4
Iin
Current                                  0.1    1.0            1.0  A
Maximum Input Leakage      Vin = VCC or GND                         6.0
IOZ
Current, QA QH                         0.5    5.0            10   A
Maximum ThreeState        Output in HighImpedance State           6.0

Leakage                    Vin = VIL or VIH
ICC
                           Vout = VCC or GND
Current (per Package)
Maximum Quiescent Supply Vin = VCC or GND                           6.0   4.0      40              160    A

NOTE: Information on typical parametric values can be found in Chapter 2 of the ON Semiconductor HighSpeed CMOS Data Book
                           lout = 0 A

(DL129/D).

AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6.0 ns)
Symbol
fmax
                                                                                 Guaranteed Limit

                                    Parameter                       VCC   v v 55 to                     Unit
                                                                      V                                   MHz
Maximum Clock Frequency (50% Duty Cycle)                                   25_C
   (Figures 1 and 7)                                                 2.0           85_C            125_C   ns
                                                                     3.0                                   ns
tPLH,4.56.04.84.0ns
           tPHL                                                      6.0                                   ns
                                                                          15       10              8.0     ns
                                                                     2.0                                   ns
                                                                     3.0  30       24              20
                                                                     4.5
                                                                     6.0  35       28              24

Maximum Propagation Delay, Shift Clock to SQH                        2.0  140      175             210
   (Figures 1 and 7)                                                 3.0
tPHL4.5100125150
                                                                     6.0
                                                                          28       35              42
                                                                     2.0
                                                                     3.0  24       30              36
                                                                     4.5
Maximum Propagation Delay, Reset to SQH                              6.0  145      180             220
   (Figures 2 and 7)
tPLH,2.0100     125             150
tPHL                               3.0
                                                                     4.5  29       36              44
                                                                     6.0
                                                                          25       31              38
                                                                     2.0
Maximum Propagation Delay, Latch Clock to QA QH                    3.0  140      175             210
   (Figures 3 and 7)                                                 4.5
tPLZ,6.0100     125             150
           tPHZ
                                                                     2.0  28       35              42
                                                                     3.0
                                                                     4.5  24       30              36
                                                                     6.0
tPZL,
           tPZH
Maximum Propagation Delay, Output Enable to QA QH                       150      190             225
   (Figures 4 and 8)
                                                                          100      125             150

                                                                          30       38              45

                                                                          26       33              38

tTLH,
tTHL
Maximum Propagation Delay, Output Enable to QA QH                       135      170             205
   (Figures 4 and 8)
                                                                          90       110             130

                                                                          27       34              41

                                                                          23       29              35

Maximum Output Transition Time, QA QH                                   60       75              90
   (Figures 3 and 7)
                                                                          23       27              31

                                                                          12       15              18

                                                                          10       13              15

                                         http://onsemi.com
                                                      3
                                                    MC74HC595A

Symbol
tTLH,
tTHL
AC ELECTRICAL CHARACTERISTICS (CL = 50 pF, Input tr = tf = 6.0 ns)

                                                                                   Guaranteed Limit

                                         Parameter                     VCC    55 to  v v 85_C       125_C  Unit
                                                                         V    25_C
     Maximum Output Transition Time, SQH
        (Figures 1 and 7)                                               2.0  75       95             110    ns
                                                                        3.0
Cin  4.5  27       32             36
Cout 6.0
                                                                             15       19             22
                                                                        --
                                                                             13       16             19
                                                                        --
     Maximum Input Capacitance                                               10       10             10     pF

     Maximum ThreeState Output Capacitance (Output in                       15       15             15     pF
     HighImpedance State), QA QH

NOTE: For propagation delays with loads other than 50 pF, and information on typical parametric values, see Chapter 2 of the ON

Semiconductor HighSpeed CMOS Data Book (DL129/D).

                                                                             Typical @ 25C, VCC = 5.0 V

CPD  Power Dissipation Capacitance (Per Package)*                                     300                   pF

* Used to determine the noload dynamic power consumption: PD = CPD VCC2f + ICC VCC. For load considerations, see Chapter 2 of the
ON Semiconductor HighSpeed CMOS Data Book (DL129/D).

Symbol
tsu
TIMING REQUIREMENTS (Input tr = tf = 6.0 ns)

                                                                                   Guaranteed Limit

                                                                       VCC   v v 25_C to
                                                                         V
                                                                              55_C
                                         Parameter                                    85_C           125_C  Unit

     Minimum Setup Time, Serial Data Input A to Shift Clock            2.0   50       65             75     ns
        (Figure 5)
tsu 3.0   40       50             60

                                                                       4.5   10       13             15

                                                                       6.0   9.0      11             13
(Figure 6)
     Minimum Setup Time, Shift Clock to Latch Clock                    2.0   75       95             110    ns
th
                                                                       3.0   60       70             80

                                                                       4.5   15       19             22

                                                                       6.0   13       16             19
(Figure 5)
     Minimum Hold Time, Shift Clock to Serial Data Input A             2.0   5.0      5.0            5.0    ns
trec
                                                                       3.0   5.0      5.0            5.0

                                                                       4.5   5.0      5.0            5.0

                                                                       6.0   5.0      5.0            5.0
(Figure 2)
     Minimum Recovery Time, Reset Inactive to Shift Clock              2.0   50       65             75     ns
tw
                                                                       3.0   40       50             60

                                                                       4.5   10       13             15

                                                                       6.0   9.0      11             13

(Figure 2)
     Minimum Pulse Width, Reset                                        2.0   60       75             90     ns

tw  3.0   45       60             70

                                                                       4.5   12       15             18

                                                                       6.0   10       13             15

tw
     Minimum Pulse Width, Shift Clock                                  2.0   50       65             75     ns

     (Figure 1)                                                        3.0   40       50             60

                                                                       4.5   10       13             15

                                                                       6.0   9.0      11             13

tr, tf
     Minimum Pulse Width, Latch Clock                                  2.0   50       65             75     ns

     (Figure 6)                                                        3.0   40       50             60

                                                                       4.5   10       13             15

                                                                       6.0   9.0      11             13

(Figure 1)
     Maximum Input Rise and Fall Times                                 2.0   1000     1000           1000   ns

                                                                       3.0   800      800            800

                                                                       4.5   500      500            500

                                                                       6.0   400      400            400

                                                    http://onsemi.com
                                                                 4
                                                              MC74HC595A

                                                 FUNCTION TABLE

                                         Inputs                                      Resulting Function

         Operation       Reset   Serial  Shift   Latch            Output     Shift     Latch   Serial    Parallel
Reset shift register        L    Input   Clock   Clock            Enable  Register   Register  Output    Outputs
                                                                          Contents   Contents            QA QH
                                    A       X    L, H,                L                         SQH
                                                                               L                              U
                                    X                                                U         L

Shift data into shift         H  D               L, H,            L       D SRA;     U         SRG SRH   U
register
                                                                          SRN SRN+1

Shift register remains        H  X       L, H,  L, H,             L               U  U         U         U

unchanged

Transfer shift register       H  X       L, H,                    L               U  SRN LRN   U         SRN

contents to latch

register

Latch register remains        X  X       X       L, H,            L               *  U         *         U

unchanged

Enable parallel outputs       X  X       X                    X   L               *  **        *         Enabled

Force outputs into high       X  X       X                    X   H               *  **        *         Z

impedance state

SR = shift register contents     D = data (L, H) logic level       = LowtoHigh     * = depends on Reset and Shift Clock inputs
LR = latch register contents     U = remains unchanged             = HightoLow     ** = depends on Latch Clock input

                                                 PIN DESCRIPTIONS

INPUTS                                                               Output Enable (Pin 13)
A (Pin 14)
                                                                       Activelow Output Enable. A low on this input allows the
  Serial Data Input. The data on this pin is shifted into the        data from the latches to be presented at the outputs. A high
8bit serial shift register.                                         on this input forces the outputs (QAQH) into the
                                                                     highimpedance state. The serial output is not affected by
CONTROL INPUTS                                                       this control unit.
Shift Clock (Pin 11)
                                                                     OUTPUTS
  Shift Register Clock Input. A low tohigh transition on           QA QH (Pins 15, 1, 2, 3, 4, 5, 6, 7)
this input causes the data at the Serial Input pin to be shifted
into the 8bit shift register.                                         Noninverted, 3state, latch outputs.

Reset (Pin 10)                                                       SQH (Pin 9)
  Activelow, Asynchronous, Shift Register Reset Input. A              Noninverted, Serial Data Output. This is the output of the

low on this pin resets the shift register portion of this device     eighth stage of the 8bit shift register. This output does not
only. The 8bit latch is not affected.                               have threestate capability.

Latch Clock (Pin 12)
  Storage Latch Clock Input. A lowtohigh transition on

this input latches the shift register data.

                                                 http://onsemi.com
                                                              5
                                                   MC74HC595A

                                             SWITCHING WAVEFORMS

                 tr                tf                                                    tw
                                                                                                                       VCC
   SHIFT     90%                              VCC        RESET
CLOCK     50%                                GND                                  50%
          10%                                          OUTPUT                                                          GND
OUTPUT                                       VCC           SQH
    SQH          tw                          GND                      tPHL
                                                          SHIFT
                      1/fmax                            CLOCK                             50%

                      tPLH       tPHL                OUTPUT                              trec
                                                      ENABLE                                                           VCC
            90%
           50%                                     OUTPUT Q                                        50%
          10%                                      OUTPUT Q                                                            GND

                      tTLH             tTHL

                      Figure 1.                                                    Figure 2.

LATCH            50%                                                  50%                                VCC
                                                                                tPZL tPLZ
CLOCK                                                                                                    GND
                                                                           50%
QAQH      90%        tPLH tPHL                                                 tPZH tPHZ                HIGH
          50%                                                                                            IMPEDANCE
OUTPUTS 10%            tTLH tTHL                                           50%                10% VOL
                      Figure 3.                                                               90% VOH
                                                                                  Figure 4.              HIGH
                                                                                                         IMPEDANCE

                                                   SHIFT                                                       VCC

                            VALID                  CLOCK                      50%

SERIAL                                       VCC                                                               GND
INPUT A
                      50%                                                     tsu
SWITCH
CLOCK                                       GND                                                               VCC

                      tsu     th                   LATCH                           50%

                                             VCC   CLOCK

                            50%                                                                                GND

                                             GND                                        tw

                      Figure 5.                                                    Figure 6.

                                                   TEST CIRCUITS

                              TEST POINT                              TEST POINT
                      OUTPUT
                                                                      OUTPUT       1 k        CONNECT TO VCC WHEN
                                        CL*                                                   TESTING tPLZ AND tPZL.
          DEVICE                                   DEVICE                          CL*        CONNECT TO GND WHEN
          UNDER                                    UNDER
           TEST                                     TEST                                      TESTING tPHZ AND tPZH.

*Includes all probe and jig capacitance                               *Includes all probe and jig capacitance
                 Figure 7.                                                          Figure 8.

                                                   http://onsemi.com
                                                                6
                MC74HC595A

           EXPANDED LOGIC DIAGRAM

OUTPUT 13  D       Q          D       Q  15 QA
ENABLE
              SRA                LRA
LATCH 12  R
CLOCK

SERIAL 14
DATA
INPUT A

           D       Q          D       Q  1 QB

              SRB                LRB
           R

           D       Q          D       Q  2 QC

              SRC                LRC
           R

           D       Q          D       Q  3 QD
                                         4 QE
              SRD                LRD            PARALLEL
           R                                       DATA

                                                OUTPUTS

           D       Q          D       Q

              SRE                LRE
           R

           D       Q          D       Q  5 QF

              SRF                LRF
           R

           D       Q          D       Q  6 QG

              SRG                LRG
           R

SHIFT      D       Q          D       Q  7 QH
CLOCK
       11     SRH                LRH
           R

RESET 10                                 9      SERIAL

                                                DATA

                                            OUTPUT SQH

           http://onsemi.com
                        7
         SHIFT                                     MC74HC595A
       CLOCK
SERIAL DATA                                               TIMING DIAGRAM
      INPUT A
        RESET            implies that the output is in a highimpedance
        LATCH            state.
       CLOCK
      OUTPUT
      ENABLE

            QA

            QB

            QC

            QD

            QE

            QF

            QG

            QH
SERIAL DATA
OUTPUT SQH

                  NOTE:

                         http://onsemi.com
                                      8
                                                        MC74HC595A

                                                   PACKAGE DIMENSIONS

                                                                 PDIP16
                                                                N SUFFIX
                                                              CASE 64808
                                                                 ISSUE R

              A              9                                                              NOTES:
                                                                                             1. DIMENSIONING AND TOLERANCING PER ANSI
                                      B                                                            Y14.5M, 1982.
16                                                                                            2. CONTROLLING DIMENSION: INCH.
1                             8                                                               3. DIMENSION L TO CENTER OF LEADS WHEN
                                                                                                   FORMED PARALLEL.
      H                                                                                       4. DIMENSION B DOES NOT INCLUDE MOLD FLASH.
               G                                                                              5. ROUNDED CORNERS OPTIONAL.

                                                                                                INCHES        MILLIMETERS

                  F                         C                                                DIM MIN MAX MIN MAX

                                                                        L                    A 0.740 0.770 18.80 19.55

                              S                                                              B 0.250 0.270 6.35 6.85

                                                                                             C 0.145 0.175 3.69 4.44

                                                                                             D 0.015 0.021 0.39 0.53

                                               T  SEATING                                   F 0.040 0.070 1.02 1.77
                                                  PLANE
                                                                                             G     0.100 BSC      2.54 BSC

                                            K                                    M           H     0.050 BSC      1.27 BSC

                                                            J                                J 0.008 0.015 0.21 0.38

                                                                                             K 0.110 0.130 2.80 3.30

                  D 16 PL                                                                    L 0.295 0.305 7.50 7.74
                     0.25 (0.010) M T A M
                                                                                             M  0 10        0 10

                                                                                             S 0.020 0.040 0.51 1.01

                                                                SOIC16
                                                               D SUFFIX
                                                            CASE 751B05
                                                                ISSUE J

                          A             9                                                   NOTES:
                                                                                             1. DIMENSIONING AND TOLERANCING PER ANSI
                                               B P 8 PL                                           Y14.5M, 1982.
          16                                                                                 2. CONTROLLING DIMENSION: MILLIMETER.
                                                            0.25 (0.010) M B M                3. DIMENSIONS A AND B DO NOT INCLUDE
          1                              8                                                         MOLD PROTRUSION.
                                                                                              4. MAXIMUM MOLD PROTRUSION 0.15 (0.006)
          G                                                                                        PER SIDE.
                                                                                              5. DIMENSION D DOES NOT INCLUDE DAMBAR
                                                                                                   PROTRUSION. ALLOWABLE DAMBAR
                                                                                                   PROTRUSION SHALL BE 0.127 (0.005) TOTAL
                                                                                                   IN EXCESS OF THE D DIMENSION AT
                                                                                                   MAXIMUM MATERIAL CONDITION.

                                                                                                   MILLIMETERS    INCHES

                                                                                                DIM MIN MAX MIN MAX

                                           K                                              F     A 9.80 10.00 0.386 0.393
                                                                                    J
                                                     C                  R X 45                 B 3.80 4.00 0.150 0.157

                                                                     M                          C 1.35 1.75 0.054 0.068
                  D 16 PL
                                                                                                D 0.35 0.49 0.014 0.019
                        0.25 (0.010) M T B S A S
                                                                                                F 0.40 1.25 0.016 0.049

   T                                                                                           G       1.27 BSC  0.050 BSC
SEATING
                                                                                                J 0.19 0.25 0.008 0.009
  PLANE
                                                                                                K 0.10 0.25 0.004 0.009

                                                                                                M  0 7          0        7

                                                                                                P 5.80 6.20 0.229 0.244

                                                                                                R 0.25 0.50 0.010 0.019

                                                   http://onsemi.com
                                                                9
                                                                           MC74HC595A

                                                             PACKAGE DIMENSIONS

                                                                             TSSOP16
                                                                             DT SUFFIX
                                                                           CASE 948F01

                                                                               ISSUE O

                                                  16X K REF

                                                   0.10 (0.004) M          T U S VS

0.15 (0.006) T U S                                                      9                                       NOTES:

                                              16                        8                          K            1. DIMENSIONING AND TOLERANCING PER ANSI

                       2X L/2                       A                                 J1 K1             Y14.5M, 1982.
                                                  V                                                            2. CONTROLLING DIMENSION: MILLIMETER.
                L                                                                                               3. DIMENSION A DOES NOT INCLUDE MOLD FLASH.
                                                           G
                          PIN 1                                                                                     PROTRUSIONS OR GATE BURRS. MOLD FLASH OR
                          IDENT.                                                                                    GATE BURRS SHALL NOT EXCEED 0.15 (0.006) PER
                                                                                                                    SIDE.
                                              1                                                                 4. DIMENSION B DOES NOT INCLUDE INTERLEAD

0.15 (0.006) T U S                                                         B                  SECTION NN           FLASH OR PROTRUSION. INTERLEAD FLASH OR
                                                                                                                    PROTRUSION SHALL NOT EXCEED
                                                                           U     J                                0.25 (0.010) PER SIDE.
                                                                                                                5. DIMENSION K DOES NOT INCLUDE DAMBAR

                                                                                                                     PROTRUSION. ALLOWABLE DAMBAR PROTRUSION

                                                                                                                     SHALL BE 0.08 (0.003) TOTAL IN EXCESS OF THE K

                                                                                                                     DIMENSION AT MAXIMUM MATERIAL CONDITION.

                                                                                   N                            6. TERMINAL NUMBERS ARE SHOWN FOR
                                                                                                  0.25 (0.010)      REFERENCE ONLY.

                                                                                                                7. DIMENSION A AND B ARE TO BE DETERMINED AT

                                                                                                                     DATUM PLANE W.

                                                                                                M

                                                                                                                           MILLIMETERS  INCHES

                                                                                N                                       DIM MIN MAX MIN MAX

                                                                                                                        A 4.90 5.10 0.193 0.200

                                                                                      F                                 B 4.30 4.50 0.169 0.177

                                                                                                                        C 1.20 0.047

                                                                                                                        D 0.05 0.15 0.002 0.006

                                                                                      DETAIL E                          F 0.50 0.75 0.020 0.030

                                                                                                                        G  0.65 BSC     0.026 BSC

                                                                                                                        H 0.18 0.28 0.007 0.011

                                                                                                                        J 0.09 0.20 0.004 0.008

                 C                                                                                              W     J1 0.09 0.16 0.004 0.006
                                                                                                                        K 0.19 0.30 0.007 0.012

                                                                                                                        K1 0.19 0.25 0.007 0.010

0.10 (0.004)                                                                                                            L  6.40 BSC     0.252 BSC

T SEATING                                                                   H DETAIL E                                M 0_ 8_ 0_ 8_

PLANE         D

                                                                           http://onsemi.com
                                                                                        10
       MC74HC595A

Notes

       http://onsemi.com
                    11
                      MC74HC595A

ON Semiconductor and  are trademarks of Semiconductor Components Industries, LLC (SCILLC). SCILLC reserves the right to make changes

without further notice to any products herein. SCILLC makes no warranty, representation or guarantee regarding the suitability of its products for any particular

purpose, nor does SCILLC assume any liability arising out of the application or use of any product or circuit, and specifically disclaims any and all liability,

including without limitation special, consequential or incidental damages. "Typical" parameters which may be provided in SCILLC data sheets and/or

specifications can and do vary in different applications and actual performance may vary over time. All operating parameters, including "Typicals" must be

validated for each customer application by customer's technical experts. SCILLC does not convey any license under its patent rights nor the rights of others.

SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications

intended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or

death may occur. Should Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold

SCILLC and its officers, employees, subsidiaries, affiliates, and distributors harmless against all claims, costs, damages, and expenses, and reasonable

attorney fees arising out of, directly or indirectly, any claim of personal injury or death associated with such unintended or unauthorized use, even if such claim

alleges that SCILLC was negligent regarding the design or manufacture of the part. SCILLC is an Equal Opportunity/Affirmative Action Employer.

PUBLICATION ORDERING INFORMATION                                         CENTRAL/SOUTH AMERICA:
                                                                          Spanish Phone: 3033087143 (MonFri 8:00am to 5:00pm MST)
  NORTH AMERICA Literature Fulfillment:                                                 Email: ONlitspanish@hibbertco.com
   Literature Distribution Center for ON Semiconductor
   P.O. Box 5163, Denver, Colorado 80217 USA                             ASIA/PACIFIC: LDC for ON Semiconductor Asia Support
   Phone: 3036752175 or 8003443860 Toll Free USA/Canada               Phone: 3036752121 (TueFri 9:00am to 1:00pm, Hong Kong Time)
   Fax: 3036752176 or 8003443867 Toll Free USA/Canada                            Toll Free from Hong Kong & Singapore:
   Email: ONlit@hibbertco.com                                                        00180044223781
   Fax Response Line: 3036752167 or 8003443810 Toll Free USA/Canada   Email: ONlitasia@hibbertco.com

  N. American Technical Support: 8002829855 Toll Free USA/Canada       JAPAN: ON Semiconductor, Japan Customer Focus Center
                                                                          4321 NishiGotanda, Shinagawaku, Tokyo, Japan 1418549
  EUROPE: LDC for ON Semiconductor European Support                     Phone: 81357402745
   German Phone: (+1) 3033087140 (MF 1:00pm to 5:00pm Munich Time)     Email: r14525@onsemi.com
                Email: ONlitgerman@hibbertco.com
   French Phone: (+1) 3033087141 (MF 1:00pm to 5:00pm Toulouse Time)  ON Semiconductor Website: http://onsemi.com
                Email: ONlitfrench@hibbertco.com
   English Phone: (+1) 3033087142 (MF 12:00pm to 5:00pm UK Time)      For additional information, please contact your local
                Email: ONlit@hibbertco.com                               Sales Representative.

   EUROPEAN TOLLFREE ACCESS*: 0080044223781
               *Available from Germany, France, Italy, England, Ireland

                      http://onsemi.com                                  MC74HC595A/D
                                   12
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved