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MC68HC908MR8MDW

器件型号:MC68HC908MR8MDW
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Motorola ( NXP )
厂商官网:https://www.nxp.com
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器件描述

8-BIT, FLASH, 8.2 MHz, MICROCONTROLLER, PDSO28

参数

MC68HC908MR8MDW功能数量 1
MC68HC908MR8MDW端子数量 28
MC68HC908MR8MDW最大工作温度 125 Cel
MC68HC908MR8MDW最小工作温度 -40 Cel
MC68HC908MR8MDW最大供电/工作电压 5.5 V
MC68HC908MR8MDW最小供电/工作电压 4.5 V
MC68HC908MR8MDW额定供电电压 5 V
MC68HC908MR8MDW外部数据总线宽度 0.0
MC68HC908MR8MDW输入输出总线数量 12
MC68HC908MR8MDW线速度 8.2 MHz
MC68HC908MR8MDW加工封装描述 SOIC-28
MC68HC908MR8MDW状态 ACTIVE
MC68HC908MR8MDW工艺 HCMOS
MC68HC908MR8MDW包装形状 RECTANGULAR
MC68HC908MR8MDW包装尺寸 SMALL OUTLINE
MC68HC908MR8MDW表面贴装 Yes
MC68HC908MR8MDW端子形式 GULL WING
MC68HC908MR8MDW端子间距 1.27 mm
MC68HC908MR8MDW端子位置 DUAL
MC68HC908MR8MDW包装材料 PLASTIC/EPOXY
MC68HC908MR8MDW温度等级 AUTOMOTIVE
MC68HC908MR8MDWADC通道 Yes
MC68HC908MR8MDW地址总线宽度 0.0
MC68HC908MR8MDW位数 8
MC68HC908MR8MDW最大FCLK时钟频率 32.8 MHz
MC68HC908MR8MDW微处理器类型 MICROCONTROLLER
MC68HC908MR8MDWPWM通道 Yes
MC68HC908MR8MDWROM编程 FLASH

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MC68HC908MR8MDW器件文档内容

                                 Freescale Semiconductor, Inc.

Freescale Semiconductor, Inc...                                         MC68HC908MR8

                                                                        Technical Data

                                    M68HC08

                                 Microcontrollers

                                                                        MC68HC908MR8/D
                                                                        Rev. 4, 8/2002

                                 WWW.MOTOROLA.COM/SEMICONDUCTORS

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Freescale Semiconductor, Inc...  MC68HC908MR8

                                 Technical Data -- Rev 4.0

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                                 damages. "Typical" parameters which may be provided in Motorola data sheets and/or
                                 specifications can and do vary in different applications and actual performance may
                                 vary over time. All operating parameters, including "Typicals" must be validated for
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                                 injury or death associated with such unintended or unauthorized use, even if such claim
                                 alleges that Motorola was negligent regarding the design or manufacture of the part.
                                 Motorola, Inc. is an Equal Opportunity/Affirmative Action Employer.

                                 Motorola and are registered trademarks of Motorola, Inc.         Motorola, Inc., 2002
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                                 MC68HC908MR8 -- Rev 4.0                                         Technical Data
                                 MOTOROLA                                                                          3

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                                 Technical Data                                         MC68HC908MR8 -- Rev 4.0
                                 4
                                                                                        MOTOROLA

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                                 Technical Data -- MC68HC908MR8

                                                                 List of Paragraphs

Freescale Semiconductor, Inc...  Section 1. General Description . . . . . . . . . . . . . . . . . . . . 29
                                 Section 2. Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . 37
                                 Section 3. Random-Access Memory (RAM) . . . . . . . . . . 53
                                 Section 4. FLASH Memory . . . . . . . . . . . . . . . . . . . . . . . . 55
                                 Section 5. Configuration Register (CONFIG) . . . . . . . . . 67
                                 Section 6. Central Processor Unit (CPU) . . . . . . . . . . . . 71
                                 Section 7. System Integration Module (SIM) . . . . . . . . . 89
                                 Section 8. Clock Generator Module (CGM) . . . . . . . . . . 111
                                 Section 9. Pulse-Width Modulator for Motor Control

                                               (PWMMC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
                                 Section 10. Monitor ROM (MON) . . . . . . . . . . . . . . . . . . 187
                                 Section 11. Timer Interface A (TIMA). . . . . . . . . . . . . . . 199
                                 Section 12. Timer Interface B (TIMB). . . . . . . . . . . . . . . 223
                                 Section 13. Serial Communications Interface (SCI) . . . 247
                                 Section 14. Input/Output (I/O) Ports . . . . . . . . . . . . . . . 279
                                 Section 15. Computer Operating Properly (COP) . . . . 291
                                 Section 16. External Interrupt (IRQ) . . . . . . . . . . . . . . . 297
                                 Section 17. Low-Voltage Inhibit (LVI) . . . . . . . . . . . . . . 305
                                 Section 18. Analog-to-Digital Converter (ADC) . . . . . . 311
                                 Section 19. Power-On Reset (POR) . . . . . . . . . . . . . . . 327

                                 MC68HC908MR8 -- Rev 4.0                    List of Paragraphs   Technical Data
                                 MOTOROLA                                                                          5
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                                 List of Paragraphs

                                                     Section 20. Break (BRK) . . . . . . . . . . . . . . . . . . . . . . . . . 329
                                                     Section 21. Electrical Specifications. . . . . . . . . . . . . . . 339
                                                     Section 22. Mechanical Specifications . . . . . . . . . . . . . 351
                                                     Section 23. Ordering Information . . . . . . . . . . . . . . . . . 355
                                                     Technical Data -- Revision History. . . . . . . . . . . . . . . . 357

Freescale Semiconductor, Inc...

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                                 6
                                                                       List of Paragraphs   MOTOROLA

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                                                                 Table of Contents

                                                          Section 1. General Description

                                 1.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

Freescale Semiconductor, Inc...  1.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

                                 1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

                                 1.4 MCU Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

                                 1.5 Pin Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

                                 1.5.1                    Power Supply Pins (VDD and VSS) . . . . . . . . . . . . . . . . . . . . 34
                                 1.5.2                    Oscillator Pins (OSC1 and OSC2) . . . . . . . . . . . . . . . . . . . . 34

                                 1.5.3 External Reset Pin (RST) . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

                                 1.5.4 External Interrupt Pin (IRQ) . . . . . . . . . . . . . . . . . . . . . . . . . 35

                                 1.5.5                    CGM Power Supply Pins (VDDA and VSSA) . . . . . . . . . . . . .35
                                 1.5.6                    ADC Reference Voltage Input Pin (VREFH) . . . . . . . . . . . . .35
                                 1.5.7                    External Filter Capacitor Pin (CGMXFC) . . . . . . . . . . . . . . . 35

                                 1.5.8 Port A Input/Output (I/O) Pins (PTA6/ATD6PTA0/ATD0). .35

                                 1.5.9 Port B I/O Pins (PTB6/TCHB1PTB0/RxD) . . . . . . . . . . . . . 36

                                 1.5.10 Port C I/O Pins (PTC1/FAULT1PTC0/FAULT4). . . . . . . . .36

                                 1.5.11 PWM Pins (PWM6PWM1) . . . . . . . . . . . . . . . . . . . . . . . . . 36

                                                         Section 2. Memory Map

                                 2.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
                                 2.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
                                 2.3 Unimplemented Memory Locations . . . . . . . . . . . . . . . . . . . . . 38
                                 2.4 Reserved Memory Locations . . . . . . . . . . . . . . . . . . . . . . . . . . 38
                                 2.5 I/O Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
                                 2.6 Monitor ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

                                 MC68HC908MR8 -- Rev 4.0                    Table of Contents    Technical Data
                                 MOTOROLA                                                                          7
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                                 Table of Contents

Freescale Semiconductor, Inc...                               Section 3. Random-Access Memory (RAM)

                                                    3.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
                                                    3.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
                                                    3.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

                                                                          Section 4. FLASH Memory

                                                    4.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
                                                    4.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
                                                    4.2.1 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
                                                    4.2.2 FLASH Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
                                                    4.2.3 FLASH Page Erase Operation . . . . . . . . . . . . . . . . . . . . . . .58
                                                    4.2.4 FLASH Mass Erase Operation . . . . . . . . . . . . . . . . . . . . . . .59
                                                    4.2.5 FLASH Program/Read Operation. . . . . . . . . . . . . . . . . . . . . 59
                                                    4.3 FLASH Programming Algorithm . . . . . . . . . . . . . . . . . . . . . . . . 60
                                                    4.3.1 FLASH Block Protection. . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
                                                    4.3.2 FLASH Block Protect Register . . . . . . . . . . . . . . . . . . . . . . .63
                                                    4.3.3 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
                                                    4.3.3.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
                                                    4.3.3.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

                                                             Section 5. Configuration Register (CONFIG)

                                                    5.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
                                                    5.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
                                                    5.3 CONFIG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
                                                    5.4 CONFIG Bits. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

                                                                Section 6. Central Processor Unit (CPU)

                                                    6.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
                                                    6.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
                                                    6.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
                                                    6.4 CPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
                                                    6.4.1 Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73
                                                    6.4.2 Index Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
                                                    6.4.3 Stack Pointer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

                                 Technical Data                                            MC68HC908MR8 -- Rev 4.0
                                 8
                                                                      Table of Contents    MOTOROLA

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                                                                                                 Table of Contents

                                 6.4.4                    Program Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
                                 6.4.5                    Condition Code Register . . . . . . . . . . . . . . . . . . . . . . . . . . .76

                                 6.5 Arithmetic/Logic Unit (ALU) . . . . . . . . . . . . . . . . . . . . . . . . . . .78

                                 6.6 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78
                                 6.6.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
                                 6.6.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

                                 6.7 Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

                                 6.8 Opcode Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

Freescale Semiconductor, Inc...           Section 7. System Integration Module (SIM)

                                 7.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

                                 7.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

                                 7.3 SIM Bus Clock Control and Generation . . . . . . . . . . . . . . . . . . 93
                                 7.3.1 Bus Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
                                 7.3.2 Clock Startup from POR or LVI Reset . . . . . . . . . . . . . . . . . 93
                                 7.3.3 Clocks in Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94

                                 7.4 Reset and System Initialization. . . . . . . . . . . . . . . . . . . . . . . . . 94
                                 7.4.1 External Pin Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
                                 7.4.2 Active Resets from Internal Sources . . . . . . . . . . . . . . . . . . 95
                                 7.4.2.1 Power-On Reset (POR) . . . . . . . . . . . . . . . . . . . . . . . . . . 96
                                 7.4.2.2 Computer Operating Properly (COP) Reset. . . . . . . . . . . 97
                                 7.4.2.3 Illegal Opcode Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
                                 7.4.2.4 Illegal Address Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
                                 7.4.2.5 Low-Voltage Inhibit (LVI) Reset . . . . . . . . . . . . . . . . . . . . 98

                                 7.5 SIM Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
                                 7.5.1 SIM Counter During Power-On Reset . . . . . . . . . . . . . . . . . 99
                                 7.5.2 SIM Counter and Reset States. . . . . . . . . . . . . . . . . . . . . . .99

                                 7.6 Exception Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
                                 7.6.1 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
                                 7.6.1.1 Hardware Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
                                 7.6.1.2 SWI Instruction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
                                 7.6.2 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
                                 7.6.3 Status Flag Protection in Break Mode . . . . . . . . . . . . . . . . 103

                                 7.7 Low-Power Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
                                 7.7.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

                                 MC68HC908MR8 -- Rev 4.0                    Table of Contents    Technical Data
                                 MOTOROLA                                                                          9
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                                 Table of Contents

                                                    7.7.2  Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
                                                    7.7.3  SIM Break Status Register . . . . . . . . . . . . . . . . . . . . . . . . . 106
                                                    7.7.4  SIM Reset Status Register . . . . . . . . . . . . . . . . . . . . . . . . 108
                                                    7.7.5  SIM Break Flag Control Register . . . . . . . . . . . . . . . . . . . . 109

                                                           Section 8. Clock Generator Module (CGM)

                                                    8.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111

                                                    8.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

                                                    8.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

Freescale Semiconductor, Inc...                     8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
                                                    8.4.1 Crystal Oscillator Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
                                                    8.4.2 Phase-Locked Loop Circuit (PLL) . . . . . . . . . . . . . . . . . . .115
                                                    8.4.2.1 PLL Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
                                                    8.4.2.2 Acquisition and Tracking Modes . . . . . . . . . . . . . . . . . . 118
                                                    8.4.2.3 Manual and Automatic PLL Bandwidth Modes . . . . . . . 118
                                                    8.4.2.4 Programming the PLL . . . . . . . . . . . . . . . . . . . . . . . . . .120
                                                    8.4.2.5 Special Programming Exceptions . . . . . . . . . . . . . . . . . 121
                                                    8.4.3 Base Clock Selector Circuit . . . . . . . . . . . . . . . . . . . . . . . . 121
                                                    8.4.4 CGM External Connections . . . . . . . . . . . . . . . . . . . . . . . . 122

                                                    8.5 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

                                                    8.5.1 Crystal Amplifier Input Pin (OSC1). . . . . . . . . . . . . . . . . . . 123

                                                    8.5.2 Crystal Amplifier Output Pin (OSC2) . . . . . . . . . . . . . . . . . 123

                                                    8.5.3 External Filter Capacitor Pin (CGMXFC) . . . . . . . . . . . . . . 123

                                                    8.5.4  PLL Analog Power Pin (VDDA) . . . . . . . . . . . . . . . . . . . . . . 124
                                                    8.5.5  Oscillator Enable Signal (SIMOSCEN). . . . . . . . . . . . . . . . 124

                                                    8.5.6 Crystal Output Frequency Signal (CGMXCLK) . . . . . . . . . 124

                                                    8.5.7 CGM Base Clock Output (CGMOUT). . . . . . . . . . . . . . . . . 124

                                                    8.5.8 CGM CPU Interrupt (CGMINT) . . . . . . . . . . . . . . . . . . . . . 124

                                                    8.6 CGM Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125
                                                    8.6.1 PLL Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
                                                    8.6.2 PLL Bandwidth Control Register . . . . . . . . . . . . . . . . . . . . 129
                                                    8.6.3 PLL Programming Register . . . . . . . . . . . . . . . . . . . . . . . . 131

                                                    8.7 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132

                                                    8.8 Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

                                                    8.9 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

                                 Technical Data                                            MC68HC908MR8 -- Rev 4.0
                                 10
                                                                      Table of Contents    MOTOROLA

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                                                                                                 Table of Contents

Freescale Semiconductor, Inc...  8.10 CGM During Break Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

                                 8.11 Acquisition/Lock Time Specifications . . . . . . . . . . . . . . . . . . .134
                                 8.11.1 Acquisition/Lock Time Definitions. . . . . . . . . . . . . . . . . . . . 134
                                 8.11.2 Parametric Influences on Reaction Time . . . . . . . . . . . . . . 135
                                 8.11.3 Choosing a Filter Capacitor . . . . . . . . . . . . . . . . . . . . . . . . 136
                                 8.11.4 Reaction Time Calculation . . . . . . . . . . . . . . . . . . . . . . . . . 137

                                    Section 9. Pulse-Width Modulator for Motor Control
                                                                   (PWMMC)

                                 9.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

                                 9.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

                                 9.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141

                                 9.4 Timebase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .146
                                 9.4.1 Resolution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
                                 9.4.2 Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148

                                 9.5 PWM Generators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
                                 9.5.1 Load Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
                                 9.5.2 PWM Data Overflow and Underflow Conditions. . . . . . . . . 152

                                 9.6 Output Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
                                 9.6.1 Selecting Six Independent PWMs or Three Complementary

                                             PWM Pairs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
                                 9.6.2 Dead-Time Insertion. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
                                 9.6.3 Output Polarity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
                                 9.6.4 Output Port Control Register . . . . . . . . . . . . . . . . . . . . . . . 159

                                 9.7 Fault Protection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .161
                                 9.7.1 Fault Condition Input Pins . . . . . . . . . . . . . . . . . . . . . . . . . 164
                                 9.7.1.1 Fault Pin Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
                                 9.7.1.2 Automatic Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
                                 9.7.1.3 Manual Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
                                 9.7.2 Software Output Disable . . . . . . . . . . . . . . . . . . . . . . . . . .168
                                 9.7.3 Output Port Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

                                 9.8 Initialization and the PWMEN Bit . . . . . . . . . . . . . . . . . . . . . . 169

                                 9.9 PWM Operation in Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . 170

                                 9.10 PWM Operation in Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . 170

                                 9.11 PWM Operation in Break Mode . . . . . . . . . . . . . . . . . . . . . . . 171

                                 MC68HC908MR8 -- Rev 4.0                    Table of Contents    Technical Data
                                 MOTOROLA                                                                        11
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                                                    Freescale Semiconductor, Inc.

                                 Table of Contents

Freescale Semiconductor, Inc...                     9.12 Control Logic Block. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
                                                    9.12.1 PWM Counter Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . 172
                                                    9.12.2 PWM Counter Modulo Registers . . . . . . . . . . . . . . . . . . . . 173
                                                    9.12.3 PWMx Value Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
                                                    9.12.4 PWM Control Register 1. . . . . . . . . . . . . . . . . . . . . . . . . . . 175
                                                    9.12.5 PWM Control Register 2. . . . . . . . . . . . . . . . . . . . . . . . . . . 177
                                                    9.12.6 Dead-Time Write-Once Register . . . . . . . . . . . . . . . . . . . . 179
                                                    9.12.7 PWM Disable Mapping Write-Once Register . . . . . . . . . . . 179
                                                    9.12.8 Fault Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 180
                                                    9.12.9 Fault Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
                                                    9.12.10 Fault Acknowledge Register. . . . . . . . . . . . . . . . . . . . . . . . 182
                                                    9.12.11 PWM Output Control Register . . . . . . . . . . . . . . . . . . . . . . 184
                                                    9.13 PWM Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

                                                                      Section 10. Monitor ROM (MON)

                                                    10.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
                                                    10.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
                                                    10.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
                                                    10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
                                                    10.4.1 Entering Monitor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
                                                    10.4.2 Forced Monitor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . .190
                                                    10.4.3 Baud Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
                                                    10.4.4 Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .191
                                                    10.4.5 Echoing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
                                                    10.4.6 Break Signal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .192
                                                    10.4.7 Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
                                                    10.5 Security. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196

                                                                   Section 11. Timer Interface A (TIMA)

                                                    11.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199
                                                    11.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
                                                    11.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
                                                    11.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
                                                    11.4.1 TIMA Counter Prescaler. . . . . . . . . . . . . . . . . . . . . . . . . . . 204
                                                    11.4.2 Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

                                 Technical Data                                            MC68HC908MR8 -- Rev 4.0
                                 12
                                                                      Table of Contents    MOTOROLA

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                                                          Freescale Semiconductor, Inc.

                                                                                                 Table of Contents

Freescale Semiconductor, Inc...  11.4.3 Output Compare. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
                                 11.4.3.1 Unbuffered Output Compare . . . . . . . . . . . . . . . . . . . . . 206
                                 11.4.3.2 Buffered Output Compare . . . . . . . . . . . . . . . . . . . . . . . 206
                                 11.4.4 Pulse-Width Modulation (PWM) . . . . . . . . . . . . . . . . . . . . . 207
                                 11.4.4.1 Unbuffered PWM Signal Generation . . . . . . . . . . . . . . . 208
                                 11.4.4.2 Buffered PWM Signal Generation . . . . . . . . . . . . . . . . . 209
                                 11.4.4.3 PWM Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210

                                 11.5 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

                                 11.6 Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211

                                 11.7 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

                                 11.8 TIMA During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . 212

                                 11.9 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
                                 11.9.1 TIMA Clock Pin (PTB2/TCLKA) . . . . . . . . . . . . . . . . . . . . . 213
                                 11.9.2 TIMA Channel I/O Pins (PTB3/TCH0APTB4/TCH1A) . . . 213

                                 11.10 I/O Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213
                                 11.10.1 TIMA Status and Control Register . . . . . . . . . . . . . . . . . . .214
                                 11.10.2 TIMA Counter Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . 216
                                 11.10.3 TIMA Counter Modulo Registers . . . . . . . . . . . . . . . . . . . . 217
                                 11.10.4 TIMA Channel Status and Control Registers . . . . . . . . . . . 218
                                 11.10.5 TIMA Channel Registers . . . . . . . . . . . . . . . . . . . . . . . . . .222

                                                Section 12. Timer Interface B (TIMB)

                                 12.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

                                 12.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

                                 12.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

                                 12.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227
                                 12.4.1 TIMB Counter Prescaler. . . . . . . . . . . . . . . . . . . . . . . . . . . 228
                                 12.4.2 Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
                                 12.4.3 Output Compare. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230
                                 12.4.3.1 Unbuffered Output Compare . . . . . . . . . . . . . . . . . . . . . 230
                                 12.4.3.2 Buffered Output Compare . . . . . . . . . . . . . . . . . . . . . . . 231
                                 12.4.4 Pulse-Width Modulation (PWM) . . . . . . . . . . . . . . . . . . . . . 231
                                 12.4.4.1 Unbuffered PWM Signal Generation . . . . . . . . . . . . . . . 232
                                 12.4.4.2 Buffered PWM Signal Generation . . . . . . . . . . . . . . . . . 233
                                 12.4.4.3 PWM Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234

                                 MC68HC908MR8 -- Rev 4.0                    Table of Contents    Technical Data
                                 MOTOROLA                                                                        13
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                                                    Freescale Semiconductor, Inc.

                                 Table of Contents

Freescale Semiconductor, Inc...                     12.5 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

                                                    12.6 Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

                                                    12.7 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

                                                    12.8 TIMB During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . 236

                                                    12.9 TIMB Channel I/O Pins (PTB5/TCH0BPTB6/TCH1B) . . . . .237

                                                    12.10 I/O Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237
                                                    12.10.1 TIMB Status and Control Register . . . . . . . . . . . . . . . . . . .237
                                                    12.10.2 TIMB Counter Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . 240
                                                    12.10.3 TIMB Counter Modulo Registers . . . . . . . . . . . . . . . . . . . . 241
                                                    12.10.4 TIMB Channel Status and Control Registers . . . . . . . . . . . 242
                                                    12.10.5 TIMB Channel Registers . . . . . . . . . . . . . . . . . . . . . . . . . .245

                                                         Section 13. Serial Communications Interface (SCI)

                                                    13.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247

                                                    13.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

                                                    13.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

                                                    13.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249
                                                    13.4.1 Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .251
                                                    13.4.2 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
                                                    13.4.2.1 Character Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
                                                    13.4.2.2 Character Transmission . . . . . . . . . . . . . . . . . . . . . . . . . 252
                                                    13.4.2.3 Break Characters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 253
                                                    13.4.2.4 Idle Characters. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
                                                    13.4.2.5 Inversion of Transmitted Output. . . . . . . . . . . . . . . . . . . 255
                                                    13.4.2.6 Transmitter Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . 255
                                                    13.4.3 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
                                                    13.4.3.1 Character Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
                                                    13.4.3.2 Character Reception . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
                                                    13.4.3.3 Data Sampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
                                                    13.4.3.4 Framing Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
                                                    13.4.3.5 Receiver Wakeup. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
                                                    13.4.3.6 Receiver Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . .261
                                                    13.4.3.7 Error Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261

                                                    13.5 Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

                                                    13.6 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

                                 Technical Data                                            MC68HC908MR8 -- Rev 4.0
                                 14
                                                                      Table of Contents    MOTOROLA

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                                                          Freescale Semiconductor, Inc.

                                                                                                 Table of Contents

Freescale Semiconductor, Inc...  13.7 SCI During Break Module Interrupts. . . . . . . . . . . . . . . . . . . . 262
                                 13.8 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
                                 13.8.1 PTE2/TxD (Transmit Data). . . . . . . . . . . . . . . . . . . . . . . . . 263
                                 13.8.2 PTB0/RxD (Receive Data) . . . . . . . . . . . . . . . . . . . . . . . . . 263
                                 13.9 I/O Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
                                 13.9.1 SCI Control Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
                                 13.9.2 SCI Control Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
                                 13.9.3 SCI Control Register 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
                                 13.9.4 SCI Status Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271
                                 13.9.5 SCI Status Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
                                 13.9.6 SCI Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276
                                 13.9.7 SCI Baud Rate Register . . . . . . . . . . . . . . . . . . . . . . . . . .276

                                                Section 14. Input/Output (I/O) Ports

                                 14.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
                                 14.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
                                 14.3 Port A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
                                 14.3.1 Port A Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .281
                                 14.3.2 Data Direction Register A . . . . . . . . . . . . . . . . . . . . . . . . . 282
                                 14.4 Port B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
                                 14.4.1 Port B Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .284
                                 14.4.2 Data Direction Register B. . . . . . . . . . . . . . . . . . . . . . . . . . 285
                                 14.5 Port C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
                                 14.5.1 Port C Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . .287
                                 14.5.2 Data Direction Register C . . . . . . . . . . . . . . . . . . . . . . . . . 288

                                       Section 15. Computer Operating Properly (COP)

                                 15.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
                                 15.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291
                                 15.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
                                 15.4 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
                                 15.4.1 CGMXCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
                                 15.4.2 COPCTL Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
                                 15.4.3 Power-On Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
                                 15.4.4 Internal Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294

                                 MC68HC908MR8 -- Rev 4.0                    Table of Contents    Technical Data
                                 MOTOROLA                                                                        15
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                                                    Freescale Semiconductor, Inc.

                                 Table of Contents

Freescale Semiconductor, Inc...                     15.4.5 Reset Vector Fetch. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
                                                    15.4.6 COP Disable. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .294
                                                    15.5 COP Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
                                                    15.6 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
                                                    15.7 Monitor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
                                                    15.8 Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
                                                    15.9 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295
                                                    15.10 COP Module During Break Mode . . . . . . . . . . . . . . . . . . . . . .295

                                                                   Section 16. External Interrupt (IRQ)

                                                    16.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
                                                    16.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
                                                    16.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
                                                    16.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
                                                    16.5 IRQ Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301
                                                    16.6 IRQ Module During Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . 302
                                                    16.7 IRQ Module During Stop Mode. . . . . . . . . . . . . . . . . . . . . . . . 302
                                                    16.8 IRQ Module During Break Mode. . . . . . . . . . . . . . . . . . . . . . . 302
                                                    16.9 IRQ Status and Control Register . . . . . . . . . . . . . . . . . . . . . . 303

                                                                  Section 17. Low-Voltage Inhibit (LVI)

                                                    17.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
                                                    17.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
                                                    17.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
                                                    17.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
                                                    17.4.1 Polled LVI Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
                                                    17.4.2 Forced Reset Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
                                                    17.4.3 False Reset Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
                                                    17.4.4 LVI Trip Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
                                                    17.5 LVI Status and Control Register . . . . . . . . . . . . . . . . . . . . . . . 308
                                                    17.6 LVI Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
                                                    17.7 Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

                                 Technical Data                                            MC68HC908MR8 -- Rev 4.0
                                 16
                                                                      Table of Contents    MOTOROLA

                                                    For More Information On This Product,
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                                                          Freescale Semiconductor, Inc.

                                                                                                 Table of Contents

                                 17.8 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

                                                          Section 18. Analog-to-Digital Converter (ADC)

                                 18.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

                                 18.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

                                 18.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

Freescale Semiconductor, Inc...  18.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312
                                 18.4.1 ADC Port I/O Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
                                 18.4.2 Voltage Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
                                 18.4.3 Conversion Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314
                                 18.4.4 Continuous Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
                                 18.4.5 Result Justification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
                                 18.4.6 Monotonicity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .316

                                 18.5 Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316

                                 18.6 Wait Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

                                 18.7 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

                                 18.8 I/O Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 317

                                 18.8.1 ADC Voltage Reference Pin (VREFH) . . . . . . . . . . . . . . . . . 317
                                 18.8.2 ADC Voltage In (ADVIN) . . . . . . . . . . . . . . . . . . . . . . . . . .318

                                 18.8.3 ADC External Connection . . . . . . . . . . . . . . . . . . . . . . . . . 318

                                 18.8.3.1                 VREFH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .318
                                 18.8.3.2                 ANx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .318

                                 18.8.3.3 Grounding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

                                 18.9 I/O Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
                                 18.9.1 ADC Status and Control Register. . . . . . . . . . . . . . . . . . . . 319
                                 18.9.2 ADC Data Register High . . . . . . . . . . . . . . . . . . . . . . . . . .322
                                 18.9.3 ADC Data Register Low . . . . . . . . . . . . . . . . . . . . . . . . . . . 323
                                 18.9.4 ADC Clock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

                                                Section 19. Power-On Reset (POR)

                                 19.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
                                 19.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
                                 19.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327

                                 MC68HC908MR8 -- Rev 4.0                    Table of Contents    Technical Data
                                 MOTOROLA                                                                        17
                                                          For More Information On This Product,
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                                 Table of Contents

Freescale Semiconductor, Inc...                                            Section 20. Break (BRK)

                                                    20.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
                                                    20.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
                                                    20.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
                                                    20.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
                                                    20.4.1 Flag Protection During Break Interrupts . . . . . . . . . . . . . . .330
                                                    20.4.2 CPU During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . 332
                                                    20.4.3 TIM During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . . 332
                                                    20.4.4 COP During Break Interrupts . . . . . . . . . . . . . . . . . . . . . . . 332
                                                    20.5 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .333
                                                    20.5.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
                                                    20.5.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
                                                    20.6 Break Module Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . .333
                                                    20.6.1 Break Status and Control Register. . . . . . . . . . . . . . . . . . . 333
                                                    20.6.2 Break Address Registers . . . . . . . . . . . . . . . . . . . . . . . . . .334
                                                    20.6.3 SIM Break Status Register . . . . . . . . . . . . . . . . . . . . . . . . . 336
                                                    20.6.4 SIM Break Flag Control Register . . . . . . . . . . . . . . . . . . . . 337

                                                                   Section 21. Electrical Specifications

                                                    21.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
                                                    21.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
                                                    21.3 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . .340
                                                    21.4 Functional Operating Range. . . . . . . . . . . . . . . . . . . . . . . . . . 341
                                                    21.5 Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
                                                    21.6 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . 343
                                                    21.7 Memory Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
                                                    21.8 Control Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346
                                                    21.9 TImer Interface Module Characteristics . . . . . . . . . . . . . . . . . 346
                                                    21.10 Clock Generation Module Component Specifications . . . . . . 347
                                                    21.11 CGM Operating Conditions. . . . . . . . . . . . . . . . . . . . . . . . . . . 347
                                                    21.12 CGM Acquisition/Lock Time Specifications . . . . . . . . . . . .348
                                                    21.13 Analog-to-Digital Converter (ADC) Characteristics. . . . . . . . . 349

                                 Technical Data                                            MC68HC908MR8 -- Rev 4.0
                                 18
                                                                      Table of Contents    MOTOROLA

                                                    For More Information On This Product,
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Freescale Semiconductor, Inc...               Section 22. Mechanical Specifications

                                 22.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
                                 22.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351
                                 22.3 32-Pin LQFP (Case #873A) . . . . . . . . . . . . . . . . . . . . . . . . . .352
                                 22.4 28-Pin PDIP (Case #710) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 353
                                 22.5 28-Pin SOIC (Case #751F). . . . . . . . . . . . . . . . . . . . . . . . . . . 353

                                                  Section 23. Ordering Information

                                 23.1 Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
                                 23.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355
                                 23.3 MC Order Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

                                                 Technical Data -- Revision History

                                          Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
                                          Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357
                                          Changes from Rev 3.0 published in April 2002 to Rev 4.0 pub-
                                          lished in July 2002 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .357

                                 MC68HC908MR8 -- Rev 4.0                    Table of Contents    Technical Data
                                 MOTOROLA                                                                        19
                                                          For More Information On This Product,
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                                 Table of Contents

Freescale Semiconductor, Inc...

                                 Technical Data                                            MC68HC908MR8 -- Rev 4.0
                                 20
                                                                      Table of Contents    MOTOROLA

                                                    For More Information On This Product,
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                                 Technical Data -- MC68HC908MR8

                                                                                                 List of Figures

                                 Figure                          Title                           Page

Freescale Semiconductor, Inc...  1-1                      MCU Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
                                 1-2                      QFP and DIP/SOIC Pin Assignments . . . . . . . . . . . . . . . . . 33
                                 1-3                      Power Supply Bypassing . . . . . . . . . . . . . . . . . . . . . . . . . . .34
                                 2-1                      Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
                                 2-2                      Control, Status, and Data Registers. . . . . . . . . . . . . . . . . . . 41
                                 4-1                      FLASH Control Register (FLCR) . . . . . . . . . . . . . . . . . . . . . 57
                                 4-2                      FLASH Programming Algorithm . . . . . . . . . . . . . . . . . . . . . . 61
                                 4-3                      FLASH Block Protect Register (FLBPR) . . . . . . . . . . . . . . . 63
                                 4-4                      FLASH Block Protect Address . . . . . . . . . . . . . . . . . . . . . . .64
                                 5-1                      CONFIG Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
                                 6-1                      CPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
                                 6-2                      Accumulator (A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .73
                                 6-3                      Index Register (H:X). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
                                 6-4                      Stack Pointer (SP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
                                 6-5                      Program Counter (PC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
                                 6-6                      Condition Code Register (CCR) . . . . . . . . . . . . . . . . . . . . . . 76
                                 7-1                      SIM Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
                                 7-2                      SIM I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . 92
                                 7-3                      CGM Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
                                 7-4                      External Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
                                 7-5                      Internal Reset Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
                                 7-6                      Sources of Internal Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . 96
                                 7-7                      POR Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
                                 7-8                      Interrupt Entry. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
                                 7-9                      Interrupt Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
                                 7-10                     Interrupt Recovery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
                                 7-11                     Interrupt Recognition Example . . . . . . . . . . . . . . . . . . . . . .103

                                 MC68HC908MR8 -- Rev 4.0                      List of Figures    Technical Data
                                 MOTOROLA                                                                        21
                                                          For More Information On This Product,
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                                                  Freescale Semiconductor, Inc.

                                 List of Figures

Freescale Semiconductor, Inc...                   7-12  Wait Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
                                                  7-13  Wait Recovery from Interrupt or Break. . . . . . . . . . . . . . . . 105
                                                  7-14  Wait Recovery from Internal Reset . . . . . . . . . . . . . . . . . . 105
                                                  7-15  SIM Break Status Register (SBSR) . . . . . . . . . . . . . . . . . . 106
                                                  7-16  SIM Reset Status Register (SRSR) . . . . . . . . . . . . . . . . . . 108
                                                  7-17  SIM Break Flag Control Register (SBFCR) . . . . . . . . . . . .109
                                                  8-1   CGM Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
                                                  8-2   CGM I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . 115
                                                  8-3   CGM External Connections . . . . . . . . . . . . . . . . . . . . . . . . 123
                                                  8-4   CGM I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . 125
                                                  8-5   PLL Control Register (PCTL) . . . . . . . . . . . . . . . . . . . . . . . 126
                                                  8-6   PLL Bandwidth Control Register (PBWC) . . . . . . . . . . . . . 129
                                                  8-7   PLL Programming Register (PPG) . . . . . . . . . . . . . . . . . . . 131
                                                  9-1   PWM Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . 141
                                                  9-2   Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
                                                  9-3   Center-Aligned PWM (Positive Polarity). . . . . . . . . . . . . . .147
                                                  9-4   Edge-Aligned PWM (Positive Polarity) . . . . . . . . . . . . . . . . 147
                                                  9-5   Reload Frequency Change . . . . . . . . . . . . . . . . . . . . . . . . 149
                                                  9-6   PWM Interrupt Requests . . . . . . . . . . . . . . . . . . . . . . . . . .150
                                                  9-7   Center-Aligned PWM Value Loading . . . . . . . . . . . . . . . . . 150
                                                  9-8   Center-Aligned Loading of Modulus . . . . . . . . . . . . . . . . . . 151
                                                  9-9   Edge-Aligned PWM Value Loading . . . . . . . . . . . . . . . . . . 151
                                                  9-10  Edge-Aligned Modulus Loading . . . . . . . . . . . . . . . . . . . . . 151
                                                  9-11  Complementary Pairing . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
                                                  9-12  Typical AC Motor Drive . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
                                                  9-13  Dead-Time Generators. . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
                                                  9-14  Effects of Dead-Time Insertion. . . . . . . . . . . . . . . . . . . . . .156
                                                  9-15  Dead-Time at Duty Cycle Boundaries . . . . . . . . . . . . . . . . 156
                                                  9-16  Dead-Time and Small Pulse Widths. . . . . . . . . . . . . . . . . . 157
                                                  9-17  PWM Polarity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 158
                                                  9-18  PWM Output Control Register (PWMOUT) . . . . . . . . . . . .159
                                                  9-19  Dead-Time Insertion During OUTCTL = 1 . . . . . . . . . . . . . 160
                                                  9-20  Dead-Time Insertion During OUTCTL = 1 . . . . . . . . . . . . . 161
                                                  9-21  PWM Disabling Scheme. . . . . . . . . . . . . . . . . . . . . . . . . . . 162
                                                  9-22  PWM Disable Mapping Write-Once Register (DISMAP) . . 163

                                 Technical Data                                                MC68HC908MR8 -- Rev 4.0
                                 22
                                                                            List of Figures    MOTOROLA

                                                        For More Information On This Product,
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                                                          Freescale Semiconductor, Inc.

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Freescale Semiconductor, Inc...  9-23                     PWM Disabling Decode Scheme . . . . . . . . . . . . . . . . . . . . 164
                                 9-24                     PWM Disabling in Automatic Mode . . . . . . . . . . . . . . . . . . 166
                                 9-25                     PWM Disabling in Manual Mode (Example 1) . . . . . . . . . . 167
                                 9-26                     PWM Disabling in Manual Mode (Example 2) . . . . . . . . . . 167
                                 9-27                     PWM Software Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
                                 9-28                     PWMEN and PWM Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . 169
                                 9-29                     PWM Counter Register High (PCNTH) . . . . . . . . . . . . . . . 172
                                 9-30                     PWM Counter Register Low (PCNTH) . . . . . . . . . . . . . . . . 172
                                 9-31                     PWM Counter Modulo Register High (PDMODH) . . . . . . . 173
                                 9-32                     PWM Counter Modulo Register Low (PDMODL) . . . . . . . .173
                                 9-33                     PWMx Value Registers High (PVALxH) . . . . . . . . . . . . . . .174
                                 9-34                     PWMx Value Registers Low (PVALxL) . . . . . . . . . . . . . . . 174
                                 9-35                     PWM Control Register 1 (PCTL1) . . . . . . . . . . . . . . . . . . .175
                                 9-36                     PWM Control Register 2 (PCTL2) . . . . . . . . . . . . . . . . . . .177
                                 9-37                     Dead-Time Write-Once Register (DEADTM) . . . . . . . . . . . 179
                                 9-38                     PWM Disable Mapping Write-Once Register (DISMAP) . . 179
                                 9-39                     Fault Control Register (FCR) . . . . . . . . . . . . . . . . . . . . . . . 180
                                 9-40                     Fault Status Register (FSR) . . . . . . . . . . . . . . . . . . . . . . . . 181
                                 9-41                     Fault Acknowledge Register (FTACK) . . . . . . . . . . . . . . . . 182
                                 9-42                     PWM Output Control Register (PWMOUT) . . . . . . . . . . . .184
                                 9-43                     PWM Clock Cycle and PWM Cycle Definitions . . . . . . . . . 186
                                 9-44                     PWM Load Cycle/Frequency Definition . . . . . . . . . . . . . . . 186
                                 10-1                     Monitor Mode Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
                                 10-2                     Monitor Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
                                 10-3                     Sample Monitor Waveforms . . . . . . . . . . . . . . . . . . . . . . . . 191
                                 10-4                     Read Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
                                 10-5                     Break Transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 192
                                 10-6                     Monitor Mode Entry Timing . . . . . . . . . . . . . . . . . . . . . . . . 196
                                 11-1                     TIMA Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 201
                                 11-2                     TIMA I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . 201
                                 11-3                     PWM Period and Pulse Width . . . . . . . . . . . . . . . . . . . . . . 208
                                 11-4                     TIMA Status and Control Register (TASC). . . . . . . . . . . . . 214
                                 11-5                     TIMA Counter Registers (TACNTH and TACNTL). . . . . . . 216
                                 11-6                     TIMA Counter Modulo Registers (TMODH and TMODL). . 217

                                 MC68HC908MR8 -- Rev 4.0                      List of Figures    Technical Data
                                 MOTOROLA                                                                        23
                                                          For More Information On This Product,
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                                                  Freescale Semiconductor, Inc.

                                 List of Figures

Freescale Semiconductor, Inc...                   11-7   TIMA Channel Status and Control Registers (TASC0TASC1)
                                                  218
                                                  11-8   CHxMAX Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
                                                  11-9   TIMA Channel Registers (TACH0H/LTACH1H/L) . . . . . . 222
                                                  12-1   TIMB Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
                                                  12-2   TIMB I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . 225
                                                  12-3   PWM Period and Pulse Width . . . . . . . . . . . . . . . . . . . . . . 232
                                                  12-4   TIMB Status and Control Register (TBSC). . . . . . . . . . . . . 238
                                                  12-5   TIMB Counter Registers (TBCNTH and TBCNTL). . . . . . . 240
                                                  12-6   TIMB Counter Modulo Registers (TMODH and TMODL). . 241
                                                  12-7   TIMB Channel Status and Control Registers (TBSC0TBSC1)
                                                         . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242
                                                  12-8   CHxMAX Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
                                                  12-9   TIMB Channel Registers (TBCH0H/LTBCH1H/L) . . . . . . 246
                                                  13-1   SCI Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . 250
                                                  13-2   SCI I/O Register Summary. . . . . . . . . . . . . . . . . . . . . . . . . 251
                                                  13-3   SCI Data Formats. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 252
                                                  13-4   SCI Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .254
                                                  13-5   SCI Receiver Block Diagram . . . . . . . . . . . . . . . . . . . . . . . 256
                                                  13-6   Receiver Data Sampling. . . . . . . . . . . . . . . . . . . . . . . . . . . 258
                                                  13-7   SCI Control Register 1 (SCC1) . . . . . . . . . . . . . . . . . . . . . 264
                                                  13-8   SCI Control Register 2 (SCC2) . . . . . . . . . . . . . . . . . . . . . 267
                                                  13-9   SCI Control Register 3 (SCC3) . . . . . . . . . . . . . . . . . . . . . 270
                                                  13-10  SCI Status Register 1 (SCS1) . . . . . . . . . . . . . . . . . . . . . . 271
                                                  13-11  Flag Clearing Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . 274
                                                  13-12  SCI Status Register 2 (SCS2) . . . . . . . . . . . . . . . . . . . . . . 275
                                                  13-13  SCI Data Register (SCDR). . . . . . . . . . . . . . . . . . . . . . . . . 276
                                                  13-14  SCI Baud Rate Register (SCBR) . . . . . . . . . . . . . . . . . . . . 276
                                                  14-1   I/O Port Register Summary . . . . . . . . . . . . . . . . . . . . . . . . 280
                                                  14-2   Port A Data Register (PTA) . . . . . . . . . . . . . . . . . . . . . . . . 281
                                                  14-3   Data Direction Register A (DDRA) . . . . . . . . . . . . . . . . . . . 282
                                                  14-4   Port A I/O Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
                                                  14-5   Port B Data Register (PTB) . . . . . . . . . . . . . . . . . . . . . . . . 284
                                                  14-6   Data Direction Register B (DDRB) . . . . . . . . . . . . . . . . . . . 285
                                                  14-7   Port B I/O Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

                                 Technical Data                                          MC68HC908MR8 -- Rev 4.0
                                 24
                                                                      List of Figures    MOTOROLA

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Freescale Semiconductor, Inc...  14-8                     Port C Data Register (PTC) . . . . . . . . . . . . . . . . . . . . . . . . 287
                                 14-9                     Data Direction Register C (DDRC). . . . . . . . . . . . . . . . . . . 288
                                 14-10                    Port C I/O Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
                                 15-1                     COP Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
                                 15-2                     COP I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . 292
                                 15-3                     COP Control Register (COPCTL). . . . . . . . . . . . . . . . . . . . 294
                                 16-1                     IRQ Module Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . 298
                                 16-2                     IRQ I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . 298
                                 16-3                     IRQ Interrupt Flowchart . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
                                 16-4                     IRQ Status and Control Register (ISCR) . . . . . . . . . . . . . . 303
                                 17-1                     LVI Module Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . 306
                                 17-2                     LVI I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . 307
                                 17-3                     LVI Status and Control Register (LVISCR) . . . . . . . . . . . .308
                                 18-1                     ADC Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
                                 18-2                     8-Bit Truncation Mode Error . . . . . . . . . . . . . . . . . . . . . . . . 316
                                 18-3                     ADC Status and Control Register (ADSCR). . . . . . . . . . . . 319
                                 18-4                     ADC Data Register High (ADRH) Left Justified Mode . . . . 322
                                 18-5                     ADC Data Register High (ADRH) Right Justified Mode . . . 322
                                 18-6                     ADC Data Register Low (ADRL) Left Justified Mode . . . . . 323
                                 18-7                     ADC Data Register Low (ADRL) Right Justified Mode. . . . 323
                                 18-8                     ADC Data Register Low (ADRL) 8-Bit Mode . . . . . . . . . . . 324
                                 18-9                     ADC Clock Register (ADCLK) . . . . . . . . . . . . . . . . . . . . . . 324
                                 20-1                     Break Module Block Diagram. . . . . . . . . . . . . . . . . . . . . . . 331
                                 20-2                     I/O Register Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
                                 20-3                     Break Status and Control Register (BRKSCR) . . . . . . . . . 333
                                 20-4                     Break Address Register High (BRKH) . . . . . . . . . . . . . . . . 334
                                 20-5                     Break Address Register Low (BRKL) . . . . . . . . . . . . . . . . . 335
                                 20-6                     SIM Break Status Register (SBSR) . . . . . . . . . . . . . . . . . . 336
                                 20-7                     Example Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
                                 20-8                     SIM Break Flag Control Register (SBFCR) . . . . . . . . . . . .337

                                 MC68HC908MR8 -- Rev 4.0                      List of Figures    Technical Data
                                 MOTOROLA                                                                        25
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                                 List of Figures

Freescale Semiconductor, Inc...

                                 Technical Data                                          MC68HC908MR8 -- Rev 4.0
                                 26
                                                                      List of Figures    MOTOROLA

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                                 Table                           Title                           Page

Freescale Semiconductor, Inc...  2-1                      Vector Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
                                 6-1                      Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
                                 6-2                      Opcode Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
                                 7-1                      Signal Name Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . .92
                                 7-2                      PIN Bit Set Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
                                 8-1                      VCO Frequency Multiplier (N) Selection. . . . . . . . . . . . . . . . 131
                                 9-1                      PWM Prescaler. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 148
                                 9-2                      PWM Reload Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
                                 9-3                      PWM Data Overflow and Underflow Conditions. . . . . . . . . . 152
                                 9-4                      OUTx Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159
                                 9-5                      PWM Reload Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
                                 9-6                      PWM Prescaler. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
                                 9-7                      OUTx Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
                                 10-1                     Mode Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
                                 10-2                     Mode Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190
                                 10-3                     READ (Read Memory) Command . . . . . . . . . . . . . . . . . . . . 193
                                 10-4                     WRITE (Write Memory) Command. . . . . . . . . . . . . . . . . . . . 193
                                 10-5                     IREAD (Indexed Read) Command . . . . . . . . . . . . . . . . . . . . 194
                                 10-6                     IWRITE (Indexed Write) Command . . . . . . . . . . . . . . . . . . .194
                                 10-7                     READSP (Read Stack Pointer) Command. . . . . . . . . . . . . . 195
                                 10-8                     RUN (Run User Program) Command. . . . . . . . . . . . . . . . . . 195
                                 11-1                     Prescaler Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
                                 11-2                     Mode, Edge, and Level Selection. . . . . . . . . . . . . . . . . . . . . 220
                                 12-1                     Prescaler Selection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
                                 12-2                     Mode, Edge, and Level Selection. . . . . . . . . . . . . . . . . . . . . 244
                                 13-1                     Start Bit Verification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
                                 13-2                     Data Bit Recovery. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
                                 13-3                     Stop Bit Recovery. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
                                 13-4                     Character Format Selection . . . . . . . . . . . . . . . . . . . . . . . . . 266

                                 MC68HC908MR8 -- Rev 4.0                       List of Tables    Technical Data
                                 MOTOROLA                                                                        27
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                                 List of Tables

Freescale Semiconductor, Inc...                  13-5  SCI Baud Rate Prescaling . . . . . . . . . . . . . . . . . . . . . . . . . .277
                                                 13-6  SCI Baud Rate Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
                                                 13-7  SCI Baud Rate Selection Examples . . . . . . . . . . . . . . . . . . . 278
                                                 14-1  Port A Pin Functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283
                                                 14-2  Port B Pin Functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
                                                 14-3  Port C Pin Functions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
                                                 17-1  LVIOUT Bit Indication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
                                                 18-1  Mux Channel Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
                                                 18-2  ADC Clock Divide Ratio . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325
                                                 23-1  MC Order Numbers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 355

                                 Technical Data                                               MC68HC908MR8 -- Rev 4.0
                                 28
                                                                            List of Tables    MOTOROLA

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                                 Technical Data -- MC68HC908MR8

                                                                        Section 1. General Description

                                 1.1 Contents

                                               1.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

Freescale Semiconductor, Inc...                1.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

                                               1.4 MCU Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

                                               1.5 Pin Assignments. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

                                               1.5.1      Power Supply Pins (VDD and VSS) . . . . . . . . . . . . . . . . . . 34
                                               1.5.2      Oscillator Pins (OSC1 and OSC2). . . . . . . . . . . . . . . . . . . 34

                                               1.5.3 External Reset Pin (RST) . . . . . . . . . . . . . . . . . . . . . . . . . . 34

                                               1.5.4 External Interrupt Pin (IRQ) . . . . . . . . . . . . . . . . . . . . . . . . 35

                                               1.5.5      CGM Power Supply Pins (VDDA and VSSA) . . . . . . . . . . . . 35
                                               1.5.6      ADC Reference Voltage Input Pin (VREFH) . . . . . . . . . . . . 35
                                               1.5.7      External Filter Capacitor Pin (CGMXFC) . . . . . . . . . . . . .35

                                               1.5.8 Port A Input/Output (I/O) Pins (PTA6/ATD6PTA0/ATD0)

                                                          . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

                                               1.5.9 Port B I/O Pins (PTB6/TCHB1PTB0/RxD) . . . . . . . . . . . . 36

                                               1.5.10 Port C I/O Pins (PTC1/FAULT1PTC0/FAULT4). . . . . . . . 36

                                               1.5.11 PWM Pins (PWM6PWM1) . . . . . . . . . . . . . . . . . . . . . . . . . 36

                                 1.2 Introduction

                                                                The MC68HC908MR8 is a member of the low-cost, high-performance
                                                                M68HC08 Family of 8-bit microcontroller units (MCU). The M68HC08
                                                                Family is based on the customer-specified integrated circuit (CSIC)
                                                                design strategy. All MCUs in the family use the enhanced M68HC08
                                                                central processor unit (CPU08) and are available with a variety of
                                                                modules, memory sizes and types, and package types.

                                 MC68HC908MR8 -- Rev 4.0                   General Description   Technical Data
                                 MOTOROLA                                                                        29
                                                          For More Information On This Product,
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                                                                 Freescale Semiconductor, Inc.
                                 General Description

                                 1.3 Features

Freescale Semiconductor, Inc...                  Features of the MC68HC908MR8 include:

                                                    High-performance M68HC08 architecture

                                                    Fully upward-compatible object code with M6805, M146805, and
                                                         M68HC05 Families

                                                    8-MHz internal bus frequency

                                                    8 Kbytes of on-chip FLASH

                                                    On-chip programming firmware for use with host personal
                                                         computer

                                                    256 bytes of on-chip random-access memory (RAM):

                                                    12-bit, 6-channel center-aligned or edge-aligned pulse-width
                                                         modulator (PWMMC)

                                                    Serial communications interface module (SCI)

                                                    Two 16-bit, 2-channel timer interface modules (TIMA and TIMB)

                                                    Eight high current sink and source pins (PTA1/ATD1, PTA0/ATD0,
                                                         PTB6/TCH1B, PTB5/TCH0B, PTB4/TCH1A, PTB3/TCH0A,
                                                         PTB2/TCLKA, and PTB1/TxD)

                                                    Clock generator module (CGM)

                                                    Digitally filtered low-voltage inhibit (LVI), software selectable for
                                                         5 percent or 10 percent tolerance

                                                    10-bit, 4 to 7-channel analog-to-digital converter (ADC)

                                                    System protection features:
                                                          Optional computer operating properly (COP) reset
                                                          Low-voltage detection with optional reset
                                                          Illegal opcode detection with optional reset
                                                          Illegal address detection with optional reset
                                                          Fault detection with optional PWM disabling

                                 Technical Data                                                 MC68HC908MR8 -- Rev 4.0
                                 30
                                                                  General Description           MOTOROLA

                                                 For More Information On This Product,
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                                                          Freescale Semiconductor, Inc.

                                                                                                 General Description
                                                                                                 MCU Block Diagram

Freescale Semiconductor, Inc...      Available packages:
                                          32-pin low-profile quad flat pack (LQFP)
                                          28-pin dual in-line package (PDIP)
                                          28-pin small outline package (SOIC)

                                     Low-power design, fully static with stop and wait modes
                                     Break (BRK) module allows single breakpoint setting during

                                         in-circuit debugging
                                     Master reset pin and power-on reset (POR)

                                 Features of the CPU08 include:
                                     Enhanced HC05 programming model
                                     Extensive loop control functions
                                     16 addressing modes (eight more than the M68HC05)
                                     16-bit index register and stack pointer
                                     Memory-to-memory data transfers
                                     Fast 8 8 multiply instruction
                                     Fast 16 8 divide instruction
                                     Binary-coded decimal (BCD) instructions
                                     Optimization for controller applications
                                     C language support

                                 1.4 MCU Block Diagram

                                                                Figure 1-1 shows the structure of the MC68HC908MR8.

                                 MC68HC908MR8 -- Rev 4.0                   General Description                       Technical Data
                                 MOTOROLA                                                                                            31
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                                                                                         Freescale Semiconductor, Inc...

       Technical Data                                                                    M68HC08 CPU                      INTERNAL BUS                                                Freescale Semiconductor, Inc.
32                                                                                                                                                                               General Description
                                                                                  CPU    ARITHMETIC/LOGIC             LOW-VOLTAGE INHIBIT                           PTA6/ATD6
                                                                              REGISTERS      UNIT (ALU)                      MODULE                                 PTA5/ATD5
                                                                                                                                                                    PTA4/ATD4
                                                                                                                                                       DDRA         PTA3/ATD3
                                                                                                                                                           PTA      PTA2/ATD2
                                                                                                                                                                    PTA1/ATD1
       General Description                                         CONTROL AND STATUS REGISTERS -- 112 BYTES           COMPUTER OPERATING PROPERLY     DDRB         PTA0/ATD0
                                                                               USER FLASH -- 7680 BYTES                                MODULE              PTB
   For More Information On This Product,                                         USER RAM -- 256 BYTES                                                              PTB6/TCH1B
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                                                                                                                                       MODULE                       PTB4/TCH1A
                                                                           USER VECTOR SPACE -- 46 BYTES                                                            PTB3/TCH0A
                                                                                                                        TIMER A AND TIMER B INTERFACE               PTB2/TCLKA
                                                                                                                                     MODULES                        PTB1/TxD
                                                                                                                                                                    PTB0/RxD
                                                                                                                      SERIAL COMMUNICATIONS INTERFACE
                                                                                                                                       MODULE                       PWM6
                                                                                                                                                                    PWM5
                                                                       OSC1               CLOCK GENERATOR                                              PULSE-WIDTH  PWM4
                                                                       OSC2                      MODULE                                                  MODULATOR  PWM3
                                                                   CGMXFC                                                                                           PWM2
                                                                                         SYSTEM INTEGRATION           POWER-ON RESET                                PWM1
                                                                        RST                     MODULE                     MODULE                                   PTC1/FAULT4
                                                                                                                                                                    PTC0/FAULT1
                                                                         IRQ                       IRQ
                                                                                                MODULE

                                                                   VREFH                 ANALOG-TO-DIGITAL CONVERTER
                                                                                                       MODULE
                                          MC68HC908MR8 -- Rev 4.0
MOTOROLA                                                           VDD                   PULSE-WIDTH MODULATOR
                                                                   VDDA                            MODULE
                                                                   VSSA
                                                                                                  POWER
                                                                    VSS

                                                                                                                      Figure 1-1. MCU Block Diagram
                                                          Freescale Semiconductor, Inc.

                                                                                                                  General Description
                                                                                                                      Pin Assignments

                                 1.5 Pin Assignments

                                                                Figure 1-2 shows 32-pin QFP and 28-pin DIP/SOIC pin assignments.

                                                               VSSA 1 O32 VDDA
                                                              OSC2 2        31 RST
                                                              OSC1 3            30 VREFH
                                                          CGMXFC 4
                                                                                     29 PTA6/ATD6 **
                                                                IRQ 5                    28 PTA5/ATD5 **
                                                             PWM1 6                          27 PTA4/ATD4 **
                                                             PWM2 7
                                                             PWM3 8                                   26 PTA3/ATD3
                                                                                                           25 PTA2/ATD2

                                                                                                                              *
Freescale Semiconductor, Inc...                                                                    24 PTA1/ATD1
                                                                             32-PIN QFP         23 PTA0/ATD0
                                                                                                22 PTB6/TCH1B
                                                                                                21 PTB5/TCH0B
                                                                                                20 VSS
                                                                                                19 VDD
                                                                                                18 PTB4/TCH1A

                                                                                                   17 PTB3/TCH0A
                                                                       PWM4 9
                                                                            PWM5 10          *
                                                                                 PWM6 11
                                                                                      PTC0/FAULT1 12

                                                                                         ** PTC1/FAULT4 13

                                                                                                 PTB0/RxD 14
                                                                                                     PTB1/TxD 15
                                                                                                           PTB2/TCLKA 16

                                                                                                                             *

                                                             VREFH       1O              28     PTA3/ATD3
                                                               RST
                                                              VDDA       2               27     PTA2/ATD2
                                                               VSSA
                                                                         3               26     PTA1/ATD1
                                                              OSC2
                                                              OSC1       4               25     PTA0/ATD0    *
                                                          CGMXFC
                                                                         5               24     PTB6/TCH1B
                                                                IRQ
                                                                         6    28-PIN     23     PTB5/TCH0B
                                                             PWM1            DIP/SOIC
                                                             PWM2
                                                             PWM3        7               22     VSS
                                                             PWM4                               VDD
                                                             PWM5        8               21
                                                             PWM6                               PTB4/TCH1A
                                                                         9               20

                                                                         10              19     PTB3/TCH0A *

                                                                         11              18     PTB2/TCLKA

                                                                         12              17     PTB1/TxD

                                                                         13              16     PTB0/RxD

                                                                         14              15     PTC0/FAULT1

                                                                      * High current pins
                                                                    ** These pins are not bonded on the 28-pin package.

                                                          Figure 1-2. QFP and DIP/SOIC Pin Assignments

                                 MC68HC908MR8 -- Rev 4.0                   General Description                                   Technical Data
                                 MOTOROLA                                                                                                        33
                                                          For More Information On This Product,
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Freescale Semiconductor, Inc...                                  Freescale Semiconductor, Inc.

                                 General Description

                                  1.5.1 Power Supply Pins (VDD and VSS)

                                                                  VDD and VSS are the power supply and ground pins. The MCU operates
                                                                  from a single power supply.

                                                                  Fast signal transitions on MCU pins place high, short-duration current
                                                                  demands on the power supply. To prevent noise problems, take special
                                                                  care to provide power supply bypassing at the MCU as Figure 1-3
                                                                  shows. Place the C1 bypass capacitor as close to the MCU as possible.
                                                                  Use a high-frequency-response ceramic capacitor for C1. C2 is an
                                                                  optional bulk current bypass capacitor for use in applications that require
                                                                  the port pins to source high current levels.

                                                      MCU

                                                 VDD                                    VSS

                                                                                             C1
                                                                                           0.1 F
                                                                                            +

                                                                                             C2

                                                                    VDD

                                                 Note: Component values shown represent typical applications.

                                                     Figure 1-3. Power Supply Bypassing

                                 1.5.2 Oscillator Pins (OSC1 and OSC2)

                                                                The OSC1 and OSC2 pins are the connections for the on-chip oscillator
                                                                circuit. See Section 8. Clock Generator Module (CGM).

                                 1.5.3 External Reset Pin (RST)

                                                                A logic 0 on the RST pin forces the MCU to a known startup state. RST
                                                                is bidirectional, allowing a reset of the entire system. It is driven low when
                                                                any internal reset source is asserted. See Section 7. System
                                                                Integration Module (SIM).

                                 Technical Data                                         MC68HC908MR8 -- Rev 4.0
                                 34
                                                                  General Description                          MOTOROLA

                                                 For More Information On This Product,
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                                                          Freescale Semiconductor, Inc.

                                                                                                 General Description
                                                                                                     Pin Assignments

                                 1.5.4 External Interrupt Pin (IRQ)

                                                                IRQ is an asynchronous external interrupt pin. See Section 16. External
                                                                Interrupt (IRQ).

Freescale Semiconductor, Inc...  1.5.5 CGM Power Supply Pins (VDDA and VSSA)

                                                                VDDA and VSSA are the power supply pins for the analog portion of the
                                                                clock generator module (CGM) and the analog-to-digital converter
                                                                (ADC). Decoupling of these pins should be per the digital supply. See
                                                                Section 8. Clock Generator Module (CGM) and Section 18.
                                                                Analog-to-Digital Converter (ADC).

                                 1.5.6 ADC Reference Voltage Input Pin (VREFH)

                                                                VREFH is the power supply input for setting the reference voltage. See
                                                                Section 18. Analog-to-Digital Converter (ADC).

                                 1.5.7 External Filter Capacitor Pin (CGMXFC)

                                                                CGMXFC is an external filter capacitor connection for the CGM. See
                                                                Section 8. Clock Generator Module (CGM).

                                 1.5.8 Port A Input/Output (I/O) Pins (PTA6/ATD6PTA0/ATD0)

                                                                Port A is a 7-bit special function port, sharing all of its pins with the
                                                                analog-to-digital converter (ADC). On the 32-pin QFP package, all seven
                                                                bits (PTA6/ATD6PTA0/ATD0) of the port are available. On the 28-pin
                                                                package, four bits (PTA3/ATD3PTA0/ATD0) are available.

                                                                PTA3PTA0 have high current source and sink capability. See
                                                                Section 14. Input/Output (I/O) Ports.

                                 MC68HC908MR8 -- Rev 4.0                   General Description   Technical Data
                                 MOTOROLA                                                                        35
                                                          For More Information On This Product,
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Freescale Semiconductor, Inc...                                  Freescale Semiconductor, Inc.
                                 General Description

                                  1.5.9 Port B I/O Pins (PTB6/TCHB1PTB0/RxD)

                                                                  Port B is a 7-bit special function port, sharing five of its pins with the timer
                                                                  interface modules (TIMA and TIMB) and two of its pins with the serial
                                                                  communications interface (SCI). See Section 11. Timer Interface A
                                                                  (TIMA), Section 12. Timer Interface B (TIMB), Section 14.
                                                                  Input/Output (I/O) Ports, and Section 13. Serial Communications
                                                                  Interface (SCI).

                                  1.5.10 Port C I/O Pins (PTC1/FAULT1PTC0/FAULT4)

                                                                  Port C is a 2-bit special function port, sharing its pins with pulse-width
                                                                  modulator fault inputs. See Section 9. Pulse-Width Modulator for
                                                                  Motor Control (PWMMC) and Section 14. Input/Output (I/O) Ports.

                                  1.5.11 PWM Pins (PWM6PWM1)

                                                                  PWM6PWM1 are dedicated pins used for the outputs of the pulse-
                                                                  width modulator module (PWMMC). See Section 9. Pulse-Width
                                                                  Modulator for Motor Control (PWMMC).

                                 Technical Data                                         MC68HC908MR8 -- Rev 4.0
                                 36
                                                                  General Description   MOTOROLA

                                                 For More Information On This Product,
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                                 Technical Data -- MC68HC908MR8

                                                                 Section 2. Memory Map

                                 2.1 Contents

Freescale Semiconductor, Inc...                2.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
                                               2.3 Unimplemented Memory Locations . . . . . . . . . . . . . . . . . . . 38
                                               2.4 Reserved Memory Locations. . . . . . . . . . . . . . . . . . . . . . . . . 38
                                               2.5 I/O Section . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
                                               2.6 Monitor ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

                                 2.2 Introduction

                                                                The central processor unit (CPU08) can address 64 Kbytes of memory
                                                                space.

                                                                The memory map, shown in Figure 2-1, includes these features:
                                                                     8 Kbytes of FLASH
                                                                     256 bytes of RAM
                                                                     313 bytes of monitor ROM
                                                                     46 bytes of user-defined vectors

                                 MC68HC908MR8 -- Rev 4.0                       Memory Map        Technical Data
                                 MOTOROLA                                                                        37
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                                 Memory Map

Freescale Semiconductor, Inc...  2.3 Unimplemented Memory Locations

                                                                Some addresses are unimplemented. Accessing an unimplemented
                                                                address will cause an illegal address reset. In the memory map and in
                                                                the input/output (I/O) register summary, unimplemented addresses are
                                                                shaded.

                                                                Some I/O bits are read-only; the write function is unimplemented. Writing
                                                                to a read-only I/O bit has no effect on MCU operation. In register figures,
                                                                the write function of read-only bits is shaded. Similarly, some I/O bits are
                                                                write-only; the read function is unimplemented. Reading of write-only I/O
                                                                bits has no effect on microcontroller unit (MCU) operation. In register
                                                                figures, the read function of write-only bits is shaded.

                                 2.4 Reserved Memory Locations

                                                                Some addresses are reserved. Writing to a reserved address can have
                                                                unpredictable effects on MCU operation. In the memory map and in the
                                                                I/O register summary, reserved addresses are marked with the word
                                                                reserved.

                                                                Some I/O bits are reserved. Writing to a reserved bit can have
                                                                unpredictable effects on MCU operation. In register figures, reserved
                                                                bits are marked with the letter R.

                                 Technical Data                                         MC68HC908MR8 -- Rev 4.0
                                 38
                                                                      Memory Map        MOTOROLA

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                                                                                                   I/O Section

                                 2.5 I/O Section

Freescale Semiconductor, Inc...                   Addresses $0000$005F, shown in Figure 2-2, contain most of the
                                                  control, status, and data registers. Additional I/O registers have these
                                                  addresses:

                                                      $FE00, system integration module (SIM) break status register
                                                          (SBSR)

                                                      $FE01, SIM reset status register (SRSR)
                                                      $FE03, SIM break flag control register (SBFCR)
                                                      $FE08, FLASH control register (FLCR)
                                                      $FF57, FLASH test control register (FLTCR)
                                                      $FE0C, break address register high (BRKH)
                                                      $FE0D, break flag control register low (BRKL)
                                                      $FE0E, break status and control register (BRKSCR)
                                                      $FE0F, low-voltage inhibit (LVI) status and control register

                                                          (LVISCR)
                                                      $FF7E, FLASH block protect register (FLBPR)
                                                      $FFFF, computer operating properly (COP) control register

                                                          (COPCTL)

                                 MC68HC908MR8 -- Rev 4.0                       Memory Map        Technical Data
                                 MOTOROLA                                                                        39
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Freescale Semiconductor, Inc...  Memory Map        $0000                             MC68HC908MR8      $0000
                                                                                                         
                                   Technical Data                           I/O REGISTERS -- 96 BYTES
                                   40              $005F                                               $005F
                                                   $0060                           RAM -- 256 BYTES    $0060

                                                                       UNIMPLEMENTED -- 56,992 BYTES      
                                                   $011F
                                                   $0120                 FLASH MEMORY -- 7,680 BYTES   $015F
                                                                                                       $0160
                                                                    SIM BREAK STATUS REGISTER (SBSR)
                                                                    SIM RESET STATUS REGISTER (SRSR)      
                                                   $EDFF                                               $DFFF
                                                   $EE00                                RESERVED       $E000
                                                             SIM BREAK FLAG CONTROL REGISTER (SBFCR)
                                                                                                         
                                                   $FDFF                                RESERVED
                                                   $FE00                                RESERVED       $FDFF
                                                   $FE01                                RESERVED       $FE00
                                                   $FE02                                RESERVED       $FE01
                                                   $FE03              FLASH CONTROL REGISTER (FLCR)    $FE02
                                                   $FE04                           UNIMPLEMENTED       $FE03
                                                   $FE05                                RESERVED       $FE04
                                                   $FE06                           UNIMPLEMENTED       $FE05
                                                   $FE07          BREAK ADDRESS REGISTER HIGH (BRKH)   $FE06
                                                   $FE07          BREAK ADDRESS REGISTER LOW (BRKL)    $FE07
                                                   $FE09  BREAK STATUS AND CONTROL REGISTER (BRKSCR)   $FE08
                                                   $FE0A     LVI STATUS AND CONTROL REGISTER (LVISCR)  $FE09
                                                   $FE0B                                               $FE0A
                                                   $FE0C                                               $FE0B
                                                   $FE0D                                               $FE0C
                                                   $FE0E                                               $FE0D
                                                   $FE0F                                               $FE0E
                                                   $FE10                                               $FE0F
                                                                                                       $FE10

                                                          MONITOR ROM -- 313 BYTES                     

                                                   $FF48  UNIMPLEMENTED -- 53 BYTES                    $FF48
                                                   $FF49                                               $FF49
                                                           Figure 2-1. Memory Map
                                                                                                         
                                                   $FF7D                                               $FF7D

                                                                                            MC68HC908MR8 -- Rev 4.0

                                                                          Memory Map                   MOTOROLA

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                                                                                                                                I/O Section

                                                          $FF7E                  FLASH BLOCK PROTECT REGISTER (FLBPR)            $FF7E
                                                          $FF7F                            UNIMPLEMENTED -- 83 BYTES             $FF7F

                                                                                  VECTORS -- 45 BYTES (46 including $FFFF)         
                                                          $FFD1                           Low byte of reset vector when read     $FFD1
                                                          $FFD2                            COP Control Register (COPCTL)         $FFD2

                                                                                          Figure 2-1. Memory Map                    
                                                          $FFFE                                                                  $FFFE

                                                          $FFFF                                                                  $FFFF

Freescale Semiconductor, Inc...   Addr.  Register Name                    Bit 7    6     5   4     3              2           1  Bit 0
                                 $0000                                           PTA6  PTA5
                                 $0001   Port A Data Register Read U                         PTA4 PTA3 PTA2                   PTA1 PTA0
                                                            (PTA) Write:         PTB6  PTB5
                                 $0002                                                       Unaffected by reset
                                 $0003           See page 281. Reset

                                                                  Read:

                                         Port B Data Register             U                  PTB4 PTB3 PTB2                   PTB1 PTB0

                                         (PTB) Write:

                                         See page 284. Reset:                                Unaffected by reset

                                                                  Read:

                                         Port C Data Register             U      U      U    U     U              U           PTC1 PTC0

                                         (PTC) Write:

                                         See page 287. Reset:                                Unaffected by reset

                                                                                             Unimplemented

                                                                  Read:

                                         Data Direction Register          U      DDRA6 DDRA5 DDRA4 DDRA3 DDRA2 DDRA1 DDRA0

                                 $0004           A                Write:
                                         (DDRA)

                                         See page 282. Reset: U                  0      0    0     0              0           0  0

                                 U = Unaffected X = Indetermi-            R = Reserved       Bold  = Buff-                    = Unimplemented
                                 nate                                                              ered

                                         Figure 2-2. Control, Status, and Data Registers (Sheet 1 of 10)

                                 MC68HC908MR8 -- Rev 4.0                               Memory Map                             Technical Data
                                 MOTOROLA                                                                                                     41
                                                                  For More Information On This Product,
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                                 Memory Map

                                 Addr.           Register Name           Bit 7   6       5       4           3    2       1      Bit 0
                                                                                                         DDRB3
                                                                 Read:
                                                                                                             0
                                        Data Direction Register          U       DDRB6 DDRB5 DDRB4                DDRB2 DDRB1 DDRB0

                                 $0005                   B       Write:
                                                 (DDRB)

                                                 See page 284. Reset: U          0       0       0                0       0      0

                                                                 Read:

                                        Data Direction Register                                                           DDRC1 DDRC0

                                 $0006                   C       Write:
                                                 (DDRC)

Freescale Semiconductor, Inc...                  See page 288. Reset: U          U       U       U       U        U       0      0

                                 $0007                                                           Unimplemented
                                                                                                 Unimplemented

                                 $000D

                                 $000E  TIMA Status/Control Read:        TOF     TOIE TSTOP         0       0     PS2 PS1 PS0
                                             Register (TASC) Write:        0                     TRST      R
                                               See page 214. Reset:        0     0       1                  0        0      0      0
                                                                                                    0    Bit 11   Bit 10  Bit 9  Bit 8
                                        TIMA Counter Register Read: Bit 15       Bit 14  Bit 13  Bit 12    R
                                                                                   R       R                0       R      R      R
                                 $000F                   High    Write:  R          0      0       R     Bit 3       0      0      0
                                                 (TACNTH)                                           0      R      Bit 2   Bit 1  Bit 0
                                                                                                 Bit 4      0       R      R      R
                                                 See page 216. Reset: 0                            R                 0      0      0
                                                                                                    0
                                        TIMA Counter Register Read:      Bit 7   Bit 6   Bit 5
                                                                          R       R       R
                                 $0010                   Low     Write:    0       0       0
                                                 (TACNTL)

                                                 See page 216. Reset:

                                        TIMA Counter Modulo Read:        Bit 15  14      13      12      11       10      9      Bit 8

                                 $0011           Register High   Write:
                                                    (TAMODH)

                                                 See page 217. Reset: 1          1       1       1       1        1       1      1

                                        TIMA Counter Modulo Read: Bit 7          6       5       4       3        2       1      Bit 0
                                 $0012 Register Low (TAMODL) Write:

                                                 See page 217. Reset: 1          1       1       1       1        1       1      1

                                        TIMA Channel 0 Sta- Read: CH0F           CH0IE   MS0B    MS0A ELS0B       ELS0A   TOV0   CH0MA
                                                                                    0       0                                        X
                                 $0013  tus/Control Register     Write:  0
                                                       (TASC0)

                                                 See page 218. Reset: 0                            0           0  0       0      0
                                                                                                 Bold
                                 U = Unaffected X = Indetermi-           R = Reserved                    = Buff-          = Unimplemented
                                 nate                                                                    ered

                                                 Figure 2-2. Control, Status, and Data Registers (Sheet 2 of 10)

                                 Technical Data                                                                   MC68HC908MR8 -- Rev 4.0
                                 42
                                                                                      Memory Map                          MOTOROLA

                                                                 For More Information On This Product,
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                                                                                                                              I/O Section

                                 Addr.  Register Name                    Bit 7     6   5     4     3                    2   1     Bit 0
                                                                                  14
                                 $0014  TIMA Channel 0 Regis- Read: Bit 15             13    12    11                   10  9     Bit 8
                                             ter High (TACH0H) Write:              6
                                                   See page 222. Reset:                      Indeterminate after reset
                                                                                CH1IE
                                 $0015  TIMA Channel 0 Regis- Read:      Bit 7     0   5     4     3                    2   1     Bit 0
                                               ter Low (TACH0L) Write:            14
                                                   See page 218. Reset:                      Indeterminate after reset
                                                                                   6
                                        TIMA Channel 1 Sta- Read: CH1F                 0     MS1A  ELS1B    ELS1A           TOV1  CH1MA
                                                                                       R                                              X
                                 $0016           tus/Control    Write:   0
Freescale Semiconductor, Inc...         Register (TASC1)

                                        See page 222. Reset: 0                         0     0     0                    0   0     0

                                 $0017  TIMA Channel 1 Regis- Read: Bit 15             13    12    11                   10  9     Bit 8
                                             ter High (TACH1H) Write:
                                                   See page 222. Reset:                      Indeterminate after reset

                                 $0018  TIMA Channel 1 Regis- Read:      Bit 7         5     4     3                    2   1     Bit 0
                                               ter Low (TACH1L) Write:
                                                   See page 222. Reset:                      Indeterminate after reset
                                                                                                  Unimplemented
                                 $0019

                                 

                                 $001E                                                       Unimplemented

                                 $001F  Configuration Register Read: EDGE       BOT-   TOP-  INDEP LVIRST LVIPWR STOPE COPD
                                                        (CONFIG) Write:         NEG    NEG
                                                                                             0     1                    1   0     0
                                                    See page 68. Reset: 0         0      0

                                        PWM Control Register 1 Read:     DISX   DISY   PW-   PWMF                           LDOK  PW-
                                                                           0      0    MINT                                       MEN
                                 $0020  (PCTL1) Write:
                                                                                         0
                                        See page 175. Reset:                                 0     0                    0   0     0

                                        PWM Control Register 2  Read:                  0     SEL12 SEL34 SEL56 PRSC1 PRSC0
                                                                         LDFQ1
                                 $0021  (PCTL2) Write:                          LDFQ0

                                        See page 177. Reset: 0                  0      0       0         0              0   0     0
                                                                                             Bold
                                 U = Unaffected X = Indetermi-           R = Reserved              = Buff-                  = Unimplemented
                                 nate                                                              ered

                                        Figure 2-2. Control, Status, and Data Registers (Sheet 3 of 10)

                                 MC68HC908MR8 -- Rev 4.0                             Memory Map                             Technical Data
                                 MOTOROLA                                                                                                   43
                                                                For More Information On This Product,
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                                                                    Freescale Semiconductor, Inc.

                                 Memory Map

                                 Addr.           Register Name              Bit 7  6       5       4      3           2       1      Bit 0

                                 $0022  Fault Control Register      Read:   FINT4  FMODE                                      FINT1  FMODE
                                                             (FCR)  Write:             4                                                 1

                                                 See page 180. Reset: 0            0       0       0      0           0       0      0

                                        Fault Status Register       Read: FPIN4    FFLAG   0       0      0           0       FPIN1  FFLAG
                                                                                       4                                                 1

                                 $0023                      (FSR)   Write:
                                                 See page 181.

                                                                    Reset: U       0       U       0      U           0       U      0

                                                                    Read: 0        0       0       0      0           0       0      0

Freescale Semiconductor, Inc...         Fault Acknowledge Reg-                     FTACK                                             FTACK
                                                                                       4                                                 1
                                 $0024           ister (FTACK) Write:

                                                 See page 182.

                                                                    Reset: 0       0       0       0      0           0       0      0

                                 $0025  PWM Output Control Read: 0                 OUT-    OUT6    OUT5 OUT4          OUT3 OUT2 OUT1
                                                    (PWMOUT) Write:                CTL        0
                                                                                                   0      0              0      0      0
                                                See page 159.                        0                                Bit 10  Bit 9  Bit 8
                                                                     Reset: 0

                                        PWM Counter Register Read: 0               0       0       0      Bit 11

                                 $0026           High (PCNTH) Write:

                                                 See page 172.      Reset: 0       0       0         0      0           0       0      0
                                                                                                   Bit 4  Bit 3       Bit 2   Bit 1  Bit 0
                                        PWM Counter Register Read:          Bit 7  Bit 6   Bit 5
                                 $0027              Low (PCNTL) Write:        0      0       0
                                                   See page 172. Reset:
                                                                                                   0      0           0       0      0

                                        PWM Counter Modulo          Read: 0        0       0       0
                                                                                                              Bit 11
                                 $0028 Register High (PMODH) Write:                                                   Bit 10 Bit 9 Bit 8

                                                 See page 173.      Reset: 0       0       0       0      X           X       X      X

                                 $0029   PWM Counter Modulo Read:           Bit 7  Bit 6   Bit 5   Bit 4  Bit 3       Bit 2 Bit 1 Bit 0
                                        Register Low (PMODL) Write:           X      X       X
                                                                                                   X      X           X       X      X
                                                   See page 173. Reset:

                                 $002A  PWM 1 Value Register Read: Bit 15          Bit 14  Bit 13  Bit 12 Bit 11      Bit 10 Bit 9 Bit 8
                                                 High (PVAL1H) Write:                 0       0
                                                  See page 174. Reset: 0                             0          0     0       0      0
                                                                                                   Bold
                                 U = Unaffected X = Indetermi-              R = Reserved                  = Buff-             = Unimplemented
                                 nate                                                                     ered

                                                 Figure 2-2. Control, Status, and Data Registers (Sheet 4 of 10)

                                 Technical Data                                                                       MC68HC908MR8 -- Rev 4.0
                                 44
                                                                                         Memory Map                           MOTOROLA

                                                                    For More Information On This Product,
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                                                                                                                  Memory Map
                                                                                                                    I/O Section

                                 Addr.  Register Name                   Bit 7  6       5       4      3        2  1  Bit 0

                                 $002B  PWM 1 Value Register Read:      Bit 7  Bit 6   Bit 5   Bit 4  Bit 3    Bit 2 Bit 1 Bit 0
                                                   Low (PVAL1L) Write:    0      0       0
                                                  See page 174. Reset:                         0      0        0  0  0

                                 $002C  PWM 2 Value Register Read: Bit 15      Bit 14  Bit 13  Bit 12 Bit 11   Bit 10 Bit 9 Bit 8
                                                 High (PVAL2H) Write:             0       0
                                                  See page 174. Reset: 0                       0      0        0  0  0

                                 $002D  PWM 2 Value Register Read:      Bit 7  Bit 6   Bit 5   Bit 4  Bit 3    Bit 2 Bit 1 Bit 0
                                                   Low (PVAL2L) Write:    0      0       0
Freescale Semiconductor, Inc...                   See page 174. Reset:                         0      0        0  0  0

                                 $002E  PWM 3 Value Register Read: Bit 15      Bit 14  Bit 13  Bit 12 Bit 11   Bit 10 Bit 9 Bit 8
                                                 High (PVAL3H) Write:             0       0
                                                  See page 174. Reset: 0                       0      0        0  0  0

                                 $002F  PWM 3 Value Register Read:      Bit 7  Bit 6   Bit 5   Bit 4  Bit 3    Bit 2 Bit 1 Bit 0
                                                   Low (PVAL3L) Write:    0      0       0
                                                  See page 174. Reset:                         0      0        0  0  0

                                 $0030  PWM 4 Value Register Read: Bit 15      Bit 14  Bit 13  Bit 12 Bit 11   Bit 10 Bit 9 Bit 8
                                                 High (PVAL4H) Write:             0       0
                                                  See page 174. Reset: 0                       0      0        0  0  0

                                 $0031  PWM 4 Value Register Read:      Bit 7  Bit 6   Bit 5   Bit 4  Bit 3    Bit 2 Bit 1 Bit 0
                                                   Low (PVAL4L) Write:    0      0       0
                                                  See page 174. Reset:                         0      0        0  0  0

                                 $0032  PWM 5 Value Register Read: Bit 15      Bit 14  Bit 13  Bit 12 Bit 11   Bit 10 Bit 9 Bit 8
                                               High (PMVAL5H) Write:              0       0
                                                  See page 174. Reset: 0                       0      0        0  0  0

                                 $0033  PWM 5 Value Register Read:      Bit 7  Bit 6   Bit 5   Bit 4  Bit 3    Bit 2 Bit 1 Bit 0
                                                   Low (PVAL5L) Write:    0      0       0
                                                  See page 174. Reset:                         0      0        0  0  0

                                 $0034  PWM 6 Value Register Read: Bit 15      Bit 14  Bit 13  Bit 12 Bit 11   Bit 10 Bit 9 Bit 8
                                                 High (PVAL6H) Write:             0       0
                                                  See page 174. Reset: 0                         0          0  0  0  0
                                                                                               Bold
                                 U = Unaffected X = Indetermi-          R = Reserved                  = Buff-     = Unimplemented
                                 nate                                                                 ered

                                        Figure 2-2. Control, Status, and Data Registers (Sheet 5 of 10)

                                 MC68HC908MR8 -- Rev 4.0                             Memory Map                   Technical Data
                                 MOTOROLA                                                                                         45
                                                                For More Information On This Product,
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                                 Memory Map

                                 Addr.           Register Name           Bit 7  6      5        4      3             2   1   Bit 0

                                 $0035  PWM 6 Value Register Read:       Bit 7  Bit 6  Bit 5    Bit 4  Bit 3         Bit 2 Bit 1 Bit 0
                                                Low (PMVAL6L) Write:       0      0      0
                                                  See page 174. Reset:                          0      0             0   0   0

                                 $0036  Dead-Time Write-Once Read:       Bit 7  Bit 6  Bit 5    Bit 4  Bit 3         Bit 2 Bit 1 Bit 0
                                            Register (DEADTM) Write:       1      1      1
                                                   See page 179. Reset:                         1      1             1   1   1

                                        PWM Disable Mapping Read:        Bit 7  Bit 6  Bit 5    Bit 4  Bit 3         Bit 2 Bit 1 Bit 0
                                                                           1      1      1
Freescale Semiconductor, Inc...  $0037  Write-Once Register     Write:
                                                     (DISMAP)

                                                 See page 179. Reset:                           1      1             1   1   1

                                 $0038  SCI Control Register 1 Read: LOOP       ENSCI  TXINV    M      WAKE ILTY PEN PTY
                                                            (SCC1) Write: S        0      0
                                                                                                0      0             0   0   0
                                                  See page 264. Reset: 0

                                 $0039  SCI Control Register 2 Read: SCTIE      TCIE   SCRIE    ILIE   TE            RE RWU SBK
                                                            (SCC2) Write:         0       0
                                                                                                0      0             0   0   0
                                                  See page 267. Reset: 0

                                        SCI Control Register 3 Read: R8         T8     0        0
                                                                                                            ORIE NEIE FEIE PEIE
                                 $003A           (SCC3) Write: R                       R
                                                                                                R

                                                 See page 270. Reset: U         U      0        0      0             0   0   0

                                        SCI Status Register 1 Read: SCTE TC            SCRF     IDLE   OR            NF  FE  PE
                                                                                          R
                                 $003B           (SCS1) Write: R                R         0     R      R             R   R   R

                                                 See page 271. Reset: 1         1               0      0             0   0   0

                                        SCI Status Register 2 Read: 0           0      0        0      0             0   BKF RPF

                                 $003C           (SCS2) Write: R                R      R        R      R             R   R   R

                                                 See page 275. Reset: 0         0      0        0      0             0   0   0

                                        SCI Data Register Read: R7              R6     R5       R4     R3            R2  R1  R0

                                 $003D           (SCDR) Write: T7               T6     T5       T4     T3            T2  T1  T0

                                                 See page 276. Reset:                           Unaffected by reset

                                        SCI Baud Rate Register Read: 0          0               SCP0   0             SCR2 SCR1 SCR0
                                                                                          SCP1
                                 $003E           (SCBR) Write: R                                       R
                                                                                R

                                                 See page 276. Reset: 0         0      0        0      0             0   0   0

                                 U = Unaffected X = Indetermi-           R = Reserved           Bold   = Buff-           = Unimplemented
                                 nate                                                                  ered

                                                 Figure 2-2. Control, Status, and Data Registers (Sheet 6 of 10)

                                 Technical Data                                                                 MC68HC908MR8 -- Rev 4.0
                                 46
                                                                                     Memory Map                          MOTOROLA

                                                                For More Information On This Product,
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                                                                                                                             Memory Map
                                                                                                                               I/O Section

                                 Addr.  Register Name                   Bit 7   6       5       4       3            2       1      Bit 0

                                        IRQ Status/Control Reg- Read: 0         0       0       0       IRQF         0       IMASK1 MODE1

                                 $003F     ister                Write:  R       R       R       R                    ACK1
                                        (ISCR)

                                        See page 303. Reset: 0                  0       0       0       0            0       0      0

                                 $0040  ADC Status and Control Read: COCO       AIEN    ADCO ADCH4 ADCH3 ADCH2 ADCH1 ADCH0
                                        Register (ADSCR) Write:                   0

                                        See page 319. Reset: 0                          0       1       1            1       1      1

                                        ADC Data Register High Read: 0          0       0       0       0            0       AD9 AD8

Freescale Semiconductor, Inc...  $0041  (ADRH) Write: R                         R       R       R       R            R       R      R

                                        See page 322. Reset:                                    Unaffected by reset

                                        ADC Data Register Low Read: AD7 AD6             AD5 AD4         AD3          AD2 AD1 AD0

                                 $0042  (ADRL) Write: R                         R       R       R       R            R       R      R

                                        See page 323. Reset:                                    Unaffected by reset

                                 $0043  ADC Clock Register Read: ADIV2          ADIV1                                                                           0
                                                      (ADCLK) Write:               0    ADIV0 ADICLK MODE1 MODE0 0

                                               See page 324. Reset: 0                                                                                          R

                                                                                        0       0       0            1       0      0

                                 $0044                                                          Unimplemented

                                 

                                 $0050                                                          Unimplemented

                                 $0051  TIMB Status/Control Read:       TOF     TOIE TSTOP         0       0         PS2 PS1 PS0
                                             Register (TBSC) Write:       0                     TRST      R
                                               See page 238. Reset:       0     0       1                  0            0      0      0
                                                                                                   0    Bit 11       Bit 10  Bit 9  Bit 8
                                        TIMB Counter Register Read: Bit 15      Bit 14  Bit 13  Bit 12    R
                                                                                  R       R                0           R      R      R
                                 $0052          High            Write:  R          0       0      R     Bit 3           0      0      0
                                        (TBCNTH)                                                   0      R          Bit 2   Bit 1  Bit 0
                                                                                                Bit 4      0           R      R      R
                                        See page 240. Reset: 0                                    R                     0      0      0
                                                                                                   0
                                        TIMB Counter Register Read;     Bit 7   Bit 6   Bit 5
                                                                         R       R       R
                                 $0053          Low             Write:    0       0       0
                                        (TBCNTL)

                                        See page 240. Reset:

                                        TIMB Counter Modulo Read:       Bit 15  Bit 14  Bit 13  Bit 12 Bit 11        Bit 10 Bit 9 Bit 8
                                                                                   1       1
                                 $0054  Register High (TB-      Write:
                                                      MODH)

                                        See page 241. Reset: 1                                    1           1      1       1      1
                                                                                                Bold
                                 U = Unaffected X = Indetermi-          R = Reserved                    = Buff-              = Unimplemented
                                 nate                                                                   ered

                                        Figure 2-2. Control, Status, and Data Registers (Sheet 7 of 10)

                                 MC68HC908MR8 -- Rev 4.0                             Memory Map                              Technical Data
                                 MOTOROLA                                                                                                    47
                                                                For More Information On This Product,
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                                 Memory Map

                                 Addr.           Register Name                Bit 7   6       5      4      3                   2      1      Bit 0

                                              TIMB Counter Modulo Read:       Bit 7   Bit 6   Bit 5  Bit 4  Bit 3               Bit 2  Bit 1  Bit 0
                                 $0055 Register Low (TBMODL) Write:             1       1       1      1      1                   1      1      1

                                                        See page 241. Reset:

                                        TIMB Channel 0 Sta- Read: CH0F                CH0IE   MS0B   MS0A   ELS0B    ELS0A             TOV0   CH0MA
                                                                                         0       0      0      0        0                         X
                                 $0056  tus/Control Register    Write:        0
                                                       (TBSC0)

                                                 See page 242. Reset: 0                                                                0      0

                                 $0057  TIMB Channel 0 Regis- Read: Bit 15            Bit 14  Bit 13 Bit 12 Bit 11 Bit 10              Bit 9  Bit 8
                                             ter High (TBCH0H) Write:                                  Indeterminate after reset
Freescale Semiconductor, Inc...                    See page 246. Reset:

                                 $0058  TIMB Channel 0 Regis- Read:           Bit 7   Bit 6   Bit 5 Bit 4   Bit 3               Bit 2  Bit 1  Bit 0
                                               ter Low (TBCH0L) Write:
                                                   See page 246. Reset:                              Indeterminate after reset

                                        TIMB Channel 1 Sta- Read: CH1F                CH1IE   0      MS1A   ELS1B    ELS1A             TOV1   CH1MA
                                                                                                        0      0        0                         X
                                 $0059  tus/Control Register    Write:        0               R
                                                       (TBSC1)

                                                 See page 242. Reset: 0               0       0                                        0      0

                                 $005A  TIMB Channel 1 Regis- Read:           Bit 15  Bit 14  Bit 13 Bit 12 Bit 11 Bit 10              Bit 9  Bit 8
                                             ter High (TBCH1H) Write:                                  Indeterminate after reset
                                                   See page 246. Reset:

                                 $005B  TIMB Channel 1 Regis- Read:           Bit 7   Bit 6   Bit 5 Bit 4   Bit 3               Bit 2  Bit 1  Bit 0
                                               ter Low (TBCH1L) Write:
                                                   See page 246. Reset:                              Indeterminate after reset

                                        PLL Control Register Read: PLLIE PLLF PLLON BCS                     1                   1      1      1

                                 $005C           (PCTL) Write:                        R                     R                   R      R      R

                                                 See page 126. Reset: 0               0       1      0      1                   1      1      1

                                        PLL Bandwidth Control Read: AUTO LOCK ACQ                    XLD    0                   0      0      0

                                 $005D  Register (PBWC) Write:                        R                     R                   R      R      R

                                                 See page 129. Reset: 0               0       0      0      0                   0      0      0

                                        PLL Programming Reg- Read:            MUL7    MUL6    MUL5   MUL4   VRS7                VRS6 VRS5 VRS4
                                                                                 0       1       1      0      0
                                 $005E             ister        Write:
                                                 (PPG)

                                                 See page 131. Reset:                                                           1      1      0

                                 U = Unaffected X = Indetermi-                R = Reserved           Bold   = Buff-                    = Unimplemented
                                 nate                                                                       ered

                                                 Figure 2-2. Control, Status, and Data Registers (Sheet 8 of 10)

                                 Technical Data                                                                      MC68HC908MR8 -- Rev 4.0
                                 48
                                                                                     Memory Map                                        MOTOROLA

                                                                For More Information On This Product,
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                                                                                                                      I/O Section

                                  Addr.  Register Name                   Bit 7  6       5       4       3        2  1        Bit 0
                                 $005F           Reserved
                                                                         R      R       R       R       R        R  R        R

                                         SIM Break Status Regis- Read:                                              SBSW

                                 $FE00         ter                       R      R         R       R       R      R  Note(1)  R
                                         (SBSR)
                                                                Write:                  COP     ILOP    ILAD
                                                                                          R       R       R
                                         See page 336. Reset:                             0       0       0         0
                                                                                          R       R       R
                                 Note 1. Writing a logic 0 clears SBSW.
                                                                                          0       0
                                         SIM Reset Status Regis- Read: POR PIN            0       0              0  LVI      0
                                                                                          R       R
Freescale Semiconductor, Inc...  $FE01         ter              Write:   R      R                                R  R        R
                                         (SRSR)

                                         See page 108. Reset: 1                 0                                0  0        0

                                 $FE03   SIM Break Flag Control Read: BCFE      R                                R  R        R
                                         Register (SBFCR) Write:

                                         See page 109. Reset: 0

                                         FLASH Control Register Read: 0         0                       HVEN MASS ERASE PGM

                                 $FE08   (FLCR) Write:

                                         See page 57.           Reset: 0        0                       0        0  0        0

                                 $FE0A   Reserved                        R      R                       R        R  R        R

                                 $FE0B                                                          Unimplemented

                                 $FE0C   Break Address Register Read: Bit 15    Bit 14  Bit 13  Bit 12  Bit 11   Bit 10 Bit 9 Bit 8
                                         High (BRKH) Write:                        0       0       0       0

                                         See page 334. Reset: 0                                 Bit 4   Bit 3    0  0        0
                                                                                                   0       0
                                         Break Address Register Read:    Bit 7  Bit 6   Bit 5      0       0     Bit 2 Bit 1 Bit 0
                                                                           0      0       0
                                 $FE0D   Low (BRKL) Write:

                                         See page 334. Reset:                                                    0  0        0

                                         Break Status and Con- Read: BRKE BRKA          0                        0  0        0

                                 $FE0E trol Register (BRKSCR) Write:

                                         See page 333. Reset: 0                 0       0         0           0  0  0        0
                                                                                                Bold
                                 U = Unaffected X = Indetermi-           R = Reserved                   = Buff-     = Unimplemented
                                 nate                                                                   ered

                                         Figure 2-2. Control, Status, and Data Registers (Sheet 9 of 10)

                                 MC68HC908MR8 -- Rev 4.0                             Memory Map                     Technical Data
                                 MOTOROLA                                                                                           49
                                                                For More Information On This Product,
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                                 Memory Map

                                 Addr.           Register Name          Bit 7     6   5     4     3                   2     1  Bit 0
                                                                                  0                                         0     0
                                        LVI Status and Control Read:    LVI-     R   TRPS-  0     0                   0    R     R
                                                                        OUT       0                                         0     0
                                 $FE0F  Register (LVISCR)       Write:                EL    R     R                   R
                                             See page 308.                R    BPR6                                      BPR1  BPR0

                                                                Reset:    0           0     0     0                   0

                                 $FF7E  FLASH Block Protect Read: BPR7               BPR5 BPR4 BPR3 BPR2
                                            Register (FLBPR) Write:
                                                  See page 63. Reset:                         Unaffected by reset
                                                                                            Low byte of reset vector
Freescale Semiconductor, Inc...  $FFFF  COP Control Register Read:
                                                      (COPCTL) Write:                          Clear COP counter
                                                                                              Unaffected by reset
                                                 See page 294. Reset:

                                 U = Unaffected X = Indetermi-          R = Reserved        Bold  = Buff-                = Unimplemented
                                 nate                                                             ered

                                                 Figure 2-2. Control, Status, and Data Registers (Sheet 10 of 10)

                                 Technical Data                                                            MC68HC908MR8 -- Rev 4.0
                                 50
                                                                                     Memory Map                          MOTOROLA

                                                                For More Information On This Product,
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                                                                                                                 I/O Section

                                 Table 2-1 is a list of vector locations.

                                                                    Table 2-1. Vector Addresses

                                                          Low       Address                            Vector
                                                                     $FFD2   SCI transmit vector (high)
Freescale Semiconductor, Inc...                           Priority   $FFD3   SCI transmit vector (low)
                                                                     $FFD4   SCI receive vector (high)
                                                                     $FFD5   SCI receive vector (low)
                                                                     $FFD6   SCI error vector (high)
                                                                     $FFD7   SCI error vector (low)
                                                                     $FFD8   Reserved
                                                                     $FFD9   Reserved
                                                                     $FFDA   Reserved
                                                                     $FFDB   Reserved
                                                                     $FFDC   A/D vector (high)
                                                                     $FFDD   A/D vector (low)
                                                                     $FFDE   TIMB overflow vector (high)
                                                                     $FFDF   TIMB overflow vector (low)
                                                                     $FFE0   TIMB channel 1 vector (high)
                                                                     $FFE1   TIMB channel 1 vector (low)
                                                                     $FFE2   TIMB channel 0 vector (high)
                                                                     $FFE3   TIMB channel 0 vector (low)
                                                                     $FFE4   TIMA overflow vector (high)
                                                                     $FFE5   TIMA overflow vector (low)
                                                                     $FFE6   Reserved
                                                                     $FFE7   Reserved
                                                                     $FFE8   Reserved
                                                                     $FFE9   Reserved
                                                                     $FFEA   TIMA channel 1 vector (high)
                                                                     $FFEB   TIMA channel 1 vector (low)
                                                                     $FFEC   TIMA channel 0 vector (high)

                                                                    $FFED    TIMA channel 0 vector (low)

                                 MC68HC908MR8 -- Rev 4.0                       Memory Map                      Technical Data
                                 MOTOROLA                                                                                      51
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                                 Memory Map

                                                           Table 2-1. Vector Addresses (Continued)

Freescale Semiconductor, Inc...                  Priority  Address                            Vector
                                                            $FFEE   PWMMC vector (high)
                                                 High       $FFEF   PWMMC vector (low)
                                                            $FFF0   FAULT 4 (high)
                                                            $FFF1   FAULT 4 (low)
                                                            $FFF2   Reserved
                                                            $FFF3   Reserved
                                                            $FFF4   Reserved
                                                            $FFF5   Reserved
                                                            $FFF6   FAULT 1 (high)
                                                            $FFF7   FAULT 1 (low)
                                                            $FFF8   PLL vector (high)
                                                            $FFF9   PLL vector (low)
                                                            $FFFA   IRQ vector (high)
                                                            $FFFB   IRQ vector (low)
                                                            $FFFC   SWI vector (high)
                                                            $FFFD   SWI vector (low)
                                                            $FFFE   Reset vector (high)
                                                            $FFFF   Reset vector (low)

                                 2.6 Monitor ROM

                                                                313 bytes at addresses $FE10$FF48 are reserved ROM addresses
                                                                that contain the instructions for the monitor functions.

                                                                See Section 10. Monitor ROM (MON).

                                 Technical Data                                         MC68HC908MR8 -- Rev 4.0
                                 52
                                                                      Memory Map                      MOTOROLA

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                                 Technical Data -- MC68HC908MR8

                                                       Section 3. Random-Access Memory (RAM)

                                 3.1 Contents

Freescale Semiconductor, Inc...                3.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
                                               3.3 Functional Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53

                                 3.2 Introduction

                                                                This section describes the 256 bytes of random-access memory (RAM)
                                                                on the MC68HC908MR8.

                                 3.3 Functional Description

                                                                Addresses $0060$015F are RAM locations. The location of the stack
                                                                RAM is programmable. The 16-bit stack pointer allows the stack to be
                                                                anywhere in the 64-Kbyte memory space.

                                                NOTE: For correct operation, the stack pointer must point only to RAM
                                                                locations.

                                                                Within page zero are 160 bytes of RAM. Because the location of the
                                                                stack RAM is programmable, all page zero RAM locations can be used
                                                                for input/output (I/O) control and user data or code. When the stack
                                                                pointer is moved from its reset location at $00FF, direct addressing
                                                                mode instructions can access efficiently all page zero RAM locations.
                                                                Page zero RAM, therefore, provides ideal locations for frequently
                                                                accessed global variables.

                                                                Before processing an interrupt, the CPU uses five bytes of the stack to
                                                                save the contents of the central processor unit (CPU) registers.

                                                NOTE: For M6805 compatibility, the H register is not stacked.

                                 MC68HC908MR8 -- Rev 4.0          Random-Access Memory (RAM)     Technical Data
                                 MOTOROLA                                                                        53
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                                 Random-Access Memory (RAM)

                                                        During a subroutine call, the CPU uses two bytes of the stack to store
                                                        the return address. The stack pointer decrements during pushes and
                                                        increments during pulls.

                                                 NOTE:  Be careful when using nested subroutines. The CPU may overwrite data
                                                        in the RAM during a subroutine or during the interrupt stacking
                                                        operation.

Freescale Semiconductor, Inc...

                                 Technical Data                                                 MC68HC908MR8 -- Rev 4.0
                                 54
                                                                Random-Access Memory (RAM)      MOTOROLA

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                                                                            Section 4. FLASH Memory

                                 4.1 Contents

Freescale Semiconductor, Inc...                4.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
                                               4.2.1 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . .56
                                               4.2.2 FLASH Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . 57
                                               4.2.3 FLASH Page Erase Operation . . . . . . . . . . . . . . . . . . . . . . 58
                                               4.2.4 FLASH Mass Erase Operation. . . . . . . . . . . . . . . . . . . . . . 59
                                               4.2.5 FLASH Program/Read Operation . . . . . . . . . . . . . . . . . . . 59

                                               4.3 FLASH Programming Algorithm . . . . . . . . . . . . . . . . . . . . . . 60
                                               4.3.1 FLASH Block Protection . . . . . . . . . . . . . . . . . . . . . . . . . . 62
                                               4.3.2 FLASH Block Protect Register . . . . . . . . . . . . . . . . . . . . . 63
                                               4.3.3 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

                                 4.2 Introduction

                                                                This section describes the operation of the MC68HC908MR8 embedded
                                                                FLASH memory. This memory can be read, programmed, and erased
                                                                from a single external supply. The program and erase operations are
                                                                enabled through the use of an internal charge pump.

                                 MC68HC908MR8 -- Rev 4.0                     FLASH Memory        Technical Data
                                 MOTOROLA                                                                        55
                                                          For More Information On This Product,
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                                 FLASH Memory

                                 4.2.1 Functional Description

                                                        The FLASH memory physically consists of an array of 7680 bytes with
                                                        an additional 46 bytes of user vectors and one byte of block protection.
                                                        An erased bit reads as a logic 1 and a programmed bit reads as a logic 0.
                                                        Program and erase operations are facilitated through control bits in a
                                                        memory mapped register. Details for these operations appear later in
                                                        this section.

Freescale Semiconductor, Inc...                         Memory in the FLASH array is organized into two rows per page base.
                                                        For the 8-K word by 8-bit embedded FLASH memory, the page size is
                                                        64 bytes per page. The minimum erase page size is 64 bytes. Program
                                                        and erase operations are performed through control bits in the FLASH
                                                        control register (FLCR).

                                                        The address ranges for the user memory, control register, and vectors
                                                        are:

                                                            $E000$FDFF, user memory
                                                            $FF7E, block protect register (FLBPR)
                                                            $FE08, FLASH control register (FLCR)

                                                            $FFD2$FFFF, locations reserved for user-defined interrupt and
                                                                reset vectors

                                                 NOTE:  Programming tools are available from Motorola. Contact a local Motorola
                                                        representative for more information.

                                                        A security feature1 prevents viewing of the FLASH contents.

                                                        1. No security feature is absolutely secure. However, Motorola's strategy is to make reading or
                                                        copying the FLASH difficult for unauthorized users.

                                 Technical Data                                                MC68HC908MR8 -- Rev 4.0
                                 56
                                                                           FLASH Memory        MOTOROLA

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                                                                                                                  Introduction

                                 4.2.2 FLASH Control Register

                                                                The FLASH control register (FLCR) controls the FLASH program, erase,
                                                                and read operations.

                                    Ad- $FE08
                                 dress:

                                                                  Bit 7  6  5             4  3   2           1  Bit 0
                                                                                                                PGM
                                 Read: 0                                 0  0             0
                                                                                                                  0
                                                                                             HVEN MASS ERASE

                                                          Write:

Freescale Semiconductor, Inc...  Reset: 0                                0  0             0  0   0           0

                                                                         = Unimplemented

                                                                  Figure 4-1. FLASH Control Register (FLCR)

                                 HVEN -- High-Voltage Enable Bit

                                    This read/write bit enables the charge pump to drive high voltages for
                                    program and erase operations in the array. HVEN can be set only if
                                    either PGM = 1 or ERASE = 1 and the proper sequence for
                                    program/margin read or erase is followed.

                                        1 = High voltage enabled to array and charge pump on
                                        0 = High voltage disabled to array and charge pump off

                                 MASS -- Mass Erase Control Bit

                                    This read/write bit configures the memory for mass erase operation.
                                        1 = Mass erase operation selected
                                        0 = Mass erase operation unselected

                                 ERASE -- Erase Control Bit

                                    This read/write bit configures the memory for erase operation.
                                    ERASE is interlocked with the PGM bit such that both bits cannot be
                                    set at the same time.

                                        1 = Erase operation selected
                                        0 = Erase operation unselected

                                 MC68HC908MR8 -- Rev 4.0                     FLASH Memory                    Technical Data
                                 MOTOROLA                                                                                    57
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                                                        Freescale Semiconductor, Inc.

                                 FLASH Memory

                                                        PGM -- Program Control Bit

                                                           This read/write bit configures the memory for program operation.
                                                           PGM is interlocked with the ERASE bit such that both bits cannot be
                                                           set at the same time.

                                                               1 = Program operation selected
                                                               0 = Program operation unselected

                                 4.2.3 FLASH Page Erase Operation

Freescale Semiconductor, Inc...                         Use this step-by-step procedure to erase a page (64 bytes) of FLASH
                                                        memory to read as logic 1:

                                                         1. Set the ERASE bit and clear the MASS bit in the FLASH control
                                                              register.

                                                         2. Read the FLASH block protect register.

                                                         3. Write to any FLASH address with any data within the page
                                                              address range desired.

                                                         4. Wait for a time, tNVS (minimum of 10 s).
                                                         5. Set the HVEN bit.

                                                         6. Wait for a time, tErase (minimum of 1 ms).
                                                         7. Clear the ERASE bit.

                                                         8. Wait for a time, tNVH (minimum of 5 s).
                                                         9. Clear the HVEN bit.

                                                        10. After a time, tRCV (typically 1 s), the memory can be accessed in
                                                              read mode again.

                                                 NOTE:  While these operations must be performed in the order shown, other

                                                        unrelated operations may occur between the steps. Do not exceed tNVH
                                                        maximum. See 21.7 Memory Characteristics.

                                 Technical Data                                                MC68HC908MR8 -- Rev 4.0
                                 58
                                                                           FLASH Memory        MOTOROLA

                                                        For More Information On This Product,
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                                                          Freescale Semiconductor, Inc.

                                                                                                 FLASH Memory
                                                                                                      Introduction

                                 4.2.4 FLASH Mass Erase Operation

                                        Use this step-by-step procedure to erase the entire FLASH memory to
                                        read as logic 1:

Freescale Semiconductor, Inc...                            1. Set the ERASE bit and the MASS bit in the FLASH control register.

                                                           2. Read the block protect register.

                                                           3. Write to any FLASH address with any data within the page
                                                                address range desired.

                                                           4. Wait for a time, tNVS (minimum of 10 s).
                                                           5. Set the HVEN bit.

                                                           6. Wait for a time, tErase (minimum of 4 ms).
                                                           7. Clear the ERASE bit.
                                                           8. Wait for a time, tNVHL (minimum of 100 s).
                                                           9. Clear the HVEN bit.
                                                          10. After a time, tRCV (typically 1 s), the memory can be accessed in

                                                                read mode again.

                                 NOTE:  Programming and erasing of FLASH locations cannot be performed by
                                        code being executed from the FLASH memory. While these operations
                                        must be performed in the order shown, other unrelated operations may
                                        occur between the steps. Do not exceed tNVH maximum. See 21.7
                                        Memory Characteristics.

                                 4.2.5 FLASH Program/Read Operation

                                                                Programming of the FLASH memory is done on a row basis. A row
                                                                consists of 32 consecutive bytes starting from address $XX00, $XX20,
                                                                $XX40, and $XX80.

                                                                Use this step-by-step procedure to program a row of FLASH memory:

                                                                   1. Set the PGM bit in the FLASH control register. This configures the
                                                                         memory for program operation and enables the latching of
                                                                         address and data programming.

                                                                   2. Read the block protect register.
                                                                   3. Write to any FLASH address with any data within the page

                                 MC68HC908MR8 -- Rev 4.0                     FLASH Memory        Technical Data
                                 MOTOROLA                                                                        59
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                                 FLASH Memory

Freescale Semiconductor, Inc...                               address range desired.
                                                         4. Wait for a time, tNVS (minimum of 10 s).
                                                         5. Set the HVEN bit.
                                                         6. Wait for a time, tPGS (minimum of 5 s).
                                                         7. Write data to the FLASH address to be programmed.
                                                         8. Wait for a time, tPROG (minimum of 30 s).
                                                         9. Repeat step 7 and step 8 until all the bytes within the row are

                                                              programmed.

                                                        10. Clear the PGM bit.
                                                        11. Wait for a time, tNVH (minimum of 5 s).
                                                        12. Clear the HVEN bit.
                                                        13. After a time, tRCV (typically 1 s), the memory can be accessed in

                                                              read mode again.

                                                 NOTE:  The time between each FLASH address change, or the time between
                                                        the last FLASH address programmed to clear the PGM bit, must not
                                                        exceed the maximum programming time, tPROG.

                                                        Programming and erasing of FLASH locations cannot be performed by
                                                        code being executed from the FLASH memory. While these operations
                                                        must be performed in the order shown, other unrelated operations may
                                                        occur between the steps. Do not exceed tPROG maximum. See 21.7
                                                        Memory Characteristics.

                                 4.3 FLASH Programming Algorithm

                                                                Refer to Figure 4-2 for an algorithm for programming a row (32 bytes) of
                                                                FLASH memory.

                                 Technical Data                                                MC68HC908MR8 -- Rev 4.0
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                                                                                                                                                  FLASH Memory
                                                                                                                             FLASH Programming Algorithm

                                 Note:                                                       PROGRAM FLASH
                                   This page program algorithm assumes the rows to be
                                   programmed are initially erased.                             SET PGM BIT

Freescale Semiconductor, Inc...                                                             READ FLASH BLOCK
                                                                                           PROTECT REGISTER
                                                                                           WRITE ANY DATA TO

                                                                                              SELECTED PAGE

                                                                                           WAIT FOR A TIME, tNVS
                                                                                                SET HVEN BIT

                                                                                           WAIT FOR A TIME, tPGS

                                                                                             WRITE DATA TO THE FLASH
                                                                                           ADDRESS TO BE PROGRAMMED

                                                                                                WAIT FOR A TIME, tPROG

                                                                                       NO        COMPLETED

                                                                                           PROGRAMMING

                                                                                                 THIS ROW?

                                                                                             YES
                                                                                           CLEAR PGM BIT

                                                                                           WAIT FOR A TIME, tPROG

                                 Note:                                                            CLEAR HVEN BIT
                                   The time between each address change, or the time
                                   between the last FLASH address programmed to clear       WAIT FOR A TIME, TPROG
                                   the PGM bit, must not exceed the maximum
                                   programming time, tPROG.                                PROGRAMMING OPERATION
                                                                                                     COMPLETE

                                                          Figure 4-2. FLASH Programming Algorithm

                                 MC68HC908MR8 -- Rev 4.0                     FLASH Memory                               Technical Data
                                 MOTOROLA                                                                                               61
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                                 FLASH Memory

                                 4.3.1 FLASH Block Protection

                                                        Due to the ability of the on-board charge pump to erase and program the
                                                        FLASH memory in the target application, provision is made for protecting
                                                        blocks of memory from unintentional erase or program operations due to
                                                        system malfunction. This protection is done by using a FLASH protection
                                                        register (FLBPR).

Freescale Semiconductor, Inc...                         The FLBPR determines the range of the FLASH memory which is to be
                                                        protected. The range of the protected area starts from a location defined
                                                        by FLBPR and ends at the bottom of the FLASH memory ($FFFF). When
                                                        the memory is protected, the HVEN bit cannot be set in either erase or
                                                        program operations.

                                                 NOTE:  In performing a program erase operation, the FLASH block protect
                                                        register must be read after setting the PGM or ERASE bit and before
                                                        asserting the HVEN bit.

                                                        When the block protect register is erased (all 1s), the entire memory is
                                                        accessible for program and erase. When bits within the register are
                                                        programmed (set to 0), they lock blocks of memory address ranges as
                                                        shown in 4.3.2 FLASH Block Protect Register. Once the block protect
                                                        register is programmed with value other than $FF, any erase or program
                                                        of the block protect register or the protected pages will be prohibited. The
                                                        block protect register itself can be erased or programmed only with an
                                                        external voltage VHI present on the IRQ pin. The presence of VHI on the
                                                        IRQ pin also allows entry into monitor mode out of reset. Therefore, the
                                                        ability to change the block protect register is voltage dependent and can
                                                        occur in either user or monitor modes.

                                 Technical Data                                                MC68HC908MR8 -- Rev 4.0
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                                                                                                                             FLASH Programming Algorithm

                                 4.3.2 FLASH Block Protect Register

                                                                The block protect register (FLBPR) is implemented as a byte within the
                                                                FLASH memory, and therefore can only be written during a
                                                                programming sequence of the FLASH memory. The value in this register
                                                                determines the starting location of the protected range within the FLASH
                                                                memory.

                                    Ad- $FF7E
                                 dress:

Freescale Semiconductor, Inc...                           Bit 7  6     5     4     3             2     1     Bit 0

                                 Read:                           BPR6  BPR5  BPR4  BPR3          BPR2  BPR1  BPR0
                                            BPR7

                                 Write:

                                 Reset: U                        U     U     U     U             U     U     U

                                                          U= Unaffected by reset. Initial value from factory is 1.
                                                          Write to this register by a programming sequence to the FLASH memory.

                                                          Figure 4-3. FLASH Block Protect Register (FLBPR)

                                 BPR[7:0] -- Block Protect Register Bits

                                    These eight bits represent bits [13:6] of a 16-bit memory address.
                                    Bits[15:14] are logical 1s and bits [5:0] are logic 0s.

                                    The resultant 16-bit address is used for specifying the start address
                                    of the FLASH memory for block protection. The FLASH is protected
                                    from this start address to the end of FLASH memory at $FFFF. With
                                    this mechanism, the protect start address can be $XX00, $XX40,
                                    $XX80, and $XXC0 (64-byte page boundaries) within the FLASH
                                    memory.

                                 MC68HC908MR8 -- Rev 4.0                     FLASH Memory              Technical Data
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                                 FLASH Memory

                                                                                       16-BIT MEMORY ADDRESS

                                                        START ADDRESS OF               FLBPR VALUE   000000
                                                                            FLASH 1 1

                                                            BLOCK PROTECT

                                                          Figure 4-4. FLASH Block Protect Address

                                                        $80 = The entire FLASH memory is protected.

                                                        $81 = Protected range: $E040$FFFF

                                                        $82 = Protected range: $E080$FFFF

                                                            

Freescale Semiconductor, Inc...                         $FE = Protected range: $FF80$FFFF

                                                        $FF = Entire FLASH memory is not protected.

                                                        If all bits are erased, then all of the memory is available for erase and

                                                        program. The presence of a voltage VHI on the IRQ pin will bypass the
                                                        block protection so that all of the memory, including the block protect

                                                        register, is open for program and erase operations.

                                 4.3.3 Low-Power Modes

                                                                The WAIT and STOP instructions will place the MCU in a low power-
                                                                consumption standby mode.

                                 4.3.3.1 Wait Mode

                                                        Putting the MCU into wait mode while the FLASH is in read mode does
                                                        not affect the operation of the FLASH memory directly, but there will not
                                                        be any memory activity since the CPU is inactive.

                                                        The WAIT instruction should never be executed while performing a
                                                        program or erase operation on the FLASH. When the MCU is put into
                                                        wait mode, the charge pump for the FLASH is disabled so that either a
                                                        program or erase operation will not continue. If the memory is in either
                                                        program mode (PGM = 1, HVEN = 1) or erase mode (ERASE = 1,
                                                        HVEN = 1), then it will remain in that mode during wait.

                                                 NOTE:  Exiting from wait must now be done with a reset rather than an interrupt
                                                        because if exiting wait with an interrupt, the memory will not be in read
                                                        mode and the interrupt vector cannot be read from the memory.

                                 Technical Data                                                MC68HC908MR8 -- Rev 4.0
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                                 4.3.3.2 Stop Mode

                                                    If the FLASH is in read mode, when the MCU is put into stop mode, the
                                                    FLASH will be put into low-power standby mode.

                                                    The STOP instruction should never be executed while performing a
                                                    program or erase operation on the FLASH. Otherwise the operation will
                                                    be discontinued and the FLASH will be in standby mode.

                                 NOTE:              Standby mode is the power-saving mode of the FLASH module, in which
                                                    all internal control signals to the FLASH are inactive and the current
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                                 Technical Data -- MC68HC908MR8

                                                     Section 5. Configuration Register (CONFIG)

                                 5.1 Contents

Freescale Semiconductor, Inc...                5.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
                                               5.3 CONFIG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
                                               5.4 CONFIG Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

                                 5.2 Introduction

                                                                This section describes the configuration register (CONFIG).
                                                                The CONFIG registers contain bits that configure these options:

                                                                     Resets caused by the low-voltage inhibit (LVI) module
                                                                     Power to the LVI module
                                                                     Computer operating properly (COP) module
                                                                     Top-side pulse-width modulator (PWM) polarity
                                                                     Bottom-side PWM polarity
                                                                     Edge-aligned versus center-aligned PWMs
                                                                     Six independent PWMs versus three complementary PWM pairs
                                                                     STOP instruction enable

                                 MC68HC908MR8 -- Rev 4.0          Configuration Register (CONFIG)  Technical Data
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                                 Configuration Register (CONFIG)

                                 5.3 CONFIG

                                                        The configuration register (CONFIG) is a write-once register. Once the
                                                        register is written, further writes will have no effect until a reset occurs.

                                 5.4 CONFIG Bits

                                                 NOTE:  If the LVI module and the LVI reset signal are enabled, a reset occurs
                                                        when VDD falls to a voltage, LVITRIPF, and remains at or below that level
Freescale Semiconductor, Inc...                         for at least nine consecutive central processor unit (CPU) cycles. Once
                                                        an LVI reset occurs, the microcontroller unit (MCU) remains in reset until
                                                        VDD rises to a voltage, LVITRIPR.

                                                        Address: $001F           6     5   4  3            2    1  Bit 0
                                                                        Bit 7
                                                                               BOT-  TOP-  INDEP LVIRST  LVIP-  STOPE COPD
                                                           Read:               NEG   NEG                  WR
                                                                       EDGE
                                                                               0     0     0  1             1   0  0
                                                            Write:
                                                            Reset
                                                           states:
                                                        CONFIG 0

                                                                               Figure 5-1. CONFIG Register

                                                        EDGE -- Edge-Align Enable Bit

                                                           EDGE determines if the motor control PWM will operate in
                                                           edge-aligned mode or center-aligned mode. See Section 9.
                                                           Pulse-Width Modulator for Motor Control (PWMMC).

                                                               1 = Edge-aligned mode enabled
                                                               0 = Center-aligned mode enabled

                                                        BOTNEG -- Bottom-Side PWM Polarity Bit

                                                           BOTNEG determines if the bottom-side PWMs will have positive or
                                                           negative polarity. See Section 9. Pulse-Width Modulator for Motor
                                                           Control (PWMMC).

                                                               1 = Negative polarity
                                                               0 = Positive polarity

                                 Technical Data                                                          MC68HC908MR8 -- Rev 4.0
                                 68
                                                                Configuration Register (CONFIG)                    MOTOROLA

                                                        For More Information On This Product,
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Freescale Semiconductor, Inc...     Freescale Semiconductor, Inc.

                                                                                                       Configuration Register (CONFIG)
                                                                                                                                  CONFIG Bits

                                 TOPNEG -- Top-Side PWM Polarity Bit
                                    TOPNEG determines if the top-side PWMs will have positive or
                                    negative polarity. See Section 9. Pulse-Width Modulator for Motor
                                    Control (PWMMC).
                                        1 = Negative polarity
                                        0 = Positive polarity

                                 INDEP -- Independent Mode Enable Bit
                                    INDEP determines if the motor control PWMs will be six independent
                                    PWMs or three complementary PWM pairs. See Section 9.
                                    Pulse-Width Modulator for Motor Control (PWMMC).
                                        1 = Six independent PWMs
                                        0 = Three complementary PWM pairs

                                 LVIPWR -- LVI Power Enable Bit
                                    LVIPWR enables the LVI module. See Section 17. Low-Voltage
                                    Inhibit (LVI).
                                        1 = LVI module power enabled
                                        0 = LVI module power disabled

                                 LVIRST -- LVI Reset Enable Bit
                                    LVIRST enables the reset signal from the LVI module. See
                                    Section 17. Low-Voltage Inhibit (LVI).
                                        1 = LVI module resets enabled
                                        0 = LVI module resets disabled

                                 STOPE -- STOP Enable Bit
                                    STOPE enables the STOP instruction. See Section 6. Central
                                    Processor Unit (CPU).
                                        1 = STOP instruction is enabled.
                                        0 = STOP instruction is disabled and executes as an illegal
                                             instruction.

                                 COPD -- COP Disable Bit
                                    COPD disables the COP module. See Section 15. Computer
                                    Operating Properly (COP).
                                        1 = COP module disabled
                                        0 = COP module enabled

                                 MC68HC908MR8 -- Rev 4.0          Configuration Register (CONFIG)  Technical Data
                                 MOTOROLA                                                                          69
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                                 Configuration Register (CONFIG)

Freescale Semiconductor, Inc...

                                 Technical Data                                                 MC68HC908MR8 -- Rev 4.0
                                 70
                                                         Configuration Register (CONFIG)        MOTOROLA

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                                 Technical Data -- MC68HC908MR8

                                                          Section 6. Central Processor Unit (CPU)

                                 6.1 Contents

Freescale Semiconductor, Inc...                6.2 Introduction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

                                               6.3 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

                                               6.4 CPU Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72
                                               6.4.1 Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
                                               6.4.2 Index Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
                                               6.4.3 Stack Pointer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
                                               6.4.4 Program Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
                                               6.4.5 Condition Code Register . . . . . . . . . . . . . . . . . . . . . . . . . . 76

                                               6.5 Arithmetic/Logic Unit (ALU). . . . . . . . . . . . . . . . . . . . . . . . . . 78

                                               6.6 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
                                               6.6.1 Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
                                               6.6.2 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

                                               6.7 Instruction Set Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

                                               6.8 Opcode Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

                                 6.2 Introduction

                                                                This section describes the central processor unit (CPU08, version A).
                                                                The M68HC08 CPU is an enhanced and fully object-code-compatible
                                                                version of the M68HC05 CPU. The CPU08 Reference Manual, Motorola
                                                                document number CPU08RM/AD, contains a description of the CPU
                                                                instruction set, addressing modes, and architecture.

                                 MC68HC908MR8 -- Rev 4.0            Central Processor Unit (CPU)  Technical Data
                                 MOTOROLA                                                                         71
                                                          For More Information On This Product,
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                                                                 Freescale Semiconductor, Inc.
                                 Central Processor Unit (CPU)

                                 6.3 Features

Freescale Semiconductor, Inc...                  Features of the CPU include:
                                                    Fully upward, object-code compatibility with M68HC05 family
                                                    16-bit stack pointer with stack manipulation instructions
                                                    16-bit index register with X-register manipulation instructions
                                                    8-MHz CPU internal bus frequency
                                                    64-Kbyte program/data memory space
                                                    Sixteen addressing modes
                                                    Memory-to-memory data moves without using the accumulator
                                                    Fast 8-bit by 8-bit multiply and 16-bit by 8-bit divide instructions
                                                    Enhanced binary-coded decimal (BCD) data handling
                                                    Modular architecture with expandable internal bus definition for
                                                         extension of addressing range beyond 64 Kbytes
                                                    Low-power stop and wait modes

                                 6.4 CPU Registers

                                                                Figure 6-1 shows the five CPU registers. CPU registers are not part of
                                                                the memory map.

                                                                  7     0

                                                                           ACCUMULATOR (A)

                                                 15                     0
                                                               H
                                                                     X     INDEX REGISTER (H:X)
                                                 15
                                                                        0
                                                 15                          STACK POINTER (SP)

                                                                        0
                                                                             PROGRAM COUNTER (PC)

                                                                  7     0

                                                                  V 1 1 H I N Z C CONDITION CODE REGISTER (CCR)

                                                                           CARRY/BORROW FLAG
                                                                           ZERO FLAG
                                                                           NEGATIVE FLAG
                                                                           INTERRUPT MASK
                                                                           HALF-CARRY FLAG
                                                                           TWO'S COMPLEMENT OVERFLOW FLAG

                                                                  Figure 6-1. CPU Registers

                                 Technical Data                                                 MC68HC908MR8 -- Rev 4.0
                                 72
                                                           Central Processor Unit (CPU)            MOTOROLA

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                                                                                                                                                    CPU Registers

                                 6.4.1 Accumulator

                                                                The accumulator is a general-purpose 8-bit register. The CPU uses the
                                                                accumulator to hold operands and the results of arithmetic/logic
                                                                operations.

                                                               Bit 7     6      5     4     3                    2        1     Bit 0

Freescale Semiconductor, Inc...  Read:                                                      Unaffected by reset

                                 Write:                                      Figure 6-2. Accumulator (A)

                                    Re-
                                    set:

                                 6.4.2 Index Register

                                                                The 16-bit index register allows indexed addressing of a 64-Kbyte
                                                                memory space. H is the upper byte of the index register, and X is the
                                                                lower byte. H:X is the concatenated 16-bit index register.

                                                                In the indexed addressing modes, the CPU uses the contents of the
                                                                index register to determine the conditional address of the operand.

                                                          Bit                                                                      Bit

                                                          15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

                                 Read:

                                 Write:

                                 Re-                      0    0      0  0   0  0  0  0  X  X     X                 X  X     X  X  X
                                 set:

                                                          X = Indeterminate

                                                                         Figure 6-3. Index Register (H:X)

                                 The index register can serve also as a temporary data storage location.

                                 MC68HC908MR8 -- Rev 4.0            Central Processor Unit (CPU)                          Technical Data
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Freescale Semiconductor, Inc...  6.4.3 Stack Pointer

                                                                The stack pointer (SP) is a 16-bit register that contains the address of
                                                                the next location on the stack. During a reset, the stack pointer is preset
                                                                to $00FF. The reset stack pointer (RSP) instruction sets the least
                                                                significant byte to $FF and does not affect the most significant byte. The
                                                                stack pointer decrements as data is pushed onto the stack and
                                                                increments as data is pulled from the stack.

                                                                In the stack pointer 8-bit offset and 16-bit offset addressing modes, the
                                                                stack pointer can function as an index register to access data on the
                                                                stack. The CPU uses the contents of the stack pointer to determine the
                                                                conditional address of the operand.

                                                                Bit                                                    Bit

                                                                15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

                                                        Read:

                                                        Write:

                                                        Re-     0    0  0  0  0  0  0  0  1  1  1          1  1  1  1  1
                                                        set:

                                                                           Figure 6-4. Stack Pointer (SP)

                                                 NOTE:  The location of the stack is arbitrary and may be relocated anywhere in
                                                        RAM. Moving the SP out of page zero ($0000 to $00FF) frees direct
                                                        address (page zero) space. For correct operation, the stack pointer must
                                                        point only to RAM locations.

                                 Technical Data                                                 MC68HC908MR8 -- Rev 4.0
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Freescale Semiconductor, Inc...  6.4.4 Program Counter

                                                                The program counter (PC) is a 16-bit register that contains the address
                                                                of the next instruction or operand to be fetched.

                                                                Normally, the program counter automatically increments to the next
                                                                sequential memory location every time an instruction or operand is
                                                                fetched. Jump, branch, and interrupt operations load the program
                                                                counter with an address other than that of the next sequential location.

                                                                During reset, the program counter is loaded with the reset vector
                                                                address located at $FFFE and $FFFF. The vector address is the
                                                                address of the first instruction to be executed after exiting the reset state.

                                                                  Bit                                           Bit

                                                                  15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

                                                          Read:

                                                          Write:

                                                          Re-          Loaded with vector from $FFFE and $FFFF
                                                          set:

                                                                       Figure 6-5. Program Counter (PC)

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                                 Central Processor Unit (CPU)

                                 6.4.5 Condition Code Register

                                                                The 8-bit condition code register (CCR) contains the interrupt mask and
                                                                five flags that indicate the results of the instruction just executed. Bit 6
                                                                and bit 5 are set permanently to logic 1. The functions of the condition
                                                                code register are described here.

                                                         Bit 7  6           5  4  3             2          1  Bit 0

                                                 Read

                                                 :V             1           1  H  I             N          Z  C

Freescale Semiconductor, Inc...                  Write:

                                                 Re-     X      1           1  X  1             X          X  X
                                                 set:

                                                         X = Indeterminate

                                                                Figure 6-6. Condition Code Register (CCR)

                                                 V -- Overflow Flag

                                                    The CPU sets the overflow flag when a two's complement overflow
                                                    occurs. The signed branch instructions BGT, BGE, BLE, and BLT use
                                                    the overflow flag.

                                                        1 = Overflow
                                                        0 = No overflow

                                                 H -- Half-Carry Flag

                                                    The CPU sets the half-carry flag when a carry occurs between
                                                    accumulator bits 3 and 4 during an add without carry (ADD) or add
                                                    with carry (ADC) operation. The half-carry flag is required for
                                                    binary-coded decimal (BCD) arithmetic operations. The DAA
                                                    instruction uses the states of the H and C flags to determine the
                                                    appropriate correction factor.

                                                        1 = Carry between bits 3 and 4
                                                        0 = No carry between bits 3 and 4

                                                 I -- Interrupt Mask

                                                    When the interrupt mask is set, all maskable CPU interrupts are
                                                    disabled. CPU interrupts are enabled when the interrupt mask is
                                                    cleared. When a CPU interrupt occurs, the interrupt mask is set
                                                    automatically after the CPU registers are saved on the stack, but
                                                    before the interrupt vector is fetched.

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                                                          1 = Interrupts disabled
                                                          0 = Interrupts enabled

                                 NOTE:  To maintain M6805 compatibility, the upper byte of the index register (H)
                                        is not stacked automatically. If the interrupt service routine modifies H,
                                        then the user must stack and unstack H using the PSHH and PULH
                                        instructions.

                                                          After the I bit is cleared, the highest-priority interrupt request is
                                                          serviced first.

Freescale Semiconductor, Inc...            A return-from-interrupt (RTI) instruction pulls the CPU registers from
                                           the stack and restores the interrupt mask from the stack. After any
                                           reset, the interrupt mask is set and can be cleared only by the clear
                                           interrupt mask software instruction (CLI).

                                        N -- Negative Flag

                                           The CPU sets the negative flag when an arithmetic operation, logic
                                           operation, or data manipulation produces a negative result, setting
                                           bit 7 of the result.

                                               1 = Negative result
                                               0 = Non-negative result

                                        Z -- Zero Flag

                                           The CPU sets the zero flag when an arithmetic operation, logic
                                           operation, or data manipulation produces a result of $00.

                                               1 = Zero result
                                               0 = Non-zero result

                                        C -- Carry/Borrow Flag

                                           The CPU sets the carry/borrow flag when an addition operation
                                           produces a carry out of bit 7 of the accumulator or when a subtraction
                                           operation requires a borrow. Some instructions -- such as bit test and
                                           branch, shift, and rotate -- also clear or set the carry/borrow flag.

                                               1 = Carry out of bit 7
                                               0 = No carry out of bit 7

                                 MC68HC908MR8 -- Rev 4.0            Central Processor Unit (CPU)  Technical Data
                                 MOTOROLA                                                                         77
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                                 Central Processor Unit (CPU)

                                 6.5 Arithmetic/Logic Unit (ALU)

                                                                The ALU performs the arithmetic and logic operations defined by the
                                                                instruction set.

                                                                Refer to the CPU08 Reference Manual, Motorola document number
                                                                CPU08RM/AD, for a description of the instructions and addressing
                                                                modes and more detail about CPU architecture.

Freescale Semiconductor, Inc...  6.6 Low-Power Modes

                                                                The WAIT and STOP instructions put the MCU in low power-consumption
                                                                standby modes.

                                 6.6.1 Wait Mode

                                                  The WAIT instruction:

                                                      Clears the interrupt mask (I bit) in the condition code register,
                                                          enabling interrupts. After exit from wait mode by interrupt, the I bit
                                                          remains clear. After exit by reset, the I bit is set.

                                                      Disables the CPU clock

                                 6.6.2 Stop Mode

                                                  The STOP instruction:

                                                      Clears the interrupt mask (I bit) in the condition code register,
                                                          enabling external interrupts. After exit from stop mode by external
                                                          interrupt, the I bit remains clear. After exit by reset, the I bit is set.

                                                      Disables the CPU clock

                                                  After exiting stop mode, the CPU clock begins running after the oscillator
                                                  stabilization delay.

                                 Technical Data                                                 MC68HC908MR8 -- Rev 4.0
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                                                            Central Processor Unit (CPU)        MOTOROLA

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                                                                                               Central Processor Unit (CPU)
                                                                                                      Instruction Set Summary

6.7 Instruction Set Summary

                               Table 6-1 provides a summary of the M68HC08 instruction set.

             Table 6-1. Instruction Set Summary (Sheet 1 of 8)

Freescale Semiconductor, Inc...Source                                              Effect on CCR
                                                                                                                                                         AddressForm
                                                                                                                                                             ModeOperationDescriptionVH I NZC
                                                                                                                                                                     OpcodeADC #oprA  (A) + (M) + (C)
                                                                                                                                                                             OperandADC oprAdd with CarryIMMA9 ii2
                                                                                                                                                                                    CyclesADC opr
ADC opr,X    Add without Carry                                                                       DIR  B9 dd 3
ADC opr,X    Add Immediate Value (Signed) to SP
ADC ,X       Add Immediate Value (Signed) to H:X                                                     EXT  C9 hh ll 4
ADC opr,SP   Logical AND
ADC opr,SP                                                                                          IX2  D9 ee ff 4
             Arithmetic Shift Left                                                                   IX1
ADD #opr     (Same as LSL)                                                                                E9 ff                                                                           3
ADD opr
ADD opr      Arithmetic Shift Right                                                                  IX   F9                                                                              2
ADD opr,X    Branch if Carry Bit Clear
ADD opr,X                                                                                            SP1  9EE9 ff                                                                         4
ADD ,X
ADD opr,SP                                                                                           SP2  9ED9 ee ff 5
ADD opr,SP
                                                                                                     IMM  AB ii                                                                           2
AIS #opr
                                                                                                     DIR  BB dd 3
AIX #opr
                                                                                                     EXT  CB hh ll 4
AND #opr
AND opr                                                A  (A) + (M)                                 IX2  DB ee ff 4
AND opr                                                                                              IX1
AND opr,X                                         SP  (SP) + (16 M)                                     EB ff                                                                           3
AND opr,X                                         H:X  (H:X) + (16 M)
AND ,X                                                                                               IX   FB                                                                              2
AND opr,SP                                             A  (A) & (M)
AND opr,SP                                                                                           SP1  9EEB ff                                                                         4

ASL opr                                                                                              SP2  9EDB ee ff 5
ASLA
ASLX                                                                            IMM           A7 ii                                                                           2
ASL opr,X
ASL ,X                                                                           IMM           AF ii                                                                           2
ASL opr,SP
                                                                                                     IMM  A4 ii                                                                           2
ASR opr
ASRA                                                                                                 DIR  B4 dd 3
ASRX
ASR opr,X                                                                                            EXT  C4 hh ll 4
ASR opr,X
ASR opr,SP                                                                      0                 IX2  D4 ee ff 4
                                                                                                     IX1
BCC rel                                                                                                   E4 ff                                                                           3

                                                                                                     IX   F4                                                                              2

                                                                                                     SP1  9EE4 ff                                                                         4

                                                                                                     SP2  9ED4 ee ff 5

                                                                                                     DIR  38 dd 4

                                                                                                     INH  48                                                                              1

                                                  C                  0                             INH  58                                                                              1
                                                         b7  b0                                      IX1
                                                                                                          68 ff                                                                           4

                                                                                                     IX   78                                                                              3

                                                                                                     SP1  9E68 ff                                                                         5

                                                                                                     DIR  37 dd 4

                                                                                                     INH  47                                                                              1

                                                                         C                         INH  57                                                                              1
                                                                                                     IX1
                                                  b7         b0                                           67 ff                                                                           4

                                                                                                     IX   77                                                                              3

                                                                                                     SP1  9E67 ff                                                                         5

                                                  PC  (PC) + 2 + rel ? (C) = 0   REL           24 rr 3

MC68HC908MR8 -- Rev 4.0            Central Processor Unit (CPU)                                           Technical Data
MOTOROLA                                                                                                                  79
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                                Freescale Semiconductor, Inc.
Central Processor Unit (CPU)

                Table 6-1. Instruction Set Summary (Sheet 2 of 8)

Freescale Semiconductor, Inc...Source                                                      Effect on CCR
                                                                                                                                                         AddressForm
                                                                                                                                                             ModeOperationDescriptionVH I NZC
                                                                                                                                                                     OpcodeBCLR n, opr
                                                                                                                                                                             OperandClear Bit n in MMn  0DIR (b0) 11 dd 4
                                                                                                                                                                                    CyclesBCS relPC  (PC) + 2 + rel ? (C) = 1
BEQ rel      Branch if Carry Bit Set (Same as BLO)  PC  (PC) + 2 + rel ? (Z) = 1                             DIR (b1) 13 dd 4
             Branch if Equal
BGE opr      Branch if Greater Than or Equal To                                                              DIR (b2) 15 dd 4
             (Signed Operands)
BGT opr      Branch if Greater Than                                                                    DIR (b3)  17 dd                                                              4
             (Signed Operands)                                                                               DIR (b4)  19 dd                                                              4
BHCC rel     Branch if Half Carry Bit Clear
BHCS rel     Branch if Half Carry Bit Set                                                                    DIR (b5) 1B dd 4
BHI rel      Branch if Higher
             Branch if Higher or Same                                                                        DIR (b6) 1D dd 4
BHS rel      (Same as BCC)
             Branch if IRQ Pin High                                                                          DIR (b7) 1F dd 4
BIH rel      Branch if IRQ Pin Low
BIL rel                                                                                  REL                25 rr                                                              3
BIT #opr     Bit Test
BIT opr                                                                                  REL                27 rr                                                              3
BIT opr      Branch if Less Than or Equal To
BIT opr,X    (Signed Operands)                      PC  (PC) + 2 + rel ? (N V) = 0 REL                   90 rr                                                              3
BIT opr,X    Branch if Lower (Same as BCS)
BIT ,X       Branch if Lower or Same                PC  (PC) + 2 + rel ? (Z) | (N V) = 0 REL             92 rr 3
BIT opr,SP   Branch if Less Than (Signed Operands)
BIT opr,SP   Branch if Interrupt Mask Clear           PC  (PC) + 2 + rel ? (H) = 0       REL                28 rr 3
             Branch if Minus                          PC  (PC) + 2 + rel ? (H) = 1       REL                29 rr 3
BLE opr      Branch if Interrupt Mask Set           PC  (PC) + 2 + rel ? (C) | (Z) = 0   REL                22 rr 3

BLO rel                                             PC  (PC) + 2 + rel ? (C) = 0         REL                24 rr 3
BLS rel
BLT opr                                             PC  (PC) + 2 + rel ? IRQ = 1         REL                2F rr                                                              3
BMC rel                                             PC  (PC) + 2 + rel ? IRQ = 0
BMI rel                                                                                  REL                2E rr                                                              3
BMS rel                                                         (A) & (M)
                                                                                                             IMM       A5 ii                                                              2

                                                                                                             DIR       B5 dd 3

                                                                                                             EXT       C5 hh ll 4

                                                                                        0                 IX2       D5 ee ff 4
                                                                                                             IX1
                                                                                                                       E5 ff                                                              3

                                                                                                             IX        F5                                                                 2

                                                                                                             SP1       9EE5 ff                                                            4

                                                                                                             SP2       9ED5 ee ff 5

                                                    PC  (PC) + 2 + rel ? (Z) | (N V) = 1 REL             93 rr 3

                                                      PC  (PC) + 2 + rel ? (C) = 1       REL                25 rr 3
                                                    PC  (PC) + 2 + rel ? (C) | (Z) = 1   REL                23 rr 3
                                                    PC  (PC) + 2 + rel ? (N V) =1      REL                91 rr 3
                                                                                        REL                2C rr 3
                                                       PC  (PC) + 2 + rel ? (I) = 0      REL                2B rr 3
                                                      PC  (PC) + 2 + rel ? (N) = 1       REL                2D rr 3
                                                       PC  (PC) + 2 + rel ? (I) = 1

Technical Data                                                                                   MC68HC908MR8 -- Rev 4.0
80
                          Central Processor Unit (CPU)                                                                 MOTOROLA

                For More Information On This Product,
                            Go to: www.freescale.com
                                       Freescale Semiconductor, Inc.

                                                                                                             Central Processor Unit (CPU)
                                                                                                                    Instruction Set Summary

                                 Table 6-1. Instruction Set Summary (Sheet 3 of 8)

Freescale Semiconductor, Inc...SourceOperationDescription                            Effect on CCR
                                                                                                                                                         AddressFormVH I NZC
                                                                                                                                                             ModeBranch if Not Equal
                                                                                                                                                                     OpcodeBNE relBranch if PlusPC  (PC) + 2 + rel ? (Z) = 0 REL26 rr3
                                                                                                                                                                             OperandBPL relBranch Always
                                                                                                                                                                                    CyclesBRA relPC  (PC) + 2 + rel ? (N) = 0 REL2A rr3

                                              PC (PC) + 2 + rel                   REL             20 rr                                                                     3

                                                                                                      DIR (b0) 01 dd rr 5

                                                                                                      DIR (b1) 03 dd rr 5

                                                                                                      DIR (b2) 05 dd rr 5

BRCLR n,opr,rel Branch if Bit n in M Clear    PC  (PC) + 3 + rel ? (Mn) = 0                      DIR (b3)  07 dd rr                                                                  5
                                                                                                      DIR (b4)  09 dd rr                                                                  5

                                                                                                      DIR (b5) 0B dd rr 5

                                                                                                      DIR (b6) 0D dd rr 5

                                                                                                      DIR (b7) 0F dd rr 5

BRN rel          Branch Never                 PC  (PC) + 2                           REL             21 rr 3

                                                                                                      DIR (b0) 00 dd rr 5

                                                                                                      DIR (b1) 02 dd rr 5

                                                                                                      DIR (b2) 04 dd rr 5

BRSET n,opr,rel Branch if Bit n in M Set      PC  (PC) + 3 + rel ? (Mn) = 1                      DIR (b3)  06 dd rr                                                                  5
                                                                                                      DIR (b4)  08 dd rr                                                                  5

                                                                                                      DIR (b5) 0A dd rr 5

                                                                                                      DIR (b6) 0C dd rr 5

                                                                                                      DIR (b7) 0E dd rr 5

                                                                                                      DIR (b0) 10 dd 4

                                                                                                      DIR (b1) 12 dd 4

                                                                                                      DIR (b2) 14 dd 4

BSET n,opr       Set Bit n in M               Mn  1                                             DIR (b3)  16 dd                                                                     4
                                                                                                      DIR (b4)  18 dd                                                                     4

                                                                                                      DIR (b5) 1A dd 4

                                                                                                      DIR (b6) 1C dd 4

                                                                                                      DIR (b7) 1E dd 4

BSR rel          Branch to Subroutine         PC  (PC) + 2; push (PCL)               REL             AD rr 4
                                              SP  (SP) 1; push (PCH)

                                                     SP  (SP) 1
                                                    PC  (PC) + rel

CBEQ opr,rel                                  PC  (PC) + 3 + rel ? (A) (M) = $00                    DIR        31 dd rr 5
CBEQA #opr,rel                                PC  (PC) + 3 + rel ? (A) (M) = $00                               41 ii rr 4
CBEQX #opr,rel                                PC  (PC) + 3 + rel ? (X) (M) = $00                    IMM        51 ii rr 4
CBEQ opr,X+,rel                               PC  (PC) + 3 + rel ? (A) (M) = $00                               61 ff rr 5
CBEQ X+,rel      Compare and Branch if Equal  PC  (PC) + 2 + rel ? (A) (M) = $00              IMM        71 rr 4
CBEQ opr,SP,rel                               PC  (PC) + 4 + rel ? (A) (M) = $00                    IX1+      9E61 ff rr 6

                                                                                                      IX+

                                                                                                      SP1

CLC              Clear Carry Bit              C0                                     0 INH             98                                                                        1

CLI              Clear Interrupt Mask         I0                                     0 INH             9A                                                                        2

CLR opr                                       M  $00                                                     DIR    3F dd 3
                                              A  $00                                                     INH
CLRA                                          X  $00                                                     INH    4F                                                                        1
                                              H  $00                                0 0 1 INH
CLRX                                          M  $00                                                     IX1    5F                                                                        1
                                              M  $00                                                     IX
CLRH             Clear                        M  $00                                                     SP1    8C                                                                        1

CLR opr,X                                                                                                       6F ff                                                                     3

CLR ,X                                                                                                          7F                                                                        2

CLR opr,SP                                                                                                      9E6F ff                                                                   4

MC68HC908MR8 -- Rev 4.0                               Central Processor Unit (CPU)                              Technical Data
MOTOROLA                                                                                                                        81
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                                Freescale Semiconductor, Inc.
Central Processor Unit (CPU)

                            Table 6-1. Instruction Set Summary (Sheet 4 of 8)

Freescale Semiconductor, Inc...SourceOperation     Description                             Effect on CCR
                                                                                                                                                         AddressFormCompare A with MVH I NZC
                                                                                                                                                             Mode
                                                                                                                                                                     OpcodeCMP #oprComplement (One's Complement)IMMA1 ii2
                                                                                                                                                                             OperandCMP oprCompare H:X with M
                                                                                                                                                                                    CyclesCMP oprCompare X with MDIRB1 dd 3
CMP opr,X        Decimal Adjust A
CMP opr,X                                                                                                 EXT       C1 hh ll 4
CMP ,X
CMP opr,SP                                         (A) (M)                                            IX2       D1 ee ff 4
CMP opr,SP                                                                                                IX1
                                                                                                                    E1 ff                                                                 3
COM opr
COMA                                                                                                      IX        F1                                                                    2
COMX
COM opr,X                                                                                                 SP1       9EE1 ff                                                               4
COM ,X
COM opr,SP                                                                                                SP2       9ED1 ee ff 5

CPHX #opr                                          M  (M) = $FF (M)                                     DIR       33 dd 4
CPHX opr                                           A  (A) = $FF (M)
                                                   X  (X) = $FF (M)                                     INH       43                                                                    1
CPX #opr                                           M  (M) = $FF (M)
CPX opr                                            M  (M) = $FF (M)                     0          1  INH       53                                                                    1
CPX opr                                            M  (M) = $FF (M)                                     IX1
CPX ,X                                                                                                              63 ff                                                                 4
CPX opr,X
CPX opr,X                                                                                                 IX        73                                                                    3
CPX opr,SP
CPX opr,SP                                                                                                SP1       9E63 ff                                                               5

DAA                                                (H:X) (M:M + 1)                                    IMM       65 ii ii+1 3
                                                                                                          DIR       75 dd 4

                                                                                                          IMM       A3 ii                                                                 2

                                                                                                          DIR       B3 dd 3

                                                                                                          EXT       C3 hh ll 4

                                                   (X) (M)                                            IX2       D3 ee ff 4
                                                                                                          IX1
                                                                                                                    E3 ff                                                                 3

                                                                                                          IX        F3                                                                    2

                                                                                                          SP1       9EE3 ff                                                               4

                                                                                                          SP2       9ED3 ee ff 5

                                                   (A)10                                  U     INH              72                                                                    2

DBNZ opr,rel     Decrement and Branch if Not Zero  A  (A) 1 or M  (M) 1 or X (X) 1                       DIR   3B dd rr                                                             5
DBNZA rel                                             PC  (PC) + 3 + rel ? (result) 0                        INH   4B rr                                                                3
DBNZX rel                                             PC  (PC) + 2 + rel ? (result) 0    INH            5B rr                                                                3
DBNZ opr,X,rel                                        PC  (PC) + 2 + rel ? (result) 0                        IX1   6B ff rr                                                             5
DBNZ X,rel                                            PC  (PC) + 3 + rel ? (result) 0                        IX    7B rr                                                                4
DBNZ opr,SP,rel                                       PC  (PC) + 2 + rel ? (result) 0                        SP1  9E6B ff rr                                                            6
                                                      PC  (PC) + 4 + rel ? (result) 0

DEC opr                                            M  M) 1                                              DIR       3A dd 4
DECA                                               A  A) 1
DECX                                               X  (X) 1                                             INH       4A                                                                    1
DEC opr,X                                          M  (M) 1
DEC ,X           Decrement                         M  (M) 1                                          INH       5A                                                                    1
DEC opr,SP                                         M  (M) 1                                             IX1
                                                                                                                    6A ff                                                                 4

                                                                                                          IX        7A                                                                    3

                                                                                                          SP1       9E6A ff                                                               5

DIV              Divide                             A  (H:A)/(X)                              INH             52                                                                    7
                                                   H  Remainder

EOR #opr                                                                                                  IMM       A8 ii                                                                 2
EOR opr
EOR opr                                                                                                   DIR       B8 dd 3
EOR opr,X
EOR opr,X                                                                                                 EXT       C8 hh ll 4
EOR ,X
EOR opr,SP       Exclusive OR M with A             A  (A M)                             0            IX2       D8 ee ff 4
EOR opr,SP                                                                                                IX1
                                                                                                                    E8 ff                                                                 3

                                                                                                          IX        F8                                                                    2

                                                                                                          SP1       9EE8 ff                                                               4

                                                                                                          SP2       9ED8 ee ff 5

Technical Data                                                                                     MC68HC908MR8 -- Rev 4.0
82
                                                  Central Processor Unit (CPU)                                      MOTOROLA

                                        For More Information On This Product,
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                         Freescale Semiconductor, Inc.

                                                                                               Central Processor Unit (CPU)
                                                                                                      Instruction Set Summary

              Table 6-1. Instruction Set Summary (Sheet 5 of 8)

Freescale Semiconductor, Inc...Source                                                                                                                                                                                       Effect on CCR
                                                                                                                                                         AddressForm
                                                                                                                                                             ModeOperation                         Description           VH I NZC
                                                                                                                                                                     OpcodeINC oprIncrement        M  M) + 1
                                                                                                                                                                             OperandINCAJump       A  (A) + 1                                 DIR   3C dd 4
                                                                                                                                                                                    CyclesINCXJump to SubroutineX  X) + 1
INC opr,X                                                                                                                                                                                          M  (M) + 1                                 INH   4C       1
INC ,X        Load A from M                                                                                                                                                                        M  (M) + 1
INC opr,SP    Load H:X from M                                                                                                                                                                      M  (M) + 1                              INH   5C       1
              Load X from M                                                                                                                                                                   PC  Jump Address                                IX1
JMP opr                                                                                                                                                                                   PC  (PC) + n (n = 1, 2, or 3)                             6C ff    4
JMP opr       Logical Shift Left                                                                                                                                                           Push (PCL); SP  (SP) 1
JMP opr,X     (Same as ASL)                                                                                                                                                                Push (PCH); SP  (SP) 1                           IX    7C       3
JMP opr,X     Logical Shift Right                                                                                                                                                         PC  Unconditional Address
JMP ,X        Move                                                                                                                                                                                                                            SP1   9E6C ff  5
              Unsigned multiply                                                                                                                                                                      A  (M)
JSR opr                                                                                                                                                                                                                                       DIR   BC dd 2
JSR opr                                                                                                                                                                                          H:X  (M:M + 1)                               EXT
JSR opr,X                                                                                                                                                                                                                IX2            CC hh ll 3
JSR opr,X                                                                                                                                                                                            X  (M)                                   IX1
JSR ,X                                                                                                                                                                                                                                        IX    DC ee ff 4

LDA #opr                                                                                                                                                                                                                                            EC ff    3
LDA opr
LDA opr                                                                                                                                                                                                                                             FC       2
LDA opr,X
LDA opr,X                                                                                                                                                                                                                                     DIR   BD dd 4
LDA ,X                                                                                                                                                                                                                                        EXT
LDA opr,SP                                                                                                                                                                                                                IX2            CD hh ll 5
LDA opr,SP                                                                                                                                                                                                                                    IX1
                                                                                                                                                                                                                                              IX    DD ee ff 6
LDHX #opr
LDHX opr                                                                                                                                                                                                                                            ED ff    5

LDX #opr                                                                                                                                                                                                                                            FD       4
LDX opr
LDX opr                                                                                                                                                                                                                                       IMM   A6 ii    2
LDX opr,X
LDX opr,X                                                                                                                                                                                                                                     DIR   B6 dd 3
LDX ,X
LDX opr,SP                                                                                                                                                                                                                                    EXT   C6 hh ll 4
LDX opr,SP
                                                                                                                                                                                                                         0                 IX2   D6 ee ff 4
LSL opr                                                                                                                                                                                                                                       IX1
LSLA                                                                                                                                                                                                                                                E6 ff    3
LSLX
LSL opr,X                                                                                                                                                                                                                                     IX    F6       2
LSL ,X
LSL opr,SP                                                                                                                                                                                                                                    SP1   9EE6 ff  4

LSR opr                                                                                                                                                                                                                                       SP2   9ED6 ee ff 5
LSRA
LSRX                                                                                                                                                                                                                     0                 IMM   45 ii jj 3
LSR opr,X                                                                                                                                                                                                                                     DIR   55 dd 4
LSR ,X
LSR opr,SP           &nb