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MC68HC11E20MFU2

器件型号:MC68HC11E20MFU2
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
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器件描述

8-BIT, EEPROM, 2 MHz, MICROCONTROLLER, PQCC52

8位, 电可擦除只读存储器, 2 MHz, 单片机, PQCC52

参数

MC68HC11E20MFU2功能数量 1
MC68HC11E20MFU2端子数量 52
MC68HC11E20MFU2最大工作温度 85 Cel
MC68HC11E20MFU2最小工作温度 -40 Cel
MC68HC11E20MFU2最大供电/工作电压 5.5 V
MC68HC11E20MFU2最小供电/工作电压 4.5 V
MC68HC11E20MFU2额定供电电压 5 V
MC68HC11E20MFU2外部数据总线宽度 8
MC68HC11E20MFU2输入输出总线数量 38
MC68HC11E20MFU2线速度 2 MHz
MC68HC11E20MFU2加工封装描述 塑料, LCC-52
MC68HC11E20MFU2状态 TRANSFERRED
MC68HC11E20MFU2工艺 HCMOS
MC68HC11E20MFU2包装形状 SQUARE
MC68HC11E20MFU2包装尺寸 芯片 CARRIER
MC68HC11E20MFU2表面贴装 Yes
MC68HC11E20MFU2端子形式 J BEND
MC68HC11E20MFU2端子间距 1.27 mm
MC68HC11E20MFU2端子位置
MC68HC11E20MFU2包装材料 塑料/环氧树脂
MC68HC11E20MFU2温度等级 INDUSTRIAL
MC68HC11E20MFU2ADC通道 Yes
MC68HC11E20MFU2地址总线宽度 16
MC68HC11E20MFU2位数 8
MC68HC11E20MFU2最大FCLK时钟频率 8 MHz
MC68HC11E20MFU2微处理器类型 单片机
MC68HC11E20MFU2ROM编程 电可擦除只读存储器

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MC68HC11E20MFU2器件文档内容

M68HC11E Family

Data Sheet

HC11
Microcontrollers

  M68HC11E
  Rev. 5.1
  07/2005

  freescale.com
MC68HC11E Family

Data Sheet

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                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                             3
Revision History

       Date       Revision                     Revision History                                               Page
   May, 2001        Level                                                                                 Number(s)
   June, 2001         3.1                                              Description
   December,          3.2                                                                                       44
                      3.3   2.3.3.1 System Configuration Register -- Addition to NOCOP bit description         175
       2001                 Added 10.21 EPROM Characteristics                                                  175
                       4    10.21 EPROM Characteristics -- For clarity, addition to note 2 following the
   July, 2002               table                                                                              110
                       5    7.7.2 Serial Communications Control Register 1 -- SCCR1 bit 4 (M)
   June, 2003         5.1   description corrected                                                              153
   July, 2005               10.7 MC68L11E9/E20 DC Electrical Characteristics -- Title changed to
                            include the MC68L11E20                                                             154
                            10.8 MC68L11E9/E20 Supply Currents and Power Dissipation -- Title
                            changed to include the MC68L11E20                                                  157
                            10.10 MC68L11E9/E20 Control Timing -- Title changed to include the
                            MC68L11E20                                                                         163
                            10.12 MC68L11E9/E20 Peripheral Port Timing -- Title changed to include the
                            MC68L11E20                                                                         167
                            10.14 MC68L11E9/E20 Analog-to-Digital Converter Characteristics -- Title
                            changed to include the MC68L11E20                                                  169
                            10.16 MC68L11E9/E20 Expansion Bus Timing Characteristics -- Title
                            changed to include the MC68L11E20                                                  172
                            10.18 MC68L11E9/E20 Serial Peirpheral Interface Characteristics -- Title           175
                            changed to include the MC68L11E20                                                  181
                                                                                                          Throughout
                             -- Title changed to include the MC68L11E20                                         23
                            11.4 Extended Voltage Device Ordering Information (3.0 Vdc to 5.5 Vdc) --          100
                            Updated table to include MC68L1120                                                 175
                            Format updated to current publications standards                              Throughout
                            1.4.6 Non-Maskable Interrupt (XIRQ/VPPE) -- Added Caution note pertaining
                            to EPROM programming of the MC68HC711E9 device only.
                            6.4 Port C -- Clarified description of DDRC[7:0] bits
                            10.21 EPROM Characteristics -- Added note pertaining to EPROM
                            programming of the MC68HC711E9 device only.
                            Updated to meet Freescale identity guidelines.

                            M68HC11E Family Data Sheet, Rev. 5.1

4                                                                 Freescale Semiconductor
List of Chapters

Chapter 1 General Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Chapter 2 Operating Modes and On-Chip Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
Chapter 3 Analog-to-Digital (A/D) Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Chapter 4 Central Processor Unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Chapter 5 Resets and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Chapter 6 Parallel Input/Output (I/O) Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
Chapter 7 Serial Communications Interface (SCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
Chapter 8 Serial Peripheral Interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Chapter 9 Timing Systems . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
Chapter 10 Electrical Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .149
Chapter 11 Ordering Information and Mechanical Specifications . . . . . . . . . . . . . . . . . . 177

Appendix A Development Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

Appendix B EVBU Schematic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191

AN1060 -- M68HC11 Bootstrap Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

EB184 -- Enabling the Security Feature on the MC68HC711E9 Devices
   with PCbug11 on the M68HC711E9PGMR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

EB188 -- Enabling the Security Feature on M68HC811E2 Devices
   with PCbug11 on the M68HC711E9PGMR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

EB296 -- Programming MC68HC711E9 Devices with PCbug11
   and the M68HC11EVBU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        5
List of Chapters

                  M68HC11E Family Data Sheet, Rev. 5.1

6                                                       Freescale Semiconductor
Table of Contents

                                Chapter 1
                         General Description

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

1.2 Features. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

1.3 Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

1.4 Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

1.4.1    VDD and VSS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
1.4.2    RESET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

1.4.3    Crystal Driver and External Clock Input (XTAL and EXTAL) . . . . . . . . . . . . . . . . . . . . . . . . 22

1.4.4    E-Clock Output (E) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

1.4.5    Interrupt Request (IRQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

1.4.6    Non-Maskable Interrupt (XIRQ/VPPE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
1.4.7    MODA and MODB (MODA/LIR and MODB/VSTBY) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
1.4.7.1
1.4.8      VRL and VRH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
         STRA/AS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

1.4.9    STRB/R/W . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

1.4.10 Port Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

1.4.10.1 Port A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

1.4.10.2 Port B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

1.4.10.3 Port C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

1.4.10.4 Port D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

1.4.10.5 Port E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

                                              Chapter 2
                         Operating Modes and On-Chip Memory

2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

2.2      Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.2.1        Single-Chip Mode. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.2.2        Expanded Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
2.2.3        Test Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
2.2.4        Bootstrap Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

2.3 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

2.3.1    RAM and Input/Output Mapping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

2.3.2    Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

2.3.3    System Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

2.3.3.1  System Configuration Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

2.3.3.2  RAM and I/O Mapping Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

2.3.3.3  System Configuration Options Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

2.4 EPROM/OTPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

2.4.1    Programming an Individual EPROM Address . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

2.4.2    Programming the EPROM with Downloaded Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        7
Table of Contents

2.4.3    EPROM and EEPROM Programming Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.5 EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.5.1    EEPROM and CONFIG Programming and Erasure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.5.1.1  Block Protect Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.5.1.2  EPROM and EEPROM Programming Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . 53

2.5.1.3  EEPROM Bulk Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

2.5.1.4  EEPROM Row Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

2.5.1.5  EEPROM Byte Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

2.5.1.6  CONFIG Register Programming. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

2.5.2    EEPROM Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

3.1                                                     Chapter 3
                                       Analog-to-Digital (A/D) Converter
3.2
3.2.1    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
3.2.2
3.2.3    Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
3.2.4        Multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
3.2.5        Analog Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
3.2.6        Digital Control. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
3.3          Result Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
3.4          A/D Converter Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
3.5          Conversion Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
3.6
3.7      A/D Converter Power-Up and Clock Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
3.8      Conversion Process. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
3.9      Channel Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
3.10     Single-Channel Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
         Multiple-Channel Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
         Operation in Stop and Wait Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
         A/D Control/Status Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
         A/D Converter Result Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

                   Chapter 4

                   Central Processor Unit (CPU)

4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

4.2 CPU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

4.2.1    Accumulators A, B, and D . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

4.2.2    Index Register X (IX) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

4.2.3    Index Register Y (IY) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

4.2.4    Stack Pointer (SP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

4.2.5    Program Counter (PC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.2.6    Condition Code Register (CCR). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.2.6.1  Carry/Borrow (C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.2.6.2  Overflow (V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.2.6.3  Zero (Z). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.2.6.4  Negative (N) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

4.2.6.5  Interrupt Mask (I) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

4.2.6.6  Half Carry (H) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

4.2.6.7  X Interrupt Mask (X) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

4.2.6.8  STOP Disable (S) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

                   M68HC11E Family Data Sheet, Rev. 5.1

8                                                        Freescale Semiconductor
4.3    Data Types. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

4.4    Opcodes and Operands. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

4.5    Addressing Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
4.5.1      Immediate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
4.5.2      Direct . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
4.5.3      Extended . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
4.5.4      Indexed . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
4.5.5      Inherent . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
4.5.6      Relative . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

4.6    Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

                         Chapter 5

                         Resets and Interrupts

5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

5.2 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

5.2.1  Power-On Reset (POR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

5.2.2  External Reset (RESET) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

5.2.3  Computer Operating Properly (COP) Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
5.2.4  Clock Monitor Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
5.2.5  System Configuration Options Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82

5.2.6  Configuration Control Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

5.3 Effects of Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

5.3.1  Central Processor Unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

5.3.2  Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
5.3.3  Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

5.3.4  Real-Time Interrupt (RTI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

5.3.5  Pulse Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
5.3.6  Computer Operating Properly (COP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

5.3.7  Serial Communications Interface (SCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

5.3.8  Serial Peripheral Interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84
5.3.9  Analog-to-Digital (A/D) Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

5.3.10 System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

5.4 Reset and Interrupt Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

5.4.1  Highest Priority Interrupt and Miscellaneous Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86

5.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

5.5.1  Interrupt Recognition and Register Stacking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

5.5.2  Non-Maskable Interrupt Request (XIRQ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
5.5.3  Illegal Opcode Trap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

5.5.4  Software Interrupt (SWI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

5.5.5  Maskable Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
5.5.6  Reset and Interrupt Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

5.6 Low-Power Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

5.6.1  Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

5.6.2  Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        9
Table of Contents

                                                        Chapter 6
                                         Parallel Input/Output (I/O) Ports

6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
6.2 Port A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
6.3 Port B . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
6.4 Port C. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
6.5 Port D. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
6.6 Port E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
6.7 Handshake Protocol. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
6.8 Parallel I/O Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

7.1                                                   Chapter 7
7.2                               Serial Communications Interface (SCI)
7.3
7.4    Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
7.5    Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
7.5.1  Transmit Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
7.5.2  Receive Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
7.6    Wakeup Feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
7.7
7.7.1      Idle-Line Wakeup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
7.7.2      Address-Mark Wakeup. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
7.7.3  SCI Error Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
7.7.4  SCI Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
7.7.5      Serial Communications Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
           Serial Communications Control Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
7.8        Serial Communications Control Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
           Serial Communication Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
7.9        Baud Rate Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

       Status Flags and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116

       Receiver Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117

8.1                                                   Chapter 8
                                      Serial Peripheral Interface (SPI)
8.2
       Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
8.3
       Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
8.4
       SPI Transfer Formats. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
8.5
8.5.1  Clock Phase and Polarity Controls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
8.5.2
8.5.3  SPI Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
8.5.4      Master In/Slave Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
           Master Out/Slave In . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
8.6        Serial Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
           Slave Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
8.7
8.7.1  SPI System Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
8.7.2
8.7.3  SPI Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
           Serial Peripheral Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
           Serial Peripheral Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
           Serial Peripheral Data I/O Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

                   M68HC11E Family Data Sheet, Rev. 5.1

10                                                       Freescale Semiconductor
                             Chapter 9
                         Timing Systems

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

9.2 Timer Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129

9.3    Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
9.3.1      Timer Control Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
9.3.2      Timer Input Capture Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
9.3.3      Timer Input Capture 4/Output Compare 5 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

9.4 Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

9.4.1  Timer Output Compare Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134

9.4.2  Timer Compare Force Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

9.4.3  Output Compare Mask Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

9.4.4  Output Compare Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

9.4.5  Timer Counter Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

9.4.6  Timer Control Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

9.4.7  Timer Interrupt Mask 1 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

9.4.8  Timer Interrupt Flag 1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138

9.4.9  Timer Interrupt Mask 2 Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

9.4.10 Timer Interrupt Flag Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140

9.5    Real-Time Interrupt (RTI). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
9.5.1      Timer Interrupt Mask Register 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
9.5.2      Timer Interrupt Flag Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142
9.5.3      Pulse Accumulator Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142

9.6 Computer Operating Properly (COP) Watchdog Function. . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

9.7    Pulse Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
9.7.1      Pulse Accumulator Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
9.7.2      Pulse Accumulator Count Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146
9.7.3      Pulse Accumulator Status and Interrupt Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146

                                                       Chapter 10
                                             Electrical Characteristics

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
10.2 Maximum Ratings for Standard and Extended Voltage Devices . . . . . . . . . . . . . . . . . . . . . . . 149
10.3 Functional Operating Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
10.4 Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
10.5 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
10.6 Supply Currents and Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152
10.7 MC68L11E9/E20 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
10.8 MC68L11E9/E20 Supply Currents and Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
10.9 Control Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156
10.10 MC68L11E9/E20 Control Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
10.11 Peripheral Port Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
10.12 MC68L11E9/E20 Peripheral Port Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163
10.13 Analog-to-Digital Converter Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
10.14 MC68L11E9/E20 Analog-to-Digital Converter Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 167

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        11
Table of Contents

10.15 Expansion Bus Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168
10.16 MC68L11E9/E20 Expansion Bus Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
10.17 Serial Peripheral Interface Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
10.18 MC68L11E9/E20 Serial Peirpheral Interface Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . 172
10.19 EEPROM Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
10.20 MC68L11E9/E20 EEPROM Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175
10.21 EPROM Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 175

                                                       Chapter 11
                          Ordering Information and Mechanical Specifications

11.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
11.2 Standard Device Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
11.3 Custom ROM Device Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
11.4 Extended Voltage Device Ordering Information (3.0 Vdc to 5.5 Vdc) . . . . . . . . . . . . . . . . . . . 181
11.5 52-Pin Plastic-Leaded Chip Carrier (Case 778). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
11.6 52-Pin Windowed Ceramic-Leaded Chip Carrier (Case 778B) . . . . . . . . . . . . . . . . . . . . . . . . 183
11.7 64-Pin Quad Flat Pack (Case 840C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 184
11.8 52-Pin Thin Quad Flat Pack (Case 848D) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
11.9 56-Pin Dual in-Line Package (Case 859). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
11.10 48-Pin Plastic DIP (Case 767) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186

                                                       Appendix A
                                               Development Support

A.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
A.2 M68HC11 E-Series Development Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
A.3 EVS -- Evaluation System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
A.4 Modular Development System (MMDS11) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
A.5 SPGMR11 -- Serial Programmer for M68HC11 MCUs. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

                                                       Appendix B
                                                   EVBU Schematic

AN1060 -- M68HC11 Bootstrap Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193

EB184 -- Enabling the Security Feature on the MC68HC711E9 Devices with PCbug11 on the
    M68HC711E9PGMR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

EB188 -- Enabling the Security Feature on M68HC811E2 Devices
    with PCbug11 on the M68HC711E9PGMR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

EB296 -- Programming MC68HC711E9 Devices with PCbug11
    and the M68HC11EVBU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

    M68HC11E Family Data Sheet, Rev. 5.1

12                                        Freescale Semiconductor
Chapter 1
General Description

1.1 Introduction

This document contains a detailed description of the M68HC11 E series of 8-bit microcontroller units
(MCUs). These MCUs all combine the M68HC11 central processor unit (CPU) with high-performance,
on-chip peripherals.

The E series is comprised of many devices with various configurations of:
    Random-access memory (RAM)
    Read-only memory (ROM)
    Erasable programmable read-only memory (EPROM)
    Electrically erasable programmable read-only memory (EEPROM)
    Several low-voltage devices are also available.

With the exception of a few minor differences, the operation of all E-series MCUs is identical. A fully static
design and high-density complementary metal-oxide semiconductor (HCMOS) fabrication process allow
the E-series devices to operate at frequencies from 3 MHz to dc with very low power consumption.

1.2 Features

Features of the E-series devices include:
    M68HC11 CPU
    Power-saving stop and wait modes
    Low-voltage devices available (3.05.5 Vdc)
    0, 256, 512, or 768 bytes of on-chip RAM, data retained during standby
    0, 12, or 20 Kbytes of on-chip ROM or EPROM
    0, 512, or 2048 bytes of on-chip EEPROM with block protect for security
    2048 bytes of EEPROM with selectable base address in the MC68HC811E2
    Asynchronous non-return-to-zero (NRZ) serial communications interface (SCI)
    Additional baud rates available on MC68HC(7)11E20
    Synchronous serial peripheral interface (SPI)
    8-channel, 8-bit analog-to-digital (A/D) converter
    16-bit timer system:
         Three input capture (IC) channels
         Four output compare (OC) channels
         One additional channel, selectable as fourth IC or fifth OC
    8-bit pulse accumulator
    Real-time interrupt circuit

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        13
General Description

    Computer operating properly (COP) watchdog system
    38 general-purpose input/output (I/O) pins:

         16 bidirectional I/O pins
         11 input-only pins
         11 output-only pins
    Several packaging options:
         52-pin plastic-leaded chip carrier (PLCC)
         52-pin windowed ceramic leaded chip carrier (CLCC)
         52-pin plastic thin quad flat pack, 10 mm x 10 mm (TQFP)
         64-pin quad flat pack (QFP)
         48-pin plastic dual in-line package (DIP), MC68HC811E2 only
         56-pin plastic shrink dual in-line package, .070-inch lead spacing (SDIP)

1.3 Structure

See Figure 1-1 for a functional diagram of the E-series MCUs. Differences among devices are noted in
the table accompanying Figure 1-1.

1.4 Pin Descriptions

M68HC11 E-series MCUs are available packaged in:
    52-pin plastic-leaded chip carrier (PLCC)
    52-pin windowed ceramic leaded chip carrier (CLCC)
    52-pin plastic thin quad flat pack, 10 mm x 10 mm (TQFP)
    64-pin quad flat pack (QFP)
    48-pin plastic dual in-line package (DIP), MC68HC811E2 only
    56-pin plastic shrink dual in-line package, .070-inch lead spacing (SDIP)

Most pins on these MCUs serve two or more functions, as described in the following paragraphs. Refer
to Figure 1-2, Figure 1-3, Figure 1-4, Figure 1-5, and Figure 1-6 which show the M68HC11 E-series pin
assignments for the PLCC/CLCC, QFP, TQFP, SDIP, and DIP packages.

    M68HC11E Family Data Sheet, Rev. 5.1

14                                        Freescale Semiconductor
                                                                                                                                                       Pin Descriptions

                   MODA/ MODB/                                          XTAL EXTAL E   IRQ XIRQ/VPPE* RESET
                    LIR VSTBY

                   MODE CONTROL                                          OSC           INTERRUPT                             ROM OR EPROM
                                                                        CLOCK LOGIC       LOGIC                                (SEE TABLE)

COP                      TIMER                      PERIODIC INTERRUPT                 M68HC11 CPU                                EEPROM
                        SYSTEM                                                                                                  (SEE TABLE)

PULSE ACCUMULATOR                                                                                                                   RAM
                                                                                                                                (SEE TABLE)

                                                                        BUS EXPANSION  ADDRESS/DATA                SERIAL                  SERIAL
                                                                            ADDRESS
                                                                                                     R/W   AS    PERIPHERAL     COMMUNICATION                        VDD
                                                                                                                 INTERFACE         INTERFACE                         VSS
                                                                                                                                        SCI
                                  OC5/IC4/OC1                                                                         SPI

PAI                OC2  OC3  OC4               IC1  IC2  IC3            STROBE AND HANDSHAKE         STRB  STRA    SS                                                VRH
                                                                               PARALLEL I/O                           SCK                                            VRL
                                                                                                                         MOSI                A/D CONVERTER
                                                                                                                             MISO
                                                                                                                                   TxD             PORT E
                                                                                                                                      RxD

                        PORT A                                          PORT B         CONTROL                         CONTROL
                                                                                        PORT C                          PORT D

PA7/PAI
   PA6/OC2/OC1
      PA5/OC3/OC1
         PA4/OC4/OC1
            PA3/OC5/IC4/OC1

               PA2/IC1
                   PA1/IC2
                      PA0/IC3
                              PB7/ADDR15
                                 PB6/ADDR14
                                     PB5/ADDR13
                                        PB4/ADDR12
                                           PB3/ADDR11
                                              PB2/ADDR10
                                                 PB1/ADDR9
                                                    PB0/ADDR8
                                                           PC7/ADDR7/DATA7
                                                              PC6/ADDR6/DATA6
                                                                 PC5/ADDR5/DATA5
                                                                    PC4/ADDR4/DATA4
                                                                       PC3/ADDR3/DATA3
                                                                          PC2/ADDR2/DATA2
                                                                             PC1/ADDR1/DATA1
                                                                                 PC0/ADDR0/DATA0
                                                                                        STRB/R/W
                                                                                            STRA/AS
                                                                                                          PD5/SS
                                                                                                              PD4/SCK
                                                                                                                  PD3/MOSI
                                                                                                                      PD2/MISO
                                                                                                                          PD1/TxD
                                                                                                                              PD0/RxD
                                                                                                                                      PE7/AN7
                                                                                                                                          PE6/AN6
                                                                                                                                             PE5/AN5
                                                                                                                                                PE4/AN4
                                                                                                                                                   PE3/AN3
                                                                                                                                                      PE2/AN2
                                                                                                                                                         PE1/AN1
                                                                                                                                                            PE0/AN0

                                                                                                           DEVICE          RAM  ROM EPROM EEPROM

                                                                                                           MC68HC11E0      512  --                 --  --

                                                                                                           MC68HC11E1      512  --                 --  512

                                                                                                           MC68HC11E9      512  12 K               --  512

                                                                                                           MC68HC711E9 512      --           12 K      512

                                                                                                           MC68HC11E20 768      20 K               --  512

                                                                                                           MC68HC711E20 768     --           20 K      512

                                                                                                           MC68HC811E2 256      --                 --  2048

* VPPE applies only to devices with EPROM/OTPROM.

                                                                        Figure 1-1. M68HC11 E-Series Block Diagram

                                                                                M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                                                                                   15
General Description

                                               7 EXTAL  6 STRB/R/W  5E  4 STRA/AS  3 MODA/LIR  MODB/VSTBY                    49 PE3/AN3  48 PE6/AN6  47 PE2/AN2
                                                                                                    VSS
                                                                                                         VRH
                                                                                                              VRL
                                                                                                                    PE7/AN7

                                     XTAL 8                                                    2                                                     46 PE5/AN5
                     PC0/ADDR0/DATA0 9                                                              1                                                45 PE1/AN1
                     PC1/ADDR1/DATA1 10                                                                                                              44 PE4/AN4
                     PC2/ADDR2/DATA2 11                                                                  52                                          43 PE0/AN0
                     PC3/ADDR3/DATA3 12                                                                       51                                     42 PB0/ADDR8
                     PC4/ADDR4/DATA4 13                                                                            50                                41 PB1/ADDR9
                     PC5/ADDR5/DATA5 14                                                                                                              40 PB2/ADDR10
                     PC6/ADDR6/DATA6 15                                 M68HC11 E SERIES                                                             39 PB3/ADDR11
                     PC7/ADDR7/DATA7 16                                                                                                              38 PB4/ADDR12
                                                                                                                                                     37 PB5/ADDR13
                                   RESET 17                                                                                                          36 PB6/ADDR14
                             * XIRQ/VPPE 18                                                                                                          35 PB7/ADDR15
                                                                                                                                                     34 PA0/IC3
                                       IRQ 19
                                 PD0/RxD 20    PD1/TxD 21
                                                    PD2/MISO 22
                                                         PD3/MOSI 23
                                                              PD4/SCK 24

                                                                   PD5/SS 25
                                                                        VDD 26

                                                                              PA7/PAI/OC1 27
                                                                                   PA6/OC2/OC1 28
                                                                                        PA5/OC3/OC1 29
                                                                                             PA4/OC4/OC1 30
                                                                                                  PA3/OC5/IC4/OC1 31

                                                                                                       PA2/IC1 32
                                                                                                            PA1/IC2 33

                     * VPPE applies only to devices with EPROM/OTPROM.

                      Figure 1-2. Pin Assignments for 52-Pin PLCC and CLCC

                     M68HC11E Family Data Sheet, Rev. 5.1

16                                                                                                                                                               Freescale Semiconductor
                                                                                                               Pin Descriptions

                         64 PA1/IC2
                            63 PA2/IC1
                                62 PA3/OC5/IC4/OC1
                                     61 NC
                                         60 NC
                                             59 PA4/OC4/OC1
                                                 58 PA5/OC3/OC1
                                                     57 PA6/OC2/OC1
                                                         56 PA7/PAI/OC1
                                                             55 VDD
                                                                 54 PD5/SS
                                                                     53 PD4/SCK
                                                                         52 PD3/MOSI
                                                                              51 PD2/MISO
                                                                                  50 PD1/TxD
                                                                                     49 VSS
      PA0/IC3 1
           NC 2                            48 NC
           NC 3
           NC 4                            47 PD0/RxD

PB7/ADDR15 5                               46 IRQ
PB6/ADDR14 6
PB5/ADDR13 7                               45                                                 XIRQ/VPPE(1)
PB4/ADDR12 8
                                           44 NC
PB3/ADDR11 9
PB2/ADDR10 10                              43 RESET

PB1/ADDR9 11                              42 PC7/ADDR7/DATA7
PB0/ADDR8 12
                         M68HC11 E SERIES  41 PC6/ADDR6/DATA6
    PE0/AN0 13
    PE4/AN4 14                             40 PC5/ADDR5/DATA5
    PE1/AN1 15
    PE5/AN5 16                             39 PC4/ADDR4/DATA4

                                           38 PC3/ADDR3/DATA3

                                           37 PC2/ADDR2/DATA2

                                           36 PC1/ADDR1/DATA1

                                           35 NC

                         PE2/AN2 17                                                        34 PC0/ADDR0/DATA0
                             PE6/AN6 18                                                    33 XTAL
                                 PE3/AN3 19
                                     PE7/AN7 20

                                         VRL 21
                                             VRH 22
                                                 VSS 23
                                                     VSS 24
                                                         MODB/VSTBY 25
                                                              NC 26
                                                                  MODA/LIR 27
                                                                      STRA/AS 28

                                                                          E 29
                                                                              STRB/R/W 30

                                                                                  EXTAL 31
                                                                                      NC 32

1. VPPE applies only to devices with EPROM/OTPROM.

            Figure 1-3. Pin Assignments for 64-Pin QFP

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                        17
General Description

                     52 PA1/IC2
                         51 PA2/IC1
                            50 PA3/OC5/IC4/OC1
                                 49 PA4/OC4/OC1
                                     48 PA5/OC3/OC1
                                         47 PA6/OC2/OC1
                                             46 PA7/PAI/OC1
                                                 45 VDD
                                                      44 PD5/SS
                                                         43 PD4/SCK
                                                              42 PD3/MOSI
                                                                  41 PD2/MISO
                                                                      40 PD1/TxD

                          PA0/IC3 1  M68HC11 E SERIES  39 PD0/RxD
                     PB7/ADDR15 2                      38 IRQ
                     PB6/ADDR14 3                      37 XIRQ/VPPE(1)
                     PB5/ADDR13 4                      36 RESET
                     PB4/ADDR12 5
                     PB3/ADDR11 6                      35 PC7/ADDR7/DATA7
                     PB2/ADDR10 7                      34 PC6/ADDR6/DATA6
                      PB1/ADDR9 8                      33 PC5/ADDR5/DATA5
                      PB0/ADDR8 9
                                                       32 PC4/ADDR4/DATA4
                         PE0/AN0 10
                         PE4/AN4 11                    31 PC3/ADDR3/DATA3
                         PE1/AN1 12                    30 PC2/ADDR2/DATA2
                         PE5/AN5 13                    29 PC1/ADDR1/DATA1
                                                       28 PC0/ADDR0/DATA0
                                                       27 XTAL
                     PE2/AN2 14
                         PE6/AN6 15
                             PE3/AN3 16
                                 PE7/AN7 17

                                     VRL 18
                                         VRH 19
                                             VSS 20
                                                 MODB/VSTBY 21
                                                     MODA/LIR 22
                                                         STRA/AS 23

                                                             E 24
                                                                 STRB/R/W 25

                                                                      EXTAL 26

                     1. VPPE applies only to devices with EPROM/OTPROM.

                           Figure 1-4. Pin Assignments for 52-Pin TQFP

                     M68HC11E Family Data Sheet, Rev. 5.1

18                                                                                Freescale Semiconductor
                                                                                  Pin Descriptions

                         VSS 1               56                  EVSS
                                                                 VRH
                         MODB/VSTBY 2        55                  VRL
                                                                 PE7/AN7
                         MODA/LIR 3          54                  PE3/AN3
                                                                 PE6/AN6
                         STRA/AS 4           53                  PE2/AN2
                                                                 PE5/AN5
                         E5                  52                  PE1/AN1
                                                                 PE4/AN4
                         STRB/R/W 6          51                  PE0/AN0
                                                                 PB0/ADDR8
                         EXTAL 7             50                  PB1/ADDR9
                                                                 PB2/ADDR10
                         XTAL 8              49                  PB3/ADDR11
                                                                 PB4/ADDR12
                         PC0/ADDR0/DATA0 9   48                  PB5/ADDR13
                                                                 PB6/ADDR14
                         PC1/ADDR1/DATA1 10  47
                                                                 PB7/ADDR15
                         PC2/ADDR2/DATA2 11  46                  PA0/IC3
                                                                 PA1/IC2
                         PC3/ADDR3/DATA3 12  45                  PA2/IC1
                                                                 PA3/OC5/IC4/OC1
                         PC4/ADDR4/DATA4 13  44                  PA4/OC4/OC1
                                                                 PA5/OC3/OC1
                         PC5/ADDR5/DATA5 14  43                  PA6/OC2/OC1
                                                                 PA7/PAI/OC1
                         PC6/ADDR6/DATA6 15 M68HC11 E SERIES 42  EVDD

                         PC7/ADDR7/DATA7 16  41

                         RESET 17            40

                         * XIRQ/VPPE 18      39

                         IRQ 19              38

                         PD0/RxD 20          37

                         EVSS 21             36

                         PD1/TxD 22          35

                         PD2/MISO 23         34

                         PD3/MOSI 24         33

                         PD4/SCK 25          32

                         PD5/SS 26           31

                         VDD 27              30

                         VSS 28              29

                         * VPPE applies only to devices with EPROM/OTPROM.

                         Figure 1-5. Pin Assignments for 56-Pin SDIP

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                           19
General Description

                          PA7/PAI/OC1 1      MC68HC811E2  48 VDD
                         PA6/OC2/OC1 2                    47 PD5/SS
                         PA5/OC3/OC1 3                    46 PD4/SCK
                         PA4/OC4/OC1 4                    45 PD3/MOSI
                     PA3/OC5/IC4/OC1 5                    44 PD2/MISO
                                                          43 PD1/TxD
                                PA2/IC1 6                 42 PD0/RxD
                                PA1/IC2 7                 41 IRQ
                                PA0/IC3 8                 40 XIRQ
                          PB7/ADDR15 9                    39 RESET
                          PB6/ADDR14 10                   38 PC7/ADDR7/DATA7
                          PB5/ADDR13 11                   37 PC6/ADDR6/DATA6
                          PB4/ADDR12 12                   36 PC5/ADDR5/DATA5
                          PB3/ADDR11 13                   35 PC4/ADDR4/DATA4
                          PB2/ADDR10 14                   34 PC3/ADDR3/DATA3
                            PB1/ADDR9 15                  33 PC2/ADDR2/DATA2
                            PB0/ADDR8 16                  32 PC1/ADDR1/DATA1
                               PE0/AN0 17                 31 PC0/ADDR0/DATA0
                               PE1/AN1 18                 30 XTAL
                                PE2/AN2 19                29 EXTAL
                                                          28 STRB/R/W
                                PE3/AN3 20                27 E
                                     VRL 21               26 STRA/AS
                                    VRH 22                25 MODA/LIR
                                    VSS 23

                         MODB/VSTBY 24

                     Figure 1-6. Pin Assignments for 48-Pin DIP (MC68HC811E2)

                     M68HC11E Family Data Sheet, Rev. 5.1

20                                                                            Freescale Semiconductor
                                                                                                                                                 Pin Descriptions

1.4.1 VDD and VSS

Power is supplied to the MCU through VDD and VSS. VDD is the power supply, VSS is ground. The MCU
operates from a single 5-volt (nominal) power supply. Low-voltage devices in the E series operate at
3.05.5 volts.

Very fast signal transitions occur on the MCU pins. The short rise and fall times place high, short duration
current demands on the power supply. To prevent noise problems, provide good power supply bypassing
at the MCU. Also, use bypass capacitors that have good

high-frequency characteristics and situate them as close to the MCU as possible. Bypass requirements
vary, depending on how heavily the MCU pins are loaded.

                                VDD                      VDD

                                           2                  4.7 k

                                       IN                                TO RESET
                                                      1                  OF M68HC11

                                           RESET
                                MC34(0/1)64

                                      GND
                                           3

                           Figure 1-7. External Reset Circuit

                                                              VDD                    VDD

                           VDD                                     IN                     4.7 k

                                                                       RESET                         TO RESET
                                                              MC34064                                OF M68HC11

                                                                  GND

    MANUAL                      4.7 k
RESET SWITCH

                    4.7 k

                                1.0 F

                                            IN

                                                RESET
                                        MC34164

                                           GND

OPTIONAL POWER-ON DELAY AND MANUAL RESET SWITCH

                  Figure 1-8. External Reset Circuit with Delay

                           M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                          21
General Description

1.4.2 RESET

A bidirectional control signal, RESET, acts as an input to initialize the MCU to a known startup state. It
also acts as an open-drain output to indicate that an internal failure has been detected in either the clock
monitor or computer operating properly (COP) watchdog circuit. The CPU distinguishes between internal
and external reset conditions by sensing whether the reset pin rises to a logic 1 in less than two E-clock
cycles after a reset has occurred. See Figure 1-7 and Figure 1-8.

                                                              CAUTION
                   Do not connect an external resistor capacitor (RC) power-up delay circuit
                   to the reset pin of M68HC11 devices because the circuit charge time
                   constant can cause the device to misinterpret the type of reset that
                   occurred.

Because the CPU is not able to fetch and execute instructions properly when VDD falls below the minimum
operating voltage level, reset must be controlled. A low-voltage inhibit (LVI) circuit is required primarily for
protection of EEPROM contents. However, since the configuration register (CONFIG) value is read from
the EEPROM, protection is required even if the EEPROM array is not being used.

Presently, there are several economical ways to solve this problem. For example, two good external
components for LVI reset are:

   1. The Seiko S0854HN (or other S805 series devices):
          a. Extremely low power (2 A)

          a. TO-92 package

          a. Limited temperature range, 20C to +70C

          a. Available in various trip-point voltage ranges

   2. The Freescale MC34064:
          a. TO-92 or SO-8 package

          a. Draws about 300 A
          a. Temperature range 40C to 85C

          a. Well controlled trip point

          a. Inexpensive

Refer to Chapter 5 Resets and Interrupts for further information.

1.4.3 Crystal Driver and External Clock Input (XTAL and EXTAL)

These two pins provide the interface for either a crystal or a CMOS- compatible clock to control the
internal clock generator circuitry. The frequency applied to these pins is four times higher than the desired
E-clock rate.

The XTAL pin must be left unterminated when an external CMOS- compatible clock input is connected to
the EXTAL pin. The XTAL output is normally intended to drive only a crystal. Refer to Figure 1-9 and
Figure 1-10.

                                                              CAUTION
                   In all cases, use caution around the oscillator pins. Load capacitances
                   shown in the oscillator circuit are specified by the crystal manufacturer and
                   should include all stray layout capacitances.

    M68HC11E Family Data Sheet, Rev. 5.1

22                                        Freescale Semiconductor
                                                                            Pin Descriptions

                              EXTAL      10 M                 CL

                         MCU                     4xE
                                               CRYSTAL
                                XTAL
                                                              CL

Figure 1-9. Common Parallel Resonant Crystal Connections

                              EXTAL                       4xE
                                                 CMOS-COMPATIBLE
                         MCU                   EXTERNAL OSCILLATOR

                                XTAL NC

                                     Figure 1-10. External Oscillator Connections

1.4.4 E-Clock Output (E)

E is the output connection for the internally generated E clock. The signal from E is used as a timing
reference. The frequency of the E-clock output is one fourth that of the input frequency at the XTAL and
EXTAL pins. When E-clock output is low, an internal process is taking place. When it is high, data is being
accessed.

All clocks, including the E clock, are halted when the MCU is in stop mode. To reduce RFI emissions, the
E-clock output of most E-series devices can be disabled while operating in single-chip modes.

The E-clock signal is always enabled on the MC68HC811E2.

1.4.5 Interrupt Request (IRQ)

The IRQ input provides a means of applying asynchronous interrupt requests to the MCU. Either negative
edge-sensitive triggering or level-sensitive triggering is program selectable (OPTION register). IRQ is
always configured to level-sensitive triggering at reset. When using IRQ in a level-sensitive wired-OR
configuration, connect an external pullup resistor, typically 4.7 k, to VDD.

1.4.6 Non-Maskable Interrupt (XIRQ/VPPE)

The XIRQ input provides a means of requesting a non-maskable interrupt after reset initialization. During
reset, the X bit in the condition code register (CCR) is set and any interrupt is masked until MCU software
enables it. Because the XIRQ input is level-sensitive, it can be connected to a multiple-source wired-OR
network with an external pullup resistor to VDD. XIRQ is often used as a power loss detect interrupt.
Whenever XIRQ or IRQ is used with multiple interrupt sources each source must drive the interrupt input
with an open-drain type of driver to avoid contention between outputs.

                                      M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                     23
General Description

                                                                 NOTE
                   IRQ must be configured for level-sensitive operation if there is more than
                   one source of IRQ interrupt.

There should be a single pullup resistor near the MCU interrupt input pin (typically 4.7 k). There must
also be an interlock mechanism at each interrupt source so that the source holds the interrupt line low
until the MCU recognizes and acknowledges the interrupt request. If one or more interrupt sources are
still pending after the MCU services a request, the interrupt line will still be held low and the MCU will be
interrupted again as soon as the interrupt mask bit in the MCU is cleared (normally upon return from an
interrupt). Refer to Chapter 5 Resets and Interrupts.

VPPE is the input for the 12-volt nominal programming voltage required for EPROM/OTPROM
programming. On devices without EPROM/OTPROM, this pin is only an XIRQ input.

                                                              CAUTION
                   During EPROM programming of the MC68HC711E9 device, the VPPE pin
                   circuitry may latch-up and be damaged if the input current is not limited to
                   10 mA. For more information please refer to MC68HC711E9 8-Bit
                   Microcontroller Unit Mask Set Errata 3 (Freescale document order number
                   68HC711E9MSE3.

1.4.7 MODA and MODB (MODA/LIR and MODB/VSTBY)

During reset, MODA and MODB select one of the four operating modes:
    Single-chip mode
    Expanded mode
    Test mode
    Bootstrap mode

Refer to Chapter 2 Operating Modes and On-Chip Memory.

After the operating mode has been selected, the load instruction register (LIR) pin provides an open-drain
output to indicate that execution of an instruction has begun. A series of E-clock cycles occurs during
execution of each instruction. The LIR signal goes low during the first E-clock cycle of each instruction
(opcode fetch). This output is provided for assistance in program debugging.

The VSTBY pin is used to input random-access memory (RAM) standby power. When the voltage on this
pin is more than one MOS threshold (about 0.7 volts) above the VDD voltage, the internal RAM and part
of the reset logic are powered from this signal rather than the VDD input. This allows RAM contents to be
retained without VDD power applied to the MCU. Reset must be driven low before VDD is removed and
must remain low until VDD has been restored to a valid level.

1.4.8 VRL and VRH

These two inputs provide the reference voltages for the analog-to-digital (A/D) converter circuitry:
    VRL is the low reference, typically 0 Vdc.
    VRH is the high reference.

For proper A/D converter operation:
    VRH should be at least 3 Vdc greater than VRL.
    VRL and VRH should be between VSS and VDD.

    M68HC11E Family Data Sheet, Rev. 5.1

24                                        Freescale Semiconductor
                                                                                                                                                 Pin Descriptions

1.4.9 STRA/AS

The strobe A (STRA) and address strobe (AS) pin performs either of two separate functions, depending
on the operating mode:

    In single-chip mode, STRA performs an input handshake (strobe input) function.
    In the expanded multiplexed mode, AS provides an address strobe function.

AS can be used to demultiplex the address and data signals at port C. Refer to Chapter 2 Operating
Modes and On-Chip Memory.

1.4.10 STRB/R/W

The strobe B (STRB) and read/write (R/W) pin act as either an output strobe or as a data bus direction
indicator, depending on the operating mode.

In single-chip operating mode, STRB acts as a programmable strobe for handshake with other parallel
devices. Refer to Chapter 6 Parallel Input/Output (I/O) Ports for further information.

In expanded multiplexed operating mode, R/W is used to indicate the direction of transfers on the external
data bus. A low on the R/W pin indicates data is being written to the external data bus. A high on this pin
indicates that a read cycle is in progress. R/W stays low during consecutive data bus write cycles, such
as a double-byte store. It is possible for data to be driven out of port C, if internal read visibility (IRV) is
enabled and an internal address is read, even though R/W is in a high-impedance state. Refer to
Chapter 2 Operating Modes and On-Chip Memory for more information about IRVNE (internal read
visibility not E).

1.4.11 Port Signals

Port pins have different functions in different operating modes. Pin functions for port A, port D, and port
E are independent of operating modes. Port B and port C, however, are affected by operating mode. Port
B provides eight general-purpose output signals in single-chip operating modes. When the microcontroller
is in expanded multiplexed operating mode, port B pins are the eight high-order address lines.

Port C provides eight general-purpose input/output signals when the MCU is in the single-chip operating
mode. When the microcontroller is in the expanded multiplexed operating mode, port C pins are a
multiplexed address/data bus.

Refer to Table 1-1 for a functional description of the 40 port signals within different operating modes.
Terminate unused inputs and input/output (I/O) pins configured as inputs high or low.

1.4.12 Port A

In all operating modes, port A can be configured for three timer input capture (IC) functions and four timer
output compare (OC) functions. An additional pin can be configured as either the fourth IC or the fifth OC.
Any port A pin that is not currently being used for a timer function can be used as either a general-purpose
input or output line. Only port A pins PA7 and PA3 have an associated data direction control bit that allows
the pin to be selectively configured as input or output. Bits DDRA7 and DDRA3 located in PACTL register
control data direction for PA7 and PA3, respectively. All other port A pins are fixed as either input or
output.

PA7 can function as general-purpose I/O or as timer output compare for OC1. PA7 is also the input to the
pulse accumulator, even while functioning as a general-purpose I/O or an OC1 output.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        25
General Description                     Table 1-1. Port Signal Functions

                              Port/Bit  Single-Chip and                       Expanded and
                                        Bootstrap Modes                         Test Modes
                                 PA0
                                 PA1                     PA0/IC3
                                 PA2
                                 PA3                     PA1/IC2
                                 PA4
                                 PA5                     PA2/IC1
                                 PA6
                                 PA7          PA3/OC5/IC4/OC1
                                 PB0
                                 PB1                     PA4/OC4/OC1
                                 PB2
                                 PB3                     PA5/OC3/OC1
                                 PB4
                                 PB5                     PA6/OC2/OC1
                                 PB6
                                 PB7                     PA7/PAI/OC1
                                PC0
                                PC1     PB0                                   ADDR8
                                PC2
                                PC3     PB1                                   ADDR9
                                PC4
                                PC5     PB2                                   ADDR10
                                PC6
                                PC7     PB3                                   ADDR11
                                PD0
                                PD1     PB4                                   ADDR12
                                PD2
                                PD3     PB5                                   ADDR13
                                PD4
                                PD5     PB6                                   ADDR14
                                  --
                                  --    PB7                                   ADDR15
                                 PE0
                                 PE1    PC0                                   ADDR0/DATA0
                                 PE2
                                 PE3    PC1                                   ADDR1/DATA1
                                 PE4
                                 PE5    PC2                                   ADDR2/DATA2
                                 PE6
                                 PE7    PC3                                   ADDR3/DATA3

                                        PC4                                   ADDR4/DATA4

                                        PC5                                   ADDR5/DATA5

                                        PC6                                   ADDR6/DATA6

                                        PC7                                   ADDR7/DATA7

                                                         PD0/RxD

                                                         PD1/TxD

                                                         PD2/MISO

                                                         PD3/MOSI

                                                         PD4/SCK

                                                         PD5/SS

                                        STRA                                  AS

                                        STRB                                  R/W

                                                         PE0/AN0

                                                         PE1/AN1

                                                         PE3/AN2

                                                         PE3/AN3

                                                         PE4/AN4

                                                         PE5/AN5

                                                         PE6/AN6

                                                         PE7/AN7

                                        M68HC11E Family Data Sheet, Rev. 5.1

26                                                                                    Freescale Semiconductor
                                                                                                                                                 Pin Descriptions

PA6PA4 serve as either general-purpose outputs, timer input captures, or timer output compare 24. In
addition, PA6PA4 can be controlled by OC1.

PA3 can be a general-purpose I/O pin or a timer IC/OC pin. Timer functions associated with this pin
include OC1 and IC4/OC5. IC4/OC5 is software selectable as either a fourth input capture or a fifth output
compare. PA3 can also be configured to allow OC1 edges to trigger IC4 captures.

PA2PA0 serve as general-purpose inputs or as IC1IC3.

PORTA can be read at any time. Reads of pins configured as inputs return the logic level present on the
pin. Pins configured as outputs return the logic level present at the pin driver input. If written, PORTA
stores the data in an internal latch, bits 7 and 3. It drives the pins only if they are configured as outputs.
Writes to PORTA do not change the pin state when pins are configured for timer input captures or output
compares. Refer to Chapter 6 Parallel Input/Output (I/O) Ports.

1.4.13 Port B

During single-chip operating modes, all port B pins are general-purpose output pins. During MCU reads
of this port, the level sensed at the input side of the port B output drivers is read. Port B can also be used
in simple strobed output mode. In this mode, an output pulse appears at the STRB signal each time data
is written to port B.

In expanded multiplexed operating modes, all of the port B pins act as high order address output signals.
During each MCU cycle, bits 158 of the address bus are output on the PB7PB0 pins. The PORTB
register is treated as an external address in expanded modes.

1.4.14 Port C

While in single-chip operating modes, all port C pins are general-purpose I/O pins. Port C inputs can be
latched into an alternate PORTCL register by providing an input transition to the STRA signal. Port C can
also be used in full handshake modes of parallel I/O where the STRA input and STRB output act as
handshake control lines.

When in expanded multiplexed modes, all port C pins are configured as multiplexed address/data signals.
During the address portion of each MCU cycle, bits 70 of the address are output on the PC7PC0 pins.
During the data portion of each MCU cycle (E high), PC7PC0 are bidirectional data signals,
DATA7DATA0. The direction of data at the port C pins is indicated by the R/W signal.

The CWOM control bit in the PIOC register disables the port C P-channel output driver. CWOM
simultaneously affects all eight bits of port C. Because the N-channel driver is not affected by CWOM,
setting CWOM causes port C to become an open-drain type output port suitable for wired-OR operation.

In wired-OR mode:
    When a port C bit is at logic level 0, it is driven low by the N-channel driver.
    When a port C bit is at logic level 1, the associated pin has high-impedance, as neither the
        N-channel nor the P-channel devices are active.

It is customary to have an external pullup resistor on lines that are driven by open-drain devices. Port C
can only be configured for wired-OR operation when the MCU is in single-chip mode. Refer to Chapter 6
Parallel Input/Output (I/O) Ports for additional information about port C functions.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        27
General Description

1.4.15 Port D

Pins PD5PD0 can be used for general-purpose I/O signals. These pins alternately serve as the serial
communication interface (SCI) and serial peripheral interface (SPI) signals when those subsystems are
enabled.

    PD0 is the receive data input (RxD) signal for the SCI.
    PD1 is the transmit data output (TxD) signal for the SCI.
    PD5PD2 are dedicated to the SPI:

         PD2 is the master in/slave out (MISO) signal.
         PD3 is the master out/slave in (MOSI) signal.
         PD4 is the serial clock (SCK) signal.
         PD5 is the slave select (SS) input.

1.4.16 Port E

Use port E for general-purpose or analog-to-digital (A/D) inputs.

                                                              CAUTION
                   If high accuracy is required for A/D conversions, avoid reading port E during
                   sampling, as small disturbances can reduce the accuracy of that result.

    M68HC11E Family Data Sheet, Rev. 5.1

28                                        Freescale Semiconductor
Chapter 2
Operating Modes and On-Chip Memory

2.1 Introduction

This section contains information about the operating modes and the on-chip memory for M68HC11
E-series MCUs. Except for a few minor differences, operation is identical for all devices in the E series.
Differences are noted where necessary.

2.2 Operating Modes

The values of the mode select inputs MODB and MODA during reset determine the operating mode.
Single-chip and expanded multiplexed are the normal modes.

    In single-chip mode only on-chip memory is available.
    Expanded mode, however, allows access to external memory.

Each of the two normal modes is paired with a special mode:
    Bootstrap, a variation of the single-chip mode, is a special mode that executes a bootloader
        program in an internal bootstrap ROM.
    Test is a special mode that allows privileged access to internal resources.

2.2.1 Single-Chip Mode

In single-chip mode, ports B and C and strobe pins A (STRA) and B (STRB) are available for
general-purpose parallel input/output (I/O). In this mode, all software needed to control the MCU is
contained in internal resources. If present, read-only memory (ROM) and/or erasable, programmable
read-only memory (EPROM) will always be enabled out of reset, ensuring that the reset and interrupt
vectors will be available at locations $FFC0$FFFF.

                                                                 NOTE
                   For the MC68HC811E2, the vector locations are the same; however, they
                   are contained in the 2048-byte EEPROM array.

2.2.2 Expanded Mode

In expanded operating mode, the MCU can access the full 64-Kbyte address space. The space includes:
    The same on-chip memory addresses used for single-chip mode
    Addresses for external peripherals and memory devices

The expansion bus is made up of ports B and C, and control signals AS (address strobe) and R/W
(read/write). R/W and AS allow the low-order address and the 8-bit data bus to be multiplexed on the
same pins. During the first half of each bus cycle address information is present. During the second half
of each bus cycle the pins become the bidirectional data bus. AS is an active-high latch enable signal for
an external address latch. Address information is allowed through the transparent latch while AS is high
and is latched when AS drives low.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                               29
Operating Modes and On-Chip Memory

The address, R/W, and AS signals are active and valid for all bus cycles, including accesses to internal
memory locations. The E clock is used to enable external devices to drive data onto the internal data bus
during the second half of a read bus cycle (E clock high). R/W controls the direction of data transfers. R/W
drives low when data is being written to the internal data bus. R/W will remain low during consecutive data
bus write cycles, such as when a double-byte store occurs.

Refer to Figure 2-1.

                                                                 NOTE
                   The write enable signal for an external memory is the NAND of the E clock
                   and the inverted R/W signal.

    PB7                                                                    ADDR15
    PB6                                                                    ADDR14
    PB5                                                                    ADDR13
    PB4                                                                    ADDR12
    PB3                                                                    ADDR11
    PB2                                                                    ADDR10
    PB1                                                                    ADDR9
    PB0                                                                    ADDR8

                                                                    HC373  ADDR7
                                                                           ADDR6
    PC7   D1 Q1                                                            ADDR5
    PC6   D2 Q2                                                            ADDR4
                                                                           ADDR3
    PC5   D3 Q3                                                            ADDR2
    PC4   D4 Q4                                                            ADDR1
    PC3   D5 Q5                                                            ADDR0
    PC2   D6 Q6
    PC1   D7 Q7                                                            WE
    PC0   D8 Q8                                                            OE
                                                                           DATA7
    AS    LE OE                                                            DATA6
                                                                           DATA5
    R/W                                                                    DATA4
       E                                                                   DATA3
                                                                           DATA2
    MCU                                                                    DATA1
                                                                           DATA0
              Figure 2-1. Address/Data Demultiplexing

2.2.3 Test Mode

Test mode, a variation of the expanded mode, is primarily used during Freescale's internal production
testing; however, it is accessible for programming the configuration (CONFIG) register, programming
calibration data into electrically erasable, programmable read-only memory (EEPROM), and supporting
emulation and debugging during development.

2.2.4 Bootstrap Mode

When the MCU is reset in special bootstrap mode, a small on-chip read-only memory (ROM) is enabled
at address $BF00$BFFF. The ROM contains a bootloader program and a special set of interrupt and
reset vectors. The MCU fetches the reset vector, then executes the bootloader.

Bootstrap mode is a special variation of the single-chip mode. Bootstrap mode allows special-purpose
programs to be entered into internal random-access memory (RAM). When bootstrap mode is selected
at reset, a small bootstrap ROM becomes present in the memory map. Reset and interrupt vectors are

          M68HC11E Family Data Sheet, Rev. 5.1

30                                                                                 Freescale Semiconductor
                                                                                                                                                      Memory Map

located in this ROM at $BFC0$BFFF. The bootstrap ROM contains a small program which initializes the
serial communications interface (SCI) and allows the user to download a program into on-chip RAM. The
size of the downloaded program can be as large as the size of the on-chip RAM. After a 4-character delay,
or after receiving the character for the highest address in RAM, control passes to the loaded program at
$0000. Refer to Figure 2-2, Figure 2-3, Figure 2-4, Figure 2-5, and Figure 2-6.

Use of an external pullup resistor is required when using the SCI transmitter pin because port D pins are
configured for wired-OR operation by the bootloader. In bootstrap mode, the interrupt vectors are directed
to RAM. This allows the use of interrupts through a jump table. Refer to the application note AN1060
entitled M68HC11 Bootstrap Mode, that is included in this data book.

2.3 Memory Map

The operating mode determines memory mapping and whether external addresses can be accessed.
Refer to Figure 2-2, Figure 2-3, Figure 2-4, Figure 2-5, and Figure 2-6, which illustrate the memory maps
for each of the three families comprising the M68HC11 E series of MCUs.

Memory locations for on-chip resources are the same for both expanded and single-chip modes. Control
bits in the configuration (CONFIG) register allow EPROM and EEPROM (if present) to be disabled from
the memory map. The RAM is mapped to $0000 after reset. It can be placed at any 4-Kbyte boundary
($x000) by writing an appropriate value to the RAM and I/O map register (INIT). The 64-byte register block
is mapped to $1000 after reset and also can be placed at any 4-Kbyte boundary ($x000) by writing an
appropriate value to the INIT register. If RAM and registers are mapped to the same boundary, the first
64 bytes of RAM will be inaccessible.

Refer to Figure 2-7, which details the MCU register and control bit assignments. Reset states shown are
for single-chip mode only.

$0000                                        0000
             EXT
                                                   512 BYTES RAM
$1000
                                    EXT      01FF

                                             1000 64-BYTE REGISTER BLOCK
                                             103F

$B600                               EXT      BF00 BOOT
               EXT
                                                   ROM            BFC0 SPECIAL MODES
$D000
                                                                  INTERRUPT

                                             BFFF                 BFFF VECTORS

$FFFF                                        FFC0  NORMAL
          EXPANDED                           FFFF  MODES
                                                   INTERRUPT
                                                   VECTORS

                         BOOTSTRAP  SPECIAL
                                     TEST

                         Figure 2-2. Memory Map for MC68HC11E0

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                               31
Operating Modes and On-Chip Memory

    $0000                                                        0000
                                                                           512 BYTES RAM
                       EXT                         EXT
                                                                 01FF
    $1000
                                                                 1000 64-BYTE REGISTER BLOCK
                       EXT                         EXT           103F

                                                                 B600 512 BYTES EEPROM

    $B600                                                        B7FF
                  EXT
                                                                 BF00 BOOT         BFC0 SPECIAL MODES
    $D000                                          EXT                 ROM
                                                                                             INTERRUPT

                                                                 BFFF              BFFF VECTORS

    $FFFF                                                        FFC0  NORMAL
              EXPANDED                                           FFFF  MODES
                                                                       INTERRUPT
                                                                       VECTORS

                                        BOOTSTRAP  SPECIAL
                                                    TEST

                                        Figure 2-3. Memory Map for MC68HC11E1

    $0000                                                              0000
                                   EXT
                                                                              512 BYTES RAM
    $1000
                                                            EXT        01FF
                                   EXT
                                                                       1000 64-BYTE REGISTER BLOCK

                                                            EXT        103F

                                                                       B600 512 BYTES EEPROM

    $B600                                                              B7FF

    $D000                                                              BF00 BOOT             BFC0 SPECIAL MODES
                            EXT                             EXT               ROM
    $FFFF                                                                                          INTERRUPT
               SINGLE
                CHIP                                                   BFFF                  BFFF VECTORS

                                                                       D000 12 KBYTES ROM/EPROM

                                                                       FFFF                  FFC0  NORMAL
                                                                                             FFFF  MODES
                                                                                                   INTERRUPT
                                                                                                   VECTORS

                            EXPANDED BOOTSTRAP          SPECIAL
                                                         TEST

                                        Figure 2-4. Memory Map for MC68HC(7)11E9

                                        M68HC11E Family Data Sheet, Rev. 5.1

32                                                                                            Freescale Semiconductor
                                                                                                       Memory Map

$0000                                                0000
                                EXT
                                                                            768 BYTES RAM
$1000
                                             EXT      02FF
                                 EXT
$9000                                                 1000
                                                               64-BYTE REGISTER BLOCK
                                 EXT
$B600                                        EXT      103F

                                EXT                   9000 8 KBYTES ROM/EPROM *
                                                      AFFF
$D000
                                             EXT      B600 512 BYTES EEPROM

                                                      B7FF

                                             EXT      BF00                  BOOT           BFC0 SPECIAL MODES
                                                                            ROM                     INTERRUPT

                                                      BFFF                                 BFFF VECTORS

                                                      D000 12 KBYTES ROM/EPROM *

$FFFF                                                 FFFF                                 FFC0        NORMAL
                                                                                           FFFF        MODES
                                                                                                       INTERRUPT
                                                                                                       VECTORS

       SINGLE            EXPANDED BOOTSTRAP SPECIAL

       CHIP                                  TEST

* 20 Kbytes ROM/EPROM are contained in two segments of 8 Kbytes and 12 Kbytes each.

                         Figure 2-5. Memory Map for MC68HC(7)11E20

$0000                                                 0000
                               EXT
                                                                            256 BYTES RAM
$1000
                                             EXT      00FF

                                                      1000
                                                               64-BYTE REGISTER BLOCK

                                                      103F

                         EXT                 EXT

                                                      BF00                  BOOT           BFC0 SPECIAL MODES
                                                                            ROM                     INTERRUPT

                                                      BFFF                                 BFFF VECTORS

$F800                                                 F800                  2048 BYTES EEPROM          NORMAL
                                                      FFFF                                       FFC0  MODES
$FFFF                                                                                                  INTERRUPT
           SINGLE                                                                                FFFF  VECTORS
            CHIP
                         EXPANDED BOOTSTRAP  SPECIAL
                                              TEST

                                      Figure 2-6. Memory Map for MC68HC811E2

                                      M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                           33
Operating Modes and On-Chip Memory

Addr.  Register Name                           Bit 7   6                      5  4      3                   2     1      Bit 0
$1000
$1001  Port A Data Register Read: PA7                  PA6    PA5                PA4    PA3                 PA2   PA1    PA0
       (PORTA) Write:

       See page 98. Reset: I                           0                      0  0      I                   I     I      I

       Reserved                                R       R      R                  R      R                   R     R      R

$1002  Parallel I/O Control Register   Read:   STAF    STAI   CWOM HNDS                 OIN                 PLS   EGA INVB
$1003                         (PIOC)   Write:    0       0
$1004                                  Reset:                                 0  0      0                   U     1      1
$1005                See page 102.             PC7     PC6
$1006
       Port C Data Register            Read:   PB7     PB6    PC5                PC4    PC3                 PC2   PC1    PC0
                   (PORTC)             Write:    0       0
                                       Reset:                                    Indeterminate after reset
               See page 99.                    PCL7    PCL6

       Port B Data Register            Read:     R       R    PB5                PB4    PB3                 PB2   PB1    PB0
                   (PORTB)             Write:                                                                       0      0
                                       Reset:                                 0  0      0                   0
              See page 99.                                                                                        PCL1   PCL0

       Port C Latched Register         Read:                  PCL5               PCL4   PCL3                PCL2
                     (PORTCL)          Write:
                                       Reset:                                    Indeterminate after reset
                  See page 99.

       Reserved                                               R                  R      R                   R     R      R

$1007  Port C Data Direction Register  Read:   DDRC7   DDRC6  DDRC5              DDRC4  DDRC3               DDRC2 DDRC1  DDRC0
                               (DDRC)  Write:     0       0      0                  0      0                                0
                                       Reset:                                                               0     0
                        See page 100.                                                                                     PD0
                                                                                                                            I
$1008  Port D Data Register Read: 0                    0      PD5                PD4    PD3                 PD2   PD1
                   (PORTD) Write:                                                                                        DDRD0
                                                       U                      I  I      I                   I     I         0
             See page 100. Reset: U
                                                                                                                          PE0
       Port D Data Direction Register Read:                   DDRD5 DDRD4 DDRD3 DDRD2 DDRD1
                                                                                                                            0
$1009                 (DDRD) Write:
                                                                                                                            0
       See page 100. Reset: 0                          0                      0  0      0                   0     0

       Port E Data Register Read: PE7                  PE6    PE5                PE4    PE3                 PE2   PE1
$100A  (PORTE) Write:

       See page 101. Reset:                                                      Indeterminate after reset

$100B  Timer Compare Force Register Read: FOC1         FOC2   FOC3               FOC4   FOC5
                              (CFORC) Write:

       See page 135. Reset: 0                          0                      0  0      0                   0     0

       Output Compare 1 Mask Register  Read:           OC1M6  OC1M5              OC1M4  OC1M3
                                                OC1M7
$100C                 (OC1M) Write:

       See page 136. Reset: 0                          0                      0  0      0                   0     0

                                                       = Unimplemented           R = Reserved U = Unaffected

                                               I = Indeterminate after reset

       Figure 2-7. Register and Control Bit Assignments (Sheet 1 of 6)

                                       M68HC11E Family Data Sheet, Rev. 5.1

34                                                                                                          Freescale Semiconductor
                                                                                                                               Memory Map

Addr.  Register Name                              Bit 7   6                      5  4      3                   2       1       Bit 0

       Output Compare 1 Data Register     Read:           OC1D6   OC1D5             OC1D4  OC1D3                                 0
                                                   OC1D7                                                                       Bit 8
$100D                    (OC1D) Write:
                                                                                                                                 0
       See page 136. Reset: 0                             0                      0  0      0                   0       0       Bit 0

       Timer Counter Register High        Read:   Bit 15  Bit 14  Bit 13            Bit 12 Bit 11              Bit 10 Bit 9      0
                            (TCNTH)       Write:     0       0       0                                                         Bit 8
$100E                                     Reset:
                      See page 137.                                                                                            Bit 0
                                                                                      0      0                 0       0
                                                                                    Bit 4  Bit 3                               Bit 8
       Timer Counter Register Low         Read:   Bit 7   Bit 6   Bit 5                                        Bit 2 Bit 1
                            (TCNTL)       Write:    0       0       0                                                          Bit 0
$100F                                     Reset:
                     See page 137.                                                                                             Bit 8
                                                                                    0      0                      0      0
                                                                                                               Bit 10  Bit 9   Bit 0
$1010  Timer Input Capture 1 Register     Read:   Bit 15  Bit 14  Bit 13            Bit 12 Bit 11
                          High (TIC1H)    Write:                                                                               Bit 8
                                          Reset:                                    Indeterminate after reset                    1
                        See page 132.
                                                                                                                               Bit 0
$1011  Timer Input Capture 1 Register     Read:   Bit 7   Bit 6   Bit 5             Bit 4  Bit 3               Bit 2 Bit 1       1
                           Low (TIC1L)    Write:
                                          Reset:                                    Indeterminate after reset                  Bit 8
                        See page 132.                                                                                            1

$1012  Timer Input Capture 2 Register     Read:   Bit 15  Bit 14  Bit 13            Bit 12 Bit 11              Bit 10 Bit 9
                          High (TIC2H)    Write:
                                          Reset:                                    Indeterminate after reset
                        See page 132.

$1013  TImer Input Capture 2 Register     Read:   Bit 7   Bit 6   Bit 5             Bit 4  Bit 3               Bit 2 Bit 1
                           Low (TIC2L)    Write:
                                          Reset:                                    Indeterminate after reset
                         See page 132.

$1014  Timer Input Capture 3 Register     Read:   Bit 15  Bit 14  Bit 13            Bit 12 Bit 11              Bit 10 Bit 9
                          High (TIC3H)    Write:
                                          Reset:                                    Indeterminate after reset
                        See page 132.

$1015  Timer Input Capture 3 Register     Read:   Bit 7   Bit 6   Bit 5             Bit 4  Bit 3               Bit 2 Bit 1
                           Low (TIC3L)    Write:
                                          Reset:                                    Indeterminate after reset
                        See page 132.

$1016  Timer Output Compare 1 Register    Read:   Bit 15  Bit 14  Bit 13            Bit 12 Bit 11              Bit 10 Bit 9
                            High (TOC1H)  Write:     1       1       1
                           See page 134.  Reset:                                    1      1                   1       1

$1017  Timer Output Compare 1 Register    Read:   Bit 7   Bit 6   Bit 5             Bit 4  Bit 3               Bit 2 Bit 1
                             Low (TOC1L)  Write:    1       1       1
                           See page 134.  Reset:                                    1      1                   1       1

$1018  Timer Output Compare 2 Register    Read:   Bit 15  Bit 14  Bit 13            Bit 12 Bit 11              Bit 10 Bit 9
                            High (TOC2H)  Write:     1       1       1
                           See page 134.  Reset:                                    1      1                   1       1

                                                          = Unimplemented           R = Reserved               U = Unaffected

                                                  I = Indeterminate after reset

       Figure 2-7. Register and Control Bit Assignments (Sheet 2 of 6)

                                          M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                                               35
Operating Modes and On-Chip Memory

Addr.  Register Name                              Bit 7   6                      5  4      3       2     1        Bit 0
                                                                                                                  Bit 0
$1019  Timer Output Compare 2 Register    Read:   Bit 7   Bit 6   Bit 5             Bit 4  Bit 3   Bit 2 Bit 1
                             Low (TOC2L)  Write:    1       1       1                 1      1                      1
                           See page 134.  Reset:                                                   1     1        Bit 8

$101A  Timer Output Compare 3 Register    Read:   Bit 15  Bit 14  Bit 13            Bit 12 Bit 11 Bit 10 Bit 9      1
                            High (TOC3H)  Write:     1       1       1                                            Bit 0
                           See page 135.  Reset:                                    1      1       1     1
                                                                                                                    1
$101B  Timer Output Compare 3 Register    Read:   Bit 7   Bit 6   Bit 5             Bit 4  Bit 3   Bit 2 Bit 1    Bit 8
                             Low (TOC3L)  Write:    1       1       1
                           See page 135.  Reset:                                    1      1       1     1          1
                                                                                                                  Bit 0
$101C  Timer Output Compare 4 Register    Read:   Bit 15  Bit 14  Bit 13            Bit 12 Bit 11 Bit 10 Bit 9
                            High (TOC4H)  Write:     1       1       1                                              1
                           See page 135.  Reset:                                    1      1       1     1        Bit 8

$101D  Timer Output Compare 4 Register    Read:   Bit 7   Bit 6   Bit 5             Bit 4  Bit 3   Bit 2 Bit 1      1
                             Low (TOC4L)  Write:    1       1       1                                             Bit 0
                           See page 135.  Reset:                                    1      1       1     1
                                                                                                                    1
$101E  Timer Input Capture 4/Output       Read:   Bit 15  Bit 14  Bit 13            Bit 12 Bit 11 Bit 10 Bit 9    OL5
           Compare 5 Register High        Write:     1       1       1
             (TI4/O5) See page 133.       Reset:                                    1      1       1     1          0
                                                                                                                 EDG3A
$101F  Timer Input Capture 4/Output       Read:   Bit 7   Bit 6   Bit 5             Bit 4  Bit 3   Bit 2 Bit 1
           Compare 5 Register Low         Write:    1       1       1                                               0
             (TI4/O5) See page 133.       Reset:                                    1      1       1     1        IC3I

       Timer Control Register 1 Read: OM2                 OL2     OM3               OL3    OM4     OL4   OM5        0
$1020                 (TCTL1) Write:                                                                              IC3F

       See page 137. Reset: 0                             0                      0  0      0       0     0          0
                                                                                                                  PR0
$1021  Timer Control Register 2           Read:   EDG4B   EDG4A   EDG1B             EDG1A EDG2B EDG2A EDG3B
                        (TCTL2)           Write:     0       0       0                                              0
                                          Reset:                                    0      0       0     0
                 See page 131.

       Timer Interrupt Mask 1 Register Read: OC1I         OC2I    OC3I              OC4I   I4/O5I  IC1I  IC2I
$1022  (TMSK1) Write:

       See page 138. Reset: 0                             0                      0  0      0       0     0

$1023  Timer Interrupt Flag 1             Read:   OC1F    OC2F    OC3F              OC4F   I4/O5F  IC1F  IC2F
                     (TFLG1)              Write:    0       0       0
                                          Reset:                                    0      0       0     0
              See page 138.

       Timer Interrupt Mask 2 Register Read: TOI          RTII PAOVI                PAII                 PR1
$1024  (TMSK2) Write:

       See page 139. Reset: 0                             0                      0  0      0       0     0

                                                          = Unimplemented           R = Reserved U = Unaffected

                                                  I = Indeterminate after reset

       Figure 2-7. Register and Control Bit Assignments (Sheet 3 of 6)

                                          M68HC11E Family Data Sheet, Rev. 5.1

36                                                                                                 Freescale Semiconductor
                                                                                                                    Memory Map

Addr.  Register Name                               Bit 7  6               5       4      3                   2      1      Bit 0

       Timer Interrupt Flag 2 Read: TOF                   RTIF PAOVF              PAIF                                       0
$1025                    (TFLG2) Write:                                                                                    RTR0

       See page 142. Reset: 0                             0               0       0      0                   0      0        0
                                                                                                                           Bit 0
$1026  Pulse Accumulator Control Regis-    Read:   DDRA7  PAEN            PAMOD   PEDGE  DDRA3               I4/O5  RTR1
                              ter (PACTL)  Write:     0     0                0       0      0                  0      0    SPR0
                                           Reset:                                                                            U
                           See page 142.
                                                                                                                             0
$1027  Pulse Accumulator Count Regis-      Read:   Bit 7  Bit 6           Bit 5   Bit 4  Bit 3               Bit 2  Bit 1  Bit 0
                             ter (PACNT)   Write:
                                           Reset:                                 Indeterminate after reset                SCR0
                          See page 146.                                                                                      U

       Serial Peripheral Control Register Read: SPIE      SPE             DWOM MSTR      CPOL                CPHA   SPR1     0
$1028                    (SPCR) Write:                                                     0                   1      U    SBK

       See page 123. Reset: 0                             0               0       0                                          0

$1029  Serial Peripheral Status Register Read: SPIF       WCOL                    MODF                                       0
                         (SPSR) Write:                                                                                     R0/T0

       See page 124. Reset: 0                             0               0       0      0                   0      0       CA

       Serial Peripheral Data I/O Regis- Read: Bit 7      Bit 6           Bit 5   Bit 4  Bit 3               Bit 2  Bit 1
$102A                    ter (SPDR) Write:

       See page 125. Reset:                                                       Indeterminate after reset

$102B  Baud Rate Register                  Read:   TCLR   SCP2(1)         SCP1    SCP0   RCKB                SCR2   SCR1
                    (BAUD)                 Write:    0       0              0       0      0                   U      U
                                           Reset:
            See page 113.

$102C  Serial Communications Control Read: R8             T8                      M      WAKE
       Register 1 (SCCR1) Write:

       See page 110. Reset: I                             I               0       0      0                   0      0

       Serial Communications Control Read: TIE            TCIE            RIE     ILIE   TE                  RE     RWU
$102D  Register 2 (SCCR2) Write:

       See page 111. Reset: 0                             0               0       0      0                   0      0

$102E  Serial Communications Status Read: TDRE            TC              RDRF    IDLE   OR                  NF     FE
       Register (SCSR) Write:

       See page 112. Reset: 1                             1               0       0      0                   0      0

1. SCP2 adds 39 to SCI prescaler and is present only in MC68HC(7)11E20.

       Serial Communications Data Reg-     Read:   R7/T7  R6/T6           R5/T5 R4/T4    R3/T3               R2/T2  R1/T1
                                           Write:
$102F                    ister (SCDR)      Reset:

       See page 110.                                                              Indeterminate after reset

       Analog-to-Digital Control Status Read: CCF                         SCAN MULT      CD                  CC     CB

$1030  Register (ADCTL) Write:

       See page 62. Reset: 0                              0                              Indeterminate after reset

                                                              = Unimplemented     R = Reserved U = Unaffected
                                                   I = Indeterminate after reset

       Figure 2-7. Register and Control Bit Assignments (Sheet 4 of 6)

                                           M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                                    37
Operating Modes and On-Chip Memory

Addr.  Register Name                                 Bit 7     6      5                  4       3                2      1        Bit 0
$1031                                                Bit 7   Bit 6  Bit 5              Bit 4   Bit 3
$1032  Analog-to-Digital Results             Read:           Bit 6                                                Bit 2 Bit 1 Bit 0
$1033         Register 1 (ADR1)              Write:  Bit 7   Bit 6
$1034              See page 64.              Reset:          Bit 6                     Indeterminate after reset
$1035                                                Bit 7
$1036  Analog-to-Digital Results             Read:             0    Bit 5              Bit 4   Bit 3              Bit 2  Bit 1 Bit 0
$1037         Register 2 (ADR2)              Write:  Bit 7     0
                   See page 64.              Reset:            R                       Indeterminate after reset
                                                       0
       Analog-to-Digital Results             Read:   MBE            Bit 5              Bit 4   Bit 3              Bit 2  Bit 1 Bit 0
              Register 3 (ADR3)              Write:
                   See page 64.              Reset:    0                               Indeterminate after reset
                                                       R
       Analog-to-Digital Results             Read:                  Bit 5              Bit 4   Bit 3              Bit 2  Bit 1 Bit 0
              Register 4 (ADR4)              Write:
                   See page 64.              Reset:                                    Indeterminate after reset

       Block Protect Register                Read:                                     PTCON BPRT3 BPRT2                 BPRT1 BPRT0
                     (BPROT)                 Write:
                                             Reset:                   0                1       1                  1      1        1
                See page 52.                                        ELAT

       EPROM Programming Control             Read:                    0                EXCOL EXROW                T1     T0       PGM
                 Register (EPROG)(1)         Write:                   R
                                             Reset:                                    0       0                  0      0        0
                      See page 53.

                      Reserved                                                         R       R                  R      R        R

1. MC68HC711E20 only  Reserved                       R       R      R                  R       R                  R      R        R
$1038

$1039  System Configuration Options          Read:   ADPU    CSEL   IRQE(1)            DLY(1)  CME                       CR1(1)   CR0(1)
                  Register (OPTION)          Write:    0       0       0                                                             0
                         See page 46.        Reset:                                    1       0                  0      0
                                                                                                                                  Bit 0
$103A  Arm/Reset COP Timer Circuitry         Read:   Bit 7   Bit 6  Bit 5              Bit 4   Bit 3              Bit 2 Bit 1        0
                   Register (COPRST)         Write:    0       0      0
                          See page 81.       Reset:                                    0       0                  0      0        EPGM
                                                                                                                                     0
          EPROM and EEPROM Program- Read: ODD                EVEN ELAT(2)              BYTE    ROW                ERASE EELAT
$103B ming Control Register (PPROG) Write:                                                                                        PSEL0
                                                             0                      0  0       0                  0      0           0
                                See page 49. Reset: 0
                                                                                                                                  REG0
       Highest Priority I Bit Interrupt and  Read:           SMOD   MDA                IRV(NE) PSEL3              PSEL2 PSEL1        1
                                                      RBOOT
$103C Miscellaneous Register (HPRIO) Write:

                      See page 41. Reset: 0                  0                      0  0       0                  1      1

$103D  RAM and I/O Mapping Register          Read:   RAM3    RAM2   RAM1               RAM0    REG3               REG2 REG1
                                   (INIT)    Write:    0       0      0
                                             Reset:                                    0       0                  0      0
                          See page 45.

                                                             = Unimplemented           R = Reserved               U = Unaffected

                                                     I = Indeterminate after reset

                      Figure 2-7. Register and Control Bit Assignments (Sheet 5 of 6)

                                             M68HC11E Family Data Sheet, Rev. 5.1

38                                                                                                                Freescale Semiconductor
                                                                                                                         Memory Map

Addr.  Register Name                          Bit 7  6                       5  4    3                            2      1     Bit 0
$103E                  Reserved
                                              R      R    R                     R    R                            R      R     R

       System Configuration Register Read:                                           NOSEC                        NOCOP ROMON  EEON
                                                                                                                                 U
$103F                    (CONFIG) Write:
                                                                                                                               EEON
       See page 43. Reset: 0                         0                       0  0    U                            U      1       1

$103F  System Configuration Register Read:    EE3    EE2  EE1                   EE0  NOSEC                        NOCOP
                          (CONFIG)(3) Write:

       See page 43. Reset: 1                         1                       1  1    U                            U      1

1. Can be written only once in first 64 cycles out of reset in normal modes or at any time during special modes.
2. MC68HC711E9 only
3. MC68HC811E2 only

                                                     = Unimplemented            R = Reserved U = Unaffected

                                              I = Indeterminate after reset

       Figure 2-7. Register and Control Bit Assignments (Sheet 6 of 6)

2.3.1 RAM and Input/Output Mapping

Hardware priority is built into RAM and I/O mapping. Registers have priority over RAM and RAM has
priority over ROM. When a lower priority resource is mapped at the same location as a higher priority
resource, a read/write of a location results in a read/write of the higher priority resource only. For example,
if both the register block and the RAM are mapped to the same location, only the register block will be
accessed. If RAM and ROM are located at the same position, RAM has priority.

The fully static RAM can be used to store instructions, variables, and temporary data. The direct
addressing mode can access RAM locations using a 1-byte address operand, saving program memory
space and execution time, depending on the application.

RAM contents can be preserved during periods of processor inactivity by two methods, both of which
reduce power consumption. They are:

   1. In the software-based stop mode, the clocks are stopped while VDD powers the MCU. Because
        power supply current is directly related to operating frequency in CMOS integrated circuits, only a
        very small amount of leakage exists when the clocks are stopped.

   2. In the second method, the MODB/VSTBY pin can supply RAM power from a battery backup or from
        a second power supply. Figure 2-8 shows a typical standby voltage circuit for a standard 5-volt
        device. Adjustments to the circuit must be made for devices that operate at lower voltages. Using
        the MODB/VSTBY pin may require external hardware, but can be justified when a significant amount
        of external circuitry is operating from VDD. If VSTBY is used to maintain RAM contents, reset must
        be held low whenever VDD is below normal operating level. Refer to Chapter 5 Resets and
        Interrupts.

                                 M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                                               39
Operating Modes and On-Chip Memory

    VDD

                       MAX
                        690

                                    VDD                                TO MODB/VSTBY
                                                                       OF M68HC11
                                                                4.7 k
                                              VOUT

    4.8-V                           VBATT
    NiCd +

                                Figure 2-8. RAM Standby MODB/VSTBY Connections

The bootloader program is contained in the internal bootstrap ROM. This ROM, which appears as internal
memory space at locations $BF00$BFFF, is enabled only if the MCU is reset in special bootstrap mode.

In expanded modes, the ROM/EPROM/OTPROM (if present) is enabled out of reset and located at the
top of the memory map if the ROMON bit in the CONFIG register is set. ROM or EPROM is enabled out
of reset in single-chip and bootstrap modes, regardless of the state of ROMON.

For devices with 512 bytes of EEPROM, the EEPROM is located at $B600$B7FF and has the same read
cycle time as the internal ROM. The 512 bytes of EEPROM cannot be remapped to other locations.

For the MC68HC811E2, EEPROM is located at $F800$FFFF and can be remapped to any 4-Kbyte
boundary. EEPROM mapping control bits (EE[3:0] in CONFIG) determine the location of the 2048 bytes
of EEPROM and are present only on the MC68HC811E2. Refer to 2.3.3.1 System Configuration Register
for a description of the MC68HC811E2 CONFIG register.

EEPROM can be programmed or erased by software and an on-chip charge pump, allowing EEPROM
changes using the single VDD supply.

2.3.2 Mode Selection

The four mode variations are selected by the logic states of the MODA and MODB pins during reset. The
MODA and MODB logic levels determine the logic state of SMOD and the MDA control bits in the highest
priority I-bit interrupt and miscellaneous (HPRIO) register.

After reset is released, the mode select pins no longer influence the MCU operating mode. In single-chip
operating mode, the MODA pin is connected to a logic level 0. In expanded mode, MODA is normally
connected to VDD through a pullup resistor of 4.7 k. The MODA pin also functions as the load instruction
register LIR pin when the MCU is not in reset. The open-drain active low LIR output pin drives low during
the first E cycle of each instruction. The MODB pin also functions as standby power input (VSTBY), which
allows RAM contents to be maintained in absence of VDD.

Refer to Table 2-1, which is a summary of mode pin operation, the mode control bits, and the four
operating modes.

                                    M68HC11E Family Data Sheet, Rev. 5.1

40                                                                                    Freescale Semiconductor
                                                                                                             Memory Map

                                Table 2-1. Hardware Mode Select Summary

   Input Levels                              Mode                  Control Bits in HPRIO
     at Reset                                                        (Latched at Reset)
                                          Single chip
MODB                            MODA       Expanded          RBOOT                SMOD             MDA
                                           Bootstrap
1                               0         Special test       0                       0             0

1                               1                            0                       0             1

0                               0                            1                       1             0

0                               1                            0                       1             1

A normal mode is selected when MODB is logic 1 during reset. One of three reset vectors is fetched from
address $FFFA$FFFF, and program execution begins from the address indicated by this vector. If
MODB is logic 0 during reset, the special mode reset vector is fetched from addresses $BFFA$BFFF,
and software has access to special test features. Refer to Chapter 5 Resets and Interrupts.

                         Address: $103C

                         Bit 7     6      5             4       3                 2         1         Bit 0

       Read: RBOOT(1)           SMOD(1)   MDA(1) IRV(NE)(1)  PSEL3                PSEL2     PSEL1     PSEL0
       Write:
Resets:

Single chip: 0                     0      0             0       0                 1         1           0

Expanded: 0                        0      1             0       0                 1         1           0

Bootstrap: 1                       1      0             0       0                 1         1           0

Test: 0                            1      1             1       0                 1         1           0

1. The reset values depend on the mode selected at the RESET pin rising edge.

Figure 2-9. Highest Priority I-Bit Interrupt and Miscellaneous
                              Register (HPRIO)

RBOOT -- Read Bootstrap ROM Bit
   Valid only when SMOD is set (bootstrap or special test mode); can be written only in special modes
       0 = Bootloader ROM disabled and not in map
       1 = Bootloader ROM enabled and in map at $BE00$BFFF

SMOD and MDA -- Special Mode Select and Mode Select A Bits
   The initial value of SMOD is the inverse of the logic level present on the MODB pin at the rising edge
   of reset. The initial value of MDA equals the logic level present on the MODA pin at the rising edge of
   reset. These two bits can be read at any time. They can be written anytime in special modes. MDA can
   be written only once in normal modes. SMOD cannot be set once it has been cleared.

                                Input                               Latched at Reset

                         MODB MODA              Mode                SMOD MDA

                         1             0     Single chip                       0         0
                                             Expanded
                         1             1                                       0         1

                                       M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                      41
Operating Modes and On-Chip Memory

                    0               0                  Bootstrap       1         0
                                                      Special test
                    0               1                                  1         1

IRV(NE) -- Internal Read Visibility (Not E) Bit
   IRVNE can be written once in any mode. In expanded modes, IRVNE determines whether IRV is on
   or off. In special test mode, IRVNE is reset to 1. In all other modes, IRVNE is reset to 0. For the
   MC68HC811E2, this bit is IRV and only controls the internal read visibility function.
       0 = No internal read visibility on external bus
       1 = Data from internal reads is driven out the external data bus.

   In single-chip modes this bit determines whether the E clock drives out from the chip. For the
   MC68HC811E2, this bit has no meaning or effect in single-chip and bootstrap modes.

       0 = E is driven out from the chip.
       1 = E pin is driven low. Refer to the following table.

                       Mode            IRVNE Out          E Clock Out  IRV Out          IRVNE     IRVNE Can
                                        of Reset            of Reset   of Reset     Affects Only  Be Written
                    Single chip              0                  On
                     Expanded                0                  On        Off              E          Once
                     Bootstrap               0                  On        Off             IRV         Once
                    Special test             1                  On        Off              E          Once
                                                                          On              IRV         Once

PSEL[3:0] -- Priority Select Bits
   Refer to Chapter 5 Resets and Interrupts.

2.3.3 System Initialization

Registers and bits that control initialization and the basic operation of the MCU are protected against
writes except under special circumstances. Table 2-2 lists registers that can be written only once after
reset or that must be written within the first 64 cycles after reset.

                       Table 2-2. Write Access Limited Registers

Operating Register     Register Name                               Must be Written                       Write
   Mode Address                                                   in First 64 Cycles                   Anytime
                                                          Bits [1:0], once only              Bits [7:2]
SMOD = 0 $x024 Timer interrupt mask 2 (TMSK2)             Clear bits, once only              Set bits only
                                                          Bits [5:4], bits [2:0], once only  Bits [7:6], bit 3
    $x035 Block protect register (BPROT)

    $x039 System configuration options (OPTION)

    $x03C           Highest priority I-bit interrupt      See HPRIO description              See HPRIO description
                    and miscellaneous (HPRIO)

    $x03D RAM and I/O map register (INIT)                 Yes, once only                                    --
                                                                             --              All, set or clear
SMOD = 1 $x024 Timer interrupt mask 2 (TMSK2)                                --              All, set or clear
                                                                             --              All, set or clear
    $x035 Block protect register (BPROT)

    $x039 System configuration options (OPTION)

    $x03C           Highest priority I-bit interrupt and  See HPRIO description              See HPRIO description
                    miscellaneous (HPRIO)

    $x03D RAM and I/O map register (INIT)                              --                    All, set or clear

                                    M68HC11E Family Data Sheet, Rev. 5.1

42                                                                                           Freescale Semiconductor
                                                                                                                                                      Memory Map

2.3.3.1 System Configuration Register

The system configuration register (CONFIG) consists of an EEPROM byte and static latches that control
the startup configuration of the MCU. The contents of the EEPROM byte are transferred into static
working latches during reset sequences. The operation of the MCU is controlled directly by these latches
and not by CONFIG itself. In normal modes, changes to CONFIG do not affect operation of the MCU until
after the next reset sequence. When programming, the CONFIG register itself is accessed. When the
CONFIG register is read, the static latches are accessed. See 2.5.1 EEPROM and CONFIG
Programming and Erasure for information on modifying CONFIG.

To take full advantage of the MCU's functionality, customers can program the CONFIG register in
bootstrap mode. This can be accomplished by setting the mode pins to logic 0 and downloading a small
program to internal RAM. For more information, Freescale application note AN1060 entitled M68HC11
Bootstrap Mode has been included at the back of this document. The downloadable talker will consist of:

    Bulk erase
    Byte programming
    Communication server

All of this functionality is provided by PCbug11 which can be found on the Freescale Web site at
http://www.freescale.com. For more information on using PCbug11 to program an E-series device,
Freescale engineering bulletin EB296 entitled Programming MC68HC711E9 Devices with PCbug11 and
the M68HC11EVBU has been included at the back of this document.

                                                                 NOTE
                   The CONFIG register on the 68HC11 is an EEPROM cell and must be
                   programmed accordingly.

Operation of the CONFIG register in the MC68HC811E2 differs from other devices in the M68HC11 E
series. See Figure 2-10 and Figure 2-11.

Address: $103F

                         Bit 7  6                5  4  3              2  1    Bit 0

Read:                                                  NOSEC NOCOP ROMON EEON
Write:

Resets:

Single chip: 0                  0                0  0  U              U  1    U

Bootstrap: 0                    0                0  0  U  U(L)           U    U

Expanded: 0                     0                0  0  1              U  U    U

Test: 0                         0                0  0  1  U(L)           U    U

                                = Unimplemented

U indicates a previously programmed bit. U(L) indicates that the bit resets to the logic level held in the latch prior to reset,
but the function of COP is controlled by the DISR bit in TEST1 register.

                         Figure 2-10. System Configuration Register (CONFIG)

                                M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                                           43
Operating Modes and On-Chip Memory

    Address: $103F

             Bit 7  6                5   4    3                           2  1  Bit 0

    Read:    EE3    EE2             EE1  EE0  NOSEC NOCOP                       EEON

    Write:

    Resets:

    Single chip: 1  1                1   1    U                           U  1  1

    Bootstrap: 1    1                1   1    U                U(L)          1  1

    Expanded: U     U                U   U    1                           U  1  U

    Test: U         U                U   U    1                U(L)          1  0

                    = Unimplemented

    U indicates a previously programmed bit. U(L) indicates that the bit resets to the logic level held in the latch prior to reset,
    but the function of COP is controlled by the DISR bit in TEST1 register.

    Figure 2-11. MC68HC811E2 System Configuration Register (CONFIG)

EE[3:0] -- EEPROM Mapping Bits
   EE[3:0] apply only to MC68HC811E2 and allow the 2048 bytes of EEPROM to be remapped to any
   4-Kbyte boundary. See Table 2-3.

                                    Table 2-3. EEPROM Mapping

                    EE[3:0]                   EEPROM Location
                    0000                         $0800$0FFF
                    0001                         $1800$1FFF
                    0010                         $2800$2FFF
                    0011                         $3800$3FFF
                    0100                         $4800$4FFF
                    0101                         $5800$5FFF
                    0110                         $6800$6FFF
                    0111                         $7800$7FFF
                    1000                         $8800$8FFF
                    1001                         $9800$9FFF
                    1010                         $A800$AFFF
                    1011                         $B800$BFFF
                    1100                         $C800$CFFF
                    1101                         $D800$DFFF
                    1110                         $E800$EFFF
                    1111                         $F800$FFFF

                                    M68HC11E Family Data Sheet, Rev. 5.1

44                                                                              Freescale Semiconductor
                                                                                                                                                      Memory Map

NOSEC -- Security Disable Bit
   NOSEC is invalid unless the security mask option is specified before the MCU is manufactured. If the
   security mask option is omitted NOSEC always reads 1. The enhanced security feature is available in
   the MC68S711E9 MCU. The enhancement to the standard security feature protects the EPROM as
   well as RAM and EEPROM.
       0 = Security enabled
       1 = Security disabled

NOCOP -- COP System Disable Bit
   Refer to Chapter 5 Resets and Interrupts.
       1 = COP disabled
       0 = COP enabled

ROMON -- ROM/EPROM/OTPROM Enable Bit
   When this bit is 0, the ROM or EPROM is disabled and that memory space becomes externally
   addressed. In single-chip mode, ROMON is forced to 1 to enable ROM/EPROM regardless of the state
   of the ROMON bit.
       0 = ROM disabled from the memory map
       1 = ROM present in the memory map

EEON -- EEPROM Enable Bit
   When this bit is 0, the EEPROM is disabled and that memory space becomes externally addressed.
       0 = EEPROM removed from the memory map
       1 = EEPROM present in the memory map

2.3.3.2 RAM and I/O Mapping Register

The internal registers used to control the operation of the MCU can be relocated on 4-Kbyte boundaries
within the memory space with the use of the RAM and I/O mapping register (INIT). This 8-bit
special-purpose register can change the default locations of the RAM and control registers within the
MCU memory map. It can be written only once within the first 64 E-clock cycles after a reset in normal
modes, and then it becomes a read-only register.

Address: $103D

                         Bit 7  6     5     4     3                   2    1   Bit 0
                                                                               REG0
Read:                           RAM2  RAM1  RAM0  REG3  REG2             REG1
           RAM3                                                                  1

Write:

Reset: 0                        0     0     0     0                   0    0

                         Figure 2-12. RAM and I/O Mapping Register (INIT)

RAM[3:0] -- RAM Map Position Bits
   These four bits, which specify the upper hexadecimal digit of the RAM address, control position of RAM
   in the memory map. RAM can be positioned at the beginning of any 4-Kbyte page in the memory map.
   It is initialized to address $0000 out of reset. Refer to Table 2-4.

REG[3:0] -- 64-Byte Register Block Position
   These four bits specify the upper hexadecimal digit of the address for the 64-byte block of internal
   registers. The register block, positioned at the beginning of any 4-Kbyte page in the memory map, is
   initialized to address $1000 out of reset. Refer to Table 2-5.

                                M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                               45
Operating Modes and On-Chip Memory

    Table 2-4. RAM Mapping                               Table 2-5. Register Mapping

    RAM[3:0]                        Address              REG[3:0]            Address

            0000                    $0000$0xFF          0000                $0000$003F

            0001                    $1000$1xFF          0001                $1000$103F

            0010                    $2000$2xFF          0010                $2000$203F

            0011                    $3000$3xFF          0011                $3000$303F

            0100                    $4000$4xFF          0100                $4000$403F

            0101                    $5000$5xFF          0101                $5000$503F

            0110                    $6000$6xFF          0110                $6000$603F

            0111                    $7000$7xFF          0111                $7000$703F

            1000                    $8000$8xFF          1000                $8000$803F

            1001                    $9000$9xFF          1001                $9000$903F

            1010                    $A000$AxFF          1010                $A000$A03F

            1011                    $B000$BxFF          1011                $B000$B03F

            1100                    $C000$CxFF          1100                $C000$C03F

            1101                    $D000$DxFF          1101                $D000$D03F

            1110                    $E000$ExFF          1110                $E000$E03F

            1111                    $F000$FxFF          1111                $F000$F03F

2.3.3.3 System Configuration Options Register

The 8-bit, special-purpose system configuration options register (OPTION) sets internal system
configuration options during initialization. The time protected control bits, IRQE, DLY, and CR[1:0], can
be written only once after a reset and then they become read-only. This minimizes the possibility of any
accidental changes to the system configuration.

    Address: $1039

            Bit 7    6                5          4       3                2  1            Bit 0

    Read:            CSEL           IRQE(1)      DLY(1)  CME                 CR1(1)       CR0(1)
               ADPU
    Write:

    Reset: 0         0                0          1       0                0  0            0

    1. Can be written only once in first 64 cycles out of reset in normal modes or at any time during
       special modes.

                     = Unimplemented

    Figure 2-13. System Configuration Options Register (OPTION)

ADPU -- Analog-to-Digital Converter Power-Up Bit
   Refer to Chapter 3 Analog-to-Digital (A/D) Converter.

CSEL -- Clock Select Bit
   Selects alternate clock source for on-chip EEPROM charge pump. Refer to 2.5.1 EEPROM and
   CONFIG Programming and Erasure for more information on EEPROM use.

   CSEL also selects the clock source for the A/D converter, a function discussed in Chapter 3
   Analog-to-Digital (A/D) Converter.

                                    M68HC11E Family Data Sheet, Rev. 5.1

46                                                                                   Freescale Semiconductor
                                                                                                                                               EPROM/OTPROM

IRQE -- Configure IRQ for Edge-Sensitive Only Operation Bit
   Refer to Chapter 5 Resets and Interrupts.

DLY -- Enable Oscillator Startup Delay Bit
       0 = The oscillator startup delay coming out of stop mode is bypassed and the MCU resumes
             processing within about four bus cycles.
       1 = A delay of approximately 4000 E-clock cycles is imposed as the MCU is started up from the stop
             power-saving mode. This delay allows the crystal oscillator to stabilize.

CME -- Clock Monitor Enable Bit
   Refer to Chapter 5 Resets and Interrupts.

Bit 2 -- Not implemented
   Always reads 0

CR[1:0] -- COP Timer Rate Select Bits
   The internal E clock is divided by 215 before it enters the COP watchdog system. These control bits
   determine a scaling factor for the watchdog timer. Refer to Chapter 5 Resets and Interrupts.

2.4 EPROM/OTPROM

Certain devices in the M68HC11 E series include on-chip EPROM/OTPROM. For instance:
    The MC68HC711E9 devices contain 12 Kbytes of on-chip EPROM (OTPROM in non-windowed
        package).
    The MC68HC711E20 has 20 Kbytes of EPROM (OTPROM in non-windowed package).
    The MC68HC711E32 has 32 Kbytes of EPROM (OTPROM in non-windowed package).

Standard MC68HC71E9 and MC68HC711E20 devices are shipped with the EPROM/OTPROM contents
erased (all 1s). The programming operation programs zeros. Windowed devices must be erased using a
suitable ultraviolet light source before reprogramming. Depending on the light source, erasing can take
from 15 to 45 minutes.

Using the on-chip EPROM/OTPROM programming feature requires an external 12-volt nominal power
supply (VPPE). Normal programming is accomplished using the EPROM/OTPROM programming register
(PPROG).

PPROG is the combined EPROM/OTPROM and EEPROM programming register on all devices with
EPROM/OTPROM except the MC68HC711E20. For the MC68HC711E20, there is a separate register for
EPROM/OTPROM programming called the EPROG register.

As described in the following subsections, these two methods of programming and verifying EPROM are
possible:

   1. Programming an individual EPROM address
   2. Programming the EPROM with downloaded data

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        47
Operating Modes and On-Chip Memory

2.4.1 Programming an Individual EPROM Address

    In this method, the MCU programs its own EPROM by controlling the PPROG register (EPROG in
        MC68HC711E20). Use these procedures to program the EPROM through the MCU with:

    The ROMON bit set in the CONFIG register
    The 12-volt nominal programming voltage present on the XIRQ/VPPE pin
    The IRQ pin must be pulled high.

                                                                 NOTE
                   Any operating mode can be used.

This example applies to all devices with EPROM/OTPROM except for the MC68HC711E20.

    EPROG  LDAB  #$20
           STAB  $103B
                        Set ELAT bit in (EPGM = 0) to enable
           STAA  $0,X   EPROM latches.
           LDAB  #$21   Store data to EPROM address
           STAB  $103B
                        Set EPGM bit with ELAT = 1 to enable
           JSR   DLYEP  EPROM programming voltage
           CLR   $103B  Delay 24 ms
                        Turn off programming voltage and set
                        to READ mode

This example applies only to MC68HC711E20.

    EPROG  LDAB  #$20
           STAB  $1036
                        Set ELAT bit (EPGM = 0) to enable
           STAA  $0,X   EPROM latches.
           LDAB  #$21   Store data to EPROM address
           STAB  $1036
                        Set EPGM bit with ELAT = 1 to enable
           JSR   DLYEP  EPROM programming voltage
           CLR   $1036  Delay 24 ms
                        Turn off programming voltage and set
                        to READ mode

2.4.2 Programming the EPROM with Downloaded Data

When using this method, the EPROM is programmed by software while in the special test or bootstrap
modes. User-developed software can be uploaded through the SCI or a ROM-resident EPROM
programming utility can be used. The 12-volt nominal programming voltage must be present on the
XIRQ/VPPE pin. To use the resident utility, bootload a 3-byte program consisting of a single jump
instruction to $BF00. $BF00 is the starting address of a resident EPROM programming utility. The utility
program sets the X and Y index registers to default values, then receives programming data from an
external host, and puts it in EPROM. The value in IX determines programming delay time. The value in
IY is a pointer to the first address in EPROM to be programmed (default = $D000).

When the utility program is ready to receive programming data, it sends the host the $FF character. Then
it waits. When the host sees the $FF character, the EPROM programming data is sent, starting with the
first location in the EPROM array. After the last byte to be programmed is sent and the corresponding
verification data is returned, the programming operation is terminated by resetting the MCU.

For more information, Freescale application note AN1060 entitled M68HC11 Bootstrap Mode has been
included at the back of this document.

                        M68HC11E Family Data Sheet, Rev. 5.1

48                                                            Freescale Semiconductor
                                                                                                                                               EPROM/OTPROM

2.4.3 EPROM and EEPROM Programming Control Register

The EPROM and EEPROM programming control register (PPROG) enables the EPROM programming
voltage and controls the latching of data to be programmed.

    For MC68HC711E9, PPROG is also the EEPROM programming control register.
    For the MC68HC711E20, EPROM programming is controlled by the EPROG register and

        EEPROM programming is controlled by the PPROG register.

Address: $103B

            Bit 7          6      5       4     3     2              1    Bit 0
Read:                    EVEN  ELAT(1)  BYTE  ROW  ERASE          EELAT  EPGM

            ODD                                                            0
Write:

Reset: 0                 0     0        0     0                0    0

1. MC68HC711E9 only

                         Figure 2-14. EPROM and EEPROM Programming
                                         Control Register (PPROG)

ODD -- Program Odd Rows in Half of EEPROM (Test) Bit
   Refer to 2.5 EEPROM.

EVEN -- Program Even Rows in Half of EEPROM (Test) Bit
   Refer to 2.5 EEPROM.

ELAT -- EPROM/OTPROM Latch Control Bit
   When ELAT = 1, writes to EPROM cause address and data to be latched and the EPROM/OTPROM
   cannot be read. ELAT can be read any time. ELAT can be written any time except when EPGM = 1;
   then the write to ELAT is disabled.
       0 = EPROM address and data bus configured for normal reads
       1 = EPROM address and data bus configured for programming

   For the MC68HC711E9:
          a. EPGM enables the high voltage necessary for both EEPROM and EPROM/OTPROM
               programming.

          b. ELAT and EELAT are mutually exclusive and cannot both equal 1.

BYTE -- Byte/Other EEPROM Erase Mode Bit
   Refer to 2.5 EEPROM.

ROW -- Row/All EEPROM Erase Mode Bit
   Refer to 2.5 EEPROM.

ERASE -- Erase Mode Select Bit
   Refer to 2.5 EEPROM.

EELAT -- EEPROM Latch Control Bit
   Refer to 2.5 EEPROM.

EPGM --EPROM/OTPROM/EEPROM Programming Voltage Enable Bit
   EPGM can be read any time and can be written only when ELAT = 1 (for EPROM/OTPROM
   programming) or when EELAT = 1 (for EEPROM programming).
       0 = Programming voltage to EPROM/OTPROM/EEPROM array disconnected
       1 = Programming voltage to EPROM/OTPROM/EEPROM array connected

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                          49
Operating Modes and On-Chip Memory

    Address: $1036

    Bit 7            6                  5   4  3                          2   1   Bit 0

    Read:                               ELAT EXCOL EXROW                  T1  T0  PGM
                MBE

    Write:

    Reset: 0         0                  0   0  0                          0   0   0

                     = Unimplemented

    Figure 2-15. MC68HC711E20 EPROM Programming
                     Control Register (EPROG)

MBE -- Multiple-Byte Programming Enable Bit
   When multiple-byte programming is enabled, address bit 5 is considered a don't care so that bytes with
   address bit 5 = 0 and address bit 5 = 1 both get programmed. MBE can be read in any mode and
   always reads 0 in normal modes. MBE can be written only in special modes.
       0 = EPROM array configured for normal programming
       1 = Program two bytes with the same data

Bit 6 -- Unimplemented
   Always reads 0

ELAT -- EPROM/OTPROM Latch Control Bit
   When ELAT = 1, writes to EPROM cause address and data to be latched and the EPROM/OTPROM
   cannot be read. ELAT can be read any time. ELAT can be written any time except when PGM = 1; then
   the write to ELAT is disabled.
       0 = EPROM/OTPROM address and data bus configured for normal reads
       1 = EPROM/OTPROM address and data bus configured for programming

EXCOL -- Select Extra Columns Bit
       0 = User array selected
       1 = User array is disabled and extra columns are accessed at bits [7:0]. Addresses use bits [13:5]
             and bits [4:0] are don't care. EXCOL can be read and written only in special modes and always
             returns 0 in normal modes.

EXROW -- Select Extra Rows Bit
       0 = User array selected
       1 = User array is disabled and two extra rows are available. Addresses use bits [7:0] and bits [13:8]
             are don't care. EXROW can be read and written only in special modes and always returns 0 in
             normal modes.

T[1:0] -- EPROM Test Mode Select Bits
   These bits allow selection of either gate stress or drain stress test modes. They can be read and written
   only in special modes and always read 0 in normal modes.

                                    T1  T0  Function Selected
                                               Normal mode
                                    0   0         Reserved
                                                 Gate stress
                                    0   1       Drain stress

                                    1   0

                                    1   1

                                    M68HC11E Family Data Sheet, Rev. 5.1

50                                                                                Freescale Semiconductor
                                                                    EEPROM

PGM -- EPROM Programming Voltage Enable Bit
   PGM can be read any time and can be written only when ELAT = 1.
       0 = Programming voltage to EPROM array disconnected
       1 = Programming voltage to EPROM array connected

2.5 EEPROM

Some E-series devices contain 512 bytes of on-chip EEPROM. The MC68HC811E2 contains 2048 bytes
of EEPROM with selectable base address. All E-series devices contain the EEPROM-based CONFIG
register.

2.5.1 EEPROM and CONFIG Programming and Erasure

The erased state of an EEPROM bit is 1. During a read operation, bit lines are precharged to 1. The
floating gate devices of programmed bits conduct and pull the bit lines to 0. Unprogrammed bits remain
at the precharged level and are read as ones. Programming a bit to 1 causes no change. Programming
a bit to 0 changes the bit so that subsequent reads return 0.

When appropriate bits in the BPROT register are cleared, the PPROG register controls programming and
erasing the EEPROM. The PPROG register can be read or written at any time, but logic enforces defined
programming and erasing sequences to prevent unintentional changes to EEPROM data. When the
EELAT bit in the PPROG register is cleared, the EEPROM can be read as if it were a ROM.

The on-chip charge pump that generates the EEPROM programming voltage from VDD uses MOS
capacitors, which are relatively small in value. The efficiency of this charge pump and its drive capability
are affected by the level of VDD and the frequency of the driving clock. The load depends on the number
of bits being programmed or erased and capacitances in the EEPROM array.

The clock source driving the charge pump is software selectable. When the clock select (CSEL) bit in the
OPTION register is 0, the E clock is used; when CSEL is 1, an on-chip resistor-capacitor (RC) oscillator
is used.

The EEPROM programming voltage power supply voltage to the EEPROM array is not enabled until there
has been a write to PPROG with EELAT set and PGM cleared. This must be followed by a write to a valid
EEPROM location or to the CONFIG address, and then a write to PPROG with both the EELAT and
EPGM bits set. Any attempt to set both EELAT and EPGM during the same write operation results in
neither bit being set.

2.5.1.1 Block Protect Register

This register prevents inadvertent writes to both the CONFIG register and EEPROM. The active bits in
this register are initialized to 1 out of reset and can be cleared only during the first 64 E-clock cycles after
reset in the normal modes. When these bits are cleared, the associated EEPROM section and the
CONFIG register can be programmed or erased. EEPROM is only visible if the EEON bit in the CONFIG
register is set. The bits in the BPROT register can be written to 1 at any time to protect EEPROM and the
CONFIG register. In test or bootstrap modes, write protection is inhibited and BPROT can be written
repeatedly. Address ranges for protected areas of EEPROM differ significantly for the MC68HC811E2.
Refer to Figure 2-16.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                             51
Operating Modes and On-Chip Memory

    Address: $1035        6                5     4      3         2          1         Bit 0
                   Bit 7                      PTCON  BPRT3     BPRT2      BPRT1       BPRT0
                          0                0
       Read:                                     1      1         1          1           1
       Write:
      Reset: 0

                          = Unimplemented

                          Figure 2-16. Block Protect Register (BPROT)

Bits [7:5] -- Unimplemented
   Always read 0

PTCON -- Protect CONFIG Register Bit
       0 = CONFIG register can be programmed or erased normally.
       1 = CONFIG register cannot be programmed or erased.

BPRT[3:0] -- Block Protect Bits for EEPROM
   When set, these bits protect a block of EEPROM from being programmed or electronically erased.
   Ultraviolet light, however, can erase the entire EEPROM contents regardless of BPRT[3:0] (windowed
   packages only). Refer to Table 2-6 and Table 2-7.

   When cleared, BPRT[3:0] allow programming and erasure of the associated block.

                                             Table 2-6. EEPROM Block Protect

    Bit Name                                  Block Protected             Block Size
     BPRT0                                     $B600$B61F                 32 bytes
     BPRT1                                     $B620$B65F                 64 bytes
     BPRT2                                     $B660$B6DF                 128 bytes
     BPRT3                                     $B6E0$B7FF                 288 bytes

    Table 2-7. EEPROM Block Protect in MC68HC811E2 MCUs

    Bit Name                                  Block Protected             Block Size
     BPRT0                                    $x800$x9FF(1)               512 bytes
     BPRT1                                    $xA00$xBFF(1)               512 bytes
     BPRT2                                    $xC00$xDFF(1)               512 bytes
     BPRT3                                    $xE00$xFFF(1)               512 bytes

    1. x is determined by the value of EE[3:0] in CONFIG register. Refer to Figure
       2-13.

                                    M68HC11E Family Data Sheet, Rev. 5.1

52                                                                                    Freescale Semiconductor
                                                                                                                                                           EEPROM

2.5.1.2 EPROM and EEPROM Programming Control Register
The EPROM and EEPROM programming control register (PPROG) selects and controls the EEPROM
programming function. Bits in PPROG enable the programming voltage, control the latching of data to be
programmed, and select the method of erasure (for example, byte, row, etc.).

Address: $103B

                         Bit 7  6  5    4          3                  2  1   Bit 0
                                                                            EPGM
Read:                           EVEN ELAT(1) BYTE  ROW ERASE EELAT
            ODD                                                               0

Write:

Reset: 0                        0  0    0          0                  0  0

1. MC68HC711E9 only

                         Figure 2-17. EPROM and EEPROM Programming
                                         Control Register (PPROG)

ODD -- Program Odd Rows in Half of EEPROM (Test) Bit

EVEN -- Program Even Rows in Half of EEPROM (Test) Bit

ELAT -- EPROM/OTPROM Latch Control Bit
   For the MC68HC711E9, EPGM enables the high voltage necessary for both EPROM/OTPROM and
   EEPROM programming.
   For MC68HC711E9, ELAT and EELAT are mutually exclusive and cannot both equal 1.
       0 = EPROM address and data bus configured for normal reads
       1 = EPROM address and data bus configured for programming

BYTE -- Byte/Other EEPROM Erase Mode Bit
   This bit overrides the ROW bit.
       0 = Row or bulk erase
       1 = Erase only one byte

ROW -- Row/All EEPROM Erase Mode Bit
   If BYTE is 1, ROW has no meaning.
       0 = Bulk erase
       1 = Row erase

                                   Table 2-8. EEPROM Erase

                         BYTE      ROW                     Action
                            0        0  Bulk erase (entire array)
                            0        1  Row erase (16 bytes)
                            1        0  Byte erase
                            1        1  Byte erase

ERASE -- Erase Mode Select Bit
       0 = Normal read or program mode
       1 = Erase mode

EELAT -- EEPROM Latch Control Bit
       0 = EEPROM address and data bus configured for normal reads and cannot be programmed
       1 = EEPROM address and data bus configured for programming or erasing and cannot be read

                                M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                          53
Operating Modes and On-Chip Memory

EPGM -- EPROM/OTPROM/EEPROM Programming Voltage Enable Bit
       0 = Programming voltage to EEPROM array switched off
       1 = Programming voltage to EEPROM array switched on

During EEPROM programming, the ROW and BYTE bits of PPROG are not used. If the frequency of the
E clock is 1 MHz or less, set the CSEL bit in the OPTION register. Recall that 0s must be erased by a
separate erase operation before programming. The following examples of how to program an EEPROM
byte assume that the appropriate bits in BPROT are cleared.

    PROG   LDAB  #$02   EELAT = 1
           STAB  $103B  Set EELAT bit
           STAA  $XXXX  Store data to EEPROM address
                        (for valid EEPROM address see memory
           LDAB  #$03   map for each device)
           STAB  $103B  EELAT = 1, EPGM = 1
           JSR   DLY10  Turn on programming voltage
           CLR   $103B  Delay 10 ms
                        Turn off high voltage and set
                        to READ mode

2.5.1.3 EEPROM Bulk Erase

This is an example of how to bulk erase the entire EEPROM. The CONFIG register is not affected in this
example.

    BULKE  LDAB  #$06   EELAT = 1, ERASE = 1
           STAB  $103B  Set to BULK erase mode
           STAA  $XXXX  Store data to any EEPROM address (for
                        valid EEPROM address see memory map
           LDAB  #$07   for each device)
           STAB  $103B  EELAT = 1, EPGM = 1, ERASE = 1
           JSR   DLY10  Turn on high voltage
           CLR   $103B  Delay 10 ms
                        Turn off high voltage and set
                        to READ mode

2.5.1.4 EEPROM Row Erase
This example shows how to perform a fast erase of large sections of EEPROM.

    ROWE   LDAB  #$0E   ROW = 1, ERASE = 1, EELAT = 1
           STAB  $103B  Set to ROW erase mode
           STAB  0,X    Write any data to any address in ROW
           LDAB  #$0F   ROW = 1, ERASE = 1, EELAT = 1, EPGM = 1
           STAB  $103B  Turn on high voltage
           JSR   DLY10  Delay 10 ms
           CLR   $103B  Turn off high voltage and set
                        to READ mode

                                    M68HC11E Family Data Sheet, Rev. 5.1

54                                                                           Freescale Semiconductor
                                                                        EEPROM

2.5.1.5 EEPROM Byte Erase
This is an example of how to erase a single byte of EEPROM.

BYTEE  LDAB              #$16   BYTE = 1, ERASE = 1, EELAT = 1
       STAB              $103B  Set to BYTE erase mode
       STAB              0,X    Write any data to address to be erased
       LDAB              #$17   BYTE = 1, ERASE = 1, EELAT = 1,
                                EPGM = 1
       STAB              $103B  Turn on high voltage
       JSR               DLY10  Delay 10 ms
       CLR               $103B  Turn off high voltage and set
                                to READ mode

2.5.1.6 CONFIG Register Programming

Because the CONFIG register is implemented with EEPROM cells, use EEPROM procedures to erase
and program this register. The procedure for programming is the same as for programming a byte in the
EEPROM array, except that the CONFIG register address is used. CONFIG can be programmed or
erased (including byte erase) while the MCU is operating in any mode, provided that PTCON in BPROT
is clear.

To change the value in the CONFIG register, complete this procedure.
   1. Erase the CONFIG register.
   2. Program the new value to the CONFIG address.
   3. Initiate reset.

                                                                 NOTE
                   Do not initiate a reset until the procedure is complete.

2.5.2 EEPROM Security

The optional security feature, available only on ROM-based MCUs, protects the EEPROM and RAM
contents from unauthorized access. A program, or a key portion of a program, can be protected against
unauthorized duplication. To accomplish this, the protection mechanism restricts operation of protected
devices to the single-chip modes. This prevents the memory locations from being monitored externally
because single-chip modes do not allow visibility of the internal address and data buses. Resident
programs, however, have unlimited access to the internal EEPROM and RAM and can read, write, or
transfer the contents of these memories.

An enhanced security feature which protects EPROM contents, RAM, and EEPROM from unauthorized
accesses is available in MC68S711E9. Refer to Chapter 11 Ordering Information and Mechanical
Specifications for the exact part number.

For further information, these engineering bulletins have been included at the back of this data book:
    EB183 -- Enabling the Security Feature on the MC68HC711E9 Devices with PCbug11 on the
        M68HC711E9PGMR
    EB188 -- Enabling the Security Feature on M68HC811E2 Devices with PCbug11 on the
        M68HC711E9PGMR

                                M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                 55
Operating Modes and On-Chip Memory

                                    M68HC11E Family Data Sheet, Rev. 5.1

56                                                                        Freescale Semiconductor
Chapter 3
Analog-to-Digital (A/D) Converter

3.1 Introduction

The analog-to-digital (A/D) system, a successive approximation converter, uses an all-capacitive charge
redistribution technique to convert analog signals to digital values.

3.2 Overview

The A/D system is an 8-channel, 8-bit, multiplexed-input converter. The converter does not require
external sample and hold circuits because of the type of charge redistribution technique used. A/D
converter timing can be synchronized to the system E clock or to an internal resistor capacitor (RC)
oscillator.

The A/D converter system consists of four functional blocks: multiplexer, analog converter, digital control,
and result storage. Refer to Figure 3-1.

3.2.1 Multiplexer

The multiplexer selects one of 16 inputs for conversion. Input selection is controlled by the value of bits
CD:CA in the ADCTL register. The eight port E pins are fixed-direction analog inputs to the multiplexer,
and additional internal analog signal lines are routed to it.

Port E pins also can be used as digital inputs. Digital reads of port E pins are not recommended during
the sample portion of an A/D conversion cycle, when the gate signal to the N-channel input gate is on.
Because no P-channel devices are directly connected to either input pins or reference voltage pins,
voltages above VDD do not cause a latchup problem, although current should be limited according to
maximum ratings. Refer to Figure 3-2, which is a functional diagram of an input pin.

3.2.2 Analog Converter

Conversion of an analog input selected by the multiplexer occurs in this block. It contains a
digital-to-analog capacitor (DAC) array, a comparator, and a successive approximation register (SAR).
Each conversion is a sequence of eight comparison operations, beginning with the most significant bit
(MSB). Each comparison determines the value of a bit in the successive approximation register.

The DAC array performs two functions. It acts as a sample and hold circuit during the entire conversion
sequence and provides comparison voltage to the comparator during each successive comparison.

The result of each successive comparison is stored in the SAR. When a conversion sequence is
complete, the contents of the SAR are transferred to the appropriate result register.

A charge pump provides switching voltage to the gates of analog switches in the multiplexer. Charge
pump output must stabilize between 7 and 8 volts within up to 100 s before the converter can be used.
The charge pump is enabled by the ADPU bit in the OPTION register.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        57
Analog-to-Digital (A/D) Converter

    PE0                                                  8-BIT CAPACITIVE DAC                                           VRH
    AN0                                                WITH SAMPLE AND HOLD                                             VRl
                                                    SUCCESSIVE APPROXIMATION
    PE1                                                REGISTER AND CONTROL                                              INTERNAL
    AN1                                      RESULT                                                                      DATA BUS

    PE2                                                                                         ADCTL A/D CONTROL
    AN2                                                 RESULT REGISTER INTERFACE
                                                                CCF
    PE3                                                                 SCAN
    AN3                                                                    MULT
                                                                                CD
                        ANALOG                                                      CC
                          MUX                                                           CB
                                                                                            CA
    PE4
    AN4

    PE5
    AN5

    PE6
    AN6

    PE7
    AN7

            ADR1 A/D RESULT 1                ADR2 A/D RESULT 2  ADR3 A/D RESULT 3  ADR4 A/D RESULT 4

                                   Figure 3-1. A/D Converter Block Diagram

    ANALOG                                                      DIFFUSION/POLY
     INPUT                                                          COUPLER

       PIN                         + ~20 V   + ~12V                   4 k          *
                                    ~0.7 V   ~0.7V
            < 2 pF                                                400 nA           ~ 20 pF
                                             DUMMY N-CHANNEL    JUNCTION
                                               OUTPUT DEVICE    LEAKAGE                                                  DAC
                                                                                                                   CAPACITANCE

                INPUT                                                                                              VRL
            PROTECTION

               DEVICE

    * THIS ANALOG SWITCH IS CLOSED ONLY DURING THE 12-CYCLE SAMPLE TIME.

           Figure 3-2. Electrical Model of an A/D Input Pin (Sample Mode)

                                   M68HC11E Family Data Sheet, Rev. 5.1

58                                                                                                                 Freescale Semiconductor
                                                                                                                                                           Overview

3.2.3 Digital Control

All A/D converter operations are controlled by bits in register ADCTL. In addition to selecting the analog
input to be converted, ADCTL bits indicate conversion status and control whether single or continuous
conversions are performed. Finally, the ADCTL bits determine whether conversions are performed on
single or multiple channels.

3.2.4 Result Registers

Four 8-bit registers ADR[4:1] store conversion results. Each of these registers can be accessed by the
processor in the CPU. The conversion complete flag (CCF) indicates when valid data is present in the
result registers. The result registers are written during a portion of the system clock cycle when reads do
not occur, so there is no conflict.

3.2.5 A/D Converter Clocks

The CSEL bit in the OPTION register selects whether the A/D converter uses the system E clock or an
internal RC oscillator for synchronization. When E-clock frequency is below 750 kHz, charge leakage in
the capacitor array can cause errors, and the internal oscillator should be used. When the RC clock is
used, additional errors can occur because the comparator is sensitive to the additional system clock
noise.

3.2.6 Conversion Sequence

A/D converter operations are performed in sequences of four conversions each. A conversion sequence
can repeat continuously or stop after one iteration. The conversion complete flag (CCF) is set after the
fourth conversion in a sequence to show the availability of data in the result registers. Figure 3-3 shows
the timing of a typical sequence. Synchronization is referenced to the system E clock.

E CLOCK

                                    MSB            BIT 6 BIT 5 BIT 4 BIT 3 BIT 2 BIT 1 LSB 2
                                      4

                                  CYCLES
WRITE TO ADCTL       12 E CYCLES                   2   2  2     2       2   2  2 CYC

                                                                                                                                              SET CC FLAGSAMPLE ANALOG INPUT
                                                                                                                                                    REPEAT SEQUENCE, SCAN = 1
                                                   CYC CYC CYC CYC CYC CYC CYC END

                                        SUCCESSIVE APPROXIMATION SEQUENCE

            CONVERT FIRST         CONVERT SECOND       CONVERT THIRD        CONVERT FOURTH

            CHANNEL, UPDATE       CHANNEL, UPDATE      CHANNEL, UPDATE      CHANNEL, UPDATE

         0  ADR1             32   ADR2             64     ADR3          96     ADR4           128 -- E CYCLES

                             Figure 3-3. A/D Conversion Sequence

                                  M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                                                                                        59
Analog-to-Digital (A/D) Converter

3.3 A/D Converter Power-Up and Clock Select

Bit 7 of the OPTION register controls A/D converter power-up. Clearing ADPU removes power from and
disables the A/D converter system. Setting ADPU enables the A/D converter system. Stabilization of the
analog bias voltages requires a delay of as much as 100 s after turning on the A/D converter. When the
A/D converter system is operating with the MCU E clock, all switching and comparator operations are
inherently synchronized to the main MCU clocks. This allows the comparator output to be sampled at
relatively quiet times during MCU clock cycles. Since the internal RC oscillator is asynchronous to the
MCU clock, there is more error attributable to internal system clock noise. A/D converter accuracy is
reduced slightly while the internal RC oscillator is being used (CSEL = 1).

    Address: $1039

            Bit 7    6                5  4       3            2  1                                               Bit 0

    Read:            CSEL  IRQE(1)       DLY(1)  CME             CR1(1)                                          CR0(1)
               ADPU
    Write:

    Reset: 0         0                0  1       0            0  0                                               0

    1. Can be written only once in first 64 cycles out of reset in normal modes or at any time in special modes

                     = Unimplemented

    Figure 3-4. System Configuration Options Register (OPTION)

ADPU -- A/D Power-Up Bit
       0 = A/D powered down
       1 = A/D powered up

CSEL -- Clock Select Bit
       0 = A/D and EEPROM use system E clock.
       1 = A/D and EEPROM use internal RC clock.

IRQE -- Configure IRQ for Edge-Sensitive Only Operation
   Refer to Chapter 5 Resets and Interrupts.

DLY -- Enable Oscillator Startup Delay Bit
       0 = The oscillator startup delay coming out of stop is bypassed and the MCU resumes processing
             within about four bus cycles.
       1 = A delay of approximately 4000 E-clock cycles is imposed as the MCU is started up from the stop
             power-saving mode. This delay allows the crystal oscillator to stabilize.

CME -- Clock Monitor Enable Bit
   Refer to Chapter 5 Resets and Interrupts.

Bit 2 -- Not implemented
   Always reads 0

CR[1:0] -- COP Timer Rate Select Bits
   Refer to Chapter 5 Resets and Interrupts and Chapter 9 Timing Systems.

                        M68HC11E Family Data Sheet, Rev. 5.1

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                                                                                                                                           Conversion Process

3.4 Conversion Process

The A/D conversion sequence begins one E-clock cycle after a write to the A/D control/status register,
ADCTL. The bits in ADCTL select the channel and the mode of conversion.

An input voltage equal to VRL converts to $00 and an input voltage equal to VRH converts to $FF (full
scale), with no overflow indication. For ratiometric conversions of this type, the source of each analog
input should use VRH as the supply voltage and be referenced to VRL.

3.5 Channel Assignments

The multiplexer allows the A/D converter to select one of 16 analog signals. Eight of these channels
correspond to port E input lines to the MCU, four of the channels are internal reference points or test
functions, and four channels are reserved. Refer to Table 3-1.

                         Table 3-1. Converter Channel Assignments

                         Channel                       Channel     Result in ADRx
                         Number                          Signal      if MULT = 1
                                                                         ADR1
                              1                            AN0           ADR2
                              2                            AN1           ADR3
                              3                            AN2           ADR4
                              4                            AN3           ADR1
                              5                            AN4           ADR2
                              6                            AN5           ADR3
                              7                            AN6           ADR4
                              8                            AN7              --
                          9 12                       Reserved          ADR1
                             13                          VRH(1)
                                                         VRL(1)          ADR2
                             14                        (VRH)/2(1)
                                                      Reserved(1)        ADR3
                             15
                                                                         ADR4
                             16

                         1. Used for factory testing

3.6 Single-Channel Operation

The two types of single-channel operation are:
   1. When SCAN = 0, the single selected channel is converted four consecutive times. The first result
        is stored in A/D result register 1 (ADR1), and the fourth result is stored in ADR4. After the fourth
        conversion is complete, all conversion activity is halted until a new conversion command is written
        to the ADCTL register.
   2. When SCAN = 1, conversions continue to be performed on the selected channel with the fifth
        conversion being stored in register ADR1 (overwriting the first conversion result), the sixth
        conversion overwriting ADR2, and so on.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                  61
Analog-to-Digital (A/D) Converter

3.7 Multiple-Channel Operation

The two types of multiple-channel operation are:
   1. When SCAN = 0, a selected group of four channels is converted one time each. The first result is
        stored in A/D result register 1 (ADR1), and the fourth result is stored in ADR4. After the fourth
        conversion is complete, all conversion activity is halted until a new conversion command is written
        to the ADCTL register.
   2. When SCAN = 1, conversions continue to be performed on the selected group of channels with the
        fifth conversion being stored in register ADR1 (replacing the earlier conversion result for the first
        channel in the group), the sixth conversion overwriting ADR2, and so on.

3.8 Operation in Stop and Wait Modes

If a conversion sequence is in progress when either the stop or wait mode is entered, the conversion of
the current channel is suspended. When the MCU resumes normal operation, that channel is resampled
and the conversion sequence is resumed. As the MCU exits wait mode, the A/D circuits are stable and
valid results can be obtained on the first conversion. However, in stop mode, all analog bias currents are
disabled and it is necessary to allow a stabilization period when leaving stop mode. If stop mode is exited
with a delay (DLY = 1), there is enough time for these circuits to stabilize before the first conversion. If
stop mode is exited with no delay (DLY bit in OPTION register = 0), allow 10 ms for the A/D circuitry to
stabilize to avoid invalid results.

3.9 A/D Control/Status Register

All bits in this register can be read or written, except bit 7, which is a read-only status indicator, and bit 6,
which always reads as 0. Write to ADCTL to initiate a conversion. To quit a conversion in progress, write
to this register and a new conversion sequence begins immediately.

    Address: $1030

    Bit 7           6                5  4  3                 2        1   Bit 0

    Read: CCF          SCAN MULT           CD  CC                     CB  CA
    Write:

    Reset: 0        0                      Indeterminate after reset

                    = Unimplemented

                    Figure 3-5. A/D Control/Status Register (ADCTL)

CCF -- Conversion Complete Flag
   A read-only status indicator, this bit is set when all four A/D result registers contain valid conversion
   results. Each time the ADCTL register is overwritten, this bit is automatically cleared to 0 and a
   conversion sequence is started. In the continuous mode, CCF is set at the end of the first conversion
   sequence.

Bit 6 -- Unimplemented
   Always reads 0

SCAN -- Continuous Scan Control Bit

                       M68HC11E Family Data Sheet, Rev. 5.1

62                                                                        Freescale Semiconductor
                                                                         A/D Control/Status Register

   When this control bit is clear, the four requested conversions are performed once to fill the four result
   registers. When this control bit is set, conversions are performed continuously with the result registers
   updated as data becomes available.

MULT -- Multiple Channel/Single Channel Control Bit
   When this bit is clear, the A/D converter system is configured to perform four consecutive conversions
   on the single channel specified by the four channel select bits CD:CA (bits [3:0] of the ADCTL register).
   When this bit is set, the A/D system is configured to perform a conversion on each of four channels
   where each result register corresponds to one channel.

                                                                 NOTE
                   When the multiple-channel continuous scan mode is used, extra care is
                   needed in the design of circuitry driving the A/D inputs. The charge on the
                   capacitive DAC array before the sample time is related to the voltage on the
                   previously converted channel. A charge share situation exists between the
                   internal DAC capacitance and the external circuit capacitance. Although
                   the amount of charge involved is small, the rate at which it is repeated is
                   every 64 s for an E clock of 2 MHz. The RC charging rate of the external
                   circuit must be balanced against this charge sharing effect to avoid errors
                   in accuracy. Refer to M68HC11 Reference Manual, Freescale document
                   order number M68HC11RM/AD, for further information.

CD:CA -- Channel Selects D:A Bits
   Refer to Table 3-2. When a multiple channel mode is selected (MULT = 1), the two least significant
   channel select bits (CB and CA) have no meaning and the CD and CC bits specify which group of four
   channels is to be converted.

                         Table 3-2. A/D Converter Channel Selection

                         Channel Select  Channel Signal  Result in ADRx
                           Control Bits                    if MULT = 1
                                                AN0
                         CD:CC:CB:CA            AN1            ADR1
                                0000            AN2            ADR2
                                0001            AN3            ADR3
                                0010            AN4            ADR4
                                0011            AN5            ADR1
                                0100            AN6            ADR2
                                0101            AN7            ADR3
                                0110         Reserved          ADR4
                                0111           VRH(1)
                                10XX           VRL(1)             --
                                1100         (VRH)/2(1)        ADR1
                                           Reserved(1)
                                1101                           ADR2

                                1110                           ADR3

                                1111                           ADR4

                         1. Used for factory testing

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                  63
Analog-to-Digital (A/D) Converter

3.10 A/D Converter Result Registers

These read-only registers hold an 8-bit conversion result. Writes to these registers have no effect. Data
in the A/D converter result registers is valid when the CCF flag in the ADCTL register is set, indicating a
conversion sequence is complete. If conversion results are needed sooner, refer to Figure 3-3, which
shows the A/D conversion sequence diagram.

    Register name: Analog-to-Digital Converter Result Register 1 Address: $1031

            Bit 7  6                5  4      3                                  2        1    Bit 0
                                                                                        Bit 1  Bit 0
    Read: Bit 7    Bit 6  Bit 5        Bit 4  Bit 3                              Bit 2
                                                                                          1    Bit 0
    Write:                                                                              Bit 1  Bit 0

    Reset:                             Indeterminate after reset                          1    Bit 0
                                                                                        Bit 1  Bit 0
    Register name: Analog-to-Digital Converter Result Register 2 Address: $1032
                                                                                          1    Bit 0
            Bit 7  6                5  4      3                                  2      Bit 1  Bit 0

    Read: Bit 7    Bit 6  Bit 5        Bit 4  Bit 3                              Bit 2

    Write:

    Reset:                             Indeterminate after reset

    Register name: Analog-to-Digital Converter Result Register 3 Address: $1033

            Bit 7  6                5  4      3                                  2

    Read: Bit 7    Bit 6  Bit 5        Bit 4  Bit 3                              Bit 2

    Write:

    Reset:                             Indeterminate after reset

    Register name: Analog-to-Digital Converter Result Register 4 Address: $1034

            Bit 7  6                5  4      3                                  2

    Read: Bit 7    Bit 6  Bit 5        Bit 4  Bit 3                              Bit 2

    Write:

    Reset:                             Indeterminate after reset

                   = Unimplemented

                   Figure 3-6. Analog-to-Digital Converter
                        Result Registers (ADR1ADR4)

                      M68HC11E Family Data Sheet, Rev. 5.1

64                                                                                             Freescale Semiconductor
Chapter 4
Central Processor Unit (CPU)

4.1 Introduction

Features of the M68HC11 Family include:
    Central processor unit (CPU) architecture
    Data types
    Addressing modes
    Instruction set
    Special operations such as subroutine calls and interrupts

The CPU is designed to treat all peripheral, input/output (I/O), and memory locations identically as
addresses in the 64-Kbyte memory map. This is referred to as memory-mapped I/O. There are no special
instructions for I/O that are separate from those used for memory. This architecture also allows accessing
an operand from an external memory location with no execution time penalty.

4.2 CPU Registers

M68HC11 CPU registers are an integral part of the CPU and are not addressed as if they were memory
locations. The seven registers, discussed in the following paragraphs, are shown in Figure 4-1.

7                        A  07     B        0 8-BIT ACCUMULATORS A & B
                                            0 OR 16-BIT DOUBLE ACCUMULATOR D
15                          D

                            IX                 INDEX REGISTER X

                            IY                 INDEX REGISTER Y

                            SP                 STACK POINTER

                            PC                 PROGRAM COUNTER
                                               CONDITION CODES
                                7           0

                                SXH I NZVC

                                                                                       CARRY/BORROW FROM MSB
                                                                                       OVERFLOW
                                                                                       ZERO
                                                                                       NEGATIVE
                                                                                       I-INTERRUPT MASK
                                                                                       HALF CARRY (FROM BIT 3)
                                                                                       X-INTERRUPT MASK
                                                                                       STOP DISABLE

                            Figure 4-1. Programming Model

                            M68HC11E Family Data Sheet, Rev. 5.1

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Central Processor Unit (CPU)

4.2.1 Accumulators A, B, and D

Accumulators A and B are general-purpose 8-bit registers that hold operands and results of arithmetic
calculations or data manipulations. For some instructions, these two accumulators are treated as a single
double-byte (16-bit) accumulator called accumulator D. Although most instructions can use accumulators
A or B interchangeably, these exceptions apply:

    The ABX and ABY instructions add the contents of 8-bit accumulator B to the contents of 16-bit
        register X or Y, but there are no equivalent instructions that use A instead of B.

    The TAP and TPA instructions transfer data from accumulator A to the condition code register or
        from the condition code register to accumulator A. However, there are no equivalent instructions
        that use B rather than A.

    The decimal adjust accumulator A (DAA) instruction is used after binary-coded decimal (BCD)
        arithmetic operations, but there is no equivalent BCD instruction to adjust accumulator B.

    The add, subtract, and compare instructions associated with both A and B (ABA, SBA, and CBA)
        only operate in one direction, making it important to plan ahead to ensure that the correct operand
        is in the correct accumulator.

4.2.2 Index Register X (IX)

The IX register provides a 16-bit indexing value that can be added to the 8-bit offset provided in an
instruction to create an effective address. The IX register can also be used as a counter or as a temporary
storage register.

4.2.3 Index Register Y (IY)

The 16-bit IY register performs an indexed mode function similar to that of the IX register. However, most
instructions using the IY register require an extra byte of machine code and an extra cycle of execution
time because of the way the opcode map is implemented. Refer to 4.4 Opcodes and Operands for further
information.

4.2.4 Stack Pointer (SP)

The M68HC11 CPU has an automatic program stack. This stack can be located anywhere in the address
space and can be any size up to the amount of memory available in the system. Normally, the SP is
initialized by one of the first instructions in an application program. The stack is configured as a data
structure that grows downward from high memory to low memory. Each time a new byte is pushed onto
the stack, the SP is decremented. Each time a byte is pulled from the stack, the SP is incremented. At
any given time, the SP holds the 16-bit address of the next free location in the stack. Figure 4-2 is a
summary of SP operations.

When a subroutine is called by a jump-to-subroutine (JSR) or branch-to- subroutine (BSR) instruction, the
address of the instruction after the JSR or BSR is automatically pushed onto the stack, least significant
byte first. When the subroutine is finished, a return-from-subroutine (RTS) instruction is executed. The
RTS pulls the previously stacked return address from the stack and loads it into the program counter.
Execution then continues at this recovered return address.

When an interrupt is recognized, the current instruction finishes normally, the return address (the current
value in the program counter) is pushed onto the stack, all of the CPU registers are pushed onto the stack,
and execution continues at the address specified by the vector for the interrupt.

    M68HC11E Family Data Sheet, Rev. 5.1

66                                        Freescale Semiconductor
                                                                                                                                                    CPU Registers

At the end of the interrupt service routine, an return-from interrupt (RTI) instruction is executed. The RTI
instruction causes the saved registers to be pulled off the stack in reverse order. Program execution
resumes at the return address.

Certain instructions push and pull the A and B accumulators and the X and Y index registers and are often
used to preserve program context. For example, pushing accumulator A onto the stack when entering a
subroutine that uses accumulator A and then pulling accumulator A off the stack just before leaving the
subroutine ensures that the contents of a register will be the same after returning from the subroutine as
it was before starting the subroutine.

JSR, JUMP TO SUBROUTINE                                  RTI, RETURN FROM INTERRUPT

                 MAIN PROGRAM                                INTERRUPT ROUTINE                                 7 STACK 0

            PC $9D = JSR                                 PC  $3B = RTI               SP

DIRECT                   dd                                                          SP+1                      CCR

            RTN NEXT MAIN INSTR.                                                     SP+2                      ACCB

INDEXED, X         MAIN PROGRAM               7 STACK 0                                 SP+3                   ACCA
             PC $AD = JSR                                                               SP+4
                                       SP2                                            SP+5                    IXH
                             ff                                                         SP+6                    IXL
            RTN NEXT MAIN INSTR.                                                        SP+7                    IYH
                                                                                        SP+8                    IYL
                  MAIN PROGRAM        SP1    RTNH                                                             RTNH
            PC $18 = PRE                                                             SP+9                    RTNL
                                      SP      RTNL
                     $AD = JSR
INDEXED, Y                                               SWI, SOFTWARE INTERRUPT

            RTN          ff                                  MAIN PROGRAM                                      7 STACK 0

                 NEXT MAIN INSTR.                        PC  $3F = SWI                SP9

                 MAIN PROGRAM                                                        SP8                      CCR

            PC $BD = PRE                                                             SP7                      ACCB

                         hh                                                          SP6                      ACCA

INDEXED, Y                                                                                               SP5   IXH
                                                                                                                IXL
            RTN          ll                              WAI, WAIT FOR INTERRUPT                                IYH
                                                                                                                IYL
                 NEXT MAIN INSTR.                                                                        SP4  RTNH
                                                                                                               RTNL
                                                             MAIN PROGRAM            SP3

                                                         PC $3E = WAI                SP2

BSR, BRANCH TO SUBROUTINE                                                            SP1
            MAIN PROGRAM
                                      7 STACK 0                                      SP

PC $8D = BSR                  SP2                      LEGEND:

                                SP1  RTNH                  RTN = ADDRESS OF NEXT INSTRUCTION IN MAIN PROGRAM TO
                                  SP  RTNL                           BE EXECUTED UPON RETURN FROM SUBROUTINE

RTS, RETURN FROM                                           RTNH = MOST SIGNIFICANT BYTE OF RETURN ADDRESS
SUBROUTINE                                                 RTNL = LEAST SIGNIFICANT BYTE OF RETURN ADDRESS

    MAIN PROGRAM                      7 STACK 0                = STACK POINTER POSITION AFTER OPERATION IS COMPLETE
                                                               dd = 8-BIT DIRECT ADDRESS ($0000$00FF) (HIGH BYTE ASSUMED
PC          $39 = RTS           SP
                                                                     TO BE $00)
                                SP+1  RTNH                      ff = 8-BIT POSITIVE OFFSET $00 (0) TO $FF (255) IS ADDED TO INDEX
                                      RTNL                     hh = HIGH-ORDER BYTE OF 16-BIT EXTENDED ADDRESS
                              SP+2                             ll = LOW-ORDER BYTE OF 16-BIT EXTENDED ADDRESS
                                                                rr= SIGNED RELATIVE OFFSET $80 (128) TO $7F (+127) (OFFSET

                                                                     RELATIVE TO THE ADDRESS FOLLOWING THE MACHINE CODE
                                                                     OFFSET BYTE)

                                      Figure 4-2. Stacking Operations

                                      M68HC11E Family Data Sheet, Rev. 5.1

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Central Processor Unit (CPU)

4.2.5 Program Counter (PC)

The program counter, a 16-bit register, contains the address of the next instruction to be executed. After
reset, the program counter is initialized from one of six possible vectors, depending on operating mode
and the cause of reset. See Table 4-1.

                              Table 4-1. Reset Vector Comparison

        Mode                  POR or RESET Pin  Clock Monitor       COP Watchdog
       Normal                        $FFFE, F      $FFFC, D             $FFFA, B
    Test or Boot                    $BFFE, F       $BFFC, D             $BFFA, B

4.2.6 Condition Code Register (CCR)

This 8-bit register contains:
    Five condition code indicators (C, V, Z, N, and H),
    Two interrupt masking bits (IRQ and XIRQ)
    A stop disable bit (S)

In the M68HC11 CPU, condition codes are updated automatically by most instructions. For example, load
accumulator A (LDAA) and store accumulator A (STAA) instructions automatically set or clear the N, Z,
and V condition code flags. Pushes, pulls, add B to X (ABX), add B to Y (ABY), and transfer/exchange
instructions do not affect the condition codes. Refer to Table 4-2, which shows what condition codes are
affected by a particular instruction.

4.2.6.1 Carry/Borrow (C)

The C bit is set if the arithmetic logic unit (ALU) performs a carry or borrow during an arithmetic operation.
The C bit also acts as an error flag for multiply and divide operations. Shift and rotate instructions operate
with and through the carry bit to facilitate multiple-word shift operations.

4.2.6.2 Overflow (V)

The overflow bit is set if an operation causes an arithmetic overflow. Otherwise, the V bit is cleared.

4.2.6.3 Zero (Z)

The Z bit is set if the result of an arithmetic, logic, or data manipulation operation is 0. Otherwise, the Z
bit is cleared. Compare instructions do an internal implied subtraction and the condition codes, including
Z, reflect the results of that subtraction. A few operations (INX, DEX, INY, and DEY) affect the Z bit and
no other condition flags. For these operations, only = and  conditions can be determined.

4.2.6.4 Negative (N)

The N bit is set if the result of an arithmetic, logic, or data manipulation operation is negative (MSB = 1).
Otherwise, the N bit is cleared. A result is said to be negative if its most significant bit (MSB) is a 1. A quick
way to test whether the contents of a memory location has the MSB set is to load it into an accumulator
and then check the status of the N bit.

                              M68HC11E Family Data Sheet, Rev. 5.1

68                                                                  Freescale Semiconductor
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4.2.6.5 Interrupt Mask (I)

The interrupt request (IRQ) mask (I bit) is a global mask that disables all maskable interrupt sources.
While the I bit is set, interrupts can become pending, but the operation of the CPU continues uninterrupted
until the I bit is cleared. After any reset, the I bit is set by default and can only be cleared by a software
instruction. When an interrupt is recognized, the I bit is set after the registers are stacked, but before the
interrupt vector is fetched. After the interrupt has been serviced, a return-from-interrupt instruction is
normally executed, restoring the registers to the values that were present before the interrupt occurred.
Normally, the I bit is 0 after a return from interrupt is executed. Although the I bit can be cleared within an
interrupt service routine, "nesting" interrupts in this way should only be done when there is a clear
understanding of latency and of the arbitration mechanism. Refer to Chapter 5 Resets and Interrupts.

4.2.6.6 Half Carry (H)

The H bit is set when a carry occurs between bits 3 and 4 of the arithmetic logic unit during an ADD, ABA,
or ADC instruction. Otherwise, the H bit is cleared. Half carry is used during BCD operations.

4.2.6.7 X Interrupt Mask (X)

The XIRQ mask (X) bit disables interrupts from the XIRQ pin. After any reset, X is set by default and must
be cleared by a software instruction. When an XIRQ interrupt is recognized, the X and I bits are set after
the registers are stacked, but before the interrupt vector is fetched. After the interrupt has been serviced,
an RTI instruction is normally executed, causing the registers to be restored to the values that were
present before the interrupt occurred. The X interrupt mask bit is set only by hardware (RESET or XIRQ
acknowledge). X is cleared only by program instruction (TAP, where the associated bit of A is 0; or RTI,
where bit 6 of the value loaded into the CCR from the stack has been cleared). There is no hardware
action for clearing X.

4.2.6.8 STOP Disable (S)

Setting the STOP disable (S) bit prevents the STOP instruction from putting the M68HC11 into a
low-power stop condition. If the STOP instruction is encountered by the CPU while the S bit is set, it is
treated as a no-operation (NOP) instruction, and processing continues to the next instruction. S is set by
reset; STOP is disabled by default.

4.3 Data Types

The M68HC11 CPU supports four data types:
   1. Bit data
   2. 8-bit and 16-bit signed and unsigned integers
   3. 16-bit unsigned fractions
   4. 16-bit addresses

A byte is eight bits wide and can be accessed at any byte location. A word is composed of two consecutive
bytes with the most significant byte at the lower value address. Because the M68HC11 is an 8-bit CPU,
there are no special requirements for alignment of instructions or operands.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        69
Central Processor Unit (CPU)

4.4 Opcodes and Operands

The M68HC11 Family of microcontrollers uses 8-bit opcodes. Each opcode identifies a particular
instruction and associated addressing mode to the CPU. Several opcodes are required to provide each
instruction with a range of addressing capabilities. Only 256 opcodes would be available if the range of
values were restricted to the number able to be expressed in 8-bit binary numbers.

A 4-page opcode map has been implemented to expand the number of instructions. An additional byte,
called a prebyte, directs the processor from page 0 of the opcode map to one of the other three pages.
As its name implies, the additional byte precedes the opcode.

A complete instruction consists of a prebyte, if any, an opcode, and zero, one, two, or three operands.
The operands contain information the CPU needs for executing the instruction. Complete instructions can
be from one to five bytes long.

4.5 Addressing Modes

Six addressing modes can be used to access memory:
    Immediate
    Direct
    Extended
    Indexed
    Inherent
    Relative

These modes are detailed in the following paragraphs. All modes except inherent mode use an effective
address. The effective address is the memory address from which the argument is fetched or stored or
the address from which execution is to proceed. The effective address can be specified within an
instruction, or it can be calculated.

4.5.1 Immediate

In the immediate addressing mode, an argument is contained in the byte(s) immediately following the
opcode. The number of bytes following the opcode matches the size of the register or memory location
being operated on. There are 2-, 3-, and 4- (if prebyte is required) byte immediate instructions. The
effective address is the address of the byte following the instruction.

4.5.2 Direct

In the direct addressing mode, the low-order byte of the operand address is contained in a single byte
following the opcode, and the high-order byte of the address is assumed to be $00. Addresses $00$FF
are thus accessed directly, using 2-byte instructions. Execution time is reduced by eliminating the
additional memory access required for the high-order address byte. In most applications, this
256-byte area is reserved for frequently referenced data. In M68HC11 MCUs, the memory map can be
configured for combinations of internal registers, RAM, or external memory to occupy these addresses.

    M68HC11E Family Data Sheet, Rev. 5.1

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4.5.3 Extended

In the extended addressing mode, the effective address of the argument is contained in two bytes
following the opcode byte. These are 3-byte instructions (or 4-byte instructions if a prebyte is required).
One or two bytes are needed for the opcode and two for the effective address.

4.5.4 Indexed

In the indexed addressing mode, an 8-bit unsigned offset contained in the instruction is added to the value
contained in an index register (IX or IY). The sum is the effective address. This addressing mode allows
referencing any memory location in the 64-Kbyte address space. These are 2- to 5-byte instructions,
depending on whether or not a prebyte is required.

4.5.5 Inherent

In the inherent addressing mode, all the information necessary to execute the instruction is contained in
the opcode. Operations that use only the index registers or accumulators, as well as control instructions
with no arguments, are included in this addressing mode. These are
1- or 2-byte instructions.

4.5.6 Relative

The relative addressing mode is used only for branch instructions. If the branch condition is true, an 8-bit
signed offset included in the instruction is added to the contents of the program counter to form the
effective branch address. Otherwise, control proceeds to the next instruction. These are usually 2-byte
instructions.

4.6 Instruction Set

Refer to Table 4-2, which shows all the M68HC11 instructions in all possible addressing modes. For each
instruction, the table shows the operand construction, the number of machine code bytes, and execution
time in CPU E-clock cycles.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        71
Central Processor Unit (CPU)

                                           Table 4-2. Instruction Set (Sheet 1 of 7)

Mnemonic           Operation         Description                  Addressing          Instruction     Condition Codes
                                                                      Mode
                                                                              Opcode Operand Cycles S X H I N Z V C

    ABA            Add               A+BA                         INH             1B     --        2  ----  --   

                   Accumulators

    ABX            Add B to X        IX + (00 : B)  IX            INH             3A     --        3  ----------------

    ABY            Add B to Y        IY + (00 : B)  IY            INH         18  3A     --        4  ----------------

ADCA (opr) Add with Carry            A+M+CA A                     IMM             89 ii            2  ----  --   
                            to A                               A  DIR             99 dd
                                                               A  EXT             B9 hh ll         3
                                                               A  IND,X           A9 ff
                                                               A  IND,Y 18        A9 ff            4

                                                                                                   4

                                                                                                   5

ADCB (opr) Add with Carry            B+M+CB B                     IMM             C9 ii            2  ----  --   
                            to B                               B  DIR             D9 dd
                                                               B  EXT             F9 hh ll         3
                                                               B  IND,X           E9 ff
                                                               B  IND,Y 18        E9 ff            4

                                                                                                   4

                                                                                                   5

ADDA (opr) Add Memory to             A+MA                     A   IMM             8B ii            2  ----  --   
                             A
                                                              A   DIR             9B dd            3

                                                              A   EXT             BB hh ll         4

                                                              A   IND,X           AB ff            4

                                                              A   IND,Y 18        AB ff            5

ADDB (opr) Add Memory to             B+MB                     B   IMM             CB ii            2  ----  --   
                             B
                                                              B   DIR             DB dd            3

                                                              B   EXT             FB hh ll         4

                                                              B   IND,X           EB ff            4

                                                              B   IND,Y 18        EB ff            5

ADDD (opr) Add 16-Bit to D D + (M : M + 1)  D                     IMM             C3 jj kk         4  --------   
                                                                  DIR             D3 dd
                                                                  EXT             F3 hh ll         5
                                                                  IND,X           E3 ff
                                                                  IND,Y 18        E3 ff            6

                                                                                                   6

                                                                                                   7

ANDA (opr)         AND A with        AMA                     A   IMM             84 ii            2  --------   0 --
                     Memory
                                                              A   DIR             94 dd            3

                                                              A   EXT             B4 hh ll         4

                                                              A   IND,X           A4 ff            4

                                                              A   IND,Y 18        A4 ff            5

ANDB (opr)         AND B with        BMB                     B   IMM             C4 ii            2  --------   0 --
                     Memory
                                                              B   DIR             D4 dd            3

                                                              B   EXT             F4 hh ll         4

                                                              B   IND,X           E4 ff            4

                                                              B   IND,Y 18        E4 ff            5

    ASL (opr) Arithmetic Shift                                    EXT             78 hh ll         6  --------   
                                                                  IND,X           68 ff
                   Left                                 0         IND,Y 18        68 ff            6

                                     C b7      b0                                                  7

    ASLA           Arithmetic Shift                           A   INH             48     --        2  --------   

                   Left A                           0
                                               b0
                                     C b7

    ASLB           Arithmetic Shift                           B   INH             58     --        2  --------   

                   Left B                           0
                                               b0
                                     C b7

    ASLD           Arithmetic Shift                               INH             05     --        3  --------   

                   Left D                                  0

                                     C b7 A b0 b7 B b0

    ASR            Arithmetic Shift                               EXT             77 hh ll         6  --------   

                   Right                                          IND,X           67 ff            6

                                     b7    b0 C                   IND,Y 18        67 ff            7

    ASRA           Arithmetic Shift                           A   INH             47     --        2  --------   

                   Right A

                                     b7    b0 C

    ASRB           Arithmetic Shift                           B   INH             57     --        2  --------   

                   Right B

                                     b7    b0 C

    BCC (rel)      Branch if Carry       ?C=0                     REL             24 rr            3  ----------------
                         Clear

BCLR (opr)         Clear Bit(s)      M (mm)  M                  DIR             15 dd mm         6  --------   0 --
            (msk)                                                 IND,X           1D ff mm
                                                                  IND,Y 18        1D ff mm         7

                                                                                                   8

    BCS (rel)      Branch if Carry       ?C=1                     REL             25 rr            3  ----------------
                          Set

    BEQ (rel) Branch if = Zero           ?Z=1                     REL             27 rr            3  ----------------

    BGE (rel) Branch if  Zero        ?NV=0                        REL             2C rr            3  ----------------

                                                           M68HC11E Family Data Sheet, Rev. 5.1

72                                                                                                    Freescale Semiconductor
                                                                                             Instruction Set

                                    Table 4-2. Instruction Set (Sheet 2 of 7)

Mnemonic           Operation        Description        Addressing      Instruction           Condition Codes
                                                           Mode
                                                                   Opcode Operand Cycles S X H I N Z V C

BGT (rel) Branch if > Zero ? Z + (N  V) = 0            REL         2E rr                  3  ----------------

BHI (rel)          Branch if        ?C+Z=0             REL         22 rr                  3  ----------------

                   Higher

BHS (rel)              Branch if    ?C=0               REL         24 rr                  3  ----------------
                   Higher or Same

BITA (opr)         Bit(s) Test A    AM             A  IMM         85 ii                  2  --------   0 --
                   with Memory
                                                    A  DIR         95 dd                  3

                                                    A  EXT         B5 hh ll               4

                                                    A  IND,X       A5 ff                  4

                                                    A  IND,Y 18    A5 ff                  5

BITB (opr)         Bit(s) Test B    BM             B  IMM         C5 ii                  2  --------   0 --
                   with Memory
                                                    B  DIR         D5 dd                  3

                                                    B  EXT         F5 hh ll               4

                                                    B  IND,X       E5 ff                  4

                                                    B  IND,Y 18    E5 ff                  5

BLE (rel) Branch if  Zero ? Z + (N  V) = 1             REL         2F rr                  3  ----------------

BLO (rel) Branch if Lower           ?C=1               REL         25 rr                  3  ----------------

BLS (rel) Branch if Lower           ?C+Z=1             REL         23 rr                  3  ----------------

                   or Same

BLT (rel) Branch if < Zero          ?NV=1              REL         2D rr                  3  ----------------

BMI (rel) Branch if Minus           ?N=1               REL         2B rr                  3  ----------------

BNE (rel)          Branch if not =  ?Z=0               REL         26 rr                  3  ----------------
                         Zero

BPL (rel) Branch if Plus            ?N=0               REL         2A rr                  3  ----------------

BRA (rel) Branch Always             ?1=1               REL         20 rr                  3  ----------------

BRCLR(opr)          Branch if       ? M mm = 0       DIR         13 dd mm               6  ----------------
            (msk)  Bit(s) Clear                        IND,X       1F rr
            (rel)                                      IND,Y 18    1F ff mm               7

                                                                                          8

                                                                       rr

                                                                       ff mm

                                                                       rr

BRN (rel) Branch Never              ?1=0               REL         21 rr                  3  ----------------

BRSET(opr) Branch if Bit(s)         ? (M) mm = 0     DIR         12 dd mm               6  ----------------
                                                       IND,X       1E rr
(msk)              Set                                 IND,Y 18    1E ff mm               7

(rel)                                                                                     8

                                                                       rr

                                                                       ff mm

                                                                       rr

BSET (opr)         Set Bit(s)       M + mm  M          DIR         14 dd mm               6  --------   0 --
            (msk)                                      IND,X       1C ff mm
                                                       IND,Y 18    1C ff mm               7

                                                                                          8

BSR (rel)          Branch to        See Figure 32     REL         8D rr                  6  ----------------

                   Subroutine

BVC (rel)              Branch if    ?V=0               REL         28 rr                  3  ----------------
                   Overflow Clear

BVS (rel)            Branch if      ?V=1               REL         29 rr                  3  ----------------
                   Overflow Set

CBA                Compare A to B   AB                INH         11      --             2  --------   

CLC                Clear Carry Bit  0C                 INH         0C      --             2  -------------- 0

CLI                Clear Interrupt  0I                 INH         0E      --             2  ------ 0 --------

                   Mask

CLR (opr)          Clear Memory     0M                 EXT         7F hh ll               6  -------- 0 1 0 0
                         Byte                          IND,X       6F ff
                                                       IND,Y 18    6F ff                  6

                                                                                          7

CLRA                     Clear      0A              A  INH         4F      --             2  -------- 0 1 0 0
                   Accumulator A

CLRB                     Clear      0B              B  INH         5F      --             2  -------- 0 1 0 0
                   Accumulator B

CLV                Clear Overflow   0V                 INH         0A      --             2  ------------ 0 --

                   Flag

CMPA (opr) Compare A to             AM             A  IMM         81 ii                  2  --------   
                         Memory
                                                    A  DIR         91 dd                  3

                                                    A  EXT         B1 hh ll               4

                                                    A  IND,X       A1 ff                  4

                                                    A  IND,Y 18    A1 ff                  5

                                                    M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                       73
Central Processor Unit (CPU)

                                   Table 4-2. Instruction Set (Sheet 3 of 7)

Mnemonic       Operation           Description          Addressing          Instruction     Condition Codes
                                                            Mode
                                                                    Opcode Operand Cycles S X H I N Z V C

CMPB (opr) Compare B to            BM               B  IMM             C1 ii            2  --------   
                         Memory
                                                     B  DIR             D1 dd            3

                                                     B  EXT             F1 hh ll         4

                                                     B  IND,X           E1 ff            4

                                                     B  IND,Y 18        E1 ff            5

COM (opr)           Ones           $FF M  M           EXT             73 hh ll         6  --------   0 1
               Complement                               IND,X           63 ff
               Memory Byte                              IND,Y 18        63 ff            6

                                                                                         7

    COMA            Ones           $FF A  A        A  INH             43     --        2  --------   0 1
               Complement

                      A

    COMB            Ones           $FF B  B        B  INH             53     --        2  --------   0 1
               Complement

                      B

    CPD (opr)  Compare D to        DM:M +1             IMM         1A 83 jj kk          5  --------   
               Memory 16-Bit
                                                        DIR         1A 93 dd             6

                                                        EXT         1A B3 hh ll          7

                                                        IND,X 1A A3 ff                   7

                                                        IND,Y CD A3 ff                   7

    CPX (opr)  Compare X to        IX M : M + 1       IMM             8C jj kk         4  --------   
               Memory 16-Bit
                                                        DIR             9C dd            5

                                                        EXT             BC hh ll         6

                                                        IND,X           AC ff            6

                                                        IND,Y CD AC ff                   7

    CPY (opr)  Compare Y to        IY M : M + 1       IMM         18  8C jj kk         5  --------   
               Memory 16-Bit                                            9C dd
                                                        DIR         18  BC hh ll         6
                                                                        AC ff
                                                        EXT         18  AC ff            7

                                                        IND,X 1A                         7

                                                        IND,Y 18                         7

    DAA        Decimal Adjust Adjust Sum to BCD         INH             19     --        2  --------   

               A

    DEC (opr)   Decrement          M1M                 EXT             7A hh ll         6  --------    --
               Memory Byte                              IND,X           6A ff
                                                        IND,Y 18        6A ff            6

                                                                                         7

    DECA        Decrement          A1A              A  INH             4A     --        2  --------    --
               Accumulator

                      A

    DECB        Decrement          B1B              B  INH             5A     --        2  --------    --
               Accumulator

                      B

    DES        Decrement           SP 1  SP           INH             34     --        3  ----------------

               Stack Pointer

    DEX        Decrement           IX 1  IX           INH             09     --        3  ----------  ----

               Index Register

               X

    DEY          Decrement         IY 1  IY           INH         18  09     --        4  ----------  ----
               Index Register

                       Y

EORA (opr) Exclusive OR A          AMA               A  IMM             88 ii            2  --------   0 --
                      with Memory                       DIR             98 dd
                                                     A  EXT             B8 hh ll         3
                                                        IND,X           A8 ff
                                                     A  IND,Y 18        A8 ff            4

                                                     A                                   4

                                                     A                                   5

EORB (opr) Exclusive OR B          BMB               B  IMM             C8 ii            2  --------   0 --
                      with Memory                       DIR             D8 dd
                                                     B  EXT             F8 hh ll         3
                                                        IND,X           E8 ff
                                                     B  IND,Y 18        E8 ff            4

                                                     B                                   4

                                                     B                                   5

    FDIV       Fractional          D / IX  IX; r  D     INH             03     --        41 -- -- -- -- --   

               Divide 16 by 16

    IDIV       Integer Divide D / IX  IX; r  D          INH             02     --        41 -- -- -- -- --  0

               16 by 16

    INC (opr)    Increment         M+1M                 EXT             7C hh ll         6  --------    --
               Memory Byte                              IND,X           6C ff
                                                        IND,Y 18        6C ff            6

                                                                                         7

    INCA        Increment          A+1A              A  INH             4C     --        2  --------    --
               Accumulator

                      A

                                                   M68HC11E Family Data Sheet, Rev. 5.1

74                                                                                          Freescale Semiconductor
                                                                                                    Instruction Set

                                    Table 4-2. Instruction Set (Sheet 4 of 7)

Mnemonic    Operation       Description                         Addressing          Instruction     Condition Codes
                                                                    Mode
                                                                            Opcode Operand Cycles S X H I N Z V C

INCB        Increment       B+1B                             B  INH             5C     --        2  --------    --

            Accumulator
                   B

INS         Increment       SP + 1  SP                          INH             31     --        3  ----------------

            Stack Pointer

INX         Increment       IX + 1  IX                          INH             08     --        3  ----------  ----

            Index Register

            X

INY         Increment       IY + 1  IY                          INH         18  08     --        4  ----------  ----

            Index Register

            Y

JMP (opr)   Jump            See Figure 32                      EXT             7E hh ll         3  ----------------
                                                                IND,X           6E ff
                                                                IND,Y 18        6E ff            3

                                                                                                 4

JSR (opr)    Jump to        See Figure 32                      DIR             9D dd            5  ----------------
            Subroutine                                          EXT             BD hh ll
                                                                IND,X           AD ff            6
                                                                IND,Y 18        AD ff
                                                                                                 6

                                                                                                 7

LDAA (opr)       Load       MA                               A  IMM             86 ii            2  --------   0 --
            Accumulator
                                                             A  DIR             96 dd            3
                   A
                                                             A  EXT             B6 hh ll         4

                                                             A  IND,X           A6 ff            4

                                                             A  IND,Y 18        A6 ff            5

LDAB (opr)       Load       MB                               B  IMM             C6 ii            2  --------   0 --
            Accumulator
                                                             B  DIR             D6 dd            3
                   B
                                                             B  EXT             F6 hh ll         4

                                                             B  IND,X           E6 ff            4

                                                             B  IND,Y 18        E6 ff            5

LDD (opr)   Load Double     M  A,M + 1  B                       IMM             CC jj kk         3  --------   0 --
            Accumulator                                         DIR             DC dd
                                                                EXT             FC hh ll         4
                   D                                            IND,X           EC ff
                                                                IND,Y 18        EC ff            5

                                                                                                 5

                                                                                                 6

LDS (opr)   Load Stack      M : M + 1  SP                       IMM             8E jj kk         3  --------   0 --
              Pointer                                           DIR             9E dd
                                                                EXT             BE hh ll         4
                                                                IND,X           AE ff
                                                                IND,Y 18        AE ff            5

                                                                                                 5

                                                                                                 6

LDX (opr)   Load Index      M : M + 1  IX                       IMM             CE jj kk         3  --------   0 --
             Register
                  X                                             DIR             DE dd            4

                                                                EXT             FE hh ll         5

                                                                IND,X           EE ff            5

                                                                IND,Y CD EE ff                   6

LDY (opr)   Load Index      M : M + 1  IY                       IMM         18  CE jj kk         4  --------   0 --
             Register                                                           DE dd
                  Y                                             DIR         18  FE hh ll         5
                                                                                EE ff
                                                                EXT         18                   6

                                                                IND,X 1A                         6

                                                                IND,Y 18        EE ff            6

LSL (opr)   Logical Shift                                       EXT             78 hh ll         6  --------   
                 Left                                           IND,X           68 ff
                                         0                      IND,Y 18        68 ff            6
                                    b0
                            C b7                                                                 7

LSLA        Logical Shift                                    A  INH             48     --        2  --------   

            Left A                       0
                                    b0
                            C b7

LSLB        Logical Shift                                    B  INH             58     --        2  --------   

            Left B                       0
                                    b0
                            C b7

LSLD        Logical Shift                                       INH             05     --        3  --------   

            Left Double                                   0
                            C b7 A b0 b7 B b0

LSR (opr)   Logical Shift                                       EXT             74 hh ll         6  -------- 0   

                Right       0       b0 C                        IND,X           64 ff            6
                                b7              A               IND,Y 18        64 ff            7
            Logical Shift
LSRA           Right A      0       b0 C                        INH             44     --        2  -------- 0   
LSRB                            b7              B
            Logical Shift
                                                                INH             54     --        2  -------- 0   

            Right B         0
                                b7
                                    b0 C

                                            M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                              75
Central Processor Unit (CPU)

                                    Table 4-2. Instruction Set (Sheet 5 of 7)

Mnemonic       Operation        Description                       Addressing          Instruction      Condition Codes
                                                                      Mode
                                                                              Opcode Operand Cycles S X H I N Z V C

    LSRD       Logical Shift                                      INH             04     --        3   -------- 0   

               Right Double 0
                                            b7 A b0 b7 B b0 C

    MUL        Multiply 8 by 8  ABD                               INH             3D     --        10 -- -- -- -- -- -- --

    NEG (opr)      Two's        0MM                              EXT             70 hh ll         6   --------   
               Complement                                         IND,X           60 ff
               Memory Byte                                        IND,Y 18        60 ff            6

                                                                                                   7

    NEGA           Two's        0AA                           A  INH             40     --        2   --------   
               Complement

                      A

    NEGB           Two's        0BB                           B  INH             50     --        2   --------   
               Complement

                       B

    NOP        No operation     No Operation                      INH             01     --        2   ----------------

ORAA (opr)           OR         A+MA                           A  IMM             8A ii            2   --------   0 --
               Accumulator
               A (Inclusive)                                   A  DIR             9A dd            3

                                                               A  EXT             BA hh ll         4

                                                               A  IND,X           AA ff            4

                                                               A  IND,Y 18        AA ff            5

ORAB (opr)           OR         B+MB                           B  IMM             CA ii            2   --------   0 --
               Accumulator
               B (Inclusive)                                   B  DIR             DA dd            3

                                                               B  EXT             FA hh ll         4

                                                               B  IND,X           EA ff            4

                                                               B  IND,Y 18        EA ff            5

    PSHA       Push A onto A  Stk,SP = SP 1 A                   INH             36     --        3   ----------------

               Stack

    PSHB       Push B onto B  Stk,SP = SP 1 B                   INH             37     --        3   ----------------

               Stack

    PSHX       Push X onto IX  Stk,SP = SP 2                    INH             3C     --        4   ----------------

               Stack (Lo

               First)

    PSHY       Push Y onto IY  Stk,SP = SP 2                    INH         18  3C     --        5   ----------------
                Stack (Lo
                   First)

    PULA       Pull A from SP = SP + 1, A  Stk A                  INH             32     --        4   ----------------

               Stack

    PULB       Pull B from SP = SP + 1, B  Stk B                  INH             33     --        4   ----------------

               Stack

    PULX       Pull X From SP = SP + 2, IX  Stk                   INH             38     --        5   ----------------

               Stack (Hi

               First)

    PULY       Pull Y from      SP = SP + 2, IY  Stk              INH         18  38     --        6   ----------------
                Stack (Hi

                  First)

    ROL (opr)  Rotate Left                                        EXT             79 hh ll         6   --------   
                                                                  IND,X           69 ff
                                                                  IND,Y 18        69 ff            6

                                C b7  b0                                                           7

    ROLA       Rotate Left A                                   A  INH             49     --        2   --------   

                                C b7  b0

    ROLB       Rotate Left B                                   B  INH             59     --        2   --------   

                                C b7  b0

    ROR (opr) Rotate Right                                        EXT             76 hh ll         6   --------   
                                                                  IND,X           66 ff
                                                                  IND,Y 18        66 ff            6

                                b7    b0 C                        INH                              7

    RORA       Rotate Right A                                  A                  46     --        2   --------   

                                b7    b0 C

    RORB       Rotate Right B                                  B  INH             56     --        2   --------   

                                b7    b0 C

    RTI        Return from      See Figure 32                    INH             3B     --        12  

               Interrupt

    RTS        Return from      See Figure 32                    INH             39     --        5   ----------------

               Subroutine

    SBA        Subtract B from  ABA                              INH             10     --        2   --------   

               A

                                                M68HC11E Family Data Sheet, Rev. 5.1

76                                                                                                     Freescale Semiconductor
                                                                                                 Instruction Set

                                Table 4-2. Instruction Set (Sheet 6 of 7)

Mnemonic    Operation           Description                  Addressing          Instruction     Condition Codes
                                                                 Mode
                                                                         Opcode Operand Cycles S X H I N Z V C

SBCA (opr)  Subtract with       AMCA A                     IMM             82 ii            2  --------   
            Carry from A                                  A  DIR             92 dd
                                                          A  EXT             B2 hh ll         3
                                                          A  IND,X           A2 ff
                                                          A  IND,Y 18        A2 ff            4

                                                                                              4

                                                                                              5

SBCB (opr)  Subtract with       BMCB B                     IMM             C2 ii            2  --------   
            Carry from B                                  B  DIR             D2 dd
                                                          B  EXT             F2 hh ll         3
                                                          B  IND,X           E2 ff
                                                          B  IND,Y 18        E2 ff            4

                                                                                              4

                                                                                              5

SEC         Set Carry           1C                           INH             0D     --        2  -------------- 1

SEI         Set Interrupt       1I                           INH             0F     --        2  ------ 1 --------

            Mask

SEV         Set Overflow        1V                           INH             0B     --        2  ------------ 1 --
                 Flag

STAA (opr)      Store           AM              A            DIR             97 dd            3  --------   0 --
            Accumulator
                                                A            EXT             B7 hh ll         4
                   A
                                                A            IND,X           A7 ff            4

                                                A            IND,Y 18        A7 ff            5

STAB (opr)      Store           BM              B            DIR             D7 dd            3  --------   0 --
            Accumulator
                                                B            EXT             F7 hh ll         4
                   B
                                                B            IND,X           E7 ff            4

                                                B            IND,Y 18        E7 ff            5

STD (opr)       Store           A  M, B  M + 1               DIR             DD dd            4  --------   0 --
            Accumulator                                      EXT             FD hh ll
                                                             IND,X           ED ff            5
                   D                                         IND,Y 18        ED ff
                                                                                              5

                                                                                              6

STOP        Stop Internal       --                           INH             CF     --        2  ----------------

            Clocks

STS (opr)   Store Stack         SP  M : M + 1                DIR             9F dd            4  --------   0 --
               Pointer                                       EXT             BF hh ll
                                                             IND,X           AF ff            5
                                                             IND,Y 18        AF ff
                                                                                              5

                                                                                              6

STX (opr)   Store Index         IX  M : M + 1                DIR             DF dd            4  --------   0 --
            Register X
                                                             EXT             FF hh ll         5

                                                             IND,X           EF ff            5

                                                             IND,Y CD        EF ff            6

STY (opr)   Store Index         IY  M : M + 1                DIR         18  DF dd            5  --------   0 --
            Register Y                                                       FF hh ll
                                                             EXT         18  EF ff            6
                                                                             EF ff
                                                             IND,X 1A                         6

                                                             IND,Y 18                         6

SUBA (opr)     Subtract         AMA            A            IMM             80 ii            2  --------   
            Memory from
                                                A            DIR             90 dd            3
                   A
                                                A            EXT             B0 hh ll         4

                                                A            IND,X           A0 ff            4

                                                A            IND,Y 18        A0 ff            5

SUBB (opr)     Subtract         BMB            A            IMM             C0 ii            2  --------   
            Memory from
                                                A            DIR             D0 dd            3
                   B
                                                A            EXT             F0 hh ll         4

                                                A            IND,X           E0 ff            4

                                                A            IND,Y 18        E0 ff            5

SUBD (opr)     Subtract         DM:M+1D                     IMM             83 jj kk         4  --------   
            Memory from                                      DIR             93 dd
                                                             EXT             B3 hh ll         5
                   D                                         IND,X           A3 ff
                                                             IND,Y 18        A3 ff            6

                                                                                              6

                                                                                              7

SWI         Software            See Figure 32               INH             3F     --        14 -- -- -- 1 -- -- -- --

            Interrupt

TAB         Transfer A to B     AB                           INH             16     --        2  --------   0 --

TAP         Transfer A to       A  CCR                       INH             06     --        2  

            CC Register

TBA         Transfer B to A     BA                           INH             17     --        2  --------   0 --

TEST        TEST (Only in Address Bus Counts                 INH             00     --        *  ----------------

            Test Modes)

TPA         Transfer CC         CCR  A                       INH             07     --        2  ----------------

            Register to A

TST (opr) Test for Zero or      M0                          EXT             7D hh ll         6  --------   0 0
                         Minus                               IND,X           6D ff
                                                             IND,Y 18        6D ff            6

                                                                                              7

                                                M68HC11E Family Data Sheet, Rev. 5.1

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Central Processor Unit (CPU)

                                 Table 4-2. Instruction Set (Sheet 7 of 7)

Mnemonic       Operation         Description           Addressing                           Instruction                      Condition Codes
                                                           Mode
                                                                   Opcode Operand Cycles S X H I N Z V C

    TSTA       Test A for Zero   A0                A     INH                           4D  --           2   --------   0 0

               or Minus

    TSTB       Test B for Zero   B0                B     INH                           5D  --           2   --------   0 0

               or Minus

    TSX        Transfer Stack    SP + 1  IX               INH                           30  --           3   ----------------

               Pointer to X

    TSY        Transfer Stack    SP + 1  IY               INH      18                   30  --           4   ----------------

               Pointer to Y

    TXS        Transfer X to     IX 1  SP               INH                           35  --           3   ----------------

               Stack Pointer

    TYS        Transfer Y to     IY 1  SP               INH      18                   35  --           4   ----------------

               Stack Pointer

    WAI        Wait for          Stack Regs & WAIT        INH                           3E  --           **  ----------------

               Interrupt

    XGDX       Exchange D        IX  D, D  IX             INH                           8F  --           3   ----------------

               with X

    XGDY       Exchange D        IY  D, D  IY             INH      18                   8F  --           4   ----------------

               with Y

    Cycle  Infinity or until reset occurs
    *
    **     12 cycles are used beginning with the opcode fetch. A wait state is entered which remains in effect for an integer number of MPU E-clock
           cycles (n) until an interrupt is recognized. Finally, two additional cycles are used to fetch the appropriate interrupt vector (14 + n total).

    Operands
    dd = 8-bit direct address ($0000$00FF) (high byte assumed to be $00)
    ff = 8-bit positive offset $00 (0) to $FF (255) (is added to index)
    hh = High-order byte of 16-bit extended address
    ii = One byte of immediate data
    jj = High-order byte of 16-bit immediate data
    kk = Low-order byte of 16-bit immediate data
    ll = Low-order byte of 16-bit extended address
    mm = 8-bit mask (set bits to be affected)
    rr = Signed relative offset $80 (128) to $7F (+127)

                      (offset relative to address following machine code offset byte))

    Operators                                                                               Condition Codes

    ()     Contents of register shown inside parentheses                                    --           Bit not changed

           Is transferred to                                                                0            Bit always cleared

           Is pulled from stack                                                             1            Bit always set

           Is pushed onto stack                                                                          Bit cleared or set, depending on operation

          Boolean AND                                                                                   Bit can be cleared, cannot become set

    +      Arithmetic addition symbol except where used as inclusive-OR symbol

           in Boolean formula

           Exclusive-OR

           Multiply

    :      Concatenation

          Arithmetic subtraction symbol or negation symbol (two's complement)

                                               M68HC11E Family Data Sheet, Rev. 5.1

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Chapter 5
Resets and Interrupts

5.1 Introduction

Resets and interrupt operations load the program counter with a vector that points to a new location from
which instructions are to be fetched. A reset immediately stops execution of the current instruction and
forces the program counter to a known starting address. Internal registers and control bits are initialized
so the MCU can resume executing instructions. An interrupt temporarily suspends normal program
execution while an interrupt service routine is being executed. After an interrupt has been serviced, the
main program resumes as if there had been no interruption.

5.2 Resets

The four possible sources of reset are:
    Power-on reset (POR)
    External reset (RESET)
    Computer operating properly (COP) reset
    Clock monitor reset

POR and RESET share the normal reset vector. COP reset and the clock monitor reset each has its own
vector.

5.2.1 Power-On Reset (POR)

A positive transition on VDD generates a power-on reset (POR), which is used only for power-up
conditions. POR cannot be used to detect drops in power supply voltages. A 4064 tCYC (internal clock
cycle) delay after the oscillator becomes active allows the clock generator to stabilize. If RESET is at
logical 0 at the end of 4064 tCYC, the CPU remains in the reset condition until RESET goes to logical 1.
The POR circuit only initializes internal circuitry during cold starts. Refer to
Figure 1-7. External Reset Circuit.

                                                                 NOTE
                   It is important to protect the MCU during power transitions. Most M68HC11
                   systems need an external circuit that holds the RESET pin low whenever
                   VDD is below the minimum operating level. This external voltage level
                   detector, or other external reset circuits, are the usual source of reset in a
                   system.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        79
Resets and Interrupts

5.2.2 External Reset (RESET)

The CPU distinguishes between internal and external reset conditions by sensing whether the reset pin
rises to a logic 1 in less than two E-clock cycles after an internal device releases reset. When a reset
condition is sensed, the RESET pin is driven low by an internal device for four E-clock cycles, then
released. Two E-clock cycles later it is sampled. If the pin is still held low, the CPU assumes that an
external reset has occurred. If the pin is high, it indicates that the reset was initiated internally by either
the COP system or the clock monitor.

                                                              CAUTION
Do not connect an external resistor capacitor (RC) power-up delay circuit to the reset pin of M68HC11
devices because the circuit charge time constant can cause the device to misinterpret the type of reset
that occurred.

5.2.3 Computer Operating Properly (COP) Reset

The MCU includes a COP system to help protect against software failures. When the COP is enabled, the
software is responsible for keeping a free-running watchdog timer from timing out. When the software is
no longer being executed in the intended sequence, a system reset is initiated.

The state of the NOCOP bit in the CONFIG register determines whether the COP system is enabled or
disabled. To change the enable status of the COP system, change the contents of the CONFIG register
and then perform a system reset. In the special test and bootstrap operating modes, the COP system is
initially inhibited by the disable resets (DISR) control bit in the TEST1 register. The DISR bit can
subsequently be written to 0 to enable COP resets.

The COP timer rate control bits CR[1:0] in the OPTION register determine the COP timeout period. The
system E clock is divided by 215 and then further scaled by a factor shown in Table 5-1. After reset, these
bits are 0, which selects the fastest timeout period. In normal operating modes, these bits can be written
only once within 64 bus cycles after reset.

                      Table 5-1. COP Timer Rate Select

        Divide XTAL = 4.0 MHz XTAL = 8.0 MHz XTAL = 12.0 MHz XTAL = 16.0 MHz
    CR[1:0] E/215 By        Timeout            Timeout            Timeout           Timeout
                      0 ms, + 32.8 ms   0 ms, + 16.4 ms   0 ms, + 10.9 ms   0 ms, + 8.2 ms

    00  1             32.768 ms          16.384 ms          10.923 ms          8.19 ms

    01  4             131.072 ms         65.536 ms          43.691 ms          32.8 ms

    10  16            524.28 ms          262.14 ms          174.76 ms          131 ms

    11  64            2.098 s            1.049 s            699.05 ms          524 ms

        E=            1.0 MHz            2.0 MHz            3.0 MHz            4.0 MHz

                      M68HC11E Family Data Sheet, Rev. 5.1

80                                                                             Freescale Semiconductor
                                                                                          Resets

Address $103A

                         Bit 7  6      5      4      3                   2  1      Bit 0

Read:                    BIT 7  BIT 6  BIT 5  BIT 4  BIT 3  BIT 2           BIT 1  BIT 0

Write:

Reset: 0                        0      0      0      0                   0  0      0

Figure 5-1. Arm/Reset COP Timer Circuitry Register (COPRST)

Complete this 2-step reset sequence to service the COP timer:
   1. Write $55 to COPRST to arm the COP timer clearing mechanism.
   2. Write $AA to COPRST to clear the COP timer.

Performing instructions between these two steps is possible as long
as both steps are completed in the correct sequence before the timer times out.

5.2.4 Clock Monitor Reset

The clock monitor circuit is based on an internal resistor capacitor (RC) time delay. If no MCU clock edges
are detected within this RC time delay, the clock monitor can optionally generate a system reset. The
clock monitor function is enabled or disabled by the CME control bit in the OPTION register. The presence
of a timeout is determined by the RC delay, which allows the clock monitor to operate without any MCU
clocks.

Clock monitor is used as a backup for the COP system. Because the COP needs a clock to function, it is
disabled when the clock stops. Therefore, the clock monitor system can detect clock failures not detected
by the COP system.

Semiconductor wafer processing causes variations of the RC timeout values between individual devices.
An E-clock frequency below 10 kHz is detected as a clock monitor error. An E-clock frequency of 200 kHz
or more prevents clock monitor errors. Using the clock monitor function when the E-clock is below 200
kHz is not recommended.

Special considerations are needed when a STOP instruction is executed and the clock monitor is enabled.
Because the STOP function causes the clocks to be halted, the clock monitor function generates a reset
sequence if it is enabled at the time the stop mode was initiated. Before executing a STOP instruction,
clear the CME bit in the OPTION register to 0 to disable the clock monitor. After recovery from STOP, set
the CME bit to logic 1 to enable the clock monitor. Alternatively, executing a STOP instruction with the
CME bit set to logic 1 can be used as a software initiated reset.

                                   M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                   81
Resets and Interrupts

5.2.5 System Configuration Options Register

    Address: $1039

            Bit 7    6                5  4       3            2  1                                               Bit 0
                                                                                                                CR0(1)
    Read:            CSEL  IRQE(1)       DLY(1)  CME             CR1(1)
               ADPU                                                                                               0
    Write:

    Reset: 0         0                0  1       0            0  0

    1. Can be written only once in first 64 cycles out of reset in normal mode or at any time in special modes

                     = Unimplemented

    Figure 5-2. System Configuration Options Register (OPTION)

ADPU -- Analog-to-Digital Converter Power-Up Bit
   Refer to Chapter 3 Analog-to-Digital (A/D) Converter.

CSEL -- Clock Select Bit
   Refer to Chapter 3 Analog-to-Digital (A/D) Converter.

IRQE -- Configure IRQ for Edge-Sensitive-Only Operation Bit
       0 = IRQ is configured for level-sensitive operation.
       1 = IRQ is configured for edge-sensitive-only operation.

DLY -- Enable Oscillator Startup Delay Bit
   Refer to Chapter 2 Operating Modes and On-Chip Memory and Chapter 3 Analog-to-Digital (A/D)
   Converter.

CME -- Clock Monitor Enable Bit
   This control bit can be read or written at any time and controls whether or not the internal clock monitor
   circuit triggers a reset sequence when the system clock is slow or absent. When it is clear, the clock
   monitor circuit is disabled, and when it is set, the clock monitor circuit is enabled. Reset clears the CME
   bit.
       0 = Clock monitor circuit disabled
       1 = Slow or stopped clocks cause reset

Bit 2 -- Unimplemented
   Always reads 0

CR[1:0] -- COP Timer Rate Select Bit
   The internal E clock is first divided by 215 before it enters the COP watchdog system. These control
   bits determine a scaling factor for the watchdog timer. See Table 5-1 for specific timeout settings.

                        M68HC11E Family Data Sheet, Rev. 5.1

82                                                                                                              Freescale Semiconductor
                                                                               Effects of Reset

5.2.6 Configuration Control Register

Address:                 $103F

   Read:                 Bit 7  6    5    4            3                 2  1   Bit 0
   Write:                                                                      EEON
  Reset:                 EE3    EE2  EE1  EE0 NOSEC NOCOP ROMON
                                                                                 1
                         0      0    0    0            1                 1  1

                         Figure 5-3. Configuration Control Register (CONFIG)

EE[3:0] -- EEPROM Mapping Bits
   EE[3:0] apply only to MC68HC811E2. Refer to Chapter 2 Operating Modes and On-Chip Memory.

NOSEC -- Security Mode Disable Bit
   Refer to Chapter 2 Operating Modes and On-Chip Memory.

NOCOP -- COP System Disable Bit
       0 = COP enabled (forces reset on timeout)
       1 = COP disabled (does not force reset on timeout)

ROMON -- ROM (EPROM) Enable Bit
   Refer to Chapter 2 Operating Modes and On-Chip Memory.

EEON -- EEPROM Enable Bit
   Refer to Chapter 2 Operating Modes and On-Chip Memory.

5.3 Effects of Reset

When a reset condition is recognized, the internal registers and control bits are forced to an initial state.
Depending on the cause of the reset and the operating mode, the reset vector can be fetched from any
of six possible locations. Refer to Table 5-2.

                           Table 5-2. Reset Cause, Reset Vector, and Operating Mode

     Cause of Reset                       Normal Mode      Special Test
                                              Vector       or Bootstrap
   POR or RESET pin                                       $BFFE, $BFFF
  Clock monitor failure                   $FFFE, FFFF     $BFFC, $BFFD
COP Watchdog Timeout                      $FFFC, FFFD     $BFFA, $BFFB
                                          $FFFA, FFFB

These initial states then control on-chip peripheral systems to force them to known startup states, as
described in the following subsections.

5.3.1 Central Processor Unit (CPU)

After reset, the central processor unit (CPU) fetches the restart vector from the appropriate address during
the first three cycles and begins executing instructions. The stack pointer and other CPU registers are
indeterminate immediately after reset; however, the X and I interrupt mask bits in the condition code
register (CCR) are set to mask any interrupt requests. Also, the S bit in the CCR is set to inhibit stop mode.

                                   M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                       83
Resets and Interrupts

5.3.2 Memory Map

After reset, the INIT register is initialized to $01, mapping the RAM at $00 and the control registers at
$1000.

For the MC68HC811E2, the CONFIG register resets to $FF. EEPROM mapping bits (EE[3:0]) place the
EEPROM at $F800. Refer to the memory map diagram for MC68HC811E2 in Chapter 2 Operating Modes
and On-Chip Memory.

5.3.3 Timer

During reset, the timer system is initialized to a count of $0000. The prescaler bits are cleared, and all
output compare registers are initialized to $FFFF. All input capture registers are indeterminate after reset.
The output compare 1 mask (OC1M) register is cleared so that successful OC1 compares do not affect
any I/O pins. The other four output compares are configured so that they do not affect any I/O pins on
successful compares. All input capture edge-detector circuits are configured for capture disabled
operation. The timer overflow interrupt flag and all eight timer function interrupt flags are cleared. All nine
timer interrupts are disabled because their mask bits have been cleared.

The I4/O5 bit in the PACTL register is cleared to configure the I4/O5 function as OC5; however, the
OM5:OL5 control bits in the TCTL1 register are clear so OC5 does not control the PA3 pin.

5.3.4 Real-Time Interrupt (RTI)

The real-time interrupt flag (RTIF) is cleared and automatic hardware interrupts are masked. The rate
control bits are cleared after reset and can be initialized by software before the real-time interrupt (RTI)
system is used.

5.3.5 Pulse Accumulator

The pulse accumulator system is disabled at reset so that the pulse accumulator input (PAI) pin defaults
to being a general-purpose input pin.

5.3.6 Computer Operating Properly (COP)

The COP watchdog system is enabled if the NOCOP control bit in the CONFIG register is cleared and
disabled if NOCOP is set. The COP rate is set for the shortest duration timeout.

5.3.7 Serial Communications Interface (SCI)

The reset condition of the SCI system is independent of the operating mode. At reset, the SCI baud rate
control register (BAUD) is initialized to $04. All transmit and receive interrupts are masked and both the
transmitter and receiver are disabled so the port pins default to being general-purpose I/O lines. The SCI
frame format is initialized to an 8-bit character size. The send break and receiver wakeup functions are
disabled. The TDRE and TC status bits in the SCI status register (SCSR) are both 1s, indicating that there
is no transmit data in either the transmit data register or the transmit serial shift register. The RDRF, IDLE,
OR, NF, FE, PF, and RAF receive-related status bits in the SCI control register 2 (SCCR2) are cleared.

5.3.8 Serial Peripheral Interface (SPI)

The SPI system is disabled by reset. The port pins associated with this function default to being
general-purpose I/O lines.

    M68HC11E Family Data Sheet, Rev. 5.1

84                                        Freescale Semiconductor
                                                                                                                                 Reset and Interrupt Priority

5.3.9 Analog-to-Digital (A/D) Converter

The analog-to-digital (A/D) converter configuration is indeterminate after reset. The ADPU bit is cleared
by reset, which disables the A/D system. The conversion complete flag is indeterminate.

5.3.10 System

The EEPROM programming controls are disabled, so the memory system is configured for normal read
operation. PSEL[3:0] are initialized with the value %0110, causing the external IRQ pin to have the
highest I-bit interrupt priority. The IRQ pin is configured for level-sensitive operation (for wired-OR
systems). The RBOOT, SMOD, and MDA bits in the HPRIO register reflect the status of the MODB and
MODA inputs at the rising edge of reset. MODA and MODB inputs select one of the four operating modes.
After reset, writing SMOD and MDA in special modes causes the MCU to change operating modes. Refer
to the description of HPRIO register in Chapter 2 Operating Modes and On-Chip Memory for a detailed
description of SMOD and MDA. The DLY control bit is set to specify that an oscillator startup delay is
imposed upon recovery from stop mode. The clock monitor system is disabled because CME is cleared.

5.4 Reset and Interrupt Priority

Resets and interrupts have a hardware priority that determines which reset or interrupt is serviced first
when simultaneous requests occur. Any maskable interrupt can be given priority over other maskable
interrupts.

The first six interrupt sources are not maskable. The priority arrangement for these sources is:
   1. POR or RESET pin
   2. Clock monitor reset
   3. COP watchdog reset
   4. XIRQ interrupt
   5. Illegal opcode interrupt
   6. Software interrupt (SWI)

The maskable interrupt sources have this priority arrangement:
   1. IRQ
   2. Real-time interrupt
   3. Timer input capture 1
   4. Timer input capture 2
   5. Timer input capture 3
   6. Timer output compare 1
   7. Timer output compare 2
   8. Timer output compare 3
   9. Timer output compare 4

10. Timer input capture 4/output compare 5
11. Timer overflow
12. Pulse accumulator overflow
13. Pulse accumulator input edge
14. SPI transfer complete
15. SCI system (refer to Figure 5-7)

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        85
Resets and Interrupts

Any one of these interrupts can be assigned the highest maskable interrupt priority by writing the
appropriate value to the PSEL bits in the HPRIO register. Otherwise, the priority arrangement remains the
same. An interrupt that is assigned highest priority is still subject to global masking by the I bit in the CCR,
or by any associated local bits. Interrupt vectors are not affected by priority assignment. To avoid race
conditions, HPRIO can be written only while I-bit interrupts are inhibited.

5.4.1 Highest Priority Interrupt and Miscellaneous Register

    Address: $103C

            Bit 7    6              5       4      3       2       1      Bit 0

            Read: RBOOT(1) SMOD(1)  MDA(1)  IRVNE  PSEL2  PSEL2    PSEL1  PSEL0
            Write:

    Reset:

    Single chip: 0   0              0       0      0       1       1      0

    Expanded: 0      0              1       0      0       1       1      0

    Bootstrap: 1     1              0       0      0       1       1      0

    Special test: 0  1              1       1      0       1       1      0

    1. The values of the RBOOT, SMOD, and MDA reset bits depend on the mode selected at the
       RESET pin rising edge. Refer to Table 2-1. Hardware Mode Select Summary.

                     Figure 5-4. Highest Priority I-Bit Interrupt
                        and Miscellaneous Register (HPRIO)

RBOOT -- Read Bootstrap ROM Bit
   Has meaning only when the SMOD bit is a 1 (bootstrap mode or special test mode). At all other times
   this bit is clear and cannot be written. Refer to Chapter 2 Operating Modes and On-Chip Memory for
   more information.

SMOD -- Special Mode Select Bit
   This bit reflects the inverse of the MODB input pin at the rising edge of reset. Refer to Chapter 2
   Operating Modes and On-Chip Memory for more information.

MDA -- Mode Select A Bit
   The mode select A bit reflects the status of the MODA input pin at the rising edge of reset. Refer to
   Chapter 2 Operating Modes and On-Chip Memory for more information.

IRVNE -- Internal Read Visibility/Not E Bit
   The IRVNE control bit allows internal read accesses to be available on the external data bus during
   operation in expanded modes. In single-chip and bootstrap modes, IRVNE determines whether the E
   clock is driven out an external pin. For the MC68HC811E2, this bit is IRV and only controls internal
   read visibility. Refer to Chapter 2 Operating Modes and On-Chip Memory for more information.

PSEL[3:0] -- Priority Select Bits
   These bits select one interrupt source to be elevated above all other I-bit-related sources and can be
   written only while the I bit in the CCR is set (interrupts disabled).

                     M68HC11E Family Data Sheet, Rev. 5.1

86                                                                        Freescale Semiconductor
                                                                            Interrupts

                         Table 5-3. Highest Priority Interrupt Selection

                         PSEL[3:0]              Interrupt Source Promoted
                           0000     Timer overflow
                           0001     Pulse accumulator overflow
                           0010     Pulse accumulator input edge
                           0011     SPI serial transfer complete
                           0100     SCI serial system
                           0101     Reserved (default to IRQ)
                           0110     IRQ (external pin or parallel I/O)
                           0111     Real-time interrupt
                           1000     Timer input capture 1
                           1001     Timer input capture 2
                           1010     Timer input capture 3
                           1011     Timer output compare 1
                           1100     Timer output compare 2
                           1101     Timer output compare 3
                           1110     Timer output compare 4
                           1111     Timer input capture 4/output compare 5

5.5 Interrupts

The MCU has 18 interrupt vectors that support 22 interrupt sources. The 15 maskable interrupts are
generated by on-chip peripheral systems. These interrupts are recognized when the global interrupt mask
bit (I) in the condition code register (CCR) is clear. The three non-maskable interrupt sources are illegal
opcode trap, software interrupt, and XIRQ pin. Refer to Table 5-4, which shows the interrupt sources and
vector assignments for each source.

For some interrupt sources, such as the SCI interrupts, the flags are automatically cleared during the
normal course of responding to the interrupt requests. For example, the RDRF flag in the SCI system is
cleared by the automatic clearing mechanism consisting of a read of the SCI status register while RDRF
is set, followed by a read of the SCI data register. The normal response to an RDRF interrupt request
would be to read the SCI status register to check for receive errors, then to read the received data from
the SCI data register. These steps satisfy the automatic clearing mechanism without requiring special
instructions.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                     87
Resets and Interrupts

                       Table 5-4. Interrupt and Reset Vector Assignments

    Vector Address                     Interrupt Source          CCR      Local
                                                               Mask Bit   Mask
    FFC0, C1 FFD4, D5 Reserved
                                                                   --       --

    FFD6, D7           SCI serial system                          I          RIE
                         SCI receive data register full                    RIE
                         SCI receiver overrun                   I          TIE
                         SCI transmit data register empty       I         TCIE
                         SCI transmit complete                  I         ILIE
                         SCI idle line detect                   I         SPIE
                                                                  I         PAII
    FFD8, D9           SPI serial transfer complete               I        PAOVI
                                                                  I          TOI
    FFDA, DB           Pulse accumulator input edge               I        I4/O5I
                                                                  I         OC4I
    FFDC, DD           Pulse accumulator overflow                 I         OC3I
                                                                  I         OC2I
    FFDE, DF           Timer overflow                             I         OC1I
                                                                  I         IC3I
    FFE0, E1           Timer input capture 4/output compare 5     I         IC2I
                                                                 X          IC1I
    FFE2, E3           Timer output compare 4                  None         RTII
                                                               None        None
    FFE4, E5           Timer output compare 3                  None        None
                                                               None        None
    FFE6, E7           Timer output compare 2                  None        None
                                                                          NOCOP
    FFE8, E9           Timer output compare 1                               CME
                                                                           None
    FFEA, EB           Timer input capture 3

    FFEC, ED           Timer input capture 2

    FFEE, EF           Timer input capture 1

    FFF0, F1           Real-time interrupt

    FFF2, F3           IRQ (external pin)

    FFF4, F5           XIRQ pin

    FFF6, F7           Software interrupt

    FFF8, F9           Illegal opcode trap

    FFFA, FB           COP failure

    FFFC, FD           Clock monitor fail

    FFFE, FF           RESET

5.5.1 Interrupt Recognition and Register Stacking

An interrupt can be recognized at any time after it is enabled by its local mask, if any, and by the global
mask bit in the CCR. Once an interrupt source is recognized, the CPU responds at the completion of the
instruction being executed. Interrupt latency varies according to the number of cycles required to
complete the current instruction. When the CPU begins to service an interrupt, the contents of the CPU
registers are pushed onto the stack in the order shown in Table 5-5. After the CCR value is stacked, the
I bit and the X bit, if XIRQ is pending, are set to inhibit further interrupts. The interrupt vector for the highest
priority pending source is fetched and execution continues at the address specified by the vector. At the

                       M68HC11E Family Data Sheet, Rev. 5.1

88                                                                        Freescale Semiconductor
                                                                           Interrupts

end of the interrupt service routine, the return-from-interrupt instruction is executed and the saved
registers are pulled from the stack in reverse order so that normal program execution can resume. Refer
to Chapter 4 Central Processor Unit (CPU).

                         Table 5-5. Stacking Order on Entry to Interrupts

                         Memory Location  CPU Registers
                                   SP            PCL
                                                 PCH
                                 SP1             IYL
                                 SP2            IYH
                                 SP3             IXL
                                 SP4            IXH
                                 SP5           ACCA
                                 SP6           ACCB
                                 SP7            CCR
                                 SP8

5.5.2 Non-Maskable Interrupt Request (XIRQ)

Non-maskable interrupts are useful because they can always interrupt CPU operations. The most
common use for such an interrupt is for serious system problems, such as program runaway or power
failure. The XIRQ input is an updated version of the NMI (non-maskable interrupt) input of earlier MCUs.

Upon reset, both the X bit and I bit of the CCR are set to inhibit all maskable interrupts and XIRQ. After
minimum system initialization, software can clear the X bit by a TAP instruction, enabling XIRQ interrupts.
Thereafter, software cannot set the X bit. Thus, an XIRQ interrupt is a non-maskable interrupt. Because
the operation of the I-bit-related interrupt structure has no effect on the X bit, the internal XIRQ pin remains
unmasked. In the interrupt priority logic, the XIRQ interrupt has a higher priority than any source that is
maskable by the I bit. All I-bit-related interrupts operate normally with their own priority relationship.

When an I-bit-related interrupt occurs, the I bit is automatically set by hardware after stacking the CCR
byte. The X bit is not affected. When an X-bit-related interrupt occurs, both the X and I bits are
automatically set by hardware after stacking the CCR. A return-from-interrupt instruction restores the X
and I bits to their pre-interrupt request state.

5.5.3 Illegal Opcode Trap

Because not all possible opcodes or opcode sequences are defined, the MCU includes an illegal opcode
detection circuit, which generates an interrupt request. When an illegal opcode is detected and the
interrupt is recognized, the current value of the program counter is stacked. After interrupt service is
complete, reinitialize the stack pointer so repeated execution of illegal opcodes does not cause stack
underflow. Left uninitialized, the illegal opcode vector can point to a memory location that contains an
illegal opcode. This condition causes an infinite loop that causes stack underflow. The stack grows until
the system crashes.

The illegal opcode trap mechanism works for all unimplemented opcodes on all four opcode map pages.
The address stacked as the return address for the illegal opcode interrupt is the address of the first byte
of the illegal opcode. Otherwise, it would be almost impossible to determine whether the illegal opcode
had been one or two bytes. The stacked return address can be used as a pointer to the illegal opcode so
the illegal opcode service routine can evaluate the offending opcode.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                    89
Resets and Interrupts

5.5.4 Software Interrupt (SWI)

SWI is an instruction, and thus cannot be interrupted until complete. SWI is not inhibited by the global
mask bits in the CCR. Because execution of SWI sets the I mask bit, once an SWI interrupt begins, other
interrupts are inhibited until SWI is complete, or until user software clears the I bit in the CCR.

5.5.5 Maskable Interrupts

The maskable interrupt structure of the MCU can be extended to include additional external interrupt
sources through the IRQ pin. The default configuration of this pin is a low-level sensitive wired-OR
network. When an event triggers an interrupt, a software accessible interrupt flag is set. When enabled,
this flag causes a constant request for interrupt service. After the flag is cleared, the service request is
released.

5.5.6 Reset and Interrupt Processing

Figure 5-5 and Figure 5-6 illustrate the reset and interrupt process. Figure 5-5 illustrates how the CPU
begins from a reset and how interrupt detection relates to normal opcode fetches. Figure 5-6 is an
expansion of a block in Figure 5-5 and illustrates interrupt priorities. Figure 5-7 shows the resolution of
interrupt sources within the SCI subsystem.

5.6 Low-Power Operation

Both stop mode and wait mode suspend CPU operation until a reset or interrupt occurs. Wait mode
suspends processing and reduces power consumption to an intermediate level. Stop mode turns off all
on-chip clocks and reduces power consumption to an absolute minimum while retaining the contents of
the entire RAM array.

5.6.1 Wait Mode

The WAI opcode places the MCU in wait mode, during which the CPU registers are stacked and CPU
processing is suspended until a qualified interrupt is detected. The interrupt can be an external IRQ, an
XIRQ, or any of the internally generated interrupts, such as the timer or serial interrupts. The on-chip
crystal oscillator remains active throughout the wait standby period.

The reduction of power in the wait condition depends on how many internal clock signals driving on-chip
peripheral functions can be shut down. The CPU is always shut down during wait. While in the wait state,
the address/data bus repeatedly runs read cycles to the address where the CCR contents were stacked.
The MCU leaves the wait state when it senses any interrupt that has not been masked.

The free-running timer system is shut down only if the I bit is set to 1 and the COP system is disabled by
NOCOP being set to 1. Several other systems also can be in a reduced power-consumption state
depending on the state of software-controlled configuration control bits. Power consumption by the
analog-to-digital (A/D) converter is not affected significantly by the wait condition. However, the A/D
converter current can be eliminated by writing the ADPU bit to 0. The SPI system is enabled or disabled
by the SPE control bit. The SCI transmitter is enabled or disabled by the TE bit, and the SCI receiver is
enabled or disabled by the RE bit. Therefore, the power consumption in wait is dependent on the
particular application.

    M68HC11E Family Data Sheet, Rev. 5.1

90                                        Freescale Semiconductor
                                                                                  Low-Power Operation

                       HIGHEST
                      PRIORITY

POWER-ON RESET
       (POR)

DELAY 4064 E CYCLES

                                EXTERNAL RESET

LOAD PROGRAM COUNTER                                  CLOCK MONITOR FAIL                     LOWEST
    WITH CONTENTS OF                                       (WITH CME = 1)                    PRIORITY
        $FFFE, $FFFF
      (VECTOR FETCH)                                LOAD PROGRAM COUNTER         COP WATCHDOG
                                                        WITH CONTENTS OF              TIMEOUT
                                                            $FFFC, $FFFD
                                                          (VECTOR FETCH)        (WITH NOCOP = 0)

                                                                           LOAD PROGRAM COUNTER
                                                                               WITH CONTENTS OF
                                                                                   $FFFA, $FFFB
                                                                                 (VECTOR FETCH)

                                       SET BITS S, I, AND X

                                                RESET MCU
                                                HARDWARE

                                1A  BEGIN INSTRUCTION
                                         SEQUENCE

                                    Y           BIT X IN

                                                CCR = 1?

                                                N

                                                XIRQ         Y     STACK CPU
                                                                   REGISTERS
                                                PIN LOW?
                                                                SET BITS I AND X
                                                N
                                                                FETCH VECTOR
                                                2A                $FFF4, $FFF5

                         Figure 5-5. Processing Flow Out of Reset (Sheet 1 of 2)

                                M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                91
Resets and Interrupts

                                                         2A

                                                      Y  BIT I IN

                                                         CCR = 1?

                                                         N

                                                             ANY I-BIT Y                           STACK CPU
                                                           INTERRUPT                               REGISTERS
                                                            PENDING?

                                                                    N

                                                         FETCH OPCODE

      STACK CPU                                       Y  ILLEGAL
      REGISTERS
                                                         OPCODE?
    SET BIT I IN CCR
                                                         N
    FETCH VECTOR
      $FFF8, $FFF9                                       WAI           Y       STACK CPU
                                                                               REGISTERS
                                                         INSTRUCTION?

                                                         N

                         STACK CPU                    Y  SWI              N        ANY
                         REGISTERS                       INSTRUCTION?          INTERRUPT

                       SET BIT I IN CCR                                        PENDING?

                                                         N                     Y

                       FETCH VECTOR                   Y  RTI                   SET BIT I IN CCR
                        $FFF6, $FFF7                     INSTRUCTION?

                                         RESTORE CPU               N           RESOLVE INTERRUPT
                                          REGISTERS                            PRIORITY AND FETCH
                                         FROM STACK      EXECUTE THIS          VECTOR FOR HIGHEST
                                                         INSTRUCTION           PENDING SOURCE
                                                                               SEE FIGURE 52

                                                                             1A

                       Figure 5-5. Processing Flow Out of Reset (Sheet 2 of 2)

                                         M68HC11E Family Data Sheet, Rev. 5.1

92                                                                                                 Freescale Semiconductor
                                                                                                           Low-Power Operation

                         BEGIN

                         X BIT      YES              XIRQ PIN   YES

                         IN CCR                      LOW ?           SET X BIT IN CCR

                         SET ?                                       FETCH VECTOR

                         NO                                                               $FFF4, FFF5
                                                        NO

                         HIGHEST    YES                              FETCH VECTOR
                         PRIORITY

                         INTERRUPT

                             ?

                         NO

                                               YES                   FETCH VECTOR
                           IRQ ?                                       $FFF2, FFF3
                         NO

                                                YES  REAL-TIME  YES  FETCH VECTOR
                         RTII = 1 ?                                    $FFF0, FFF1
                         NO                          INTERRUPT

                                                     ?

                                                        NO

                                               YES   TIMER      YES  FETCH VECTOR
                         IC1I = 1 ?                                    $FFEE, FFEF
                                                     IC1F ?
                         NO
                                                        NO

                                               YES   TIMER      YES  FETCH VECTOR
                         IC2I = 1 ?                                    $FFEC, FFED
                                                     IC2F ?
                         NO
                                                        NO

                                               YES   TIMER      YES  FETCH VECTOR
                         IC3I = 1 ?                                    $FFEA, FFEB
                                                     IC3F ?
                         NO
                                                        NO

                                                YES  TIMER      YES  FETCH VECTOR
                         OC1I = 1 ?                                    $FFE8, FFE9
                                                     OC1F ?
                         NO
                                                        NO
                             2A
                                                                                                       2B

                         Figure 5-6. Interrupt Priority Resolution (Sheet 1 of 2)

                                    M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                    93
Resets and Interrupts

                       2A                                            2B

                     Y         FLAG          Y  FETCH VECTOR
    OC2I = 1?                                    $FFE6, $FFE7
                               OC2F = 1?
      N                                         FETCH VECTOR
                               N                 $FFE4, $FFE5

                     Y         FLAG          Y  FETCH VECTOR
    OC3I = 1?                                    $FFE2, $FFE3
                               OC3F = 1
                                                FETCH VECTOR
      N                        N                 $FFE0, $FFE1
                     Y
                               FLAG          Y  FETCH VECTOR
    OC4I = 1?                                    $FFDE, $FFDF
                               OC4F = 1?
                                                FETCH VECTOR
                       N       N                $FFDC, $FFDD

                      Y        FLAG          Y  FETCH VECTOR
    I4/O5I = 1?                                 $FFDA, $FFDB
                               I4/O5IF = 1?
                                                FETCH VECTOR
                       N       N                 $FFD8, $FFD9

                     Y         FLAG          Y  FETCH VECTOR
    TOI = 1?                                     $FFD6, $FFD7
                               TOF = 1?         FETCH VECTOR
      N                                          $FFF2, $FFF3
                               N
                                                                             END
                      Y        FLAG          Y
    PAOVI = 1?
                               PAOVF = 1

      N                        N
                     Y
                               FLAG          Y
    PAII = 1?
                               PAIF = 1?

                       N       N

                     Y            FLAGS      Y
    SPIE = 1?                  SPIF = 1? OR

                               MODF = 1?

                       N       N

         SCI                Y
    INTERRUPT?

    SEE FIGURE

                       53

                       N

                          Figure 5-6. Interrupt Priority Resolution (Sheet 2 of 2)

                               M68HC11E Family Data Sheet, Rev. 5.1

94                                                                   Freescale Semiconductor
                                                                             Low-Power Operation

BEGIN

FLAG                     Y

RDRF = 1?

N

                Y                           Y                   Y
OR = 1?                     RIE = 1?            RE = 1?

N                                N               N

                 Y                          Y                   Y
TDRE = 1?                   TIE = 1?            TE = 1?
                                                N
  N                              N

                Y                                                Y
TC = 1?                                         TCIE = 1?

N                                                    N

                 Y                           Y                  Y
IDLE = 1?                   ILIE = 1?           RE = 1?

  N                               N              N

          NO                                                      VALID SCI REQUEST
VALID SCI REQUEST

                         Figure 5-7. Interrupt Source Resolution Within SCI

5.6.2 Stop Mode

Executing the STOP instruction while the S bit in the CCR is equal to 0 places the MCU in stop mode. If
the S bit is not 0, the stop opcode is treated as a no-op (NOP). Stop mode offers minimum power
consumption because all clocks, including the crystal oscillator, are stopped while in this mode. To exit
stop and resume normal processing, a logic low level must be applied to one of the external interrupts
(IRQ or XIRQ) or to the RESET pin. A pending edge-triggered IRQ can also bring the CPU out of stop.

Because all clocks are stopped in this mode, all internal peripheral functions also stop. The data in the
internal RAM is retained as long as VDD power is maintained. The CPU state and I/O pin levels are static
and are unchanged by stop. Therefore, when an interrupt comes to restart the system, the MCU resumes
processing as if there were no interruption. If reset is used to restart the system, a normal reset sequence
results in which all I/O pins and functions are also restored to their initial states.

To use the IRQ pin as a means of recovering from stop, the I bit in the CCR must be clear (IRQ not
masked). The XIRQ pin can be used to wake up the MCU from stop regardless of the state of the X bit in
the CCR, although the recovery sequence depends on the state of the X bit. If X is set to 0 (XIRQ not

                            M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                              95
Resets and Interrupts

masked), the MCU starts up, beginning with the stacking sequence leading to normal service of the XIRQ
request. If X is set to 1 (XIRQ masked or inhibited), then processing continues with the instruction that
immediately follows the STOP instruction, and no XIRQ interrupt service is requested or pending.

Because the oscillator is stopped in stop mode, a restart delay may be imposed to allow oscillator
stabilization upon leaving stop. If the internal oscillator is being used, this delay is required; however, if a
stable external oscillator is being used, the DLY control bit can be used to bypass this startup delay. The
DLY control bit is set by reset and can be optionally cleared during initialization. If the DLY equal to 0
option is used to avoid startup delay on recovery from stop, then reset should not be used as the means
of recovering from stop, as this causes DLY to be set again by reset, imposing the restart delay. This same
delay also applies to power-on reset, regardless of the state of the DLY control bit, but does not apply to
a reset while the clocks are running.

    M68HC11E Family Data Sheet, Rev. 5.1

96                                        Freescale Semiconductor
Chapter 6
Parallel Input/Output (I/O) Ports

6.1 Introduction

All M68HC11 E-series MCUs have five input/output (I/O) ports and up to 38 I/O lines, depending on the
operating mode. Refer to Table 6-1 for a summary of the ports and their shared functions.

                                Table 6-1. Input/Output Ports

  Port                   Input  Output  Bidirectional                 Shared Functions
Port A                   Pins    Pins        Pins
Port B                              3           2      Timer
Port C                     3        8          --      High-order address
Port D                     --      --           8      Low-order address and data bus
Port E                     --                          Serial communications interface (SCI)
                                   --           6      and serial peripheral interface (SPI)
                           --                          Analog-to-digital (A/D) converter
                                   --          --
                           8

Port pin function is mode dependent. Do not confuse pin function with the electrical state of the pin at
reset. Port pins are either driven to a specified logic level or are configured as high-impedance inputs. I/O
pins configured as high-impedance inputs have port data that is indeterminate.

In port descriptions, an I indicates this condition. Port pins that are driven to a known logic level during
reset are shown with a value of either 1 or 0. Some control bits are unaffected by reset. Reset states for
these bits are indicated with a U.

                                M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                       97
Parallel Input/Output (I/O) Ports

6.2 Port A

Port A shares functions with the timer system and has:
    Three input-only pins
    Three output-only pins
    Two bidirectional I/O pins

    Address: $1000

               Bit 7               6          5         4   3            2      1     Bit 0

    Read:      PA7                 PA6        PA5    PA4    PA3          PA2    PA1   PA0

    Write:

    Reset:     I                   0          0         0   I            I      I              I

    Alternate function: PAI        OC2        OC3    OC4 IC4/OC5 IC1            IC2   IC3

    And/or: OC1                    OC1        OC1    OC1    OC1          --     --             --

               I = Indeterminate after reset

                                   Figure 6-1. Port A Data Register (PORTA)

    Address:   $1026                  6          5      4      3           2      1   Bit 0
                Bit 7              PAEWN      PAMOD  PEDGE  DDRA3        I4/O5  RTR1  RTR0
       Read:   DDRA7
       Write:                         0          0      0      0           0      0     0
      Reset:      0

    Figure 6-2. Pulse Accumulator Control Register (PACTL)

DDRA7 -- Data Direction for Port A Bit 7
   Overridden if an output compare function is configured to control the PA7 pin
       0 = Input
       1 = Output
   The pulse accumulator uses port A bit 7 as the PAI input, but the pin can also be used as
   general-purpose I/O or as an output compare.

                                                 NOTE
    Even when port A bit 7 is configured as an output, the pin still drives the
    input to the pulse accumulator.

PAEN -- Pulse Accumulator System Enable Bit
   Refer to Chapter 9 Timing Systems.

PAMOD -- Pulse Accumulator Mode Bit
   Refer to Chapter 9 Timing Systems.

PEDGE -- Pulse Accumulator Edge Control Bit
   Refer to Chapter 9 Timing Systems.

DDRA3 -- Data Direction for Port A Bit 3
   This bit is overridden if an output compare function is configured to control the PA3 pin.
       0 = Input
       1 = Output

I4/O5 -- Input Capture 4/Output Compare 5 Bit
   Refer to Chapter 9 Timing Systems.

RTR[1:0] -- RTI Interrupt Rate Select Bits
   Refer to Chapter 9 Timing Systems.

                                   M68HC11E Family Data Sheet, Rev. 5.1

98                                                                                  Freescale Semiconductor
                                                                                                                                                                Port B

6.3 Port B

In single-chip or bootstrap modes, port B pins are general-purpose outputs. In expanded or special test
modes, port B pins are high-order address outputs.

Address: $1004

                         Bit 7  6      5       4       3                  2       1       Bit 0

Single-chip or bootstrap modes:                                                           PB0
                                                                                            0
Read:                    PB7    PB6    PB5     PB4     PB3                PB2     PB1
                                                                                         ADDR8
Write:                                                                                      0

Reset: 0                        0          0       0       0                  0      0

Expanded or special test modes:        ADDR13  ADDR12  ADDR11             ADDR10  ADDR9
                                           0       0       0                  0      0
Read:
          ADDR15 ADDR14

Write:

Reset: 0                        0

                                Figure 6-3. Port B Data Register (PORTB)

6.4 Port C

In single-chip and bootstrap modes, port C pins reset to high-impedance inputs. (DDRC bits are set to 0.)
In expanded and special test modes, port C pins are multiplexed address/data bus and the port C register
address is treated as an external memory location.

Address: $1003

                         Bit 7  6      5       4       3                  2       1       Bit 0
                                                                                          PC0
Single-chip or bootstrap modes:
                                                                                         ADDR0
Read:                    PC7    PC6    PC5     PC4     PC3                PC2     PC1    DATA0

Write:

Reset:                                         Indeterminate after reset

Expanded or special test modes:

Read: ADDR7                     ADDR6  ADDR5   ADDR4   ADDR3              ADDR2   ADDR1
Write: DATA7                    DATA6  DATA5   DATA4   DATA3              DATA2   DATA1

Reset:                                         Indeterminate after reset

                                Figure 6-4. Port C Data Register (PORTC)

Address: $1005

                         Bit 7  6      5       4       3                  2       1      Bit 0

Read:                    PCL7   PCL6   PCL5    PCL4    PCL3               PCL2    PCL1   PCL0
Write:
Reset:                                         Indeterminate after reset

                                Figure 6-5. Port C Latched Register (PORTCL)

                                   M68HC11E Family Data Sheet, Rev. 5.1

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Parallel Input/Output (I/O) Ports

PORTCL is used in the handshake clearing mechanism. When an active edge occurs on the STRA pin,
port C data is latched into the PORTCL register. Reads of this register return the last value latched into
PORTCL and clear STAF flag (following a read of PIOC with STAF set).

     Address:   $1007

        Read:   Bit 7              6                5       4       3        2        1        Bit 0
        Write:                                                                                DDRC0
       Reset:   DDRC7 DDRC6 DDRC5 DDRC4 DDRC3 DDRC2 DDRC1
                                                                                                 0
                0                  0                0       0       0        0        0

                Figure 6-6. Port C Data Direction Register (DDRC)

DDRC[7:0] -- Port C Data Direction Bits
   In the 3-state variation of output handshake mode, clear the corresponding DDRC bits. Refer to Figure
   10-13. 3-State Variation of Output Handshake Timing Diagram (STRA Enables Output Buffer).
       0 = Input
       1 = Output

6.5 Port D

In all modes, port D bits [5:0] can be used either for general-purpose I/O or with the serial communications
interface (SCI) and serial peripheral interface (SPI) subsystems. During reset, port D pins PD[5:0] are
configured as high-impedance inputs (DDRD bits cleared).

     Address: $1008

                       Bit 7          6                5       4       3        2        1    Bit 0

     Read:                            0                PD5     PD4     PD3      PD2      PD1  PD0
                   0

     Write:

     Reset: --                        --               I       I       I        I        I            I

     Alternate Function: --           --               PD5     PD4     PD3      PD2      PD1  PD0

                                                       SS      SCK     MOSI     MISO     Tx   RxD

                I = Indeterminate after reset

                                   Figure 6-7. Port D Data Register (PORTD)

     Address:   $1009

        Read:   Bit 7              6                5       4       3        2        1        Bit 0
        Write:                                                                                DDRD0
       Reset:                             DDRD5 DDRD4 DDRD3 DDRD2 DDRD1
                                                                                                 0
                0                  0                0       0       0        0        0

                                   = Unimplemented

                Figure 6-8. Port D Data Direction Register (DDRD)

Bits [7:6] -- Unimplemented
   Always read 0

DDRD[5:0] -- Port D Data Direction Bits
   When DDRD bit 5 is 1 and MSTR = 1 in SPCR, PD5/SS is a general-purpose output and mode fault
   logic is disabled.
       0 = Input
       1 = Output

                                      M68HC11E Family Data Sheet, Rev. 5.1

100                                                                                          Freescale Semiconductor
                                                                                                                                                                Port E

6.6 Port E

Port E is used for general-purpose static inputs or pins that share functions with the analog-to-digital (A/D)
converter system. When some port E pins are being used for general-purpose input and others are being
used as A/D inputs, PORTE should not be read during the sample portion of an A/D conversion.

Address: $100A

                         Bit 7  6    5    4    3                      2    1    Bit 0

Read:                    PE7    PE6  PE5  PE4  PE3                    PE2  PE1  PE0

Write:

Reset:                                    Indeterminate after reset

Alternate Function: AN7         AN6  AN5  AN4  AN3                    AN2  AN1  AN0

                              Figure 6-9. Port E Data Register (PORTE)

6.7 Handshake Protocol

Simple and full handshake input and output functions are available on ports B and C pins in single-chip
mode. In simple strobed mode, port B is a strobed output port and port C is a latching input port. The two
activities are available simultaneously.

The STRB output is pulsed for two E-clock periods each time there is a write to the PORTB register. The
INVB bit in the PIOC register controls the polarity of STRB pulses. Port C levels are latched into the
alternate port C latch (PORTCL) register on each assertion of the STRA input. STRA edge select, flag,
and interrupt enable bits are located in the PIOC register. Any or all of the port C lines can still be used
as general-purpose I/O while in strobed input mode.

Full handshake modes use port C pins and the STRA and STRB lines. Input and output handshake
modes are supported, and output handshake mode has a 3-stated variation. STRA is an edge-detecting
input and STRB is a handshake output. Control and enable bits are located in the PIOC register.

In full input handshake mode, the MCU asserts STRB to signal an external system that it is ready to latch
data. Port C logic levels are latched into PORTCL when the STRA line is asserted by the external system.
The MCU then negates STRB. The MCU reasserts STRB after the PORTCL register is read. In this mode,
a mix of latched inputs, static inputs, and static outputs is allowed on port C, differentiated by the data
direction bits and use of the PORTC and PORTCL registers.

In full output handshake mode, the MCU writes data to PORTCL which, in turn, asserts the STRB output
to indicate that data is ready. The external system reads port C data and asserts the STRA input to
acknowledge that data has been received.

In the 3-state variation of output handshake mode, lines intended as 3-state handshake outputs are
configured as inputs by clearing the corresponding DDRC bits. The MCU writes data to PORTCL and
asserts STRB. The external system responds by activating the STRA input, which forces the MCU to drive
the data in PORTC out on all of the port C lines. After the trailing edge of the active signal on STRA, the
MCU negates the STRB signal. The 3-state mode variation does not allow part of port C to be used for
static inputs while other port C pins are being used for handshake outputs. Refer to the 6.8 Parallel I/O
Control Register for further information.

                                M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                101
Parallel Input/Output (I/O) Ports

6.8 Parallel I/O Control Register

The parallel handshake functions are available only in the single-chip operating mode. PIOC is a
read/write register except for bit 7, which is read only. Table 6-2 shows a summary of handshake
operations.

                                               Table 6-2. Parallel I/O Control

            STAF

            Clearing HNDS OIN                     PLS                 EGA                    Port B                  Port C

            Sequence                                         0
                                                             1
            Read                                                                        Inputs latched into
                                                                                        PORTCL on any
Simple      PIOC with                                                                   active edge on        STRB pulses
                                                                                        STRA                  on writes
strobed STAF = 1               0      X           X                                                           to PORTB

mode        then read

            PORTCL

Full-input  Read                               0 = STRB                                 Inputs latched into   Normal output
hand-       PIOC with                                                                   PORTCL on any         port, unaffected
shake       STAF = 1           1      0        active level  1                          active edge on        in handshake
mode        then read                          1 = STRB                                 STRA                  modes
            PORTCL
                                               active pulse  0

Full-       Read                                                                        Driven as outputs if
output      PIOC with
hand-       STAF = 1                           0 = STRB      0                          STRA at active        Normal output
shake       then write
mode        PORTCL             1      1        active level  1     Port C               level; follows        port, unaffected
                                               1 = STRB            Driven               DDRC                  in handshake

                                               active pulse        STRA                 if STRA not at        modes
                                                             Follow Active Edge Follow  active level
                                                             DDRC             DDRC

                  Address: $1002

                               Bit 7           6         5      4          3            2    1                Bit 0

                       Read:   STAF            STAI CWOM HNDS      OIN                  PLS  EGA              INVB

                       Write:

                       Reset: 0                0         0      0          0            U    1                1

                               U = Unaffected

                               Figure 6-10. Parallel I/O Control Register (PIOC)

STAF -- Strobe A Interrupt Status Flag
   STAF is set when the selected edge occurs on strobe A. This bit can be cleared by a read of PIOC with
   STAF set followed by a read of PORTCL (simple strobed or full input handshake mode) or a write to
   PORTCL (output handshake mode).
       0 = No edge on strobe A
       1 = Selected edge on strobe A

STAI -- Strobe A Interrupt Enable Mask Bit
       0 = STAF does not request interrupt
       1 = STAF requests interrupt

                                               M68HC11E Family Data Sheet, Rev. 5.1

102                                                                                             Freescale Semiconductor
                                                                                                                                Parallel I/O Control Register

CWOM -- Port C Wired-OR Mode Bit (affects all eight port C pins)
   It is customary to have an external pullup resistor on lines that are driven by open-drain devices.
       0 = Port C outputs are normal CMOS outputs.
       1 = Port C outputs are open-drain outputs.

HNDS -- Handshake Mode Bit
       0 = Simple strobe mode
       1 = Full input or output handshake mode

OIN -- Output or Input Handshake Select Bit
   HNDS must be set to 1 for this bit to have meaning.
       0 = Input handshake
       1 = Output handshake

PLS -- Pulsed/Interlocked Handshake Operation Bit
   HNDS must be set to 1 for this bit to have meaning. When interlocked handshake is selected, strobe
   B is active until the selected edge of strobe A is detected.
       0 = Interlocked handshake
       1 = Pulsed handshake (Strobe B pulses high for two E-clock cycles.)

EGA -- Active Edge for Strobe A Bit
       0 = STRA falling edge selected, high level activates port C outputs (output handshake)
       1 = STRA rising edge selected, low level activates port C outputs (output handshake)

INVB -- Invert Strobe B Bit
       0 = Active level is logic 0.
       1 = Active level is logic 1.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        103
Parallel Input/Output (I/O) Ports

                                   M68HC11E Family Data Sheet, Rev. 5.1

104                                                                      Freescale Semiconductor
Chapter 7
Serial Communications Interface (SCI)

7.1 Introduction

The serial communications interface (SCI) is a universal asynchronous receiver transmitter (UART), one
of two independent serial input/output (I/O) subsystems in the M68HC11 E series of microcontrollers. It
has a standard non-return-to-zero (NRZ) format (one start bit , eight or nine data bits, and one stop bit).
Several baud rates are available. The SCI transmitter and receiver are independent, but use the same
data format and bit rate.

All members of the E series contain the same SCI, with one exception. The SCI system in the
MC68HC11E20 and MC68HC711E20 MCUs have an enhanced SCI baud rate generator. A divide-by-39
stage has been added that is enabled by an extra bit in the BAUD register. This increases the available
SCI baud rate selections. Refer to Figure 7-8 and 7.7.5 Baud Rate Register.

7.2 Data Format

The serial data format requires these conditions:
   1. An idle line in the high state before transmission or reception of a message
   2. A start bit, logic 0, transmitted or received, that indicates the start of each character
   3. Data that is transmitted and received least significant bit (LSB) first
   4. A stop bit, logic 1, used to indicate the end of a frame. A frame consists of a start bit, a character
        of eight or nine data bits, and a stop bit.
   5. A break, defined as the transmission or reception of a logic 0 for some multiple number of frames

Selection of the word length is controlled by the M bit of SCI control register (SCCR1).

7.3 Transmit Operation

The SCI transmitter includes a parallel transmit data register (SCDR) and a serial shift register. The
contents of the serial shift register can be written only through the SCDR. This double buffered operation
allows a character to be shifted out serially while another character is waiting in the SCDR to be
transferred into the

serial shift register. The output of the serial shift register is applied to TxD as long as transmission is in
progress or the transmit enable (TE) bit of serial communication control register 2 (SCCR2) is set. The
block diagram, Figure 7-1, shows the transmit serial shift register and the buffer logic at the top of the
figure.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        105
Serial Communications Interface (SCI)

     TRANSMITTER                                                                                       WRITE ONLY
      BAUD RATE
                                 SCDR Tx BUFFER
         CLOCK

                                10 (11) - BIT Tx SHIFT REGISTER                                                                                     DDD1             SEE NOTE
                            H (8) 7 6 5 4 3 2 1 0 L
                                                                                                                                                    PIN BUFFER   PD1
                                                                                                                                                   AND CONTROL   TxD

                  SIZE 8/9             TRANSFER Tx BUFFER  SHIFT ENABLE  JAM ENABLE  PREAMBLE--JAM 1s  IDLE                              8
                                                                                                         BREAK--JAM 0s
                                                                                                                            FORCE PIN
                                                                                                           OR            DIRECTION (OUT)
                                                                                                             TIE
                                                            TRANSMITTER
                                                           CONTROL LOGIC                                        NF
                                                                                                                  TCIE
     R8                                                                  TDRE        RDRF                                                                     8
         T8                                                                  TC                                     FE                             8
                  M                                                                                                   RIE
                       WAKE

     SCCR1 SCI CONTROL 1                                           SCSR INTERRUPT STATUS

                                                           TDRE
                                                           TIE
                                                           TC
                                                           TCIE

                                                                                                                           ILIE  TE  RE  RWU  SBK

                                                                                                       SCCR2 SCI CONTROL 2

       SCI Rx     SCI INTERRUPT                                                                                                                    INTERNAL
     REQUESTS        REQUEST                                                                                                                       DATA BUS

Note: Refer to Figure B-1. EVBU Schematic Diagram for an example of connecting TxD to a PC.

                             Figure 7-1. SCI Transmitter Block Diagram

                                       M68HC11E Family Data Sheet, Rev. 5.1

106                                                                                                                                                              Freescale Semiconductor
                                                                                                                                              Receive Operation

7.4 Receive Operation

During receive operations, the transmit sequence is reversed. The serial shift register receives data and
transfers it to a parallel receive data register (SCDR) as a complete word. This double buffered operation
allows a character to be shifted in serially while another character is already in the SCDR. An advanced
data recovery scheme distinguishes valid data from noise in the serial data stream. The data input is
selectively sampled to detect receive data, and a majority voting circuit determines the value and integrity
of each bit. See Figure 7-2.

7.5 Wakeup Feature

The wakeup feature reduces SCI service overhead in multiple receiver systems. Software for each
receiver evaluates the first character of each message. The receiver is placed in wakeup mode by writing
a 1 to the RWU bit in the SCCR2 register. While RWU is 1, all of the receiver-related status flags (RDRF,
IDLE, OR, NF, and FE) are inhibited (cannot become set). Although RWU can be cleared by a software
write to SCCR2, to do so would be unusual. Normally, RWU is set by software and is cleared
automatically with hardware. Whenever a new message begins, logic alerts the sleeping receivers to
wake up and evaluate the initial character of the new message.

Two methods of wakeup are available:
    Idle-line wakeup
    Address-mark wakeup

During idle-line wakeup, a sleeping receiver awakens as soon as the RxD line becomes idle. In the
address-mark wakeup, logic 1 in the most significant bit (MSB) of a character wakes up all sleeping
receivers.

7.5.1 Idle-Line Wakeup

To use the receiver wakeup method, establish a software addressing scheme to allow the transmitting
devices to direct a message to individual receivers or to groups of receivers. This addressing scheme can
take any form as long as all transmitting and receiving devices are programmed to understand the same
scheme. Because the addressing information is usually the first frame(s) in a message, receivers that are
not part of the current task do not become burdened with the entire set of addressing frames. All receivers
are awake (RWU = 0) when each message begins. As soon as a receiver determines that the message
is not intended for it, software sets the RWU bit (RWU = 1), which inhibits further flag setting until the RxD
line goes idle at the end of the message. As soon as an idle line is detected by receiver logic, hardware
automatically clears the RWU bit so that the first frame of the next message can be received. This type
of receiver wakeup requires a minimum of one idle-line frame time between messages and no idle time
between frames in a message.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        107
Serial Communications Interface (SCI)

             RECEIVER         DDD0                               16                         STOP
            BAUD RATE                                                                                                                     START
                         PIN BUFFER                     DATA                                                  10 (11) - BIT
               CLOCK    AND CONTROL                  RECOVERY                                            Rx SHIFT REGISTER

     SEE NOTE                                                                                     (8) 7 6 5 4 3 2 1 0
                   PD0
                   RxD

                             DISABLE                                                                                 MSB                         ALL 1s
                             DRIVER

                                        RE

                                                 M                                                              RWU
                                                                                                                                         8
                                             WAKEUP
                                              LOGIC

     R8                                              TDRE  TC         RDRF  IDLE  OR   NF    FE
         T8
                  M
                       WAKE

                        SCCR1 SCI CONTROL 1                        SCSR SCI STATUS 1                                       SCDR Rx BUFFER
                                                                                                                                         READ ONLY
                                                     RDRF
                                                     RIE                                                                  8
                                                     IDLE
                                                     ILIE                                                                          8
                                                     OR
                                                     RIE

                                                                                  TIE  TCIE  RIE  ILIE  TE  RE  RWU  SBK

                                                                                       SCCR2 SCI CONTROL 2

        SCI Tx          SCI INTERRUPT                                                                                     INTERNAL
     REQUESTS              REQUEST                                                                                        DATA BUS

     Note: Refer to Figure B-1. EVBU Schematic Diagram for an example of connecting RxD to a PC.

                             Figure 7-2. SCI Receiver Block Diagram

                                             M68HC11E Family Data Sheet, Rev. 5.1

108                                                                                                                       Freescale Semiconductor
                                                                                                                                             SCI Error Detection

7.5.2 Address-Mark Wakeup

The serial characters in this type of wakeup consist of seven (eight if M = 1) information bits and an MSB,
which indicates an address character (when set to 1, or mark). The first character of each message is an
addressing character (MSB = 1). All receivers in the system evaluate this character to determine if the
remainder of the message is directed toward this particular receiver. As soon as a receiver determines
that a message is not intended for it, the receiver activates the RWU function by using a software write to
set the RWU bit. Because setting RWU inhibits receiver-related flags, there is no further software
overhead for the rest of this message.

When the next message begins, its first character has its MSB set, which automatically clears the RWU
bit and enables normal character reception. The first character whose MSB is set is also the first character
to be received after wakeup because RWU gets cleared before the stop bit for that frame is serially
received. This type of wakeup allows messages to include gaps of idle time, unlike the idle-line method,
but there is a loss of efficiency because of the extra bit time for each character (address bit) required for
all characters.

7.6 SCI Error Detection

Three error conditions SCDR overrun, received bit noise, and framing can occur during generation of
SCI system interrupts. Three bits (OR, NF, and FE) in the serial communications status register (SCSR)
indicate if one of these error conditions exists.

The overrun error (OR) bit is set when the next byte is ready to be transferred from the receive shift
register to the SCDR and the SCDR is already full (RDRF bit is set). When an overrun error occurs, the
data that caused the overrun is lost and the data that was already in SCDR is not disturbed. The OR is
cleared when the SCSR is read (with OR set), followed by a read of the SCDR.

The noise flag (NF) bit is set if there is noise on any of the received bits, including the start and stop bits.
The NF bit is not set until the RDRF flag is set. The NF bit is cleared when the SCSR is read (with FE
equal to 1) followed by a read of the SCDR.

When no stop bit is detected in the received data character, the framing error (FE) bit is set. FE is set at
the same time as the RDRF. If the byte received causes both framing and overrun errors, the processor
only recognizes the overrun error. The framing error flag inhibits further transfer of data into the SCDR
until it is cleared. The FE bit is cleared when the SCSR is read (with FE equal to 1) followed by a read of
the SCDR.

7.7 SCI Registers

Five addressable registers are associated with the SCI:
    Four control and status registers:
         Serial communications control register 1 (SCCR1)
         Serial communications control register 2 (SCCR2)
         Baud rate register (BAUD)
         Serial communications status register (SCSR)
    One data register:
         Serial communications data register (SCDR)

The SCI registers are the same for all M68HC11 E-series devices with one exception. The SCI system
for MC68HC(7)11E20 contains an extra bit in the BAUD register that provides a greater selection of baud
prescaler rates. Refer to 7.7.5 Baud Rate Register, Figure 7-8, and Figure 7-9.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        109
Serial Communications Interface (SCI)

7.7.1 Serial Communications Data Register

SCDR is a parallel register that performs two functions:
    The receive data register when it is read
    The transmit data register when it is written

Reads access the receive data buffer and writes access the transmit data buffer. Receive and transmit
are double buffered.

     Address: $102F

             Bit 7     6                    5      4      3                   2      1      Bit 0
                                                                                            R0/T0
     Read:             R6/T6                R5/T5  R4/T4  R3/T3               R2/T2  R1/T1
                R7/T7

     Write:

     Reset:                                        Indeterminate after reset

             Figure 7-3. Serial Communications Data Register (SCDR)

7.7.2 Serial Communications Control Register 1

The SCCR1 register provides the control bits that determine word length and select the method used for
the wakeup feature.

     Address: $102C

             Bit 7     6                    5      4      3                   2      1      Bit 0

     Read:   R8        T8                          M      WAKE

     Write:

     Reset:  I         I                    0      0      0                   0      0      0

             I = Indeterminate after reset

                       = Unimplemented

     Figure 7-4. Serial Communications Control Register 1 (SCCR1)

R8 -- Receive Data Bit 8
   If M bit is set, R8 stores the ninth bit in the receive data character.

T8 -- Transmit Data Bit 8
   If M bit is set, T8 stores the ninth bit in the transmit data character.

Bit 5 -- Unimplemented
   Always reads 0

M -- Mode Bit (select character format)
       0 = Start bit, 8 data bits, 1 stop bit
       1 = Start bit, 9 data bits, 1 stop bit

WAKE -- Wakeup by Address Mark/Idle Bit
       0 = Wakeup by IDLE line recognition
       1 = Wakeup by address mark (most significant data bit set)

Bits [2:0] -- Unimplemented
   Always read 0

                           M68HC11E Family Data Sheet, Rev. 5.1

110                                                                                         Freescale Semiconductor
                                                                                                                                                     SCI Registers

7.7.3 Serial Communications Control Register 2

The SCCR2 register provides the control bits that enable or disable individual SCI functions.

Address: $102D

                         Bit 7  6     5    4     3                       2  1    Bit 0

Read:                    TIE    TCIE  RIE  ILIE  TE  RE                     RWU  SBK

Write:

Reset: 0                        0     0    0     0                       0  0    0

Figure 7-5. Serial Communications Control Register 2 (SCCR2)

TIE -- Transmit Interrupt Enable Bit
       0 = TDRE interrupts disabled
       1 = SCI interrupt requested when TDRE status flag is set

TCIE -- Transmit Complete Interrupt Enable Bit
       0 = TC interrupts disabled
       1 = SCI interrupt requested when TC status flag is set

RIE -- Receiver Interrupt Enable Bit
       0 = RDRF and OR interrupts disabled
       1 = SCI interrupt requested when RDRF flag or the OR status flag is set

ILIE -- Idle-Line Interrupt Enable Bit
       0 = IDLE interrupts disabled
       1 = SCI interrupt requested when IDLE status flag is set

TE -- Transmitter Enable Bit
   When TE goes from 0 to 1, one unit of idle character time (logic 1) is queued as a preamble.
       0 = Transmitter disabled
       1 = Transmitter enabled

RE -- Receiver Enable Bit
       0 = Receiver disabled
       1 = Receiver enabled

RWU -- Receiver Wakeup Control Bit
       0 = Normal SCI receiver
       1 = Wakeup enabled and receiver interrupts inhibited

SBK -- Send Break
   At least one character time of break is queued and sent each time SBK is written to 1. As long as the
   SBK bit is set, break characters are queued and sent. More than one break may be sent if the
   transmitter is idle at the time the SBK bit is toggled on and off, as the baud rate clock edge could occur
   between writing the 1 and writing the 0 to SBK.
       0 = Break generator off
       1 = Break codes generated

                                   M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                 111
Serial Communications Interface (SCI)

7.7.4 Serial Communication Status Register

The SCSR provides inputs to the interrupt logic circuits for generation of the SCI system interrupt.

     Address: $102E

             Bit 7   6                5  4     3              2  1     Bit 0

     Read:   TDRE    TC  RDRF            IDLE  OR  NF            FE

     Write:

     Reset: 1        1                0  0     0              0  0     0

                     = Unimplemented

             Figure 7-6. Serial Communications Status Register (SCSR)

TDRE -- Transmit Data Register Empty Flag
   This flag is set when SCDR is empty. Clear the TDRE flag by reading SCSR with TDRE set and then
   writing to SCDR.
       0 = SCDR busy
       0 = SCDR empty

TC -- Transmit Complete Flag
   This flag is set when the transmitter is idle (no data, preamble, or break transmission in progress).
   Clear the TC flag by reading SCSR with TC set and then writing to SCDR.
       0 = Transmitter busy
       1 = Transmitter idle

RDRF -- Receive Data Register Full Flag
   This flag is set if a received character is ready to be read from SCDR. Clear the RDRF flag by reading
   SCSR with RDRF set and then reading SCDR.
       0 = SCDR empty
       1 = SCDR full

IDLE -- Idle Line Detected Flag
   This flag is set if the RxD line is idle. Once cleared, IDLE is not set again until the RxD line has been
   active and becomes idle again. The IDLE flag is inhibited when RWU = 1. Clear IDLE by reading SCSR
   with IDLE set and then reading SCDR.
       0 = RxD line active
       1 = RxD line idle

OR -- Overrun Error Flag
   OR is set if a new character is received before a previously received character is read from SCDR.
   Clear the OR flag by reading SCSR with OR set and then reading SCDR.
       0 = No overrun
       1 = Overrun detected

NF -- Noise Error Flag
   NF is set if majority sample logic detects anything other than a unanimous decision. Clear NF by
   reading SCSR with NF set and then reading SCDR.
       0 = Unanimous decision
       1 = Noise detected

                        M68HC11E Family Data Sheet, Rev. 5.1

112                                                                  Freescale Semiconductor
                                                                                                                                                     SCI Registers

FE -- Framing Error Flag
   FE is set when a 0 is detected where a stop bit was expected. Clear the FE flag by reading SCSR with
   FE set and then reading SCDR.
       0 = Stop bit detected
       1 = Zero detected

Bit 0 -- Unimplemented
   Always reads 0

7.7.5 Baud Rate Register

Use this register to select different baud rates for the SCI system. The SCP[1:0] (SCP[2:0] in
MC68HC(7)11E20) bits function as a prescaler for the SCR[2:0] bits. Together, these five bits provide
multiple baud rate combinations for a given crystal frequency. Normally, this register is written once during
initialization. The prescaler is set to its fastest rate by default out of reset and can be changed at any time.
Refer to Table 7-1 for normal baud rate selections.

Address: $102B

                         Bit 7           6     5     4     3                      2    1   Bit 0
                                                                                     SCR1  SCR0
Read:                                    SCP2  SCP1  SCP0  RCKB  SCR2
           TCLR                                                                        U     U

Write:

Reset: 0                                 0     0     0     0                      U

                         U = Unaffected

                                Figure 7-7. Baud Rate Register (BAUD)

TCLR -- Clear Baud Rate Counter Bit (Test)

SCP[2:0] -- SCI Baud Rate Prescaler Select Bits

                                                                 NOTE
                   SCP2 applies to MC68HC(7)11E20 only. When SCP2 = 1, SCP[1:0] must
                   equal 0s. Any other values for SCP[1:0] are not decoded in the prescaler
                   and the results are unpredictable. Refer to Figure 7-8 and Figure 7-9.

RCKB -- SCI Baud Rate Clock Check Bit (Test)
   See Table 7-1.

                                            M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                           113
Serial Communications Interface (SCI)

                                          Table 7-1. Baud Rate Values

                                                                             Crystal Frequency (MHz)

                                          Prescale  Baud    4.00  4.9152 8.00 10.00 12.00             16.00
                                           Divide     Set                   Bus Frequency (MHz)       4.00
        Prescaler Selects                           Divide

SCP2 SCP1 SCP0 SCR2 SCR1 SCR0                               1.00 1.23 2.00 2.50 3.00

0    0  0  0               0           0  1         1 62500 76800 125000 156250 187500 250000

0    0  0  0               0           1  1         2 31250 38400 62500 78125 93750 125000

0    0  0  0               1           0  1         4 15625 19200 31250 39063 46875 62500

0    0  0  0               1           1  1         8 7813 9600 15625 19531 23438 31250

0    0  0  1               0           0  1         16 3906 4800 7813 9766 11719 15625

0    0  0  1               0           1  1         32 1953 2400 3906 4883 5859 7813

0    0  0  1               1           0  1         64 977 1200 1953 2441 2930 3906

0    0  0  1               1           1  1         128 488 600 977 1221 1465 1953

0    0  1  0               0           0  3         1 20833 25600 41667 52083 62500 83333

0    0  1  0               0           1  3         2 10417 12800 20833 26042 31250 41667

0    0  1  0               1           0  3         4 5208 6400 10417 13021 15625 20833

0    0  1  0               1           1  3         8 2604 3200 5208 6510 7813 10417

0    0  1  1               0           0  3         16 1302 1600 2604 3255 3906 5208

0    0  1  1               0           1  3         32 651 800 1302 1628 1953 2604

0    0  1  1               1           0  3         64 326 400 651                814  977            1302

0    0  1  1               1           1  3         128 163 200 326               407  488            651

0    1  0  0               0           0  4         1 15625 19200 31250 39063 46875 62500

0    1  0  0               0           1  4         2 7813 9600 15625 19531 23438 31250

0    1  0  0               1           0  4         4 3906 4800 7813 9766 11719 15625

0    1  0  0               1           1  4         8 1953 2400 3906 4883 5859 7813

0    1  0  1               0           0  4         16 977 1200 1953 2441 2930 3906

0    1  0  1               0           1  4         32 488 600 977 1221 1465 1953

0    1  0  1               1           0  4         64 244 300 488                610  732            977

0    1  0  1               1           1  4         128 122 150 244               305  366            488

0    1  1  0               0           0  13        1 4808 5908 9615 12019 14423 19231

0    1  1  0               0           1  13        2 2404 2954 4808 6010 7212 9615

0    1  1  0               1           0  13        4 1202 1477 2404 3005 3606 4808

0    1  1  0               1           1  13        8       601 738 1202 1502 1803 2404

0    1  1  1               0           0  13        16 300 369 601                751  901            1202

0    1  1  1               0           1  13        32 150 185 300                376  451            601

0    1  1  1               1           0  13        64      75    92         150  188  225            300

0    1  1  1               1           1  13        128 38        46         75   94   113            150

1    0  0  0               0           0  39        1 1603 1969 3205 4006 4808 6410

1    0  0  0               0           1  39        2       801 985 1603 2003 2404 3205

1    0  0  0               1           0  39        4       401 492 801 1002 1202 1603

1    0  0  0               1           1  39        8       200 246 401           501  601            801

1    0  0  1               0           0  39        16 100 123 200                250  300            401

1    0  0  1               0           1  39        32      50    62         100  125  150            200

1    0  0  1               1           0  39        64      25    31         50   63   75             100

1    0  0  1               1           1  39        128 13        15         25   31   38             50

Shaded areas reflect standard baud rates.
On MC68HC(7)11E20 do not set SCP1 or SCP0 when SCP2 is 1.

                                       M68HC11E Family Data Sheet, Rev. 5.1

114                                                                               Freescale Semiconductor
                                                                                                                                                     SCI Registers

SCR[2:0] -- SCI Baud Rate Select Bits
   Selects receiver and transmitter bit rate based on output from baud rate prescaler stage. Refer to
   Figure 7-8 and Figure 7-9.

   The prescaler bits, SCP[2:0], determine the highest baud rate, and the SCR[2:0] bits select an
   additional binary submultiple (1, 2, 4, through 128) of this highest baud rate. The result of these
   two dividers in series is the 16X receiver baud rate clock. The SCR[2:0] bits are not affected by reset
   and can be changed at any time, although they should not be changed when any SCI transfer is in
   progress.

   Figure 7-8 and Figure 7-9 illustrate the SCI baud rate timing chain. The prescaler select bits determine
   the highest baud rate. The rate select bits determine additional divide by two stages to arrive at the
   receiver timing (RT) clock rate. The baud rate clock is the result of dividing the RT clock by 16.

EXTAL                        OSCILLATOR                                 INTERNAL BUS CLOCK (PH2)
XTAL                              AND
                                                                 3             4          13
                         CLOCK GENERATOR
                                  (4)                      0:0            0:1         1:0            SCP[1:0]

                                                    E                                               1:1
                                                    AS

                                                                 SCR[2:0]
                                                                  0:0:0

                                                        2       0:0:1

                                                        2       0:1:0

                                                        2       0:1:1

                                                        2       1:0:0                         16

                                                        2       1:0:1                          SCI
                                                                                            TRANSMIT
                                                                                            BAUD RATE

                                                                                                (1X)

                                                        2       1:1:0

                                                        2       1:1:1                          SCI
                                                                                             RECEIVE
                                                                                            BAUD RATE

                                                                                               (16X)

                         Figure 7-8. SCI Baud Rate Generator Block Diagram

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                         115
Serial Communications Interface (SCI)

     EXTAL      OSCILLATOR                                   INTERNAL BUS CLOCK (PH2)
     XTAL            AND
                                                      3            4            13          39
            CLOCK GENERATOR
                     (4)                                                 0:1:0                     SCP[2:0]*

                                       E       0:0:0         0:0:1                     0:1:1        1:0:0
                                       AS

                                                      SCR[2:0]
                                                       0:0:0

                                           2         0:0:1

                                           2         0:1:0

                                           2         0:1:1

                                           2         1:0:0                         16

                                           2         1:0:1                          SCI
                                                                                 TRANSMIT
                                                                                 BAUD RATE

                                                                                     (1X)

                                           2         1:1:0

                                           2         1:1:1                          SCI
                                                                                  RECEIVE
                                                                                 BAUD RATE

                                                                                    (16X)

     *SCP2 is present only on MC68HC(7)11E20.

                       Figure 7-9. MC68HC(7)11E20 SCI Baud Rate
                                     Generator Block Diagram

7.8 Status Flags and Interrupts

The SCI transmitter has two status flags. These status flags can be read by software (polled) to tell when
the corresponding condition exists. Alternatively, a local interrupt enable bit can be set to enable each of
these status conditions to generate interrupt requests when the corresponding condition is present.
Status flags are automatically set by hardware logic conditions, but must be cleared by software, which
provides an interlock mechanism that enables logic to know when software has noticed the status
indication. The software clearing sequence for these flags is automatic. Functions that are normally
performed in response to the status flags also satisfy the conditions of the clearing sequence.

                                       M68HC11E Family Data Sheet, Rev. 5.1

116                                                                                           Freescale Semiconductor
                                                                                                                                                   Receiver Flags

TDRE and TC flags are normally set when the transmitter is first enabled (TE set to 1). The TDRE flag
indicates there is room in the transmit queue to store another data character in the TDR. The TIE bit is
the local interrupt mask for TDRE. When TIE is 0, TDRE must be polled. When TIE and TDRE are 1, an
interrupt is requested.

The TC flag indicates the transmitter has completed the queue. The TCIE bit is the local interrupt mask
for TC. When TCIE is 0, TC must be polled. When TCIE is 1 and TC is 1, an interrupt is requested.

Writing a 0 to TE requests that the transmitter stop when it can. The transmitter completes any
transmission in progress before actually shutting down. Only an MCU reset can cause the transmitter to
stop and shut down immediately. If TE is written to 0 when the transmitter is already idle, the pin reverts
to its general-purpose I/O function (synchronized to the bit-rate clock). If anything is being transmitted
when TE is written to 0, that character is completed before the pin reverts to general-purpose I/O, but any
other characters waiting in the transmit queue are lost. The TC and TDRE flags are set at the completion
of this last character, even though TE has been disabled.

7.9 Receiver Flags

The SCI receiver has five status flags, three of which can generate interrupt requests. The status flags
are set by the SCI logic in response to specific conditions in the receiver. These flags can be read (polled)
at any time by software. Refer to Figure 7-10, which shows SCI interrupt arbitration.

When an overrun takes place, the new character is lost, and the character that was in its way in the
parallel RDR is undisturbed. RDRF is set when a character has been received and transferred into the
parallel RDR. The OR flag is set instead of RDRF if overrun occurs. A new character is ready to be
transferred into RDR before a previous character is read from RDR.

The NF and FE flags provide additional information about the character in the RDR, but do not generate
interrupt requests.

The last receiver status flag and interrupt source come from the IDLE flag. The RxD line is idle if it has
constantly been at logic 1 for a full character time. The IDLE flag is set only after the RxD line has been
busy and becomes idle, which prevents repeated interrupts for the whole time RxD remains idle.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        117
Serial Communications Interface (SCI)

                                   BEGIN

     FLAG       Y

     RDRF = 1?

     N

                     Y                                    Y                   Y
     OR = 1?                              RIE = 1?            RE = 1?

     N                                         N               N

                      Y                                   Y                   Y
     TDRE = 1?                            TIE = 1?            TE = 1?
                                                              N
       N                                       N

                     Y                                                         Y
     TC = 1?                                                  TCIE = 1?

      N                                                             N

                      Y                                    Y                  Y
     IDLE = 1?                            ILIE = 1?           RE = 1?

       N                                        N              N

               NO                                                               VALID SCI REQUEST
     VALID SCI REQUEST

           Figure 7-10. Interrupt Source Resolution Within SCI

                                          M68HC11E Family Data Sheet, Rev. 5.1

118                                                                               Freescale Semiconductor
Chapter 8
Serial Peripheral Interface (SPI)

8.1 Introduction

The serial peripheral interface (SPI), an independent serial communications subsystem, allows the MCU
to communicate synchronously with peripheral devices, such as:

    Frequency synthesizers
    Liquid crystal display (LCD) drivers
    Analog-to-digital (A/D) converter subsystems
    Other microprocessors

The SPI is also capable of inter-processor communication in a multiple master system. The SPI system
can be configured as either a master or a slave device. When configured as a master, data transfer rates
can be as high as one-half the E-clock rate (1.5 Mbits per second for a 3-MHz bus frequency). When
configured as a slave, data transfers can be as fast as the E-clock rate (3 Mbits per second for a 3-MHz
bus frequency).

8.2 Functional Description

The central element in the SPI system is the block containing the shift register and the read data buffer.
The system is single buffered in the transmit direction and double buffered in the receive direction. This
means that new data for transmission cannot be written to the shifter until the previous transfer is
complete; however, received data is transferred into a parallel read data buffer so the shifter is free to
accept a second serial character. As long as the first character is read out of the read data buffer before
the next serial character is ready to be transferred, no overrun condition occurs. A single MCU register
address is used for reading data from the read data buffer and for writing data to the shifter.

The SPI status block represents the SPI status functions (transfer complete, write collision, and mode
fault) performed by the serial peripheral status register (SPSR). The SPI control block represents those
functions that control the SPI system through the serial peripheral control register (SPCR).

Refer to Figure 8-1, which shows the SPI block diagram.

8.3 SPI Transfer Formats

During an SPI transfer, data is simultaneously transmitted and received. A serial clock line synchronizes
shifting and sampling of the information on the two serial data lines. A slave select line allows individual
selection of a slave SPI device; slave devices that are not selected do not interfere with SPI bus activities.
On a master SPI device, the select line can optionally be used to indicate a multiple master bus
contention. Refer to Figure 8-2.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        119
Serial Peripheral Interface (SPI)                                                           S                     MISO
                                                                                            M                     PD2
                   INTERNAL
                 MCU CLOCK                MSB               LSB                             M  PIN CONTROL LOGIC  MOSI
                                                                                                                  PD3
                     DIVIDER              8--BIT SHIFT REGISTER                             S
               2 4 16 32                                                                                      SCK
                                          READ DATA BUFFER                                                        PD4
                   SELECT                                                                                          SS
                                                                 CLOCK                                            PD5
                             SPI CONTROL
                                                            CLOCK                           S

                                                            LOGIC                           M

     SPRO
                 SPRI

                                          MSTR                                              MSTD
                                          SPE                                                    SEC

                                                                                                      DWOM

     SPIF                                      SPIF
          WCOL                                      SPE
                     MODE                                DWOM
                                                               INSTR
                                                                     CPOL
                                                                           CPHA
                                                                                SPRI
                                                                                      SPRO

     SPI STATUS REGISTER                        SPI CONTROL REGISTER

                           SPI INTERRUPT  INTERNAL
                                 REQUEST  DATA BUS

                                          Figure 8-1. SPI Block Diagram

8.4 Clock Phase and Polarity Controls

Software can select one of four combinations of serial clock phase and polarity using two bits in the SPI
control register (SPCR). The clock polarity is specified by the CPOL control bit, which selects an active
high or active low clock, and has no significant effect on the transfer format. The clock phase (CPHA)
control bit selects one of two different transfer formats. The clock phase and polarity should be identical
for the master SPI device and the communicating slave device. In some cases, the phase and polarity
are changed between transfers to allow a master device to communicate with peripheral slaves having
different requirements.

When CPHA equals 0, the SS line must be negated and reasserted between each successive serial byte.
Also, if the slave writes data to the SPI data register (SPDR) while SS is low, a write collision error results.

When CPHA equals 1, the SS line can remain low between successive transfers.

                                          M68HC11E Family Data Sheet, Rev. 5.1

120                                                                                            Freescale Semiconductor
                                                                                                  SPI Signals

  SCK CYCLE #                       1       2     3     4     5                6       7       8
SCK (CPOL = 0)

SCK (CPOL = 1)

        SAMPLE INPUT      MSB            6     5     4     3     2                  1     LSB
(CPHA = 0) DATA OUT

        SAMPLE INPUT                MSB     6     5     4     3                2       1          LSB
(CPHA = 1) DATA OUT
                                                                                                   4
SS (TO SLAVE)                                                                                                 5

1. SS ASSERTED                   3             SLAVE CPHA = 1 TRANSFER IN PROGRESS
2. MASTER WRITES TO SPDR     2                    MASTER TRANSFER IN PROGRESS
3. FIRST SCK EDGE         1
4. SPIF SET                                    SLAVE CPHA = 0 TRANSFER IN PROGRESS
5. SS NEGATED

                                         Figure 8-2. SPI Transfer Format

8.5 SPI Signals

This subsection contains descriptions of the four SPI signals:
    Master in/slave out (MISO)
    Master out/slave in (MOSI)
    Serial clock (SCK)
    Slave select (SS)

Any SPI output line must have its corresponding data direction bit in DDRD register set. If the DDR bit is
clear, that line is disconnected from the SPI logic and becomes a general-purpose input. All SPI input lines
are forced to act as inputs regardless of the state of the corresponding DDR bits in DDRD register.

8.5.1 Master In/Slave Out

MISO is one of two unidirectional serial data signals. It is an input to a master device and an output from
a slave device. The MISO line of a slave device is placed in the high-impedance state if the slave device
is not selected.

8.5.2 Master Out/Slave In

The MOSI line is the second of the two unidirectional serial data signals. It is an output from a master
device and an input to a slave device. The master device places data on the MOSI line a half-cycle before
the clock edge that the slave device uses to latch the data.

                                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                                          121
Serial Peripheral Interface (SPI)

8.5.3 Serial Clock

SCK, an input to a slave device, is generated by the master device and synchronizes data movement in
and out of the device through the MOSI and MISO lines. Master and slave devices are capable of
exchanging a byte of information during a sequence of eight clock cycles.

Four possible timing relationships can be chosen by using control bits CPOL and CPHA in the serial
peripheral control register (SPCR). Both master and slave devices must operate with the same timing.
The SPI clock rate select bits, SPR[1:0], in the SPCR of the master device, select the clock rate. In a slave
device, SPR[1:0] have no effect on the operation of the SPI.

8.5.4 Slave Select

The slave select (SS) input of a slave device must be externally asserted before a master device can
exchange data with the slave device. SS must be low before data transactions and must stay low for the
duration of the transaction.

The SS line of the master must be held high. If it goes low, a mode fault error flag (MODF) is set in the
serial peripheral status register (SPSR). To disable the mode fault circuit, write a 1 in bit 5 of the port D
data direction register. This sets the SS pin to act as a general-purpose output rather than the dedicated
input to the slave select circuit, thus inhibiting the mode fault flag. The other three lines are dedicated to
the SPI whenever the serial peripheral interface is on.

The state of the master and slave CPHA bits affects the operation of SS. CPHA settings should be
identical for master and slave. When CPHA = 0, the shift clock is the OR of SS with SCK. In this clock
phase mode, SS must go high between successive characters in an SPI message. When CPHA = 1, SS
can be left low between successive SPI characters. In cases where there is only one SPI slave MCU, its
SS line can be tied to VSS as long as only CPHA = 1 clock mode is used.

8.6 SPI System Errors

Two system errors can be detected by the SPI system. The first type of error arises in a multiple-master
system when more than one SPI device simultaneously tries to be a master. This error is called a mode
fault. The second type of error, write collision, indicates that an attempt was made to write data to the
SPDR while a transfer was in progress.

When the SPI system is configured as a master and the SS input line goes to active low, a mode fault
error has occurred -- usually because two devices have attempted to act as master at the same time. In
cases where more than one device is concurrently configured as a master, there is a chance of contention
between two pin drivers. For push-pull CMOS drivers, this contention can cause permanent damage. The
mode fault mechanism attempts to protect the device by disabling the drivers. The MSTR control bit in the
SPCR and all four DDRD control bits associated with the SPI are cleared and an interrupt is generated
subject to masking by the SPIE control bit and the I bit in the CCR.

Other precautions may need to be taken to prevent driver damage. If two devices are made masters at
the same time, mode fault does not help protect either one unless one of them selects the other as slave.
The amount of damage possible depends on the length of time both devices attempt to act as master.

A write collision error occurs if the SPDR is written while a transfer is in progress. Because the SPDR is
not double buffered in the transmit direction, writes to SPDR cause data to be written directly into the SPI
shift register. Because this write corrupts any transfer in progress, a write collision error is generated. The
transfer continues undisturbed, and the write data that caused the error is not written to the shifter.

     M68HC11E Family Data Sheet, Rev. 5.1

122                                        Freescale Semiconductor
                                                                                                                                                     SPI Registers

A write collision is normally a slave error because a slave has no control over when a master initiates a
transfer. A master knows when a transfer is in progress, so there is no reason for a master to generate a
write-collision error, although the SPI logic can detect write collisions in both master and slave devices.

The SPI configuration determines the characteristics of a transfer in progress. For a master, a transfer
begins when data is written to SPDR and ends when SPIF is set. For a slave with CPHA equal to 0, a
transfer starts when SS goes low and ends when SS returns high. In this case, SPIF is set at the middle
of the eighth SCK cycle when data is transferred from the shifter to the parallel data register, but the
transfer is still in progress until SS goes high. For a slave with CPHA equal to 1, transfer begins when the
SCK line goes to its active level, which is the edge at the beginning of the first SCK cycle. The transfer
ends in a slave in which CPHA equals 1 when SPIF is set.

8.7 SPI Registers

The three SPI registers are:
    Serial peripheral control register (SPCR)
    Serial peripheral status register (SPSR)
    Serial peripheral data register (SPDR)

These registers provide control, status, and data storage functions.

8.7.1 Serial Peripheral Control Register

Address: $1028

                         Bit 7           6    5  4       3                        2  1     Bit 0
                                                                                           SPR0
Read:                                    SPE  DWOM MSTR  CPOL         CPHA           SPR1
            SPIE                                                                             U

Write:

Reset: 0                                 0    0  0       0                        1  U

                         U = Unaffected

                         Figure 8-3. Serial Peripheral Control Register (SPCR)

SPIE -- Serial Peripheral Interrupt Enable Bit
   Set the SPE bit to 1 to request a hardware interrupt sequence each time the SPIF or MODF status flag
   is set. SPI interrupts are inhibited if this bit is clear or if the I bit in the condition code register is 1.
       0 = SPI system interrupts disabled
       1 = SPI system interrupts enabled

SPE -- Serial Peripheral System Enable Bit
   When the SPE bit is set, the port D bit 2, 3, 4, and 5 pins are dedicated to the SPI function. If the SPI
   is in the master mode and DDRD bit 5 is set, then the port D bit 5 pin becomes a general-purpose
   output instead of the SS input.
       0 = SPI system disabled
       1 = SPI system enabled

DWOM -- Port D Wired-OR Mode Bit
   DWOM affects all port D pins.
       0 = Normal CMOS outputs
       1 = Open-drain outputs

                                            M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                           123
Serial Peripheral Interface (SPI)

MSTR -- Master Mode Select Bit
   It is customary to have an external pullup resistor on lines that are driven by open-drain devices.
       0 = Slave mode
       1 = Master mode

CPOL -- Clock Polarity Bit
   When the clock polarity bit is cleared and data is not being transferred, the SCK pin of the master
   device has a steady state low value. When CPOL is set, SCK idles high. Refer to Figure 8-2 and 8.4
   Clock Phase and Polarity Controls.

CPHA -- Clock Phase Bit
   The clock phase bit, in conjunction with the CPOL bit, controls the clock-data relationship between
   master and slave. The CPHA bit selects one of two different clocking protocols. Refer to Figure 8-2
   and 8.4 Clock Phase and Polarity Controls.

SPR[1:0] -- SPI Clock Rate Select Bits
   These two bits select the SPI clock (SCK) rate when the device is configured as master. When the
   device is configured as slave, these bits have no effect. Refer to Table 8-1.

                                         Table 8-1. SPI Clock Rates

     SPR[1:0]     Divide              Frequency at     Frequency at  Frequency at     Frequency at
               E Clock By               E = 1 MHz        E = 2 MHz    E = 3 MHz (       E = 4 MHz
                                          (Baud)           (Baud)                         (Baud)
     00                2                 500 kHz          1.0 MHz         Baud)            2 MHz
                                         250 kHz          500 kHz       1.5 MHz            1 MHz
     01                4                 62.5 kHz         125 kHz       750 kHz          250 kHz
                                         31.3 kHz         62.5 kHz     187.5 kHz         125 kHz
     10        16                                                       93.8 kHz

     11        32

8.7.2 Serial Peripheral Status Register

     Address: $1029

               Bit 7               6                5  4     3              2      1  Bit 0

     Read:                         WCOL                MODF
                 SPIF

     Write:

     Reset: 0                      0                0  0     0              0      0  0

                                   = Unimplemented

               Figure 8-4. Serial Peripheral Status Register (SPSR)

SPIF -- SPI Interrupt Complete Flag
   SPIF is set upon completion of data transfer between the processor and the external device. If SPIF
   goes high, and if SPIE is set, a serial peripheral interrupt is generated. To clear the SPIF bit, read the
   SPSR with SPIF set, then access the SPDR. Unless SPSR is read (with SPIF set) first, attempts to
   write SPDR are inhibited.

WCOL -- Write Collision Bit
   Clearing the WCOL bit is accomplished by reading the SPSR (with WCOL set) followed by an access
   of SPDR. Refer to 8.5.4 Slave Select and 8.6 SPI System Errors.
       0 = No write collision
       1 = Write collision

                                      M68HC11E Family Data Sheet, Rev. 5.1

124                                                                                   Freescale Semiconductor
                                                                                                                                                     SPI Registers

Bit 5 -- Unimplemented
   Always reads 0

MODF -- Mode Fault Bit
   To clear the MODF bit, read the SPSR (with MODF set), then write to the SPCR. Refer to 8.5.4 Slave
   Select and 8.6 SPI System Errors.
       0 = No mode fault
       1 = Mode fault

Bits [3:0] -- Unimplemented
   Always read 0

8.7.3 Serial Peripheral Data I/O Register

The SPDR is used when transmitting or receiving data on the serial bus. Only a write to this register
initiates transmission or reception of a byte, and this only occurs in the master device. At the completion
of transferring a byte of data, the SPIF status bit is set in both the master and slave devices.

A read of the SPDR is actually a read of a buffer. To prevent an overrun and the loss of the byte that
caused the overrun, the first SPIF must be cleared by the time a second transfer of data from the shift
register to the read buffer is initiated.

Address: $102A

                         Bit 7  6      5            4      3             2      1      Bit 0

Read:                    Bit 7  Bit 6  Bit 5        Bit 4  Bit 3         Bit 2  Bit 1  Bit 0

Write:

Reset:                                        Indeterminate after reset

                         Figure 8-5. Serial Peripheral Data I/O Register (SPDR)

SPI is double buffered in and single buffered out.

                                   M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                                                       125
Serial Peripheral Interface (SPI)

                                   M68HC11E Family Data Sheet, Rev. 5.1

126                                                                      Freescale Semiconductor
Chapter 9
Timing Systems

9.1 Introduction

The M68HC11 timing system is composed of five clock divider chains. The main clock divider chain
includes a 16-bit free-running counter, which is driven by a programmable prescaler. The main timer's
programmable prescaler provides one of the four clocking rates to drive the 16-bit counter. Two prescaler
control bits select the prescale rate.

The prescaler output divides the system clock by 1, 4, 8, or 16. Taps off of this main clocking chain drive
circuitry that generates the slower clocks used by the pulse accumulator, the real-time interrupt (RTI), and
the computer operating properly (COP) watchdog subsystems, also described in this section. Refer to
Figure 9-1.

All main timer system activities are referenced to this free-running counter. The counter begins
incrementing from $0000 as the MCU comes out of reset and continues to the maximum count, $FFFF.
At the maximum count, the counter rolls over to $0000, sets an overflow flag, and continues to increment.
As long as the MCU is running in a normal operating mode, there is no way to reset, change, or interrupt
the counting. The capture/compare subsystem features three input capture channels, four output
compare channels, and one channel that can be selected to perform either input capture or output
compare. Each of the three input capture functions has its own 16-bit input capture register (time capture
latch) and each of the output compare functions has its own 16-bit compare register. All timer functions,
including the timer overflow and RTI, have their own interrupt controls and separate interrupt vectors.

The pulse accumulator contains an 8-bit counter and edge select logic. The pulse accumulator can
operate in either event counting mode or gated time accumulation mode. During event counting mode,
the pulse accumulator's 8-bit counter increments when a specified edge is detected on an input signal.
During gated time accumulation mode, an internal clock source increments the 8-bit counter while an
input signal has a predetermined logic level.

The real-time interrupt (RTI) is a programmable periodic interrupt circuit that permits pacing the execution
of software routines by selecting one of four interrupt rates.
The COP watchdog clock input (E 215) is tapped off of the free-running counter chain. The COP
automatically times out unless it is serviced within a specific time by a program reset sequence. If the COP
is allowed to time out, a reset is generated, which drives the RESET pin low to reset the MCU and the
external system. Refer to Table 9-1 for crystal-related frequencies and periods.

                         M68HC11E Family Data Sheet, Rev. 5.1

Freescale Semiconductor                                        127
Timing Systems

      OSCILLATOR AND                                                                           AS
     CLOCK GENERATOR                                                                           E CLOCK
                                                                                               INTERNAL BUS CLOCK (PH2)
      (DIVIDE BY FOUR)
                                                                                               SPI
                            PRESCALER
                            ( 2, 4, 16, 32)

                               SPR[1:0]

                PRESCALER                     39     PRESCALER                                SCI RECEIVER CLOCK
                ( 1, 3, 4, 13)               SCP2*  ( 1, 2, 4,....128)

                  SCP[1:0]                               SCR[2:0]

                                                                                          16  SCI TRANSMIT CLOCK

                E 26                                                                         PULSE ACCUMULATOR

                E 213                                         PRESCALER                      REAL-TIME INTERRUPT
                                                                 ( 1, 2, 4, 8)

                                                                  RTR[1:0]

                                                     4
                                                           E215

                PRESCALER                            PRESCALER
                ( 1, 4, 8, 16)                      (1, 4, 16, 64)

                   PR[1:0]                               CR[1:0]

                                        TOF                         FF1
                   TCNT                                          SQ

                                            &nb