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MC56F8035VLD

器件型号:MC56F8035VLD
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

Digital Signal Processors u0026 Controllers - DSP, DSC 16 BIT DSPHC 64KB

参数
产品属性属性值
产品种类:
Product Category:
Digital Signal Processors & Controllers - DSP, DSC
制造商:
Manufacturer:
NXP
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
QFP-44
系列:
Series:
56F803x
产品:
Product:
DSCs
Core:56800E
Maximum Clock Frequency:32 MHz
Program Memory Size:64 kB
Data RAM Size:8 kB
工作电源电压:
Operating Supply Voltage:
2.5 V
最大工作温度:
Maximum Operating Temperature:
+ 105 C
封装:
Packaging:
Tray
ADC Resolution:12 bit
商标:
Brand:
NXP / Freescale
Data Bus Width:16 bit
接口类型:
Interface Type:
I2C, SCI, SPI
最小工作温度:
Minimum Operating Temperature:
- 40 C
Moisture Sensitive:Yes
Number of I/Os:35 I/O
Number of Timers/Counters:1 Timer
工厂包装数量:
Factory Pack Quantity:
800
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
3 V
单位重量:
Unit Weight:
0.012561 oz

MC56F8035VLD器件文档内容

56F8035/56F8025

Data Sheet

Technical Data

56F8000

16-bit Digital Signal Controllers

MC56F8025

Rev. 6

02/2010

freescale.com
                                 Document Revision History

   Version History                                    Description of Change

   Rev. 0           Initial public release.

   Rev. 1           •  In Table 5-3, changed the ITCN_BASE address from $00 F060 (incorrect value) to

                       $00 F0E0 (the correct value).

                    •  In Table 10-4, added an entry for flash data retention with less than 100 program/erase

                       cycles (minimum 20 years).

                    •  In Table 10-6, changed the device clock speed in STOP mode from 8MHz to 4MHz.

                    •  In Table 10-12, changed the typical relaxation oscillator output frequency in Standby mode

                       from 400kHz to 200kHz.

                    •  Changed input propagation delay values in Table 10-20 as follows:

                                               Old values: 1 μs typical, 2 μs maximum

                                             New values: 35 ns typical, 45 ns maximum

   Rev. 2           •  In Table 10-19, changed the maximum ADC internal clock frequency from 8MHz to

                       5.33MHz.

                    •  Replaced the case outline schematics in Figure 11-2, Figure 11-3, and Figure 11-4.

   Rev. 3           Added the following note to the description of the TMS signal in Table 2-3:

                    Note:  Always tie the TMS pin to VDD through a 2.2K resistor.

   Rev. 4           •  Changed the VBA register reset value and updated the footnote in Section 5.6.8.

                    •  Changed the STANDBY > STOP IDD values in Table 10-6 as follows:

                                                      Typical: was 290μA, is 540μA

                                                      Maximum: was 390μA, is 650μA

                    •  Changed the POWERDOWN IDD values in Table 10-6 as follows:

                                                      Typical: was 190μA, is 440μA

                                                      Maximum: was 250μA, is 550μA

                    •  Changed footnote 1 in Table 10-12 (was “Output frequency after application of 8MHz trim

                       value, at 125°C.”, is “Output frequency after application of factory trim”).

                    •  Deleted the text “at 125°C” from Figure 10-5.

                    •  Changed the maximum input offset voltage in Table 10-20 (was +/- 20 mV, is ±35 mV).

   Rev. 5           •  In Table 2-3, change VCAP value from 4.7μF to 2.2μF.

                    •  Revised Section 7, Security Features.

                    •  Fixed miscellaneous typos.

                                 56F8035/56F8025 Data Sheet, Rev. 6

2                                                                                                    Freescale Semiconductor
                         Document Revision History

Version History                                          Description of Change

Rev. 6                   In the table Recommended Operating Conditions, removed the   line  “XTAL  not  driven  by  an

                         external clock“ from the characteristic:

                         “Oscillator Input Voltage High

                         XTAL not driven by an external clock

                         XTAL driven by an external clock source“

                         Changed COUTB_A to CMPBO throughout

                         Added MC56F8035 device

                         Added MC56F8025MLD to the orderable parts

                         In the System Integration Module (SIM) chapter, fixed typos

                         Added IPS0_PSRC2 field to SIM_IPS0 register

Please see http://www.freescale.com for the most current data sheet revision.

                         56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                 3
56F8035/56F8025 General Description

   •  Up to 32 MIPS at 32MHz core frequency                                             •        Two Analog Comparators

   •  DSP and MCU functionality in a unified,                                           •        Three Programmable Interval Timers (PITs)

      C-efficient architecture                                                          •        One Queued Serial Communication Interface (QSCI)

   •  56F8035 offers 64KB (32K x 16) Program Flash                                               with LIN slave functionality

   •  56F8025 offers 32KB (16K x 16) Program Flash                                      •        One Queued Serial Peripheral Interfaces (QSPI)

   •  56F8035 offers 8KB (4K x 16) Unified Data/Program                                 •        One 16-bit Quad Timer

      RAM                                                                               •        One Inter-Integrated Circuit (I2C) port

   •  56F8025 offers 4KB (2K x 16) Unified Data/Program                                 •        Computer Operating Properly (COP)/Watchdog

      RAM

   •  One 6-channel PWM module                                                          •        On-Chip Relaxation Oscillator

   •  Two 4-channel 12-bit Analog-to-Digital Converters                                 •        Integrated Power-On Reset (POR) and Low-Voltage

      (ADCs)                                                                                     Interrupt (LVI) module

   •  Two Internal 12-bit Digital-to-Analog Converters                                  •        JTAG/Enhanced On-Chip Emulation (OnCE™) for

      (DACs)                                                                                     unobtrusive, real-time debugging

                                                                                        •        Up to 35 GPIO lines

                                                                 RESET or

                                                                 GPIOA

                                                                                                      VCAP    VDD  VSS        VDDA         VSSA

                                                                                     4                2       2    3

                                                                                     JTAG/EOnCE                  Digital Reg  Analog       Reg

      11                            PWM                                              Port or

                                or  TMRA or CMP                                      GPIOD            16-Bit           Low-Voltage

                                    or GPIOA                                                     56800E Core           Supervisor

                                                                 Program Controller     Address                    Data ALU                      Bit

                                                                 and Hardware        Generation Unit     16 x 16 + 36 -> 36-Bit MAC        Manipulation

                                                                 Looping Unit                            Three 16-bit Input Registers            Unit

                                                                                                         Four 36-bit Accumulators

              DAC                                                          PAB

                                                                           PDB

                                                                           CDBR

      4                                                                    CDBW

              AD0

                                                 Memory                                                                       R/W Control

                   ADC                                           XDB2

                   or CMP                     Program Memory     XAB1

              or GPIOC                        16K x 16 Flash     XAB2

      4       AD1                             32K x 16 Flash                                             System Bus

                                                                 PAB                                          Control

                                                 Unified Data /  PDB

                                              Program RAM        CDBR

                                                 2K x 16

                                                 4K x 16         CDBW

              Programmable

              Interval

              Timer

                                                 IPBus Bridge (IPBB)

                                    QSPI         QSCI

                        I2C         or PWM       or PWM

                   or CMP           or I2C       or I2C

                   or GPIOB         or TMRA      or TMRA                             Interrupt           System    P                                     XTAL, CLKIN, or

                                                 or GPIOB        COP/                                 Integration  O          Clock        O             GPIOD

                                    or GPIOB                     Watchdog            Controller          Module    R          Generator*   S

                                                                                                                                           C             EXTAL or GPIOD

                             2      4            3                                                                            *Includes On-Chip

                                                                                                                              Relaxation Oscillator

                                                 56F8035/56F8025 Block                                Diagram

                                                 56F8035/56F8025 Data Sheet, Rev. 6

4                                                                                                                                                Freescale Semiconductor
        56F8035/56F8025 Data                                            Sheet Table of Contents

Part 1  Overview. . . . . . . . . . . . . . . . . . . . . . . . 6       7.3     Product Analysis. . . . . . . . . . . . . . . . . . 114

1.1     56F8035/56F8025 Features . . . . . . . . . . . 6                Part 8  General-Purpose Input/Output

1.2     56F8035/56F8025 Description . . . . . . . . . 8

1.3     Award-Winning Development                                               (GPIO) . . . . . . . . . . . . . . . . . . . . . . . .114

        Environment . . . . . . . . . . . . . . . . . . . 9             8.1     Introduction. . . . . . . . . . . . . . . . . . . . . . 114

1.4     Architecture Block Diagram . . . . . . . . . . . 9              8.2     Configuration . . . . . . . . . . . . . . . . . . . . 114

1.5     Product Documentation . . . . . . . . . . . . . 17              8.3     Reset Values . . . . . . . . . . . . . . . . . . . . 117

1.6     Data Sheet Conventions . . . . . . . . . . . . . 17

                                                                        Part 9  Joint Test Action Group (JTAG) . . .122

Part 2  Signal/Connection Descriptions . . . 18                         9.1     56F8035/56F8025 Information . . . . . . . 122

2.1     Introduction . . . . . . . . . . . . . . . . . . . . . . . 18

2.2     56F8035/56F8025 Signal Pins . . . . . . . . 22                  Part 10Specifications. . . . . . . . . . . . . . . . . .122

                                                                        10.1    General Characteristics . . . . . . . . . . . . 122

Part 3  OCCS . . . . . . . . . . . . . . . . . . . . . . . . . 33       10.2    DC Electrical Characteristics . . . . . . . . 126

3.1     Overview . . . . . . . . . . . . . . . . . . . . . . . . . 33   10.3    AC Electrical Characteristics . . . . . . . . 129

3.2     Features . . . . . . . . . . . . . . . . . . . . . . . . . 33   10.4    Flash Memory Characteristics . . . . . . . 130

3.3     Operating Modes . . . . . . . . . . . . . . . . . . 33          10.5    External Clock Operation Timing . . . . . 130

3.4     Internal Clock Source . . . . . . . . . . . . . . . 34          10.6    Phase Locked Loop Timing . . . . . . . . . 131

3.5     Crystal Oscillator. . . . . . . . . . . . . . . . . . . 34      10.7    Relaxation Oscillator Timing. . . . . . . . . 132

3.6     Ceramic Resonator . . . . . . . . . . . . . . . . . 35          10.8    Reset, Stop, Wait, Mode Select, and

3.7     External Clock Input - Crystal Oscillator                               Interrupt Timing . . . . . . . . . . . . . . 133

        Option. . . . . . . . . . . . . . . . . . . . . . . 35          10.9    Serial Peripheral Interface (SPI)

3.8     Alternate External Clock Input . . . . . . . . 36                       Timing . . . . . . . . . . . . . . . . . . . . . 134

                                                                        10.10   Quad Timer Timing. . . . . . . . . . . . . . . . 138

Part 4  Memory Maps. . . . . . . . . . . . . . . . . . . 36             10.11   Serial Communication Interface (SCI)

4.1     Introduction . . . . . . . . . . . . . . . . . . . . . . . 36           Timing . . . . . . . . . . . . . . . . . . . . . 140

4.2     Interrupt Vector Table . . . . . . . . . . . . . . . 37         10.12   Inter-Integrated Circuit Interface (I2C)

4.3     Program Map . . . . . . . . . . . . . . . . . . . . . 39                Timing . . . . . . . . . . . . . . . . . . . . . 141

4.4     Data Map . . . . . . . . . . . . . . . . . . . . . . . . 39     10.13   JTAG Timing. . . . . . . . . . . . . . . . . . . . . 143

4.5     EOnCE Memory Map . . . . . . . . . . . . . . . 41               10.14   Analog-to-Digital Converter (ADC)

4.6     Peripheral Memory-Mapped Registers . . 42                               Parameters  . . . . . . . . . . . . . . . . . 144

                                                                        10.15   Equivalent Circuit for ADC Inputs . . . . . 145

Part 5  Interrupt Controller (ITCN) . . . . . . . . 56                  10.16   Comparator (CMP) Parameters . . . . . . 146

5.1     Introduction . . . . . . . . . . . . . . . . . . . . . . . 56   10.17   Digital-to-Analog Converter (DAC)

5.2     Features . . . . . . . . . . . . . . . . . . . . . . . . . 56           Parameters  . . . . . . . . . . . . . . . . . 146

5.3     Functional Description . . . . . . . . . . . . . . 56           10.18   Power Consumption . . . . . . . . . . . . . . . 148

5.4     Block Diagram. . . . . . . . . . . . . . . . . . . . . 59

5.5     Operating Modes . . . . . . . . . . . . . . . . . . 59          Part 11Packaging . . . . . . . . . . . . . . . . . . . . .149

5.6     Register Descriptions . . . . . . . . . . . . . . . 59          11.1    56F8035/56F8025 Package and

5.7     Resets. . . . . . . . . . . . . . . . . . . . . . . . . . . 78          Pin-Out Information . . . . . . . . . . . 149

Part 6  System Integration Module (SIM) . . . 79                        Part 12Design Considerations . . . . . . . . . .155

6.1     Introduction . . . . . . . . . . . . . . . . . . . . . . . 79   12.1    Thermal Design Considerations . . . . . . 155

6.2     Features . . . . . . . . . . . . . . . . . . . . . . . . . 80   12.2    Electrical Design Considerations . . . . . 156

6.3     Register Descriptions . . . . . . . . . . . . . . . 81

6.4     Clock Generation Overview . . . . . . . . . 106                 Part 13Ordering Information . . . . . . . . . . . .157

6.5     Power-Saving Modes . . . . . . . . . . . . . . 108

6.6     Resets. . . . . . . . . . . . . . . . . . . . . . . . . . 109   Part 14Appendix. . . . . . . . . . . . . . . . . . . . . .158

6.7     Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . 110

6.8     Interrupts. . . . . . . . . . . . . . . . . . . . . . . . 112

Part 7  Security Features. . . . . . . . . . . . . . . 112

7.1     Operation with Security Enabled. . . . . . 112

7.2     Flash Access Lock and Unlock

        Mechanisms . . . . . . . . . . . . . . . . . 113

                                      56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                                      5
Part 1    Overview

1.1    56F8035/56F8025 Features

1.1.1     Digital Signal Controller Core

   •   Efficient 16-bit 56800E family Digital Signal Controller (DSC) engine with dual Harvard architecture

   •   As many as 32 Million Instructions Per Second (MIPS) at 32MHz core frequency

   •   Single-cycle 16 × 16-bit parallel Multiplier-Accumulator (MAC)

   •   Four 36-bit accumulators, including extension bits

   •   32-bit arithmetic and logic multi-bit shifter

   •   Parallel instruction set with unique DSP addressing modes

   •   Hardware DO and REP loops

   •   Three internal address buses

   •   Four internal data buses

   •   Instruction set supports both DSP and controller functions

   •   Controller-style addressing modes and instructions for compact code

   •   Efficient C compiler and local variable support

   •   Software subroutine and interrupt stack with depth limited only by memory

   •   JTAG/Enhanced On-Chip Emulation (OnCE) for unobtrusive, processor speed-independent real-time

       debugging

1.1.2     Difference Between Devices

Table 1-1 outlines the key differences between the 56F8033 and 56F8023 devices.

                                     Table 1-1 Device Differences

                                     On-Chip Memory        56F8035       56F8025

                                 Program Flash (PFLASH)            64KB     32KB

                                 Unified RAM (RAM)                 8KB      4KB

1.1.3     Memory

   •   Dual Harvard architecture permits as many as three simultaneous accesses    to program and data memory

   •   Flash security and protection that prevent unauthorized users from gaining  access to the internal Flash

   •   On-chip memory

       —  64KB of Program Flash (56F80235 device)

          32KB of Program Flash (56F8025 device)

       —  8KB of Unified Data/Program RAM (56F8035 device)

          4KB of Unified Data/Program RAM (56F8025 device)

   •   EEPROM emulation capability using Flash

                                     56F8035/56F8025 Data Sheet, Rev. 6

6                                                                                    Freescale Semiconductor
                                                                                      56F8035/56F8025 Features

1.1.4     Peripheral Circuits for 56F8035/56F8025

•      One multi-function six-output Pulse Width Modulator (PWM) module

       —  Up to 96MHz PWM operating clock

       —  15 bits of resolution

       —  Center-aligned and edge-aligned PWM signal mode

       —  Four programmable fault inputs with programmable digital filter

       —  Double-buffered PWM registers

       —  Each complementary PWM signal pair allows selection of a PWM supply source from:

          –  PWM generator

          –  External GPIO

          –  Internal timers

          –  Analog comparator outputs

          –  ADC conversion result which compares with values of ADC high- and low-limit registers to set

             PWM output

•      Two independent 12-bit Analog-to-Digital Converters (ADCs)

       —  2 x 4 channel inputs

       —  Supports both simultaneous and sequential conversions

       —  ADC conversions can be synchronized by both PWM and timer modules

       —  Sampling rate up to 2.67MSPS

       —  16-word result buffer registers

•      Two internal 12-bit Digital-to-Analog Converters (DACs)

       —  2 microsecond settling time when output swing from rail to rail

       —  Automatic waveform generation generates square, triangle and sawtooth waveforms with

          programmable period, update rate, and range

•      One 16-bit multi-purpose Quad Timer module (TMR)

       —  Up to 96MHz operating clock

       —  Eight independent 16-bit counter/timers with cascading capability

       —  Each timer has capture and compare capability

       —  Up to 12 operating modes

•      One Queued Serial Communication Interface (QSCI) with LIN Slave functionality

       —  Full-duplex or single-wire operation

       —  Two receiver wake-up methods:

          –  Idle line

          –  Address mark

       —  Four-bytes-deep FIFOs are available on both transmitter and receiver

•      One Queued Serial Peripheral Interfaces (QSPI)

                                    56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                         7
       —  Full-duplex operation

       —  Master and slave modes

       —  Four-words-deep FIFOs available on both transmitter and receiver

       —  Programmable Length Transactions (2 to 16 bits)

   •   One Inter-Integrated Circuit (I2C) port

       —  Operates up to 400kbps

       —  Supports both master and slave operation

       —  Supports both 10-bit address mode and broadcasting mode

   •   Three 16-bit Programmable Interval Timers (PITs)

   •   Two analog Comparators (CMPs)

       —  Selectable input source includes external pins, DACs

       —  Programmable output polarity

       —  Output can drive Timer input, PWM fault input, PWM source, external pin output and trigger  ADCs

       —  Output falling and rising edge detection able to generate interrupts

   •   Computer Operating Properly (COP)/Watchdog timer capable of selecting different clock sources

   •   Up to 35 General-Purpose I/O (GPIO) pins with 5V tolerance

   •   Integrated Power-On Reset (POR) and Low-Voltage Interrupt (LVI) module

   •   Phase Lock Loop (PLL) provides a high-speed clock to the core and peripherals

   •   Clock sources:

       —  On-chip relaxation oscillator

       —  External clock: Crystal oscillator, ceramic resonator, and external clock source

   •   JTAG/EOnCE debug programming interface for real-time debugging

1.1.5     Energy Information

   •   Fabricated in high-density CMOS with 5V tolerance

   •   On-chip regulators for digital and analog circuitry to lower cost and reduce noise

   •   Wait and Stop modes available

   •   ADC smart power management

   •   Each peripheral can be individually disabled to save power

1.2    56F8035/56F8025 Description

The 56F8035/56F8025 is a member of the 56800E core-based family of Digital Signal Controllers

(DSCs). It combines, on a single chip, the processing power of a DSP and the functionality of a

microcontroller with a flexible set of peripherals to create an extremely cost-effective solution. Because

of its low cost, configuration flexibility, and compact program code, the 56F8035/56F8025 is well-suited

for many applications. The 56F8035/56F8025 includes many peripherals that are especially useful for

industrial control, motion control, home appliances, general-purpose inverters, smart sensors, fire and

                                         56F8035/56F8025 Data Sheet, Rev. 6

8                                                                                           Freescale Semiconductor
                                                                               Award-Winning Development Environment

security   systems,      switched-mode  power   supply,   power       management,      and  medical   monitoring

applications.

The 56800E core is based on a dual Harvard-style architecture consisting of three execution units

operating  in  parallel,  allowing  as  many    as  six   operations  per   instruction  cycle.  The  MCU-style

programming model and optimized instruction set allow straightforward generation of efficient, compact

DSP and control code. The instruction set is also highly efficient for C compilers to enable rapid

development of optimized control applications.

The 56F8035/56F8025 supports program execution from internal memories. Two data operands can be

accessed from the on-chip data RAM per instruction cycle. The 56F8035/56F8025 also offers up to 35

General-Purpose Input/Output (GPIO) lines, depending on peripheral configuration.

The  56F8035   Digital    Signal    Controller  includes  64KB   of   Program  Flash        and  8KB  of  Unified

Data/Program RAM. The 56F8025 Digital Signal Controller includes 32KB of Program Flash and 4KB of

Unified Data/Program RAM. Program Flash memory can be independently bulk erased or erased in pages.

Program Flash page erase size is 512 Bytes (256 Words).

A full set of programmable peripherals — PWM, ADCs, QSCI, QSPI, I2C, PITs, Quad Timers, DACs,

and analog comparators — supports various applications. Each peripheral can be independently shut down

to save power. Any pin in these peripherals can also be used as General Purpose Input/Outputs (GPIOs).

1.3    Award-Winning Development Environment

Processor ExpertTM (PE) provides a Rapid Application Design (RAD) tool that combines easy-to-use

component-based software application creation with an expert knowledge system.

The CodeWarrior Integrated Development Environment is a sophisticated tool for code navigation,

compiling, and debugging. A complete set of evaluation modules (EVMs), demonstration board kit and

development system cards will support concurrent engineering. Together, PE, CodeWarrior and EVMs

create a complete, scalable tools solution for easy, fast, and efficient development.

1.4    Architecture Block Diagram

The 56F8035/56F8025’s architecture is shown in Figures 1-1, 1-2, 1-3, 1-4, 1-5, 1-6, and 1-7. Figure 1-1

illustrates how the 56800E system buses communicate with internal memories and the IPBus Bridge and

the internal connections between each unit of the 56800E core. Figure 1-2 shows the peripherals and

control blocks connected to the IPBus Bridge. Figures 1-3, 1-4, 1-5, 1-6, and 1-7 detail how the device’s

I/O pins are muxed. The figures do not show the on-board regulator and power and ground signals. Please

see Part 2, Signal/Connection Descriptions, for information about which signals are multiplexed with

those of other peripherals.

1.4.1      PWM, TMR and ADC Connections

Figure 1-6 shows the over-limit and under-limit connections from the ADC to the PWM and the

connections to the PWM from the TMR and GPIO. These signals can control the PWM outputs in a similar

manner as the PWM generator. See the 56F802x and 56F803x Peripheral Reference Manual for

                                        56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                               9
additional information.

The PWM_reload_sync output can be connected to the Timer’s Channel 3 input and the Timer’s Channels

2 and 3 outputs are connected to the ADC sync inputs. Timer Channel 3 output is connected to SYNC0

and Timer Channel 2 is connected to SYNC1. These are controlled by bits in the SIM Control Register;

see Section 6.3.1.

                                        DSP56800E Core

    Program Control               Unit                              ALU1                   ALU2

                    PC                               Address

    LA                                               Generation

    LA2                           Instruction        Unit                              R0

                                  Decoder            (AGU)

    HWS0                                                                               R1

    HWS1                          Interrupt                                            R2

    FIRA                                Unit         M01                               R3              Program

                    OMR                                   N3                           R4              Memory

                    SR            Looping                                              R5

                        LC              Unit                                           N

                    LC2                                                                SP

                        FISR

                                                                                                 XAB1

                                                                                                 XAB2

                                                                                                 PAB   Data /

                                                                                                 PDB   Program

                                                                                                       RAM

                                                                                                 CDBW

                                                                                                 CDBR

                                                                                                 XDB2

                        Bit-                     A2  A1             A0

                    Manipulation                 B2  B1             B0                                 IPBUS

                        Unit                     C2  C1             C0                                 Interface

                                                 D2  D1             D0

                                              Y      Y1             Data

                    Enhanced                         Y0

                    OnCE™                            X0             Arithmetic

                                                                    Logic Unit

                                                                    (ALU)

                    JTAG TAP                         MAC and  ALU   Multi-Bit Shifter

                                  Figure      1-1 56800E      Core  Block Diagram

                                              56F8035/56F8025 Data Sheet, Rev. 6

10                                                                                                     Freescale Semiconductor
                                                                                      Architecture  Block  Diagram

                                  To/From  IPBus  Bridge

                          OCCS                               Interrupt

           (ROSC / PLL /                                     Controller

                          OSC)

                                                             Low-Voltage Interrupt

                          GPIO A

                                                             POR & LVI

                          GPIO B

                                                             System POR

                          GPIO C

                                                             SIM         RESET

                          GPIO D                                         (Muxed with  GPIOA7)

                                                             COP Reset

                                                             COP

                                           IPBus

                                  (Continues on Figure 1-3)

                                  Figure 1-2 Peripheral Subsystem

                                  56F8035/56F8025 Data Sheet, Rev. 6

Freescale  Semiconductor                                                                                   11
    To/From IPBus Bridge

    IPBus

            INTC

                             SYNC

            PIT0

                    MSTR_CNT_EN

                                                   3             DAC SYNC on Figure      1-5

            MSTR_CNT_EN      SYNC

            PIT1

            MSTR_CNT_EN      SYNC

            PIT2

                          2  SYNC0, SYNC1     on   Figure 1-7

                    3        LIMIT on Figure  1-6

    Sync0,  Over/Under             ANA0               ANA0 on  Figure  1-5

    Sync1   Limits                                                                       GPIOC2

                             ANA2 (VREFHA)

                             ANA3 (VREFLA)                                               GPIOC3

                                   ANA1                                                  GPIOC1

            ADC                    ANB0               ANB0 on Figure 1-5

                             ANB2 (VREFHB)                                               GPIOC6

                             ANB3 (VREFLB)                                               GPIOC7

                                   ANB1                                                  GPIOC5

            Figure 1-3 56F8035/56F8025 I/O Pin-Out Muxing                   (Part  1/5)

                             56F8035/56F8025 Data Sheet, Rev. 6

12                                                                                 Freescale Semiconductor
                                                                               Architecture Block  Diagram

To/From IPBus Bridge

                                                                               GPIOB6  -  7

                         QSCI0     RXD0, TXD0     2

                                   TA2, TA3          on Figure  1-7

                                                                               GPIOB2  -  3

                                   MISO0, MOSI0                      2

                         QSPI0

                                   SCLK0, SS0        2

                                                                     2         GPIOB0  -  1

                         I2C       SCL, SDA    2                     2

IPBus

       Figure                 1-4  56F8035/56F8025 I/O Pin-Out Muxing   (Part  2/5)

                                   56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                            13
    To/From IPBus Bridge

                                     FAULT1 on Figure 1-6

                                                                           GPIOA8

                                          TA2 on Figure 1-7

            CMP_IN1       CMPAI1

            CMP_IN3       CMPAI3

                                                                           GPIOC0

    CMPA

            CMP_OUT       CMPAO on Figure 1-6, Figure 1-7

            CMP_IN2       CMPAI2

    Export  Import                ANA0 on Figure 1-3                       GPIOA10

                                          TB2 on Figure 1-4

                                                                           GPIOB10

            DAC0

                          2  TA0o, TA1o on Figure 1-7

                          3  DAC SYNC on Figure 1-3

                             RELOAD on Figure 1-6

            DAC1

                                                                           GPIOB11

    Import  Export                   ANB0 on Figure 1-3

            CMP_IN2          CMPBI2                                        GPIOA11

            CMP_OUT          CMPBO on Figure 1-6, Figure 1-7

    CMPB                                                                   GPIOC4

            CMP_IN3               CMPBI3

            CMP_IN1               CMPBI1

                                          TA3 on Figure 1-7                GPIOA9

                                     FAULT2 on Figure 1-6

    IPBus

            Figure 1-5    56F8035/56F8025 I/O Pin-Out Muxing  (Part  3/5)

                          56F8035/56F8025 Data Sheet, Rev. 6

14                                                                   Freescale Semiconductor
                                                                                                   Architecture Block Diagram

To/From IPBus Bridge                                                      TA0 on Figure 1-7

                                                                                             2     GPIOA6

                                                          TA2 - 3 on Figure 1-7

                                                                                 4                 GPIOA0 - 3

                                                          PWM0 - 3

                                                          FAULT0

                                                          PWMA4 - 5                             2  GPIOA4 - 5

                                                                                             1  2

                                         PWM

                                                          FAULT1                                   FAULT1 on Figure          1-5

                                                          FAULT2                             1

       RELOAD                                 PSRC0 -  1  FAULT3                                   FAULT2 on Figure 1-5

                                                       TA1 on Figure 1-7

                                                                                                   GPIOB5

       RELOAD on Figure 1-7, Figure 1-5                                                            CMPAO on Figure 1-5

                                                                                                   CMPBO on Figure 1-5

IPBus                                                                     3                  3

                                                                                                   GPIOB2 - 4 on Figure 1-4

                                                                                             3     LIMIT on Figure 1-3

                                                                                             3     TA0o, TA2o, TA3o on Figure 1-3

                                         Figure 1-6 56F8035/56F8025 I/O Pin-Out Muxing (Part 4/5)

                                                          56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                            15
    To/From  IPBus  Bridge

                                                       TA0o on Figure 1-6 (PWM)

                    T0o                                TA0 on Figure 1-6 (GPIOA6)

                    T0i

                    T1o

                    T1i                                TA1 on Figure 1-6 (GPIOB5)

                                                       CMPAO on Figure 1-6 (CMPA)

             TMRA                                      SYNC1 on Figure 1-3 (ADC)

                                                       TA2o on Figure 1-6 (PWM)

                                                       TA2 on Figure 1-6 (GPIOA4)

                    T2o                                TA2 on Figure 1-5 (GPIOA8)

                    T2i

                                                       TA2 on Figure 1-4 (GPIOB2)

                                                       CMPBO on Figure 1-6 (CMPB)

                                                       SYNC0 on Figure 1-3 (ADC)

                                                       TA3o on Figure 1-6 (PWM)

                                                       TA3 on Figure 1-6 (GPIOA5)

                    T3o                                TA3 on Figure 1-5 (GPIOA9)

                    T3i

                                                       TA3 on Figure 1-4 (GPIOB3)

                                                       RELOAD on Figure 1-6 (PWM)

    IPBus

             Figure 1-7 56F8035/56F8025  I/O  Pin-Out  Muxing (Part 5/5)

                            56F8035/56F8025 Data Sheet, Rev. 6

16                                                              Freescale Semiconductor
                                                                                                                 Product Documentation

1.5  Product Documentation

The documents listed in Table 1-2 are required for a complete description and proper design with the

56F8035/56F8025. Documentation is available from local Freescale distributors, Freescale Semiconductor

sales offices, Freescale Literature Distribution Centers, or online at:

http://www.freescale.com

                             Table 1-2 56F8035/56F8025 Chip Documentation

                 Topic                           Description                                                Order Number

     DSP56800E               Detailed description of the 56800E family architecture,              DSP56800ERM

     Reference Manual        16-bit Digital Signal Controller core processor, and the

                             instruction set

     56F802x and 56F803x     Detailed description of peripherals of the 56F802x and               MC56F80xxRM

     Peripheral Reference    56F803x family of devices

     Manual

     56F802x and 56F803x     Detailed description of the Serial Bootloader in the                 56F80xxBLUG

     Serial Bootloader User  56F802x and 56F803x family of devices

     Guide

     56F8035/56F8025         Electrical and timing specifications, pin descriptions,              MC56F8035/56F8025

     Technical Data Sheet    and package descriptions (this document)

     56F8035/56F8025         Details any chip issues that might be present                        MC56F8035/56F8025E

     Errata

1.6  Data Sheet Conventions

This data sheet uses the following conventions:

     OVERBAR            This is used to indicate a signal that is active when pulled low. For example,      the  RESET pin  is

                        active when low.

     “asserted”         A high true (active high) signal is high or a low true (active low) signal is low.

     “deasserted”       A high true (active high) signal is low or a low true (active low) signal is high.

     Examples:             Signal/Symbol      Logic State                   Signal State                         Voltage1

                             PIN                 True                                   Asserted                 VIL/VOL

                             PIN                 False                      Deasserted                           VIH/VOH

                             PIN                 True                                   Asserted                 VIH/VOH

                             PIN                 False                      Deasserted                           VIL/VOL

1. Values for VIL, VOL, VIH, and VOH are defined by individual product specifications.

                                          56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                         17
Part 2  Signal/Connection Descriptions

2.1  Introduction

The input and output signals of the 56F8035/56F8025 are organized into functional groups,  as detailed  in

Table 2-1. Table 2-2 summarizes all device pins. In Table 2-2, each table row describes    the signal   or

signals present on a pin, sorted by pin number.

                   Table 2-1 Functional Group Pin Allocations

                             Functional Group                          Number of  Pins

        Power Inputs (VDD, VDDA)                                       3

        Ground (VSS, VSSA)                                             4

        Supply Capacitors                                              2

        Reset1                                                         1

        Pulse Width Modulator (PWM) Ports1                             12

        Serial Peripheral Interface (SPI) Ports1                       4

        Timer Module A (TMRA) Ports1                                   4

        Analog-to-Digital Converter (ADC) Ports1                       8

        Serial Communications Interface 0 (SCI0) Ports1                2

        Inter-Integrated Circuit Interface (I2C) Ports1                2

        Oscillator Signals1                                            2

        JTAG/Enhanced On-Chip Emulation (EOnCE)1                       4

        1. Pins may be shared with other peripherals; see Table  2-2.

                             56F8035/56F8025 Data Sheet, Rev. 6

18                                                                                Freescale Semiconductor
                                                                                                                   Introduction

In  Table  2-2, peripheral pins in bold identify reset state.

                                          Table 2-2 56F8035/56F8025 Pins

                                          Peripherals:

    Pin    Pin Name        Signal Name    GPIO  I2C     QSCI  QSPI   ADC     PWM     Quad   Comp    Power &  JTAG  Misc

    #                                                                                Timer          Ground

    1      GPIOB6    GPIOB6, RXD0, SDA,   B6    SDA     RXD0                                                       CLKIN

                     CLKIN

    2      GPIOB1    GPIOB1, SS0, SDA     B1    SDA           SS0

    3      GPIOB7    GPIOB7, TXD0, SCL    B7    SCL     TXD0

    4      GPIOB5    GPIOB5, TA1,         B5                                 FAULT3  TA1                           CLKIN

                     FAULT3, CLKIN

    5      GPIOA9    GPIOA9, FAULT2,      A9                                 FAULT2  TA3    CMPBI1

                     TA3, CMPBI1

    6      GPIOA11   GPIOA11, CMPBI2      A11                                               CMPBI2

    7      GPIOC4    GPIOC4, ANB0,        C4                         ANB0                   CMPBI3

                     CMPBI3

    8      GPIOC5    GPIOC5, ANB1         C5                         ANB1

    9      GPIOC6    GPIOC6, ANB2,        C6                         ANB2

                     VREFHB                                          VREFHB

    10     GPIOC7    GPIOC7, ANB3,        C7                         ANB3

                     VREFLB                                          VREFLB

    11     VDDA      VDDA                                                                           VDDA

    12     VSSA      VSSA                                                                           VSSA

    13     GPIOC3    GPIOC3, ANA3,        C3                         ANA3

                     VREFLA                                          VREFLA

    14     GPIOC2    GPIOC2, ANA2,        C2                         ANA2

                     VREFHA                                          VREFHA

    15     GPIOC1    GPIOC1, ANA1         C1                         ANA1

    16     GPIOC0    GPIOC0, ANA0,        C0                         ANA0                   CMPAI3

                     CMPAI3

    17     VSS_IO    VSS                                                                            VSS

    18     VCAP      VCAP                                                                           VCAP

    19     TCK       TCK, GPIOD2          D2                                                                 TCK

    20     GPIOB10   GPIOB10, CMPAO       B10                                               CMPAO

    21     RESET     RESET, GPIOA7        A7                                                                       RESET

    22     GPIOB3    GPIOB3, MOSI0, TA3,  B3                  MOSI0          PSRC1   TA3

                     PSRC1

    23     GPIOB2    GPIOB2, MISO0, TA2,  B2                  MISO0          PSRC0   TA2

                     PSRC0

    24     GPIOA6    GPIOA6, FAULT0,      A6                                 FAULT0  TA0

                     TA0

    25     GPIOA10   GPIOA10, CMPAI2      A10                                               CMPAI2

    26     GPIOA8    GPIOA8, FAULT1,      A8                                 FAULT1  TA2    CMPAI1

                     TA2, CMPAI1

    27     GPIOA5    GPIOA5, PWM5, TA3,   A5                                 PWM5    TA3

                     FAULT2                                                  FAULT2

                                              56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                   19
                                Table    2-2 56F8035/56F8025 Pins (Continued)

                                         Peripherals:

    Pin  Pin Name       Signal Name      GPIO  I2C     QSCI  QSPI   ADC  PWM     Quad   Comp   Power &  JTAG  Misc

    #                                                                            Timer         Ground

    28   VSS_IO    VSS                                                                         VSS

    29   VDD_IO    VDD                                                                         VDD

    30   GPIOB0    GPIOB0,  SCLK0, SCL   B0    SCL           SCLK0

    31   GPIOA4    GPIOA4,  PWM4, TA2,   A4                              PWM4    TA2

                   FAULT1                                                FAULT1

    32   GPIOA2    GPIOA2,  PWM2         A2                              PWM2

    33   GPIOA3    GPIOA3,  PWM3         A3                              PWM3

    34   VCAP      VCAP                                                                        VCAP

    35   VDD_IO    VDD                                                                         VDD

    36   VSS_IO    VSS                                                                         VSS

    37   GPIOD5    GPIOD5,  XTAL, CLKIN  D5                                                                   XTAL

                                                                                                              CLKIN

    38   GPIOD4    GPIOD4, EXTAL         D4                                                                   EXTAL

    39   GPIOA1    GPIOA1, PWM1          A1                              PWM1

    40   GPIOA0    GPIOA0, PWM0          A0                              PWM0

    41   TDI       TDI, GPIOD0           D0                                                             TD1

    42   GPIOB11   GPIOB11, CMPBO        B11                                            CMPBO

    43   TMS       TMS, GPIOD3           D3                                                             TMS

    44   TDO       TDO, GPIOD1           D1                                                             TDO

                                             56F8035/56F8025 Data Sheet, Rev. 6

20                                                                                             Freescale Semiconductor
                                                                                                  Introduction

Power                    VDD                                   GPIOA0-3 (PWM0-3)

                         VSS                   2  4

Ground                                         3               GPIOA4 (PWM4, TA2, FAULT1)

                         VDDA                     1

Power                                          1               GPIOA5 (PWM5, TA3, FAULT2)

                         VSSA                     1                                          PWM

Ground                                         1               GPIOA6 (FAULT0, TA0)          or TMRA

                                                  1                                          or CMP

          Other          VCAP                  56F8035/56F802  GPIOA8 (FAULT1, TA2, CMPAI1)  or GPIOA

Supply                                         2  1

          Ports                                                GPIOA9 (FAULT2, TA3, CMPBI1)

                                                  1

OSC Port                 GPIOD4 (EXTAL)                        GPIOA10 (CMPAI2)

                                               1  1

or GPIO                  GPIOD5 (XTAL, CLKIN)                  GPIOA11 (CMPBI2)

                                               1  1

RESET                    RESET (GPIOA7)

or GPIOA                                       1

                         GPIOB0 (SCLK0, SCL)

QSPI                                           1

or I2C                   GPIOB1 (SS0, SDA)

or PWM                                         1

or TMRA          GPIOB2 (MISO0, TA2, PSRC0)                    GPIOB10 (CMPAO)               CMP

or GPIOB                                       1  1

                 GPIOB3 (MOSI0, TA3, PSRC1)                    GPIOB11 (CMPBO)               or GPIOB

                                               1  1

QSCI             GPIOB5 (TA1, FAULT3, CLKIN)

or PWM                                         1

or I2C           GPIOB6 (RXD0, SDA, CLKIN)     1               GPIOC0 (ANA0 & CMPAI3)

or TMRA                                           1

or QSPI                  GPIOB7 (TXD0, SCL)    1               GPIOC1 (ANA1)

or GPIOB                                          1

                                                  1            GPIOC2 (ANA2, VREFHA)

                                                  1            GPIOC3 (ANA3, VREFLA)

                                                                                             ADC

                                                                                             or CMP

                                                                                             or GPIOC

                         TDI (GPIOD0)                          GPIOC4 (ANB0 & CMPBI3)

                                               1  1

                                                               GPIOC5 (ANB1)

                         TDO (GPIOD1)             1

JTAG/ EOnCE                                    1               GPIOC6 (ANB2, VREFHA)

or GPIOD                 TCK (GPIOD2)             1

                                               1               GPIOC7 (ANB3, VREFLB)

                         TMS (GPIOD3)             1

                                               1

          Figure 2-1 56F8035/56F8025 Signals Identified by Functional Group

                         56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                21
2.2  56F8035/56F8025 Signal Pins

After reset, each pin is configured for its primary function (listed first). Any alternate functionality must

be programmed.

     Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

     Signal   LQFP       Type        State During                             Signal Description

     Name     Pin No.                Reset

     VDD        29       Supply      Supply        I/O Power — This pin supplies 3.3V power to the chip I/O interface.

     VDD        35

     VSS        17       Supply      Supply        VSS — These pins provide ground for chip logic and I/O drivers.

     VSS        28

     VSS        36

     VDDA       11       Supply      Supply        ADC Power — This pin supplies 3.3V power to the ADC modules. It

                                                   must be connected to a clean analog power supply.

     VSSA       12       Supply      Supply        ADC Analog Ground — This pin supplies an analog ground to the

                                                   ADC modules.

     VCAP       18       Supply      Supply        VCAP — Connect this pin to a 2.2μF or greater bypass capacitor in

                                                   order to bypass the core voltage regulator, required for proper chip

     VCAP       34                                 operation. See Section 10.2.1.

     RESET      21       Input       Input,        Reset — This input is a direct hardware reset on the processor.

                                     internal      When RESET is asserted low, the chip is initialized and placed in the

                                     pull-up       reset state. A Schmitt trigger input is used for noise immunity. The

                                     enabled       internal reset signal will be deasserted synchronous with the internal

                                                   clocks after a fixed number of internal clocks.

    (GPIOA7)             Input/Open                Port A GPIO — This GPIO pin can be individually programmed as

                         Drain                     an input or open drain output pin. Note that RESET functionality is

                         Output                    disabled in this mode and the chip can only be reset via POR, COP

                                                   reset, or software reset.

                                                   After reset, the default state is RESET.

    Return to Table 2-2

                                     56F8035/56F8025 Data Sheet, Rev. 6

22                                                                                                  Freescale Semiconductor
                                                                                            56F8035/56F8025 Signal  Pins

Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

Signal  LQFP             Type    State During                           Signal Description

Name    Pin No.                  Reset

GPIOA0  40               Input/  Input,        Port A GPIO — This GPIO pin can be individually  programmed  as

                         Output  internal      an input or output pin.

                                 pull-up

                                 enabled

(PWM0)                   Output                PWM0 — This is one of the six PWM output pins.

                                               After reset, the default state is GPIOA0.

GPIOA1  39               Input/  Input,        Port A GPIO — This GPIO pin can be individually  programmed  as

                         Output  internal      an input or output pin.

                                 pull-up

                                 enabled

(PWM1)                   Output                PWM1 — This is one of the six PWM output pins.

                                               After reset, the default state is GPIOA1.

GPIOA2  32               Input/  Input,        Port A GPIO — This GPIO pin can be individually  programmed  as

                         Output  internal      an input or output pin.

                                 pull-up

                                 enabled

(PWM2)                   Output                PWM2 — This is one of the six PWM output pins.

                                               After reset, the default state is GPIOA2.

GPIOA3  33               Input/  Input,        Port A GPIO — This GPIO pin can be individually  programmed  as

                         Output  internal      an input or output pin.

                                 pull-up

                                 enabled

(PWM3)                   Output                PWM3 — This is one of the six PWM output pins.

                                               After reset, the default state is GPIOA3.

Return to Table 2-2

                                 56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                             23
    Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

    Signal     LQFP      Type    State During                                 Signal Description

    Name       Pin No.           Reset

    GPIOA4     31        Input/  Input,        Port A GPIO — This GPIO pin can be individually programmed as

                         Output  internal      an input or output pin.

                                 pull-up

                                 enabled

    (PWM4)               Output                PWM4 — This is one of the six PWM output pins.

    (TA21)               Input/                TA2 — Timer A, Channel 2

                         Output

    (FAULT12)            Input                 Fault1 — This fault input pin is used for disabling selected PWM

                                               outputs in cases where fault conditions originate off-chip.

                                               After reset, the default state is GPIOA4. The peripheral functionality

                                               is controlled via the SIM. See Section 6.3.16.

    1The TA2 signal is also brought out on the GPIOA8-9 and GPIOB2-3 pins.

    2The Fault1 signal is also brought out on the GPIOA8-9 and GPIOB10 pins.

    GPIOA5     27        Input/  Input,        Port A GPIO — This GPIO pin can be individually programmed as

                         Output  internal      an input or output pin.

                                 pull-up

                                 enabled

    (PWM5)               Output                PWM5 — This is one of the six PWM output pins.

    (TA33)               Input/                TA3 — Timer A, Channel 3

                         Output

    (FAULT24)            Input                 Fault2 — This fault input pin is used for disabling selected PWM

                                               outputs in cases where fault conditions originate off-chip.

                                               After reset, the default state is GPIOA5. The peripheral functionality

                                               is controlled via the SIM. See Section 6.3.16.

    3The TA3 signal is also brought out on the GPIOA8-9 and GPIOB2-3 pins.

    4The Fault2 signal is also brought out on the GPIOA8-9 and GPIOB10 pins.

    Return to Table 2-2

                                 56F8035/56F8025 Data Sheet, Rev. 6

24                                                                                                Freescale Semiconductor
                                                                                               56F8035/56F8025 Signal Pins

Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

Signal    LQFP           Type    State During                           Signal Description

Name      Pin No.                Reset

GPIOA6    24             Input/  Input,        Port A GPIO — This GPIO pin can be individually programmed as

                         Output  internal      an input or output pin.

                                 pull-up

                                 enabled

(FAULT0)                 Input                 Fault0 — This fault input pin is used for disabling selected PWM

                                               outputs in cases where fault conditions originate off-chip.

(TA0)                                          TA0 — Timer A, Channel 0.

                                               After reset, the default state is GPIOA6. The peripheral functionality

                                               is controlled via the SIM. See Section 6.3.16.

GPIOA8    26             Input/  Input,        Port A GPIO — This GPIO pin can be individually programmed as

                         Output  internal      an input or output pin.

                                 pull-up

                                 enabled

(FAULT1)                 Input                 Fault1 — This fault input pin is used for disabling selected PWM

                                               outputs in cases where fault conditions originate off-chip.

(TA2)                    Input/                TA2 — Timer A, Channel 2.

                         Output

(CMPAI1)                 Input                 Comparator A, Input 1 — This is an analog input to Comparator A.

                                               After reset, the default state is GPIOA8. The peripheral functionality

                                               is controlled via the SIM. See Section 6.3.16.

GPIOA9    5              Input/  Input,        Port A GPIO — This GPIO pin can be individually programmed as

                         Output  internal      an input or output pin.

                                 pull-up

                                 enabled

(FAULT2)                 Input                 Fault2 — This fault input pin is used for disabling selected PWM

                                               outputs in cases where fault conditions originate off-chip.

(TA3)                    Input/                TA2 — Timer A, Channel 3.

                         Output

(CMPBI1)                 Input                 Comparator B, Input 1 — This is an analog input to Comparator B.

                                               After reset, the default state is GPIOA9. The peripheral functionality

                                               is controlled via the SIM. See Section 6.3.16.

Return to Table 2-2

                                 56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                25
    Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

    Signal    LQFP       Type    State During                                        Signal Description

    Name      Pin No.            Reset

    GPIOA10   25         Input/  Input,                     Port A GPIO — This GPIO pin can be individually programmed as

                         Output  internal                   an input or output pin.

                                 pull-up

    (CMPAI2)             Input   enabled                    Comparator A, Input 2 — This is an analog input to Comparator A.

                                                            After reset, the default state is GPIOA10. The peripheral functionality

                                                            is controlled via the SIM. See Section 6.3.16.

    GPIOA11   6          Input/  Input,                     Port A GPIO — This GPIO pin can be individually programmed as

                         Output  internal                   an input or output pin.

                                 pull-up

    (CMPBI2)             Input   enabled                    Comparator B, Input 2 — This is an analog input to Comparator B.

                                                            After reset, the default state is GPIOA11. The peripheral functionality

                                                            is controlled via the SIM. See Section 6.3.16.

    GPIOB0    30         Input/  Input,                     Port B GPIO — This GPIO pin can be individually programmed as

                         Output  internal                   an input or output pin.

                                 pull-up

                                 enabled

    (SCLK0)              Input/                             QSPI0 Serial Clock — In the master mode, this pin serves as an

                         Output                             output, clocking slaved listeners. In slave mode, this pin serves as

                                                            the data clock input. A Schmitt trigger input is used for noise

                                                            immunity.

    (SCL5)               Input/                             Serial Clock — This pin serves as the I2C serial clock.

                         Output

                                                            After reset, the default state is GPIOB0. The peripheral functionality

                                                            is controlled via the SIM. See Section 6.3.16.

    5The SCL signal is also brought out on the GPIOB7 pin.

    GPIOB1    2          Input/  Input,                     Port B GPIO — This GPIO pin can be individually programmed as

                         Output  internal                   an input or output pin.

                                 pull-up

                                 enabled                    QSPI0 Slave Select — SS is used in slave mode to indicate to the

    (SS0)                Input/                             QSPI0 module that the current transfer is to be received.

                         Output

                                                            Serial Data — This pin serves as the I2C serial data line.

    (SDA6)               Input

                                                            After reset, the default state is GPIOB1. The peripheral functionality

                                                            is controlled via the SIM. See Section 6.3.16.

    6The SDA signal is also brought out on the GPIOB6 pin.

    Return to Table 2-2

                                 56F8035/56F8025 Data Sheet, Rev. 6

26                                                                                                          Freescale Semiconductor
                                                                                                            56F8035/56F8025 Signal Pins

Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

Signal           LQFP      Type            State During                              Signal Description

Name             Pin No.                        Reset

GPIOB2               23    Input/               Input,      Port B GPIO — This GPIO pin can be individually programmed as

                           Output               internal    an input or output pin.

                                                pull-up

                                                enabled

(MISO0)                    Input/                           QSPI0 Master In/Slave Out — This serial data pin is an input to a

                           Output                           master device and an output from a slave device. The MISO line of a

                                                            slave device is placed in the high-impedance state if the slave device

                                                            is not selected. The slave device places data on the MISO line a

                                                            half-cycle before the clock edge the master device uses to latch the

                                                            data.

(TA27)                     Input/                           TA2 — Timer A, Channel 2

                           Output

(PSRC0)                    Input                            PSRC0 — External PWM signal source input for the complementary

                                                            PWM4/PWM5 pair.

                                                            After reset, the default state is GPIOB2. The peripheral functionality

                                                            is controlled via the SIM. See Section 6.3.16.

7The TA2 signal  is  also  brought out on  the  GPIOA4 and  GPIOA8 pins.

GPIOB3               22    Input/               Input,      Port B GPIO — This GPIO pin can be individually programmed as

                           Output               internal    an input or output pin.

                                                pull-up

                                                enabled

(MOSI0)                    Input/                           QSPI0 Master Out/Slave In— This serial data pin is an output from

                           Output                           a master device and an input to a slave device. The master device

                                                            places data on the MOSI line a half-cycle before the clock edge the

                                                            slave device uses to latch the data.

(TA38)                     Input/                           TA3 — Timer A, Channel 3

                           Output

(PSRC1)                    Input                            PSRC1 — External PWM signal source input for the complementary

                                                            PWM2/PWM3 pair.

                                                            After reset, the default state is GPIOB3. The peripheral functionality

                                                            is controlled via the SIM. See Section 6.3.16.

8The TA3 signal  is  also  brought out on  the  GPIOA5 and  GPIOA9 pins.

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                                                56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                             27
    Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

    Signal           LQFP      Type            State During                                 Signal Description

    Name      Pin No.                               Reset

    GPIOB5               4     Input/               Input,       Port B GPIO — This GPIO pin can be individually programmed as

                               Output               internal     an input or output pin.

                                                    pull-up

                                                    enabled

    (TA1)                      Input/                            TA1 — Timer A, Channel 1

                               Output

    (FAULT3)                   Input                             FAULT3 — This fault input pin is used for disabling selected PWM

                                                                 outputs in cases where fault conditions originate off-chip.

    (CLKIN)                    Input                             External Clock Input— This pin serves as an external clock input.

                                                                 After reset, the default state is GPIOB5. The peripheral functionality

                                                                 is controlled via the SIM. See Section 6.3.16.

    GPIOB6               1     Input/               Input,       Port B GPIO — This GPIO pin can be individually programmed as

                               Output               internal     an input or output pin.

                                                    pull-up

                                                    enabled

    (RXD0)                     Input                             Receive Data 0 — QSCI0 receive data input.

    (SDA9)                     Input/                            Serial Data — This pin serves as the I2C serial data line.

                               Output

    (CLKIN)                    Input                             External Clock Input — This pin serves as an external clock input.

                                                                 After reset, the default state is GPIOB6. The peripheral functionality

                                                                 is controlled via the SIM (See Section 6.3.16) and the CLKMODE bit

                                                                 of the OCCS Oscillator Control Register.

    9The SDA signal  is  also  brought out on  the  GPIOB1 pin.

    GPIOB7               3     Input/               Input,       Port B GPIO — This GPIO pin can be individually programmed as

                               Output               internal     an input or output pin.

                                                    pull-up

                                                    enabled      Transmit Data 0 — QSCI0 transmit data output or transmit/receive

    (TXD0)                     Input/                            in single wire operation.

                               Output

                                                                 Serial Clock — This pin serves as the I2C serial clock.

    (SCL10)                    Input/

                               Output                            After reset, the default state is GPIOB7. The peripheral functionality

                                                                 is controlled via the SIM. See Section 6.3.16.

    10The SCL signal is also brought out on the GPIOB0 pin.

    Return to Table 2-2

                                                    56F8035/56F8025 Data Sheet, Rev. 6

28                                                                                                               Freescale Semiconductor
                                                                                               56F8035/56F8025 Signal Pins

Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

Signal    LQFP           Type    State During                           Signal Description

Name      Pin No.                Reset

GPIOB10   20             Input/  Input,        Port B GPIO — This GPIO pin can be individually programmed as

                         Output  internal      an input or output pin.

                                 pull-up

(CMPAO)                  Output  enabled       Comparator A Output— This is the output of comparator A.

                                               After reset, the default state is GPIOB10. The peripheral functionality

                                               is controlled via the SIM. See Section 6.3.16.

GPIOB11   42             Input/  Input,        Port B GPIO — This GPIO pin can be individually programmed as

                         Output  internal      an input or output pin.

                                 pull-up

(CMPBO)                  Output  enabled       Comparator B Output— This is the output of comparator B.

                                               After reset, the default state is GPIOB11. The peripheral functionality

                                               is controlled via the SIM. See Section 6.3.16.

GPIOC0    16             Input/  Input         Port C GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

(ANA0 &                  Analog                ANA0 — Analog input to ADC A, Channel 0.

CMPAI3)                  Input

                                               Comparator A, Input 3 — This is an analog input to Comparator A.

                                               When used as an analog input, the signal goes to both the ANA0

                                               and CMPAI3.

                                               After reset, the default state is GPIOC0.

GPIOC1    15             Input/  Input         Port C GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

(ANA1)                   Analog                ANA1 — Analog input to ADC A, Channel 1.

                         Input

                                               After reset, the default state is GPIOC1.

GPIOC2    14             Input/  Input         Port C GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

(ANA2)                   Analog                ANA2 — Analog input to ADC A, Channel 2.

                         Input

(VREFHA)                 Analog                VREFHA — Analog reference voltage high (ADC A).

                         Input

                                               After reset, the default state is GPIOC2.

Return to Table 2-2

                                 56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                 29
    Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

    Signal    LQFP       Type    State During                           Signal Description

    Name      Pin No.            Reset

    GPIOC3    13         Input/  Input         Port C GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

    (ANA3)               Analog                ANA3 — Analog input to ADC A, Channel 3.

                         Input

    (VREFLA)             Analog                VREFLA — Analog reference voltage low (ADC A).

                         Input

                                               After reset, the default state is GPIOC3.

    GPIOC4    7          Input/  Input         Port C GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

    (ANB0 &              Analog                ANB0 — Analog input to ADC B, Channel 0.

    CMPBI3)              Input

                                               Comparator B, Input 3 — This is an analog input to Comparator B.

                                               When used as an analog input, the signal goes to both the ANB0

                                               and CMPBI3.

                                               After reset, the default state is GPIOC4.

    GPIOC5    8          Input/  Input         Port C GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

    (ANB1)               Analog                ANB1 — Analog input to ADC B, Channel 1.

                         Input

                                               After reset, the default state is GPIOC5.

    GPIOC6    9          Input/  Input         Port C GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

    (ANB2)               Analog                ANB2 — Analog input to ADC B, Channel 2.

                         Input

    (VREFHB)             Input                 VREFHB — Analog reference voltage high (ADC B).

                                               After reset, the default state is GPIOC6.

    Return to Table 2-2

                                 56F8035/56F8025 Data Sheet, Rev. 6

30                                                                                          Freescale Semiconductor
                                                                                              56F8035/56F8025 Signal Pins

Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

Signal    LQFP           Type    State During                             Signal Description

Name      Pin No.                Reset

GPIOC7    10             Input/  Input         Port C GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

(ANB3)                   Analog                ANB3 — Analog input to ADC B, Channel 3.

                         Input

(VREFLB)                 Input                 VREFLB — Analog reference voltage low (ADC B).

                                               After reset, the default state is GPIOC7.

GPIOD4    38             Input/  Input         Port D GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

(EXTAL)                  Analog                External Crystal Oscillator Input — This input can be connected to

                         Input                 an 8MHz external crystal. Tie this pin low if XTAL is being driven by

                                               an external clock source.

                                               After reset, the default state is GPIOD4.

GPIOD5    37             Input/  Input         Port D GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

(XTAL)                   Analog                External Crystal Oscillator Output — This output connects the

                         Input/                internal crystal oscillator output to an external crystal.

                         Output

(CLKIN)                  Input                 External Clock Input — This pin serves as an external clock input.

                                               After reset, the default state is GPIOD5.

TDI       41             Input   Input,        Test Data Input — This input pin provides a serial input data stream

                                 internal      to the JTAG/EOnCE port. It is sampled on the rising edge of TCK

                                 pull-up       and has an on-chip pull-up resistor.

                                 enabled

(GPIOD0)                 Input/                Port D GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

                                               After reset, the default state is TDI.

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                                 56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                               31
    Table 2-3 56F8035/56F8025 Signal and Package Information for the 44-Pin LQFP

    Signal    LQFP       Type    State During                           Signal Description

    Name      Pin No.            Reset

    TDO       44         Output  Output        Test Data Output — This tri-stateable output pin provides a serial

                                 tri-stated,   output data stream from the JTAG/EOnCE port. It is driven in the

                                 internal      shift-IR and shift-DR controller states, and changes on the falling

                                 pull-up       edge of TCK.

                                 enabled

    (GPIOD1)             Input/                Port D GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

                                               After reset, the default state is TDO.

    TCK       19         Input   Input,        Test Clock Input — This input pin provides a gated clock to

                                 internal      synchronize the test logic and shift serial data to the JTAG/EOnCE

                                 pull-up       port. The pin is connected internally to a pull-up resistor. A Schmitt

                                 enabled       trigger input is used for noise immunity.

    (GPIOD2)             Input/                Port D GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

                                               After reset, the default state is TCK.

    TMS       43         Input   Input,        Test Mode Select Input — This input pin is used to sequence the

                                 internal      JTAG TAP controller’s state machine. It is sampled on the rising

                                 pull-up       edge of TCK and has an on-chip pull-up resistor.

                                 enabled

    (GPIOD3)             Input/                Port D GPIO — This GPIO pin can be individually programmed as

                         Output                an input or output pin.

                                               After reset, the default state is TMS.

                                               Note:  Always tie the TMS pin to VDD through a 2.2K resistor.

    Return to Table 2-2

                                 56F8035/56F8025 Data Sheet, Rev. 6

32                                                                                          Freescale Semiconductor
                                                                                                              Overview

Part 3         OCCS

3.1     Overview

The On-Chip Clock Synthesis (OCCS) module allows designers using an internal relaxation oscillator, an

external crystal, or an external clock to run 56F8000 family devices at user-selectable frequencies up to

32MHz. For details, see the OCCS chapter in the 56F802x and 56F803x Peripheral Reference Manual.

3.2     Features

The OCCS module interfaces to the oscillator and PLL and offers these features:

•       Internal relaxation oscillator

•       Ability to power down the internal relaxation oscillator or crystal oscillator

•       Ability to put the internal relaxation oscillator into Standby mode

•       3-bit postscaler provides control for the PLL output

•       Ability to power down the PLL

•       Provides a 2X system clock which operates at twice the system clock to the System Integration Module

        (SIM)

•       Provides a 3X system clock which operates at three times the system clock to PWM and Timer modules

•       Safety shutdown feature is available if the PLL reference clock is lost

•       Can be driven from an external clock source

The clock generation module provides the programming interface for the PLL, internal relaxation

oscillator, and crystal oscillator.

3.3     Operating Modes

In 56F8000 family devices, an internal oscillator, an external crystal, or an external clock source can be

used to provide a reference clock to the SIM.

The 2X system clock source output from the OCCS can be described by one of the following equations:

        2X system frequency = oscillator frequency

        2X system frequency = (oscillator frequency x 8) / (postscaler)

where:

        postscaler = 1, 2, 4, 8, 16, or 32

The SIM is responsible for further dividing these frequencies by two, which will insure a 50% duty cycle

in the system clock output.

                                        56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                       33
The 56F8000 family devices’ on-chip clock synthesis module has the following registers:

    •  Control Register (OCCS_CTRL)

    •  Divide-by Register (OCCS_DIVBY)

    •  Status Register (OCCS_STAT)

    •  Shutdown Register (OCCS_SHUTDN)

    •  Oscillator Control Register (OCCS_OCTRL)

For more information on these registers, please refer to the 56F802x and 56F803x Peripheral Reference

Manual.

3.4    Internal Clock Source

An internal relaxation oscillator can supply the reference frequency when an external frequency source or

crystal is not used. It is optimized for accuracy and programmability while providing several power-saving

configurations which accommodate different operating conditions. The internal relaxation oscillator has

very little temperature and voltage variability. To optimize power, the architecture supports a standby state

and a power-down state.

During a boot or reset sequence, the relaxation oscillator is enabled by default (the PRECS bit in the

PLLCR word is set to 0). Application code can then also switch to the external clock source and power

down the internal oscillator, if desired. If a changeover between internal and external clock sources is

required at power-on, the user must ensure that the clock source is not switched until the desired external

clock source is enabled and stable.

To compensate for variances in the device manufacturing process, the accuracy of the relaxation oscillator

can be incrementally adjusted to within + 0.078% of 8MHz by trimming an internal capacitor. Bits 0-9 of

the OSCTL (oscillator control) register allow the user to set in an additional offset (trim) to this preset

value to increase or decrease capacitance. Each unit added or subtracted changes the output frequency by

about 0.078% of 8MHz, allowing incremental adjustment until the desired frequency accuracy is achieved.

The center frequency of the internal oscillator is calibrated at the factory to 8MHz and the TRIM value is

stored in the Flash information block and loaded to the FMOPT1 register at reset. When using the

relaxation oscillator, the boot code should read the FMOPT1 register and set this value as OSCTL TRIM.

For further information, see the 56F802x and 56F803x Peripheral Reference Manual.

3.5    Crystal Oscillator

The internal crystal oscillator circuit is designed to interface with a parallel-resonant crystal resonator in a

frequency range of 4-8MHz, specified for the external crystal. Figure 3-1 shows a typical crystal oscillator

circuit. Follow the crystal supplier’s recommendations when selecting a crystal, since crystal parameters

determine the component values required to provide maximum stability and reliable start-up. The load

capacitance values used in the oscillator circuit design should include all stray layout capacitances. The

crystal and associated components should be mounted as near as possible to the EXTAL and XTAL pins

to minimize output distortion and start-up stabilization time.

                                     56F8035/56F8025 Data Sheet, Rev. 6

34                                                                       Freescale Semiconductor
                                                                                                              Ceramic Resonator

                         Crystal Frequency =  4 - 8MHz (optimized for 8MHz)

     EXTAL               XTAL  EXTAL  XTAL            Sample External Crystal Parameters:

                 Rz            Rz                     Rz = 750 KΩ

                                                      Note: If the operating temperature range is limited to

                                                          below 85oC (105oC junction), then Rz = 10 Meg Ω

     CL1                 CL2

                               Figure 3-1 External Crystal Oscillator Circuit

3.6  Ceramic Resonator

The internal crystal oscillator circuit is also designed to interface with a ceramic resonator in the frequency

range of 4-8MHz. Figure 3-2 shows the typical 2- and 3-terminal ceramic resonators and their circuits.

Follow the resonator supplier’s recommendations when selecting a resonator, since their parameters

determine the component values required to provide maximum stability and reliable start up. The load

capacitance values used in the resonator circuit design should include all stray layout capacitances. The

resonator and associated components should be mounted as near as possible to the EXTAL and XTAL pins

to minimize output distortion and start-up stabilization time.

                               Resonator Frequency =  4 - 8MHz (optimized for 8MHz)

     2 Terminal                       3 Terminal

     EXTAL       XTAL                 EXTAL       XTAL    Sample External Ceramic Resonator Parameters:

                 Rz                           Rz          Rz = 750 KΩ

     CL1                 CL2

                                      C1              C2

                         Figure 3-2 External Ceramic Resonator Circuit

3.7  External Clock Input - Crystal Oscillator Option

The recommended method of connecting an external clock is illustrated in Figure 3-3. The external clock

source is connected to XTAL and the EXTAL pin is grounded. The external clock input must be generated

using a relatively low impedance driver.

                                      56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                          35
                                        56F8035/56F8025

                     CLKMODE = 1        XTAL                        EXTAL

                                        External                    GND or

                                        Clock                       GPIO

              Figure 3-3 Connecting an External Clock Signal using XTAL

3.8    Alternate External Clock Input

The recommended method of connecting an external clock is illustrated in Figure 3-3. The external clock

source is connected to GPIO6/RXD (primary) or GPIOB5/TA1/FAULT3/XTAL/EXTAL (secondary).

The user has the option of using GPIO6/RXD/CLKIN or GPIOB5/TA1/FAULT3/CLKIN as external

clock input.

                                        56F8035/56F8025

                                        GPIO

                                        External Clock

              Figure 3-4 Connecting an External Clock Signal using GPIO

Part 4        Memory Maps

4.1    Introduction

The 56F8035/56F8025 device is a 16-bit motor-control chip based on the 56800E core. It uses a

Harvard-style architecture with two independent memory spaces for Data and Program. On-chip RAM is

shared by both spaces and Flash memory is used only in Program space.

This section provides memory maps for:

    •  Program Address Space, including the Interrupt Vector Table

    •  Data Address Space, including the EOnCE Memory and Peripheral Memory Maps

On-chip memory sizes for the device are summarized in Table 4-1. Flash memories’ restrictions are

identified in the “Use Restrictions” column of Table 4-1.

                     56F8035/56F8025 Data Sheet, Rev. 6

36                                                                                Freescale Semiconductor
                                                                                                Interrupt Vector Table

                                 Table  4-1 Chip     Memory Configurations

                On-Chip Memory          56F8035      56F8025                Use Restrictions

      Program Flash (PFLASH)            32K x 16     16K x 16   Erase/Program via Flash interface unit and

                                        or 64KB      or 32KB              word writes to CDBW

      Unified RAM (RAM)                 4K x 16      2K x 16    Usable by both the Program and Data

                                        or 8KB       or 4KB                 memory spaces

4.2  Interrupt Vector Table

Table 4-2 provides the 56F8035/56F8025’s reset and interrupt priority structure, including on-chip

peripherals. The table is organized with higher-priority vectors at the top and lower-priority interrupts

lower in the table. As indicated, the priority of an interrupt can be assigned to different levels, allowing

some control over interrupt priorities. All level 3 interrupts will be serviced before level 2, and so on. For

a selected priority level, the lowest vector number has the highest priority.

The location of the vector table is determined by the Vector Base Address (VBA). Please see Section 5.6.8

for the reset value of the VBA.

By default, the chip reset address and COP reset address will correspond to vector 0 and 1 of the interrupt

vector table. In these instances, the first two locations in the vector table must contain branch or JMP

instructions. All other entries must contain JSR instructions.

                            Table     4-2 Interrupt Vector Table Contents1

Peripheral     Vector       Priority    Vector Base                         Interrupt Function

               Number       Level       Address +

core                                  P:$00          Reserved for Reset Overlay2

core                                  P:$02          Reserved for COP Reset Overlay

core        2            3            P:$04          Illegal Instruction

core        3            3            P:$06          SW Interrupt 3

core        4            3            P:$08          HW Stack Overflow

core        5            3            P:$0A          Misaligned Long Word Access

core        6            1-3          P:$0C          EOnCE Step Counter

core        7            1-3          P:$0E          EOnCE Breakpoint Unit

core        8            1-3          P:$10          EOnCE Trace Buffer

core        9            1-3          P:$12          EOnCE Transmit Register Empty

core        10           1-3          P:$14          EOnCE Receive Register Full

core        11           2            P:$16          SW Interrupt 2

core        12           1            P:$18          SW Interrupt 1

core        13           0            P:$1A          SW Interrupt 0

            14                                       Reserved

LVI         15           1-3          P:$1E          Low-Voltage Detector (Power Sense)

PLL         16           1-3          P:$20          Phase-Locked Loop

                                        56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                         37
                       Table 4-2 Interrupt Vector Table Contents1 (Continued)

    Peripheral  Vector  Priority   Vector Base                                       Interrupt Function

                Number      Level  Address +

    FM          17      0-2        P:$22                       FM Access Error Interrupt

    FM          18      0-2        P:$24                       FM Command Complete

    FM          19      0-2        P:$26                       FM Command, Data, and Address     Buffers  Empty

                20-23                                          Reserved

    GPIOD       24      0-2        P:$30                       GPIOD

    GPIOC       25      0-2        P:$32                       GPIOC

    GPIOB       26      0-2        P:$34                       GPIOB

    GPIOA       27      0-2        P:$36                       GPIOA

    QSPI0       28      0-2        P:$38                       QSPI0 Receiver Full

    QSPI0       29      0-2        P:$3A                       QSPI0 Transmitter Empty

                30-31                                          Reserved

    QSCI0       32      0-2        P:$40                       QSCI0 Transmitter Empty

    QSCI0       33      0-2        P:$42                       QSCI0 Transmitter Idle

    QSCI0       34      0-2        P:$44                       QSCI0 Receiver Error

    QSCI0       35      0-2        P:$46                       QSCI0 Receiver Full

                36-39                                          Reserved

    I2C         40      0-2        P:$50                       I2C Error

    I2C         41      0-2        P:$52                       I2C General

    I2C         42      0-2        P:$54                       I2C Receive

    I2C         43      0-2        P:$56                       I2C Transmit

    I2C         44      0-2        P:$58                       I2C Status

    TMRA        45      0-2        P:$5A                       Timer A, Channel 0

    TMRA        46      0-2        P:$5C                       Timer A, Channel 1

    TMRA        47      0-2        P:$5E                       Timer A, Channel 2

    TMRA        48      0-2        P:$60                       Timer A, Channel 3

                49-52                                          Reserved

    CMPA        53      0-2        P:$6A                       Comparator A

    CMPB        54      0-2        P:$6C                       Comparator B

    PIT0        55      0-2        P:$6E                       Interval Timer 0

    PIT1        56      0-2        P:$70                       Interval Timer 1

    PIT2        57      0-2        P:$72                       Interval Timer 2

    ADC         58      0-2        P:$74                       ADC A Conversion Complete

    ADC         59      0-2        P:$76                       ADC B Conversion Complete

    ADC         60      0-2        P:$78                       ADC Zero Crossing or Limit Error

    PWM         61      0-2        P:$7A                       Reload PWM

    PWM         62      0-2        P:$7C                       PWM Fault

    SWILP       63      -1         P:$7E                       SW Interrupt Low Priority

    1. Two words are allocated for each entry in the vector table. This does not allow the full address range to be referenced

    from the vector table, providing only 19 bits of address.

    2. If the VBA is set to the reset value, the first two locations of the vector table will overlay the chip reset addresses since

    the reset address would match the base of this vector table.

                                   56F8035/56F8025 Data Sheet, Rev. 6

38                                                                                                       Freescale Semiconductor
                                                                                                         Program  Map

4.3  Program Map

The Program Memory map is shown in Table 4-3 and Table 4-4.

           Table 4-3 Program Memory Map1 at Reset for 56F8035

                          Begin/End Address                Memory Allocation

           P: $1F FFFF                       RESERVED

           P: $00 9000

           P: $00 8FFF                       On-Chip RAM2

           P: $00 8000                       8KB

           P: $00 7FFF                       Internal Program Flash

           P: $00 0000                       64KB

                                             Cop Reset Address = $00 0002

                                             Boot Location = $00 0000

           1. All addresses are 16-bit Word addresses.

           2. This RAM is shared with Data space starting at address X: $00 0000; see Figure 4-1.

           Table 4-4 Program Memory Map1 at Reset for 56F8025

                          Begin/End Address                Memory Allocation

           P: $1F FFFF                       RESERVED

           P: $00 8800

           P: $00 87FF                       On-Chip RAM2

           P: $00 8000                       4KB

           P: $00 7FFF                       Internal Program Flash

           P: $00 4000                       32KB

                                             Cop Reset Address = $00 4002

                                             Boot Location = $00 4000

           P: $00 3FFF                       RESERVED

           P: $00 0000

           1. All addresses are 16-bit Word  addresses.

           2. This RAM is shared with Data   space starting at address X: $00 0000; see  Figure    4-2.

4.4  Data Map

                          Table 4-5 Data Memory Map1 for 56F8035

                          Begin/End Address                Memory Allocation

           X:$FF FFFF                        EOnCE

           X:$FF FF00                        256 locations allocated

           X:$FF FEFF                        RESERVED

           X:$01 0000

                          56F8035/56F8025 Data Sheet, Rev. 6

Freescale  Semiconductor                                                                                          39
    Table 4-5 Data Memory Map1 for 56F8035 (Continued)

    Begin/End Address                            Memory Allocation

    X:$00 FFFF         On-Chip Peripherals

    X:$00 F000         4096 locations allocated

    X:$00 EFFF         RESERVED

    X:$00 8800

    X:$00 87FF         RESERVED

    X:$00 8000

    X:$00 7FFF         RESERVED

    X:$00 1000

    X:$00 0FFF         On-Chip Data RAM

    X:$00 0000         8KB2

    1. All addresses are 16-bit Word addresses.

    2. This RAM is shared with Program space starting at P: $00 8000;  see  Figure     4-1.

                Table 4-6 Data Memory Map1 for 56F8025

    Begin/End Address                            Memory Allocation

    X:$FF FFFF         EOnCE

    X:$FF FF00         256 locations allocated

    X:$FF FEFF         RESERVED

    X:$01 0000

    X:$00 FFFF         On-Chip Peripherals

    X:$00 F000         4096 locations allocated

    X:$00 EFFF         RESERVED

    X:$00 8800

    X:$00 87FF         RESERVED

    X:$00 8000

    X:$00 7FFF         RESERVED

    X:$00 0800

    X:$00 07FF         On-Chip Data RAM2

    X:$00 0000         4KB

    1. All addresses are 16-bit Word addresses.

    2. This RAM is shared with Program space starting at P: $00 8000; see Figure 4-2.

                56F8035/56F8025 Data Sheet, Rev. 6

40                                                                                           Freescale Semiconductor
                                                                                           EOnCE     Memory  Map

                         Program                                                Data

                                                                               EOnCE

                         Reserved

                                                                       Reserved

                         RAM

                                                                       Peripherals

                                                  Dual Port  RAM

                         Flash                                         Reserved

                                                                                RAM

                              Figure  4-1  Dual Port         RAM  for  56F8035

                         Program                                                Data

                                                                               EOnCE

                         Reserved

                                                                       Reserved

                         RAM

                                                                       Peripherals

                         Flash                    Dual Port RAM

                                                                       Reserved

                         Reserved                                               RAM

                              Figure 4-2 Dual Port RAM for 56F8025

4.5  EOnCE Memory Map

Figure 4-7 lists all EOnCE registers necessary to access or control the EOnCE.

                                   Table 4-7 EOnCE Memory Map

     Address                    Register Acronym                       Register Name

X:$FF FFFF               OTX1 / ORX1              Transmit Register Upper Word

                                                  Receive Register Upper Word

X:$FF FFFE               OTX / ORX (32 bits)      Transmit Register

                                                  Receive Register

X:$FF FFFD               OTXRXSR                  Transmit and Receive Status and Control  Register

X:$FF FFFC               OCLSR                    Core Lock / Unlock Status Register

                                   56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                      41
                             Table 4-7 EOnCE Memory Map                         (Continued)

           Address              Register Acronym                                    Register Name

    X:$FF FFFB - X:$FF FFA1                                   Reserved

    X:$FF FFA0                  OCR                           Control Register

    X:$FF FF9F                                                Instruction Step Counter

    X:$FF FF9E                  OSCNTR (24 bits)              Instruction Step Counter

    X:$FF FF9D                  OSR                           Status Register

    X:$FF FF9C                  OBASE                         Peripheral Base Address Register

    X:$FF FF9B                  OTBCR                         Trace Buffer Control Register

    X:$FF FF9A                  OTBPR                         Trace Buffer Pointer Register

    X:$FF FF99                                                Trace Buffer Register Stages

    X:$FF FF98                  OTB (21 - 24 bits/stage)      Trace Buffer Register Stages

    X:$FF FF97                                                Breakpoint Unit Control Register

    X:$FF FF96                  OBCR (24 bits)                Breakpoint Unit Control Register

    X:$FF FF95                                                Breakpoint Unit Address Register 1

    X:$FF FF94                  OBAR1 (24 bits)               Breakpoint Unit Address Register 1

    X:$FF FF93                                                Breakpoint Unit Address Register 2

    X:$FF FF92                  OBAR2 (32 bits)               Breakpoint Unit Address Register 2

    X:$FF FF91                                                Breakpoint Unit Mask Register 2

    X:$FF FF90                  OBMSK (32 bits)               Breakpoint Unit Mask Register 2

    X:$FF FF8F                                                Reserved

    X:$FF FF8E                  OBCNTR                        EOnCE Breakpoint Unit Counter

    X:$FF FF8D                                                Reserved

    X:$FF FF8C                                                Reserved

    X:$FF FF8B                                                Reserved

    X:$FF FF8A                  OESCR                         External Signal Control Register

    X:$FF FF89 - X:$FF FF00                                   Reserved

4.6  Peripheral Memory-Mapped Registers

On-chip peripheral registers are part of the data memory map on the 56800E series. These locations may

be accessed with the same addressing modes used for ordinary Data memory, except all peripheral

registers should be read or written using word accesses only.

Table 4-8  summarizes  base     addresses        for  the     set  of  peripherals      on   the  56F8035/56F8025  device.

Peripherals are listed in order of the base address.

The following tables list all of the peripheral registers required to control or access the peripherals.

                Table 4-8 Data       Memory Peripheral Base Address Map                           Summary

                    Peripheral                        Prefix            Base Address              Table Number

           Timer A                      TMRA                                    X:$00 F000         4-9

                                        56F8035/56F8025 Data Sheet, Rev. 6

42                                                                                                 Freescale Semiconductor
                                                                                   Peripheral Memory-Mapped  Registers

Table 4-8 Data Memory               Peripheral Base  Address Map Summary (Continued)

                   Peripheral              Prefix                  Base Address             Table Number

           ADC                      ADC                               X:$00 F080             4-10

           PWM                      PWM                               X:$00 F0C0             4-11

           ITCN                     ITCN                              X:$00 F0E0             4-12

           SIM                      SIM                               X:$00 F100             4-13

           COP                      COP                               X:$00 F120             4-14

           CLK, PLL, OSC            OCCS                              X:$00 F130             4-15

           Power Supervisor         PS                                X:$00 F140             4-16

           GPIO Port A              GPIOA                             X:$00 F150             4-17

           GPIO Port B              GPIOB                             X:$00 F160             4-18

           GPIO Port C              GPIOC                             X:$00 F170             4-19

           GPIO Port D              GPIOD                             X:$00 F180             4-20

           PIT 0                    PIT0                              X:$00 F190             4-21

           PIT 1                    PIT1                              X:$00 F1A0             4-22

           PIT 2                    PIT2                              X:$00 F1B0             4-23

           DAC 0                    DAC0                              X:$00 F1C0             4-24

           DAC 1                    DAC1                              X:$00 F1D0             4-25

           Comparator A             CMPA                              X:$00 F1E0             4-26

           Comparator B             CMPB                              X:$00 F1F0             4-27

           QSCI 0                   SCI0                              X:$00 F200             4-28

           QSPI 0                   SPI0                              X:$00 F220             4-29

           I2C                      I2C                               X:$00 F280             4-30

           FM                       FM                                X:$00 F400             4-31

                             Table  4-9 Quad Timer A Registers Address Map

                                    (TMRA_BASE = $00 F000)

           Register Acronym         Address Offset                    Register Description

           TMRA0_COMP1              $0              Compare Register 1

           TMRA0_COMP2              $1              Compare Register 2

           TMRA0_CAPT               $2              Capture Register

           TMRA0_LOAD               $3              Load Register

           TMRA0_HOLD               $4              Hold Register

           TMRA0_CNTR               $5              Counter Register

           TMRA0_CTRL               $6              Control Register

           TMRA0_SCTRL              $7              Status and Control Register

           TMRA0_CMPLD1             $8              Comparator Load Register 1

           TMRA0_CMPLD2             $9              Comparator Load Register 2

           TMRA0_CSCTRL             $A              Comparator Status and Control  Register

           TMRA0_FILT               $B              Input Filter Register

                                                    Reserved

                                    56F8035/56F8025 Data Sheet, Rev. 6

Freescale  Semiconductor                                                                                     43
    Table 4-9         Quad Timer A Registers Address Map (Continued)

                      (TMRA_BASE = $00 F000)

    Register Acronym  Address Offset                    Register Description

    TMRA0_ENBL        $F              Timer Channel Enable Register

    TMRA1_COMP1       $10             Compare Register 1

    TMRA1_COMP2       $11             Compare Register 2

    TMRA1_CAPT        $12             Capture Register

    TMRA1_LOAD        $13             Load Register

    TMRA1_HOLD        $14             Hold Register

    TMRA1_CNTR        $15             Counter Register

    TMRA1_CTRL        $16             Control Register

    TMRA1_SCTRL       $17             Status and Control Register

    TMRA1_CMPLD1      $18             Comparator Load Register 1

    TMRA1_CMPLD2      $19             Comparator Load Register 2

    TMRA1_CSCTRL      $1A             Comparator Status and Control Register

    TMRA1_FILT        $1B             Input Filter Register

                                      Reserved

    TMRA2_COMP1       $20             Compare Register 1

    TMRA2_COMP2       $21             Compare Register 2

    TMRA2_CAPT        $22             Capture Register

    TMRA2_LOAD        $23             Load Register

    TMRA2_HOLD        $24             Hold Register

    TMRA2_CNTR        $25             Counter Register

    TMRA2_CTRL        $26             Control Register

    TMRA2_SCTRL       $27             Status and Control Register

    TMRA2_CMPLD1      $28             Comparator Load Register 1

    TMRA2_CMPLD2      $29             Comparator Load Register 2

    TMRA2_CSCTRL      $2A             Comparator Status and Control Register

    TMRA2_FILT        $2B             Input Filter Register

                                      Reserved

    TMRA3_COMP1       $30             Compare Register 1

    TMRA3_COMP2       $31             Compare Register 2

    TMRA3_CAPT        $32             Capture Register

    TMRA3_LOAD        $33             Load Register

    TMRA3_HOLD        $34             Hold Register

    TMRA3_CNTR        $35             Counter Register

    TMRA3_CTRL        $36             Control Register

    TMRA3_SCTRL       $37             Status and Control Register

    TMRA3_CMPLD1      $38             Comparator Load Register 1

    TMRA3_CMPLD2      $39             Comparator Load Register 2

                      56F8035/56F8025 Data Sheet, Rev. 6

44                                                                            Freescale  Semiconductor
                                                                             Peripheral Memory-Mapped  Registers

           Table 4-9         Quad Timer A Registers Address Map (Continued)

                             (TMRA_BASE = $00 F000)

           Register Acronym  Address Offset                     Register Description

           TMRA3_CSCTRL      $3A             Comparator Status and Control Register

           TMRA3_FILT        $3B             Input Filter Register

                                             Reserved

           Table 4-10        Analog-to-Digital Converter Registers Address            Map

                             (ADC_BASE = $00 F080)

           Register Acronym  Address Offset                     Register Description

           ADC_CTRL1         $0              Control Register 1

           ADC_CTRL2         $1              Control Register 2

           ADC_ZXCTRL        $2              Zero Crossing Control Register

           ADC_CLIST 1       $3              Channel List Register 1

           ADC_CLIST 2       $4              Channel List Register 2

           ADC_CLIST 3       $5              Channel List Register 3

           ADC_CLIST 4       $6              Channel List Register 4

           ADC_SDIS          $7              Sample Disable Register

           ADC_STAT          $8              Status Register

           ADC_RDY           $9              Conversion Ready Register

           ADC_LIMSTAT       $A              Limit Status Register

           ADC_ZXSTAT        $B              Zero Crossing Status Register

           ADC_RSLT0         $C              Result Register 0

           ADC_RSLT1         $D              Result Register 1

           ADC_RSLT2         $E              Result Register 2

           ADC_RSLT3         $F              Result Register 3

           ADC_RSLT4         $10             Result Register 4

           ADC_RSLT5         $11             Result Register 5

           ADC_RSLT6         $12             Result Register 6

           ADC_RSLT7         $13             Result Register 7

           ADC_RSLT8         $14             Result Register 8

           ADC_RSLT9         $15             Result Register 9

           ADC_RSLT10        $16             Result Register 10

           ADC_RSLT11        $17             Result Register 11

           ADC_RSLT12        $18             Result Register 12

           ADC_RSLT13        $19             Result Register 13

           ADC_RSLT14        $1A             Result Register 14

           ADC_RSLT15        $1B             Result Register 15

           ADC_LOLIM0        $1C             Low Limit Register 0

                             56F8035/56F8025 Data Sheet, Rev. 6

Freescale  Semiconductor                                                                               45
    Table 4-10 Analog-to-Digital Converter Registers Address Map                (Continued)

                      (ADC_BASE = $00 F080)

    Register Acronym  Address Offset                     Register Description

    ADC_LOLIM1        $1D             Low Limit Register 1

    ADC_LOLIM2        $1E             Low Limit Register 2

    ADC_LOLIM3        $1F             Low Limit Register 3

    ADC_LOLIM4        $20             Low Limit Register 4

    ADC_LOLIM5        $21             Low Limit Register 5

    ADC_LOLIM6        $22             Low Limit Register 6

    ADC_LOLIM7        $23             Low Limit Register 7

    ADC_HILIM0        $24             High Limit Register 0

    ADC_HILIM1        $25             High Limit Register 1

    ADC_HILIM2        $26             High Limit Register 2

    ADC_HILIM3        $27             High Limit Register 3

    ADC_HILIM4        $28             High Limit Register 4

    ADC_HILIM5        $29             High Limit Register 5

    ADC_HILIM6        $2A             High Limit Register 6

    ADC_HILIM7        $2B             High Limit Register 7

    ADC_OFFST0        $2C             Offset Register 0

    ADC_OFFST1        $2D             Offset Register 1

    ADC_OFFST2        $2E             Offset Register 2

    ADC_OFFST3        $2F             Offset Register 3

    ADC_OFFST4        $30             Offset Register 4

    ADC_OFFST5        $31             Offset Register 5

    ADC_OFFST6        $32             Offset Register 6

    ADC_OFFST7        $33             Offset Register 7

    ADC_PWR           $34             Power Control Register

    ADC_CAL           $35             Calibration Register

                                      Reserved

    Table 4-11        Pulse Width Modulator Registers              Address      Map

                      (PWM_BASE = $00 F0C0)

    Register Acronym  Address Offset                     Register  Description

    PWM_CTRL          $0              Control Register

    PWM_FCTRL         $1              Fault Control Register

    PWM_FLTACK        $2              Fault Status Acknowledge     Register

    PWM_OUT           $3              Output Control Register

    PWM_CNTR          $4              Counter Register

    PWM_CMOD          $5              Counter Modulo Register

    PWM_VAL0          $6              Value Register 0

                      56F8035/56F8025 Data Sheet, Rev. 6

46                                                                              Freescale Semiconductor
                                                                                       Peripheral Memory-Mapped  Registers

           Table 4-11 Pulse      Width Modulator Registers Address Map (Continued)

                                 (PWM_BASE = $00 F0C0)

           Register Acronym      Address Offset                    Register Description

           PWM_VAL1              $7              Value Register 1

           PWM_VAL2              $8              Value Register 2

           PWM_VAL3              $9              Value Register 3

           PWM_VAL4              $A              Value Register 4

           PWM_VAL5              $B              Value Register 5

           PWM_DTIM0             $C              Dead Time Register 0

           PWM_DTIM1             $D              Dead Time Register 1

           PWM_DMAP1             $E              Disable Mapping Register 1

           PWM_DMAP2             $F              Disable Mapping Register 2

           PWM_CNFG              $10             Configure Register

           PWM_CCTRL             $11             Channel Control Register

           PWM_PORT              $12             Port Register

           PWM_ICCTRL            $13             Internal Correction Control Register

           PWM_SCTRL             $14             Source Control Register

           PWM_SYNC              $15             Synchronization Window Register

           PWM_FFILT0            $16             Fault0 Filter Register

           PWM_FFILT1            $17             Fault1 Filter Register

           PWM_FFILT2            $18             Fault2 Filter Register

           PWM_FFILT3            $19             Fault3 Filter Register

                          Table  4-12 Interrupt Control Registers Address Map

                                 (ITCN_BASE = $00 F0E0)

           Register Acronym      Address Offset                    Register Description

           ITCN_IPR0             $0              Interrupt Priority Register 0

           ITCN_IPR1             $1              Interrupt Priority Register 1

           ITCN_IPR2             $2              Interrupt Priority Register 2

           ITCN_IPR3             $3              Interrupt Priority Register 3

           ITCN_IPR4             $4              Interrupt Priority Register 4

           ITCN_IPR5             $5              Interrupt Priority Register 5

           ITCN_IPR6             $6              Interrupt Priority Register 6

           ITCN_VBA              $7              Vector Base Address Register

           ITCN_FIM0             $8              Fast Interrupt Match 0 Register

           ITCN_FIVAL0           $9              Fast Interrupt Vector Address Low 0 Register

           ITCN_FIVAH0           $A              Fast Interrupt Vector Address High 0 Register

           ITCN_FIM1             $B              Fast Interrupt Match 1 Register

           ITCN_FIVAL1           $C              Fast Interrupt Vector Address Low 1 Register

           ITCN_FIVAH1           $D              Fast Interrupt Vector Address High 1 Register

                                 56F8035/56F8025 Data Sheet, Rev. 6

Freescale  Semiconductor                                                                                         47
    Table 4-12 Interrupt Control Registers Address                   Map (Continued)

                      (ITCN_BASE = $00 F0E0)

    Register Acronym  Address Offset                       Register  Description

    ITCN_IRQP0        $E              IRQ Pending Register 0

    ITCN_IRQP1        $F              IRQ Pending Register 1

    ITCN_IRQP2        $10             IRQ Pending Register 2

    ITCN_IRQP3        $11             IRQ Pending Register 3

                                      Reserved

    ITCN_ICTRL        $16             Interrupt Control Register

                                      Reserved

                      Table 4-13 SIM Registers Address Map

                          (SIM_BASE = $00 F100)

    Register Acronym  Address Offset                       Register Description

    SIM_CTRL          $0              Control Register

    SIM_RSTAT         $1              Reset Status Register

    SIM_SWC0          $2              Software Control Register 0

    SIM_SWC1          $3              Software Control Register 1

    SIM_SWC2          $4              Software Control Register 2

    SIM_SWC3          $5              Software Control Register 3

    SIM_MSHID         $6              Most Significant Half JTAG ID

    SIM_LSHID         $7              Least Significant Half JTAG ID

    SIM_PWR           $8              Power Control Register

                                      Reserved

    SIM_CLKOUT        $A              Clock Out Select Register

    SIM_PCR           $B              Peripheral Clock Rate Register

    SIM_PCE0          $C              Peripheral Clock Enable Register 0

    SIM_PCE1          $D              Peripheral Clock Enable Register 1

    SIM_SD0           $E              Peripheral STOP Disable Register 0

    SIM_SD1           $F              Peripheral STOP Disable Register 1

    SIM_IOSAHI        $10             I/O Short Address Location High Register

    SIM_IOSALO        $11             I/O Short Address Location Low Register

    SIM_PROT          $12             Protection Register

    SIM_GPSA0         $13             GPIO Peripheral Select Register 0 for GPIOA

    SIM_GPSA1         $14             GPIO Peripheral Select Register 1 for GPIOA

    SIM_GPSB0         $15             GPIO Peripheral Select Register 0 for GPIOB

    SIM_GPSB1         $16             GPIO Peripheral Select Register 1 for GPIOB

    SIM_GPSCD         $17             GPIO Peripheral Select Register for GPIOC and GPIOD

    SIM_IPS0          $18             Internal Peripheral Source Select Register 0 for PWM

    SIM_IPS1          $19             Internal Peripheral Source Select Register 1 for DACs

                      56F8035/56F8025 Data Sheet, Rev. 6

48                                                                                 Freescale Semiconductor
                                                                             Peripheral Memory-Mapped  Registers

                         Table  4-13 SIM Registers Address Map (Continued)

                                (SIM_BASE = $00 F100)

Register  Acronym               Address Offset                    Register Description

SIM_IPS2                        $1A             Internal Peripheral Source Select Register 2 for TMRA

                                                Reserved

Table 4-14 Computer Operating Properly Registers Address Map

                                (COP_BASE = $00 F120)

Register Acronym                Address Offset                    Register Description

COP_CTRL                        $0              Control Register

COP_TOUT                        $1              Time-Out Register

COP_CNTR                        $2              Counter Register

          Table 4-15            Clock Generation Module Registers Address               Map

                                (OCCS_BASE = $00 F130)

Register Acronym                Address Offset                    Register Description

OCCS_CTRL                       $0              Control Register

OCCS_DIVBY                      $1              Divide-By Register

OCCS_STAT                       $2              Status Register

                                                Reserved

OCCS_OCTRL                      $5              Oscillator Control Register

OCCS_CLKCHK                     $6              Clock Check Register

OCCS_PROT                       $7              Protection Register

                         Table 4-16 Power Supervisor Registers Address Map

                                     (PS_BASE = $00 F140)

Register Acronym                Address Offset                    Register Description

PS_CTRL                         $0              Control Register

PS_STAT                         $1              Status Register

                                                Reserved

                                56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                49
                  Table  4-17 GPIOA Registers Address Map

                         (GPIOA_BASE = $00 F150)

    Register Acronym     Address Offset  Register Description

    GPIOA_PUPEN          $0              Pull-up Enable Register

    GPIOA_DATA           $1              Data Register

    GPIOA_DDIR           $2              Data Direction Register

    GPIOA_PEREN          $3              Peripheral Enable Register

    GPIOA_IASSRT         $4              Interrupt Assert Register

    GPIOA_IEN            $5              Interrupt Enable Register

    GPIOA_IEPOL          $6              Interrupt Edge Polarity Register

    GPIOA_IPEND          $7              Interrupt Pending Register

    GPIOA_IEDGE          $8              Interrupt Edge-Sensitive Register

    GPIOA_PPOUTM         $9              Push-Pull Output Mode Control Register

    GPIOA_RDATA          $A              Raw Data Input Register

    GPIOA_DRIVE          $B              Output Drive Strength Control Register

                  Table  4-18 GPIOB Registers Address Map

                         (GPIOB_BASE = $00 F160)

    Register Acronym     Address Offset           Register Description

    GPIOB_PUPEN          $0              Pull-up Enable Register

    GPIOB_DATA           $1              Data Register

    GPIOB_DDIR           $2              Data Direction Register

    GPIOB_PEREN          $3              Peripheral Enable Register

    GPIOB_IASSRT         $4              Interrupt Assert Register

    GPIOB_IEN            $5              Interrupt Enable Register

    GPIOB_IEPOL          $6              Interrupt Edge Polarity Register

    GPIOB_IPEND          $7              Interrupt Pending Register

    GPIOB_IEDGE          $8              Interrupt Edge-Sensitive Register

    GPIOB_PPOUTM         $9              Push-Pull Output Mode Control Register

    GPIOB_RDATA          $A              Raw Data Input Register

    GPIOB_DRIVE          $B              Output Drive Strength Control Register

                  Table  4-19 GPIOC Registers Address Map

                         (GPIOC_BASE = $00 F170)

    Register Acronym     Address Offset           Register Description

    GPIOC_PUPEN          $0              Pull-up Enable Register

                         56F8035/56F8025 Data Sheet, Rev. 6

50                                                                          Freescale  Semiconductor
                                                                          Peripheral Memory-Mapped  Registers

                          Table  4-19 GPIOC Registers Address Map

                                 (GPIOC_BASE = $00 F170)

           Register Acronym      Address Offset           Register Description

           GPIOC_DATA            $1              Data Register

           GPIOC_DDIR            $2              Data Direction Register

           GPIOC_PEREN           $3              Peripheral Enable Register

           GPIOC_IASSRT          $4              Interrupt Assert Register

           GPIOC_IEN             $5              Interrupt Enable Register

           GPIOC_IEPOL           $6              Interrupt Edge Polarity Register

           GPIOC_IPEND           $7              Interrupt Pending Register

           GPIOC_IEDGE           $8              Interrupt Edge-Sensitive Register

           GPIOC_PPOUTM          $9              Push-Pull Output Mode Control Register

           GPIOC_RDATA           $A              Raw Data Input Register

           GPIOC_DRIVE           $B              Output Drive Strength Control Register

                                 56F8035/56F8025 Data Sheet, Rev. 6

Freescale  Semiconductor                                                                            51
                      Table  4-20 GPIOD Registers Address Map

                             (GPIOD_BASE = $00 F180)

    Register Acronym         Address Offset             Register Description

    GPIOD_PUPEN                  $0          Pull-up Enable Register

    GPIOD_DATA                   $1          Data Register

    GPIOD_DDIR                   $2          Data Direction Register

    GPIOD_PEREN                  $3          Peripheral Enable Register

    GPIOD_IASSRT                 $4          Interrupt Assert Register

    GPIOD_IEN                    $5          Interrupt Enable Register

    GPIOD_IEPOL                  $6          Interrupt Edge Polarity Register

    GPIOD_IPEND                  $7          Interrupt Pending Register

    GPIOD_IEDGE                  $8          Interrupt Edge-Sensitive Register

    GPIOD_PPOUTM                 $9          Push-Pull Output Mode Control Register

    GPIOD_RDATA                  $A          Raw Data Input Register

    GPIOD_DRIVE                  $B          Output Drive Strength Control Register

    Table 4-21 Programmable Interval Timer 0 Registers Address Map

                             (PIT0_BASE = $00 F190)

    Register Acronym  Address Offset                    Register Description

    PIT0_CTRL                $0       Control Register

    PIT0_MOD                 $1       Modulo Register

    PIT0_CNTR                $2       Counter Register

    Table 4-22 Programmable Interval Timer 1 Registers Address Map

                             (PIT1_BASE = $00 F1A0)

    Register Acronym  Address Offset                    Register Description

    PIT1_CTRL                $0       Control Register

    PIT1_MOD                 $1       Modulo Register

    PIT1_CNTR                $2       Counter Register

    Table 4-23 Programmable Interval Timer 2 Registers Address Map

                             (PIT2_BASE = $00 F1B0)

    Register Acronym  Address Offset                    Register Description

    PIT2_CTRL                $0       Control Register

                             56F8035/56F8025 Data Sheet, Rev. 6

52                                                                              Freescale Semiconductor
                                                                 Peripheral Memory-Mapped Registers

Table 4-23 Programmable Interval Timer 2 Registers Address Map (Continued)

                         (PIT2_BASE = $00 F1B0)

Register Acronym         Address Offset                    Register Description

PIT2_MOD                 $1              Modulo Register

PIT2_CNTR                $2              Counter Register

Table 4-24 Digital-to-Analog Converter 0 Registers Address                       Map

                         (DAC0_BASE = $00 F1C0)

Register Acronym         Address Offset                    Register Description

DAC0_CTRL                $0              Control Register

DAC0_DATA                $1              Data Register

DAC0_STEP                $2              Step Register

DAC0_MINVAL              $3              Minimum Value Register

DAC0_MAXVAL              $4              Maximum Value Register

Table 4-25 Digital-to-Analog Converter 0 Registers Address                       Map

                         (DAC1_BASE = $00 F1D0)

Register Acronym         Address Offset                    Register Description

DAC1_CTRL                $0              Control Register

DAC1_DATA                $1              Data Register

DAC1_STEP                $2              Step Register

DAC1_MINVAL              $3              Minimum Value Register

DAC1_MAXVAL              $4              Maximum Value Register

                         Table 4-26 Comparator A Registers Address Map

                         (CMPA_BASE = $00 F1E0)

Register Acronym         Address Offset                    Register Description

CMPA_CTRL                $0              Control Register

CMPA_STAT                $1              Status Register

CMPA_FILT                $2              Filter Register

                         Table 4-27 Comparator B Registers Address Map

                         (CMPB_BASE = $00 F1F0)

Register Acronym         Address Offset                    Register Description

CMPB_CTRL                $0              Control Register

CMPB_STAT                $1              Status Register

                         56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                               53
                Table 4-27 Comparator B Registers Address Map (Continued)

                                        (CMPB_BASE = $00 F1F0)

               Register Acronym  Address Offset                        Register Description

             CMPB_FILT                  $2            Filter Register

    Table 4-28 Queued            Serial Communication Interface 0 Registers                  Address    Map

                                        (QSCI0_BASE = $00 F200)

               Register Acronym  Address Offset                        Register Description

             QSCI0_RATE                 $0            Baud Rate Register

             QSCI0_CTRL1                $1            Control Register 1

             QSCI0_CTRL2                $2            Control Register 2

             QSCI0_STAT                 $3            Status Register

             QSCI0_DATA                 $4            Data Register

             Table 4-29 Queued Serial Peripheral Interface 0 Registers Address                          Map

                                        (QSPI0_BASE = $00 F220)

               Register Acronym  Address Offset                        Register Description

             QSPI0_SCTRL                $0           Status and Control Register

             QSPI0_DSCTRL               $1           Data Size and Control Register

             QSPI0_DRCV                 $2           Data Receive Register

             QSPI0_DXMIT                $3           Data Transmit Register

             QSPI0_FIFO                 $4           FIFO Control Register

             QSPI0_DELAY                $5           Delay Register

                                 Table  4-30 I2C Registers Address Map

                                        (I2C_BASE = $00 F280)

               Register Acronym             Address Offset                        Register Description

    I2C_CTRL                                     $0         Control Register

    I2C_TAR                                      $2         Target Address Register

    I2C_SAR                                      $4         Slave Address Register

    I2C_DATA                                     $8         RX/TX Data Buffer and Command Register

    I2C_SSHCNT                                   $A         Standard Speed Clock SCL High Count Register

    I2C_SSLCNT                                   $C         Standard Speed Clock SCL Low Count Register

    I2C_FSHCNT                                   $E         Fast Speed Clock SCL High Count Register

    I2C_FSLCNT                                   $10        Fast Speed Clock SCL Low Count Register

    I2C_ISTAT                                    $16        Interrupt Status Register

    I2C_IMASK                                    $18        Interrupt Mask Register

                                        56F8035/56F8025 Data Sheet, Rev. 6

54                                                                                           Freescale Semiconductor
                                                                             Peripheral Memory-Mapped Registers

                         Table  4-30  I2C Registers Address Map (Continued)

                                      (I2C_BASE = $00 F280)

           Register  Acronym               Address Offset                    Register Description

I2C_RISTAT                                      $1A        Raw Interrupt Status Register

I2C_RXFT                                        $1C        Receive FIFO Threshold Register

I2C_TXFT                                        $1E        Transmit FIFO Threshold Register

I2C_CLRINT                                      $20        Clear Combined and Individual Interrupts  Register

I2C_CLRRXUND                                    $22        Clear RX_UNDER Interrupt Register

I2C_CLRRXOVR                                    $24        Clear RX_OVER Interrupt Register

I2C_CLRTXOVR                                    $26        Clear TX_OVER Interrupt Register

I2C_CLRRDREQ                                    $28        Clear RD_REQ Interrupt Register

I2C_CLRTXABRT                                   $2A        Clear TX_ABRT Interrupt Register

I2C_CLRRXDONE                                   $2C        Clear RX_DONE Interrupt Register

I2C_CLRACT                                      $2E        Clear Activity Interrupt Register

I2C_CLRSTPDET                                   $30        Clear STOP_DET Interrupt Register

I2C_CLRSTDET                                    $32        Clear START_DET Interrupt Register

I2C_CLRGC                                       $34        Clear GEN_CALL Interrupt Register

I2C_ENBL                                        $36        Enable Register

I2C_STAT                                        $38        Status Register

I2C_TXFLR                                       $3A        Transmit FIFO Level Register

I2C_RXFLR                                       $3C        Receive FIFO Level Register

I2C_TXABRTSRC                                   $40        Transmit Abort Status Register

                         Table  4-31 Flash Module Registers Address Map

                                      (FM_BASE = $00 F400)

          Register Acronym      Address Offset             Register Description

FM_CLKDIV                             $0        Clock Divider Register

FM_CNFG                               $1        Configuration Register

                                      $2        Reserved

FM_SECHI                              $3        Security High Half Register

FM_SECLO                              $4        Security Low Half Register

                                      $5 - $9   Reserved

FM_PROT                               $10       Protection Register

                                $11 - $12       Reserved

FM_USTAT                              $13       User Status Register

FM_CMD                                $14       Command Register

                                $15 - $17       Reserved

FM_DATA                               $18       Data Buffer Register

                                      $19 - $A  Reserved

                                      56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                        55
                           Table 4-31 Flash Module Registers Address Map

                              (FM_BASE = $00 F400) (Continued)

        Register Acronym      Address Offset                            Register Description

       FM_IFROPT_1            $1B                 Information Option Register 1

                              $1C                 Reserved

       FM_TSTSIG              $1D                 Test Array Signature Register

Part 5  Interrupt Controller (ITCN)

5.1    Introduction

The Interrupt Controller (ITCN) module arbitrates between various interrupt requests (IRQs), to signals

the 56800E core when an interrupt of sufficient priority exists, and to what address to jump in order to

service this interrupt.

5.2    Features

The ITCN module design includes these distinctive features:

    •  Programmable priority levels for each IRQ

    •  Two programmable Fast Interrupts

    •  Notification to SIM module to restart clocks out of Wait and Stop modes

    •  Ability to drive initial address on the address bus after reset

For further information, see Table 4-2, Interrupt Vector Table Contents.

5.3    Functional Description

The Interrupt Controller is a slave on the IPBus. It contains registers that allow each of the 64 interrupt

sources to be set to one of four priority levels (excluding certain interrupts that are of fixed priority). Next,

all of the interrupt requests of a given level are priority encoded to determine the lowest numerical value

of the active interrupt requests for that level. Within a given priority level, number 0 is the highest priority

and number 63 is the lowest.

5.3.1   Normal Interrupt Handling

Once the INTC has determined that an interrupt is to be serviced and which interrupt has the highest

priority, an interrupt vector address is generated. Normal interrupt handling concatenates the Vector Base

Address (VBA) and the vector number to determine the vector address, generating an offset into the vector

table for each interrupt.

5.3.2   Interrupt Nesting

Interrupt exceptions may be nested to allow an IRQ of higher priority than the current exception to be

serviced. The 56800E core controls the masking of interrupt priority levels it will accept by setting the I0

                              56F8035/56F8025 Data Sheet, Rev. 6

56                                                                                            Freescale Semiconductor
                                                                          Functional  Description

and I1 bits in its status  register.

                                      56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                               57
                                Table      5-1   Interrupt Mask Bit     Definition

                    SR[9] (I1)      SR[8]  (I0)  Exceptions Permitted   Exceptions Masked

                      0                0         Priorities 0, 1, 2, 3         None

                      0                1         Priorities 1, 2, 3            Priority 0

                      1                0         Priorities 2, 3               Priorities 0, 1

                      1                1         Priority 3                    Priorities 0, 1, 2

The IPIC  bits  of  the ICTRL register     reflect the state of the priority level being presented         to  the  56800E

core.

                                Table      5-2 Interrupt Priority       Encoding

                      IPIC_VALUE[1:0]            Current Interrupt      Required Nested

                                                 Priority Level         Exception Priority

                                00               No interrupt or SWILP  Priorities 0, 1, 2, 3

                                01               Priority 0             Priorities 1, 2, 3

                                10               Priority 1                    Priorities 2, 3

                                11               Priority 2 or 3               Priority 3

5.3.3     Fast Interrupt Handling

Fast interrupts are described in the DSP56800E Reference Manual. The interrupt controller recognizes

Fast Interrupts before the core does.

A Fast Interrupt is defined (to the ITCN) by:

    1.  Setting the priority of the interrupt as level 2, with the appropriate field in the IPR registers

    2.  Setting the FIMn register to the appropriate vector number

    3.  Setting the FIVALn and FIVAHn registers with the address of the code for the Fast Interrupt

When an interrupt occurs, its vector number is compared with the FIM0 and FIM1 register values. If a

match occurs, and it is a level 2 interrupt, the ITCN handles it as a Fast Interrupt. The ITCN takes the vector

address from the appropriate FIVALn and FIVAHn registers, instead of generating an address that is an

offset from the VBA.

The core then fetches the instruction from the indicated vector address and if it is not a JSR, the core starts

its Fast Interrupt handling.

                                           56F8035/56F8025 Data Sheet, Rev. 6

58                                                                                                 Freescale Semiconductor
                                                                                                    Block Diagram

5.4  Block  Diagram

                                                        any0

            Priority                       Level 0

            Level

                                           64 -> 6   6

            2 -> 4                         Priority

     INT1                                  Encoder

            Decode

                                                                                               INT

                                                                                               VAB

                                                                     CONTROL                   IPIC

                                                        any3         IACK

                                           Level 3

            Priority                                                 SR[9:8]

            Level                          64 -> 6   6                     PIC_EN

                                           Priority

                                           Encoder

     INT64  2 -> 4

            Decode

                         Figure 5-1 Interrupt Controller Block Diagram

5.5  Operating Modes

The ITCN module design contains two major modes of operation:

•    Functional Mode

     The ITCN is in this mode by default.

•    Wait and Stop Modes

     During Wait and Stop modes, the system clocks and the 56800E core are turned off. The ITCN will signal

     a pending IRQ to the System Integration Module (SIM) to restart the clocks and service the IRQ. An IRQ

     can only wake up the core if the IRQ is enabled prior to entering the Wait or Stop mode.

5.6  Register Descriptions

A register address is the sum of a base address and an address offset. The base address is defined at the

system level and the address offset is defined at the module level.

                          56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                      59
                         Table 5-3 ITCN Register Summary

                                (ITCN_BASE = $00 F0E0)

    Register  Base  Address  +            Register Name                          Section Location

    Acronym

    IPR0            $0          Interrupt Priority Register 0                    5.6.1

    IPR1            $1          Interrupt Priority Register 1                    5.6.2

    IPR2            $2          Interrupt Priority Register 2                    5.6.3

    IPR3            $3          Interrupt Priority Register 3                    5.6.4

    IPR4            $4          Interrupt Priority Register 4                    5.6.5

    IPR5            $5          Interrupt Priority Register 5                    5.6.6

    IPR6            $6          Interrupt Priority Register 6                    5.6.7

    VBA             $7          Vector Base Address Register                     5.6.8

    FIM0            $8          Fast Interrupt Match 0 Register                  5.6.9

    FIVAL0          $9          Fast Interrupt 0 Vector Address Low Register     5.6.10

    FIVAH0          $A          Fast Interrupt 0 Vector Address High 0 Register  5.6.11

    FIM1            $B          Fast Interrupt Match 1 Register                  5.6.12

    FIVAL1          $C          Fast Interrupt 1 Vector Address Low Register     5.6.13

    FIVAH1          $D          Fast Interrupt 1 Vector Address High Register    5.6.14

    IRQP0           $E          IRQ Pending Register 0                           5.6.15

    IRQP1           $F          IRQ Pending Register 1                           5.6.16

    IRQP2           $10         IRQ Pending Register 2                           5.6.17

    IRQP3           $11         IRQ Pending Register 3                           5.6.18

                                Reserved

    ICTRL           $16         Interrupt Control Register                       5.6.19

                                Reserved

                             56F8035/56F8025 Data Sheet, Rev. 6

60                                                                               Freescale Semiconductor
                                                                                                              Register Descriptions

Add.    Register         15        14        13   12   11  10      9         8  7         6  5          4  3       2         1       0

Offset  Name

$0      IPR0      R      PLL IPL             LVI  IPL  0   0       RX_REG IPL   TX_REG IPL   TRBUF IPL     BKPT_U IPL        STPCNT IPL

                  W

$1      IPR1      R      GPIOD IPL           0    0    0   0       0         0  0         0  FM_CBE IPL    FM_CC IPL         FM_ERR IPL

                  W

$2      IPR2      R      QSCI0_XMIT          0    0    0   0       QSPI0_XMIT   QSPI0_RCV    GPIOA IPL     GPIOB IPL         GPIOC IPL

                  W           IPL                                       IPL          IPL

$3      IPR3      R      I2C_ERR IPL         0    0    0   0       0         0  0         0  QSCI0_RCV     QSCI0_RERR        QSCI0_TIDL

                  W                                                                                IPL        IPL               IPL

$4      IPR4      R      TMRA_3 IPL    TMRA_2 IPL      TMRA_1 IPL  TMRA_0 IPL   I2C_STAT     I2C_TX IPL    I2C_RX IPL        I2C_GEN IPL

                  W                                                                  IPL

$5      IPR5      R      PIT1 IPL            PIT0 IPL  COMPB IPL   COMPA IPL    TMRB_3 IPL   TMRB_2 IPL    TMRB_1 IPL        TMRB_0 IPL

                  W

$6      IPR6             0         0         0    0    PWM_F IPL   PWM_RL IPL   ADC_ZC IPL   ADCB_CC       ADCA_CC IPL       PIT2 IPL

                                                                                                   IPL

$7      VBA       R      0         0                                         VECTOR_BASE_ADDRESS

                  W

$8      FIM0      R      0         0         0    0    0   0       0         0  0         0                FAST INTERRUPT 0

                  W

$9      FIVAL0    R                                        FAST INTERRUPT 0 VECTOR ADDRESS LOW

                  W

$A      FIVAH0    R      0         0         0    0    0   0       0         0  0         0  0             FAST INTERRUPT 0 VECTOR

                  W                                                                                        ADDRESS HIGH

$B      FIM1      R      0         0         0    0    0   0       0         0  0         0                FAST INTERRUPT 1

                  W

$C      FIVAL1    R                                        FAST INTERRUPT 1 VECTOR ADDRESS LOW

                  W

$D      FIVAH1    R      0         0         0    0    0   0       0         0  0         0  0             FAST INTERRUPT 1 VECTOR

                  W                                                                                        ADDRESS HIGH

$E      IRQP0     R                                                   PENDING[16:2]                                                  1

                  W

$F      IRQP1     R                                                     PENDING[32:17]

                  W

$10     IRQP2     R                                                     PENDING[48:33]

                  W

                  R                                                     PENDING[63:49]

$11     IRQP3     W

        Reserved

$16     ICTRL     R      INT           IPIC                        VAB                       INT_       1  1       1         0       0

                  W                                                                          DIS

        Reserved

                              = Reserved

                                      Figure 5-2       ITCN Register Map Summary

                                                  56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                                 61
5.6.1    Interrupt Priority Register 0 (IPR0)

       Base + $0  15   14   13       12    11  10       9      8    7          6  5  4       3  2        1  0

         Read                              0   0

         Write    PLL  IPL     LVI IPL                  RX_REG IPL  TX_REG IPL    TRBUF IPL  BKPT_U IPL  STPCNT IPL

       RESET      0    0    0           0  0   0        0      0    0          0  0  0       0  0        0  0

                            Figure 5-3     Interrupt    Priority Register 0       (IPR0)

5.6.1.1         PLL Loss of Reference or Change in Lock Status Interrupt Priority Level

                (PLL IPL)—Bits 15–14

This field is used to set the interrupt priority levels for the PLL Loss of Reference or Change in Lock Status

IRQ. This IRQ is limited to priorities 1 through 3. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 1

    •  10 = IRQ is priority level 2

    •  11 = IRQ is priority level 3

5.6.1.2         Low Voltage Detector Interrupt Priority Level (LVI IPL)—Bits 13–12

This field is used to set the interrupt priority levels for the Low Voltage Detector IRQ. This IRQ is limited

to priorities 1 through 3 and is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 1

    •  10 = IRQ is priority level 2

    •  11 = IRQ is priority level 3

5.6.1.3         Reserved—Bits 11–10

This bit field is reserved. Each bit must be set to 0.

5.6.1.4         EOnCE Receive Register Full Interrupt Priority Level

                (RX_REG IPL)— Bits 9–8

This field is used to set the interrupt priority level for the EOnCE Receive Register Full IRQ. This IRQ is

limited to priorities 1 through 3. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 1

    •  10 = IRQ is priority level 2

    •  11 = IRQ is priority level 3

                                           56F8035/56F8025 Data Sheet, Rev. 6

62                                                                                           Freescale Semiconductor
                                                                     Register Descriptions

5.6.1.5  EOnCE Transmit Register Empty Interrupt Priority Level

         (TX_REG IPL)— Bits 7–6

This field is used to set the interrupt priority level for the EOnCE Transmit Register Empty IRQ. This IRQ

is limited to priorities 1 through 3. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 1

•  10 = IRQ is priority level 2

•  11 = IRQ is priority level 3

5.6.1.6  EOnCE Trace Buffer Interrupt Priority Level

         (TRBUF IPL)— Bits 5–4

This field is used to set the interrupt priority level for the EOnCE Trace Buffer IRQ. This IRQ is limited

to priorities 1 through 3. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 1

•  10 = IRQ is priority level 2

•  11 = IRQ is priority level 3

5.6.1.7  EOnCE Breakpoint Unit Interrupt Priority Level

         (BKPT_U IPL)— Bits 3–2

This field is used to set the interrupt priority level for the EOnCE Breakpoint Unit IRQ. This IRQ is limited

to priorities 1 through 3. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 1

•  10 = IRQ is priority level 2

•  11 = IRQ is priority level 3

5.6.1.8  EOnCE Step Counter Interrupt Priority Level

         (STPCNT IPL)— Bits 1–0

This field is used to set the interrupt priority level for the EOnCE Step Counter IRQ. This IRQ is limited

to priorities 1 through 3. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 1

•  10 = IRQ is priority level 2

•  11 = IRQ is priority level 3

                                 56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                        63
5.6.2    Interrupt Priority Register 1 (IPR1)

       Base + $1  15  14     13        12  11  10       9      8  7            6  5  4        3  2       1  0

         Read                0         0   0   0        0      0  0            0

         Write    GPIOD IPL                                                       FM_CBE IPL  FM_CC IPL  FM_ERR IPL

       RESET      0   0      0         0   0   0        0      0  0            0  0  0        0  0       0  0

                             Figure 5-4 Interrupt Priority Register 1 (IPR1)

5.6.2.1         GPIOD Interrupt Priority Level (GPIOD IPL)—Bits 15–14

This field is used to set the interrupt priority level for the GPIOD IRQ. This IRQ is limited to priorities 0

through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.2.2         Reserved—Bits 13–6

This bit field is reserved. Each bit must be set to 0.

5.6.2.3         FM Command, Data, Address Buffers Empty Interrupt Priority Level

                (FM_CBE IPL)—Bits 5–4

This field is used to set the interrupt priority level for the FM Command, Data Address Buffers Empty

IRQ. This IRQ is limited to priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.2.4         FM Command Complete Interrupt Priority Level (FM_CC IPL)—Bits 3–2

This field is used to set the interrupt priority level for the FM Command Complete IRQ. This IRQ is

limited to priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

                                           56F8035/56F8025 Data Sheet, Rev. 6

64                                                                                            Freescale Semiconductor
                                                                                                           Register Descriptions

5.6.2.5         FM Error Interrupt Priority Level (FM_ERR IPL)—Bits 1–0

This field is used to set the interrupt priority level for the FM Error IRQ. This IRQ is limited to priorities

0 through 2. It is disabled by default.

•      00 = IRQ disabled (default)

•      01 = IRQ is priority level 0

•      10 = IRQ is priority level 1

•      11 = IRQ is priority level 2

5.6.3    Interrupt Priority Register 2 (IPR2)

       Base + $2  15          14  13      12   11  10     9       8   7       6      5  4       3  2       1  0

         Read     QSCI0_XMIT      0       0    0   0      QSPI0_XMIT  QSPI0_RCV

         Write           IPL                                 IPL         IPL         GPIOA IPL  GPIOB IPL  GPIOC IPL

       RESET      0           0   0       0    0   0      0       0   0       0      0  0       0  0       0  0

                                  Figure  5-5  Interrupt  Priority    Register    2  (IPR2)

5.6.3.1         QSCI 0 Transmitter Empty Interrupt Priority Level (QSCI0_XMIT IPL)—

                Bits 15–14

This field is used to set the interrupt priority level for the QSCI0 Transmitter Empty IRQ. This IRQ                  is

limited to priorities 0 through 2. It is disabled by default.

•      00 = IRQ disabled (default)

•      01 = IRQ is priority level 0

•      10 = IRQ is priority level 1

•      11 = IRQ is priority level 2

5.6.3.2         Reserved—Bits 13–10

This bit field is reserved. Each bit must be set to 0.

5.6.3.3         QSPI 0 Transmitter Empty Interrupt Priority Level (QSPI0_XMIT IPL)—

                Bits 9–8

This field is used to set the interrupt priority level for the QSPI0 Transmitter Empty IRQ. This IRQ is

limited to priorities 0 through 2. It is disabled by default.

•      00 = IRQ disabled (default)

•      01 = IRQ is priority level 0

•      10 = IRQ is priority level 1

•      11 = IRQ is priority level 2

                                              56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                               65
5.6.3.4         QSPI 0 Receiver Full Interrupt Priority Level (QSPI0_RCV IPL)—Bits 7–6

This field is used to set the interrupt priority level for the QSPI0 Receiver Full IRQ. This IRQ is limited

to priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.3.5         GPIOA Interrupt Priority Level (GPIOA IPL)—Bits 5–4

This field is used to set the interrupt priority level for the GPIOA IRQ. This IRQ is limited to priorities 0

through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.3.6         GPIOB Interrupt Priority Level (GPIOB IPL)—Bits 3–2

This field is used to set the interrupt priority level for the GPIOB IRQ. This IRQ is limited to priorities 0

through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.3.7         GPIOC Interrupt Priority Level (GPIOC IPL)—Bits 1–0

This field is used to set the interrupt priority level for the GPIOC IRQ. This IRQ is limited to priorities 0

through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.4    Interrupt Priority Register 3 (IPR3)

       Base + $3  15  14       13      12  11  10      9  8  7  6             5       4  3       2   1       0

         Read                  0       0   0   0       0  0  0  0             QSCI0_RCV  QSCI0_RERR  QSCI0_TIDL

         Write    I2C_ERR IPL                                                    IPL        IPL         IPL

         RESET    0   0        0       0   0   0       0  0  0  0             0       0  0       0   0       0

                      Figure 5-6 Interrupt Priority Register 3 (IPR3)

                                          56F8035/56F8025 Data Sheet, Rev. 6

66                                                                                          Freescale Semiconductor
                                                                             Register Descriptions

5.6.4.1  I2C Error Interrupt Priority Level (I2C_ERR IPL)—Bits 15–14

This field is used to set the interrupt priority level for the I2C Error IRQ. This IRQ is limited to priorities

0 through 2. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 0

•  10 = IRQ is priority level 1

•  11 = IRQ is priority level 2

5.6.4.2  Reserved—Bits 13–6

This bit field is reserved. Each bit must be set to 0.

5.6.4.3  QSCI 0 Receiver Full Interrupt Priority Level (QSCI0_RCV IPL)—Bits 5–4

This field is used to set the interrupt priority level for the QSCI0 Receiver Full IRQ. This IRQ is limited

to priorities 0 through 2. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 0

•  10 = IRQ is priority level 1

•  11 = IRQ is priority level 2

5.6.4.4  QSCI 0 Receiver Error Interrupt Priority Level (QSCI0_RERR IPL)—

         Bits 3–2

This field is used to set the interrupt priority level for the QSCI0 Receiver Error IRQ. This IRQ is limited

to priorities 0 through 2. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 0

•  10 = IRQ is priority level 1

•  11 = IRQ is priority level 2

5.6.4.5  QSCI 0 Transmitter Idle Interrupt Priority Level (QSCI0_TIDL IPL)—

         Bits 1–0

This field is used to set the interrupt priority level for the QSCI0 Transmitter Idle IRQ. This IRQ is limited

to priorities 0 through 2. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 0

•  10 = IRQ is priority level 1

•  11 = IRQ is priority level 2

                                         56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                          67
5.6.5    Interrupt Priority Register 4                  (IPR4)

       Base + $4  15  14      13     12   11        10  9  8        7       6     5  4        3  2        1  0

         Read     TMRA_3 IPL  TMRA_2 IPL  TMRA_1 IPL    TMRA_0 IPL  I2C_STAT IPL  I2C_TX IPL  I2C_RX IPL  I2C_GEN IPL

         Write

       RESET      0   0       0      0    0         0   0  0        0       0     0  0        0  0        0  0

                            Figure 5-7 Interrupt        Priority Register 4       (IPR4)

5.6.5.1         Timer A, Channel 3 Interrupt            Priority Level (TMRA_3 IPL)—

                Bits 15–14

This field is used to set the interrupt priority level  for the Timer A, Channel 3 IRQ. This IRQ is limited            to

priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.5.2         Timer A, Channel 2 Interrupt            Priority Level (TMRA_2 IPL)—

                Bits 13–12

This field is used to set the interrupt priority level  for the Timer A, Channel 2 IRQ. This IRQ is limited            to

priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.5.3         Timer A, Channel 1 Interrupt            Priority Level (TMRA_1 IPL)—

                Bits 11–10

This field is used to set the interrupt priority level  for the Timer A, Channel 1 IRQ. This IRQ is limited            to

priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

                                        56F8035/56F8025 Data Sheet, Rev. 6

68                                                                                            Freescale Semiconductor
                                                                             Register Descriptions

5.6.5.4  Timer A, Channel 0 Interrupt Priority Level (TMRA_0 IPL)—

         Bits 9–8

This field is used to set the interrupt priority level for the Timer A, Channel 0 IRQ. This IRQ is limited to

priorities 0 through 2. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 0

•  10 = IRQ is priority level 1

•  11 = IRQ is priority level 2

5.6.5.5  I2C Status Interrupt Priority Level (I2C_STAT IPL)—Bits 7–6

This field is used to set the interrupt priority level for the I2C Status IRQ. This IRQ is limited to priorities

0 through 2. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 0

•  10 = IRQ is priority level 1

•  11 = IRQ is priority level 2

5.6.5.6  I2C Transmit Interrupt Priority Level (I2C_TX IPL)—Bits 5–4

This field is used to set the interrupt priority level for the I2C Transmit IRQ. This IRQ is limited to

priorities 0 through 2. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 0

•  10 = IRQ is priority level 1

•  11 = IRQ is priority level 2

5.6.5.7  I2C Receive Interrupt Priority Level (I2C_RX IPL)— Bits 3–2

This field is used to set the interrupt priority level for the I2C Receiver IRQ. This IRQ is limited to

priorities 0 through 2. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 0

•  10 = IRQ is priority level 1

•  11 = IRQ is priority level 2

5.6.5.8  I2C General Call Interrupt Priority Level (I2C_GEN IPL)—Bits 1–0

This field is used to set the interrupt priority level for the I2C General Call IRQ. This IRQ is limited to

priorities 0 through 2. It is disabled by default.

•  00 = IRQ disabled (default)

•  01 = IRQ is priority level 0

                                         56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                           69
    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.6    Interrupt Priority Register 5 (IPR5)

       Base + $5  15  14    13       12  11         10  9         8  7      6  5  4  3  2  1  0

         Read                                                        0      0  0  0  0  0  0  0

         Write    PIT1 IPL  PIT0 IPL     COMPB IPL      COMPA IPL

       RESET      0   0     0        0   0          0   0         0  0      0  0  0  0  0  0  0

                            Figure 5-8 Interrupt Priority Register 5 (IPR6)

5.6.6.1         Programmable Interval Timer 1 Interrupt Priority Level (PIT1 IPL)—

                Bits 15–14

This field is used to set the interrupt priority level for the Programmable Interval Timer 1 IRQ. This IRQ

is limited to priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.6.2         Programmable Interval Timer 0 Interrupt Priority Level (PIT0 IPL)—

                Bits 13–12

This field is used to set the interrupt priority level for the Programmable Interval Timer 0 IRQ. This IRQ

is limited to priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.6.3         Comparator B Interrupt Priority Level (COMPB IPL)—

                Bits 11–10

This field is used to set the interrupt priority level for the Comparator B IRQ. This IRQ is limited to

priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

                                        56F8035/56F8025 Data Sheet, Rev. 6

70                                                                                   Freescale Semiconductor
                                                                                                      Register Descriptions

5.6.6.4         Comparator A Interrupt Priority Level (COMPA IPL)—

                Bits 9–8

This field is used to set the interrupt priority level for the Comparator IRQ. This IRQ is limited to priorities

0 through 2. It is disabled by default.

•      00 = IRQ disabled (default)

•      01 = IRQ is priority level 0

•      10 = IRQ is priority level 1

•      11 = IRQ is priority level 2

5.6.6.5         Reserved—Bits 7–0

This bit field is reserved. Each bit must be set to 0.

5.6.7    Interrupt Priority Register 6 (IPR6)

       Base + $6  15      14  13     12     11  10      9  8        7           6  5       4  3       2  1  0

         Read     0       0   0          0                                         ADCB_CC    ADCA_CC

         Write                              PWM_F IPL   PWM_RL IPL  ADC_ZC IPL        IPL        IPL     PIT2 IPL

       RESET      0       0   0          0  0   0       0  0        0           0  0       0  0       0  0  0

                              Figure 5-9 Interrupt Priority Register 6 (IPR6)

5.6.7.1         Reserved—Bits 15–12

This bit field is reserved. Each bit must be set to 0.

5.6.7.2         PWM Fault Interrupt Priority Level (PWM_F IPL)—Bits 11–10

This field is used to set the interrupt priority level for the PWM Fault Interrupt IRQ. This IRQ is limited

to priorities 0 through 2. It is disabled by default.

•      00 = IRQ disabled (default)

•      01 = IRQ is priority level 0

•      10 = IRQ is priority level 1

•      11 = IRQ is priority level 2

5.6.7.3         Reload PWM Interrupt Priority Level (PWM_RL IPL)—Bits 9–8

This field is used to set the interrupt priority level for the Reload PWM Interrupt IRQ. This IRQ is limited

to priorities 0 through 2. It is disabled by default.

•      00 = IRQ disabled (default)

•      01 = IRQ is priority level 0

•      10 = IRQ is priority level 1

•      11 = IRQ is priority level 2

                                            56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                            71
5.6.7.4  ADC Zero Crossing Interrupt Priority Level (ADC_ZC IPL)—Bits 7–6

This field is used to set the interrupt priority level for the ADC Zero Crossing IRQ. This IRQ is limited to

priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.7.5  ADC B Conversion Complete Interrupt Priority Level

         (ADCB_CC IPL)—Bits 5–4

This field is used to set the interrupt priority level for the ADC B Conversion Complete IRQ. This IRQ is

limited to priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.7.6  ADC A Conversion Complete Interrupt Priority Level

         (ADCA_CC IPL)—Bits 3–2

This field is used to set the interrupt priority level for the ADC A Conversion Complete IRQ. This IRQ is

limited to priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

5.6.7.7  Programmable Interval Timer 2 Interrupt Priority Level

         (PIT2 IPL)—Bits 1–0

This field is used to set the interrupt priority level for the Programmable Interval Timer 2 IRQ. This IRQ

is limited to priorities 0 through 2. It is disabled by default.

    •  00 = IRQ disabled (default)

    •  01 = IRQ is priority level 0

    •  10 = IRQ is priority level 1

    •  11 = IRQ is priority level 2

                                     56F8035/56F8025 Data Sheet, Rev. 6

72                                                                       Freescale Semiconductor
                                                                                                              Register Descriptions

5.6.8    Vector Base Address Register (VBA)

       Base + $7   15      14  13         12  11  10    9  8  7                   6  5  4               3  2              1  0

         Read      0       0

         Write                                             VECTOR_BASE_ADDRESS

       RESET1      0       0   0          0   0   0     0  0  1                   0  0  0               0  0              0  0

1.  The 56F8035    resets  to a value of  0 x 0000. This corresponds to reset addresses of 0 x 000000.

    The 56F8025    resets  to a value of  0 x 0080. This corresponds to reset addresses of 0 x 004000.

                           Figure         5-10 Vector Base Address Register (VBA)

5.6.8.1         Reserved—Bits 15–14

This bit field is reserved. Each bit must be set to 0.

5.6.8.2         Vector Address Bus (VAB) Bits 13–0

The value in this register is used as the upper 14 bits of the interrupt vector VAB[20:0]. The lower 7 bits

are determined based on the highest priority interrupt and are then appended onto VBA before presenting

the full VAB to the Core.

5.6.9    Fast Interrupt Match 0 Register (FIM0)

       Base + $8   15      14  13         12  11  10    9  8  7  6                   5  4               3  2              1  0

         Read      0       0   0          0   0   0     0  0  0  0

         Write                                                                                          FAST INTERRUPT 0

       RESET       0       0   0          0   0   0     0  0  0  0                   0  0               0  0              0  0

                           Figure 5-11 Fast Interrupt Match 0 Register (FIM0)

5.6.9.1         Reserved—Bits 15–6

This bit field is reserved. Each bit must be set to 0.

5.6.9.2         Fast Interrupt 0 Vector Number (FAST INTERRUPT 0)—Bits 5–0

These values determine which IRQ will be Fast Interrupt 0. Fast Interrupts vector directly to a service

routine based on values in the Fast Interrupt Vector Address registers without having to go to a jump table

first. IRQs used as Fast Interrupts must be set to priority level 2. Unexpected results will occur if a Fast

Interrupt vector is set to any other priority. A Fast Interrupt automatically becomes the highest-priority

level 2 interrupt regardless of its location in the interrupt table prior to being declared as Fast Interrupt.

Fast Interrupt 0 has priority over Fast Interrupt 1. To determine the vector number of each IRQ, refer to

the vector table.

                                              56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                         73
5.6.10    Fast Interrupt 0 Vector Address Low Register (FIVAL0)

    Base + $9  15  14  13  12      11  10               9  8  7  6  5       4         3  2              1      0

        Read                           FAST INTERRUPT 0 VECTOR ADDRESS LOW

        Write

    RESET      0   0   0   0       0   0                0  0  0  0  0       0         0  0              0      0

               Figure 5-12 Fast Interrupt 0 Vector Address Low Register (FIVAL0)

5.6.10.1       Fast Interrupt 0 Vector Address Low (FIVAL0)—Bits 15–0

The lower 16 bits of the vector address used for Fast Interrupt 0. This register is combined with FIVAH0

to form the 21-bit vector address for Fast Interrupt 0 defined in the FIM0 register.

5.6.11    Fast Interrupt 0 Vector Address High Register (FIVAH0)

    Base + $A  15  14  13  12      11  10               9  8  7  6  5       4         3  2              1      0

        Read   0   0   0   0       0   0                0  0  0  0  0                 FAST INTERRUPT 0 VECTOR

        Write                                                                         ADDRESS HIGH

    RESET      0   0   0   0       0   0                0  0  0  0  0       0         0  0              0      0

               Figure 5-13 Fast Interrupt 0 Vector Address High Register (FIVAH0)

5.6.11.1       Reserved—Bits 15–5

This bit field is reserved. Each bit must be set to 0.

5.6.11.2       Fast Interrupt 0 Vector Address High (FIVAH0)—Bits 4–0

The upper five bits of the vector address used for Fast Interrupt 0. This register is combined with FIVAL0

to form the 21-bit vector address for Fast Interrupt 0 defined in the FIM0 register.

5.6.12    Fast Interrupt 1 Match Register (FIM1)

    Base + $B  15  14  13  12      11  10               9  8  7  6  5       4         3  2              1      0

        Read   0   0   0   0       0   0                0  0  0  0

        Write                                                                         FAST INTERRUPT 1

    RESET      0   0   0   0       0   0                0  0  0  0  0       0         0  0              0      0

                   Figure 5-14 Fast Interrupt 1 Match Register (FIM1)

5.6.12.1       Reserved—Bits 15–6

This bit field is reserved. Each bit must be set to 0.

5.6.12.2       Fast Interrupt 1 Vector Number (FAST INTERRUPT 1)—Bits 5–0

These values determine which IRQ will be Fast Interrupt 1. Fast Interrupts vector directly to a service

routine based on values in the Fast Interrupt Vector Address registers without having to go to a jump table

first. IRQs used as Fast Interrupts must be set to priority level 2. Unexpected results will occur if a Fast

                               56F8035/56F8025 Data Sheet, Rev. 6

74                                                                                       Freescale Semiconductor
                                                                                            Register Descriptions

Interrupt vector is set to any other priority. A Fast Interrupt automatically becomes the highest priority

level 2 interrupt, regardless of its location in the interrupt table prior to being declared as Fast Interrupt.

Fast Interrupt 0 has priority over Fast Interrupt 1. To determine the vector number of each IRQ, refer to

the vector table.

5.6.13    Fast Interrupt 1 Vector Address Low Register (FIVAL1)

Base + $C          15    14  13  12  11  10             9  8           7  6  5  4     3  2  1                  0

        Read                             FAST INTERRUPT 1 VECTOR ADDRESS LOW

        Write

RESET              0     0   0   0   0   0              0  0           0  0  0  0     0  0  0                  0

               Figure 5-15 Fast Interrupt 1 Vector Address Low Register (FIVAL1)

5.6.13.1       Fast Interrupt 1 Vector Address Low (FIVAL1)—Bits 15–0

The lower 16 bits of the vector address used for Fast Interrupt 1. This register is combined with FIVAH1

to form the 21-bit vector address for Fast Interrupt 1 defined in the FIM1 register.

5.6.14    Fast Interrupt 1 Vector Address High (FIVAH1)

Base + $D          15    14  13  12  11  10             9  8           7  6  5  4     3  2  1                  0

        Read       0     0   0   0   0   0              0  0           0  0  0        FAST INTERRUPT 1 VECTOR

        Write                                                                         ADDRESS HIGH

RESET              0     0   0   0   0   0              0  0           0  0  0  0     0  0  0                  0

               Figure 5-16 Fast Interrupt 1 Vector Address High Register (FIVAH1)

5.6.14.1       Reserved—Bits 15–5

This bit field is reserved. Each bit must be set to 0.

5.6.14.2       Fast Interrupt 1 Vector Address High (FIVAH1)—Bits 4–0

The upper five bits of the vector address used for Fast Interrupt 1. This register is combined with FIVAL1

to form the 21-bit vector address for Fast Interrupt 1 defined in the FIM1 register.

5.6.15    IRQ Pending Register 0 (IRQP0)

Base + $E          15    14  13  12  11  10             9  8           7  6  5  4     3  2  1                  0

        Read                                            PENDING[16:2]                                          1

        Write

RESET              1     1   1   1   1   1              1  1           1  1  1  1     1  1  1                  1

                             Figure 5-17 IRQ Pending Register 0              (IRQP0)

                                     56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                           75
5.6.15.1       IRQ Pending (PENDING)—Bits 16–2

These register bit values represent the pending IRQs for interrupt vector numbers 2 through 16. Ascending

IRQ numbers correspond to ascending bit locations.

    •  0 = IRQ pending for this vector number

    •  1 = No IRQ pending for this vector number

5.6.15.2       Reserved—Bit 0

This bit field is reserved. It must be set to 1.

5.6.16    IRQ Pending Register 1 (IRQP1)

       Base + $F   15  14  13  12  11             10  9  8    7          6  5  4     3        2      1  0

        Read                                             PENDING[32:17]

        Write

       RESET       1   1   1   1   1              1   1  1    1          1  1  1     1        1      1  1

                           Figure 5-18 IRQ Pending Register 1               (IRQP1)

5.6.16.1       IRQ Pending (PENDING)—Bits 32–17

These register bit values represent the pending IRQs for interrupt          vector   numbers     17  through  32.

Ascending IRQ numbers correspond to ascending bit locations.

    •  0 = IRQ pending for this vector number

    •  1 = No IRQ pending for this vector number

5.6.17    IRQ Pending Register 2 (IRQP2)

       Base + $10  15  14  13  12  11             10  9  8    7          6  5  4     3        2      1  0

        Read                                             PENDING[48:33]

        Write

       RESET       1   1   1   1   1              1   1  1    1          1  1  1     1        1      1  1

                           Figure 5-19 IRQ Pending Register 2               (IRQP2)

5.6.17.1       IRQ Pending (PENDING)—Bits 48–33

These register bit values represent the pending IRQs for interrupt          vector   numbers     33  through  48.

Ascending IRQ numbers correspond to ascending bit locations.

    •  0 = IRQ pending for this vector number

    •  1 = No IRQ pending for this vector number

                                   56F8035/56F8025 Data Sheet, Rev. 6

76                                                                                      Freescale Semiconductor
                                                                                                         Register Descriptions

5.6.18    IRQ Pending Register 3 (IRQP3)

       Base + $11   15   14        13  12  11     10          9  8          7    6  5     4  3        2      1    0

          Read                                                   PENDING[63:49]

          Write

          RESET     1    1         1   1   1         1        1  1          1    1  1     1  1        1      1    1

                             Figure 5-20 IRQ Pending Register 3                     (IRQP3)

5.6.18.1         IRQ Pending (PENDING)—Bits 63–49

These register bit values represent the pending IRQs for interrupt                  vector   numbers     49  through  63.

Ascending IRQ numbers correspond to ascending bit locations.

•         0 = IRQ pending for this vector number

•         1 = No IRQ pending for this vector number

5.6.19    Interrupt Control Register (ICTRL)

       $Base + $16  15   14        13  12  11     10          9  8          7    6  5     4  3        2      1    0

          Read      INT      IPIC                       VAB                         INT_  1  1        1      0    0

          Write                                                                     DIS

          RESET     0    0         0   0   0         0        0  0          0    0  0     1  1        1      0    0

                         Figure 5-21 Interrupt Control Register (ICTRL)

5.6.19.1         Interrupt (INT)—Bit 15

This read-only bit reflects the state of the interrupt to the 56800E core.

•         0 = No interrupt is being sent to the 56800E core

•         1 = An interrupt is being sent to the 56800E core

5.6.19.2         Interrupt Priority Level (IPIC)—Bits 14–13

These read-only bits reflect the state of the new interrupt priority level bits being presented to the 56800E

core. These bits indicate the priority level needed for a new IRQ to interrupt the current interrupt being

sent to the 56800E core. This field is only updated when the 56800E core jumps to a new interrupt service

routine.

Note:     Nested interrupts may cause this field to be updated before the original interrupt service routine can

          read it.

•         00 = Required nested exception priority levels are 0, 1, 2, or 3

•         01 = Required nested exception priority levels are 1, 2, or 3

•         10 = Required nested exception priority levels are 2 or 3

•         11 = Required nested exception priority level is 3

                                           56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                               77
                                    Table  5-4 Interrupt Priority    Encoding

                      IPIC_VALUE[1:0]           Current Interrupt    Required Nested

                                                  Priority Level     Exception Priority

                      00                      No interrupt or SWILP  Priorities 0, 1, 2, 3

                      01                          Priority 0         Priorities 1, 2, 3

                      10                          Priority 1               Priorities 2, 3

                      11                          Priority 2 or 3          Priority 3

5.6.19.3  Vector Number - Vector Address Bus (VAB)—Bits 12–6

This read-only field shows bits [7:1] of the Vector Address Bus used at the time the last IRQ was taken.

In the case of a Fast Interrupt, it shows the lower address bits of the jump address. This field is only updated

when the 56800E core jumps to a new interrupt service routine.

Note:     Nested interrupts may cause this field to be updated before the original interrupt service routine can

          read it.

5.6.19.4  Interrupt Disable (INT_DIS)—Bit 5

This bit allows all interrupts to be disabled.

    •  0 = Normal operation (default)

    •  1 = All interrupts disabled

5.6.19.5  Reserved—Bits 4-2

This bit field is reserved. Each bit must be set to 1.

5.6.19.6  Reserved—Bits 1–0

This bit field is reserved. Each bit must be set to 0.

5.7    Resets

5.7.1     General

                                           Table  5-5   Reset Summary

          Reset                     Priority            Source             Characteristics

          Core Reset                                    RST                Core reset from the SIM

                                       56F8035/56F8025 Data Sheet, Rev. 6

78                                                                                          Freescale Semiconductor
                                                                                                         Introduction

5.7.2    Description of Reset Operation

5.7.2.1  Reset Handshake Timing

The ITCN provides the 56800E core with a reset vector address on the VAB pins whenever RESET is

asserted from the SIM. The reset vector will be presented until the second rising clock edge after RESET

is released. The general timing is shown in Figure 5-22.

         RES

         CLK

         VAB                                 RESET_VECTOR_ADR

         PAB                                                                             READ_ADR

                                    Figure 5-22 Reset Interface

5.7.3    ITCN After Reset

After reset, all of the ITCN registers are in their default   states.  This  means  all  interrupts are  disabled,

except the core IRQs with fixed priorities:

•      Illegal Instruction

•      SW Interrupt 3

•      HW Stack Overflow

•      Misaligned Long Word Access

•      SW Interrupt 2

•      SW Interrupt 1

•      SW Interrupt 0

•      SW Interrupt LP

These interrupts are enabled at their fixed priority levels.

Part 6   System Integration Module (SIM)

6.1    Introduction

The SIM module is a system catchall for the glue logic that ties together the system-on-chip. It controls

distribution of resets and clocks and provides a number of control features. The System Integration

Module’s functions are discussed in more detail in the following sections.

                                    56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                    79
6.2    Features

The SIM has the following features:

    •  Chip reset sequencing

    •  Core and peripheral clock control and distribution

    •  Stop/Wait mode control

    •  System status control

    •  Registers containing the JTAG ID of the chip

    •  Controls for programmable peripheral and GPIO connections

    •  Peripheral clocks for TMR and PWM with a high-speed (3X) option

    •  Power-saving clock gating for peripherals

    •  Three power modes (Run, Wait, Stop) to control power utilization

       —  Stop mode shuts down the 56800E core, system clock, and peripheral clock

       —  Wait mode shuts down the 56800E core and unnecessary system clock operation

       —  Run mode supports full device operation

    •  Controls the enable/disable functions of the 56800E core WAIT and STOP instructions with write protection

       capability

    •  Controls the enable/disable functions of Large Regulator Standby mode with write protection capability

    •  Permits selected peripherals to run in Stop mode to generate Stop recovery interrupts

    •  Controls for programmable peripheral and GPIO connections

    •  Software chip reset

    •  I/O short address base location control

    •  Peripheral protection control to provide runaway code protection for safety-critical applications

    •  Controls output of internal clock sources to CLKO pin

    •  Four general-purpose software control registers are reset only at power-on

    •  Peripherals Stop mode clocking control

                                     56F8035/56F8025 Data Sheet, Rev. 6

80                                                                                            Freescale Semiconductor
                                                                                                    Register Descriptions

6.3    Register Descriptions

A write to an address without an associated   register       is  an  NOP.   A  read  from  an    address without an

associated register returns unknown data.

                         Table 6-1  SIM Registers (SIM_BASE = $00 F100)

      Register  Base Address +                               Register Name                          Section

     Acronym                                                                                        Location

CTRL                     $0         Control Register                                                6.3.1

RSTAT                    $1         Reset Status Register                                           6.3.2

SWC0                     $2         Software Control Register 0                                     6.3.3

SWC1                     $3         Software Control Register 1                                     6.3.3

SWC2                     $4         Software Control Register 2                                     6.3.3

SWC3                     $5         Software Control Register 3                                     6.3.3

MSHID                    $6         Most Significant Half of JTAG ID                                6.3.4

LSHID                    $7         Least Significant Half of JTAG ID                               6.3.5

PWR                      $8         Power Control Register                                          6.3.6

                                    Reserved

CLKOUT                   $A         CLKO Select Register                                            6.3.7

PCR                      $B         Peripheral Clock Rate Register                                  6.3.8

PCE0                     $C         Peripheral Clock Enable Register 0                              6.3.9

PCE1                     $D         Peripheral Clock Enable Register 0                              6.3.10

SD0                      $E         Stop Disable Register 0                                         6.3.11

SD1                      $F         Stop Disable Register 1                                         6.3.12

IOSAHI                   $10        I/O Short Address Location High Register                        6.3.13

IOSALO                   $11        I/O Short Address Location Low Register                         6.3.14

PROT                     $12        Protection Register                                             6.3.15

GPSA0                    $13        GPIO Peripheral Select Register 0 for GPIOA                     6.3.16

GPSA1                    $14        GPIO Peripheral Select Register 1 for GPIOA                     6.3.17

GPSB0                    $15        GPIO Peripheral Select Register 0 for GPIOB                     6.3.18

GPSB1                    $16        GPIO Peripheral Select Register 1 for GPIOB                     6.3.19

GPSCD                    $17        GPIO Peripheral Select Register for GPIOC and GPIOD             6.3.20

IPS0                     $18        Internal Peripheral Source Select Register 0 for PWM            6.3.21

IPS1                     $19        Internal Peripheral Source Select Register 1 for DACs           6.3.22

IPS2                     $1A        Internal Peripheral Source Select Register 2 for Quad Timer  A  6.3.23

                                    Reserved

                                    56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                       81
    Add.    Address

    Offset  Acronym        15     14     13       12     11      10    9         8        7        6     5         4    3        2  1            0

    $0      SIM_        R  0      0      0        0      0       0     0         0        0        0     ONCE  SW       STOP_          WAIT_

            CTRL        W                                                                                EBL0  RST      DISABLE     DISABLE

            SIM_        R  0      0      0        0      0       0     0         0        0        SWR   COP_  COP_   EXTR   POR    0            0

    $1      RSTAT                                                                                        TOR   LOR

                        W

    $2      SIM_SWC0    R                                              Software  Control  Data  0

                        W

    $3      SIM_SWC1    R                                              Software  Control  Data  1

                        W

    $4      SIM_SWC2    R                                              Software  Control  Data  2

                        W

    $5      SIM_SWC3    R                                              Software  Control  Data  3

                        W

    $6      SIM_MSHID   R  0      0      0        0      0       0     0         1        1        1     1         1    0        0  1            0

                        W

    $7                  R  1      0      0        0      0       0     0         0        0        0     0         1    1        1  0            1

            SIM_LSHID   W

    $8      SIM_PWR     R  0      0      0        0      0       0     0         0        0        0     0         0    0        0  LRSTDBY

                        W

            Reserved

    $A      SIM_        R  0      0      0        0      0       0     PWM3  PWM2   PWM1           PWM0  1         0    0        0  0            0

            CLKOUT      W

    $B      SIM_PCR     R  0      TMRA_  PWM_     I2C_   0       0     0         0        0        0     0         0    0        0  0            0

                        W         CR     CR       CR

    $C      SIM_PCE0    R  CMPB   CMPA   DAC1     DAC0   0       ADC   0         0        0        I2C   0     QSCI0    0    QSPI0  0     PWM

                        W

    $D      SIM_PCE1    R  0      PIT2   PIT1     PIT0   0       0     0         0        0        0     0         0    TA3  TA2    TA1         TA0

                        W

    $E      SIM_SD0     R  CMPB_  CMPA_  DAC1_    DAC0_  0       ADC_  0         0        0        I2C_  0     QSCI0    0    QSPI0  0     PWM_

                        W  SD     SD     SD       SD             SD                                SD          _SD           _SD                SD

    $F      SIM_SD1     R  0      PIT2_  PIT1_SD  PIT0_  0       0     0         0        0        0     0         0  TA3_   TA2_   TA1_  TA0_

                        W         SD              SD                                                                    SD   SD     SD          SD

    $10     SIM_IOSAHI  R  0      0      0        0      0       0     0         0        0        0     0         0    0        0  ISAL[23:22]

                        W

    $11     SIM_IOSALO  R                                                    ISAL[21:6]

                        W

    $12     SIM_PROT    R  0      0      0        0      0       0     0         0        0        0     0         0       PCEP        GIPSP

                        W

    $13     SIM_GPSA0   R  0      0      0        GPS_   GPS_A5        GPS_A4             0        0     0         0    0        0  0            0

                        W                         A6

    $14     SIM_GPSA1   R  0      0      0        0      0       0     0         0        0        GPS_  0     GPS_     GPS_A9      GPS_A8

                        W                                                                          A11         A10

    $15     SIM_GPSB0   R  0         GPS_B6       GPS_B5         0     0         0        GPS_B3         GPS_B2         0    GPS_   0     GPS_

                        W                                                                                                    B1                  B0

    $16     SIM_GPSB1   R  0      0      0        0      0       0     0     GPS_         0        GPS_  0         0    0        0  0     GPS_

                        W                                                    B11                   B10                                           B7

    $17     SIM_GPSCD   R  0      0      0        GPS_   0       0     0         0        0        0     0         0    0        0  0            0

                        W                         D5

    $18     SIM_IPS0    R  0      0      IPS0_    0      IPS0_   0     0         0                          IPS0_PSRC1              IPS0_PSRC0

                        W                FAULT2          FAULT1

    $19     SIM_IPS1    R  0      0      0        0      0       0     0         0        0           IPS1_DSYNC1       0           IPS1_DSYNC0

                        W

    $1A     SIM_IPS2    R  0      0      0        IPS2_  0       0     0     IPS2_        0        0     0     IPS2_    0        0  0            0

                        W                         TA3                        TA2                               TA1

                                                  56F8035/56F8025 Data Sheet, Rev. 6

82                                                                                                                    Freescale Semiconductor
                                                                                                                  Register Descriptions

         Reserved

                         0     = Read as 0            1      = Read as 1            = Reserved

                                Figure 6-1 SIM Register Map Summary

6.3.1    SIM Control Register (SIM_CTRL)

       Base + $0     15     14  13          12  11       10  9            8  7  6   5           4    3         2  1         0

         Read        0      0   0           0   0        0   0            0  0  0   ONCE        SW      STOP_        WAIT_

         Write                                                                      EBL         RST  DISABLE      DISABLE

       RESET         0      0   0           0   0        0   0            0  0  0   0           0    0         0  0         0

                                Figure 6-2 SIM Control Register (SIM_CTRL)

6.3.1.1         Reserved—Bits 15–6

This bit field is reserved. Each bit must be set to 0.

6.3.1.2         OnCE Enable (ONCEEBL)—Bit 5

•      0 = OnCE clock to 56800E core enabled when core TAP is enabled

•      1 = OnCE clock to 56800E core is always enabled

Note:    Using default state “0” is recommended.

6.3.1.3         Software Reset (SWRST)—Bit 4

•      Writing 1 to this field will cause the device to reset

•      Read is zero

6.3.1.4         Stop Disable (STOP_DISABLE)—Bits 3–2

•      00 = Stop mode will be entered when the 56800E core executes a STOP instruction

•      01 = The 56800E STOP instruction will not cause entry into Stop mode

•      10 = Stop mode will be entered when the 56800E core executes a STOP instruction and the

                STOP_DISABLE field is write-protected until the next reset

•      11 = The 56800E STOP instruction will not cause entry into Stop mode and the STOP_DISABLE field is

                write-protected until the next reset

6.3.1.5         Wait Disable (WAIT_DISABLE)—Bits 1–0

•      00 = Wait mode will be entered when the 56800E core executes a WAIT instruction

•      01 = The 56800E WAIT instruction will not cause entry into Wait mode

•      10 = Wait mode will be entered when the 56800E core executes a WAIT instruction and the

                WAIT_DISABLE field is write-protected until the next reset

•      11 = The 56800E WAIT instruction will not cause entry into Wait mode and the WAIT_DISABLE field is

                write-protected until the next reset

                                                56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                        83
6.3.2    SIM Reset Status Register (SIM_RSTAT)

This read-only register is updated upon any system reset and indicates the cause of the most recent reset.

It indicates whether the COP reset vector or regular reset vector (including Power-On Reset, External

Reset, Software Reset) in the vector table is used. This register is asynchronously reset during Power-On

Reset and subsequently is synchronously updated based on the precedence level of reset inputs. Only the

most recent reset source will be indicated if multiple resets occur. If multiple reset sources assert

simultaneously, the highest-precedence source will be indicated. The precedence from highest to lowest is

Power-On Reset, External Reset, COP Loss of Reference Reset, COP Time-Out Reset, and Software

Reset. Power-On Reset is always set during a Power-On Reset; however, Power-On Reset will be cleared

and External Reset will be set if the external reset pin is asserted or remains asserted after the Power-On

Reset has deasserted.

    Base + $1  15      14  13  12         11  10        9  8  7  6     5     4        3       2     1  0

       Read    0       0   0   0          0   0         0  0  0  SWR   COP_  COP_     EXTR    POR   0  0

                                                                       TOR   LOR

       Write

       RESET   0       0   0   0          0   0         0  0  0  0     0     0        0       1     0  0

                       Figure  6-3 SIM Reset      Status   Register (SIM_RSTAT)

6.3.2.1       Reserved—Bits 15–7

This bit field is reserved. Each bit must be set to 0.

6.3.2.2       Software Reset (SWR)—Bit 6

When set, this bit indicates that the previous system reset occurred as a result of a software reset (written

1 to SWRST bit in the SIM_CTRL register).

6.3.2.3       COP Time-Out Reset (COP_TOR)—Bit 5

When set, this bit indicates that the previous system reset was caused by the Computer Operating Properly

(COP) module signaling a COP time-out reset. If COP_TOR is set as code starts executing, the COP reset

vector in the vector table will be used. Otherwise, the normal reset vector is used.

6.3.2.4       COP Loss of Reference Reset (COP_LOR)—Bit 4

When set, this bit indicates that the previous system reset was caused by the Computer Operating Properly

(COP) module signaling a loss of COP reference clock reset. If COP_LOR is set as code starts executing,

the COP reset vector in the vector table will be used. Otherwise, the normal reset vector is used.

6.3.2.5       External Reset (EXTR)—Bit 3

When set, this bit indicates that the previous system reset was caused by an external reset.

6.3.2.6       Power-On Reset (POR)—Bit 2

This bit is set during a Power-On Reset.

                                   56F8035/56F8025 Data Sheet, Rev. 6

84                                                                                    Freescale Semiconductor
                                                                                                            Register Descriptions

6.3.2.7         Reserved—Bits 1–0

This bit field is reserved. Each bit must be set to 0.

6.3.3    SIM Software Control Registers (SIM_SWC0, SIM_SWC1,

         SIM_SWC2, and SIM_SWC3)

These registers are general-purpose registers. They are reset only at power-on, so they                     can  monitor

software execution flow.

         Base + $2  15   14  13  12  11  10             9  8  7                      6  5  4  3          2  1    0

         Read                                           Software Control Data 0 - 3

         Write

         RESET      0     0  0   0   0   0              0  0  0                      0  0  0  0          0  0    0

                    Figure   6-4 SIM Software Control Register 0                        (SIM_SWC0 -  3)

6.3.3.1         Software Control Register 0 - 3 (FIELD)—Bits 15–0

This register is reset only by the Power-On Reset (POR). It is intended for use by a software developer to

contain data that will be unaffected by the other reset sources (external reset, software reset, and COP

reset).

6.3.4    Most Significant Half of JTAG ID (SIM_MSHID)

This read-only register displays the most significant half of the JTAG ID for the chip. This register reads

$01F2.

         Base + $6  15   14  13  12  11  10             9  8  7                      6  5  4  3          2  1    0

         Read       0     0  0   0   0   0              0  1  1                      1  1  1  0          0  1    0

         Write

         RESET      0     0  0   0   0   0              0  1  1                      1  1  1  0          0  1    0

                    Figure 6-5 Most Significant Half of JTAG ID (SIM_MSHID)

6.3.5    Least Significant Half of JTAG ID (SIM_LSHID)

This read-only register displays the least significant half of the JTAG ID for the chip. This register reads

$801D.

         Base + $7  15   14  13  12  11  10             9  8  7                      6  5  4  3          2  1    0

         Read       1     0  0   0   0   0              0  0  0                      0  0  1  1          1  0    1

         Write

         RESET      1     0  0   0   0   0              0  0  0                      0  0  1  1          1  0    1

                    Figure 6-6 Least Significant Half of JTAG ID (SIM_LSHID)

                                     56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                             85
6.3.6         SIM Power Control Register (SIM_PWR)

This register controls the Standby mode of the large on-chip regulator. The large on-chip regulator derives

the core digital logic power supply from the IO power supply. At a system bus frequency of 200kHz, the

large regulator may be put in a reduced-power standby mode without interfering with device operation to

reduce device power consumption. Refer to the overview of power-down modes and the overview of clock

generation for more information on the use of large regulator standby.

       Base + $8  15      14  13  12  11          10    9     8     7     6        5     4     3     2     1     0

         Read     0       0   0   0   0           0     0     0     0     0        0     0     0     0

         Write                                                                                             LRSTDBY

       RESET      0       0   0   0   0           0     0     0     0     0        0     0     0     0     0     0

                          Figure 6-7 SIM Power Control Register (SIM_PWR)

6.3.6.1           Reserved—Bits 15–2

This bit field is reserved. Each bit must be set to 0.

6.3.6.2           Large Regulator Standby Mode (LRSTDBY)—Bits 1–0

    •  00 = Large regulator is in Normal mode

    •  01 = Large regulator is in Standby (reduced-power) mode

    •  10 = Large regulator is in Normal mode and the LRSTDBY field is write-protected until the next reset

    •  11 = Large regulator is in Standby mode and the LRSTDBY field is write-protected until the next reset

6.3.7         Clock Output Select Register (SIM_CLKOUT)

The Clock Output Select register can be used to multiplex out selected clock sources generated inside the

clock generation and SIM modules onto the muxed clock output pins. All functionality is for test purposes

only. Glitches may be produced when the clock is enabled or switched. The delay from the clock source

to the output is unspecified. The observability of the clock output signals at output pads is subject to the

frequency limitations of the associated IO cell.

GPIOA[3:0] can function as GPIO, PWM, or as clock output pins. If GPIOA[3:0] are programmed to

operate as peripheral outputs, then the choice is between PWM and clock outputs. The default state is for

the peripheral function of GPIOA[3:0] to be programmed as PWM (selected by bits [9:6] of the Clock

Output Select register).

See Figure 6-8 for details.

       Base + $A  15      14  13  12  11          10       9     8     7     6        5     4     3     2     1     0

       Read       0       0   0   0   0           0                                   1     0     0     0     0     0

       Write                                            PWM3  PWM2  PWM1     PWM0

       RESET      0       0   0   0   0           0        0     0     0     0        1     0     0     0     0     0

                             Figure 6-8 CLKO Select Register (SIM_CLKOUT)

                                      56F8035/56F8025 Data Sheet, Rev. 6

86                                                                                                Freescale Semiconductor
                                                                                                    Register Descriptions

6.3.7.1       Reserved—Bits 15–10

This bit field is reserved. Each bit must be set to 0.

6.3.7.2       PWM3—Bit 9

•      0 = Peripheral output function of GPIOA[3] is defined to be PWM3

•      1 = Peripheral output function of GPIOA[3] is defined to be the Relaxation Oscillator Clock

6.3.7.3       PWM2—Bit 8

•      0 = Peripheral output function of GPIOA[2] is defined to be PWM2

•      1 = Peripheral output function of GPIOA[2] is defined to be the system clock

6.3.7.4       PWM1—Bit 7

•      0 = Peripheral output function of GPIOA[1] is defined to be PWM1

•      1 = Peripheral output function of GPIOA[1] is defined to be 2X system clock

6.3.7.5       PWM0—Bit 6

•      0 = Peripheral output function of GPIOA[0] is defined to be PWM0

•      1 = Peripheral output function of GPIOA[0] is defined to be 3X system clock

6.3.7.6       Reserved—Bit 5

This bit field is reserved for factory test. It must be set to 1.

6.3.7.7       Reserved—Bits 4–0

This bit field is reserved for factory test. Each bit must be set to 0.

6.3.8         Peripheral Clock Rate Register (SIM_PCR)

By default, all peripherals are clocked at the system clock rate, which has a maximum of 32MHz. Selected

peripherals clocks have the option to be clocked at 3X system clock rate, which has a maximum of 96MHz,

if the PLL output clock is selected as the system clock. If PLL is disabled, the 3X system clock will not be

available. This register is used to enable high-speed clocking for those peripherals that support it.

Note:         Operation is unpredictable if peripheral clocks are reconfigured at runtime, so peripherals should be

              disabled before a peripheral clock is reconfigured.

Base + $B     15         14     13    12    11  10      9          8     7    6      5  4  3        2  1             0

       Read   0          TMRA_  PWM_  I2C_  0   0       0          0     0    0      0  0  0        0  0             0

       Write             CR     CR    CR

       RESET  0          0      0     0     0   0       0          0     0    0      0  0  0        0  0             0

                         Figure 6-9 Peripheral Clock Rate Register (SIM_PCR)

6.3.8.1       Reserved—Bits 15

This bit field is reserved. Each bit must be set to 0.

                                          56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                 87
6.3.8.2        Quad Timer A Clock Rate (TMRA_CR)—Bit 14

This bit selects the clock speed for the Quad Timer A module.

    •  0 = Quad Timer A clock rate equals the system clock rate, to a maximum 32MHz (default)

    •  1 = Quad Timer A clock rate equals 3X system clock rate, to a maximum 96MHz

6.3.8.3        Pulse Width Modulator Clock Rate (PWM_CR)—Bit 13

This bit selects the clock speed for the PWM module.

    •  0 = PWM module clock rate equals the system clock rate, to a maximum 32MHz (default)

    •  1 = PWM module clock rate equals 3X system clock rate, to a maximum 96MHz

6.3.8.4        Inter-Integrated Circuit Run Clock Rate (I2C_CR)—Bit 12

This bit selects the clock speed for the I2C run clock.

    •  0 = I2C module run clock rate equals the system clock rate, to a maximum 32MHz (default)

    •  1 = I2C module run clock rate equals 3X system clock rate, to a maximum 96MHz

6.3.8.5        Reserved—Bits 11–0

This bit field is reserved. Each bit must be set to 0.

6.3.9         Peripheral Clock Enable Register 0 (SIM_PCE0)

The Peripheral Clock Enable register enables or disables clocks to the peripherals as a power savings

feature. Significant power savings are achieved by enabling only the peripheral clocks that are in use.

When a peripheral’s clock is disabled, that peripheral is in Stop mode. Accesses made to a module that has

its clock disabled will have no effect. The corresponding peripheral should itself be disabled while its clock

is shut off. IPBus writes are not possible.

Setting the PCE bit does not guarantee that the peripheral’s clock is running. Enabled peripheral clocks

will still become disabled in Stop mode, unless the peripheral’s Stop Disable control in the SDn register

is set to 1.

    Base + $C  15    14    13    12    11    10         9   8      7  6      5  4      3         2      1       0

       Read                            0                0   0      0         0         0                0

               CMPB  CMPA  DAC1  DAC0        ADC                      I2C       QSCI0            QSPI0     PWM

       Write

       RESET   0     0     0     0     0     0          0   0      0  0      0  0      0         0      0       0

                  Figure   6-10  Peripheral Clock          Enable  Register  0  (SIM_PCE0)

6.3.9.1        Comparator B Clock Enable (CMPB)—Bit 15

    •  0 = The clock is not provided to the Comparator B module (the Comparator B module is disabled)

    •  1 = The clock is enabled to the Comparator B module

6.3.9.2        Comparator A Clock Enable (CMPA)—Bit 14

    •  0 = The clock is not provided to the Comparator A module (the Comparator A module is disabled)

    •  1 = The clock is enabled to the Comparator A module

                                       56F8035/56F8025 Data Sheet, Rev. 6

88                                                                                     Freescale Semiconductor
                                                                                     Register  Descriptions

6.3.9.3   Digital-to-Analog Clock Enable 1 (DAC1)—Bit 13

•  0 = The clock is not provided to the DAC1 module (the DAC1 module is disabled)

•  1 = The clock is enabled to the DAC1 module

6.3.9.4   Digital-to-Analog Clock Enable 0 (DAC0)—Bit 12

•  0 = The clock is not provided to the DAC0 module (the DAC0 module is disabled)

•  1 = The clock is enabled to the DAC0 module

6.3.9.5   Reserved—Bit 11

This bit field is reserved. It must be set to 0.

6.3.9.6   Analog-to-Digital Converter Clock Enable (ADC)—Bit 10

•  0 = The clock is not provided to the ADC module (the ADC module is disabled)

•  1 = The clock is enabled to the ADC module

6.3.9.7   Reserved—Bits 9–7

This bit field is reserved. Each bit must be set to 0.

6.3.9.8   Inter-Integrated Circuit IPBus Clock Enable (I2C)—Bit 6

•  0 = The clock is not provided to the I2C module (the I2C module is disabled)

•  1 = The clock is enabled to the I2C module

6.3.9.9   Reserved—Bit 5

This bit field is reserved. It must be set to 0.

6.3.9.10  QSCI 0 Clock Enable (QSCI0)—Bit 4

•  0 = The clock is not provided to the QSCI0 module (the QSCI0 module is disabled)

•  1 = The clock is enabled to the QSCI0 module

6.3.9.11  Reserved—Bit 3

This bit field is reserved. It must be set to 0.

6.3.9.12  QSPI 0 Clock Enable (QSPI0)—Bit 2

•  0 = The clock is not provided to the QSPI0 module (the QSPI0 module is disabled)

•  1 = The clock is enabled to the QSPI0 module

6.3.9.13  Reserved—Bit 1

This bit field is reserved. It must be set to 0.

6.3.9.14  PWM Clock Enable (PWM)—Bit 0

•  0 = The clock is not provided to the PWM module (the PWM module is disabled)

                           56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                        89
    •  1 = The clock is enabled to the PWM module

6.3.10        Peripheral Clock Enable Register 1 (SIM_PCE1)

See Section 6.3.9 for general information about Peripheral Clock Enable registers.

       Base + $D  15  14    13    12    11        10    9  8  7  6          5  4       3       2    1    0

       Read       0                     0         0     0  0  0  0          0  0

                      PIT2  PIT1  PIT0                                                 TA3     TA2  TA1  TA0

       Write

       RESET      0   0     0     0     0         0     0  0  0  0          0  0       0       0    0    0

                  Figure 6-11 Peripheral Clock Enable Register 1 (SIM_PCE1)

6.3.10.1          Reserved—Bit 15

This bit field is reserved. It must be set to 0.

6.3.10.2          Programmable Interval Timer 2 Clock Enable (PIT2)—Bit 14

    •  0 = The clock is not provided to the PIT2 module (the PIT2 module is disabled)

    •  1 = The clock is enabled to the PIT2 module

6.3.10.3          Programmable Interval Timer 1 Clock Enable (PIT1)—Bit 13

    •  0 = The clock is not provided to the PIT1 module (the PIT1 module is disabled)

    •  1 = The clock is enabled to the PIT1 module

6.3.10.4          Programmable Interval Timer 0 Clock Enable (PIT0)—Bit 12

    •  0 = The clock is not provided to the PIT0 module (the PIT0 module is disabled)

    •  1 = The clock is enabled to the PIT0 module

6.3.10.5          Reserved—Bits 11–4

This bit field is reserved. Each bit must be set to 0.

6.3.10.6          Quad Timer A, Channel 3 Clock Enable (TA3)—Bit 3

    •  0 = The clock is not provided to the Timer A3 module (the Timer A3 module is disabled)

    •  1 = The clock is enabled to the Timer A3 module

6.3.10.7          Quad Timer A, Channel 2 Clock Enable (TA2)—Bit 2

    •  0 = The clock is not provided to the Timer A2 module (the Timer A2 module is disabled)

    •  1 = The clock is enabled to the Timer A2 module

6.3.10.8          Quad Timer A, Channel 1 Clock Enable (TA1)—Bit 1

    •  0 = The clock is not provided to the Timer A1 module (the Timer A1 module is disabled)

    •  1 = The clock is enabled to the Timer A1 module

                                        56F8035/56F8025 Data Sheet, Rev. 6

90                                                                                          Freescale Semiconductor
                                                                                                      Register Descriptions

6.3.10.9       Quad Timer A, Channel 0 Clock Enable (TA0)—Bit 0

     •  0 = The clock is not provided to the Timer A0 module (the Timer A0 module is disabled)

     •  1 = The clock is enabled to the Timer A0 module

6.3.11         Stop Disable Register 0 (SD0)

By default, peripheral clocks are disabled during Stop mode in order to maximize power savings. This

register will allow an individual peripheral to operate in Stop mode. Since asserting an interrupt causes the

system to return to Run mode, this feature is provided so that selected peripherals can be left operating in

Stop mode for the purpose of generating a wake-up interrupt.

For     power-conscious     applications,  it  is  recommended    that  only   a  minimum    set  of  peripherals     be

configured to remain operational during Stop mode.

Peripherals should be put in a non-operating (disabled) configuration prior to entering Stop mode unless

their corresponding Stop Disable control is set to 1. Refer to the 56F802x and 56F803x Peripheral

Reference Manual for further details. Reads and writes cannot be made to a module that has its clock

disabled.

Base + $E         15     14  13     12         11  10    9  8     7     6         5      4   3        2   1        0

        Read   CMPB_  CMPA_  DAC1_  DAC0_      0   ADC_  0  0     0     I2C_      0  QSCI0_  0    QSPI0_  0   PWM_

        Write     SD     SD  SD     SD             SD                   SD               SD           SD       SD

     RESET        0      0   0      0          0    0    0  0     0     0         0      0   0        0   0        0

                             Figure 6-12           Stop  Disable  Register 0      (SD0)

6.3.11.1       Comparator B Clock Stop Disable (CMPB_SD)—Bit 15

     •  0 = The clock is disabled during Stop mode

     •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE0

        register

6.3.11.2       Comparator A Clock Stop Disable (CMPA_SD)—Bit 14

     •  0 = The clock is disabled during Stop mode

     •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE0

        register

6.3.11.3       Digital-to-Analog Converter 1 Clock Stop Disable (DAC1_SD)—Bit 13

     •  0 = The clock is disabled during Stop mode

     •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE0

        register

6.3.11.4       Digital-to-Analog Converter 0 Clock Stop Disable (DAC0_SD)—Bit 12

     •  0 = The clock is disabled during Stop mode

                                           56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                               91
    •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE0

       register

6.3.11.5   Reserved—Bit 11

This bit field is reserved. It must be set to 0.

6.3.11.6   Analog-to-Digital Converter Clock Stop Disable (ADC_SD)—Bit 10

    •  0 = The clock is disabled during Stop mode

    •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE0

       register

6.3.11.7   Reserved—Bits 9–7

This bit field is reserved. Each bit must be set to 0.

6.3.11.8   Inter-Integrated Circuit Clock Stop Disable (I2C_SD)—Bit 6

    •  0 = The clock is disabled during Stop mode

    •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE0

       register

6.3.11.9   Reserved—Bit 5

This bit field is reserved. It must be set to 0.

6.3.11.10  QSCI0 Clock Stop Disable (QSCI0_SD)—Bit 4

    •  0 = The clock is disabled during Stop mode

    •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE0

       register

6.3.11.11  Reserved—Bit 3

This bit field is reserved. It must be set to 0.

6.3.11.12  QSPI0 Clock Stop Disable (QSPI0_SD)—Bit 2

Each bit controls clocks to the indicated peripheral.

    •  0 = The clock is disabled during Stop mode

    •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE0

       register

6.3.11.13  Reserved—Bit 1

This bit field is reserved. It must be set to 0.

6.3.11.14  PWM Clock Stop Disable (PWM_SD)—Bit 0

    •  0 = The clock is disabled during Stop mode

    •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE0

       register

                            56F8035/56F8025 Data Sheet, Rev. 6

92                                                              Freescale Semiconductor
                                                                                                     Register Descriptions

6.3.12     Stop Disable Register 1 (SD1)

See Section 6.3.11 for general information about Stop Disable Registers.

Base + $F    15          14     13     12     11  10    9  8     7  6                5      4  3     2     1     0

   Read      0           PIT2_  PIT1_  PIT0_  0   0     0  0     0  0                0      0  TA3_  TA2_  TA1_  TA0_

   Write                 SD     SD     SD                                                      SD    SD    SD    SD

RESET        0           0      0      0      0   0     0  0     0  0                0      0  0     0     0     0

                                Figure 6-13       Stop  Disable  Register         1  (SD1)

6.3.12.1   Reserved—Bit 15

This bit field is reserved. It must be set to 0.

6.3.12.2   Programmable Interval Timer 2 Clock Stop Disable (PIT2_SD)—Bit 14

•  0 = The clock is disabled during Stop mode

•  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE1

   register

6.3.12.3   Programmable Interval Timer 1 Clock Stop Disable (PIT1_SD)—Bit 13

•  0 = The clock is disabled during Stop mode

•  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE1

   register

6.3.12.4   Programmable Interval Timer 0 Clock Stop Disable (PIT0_SD)—Bit 12

•  0 = The clock is disabled during Stop mode

•  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE1

   register

6.3.12.5   Reserved—Bits 11–4

This bit field is reserved. Each bit must be set to 0.

6.3.12.6   Quad Timer A, Channel 3 Clock Stop Disable (TA3_SD)—Bit 3

•  0 = The clock is disabled during Stop mode

•  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE1

   register

6.3.12.7   Quad Timer A, Channel 2 Clock Stop Disable (TA2_SD)—Bit 2

•  0 = The clock is disabled during Stop mode

•  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE1

   register

                                              56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                93
6.3.12.8  Quad Timer A, Channel 1 Clock Stop Disable (TA1_SD)—Bit 1

    •  0 = The clock is disabled during Stop mode

    •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE1

       register

6.3.12.9  Quad Timer A, Channel 0 Clock Stop Disable (TA0_SD)—Bit 0

    •  0 = The clock is disabled during Stop mode

    •  1 = The clock is enabled during Stop mode if the clock to this peripheral is enabled in the SIM_PCE1

       register

6.3.13    I/O Short Address Location Register High (SIM_IOSAHI)

In I/O short address mode, the instruction specifies only 6 LSBs of the effective address; the upper 18 bits

are “hard coded” to a specific area of memory. This scheme allows efficient access to a 64-location area

in peripheral space with single word instruction. Short address location registers specify the upper 18 bits

of I/O address, which are “hard coded”. These registers allow access to peripherals using I/O short address

mode, regardless of the physical location of the peripheral, as shown in Figure 6-14.

                                                    “Hard Coded” Address Portion       Instruction Portion

                                       6 Bits from I/O Short Address Mode Instruction

                 16 Bits from SIM_IOSALO Register

                 2 bits from SIM_IOSAHI Register

                 Full 24-Bit for Short I/O Address

                 Figure 6-14 I/O Short Address Determination

With this register set, software can set the SIM_IOSAHI and SIM_IOSALO registers to point to its

peripheral registers and then use the I/O short addressing mode to access them.

Note:     The default value of this register set points to the EOnCE registers.

Note:     The pipeline delay between setting this register set and using short I/O addressing with the new value

          is five instruction cycles.

                                       56F8035/56F8025 Data Sheet, Rev. 6

94                                                                                     Freescale Semiconductor
                                                                                               Register Descriptions

Base + $10       15      14  13  12  11  10             9   8  7        6  5  4          3  2  1  0

          Read   0       0   0   0   0   0              0   0  0        0  0  0          0  0

                                                                                               ISAL[23:22]

          Write

          RESET  0       0   0   0   0   0              0   0  0        0  0  0          0  0  1  1

                 Figure 6-15 I/O Short Address Location High Register (SIM_IOSAHI)

6.3.13.1         Reserved—Bits 15—2

This bit field is reserved. Each bit must be set to 0.

6.3.13.2         Input/Output Short Address Location (ISAL[23:22])—Bits 1–0

This field represents the upper two address bits of the “hard coded” I/O short address.

6.3.14    I/O Short Address Location Register Low (SIM_IOSALO)

See Section 6.3.13 for general information about I/O short address location registers.

Base + $11       15      14  13  12  11  10             9   8  7        6  5  4          3  2  1  0

          Read                                              ISAL[21:6]

          Write

          RESET  1       1   1   1   1   1              1   1  1        1  1  1          1  1  1  1

                 Figure 6-16 I/O Short Address Location Low Register (SIM_IOSALO)

6.3.14.1         Input/Output Short Address Location (ISAL[21:6])—Bits 15–0

This field represents the lower 16 address bits of the “hard coded” I/O short address.

6.3.15    Protection Register (SIM_PROT)

This register provides write protection of selected control fields for safety-critical applications. The

primary purpose is to prevent unsafe conditions due to the unintentional modification of these fields

between the onset of a code runaway and a reset by the COP watchdog. The GPIO and Internal Peripheral

Select Protection (GIPSP) field protects the contents of registers in the SIM and GPIO modules that control

inter-peripheral signal muxing and GPIO configuration. The Peripheral Clock Enable Protection (PCEP)

field protects the SIM registers’ contents, which contain peripheral clock controls. Some peripherals

provide additional safety features. Refer to the 56F802x and 56F803x Peripheral Reference Manual for

details.

Flexibility is provided so that write protection control values may themselves be optionally locked

(write-protected). Protection controls in this register have two bit values which determine the setting of the

control and whether the value is locked. While a protection control remains unlocked, protection can be

disabled and re-enabled by software. Once a protection control is locked, its value can only be altered by

a chip reset, which restores its default non-locked value.

                                     56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                         95
       Base + $12  15  14  13     12  11       10       9     8  7  6     5  4  3        2  1             0

       Read        0   0       0  0         0  0        0     0  0  0     0  0

       Write                                                                       PCEP        GIPSP

       RESET       0   0       0  0         0  0        0     0  0  0     0  0  0        0  0             0

                           Figure 6-17 Protection Register (SIM_PROT)

6.3.15.1      Reserved—Bits 15–4

This bit field is reserved. Each bit must be set to 0.

6.3.15.2      Peripheral Clock Enable Protection (PCEP)—Bits 3–2

These bits enable write protection of all fields in the PCEn, SDn, and PCR registers in the SIM module.

    •  00 = Write protection off (default)

    •  01 = Write protection on

    •  10 = Write protection off and locked until chip reset

    •  11 = Write protection on and locked until chip reset

6.3.15.3      GPIO and Internal Peripheral Select Protection (GIPSP)—Bits 1–0

These bits enable write protection of GPSn and IPSn registers in the SIM module and write protect all

GPIOx_PEREN, GPIOx_PPOUTM and GPIOx_DRIVE registers in GPIO modules.

    •  00 = Write protection off (default)

    •  01 = Write protection on

    •  10 = Write protection off and locked until chip reset

    •  11 = Write protection on and locked until chip reset

Note:     The PWM fields in the CLKOUT register are also write protected by GIPSP. They are reserved for

          in-house test only.

6.3.16    SIM GPIO Peripheral Select Register 0 for GPIOA (SIM_GPSA0)

Most I/O pins have an associated GPIO function. In addition to the GPIO function, I/O can be configured

to be one of several peripheral functions. The GPIOx_PEREN register within the GPIO module controls

the selection between peripheral or GPIO control of the I/O pins. The GPIO function is selected when the

GPIOx_PEREN bit for the I/O is 0. When the GPIOx_PEREN bit of the GPIO is 1, the fields in the GPSn

registers select which peripheral function has control of the I/O. Figure 6-18 illustrates the output path to

an I/O pin when an I/O has two peripheral functions. Similar muxing is required on peripheral function

inputs to receive input from the properly selected I/O pin.

                                      56F8035/56F8025 Data Sheet, Rev. 6

96                                                                                 Freescale Semiconductor
                                                                                                   Register Descriptions

                                                                        GPIOA6_PEREN

                                                                             Register

                                 SIM_GPSA0

                                 Register                       GPIOA6

                                                                                0

              PWM                0                                                     GPIOA6 pin

              FAULT0

                                                                                1

              Timer A0           1

          Figure 6-18 Overall Control of Signal Source Using SIM_GPSnn Control

In some cases, the user can choose peripheral function between several I/O, each of which have the option

to be programmed to control a specific peripheral function. If the user wishes to use that function, only one

of these I/O must be configured to control that peripheral function. If more than one I/O is configured to

control the peripheral function, the peripheral output signal will fan out to each I/O, but the peripheral input

signal will be the logical OR and AND of all the I/O signals.

Complete lists of I/O muxings are provided in Table 2-3.

The GPSn setting can be altered during normal operation, but a delay must be inserted between the time

when one function is disabled and another function is enabled.

Note:         After reset, all I/O pins are GPIO, except the JTAG pins and the RESET pin.

Base + $13    15         14  13  12        11  10       9  8    7            6     5       4  3    2    1  0

       Read   0          0   0                                  0            0     0       0  0    0    0  0

       Write                     GPS_A6     GPS_A5      GPS_A4

       RESET  0          0   0   0         0   0        0  0    0            0     0       0  0    0    0  0

              Figure 6-19 GPIO Peripheral Select Register 0 for                 GPIOA      (SIM_GPSA0)

6.3.16.1      Reserved—Bits 15–13

This bit field is reserved. Each bit must be set to 0.

6.3.16.2      Configure GPIOA6 (GPS_A6)—Bit 12

This field selects the alternate function for GPIOA6.

•      0 = FAULT0 - PWM FAULT0 Input (default)

•      1 = TA0 - Timer A0

6.3.16.3      Configure GPIOA5 (GPS_A5)—Bits 11–10

This field selects the alternate function for GPIOA5.

•      00 = PWM5 - PWM5 (default)

                                         56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                           97
    •  01 = FAULT2 - PWM FAULT2 Input

    •  10 = TA3 - Timer A3

    •  11 = Reserved

6.3.16.4      Configure GPIOA4 (GPS_A4)—Bits 9–8

This field selects the alternate function for GPIOA4.

    •  00 = PWM4 - PWM4 (default)

    •  01 = FAULT1 - PWM FAULT1 Input

    •  10 = TA2 - Timer A2

    •  11 = Reserved

6.3.16.5      Reserved—Bits 7–0

This bit field is reserved. Each bit must be set to 0.

6.3.17        SIM GPIO Peripheral Select Register 1 for GPIOA (SIM_GPSA1)

See Section 6.3.16 for general information about GPIO Peripheral Select Registers.

       Base + $14  15  14   13  12  11            10    9  8  7  6       5  4       3  2    1  0

       Read        0   0    0   0   0             0     0  0  0  GPS_    0  GPS_

       Write                                                     A11        A10     GPS_A9  GPS_A8

       RESET       0   0    0   0   0             0     0  0  0  0       0  0       0  0    0  0

          Figure 6-20 GPIO Peripheral Select Register            1 for   GPIOA (SIM_GPSA1)

6.3.17.1      Reserved—Bits 15–7

This bit field is reserved. Each bit must be set to 0.

6.3.17.2      Configure GPIOA11 (GPS_A11)—Bit 6

This field selects the alternate function for GPIOA11.

    •  0 = CINB - Comparator B Input 2 (default)

    •  1 = Reserved

6.3.17.3      Reserved—Bit 5

This bit field is reserved. It must be set to 0.

6.3.17.4      Configure GPIOA10 (GPS_A10)—Bit 4

This field selects the alternate function for GPIOA10.

    •  0 = CINA- Comparator A Input 2 (default)

    •  1 = Reserved

6.3.17.5      Configure GPIOA9 (GPS_A9)—Bits 3–2

This field selects the alternate function for GPIOA9.

                                    56F8035/56F8025 Data Sheet,  Rev. 6

98                                                                                  Freescale Semiconductor
                                                                                          Register Descriptions

•  00 = FAULT2 - PWM FAULT2 Input (default)

•  01 = TA3 - Timer A3

•  10 = CMPBI1 - Comparator B Input 1

•  11 = Reserved

6.3.17.6  Configure GPIOA8 (GPS_A8)—Bits 1–0

This field selects the alternate function for GPIOA8.

•  00 = FAULT1 - PWM FAULT1 Input (default)

•  01 = TA2 - Timer A2

•  10 = CMPAI1 - Comparator A Input 1

•  11 = Reserved

6.3.18    SIM GPIO Peripheral Select Register 0 for GPIOB (SIM_GPSB0)

See Section 6.3.16 for general information about GPIO Peripheral Select Registers.

   Base + $15  15        14  13  12  11           10    9  8  7      6   5  4       3  2     1  0

   Read        0                                  0     0  0                        0  GPS_  0  GPS_

   Write                 GPS_B6  GPS_B5                       GPS_B3     GPS_B2        B1       B0

   RESET       0         0   0   0   0            0     0  0  0      0   0  0       0  0     0  0

          Figure 6-21 GPIO Peripheral Select Register 0 for              GPIOB (SIM_GPSB0)

6.3.18.1  Reserved—Bit 15

This bit field is reserved. It must be set to 0.

6.3.18.2  Configure GPIOB6 (GPS_B6)—Bits                      14–13

This field selects the alternate function for GPIOB6.

•  00 = RXD0 - QSCI0 Receive Data (default)

•  01 = SDA - I2C Serial Data

•  10 = CLKIN - External Clock Input

•  11 = Reserved

6.3.18.3  Configure GPIOB5 (GPS_B5)—Bits                      12–11

This field selects the alternate function for GPIOB5.

•  00 = TA1 - Timer A1 (default)

•  01 = FAULT3 - PWM FAULT3 Input

•  10 = CLKIN - External Clock Input

•  11 = Reserved

6.3.18.4  Reserved—Bits 10–8

This bit field is reserved. Each bit must be set to 0.

                                     56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                               99
6.3.18.5       Configure GPIOB3 (GPS_B3)—Bits 7–6

This field selects the alternate function for GPIOB3.

     •  00 = MOSI0 - QSPI0 Master Out/Slave In (default)

     •  01 = TA3 - Timer A3

     •  10 = PSRC1 - PWM2/PWM3 Pair External Source

     •  11 = Reserved

6.3.18.6       Configure GPIOB2 (GPS_B2)—Bits 5–4

This field selects the alternate function for GPIOB2.

     •  00 = MISO0 QSPI0 Master In/Slave Out (default)

     •  01 = TA2 - Timer A2

     •  10 = PSRC0 - PWM0/PWM1 Pair External Source

     •  11 = Reserved

6.3.18.7       Reserved—Bit 3

This bit field is reserved. It must be set to 0.

6.3.18.8       Configure GPIOB1 (GPS_B1)—Bit 2

This field selects the alternate function for GPIOB1.

     •  0 = SS0 - QSPI0 Slave Select (default)

     •  1 = SDA - I2C Serial Data

6.3.18.9       Reserved—Bit 1

This bit field is reserved. It must be set to 0.

6.3.18.10      Configure GPIOB0 (GPS_B0)—Bits 0

This field selects the alternate function for GPIOB0.

     •  0 = SCLK0 - QSPI0 Serial Clock (default)

     •  1 = SCL - I2C Serial Clock

6.3.19         SIM GPIO Peripheral Select Register 1 for GPIOB (SIM_GPSB1)

See Section 6.3.16 for general information about GPIO Peripheral Select Registers.

        Base + $16  15  14   13     12  11        10  9   8     7  6        5  4    3  2  1  0

        Read        0   0    0      0   0         0   0   GPS_  0  GPS_     0  0    0  0  0  GPS_

        Write                                             B11      B10                       B7

        RESET       0   0    0      0   0         0   0   0     0  0        0  0    0  0  0  0

           Figure 6-22 GPIO Peripheral Select Register 1 for GPIOB (SIM_GPSB1)

                                        56F8035/56F8025 Data Sheet, Rev. 6

100                                                                                 Freescale Semiconductor
                                                                                                    Register Descriptions

6.3.19.1  Reserved—Bits 15–9

This bit field is reserved. Each bit must be set to 0.

6.3.19.2  Configure GPIOB11 (GPS_B11)—Bit 8

This field selects the alternate function for GPIOB11.

•  0 = CMPBO - Comparator B Output (default)

•  1 = Reserved

6.3.19.3  Reserved—Bit 7

This bit field is reserved. It must be set to 0.

6.3.19.4  Configure GPIOB10 (GPS_B10)—Bit 6

This field selects the alternate function for GPIOB10.

•  0 = CMPAO - Comparator A Output (default)

•  1 = Reserved

6.3.19.5  Reserved—Bits 5–1

This bit field is reserved. Each bit must be set to 0.

6.3.19.6  Configure GPIOB7 (GPS_B7)—Bit 0

This field selects the alternate function for GPIOB7.

•  0 = TXD0 - QSCI0 Transmit Data (default)

•  1 = SCL - I2C Serial Clock

6.3.20    SIM GPIO Peripheral Select Register for                          GPIOC and GPIOD

          (SIM_GPSCD)

See Section 6.3.16 for general information about GPIO Peripheral           Select Registers.

   Base + $17  15        14  13  12    11         10    9  8  7   6        5    4             3  2  1  0

   Read        0         0   0   GPS_  0          0     0  0  0   0        0    0             0  0  0  0

   Write                         D5

   RESET       0         0   0   0     0          0     0  0  0   0        0    0             0  0  0  0

   Figure 6-23 GPIO Peripheral Select Register for GPIOC                   and  GPIOD (SIM_GPSCD)

6.3.20.1  Reserved—Bits 15–13

This bit field is reserved. Each bit must be set to 0.

6.3.20.2  Configure GPIOD5 (GPS_D5)—Bit 12

This field selects the alternate function for GPIOD5.

                                       56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                   101
     •  0 = XTAL - External Crystal Oscillator Output (default)

     •  1 = CLKIN - External Clock Input

6.3.20.3     Reserved—Bits 11–0

This bit field is reserved. Each bit must be set to 0.

6.3.21       Internal Peripheral Source Select Register 0 for Pulse Width

             Modulator (SIM_IPS0)

The internal integration of peripherals provides input signal source selection for peripherals where an input

signal to a peripheral can be fed from one of several sources. These registers are organized by peripheral

type and provide a selection list for every peripheral input signal that has more than one alternative source

to indicate which source is selected.

If one of the alternative sources is GPIO, the setting in these registers must be made consistently with the

settings in the GPSn and GPIOx_PEREN registers. Specifically, when an IPSn field is configured to select

an I/O pin as the source, then GPSn register settings must configure only one I/O pin to feed this peripheral

input function. Also, the GPIOx_PEREN bit for that I/O pin must be set to 1 to enable peripheral control

of the I/O.

                                                                                 GPIOA5_PEREN

                                                       SIM_GPSA0                     Register

                                                        Register

                          SIM_IPS0                                   GPIOA5

                          Register        PWM5                                       0

                                                           00                                  GPIOA5 pin

                          0                                01                        1

        PWM                            Timer A3

        FAULT2                                             10

                          1

                                    Comparator A

                                    Output (Internal)

             Figure 6-24 Overall Control of Signal Source using SIM_IPSn Control

IPSn    settings  should  not  be   altered  while     an  affected  peripheral  is  in  an    enabled  (operational)

configuration. See the 56F802x and 56F803x Peripheral Reference Manual for details.

                                       56F8035/56F8025 Data Sheet, Rev. 6

102                                                                                            Freescale Semiconductor
                                                                                                   Register Descriptions

Base + $18  15  14          13        12  11      10    9  8       7          6  5  4           3  2  1           0

   Read     0            0  IPS0_     0   IPS0_   0     0

   Write                    FAULT2        FAULT1              IPS0_PSRC2            IPS0_PSRC1        IPS0_PSRC0

   RESET    0            0  0         0   0       0     0  0       0          0  0  0           0  0  0           0

         Figure 6-25        Internal  Peripheral  Source   Select Register       for PWM (SIM_IPS0)

6.3.21.1    Reserved—Bits 15–14

This bit field is reserved. Each bit must be set to 0.

6.3.21.2    Select Peripheral Input Source for FAULT2 (IPS0_FAULT2)—Bit 13

This field selects the alternate input source signal to feed PWM input FAULT2.

•        0 = I/O Pin (External) - Use PWM FAULT2 Input Pin (default)

•        1 = CMPBO (Internal) - Use Comparator B Output

6.3.21.3    Reserved—Bit 12

This bit field is reserved. It must be set to 0.

6.3.21.4    Select Input Source for FAULT1 (IPS0_FAULT1)—Bit 11

This field selects the alternate input source signal to feed PWM input FAULT1.

•        0 = I/O pin (External) - Use PWM FAULT2 Input Pin (default)

•        1 = CMPAO (Internal) - Use Comparator A Output

6.3.21.5    Reserved—Bits 10–9

This bit field is reserved. Each bit must be set to 0.

6.3.21.6    Select Peripheral Input Source for PWM4/PWM5 Pair Source

            (IPS0_PSRC2)—Bits 8–6

This field selects the alternate input source signal to feed PWM input PSRC2 as the PWM4/PWM5 pair

source.

•        000 = Reserved (default)

•        001 = TA3 (Internal) - Use Timer A3 output as PWM source

•        010 = ADC SAMPLE2 (Internal) - Use ADC SAMPLE2 result as PWM source

         —  If the ADC conversion result in SAMPLE2 is greater than the value programmed into the High Limit

            register HLMT2, then PWM4 is set to 0 and PWM5 is set to 1

         —  If the ADC conversion result in SAMPLE2 is less than the value programmed into the Low Limit

            register LLMT2, then PWM4 is set to 1 and PWM5 is set to 0

•        011 = CMPAO (Internal) - Use Comparator A output as PWM source

•        100 = CMPBO (Internal) - Use Comparator B output as PWM source

                                          56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                              103
     •   11x = Reserved

     •   1x1 = Reserved

6.3.21.7    Select Peripheral Input Source for PWM2/PWM3 Pair Source

            (IPS0_PSRC1)—Bits 5–3

This field selects the alternate input source signal to feed PWM input PSRC1 as the PWM2/PWM3 pair

source.

     •   000 = I/O pin (External) - Use a PSRC1 input pin as PWM source (default)

     •   001 = TA2 (Internal) - Use Timer A2 output as PWM source

     •   010 = ADC SAMPLE1 (Internal) - Use ADC SAMPLE1 result as PWM source

         —  If the ADC conversion result in SAMPLE1 is greater than the value programmed into the High Limit

            register HLMT1, then PWM2 is set to 0 and PWM3 is set to 1

         —  If the ADC conversion result in SAMPLE1 is less than the value programmed into the Low Limit

            register LLMT1, then PWM2 is set to 1 and PWM3 is set to 0

     •   011 = CMPAO (Internal) - Use Comparator A output as PWM source

     •   100 = CMPBO (Internal) - Use Comparator B output as PWM source

     •   11x = Reserved

     •   1x1 = Reserved

6.3.21.8    Select Peripheral Input Source for PWM0/PWM1 Pair Source

            (IPS0_PSRC0)—Bits 2–0

This field selects the alternate input source signal to feed PWM input PSRC0 as the PWM0/PWM1 pair

source.

     •   000 = I/O pin (External) - Use a PSRC0 input pin as PWM source (default)

     •   001 = TA0 (Internal) - Use Timer A0 output as PWM source

     •   010 = ADC SAMPLE0 (Internal) - Use ADC SAMPLE0 result as PWM source

         —  If the ADC conversion result in SAMPLE0 is greater than the value programmed into the High Limit

            register HLMT0, then PWM0 is set to 0 and PWM1 is set to 1

         —  If the ADC conversion result in SAMPLE0 is less than the value programmed into the Low Limit

            register LLMT0, then PWM0 is set to 1 and PWM1 is set to 0

     •   011 = CMPAO (Internal) - Use Comparator A output as PWM source

     •   100 = CMPBO (Internal) - Use Comparator B output as PWM source

     •   11x = Reserved

     •   1x1 = Reserved

6.3.22      Internal Peripheral Source Select Register 1 for Digital-to-Analog

            Converters (SIM_IPS1)

See Section 6.3.21 for general information about Internal Peripheral Source Select registers.

                         56F8035/56F8025 Data Sheet, Rev. 6

104                                                                                Freescale Semiconductor
                                                                                                  Register Descriptions

   Base + $19  15        14  13  12  11           10    9  8  7  6       5            4  3     2  1         0

   Read        0         0   0   0   0            0     0  0  0                          0

   Write                                                                 IPS1_DSYNC1           IPS1_DSYNC0

   RESET       0         0   0   0   0            0     0  0  0  0       0            0  0     0  0         0

        Figure 6-26 Internal Peripheral Source Select Register for DACs (SIM_IPS1)

6.3.22.1  Reserved—Bits 15–7

This bit field is reserved. Each bit must be set to 0.

6.3.22.2  Select Input Source for SYNC Input to DAC 1 (IPS1_DSYNC1)—Bits                                       6–4

This field selects the alternate input source signal to feed DAC1 SYNC input.

•  000 = PIT0 (Internal) - Use Programmable Interval Timer 0 Output as DAC SYNC input (default)

•  001 = PIT1 (Internal) - Use Programmable Interval Timer 1 Output as DAC SYNC input

•  010 = PIT2 (Internal) - Use Programmable Interval Timer 2 Output as DAC SYNC input

•  011 = PWM SYNC (Internal) - Use PWM reload synchronization signal as DAC SYNC input

•  100 = TA0 (Internal) - Use Timer A0 output as DAC SYNC input

•  101 = TA1 (Internal) - Use Timer A1 output as DAC SYNC input

•  11x = Reserved

6.3.22.3  Reserved—Bit 3

This bit field is reserved. It must be set to 0.

6.3.22.4  Select Peripheral Input Source for SYNC Input to DAC 0

          (IPS1_DSYNC0)—Bits 2–0

This field selects the alternate input source signal to feed DAC0 SYNC input.

•  000 = PIT0 (Internal) - Use Programmable Interval Timer 0 Output as DAC SYNC input (default)

•  001 = PIT1 (Internal) - Use Programmable Interval Timer 1 Output as DAC SYNC input

•  010 = PIT2 (Internal) - Use Programmable Interval Timer 2 Output as DAC SYNC input

•  011 = PWM SYNC (Internal) - Use PWM reload synchronization signal as DAC SYNC input

•  100 = TA0 (Internal) - Use Timer A0 output as DAC SYNC input

•  101 = TA1 (Internal) - Use Timer A1 output as DAC SYNC input

•  11x = Reserved

6.3.23    Internal Peripheral Source Select Register 2 for Quad Timer A

          (SIM_IPS2)

See Section 6.3.21 for general information about Internal Peripheral Source Select registers.

                                     56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                        105
        Base + $1A  15  14  13  12     11  10           9  8      7  6     5         4  3  2    1    0

        Read        0   0   0   IPS2_  0   0            0  IPS2_  0  0     0  IPS2_     0  0    0    0

        Write                   TA3                        TA2                TA1

        RESET       0   0   0   0      0   0            0  0      0  0     0         0  0  0    0    0

        Figure 6-27 Internal Peripheral Source Select Register for TMRA (SIM_IPS2)

6.3.23.1       Reserved—Bits 15–13

This bit field is reserved. Each bit must be set to 0.

6.3.23.2       Select Input Source for TA3 (IPS2_TA3)—Bit 12

This field selects the alternate input source signal to feed Quad Timer A, input 3.

     •  0 = I/O pin (External) - Use Timer A3 input/output pin

     •  1 = PWM SYNC (Internal) - Use PWM reload synchronization signal

6.3.23.3       Reserved—Bits 11–9

This bit field is reserved. Each bit must be set to 0.

6.3.23.4       Select Input Source for TA2 (IPS2_TA2)—Bit 8

This field selects the alternate input source signal to feed Quad Timer A, input 2.

     •  0 = I/O pin (External) - Use Timer A2 input/output pin

     •  1 = CMPBO (Internal) - Use Comparator B output

6.3.23.5       Reserved—Bits 7–5

This bit field is reserved. Each bit must be set to 0.

6.3.23.6       Select Input Source for TA1 (IPS2_TA1)—Bit 4

This field selects the alternate input source signal to feed Quad Timer A, input 1.

     •  0 = I/O pin (External) - Use Timer A1 input/output pin

     •  1 = CMPAO (Internal) - Use Comparator A output

6.3.23.7       Reserved—Bits 3–0

This bit field is reserved. Each bit must be set to 0.

For Timer A to detect the PWM SYNC signal, the clock rate of both the PWM               module  and  Timer  A

module must be identical, at either the system clock rate or 3X system clock rate.

6.4     Clock Generation Overview

The SIM uses the master clock (2X system clock) at a maximum of 64MHz from the OCCS module to

produce a system clock at a maximum of 32MHz for the peripheral, core, and memory. It divides the

                                       56F8035/56F8025 Data Sheet, Rev. 6

106                                                                                     Freescale Semiconductor
                                                                           Clock Generation Overview

master clock by two and gates it with appropriate power mode and clock gating controls. A 3X system

high-speed peripheral clock input from OCCS operates at three times the system clock at a maximum of

96MHz and can be an optional clock for PWM, Timer A, Timer B, and I2C modules. These clocks are

generated by gating the 3X system high-speed peripheral clock with appropriate power mode and clock

gating controls.

The OCCS configuration controls the operating frequency of the SIM’s master clocks. In the OCCS, either

an external clock (CLKIN), a crystal oscillator, or the relaxation oscillator can be selected as the master

clock source (MSTR_OSC). An external clock can be operated at any frequency up to 64MHz. The crystal

oscillator can be operated only at a maximum of 8MHz. The relaxation oscillator can be operated at full

speed (8MHz), standby speed (200kHz using ROSB), or powered down (using ROPD). An 8MHz

MSTR_OSC can be multiplied to 196MHz using the PLL and postscaled to provide a variety of high-speed

clock rates. Either the postscaled PLL output or MSTR_OSC signal can be selected to produce the master

clocks to the SIM. When the PLL is selected, both the 3X system clock and the 2X system clock are

enabled. If the PLL is not selected, the 3X system clock is disabled and the master clock is MSTR_OSC.

In combination with the OCCS module, the SIM provides power modes (see Section 6.5), clock enables,

and clock rate controls to provide flexible control of clocking and power utilization. The clock rate

controls enable the high-speed clocking option for the two quad timers (TMRA and TMRB) and PWM,

but requires the PLL to be on and selected. Refer to the 56F802x and 56F803x Peripheral Reference

Manual for further details. The peripheral clock enable controls can be used to disable an individual

peripheral clock when it is not used.

                                       56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                      107
6.5  Power-Saving Modes

The 56F8035/56F8025 operates in one of five Power-Saving modes, as shown in Table 6-2.

                   Table 6-2 Clock Operation in Power-Saving Modes

           Mode    Core Clocks       Peripheral Clocks                           Description

     Run           Core and memory   Peripheral clocks        Device is fully functional

                   clocks enabled    enabled

     Wait          Core and memory   Peripheral clocks        Core executes WAIT instruction to enter this

                   clocks disabled   enabled                  mode.

                                                              Typically used for power-conscious applications.

                                                              Possible recoveries from Wait mode to Run

                                                              mode are:

                                                              1. Any interrupt

                                                              2. Executing a Debug mode entry command

                                                              during the 56800E core JTAG interface

                                                              3. Any reset (POR, external, software, COP)

     Stop          Master clock generation in the OCCS        Core executes STOP instruction to enter this

                   remains operational, but the SIM disables  mode.

                   the generation of system and peripheral    Possible recoveries from Stop mode to Run

                   clocks.                                    mode are:

                                                              1. Interrupt from any peripheral configured in the

                                                              CTRL register to operate in Stop mode (TA0-3,

                                                              QSCI0, PIT0-1, CAN, CMPA-B)

                                                              2. Low-voltage interrupt

                                                              3. Executing a Debug mode entry command

                                                              using the 56800E core JTAG interface

                                                              4. Any reset (POR, external, software, COP)

     Standby       The OCCS generates the master clock at a   The user configures the OCCS and SIM to select

                   reduced frequency (400kHz). The PLL is     the relaxation oscillator clock source (PRECS),

                   disabled and the high-speed peripheral     shut down the PLL (PLLPD), put the relaxation

                   option is not available. System and        oscillator in Standby mode (ROSB), and put the

                   peripheral clocks operate at 200kHz.       large regulator in Standby (LRSTDBY). The

                                                              device is fully operational, but operating at a

                                                              minimum frequency and power configuration.

                                                              Recovery requires reversing the sequence used

                                                              to enter this mode (allowing for PLL lock time).

     Power-Down    Master clock generation in the OCCS is     The user configures the OCCS and SIM to enter

                   completely shut down. All system and       Standby mode as shown in the previous

                   peripheral clocks are disabled.            description, followed by powering down the

                                                              oscillator (ROPD). The only possible recoveries

                                                              from this mode are:

                                                              1. External Reset

                                                              2. Power-On Reset

The  power-saving  modes    provide  additional     power     management  options         by  disabling   the     clock,

reconfiguring the voltage regulator clock generation to manage power utilization, as shown in Table 6-2.

Run, Wait, and Stop modes provide methods of enabling/disabling the peripheral and/or core clocking as

a group. Stop disable controls for an individual peripheral are provided in the SDn registers to override the

                                     56F8035/56F8025 Data Sheet, Rev. 6

108                                                                                           Freescale Semiconductor
                                                                                                               Resets

default behavior of Stop mode. By asserting a peripheral’s Stop disable bit, the peripheral clock continues

to operate in Stop mode. This is useful to generate interrupts which will recover the device from Stop mode

to Run mode. Standby mode provides normal operation but at very low speed and power utilization. It is

possible to invoke Stop or Wait mode while in Standby mode for even greater levels of power reduction.

A 400kHz external clock can optionally be used in Standby mode to produce the required Standby 200kHz

system clock rate. Power-down mode, which selects the ROSC clock source but shuts it off, fully disables

the device and minimizes its power utilization but is only recoverable via reset.

When the PLL is not selected and the system bus is operating at 200kHz or less, the large regulator can be

put into its Standby mode (LRSTDBY) to reduce the power utilization of that regulator.

All peripherals, except the COP/watchdog timer, run at the system clock frequency or optional 3X system

clock for PWM, Timers, and I2C. The COP timer runs at OSC_CLK / 1024. The maximum frequency of

operation is 32MHz.

6.6  Resets

The SIM supports five sources of reset, as shown in Figure 6-28. The two asynchronous sources are the

external reset pin and the Power-On Reset (POR). The three synchronous sources are the software reset

(SW reset), which is generated within the SIM itself by writing the SIM_CTRL register in Section 6.3.1,

the  COP  time-out       reset     (COP_TOR),  and  the  COP  loss-of-reference  reset  (COP_LOR).       The   reset

generation module has three reset detectors, which resolve into four primary resets. These are outlined in

Table 6-3. The JTAG circuitry is reset by the Power-On Reset.

                                     Table 6-3 Primary   System Resets

                                     Reset Sources

     Reset Signal        POR         External  Software       COP                  Comments

     EXTENDED_POR               X                                  Stretched version of POR released 64

                                                                   OSC_CLK cycles after POR deasserts

     CLKGEN_RST                 X    X              X         X    Released 32 OSC_CLK cycles after all reset

                                                                   sources, including EXTENDED_POR, have

                                                                   released

     PERIP_RST                  X    X              X         X    Releases 32 SYS_CLK cycles after the

                                                                   CLKGEN_RST is released

     CORE_RST                   X    X              X         X    Releases 32 SYS_CLK cycles after

                                                                   PERIP_RST is released

Figure 6-28 provides     a graphic   illustration of the details in Table 6-3. Note that the POR_Delay blocks

use the OSC_CLK as       their time  base, since other system clocks are inactive during this phase of reset.

                                     56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                        109
                                                        EXTENDED_POR

                                                                                                JTAG

                   POR

     Power-On             pulse shaper                                                          Memory

     Reset                Delay 64                      CLKGEN_RST                              Subsystem

     (active low)         OSC_CLK                                               OCCS

                          Clock

                                        COMBINED_RST

     External      RESET                    Delay 32                            PERIP_RST

     RESET IN                                                                                   Peripherals

     (active low)                       OSC_CLK

                                            Clock

                                        pulse shaper

     COP_TOR                                            Delay 32

     (active low)                                       sys clocks

                          SW Reset                      pulse shaper  Delay 32                  56800E

     COP_LOR

     (active low)                                                     sys clocks

                   Delay blocks assert immediately and                pulse shaper

                   deassert only after the programmed                                 CORE_RST

                   number of clock cycles.

     Figure        6-28 Sources of RESET Functional Diagram (Test modes not                     included)

POR resets are extended 64 OSC_CLK clocks to stabilize the power supply and clock source. All resets

are subsequently extended for an additional 32 OSC_CLK clocks and 64 system clocks as the various

internal reset controls are released. Given the normal relaxation oscillator rate of 8MHz, the duration of a

POR reset from when power comes on to when code is running is 28µS. An external reset generation

circuit may also be used. A description of how these resets are used to initialize the clocking system and

system modules is included in Section 6.7.

6.7  Clocks

The memory, peripheral and core clocks all operate at the same frequency (32MHz maximum), with the

exception of the peripheral clocks for quad timers TMRA and TMRB and the PWM, which have the option

to operate at 3X system clock. The SIM is responsible for clock distributions.

While the SIM generates the ADC peripheral clock in the same way it generates all other peripheral clocks,

the ADC standby and conversion clocks are generated by a direct interface between the ADC and the

OCCS module.

                                            56F8035/56F8025 Data Sheet, Rev. 6

110                                                                                             Freescale Semiconductor
                                                                                                              Clocks

The deassertion sequence of internal resets coordinates the device start up, including the clocking system

start up. The sequence is described in the following steps:

1.  As power is applied, the Relaxation Oscillator starts to operate. When a valid operating voltage is

    reached, the POR reset will release.

2.  The release of POR reset permits operation of the POR reset extender. The POR extender generates

    an extended POR reset, which is released 64 OSC_CLK cycles after POR reset. This provides an

    additional time period for the clock source and power to stabilize.

3.  A Combined reset consists of the OR of the extended POR reset, the external reset, the COP reset

    and Software reset. The entire device, except for the POR extender, is held reset as long as

    Combined reset is asserted. The release of Combined reset permits operation of the CTRL register,

    the Synchronous reset generator, and the CLKGEN reset extender.

4.  The Synchronous reset generator generates a reset to the Software and COP reset logic. The COP

    and Software reset logic is released three OSC_CLK cycles after Combined reset deasserts. This

    provides a reasonable minimum duration to the reset for these specialized functions.

5.  The CLKGEN reset extender generates the CLKGEN reset used by the clock generation logic. The

    CLKGEN reset is released 32 OSC_CLK cycles after Combined reset deasserts. This provides a

    window in which the SIM stabilizes the master clock inputs to the clock generator.

6.  The release of CLKGEN reset permits operation of the clock generation logic and the Peripheral

    reset extender. The Peripheral reset extender generates the Peripheral reset, which is released 32

    SYS_CLK cycles after CLKGEN reset. This provides a window in which peripheral and core logic

    remain clocked, but in reset, so that synchronous resets can be resolved.

7.  The release of Peripheral reset permits operation of the peripheral logic and the Core reset extender.

    The Core reset extender generates the Core reset, which is released 32 SYS_CLK cycles after the

    Peripheral reset. This provides a window in which critical peripheral start-up functions, such as

    Flash Security in the Flash memory, can be implemented.

8.  The release of Core reset permits execution of code by the 56800E core and marks the end of the

    system start-up sequence.

Figure 6-29 illustrates clock relationships to one another and to the various resets as the device comes out

of reset. RST is assumed to be the logical AND of all active-low system resets (for example, POR, external

reset, COP and Software reset). In the 56F8035/56F8025, this signal will be stretched by the SIM for a

period of time (up to 96 OSC_CLK clock cycles, depending upon the status of the POR) to create the clock

generation reset signal (CLKGEN_RST). The SIM should deassert CLKGEN_RST synchronously with

the negative edge of OSC_CLK in order to avoid skew problems. CLKGEN_RST is delayed 32 SYS_CLK

cycles to create the peripheral reset signal (PERIP_RST). PERIP_RST is then delayed by 32 SYS_CLK

cycles to create CORE_RST. Both PERIP_RST and CORE_RST should be released on the negative edge

of SYS_CLK_D as shown. This phased releasing of system resets is necessary to give some peripherals

(for example, the Flash interface unit) set-up time prior to the 56800E core becoming active.

                               56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                       111
                  Maximum Delay = 64 OSC_CLK cycles for POR reset extension and 32 OSC_CLK cycles

                                          for Combined reset extension

            RST

       MSTR_OSC

                                   Switch on falling OSC_CLK

                                   96 MSTR_OSC cycles

       CKGEN_RST

       2X SYS_CLK

            SYS_CLK

       SYS_CLK_D

       SYS_CLK_DIV2

                                   32 SYS_CLK cycles delay          Switch on falling SYS_CLK

       PERIP_RST

                                                                                    Switch on falling SYS_CLK

                                                                                    32 SYS_CLK cycles delay

       CORE_RST

                     Figure  6-29  Timing Relationships of    Reset Signal to Clocks

6.8    Interrupts

The SIM generates no interrupts.

Part 7      Security Features

The 56F8025 offers security features intended to prevent unauthorized users from reading the contents of

the flash memory (FM) array. The 56F8025’s flash security consists of several hardware interlocks that

prevent unauthorized users from gaining access to the flash array.

After flash security is set, an authorized user is still able to access on-chip memory if a user-defined

software subroutine, which reads and transfers the contents of internal memory via serial communication

peripherals, is included in the application software.

7.1    Operation with Security Enabled

After  the  user  has  programmed  flash  with  the    application      code,  the  56F8025    can  be  secured  by

programming the security word $0002 into program memory location $00 7FF7. This non-volatile word

will keep the device secured through reset and through power-down of the device. Refer to the flash

memory chapter in the 56F802x and 56F803x Peripheral Reference Manual for the details. When flash

                                   56F8035/56F8025 Data Sheet, Rev. 6

112                                                                                            Freescale Semiconductor
                                                                              Flash Access Lock and Unlock Mechanisms

security mode is enabled, the 56F8025 will disable the core EOnCE debug capabilities. Normal program

execution is otherwise unaffected.

7.2     Flash Access Lock and Unlock Mechanisms

There are several methods that effectively lock or unlock the on-chip flash.

7.2.1         Disabling EOnCE Access

On-chip flash can be read by issuing commands across the EOnCE port, which is the debug interface for

the 56800E CPU. The TCK, TMS, TDO, and TDI pins comprise a JTAG interface onto which the EOnCE

port functionality is mapped. When the device boots, the chip-level JTAG TAP (Test Access Port) is active

and provides the chip’s boundary scan capability and access to the ID register, but proper implementation

of flash security will block any attempt to access the internal flash memory via the EOnCE port when

security is enabled.

7.2.2         Flash Lockout Recovery Using JTAG

If the device is secured, one lockout recovery mechanism is the complete erasure of the internal flash

contents, including the configuration field, thus disabling security (the protection register is cleared). This

does not compromise security, as the entire contents of the user’s secured code stored in flash are erased

before security is disabled on the device on the next reset or power-up sequence.

To     start  the     lockout  recovery       sequence     via   JTAG,  the         JTAG        public  instruction

(LOCKOUT_RECOVERY) must first be shifted into the chip-level TAP controller’s instruction register.

Once the LOCKOUT_RECOVERY instruction has been shifted into the instruction register, the clock

divider value must be shifted into the corresponding 7-bit data register. After the data register has been

updated, the user must transition the TAP controller into the RUN-TEST/IDLE state for the lockout

sequence to commence. The controller must remain in this state until the erase sequence is complete. Refer

to the 56F802x and 56F803x Peripheral Reference Manual for more details, or contact Freescale.

Note:         Once the lockout recovery sequence has completed, the user must reset both the JTAG TAP controller

              and device to return to normal unsecured operation. Power-on reset will reset both too.

7.2.3         Flash Lockout Recovery using CodeWarrior

CodeWarrior can unlock a device by selecting the Debug menu, then selecting DSP56800E, followed by

Unlock  Flash.     Another     mechanism  is  also  built  into  CodeWarrior        using  the         device’s  memory

configuration file. The command “Unlock_Flash_on_Connect 1” in the .cfg file accomplishes the same

task as using the Debug menu.

This lockout recovery mechanism is the complete erasure of the internal flash contents, including the

configuration field, thus disabling security (the protection register is cleared).

7.2.4         Flash Lockout Recovery without mass erase

A user can un-secure a secured device by programming the word $0000 into program memory location

$00 7FF7. After completing the programming, both the JTAG TAP controller and the device must be reset

                                    56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                           113
in order to return to normal unsecured operation. Power-on reset will also reset both.

The user is responsible for directing the device to invoke the flash programming subroutine to reprogram

the word $0000 into program memory location $00 7FF7. This is done by, for example, toggling a specific

pin or downloading a user-defined key through serial interfaces.

Note:   Flash contents can only be programmed for 1s to 0s.

7.3    Product Analysis

The recommended method of unsecuring a secured device for product analysis of field failures is via the

method described in section 7.2.4. The customer would need to supply Technical Support with the details

of the protocol to access the subroutines in flash memory. An alternative method for performing analysis

on a secured device would be to mass-erase and reprogram the flash with the original code, but modify the

security word or not program the security word.

Part 8  General-Purpose Input/Output (GPIO)

8.1    Introduction

This section is intended to supplement the GPIO information found in the 56F802x and 56F803x

Peripheral Reference Manual and contains only chip-specific information. This information supersedes

the generic information in the 56F802x and 56F803x Peripheral Reference Manual.

8.2    Configuration

There are four GPIO ports defined on the 56F8035/56F8025. The width of each port, the associated

peripheral, and reset functions are shown in Table 8-1. The specific mapping of GPIO port pins is shown

in Table 8-2. Additional details are shown in Tables 2-2 and 2-3.

                           Table 8-1 GPIO Ports Configuration

                  Available

       GPIO Port  Pins in             Peripheral Function                 Reset Function

                  56F8035/56F

                     8025

        A            12        PWM, Timer, QSPI, Comparator, Reset  GPIO, RESET

        B            9         QSPI, I2C, PWM, Clock, Comparator,   GPIO

                               Timer

        C            8         ADC, Comparator, QSCI                GPIO

        D            6         Clock, Oscillator, DAC, JTAG         GPIO, JTAG

                               56F8035/56F8025 Data Sheet, Rev. 6

114                                                                                     Freescale Semiconductor
                                                                                              Configuration

                                Table 8-2 GPIO  External Signals Map

GPIO Function            Peripheral Function    LQFP                          Notes

                                                Package Pin

GPIOA0                   PWM0                   40           Defaults to A0

GPIOA1                   PWM1                   39           Defaults to A1

GPIOA2                   PWM2                   32           Defaults to A2

GPIOA3                   PWM3                   33           Defaults to A3

GPIOA4                   PWM4 / TA2 / FAULT1    31           SIM register SIM_GPS is used to

                                                             select between PWM4, TA2, and

                                                             FAULT1.

                                                             Defaults to A4

GPIOA5                   PWM5 / TA3 / FAULT2    27           SIM register SIM_GPS is used to

                                                             select between PWM5, TA3, and

                                                             FAULT2.

                                                             Defaults to A5

GPIOA6                   FAULT0 / TA0           24           SIM register SIM_GPS is used to

                                                             select between FAULT0 and TA0.

                                                             Defaults to A6

GPIOA7                   RESET                  21           Defaults to RESET

GPIOA8                   FAULT1 / TA2 / CMPAI1  26           SIM register SIM_GPS is used to

                                                             select between FAULT1, TA2, and

                                                             CMPAI1.

                                                             Defaults to A8

GPIOA9                   FAULT2 / TA3 / CMPBI1  5            SIM register SIM_GPS is used to

                                                             select between FAULT2, TA3, and

                                                             CMPBI1.

                                                             Defaults to A9

GPIOA10                  CMPAI2                 25           Defaults to A10

GPIOA11                  CMPBI2                 6            Defaults to A11

GPIOB0                   SCLK0 / SCL            30           SIM register SIM_GPS is used to

                                                             select between SCLK and SCL.

                                                             Defaults to B0

GPIOB1                   SS0 / SDA              2            SIM register SIM_GPS is used to

                                                             select between SS0 and SDA.

                                                             Defaults to B1

GPIOB2                   MISO0 / TA2  /  PSRC0  23           SIM register SIM_GPS is used to

                                                             select between MISO0, TA2, and

                                                             PSRC0.

                                                             Defaults to B2

                                         56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                       115
                    Table 8-2 GPIO External Signals Map (Continued)

     GPIO Function  Peripheral Function   LQFP                          Notes

                                          Package Pin

     GPIOB3         MOSI0 / TA3 / PSRC1   22           SIM register SIM_GPS is used to

                                                       select between MOSI0, TA3 and

                                                       PSRC1.

                                                       Defaults to B3

     GPIOB5         TA1 / FAULT3 / CLKIN  4            SIM register SIM_GPS is used to

                                                       select between TA1, FAULT3, and

                                                       CLKIN.

                                                       CLKIN functionality is enabled using

                                                       the PLL Control Register within the

                                                       OCCS block.

                                                       Defaults to B5

     GPIOB6         RXD0 / SDA / CLKIN    1            SIM register SIM_GPS is used to

                                                       select between RXD0, SDA, and

                                                       CLKIN.

                                                       CLKIN functionality is enabled using

                                                       the PLL Control Register within the

                                                       OCCS block.

                                                       Defaults to B6

     GPIOB7         TXD0 / SCL            3            SIM register SIM_GPS is used to

                                                       select between TXD0 and SCL.

                                                       Defaults to B7

     GPIOB10        CMPAO                 20           Defaults to B10

     GPIOB11        CMPBO                 42           Defaults to B11

     GPIOC0         ANA0 / CMPAI3         16           SIM register SIM_GPS is used to

                                                       select between ANA0 and CMPAI3.

                                                       Defaults to C0

     GPIOC1         ANA1                  15           Defaults to C1

     GPIOC2         ANA2 / VREFHA         14           SIM register SIM_GPS is used to

                                                       select between ANA2 and VREFHA.

                                                       Defaults to C2

     GPIOC3         ANA3 / VREFLA         13           SIM register SIM_GPS is used to

                                                       select between ANA3 and VREFLA.

                                                       Defaults to C3

     GPIOC4         ANB0 / CMPBI3         7            SIM register SIM_GPS is used to

                                                       select between ANB0 and CMPBI3.

                                                       Defaults to C4

     GPIOC5         ANB1                  8            Defaults to C5

     GPIOC6         ANB2 / VREFHB         9            SIM register SIM_GPS is used to

                                                       select between ANB2 and VREFHB.

                                                       Defaults to C6

     GPIOC7         ANB3 / VREFLB         10           SIM register SIM_GPS is used to

                                                       select between ANB3 and VREFLB.

                                                       Defaults to C7

                                   56F8035/56F8025 Data Sheet, Rev. 6

116                                                                     Freescale Semiconductor
                                                                                                Reset Values

                         Table 8-2 GPIO External Signals   Map (Continued)

     GPIO Function       Peripheral Function  LQFP                          Notes

                                              Package Pin

     GPIOD0              TDI                  41           Defaults to TDI

     GPIOD1              TDO                  44           Defaults to TDO

     GPIOD2              TCK                  19           Defaults to TCK

     GPIOD3              TMS                  43           Defaults to TMS

     GPIOD4              EXTAL                38           Defaults to D4

     GPIOD5              XTAL / CLKIN         37           SIM register SIM_GPSCD   is used     to

                                                           select between XTAL and  CLKIN.

                                                           Defaults to D5

8.3  Reset Values

Tables 8-1 and 8-2 detail registers for the 56F8035/56F8025; Figures 8-1 through 8-4 summarize      register

maps and reset values.

                                       56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                             117
     Add.    Register Acronym      15   14     13   12   11  10  9  8           7  6  5         4  3  2  1  0

     Offset

                               R   0    0      0    0                              PU[15:0]

     $0      GPIOA_PUPEN       W

                               RS  0    1      1    1    1   1   1  1           1  1  1         1  1  1  1  1

                               R   .0   .0     .0   .0                             D[15:0]

     $1      GPIOA_DATA        W

                               RS  0    0      0    0    0   0   0  0           0  0  0         0  0  0  0  0

                               R   .0.  .0.    .0.  .0.                            DD[15:0]

     $2      GPIOA_DDIR        W

                               RS  0    0      0    0    0   0   0  0           0  0  0         0  0  0  0  0

                               R   0    0      0    0                              PE[15:0]

     $3      GPIOA_PEREN       W

                               RS  0    0      0    0    0   0   0  0           0  0  0         0  0  0  0  0

                               R   0    0      0    0                              IA[15:0]

     $4      GPIOA_IASSRT      W

                               RS  0    0      0    0    0   0   0  0           0  0  0         0  0  0  0  0

                               R   0    0      0    0                              IEN[15:0]

     $5      GPIOA_IEN         W

                               RS  0    0      0    0    0   0   0  0           0  0  0         0  0  0  0  0

                               R   0    0      0    0                              IEPOL[15:0]

     $6      GPIOA_IEPOL       W

                               RS  0    0      0    0    0   0   0  0           0  0  0         0  0  0  0  0

                               R   0    0      0    0                              IPR[15:0]

     $7      GPIOA_IPEND       W

                               RS  0    0      0    0    0   0   0  0           0  0  0         0  0  0  0  0

                               R   0    0      0    0                              IES[15:0]

     $8      GPIOA_IEDGE       W

                               RS  0    0      0    0    0   0   0  0           0  0  0         0  0  0  0  0

                               R   0    0      0    0                              OEN[15:0]

     $9      GPIOA_PPOUTM      W

                               RS  0    1      1    1    1   1   1  1           1  1  1         1  1  1  1  1

                               R   0    0      0    0                           RAW DATA[15:0]

     $A      GPIOA_RDATA       W

                               RS  0    X      X    X    X   X   X  X    X         X  X         X  X  X  X  X

                               R   0    0      0    0                              DRIVE[15:0]

     $B      GPIOA_DRIVE       W

                               RS  0    0      0    0    0   0   0  0           0  0  0         0  0  0  0  0

                               R   0    Read as 0

                               W        Reserved

                               RS       Reset

                               Figure 8-1 GPIOA Register            Map  Summary

                                            56F8035/56F8025 Data Sheet, Rev. 6

118                                                                                                Freescale Semiconductor
                                                                                                        Reset Values

Add.       Register Acronym      15  14     13  12  11  10       9  8        7  6      5  4  3  2       1  0

Offset

                             R   0   0      0   0   PU[15:0]     0  0           PU        0        PU

$0         GPIOB_PUPEN       W

                             RS  0   0      1   1   1       1    1  1        1  1      1  1  1  1       1  1

                             R   0   0      0   0   D[15:0]      0  0           D         0        D

$1         GPIOB_DATA        W

                             RS  0   0      0   0   0       0    0  0        0  0      0  0  0  0       0  0

                             R   0   0      0   0   DD[15:0]     0  0           DD        0        DD

$2         GPIOB_DDIR        W

                             RS  0   0      0   0   0       0    0  0        0  0      0  0  0  0       0  0

                             R   0   0      0   0   PE[15:0]     0  0           PE        0        PE

$3         GPIOB_PEREN       W

                             RS  0   0      0   0   0       0    0  0        0  0      0  0  0  0       0  0

                             R   0   0      0   0   IA[15:0]     0  0           IA        0        IA

$4         GPIOB_IASSRT      W

                             RS  0   0      0   0   0       0    0  0        0  0      0  0  0  0       0  0

                             R   0   0      0   0   IEN[15:0]    0  0           IEN       0        IEN

$5         GPIOB_IEN         W

                             RS  0   0      0   0   0       0    0  0        0  0      0  0  0  0       0  0

                             R   0   0      0   0   IEPOL[15:0]  0  0           IEPOL     0     IEPOL

$6         GPIOB_IEPOL       W

                             RS  0   0      0   0   0       0    0  0        0  0      0  0  0  0       0  0

                             R   0   0      0   0   IPR[15:0]    0  0           IPR       0        IPR

$7         GPIOB_IPEND       W

                             RS  0   0      0   0   0       0    0  0        0  0      0  0  0  0       0  0

                             R   0   0      0   0   IES[15:0]    0  0           IES       0        IES

$8         GPIOB_IEDGE       W

                             RS  0   0      0   0   0       0    0  0        0  0      0  0  0  0       0  0

                             R   0   0      0   0   OEN[15:0]    0  0           OEN       0        OEN

$9         GPIOB_PPOUTM      W

                             RS  0   0      1   1   1       1    1  1        1  1      1  1  1  1       1  1

                             R   0   0      0   0      RAW       0  0        RAW DATA     0     RAW DATA

$A         GPIOB_RDATA                              DATA[15:0]

                             W

                             RS  0   0      X   X   X       X    X  X        X  X      X  X  X  X       X  X

                             R   0   0      0   0   DRIVE[15:0]  0  0           DRIVE     0     DRIVE

$B         GPIOB_DRIVE       W

                             RS  0   0      0   0   0       0    0  0        0  0      0  0  0  0       0  0

                             R   0   Read as 0

                             W       Reserved

                             RS      Reset

                                 Figure 8-2 GPIOB Register          Map  Summary

                                         56F8035/56F8025 Data Sheet, Rev. 6

Freescale  Semiconductor                                                                                      119
     Add.    Register Acronym      15  14     13  12  11  10  9  8            7  6  5  4  3         2  1  0

     Offset

                               R   0   0      0   0   0   0   0  0                     PU[15:0]

     $0      GPIOC_PUPEN       W

                               RS  1   1      1   1   1   1   1  1            1  1  1  1  1         1  1  1

                               R   0   0      0   0   0   0   0  0                     D[15:0]

     $1      GPIOC_DATA        W

                               RS  0   0      0   0   0   0   0  0            0  0  0  0  0         0  0  0

                               R   0   0      0   0   0   0   0  0                     DD[15:0]

     $2      GPIOC_DDIR        W

                               RS  0   0      0   0   0   0   0  0            0  0  0  0  0         0  0  0

                               R   0   0      0   0   0   0   0  0                     PE[15:0]

     $3      GPIOC_PEREN       W

                               RS  0   0      0   0   0   0   0  0            0  0  0  0  0         0  0  0

                               R   0   0      0   0   0   0   0  0                     IA[15:0]

     $4      GPIOC_IASSRT      W

                               RS  0   0      0   0   0   0   0  0            0  0  0  0  0         0  0  0

                               R   0   0      0   0   0   0   0  0                     IEN[15:0]

     $5      GPIOC_IEN         W

                               RS  0   0      0   0   0   0   0  0            0  0  0  0  0         0  0  0

                               R   0   0      0   0   0   0   0  0                     IEPOL[15:0]

     $6      GPIOC_IEPOL       W

                               RS  0   0      0   0   0   0   0  0            0  0  0  0  0         0  0  0

                               R   0   0      0   0   0   0   0  0                     IPR[15:0]

     $7      GPIOC_IPEND       W

                               RS  0   0      0   0   0   0   0  0            0  0  0  0  0         0  0  0

                               R   0   0      0   0   0   0   0  0                     IES[15:0]

     $8      GPIOC_IEDGE       W

                               RS  0   0      0   0   0   0   0  0            0  0  0  0  0         0  0  0

                               R   0   0      0   0   0   0   0  0                     OEN[15:0]

     $9      GPIOC_PPOUTM      W

                               RS  1   1      1   1   1   1   1  1            1  1  1  1  1         1  1  1

                               R   0   0      0   0   0   0   0  0                  RAW DATA[15:0]

     $A      GPIOC_RDATA       W

                               RS  X   X      X   X   X   X   X  X    X          X  X  X  X         X  X  X

                               R   0   0      0   0   0   0   0  0                     DRIVE[15:0]

     $B      GPIOC_DRIVE       W

                               RS  0   0      0   0   0   0   0  0            0  0  0  0  0         0  0  0

                               R   0   Read as 0

                               W       Reserved

                               RS      Reset

                               Figure 8-3 GPIOC Register         Map  Summary

                                          56F8035/56F8025 Data Sheet, Rev. 6

120                                                                                       Freescale Semiconductor
                                                                                                     Reset Values

Add.    Register Acronym      15  14     13  12  11  10  9  8            7  6  5  4  3  2         1  0

Offset

                          R                                                          PU[15:0]

$0      GPIOD_PUPEN       W

                          RS  0   0      0   0   0   0   0  0            1  1  1  1  1  1         1  1

                          R                                                          D[15:0]

$1      GPIOD_DATA        W

                          RS  0   0      0   0   0   0   0  0            0  0  0  0  0  0         0  0

                          R                                                          DD[15:0]

$2      GPIOD_DDIR        W

                          RS  0   0      0   0   0   0   0  0            0  0  0  0  0  0         0  0

                          R                                                          PE[15:0]

$3      GPIOD_PEREN       W

                          RS  0   0      0   0   0   0   0  0            0  0  0  0  1  1         1  1

                          R                                                          IA[15:0]

$4      GPIOD_IASSRT      W

                          RS  0   0      0   0   0   0   0  0            0  0  0  0  0  0         0  0

                          R                                                          IEN[15:0]

$5      GPIOD_IEN         W

                          RS  0   0      0   0   0   0   0  0            0  0  0  0  0  0         0  0

                          R                                                          IEPOL[15:0]

$6      GPIOD_IEPOL       W

                          RS  0   0      0   0   0   0   0  0            0  0  0  0  0  0         0  0

                          R                                                          IPR[15:0]

$7      GPIOD_IPEND       W

                          RS  0   0      0   0   0   0   0  0            0  0  0  0  0  0         0  0

                          R                                                          IES[15:0]

$8      GPIOD_IEDGE       W

                          RS  0   0      0   0   0   0   0  0            0  0  0  0  0  0         0  0

                          R                                                          OEN[15:0]

$9      GPIOD_PPOUTM      W

                          RS  0   0      0   0   0   0   0  0            1  1  1  1  1  1         1  1

                          R                                                       RAW DATA[15:0]

$A      GPIOD_RDATA       W

                          RS  0   0      0   0   0   0   0  0    X          X  X  X  X  X         X  X

                          R                                                          DRIVE[15:0]

$B      GPIOD_DRIVE       W

                          RS  0   0      0   0   0   0   0  0            0  0  0  0  0  0         0  0

                          R   0   Read as 0

                          W       Reserved

                          RS      Reset

                          Figure 8-4 GPIOD Register         Map  Summary

                                     56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                 121
Part 9       Joint Test Action Group (JTAG)

9.1   56F8035/56F8025 Information

Please contact your Freescale sales representative or authorized distributor for device/package-specific

BSDL information.

The TRST pin is not available in this package. The pin is tied to VDD in the package.

The JTAG state machine is reset during POR and can also be reset via a soft reset by holding TMS high

for five rising edges of TCK, as described in the 56F802x and 56F803x Peripheral Reference Manual.

Part 10      Specifications

10.1  General Characteristics

The 56F8035/56F8025 is fabricated in high-density CMOS with 5V-tolerant TTL-compatible digital

inputs. The term “5V-tolerant” refers to the capability of an I/O pin, built on a 3.3V-compatible process

technology, to withstand a voltage up to 5.5V without damaging the device. Many systems have a mixture

of devices designed for 3.3V and 5V power supplies. In such systems, a bus may carry both 3.3V- and

5V-compatible I/O voltage levels (a standard 3.3V I/O is designed to receive a maximum voltage of 3.3V

± 10% during normal operation without causing damage). This 5V-tolerant capability therefore offers the

power savings of 3.3V I/O levels, combined with the ability to receive 5V levels without damage.

Absolute maximum ratings in Table 10-1 are stress ratings only, and functional operation at the maximum

is not guaranteed. Stress beyond these ratings may affect device reliability or cause permanent damage to

the device.

Unless otherwise stated, all specifications within this chapter apply over the temperature range of -40ºC to

125ºC ambient temperature over the following supply ranges:

VSS = VSSA = 0V, VDD = VDDA = 3.0–3.6V, CL < 50pF, fOP = 32MHz

                                              CAUTION

                   This     device  contains  protective     circuitry  to      guard

                   against damage due to high static voltage or electrical

                   fields.  However,  normal  precautions    are        advised        to

                   avoid    application  of   any  voltages             higher  than

                   maximum-rated voltages to this high-impedance circuit.

                   Reliability of operation is enhanced if unused inputs are

                   tied to an appropriate voltage level.

                                    56F8035/56F8025 Data Sheet, Rev. 6

122                                                                                        Freescale Semiconductor
                                                                                        General Characteristics

                                Table 10-1       Absolute Maximum Ratings

                                                 (VSS = 0V, VSSA = 0V)

              Characteristic                     Symbol                 Notes    Min    Max    Unit

Supply Voltage Range                             VDD                             -0.3   4.0    V

Analog Supply Voltage Range                      VDDA                            - 0.3  4.0    V

ADC High Voltage Reference                       VREFHx                          - 0.3  4.0    V

Voltage difference VDD to VDDA                   ΔVDD                            - 0.3  0.3    V

Voltage difference VSS to VSSA                   ΔVSS                            - 0.3  0.3    V

Digital Input Voltage Range                      VIN           Pin Groups 1, 2   - 0.3  6.0    V

Oscillator Voltage Range                         VOSC          Pin Group 4       - 0.4  4.0    V

Analog Input Voltage Range                       VINA          Pin Group 3       - 0.3  4.0    V

Input clamp current, per pin (VIN < 0)1          VIC                             —      -20.0  mA

Output clamp current, per pin (VO < 0)1          VOC                             —      -20.0  mA

Output Voltage Range                             VOUT          Pin Group 1       - 0.3  4.0    V

(Normal Push-Pull mode)

Output Voltage Range                             VOUTOD        Pin Group 2       - 0.3  6.0    V

(Open Drain mode)

Ambient Temperature

Industrial                                       TA                              - 40   105    °C

Storage Temperature Range                        TSTG                            - 55   150    °C

(Extended Industrial)

1. Continuous clamp current per pin is -2.0  mA

Default Mode

Pin Group 1: GPIO, TDI, TDO, TMS, TCK

Pin Group 2: RESET, GPIOA7

Pin Group 3: ADC and Comparator Analog Inputs

Pin Group 4: XTAL, EXTAL

10.1.1        ElectroStatic Discharge (ESD) Model

                                Table 10-2 56F8035/56F8025 ESD Protection

                          Characteristic                 Min            Typ      Max    Unit

              ESD for Human Body Model (HBM)             2000           —        —      V

                                             56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                            123
                               Table 10-2 56F8035/56F8025 ESD Protection

                          Characteristic                      Min                Typ          Max        Unit

     ESD for Machine Model (MM)                               200                —            —          V

     ESD for Charge Device Model (CDM)                        750                —            —          V

                         Table  10-3 LQFP Package                       Thermal  Characteristics6

               Characteristic             Comments                      Symbol        Value        Unit                 Notes

                                                                                      (LQFP)

     Junction to ambient                  Single layer board            RθJA          41           °C/W                          2

     Natural convection                   (1s)

     Junction to ambient                  Four layer board              RθJMA         34           °C/W                 1, 2

     Natural convection                   (2s2p)

     Junction to ambient                  Single layer board            RθJMA         34           °C/W                          2

     (@200 ft/min)                        (1s)

     Junction to ambient                  Four layer board              RθJMA         29           °C/W                 1, 2

     (@200 ft/min)                        (2s2p)

     Junction to board                                                  RθJB          24           °C/W                          4

     Junction to case                                                   RθJC          8            °C/W                          3

     Junction to package top              Natural Convection            ΨJT           2            °C/W                          5

1. Theta-JA determined on 2s2p test boards is frequently lower than would be observed in an application. Determined on 2s2p

thermal test board.

2. Junction to ambient thermal resistance, Theta-JA (RθJA), was simulated to be equivalent to the JEDEC specification JESD51-2

in a horizontal configuration in natural convection. Theta-JA was also simulated on a thermal test board with two internal planes

(2s2p, where “s” is the number of signal layers and “p” is the number of planes) per JESD51-6 and JESD51-7. The correct name

for Theta-JA for forced convection or with the non-single layer boards is Theta-JMA.

3. Junction to case thermal resistance, Theta-JC (RθJC), was simulated to be equivalent to the measured values using the cold plate

technique with the cold plate temperature used as the “case” temperature. The basic cold plate measurement technique is de-

scribed by MIL-STD 883D, Method 1012.1. This is the correct thermal metric to use to calculate thermal performance when the

package is being used with a heat sink.

4. Junction to board thermal resistance, Theta-JB (RθJB), is a metric of the thermal resistance from the junction to the printed circuit

board determined per JESD51-8. Board temperature is measured on the top surface of the board near the package.

5. Thermal Characterization Parameter, Psi-JT (YJT), is the “resistance” from junction to reference point thermocouple on top center

of case as defined in JESD51-2. YJT is a useful value to use to estimate junction temperature in steady state customer

environments.

6. Junction temperature is a function of die size, on-chip power dissipation, package thermal resistance, mounting site (board)

temperature, ambient temperature, air flow, power dissipation of other components on the board, and board thermal resistance.

7. See Section 12.1 for more details on thermal design considerations.

                                          56F8035/56F8025 Data Sheet, Rev. 6

124                                                                                                Freescale Semiconductor
                                                                                           General Characteristics

                               Table 10-4 Recommended Operating Conditions

                                       (VREFL x= 0V, VSSA = 0V, VSS = 0V)

              Characteristic                   Symbol    Notes                Min     Typ  Max         Unit

Supply voltage                                 VDD,                           3       3.3  3.6         V

                                               VDDA

ADC Reference Voltage High                     VREFHx                         3.0          VDDA        V

Voltage difference VDD to VDDA                 ΔVDD                           -0.1    0    0.1         V

Voltage difference VSS to VSSA                 ΔVSS                           -0.1    0    0.1         V

Device Clock Frequency                         FSYSCLK

Using relaxation oscillator                                                   1            32          MHz

Using external clock source                                                   0            32

Input Voltage High (digital inputs)            VIH       Pin Groups 1, 2      2.0          5.5         V

Input Voltage Low (digital inputs)             VIL       Pin Groups 1, 2      -0.3         0.8         V

Oscillator Input Voltage High                  VIHOSC    Pin Group 4          2.0          VDDA + 0.3  V

XTAL driven by an external clock source

Oscillator Input Voltage Low                   VILOSC    Pin Group 4          -0.3         0.8         V

Output Source Current High at VOH min.)1       IOH

When programmed for low drive strength                   Pin Group 1          —            -4          mA

When programmed for high drive strength                  Pin Group 1          —            -8

Output Source Current Low (at VOL max.)1       IOL

When programmed for low drive strength                   Pin Groups 1, 2      —            4           mA

When programmed for high drive strength                  Pin Groups 1, 2      —            8

Ambient Operating Temperature                  TA                             -40          105         °C

(Extended Industrial)

Flash Endurance                                NF        TA = -40°C to        10,000       —           cycles

(Program Erase Cycles)                                   125°C

Flash Data Retention                           TR        TJ <= 85°C avg       15           —           years

Flash Data Retention with <100                 tFLRET    TJ <= 85°C avg       20      —    —           years

Program/Erase Cycles

1. Total chip source or sink current cannot exceed 75mA

Default Mode

Pin Group 1: GPIO, TDI, TDO, TMS, TCK

Pin Group 2: RESET, GPIOA7

Pin Group 3: ADC and Comparator Analog Inputs

Pin Group 4: XTAL, EXTAL

                                          56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                    125
10.2  DC Electrical Characteristics

                                  Table 10-5 DC Electrical Characteristics

                                       At Recommended Operating Conditions

      Characteristic                   Symbol  Notes            Min         Typ   Max        Unit  Test

                                                                                                   Conditions

Output Voltage High                    VOH     Pin Group 1      2.4         —     —          V     IOH = IOHmax

Output Voltage Low                     VOL     Pin Groups 1, 2  —           —     0.4        V     IOL = IOLmax

Digital Input Current High (a)         IIH     Pin Groups 1, 2  —           0     +/- 2.5    μA    VIN = 2.4V

pull-up enabled or disabled                                                                        to 5.5V

Comparator Input Current High          IIHC    Pin Group 3      —           0     +/- 2      μA    VIN = VDDA

Oscillator Input Current High          IIHOSC  Pin Group 3      —           0     +/- 2      μA    VIN = VDDA

Digital Input Current Low1             IIL     Pin Groups 1, 2                               μA    VIN = 0V

pull-up enabled                                                 -15         -30   -60

pull-up disabled                                                —           0     +/- 2.5

Comparator Input Current Low           IILC    Pin Group 3      —           0     +/- 2      μA    VIN = 0V

Oscillator Input Current Low           IILOSC  Pin Group 3      —           0     +/- 2      μA    VIN = 0V

DAC Output Voltage Range               VDAC    Internal         Typically   —     Typically  V     —

                                                                VSSA +            VDDA -

                                                                40mV              40mV

Output Current 1                       IOZ     Pin Groups 1, 2  —           0     +/- 2.5    μA    —

High Impedance State

Schmitt Trigger Input Hysteresis       VHYS    Pin Groups 1, 2  —           0.35  —          V     —

Input Capacitance                      CIN                      —           10    —          pF    —

Output Capacitance                     COUT                     —           10    —          pF    —

1. See Figure 10-1

Default Mode

Pin Group 1: GPIO, TDI, TDO, TMS, TCK

Pin Group 2: RESET, GPIOA7

Pin Group 3: ADC and Comparator Analog Inputs

Pin Group 4: XTAL, EXTAL

                                       56F8035/56F8025 Data Sheet, Rev. 6

126                                                                                        Freescale Semiconductor
                                                                                              DC Electrical Characteristics

      2.0

      0.0

      - 2.0

µA    - 4.0

      - 6.0

      - 8.0

      - 10.0

              0.0        0.5  1.0      1.5       2.0  2.5         3.0   3.5    4.0  4.5       5.0     5.5  6.0

                                                                  Volt

                         Figure 10-1 IIN/IOZ vs. VIN (Typical; Pull-Up Disabled)

                   Table 10-6 Current Consumption                 per Power Supply Pin

                                                                        Typical @ 3.3V, 25°C  Maximum@     3.6V, 25°C

      Mode                            Conditions

                                                                        IDD1        IDDA      IDD1         IDDA

RUN                32MHz Device Clock                                   48mA        18.8mA         —       —

                   Relaxation Oscillator on

                   PLL powered on

                   Continuous MAC instructions with fetches from

                   Program Flash

                   All peripheral modules enabled. TMR and PWM

                   using 1X Clock

                   ADC/DAC powered on and clocked

                   Comparator powered on

WAIT               32MHz Device Clock                                   29mA        0μA            —       —

                   Relaxation Oscillator on

                   PLL powered on

                   Processor Core in WAIT state

                   All Peripheral modules enabled. TMR and PWM

                   using 1X Clock

                   ADC/DAC/Comparator powered off

STOP               4MHz Device Clock                                    5.4mA       0μA            —       —

                   Relaxation Oscillator on

                   PLL powered off

                   Processor Core in STOP state

                   All peripheral module and core clocks are off

                   ADC/DAC/Comparator powered off

                                       56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                       127
                Table 10-6 Current Consumption per                            Power Supply Pin (Continued)

                                                                              Typical @ 3.3V, 25°C                    Maximum@     3.6V, 25°C

     Mode                                    Conditions

                                                                                 IDD1        IDDA                     IDD1         IDDA

STANDBY > STOP          100kHz Device Clock                                   540μA          0μA                      650μA        1μA

                        Relaxation Oscillator in Standby mode

                        PLL powered off

                        Processor Core in STOP state

                        All peripheral module and core clocks are        off

                        ADC/DAC/Comparator powered off

                        Voltage regulator in Standby mode

POWERDOWN               Device Clock is off                                   440μA          0μA                      550μA        1μA

                        Relaxation Oscillator powered off

                        PLL powered off

                        Processor Core in STOP state

                        All peripheral module and core clocks  are       off

                        ADC /DAC/Comparator powered off

                        Voltage Regulator in Standby mode

1. No Output Switching

All ports configured as inputs

All inputs Low

No DC Loads

                        Table 10-7 Power-On Reset Low-Voltage Parameters

                        Characteristic                         Symbol         Min      Typ         Max                       Unit

        Low-Voltage Interrupt for 3.3V supply1                     VEI3.3     2.58     2.7          —                        V

        Low-Voltage Interrupt for 2.5V supply2                     VE12.5     —        2.15         —                        V

        Low-Voltage Interrupt Recovery Hysteresis                  VEIH       —        50           —                        mV

        Power-On Reset3                                            POR        —        1.8          1.9                      V

        1.      When VDD drops below VEI3.3, an interrupt is generated.

        2.      When VDD drops below VEI32.5, an interrupt is generated.

        3.      Power-On Reset occurs whenever the internally regulated 2.5V digital supply drops below 1.8V. While

                power is ramping up, this signal remains active for as long as the internal 2.5V is below 2.15V or the 3.3V

                1/O voltage is below 2.7V, no matter how long the ramp-up rate is. The internally regulated voltage is

                typically 100mV less than VDD during ramp-up until 2.5V is reached, at which time it self-regulates.

10.2.1          Voltage Regulator Specifications

The 56F8035/56F8025 has two on-chip regulators. One supplies the PLL and relaxation oscillator. It has

no external pins and therefore has no external characteristics which must be guaranteed (other than proper

operation of the device). The second regulator supplies approximately 2.5V to the 56F8035/56F8025’s

core logic. This regulator requires an external 4.4µF, or greater, capacitor for proper operation. Ceramic

                                             56F8035/56F8025 Data Sheet, Rev. 6

128                                                                                                      Freescale Semiconductor
                                                                                                    AC Electrical Characteristics

and tantalum capacitors tend to provide better performance tolerances. The output voltage can be

measured directly on the VCAP pin. The specifications for this regulator are shown in Table 10-8.

                                Table 10-8.                Regulator Parameters

            Characteristic                         Symbol       Min       Typical            Max               Unit

Short Circuit Current                              ISS          —               450          650               mA

Short Circuit Tolerance                            TRSC         —               —            30           minutes

(VCAP shorted to ground)

10.3   AC Electrical Characteristics

Tests  are  conducted    using  the    input       levels  specified  in  Table 10-5.  Unless       otherwise  specified,

propagation delays are measured from the 50% to the 50% point, and rise and fall times are measured

between the 10% and 90% points, as shown in Figure 10-2.

                                     VIH                   Low                       High

       Input Signal                                                                                 90%

                                Midpoint1                                                                 50%

                                                                                                          10%

                            Fall Time                      VIL                    Rise Time

       Note: The midpoint is VIL + (VIH – VIL)/2.

                         Figure 10-2 Input Signal Measurement References

Figure 10-3 shows the definitions of the following signal states:

•      Active state, when a bus or signal is driven, and enters a low impedance state

•      Tri-stated, when a bus or signal is placed in a high impedance state

•      Data Valid state, when a signal level has reached VOL or VOH

•      Data Invalid state, when a signal level is in transition between VOL and VOH

            Data1 Valid                            Data2 Valid                               Data3 Valid

                     Data1                         Data2                                     Data3

            Data Invalid State                                            Data

                                                                      Tri-stated

                                Data Active                                                  Data Active

                                          Figure 10-3 Signal States

                                       56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                              129
10.4     Flash Memory Characteristics

                                           Table 10-9 Flash Timing Parameters

     Characteristic                                   Symbol                 Min            Typ            Max      Unit

     Program time1                                         Tprog             20             —              40            μs

     Erase time 2                                     Terase                 20             —              —             ms

     Mass erase time                                       Tme               100            —              —             ms

     1. There is additional overhead which is part of the programming sequence. See the 56F802x       and  56F803x  Peripheral

         Reference Manual for details.

     2. Specifies page erase time. There are 512 bytes per page in the Program Flash memory.

10.5     External Clock Operation Timing

                    Table 10-10 External Clock Operation Timing                             Requirements1

                      Characteristic                              Symbol          Min            Typ       Max      Unit

     Frequency of operation (external clock driver)2                  fosc        4              8              8   MHz

     Clock Pulse Width3                                           tPW             6.25           —             —         ns

     External Clock Input Rise Time4                              trise           —              —              3        ns

     External Clock Input Fall Time5                                  tfall       —              —              3        ns

     1.  Parameters listed are guaranteed by design.

     2.  See Figure 10-4 for details on using the recommended connection of an external     clock driver.

     3.  The chip may not function if the high or low pulse width is smaller than 6.25ns.

     4.  External clock input rise time is measured from 10% to 90%.

     5.  External clock input fall time is measured from 90% to 10%.

                                                                                                                    VIH

         External        90%                                                                                        90%

         Clock           50%                                                                                        50%

                         10%                                                                                        10%

                              tPW                          tPW                       tfall                 trise    VIL

         Note: The   midpoint is VIL    +  (VIH – VIL)/2.

                                           Figure 10-4 External              Clock Timing

                                           56F8035/56F8025 Data Sheet, Rev. 6

130                                                                                                        Freescale Semiconductor
                                                                                                               Phase Locked Loop Timing

10.6  Phase Locked Loop Timing

                                                  Table 10-11 PLL Timing

                                  Characteristic                                      Symbol      Min          Typ  Max   Unit

External reference crystal frequency for the PLL1                                     fosc        4            8    —     MHz

Internal reference relaxation oscillator frequency for the PLL                        frosc       —            8    —     MHz

PLL output frequency2 (24 x reference frequency)                                      fop         96           192  —     MHz

PLL lock time3                                                                        tplls       —            40   100   µs

Accumulated jitter using an 8MHz external crystal as the PLL source4                  JA          —            —    0.37  %

Cycle-to-cycle jitter                                                                 tjitterpll  —            350  —     ps

1.  An externally supplied reference clock should be as free as possible from any phase jitter for the PLL to  work correctly. The PLL

    is optimized for 8MHz input.

2.  The core system clock will operate at 1/6 of the PLL output frequency.

3.  This is the time required after the PLL is enabled to ensure reliable operation.

4.  This is measured on the CLKO signal (programmed as System clock) over 264 System clocks at 32MHz           System clock frequency

    and using an 8MHz oscillator frequency.

                                                  56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                                 131
10.7      Relaxation Oscillator Timing

                               Table 10-12 Relaxation Oscillator Timing

                     Characteristic                   Symbol               Minimum       Typical       Maximum        Unit

Relaxation Oscillator output frequency1                               fop      —                       —

Normal Mode                                                                              8.05                         MHz

Standby Mode                                                                             200                          kHz

Relaxation Oscillator stabilization time2             troscs                   —         1             3              ms

Cycle-to-cycle jitter. This is measured on the CLKO   tjitterrosc              —         400           —              ps

signal (programmed prescaler_clock) over 264 clocks3

Minimum tuning step size                                                       —         .08           —              %

Maximum tuning step size                                                       —         40            —              %

Variation over temperature -40°C to 150ºC4                                     —    +1.0 to -1.5       +3.0 to  -3.0  %

Variation over temperature 0°C to 105ºC4                                       —         0 to +1       +2.0 to  -2.0  %

1. Output frequency after factory trim value.

2. This is the time required from Standby to Normal mode transition.

3. JA is required to meet QSCI requirements.

4. See Figure 10-5

          8.16

          8.08

          8

     MHz

          7.92

          7.84

                -50       -25              0   25     50                   75       100           125           150   175

                                                      Degrees C (Junction)

          Figure 10-5     Relaxation           Oscillator Temperature Variation          (Typical) After Trim

                                               56F8035/56F8025 Data Sheet, Rev. 6

132                                                                                                    Freescale Semiconductor
                                                                             Reset, Stop, Wait, Mode Select, and Interrupt Timing

10.8        Reset, Stop, Wait, Mode Select, and Interrupt Timing

.

               Table 10-13 Reset, Stop, Wait, Mode Select, and Interrupt Timing1,2

               Characteristic                        Symbol    Typical Min           Typical Max              Unit          See Figure

   Minimum RESET Assertion Duration                      tRA   4T                    —                        ns            —

   Minimum GPIO pin Assertion for Interrupt              tIW   2T                    —                        ns            10-6

   RESET deassertion to First Address Fetch3             tRDA  96TOSC + 64T          97TOSC + 65T             ns            —

   Delay from Interrupt Assertion to Fetch of first      tIF   —                     6T                       ns            —

   instruction (exiting Stop)

1.  In the formulas, T = system clock cycle and Tosc = oscillator clock cycle. For an operating frequency of  32MHz, T   =  31.25ns. At

    8MHz (used during Reset and Stop modes), T = 125ns.

2.  Parameters listed are guaranteed by design.

3.  During Power-On Reset, it is possible to use the 56F8035/56F8025 internal reset stretching circuitry      to extend  this period to

    2^21T.

    GPIO pin

      (Input)

                                                         TIW

               Figure 10-6 GPIO Interrupt Timing (Negative Edge-Sensitive)

                                                 56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                                  133
10.9  Serial Peripheral Interface (SPI) Timing

                                                Table   10-14 SPI  Timing1

                       Characteristic                   Symbol     Min          Max   Unit  See Figure

     Cycle time                                         tC                                  10-7, 10-8,

     Master                                                        125          —     ns    10-9, 10-10

     Slave                                                         62.5         —     ns

     Enable lead time                                   tELD                                10-10

     Master                                                        —            —     ns

     Slave                                                         31           —     ns

     Enable lag time                                    tELG                                10-10

     Master                                                        —            —     ns

     Slave                                                         125          —     ns

     Clock (SCK) high time                              tCH                                 10-7, 10-8,

     Master                                                        50           —     ns    10-9, 10-10

     Slave                                                         31           —     ns

     Clock (SCK) low time                               tCL                                 10-10

     Master                                                        50           —     ns

     Slave                                                         31           —     ns

     Data set-up time required for inputs               tDS                                 10-7, 10-8,

     Master                                                        20           —     ns    10-9, 10-10

     Slave                                                         0            —     ns

     Data hold time required for inputs                 tDH                                 10-7, 10-8,

     Master                                                        0            —     ns    10-9, 10-10

     Slave                                                         2            —     ns

     Access time (time to data active from              tA                                  10-10

     high-impedance state)                                         4.8          15    ns

     Slave

     Disable time (hold time to high-impedance  state)  tD                                  10-10

     Slave                                                         3.7          15.2  ns

     Data Valid for outputs                             tDV                                 10-7, 10-8,

     Master                                                        —            4.5   ns    10-9, 10-10

     Slave (after enable edge)                                     —            20.4  ns

     Data invalid                                       tDI                                 10-7, 10-8,

     Master                                                        0            —     ns    10-9, 10-10

     Slave                                                         0            —     ns

     Rise time                                          tR                                  10-7, 10-8,

     Master                                                        —            11.5  ns    10-9, 10-10

     Slave                                                         —            10.0  ns

     Fall time                                          tF                                  10-7, 10-8,

     Master                                                        —            9.7   ns    10-9, 10-10

     Slave                                                         —            9.0   ns

                                            56F8035/56F8025 Data Sheet, Rev. 6

134                                                                                         Freescale Semiconductor
                                                                                              Serial Peripheral Interface  (SPI)  Timing

1.  Parameters  listed are  guaranteed by design.

                SS                                          SS  is  held High  on  master

                (Input)                                         tC

                                                                                     tR

                                                                    tCL                           tF

SCLK (CPOL = 0)

    (Output)                                               tCH

                                                                                     tF           tR

SCLK (CPOL = 1)                                            tCL

    (Output)

                                    tDH                             tCH

                            tDS

                MISO                               MSB in           Bits       14–1               LSB in

                (Input)

                                                       tDI                         tDV                tDI(ref)

                MOSI                Master MSB out                  Bits       14–1               Master LSB    out

    (Output)

                                                   tF                                                     tR

                            Figure  10-7 SPI Master                 Timing     (CPHA       =  0)

                                    56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                           135
           SS                                  SS is held High on master

           (Input)                        tC

                                                                     tF

                                               tCL                               tR

     SCLK  (CPOL = 0)

           (Output)              tCH

                                                                                 tF

                                 tCL

     SCLK  (CPOL = 1)

           (Output)                           tCH

                                                                                           tDS

                                                    tR                                           tDH

           MISO                       MSB in            Bits 14–1                LSB in

           (Input)

                       tDV(ref)           tDI                        tDV         tDI(ref)

           MOSI                  Master MSB out         Bits 14– 1               Master LSB out

           (Output)

                                      tF                                                   tR

                       Figure    10-8 SPI Master    Timing (CPHA          =  1)

                                 56F8035/56F8025 Data Sheet, Rev. 6

136                                                                                  Freescale Semiconductor
                                                                                 Serial Peripheral  Interface  (SPI)  Timing

      SS

      (Input)

                                                 tC                         tF

                                                     tCL                             tELG

                                                                        tR

SCLK  (CPOL = 0)

      (Input)                               tCH

                              tELD

SCLK  (CPOL = 1)                            tCL

      (Input)

                              tA                     tCH       tR                        tF

                                                                                              tD

      MISO                    Slave  MSB out              Bits 14–1         Slave    LSB out

      (Output)

                         tDS                              tDV               tDI                     tDI

                                                     tDH

      MOSI                          MSB in                Bits 14–1             LSB  in

      (Input)

                              Figure 10-9 SPI    Slave Timing (CPHA     = 0)

                                    56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                               137
           SS

           (Input)

                                                      tC                                            tF

                                                                                            tR

     SCLK  (CPOL = 0)                                        tCL

           (Input)                                                        tCH

                                              tELD                                                            tELG

                                                                          tCL

     SCLK  (CPOL = 1)

           (Input)

                                     tDV                     tCH                                    tR

                                          tA                                            tF                      tD

           MISO                                      Slave MSB out             Bits 14–1                Slave LSB   out

           (Output)

                                     tDS                                       tDV                      tDI

                                                                          tDH

           MOSI                                      MSB in                    Bits 14–1                LSB in

           (Input)

                                    Figure 10-10 SPI Slave             Timing (CPHA              =  1)

10.10      Quad Timer Timing

                                              Table 10-15 Timer Timing1, 2

           Characteristic                     Symbol              Min                       Max         Unit        See Figure

     Timer input period                       PIN                 2T + 6                    —           ns          10-11

     Timer input high / low period            PINHL               1T + 3                    —           ns          10-11

     Timer output period                      POUT                125                       —           ns          10-11

     Timer output high / low period           POUTHL              50                        —           ns          10-11

     1. In the formulas listed, T = the clock cycle. For 32MHz operation, T = 31.25ns.

     2. Parameters listed are guaranteed by design.

                                              56F8035/56F8025 Data Sheet, Rev. 6

138                                                                                                           Freescale Semiconductor
                                                                           Quad  Timer  Timing

Timer Inputs

                         PIN                   PINHL               PINHL

Timer Outputs

                         POUT                  POUTHL              POUTHL

                              Figure  10-11    Timer Timing

                              56F8035/56F8025  Data Sheet, Rev. 6

Freescale Semiconductor                                                                 139
10.11       Serial Communication Interface (SCI) Timing

                                                      Table 10-16 SCI Timing1

            Characteristic                            Symbol                  Min            Max        Unit              See Figure

Baud Rate2                                            BR                      —              (fMAX/16)  Mbps              —

RXD3 Pulse Width                                      RXDPW            0.965/BR              1.04/BR    ns                10-12

TXD4 Pulse Width                                      TXDPW            0.965/BR              1.04/BR    ns                10-13

                                                              LIN  Slave Mode

Deviation of slave node clock from               FTOL_UNSYNCH                 -14            14         %                 —

nominal clock rate before

synchronization

Deviation of slave node clock relative           FTOL_SYNCH                   -2             2          %                 —

to the master node clock after

synchronization

Minimum break character length                        TBREAK                  13             —          Master            —

                                                                                                        node bit

                                                                                                        periods

                                                                              11             —          Slave node        —

                                                                                                        bit periods

1.  Parameters listed are guaranteed by design.

2.  fMAX is the frequency of operation of the system  clock  in  MHz,  which  is 32MHz  for  the 56F8035/56F8025 device.

3.  The RXD pin in QSCI0 is named RXD0.

4.  The TXD pin in QSCI0 is named TXD0.

            RXD

     QSCI Receive

       data pin

            (Input)                                              RXDPW

                                         Figure 10-12 RXD Pulse Width

            TXD

     QSCI Receive

       data pin                                                  TXDPW

            (Input)

                                         Figure 10-13 TXD Pulse Width

                                                 56F8035/56F8025 Data Sheet, Rev. 6

140                                                                                                     Freescale Semiconductor
                                                                                                Inter-Integrated Circuit Interface (I2C)  Timing

10.12      Inter-Integrated Circuit Interface (I2C) Timing

                                        Table 10-17 I2C Timing

                                                     Standard Mode                              Fast Mode

       Characteristic         Symbol                                                                                        Unit

                                                     Minimum  Maximum  Minimum                  Maximum

SCL Clock Frequency           fSCL                   0        100                            0             400              kHz

Hold time (repeated)          tHD; STA               4.0      —             0.6                            —                μs

START condition. After

this period, the first clock

pulse is generated.

LOW period of the SCL         tLOW                   4.7      —             1.23                           —                μs

clock

HIGH period of the SCL        tHIGH                  4.0      —             0.6                            —                μs

clock

Set-up time for a repeated    tSU; STA               4.7      —             0.6                            —                μs

START condition

Data hold time for I2C bus    tHD; DAT               01       3.452         01                             0.92             μs

devices

Data set-up time              tSU; DAT               2503     —             1003, 4                        —                ns

Rise time of both SDA and     tr                     —        1000     20 +0.1Cb5                          300              ns

SCL signals

Fall time of both SDA and     tf                     —        300      20 +0.1Cb5                          300              ns

SCL signals

Set-up time for STOP          tSU; STO               4.0      —             0.6                            —                μs

condition

Bus free time between         tBUF                   4.7      —             1.3                            —                μs

STOP and START

condition

Pulse width of spikes that    tSP                    N/A      N/A                            0             50               ns

must be suppressed by

the input filter

1. The master mode I2C deasserts ACK of an address byte simultaneously with the falling edge of SCL. If no slaves

    acknowledge this address byte, a negative hold time can result, depending on the edge rates of the SDA and SCL lines.

2.  The maximum tHD; DAT must be met only if the device does not stretch the LOW period (tLOW) of the SCL signal.

3.  Set-up time in slave-transmitter mode is 1 IPBus clock period, if the TX FIFO is empty.

4.  A Fast mode I2C bus device can be used in a Standard mode I2C bus system, but the requirement tSU; DAT > = 250ns

    must then be met. This will automatically be the case if the device does not stretch the LOW period of the SCL signal.

    If such a device does stretch the LOW period of the SCL signal, it must output the next data bit to the SDA line

    trmax + tSU; DAT = 1000 + 250 = 1250ns (according to the Standard mode I2C bus specification) before the SCL line is

    released.

5. Cb = total capacitance of the one bus line in pF

                                        56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                                   141
SDA

                                     tSU; DAT  tf                                          tr

     tf      tLOW      tr                                         tHD; STA   tSP                  tBUF

SCL

             tHD; STA                               tSU; STA                 tSU; STO

         S                 tHD; DAT  tHIGH                    SR                               P        S

     Figure  10-14     Timing Definition       for  Fast and  Standard Mode  Devices   on  the    I2C Bus

                                     56F8035/56F8025 Data Sheet, Rev. 6

142                                                                                    Freescale  Semiconductor
                                                                                                                JTAG  Timing

10.13  JTAG Timing

                                           Table 10-18 JTAG Timing

       Characteristic                      Symbol              Min               Max       Unit          See Figure

TCK frequency of operation1                     fOP            DC         SYS_CLK/8        MHz           10-15

TCK clock pulse width                           tPW            50                —          ns           10-15

TMS, TDI data set-up time                       tDS            5                 —          ns           10-16

TMS, TDI data hold time                         tDH            5                 —          ns           10-16

TCK low to TDO data valid                       tDV            —                 30         ns           10-16

TCK low to TDO tri-state                        tTS            —                 30         ns           10-16

1. TCK frequency of operation must  be     less than 1/8  the  processor  rate.

                                                                          1/fOP

                                                          tPW                         tPW

                                    VIH

       TCK                                                VM                          VM

       (Input)                                            VIL

       VM       =  VIL   +  (VIH – VIL)/2

                            Figure 10-15          Test    Clock     Input Timing      Diagram

       TCK

       (Input)

                                                                                 tDS        tDH

       TDI

       TMS                                                                Input Data Valid

       (Input)                             tDV

       TDO                                                                            Output Data Valid

(Output)

                                           tTS

       TDO

(Output)

                            Figure         10-16  Test    Access    Port Timing Diagram

                                           56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                               143
10.14  Analog-to-Digital Converter (ADC) Parameters

                                         Table 10-19 ADC Parameters1

                    Parameter            Symbol          Min              Typ                Max          Unit

     DC Specifications

     Resolution                                  RES     12               —                  12           Bits

     ADC internal clock                          fADIC   0.1              —                  5.33         MHz

     Conversion range                            RAD     VREFL            —                  VREFH        V

     ADC power-up time2                          tADPU   —                   6               13           tAIC cycles3

     Recovery from auto standby                  tREC    —                   0               1            tAIC cycles3

     Conversion time                             tADC    —                   6               —            tAIC cycles3

     Sample time                                 tADS    —                   1               —            tAIC cycles3

     Accuracy

     Integral non-linearity4                     INL     —                +/- 3              +/- 5        LSB5

     (Full input signal range)

     Differential non-linearity                  DNL     —                +/- .6             +/- 1        LSB5

     Monotonicity                                                         GUARANTEED

     Offset Voltage Internal Ref         VOFFSET         —                +/- 4              +/- 9        mV

     Offset Voltage External Ref         VOFFSET         —                +/- 6              +/- 12       mV

     Gain Error (transfer gain)                  EGAIN   —                .998 to 1.002      1.01 to .99  —

     ADC Inputs6 (Pin Group 3)

     Input voltage (external reference)          VADIN   VREFL            —                  VREFH        V

     Input voltage (internal reference)          VADIN   VSSA             —                  VDDA         V

     Input leakage                               IIA     —                   0               +/- 2        μA

     VREFH current                               IVREFH  —                   0               —            μA

     Input injection current7, per pin           IADI    —                —                  3            mA

     Input capacitance                           CADI    —                See Figure  10-17  —            pF

     Input impedance                             XIN     —                See Figure  10-17  —            Ohms

     AC Specifications

     Signal-to-noise ratio                       SNR     60               65                              dB

     Total Harmonic Distortion                   THD     60               64                              dB

     Spurious Free Dynamic Range                 SFDR    61               66                              dB

     Signal-to-noise plus distortion             SINAD   58               62                              dB

     Effective Number Of Bits                    ENOB    —                10.0                            Bits

1. All measurements were made at VDD = 3.3V, VREFH =     3.3V, and VREFL  = ground

2. Includes power-up of ADC and VREF

3. ADC clock cycles

4. INL measured from VIN = VREFL to VIN = VREFH

                                         56F8035/56F8025 Data Sheet, Rev. 6

144                                                                                          Freescale Semiconductor
                                                                                                           Equivalent Circuit for ADC Inputs

5.  LSB = Least Significant Bit = 0.806mV

6.  Pin groups are detailed following Table 10-1.

7.  The current that can be injected or sourced from  an  unselected  ADC     signal  input  without  impacting  the  performance  of  the

    ADC.

10.15     Equivalent Circuit for ADC Inputs

Figure 10-17 illustrates the ADC input circuit during sample and hold. S1 and S2 are always open/closed

at the same time that S3 is closed/open. When S1/S2 are closed and S3 is open, one input of the sample

and hold circuit moves to (VREFHx - VREFLx) / 2, while the other charges to the analog input voltage. When

the switches are flipped, the charge on C1 and C2 are averaged via S3, with the result that a single-ended

analog input is switched to a differential voltage centered about (VREFHx - VREFLx) / 2. The switches

switch on every cycle of the ADC clock (open one-half ADC clock, closed one-half ADC clock). Note that

there are additional capacitances associated with the analog input pad, routing, etc., but these do not filter

into the S/H output voltage, as S1 provides isolation during the charge-sharing phase.

One aspect of this circuit is that there is an on-going input current, which is a function of the analog input

voltage, VREF, and the ADC clock frequency.

                                                   125Ω ESD Resistor

                                                                              8pF     noise  damping capacitor

        Analog Input                                      3                                       4

                                                                              S1                      C1

                                                                                                  S3             S/H

          1              2                            (VREFHx - VREFL x) / 2          S2              C2

                                                                                                                      C1 = C2 = 1pF

    1.  Parasitic capacitance due to package, pin-to-pin and pin-to-package base coupling; 1.8pF

    2.  Parasitic capacitance due to the chip bond pad, ESD protection devices and signal routing; 2.04pF

    3.  Equivalent resistance for the channel select mux; 100 ohms

    4.  Sampling capacitor at the sample and hold circuit. Capacitor C1 is normally disconnected from the input and is only

        connected to it at sampling time; 1.4pF

                         Figure 10-17 Equivalent Circuit for A/D Loading

                                                 56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                                                     145
10.16          Comparator (CMP) Parameters

                                        Table 10-20            CMP Parameters

     Characteristic             Conditions/Comments                Symbol   Min     Typ         Max      Unit

Input Offset Voltage1           Within range of VDDA - .1V     to  VOFFSET  —       ±10         ±35      mV

                                        VSSA + .1V

Input Propagation Delay                                            tPD      —       35          45       ns

Power-up time                                                      tCPU     —       TBD         TBD

1. No guaranteed specification  within 0.1V of VDDA or VSSA

10.17          Digital-to-Analog Converter (DAC) Parameters

                                        Table 10-21 DAC Parameters

     Parameter                         Conditions/Comments         Symbol   Min     Typ         Max      Unit

DC Specifications

Resolution                                                                  12                  12       bits

Conversion time                                                             TBD     —           2        µS

Conversion rate                                                             TBD     —           500.000  conv/sec

Power-up time                   Time from release of PWRDWN        tDAPU    —       —           11       µS

                                signal until DACOUT signal is

                                valid

Accuracy

Integral non-linearity1         Range of input digital words:      INL      —       +/- 3       +/- 8.0  LSB2

                                410 to 3891 ($19A - $F33)

                                5% to 95% of full range

Differential non-linearity1     Range of input digital words:      DNL      —       +/- .8      <-1      LSB2

                                410 to 3891 ($19A - $F33)

                                5% to 95% of full range

Monotonicity                    > 6 sigma monotonicity,                             guaranteed           —

                                < 3.4 ppm non-monotonicity

Offset error1                   Range of input digital words:      VOFFSET  —       +/- 25      +/- 40   mV

                                410 to 3891 ($19A - $F33)

                                5% to 95% of full range

Gain error1                     Range of input digital words:      EGAIN    —       +/- .5      +/- 1.5  %

                                410 to 3891 ($19A - $F33)

                                5% to 95% of full range

DAC Output

Output voltage range            Within 40mV of either VREFLX or    VOUT     VREFLX  —           VREFHX   V

                                VREFHX                                      +.04V               - .04V

                                        56F8035/56F8025 Data Sheet, Rev. 6

146                                                                                             Freescale Semiconductor
                                                                           Digital-to-Analog  Converter (DAC)  Parameters

                                Table 10-21 DAC Parameters         (Continued)

       Parameter                Conditions/Comments        Symbol  Min          Typ           Max              Unit

AC Specifications

Signal-to-noise ratio                                      SNR     —            TBD           —                dB

Spurious free dynamic                                      SFDR    —            TBD           —                dB

range

Effective number of bits                                   ENOB    9            —             —                bits

1. No guaranteed specification  within 5% of VDDA or VSSA

2. LSB = 0.806mV

                                56F8035/56F8025 Data Sheet,        Rev. 6

Freescale Semiconductor                                                                                              147
10.18       Power Consumption

See Section 10.1 for a list of IDD requirements for the 56F8035/56F8025. This section provides additional

detail which can be used to optimize power consumption for a given application.

Power consumption is given by the following equation:

Total power =  A:   internal [static component]

               +B:  internal [state-dependent component]

               +C:  internal [dynamic component]

               +D:  external [dynamic component]

               +E:  external [static component]

A, the internal [static component], is comprised of the DC bias currents for the oscillator, leakage currents,

PLL, and voltage references. These sources operate independently of processor state or operating

frequency.

B, the internal [state-dependent component], reflects the supply current required by certain on-chip

resources only when those resources are in use. These include RAM, Flash memory and the ADCs.

C, the internal [dynamic component], is classic C*V2*F CMOS power dissipation corresponding to the

56800E core and standard cell logic.

D, the external [dynamic component], reflects power dissipated on-chip as a result of capacitive loading

on the external pins of the chip. This is also commonly described as C*V2*F, although simulations on two

of the I/O cell types used on the 56800E reveal that the power-versus-load curve does have a non-zero

Y-intercept.

                    Table 10-22 I/O Loading Coefficients at 10MHz

                                                       Intercept           Slope

                    8mA drive                          1.3                 0.11mW / pF

                    4mA drive                          1.15mW              0.11mW / pF

Power due to capacitive loading on output pins is (first order) a function of the capacitive load and

frequency at which the outputs change. Table 10-22 provides coefficients for calculating power dissipated

in the I/O cells as a function of capacitive load. In these cases:

               TotalPower = Σ((Intercept + Slope*Cload)*frequency/10MHz)

where:

     •  Summation is performed over all output pins with capacitive loads

     •  TotalPower is expressed in mW

                                       56F8035/56F8025 Data Sheet, Rev. 6

148                                                                                     Freescale Semiconductor
                                                             56F8035/56F8025 Package and Pin-Out Information

•     Cload is expressed in pF

Because of the low duty cycle on most device pins, power dissipation due to capacitive loads was found

to be fairly low when averaged over a period of time.

E, the external [static component], reflects the effects of placing resistive loads on the outputs of the

device. Sum the total of all V2/R or IV to arrive at the resistive load contribution to power. Assume V = 0.5

for the purposes of these rough calculations. For instance, if there is a total of eight PWM outputs driving

10mA into LEDs, then P = 8*.5*.01 = 40mW.

In previous discussions, power consumption due to parasitics associated with pure input pins is ignored,

as it is assumed to be negligible.

Part 11  Packaging

11.1  56F8035/56F8025 Package and Pin-Out Information

This section contains package and pin-out information for the 56F8035/56F8025. This device comes in a

44-pin Low-profile Quad Flat Pack (LQFP). Figure 11-1 shows the package outline, Figure 11-2 shows

the mechanical parameters and Table 11-1 lists the pin-out.

                                    56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                        149
                                         TDO / GPIOD1  TMS / GPIOD3            GPIOB11 / CMPBO  TDI / GPIOD0   GPIOA0 / PWM0           GPIOA1 / PWM1  GPIOD4 / EXTAL  GPIOD5 / XTAL / CLKIN  VSS              VDD             VCAP

                                                                                                ORIENTATION

     GPIOB6 / RXD0 / SDA / CLKIN                                                                               MARK                                                                                                                                               GPIOA3 / PWM3

     GPIOB1 / SS0 / SDA                                                                                                                                                                      PIN 34                                                               GPIOA2 / PWM2

     GPIOB7 / TXD0 / SCL                 PIN 1                                                                                                                                                                                                                    GPIOA4 / PWM4 / TA2 / FAULT1

     GPIOB5 / TA1 / FAULT3 / CLKIN                                                                                                                                                                                                                                GPIOB0 / SCLK0 / SCL

GPIOA9 / FAULT2 / TA3 / CMPBI1                                                                                                                                                                                                                                    VDD

     GPIOA11 / CMPBI2                                                                                                                                                                                                                                             VSS

     GPIOC4 / ANB0 & CMPBI3                                                                                                                                                                                                                                       GPIOA5 / PWM5 / TA3 / FAULTA2

     GPIOC5 / ANB1                                                                                                                                                                                                                                                GPIOA8 / FAULTA1 / TA2 / CMPAI1

     GPIOC6 / ANB2 / VREFHB                                                                                                                                                                  PIN 23                                                               GPIOA10 / CMPAI2

     GPIOC7 / ANB3 / VREFLB                            PIN                                      12                                                                                                                                                                GPIOA6 / FAULT0 / TA0

     VDDA                                                                                                                                                                                                                                                         GPIOB2 / MISO0 / TA2 / PSRC0

                                         VSSA          GPIOC3 / ANA3 / VREFLA  / VREFHA         GPIOC1 / ANA1  GPIOC0 / ANA0 & CMPAI3  VSS            VCAP            TCK / GPIOD2           GPIOB10 / CMPAO  RESET / GPIOA7  GPIOB3 / MOSI0 / TA3 / PSRC1

                                                                               GPIOC2 / ANA2

     Figure 11-1                    Top  View, 56F8035/56F8025 44-Pin                                                                                                                                                                                       LQFP  Package

                                         56F8035/56F8025 Data Sheet, Rev. 6

150                                                                                                                                                                                                                                                                    Freescale Semiconductor
                                                              56F8035/56F8025 Package and Pin-Out Information

     Table 11-1 56F8035/56F8025 44-Pin LQFP Package Identification                 by   Pin  Number1

Pin  Signal Name                    Pin  Signal Name     Pin  Signal Name          Pin       Signal Name

#                                   #                    #                         #

1    GPIOB6                         12   VSSA            23   GPIOB2               34        VCAP

     RXD0 / SDA / CLKIN                                       MISO0 / TA2 / PSRC0

2    GPIOB1                         13   GPIOC3          24   GPIOA6               35        VDD

     SS0 / SDA                           ANA3 / VREFLA        FAULT0 / TA0

3    GPIOB7                         14   GPIOC2          25   GPIOA10              36        VSS

     TXD0 / SCL                          ANA2 / VREFHA        CMPAI2

4    GPIOB5                         15   GPIOC1          26   GPIOA8               37        GPIOD5

     TA1 / FAULT3 / CLKIN                ANA1                 FAULT1 / TA2 /                 XTAL / CLKIN

                                                              CMPAI1

5    GPIOA9                         16   GPIOC0          27   GPIOA5               38        GPIOD4

     FAULT2 / TA3 /                      ANA0 & CMPAI3        PWM5 / TA3 / FAULT2            EXTAL

     CMPBI1

6    GPIOA11                        17   VSS             28                  VSS   39        GPIOA1

     CMPBI2                                                                                  PWM1

7    GPIOC4                         18   VCAP            29                  VDD   40        GPIOA0

     ANB0 &CMPBI3                                                                            PWM0

8    GPIOC5                         19   TCI             30   GPIOB0               41        TDI

     ANB1                                GPIOD2               SCLK0 / SCL                    GPIOD0

9    GPIOC6                         20   GPIOB10         31   GPIOA4               42        GPIOB11

     ANB2 / VREFHB                       CMPAO                PWM4 / TA2 / FAULT1            CMPBO

10   GPIOC7                         21   RESET           32   GPIOA2               43        TMS

     ANB3 / VREFLB                       GPIOA7               PWM2                           GPIOD3

11   VDDA                           22   GPIOB3          33   GPIOA3               44        TDO

                                         MOSI0 / TA3  /       PWM3                           GPIOD1

                                         PSRC1

1. Alternate signals are in italic

                                         56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                                    151
     Figure 11-2 56F8035/56F8025 44-Pin LQFP Mechanical Information (1 of 3)

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     56F8035/56F8025 Data Sheet, Rev. 6

152                                                              Freescale Semiconductor
                                                                 56F8035/56F8025 Package and Pin-Out Information

Figure 11-3 56F8035/56F8025 44-Pin LQFP Mechanical               Information  (2  of  3)

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                         56F8035/56F8025 Data Sheet, Rev. 6

Freescale Semiconductor                                                                   153
     Figure 11-4 56F8035/56F8025 44-Pin LQFP Mechanical Information (3 of 3)

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