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MC56F8006VBM

器件型号:MC56F8006VBM
器件类别:半导体    集成电路(IC)   
文件大小:19106.14KB,共13页
厂商名称:FREESCALE (NXP )
标准:
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器件描述

数字信号处理器与控制器 (dsp, dsc) dsc 32sdip 16k flash

参数

制造商: Freescale Semiconductor
产品种类: 数字信号处理器与控制器 (DSP, DSC)
RoHS:
产品: DSCs
处理器系列: MC56F80xx
核心: 56800E
数据总线宽度: 16 bit
指令集结构: Dual Harvard
设备每秒兆指令数: 32 MIPS
程序存储器类型: Flash
程序存储器大小: 16 KB
最大时钟频率: 32 MHz
可编程输入/输出端数量: 40
数据 RAM 大小: 2 KB
工作电源电压: 1.8 V to 3.6 V
最大工作温度: + 105 C
最小工作温度: - 40 C
封装 / 箱体: PSDIP
安装风格: SMD/SMT

MC56F8006VBM器件文档内容

Freescale Semiconductor                                          Document Number: MC56F8006
Preliminary Technical Data                                                             Rev. 2, 03/2009

                                                                 MC56F8006/MC56F8002

                                                                 48-pin LQFP               32-pin LQFP
                                                                 Case: 932-03
                                                                 7 x 7 mm2                 Case: 873A-03
                                                                                           7 x 7 mm2
                                                                         28-pin SOIC
MC56F8006/MC56F8002                                                      Case: 751F-05
Digital Signal Controller                                                7.5 x 18 mm2

The 56F8006/56F8002 is a member of the 56800E core-based         The 56F8006/56F8002 digital signal controller includes up to
family of digital signal controllers (DSCs). It combines, on a   16 KB of program flash and 2 KB of unified data/program
single chip, the processing power of a DSP and the               RAM. Program flash memory can be independently bulk
functionality of a microcontroller with a flexible set of        erased or erased in small pages of 512 bytes (256 words).
peripherals to create an extremely cost-effective solution.
Because of its low cost, configuration flexibility, and compact  On-chip features include:
program code, the 56F8006/56F8002 is well-suited for many
applications. The 56F8006/56F8002 includes many                   Up to 32 MIPS at 32 MHz core frequency
peripherals that are especially useful for cost-sensitive         DSP and MCU functionality in a unified, C-efficient
applications, including:
                                                                    architecture
Industrial control                                              On-chip memory
Home appliances
Smart sensors                                                      56F8006: 16 KB (8K x 16) flash memory
Fire and security systems                                          56F8002: 12 KB (6K x 16) flash memory
Switched-mode power supply and power management                   2 KB (1K x 16) unified data/program RAM
Power metering                                                 One 6-channel PWM module
Motor control (ACIM, BLDC, PMSM, SR, and stepper)               Two 28-channel, 12-bit analog-to-digital converters
Handheld power tools                                              (ADCs)
Arc detection                                                   Two programmable gain amplifiers (PGA) with gain up to
Medical device/equipment                                          32x
Instrumentation                                                 Three analog comparators
Lighting ballast                                                One programmable interval timer (PIT)
                                                                  One high-speed serial communication interface (SCI) with
The 56800E core is based on a dual Harvard-style architecture       LIN slave functionality
consisting of three execution units operating in parallel,       One serial peripheral interface (SPI)
allowing as many as six operations per instruction cycle. The    One 16-bit dual timer (2 x 16 bit timers)
MCU-style programming model and optimized instruction set         One programmable delay block (PDB)
allow straightforward generation of efficient, compact DSP       One SMBus compatible inter-integrated circuit (I2C) port
and control code. The instruction set is also highly efficient    One real time counter (RTC)
for C compilers to enable rapid development of optimized          Computer operating properly (COP)/watchdog
control applications.                                             Two on-chip relaxation oscillators -- 1 kHz and 8 MHz
                                                                    (400 kHz at standby mode)
The 56F8006/56F8002 supports program execution from               Crystal oscillator
internal memories. Two data operands can be accessed from         Integrated power-on reset (POR) and low-voltage interrupt
the on-chip data RAM per instruction cycle. The                     (LVI) module
56F8006/56F8002 also offers up to 40 general-purpose             JTAG/enhanced on-chip emulation (OnCETM) for
input/output (GPIO) lines, depending on peripheral                  unobtrusive, real-time debugging
configuration.                                                    Up to 40 GPIO lines
                                                                  28-pin SOIC, 32-pin LQFP, and 48-pin LQFP packages

This document contains information on a product under development. Freescale reserves the
right to change or discontinue this product without notice.

Freescale Semiconductor, Inc., 2009. All rights reserved.
   Table of Contents

1 MC56F8006/MC56F8002 Family Configuration . . . . . . . . . . . .3                             8 Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4           8.1 General Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 40
3 Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4       8.2 Absolute Maximum Ratings. . . . . . . . . . . . . . . . . . . . . 41
                                                                                                     8.3 Thermal Characteristics. . . . . . . . . . . . . . . . . . . . . . . . 42
     3.1 56F8006/56F8002 Features . . . . . . . . . . . . . . . . . . . . . .4                       8.4 Recommended Operating Conditions . . . . . . . . . . . . . 44
     3.2 Award-Winning Development Environment. . . . . . . . . . .8                                 8.5 DC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . 45
     3.3 Architecture Block Diagram. . . . . . . . . . . . . . . . . . . . . . .9                    8.6 Supply Current Characteristics . . . . . . . . . . . . . . . . . . 49
     3.4 Product Documentation . . . . . . . . . . . . . . . . . . . . . . . .11                     8.7 Flash Memory Characteristics . . . . . . . . . . . . . . . . . . . 50
4 Signal/Connection Descriptions . . . . . . . . . . . . . . . . . . . . . . .11                     8.8 External Clock Operation Timing. . . . . . . . . . . . . . . . . 51
     4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11          8.9 Phase Locked Loop Timing . . . . . . . . . . . . . . . . . . . . . 51
     4.2 Pin Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13              8.10 Relaxation Oscillator Timing . . . . . . . . . . . . . . . . . . . . 52
     4.3 56F8006/56F8002 Signal Pins . . . . . . . . . . . . . . . . . . .16                         8.11 Reset, Stop, Wait, Mode Select, and Interrupt Timing. 53
5 Memory Maps. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28             8.12 External Oscillator (XOSC) Characteristics . . . . . . . . . 53
     5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28          8.13 AC Electrical Characteristics . . . . . . . . . . . . . . . . . . . . 54
     5.2 Program Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28               8.14 COP Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
     5.3 Data Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29            8.15 PGA Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
     5.4 Interrupt Vector Table and Reset Vector . . . . . . . . . . . .30                           8.16 ADC Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
     5.5 Peripheral Memory-Mapped Registers . . . . . . . . . . . . .31                              8.17 HSCMP Specifications . . . . . . . . . . . . . . . . . . . . . . . . 65
     5.6 EOnCE Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . .32                      8.18 Optimize Power Consumption . . . . . . . . . . . . . . . . . . . 65
6 General System Control Information . . . . . . . . . . . . . . . . . . .33
     6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33     9 Design Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
     6.2 Power Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33            9.1 Thermal Design Considerations . . . . . . . . . . . . . . . . . 67
     6.3 Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33        9.2 Electrical Design Considerations. . . . . . . . . . . . . . . . . 68
     6.4 On-chip Clock Synthesis . . . . . . . . . . . . . . . . . . . . . . . .33                   9.3 Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . 69
     6.5 Interrupt Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . .36
     6.6 System Integration Module (SIM) . . . . . . . . . . . . . . . . .36                    10 Package Mechanical Outline Drawings . . . . . . . . . . . . . . . . . 70
     6.7 PWM, PDB, PGA, and ADC Connections. . . . . . . . . . .37                                   10.1 28-pin SOIC Package . . . . . . . . . . . . . . . . . . . . . . . . . 70
     6.8 Joint Test Action Group (JTAG)/Enhanced On-Chip                                             10.2 32-pin LQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
                                                                                                     10.3 48-pin LQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
             Emulator (EOnCE) . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
7 Security Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38       Appendix A
                                                                                                     Interrupt Vector Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
     7.1 Operation with Security Enabled. . . . . . . . . . . . . . . . . .39
     7.2 Flash Access Lock and Unlock Mechanisms . . . . . . . .39                              Appendix B
     7.3 Product Analysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40              Peripheral Register Memory Map and Reset Value . . . . . . . 80

   MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

2                                                                                               Freescale Semiconductor
                                                              MC56F8006/MC56F8002 Family Configuration

1 MC56F8006/MC56F8002 Family Configuration

MC56F8006/MC56F8002 device comparison in Table 1.
                                          Table 1. MC56F8006 Series Device Comparison

                                                              MC56F8006                 MC56F8002

                                 Feature              28-pin  32-pin            48-pin  28-pin
                                                                                          12
Flash memory size (Kbytes)                               6    16
RAM size (Kbytes)                                        9                                 6
Analog comparators (ACMP)                               15            2                    9
Analog-to-digital converters (ADC)                       3                                15
                                                                      3
    Unshielded ADC inputs                                                                  3
    Shielded ADC inputs                                               2
    Total number of ADC input pins1
Programmable gain amplifiers (PGA)                            7                 7
Pulse-width modulator (PWM) outputs
    PWM fault inputs                                          11                17
Inter-integrated circuit (IIC)
Serial peripheral interface (SPI)                             18                24
High speed serial communications interface (SCI)
Programmable interrupt timer (PIT)                                    2
Programmable delay block (PDB)
16-bit multi-purpose timers (TMR)                                        6
Real-time counter (RTC)
Computer operating properly (COP) timer                       4                 4
Phase-locked loop (PLL)
1 kHz on-chip oscillator                                              1
8 MHz (400 kHz at standby mode) on-chip ROSC
Crystal oscillator                                                    1
Power management controller (PMC)
IEEE 1149.1 Joint Test Action Group (JTAG) interface                  1
Enhanced on-chip emulator (EOnCE) IEEE 1149.1 Joint
Test Action Group (JTAG) interface                                    1
1 Some ADC inputs share the same pin. See Table 4.
                                                                      1

                                                                      2

                                                                      1

                                                                      Yes

                                                                      Yes

                                                                      Yes

                                                                      Yes

                                                                      Yes

                                                                      Yes

                                                                      Yes

                                                                      Yes

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                            3
Block Diagram

2 Block Diagram

Figure 1shows a top-level block diagram of the MC56F8006/MC56F8002 digital signal controller. Package options for this
family are described later in this document. Italics indicate a 56F8002 device parameter.

                                                        RESET                                              VDD VSS VDDA VSSA

                                                                                       4                   3    3

                                          PWM                                          JTAG/EOnCE             Digital Reg Analog Reg
                         6 PWM Outputs
                                                                                         Port or GPIOD             Low-Voltage  PMC
                                                                                       16-Bit 56800E Core           Supervisor

                  3      Fault Inputs

                                                        Program Controller            Address      Data ALU 16 x 16 + 36  36-Bit MAC                 Bit
                                                           and Hardware          Generation Unit         Three 16-bit Input Registers          Manipulation
                                                            Looping Unit                                   Four 36-bit Accumulators
                         programmable                                                                                                                Unit
                         delay block                                       PAB
                                                                           PDB
       24 Total          ADCA                                              CDBR
                         PGA/ADC                                           CDBW
                         ADCB
                                                     Memory                      XDB2                               R/W Control
                  2      CMP0 CMP                                                XAB1
                                                  Flash Memory                   XAB2              System Bus
                               or                 16 Kbytes flash                                        Control
                                                  12 Kbytes flash                PAB                                          PIT
                  2               GPIOD
                         CMP1                      Unified Data /                PDB
                                                  Program RAM                    CDBR
                                                                                 CDBW
                                                         2KB
                  2      CMP2

Note: All pins            GPIO are                                 IPBus Bridge
                          muxed with
are muxed with       40   all other func
                          pins.
other peripheral
                         Dual GP Timer
pins.                                                                                                             Power
                                                                                                              Management
                     4                                                                                                                         RTC
                                                                                                                Controller

                                               SPI SCI  I2C        COP/                Interrupt     System           Clock ROSC
                                                                                                   Integration     Generator* OSC
                                                                   Watchdog      Controller
                                                                                                     Module                                 2

                                               4  2     2                                                                          Crystal
                                                                                                                                 Oscillator

                                               Figure 1. MC56F8006/MC56F8002 Block Diagram

3 Overview

3.1 56F8006/56F8002 Features

3.1.1 Core

      Efficient 16-bit 56800E family digital signal controller (DSC) engine with dual Harvard architecture
      As many as 32 million instructions per second (MIPS) at 32 MHz core frequency
      155 basic instructions in conjunction with up to 20 address modes
      Single-cycle 16 16-bit parallel multiplier-accumulator (MAC)
      Four 36-bit accumulators, including extension bits
      32-bit arithmetic and logic multi-bit shifter

                                               MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

4                                                                                                                           Freescale Semiconductor
                                                                                                                                                      Overview

Parallel instruction set with unique DSP addressing modes
Hardware DO and REP loops
Three internal address buses
Four internal data buses
Instruction set supports DSP and controller functions
Controller-style addressing modes and instructions for compact code
Efficient C compiler and local variable support
Software subroutine and interrupt stack with depth limited only by memory
JTAG/enhanced on-chip emulation (EOnCE) for unobtrusive, processor speedindependent, real-time debugging

3.1.2 Operation Range

      1.8 V to 3.6 V operation (power supplies and I/O)
      From power-on-reset: approximately 1.9 V to 3.6 V
      Ambient temperature operating range: 40 C to 105 C

3.1.3 Memory

      Dual Harvard architecture permits as many as three simultaneous accesses to program and data memory
      Flash security and protection that prevent unauthorized users from gaining access to the internal flash
      On-chip memory

          -- 16 KB of program flash for 56F8006 and 12 KB of program flash for 56F8002
          -- 2 KB of unified data/program RAM
      EEPROM emulation capability using flash

3.1.4 Interrupt Controller

      Five interrupt priority levels
          -- Three user programmable priority levels for each interrupt source: Level 0, 1, 2
          -- Unmaskable level 3 interrupts include: illegal instruction, hardware stack overflow, misaligned data access, SWI3
                instruction. Maskable level 3 interrupts include: EOnCE step counter, EOnCE breakpoint unit, EOnCE trace
                buffer
          -- Lowest-priority software interrupt: level LP

      Allow nested interrupt that higher priority level interrupt request can interrupt lower priority interrupt subroutine
      The masking of interrupt priority level is managed by the 56800E core
      One programmable fast interrupt that can be assigned to any interrupt source
      Notification to system integration module (SIM) to restart clock out of wait and stop states
      Ability to relocate interrupt vector table

3.1.5 Peripheral Highlights

      One multi-function, six-output pulse width modulator (PWM) module
          -- Up to 96 MHz PWM operating clock
          -- 15 bits of resolution
          -- Center-aligned and edge-aligned PWM signal mode
          -- Phase shifting PWM pulse generation
          -- Four programmable fault inputs with programmable digital filter

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                         5
Overview

          -- Double-buffered PWM registers
          -- Separate deadtime insertions for rising and falling edges
          -- Separate top and bottom pulse-width correction by means of software
          -- Asymmetric PWM output within both Center Aligned and Edge Aligned operation
          -- Separate top and bottom polarity control
          -- Each complementary PWM signal pair allows selection of a PWM supply source from:

                PWM generator
                Internal timers
                Analog comparator outputs
      Two independent 12-bit analog-to-digital converters (ADCs)
          -- 2 x 14 channel external inputs plus seven internal inputs
          -- Support simultaneous and software triggering conversions
          -- ADC conversions can be synchronized by PWM and PDB modules
          -- Sampling rate up to 400 KSPS for 10- or 12-bit conversion result; 470 KSPS for 8-bit conversion result
          -- Two 16-word result registers
      Two programmable gain amplifier (PGAs)
          -- Each PGA is designed to amplify and convert differential signals to a single-ended value fed to one of the ADC
                inputs
          -- 1X, 2X, 4X, 8X, 16X, or 32X gain
          -- Software and hardware triggers are available
          -- Integrated sample/hold circuit
          -- Includes additional calibration features:
                Offset calibration eliminates any errors in the internal reference used to generate the VDDA/2 output center

                    point
                Gain calibration can be used to verify the gain of the overall datapath
                Both features require software correction of the ADC result
      Three analog comparators (CMPs)
          -- Selectable input source includes external pins, internal DACs
          -- Programmable output polarity
          -- Output can drive timer input, PWM fault input, PWM source, external pin output, and trigger ADCs
          -- Output falling and rising edge detection able to generate interrupts
      One dual channel 16-bit multi-purpose timer module (TMR)
          -- Two independent 16-bit counter/timers with cascading capability
          -- Up to 96 MHz operating clock
          -- Each timer has capture and compare and quadrature decoder capability
          -- Up to 12 operating modes
          -- Four external inputs and two external outputs
      One serial communication interface (SCI) with LIN slave functionality
          -- Up to 96 MHz operating clock
          -- Full-duplex or single-wire operation
          -- Programmable 8- or 9- bit data format
          -- Two receiver wakeup methods:
                Idle line
                Address mark
          -- 1/16 bit-time noise detection

   MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

6                                                         Freescale Semiconductor
                                                                                                                                                      Overview

One serial peripheral interface (SPI)
     -- Full-duplex operation
     -- Master and slave modes
     -- Programmable length transactions (2 to 16 bits)
     -- Programmable transmit and receive shift order (MSB as first or last bit transmitted)
     -- Maximum slave module frequency = module clock frequency/2

One inter-integrated Circuit (I2C) port
     -- Operates up to 400 kbps
     -- Supports master and slave operation
     -- Supports 10-bit address mode and broadcasting mode
     -- Supports SMBus, Version 2

One 16-bit programmable interval timer (PIT)
     -- 16 bit counter with programmable counter modulo
     -- Interrupt capability

One 16-bit programmable delay block (PDB)
     -- 16 bit counter with programmable counter modulo and delay time
     -- Counter is initiated by positive transition of internal or external trigger pulse
     -- Supports two independently controlled delay pulses used to synchronize PGA and ADC conversions with input
          trigger event
     -- Two PDB outputs can be ORed together to schedule two conversions from one input trigger event
     -- PDB outputs can be can be used to schedule precise edge placement for a pulsed output that generates the control
          signal for the CMP windowing comparison
     -- Supports continuous or single shot mode
     -- Bypass mode supported

Computer operating properly (COP)/watchdog timer capable of selecting different clock sources
     -- Programmable prescaler and timeout period
     -- Programmable wait, stop, and partial powerdown mode operation
     -- Causes loss of reference reset 128 cycles after loss of reference clock to the PLL is detected
     -- Choice of clock sources from four sources in support of EN60730 and IEC61508:
          On-chip relaxation oscillator
          External crystal oscillator/external clock source
          System clock (IPBus up to 32 MHz)
          On-chip low power 1 kHz oscillator

Real-timer counter (RTC)
     -- 8-bit up-counter
     -- Three software selectable clock sources
          External crystal oscillator/external clock source
          On-chip low-power 1 kHz oscillator
          System bus (IPBus up to 32 MHz)
     -- Can signal the device to exit power down mode

Phase lock loop (PLL) provides a high-speed clock to the core and peripherals
     -- Provides 3x system clock to PWM and dual timer and SCI
     -- Loss of lock interrupt
     -- Loss of reference clock interrupt

Clock sources

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                         7
Overview

          -- On-chip relaxation oscillator with two user selectable frequencies: 400 kHz for low speed mode, 8 MHz for
                normal operation

          -- On-chip low-power 1 kHz oscillator can be selected as clock source to the RTC and/or COP
          -- External clock: crystal oscillator, ceramic resonator, and external clock source
      Power management controller (PMC)
          -- On-chip regulator for digital and analog circuitry to lower cost and reduce noise
          -- Integrated power-on reset (POR)
          -- Low-voltage interrupt with a user selectable trip voltage of 1.81 V or 2.31 V
          -- User selectable brown-out reset
          -- Run, wait, and stop modes
          -- Low-power run, wait, and stop modes
          -- Partial power down mode
      Up to 40 general-purpose I/O (GPIO) pins
          -- Individual control for each pin to be in peripheral or GPIO mode
          -- Individual input/output direction control for each pin in GPIO mode
          -- Hysteresis and configurable pullup device on all input pins
          -- Configurable slew rate and drive strength and optional input low pass filters on all output pins
          -- 20 mA sink/source current
      JTAG/EOnCE debug programming interface for real-time debugging
          -- IEEE 1149.1 Joint Test Action Group (JTAG) interface
          -- EOnCE interface for real-time debugging

3.1.6 Power Saving Features

      Three low power modes
          -- Low-speed run, wait, and stop modes: 200 kHz IP bus clock provided by ROSC
          -- Low-power run, wait, and stop modes: clock provided by external 3238.4 kHz crystal
          -- Partial power down mode

      Low power external oscillator can be used in any low-power mode to provide accurate clock to active peripherals
      Low power real time counter for use in run, wait, and stop modes with internal and external clock sources
      32 s typical wakeup time from partial power down modes
      Each peripheral can be individually disabled to save power

3.2 Award-Winning Development Environment

Processor ExpertTM (PE) provides a Rapid Application Design (RAD) tool that combines easy-to-use component-based
software application creation with an expert knowledge system.

The CodeWarrior Integrated Development Environment is a sophisticated tool for code navigation, compiling, and debugging.
A complete set of evaluation modules (EVMs), demonstration board kit, and development system cards support concurrent
engineering. Together, PE, CodeWarrior, and EVMs create a complete, scalable tools solution for easy, fast, and efficient
development.
A full set of programmable peripherals -- PWM, PGAs, ADCs, SCI, SPI, I2C, PIT, timers, and analog comparators -- supports
various applications. Each peripheral can be independently shut down to save power. Any pin in these peripherals can also be
used as general-purpose input/outputs (GPIOs).

   MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

8                                                         Freescale Semiconductor
                                                                                                                                                            Overview

3.3 Architecture Block Diagram

The 56F8006/56F8002's architecture is shown in Figure 2 and Figure 3. Figure 2 illustrates how the 56800E system buses
communicate with internal memories and the IPBus interface and the internal connections among each unit of the 56800E core.
Figure 3 shows the peripherals and control blocks connected to the IPBus bridge. Please see the system integration module
(SIM) section in the MC56F8006 Reference Manual for information about which signals are multiplexed with those of other
peripherals.

                         DSP56800E Core

Program Control Unit                                  ALU1               ALU2

    PC                   Instruction       Address                R0                    Program
  LA                      Decoder         Generation              R1                    Memory
LA2                                                              R2
HWS0                      Interrupt            Unit               R3                      Data/
HWS1                         Unit            (AGU)                R4                    Program
FIRA                                                              R5
                          Looping             M01                 N                       RAM
      OMR                    Unit               N3                SP
       SR
        LC                                                                       XAB1
       LC2
        FISR                                                                     XAB2

                                                                                   PAB

                                                                                  PDB

                                                                               CDBW

                                                                                CDBR

                                                                                 XDB2

      Bit-                            A2  A1                A0
Manipulation                                                B0
                                      B2  B1                C0                           IPBus
      Unit                                                  D0                          Interface
                                      C2  C1
  Enhanced                                                Data
   OnCETM                             D2  D1          Arithmetic
                                                      Logic Unit
  JTAG TAP               Y                Y1
                                          Y0             (ALU)

                                          X0

                                          MAC and ALU Multi-Bit Shifter

                         Figure 2. 56800E Core Block Diagram

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                            9
Overview

          IPBus Bridge

                              RTC                                                   GPIOA7
                                                                                    GPIOA6
          System                 COP                     Crystal            Port A  GPIOA5
          Clock         Second Clcok source              RESTE                      GPIOA4
                                                                                    GPIOA3
                        OCCS       COSC                                             GPIOA2
                                   ROSC                                             GPIOA1
                                                                                    GPIOA0
                              SIM
                                                                                    GPIOB7
                                 PMC                     1KHz               Port B  GPIOB6
                                 INTC                                               GPIOB5
                                SPI                               GPIO MUX  Port C  GPIOB4
                                SCI                                                 GPIOB3
                                I2C                                                 GPIOB2
                        Dual Timer (TMR)                                            GPIOB1
                                                                                    GPIOB0
                                     PWM
                                                                                    GPIOC7
                        PWM Synch                                                   GPIOC6
                                          PWM Input Mux                             GPIOC5
                                                                                    GPIOC4
                              CMP0                                          Port D  GPIOC3
                                     CMP1                                           GPIOC2
                                              CMP2                                  GPIOC1
                                                                                    GPIOC0
                                   PDB                                      Port E
          Trigger A                                                                 GPIOD3
                                                                            Port F  GPIOD2
                       ADCA PreTrigger A                                            GPIOD1
                                    ANA15 PGA0                                      GPIOD0

                Trigger B                                                           GPIOE7
                                                                                    GPIOE6
                        ADCB       PreTrigger B                                     GPIOE5
                              ANB15 PGA1                                            GPIOE4
                                                                                    GPIOE3
                                                                                    GPIOE2
                                                                                    GPIOE1
                                                                                    GPIOE0

                                                                                    GPIOF3
                                                                                    GPIOF2
                                                                                    GPIOF1
                                                                                    GPIOF0

                        Figure 3. Peripheral Subsystem

          MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

10                                                                          Freescale Semiconductor
                                                                                       Signal/Connection Descriptions

3.4 Product Documentation

The documents listed in Table 2 are required for a complete description and proper design with the 56F8006/56F8002.
Documentation is available from local Freescale distributors, Freescale Semiconductor sales offices, Freescale Literature
Distribution Centers, or online at http://www.freescale.com.

                                         Table 2. 56F8006/56F8002 Device Documentation

Topic                                        Description                                   Order Number
                                                                                           DSP56800ERM
DSP56800E Reference      Detailed description of the 56800E family architecture,
          Manual         16-bit digital signal controller core processor, and the          MC56F8006RM
                         instruction set                                                          TBD

56F800x Peripheral       Detailed description of peripherals of the 56F8006 and              MC56F8006
Reference Manual         56F8002 devices                                                    MC56F8006E

56F80x Serial Bootloader Detailed description of the Serial Bootloader in the

User Guide               56F800x family of devices

56F8006/56F8002 Electrical and timing specifications, pin descriptions, and
Technical Data Sheet package descriptions (this document)

56F8006/56F8002 Errata Details any chip issues that might be present

4 Signal/Connection Descriptions

4.1 Introduction

The input and output signals of the 56F8006/56F8002 are organized into functional groups, as detailed in Table 3. Table 4
summarizes all device pins. In Table 4, each table row describes the signal or signals present on a pin, sorted by pin number.

                                              Table 3. Functional Group Pin Allocations

                         Functional Group           Number of Pins Number of Pins Number of Pins

                                                    in 28 SOIC                 in 32 LQFP  in 48 LQFP

       Power Inputs (VDD, VDDA)                            2                       2       4

                         Ground (VSS, VSSA)                3                       3       4
                                 Reset1
                                                           1                       1       1

Pulse Width Modulator (PWM) Ports1                         10                      12      12

Serial Peripheral Interface (SPI) Ports1                   5                       7       7

Serial Communications Interface 0 (SCI) Ports1             4                       5       5

Inter-Integrated Circuit Interface (I2C) Ports1            6                       7       7

Analog-to-Digital Converter (ADC) Inputs1                  16                      18      24

High Speed Analog Comparator Inputs1                       13                      15      25

Programmable Gain Amplifiers (PGA)1                        4                       4       4

Dual Timer Module (TMR) Ports1                             8                       10      10

Programmable Delay Block (PDB)1                            --                      --      1

                         Clock1                            5                       5       5

JTAG/Enhanced On-Chip Emulation (EOnCE1)                   4                       4       4

1 Pins may be shared with other peripherals. See Table 4.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                                    11
Signal/Connection Descriptions

In Table 4, peripheral pins in bold identify reset state.
                                                      Table 4. 56F8006/56F8002 Pins

    Pin Number                                                                   Peripherals

  28 32 48          Pin Name                                                                  Dual               Power
SOIC LQFP LQFP                                                                                Timer  PWM and JTAG
                                           GPIO I2C  SCI  SPI ADC PGA                COMP                                         Misc.
                                                     RXD           ANA131                                       Ground            CLKIN

26  1           1 GPIOB6/RXD/SDA/ANA13 B6 SDA                                    CMP0_P2                                         RESET
                           and CMP0_P2/CLKIN                                                                                     CLKO_1
                                                                                                                                 CLKO_0
27  2           2   GPIOB1/SS/SDA/ANA12 B1 SDA            SS ANA121              CMP2_P3

                    andCMP2_P3

    3           3 GPIOB7/TXD/SCL/ANA11 B7 SCL        TXD        ANA111           CMP2_M3

                    and CMP2_M3

    4           4 GPIOB5/T1/FAULT3/SCLK B5                SCLK                                T1 FAULT3

                5   GPIOE0                 E0

                6   GPIOE1/ANB9 and        E1                   ANB91            CMP0_P1

                    CMP0_P1

28  5           7   ANB8 and PGA1+ and     C4                   ANB81 PGA1+ CMP0_M2

                    CMP0_M2/GPIOC4

                8   GPIOE2/ANB7 and        E2                   ANB71            CMP0_M1

                    CMP0_M1

1   6           9   ANB6 and PGA1 and     C5                   ANB61 PGA1 CMP0_P4

                    CMP0_P4/GPIOC5

                10  GPIOC7/ANB5 and        C7                   ANB51            CMP1_M2

                    CMP1_M2

2   7           11  ANB4 and               C6                   ANB41            CMP1_P1             PWM2

                    CMP1_P1/GPIOC6/PWM2                                                                           VDDA
                                                                                                                  VSSA
3   8           12  VDDA

4   9           13  VSSA

                14  GPIOE3/ANA10 and       E3                   ANA101           CMP2_M1

                    CMP2_M1

5   10 15           ANA9 and PGA0 and     C2                   ANA91 PGA0 CMP2_P4

                    CMP2_P4/GPIOC2

                16  GPIOE5/ANA8 and        E5                   ANA81            CMP2_P1

                    CMP2_P1

6   11 17           ANA7 and PGA0+ and     C1                   ANA71 PGA0+ CMP2_M2

                    CMP2_M2/GPIOC1

                18  GPIOE4/ANA6 and        E4                   ANA61            CMP2_P2

                    CMP2_P2

7   12 19           ANA5 and               C0                   ANA51            CMP1_M1             FAULT0

                    CMP1_M1/GPIOC0/FAULT0

8   13 20           VSS                                                                                                VSS
                                                                                                                       VDD
                21  VDD

9   14 22 TCK/GPIOD2/ANA4 and D2                                ANA41            CMP1_P2,                                   TCK
                                                                                 CMP2_OUT
                    CMP1_P2/CMP2_OUT

10 15 23            RESET/GPIOA7           A7

11 16 24 GPIOB3/MOSI/TIN3/ANA3 B3                         MOSI ANA31             CMP1_OUT TIN3 PWM5
                                              and                      and       CMP0_OUT TIN2

                               ANB3/PWM5/CMP1_OUT                    ANB31                                     FAULT0
                                                                                                      T0
    17 25 GPIOB2/MISO/TIN2/ANA2 B2                        MISO ANA2
                          and ANB2/CMP0_OUT                            and
                                                                      ANB2

12 18 26 GPIOA6/FAULT0/ANA1 and A6 SCL               TXD        ANA1
                                ANB1/SCL/TXD/CLKO_1              and
                                                                ANB1

13 19 27 GPIOB4/T0/CLKO_0/MISO/ B4 SDA               RXD MISO ANA0
                              SDA/RXD/ANA0 and ANB0                         and
                                                                           ANB0

                              MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

12                                                                                                   Freescale Semiconductor
                                                                                    Signal/Connection Descriptions

                                 Table 4. 56F8006/56F8002 Pins (continued)

Pin Number                                                             Peripherals

  28 32 48      Pin Name                                                            Dual               Power
SOIC LQFP LQFP                                                                      Timer  PWM and JTAG
                                 GPIO I2C SCI SPI ADC PGA              COMP                                                  Misc.
                                                                                                      Ground

            28           GPIOE6  E6

14 20 29 GPIOA5/PWM5/FAULT2 or A5                                                   TIN3   PWM5,
                                     EXT_SYNC/TIN3                                         FAULT2
                                                                                           or EXT_
                                                                                            SYNC

            30           VSS                                                                                    VSS
                                                                                                               VDD
            31           VDD                                                            T1 PWM3

15 21 32 GPIOB0/SCLK/SCL/ANB13/ B0 SCL                     SCLK ANB13
                                          PWM3/T1

16 22 33 GPIOA4/PWM4/SDA/FAULT1 A4 SDA                                              TIN2 PWM4,
                                             /TIN2                                            FAULT1

            34  GPIOE7/CMP1_M3   E7                                    CMP1_M3

23 35           GPIOA2/PWM2      A2                                                        PWM2

17 24 36 GPIOA3/PWM3/TXD/EXTAL A3                     TXD                                  PWM3                              EXTAL

18 25 37        GPIOF0/XTAL      F0                                                                                          XTAL

19 26 38                 VDD                                                                                       VDD
                                                                                                                   VSS
20 27 39                 VSS                                           CMP1_P3

            40  GPIOF1/CMP1_P3   F1

            41  GPIOF2/CMP0_M3   F2                                    CMP0_M3

            42  GPIOF3/CMP0_P3   F3                                    CMP0_P3

21 28 43        GPIOA1/PWM1      A1                                                        PWM1

22 29 44        GPIOA0/PWM0      A0                                                        PWM0

23 30 45 TDI/GPIOD0/ANB12/SS/ D0                           SS ANB12    CMP0_OUT TIN2                                    TDI
                                     TIN2/CMP0_OUT

            46 GPIOC3/EXT_TRIGGER C3                                                                                           EXT_
                                                                                                                             TRGGER

   24 31 47 TMS/GPIOD3/ANB11/T1/ D3                        ANB11       CMP1_OUT T1                                      TMS
                                            CMP1_OUT       ANB10
                                                                       CMP2_OUT T0                                      TDO
   25 32 48 TDO/GPIOD1/ANB10/T0/ D1
                                            CMP2_OUT

1 Shielded ADC input.

4.2 Pin Assignment

MC56F8006 and MC56F8002 28-pin small outline IC (28SOIC) assignment is shown in Figure 4; MC56F8006 32-pin
low-profile quad flat pack (32LQFP) is shown in Figure 5; MC56F8006 48-pin low-profile quad flat pack (48LQFP) is shown
in Figure 6.

                                 MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                                      13
Signal/Connection Descriptions

    ANB6 & PGA1 & CMP0_P4/GPIOC5               1   28  ANB8 & PGA1+ & CMP0_M2/GPIOC4

    ANB4 & CMP1_P1/GPIOC6/PWM2                  2   27  GPIOB1/SS/SDA/ANA12 & CMP2_P3

                                VDDA            3   26  GPIOB6/RXD/SDA/ANA13 & CMP0_P2/CLKIN

                                VSSA            4   25  TDO/GPIOD1/ANB10/T0/CMP2_OUT

    ANA9 & PGA0 & CMP2_P4/GPIOC2               5   24  TMS/GPIOD3/ANB11/T1/CMP1_OUT

    ANA7 & PGA0+ & CMP2_M2/GPIOC1               6   23  TDI/GPIOD0/ANB12/SS/TIN2/CMP0_OUT

    ANA5 and CMP1_M1/GPIOC0/FAULT0              7   22  GPIOA0/PWM0

                                VSS             8   21  GPIOA1/PWM1

    TCK/GPIOD2/ANA4 & CMP1_P2/CMP2_OUT          9   20  VSS

                                RESET/GPIOA7    10  19  VDD

    GPIOB3/MOSI/TIN3/ANA3 & ANB3/PWM5/CMP1_OUT  11  18  GPIOF0/XTAL

    GPIOA6/FAULT0/ANA1 & ANB1/SCL/TXD/CLKO_1    12  17  GPIOA3/PWM3/TXD/EXTAL

    GPIOB4/T0/CLKO_0/MISO/SDA/RXD/ANA0 & ANB0   13  16  GPIOA4/PWM4/SDA/FAULT1/TIN2

    GPIOA5/PWM5/FAULT2 or EXT_SYNC/TIN3         14  15  GPIOB0/SCLK/SCL/ANB13/PWM3/T1

    Figure 4. Top View, MC56F8006/MC56F8002 28-Pin SOIC Package

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

14                                                                   Freescale Semiconductor
                                                                                                                                                                                                                                                                                         Signal/Connection Descriptions

                                         TDO/GPIOD1/ANB10/T0/CMP2_OUT  TMS/GPIOD3/ANB11/T1/CMP1_OUT     30 TDI/GPIOD0/ANB12/SS/TIN2/CMP0_OUT  GPIOA0/PWM0                     GPIOA1/PWM1  VSS                                 VDD           GPIOF0/XTAL

GPIOB6/RXD/SDA/ANA13 & CMP0_P2/CLKIN  1  32                            31                                                                     29                              28           27                                  26            25           24                             GPIOA3/PWM3/TXD/EXTAL

GPIOB1/SS/SDA/ANA12 & CMP2_P3         2                                                                 ORIENTATION                                                                                                                                       23 GPIOA2/PWM2
                                                                                                               MARK
GPIOB7/TXD/SCL/ANA11 & CMP2_M3        3                                                                                                                                                                                                                   22 GPIOA4/PWM4/SDA/FAULT1/TIN2

GPIOB5/T1/FAULT3/SCLK                 4                                                                                                                                                                                                                   21 GPIOB0/SCLK/SCL/ANB13/PWM3/T1

ANB8 and PGA1+ & CMP0_M2/GPIOC4       5                                                                                                                                                                                                                   20 GPIOA5/PWM5/FAULT2 or EXT_SYNC/TIN3

ANB6 and PGA1 & CMP0_P4/GPIOC5       6                                                                                                                                                                                                                   19                             GPIOB4/T0/CLKO_0/MISO/SDA/RXD/ANA0 & ANB0

ANB4 & CMP1_P1/GPIOC6/PWM2            7                                                                                                                                                                                                                   18                             GPIOA6/FAULT0/ANA1 & ANB1/SCL/TXD/CLKO_1

                         VDDA         8                                10                               11                                    12                              13           14                                  15            16           17                             GPIOB2/MISO/TIN2/ANA2 & ANB2/CMP0_OUT

                                         9

                                         VSSA                          ANA9 and PGA0 & CMP2_P4/GPIOC2  ANA7 and PGA0+ & CMP2_M2/GPIOC1       ANA5 and CMP1_M1/GPIOC0/FAULT0  VSS          TCK/GPIOD2/ANA4 & CMP1_P2/CMP2_OUT  RESET/GPIOA7  GPIOB3/MOSI/TIN3/ANA3 & ANB3/PWM5/CMP1_OUT

                         Figure 5. Top View, MC56F8006 32-Pin LQFP Package

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                                                                                                                                                                                                                                            15
Signal/Connection Descriptions

                                         48 TDO/GPIOD1/ANB10/T0/CMP2_OUT  47 TMS/GPIOD3/ANB11/T1/CMP1_OUT  GPIOC3/EXT_TRIGGER               45 TDI/GPIOD0/ANB12/SS/TIN2/CMP0_OUT  44 GPIOA0/PWM0                    43 GPIOA1/PWM1            42 GPIOF3/CMP0_P3                41 GPIOF2/CMP0_M3  40 GPIOF1/CMP1_P3  VSS                                    VDD  GPIOF0/XTAL

                                                                                                           46                                                                                                                                                                                                        39                                     38   37                                            36 GPIOA3/PWM3/TXD/EXTAL

GPIOB6/RXD/SDA/ANA13 & CMP0_P2/CLKIN  1

    GPIOB1/SS/SDA/ANA12 & CMP2_P3     2                                                                                                                                                                                                                                                                                                                                                                        35 GPIOA2/PWM2

    GPIOB7/TXD/SCL/ANA11 & CMP2_M3    3                                                                                                                                                                                                                                                                                                                                                                        34 GPIOE7/CMP1_M3

    GPIOB5/T1/FAULT3/SCLK 4                                                                                                                 Orientation Mark                                                                                                                                                                                                                                                   33 GPIOA4/PWM4/SDA/FAULT1/TIN2

    GPIOE0 5                                                                                                                                                                                                                                                                                                                                                                                                   32 GPIOB0/SCLK/SCL/ANB13/PWM3/T1

    GPIOE1/ANB9 & CMP0_P1 6                                                                                                                                                                                                                                                                                                                                                                                    31  VDD

    ANB8 and PGA1+ & CMP0_M2/GPIOC4 7                                                                                                                                                                                                                                                                                                                                                                          30 Vss

    GPIOE2/ANB7 & CMP0_M1 8                                                                                                                                                                                                                                                                                                                                                                                    29 GPIOA5/PWM5/FAULT2 or EXT_SYNC/TIN3

    ANB6 and PGA1 & CMP0_P4/GPIOC5 9                                                                                                                                                                                                                                                                                                                                                                          28 GPIOE6

    GPIOC7/ANB5 & CMP1_M2 10                                                                                                                                                                                                                                                                                                                                                                                   27 GPIOB4/T0/CLKO_0/MISO/SDA/RXD/ANA0 & ANB0

    ANB4 & CMP1_P1/GPIOC6/PWM2        11                                                                                                                                                                                                                                                                                                                                                                       26 GPIOA6/FAULT0/ANA1 & ANB1/SCL/TXD/CLKO_1

                                VDDA  12                                                                                                                                                                                                                                                                                                                                                                       25 GPIOB2/MISO/TIN2/ANA2 & ANB2/CMP0_OUT

                                          13                              14                               15                               GPIOE5/ANA8 & CMP2_P1 16              ANA7 & PGA0+ & CMP2_M2/GPIOC1 17  GPIOE4/ANA6 & CMP2_P2 18  ANA5 & CMP1_M1/GPIOC0/FAULT0 19  20                 21                 TCK/GPIOD2/ANA4 & CMP1_P2/CMP2_OUT 22  RESET/GPIOA7 23
                                                                                                                                                                                                                                                                                                                                                                GPIOB3/MOSI/TIN3/ANA3 & ANB3/PWM5/CMP1_OUT 24
                                         VSSA                             GPIOE3/ANA10 & CMP2_M1           ANA9 and PGA0 & CMP2_P4/GPIOC2                                                                                                                                     VSS                VDD

                                      Figure 6. Top View, MC56F8006 48-Pin LQFP Package

4.3 56F8006/56F8002 Signal Pins

After reset, each pin is configured for its primary function (listed first). Any alternate functionality must be programmed via the
GPIO module's peripheral enable registers (GPIO_x_PER) and SIM module's (GPS_xn) GPIO peripheral select registers. If
CLKIN or XTAL is selected as device external clock input, the CLK_MOD bit in the OCCS oscillator control register (OSCTL)
needs to be set too. EXT_SEL bit in OSCTL selects CLKIN or XTAL.

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

16                                                                                                                                                                                                                                                                                                                                                                                                                                Freescale Semiconductor
                                               Signal/Connection Descriptions

                         Table 5. 56F8006/56F8002 Signal and Package Information

Signal     28 32 48          Type     State                                   Signal Description
Name      SOIC LQFP LQFP             During    I/O Power -- This pin supplies 3.3 V power to the chip I/O interface.
                                     Reset
VDD                      21  Supply
VDD                          Supply  Supply
VDD                          Supply
VSS                      31
VSS
VSS       19 26 38
VDDA
          8 13 20                    Supply I/O Ground -- These pins provide ground for chip I/O interface.

                         30

          20 27 39

          3  8 12                    Supply    Analog Power -- This pin supplies 3.3 V power to the analog
                                               modules. It must be connected to a clean analog power supply.
VSSA      4  9 13 Supply             Supply
                                               Analog Ground -- This pin supplies an analog ground to the analog
RESET 10 15 23               Input    Input,   modules. It must be connected to a clean power supply.
                                     internal
                                      pullup   Reset -- This input is a direct hardware reset on the processor.
                                     enabled   When RESET is asserted low, the device is initialized and placed in
                                               the reset state. A Schmitt-trigger input is used for noise immunity.
                                               The internal reset signal is deasserted synchronous with the
                                               internal clocks after a fixed number of internal clocks.

(GPIOA7)                     Input/            Port A GPIO -- This GPIO pin can be individually programmed as
                             Output            an input or output pin. RESET functionality is disabled in this mode
                                               and the chip can be reset only via POR, COP reset, or software
                                               reset.

GPIOA0    22 29 44           Input/   Input,   After reset, the default state is RESET.
(PWM0)                       Output  internal  Port A GPIO -- This GPIO pin can be individually programmed as
                                      pullup   an input or output pin.
                             Output  enabled
                                               PWM0 -- The PWM channel 0.

GPIOA1    21 28 43           Input/   Input,   After reset, the default state is GPIOA0.
(PWM1)                       Output  internal  Port A GPIO -- This GPIO pin can be individually programmed as
                                      pullup   an input or output pin.
                             Output  enabled
                                               PWM1 -- The PWM channel 1.

GPIOA2       23 35           Input/   Input,   After reset, the default state is GPIOA1.
(PWM2)                       Output  internal  Port A GPIO -- This GPIO pin can be individually programmed as
                                      pullup   an input or output pin.
                             Output  enabled
                                               PWM2 -- The PWM channel 2.

                                               After reset, the default state is GPIOA2.

                             MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                      17
Signal/Connection Descriptions

            Table 5. 56F8006/56F8002 Signal and Package Information (continued)

    Signal   28 32 48           Type         State                                   Signal Description
    Name    SOIC LQFP LQFP                  During    Port A GPIO -- This GPIO pin can be individually programmed as
                                             Reset    an input or output pin.
GPIOA3      17 24 36            Input/
                                Output       Input,   PWM3 -- The PWM channel 3.
                                            internal
                                             pullup
                                            enabled

(PWM3)                          Output

    (TXD)                       Output                TXD -- The SCI transmit data output or transmit/receive in single
                                                      wire operation.

(EXTAL)                         Analog                EXTAL -- External Crystal Oscillator Input. This input can be
                                 Input                connected to a 32.768 kHz or 116 MHz external crystal or ceramic
                                                      resonator. When used to supply a source to the internal PLL, the
                                                      crystal/resonator must be in the 4 MHz to 8 MHz range. Tie this pin
                                                      low or configure as GPIO if XTAL is being driven by an external
                                                      clock source.

                                                      If using a 32.768 kHz crystal, place the crystal as close as possible
                                                      to device pins to speed startup.

GPIOA4      16 22 33            Input/       Input,   After reset, the default state is GPIOA3.
                                Output      internal  Port A GPIO -- This GPIO pin can be individually programmed as
(PWM4)                                       pullup   an input or output pin.
(SDA)                          Output      enabled
                                                      PWM4 -- The PWM channel 4.

                                Input/Open            SDA -- The I2C serial data line.
                                   -drain
                                  Output

(FAULT1)                        Input                 FAULT1 -- PWM fault input 1used for disabling selected PWM
                                                      outputs in cases where fault conditions originate off-chip.

    (TIN2)                      Input                 TIN2 -- Dual timer module channel 2 input

GPIOA5      14 20 29            Input/       Input,   After reset, the default state is GPIOA4.
(PWM5)                          Output      internal  Port A GPIO -- This GPIO pin can be individually programmed as
                                             pullup   an input or output pin.
                                Output      enabled
                                                      PWM5 -- The PWM channel 5.

  (FAULT2/                      Input/                FAULT2 -- PWM fault input 2 used for disabling selected PWM
EXT_SYNC)                       Output                outputs in cases where fault conditions originate off-chip.
                                                      EXT_SYNC -- When not being used as a fault input, this pin can be
                                                      used to receive a pulse to reset the PWM counter or to generate a
                                                      positive pulse at the start of every PWM cycle.

    (TIN3)                      Input                 TIN3 -- Dual timer module channel 3 input

                                                      After reset, the default state is GPIOA5.

                      MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

18                                                                                               Freescale Semiconductor
                                                                              Signal/Connection Descriptions

          Table 5. 56F8006/56F8002 Signal and Package Information (continued)

Signal     28 32 48       Type         State                                   Signal Description
Name      SOIC LQFP LQFP              During
                                       Reset    Port A GPIO -- This GPIO pin can be individually programmed as
GPIOA6    12 18 26        Input/                an input or output pin.
                          Output       Input,
                                      internal  FAULT0 -- PWM fault input 0 used for disabling selected PWM
(FAULT0)                  Input        pullup   outputs in cases where fault conditions originate off-chip.
                                      enabled

(ANA1 &                     Analog              ANA1 and ANB1 -- Analog input to channel 1 of ADCA and ADCB.
ANB1)                        Input             SCL -- The I2C serial clock
(SCL)
                          Input/Open            TXD -- The SCI transmit data output or transmit/receive in single
(TXD)                       -drain             wire operation.
                            Output

                            Output

(CLKO_1)                  Output                CLKO_1 -- This is a buffered clock output; the clock source is
                                                selected by clockout select (CLKOSEL) bits in the clock output
                                                select register (CLKOUT) in the SIM.

                                                When used as an analog input, the signal goes to the ANA1 and
                                                ANB1.

GPIOB0    15 21 32        Input/       Input,   After reset, the default state is GPIOA6.
(SCLK)                    Output      internal  Port B GPIO -- This GPIO pin can be individually programmed as
(SCL)                                 pullup   an input or output pin.
                          Input/      enabled
                          Output                SCLK -- The SPI serial clock. In master mode, this pin serves as
                                                an output, clocking slaved listeners. In slave mode, this pin serves
                                                as the data clock input.

                          Input/Open            SCL -- The I2C serial clock.
                             -drain
                            Output

(ANB13)                   Analog                ANB13 -- Analog input to channel 13 of ADCB
                           Input

(PWM3)                    Output                PWM3 -- The PWM channel 3.

(T1)                      Input/                T1 -- Dual timer module channel 1 input/output.

                          Output

                                                After reset, the default state is GPIOB0.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                         19
Signal/Connection Descriptions

            Table 5. 56F8006/56F8002 Signal and Package Information (continued)

    Signal   28 32 48           Type         State                                   Signal Description
    Name    SOIC LQFP LQFP                  During
                                             Reset    Port B GPIO -- This GPIO pin can be individually programmed as
GPIOB1 27 2 2                   Input/                an input or output pin.
                                             Input,
                                Output      internal  SS -- SS is used in slave mode to indicate to the SPI module that
                                             pullup   the current transfer is to be received.
    (SS)                        Input/      enabled
                                Output

    (SDA)                       Input/Open            SDA -- The I2C serial data line.
                                   -drain
                                  Output

(ANA12 and                      Analog                ANA12 and CMP2_P3 -- Analog input to channel 12 of ADCA and
CMP2_P3)                         input                Positive input 3 of analog comparator 2.

                                                      When used as an analog input, the signal goes to the ANA12 and
                                                      CMP2_P3.

GPIOB2      17 25               Input/       Input,   After reset, the default state is GPIOB1.
(MISO)                          Output      internal  Port B GPIO -- This GPIO pin can be individually programmed as
                                             pullup   an input or output pin.
                                Input/      enabled
                                Output                MISO -- Master in/slave out. In master mode, this pin serves as the
                                                      data input. In slave mode, this pin serves as the data output. The
                                                      MISO line of a slave device is placed in the high-impedance state if
                                                      the slave device is not selected.

    (TIN2)                      Input/                TIN2 -- Dual timer module channel 2 input.
                                Output

(ANA2 and                       Analog                ANA2 and ANB2 -- Analog input to channel 2 of ADCA and ADCB.
  ANB2)                          Input
                                                      CMP0_OUT-- Analog comparator 0 output.
(CMP0_                         Output
   OUT)                                               When used as an analog input, the signal goes to the ANA2 and
                                                      ANB2.

                                                      After reset, the default state is GPIOB2.

                   MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

20                                                                                               Freescale Semiconductor
                                                 Signal/Connection Descriptions

           Table 5. 56F8006/56F8002 Signal and Package Information (continued)

Signal      28 32 48       Type         State                                   Signal Description
Name       SOIC LQFP LQFP              During
                                        Reset    Port B GPIO -- This GPIO pin can be individually programmed as
GPIOB3     11 16 24        Input/                an input or output pin.
                           Output       Input,
                                       internal  MOSI -- Master out/slave in. In master mode, this pin serves as the
(MOSI)                     Input/       pullup   data output. In slave mode, this pin serves as the data input.
                           Output      enabled

(TIN3)                     Input/                TIN3 -- Dual timer module channel 3 input.
                           Output

(ANA3 and                   Input                ANA3 and ANB3 -- Analog input to channel 3 of ADCA and ADCB.
  ANB3)
                           Output                PWM5 -- The PWM channel 5.
(PWM5)                    Output
                                                 CMP1_OUT-- Analog comparator 1 output.
(CMP1_                                          When used as an analog input, the signal goes to the ANA3 and
    OUT                                          ANB3.

GPIOB4     13 19 27        Input/       Input,   After reset, the default state is GPIOB3.
  (T0)                     Output      internal  Port B GPIO -- This GPIO pin can be individually programmed as
                                        pullup   an input or output pin.
                           Input/      enabled
                           Output                T0 -- Dual timer module channel 0 input/output.

(CLKO_0)                   Output                CLKO_0 -- This is a buffered clock output; the clock source is
                                                 selected by clockout select (CLKOSEL) bits in the clock output
                                                 select register (CLKOUT) of the SIM.

(MISO)                        Input/             MISO -- Master in/slave out. In master mode, this pin serves as the
(SDA)                        Output              data input. In slave mode, this pin serves as the data output. The
                                                 MISO line of a slave device is placed in the high-impedance state if
                           Input/Open            the slave device is not selected.
                              -drain
                             Output              SDA -- The I2C serial data line.

(RXD)                      Input                 RXD -- The SCI receive data input.

(ANA0 and                  Analog                ANA0 and ANB0 -- Analog input to channel 0 of ADCA and ADCB.
  ANB0)                     Input
                                                 When used as an analog input, the signal goes to the ANA0 and
                                                 ANB0.

                                                 After reset, the default state is GPIOB4.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                          21
Signal/Connection Descriptions

            Table 5. 56F8006/56F8002 Signal and Package Information (continued)

    Signal   28 32 48           Type         State                                   Signal Description
    Name    SOIC LQFP LQFP                  During
                                             Reset    Port B GPIO -- This GPIO pin can be individually programmed as
GPIOB5      44                  Input/                an input or output pin.
                                             Input,   T1 -- Dual timer module channel 1 input/output.
                                Output      internal
                                             pullup
    (T1)                        Input/      enabled

                                Output

(FAULT3)                        Input                 FAULT3 -- PWM fault input 3 used for disabling selected PWM
                                                      outputs in cases where fault conditions originate off-chip.

(SCLK)                          Input                 SCLK -- SPI serial clock. In master mode, this pin serves as an
                                                      output, clocking slaved listeners. In slave mode, this pin serves as
                                                      the data clock input.

                                                      After reset, the default state is GPIOB5.

GPIOB6 26 1  1                  Input/      Input, Port B GPIO -- This GPIO pin can be individually programmed as
(SDA)
                                Output internal an input or output pin.

                                                    pullup
                                Input/Open enabled SDA -- The I2C serial data line.

                                -drain

                                Output

(ANA13 and                      Analog                ANA13 and CMP0_P2 -- Analog input to channel 13 of ADCA and
CMP0_P2)                         Input                positive input 2 of analog comparator 0.

(CLKIN)                         Input                 External Clock Input -- This pin serves as an external clock input.

                                                      When used as an analog input, the signal goes to the ANA13 and
                                                      CMP0_P2.

                                                      After reset, the default state is GPIOB6.

GPIOB7      33                  Input/      Input, Port B GPIO -- This GPIO pin can be individually programmed as
(TXD)
(SCL)                          Output internal an input or output pin.

                                            pullup

                                Input/ enabled TXD -- The SCI transmit data output or transmit/receive in single

                                Output                wire operation.

                                Input/Open            SCL -- The I2C serial clock.
                                   -drain
                                  Output

(ANA11 and                      Analog                ANA11 and CMP2_M3 -- Analog input to channel 11 of ADCA and
CMP2_M3)                         Input                negative input 3 of analog comparator 2.

                                                      When used as an analog input, the signal goes to the ANA11 and
                                                      CMP2_M3.

                                                      After reset, the default state is GPIOB7.

                MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

22                                                                                               Freescale Semiconductor
                                                                   Signal/Connection Descriptions

            Table 5. 56F8006/56F8002 Signal and Package Information (continued)

Signal     28 32 48       Type       State                                 Signal Description
Name      SOIC LQFP LQFP            During
                                    Reset   ANA5 and CMP1_M1-- Analog input to channel 5 of ADCA and
ANA5 and 7  12 19         Analog            negative input 1 of analog comparator 1.
CMP1_M1                    Input    Analog
                                     Input

(GPIOC0)                  Analog            Port C GPIO -- This GPIO pin can be individually programmed as
                           Input            an input or output pin.

(FAULT0)                  Input             FAULT0 -- PWM fault input 0 is used for disabling selected PWM
                                            outputs in cases where fault conditions originate off-chip.

                                            When used as an analog input, the signal goes to the ANA5 and
                                            CMP1_M1.

ANA7 and 6  11 17         Analog    Analog  After reset, the default state is ANA5 and CMP1_M1.
PGA0+ and                  Input     Input
CMP2_M2                                     ANA7 and PGA0+ and CMP2_M2 -- Analog input to channel 7 of
                                            ADCA and PGA0 positive input and negative input 2 of analog
                                            comparator 2.

(GPIOC1)                  Input/            Port C GPIO -- This GPIO pin can be individually programmed as
                          Output            an input or output pin.

                                            When used as an analog input, The signal goes to the ANA7 and
                                            PGA0+ and CMP2_M2.

ANA9 and 5  10 15         Analog    Analog  After reset, the default state is ANA7 and PGA0+ and CMP2_M2.
PGA0 and                  Input     Input
CMP2_P4                                     ANA9 and PGA0 and CMP2_P4 -- Analog input to channel 9 of
                                            ADCA and PGA0 negative input and positive input 4 of analog
                                            comparator 2.

(GPIOC2)                  Input/            Port C GPIO -- This GPIO pin can be individually programmed as
                          Output            an input or output pin.

                                            When used as an analog input, The signal goes to the ANA9 and
                                            PGA0 and CMP2_P4.

                                            After reset, the default state is ANA9 and PGA0 and CMP2_P4.

GPIOC3                  46 Input/  Input, Port C GPIO -- This GPIO pin can be individually programmed as

   (EXT_                  Output internal an input or output pin.
TRIGGER)
                                    pullup

                          Input     enabled EXT_TRIGGER -- PDB external trigger input.

                                            After reset, the default state is GPIOC3.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                               23
Signal/Connection Descriptions

            Table 5. 56F8006/56F8002 Signal and Package Information (continued)

    Signal   28 32 48           Type     State                                  Signal Description
    Name    SOIC LQFP LQFP              During
                                        Reset    ANB8 and PGA1+ and CMP0_M2 -- Analog input to channel 8 of
ANB8 and 28 5 7 Analog                           ADCB and PGA1 positive input and negative input 2 of analog
                                        Analog   comparator 0.
PGA1+ and                       Input    Input

CMP0_M2

(GPIOC4)                        Input/           Port C GPIO -- This GPIO pin can be individually programmed as
                                Output           an input or output pin.

                                                 When used as an analog input, the signal goes to the ANB8 and
                                                 PGA1+ and CMP0_M2.

                                                 After reset, the default state is ANB8 and PGA1+ and CMP0_M2.

ANB6 and 1  6  9                Input/  Analog ANB6 and PGA1 and CMP0_P4 -- Analog input to channel 6 of

PGA1 and                       Output  Input ADCB and PGA1 negative input and positive input 4 of analog

CMP0_P4                                          comparator 0.

(GPIOC5)                        Analog           Port C GPIO -- This GPIO pin can be individually programmed as
                                 Input           an input or output pin.

                                                 When used as an analog input, the signal goes to the ANB6 and
                                                 PGA1 and CMP0_P4.

ANB4 and 2  7 11 Analog                 Analog   After reset, the default state is ANB6 and PGA1 and CMP0_P4.
CMP1_P1                         Input    Input
                                                 ANB4 and CMP1_P1 -- Analog input to channel 4 of ADCB and
                                                 positive input 1 of analog comparator 1.

(GPIOC6)                        Input/           Port C GPIO -- This GPIO pin can be individually programmed as
                                Output           an input or output pin.

(PWM2)                          Output           PWM2 -- The PWM channel 2.

                                                 When used as an analog input, the signal goes to the ANB4 and
                                                 CMP1_P1.

                                                 After reset, the default state is ANB4 and CMP1_P1.

GPIOC7         10 Input/                Input, Port C GPIO -- This GPIO pin can be individually programmed as

                                Output internal an input or output pin.

                                        pullup

                                        enabled

(ANB5 and                       Analog           ANB5 and CMP1_M2 -- Analog input to channel 5 of ADCB and
CMP1_M2)                         Input           negative input 2 of analog comparator 1.

                                                 After reset, the default state is GPIOC7.

                  MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

24                                                                                          Freescale Semiconductor
                                                Signal/Connection Descriptions

           Table 5. 56F8006/56F8002 Signal and Package Information (continued)

Signal      28 32 48       Type     State                                      Signal Description
Name       SOIC LQFP LQFP  Input   During
                                    Reset       Test Data Input -- This input pin provides a serial input data stream
  TDI       23 30 45                            to the JTAG/EOnCE port. It is sampled on the rising edge of TCK
                                    Input,      and has an on-chip pullup resistor.
                                   internal
                                    pullup      Port D GPIO -- This GPIO pin can be individually programmed as
                                   enabled      an input or output pin.

(GPIOD0)                   Input/
                           Output

(ANB12)                    Analog               ANB12 -- Analog input to channel 12 of ADCB
                            Input

(SS)                       Input                SS -- SS is used in slave mode to indicate to the SPI module that
                                                the current transfer is to be received.

(TIN2)                     Input                TIN2 -- Dual timer module channel 2 input.

(CMP0_                     Output               CMP1_OUT -- Analog comparator 1 output.
OUT)                      Output
                                                After reset, the default state is TDI.
  TDO                      Input/
           25 32 48        Output   Output,     Test Data Output -- This three-stateable output pin provides a serial
                                   tri-stated,  output data stream from the JTAG/EOnCE port. It is driven in the
                                    internal    shift-IR and shift-DR controller states, and changes on the falling
                                                edge of TCK.
                                     pullup
                                   enabled      Port D GPIO -- This GPIO pin can be individually programmed as
                                                an input or output pin.
(GPIOD1)

(ANB10)                    Analog               ANB10 -- Analog input to channel 10 of ADCB.
                            Input

(T0)                       Input/               T0 -- Dual timer module channel 0 input/output.

                           Output

(CMP2_                     Output               CMP2_OUT -- Analog comparator 2 output.
OUT)
           9 14 22         Input    Input,      After reset, the default state is TDO.
  TCK                              internal
                                    pullup      Test Clock Input -- This input pin provides a gated clock to
                                   enabled      synchronize the test logic and shift serial data to the JTAG/EOnCE
                                                port. The pin is connected internally to a pullup resistor. A
                                                Schmitt-trigger input is used for noise immunity.

(GPIOD2)                   Input/               Port D GPIO -- This GPIO pin can be individually programmed as
                           Output               an input or output pin.

(ANA4 and                  Analog               ANA4 and CMP1_P2 -- Analog input to channel 4 of ADCA and
CMP1_P2)                    Input               positive input 2 of analog comparator 1.

(CMP2_                     Output               CMP2_OUT -- Analog comparator 2 output.
OUT)                                           After reset, the default state is TCK.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                          25
Signal/Connection Descriptions

            Table 5. 56F8006/56F8002 Signal and Package Information (continued)

    Signal   28 32 48           Type     State                                   Signal Description
    Name    SOIC LQFP LQFP      Input   During
                                         Reset    Test Mode Select Input -- This input pin is used to sequence the
     TMS     24 31 47                             JTAG TAP controller's state machine. It is sampled on the rising
                                         Input,   edge of TCK and has an on-chip pullup resistor.
                                        internal
                                         pullup   Port D GPIO -- This GPIO pin can be individually programmed as
                                        enabled   an input or output pin.

(GPIOD3)                        Input/
                                Output

(ANB11)                         Analog            ANB11 -- Analog input to channel 11 of ADCB.
                                 Input

    (T1)                        Input/            T1 -- Dual timer module channel 1 input/output.

                                Output

(CMP1_                          Output            CMP1_OUT -- Analog comparator 2 output.
OUT)                                             After reset, the default state is TMS.

                                                  Always tie the TMS pin to VDD through a 2.2 k resistor.

GPIOE0     5                   Input/  Input, Port E GPIO -- This GPIO pin can be individually programmed as

GPIOE1                         Output internal an input or output pin.
(ANB9 and
CMP0_P1)                                pullup

                                        enabled After reset, the default state is GPIOE0.

            6                   Input/  Input, Port E GPIO -- This GPIO pin can be individually programmed as

                                Output internal an input or output pin.

                                        pullup

                                Analog enabled ANB9 and CMP0_P1 -- Analog input to channel 9 of ADCB and

                                Input             positive input 1 of analog comparator 0.

                                                  After reset, the default state is GPIOE1.

  GPIOE2    8                   Input/  Input, Port E GPIO -- This GPIO pin can be individually programmed as

(ANB7 and                       Output internal an input or output pin.
CMP0_M1)
                                        pullup

                                Analog enabled ANB7 and CMP0_M1 -- Analog input to channel 7 of ADCB and

                                Input             negative input 1 of analog comparator 0.

                                                  After reset, the default state is GPIOE2.

  GPIOE3    14 Input/                   Input, Port E GPIO -- This GPIO pin can be individually programmed as

(ANA10 and                      Output internal an input or output pin.
CMP2_M1)
                                        pullup

                                Analog enabled ANA10 and CMP2_M1 -- Analog input to channel 10 of ADCA and

                                Input             negative input 1 of analog comparator 2.

                                                  After reset, the default state is GPIOE3.

GPIOE4     18 Input/                   Input, Port E GPIO -- This GPIO pin can be individually programmed as

(ANA6 and                       Output internal an input or output pin.
CMP2_P2)
                                        pullup

                                Analog enabled ANA6 and CMP2_P2 -- Analog input to channel 6 of ADCA and

                                Input             positive input 2 of analog comparator 2.

                                                  After reset, the default state is GPIOE4.

               MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

26                                                                                           Freescale Semiconductor
                                                                    Signal/Connection Descriptions

           Table 5. 56F8006/56F8002 Signal and Package Information (continued)

Signal      28 32 48       Type             State                                   Signal Description
Name       SOIC LQFP LQFP                  During
                                            Reset    Port E GPIO -- This GPIO pin can be individually programmed as
GPIOE5                   16 Input/                   an input or output pin.
                                   Output   Input,
                                           internal  ANA8 and CMP2_P1-- Analog input to channel 8 of ADCA and
(ANA8 and                  Analog           pullup   positive input 1 of analog comparator 2.
CMP2_P1)                    Input          enabled

                                                     After reset, the default state is GPIOE5.

  GPIOE6                 28 Input/         Input, Port E GPIO -- This GPIO pin can be individually programmed as
  GPIOE7
(CMP1_M3)                  Output internal an input or output pin.

                                           pullup

                                           enable After reset, the default state is GPIOE6.

                         34 Input/         Input, Port E GPIO -- This GPIO pin can be individually programmed as

                           Output internal an input or output pin

                                           pullup

                           Analog enabled CMP1_M3 -- Analog input to both negative input 3 of analog

                           Input                     comparator 1.

GPIOF0     18 25 37        Input/           Input,   After reset, the default state is GPIOE7.
(XTAL)                     Output          internal  Port F GPIO -- This GPIO pin can be individually programmed as
                                            pullup   an input or output pin.
                           Analog          enabled
                           Input/                    XTAL -- External Crystal Oscillator Output. This output connects
                           Output                    the internal crystal oscillator output to an external crystal or ceramic
                                                     resonator.

                                                     After reset, the default state is GPIOF0.

  GPIOF1                 40 Input/         Input, Port F GPIO -- This GPIO pin can be individually programmed as
(CMP1_P3)
                           Output internal an input or output pin

                                           pullup

                           Analog enabled CMP1_P3 -- Analog input to both positive input 3 of analog

                           Input                     comparator 1.

                                                     After reset, the default state is GPIOF1

  GPIOF2                 41 Input/         Input, Port F GPIO -- This GPIO pin can be individually programmed as
(CMP0_M3)
                           Output internal an input or output pin.

                                           pullup

                           Analog enabled CMP0_M3 -- Analog input to both negative input 3 of analog

                           Input                     comparator 0.

                                                     After reset, the default state is GPIOF2.

  GPIOF3                 42 Input/         Input, Port F GPIO -- This GPIO pin can be individually programmed as
(CMP0_P3)
                           Output internal an input or output pin.

                                           pullup

                           Analog enabled CMP0_P3 -- Analog input to both positive input 3 of analog

                           Input                     comparator 0.

                                                     After reset, the default state is GPIOF3.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                               27
Memory Maps

5 Memory Maps

5.1 Introduction

The 56F8006/56F8002 device is based on the 56800E core. It uses a dual Harvard-style architecture with two independent
memory spaces for Data and Program. On-chip RAM is shared by both data and program spaces and flash memory is used only
in program space.

This section provides memory maps for:
      Program address space, including the interrupt vector table
      Data address space, including the EOnCE memory and peripheral memory maps

On-chip memory sizes for the device are summarized in Table 6. Flash memories' restrictions are identified in the "Use
Restrictions" column of Table 6.

                                                 Table 6. Chip Memory Configurations

     On-Chip Memory    56F8006  56F8002                                Use Restrictions
       Program Flash                     Erase/program via flash interface unit and word writes to CDBW
          (PFLASH)     8K x 16  6K x 16
                           or       or             Usable by the program and data memory spaces
    Unified RAM (RAM)
                        16 KB    12 KB

                       1K x 16  1K x 16
                           or       or

                         2 KB     2 KB

5.2 Program Map

The 56F8006/56F8002 series provide up to 16 KB on-chip flash memory. It primarily accesses through the program memory
buses (PAB; PDB). PAB is used to select program memory addresses; instruction fetches are performed over PDB. Data can be
read and written to program memory space through primary data memory buses: CDBW for data write and CDBR for data read.
Accessing program memory space over the data memory buses takes longer access time compared to accessing data memory
space. The special MOVE instructions are provided to support these accesses. The benefit is that non time critical constants or
tables can be stored and accessed in program memory.

The program memory map is shown in Table 7 and Table 8.
                                      Table 7. Program Memory Map1 for 56F8006 at Reset

    Begin/End Address                      Memory Allocation

    P: 0x1F FFFF       RESERVED
    P: 0x00 8800       On-Chip RAM2: 2 KB

    P: 0x00 83FF
    P: 0x00 8000

    P: 0x00 7FFF       RESERVED
    P: 0x00 2000

    P: 0x00 1FFF       Internal program flash: 16 KB
    P: 0x00 0000       Interrupt vector table locates from 0x00 0000 to 0x00 0065
                        COP reset address = 0x00 0002
                        Boot location = 0x00 0000

    1 All addresses are 16-bit word addresses.
    2 This RAM is shared with data space starting at address X: 0x00 0000; see Figure 7.

                       MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

28                                                                                        Freescale Semiconductor
                                                                                       Memory Maps

Table 8. Program Memory Map1 for 56F8002 at Reset (continued)

Begin/End Address                            Memory Allocation

P: 0x1F FFFF             RESERVED
P: 0x00 8800             On-Chip RAM2: 2 KB

P: 0x00 83FF
P: 0x00 8000

P: 0x00 7FFF             RESERVED
P: 0x00 2000

P: 0x00 1FFF             Internal program flash: 12 KB
P: 0x00 0800             Interrupt vector table locates from 0x00 0800 to 0x00 0865
                         COP reset address = 0x00 0802
                         Boot location = 0x00 0800

P: 0x00 07FF             RESERVED
P: 0x00 0000

1 All addresses are 16-bit word addresses.
2 This RAM is shared with data space starting at address X: 0x00 0000; see Figure 8.

5.3 Data Map

The 56F8006/56F8002 series contain a dual access memory. It can be accessed from core primary data buses (XAB1; CDBW;
CDBR) and secondary data buses (XAB2; XDB2). Addresses in data memory are selected on the XAB1 and XAB2 buses. Byte,
word, and long data transfers occur on the 32-bit CDBR and CDBW buses. A second 16-bit read operation can be performed
in parallel on the XDB2 bus.

Peripheral registers and on-chip JTAG/EOnCE controller registers are memory-mapped into data memory access. A special
direct address mode is supported for accessing a first 64-location in data memory by using a single word instruction.

The data memory map is shown in Table 9.
                                                         Table 9. Data Memory Map1

                         Begin/End Address   Memory Allocation

                         X:0xFF FFFF                   EOnCE
                         X:0xFF FF00         256 locations allocated

                         X:0xFF FEFF         RESERVED
                         X:0x01 0000

                         X:0x00 FFFF           On-Chip Peripherals
                         X:0x00 F000         4096 locations allocated

                         X:0x00 EFFF         RESERVED
                         X:0x00 8800

                         X:0x00 87FF         RESERVED
                         X:0x00 8000

                         X:0x00 7FFF         RESERVED
                         X:0x00 0400

                         X:0x00 03FF         On-Chip Data RAM
                         X:0x00 0000                  2 KB2

1 All addresses are 16-bit word addresses.
2 This RAM is shared with Program space starting at P: 0x00 8000. See Figure 7 and

   Figure 8.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                29
Memory Maps

On-chip RAM is also mapped into program space starting at P: 0x00 8000. This makes for easier online reprogramming of
on-chip flash.

               Program                                        Data

                                                              EOnCE        0xFF FF00

               Reserved

    0x00 8400     RAM    Dual Port RAM                         Reserved    0x01 0000
    0x00 8000  Reserved                                       Peripherals  0x00 F000
    0x00 2000                                                  Reserved    0x00 0400
    0x00 0000                                                              0x00 0000
               Flash                                          RAM

                         Figure 7. 56F8006 Dual Port RAM Map

               Program                                        Data

                                                              EOnCE        0xFF FF00

               Reserved                                                    0x01 0000
                                                                           0x00 F000
    0x00 8400                                                 Reserved     0x00 0400
    0x00 8000                                                              0x00 0000
               RAM
    0x00 2000
    0x00 0800  Reserved  Dual Port RAM                        Peripherals
    0x00 0000                                                  Reserved
                  Flash
               Reserved                                           RAM

                         Figure 8. 56F8002 Dual Port RAM Map

5.4 Interrupt Vector Table and Reset Vector

The location of the vector table is determined by the vector base address register (VBA). The value in this register is used as
the upper 14 bits of the interrupt vector VAB[20:0]. The lower seven bits are determined based on the highest priority interrupt
and are then appended onto VBA before presenting the full VAB to the core. Please see the MC56F8006 Peripheral Reference
Manual for detail. The reset startup addresses of 56F8002 and 56F8006 are different.

      56F8006 startup address is located at 0x00 0000. The reset value of VBA is reset to a value of 0x0000 that corresponds
          to address 0x00 0000

      56F8002 startup address is located at 0x00 0800. The reset value of VBA is reset to a value of 0x0010 that corresponds
          to address 0x00 0800

By default, the chip reset address and COP reset address correspond to vector 0 and 1 of the interrupt vector table. In these
instances, the first two locations in the vector table must contain branch or JMP instructions. All other entries must contain JSR
instructions.

The highest number vector, a user assignable vector USER6 (vector 50), can be defined as a fast interrupt if the instruction
located in this vector location is not a JSR or BSR instruction. Please see section 9.3.3.3 of DSP56800E 16-Bit Core Reference
Manual for detail.

               MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

30                                                                         Freescale Semiconductor
                                                                                                                                                     Memory Maps
Table 40 provides the 56F8006/56F8002's reset and interrupt priority structure, including on-chip peripherals.

5.5 Peripheral Memory-Mapped Registers

The locations of on-chip peripheral registers are part of the data memory map on the 56800E series. These locations may be
accessed with the same addressing modes used for ordinary data memory, except all peripheral registers should be read or
written using word accesses only.

Table 10 summarizes the base addresses for the set of peripherals on the 56F8006/56F8002 devices. Peripherals are listed in
order of the base address.

                               Table 10. Data Memory Peripheral Base Address Map Summary

             Peripheral        Prefix  Base Address
       Dual Channel Timer       TMR     X:0x00 F000
                                PWM     X:0x00 F020
           PWM Module           INTC    X:0x00 F040
        Interrupt Controller   ADCA     X:0x00 F060
                               ADCB     X:0x00 F080
                ADCA           PGA0     X:0x00 F0A0
                ADCB           PGA1     X:0x00 F0C0
Programmable Gain Amplifier 0    SCI    X:0x00 F0E0
Programmable Gain Amplifier 1    SPI    X:0x00 F100
                                 I2C    X:0x00 F120
                  SCI           COP     X:0x00 F140
                  SPI          OCCS     X:0x00 F160
                  I2C          GPIOA    X:0x00 F180
Computer Operating Properly   GPIOB    X:0x00 F1A0
    On-Chip Clock Synthesis    GPIOC    X:0x00 F1C0
            GPIO Port A        GPIOD    X:0x00 F1E0
            GPIO Port B        GPIOE    X:0x00 F200
            GPIO Port C        GPIOF    X:0x00 F220
            GPIO Port D          SIM    X:0x00 F240
            GPIO Port E         PMC     X:0x00 F260
            GPIO Port F        CMP0     X:0x00 F280
   System Integration Module   CMP1     X:0x00 F2A0
Power Management Controller    CMP2     X:0x00 F2C0
      Analog Comparator 0        PIT    X:0x00 F2E0
      Analog Comparator 1       PDB     X:0x00 F300
      Analog Comparator 2       RTC     X:0x00 F320
Programmable Interval Timer     FM     X:0x00 F400
  Programmable Delay Block
         Real Timer Clock
     Flash Memory Interface

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                         31
Memory Maps

5.6 EOnCE Memory Map

Control registers of the EOnCE are located at the top of data memory space. These locations are fixed by the 56F800E core.
These registers can also be accessed through JTAG port if flash security is not set. Table 11 lists all EOnCE registers necessary
to access or control the EOnCE.

                                                      Table 11. EOnCE Memory Map

        Address    Register Acronym                          Register Name
                       OTX1/ORX1                    Transmit Register Upper Word
     X:0xFF FFFF                                    Receive Register Upper Word
                         OTX/ORX
     X:0xFF FFFE          (32 bits)                         Transmit Register
                        OTXRXSR                              Receive Register
    X:0xFF FFFD           OCLSR        Transmit and Receive Status and Control Register
    X:0xFF FFFC                                  Core Lock/Unlock Status Register
    X:0xFF FFFB            OCR
     X:0xFF FFA1         OSCNTR                                   Reserved
     X:0xFF FFA0          (24 bits)
    X:0xFF FF9F                                             Control Register
     X:0xFF FF9E            OSR                         Instruction Step Counter
     X:0xFF FF9D          OBASE
     X:0xFF FF9C          OTBCR                               Status Register
     X:0xFF FF9B          OTBPR                  Peripheral Base Address Register
     X:0xFF FF9A
    X:0xFF FF99            OTB                      Trace Buffer Control Register
     X:0xFF FF98   (2124 bits/stage)                Trace Buffer Pointer Register
    X:0xFF FF97                                     Trace Buffer Register Stages
     X:0xFF FF96           OBCR
    X:0xFF FF95          (24 bits)               Breakpoint Unit Control Register
     X:0xFF FF94          OBAR1
    X:0xFF FF93          (24 bits)             Breakpoint Unit Address Register 1
     X:0xFF FF92    OBAR2 (32 bits)
    X:0xFF FF91                                Breakpoint Unit Address Register 2
     X:0xFF FF90    OBMSK (32 bits)
     X:0xFF FF8F                                  Breakpoint Unit Mask Register 2
     X:0xFF FF8E         OBCNTR
     X:0xFF FF8D                                                  Reserved
     X:0xFF FF8C          OESCR                   EOnCE Breakpoint Unit Counter
     X:0xFF FF8B
     X:0xFF FF8A                                                  Reserved
    X:0xFF FF89                                                  Reserved
     X:0xFF FF00                                                  Reserved
                                                  External Signal Control Register
                                                                  Reserved

                   MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

32                                                                        Freescale Semiconductor
                                                                                                                     General System Control Information

6 General System Control Information

6.1 Overview

This section discusses power pins, reset sources, interrupt sources, clock sources, the system integration module (SIM), ADC
synchronization, and JTAG/EOnCE interfaces.

6.2 Power Pins

VDD, VSS and VDDA, VSSA are the primary power supply pins for the devices. This voltage source supplies power to all on-chip
peripherals, I/O buffer circuitry and to internal voltage regulators. Device has multiple internal voltages provide regulated
lower-voltage source for the peripherals, core, memory, and on-chip relaxation oscillators.

Typically, there are at least two separate capacitors across the power pins to bypass the glitches and provide bulk charge storage.
In this case, there should be a bulk electrolytic or tantalum capacitor, such as a 10 F tantalum capacitor, to provide bulk charge
storage for the overall system and a 0.1 F ceramic bypass capacitor located as near to the device power pins as practical to
suppress high-frequency noise. Each pin must have a bypass capacitor for best noise suppression.
VDDA and VSSAare the analog power supply pins for the device. This voltage source supplies power to the ADC, PGA, and
CMP modules. A 0.1 F ceramic bypass capacitor should be located as near to the device VDDA and VSSA pins as practical to
suppress high-frequency noise. VDDA and VSSA are also the voltage reference high and voltage reference low inputs,
respectively, for the ADC module.

6.3 Reset

Resetting the device provides a way to start processing from a known set of initial conditions. During reset, most control and
status registers are forced to initial values and the program counter is loaded from the reset vector. On-chip peripheral modules
are disabled and I/O pins are initially configured as the reset status shown in Table 5. The 56F8006/56F8002 has the following
sources for reset:

      Power-on reset (POR)
      Partial power down reset (PPD)
      Low-voltage detect (LVD)
      External pin reset (EXTR)
      Computer operating properly loss of reference reset (COP_LOR)
      Computer operating properly time-out reset (COP_CPU)
      Software Reset (SWR)
Each of these sources has an associated bit in the reset status register (RSTAT) in the system integration module (SIM).
The external pin reset function is shared with an GPIO port A7 on the RESET/GPIOA7 pin. The reset function is enabled
following any reset of the device. Bit 7 of GPIOA_PER register must be cleared to use this pin as an GPIO port pin. When
enabled as the RESET pin, an internal pullup device is automatically enabled.

6.4 On-chip Clock Synthesis

The on-chip clock synthesis (OCCS) module allows designers using an internal relaxation oscillator, an external crystal, or an
external clock to run 56F8000 family devices at user-selectable frequencies up to 32 MHz.
The features of OCCS module include:

      Ability to power down the internal relaxation oscillator or crystal oscillator
      Ability to put the internal relaxation oscillator into standby mode
      Ability to power down the PLL

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                         33
General System Control Information

      Provides a 3X system clock that operates at three times the system clock to PWM, timer, and SCI modules
      Safety shutdown feature is available if the PLL reference clock is lost
      Can be driven from an external clock source

The clock generation module provides the programming interface for the PLL, internal relaxation oscillator, and crystal
oscillator. It also provides a postscaler to divide clock frequency down by 1, 2, 4, 8, 16, 32, 64, 128, 256 before feeding to the
SIM. The SIM is responsible for further dividing these frequencies by two, which ensures a 50% duty cycle in the system clock
output. For detail, see the OCCS chapter in the MC56F8006 Peripheral Reference Manual.

6.4.1 Internal Clock Source

An internal relaxation oscillator can supply the reference frequency when an external frequency source or crystal is not used. It
is optimized for accuracy and programmability while providing several power-saving configurations that accommodate
different operating conditions. The internal relaxation oscillator has little temperature and voltage variability. To optimize
power, the internal relaxation oscillator supports a run state (8 MHz), standby state (400 kHz), and a power-down state.

During a boot or reset sequence, the relaxation oscillator is enabled by default (the PRECS bit in the PLLCR word is set to 0).
Application code can then also switch to the external clock source and power down the internal oscillator, if desired. If a
changeover between internal and external clock sources is required at power-on, ensure that the clock source is not switched
until the desired external clock source is enabled and stable.

To compensate for variances in the device manufacturing process, the accuracy of the relaxation oscillator can be incrementally
adjusted to within + 0.078% of 8 MHz by trimming an internal capacitor. Bits 09 of the OSCTL (oscillator control) register
allow you to set in an additional offset (trim) to this preset value to increase or decrease capacitance. Each unit added or
subtracted changes the output frequency by about 0.078% of 8 MHz, allowing incremental adjustment until the desired
frequency accuracy is achieved.

The center frequency of the internal oscillator is calibrated at the factory to 8 MHz and the TRIM value is stored in the flash
information block and loaded to the FMOPT1 register at reset. When using the relaxation oscillator, the boot code should read
the FMOPT1 register and set this value as OSCTL TRIM. For further information, see the MC56F8006 Peripheral Reference
Manual.

6.4.2 Crystal Oscillator/Ceramic Resonator

The internal crystal oscillator circuit is designed to interface with a parallel-resonant crystal resonator in the frequency range,
specified for the external crystal, of 32.768 kHz (Typ) or 116 MHz. A ceramic resonator can be substituted for the 116 MHz
range. When used to supply a source to the internal PLL, the recommended crystal/resonator is in the 4 MHz to 8 MHz
(recommend 8 MHz) range to achieve optimized PLL performance. Oscillator circuits are shown in Figure 9, Figure 10, and
Figure 11. Follow the crystal supplier's recommendations when selecting a crystal, because crystal parameters determine the
component values required to provide maximum stability and reliable start-up. The load capacitance values used in the
oscillator circuit design should include all stray layout capacitances. The crystal and associated components should be mounted
as near as possible to the EXTAL and XTAL pins to minimize output distortion and start-up stabilization time. When using
low-frequency, low-power mode, the only external component is the crystal itself. In the other oscillator modes, load capacitors
(Cx, Cy) and feedback resistor (RF) are required. In addition, a series resistor (RS) may be used in high-gain modes.
Recommended component values are listed in Table 27.

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

34                                                         Freescale Semiconductor
                                                                        General System Control Information

                                                       56F8002/56F8006

                                                 XTAL                   EXTAL
Crystal Frequency = 3238.4 kHz

Figure 9. Typical Crystal Oscillator Circuit: Low-Range, Low-Power Mode

                                                       56F8002/56F8006

                                            XTAL                        EXTAL
Crystal Frequency = 116 MHz                            RF

                         C1                                                     C2

Figure 10. Typical Crystal or Ceramic Resonator Circuit: High-Range, Low-Power Mode

                                                        56F8002/56F8006

                                                  XTAL                   EXTAL

Low Range: Crystal Frequency = 3238.4 kHz                                    RS
or                                                      RF
High Range: Crystal Frequency = 116 MHz

                             C1                                                     C2

   Figure 11. Typical Crystal or Ceramic Resonator Circuit: Low Range and High Range, High-Gain Mode

6.4.3 External Clock Input -- Crystal Oscillator Option

The recommended method of connecting an external clock is illustrated in Figure 12. The external clock source is connected to
XTAL and the EXTAL pin is grounded or configured as GPIO while CLK_MOD bit in OSCTL register is set. The external
clock input must be generated using a relatively low impedance driver with maximum frequency less than 8 MHz.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                 35
General System Control Information

                                          56F8006/56F8002

    CLK_MOD = 1                     XTAL                   EXTAL

                                    External Clock  GND or GPIO
                                    (<50 MHz)

    Figure 12. Connecting an External Clock Signal Using XTAL

6.4.4 Alternate External Clock Input

The recommended method of connecting an external clock is illustrated in Figure 13. The external clock source is connected
to GPIOB6/RXD/SDA/ANA13 and CMP0_P2/CLKIN while EXT_SEL bit in OSCTL register is set and corresponding bits in
GPIOB_PER register GPIO module and GPSB1 register in the system integration module (SIM) are set to the correct values.
The external clock input must be generated using a relatively low impedance driver with maximum frequency not greater than
64 MHz.

    EXT_SEL = 1;                                    56F8002/56F8006

    GPIOB_PER6 = 0;                 GPIOB6/RXD/SDA/ANA13 and CMP0_P2/CLKIN
    GPS_B6 = 11                                    External Clock ( 64 MHz)

    Figure 13. Connecting an External Clock Signal Using GPIO

6.5 Interrupt Controller

The 56F8006/56F8002 interrupt controller (INTC) module arbitrates the various interrupt requests (IRQs). The INTC signals
to the 56800E core when an interrupt of sufficient priority exists and what address to jump to to service this interrupt.

The interrupt controller contains registers that allow up to three interrupt sources to be set to priority level 1 and other up to
three interrupt sources to be set to priority level 2. By default, all peripheral interrupt sources are set to priority level 0. Next,
all of the interrupt requests of a given level are priority encoded to determine the lowest numeric value of the active interrupt
requests for that level. Within a given priority level, the lowest vector number is the highest priority and the highest vector
number is the lowest.

The highest vector number, a user assignable vector USER6 (vector 50), can be defined as a fast interrupt if the instruction
located in this vector location is not a JSR or BSR instruction. Please see section 9.3.3.3 of DSP56800E 16-Bit Core Reference
Manual for detail.

6.6 System Integration Module (SIM)

The SIM module is a system catchall for the glue logic that ties together the system-on-chip. It controls distribution of resets
and clocks and provides a number of control features including the pin muxing control; inter-module connection control (for
example connecting comparator output to PWM fault input); individual peripheral enable/disable; PWM, timer, and SCI clock
rate control; enabling peripheral operation in stop mode; port configuration overwrite protection. For further information, see
the MC56F8006 Peripheral Reference Manual.

The SIM is responsible for the following functions:
      Chip reset sequencing
      Core and peripheral clock control and distribution
      Stop/wait mode control
      System status control

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

36                                                                           Freescale Semiconductor
                                                                                                                     General System Control Information

      Registers containing the JTAG ID of the chip
      Controls for programmable peripheral and GPIO connections
      Peripheral clocks for TMR and PWM and SCI with a high-speed (3X) option
      Power-saving clock gating for peripherals
      Controls the enable/disable functions of large regulator standby mode with write protection capability
      Permits selected peripherals to run in stop mode to generate stop recovery interrupts
      Controls for programmable peripheral and GPIO connections
      Software chip reset
      I/O short address base location control
      Peripheral protection control to provide runaway code protection for safety-critical applications
      Controls output of internal clock sources to CLKO pin
      Four general-purpose software control registers are reset only at power-on
      Peripherals stop mode clocking control

6.7 PWM, PDB, PGA, and ADC Connections

The comparators, timers, and PWM_reload_sync output can be connected to the programmable delay block (PDB) trigger input.
The PDB pre-trigger A and trigger A outputs are connected to the ADCA and PGA0 hardware trigger inputs. The PDB
pre-trigger B and trigger B outputs are connected to the ADCB and PGA1 hardware trigger inputs. When the input trigger of
PDB is asserted, PDB trigger and pre-trigger outputs are asserted after a delay of a pre-programmed period. See the MC56F8006
Peripheral Reference Manual for additional information.

                      CMP0 CMP1 CMP2 PWM EXT TMR0 TMR1 SW

        Trigger0         Trigger1 Trigger2 Trigger3 Trigger4 Trigger5           Trigger6                                             Trigger7

System                            Programmable Delay Block (PDB)
Clock
                                                      Pre- Pre-
                                       TriggerA TriggerA TriggerB TriggerB

                         SSEL[1]                                            SSEL[1]

ADCA     SSEL[0]                            SSEL[0]                                                                                  ADCB
                     ADCA         ADCB
                     Trigger      Trigger

        ADHWT                               ADHWT

ANA7 ANA9 ANA15                                                             ANB15 ANB8 ANB6

                                  PGA0 Controller PGA1 Controller
                                                                                                                                  +
                                                                                                                             

                              +
                        

                                  Figure 14. Synchronization of ADC, PDB

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                                                        37
Security Features

Each ADC contains a temperature sensor. Outputs of temperature sensors, PGAs, on-chip regulators and VDDA are internally
routed to ADC inputs.

      Internal PGA0 output available on ANA15
      Internal PGA0 positive input calibration voltage available on ANA16
      Internal PGA0 negative input calibration voltage available on ANA17
      Internal PGA1 output available on ANB15
      Internal PGA1 positive input calibration voltage available on ANB16
      Internal PGA1 negative input calibration voltage available on ANB17
      ADCA temperature sensor available on ANA26
      ADCB temperature sensor available on ANB26
      Output of on-chip digital voltage regulator is routed to ANA24 and ANB24
      Output of on-chip analog voltage regulator is routed to ANA25 and ANB25
      VDDA is routed to ANA27 and ANB27

6.8 Joint Test Action Group (JTAG)/Enhanced On-Chip Emulator
         (EOnCE)

The DSP56800E Family includes extensive integrated support for application software development and real-time debugging.
Two modules, the Enhanced On-Chip Emulation module (EOnCE) and the core test access port (TAP, commonly called the
JTAG port), work together to provide these capabilities. Both are accessed through a common 4-pin JTAG/EOnCE interface.
These modules allow you to insert the 56F8006/56F8002 into a target system while retaining debug control. This capability is
especially important for devices without an external bus, because it eliminates the need for a costly cable to bring out the
footprint of the chip, as is required by a traditional emulator system.

The DSP56800E EOnCE module is a Freescale-designed module used to develop and debug application software used with the
chip. This module allows non-intrusive interaction with the CPU and is accessible through the pins of the JTAG interface or by
software program control of the DSP56800E core. Among the many features of the EOnCE module is the support for data
communication between the controller and the host software development and debug systems in real-time program execution.
Other features allow for hardware breakpoints, the monitoring and tracking of program execution, and the ability to examine
and modify the contents of registers, memory, and on-chip peripherals, all in a special debug environment. No user-accessible
resources need to be sacrificed to perform debugging operations.

The DSP56800E JTAG port is used to provide an interface for the EOnCE module to the DSP JTAG pins. Joint Test Action
Group (JTAG) boundary scan is an IEEE 1149.1 standard methodology enabling access to test features using a test access port
(TAP). A JTAG boundary scan consists of a TAP controller and boundary scan registers. Please contact your Freescale sales
representative or authorized distributor for device-specific BSDL information.

                                                           NOTE

                     In normal operation, an external pullup on the TMS pin is highly recommend to place the
                     JTAG state machine in reset state if this pin is not configured as GPIO.

7 Security Features

The 56F8006/56F8002 offers security features intended to prevent unauthorized users from reading the contents of the flash
memory (FM) array. The 56F8006/56F8002's flash security consists of several hardware interlocks that prevent unauthorized
users from gaining access to the flash array.

After flash security is set, an authorized user can be enabled to access on-chip memory if a user-defined software subroutine,
which reads and transfers the contents of internal memory via peripherals, is included in the application software. This
application software could communicate over a serial port, for example, to validate the authenticity of the requested access, then
grant it until the next device reset. The inclusion of such a back door technique is at the discretion of the system designer.

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

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7.1 Operation with Security Enabled

After you have programmed flash with the application code, or as part of the programming of the flash with the application
code, the 56F8006/56F8002 can be secured by programming the security word, 0x0002, into program memory location 0x00
1FF7. This can also be effected by use of the CodeWarrior IDE menu flash lock command. This nonvolatile word keeps the
device secured after reset, caused, for example, by a power-down of the device. Refer to the flash memory chapter in the
MC56F8006 Peripheral Reference Manual for detail. When flash security mode is enabled, the 56F8006/56F8002 disables the
core EOnCE debug capabilities. Normal program execution is otherwise unaffected.

7.2 Flash Access Lock and Unlock Mechanisms

There are several methods that effectively lock or unlock the on-chip flash.

7.2.1 Disabling EOnCE Access

On-chip flash can be read by issuing commands across the EOnCE port, which is the debug interface for the 56800E CPU. The
TCK, TMS, TDO, and TDI pins comprise a JTAG interface onto which the EOnCE port functionality is mapped. When the
device boots, the chip-level JTAG TAP (test access port) is active and provides the chip's boundary scan capability and access
to the ID register, but proper implementation of flash security blocks any attempt to access the internal flash memory via the
EOnCE port when security is enabled. This protection is effective when the device comes out of reset, even prior to the
execution of any code at startup.

7.2.2 Flash Lockout Recovery Using JTAG

If the device is secured, one lockout recovery mechanism is the complete erasure of the internal flash contents, including the
configuration field, thus disabling security (the protection register is cleared). This does not compromise security, as the entire
contents of your secured code stored in flash are erased before security is disabled on the device on the next reset or power-up
sequence.
To start the lockout recovery sequence via JTAG, the JTAG public instruction (LOCKOUT_RECOVERY) must first be shifted
into the chip-level TAP controller's instruction register. After the LOCKOUT_RECOVERY instruction has been shifted into
the instruction register, the clock divider value must be shifted into the corresponding 7-bit data register. After the data register
has been updated, you must transition the TAP controller into the RUN-TEST/IDLE state for the lockout sequence to
commence. The controller must remain in this state until the erase sequence is complete. Refer to the MC56F8006 Peripheral
Reference Manual for detail, or contact Freescale.

                                                           NOTE

                     After the lockout recovery sequence has completed, you must reset the JTAG TAP
                     controller and device to return to normal unsecured operation. Power-on reset resets both
                     too.

7.2.3 Flash Lockout Recovery Using CodeWarrior

CodeWarrior can unlock a device by selecting the Debug menu, then selecting DSP56800E, followed by Unlock Flash. Another
mechanism is also built into CodeWarrior using the device's memory configuration file. The command
"Unlock_Flash_on_Connect 1" in the .cfg file accomplishes the same task as using the Debug menu.
This lockout recovery mechanism is the complete erasure of the internal flash contents, including the configuration field, thus
disabling security (the protection register is cleared).

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                         39
Specifications

7.2.4 Flash Lockout Recovery without Mass Erase

7.2.4.1 Without Presenting Back Door Access Keys to the Flash Unit

A user can un-secure a secured device by programming the word 0x0000 into program flash location 0x00 1FF7. After
completing the programming, the JTAG TAP controller and the device must be reset to return to normal unsecured operation.
You are responsible for directing the device to invoke the flash programming subroutine to reprogram the word 0x0000 into
program flash location 0x00 1FF7. This is done by, for example, toggling a specific pin or downloading a user-defined key
through serial interfaces.

                                                           NOTE

                                           Flash contents can be programmed only from 1s to 0s.

7.2.4.2 Presenting Back Door Access Key to the Flash Unit

It is possible to temporarily bypass the security through a back door access scheme, using a 4-word key, to temporarily unlock
of the flash. A back door access requires support from the embedded software. This software would typically permit an external
user to enter a four word code through one of the communications interfaces and then use it to attempt the unlock sequence. If
your input matches the four word code stored at location 0x00 1FFC0x00 1FFF in the flash memory, the part immediately
becomes unsecured (at runtime) and you can access internal memory via JTAG/EOnCE port. Refer to the MC56F8006
Peripheral Reference Manual for detail. The key must be entered in four consecutive accesses to the flash, so this routine should
be designed to run in RAM.

7.3 Product Analysis

The recommended method of unsecuring a secured device for product analysis of field failures is via the method described in
Section 7.2.4.2, "Presenting Back Door Access Key to the Flash Unit." The customer would need to supply technical support
with the details of the protocol to access the subroutines in flash memory. An alternative method for performing analysis on a
secured device would be to mass-erase and reprogram the flash with the original code, but modify the security word or not
program the security word.

8 Specifications

8.1 General Characteristics

The 56F8006/56F8002 is fabricated in high-density low power and low leakage CMOS with a maximum voltage of 3.6 V digital
inputs during normal operation without causing damage.

Absolute maximum ratings in Table 12 are stress ratings only, and functional operation at the maximum is not guaranteed. Stress
beyond these ratings may affect device reliability or cause permanent damage to the device.

Unless otherwise stated, all specifications within this chapter apply over the temperature range of 40C to 105C ambient
temperature over the following supply ranges: VSS = VSSA = 0V, VDD = VDDA = 3.03.6 V, CL < 50 pF, fOP = 32 MHz

                                                        CAUTION

                     This device contains protective circuitry to guard against damage due to high static voltage
                     or electrical fields. However, normal precautions are advised to avoid application of any
                     voltages higher than maximum-rated voltages to this high-impedance circuit. Reliability of
                     operation is enhanced if unused inputs are tied to an appropriate voltage level.

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

40                                                         Freescale Semiconductor
                                                                                       Specifications

8.2 Absolute Maximum Ratings

Absolute maximum ratings are stress ratings only, and functional operation at the maxima is not guaranteed. Stress beyond the
limits specified Table 12 may affect device reliability or cause permanent damage to the device. For functional operating
conditions, refer to the remaining tables in this section.

This device contains circuitry protecting against damage due to high static voltage or electrical fields; however, take normal
precautions to avoid application of any voltages higher than maximum-rated voltages to this high-impedance circuit. Reliability
of operation is enhanced if unused inputs are tied to an appropriate logic voltage level (for instance, either VSS or VDD) or the
programmable pullup resistor associated with the pin is enabled.

                                                 Table 12. Absolute Maximum Ratings
                                                                     (VSS = 0 V, VSSA = 0 V)

Characteristic                               Symbol  Notes            Min       Max      Unit

             Supply Voltage Range            VDD                      0.3      3.8      V
                                             VDDA                     0.3
        Analog Supply Voltage Range          VDD                      0.3      3.6      V
                                             VSS                      0.3
       Voltage difference VDD to VDDA         VIN                     0.3      0.3      V
       Voltage difference VSS to VSSA        VOSC                     TBD
                                             VINA                     0.3      0.3      V
         Digital Input Voltage Range          VIC                      --
                                             VOC     Pin Groups 1, 2   --       VDD+0.3  V
           Oscillator Voltage Range          VOUT      Pin Group 4    0.3
                                                       Pin Group 3              TBD      V
         Analog Input Voltage Range
Input clamp current, per pin (VIN < 0)1 2 3            Pin Group 1              3.6      V
Output clamp current, per pin (VO < 0)1 2 3
                                                                                25.0    mA
             Output Voltage Range
           (Normal Push-Pull mode)                                              20.0    mA

                                                                                VDD      V

Output Voltage Range                         VOUTOD  Pin Group 2      0.3      VDD      V
(Open Drain mode)

Ambient Temperature

Industrial                                   TA                       40       105      C

Storage Temperature Range                    TSTG                     55       150      C
     (Extended Industrial)

1 Input must be current limited to the value specified. To determine the value of the required current-limiting resistor, calculate

   resistance values for positive (VDD) and negative (VSS) clamp voltages, then use the larger of the two resistance values.
2 All functional non-supply pins are internally clamped to VSS and VDD.
3 Power supply must maintain regulation within operating VDD range during instantaneous and operating maximum current

   conditions. If positive injection current (VIn > VDD) is greater than IDD, the injection current may flow out of VDD and could result
   in external power supply going out of regulation. Ensure external VDD loads shunt current greater than maximum injection
   current. This is the greatest risk when the MCU is not consuming power. Examples are: if no system clock is present or if the

   clock rate is low (which would reduce overall power consumption).

8.2.1 ESD Protection and Latch-Up Immunity

Although damage from electrostatic discharge (ESD) is much less common on these devices than on early CMOS circuits, use
normal handling precautions to avoid exposure to static discharge. Qualification tests are performed to ensure that these devices
can withstand exposure to reasonable levels of static without suffering any permanent damage.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                        41
Specifications

All ESD testing is in conformity with AEC-Q100 Stress Test Qualification for Automotive Grade Integrated Circuits. During
the device qualification ESD stresses were performed for the human body model (HBM), the machine model (MM), and the
charge device model (CDM).

A device is defined as a failure if after exposure to ESD pulses the device no longer meets the device specification. Complete
DC parametric and functional testing is performed per the applicable device specification at room temperature followed by hot
temperature, unless specified otherwise in the device specification.

                                            Table 13. ESD and Latch-up Test Conditions

                Model     Description                       Symbol   Value       Unit

                          Series Resistance                 R1       1500        

                Human     Storage Capacitance               C        100         pF
                 Body

                          Number of Pulses per Pin          --       3

                          Series Resistance                 R1       0           

                Machine   Storage Capacitance               C        200         pF

                          Number of Pulses per Pin          --       3

                          Minimum inpUt Voltage Limit                2.5        V
                          Maximum Input Voltage Limit
                Latch-up

                                                                     7.5         V

                          Table 14. 56F8006/56F8002 ESD Protection

                Characteristic 1                     Min        Typ  Max         Unit

                ESD for Human Body Model (HBM)       2000       --      --           V

                ESD for Machine Model (MM)           200        --      --           V

                ESD for Charge Device Model (CDM)    750        --      --           V

                Latch-up current at TA= 85oC (ILAT)   100                       mA

    1 Parameter is achieved by design characterization on a small sample size from typical devices un-
       der typical conditions unless otherwise noted.

8.3 Thermal Characteristics

This section provides information about operating temperature range, power dissipation, and package thermal resistance. Power
dissipation on I/O pins is usually small compared to the power dissipation in on-chip logic and voltage regulator circuits, and
it is user-determined rather than being controlled by the MCU design. To take PI/O into account in power calculations, determine
the difference between actual pin voltage and VSS or VDD and multiply by the pin current for each I/O pin. Except in cases of
unusually high pin current (heavy loads), the difference between pin voltage and VSS or VDD will be very small.

                          MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

42                                                                               Freescale Semiconductor
                         Table 15. 28SOIC Package Thermal Characteristics               Specifications

     Characteristic          Comments        Symbol   Value                     Unit
                                                     (LQFP)                     C/W
  Junction to ambient    Single layer board    RJA                              C/W
   Natural convection              (1s)       RJMA      70                      C/W
  Junction to ambient                         RJMA                              C/W
   Natural convection     Four layer board    RJMA      47                      C/W
  Junction to ambient            (2s2p)        RJB                              C/W
                                               RJC      55                      C/W
      (@200 ft/min)      Single layer board
  Junction to ambient              (1s)        JT       42                      Unit
                                                        23                      C/W
      (@200 ft/min)       Four layer board              26                      C/W
    Junction to board            (2s2p)                  9                      C/W
     Junction to case                                                           C/W
Junction to package top  Natural Convection                                     C/W
                                                                                C/W
                         Table 16. 32LQFP Package Thermal Characteristics       C/W

     Characteristic          Comments        Symbol   Value                     Unit
                                                     (LQFP)                     C/W
  Junction to ambient    Single layer board    RJA                              C/W
   Natural convection              (1s)       RJMA      84                      C/W
  Junction to ambient                         RJMA
   Natural convection     Four layer board    RJMA      56
  Junction to ambient            (2s2p)        RJB
                                               RJC      70
      (@200 ft/min)      Single layer board
  Junction to ambient              (1s)        JT       49
                                                        33
      (@200 ft/min)       Four layer board              20
    Junction to board            (2s2p)                  4
     Junction to case
Junction to package top  Natural Convection

                         Table 17. 48LQFP Package Thermal Characteristics

   Characteristic            Comments        Symbol   Value
                                               RJA   (LQFP)
Junction to ambient      Single layer board   RJMA
Natural convection                (1s)        RJMA      79
Junction to ambient
Natural convection        Four layer board              55
Junction to ambient             (2s2p)
                                                        66
   (@200 ft/min)         Single layer board
                                  (1s)

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                         43
Specifications

                                Table 17. 48LQFP Package Thermal Characteristics

                     Characteristic              Comments        Symbol         Value          Unit
                                              Four layer board                 (LQFP)
                  Junction to ambient                             RJMA                         C/W
                      (@200 ft/min)                  (2s2p)        RJB            48           C/W
                                                                   RJC                         C/W
                    Junction to board        Natural Convection    JT             34           C/W
                     Junction to case                                             20
                Junction to package top                                            4

                                                         NOTE

                Junction-to-ambient thermal resistance determined per JEDEC JESD513 and JESD516.
                Thermal test board meets JEDEC specification for this package.

                Junction-to-board thermal resistance determined per JEDEC JESD518. Thermal test
                board meets JEDEC specification for the specified package.

                Junction-to-case at the top of the package determined using MIL-STD 883 Method 1012.1.
                The cold plate temperature is used for the case temperature. Reported value includes the
                thermal resistance of the interface layer.

                Thermal characterization parameter indicating the temperature difference between the
                package top and the junction temperature per JEDEC JESD512. When Greek letters are
                not available, the thermal characterization parameter is written as Psi-JT

                Junction temperature is a function of die size, on-chip power dissipation, package thermal
                resistance, mounting site (board) temperature, ambient temperature, air flow, power
                dissipation of other components on the board, and board thermal resistance.

                See Section 9.1, "Thermal Design Considerations," for more detail on thermal design
                considerations.

8.4 Recommended Operating Conditions

This section includes information about recommended operating conditions.

                                           Table 18. Recommended Operating Conditions
                                                   (VREFL x= 0 V, VSSA = 0 V, VSS = 0 V)

                Characteristic               Symbol     Notes            Min              Typ  Max               Unit

                    Supply voltage           VDD, VDDA                     3              3.3               3.6  V
                                                VDD                      0.1
          Voltage difference VDD to VDDA        VSS                      0.1             0                 0.1  V
          Voltage difference VSS to VSSA
                                             FSYSCLK                       1              0                 0.1  V
              Device Clock Frequency                                       0
             Using relaxation oscillator         VIH    Pin Groups 1, 2  2.0                        32           MHz
            Using external clock source          VIL    Pin Groups 1, 2  0.3                       32
                                               VIHOSC                    2.0                                      V
        Input Voltage High (digital inputs)               Pin Group 4                              VDD            V
                                               VILOSC                    0.3                       0.8           V
         Input Voltage Low (digital inputs)               Pin Group 4
                                                                                               VDDA + 0.3
           Oscillator Input Voltage High
    XTAL driven by an external clock source                                                                 0.8  V

            Oscillator Input Voltage Low

                                MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

44                                                                                             Freescale Semiconductor
                                                                                                              Specifications

                             Table 18. Recommended Operating Conditions
                                     (VREFL x= 0 V, VSSA = 0 V, VSS = 0 V)

Characteristic                                     Symbol  Notes            Min                    Typ   Max  Unit

Output Source Current High at VOH min.)1           IOH

When programmed for low drive strength                     Pin Group 1      --                           4      mA

When programmed for high drive strength                    Pin Group 1      --                           8

Output Source Current Low (at VOL max.)1           IOL

When programmed for low drive strength                     Pin Groups 1, 2  --                           4       mA

When programmed for high drive strength                    Pin Groups 1, 2  --                           8

Ambient Operating Temperature (Extended            TA                       40                          105     C

             Industrial)

    Flash Endurance                                NF      TA = 40C to 125C 10,000                    --   cycles
(Program Erase Cycles)

Flash Data Retention                               tR      TJ  85C avg     15                           --   years

Flash Data Retention with <100                     tFLRET  TJ  85C avg     20                     --    --   years
      Program/Erase Cycles

1 Total chip source or sink current cannot exceed 75 mA.

                                                   Table 19. Default Mode

                                Pin Group 1                GPIO, TDI, TDO, TMS, TCK

                                Pin Group 2                         SCL, SDA
                                Pin Group 3
                                Pin Group 4                 ADC and Comparator
                                                           Analog Inputs and PGA

                                                                      Inputs

                                                                  XTAL, EXTAL

8.5 DC Electrical Characteristics

This section includes information about power supply requirements and I/O pin characteristics.

                                          Table 20. DC Characteristics

             Characteristic                        Symbol  Condition        Min                    Typ1  Max Unit

Operating Voltage                                                           1.82                    --   3.6  V

Output high                       All I/O pins, VOH 1.8 V, ILoad = 2 mA VDD 0.5                  --   --   V
voltage                   low-drive strength                                                        --
                                                                                                    --
                                    All I/O pins,          2.7 V, ILoad = 10 mA VDD 0.5          --   --
                          high-drive strength              2.3 V, ILoad = 6 mA VDD 0.5
                                                           1.8 V, ILoad = 3 mA VDD 0.5                --
                          Max total IOH for all
                                            ports                                              --        --

Output high                                        IOHT                                                  100  mA
current

                          MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                              45
Specifications

                                        Table 20. DC Characteristics

                     Characteristic                Symbol  Condition             Min    Typ1    Max Unit

    Output low                       All I/O pins, VOL 1.8 V, ILoad = 2 mA       --     --      0.5    V
    voltage
                           low-drive strength

                                    All I/O pins,          2.7 V, ILoad = 10 mA  --     --      0.5
                           high-drive strength
                                                           2.3 V, ILoad = 6 mA   --     --      0.5

                                                           1.8 V, ILoad = 3 mA   --     --      0.5

    Output low             Max total IOL for all IOLT                            --     --      100    mA
    current
                                        ports

    Input high               all digital inputs VIH        VDD > 2.7 V           0.70 x VDD --  --     V
    voltage
                             all digital inputs VIL        VDD > 1.8 V           0.85 x VDD --  --
    Input low voltage
                             all digital inputs Vhys       VDD > 2.7 V           --     -- 0.35 x VDD
    Input hysteresis       all input only pins |IIn|
    Input leakage                                          VDD >1.8 V            --     -- 0.30 x VDD
    current                           (Per pin)
                                                                                 0.06 x VDD --  --     mV

                                                           VIn = VDD or VSS      --     --      1      A

    Hi-Z (off-state)             all input/output |IOZ|    VIn = VDD or VSS      --     --      1      A
    leakage current
                                       (per pin)

    Pullup resistors   all digital inputs, when RPU                              17.5   --      52.5   k
                                         enabled

    DC injection                 Single pin limit IIC      VIn < VSS, VIn > VDD  0.2   --      0.2    mA

    current 3, 4, 5    Total MCU limit, includes                                 5     --      5      mA

                       sum of all stressed pins

    Input Capacitance, all pins                    CIn                           --     --      8      pF

    RAM retention voltage                          VRAM                          --     0.6     1.0    V
    POR re-arm voltage6                            VPOR
                                                                                 0.9    1.4     1.79   V

    POR re-arm time                                 tPOR                         10     --      --     s
                                                   VLVDH8
    Low-voltage detection threshold --                     VDD falling           2.31   2.34    2.36   V
    high range7                                            VDD rising
                                                                                 2.40   2.44    2.45

    Low-voltage detection threshold --             VLVDL   VDD falling           1.81   1.84    1.86   V
    low range7                                             VDD rising
                                                                                 1.91   1.93    1.95

    Low-voltage warning threshold                  VLVW    VDD falling           2.58   2.63    2.66   V
                                                           VDD rising
                                                                                 2.65   2.69    2.71

    Low-voltage inhibit reset/recover              Vhys                          --     50      --     mV

    hysteresis7

    Bandgap Voltage Reference9                     VBG                           1.15   1.17    1.18   V

    1 Typical values are measured at 25C. Characterized, not tested

    2 As the supply voltage rises, the LVD circuit holds the MCU in reset until the supply has risen above VLVDL.
    3 All functional non-supply pins are internally clamped to VSS and VDD.
    4 Input must be current limited to the value specified. To determine the value of the required current-limiting resistor,

       calculate resistance values for positive and negative clamp voltages, then use the larger of the two values.

                                 MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

46                                                                                              Freescale Semiconductor
                                                                                                                                               Specifications

5 Power supply must maintain regulation within operating VDD range during instantaneous and operating maximum
   current conditions. If positive injection current (VIn > VDD) is greater than IDD, the injection current may flow out of VDD
   and could result in external power supply going out of regulation. Ensure external VDD load shunts current greater
   than maximum injection current. This is the greatest risk when the MCU is not consuming power. Examples are: if no
   system clock is present or if clock rate is low (which would reduce overall power consumption).

6 Maximum is highest voltage that POR is guaranteed.
7 Low voltage detection and warning limits measured at 32 MHz bus frequency.
8 Runs at 32 MHz bus frequency.
9 Factory trimmed at VDD = 3.3 V, Temp = 25C

PULLUP RESISTOR (kW)  40        PULLUP RESISTOR TYPICALS                         PULLDOWN RESISTANCE (kW)  40         PULLDOWN RESISTOR TYPICALS
                                                                       85C
                                                     25C                                                                                      85C
                                                     40C                                                                                     25C
                      35                                                                                                                    40C
                                                                                                           35

                      30
                                                                                                            30

                      25
                                                                                                            25

                      20                                                                                   20         2.3     2.8           3.3 3.6
                        1.8 2 2.2 2.4 2.6 2.8 3 3.2 3.4 3.6                                                  1.8

                                                     VDD (V)                                                                  VDD (V)

                                       Figure 15. Pullup and Pulldown Typical Resistor Values

                      1.2       TYPICAL VOL VS IOL AT VDD = 3.0 V                                          0.2             TYPICAL VOL VS VDD

                                85C
                                 25C
                          1     40C                                                                      0.15

VOL (V)               0.8                                                        VOL (V)

                      0.6                                                                                  0.1

                      0.4                                                                                  0.05       85C, IOL = 2 mA

                      0.2                                                                                             25C, IOL = 2 mA

                          0                                                                                     0     40C, IOL = 2 mA

                             0  5      10        15                          20                                    1       2  VDD (V)    3           4

                                       IOL (mA)

                      Figure 16. Typical Low-Side Driver (Sink) Characteristics -- Low Drive (GPIO_x_DRIVEn = 0)

                                       MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                                                                 47
Specifications

               1                 TYPICAL VOL VS IOL AT VDD = 3.0 V                                                        TYPICAL VOL VS VDD

                          85C                                                           0.4                    85C

               0.8        25C                                                                                  25C
                          40C
                                                                                         0.3                    40C

VOL (V)        0.6                                                        VOL (V)

               0.4                                                                       0.2                                                IOL = 10 mA
                                                                                                                          IOL = 6 mA
               0.2                                                                       0.1

                  0                                                                                                       IOL = 3 mA
                     0
                                                                                                          0

                                     10            20       30                                               1         2              3                       4

                                         IOL (mA)                                                                         VDD (V)

                    Figure 17. Typical Low-Side Driver (Sink) Characteristics -- High Drive (GPIO_x_DRIVEn = 1)

                                 TYPICAL VDD VOH VS IOH AT VDD = 3.0 V                                        TYPICAL VDD VOH VS VDD AT SPEC IOH

               1.2        85C                                                         0.25                                        85C, IOH = 2 mA
                                                                                        0.2
VDD VOH (V)       1      25C                                           VDD VOH (V)                                             25C,    IIOOHH  =  2  mA
                          40C                                                                                                    40C,            =  2  mA

               0.8                                                                     0.15

               0.6

               0.4                                                                       0.1

               0.2                                                                     0.05

                    0                                                                                     0

                       0         5      10           15  20                                              1         2  VDD (V)3                         4

                                         IOH (mA))

                        Figure 18. Typical High-Side (Source) Characteristics -- Low Drive (GPIO_x_DRIVEn = 0)

                                                                                   0.4                          TYPICAL VDD VOH VS VDD AT SPEC IOH
                                                                                                                85C
VDD VOH (V)  0.8            TYPICAL VDD VOH VS IOH AT VDD = 3.0 V 0.3VDD VOH (V)                           25C
                          85C                                                                                  40C

               0.6         25C                                                    0.2                                                               IOH = 10 mA
                          40C

               0.4                                                                                                              IOH = 6 mA
                                                                                                     0.1        IOH = 3 mA

               0.2

               0    0     5         10 15 20 25 30                                 0

                                         IOH (mA)                                                         1     2                  3                       4

                                                                                                                          VDD (V)

                        Figure 19. Typical High-Side (Source) Characteristics -- High Drive (GPIO_x_DRIVEn = 1)

                                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

48                                                                                                                                 Freescale Semiconductor
                                                                                         Specifications

8.6 Supply Current Characteristics

                               Table 21. Supply Current Consumption

                                                                Typical @ 3.3 V, 25C Maximum @ 3.6 V, 25C

Mode                      Conditions                           IDD1               IDD1
  Run
                                                                      IDDA               IDDA
LSrun 2
LPrun 3   32 MHz device clock;                                  45.6 mA 4.55 mA    TBD   TBD

  Wait    relaxation oscillator (ROSC) in high speed mode;
LSwait 2
LPwait 3  PLL engaged;

  Stop    All peripheral modules enabled. TMR and PWM

          using 1X clock;

          continuous MAC instructions with fetches from

          program flash;

          ADC/DAC powered on and clocked;

          comparator powered on.

          200 kHz device clock;                                 573.06 A 573.06 A  --    --

          relaxation oscillator (ROSC) in standby mode;

          PLL disabled

          All peripheral modules disabled and clock gated off;

          simple loop with fetches from program flash;

          32.768 kHz device clock;                              TBD   TBD          --    --

          Clocked by a 32.768 kHz external crystal relaxation

          oscillator (ROSC) in power down;

          PLL disabled

          All peripheral modules disabled and clock gated off;

          simple loop with fetches from program flash;

          32 MHz device clock                                   19.94 mA 19.94 mA  --    --

          relaxation oscillator (ROSC) in high speed mode

          PLL engaged;

          All non-communication peripherals enabled and

          running;

          all communication peripherals disabled but clocked;

          processor core in wait state

          200 kHz device clock;                                 495.2 A 81.99 A    --    --

          relaxation oscillator (ROSC) in standby mode;

          PLL disabled;

          All peripheral modules disabled and clock gated off;

          processor core in wait state

          32.768 kHz device clock;                              TBD   TBD

          Clocked by a 32.768 kHz external crystal relaxation

          oscillator (ROSC) in power down;

          PLL disabled;

          All peripheral modules disabled and clock gated off;

          processor core in wait state

          32 MHz device clock                                   6.38 mA 2.89 mA    --    --

          relaxation oscillator (ROSC) in high speed mode;

          PLL engaged;

          all peripheral module and core clocks are off;

          ADC/DAC/comparator powered off;

          processor core in stop state

                          MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                        49
Specifications

                                 Table 21. Supply Current Consumption

                                                                      Typical @ 3.3 V, 25C  Maximum @ 3.6 V, 25C

       Mode                                Conditions                    IDD1         IDDA        IDD1      IDDA
     LSstop 2                                                         36.72 A      82.03 A         --        --
                200 kHz device clock;
     LPstop 2   relaxation oscillator (ROSC) in standby mode;         TBD          TBD            --          --
                PLL disabled;
    PPD 4 with  all peripheral modules disabled and clock gated off;  140.14 A 0.5 A              --          --
       XOSC     processor core in stop state.

                32.768 kHz device clock;
                Clocked by a 32.768 kHz external crystal relaxation
                oscillator (ROSC) in power down;
                PLL disabled;
                all peripheral modules disabled and clock gated off;
                processor core in stop state.

                32.768 kHz clock fed on XTAL
                RTC or COP monitoring XOSC (but no wakeup)
                processor core in stop state

    PPD with LP RTC or COP monitoring LP oscillator (but no           3.39 A 2.45 A               --          --

oscillator (1 kHz) wakeup);

    enabled processor core in stop state.

  PPD with no RTC and LP oscillator are disabled;                     3.57 A 2.66 A               --          --
clock monitoring processor core in stop state.

1 No output switching; all ports configured as inputs; all inputs low; no DC loads.
2 Low speed mode: LPR (lower voltage regulator control bit) = 0 and voltage regulator is in full regulation. Characterization only.
3 Low power mode: LPR (lower voltage regulator control bit) = 1; the voltage regulator is put into standby.
4 Partial power down mode: PPDE (partial power down enable bit) = 1; power management controller (PMC) enters partial

   power down mode the next time that the STOP command is executed.

8.7 Flash Memory Characteristics

                                 Table 22. Flash Timing Parameters

                Characteristic             Symbol            Min           Typ               Max        Unit

                Program time1              tprog             20                --            40         s
                 Erase time 2
                                           terase            20                --            --         ms

                Mass erase time            tme               100               --            --         ms

    1 There is additional overhead that is part of the programming sequence. See the MC56F8006 Peripheral Reference
       Manual for detail.

    2 Specifies page erase time. There are 512 bytes per page in the program flash memory.

                                MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

50                                                                                           Freescale Semiconductor
8.8 External Clock Operation Timing                                                                    Specifications

                                  Table 23. External Clock Operation Timing Requirements1                Unit
                                                                                                         MHz
          Characteristic                             Symbol            Min         Typ       Max          ns
                                                                                                          ns
Frequency of operation (external clock driver)2      fosc              --          --        64           ns

          Clock pulse width3                         tPW               6.25        --        --            V
                                                                                                           V
       External clock input rise time4               trise             --          --               3

          External clock input fall time5            tfall             --          --               3

Input high voltage overdrive by an external clock    Vih               0.85VDD     --        --

Input high voltage overdrive by an external clock    Vil               --          --        0.3VDD

1 Parameters listed are guaranteed by design.
2 See Figure 20 for detail on using the recommended connection of an external clock driver.
3 The chip may not function if the high or low pulse width is smaller than 6.25 ns.
4 External clock input rise time is measured from 10% to 90%.
5 External clock input fall time is measured from 90% to 10%.

                                                                                                       VIH

External  90%                                                                                          90%
          50%                                                                                          50%
Clock     10%
                                                                                                       10%

                                                                       tfall                 trise          VIL

                         tPW                    tPW

       Note: The midpoint is VIL + (VIH VIL)/2.
                                          Figure 20. External Clock Timing

8.9 Phase Locked Loop Timing

                              Table 24. Phase Locked Loop Timing

                         Characteristic                                Symbol Min            Typ       Max Unit

          PLL input reference frequency1                                     fref      4     8         --        MHz

          PLL output frequency2                                              fop   120       192       --        MHz

                         PLL lock time3 4                                   tplls  --        40        100        s

Accumulated jitter using an 8 MHz external crystal as the PLL source5        JA    --        --        0.37       %

                         Cycle-to-cycle jitter                         tjitterpll  --        350       --         ps

1 An externally supplied reference clock should be as free as possible from any phase jitter for the PLL to work correctly. The

   PLL is optimized for 8 MHz input.
2 The core system clock operates at 1/6 of the PLL output frequency.
3 This is the time required after the PLL is enabled to ensure reliable operation.
4 From powerdown to powerup state at 32 MHz system clock state.
5 This is measured on the CLKO signal (programmed as system clock) over 264 system clocks at 32 MHz system clock

frequency and using an 8 MHz oscillator frequency.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                               51
Specifications

8.10 Relaxation Oscillator Timing

                                                 Table 25. Relaxation Oscillator Timing

                     Characteristic                    Symbol        Minimum             Typical  Maximum      Unit
                                                                          --                           --
          Relaxation oscillator output frequency1         fop                              8.05                MHz
                           Normal Mode                                    --               400          3      MHz
                          Standby Mode                  troscs            --                           --      ms
                                                       tjitterrosc                           1                  ps
          Relaxation oscillator stabilization time2                                        400
                                                                                                                %
  Cycle-to-cycle jitter. This is measured on the CLKO                    --   +1.0 to 1.5 +3.0 to 3.0         %
signal (programmed prescaler_clock) over 264 clocks3
                                                                         --              0 to +1 +2.0 to 2.0
      Variation over temperature 40C to 150C4

        Variation over temperature 0C to 105C4

1 Output frequency after factory trim.

2 This is the time required from standby to normal mode transition.

3 JA is required to meet QSCI requirements.
4 See Figure 21.

         8.16

         8.08

         8

    MHz

         7.92

         7.84

                -50  -25             0  25             50            75       100        125      150          175

                                                               Degrees C (Junction)
                Figure 21. Relaxation Oscillator Temperature Variation (Typical) After Trim

                          MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

52                                                                                                Freescale Semiconductor
                                                                                               Specifications

8.11  Reset, Stop, Wait, Mode Select, and Interrupt Timing

                                                     NOTE

                                   All address and data buses described here are internal.
                     Table 26. Reset, Stop, Wait, Mode Select, and Interrupt Timing1,2

      Characteristic                              Symbol Typical Min Typical Max         Unit  See Figure

Minimum RESET Assertion Duration                  tRA   4T                           --  ns    --

Minimum GPIO pin Assertion for Interrupt          tIW   2T                           --  ns    Figure 22

RESET deassertion to First Address Fetch          tRDA  96TOSC + 64T 97TOSC + 65T        ns    --

Delay from Interrupt Assertion to Fetch of first  tIF   --                           6T  ns    --

      instruction (exiting Stop)

1 In the formulas, T = system clock cycle and Tosc = oscillator clock cycle. For an operating frequency of 32 MHz, T = 31.25 ns.
   At 4 MHz (used coming out of reset and stop modes), T = 250 ns.

2 Parameters listed are guaranteed by design.

      GPIO pin
       (Input)

                                                               tIW
                         Figure 22. GPIO Interrupt Timing (Negative Edge-Sensitive)

8.12 External Oscillator (XOSC) Characteristics

Reference Figure 9, and Figure 10, and Figure 11 for crystal or resonator circuits.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                    53
Specifications

                  Table 27. Crystal Oscillator Characteristics

                  Characteristic                                Symbol Min Typ1 Max Unit

    Oscillator crystal or resonator (PRECS = 1, CLK_MOD = 0)    flo    32                          --   38.4     MHz
        Low range (RANGE = 0)                                                                                    MHz
        High range (RANGE = 1), high gain (COHL =0)             fhi    1                           --   16       MHz
        High range (RANGE = 1), low power (COHL =1)
                                                                fhi    1                           --   8
    Load capacitors
        Low range (RANGE=0), low power (COHL =1)                C1,C2                              See Note2
        Other oscillator settings                                                                  See Note3

    Feedback resistor                                           RF                                               M
        Low range, low power (RANGE=0, COHL =1)2
                                                                       --                          --   --
        Low range, high gain (RANGE=0, COHL =0)
                                                                       --                          10   --
        High range (RANGE=1, COHL=X)
                                                                       --                          1    --

    Series resistor                                             RS
        Low range, low power (RANGE = 0, COHL =1)2
        Low range, high gain (RANGE = 0, COHL =0)                      --                          0    --       k
        High range, low power (RANGE = 1, COHL =1)
        High range, high gain (RANGE = 1,COHL =0)                      --                          100  --
             8 MHz
            4 MHz                                                      --                          0    --
            1 MHz
                                                                       --                          0    0
    Crystal start-up time 4
        Low range, low power                                           --                          0    10
        Low range, high gain
        High range, low power                                          --                          0    20
        High range, high gain
                                                                t      --                          TBD --        ms
                                                                CSTL

                                                                       --                          TBD  --

                                                                t      --                          TBD  --
                                                                CSTH

                                                                       --                          TBD  --

    Square wave input clock frequency (PRECS = 1, CLK_MOD = 1)  fxtal  --                          --   50.0 MHz

    1 Data in Typical column was characterized at 3.0 V, 25C or is typical recommended value.
    2 Load capacitors (C1,C2), feedback resistor (RF) and series resistor (RS) are incorporated internally when

       RANGE=HGO=0.
    3 See crystal or resonator manufacturer's recommendation.
    4 Proper PC board layout procedures must be followed to achieve specifications.

8.13 AC Electrical Characteristics

Tests are conducted using the input levels specified in Table 21. Unless otherwise specified, propagation delays are measured
from the 50% to the 50% point, and rise and fall times are measured between the 10% and 90% points, as shown in Figure 23.

    Input Signal              VIH                   Low                   High                          90%
                       Midpoint1                    VIL              Rise Time                           50%
                  Fall Time                                                                               10%

                                                             The midpoint is VIL + (VIH VIL)/2.
                                         Figure 23. Input Signal Measurement References

Figure 24 shows the definitions of the following signal states:
      Active state, when a bus or signal is driven, and enters a low impedance state

                  MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

54                                                                                                      Freescale Semiconductor
Tri-stated, when a bus or signal is placed in a high impedance state                                           Specifications
Data Valid state, when a signal level has reached VOL or VOH
Data Invalid state, when a signal level is in transition between VOL and VOH            Data3 Valid
                                                                                          Data3
Data1 Valid                            Data2 Valid                                        Data Active

Data1                                  Data2

Data Invalid State                                                    Data
                          Data Active                                 Three-stated

                                       Figure 24. Signal States

8.13.1 Serial Peripheral Interface (SPI) Timing

                                                             Table 28. SPI Timing1

Characteristic                                        Symbol Min                    Max   Unit  See Figure

    Cycle time                                        tC                                        Figure 25,
      Master
       Slave                                                125                     --    ns    Figure 26,

Enable lead time                                            62.5                    --    ns    Figure 27,
      Master
       Slave                                                                                    Figure 28

                                                      tELD                                      Figure 28

                                                            --                      --    ns

                                                            31                      --    ns

    Enable lag time                                   tELG                                      Figure 28
          Master
           Slave                                            --                      --    ns    Figure 25,
                                                                                                Figure 26,
Clock (SCK) high time                                       125                     --    ns    Figure 27,
          Master                                                                                Figure 28
           Slave                                      tCH                                       Figure 28

                                                            50                      --    ns    Figure 25,
                                                                                                Figure 26,
                                                            31                      --    ns    Figure 27,
                                                                                                Figure 28
         Clock (SCK) low time                         tCL                                       Figure 25,
                   Master                                                                       Figure 26,
                   Slave                                    50                      --    ns    Figure 27,
                                                                                                Figure 28
Data set-up time required for inputs                        31                      --    ns    Figure 28
                   Master
                   Slave                              tDS                                       Figure 28

                                                            20                      --    ns

                                                            0                       --    ns

Data hold time required for inputs                    tDH
                 Master
                  Slave                                     0                       --    ns

                                                            2                       --    ns

Access time (time to data active from high-impedance  tA

                         state)                             4.8                     15    ns

                         Slave

Disable time (hold time to high-impedance state)      tD

                         Slave                              3.7                     15.2  ns

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                     55
Specifications

                            Table 28. SPI Timing1

                             Characteristic               Symbol Min               Max   Unit    See Figure

                         Data valid for outputs           tDV                                    Figure 25,
                                   Master
                                                                    --             4.5       ns  Figure 26,
                       Slave (after enable edge)
                                                                    --             20.4      ns  Figure 27,
                                Data invalid
                                   Master                                                        Figure 28
                                    Slave
                                                          tDI                                    Figure 25,
                                 Rise time
                                   Master                           0              --        ns  Figure 26,
                                    Slave
                                                                    0              --        ns  Figure 27,
                                  Fall time
                                   Master                                                        Figure 28
                                    Slave
                                                          tR                                     Figure 25,
    1 Parameters listed are guaranteed by design.
                                                                    --             11.5      ns  Figure 26,

                                                                    --             10.0      ns  Figure 27,

                                                                                                 Figure 28

                                                          tF                                     Figure 25,

                                                                    --             9.7       ns  Figure 26,

                                                                    --             9.0       ns  Figure 27,

                                                                                                 Figure 28

                        SS                              SS is held high on master
                   (Input)                                 tC

    SCLK (CPOL = 0)                                                            tR
                 (Output)
                                                               tCL                       tF
    SCLK (CPOL = 1)
                 (Output)                            tCH

                    MISO                                                       tF        tR
                   (Input)
                                                     tCL
                    MOSI
                 (Output)              tDH                     tCH                         LSB in
                            tDS                                    Bits 141                  tDI(ref)

                                             MSB in                                      Master LSB out
                                                                                                      tR
                                                   tDI                  tDV

                            Master MSB out                          Bits 141

                                           tF
                            Figure 25. SPI Master Timing (CPHA = 0)

                            MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

56                                                                                               Freescale Semiconductor
                                                                                                           Specifications

                    SS                                SS is held High on master               tR
               (Input)                       tC
                                                                                              tF
SCLK (CPOL = 0)                                                                     tF
             (Output)                             tCL                                                     tDS
                                                                                                                    tDH
                                   tCH
                                                                                               LSB in
SCLK (CPOL = 1)                    tCL                            tR                             tDI(ref)
             (Output)                             tCH                   Bits 141
                                                                                             Master LSB out
                MISO                    MSB in                                                            tR
               (Input)

                         tDV(ref)                       tDI                   tDV

   MOSI                            Master MSB out                      Bits 14 1
(Output)

                                                  tF
                                   Figure 26. SPI Master Timing (CPHA = 1)

                    SS                             tC                                 tF     tELG
               (Input)                                    tCL                      tR

SCLK (CPOL = 0)                            tCH
               (Input)

SCLK (CPOL = 1)                    tELD
               (Input)                             tCL

                                       tA                    tCH                                  tF
                                                                          tR                           tD

   MISO                            Slave MSB out                  Bits 141             Slave LSB out
(Output)

                         tDS                                      tDV                   tDI                tDI

                                                             tDH

MOSI                              MSB in                         Bits 141               LSB in
(Input)

                                   Figure 27. SPI Slave Timing (CPHA = 0)

                              MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                                  57
Specifications

                        SS              tC                                                     tF
                   (Input)                   tCL                                tR

    SCLK (CPOL = 0)                                      tCH                                       tELG
                   (Input)
                                        tELD
    SCLK (CPOL = 1)                                                   tCL
                   (Input)
                            tDV                     tCH                        tF          tR
                    MISO            tA  Slave MSB out                      Bits 141                        tD
                 (Output)
                                                                                                  Slave LSB out
                    MOSI
                   (Input)       tDS                                       tDV                     tDI
                                                                                                     LSB in
                                                         tDH

                                        MSB in                             Bits 141

                                        Figure 28. SPI Slave Timing (CPHA = 1)

8.13.2 Serial Communication Interface (SCI) Timing

                                                             Table 29. SCI Timing1

    Characteristic                      Symbol           Min                          Max          Unit          See Figure

       Baud rate2                       BR               --                           (fMAX/16)    Mbps              --
    RXD pulse width                                                                   1.04/BR        ns          Figure 29
    TXD pulse width                     RXDPW            0.965/BR                     1.04/BR        ns          Figure 30

                                        TXDPW            0.965/BR

                                                LIN Slave Mode

    Deviation of slave node clock from  FTOL_UNSYNCH     14                          14           %             --

    nominal clock rate before

    synchronization

Deviation of slave node clock relative to FTOL_SYNCH     2                           2            %             --

    the master node clock after

    synchronization

    Minimum break character length      TBREAK           13                           --           Master node   --

                                                                                                   bit periods

                                                         11                           --           Slave node    --

                                                                                                   bit periods

1 Parameters listed are guaranteed by design.

2 fMAX is the frequency of operation of the SCI in MHz, which can be selected system clock (max. 32 MHz) or 3x system clock
   (max. 96 MHz) for the 56F8006/56F8002 device.

                            MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

58                                                                                                 Freescale Semiconductor
        RXD                                            RXDPW                                   Specifications
SCI receive                              Figure 29. RXD Pulse Width
                                                                                                 Unit
    data pin                                                                                     MHz
      (Input)                                                                                     s
                                                                                                  s
        TXD                                            TXDPW                                      s
SCI receive                              Figure 30. TXD Pulse Width                               s
                                                                                                  s
    data pin                                                                                      ns
      (Input)                                                                                     ns
                                                                                                  ns
8.13.3 Inter-Integrated Circuit Interface (I2C) Timing                                            s
                                                                                                  s
                                                              Table 30. I2C Timing                ns

                                         Standard Mode                    Fast Mode

Characteristic                 Symbol

   SCL Clock Frequency           fSCL    Minimum  Maximum            Minimum          Maximum
                               tHD; STA       0       100                 0               400
    Hold time (repeated)                     4.0       --                0.6               --
START condition. After this      tLOW
period, the first clock pulse   tHIGH     4.7     --                 1.3              --
                               tSU; STA   4.0
         is generated.         tHD; DAT   4.7     --                 0.6              --
                               tSU; DAT   01
  LOW period of the SCL                  2503     --                 0.6              --
              clock                tr     --
                                   tf     --      3.452              01               0.92
  HIGH period of the SCL       tSU; STO   4.0
              clock              tBUF     4.7     --                 1003, 4          --

Set-up time for a repeated        tSP    N/A      1000     20 +0.1Cb5                 300
      START condition
                                                  300      20 +0.1Cb5                 300
Data hold time for I2C bus
             devices                              --                 0.6              --

       Data set-up time                           --                 1.3              --

Rise time of SDA and SCL                          N/A                0                50
             signals

Fall time of SDA and SCL
             signals

   Set-up time for STOP
            condition

   Bus free time between
     STOP and START
            condition

Pulse width of spikes that
must be suppressed by the

           input filter

                               MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                        59
Specifications

     1 The master mode I2C deasserts ACK of an address byte simultaneously with the falling edge of SCL. If no slaves
        acknowledge this address byte, a negative hold time can result, depending on the edge rates of the SDA and SCL
        lines.

     2 The maximum tHD; DAT must be met only if the device does not stretch the LOW period (tLOW) of the SCL signal.
     3 Set-up time in slave-transmitter mode is 1 IPBus clock period, if the TX FIFO is empty.
     4 A Fast mode I2C bus device can be used in a Standard mode I2C bus system, but the requirement tSU; DAT > = 250 ns

        must then be met. This is automatically the case if the device does not stretch the LOW period of the SCL signal. If
        such a device does stretch the LOW period of the SCL signal, it must output the next data bit to the SDA line
        trmax + tSU; DAT = 1000 + 250 = 1250 ns (according to the Standard mode I2C bus specification) before the SCL line is
        released.
     5 Cb = total capacitance of the one bus line in pF.

SDA                                         tSU; DAT       tf                                                    tr     tBUF

      tf  tLOW                tr                                                        tHD; STA       tSP
SCL

                    tHD; STA      tHD; DAT       tHIGH         tSU; STA                                tSU; STO      P        S
          S                                                                     SR

          Figure 31. Timing Definition for Fast and Standard Mode Devices on the I2C Bus

8.13.4 JTAG Timing

                                                           Table 31. JTAG Timing

          Characteristic                         Symbol                     Min     Max                Unit      See Figure
                                                                                                       MHz        Figure 32
          TCK frequency of operation1                 fOP                   DC   SYS_CLK/8              ns        Figure 32
                                                                                                        ns        Figure 33
          TCK clock pulse width                       tPW                   50          --              ns        Figure 33
                                                                                                        ns        Figure 33
          TMS, TDI data set-up time                   tDS                   5           --              ns        Figure 33

          TMS, TDI data hold time                     tDH                   5           --

          TCK low to TDO data valid                   tDV                   --          30

          TCK low to TDO tri-state                    tTS                   --          30

    1 TCK frequency of operation must be less than 1/8 the processor rate.

                                                                                 1/fOP

                                                               tPW                                tPW

                                            VIH

          TCK                                                  VM                                 VM

          (Input)
                                                                       VIL

               VM = VIL + (VIH VIL)/2

                                       Figure 32. Test Clock Input Timing Diagram

                                  MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

60                                                                                                               Freescale Semiconductor
  TCK                                                                                                           Specifications
(Input)
                                                                                                            See Figure
                                                                tDS                              tDH         Figure 34
                                                                                                             Figure 34
TDI                                                                                                          Figure 34
                                                                                                             Figure 34
TMS                                                             Input Data Valid

(Input)                       tDV

    TDO                                                                             Output Data Valid
(Output)                            tTS

    TDO                      Figure 33. Test Access Port Timing Diagram
(Output)

8.13.5 Dual Timer Timing

                                                         Table 32. Timer Timing1, 2

Characteristic                                  Symbol  Min                          Max              Unit

Timer input period                              PIN     2T + 6                       --                ns

Timer input high/low period                     PINHL   1T + 3                       --                ns

Timer output period                             POUT    125                          --                ns

Timer output high/low period                    POUTHL  50                           --                ns

1 In the formulas listed, T = the clock cycle. For 32 MHz operation, T = 31.25ns.

2. Parameters listed are guaranteed by design.

Timer Inputs                                                    PINHL                     PINHL
                                           PIN

Timer Outputs

                              POUT                                          POUTHL       POUTHL
                                                Figure 34. Timer Timing

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                     61
Specifications

8.14 COP Specifications

                                                       Table 33. COP Specifications

                Parameter                                      Symbol           Min          Typ   Max          Unit

                Oscillator output frequency                    LPFosc           500          1000  1500         Hz

Oscillator current consumption in partial power down mode IDD                                TBD                nA

8.15 PGA Specifications

                                             Table 34. PGA Specifications

                                Parameter                       Symbol               Min           Max          Unit

    Digital logic inputs amplitude (_2p5 signal)                V2p5                               2.75         V

    DC analog input level (@ VDD = avdd3p3)                     VIL                  0                                       V

                                 PGA S/H stage enabled (BP=0)                                         VDD
                                                                                                   VDD 0.5
                                 PGA S/H stage disabled (BP=1)

    Max differential input voltage (@ Gain and VDD = avdd3p3)   VDIFFMAX                     (VDD 1) x 0.5/gain V

    Linearity (@ voltage gain)                                                  1 1/2 LSB        1 + 1/2 LSB
    1x
    2x                                                                          2 1/2 LSB        2 + 1/2 LSB
    4x
    8x                                                                 LV       4 1 LSB          4 + 1 LSB    V/V
    16x
    32x                                                                         8 1 LSB          8 + 1 LSB

                                                                                16 4 LSB         16 + 4 LSB

                                                                                32 4 LSB         32 + 4 LSB

    Gain error (@ voltage gain)                                 AV                                 1%           V/V
    1x
    2x
    4x
    8x
    16x
    32x

    Sampling frequency (pga_clk_2p5)                                                               8

                                       normal mode (pga_lp_2p5 asserted) SFmax                     4            MHz
                                    low power mode (pga_lp_2p5 negated)

    Input signal bandwidth

                                     Motor Control mode (BP=0) BWmax                         PGA sampling rate/2 Hz
                                 General Purpose mode (BP=1)                                 PGA sampling rate/8

    Internal voltage doubler clock frequency(pga_clk_doubler_2p5) VDclk              100           2000         kHz

    Operating temperature                                              T             40           125          oC

                                 MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

62                                                                                                 Freescale Semiconductor
                                                                                                             Specifications

8.16 ADC Specifications

                                     Table 35. ADC Operating Conditions

Characteristic           Conditions             Symb       Min                Typ1  Max     Unit      Comment

Input voltage                                   VADIN  VREFL2                 --    VREFH3  V

     Input                                      CADIN      --                 4.5   5.5     pF
capacitance

Input resistance                                RADIN      --                 5     7       k

Analog source 12-bit mode                       RAS                                         k         External to MCU

resistance               fADCK > 4 MHz                     --                 --    2
                         fADCK < 4 MHz
                                                           --                 --    5

                  10-bit mode                              --                 --    5

                            fADCK > 4 MHz                  --                 --    10
                            fADCK < 4 MHz

                  8-bit mode (all valid fADCK)             --                 --    10

ADC conversion High speed (ADLPC=0)             fADCK      0.4                --    8.0     MHz
   clock freq. Low power (ADLPC=1)
                                                           0.4                --    4.0

1 Typical values assume VDDAD = 3.0 V, Temp = 25C, fADCK = 1.0 MHz unless otherwise stated. Typical values are for
   reference only and are not tested in production.

2 VREFL = VSSA
3 VREFH = VDDA

                  RAS         ZAS                             Simplified      ZADIN                   ADC SAR
                           CAS                          Input Pin Equivalent             Simplified    Engine

                                                                 Circuit              Channel Select
                                                                                            Circuit
                                                             Pad
                                                             leakage                   RADIN
                                                             due to
                                                             input
                                                             protection

                                                +
                                                VADIN
                                                

VAS         +
            

                                                INPUT PIN                           RADIN
                                                INPUT PIN                           RADIN
                                                INPUT PIN                           RADIN

                                                                                                      CADIN

                         Figure 35. ADC Input Impedance Equivalency Diagram

                           MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                                63
Specifications

                    Table 36. ADC Characteristics (VREFH = VDDA, VREFL = VSSA)

    Characteristic  Conditions               Symb     Min   Typ1   Max     Unit      Comment

    Supply current                           IDDAD    --    120    --           A
      ADLPC=1                                                                   A
     ADLSMP=1                                                                   A
       ADCO=1                                                                   mA
                                                                                MHz
    Supply current                           IDDAD    --    202    --
      ADLPC=1
     ADLSMP=0
       ADCO=1

    Supply current                           IDDAD    --    288    --
      ADLPC=0
     ADLSMP=1
       ADCO=1

    Supply current                           IDDAD    --    0.532  1
      ADLPC=0
     ADLSMP=0
       ADCO=1

    ADC             High speed (ADLPC=0)     fADACK   2     3.3    5                 tADACK =
                                                                                     1/fADACK
    asynchronous    Low power (ADLPC=1)               1.25  2      3.3
     clock source

    Conversion time Short sample (ADLSMP=0)  tADC     --    20     --      ADCK

      (including    Long sample (ADLSMP=1)            --    40     --      cycles
    sample time)

    Sample time     Short sample (ADLSMP=0)  tADS     --    3.5    --      ADCK
                    Long sample (ADLSMP=1)   DNL
     Differential                                     --    23.5   --      cycles
    Non-linearity             12-bit mode    INL
                             10-bit mode3             --    1.75  --      LSB2
       Integral               8-bit mode3
    non-linearity             12-bit mode             --    0.5   1.0
                              10-bit mode
                                                      --    0.3   0.5

                                                      --    1.5   --      LSB2

                                                      --    0.5   1.0

                    8-bit mode                        --    0.3   0.5
                    12-bit mode
    Quantization    10-bit mode              EQ       -- 1 to 0 --        LSB2
         error
                                                      --    --     0.5

                    8-bit mode                        --    --     0.5
                    12-bit mode
    Input leakage   10-bit mode              EIL      --    2     --      LSB2 Pad leakage4 *
         error
                                                      --    0.2   4                RAS

                    8-bit mode                        --    0.1   1.2

    Temp sensor     40C25C               m        --    1.646  -- mV/C
         slope      25C125C
                                                      --    1.769  --

    Temp sensor     25C                     VTEMP25  --    701.2  --           mV
       voltage

                    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

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                                                                                                                                                Specifications

1 Typical values assume VDDA = 3.0 V, Temp = 25C, fADCK=1.0 MHz unless otherwise stated. Typical values are for
   reference only and are not tested in production.

2 1 LSB = (VREFH VREFL)/2N
3 Monotonicity and no-missing-codes guaranteed in 10-bit and 8-bit modes
4 Based on input pad leakage current. Refer to pad electricals.

8.17 HSCMP Specifications

                                  Table 37. HSCMP Specifications

Parameter                                  Symbol   Min           Typ           Max          Unit

Supply voltage                             VPWR     1.8                         3.6          V

Supply current, high speed mode (EN=1,     IDDAHS                 150                        A

PMODE=1, VDDA  VLVI_trip)

Supply current, low speed mode (EN=1,      IDDALS                 10                         A

PMODE=0)

Supply current, off mode (EN=0,)           IDDAOFF                              100          nA

Analog input voltage                       VAIN     VSSA 0.01                 VDDA + 0.01  V

Analog input offset voltage                VAIO                                 40           mV

Analog comparator hysteresis               VH       3.0                         20.0         mV

Propagation Delay, high speed mode (EN=1,  tDHSN1                 70            140          ns
       PMODE=1), 2.4 V < VDDA < 3.6 V

Propagation Delay, High Speed Mode (EN=1,  tDHSB2                 70            249          ns
       PMODE=1), 1.8 V < VDDA < 2.4 V

Propagation Delay, Low Speed Mode (EN=1,   tAINIT3                400           600          ns
       PMODE=0), 2.4 V < VDDA < 3.6 V

Propagation Delay, Low Speed Mode (EN=1,   tAINIT4                400           600          ns
       PMODE=0), 1.8 V < VDDA < 2.4 V

1 Measured with an input waveform that switches 30 mV above and below the reference, to the CMPO output pin. VDDA >
   VLVI_WARNING => LVI_WARNING NOT ASSERTED.

2 Measured with an input waveform that switches 30mV above and below the reference, to the CMPO output pin. VDDA <
   VLVI_WARNING => LVI_WARNING ASSERTED.

3 Measured with an input waveform that switches 30mV above and below the reference, to the CMPO output pin. VDDA >
   VLVI_WARNING => LVI_WARNING NOT ASSERTED.

4 Measured with an input waveform that switches 30mV above and below the reference, to the CMPO output pin. VDDA <
   VLVI_WARNING => LVI_WARNING ASSERTED.

8.18 Optimize Power Consumption

See Section 8.6, "Supply Current Characteristics," for a list of IDD requirements for the 56F8006/56F8002. This section
provides additional detail that can be used to optimize power consumption for a given application.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

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Specifications
Power consumption is given by the following equation:

                                                                                     Eqn. 1

    Total power =  A:                                  internal [static component]

                   +B: internal [state-dependent component]

                   +C:                                 internal [dynamic component]

                   +D: external [dynamic component]

                   +E:                                 external [static component]

A, the internal [static] component, is comprised of the DC bias currents for the oscillator, leakage currents, PLL, and voltage
references. These sources operate independently of processor state or operating frequency.

B, the internal [state-dependent] component, reflects the supply current required by certain on-chip resources only when those
resources are in use. These include RAM, flash memory, and the ADCs.
C, the internal [dynamic] component, is classic C*V2*F CMOS power dissipation corresponding to the 56800E core and
standard cell logic.

D, the external [dynamic] component, reflects power dissipated on-chip as a result of capacitive loading on the external pins of
the chip. This is also commonly described as C*V2*F, although simulations on two of the I/O cell types used on the 56800E
reveal that the power-versus-load curve does have a non-zero Y-intercept.

                                            Table 38. I/O Loading Coefficients at 10 MHz

    8 mA drive                                         Intercept      Slope
    4 mA drive                                             1.3    0.11 mW/pF
                                                                  0.11 mW/pF
                                                       1.15 mW

Power due to capacitive loading on output pins is (first order) a function of the capacitive load and frequency at which the
outputs change. Table 38 provides coefficients for calculating power dissipated in the I/O cells as a function of capacitive load.
In these cases:

    TotalPower = ((Intercept + Slope*Cload)*frequency/10 MHz)                        Eqn. 2

where:

      Summation is performed over all output pins with capacitive loads
      Total power is expressed in mW
      Cload is expressed in pF
Because of the low duty cycle on most device pins, power dissipation due to capacitive loads was found to be fairly low when
averaged over a period of time.

E, the external [static component], reflects the effects of placing resistive loads on the outputs of the device. Sum the total of
all V2/R or IV to arrive at the resistive load contribution to power. Assume V = 0.5 for the purposes of these rough calculations.
For instance, if there is a total of eight PWM outputs driving 10 mA into LEDs, then P = 8*0.5*0.01 = 40 mW.

In previous discussions, power consumption due to parasitics associated with pure input pins is ignored, as it is assumed to be
negligible.

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

66                                                                                   Freescale Semiconductor
                                                                                        Design Considerations

9 Design Considerations

9.1 Thermal Design Considerations

An estimation of the chip junction temperature, TJ, can be obtained from the equation:

                                  TJ = TA + (RJ x PD)                                   Eqn. 3

where:

                          TA   = Ambient temperature for the package (oC)
                         RJ    = Junction-to-ambient thermal resistance (oC/W)
                          PD
                               =  Power dissipation in the package (W)

The junction-to-ambient thermal resistance is an industry-standard value that provides a quick and easy estimation of thermal
performance. Unfortunately, there are two values in common usage: the value determined on a single-layer board and the value
obtained on a board with two planes. For packages such as the PBGA, these values can be different by a factor of two. Which
value is closer to the application depends on the power dissipated by other components on the board. The value obtained on a
single layer board is appropriate for the tightly packed printed circuit board. The value obtained on the board with the internal
planes is usually appropriate if the board has low-power dissipation and the components are well separated.

When a heat sink is used, the thermal resistance is expressed as the sum of a junction-to-case thermal resistance and a
case-to-ambient thermal resistance:

                                  RJA = RJC + RCA                                       Eqn. 4

where:

                         RJA  = Package junction-to-ambient thermal resistance (C/W)
                         RJC  = Package junction-to-case thermal resistance (C/W)
                         RCA  = Package case-to-ambient thermal resistance (C/W)

RJC is device related and cannot be adjusted. You control the thermal environment to change the case to ambient thermal
resistance, RCA. For instance, you can change the size of the heat sink, the air flow around the device, the interface material,
the mounting arrangement on printed circuit board, or change the thermal dissipation on the printed circuit board surrounding
the device.

To determine the junction temperature of the device in the application when heat sinks are not used, the thermal characterization
parameter (JT) can be used to determine the junction temperature with a measurement of the temperature at the top center of
the package case using the following equation:

                                  TJ = TT + (JT x PD)                                   Eqn. 5

where:

                         TT = Thermocouple temperature on top of package (oC)

                         JT =     Thermal characterization parameter (oC/W)

                         PD =     Power dissipation in package (W)

The thermal characterization parameter is measured per JESD512 specification using a 40-gauge type T thermocouple epoxied
to the top center of the package case. The thermocouple should be positioned so that the thermocouple junction rests on the
package. A small amount of epoxy is placed over the thermocouple junction and over about 1 mm of wire extending from the

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                 67
Design Considerations

junction. The thermocouple wire is placed flat against the package case to avoid measurement errors caused by cooling effects
of the thermocouple wire.

When heat sink is used, the junction temperature is determined from a thermocouple inserted at the interface between the case
of the package and the interface material. A clearance slot or hole is normally required in the heat sink. Minimizing the size of
the clearance is important to minimize the change in thermal performance caused by removing part of the thermal interface to
the heat sink. Because of the experimental difficulties with this technique, many engineers measure the heat sink temperature
and then back-calculate the case temperature using a separate measurement of the thermal resistance of the interface. From this
case temperature, the junction temperature is determined from the junction-to-case thermal resistance.

9.2  Electrical Design Considerations

                                                 CAUTION

            This device contains protective circuitry to guard against damage due to high static voltage
            or electrical fields. However, take normal precautions to avoid application of any voltages
            higher than maximum-rated voltages to this high-impedance circuit. Reliability of
            operation is enhanced if unused inputs are tied to an appropriate voltage level.

Use the following list of considerations to assure correct operation of the 56F8006/56F8002:

      Provide a low-impedance path from the board power supply to each VDD pin on the 56F8006/56F8002 and from the
          board ground to each VSS (GND) pin.

      The minimum bypass requirement is to place 0.010.1F capacitors positioned as near as possible to the package
          supply pins. The recommended bypass configuration is to place one bypass capacitor on each of the VDD/VSS pairs,
          including VDDA/VSSA. Ceramic and tantalum capacitors tend to provide better tolerances.

      Ensure that capacitor leads and associated printed circuit traces that connect to the chip VDD and VSS (GND) pins are
          as short as possible.

      Bypass the VDD and VSS with approximately 100 F, plus the number of 0.1 F ceramic capacitors.
      PCB trace lengths should be minimal for high-frequency signals.

      Consider all device loads as well as parasitic capacitance due to PCB traces when calculating capacitance. This is
          especially critical in systems with higher capacitive loads that could create higher transient currents in the VDD and
          VSS circuits.

      Take special care to minimize noise levels on the VREF, VDDA, and VSSA pins.
      Using separate power planes for VDD and VDDA and separate ground planes for VSS and VSSA are recommended.

          Connect the separate analog and digital power and ground planes as near as possible to power supply outputs. If an
          analog circuit and digital circuit are powered by the same power supply, you should connect a small inductor or ferrite
          bead in serial with VDDA and VSSA traces.
      Physically separate analog components from noisy digital components by ground planes. Do not place an analog trace
          in parallel with digital traces. Place an analog ground trace around an analog signal trace to isolate it from digital traces.
      Because the flash memory is programmed through the JTAG/EOnCE port, SPI, SCI, or I2C, the designer should
          provide an interface to this port if in-circuit flash programming is desired.

      If desired, connect an external RC circuit to the RESET pin. The resistor value should be in the range of 4.7 k10 k;
          the capacitor value should be in the range of 0.22 F4.7 F.

      Configuring the RESET pin to GPIO output in normal operation in a high-noise environment may help to improve the
          performance of noise transient immunity.

      Add a 2.2 k external pullup on the TMS pin of the JTAG port to keep EOnCE in a restate during normal operation if
          JTAG converter is not present.

      During reset and after reset but before I/O initialization, all I/O pins are at input state with internal pullup enabled. The
          typical value of internal pullup is around 33 k. These internal pullups can be disabled by software.

      To eliminate PCB trace impedance effect, each ADC input should have a no less than 33 pF 10  RC filter.

      External clamp diodes on analog input pins are recommended.

     MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

68                                                          Freescale Semiconductor
                                                                                Design Considerations

9.3 Ordering Information

Table 39 lists the pertinent information needed to place an order. Consult a Freescale Semiconductor sales office or authorized
distributor to determine availability and to order devices.

                                         Table 39. 56F8006/56F8002 Ordering Information

Device  Supply                     Package Type        Pin Frequency     Ambient   Order Number
        Voltage                                      Count (MHz)      Temperature

                                                                          Range

MC56F8002 1.83.6 V      Small Outline IC (SOIC)     28  32           40 to + 105 C MC56F8002VWL1

MC56F8006 1.83.6 V      Small Outline IC (SOIC)     28  32           40 to + 105 C MC56F8006VWL1

MC56F8006 1.83.6 V      Low-Profile Quad Flat Pack  32  32           40 to + 105 C MC56F8006VLC1
                                      (LQFP)

MC56F8006 1.83.6 V      Low-Profile Quad Flat Pack  48  32           40 to + 105 C MC56F8006VLF1
                                      (LQFP)

1 This package is RoHS compliant.

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Freescale Semiconductor                                                                          69
Package Mechanical Outline Drawings

10 Package Mechanical Outline Drawings

10.1 28-pin SOIC Package

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

70                                                         Freescale Semiconductor
                         Package Mechanical Outline Drawings

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                         71
Package Mechanical Outline Drawings

    Figure 36. 56F8006/56F8002 28-Pin SOIC Mechanical Information

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

72                                                         Freescale Semiconductor
                         Package Mechanical Outline Drawings

10.2 32-pin LQFP

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                         73
Package Mechanical Outline Drawings

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

74                                                         Freescale Semiconductor
                         Package Mechanical Outline Drawings

Figure 37. 56F8006/56F8002 32-Pin LQFP Mechanical Information

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                         75
Package Mechanical Outline Drawings

10.3 48-pin LQFP

    MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

76                                                         Freescale Semiconductor
                         Package Mechanical Outline Drawings

Figure 38. 56F8006/56F8002 48-Pin LQFP Mechanical Information

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                         77
Interrupt Vector Table

Appendix A
Interrupt Vector Table

Table 40 provides the 56F8006/56F8002's reset and interrupt priority structure, including on-chip peripherals. The table is
organized with higher-priority vectors at the top and lower-priority interrupts lower in the table. As indicated, the priority of an
interrupt can be assigned to different levels, allowing some control over interrupt priorities. All level 3 interrupts are serviced
before level 2 and so on. For a selected priority level, the lowest vector number has the highest priority.

The location of the vector table is determined by the vector base address (VBA). Please see the MC56F8006 Peripheral
Reference Manual for detail.

By default, the chip reset address and COP reset address correspond to vector 0 and 1 of the interrupt vector table. In these
instances, the first two locations in the vector table must contain branch or JMP instructions. All other entries must contain JSR
instructions.

                                              Table 40. Interrupt Vector Table Contents1

Peripheral   Vector        User   Priority  Vector Base                        Interrupt Function
            Number      Encoding   Level     Address +
                                                                         Reserved for Reset Overlay2
    Core                                       P:0x00                 Reserved for COP Reset Overlay
                                               P:0x02
    Core                                       P:0x04                            Illegal Instruction
                                               P:0x06                          HW Stack Overflow
    Core    2           N/A       3            P:0x08                   Misaligned Long Word Access
                                               P:0x0A                        EOnCE Step Counter
    Core    3           N/A       3            P:0x0C                       EOnCE Breakpoint Unit
                                               P:0x0E                         EOnCE Trace Buffer
    Core    4           N/A       3            P:0x10                 EOnCE Transmit Register Empty
                                               P:0x12                   EOnCE Receive Register Full
    Core    5           N/A       3            P:0x14                         Low-Voltage Detector
                                               P:0x16    Phase-Locked Loop Loss of Locks and Loss of Clock
    Core    6           N/A       3            P:0x18                    ADCA Conversion Complete
                                               P:0x1A                    ADCB Conversion Complete
    Core    7           N/A       3            P:0x1C                 Reload PWM and/or PWM Faults
                                               P:0x1E                 Comparator 0 Rising/Falling Flag
    Core    9           N/A       3            P:0x20                 Comparator 1 Rising/Falling Flag
                                               P:0x22                 Comparator 2 Rising/Falling Flag
    Core    9           N/A       3            P:0x24                   Flash Memory Access Status
                                               P:0x26                           SPI Receiver Full
    PMC     10          0x0A      0            P:0x28                        SPI Transmitter Empty
                                               P:0x2A                     SCI Transmitter Empty/Idle
    PLL     11          0x0B      0            P:0x2C                 SCI Receiver Full/Overrun/Errors
                                               P:0x2E
    ADCA    12          0x0C      0                                                 I2C Interrupt

    ADCB    13          0x0D      0

    PWM     14          0x0E      0

    CMP0    15          0x0F      0

    CMP1    16          0x10      0

    CMP2    17          0x11      0

    FM      18          0x12      0

    SPI     19          0x13      0

    SPI     20          0x14      0

    SCI     21          0x15      0

    SCI     22          0x16      0

    I2C     23          0x17      0

                        MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

78                                                                             Freescale Semiconductor
                                                                                         Interrupt Vector Table

                                   Table 40. Interrupt Vector Table Contents1

Peripheral   Vector         User   Priority  Vector Base  Interrupt Function
            Number       Encoding   Level     Address +

PIT         24           0x18      0         P:0x30       Interval Timer Interrupt

TMR0        25           0x19      0         P:0x32       Dual Timer, Channel 0 Interrupt

TMR1        26           0x1A      0         P:0x34       Dual Timer, Channel 1 Interrupt

GPIOA       27           0x1B      0         P:0x36                            GPIOA Interrupt

GPIOB       28           0x1C      0         P:0x38                            GPIOB Interrupt

GPIOC       29           0x1D      0         P:0x3A                            GPIOC Interrupt

GPIOD       30           0x1E      0         P:0x3C                            GPIOD Interrupt

GPIOE       29           0x1F      0         P:0x3E                            GPIOE Interrupt

GPIOF       30           0x20      0         P:0x40                            GPIOF Interrupt

RTC         33           0x21      0         P:0x42                            Real Time Clock

Reserved 34- 39 0x22-0x27          0         P:0x44 -                          Reserved
                                             P:0x4E

core        40           N/A       0         P:0x50                            SW Interrupt 0

core        41           N/A       1         P:0x52                            SW Interrupt 1

core        42           N/A       2         P:0x54                            SW Interrupt 2

core        43           N/A       3         P:0x56                            SW Interrupt 3

SWILP       44           N/A       -1        P:0x58       SW Interrupt Low Priority

USER1       45           N/A       1         P:0x5A       User Programmable Priority Level 1 Interrupt

USER2       46           N/A       1         P:0x5C       User Programmable Priority Level 1 Interrupt

USER3       47           N/A       1         P:0x5E       User Programmable Priority Level 1 Interrupt

USER4       48           N/A       2         P:0x60       User Programmable Priority Level 2 Interrupt

USER5       49           N/A       2         P:0x62       User Programmable Priority Level 2 Interrupt

USER6 3     50           N/A       2         P:0x64       User Programmable Priority Level 2 Interrupt

1 Two words are allocated for each entry in the vector table. This does not allow the full address range to be referenced from
   the vector table, providing only 19 bits of address.

2 If the VBA is set to the reset value, the first two locations of the vector table overlay the chip reset addresses because the
   reset address would match the base of this vector table.

3 USER6 vector can be defined as a fast interrupt if the instruction located in this vector location is not a JSR or BSR instruction.
   Please see section 9.3.3.3 of DSP56800E 16-Bit Core Reference Manual for detail.

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2

Freescale Semiconductor                                                                                 79
80                                                                              Appendix B                                                                                                                                                         Peripheral Register Memory Map and Reset Value
                                                                                Peripheral Register Memory Map and Reset Value

                                                                                                                       Table 10-41. Detailed Peripheral Memory Map

                                                                                Offset Reset                  Bit  14  13   12               11       10  9         8       7  6             5  4       3       2                     1       Bit
                                                                                Addr. Value Periph. Register  15                                                                                                                               0
                                                                                (Hex) (Hex)

                                                                                00  0000 TMR0  TMR0_                                                         COMPARISON_1
                                                                                               COMP1                                                         COMPARISON_2

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  01  0000 TMR0  TMR0_                                                             CAPTURE
                                                                                               COMP2                                                                LOAD
                                                                                                                                                                    HOLD
                                                                                02  0000 TMR0  TMR0_
                                                                                               CAPT                                                              COUNTER

                                                                                03  0000 TMR0  TMR0_
                                                                                               LOAD

                                                                                04  0000 TMR0  TMR0_
                                                                                               HOLD

                                                                                05  0000 TMR0  TMR0_
                                                                                               CNTR

                                                                                06  0000 TMR0  TMR0_               CM                            PCS                INPUTSCS                    DIR                                   OM
                                                                                                CTRL                                                                                   ONCE

                                                                                               TMR0_               TCFIE                                                                         MSTR LENGTH
                                                                                               SCTRL                                  TOFIE                                                                EEOF

                                                                                                                                                                                                                     Co_INIT
                                                                                                                                                                                                                               FORCE
                                                                                07  0000 TMR0                 TCF      TOF                   IEF IEFIE IPS             CAPTURE_                         VAL                           OPS OEN
                                                                                                                                                                          MODE

                                                                                08  0000 TMR0   TMR0_                                                     COMPARATOR_LOAD_1
                                                                                               CMPLD1

Freescale Semiconductor                                                         09  0000 TMR0   TMR0_                                                     COMPARATOR_LOAD_2
                                                                                               CMPLD2

                                                                                0A  0000 TMR0   TMR0_         DBG_EN   FAULT                 0        0   0         0       TCF2EN           TCF2 TCF1     CL2                           CL1
                                                                                               CSCTRL                           ALT_LOAD                                             TCF1EN

                                                                                0B  0000 TMR0  TMR0_          0    0   0    0                0            FILT_CNT                              FILT_PER
                                                                                                FILT
Freescale Semiconductor                                                                                            Table 10-41. Detailed Peripheral Memory Map (continued)

                                                                                Offset Reset                  Bit  14  13   12               11       10  9         8        7  6            5  4       3       2                     1   Bit
                                                                                Addr. Value Periph. Register  15                                                                                                                           0
                                                                                (Hex) (Hex)

                                                                                0C0E -- TMR0 Reserved                                                       RESERVED

                                                                                0F  000F TMR0  TMR_           0    0   0    0                0        0   0         0        0  0            0  0                  ENBL
                                                                                               ENBL

                                                                                10  0000 TMR1  TMR1_                                                         COMPARISON_1
                                                                                               COMP1

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  11  0000 TMR1  TMR1_                                                         COMPARISON_2
                                                                                               COMP2

                                                                                12  0000 TMR1  TMR1_                                                                CAPTURE
                                                                                               CAPT

                                                                                13  0000 TMR1  TMR1_                                                                   LOAD
                                                                                               LOAD

                                                                                14  0000 TMR1  TMR1_                                                                HOLD
                                                                                               HOLD

                                                                                15  0000 TMR1  TMR1_                                                                COUNTER
                                                                                               CNTR

                                                                                16  0000 TMR1  TMR1_               CM                            PCS                INPUTSCS                    DIR                                   OM        Peripheral Register Memory Map and Reset Value
                                                                                                CTRL                                                                                   ONCE

                                                                                                                   TCFIE                                                                         MSTR LENGTH
                                                                                                                                      TOFIE                                                                EEOF

                                                                                                                                                                                                                     COINIT
                                                                                                                                                                                                                               FORCE
                                                                                17  0000 TMR1  TMR1_          TCF      TOF                   IEF IEFIE IPS             CAPTURE_                         VAL                           OPS OEN
                                                                                               SCTRL                                                                      MODE                                                             CL1

                                                                                18  0000 TMR1   TMR1_                                                     COMPARATOR_LOAD_1
                                                                                               CMPLD1                                                     COMPARATOR_LOAD_2

                                                                                19  0000 TMR1   TMR1_
                                                                                               CMPLD2

                                                                                1A  0000 TMR1   TMR1_         DBG_EN   0    0                0        0   0         0       TCF2EN           TCF2 TCF1     CL2
                                                                                               CSCTRL                                                                                TCF1EN

                                                                                1B  0000 TMR1  TMR1_          0    0   0    0                0            FILT_CNT                              FILT_PER
                                                                                                FILT

81
82                                                                                                                 Table 10-41. Detailed Peripheral Memory Map (continued)                                                                                                                                                     Peripheral Register Memory Map and Reset Value

                                                                                Offset Reset                  Bit  14  13      12  11    10  9  8                                                              7     6              5       4                        3     2                   1     Bit
                                                                                Addr. Value Periph. Register  15                                                                                                                                                                                      0
                                                                                (Hex) (Hex)

                                                                                1C1F -- TMR1 Reserved                                          RESERVED

                                                                                20  0000 PWM  PWM_            PAD_EN FPIN3LDFQ     HALF                                                                        PRSC                 PWMRIE  OUT4 FTACK2 FMODE2 PWMF  ISENS                     LDOK  OUT0 FTACK0 FMODE0 PWMEN
                                                                                              CTRL                     FFLAG3

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  21  0000 PWM  PWM_                               OUTCTL5 FPIN20000                                                             FIE3  FTACK3 FMODE3  FIE2                             FIE1  OUT2 FTACK1 FMODE1  FIE0
                                                                                              FCTRL                                        OUTCTL4 FFLAG2
                                                                                                                                                     OUTCTL3 FPIN1 FPOL3
                                                                                22  0000 PWM  PWM_                                                             OUTCTL2 FFLAG1 FPOL2 IPOL2
                                                                                              FLTACK                                                                     OUTCTL1 FPIN0 FPOL1 IPOL1
                                                                                                                                                                                   OUTCTL0 FFLAG0 FPOL0 IPOL0
                                                                                23  0000 PWM  PWM_                 0                                                                                           0     0              OUT5                             OUT3                      OUT1
                                                                                               OUT

                                                                                24  0000 PWM  PWM_            0                                        CR
                                                                                              CNTR                                                 PWMCM
                                                                                                                                                PMVAL
                                                                                25  0000 PWM  PWM_            0                                 PMVAL
                                                                                              CMOD                                              PMVAL
                                                                                                                                                PMVAL
                                                                                26  0000 PWM  PWM_                                              PMVAL
                                                                                              VAL0                                              PMVAL

                                                                                27  0000 PWM  PWM_
                                                                                              VAL1

                                                                                28  0000 PWM  PWM_
                                                                                              VAL2

Freescale Semiconductor                                                         29  0000 PWM  PWM_
                                                                                              VAL3

                                                                                2A  0000 PWM  PWM_
                                                                                              VAL4

                                                                                2B  0000 PWM  PWM_
                                                                                              VAL5
Freescale Semiconductor                                                                                            Table 10-41. Detailed Peripheral Memory Map (continued)

                                                                                Offset Reset                  Bit  14   13  12  11  10  9          8  7  6                  5  4  3          2  1  Bit
                                                                                Addr. Value Periph. Register  15                                                                                    0
                                                                                (Hex) (Hex)

                                                                                2C 0FFF PWM   PWM_            0    0    0   0                            PWMDT0
                                                                                              DTIM0

                                                                                2D 0FFF PWM   PWM_            0    0    0   0                            PWMDT1
                                                                                              DTIM1

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  2E  FFFF PWM  PWM_                                         DISMAP_15_0
                                                                                              DMAP1

                                                                                2F  00FF PWM  PWM_            0    0    0   0   0   0   0          0                           DISMAP_23_16
                                                                                              DMAP2

                                                                                30  0000 PWM  PWM_            ENHA0         EDG 0                     0                                            WP
                                                                                              CNFG                     DBG_EN

                                                                                31  0000 PWM  PWM_                               MSK5 WAIT_ENnBX      0
                                                                                              CCTRL                                        MSK4
                                                                                                                                                     MSK3
                                                                                                                                                               MSK2 TOPNEG45
                                                                                                                                                                         MSK1 TOPNEG23
                                                                                                                                                                                   MSK0 TOPNEG01

                                                                                                                                                                                                       BOTNEG45
                                                                                                                                                                                                                 BOTNEG23
                                                                                                                                                                                                                           BOTNEG01

                                                                                                                                                                                                                                     INDEP45
                                                                                                                                                                                                                                               SWP45 INDEP23
                                                                                                                                                                                                                                                         SWP23 INDEP01
                                                                                                                                                                                                                                                                   SWP01
                                                                                                                                                         0 VLMODE 0

                                                                                32 00-U1 PWM  PWM_            0    0    0   0   0   0   0          0  0                           PORT
                                                                                              PORT

                                                                                33  0000 PWM  PWM_            0    0    0   0   0   0   0          0  0  0 PEC2 PEC1 PEC0 ICC2 ICC1 ICC0                                                                                  Peripheral Register Memory Map and Reset Value
                                                                                              ICCTRL

                                                                                34  0000 PWM  PWM_            GSTR1 GSTR0 SYNC_OUT_EN00               0     SRC2               0     SRC1       0
                                                                                              SCTRL                              CINV5
                                                                                                                                           CINV4
                                                                                35  0000 PWM  PWM_                                                   CINV3SYNC_WINDOW
                                                                                              SYNC                                                             CINV2
                                                                                                                                                                         CINV1
                                                                                36  0000 PWM  PWM_                                                                                 CINV00000FILT0_CNTFILT0_PER
                                                                                              FFILT0                                                                                                                                                               SRC0FILT1_CNTFILT1_PER

                                                                                37  0000 PWM  PWM_                 0    0   0   0
                                                                                              FFILT1
83
84                                                                                                                         Table 10-41. Detailed Peripheral Memory Map (continued)                                                             Peripheral Register Memory Map and Reset Value

                                                                                Offset Reset                  Bit          14        13  12  11  10  9          8  7           6            5  4       3  2       1     Bit
                                                                                Addr. Value Periph. Register  15                                                                                                         0
                                                                                (Hex) (Hex)

                                                                                38  0000 PWM    PWM_          GSTR3 GSTR2  0         0   0   0       FILT2_CNT                                 FILT2_PER
                                                                                                FFILT2

                                                                                39  0000 PWM    PWM_                       0         0   0   0       FILT3_CNT                                 FILT3_PER
                                                                                                FFILT3                                                             RESERVED

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  3B3F -- PWM Reserved

                                                                                40 0000 INTC    INTC_         INT              IPIC                  VAB                              INT_DIS
                                                                                                ICSR                                                                                           ERRF
                                                                                                                                                                                                         ETRE
                                                                                                                                                                                                                   TRBUF

                                                                                                                                                                                                                                       STPCNT
                                                                                                                                                                                                                  BKPT

                                                                                41 0000 INTC    INTC_         0            0                              VECTOR_BASE_ADDRESS
                                                                                                 VBA

                                                                                42 0000 INTC    INTC_         0            0                 USER2                 0           0                       USER1
                                                                                                 IAR0                                        USER4                                                     USER3
                                                                                                                                             USER6                                                     USER5
                                                                                43 0000 INTC    INTC_         0            0                                       0           0
                                                                                                 IAR1                                                                                                       ADCH

                                                                                44 0000 INTC    INTC_         0            0                                       0           0
                                                                                                 IAR2

                                                                                455F -- INTC Reserved                                                    RESERVED

                                                                                60  001F  ADC0    ADC0_       0            0         0   0   0   0   0          0  ADACT COCO  AIEN   ADCO
                                                                                                ADCSC1A

                                                                                61  0000 ADC0    ADC0_        0            0         0   0   0   0   0          0              ADTRG        0  0       0 ECC REFSEL
                                                                                                ADCSC2

Freescale Semiconductor                                                         6265 -- ADC0 Reserved                                                    RESERVED

                                                                                66  0000 ADC0    ADC0_        0            0         0   0   0   0   0          0  ADLPC              ADIV     ADLSMP  MODE       ADICLK
                                                                                                ADCCFG

                                                                                6769 -- ADC0 Reserved                                                    RESERVED
Freescale Semiconductor                                                                                            Table 10-41. Detailed Peripheral Memory Map (continued)

                                                                                Offset Reset                  Bit  14           13           12         11         10         9          8          7               6                5         4          3          2     1  Bit
                                                                                Addr. Value Periph. Register  15                                                                                                                                                               0
                                                                                (Hex) (Hex)

                                                                                6A  001F  ADC0    ADC0_       0    0            0            0          0          0          0          0          ADR4 ADR4 COCO  AIEN       ADR2 ADR2 ADCO                        ADCH
                                                                                                ADCSC1B

                                                                                6B  0000 ADC0   ADC0_         0    ADR11 ADR11  ADR10 ADR10  ADR9 ADR9  ADR8 ADR8  ADR7 ADR7  ADR6 ADR6  ADR5 ADR5                  ADR3 ADR3                  ADR1 ADR1  ADR0 ADR0  0     0  0
                                                                                                ADCRA

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  6C  0000 ADC0   ADC0_         0                                                                                                                                                      0     0  0
                                                                                                ADCRB

                                                                                6D6F -- ADC0 Reserved                                                                                   RESERVED

                                                                                80  001F  ADC1    ADC1_       0    0            0            0          0          0          0          0          ADACT COCO      AIEN       ADCO                                  ADCH
                                                                                                ADCSC1A

                                                                                81  0000 ADC1    ADC1_        0    0            0            0          0          0          0          0                          ADTRG            0         0          0 ECC REFSEL
                                                                                                ADCSC2

                                                                                8285 -- ADC1 Reserved                                                                                   RESERVED

                                                                                86  0000 ADC1    ADC1_        0    0            0            0          0          0          0          0          ADLPC                      ADIV            ADLSMP     MODE             ADICLK  Peripheral Register Memory Map and Reset Value
                                                                                                ADCCFG

                                                                                8789 -- ADC1 Reserved                                                                                   RESERVED

                                                                                8A  001F  ADC1    ADC1_       0    0            0            0          0          0          0          0          ADR4 ADR4 COCO  AIEN       ADR2 ADR2 ADCO                        ADCH
                                                                                                ADCSC1B

                                                                                8B  0000 ADC1   ADC1_         0    ADR11 ADR11  ADR10 ADR10  ADR9 ADR9  ADR8 ADR8  ADR7 ADR7  ADR6 ADR6  ADR5 ADR5                  ADR3 ADR3                  ADR1 ADR1  ADR0 ADR0  0     0  0
                                                                                                ADCRA

                                                                                8C  0000 ADC1   ADC1_         0                                                                                                                                                      0     0  0
                                                                                                ADCRB

                                                                                8D8F -- ADC1 Reserved                                                                                   RESERVED

                                                                                A0  0000 PGA0   PGA0_         0    0            0            0          0          0          0          0 TM                                                  GAINSEL                     LP EN
                                                                                                CNTL0

85
86                                                                                                                 Table 10-41. Detailed Peripheral Memory Map (continued)                                                                    Peripheral Register Memory Map and Reset Value

                                                                                Offset Reset                  Bit  14     13  12                  11       10  9      8  7        6  5  4        3                 2  1    Bit
                                                                                Addr. Value Periph. Register  15                                                                                                            0
                                                                                (Hex) (Hex)

                                                                                A1  0002 PGA0  PGA0_          0    0      0   0                   0        0   0      0  0        0 BP  CALMODE                       CPD
                                                                                               CNTL1

                                                                                A2  000E PGA0  PGA0_          0    0      0   0                   0        0   0      0  0        0  SWTRIGNUM_CLK_GS                    ADIV
                                                                                               CNTL2                                                                                                                        RUNNING
                                                                                                                                                                                                                                      STCOMP
                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  A3 0000 PGA0 PGA0_STS 0            0      0   0                   0        0   0      0  0        0  0  0        0                 0

                                                                                A4BF -- PGA0 Reserved                                                                RESERVED

                                                                                C0  0000 PGA1  PGA1_          0    0      0   0                   0        0   0      0 TM              GAINSEL                        LP EN
                                                                                               CNTL0                                                                                                                  CPD

                                                                                C1  0002 PGA1  PGA1_          0    0      0   0                   0        0   0      0  0        0 BP CALMODE
                                                                                               CNTL1

                                                                                C2  000E PGA1  PGA1_          0    0      0   0                   0        0   0      0  0        0  SWTRIGNUM_CLK_GS                    ADIV
                                                                                               CNTL2                                                                                                                        RUNNING
                                                                                                                                                                                                                                      STCOMP
                                                                                C3 0000 PGA1 PGA1_STS 0            0      0   0                   0        0   0      0  0        0  0  0        0                 0

                                                                                C4DF -- PGA1 Reserved                                                                  RESERVED                                      FRAC_SBR
                                                                                  E0 0200 SCI SCI_RATE                                                         SBR

                                                                                E1 0000 SCI     SCI_          LOOP
                                                                                               CTRL1                             RSRC
                                                                                                                                                     WAKE
                                                                                                                   SWAI       M                            POL PE PT TEIE TIIE RFIE REIE TE RE RWU SBK

Freescale Semiconductor                                                         E2 0000 SCI     SCI_               TFCNT      TFWM                             RFCNT     RFWM        FIFO_EN0                      0  0         0
                                                                                               CTRL2                                                                                                    LIN _MODE

                                                                                E3 C000 SCI SCI_STAT          TDRE                                OR NF FE PF 0                   0  0  0 LSE 0                       0 RAF
                                                                                                                       TIDLE
                                                                                                                                 RDRF
                                                                                                                                           RIDLE
Freescale Semiconductor                                                                                            Table 10-41. Detailed Peripheral Memory Map (continued)

                                                                                Offset Reset                  Bit  14   13  12   11  10  9  8  7          6                 5        4       3       2      1                             Bit
                                                                                Addr. Value Periph. Register  15                                                                                                                           0
                                                                                (Hex) (Hex)

                                                                                E4 0000 SCI SCI_DATA 0             0    0   0    0   0   0                RECEIVE_TRANSMIT_DATA
                                                                                                                                                RESERVED
                                                                                E5FF -- SCI Reserved

                                                                                00 6141 SPI      SPI_              SPR      DSO  SSB_IN ERRIE                               SPE                                                           SPTE
                                                                                                SCTRL                                     SSB_DATA MODFEN
                                                                                                                                                    SSB_ODM SPRIE
                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  01  000F SPI      SPI_        WOM  0    0 BD2X                                SSB_AUTO SPMSTR        SPR3               DS
                                                                                                DSCTRL                                                                  SSB_DDR CPOL
                                                                                                                                                                                  SSB_STRB CPHA
                                                                                                                                                                                            SSB_OVER

                                                                                                                                                                                                      SPTIE
                                                                                                                                                                                                                SPRF
                                                                                                                                                                                                                          OVRF
                                                                                                                                                                                                                                    MODF

                                                                                  02 0000  SPI SPI_DRCV R15 R14 R13 R12 R11 R10 R9 R8 R7 R6 R5 R4 R3 R2 R1 R0
                                                                                  03 0000
                                                                                041F --   SPI SPI_DXMIT T15 T14 T13 T12 T11 T10 T9 T8 T7 T6 T5 T4 T3 T2 T1 T0
                                                                                  20 0000
                                                                                           SPI Reserved                                     RESERVED
                                                                                  21 0000
                                                                                           I2C I2C_ADDR 0          0    0   0    0   0   0  0 AD7 AD6 AD5 AD4 AD3 AD2 AD1 0

                                                                                           I2C     I2C_       0    0    0   0    0   0   0  0     MULT                                          ICR
                                                                                                FREQDIV

                                                                                22 0000 I2C I2C_CR1 0              0    0   0    0   0   0  0  IICEN      IICIE MST TX TXAK RSTA 0                                                        0     Peripheral Register Memory Map and Reset Value

                                                                                23 0080 I2C I2C_SR            0    0    0   0    0   0   0  0 TCF IAAS                      BUSY     ARBL 0 SRW IICIF                                     RXAK
                                                                                                                                                                                          DATA
                                                                                24 0000 I2C I2C_DATA 0             0    0   0    0   0   0  0

                                                                                25 0000 I2C I2C_CR2 0              0    0   0    0   0   0  0  GCAEN      ALERTEN ADEXT     0        0       0 AD10 AD9 AD8

                                                                                26  0000   I2C  I2C_SMB_      0    0    0   0    0   0   0  0 FACK                          SIICAEN  TCKSEL  SLTF SHTF 0                                  0
                                                                                                    CSR

                                                                                27 0000 I2C      I2C_         0    0    0   0    0   0   0  0 SAD7 SAD6 SAD5 SAD4 SAD3 SAD2 SAD1 0
                                                                                                ADDR2

87
88                                                                                                                          Table 10-41. Detailed Peripheral Memory Map (continued)                                                                                  Peripheral Register Memory Map and Reset Value

                                                                                Offset Reset                  Bit           14     13    12        11     10            9       8  7      6  5                     4  3  2         1  Bit
                                                                                Addr. Value Periph. Register  15                                                                                                                       0
                                                                                (Hex) (Hex)

                                                                                28 0000 I2C I2C_SLT1 0                      0      0     0         0      0             0       0  SSLT7 SSLT15
                                                                                                                                                                                            SSLT6 SSLT14
                                                                                29 0000 I2C I2C_SLT2 0                      0      0     0         0      0             0       0                     SSLT5 SSLT13
                                                                                                                                                                                                                SSLT4 SSLT12
                                                                                                                                                                                                                          SSLT3 SSLT11
                                                                                                                                                                                                                                    SSLT2 SSLT10
                                                                                                                                                                                                                                              SSLT1 SSLT9
                                                                                                                                                                                                                                                        SSLT0 SSLT8

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  303F -- I2C Reserved                                                                      RESERVED

                                                                                40 0302 COP     COP_          0             0      0     0         0      0                PSS     0      CLKSEL  CLOREN                           CEN CWP
                                                                                                CTRL                                                                                                        CSEN
                                                                                                                                                                                                                     CWEN

                                                                                  41 FFFF COP     COP_                                                                          TIMEOUT
                                                                                  42 FFFF COP     TOUT
                                                                                435F -- COP                                                                               COUNT_SERVICE
                                                                                                  COP_                                                                         RESERVED
                                                                                                  CNTR

                                                                                                Reserved

                                                                                60  0011 OCCS   OCCS_         PLLIE1               PLLIE0          LOCIE  0             0       0  LCKON  0  0    PLLPD               0  PRECS        ZSRC
                                                                                                 CTRL

                                                                                61  2000 OCCS   OCCS_                       LORTP                                  COD             0      0  0                     0  0  0         0        0
                                                                                                DIVBY

                                                                                62  0015 OCCS   OCCS_         LOLI1         LOLI0  LOCI 0          0      0             0       0  0 LCK1 LCK0    PLLPDN              0  COSC_RDY     ZSRC
                                                                                                 STAT

Freescale Semiconductor                                                         64  1611 OCCS   OCCS_         CHK_ENA ROPD  ROSB   COHL  CLK_MODE  RANGE  EXT_SEL                                            TRIM
                                                                                                OCTRL                                                                      REFERENCE_CNT

                                                                                65  0000  OCCS    OCCS_
                                                                                                CLKCHKR
Freescale Semiconductor                                                                                            Table 10-41. Detailed Peripheral Memory Map (continued)

                                                                                Offset Reset                  Bit  14  13  12  11  10  9  8  7      6                       5  4         3  2   1  Bit
                                                                                Addr. Value Periph. Register  15                                                                                    0
                                                                                (Hex) (Hex)

                                                                                66  0000  OCCS    OCCS_       0    0   0   0   0   0   0  0  0                                 TARGET_CNT
                                                                                                 CLKCHKT

                                                                                67  0000 OCCS    OCCS_        0    0   0   0   0   0   0  0  0      0                       FRQEP        OSCEP  PLLEP
                                                                                                  PROT

                                                                                687F -- OCCS Reserved                                    RESERVED

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  80  00FF GPIOA   GPIOA_       0    0   0   0   0   0   0  0                                        PU
                                                                                                   PUR                                                                              D
                                                                                                                                                                                   DD
                                                                                81 0000 GPIOA GPIOA_DR 0           0   0   0   0   0   0  0                                        PE

                                                                                82  0000 GPIOA   GPIOA_       0    0   0   0   0   0   0  0
                                                                                                   DDR

                                                                                83  0080 GPIOA   GPIOA_       0    0   0   0   0   0   0  0
                                                                                                   PER

                                                                                84  -- GPIOA Reserved                                     RESERVED

                                                                                85  0000 GPIOA   GPIOA_       0    0   0   0   0   0   0  0                                        IEN
                                                                                                  IENR                                                                             IPOL

                                                                                86  0000 GPIOA   GPIOA_       0    0   0   0   0   0   0  0                                         IP                  Peripheral Register Memory Map and Reset Value
                                                                                                  IPOLR                                                                             IES

                                                                                87  0000 GPIOA   GPIOA_       0    0   0   0   0   0   0  0
                                                                                                    IPR

                                                                                88  0000 GPIOA   GPIOA_       0    0   0   0   0   0   0  0
                                                                                                   IESR

                                                                                89  -- GPIOA Reserved                                     RESERVED

                                                                                8A  0000  GPIOA   GPIOA_      0    0   0   0   0   0   0  0                                    RAWDATA
                                                                                                 RAWDATA                                                                         DRIVE
                                                                                                                                                                                   IFE
                                                                                8B  0000 GPIOA   GPIOA_       0    0   0   0   0   0   0  0                                      SLEW
                                                                                                 DRIVE

                                                                                8C 00FF GPIOA GPIOA_IFE 0          0   0   0   0   0   0  0

                                                                                8D  0000 GPIOA   GPIOA_       0    0   0   0   0   0   0  0
                                                                                                  SLEW

89
90                                                                                                                 Table 10-41. Detailed Peripheral Memory Map (continued)                         Peripheral Register Memory Map and Reset Value

                                                                                Offset Reset                  Bit  14  13  12  11  10  9  8  7      6                       5  4  3     2  1  Bit
                                                                                Addr. Value Periph. Register  15                                                                               0
                                                                                (Hex) (Hex)

                                                                                8E9F -- GPIOA Reserved                                   RESERVED

                                                                                A0  00FF GPIOB   GPIOB_       0    0   0   0   0   0   0  0                                       PUR
                                                                                                   PUR                                                                             DR
                                                                                                                                                                                  DDR
                                                                                A1 0000 GPIOB GPIOB_DR 0           0   0   0   0   0   0  0                                       PER

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  A2  0000 GPIOB   GPIOB_       0    0   0   0   0   0   0  0                                       IENR
                                                                                                   DDR                                                                           IPOLR

                                                                                A3  0080 GPIOB   GPIOB_       0    0   0   0   0   0   0  0                                        IPR
                                                                                                   PER                                                                            IESR

                                                                                A4  -- GPIOB Reserved                                     RESERVED                             RAWDATA
                                                                                                                                                                                 DRIVE
                                                                                A5  0000 GPIOB   GPIOB_       0    0   0   0   0   0   0  0                                        IFE
                                                                                                   IENR                                                                          SLEW

                                                                                A6  0000 GPIOB   GPIOB_       0    0   0   0   0   0   0  0                                       PUR
                                                                                                  IPOLR

                                                                                A7  0000 GPIOB   GPIOB_       0    0   0   0   0   0   0  0
                                                                                                    IPR

                                                                                A8  0000 GPIOB   GPIOB_       0    0   0   0   0   0   0  0
                                                                                                   IESR

                                                                                A9  -- GPIOB Reserved                                     RESERVED

                                                                                AA  0000  GPIOB   GPIOB_      0    0   0   0   0   0   0  0
                                                                                                 RAWDATA

                                                                                AB  0000 GPIOB   GPIOB_       0    0   0   0   0   0   0  0
                                                                                                  DRIVE

Freescale Semiconductor                                                         AC 00FF GPIOB GPIOB_IFE 0          0   0   0   0   0   0  0

                                                                                AD  0000 GPIOB   GPIOB_       0    0   0   0   0   0   0  0
                                                                                                  SLEW

                                                                                AEBF -- GPIOB Reserved                                   RESERVED

                                                                                C0  00FF GPIOC   GPIOC_       0    0   0   0   0   0   0  0
                                                                                                   PUR
Freescale Semiconductor                                                                                            Table 10-41. Detailed Peripheral Memory Map (continued)

                                                                                Offset Reset                  Bit  14  13  12  11  10  9  8  7      6                       5  4       3  2       1  Bit
                                                                                Addr. Value Periph. Register  15                                                                                      0
                                                                                (Hex) (Hex)

                                                                                C1 0000 GPIOC GPIOC_DR 0           0   0   0   0   0   0  0                                        DR
                                                                                                                                                                                  DDR
                                                                                C2  0000 GPIOC   GPIOC_       0    0   0   0   0   0   0  0
                                                                                                   DDR

                                                                                C3  0080 GPIOC   GPIOC_       0    0   0   0   0   0   0  0                                       PER
                                                                                                   PER

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  C4  -- GPIOC Reserved                                     RESERVED

                                                                                C5  0000 GPIOC   GPIOC_       0    0   0   0   0   0   0  0                                    IENR
                                                                                                   IENR                                                                        IPOLR

                                                                                C6  0000 GPIOC   GPIOC_       0    0   0   0   0   0   0  0                                      IPR
                                                                                                  IPOLR                                                                         IESR

                                                                                C7  0000 GPIOC   GPIOC_       0    0   0   0   0   0   0  0
                                                                                                    IPR

                                                                                C8  0000 GPIOC   GPIOC_       0    0   0   0   0   0   0  0
                                                                                                   IESR

                                                                                C9  -- GPIOC Reserved                                     RESERVED

                                                                                CA  0000  GPIOC   GPIOC_      0    0   0   0   0   0   0  0                                    RAWDATA                    Peripheral Register Memory Map and Reset Value
                                                                                                 RAWDATA                                                                         DRIVE
                                                                                                                                                                                   IFE
                                                                                CB  0000 GPIOC   GPIOC_       0    0   0   0   0   0   0  0                                      SLEW
                                                                                                  DRIVE

                                                                                CC  00FF GPIOC   GPIOC_       0    0   0   0   0   0   0  0
                                                                                                    IFE

                                                                                CD  0000 GPIOC   GPIOC_       0    0   0   0   0   0   0  0
                                                                                                  SLEW

                                                                                CEDF -- GPIOC Reserved                                   RESERVED

                                                                                E0  00FF GPIOD   GPIOD_       0    0   0   0   0   0   0  0  0      0                       0  0             PUR
                                                                                                   PUR                                                                                        DR
                                                                                                                                                                                             DDR
                                                                                E1 0000 GPIOD GPIOD_DR 0           0   0   0   0   0   0  0  0      0                       0  0

                                                                                E2  0000 GPIOD   GPIOD_       0    0   0   0   0   0   0  0  0      0                       0  0
                                                                                                   DDR

91
92                                                                                                                 Table 10-41. Detailed Peripheral Memory Map (continued)                                 Peripheral Register Memory Map and Reset Value

                                                                                Offset Reset                  Bit  14  13  12  11  10  9  8  7      6                       5  4       3  2        1  Bit
                                                                                Addr. Value Periph. Register  15                                                                                       0
                                                                                (Hex) (Hex)

                                                                                E3  0080 GPIOD   GPIOD_       0    0   0   0   0   0   0  0  0      0                       0  0             PER
                                                                                                   PER

                                                                                E4  -- GPIOD Reserved                                     RESERVED

                                                                                E5  0000 GPIOD   GPIOD_       0    0   0   0   0   0   0  0  0      0                       0  0             IENR
                                                                                                   IENR

                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  E6  0000 GPIOD   GPIOD_       0    0   0   0   0   0   0  0  0      0                       0  0          IPOLR
                                                                                                  IPOLR

                                                                                E7  0000 GPIOD   GPIOD_       0    0   0   0   0   0   0  0  0      0                       0  0             IPR
                                                                                                    IPR

                                                                                E8  0000 GPIOD   GPIOD_       0    0   0   0   0   0   0  0  0      0                       0  0             IESR
                                                                                                   IESR

                                                                                E9  -- GPIOD Reserved                                     RESERVED

                                                                                EA  0000  GPIOD   GPIOD_      0    0   0   0   0   0   0  0  0      0                       0  0          RAWDATA
                                                                                                 RAWDATA

                                                                                EB  0000 GPIOD   GPIOD_       0    0   0   0   0   0   0  0  0      0                       0  0          DRIVE
                                                                                                  DRIVE

                                                                                EC  00FF GPIOD   GPIOD_       0    0   0   0   0   0   0  0  0      0                       0  0             IFE
                                                                                                    IFE

                                                                                ED  0000 GPIOD   GPIOD_       0    0   0   0   0   0   0  0  0      0                       0  0          SLEW
                                                                                                  SLEW

                                                                                EE9F -- GPIOD Reserved                                   RESERVED

                                                                                00  00FF GPIOE   GPIOE_       0    0   0   0   0   0   0  0                                       PUR
                                                                                                   PUR                                                                             DR
                                                                                                                                                                                  DDR
Freescale Semiconductor                                                         01 0000 GPIOE GPIOE_DR 0           0   0   0   0   0   0  0                                       PER

                                                                                02  0000 GPIOE   GPIOE_       0    0   0   0   0   0   0  0
                                                                                                   DDR

                                                                                03  0080 GPIOE   GPIOE_       0    0   0   0   0   0   0  0
                                                                                                   PER

                                                                                04  -- GPIOE Reserved                                     RESERVED
Freescale Semiconductor                                                                                            Table 10-41. Detailed Peripheral Memory Map (continued)

                                                                                Offset Reset                  Bit  14  13  12  11  10  9  8  7      6                       5  4        3  2       1  Bit
                                                                                Addr. Value Periph. Register  15                                                                                       0
                                                                                (Hex) (Hex)

                                                                                05  0000 GPIOE   GPIOE_       0    0   0   0   0   0   0  0                                       IENR
                                                                                                   IENR

                                                                                06  0000 GPIOE   GPIOE_       0    0   0   0   0   0   0  0                                    IPOLR
                                                                                                  IPOLR                                                                          IPR
                                                                                                                                                                                IESR
                         MC56F8006/MC56F8002 Digital Signal Controller, Rev. 2  07  0000 GPIOE   GPIOE_       0    0   0   0   0   0   0  0
                                                                                                    IPR

                                                                                08  0000 GPIOE   GPIOE_       0    0   0   0   0   0   0  0
                                                                                                   IESR

                                                                                09  -- GPIOE Reserved                                     RESERVED

                                                                                0A  0000  GPIOE   GPIOE_      0    0   0   0   0   0   0  0                                    RAWDATA
                                                                                                 RAWDATA                                                                         DRIVE
                                                                                                                                                                                   IFE
                                                                                0B  0000 GPIOE   GPIOE_       0    0   0   0   0   0   0  0                                      SLEW
                                                                                                  DRIVE

                                                                                0C 00FF GPIOE GPIOE_IFE 0          0   0   0   0   0   0  0

                                                                                0D  0000 GPIOE   GPIOE_       0    0   0   0   0   0   0  0
                                                                                                  SLEW
                                                                                                                                                                                                           Peripheral Register Memory Map and Reset Value
                                                                                0E1F -- GPIOE Reserved                                   RESERVED

                                                                                20  00FF GPIOF   GPIOF_       0    0   0   0   0   0   0  0  0      0                       0  0              PUR
                                                                                                   PUR                                                                                         DR
                                                                                                                                                                                              DDR
                                                                                21 0000 GPIOF GPIOF_DR 0           0   0   0   0   0   0  0  0      0                       0  0              PER

                                                                                22  0000 GPIOF   GPIOF_       0    0   0   0   0   0   0  0  0      0                       0  0
                                                                                                   DDR

                                                                                23  0080 GPIOF   GPIOF_       0    0   0   0   0   0   0  0  0      0                       0  0
                                                                                                   PER