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MAX7472

器件型号:MAX7472
器件类别:配件   
厂商名称:Minilogic
厂商官网:http://www.minilogic.com.hk
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器件描述

SWITCHED CAPACITOR FILTER, LOWPASS, QCC28

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MAX7472器件文档内容

19-0619; Rev 0; 8/06
            EVAALVUAAILTAIOBNLEKIT

  HDTV Anti-Aliasing Filters with Triple-Input Mux

                        General Description                                                           Features                                                                             MAX7472/MAX7473

The MAX7472/MAX7473 triple-channel anti-aliasing fil-       o Continuously Variable Anti-Aliasing Filter
ters and buffers with triple-input mux are ideal for high-         5MHz to 34MHz in 256 Steps
definition (HD) and standard-definition (SD) television
(TV) applications. Compatible with 1080i, 720p, 480p,       o 3:1 Input Mux on Each Video Filter
and 480i scanning system standards as well as com-
puter format signals, the MAX7472/MAX7473 support           o Supports All Standard Video and Computer Input
component video (Y PB PR, GsBR, and RGBHV) as well             Formats
as composite (CVBS) and S-video (Y/C).                             480i, 480p, 720p, 1080i
                                                                   QVGA, VGA, SVGA, XGA, SXGA, UXGA
The MAX7472/MAX7473 limit the input bandwidth for                  Y PB PR, GsBR, RGBHV, Y/C, CVBS
anti-aliasing and out-of-band noise reduction prior to
digital conversion by an ADC or video decoder. The          o Accepts Any Input Sync Format
frequency response of the MAX7472/MAX7473 can be                   Sync on Y, Sync on G, External Sync
continuously varied in 256 linear steps from below SD              (Positive or Negative)
response to beyond HD response through an I2C inter-               Sync on All Channels
face. The adjustable cutoff frequency allows filter opti-
mization for sampling rate and noise reduction. The         o Buffered Outputs Drive Standard 150 Video Load
MAX7472/MAX7473 also include 3:1 multiplexers for                  0dB (MAX7472)
selection of three complete sets of video inputs through           +6dB (MAX7473)
the I2C interface.
                                                            o DC- or AC-Coupled Outputs
The MAX7472/MAX7473 drive a 2VP-P video signal into
a standard 150 load. The inputs are AC-coupled and          o Single +5V Analog and +3.3V Digital Supplies
the outputs can be either DC- or AC-coupled. The
MAX7472 has a gain of 0dB and the MAX7473 has a             o 5mW Power-Down Mode
gain of +6dB. Both devices are available in a 28-pin
TQFN package and are fully specified over the upper-        o Lead (Pb)-Free 28-Pin TQFN Package
commercial (0C to +85C) temperature range.
                                                                                  Ordering Information

                                                            PART      PIN-PACKAGE            PKG CODE                            BUFFER
                                                                                                                                GAIN (dB)

                           Applications                     MAX7472UTI+ 28 TQFN-EP*               T2855-8                       0

                                                            MAX7473UTI+** 28 TQFN-EP*             T2855-8                       +6

HDTV (LCD, PDP, DLP, CRT)                                   Note: All devices are specified over the 0C to +85C operat-
Set-Top Boxes                                               ing temperature range.
Personal Video Recorders
Home Theaters                                               +Indicates lead-free packaging.

                                                            *EP = Exposed pad.
                                                            **Future product--contact factory for availability.

                                                                              Pin Configuration

                                                            TOP VIEW       OUT1
                                                                                 AVDD
                                                                                       OUT2
                                                                                             AVDD
                                                                                                   OUT3
                                                                                                         DVDD
                                                                                                               SDA

                                                                           21 20 19 18 17 16 15

                                                                  AVDD 22                                             14 SCL
                                                                    A0 23                                             13 SYNCC
                                                                                                                      12 SYNCB
Typical Operating Circuit appears at end of data sheet.           A1 24                                               11 SYNCA
                                                                                                                      10 DGND
                                                                  AGND 25     MAX7472                                 9 INC3
                                                                  AGND 26     MAX7473                                 8 INB3

                                                                  INA1 27  +                 EP*

                                                                  INB1 28

                                                                           1 234567

                                                                           INC1
                                                                                 AGND
                                                                                       INA2
                                                                                             INB2
                                                                                                   INC2
                                                                                                         AGND
                                                                                                                INA3

                                                                                                                                                                                    TQFN
                                                                                                                                                                               5mm x 5mm
                                                                                                                                                                            *EXPOSED PAD.

                          ________________________________________________________________ Maxim Integrated Products 1

For pricing, delivery, and ordering information, please contact Maxim/Dallas Direct! at
1-888-629-4642, or visit Maxim's website at www.maxim-ic.com.
                 HDTV Anti-Aliasing Filters with Triple-Input Mux

MAX7472/MAX7473  ABSOLUTE MAXIMUM RATINGS

                 AVDD to AGND .........................................................-0.3V to +6V      Maximum Current into Any Pin
                 DVDD to DGND.........................................................-0.3V to +4V         (except AVDD, DVDD, and OUT) ...................................50mA
                 AGND to DGND.....................................................-0.3V to +0.3V
                                                                                                         Continuous Power Dissipation (TA = +70C)
                 INA_, INB_, INC_ to AGND...........................................................       28-Pin TQFN (derate 34.5mW/C above +70C) ........2758mW

                   ............................-0.3V to the lower of (AVDD + 0.3V) and +6V               Operating Temperature Range.............................. 0C to +85C
                 OUT_ to AGND......-0.3V to the lower of (AVDD + 0.3V) and +6V                           Storage Temperature Range ............................-65C to +150C
                 SYNC_, A_ to AGND.....................................................................  Junction Temperature ......................................................+150C
                                                                                                         Lead Temperature (soldering, 10s) .................................+300C
                   ...............................-0.3V to the lower of (AVDD + 0.3V) and +6V
                 SCL, SDA to DGND .................................................-0.3V to + 6V

                 Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. These are stress ratings only, and functional
                 operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to
                 absolute maximum rating conditions for extended periods may affect device reliability.

                 ELECTRICAL CHARACTERISTICS

                 (AVDD = +5V 5%, DVDD = 2.7V to 3.6V, RLOAD = 150 to AGND, CIN = 0.1F, TA = 0C to +85C, unless otherwise noted. Typical
                 values are at TA = +25C.)

                 PARAMETER                    SYMBOL                                                     CONDITIONS  MIN TYP MAX UNITS

                                                         HD: f = 100kHz to 30MHz, relative to 100kHz                 -3  -0.6  +1
                                                         (Note 1)

                 Filter Passband Response     APB                                                                                   dB
                 Filter Stopband Attenuation
                                                         SD: f = 100kHz to 5.75MHz, relative to                          0.1 1.0

                                                         100kHz (Note 2)

                                              ASB        HD: f = 74MHz (Note 1)                                          57
                                                                                                                                                  dB
                                                         SD: f = 27MHz (Note 2)
                                                                                                                         63

                                                         HD: 100kHz to 30MHz, relative to 100kHz                         20
                                                         (Note 1)

                 Group-Delay Deviation        tG                                                                                    ns

                                                         SD: 100kHz to 5.75MHz, relative to 100kHz                       15
                                                         (Note 2)

                                                         HD: channel to channel, 100kHz to 2MHz                          5
                                                         (Note 1)

                 Group-Delay Matching         tG(MATCH)                                                                             ns

                                                         SD: channel to channel, 100kHz to 500kHz                        1.5
                                                         (Note 2)

                 Bypass Frequency Response               -3dB, bypass mode, independent of filter                        100        MHz
                                                         setting
                 SD Differential Gain
                 SD Differential Phase        dG         5-step modulated staircase (Note 2)                             0.25       %

                                              d          5-step modulated staircase (Note 2)                             0.25       Degrees

                 Signal-to-Noise Ratio        SNR        Output signal (2VP-P) to RMS noise (100kHz                      69         dB

                                                         to 30MHz) (Note 1)

                 SD Line-Time Distortion      HDIST      Deviations in a line with an 18s, 100 IRE bar,                       0.3  %
                                                         1 line = 63.5s (Note 2)

                 SD Field-Time Distortion     VDIST      Deviations in 130 lines with 18s, 100 IRE                            0.3  %
                                                         bars (Note 2)

                 2 _______________________________________________________________________________________
HDTV Anti-Aliasing Filters with Triple-Input Mux

ELECTRICAL CHARACTERISTICS (continued)                                                                                      MAX7472/MAX7473

(AVDD = +5V 5%, DVDD = 2.7V to 3.6V, RLOAD = 150 to AGND, CIN = 0.1F, TA = 0C to +85C, unless otherwise noted. Typical
values are at TA = +25C.)

             PARAMETER           SYMBOL  CONDITIONS                           MIN TYP MAX UNITS
                                                                                           350
Clamp Settling Time                      To 1% with 100 IRE step    Positive                                          H
                                         (Note 3)                   Negative               650
Minimum Functional Input Sync
Amplitude                                                                     125                    mV

Low-Frequency Gain                       TA = +25C, MAX7472 (Note 1)         -0.5        0    +0.5  dB
                                         TA = +25C, MAX7473 (Note 1)
Low-Frequency Gain Matching              100kHz                               5.5         6    6.5
Maximum Input Voltage                    MAX7472
Amplitude                                MAX7473                                    0.05             dB

                                                                                          2.4        VP-P

                                                                                          1.2

Maximum Output Voltage                   DC to 30MHz                                      2.4        VP-P
Amplitude                                (Notes 1, 4)

Output Clamping Level Variation          VIN = 0 to DVDD                                       120 mV

Mux Crosstalk                            VIN = 0 to DVDD                                  -80        dB
                                         ISINK = 3mA
Channel-to-Channel Isolation             VIN = 0 to DVDD                                  62         dB

Power-Supply Rejection Ratio     PSRR    Normal operation, no load                        50         dB
                                         Power-down mode, no load
DIGITAL INPUTS (A1, A0, SYNC_)

Input Logic High Voltage         VIH                                          2.0                    V

Input Logic Low Voltage          VIL                                                           0.8   V

Input Leakage Current            IIN                                                      1   10   A

Input Capacitance                CIN                                                      6          pF

DIGITAL INPUTS (SDA, SCL)

Input Logic High Voltage          VIH                                         0.7 x DVDD             V
Input Logic Low Voltage            VIL
Input Hysteresis                 VHYST                                                         0.3 x DVDD V
Input Leakage Current              IIN
Input Capacitance                 CIN                                         0.05 x DVDD            V
DIGITAL OUTPUT (SDA)
                                                                                    0.1 10         A

                                                                                          6          pF

Output Logic Low Voltage          VOL                                                          0.4   V
Tri-State Leakage Current          IL
Tri-State Output Capacitance     COUT                                               0.1 10         A
POWER REQUIREMENTS
                                                                                          6          pF

Analog Supply Voltage Range      AVDD                                         4.75        5    5.25  V
Digital Supply Voltage Range     DVDD
                                                                              2.7         3.3  3.6   V

Analog Supply Current            IAVDD                                              180 200          mA

                                                                                          1    1.5

Digital Supply Current           IDVDD                                                    25         A

                   _______________________________________________________________________________________ 3
                 HDTV Anti-Aliasing Filters with Triple-Input Mux

MAX7472/MAX7473  TIMING CHARACTERISTICS

                 (AVDD = +5V 5%, DVDD = 2.7V to 3.6V, TA = 0C to +85C, unless otherwise noted. Typical values are at TA = +25C.) (Figure 1)

                               PARAMETER                    SYMBOL                    CONDITIONS                              MIN TYP MAX UNITS
                 Serial Clock Frequency                        fSCL
                                                                                                                                  0         400           kHz
                 Bus Free Time Between STOP (P)                tBUF
                 and START (S) Conditions                                                                                     1.3                         s

                 Hold Time (Repeated) START (Sr)            tHD;STA         After this period, the first clock pulse is       0.6                         s
                 Condition                                                  generated

                 SCL Pulse-Width Low                        tLOW                                                              1.3                         s
                                                                                                                                                          s
                 SCL Pulse-Width High                       tHIGH                                                             0.6

                 Setup Time for a Repeated START            tSU;STA                                                           0.6                         s
                 (Sr) Condition

                 Data Hold Time                             tHD;DAT (Note 5)                                                      0               0.9     s

                 Data Setup Time                            tSU;DAT                                                           100                         ns

                 Rise Time of Both SDA and SCL                       tr                                                           0         300           ns
                 Signals, Receiving

                 Fall Time of Both SDA and SCL                       tf                                                           0         300           ns
                 Signals, Receiving

                 Fall Time of SDA Signal,                       tf          (Note 6)                                          20 +          300           ns
                 Transmitting                               tSU;STO         (Note 7)                                          0.1Cb
                                                                                                                                                          s
                 Setup Time for STOP (P) Condition             Cb                                                              0.6
                 Capacitive Load for Each Bus Line             tSP                                                                          400           pF
                                                                                                                                 0
                 Pulse Width of Spikes Suppressed                                                                                                 50      ns
                 by the Input Filter

                 Note 1: The filter passband edge is set to code 255.
                 Note 2: The filter passband edge is set to code 40.
                 Note 3: 1H is the total line period, depending on the video standard. For NTSC, this is 63.5s, for HDTV, the line period is 29.64s.
                 Note 4: The clamp level is at the sync tip for signals with sync pulses, and is at the blanking level otherwise.
                 Note 5: A master device must provide a hold time of at least 300ns for the SDA signal (referred to VIL of the SCL signal) to bridge

                            the undefined region of SCL's falling edge.
                 Note 6: Cb = total capacitance of one bus line in pF. tR and tF measured between 0.3VDD and 0.7VDD.
                 Note 7: Input filters on the SDA and SCL inputs suppress noise spikes less than 50ns.

                 SDA

                      tf          tLOW                      tSU;DAT                                   tHD;STA            tSP            tr  tBUF
                 SCL
                                                        tr                  tf

                                       tHD;STA tHD;DAT               tHIGH      tSU;STA                                  tSU;STO
                          S                                                                       Sr
                                                                                                                                     P                 S

                 Figure 1. 2-Wire Serial-Interface Timing Diagram

                 4 _______________________________________________________________________________________
               HDTV Anti-Aliasing Filters with Triple-Input Mux

                                                              Typical Operating Characteristics                                                                                                                                                                          MAX7472/MAX7473

(AVDD = +5V, DVDD = 3.3V, RLOAD = 150 to GND, CIN = 0.1F, TA = +25C.)

                     FREQUENCY RESPONSE (MAX7472)             MAX7472/73 toc01                                              FREQUENCY RESPONSE (MAX7473)            MAX7472/73 toc02                                   PASSBAND FLATNESS (MAX7472)     MAX7472/73 toc03

               10                                                    RESPONSE (dB)                                    10                                                    RESPONSE (dB)                      1.0
                0
                                                                                                                      0                                                                                        0.5

               -10                                                                          -10                                                                                                                0
                               CODE 40
RESPONSE (dB)                                       CODE 220                                               CODE 40                                        CODE 220
               -20                                  CODE 255                                -20
                                                                                                                                                                                                               -0.5      CODE 40
               -30
                                 CODE 90                                                    -30                                                           CODE 255                                             -1.0
                                                                                                                                                                                                                                     CODE 90
               -40
                                                                                                                                                                                                               -1.5
               -50                                                                          -40                                  CODE 90

                                                                                            -50                                                                                                                -2.0      CODE 220

               -60

               -70                                                                          -60                                                                                                                -2.5      CODE 255

               -80                                                                          -70                                                                                                                -3.0
                                                                                                                                                                                                                    0.1
                    0.1  1                  10  100  1000                                                                 0.1    1             10         100     1000                                                   1                    10       100

                            FREQUENCY (MHz)                                                                                         FREQUENCY (MHz)                                                                      FREQUENCY (MHz)

                       PASSBAND FLATNESS (MAX7473)                                                                                       GROUP DELAY                                                                     2T RESPONSE (1 IRE = 7.14mV)

               7.0                                            MAX7472/73 toc04                                        90                                            MAX7472/73 toc05                                                                   MAX7472/73 toc06

               6.5                                                                                                    80
                                                                                                                                           SD
               6.0
                                   CODE 40                                                                            70

RESPONSE (dB)  5.5                                                              DELAY (ns)                            60
                                                                                                                      50
                            CODE 90
               5.0

                                                                                                                      40                           HD

               4.5                                                                                                    30

               4.0       CODE 220                                                                                     20

               3.5       CODE 255                                                                                     10

               3.0                                                                                                    0
                   0.1
                            1                   10   100                                                                  0.1       1              10               100                                                     100ns/div

                            FREQUENCY (MHz)                                                                                         FREQUENCY (MHz)

                         MODULATED 12.5T RESPONSE             MAX7472/73 toc07                                                        DIFFERENTIAL GAIN                MAX7472/73 toc08                             -3dB FREQUENCY vs. CONTROL CODE    MAX7472/73 toc09

                                        400ns/div                       DIFFERENTIAL PHASE () DIFFERENTIAL GAIN (%)   0.3                                                    MEASURED CUTOFF FREQUENCY (MHz)  35
                                                                                                                       0.2
                                                                                                                       0.1                                                                                     30

                                                                                                                         0                                                                                     25
                                                                                                                      -0.1
                                                                                                                      -0.2
                                                                                                                      -0.3

                                                                                                                                    DIFFERENTIAL PHASE                                                         20

                                                                                                                      0.2

                                                                                                                      0.1                                                                                      15

                                                                                                                          0                                                                                    10

                                                                                                                      -0.1

                                                                                                                      -0.2                                                                                     5

                                                                                                                             12     3          4       5       6    7                                                0   51 102 153 204 255

                                                                                                                                                                                                                         CONTROL CODE

                                          _______________________________________________________________________________________ 5
HDTV Anti-Aliasing Filters with Triple-Input Mux

                                           Typical Operating Characteristics (continued)

(AVDD = +5V, DVDD = 3.3V, RLOAD = 150 to GND, CIN = 0.1F, TA = +25C.)
MAX7472/MAX7473
                                 RESPONSE (dB)BYPASS-MODE FREQUENCY RESPONSEBYPASS-MODE GROUP DELAY
                                                                                                                                                                            MAX7472/73 toc10
                                                                                                                                             DELAY (ns)1020
                                                                                                                                                                                                                                                                                                                                                                   MAX7472/73 toc11
              5              MAX7473

               0                                        16
                                MAX7472

              -5

              -10                                       12

              -15

              -20                                       8

              -25

              -30                                       4

              -35

              -40                                       0
                  0.1
                          1              10  100  1000      0.1  1  10                     100

                             FREQUENCY (MHz)                     FREQUENCY (MHz)

                                                                    Pin Description

     PIN           NAME                                                                   FUNCTION
      1             INC1     Channel C Input 1. AC-couple INC1 with a series 0.1F capacitor.

2, 6, 25, 26       AGND      Analog Ground. Connect all AGND pins to the ground plane. See the Power-Supply Bypassing and
                             Layout Considerations section.
      3             INA2
      4             INB2     Channel A Input 2. AC-couple INA2 with a series 0.1F capacitor.
      5             INC2     Channel B Input 2. AC-couple INB2 with a series 0.1F capacitor.
      7             INA3     Channel C Input 2. AC-couple INC2 with a series 0.1F capacitor.
      8             INB3     Channel A Input 3. AC-couple INA3 with a series 0.1F capacitor.
      9             INC3     Channel B Input 3. AC-couple INB3 with a series 0.1F capacitor.
     10            DGND      Channel C Input 3. AC-couple INC3 with a series 0.1F capacitor.
     11            SYNCA     Digital Ground. See the Power-Supply Bypassing and Layout Considerations section.
     12            SYNCB     Channel A External Sync Input. Connect to ground if not used.
     13            SYNCC     Channel B External Sync Input. Connect to ground if not used.
     14              SCL     Channel C External Sync Input. Connect to ground if not used.
     15              SDA     I2C-Compatible Serial Clock Input
                             I2C-Compatible Serial Data Input/Output
     16             DVDD
                             Digital Power Supply. Bypass to DGND with a 0.1F capacitor. See the Power-Supply Bypassing and
     17             OUT3     Layout Considerations section.
                             Video Output 3. OUT3 can be either AC- or DC-coupled.
18, 20, 22          AVDD
                             Analog Power Supply. Bypass each AVDD input to AGND using a 0.1F capacitor. See the Power-
                             Supply Bypassing and Layout Considerations section.

6 _______________________________________________________________________________________
HDTV Anti-Aliasing Filters with Triple-Input Mux

                                                            Pin Description (continued)                                 MAX7472/MAX7473

PIN  NAME                                                   FUNCTION

19   OUT2 Video Output 2. OUT2 can be either AC- or DC-coupled.

21   OUT1 Video Output 1. OUT1 can be either AC- or DC-coupled.

23   A0    Address Bit 0

24   A1    Address Bit 1

27   INA1  Channel A Input 1. AC-couple INA1 with a series 0.1F capacitor.

28   INB1  Channel B Input 1. AC-couple INB1 with a series 0.1F capacitor.

           Exposed Pad. The exposed pad is located on the package bottom and is internally connected to

--   EP    AGND. Connect EP to the analog ground plane. Do not route any PC board traces under the

           package. See the Power-Supply Bypassing and Layout Considerations section.

                       Detailed Description                 including the mux, the clamp voltage, the filter's corner
                                                            frequency, the sync source (internal/external), and filter
The MAX7472/MAX7473 are complete video anti-alias-          bypassing.
ing solutions ideal for fixed-pixel HDTV display tech-
nologies such as plasma and LCD, which digitize the         The Typical Operating Circuit shows the block diagram
input video signal and then scale the resolution to         and typical external connections of the MAX7472/
match the native pixel format of the display. With a soft-  MAX7473.
ware-selectable corner frequency ranging from 5MHz
to 34MHz, the MAX7472/MAX7473 support both SD                                Sync Detector and Clamp Levels
and HD video signals including 1080i, 720p, 720i,           The MAX7472/MAX7473 use a video clamp circuit to
480p, and 480i. Higher bandwidth computer resolution        establish a DC offset for the incoming video signal after
signals are also supported.                                 the AC-coupling capacitor. This video clamp sets the DC
                                                            bias level of the circuit at the optimum operating point.
Integrated lowpass filters limit the analog video input
bandwidth for anti-aliasing and out-of-band noise           The MAX7472/MAX7473 support both internal and
reduction prior to sampling by an ADC or video              external sync detection. Selection of internal vs. exter-
decoder. By allowing the corner frequency to be adjust-     nal detection is achieved by programming the com-
ed from below SD resolution to beyond HD resolutions        mand byte (see Table 3). After extracting the sync
in 256 steps, the filter's corner frequency can be opti-    information from channel 1 or an external sync (SYNCA,
mized dynamically for a specific input video signal and     SYNCB, or SYNCC), the MAX7472/MAX7473 clamp the
the sampling frequency of the ADC or video decoder.         video signal during the sync tip portion of the video.
The MAX7472/MAX7473 provide a filter-bypass mode            Select one of two possible clamp levels according to
to support applications requiring a passband greater        the input signal format. Use the low level when the input
than 34MHz.                                                 signal contains sync information such as Y (luma) or
                                                            CVBS signals. Use the high level for bipolar signals
An I2C interface allows a microcontroller to configure      such as C (chroma) or PB/PR. See Table 1.
the MAX7472/MAX7473s' performance and functionality

Table 1. Clamp Levels                  CHANNEL 1            CLAMP LEVEL                CHANNEL 3
                                            Low               CHANNEL 2                     High
          INPUT SIGNAL FORMAT               Low                    High                     High
                                            Low                    High                     High
                      Y PB PR               Low                    Low                      Low
                       GsBR                 High                   Low                      High
                     CVBS Y C                                      High
        Y PB PR (sync on all signals)
                    RGBHV

     _______________________________________________________________________________________ 7
                 HDTV Anti-Aliasing Filters with Triple-Input Mux

MAX7472/MAX7473                             Component/Composite Selection             erations, one of the most important being the sampling
                 The MAX7472/MAX7473 accept component or com-                         rate of the subsequent ADC or video decoder in the
                 posite inputs. The sync detection path provides an                   system. In oversampled systems, the sampling rate is
                 additional selectable color burst filter to improve sync             significantly more than the desired passband response.
                 detection.                                                           The extra frequency span between the passband and
                                                                                      the sampling rate contains noise that can be eliminated
                                                        External Sync Detection       by setting the corner frequency of the filter to just pass
                 When filtering a video signal without embedded sync                  the desired bandwidth. This results in a higher signal-
                 information, such as computer formats (RGBHV) with                   to-noise ratio of the overall system.
                 separate sync signals, use the external sync mode (see
                 Table 3) and apply the horizontal sync source to the                                                                        Filter Bypass
                 SYNCA, SYNCB, or SYNCC pin. The sync detector                        The MAX7472/MAX7473 offer selectable filter bypass-
                 determines when the clamp circuit is turned on.                      ing that allows the input video signals to bypass the
                                                                                      internal filters reaching the output buffers unfiltered.
                 The MAX7472/MAX7473 can detect positive or nega-                     The filter-bypass mode is enabled/disabled through the
                 tive polarity external syncs with TTL logic levels. Use              command byte (see Table 3).
                 the I2C interface to program the polarity of the external
                 sync signal.                                                                                                        Output Buffer
                                                                                      Each output buffer can drive a 2VP-P signal into a 150
                                                                              Filter  video load. The MAX7472/MAX7473 can drive a DC- or
                 The internal video filter delivers an optimized response             AC-coupled load. The output DC level is controlled to
                 with a steep transition band to achieve a wide pass-                 limit the DC voltage on the cable so that the blanking
                 band along with excellent stopband rejection. In addi-               level of the video signal is always less than 1V, meeting
                 tion, the filter is optimized to provide an excellent time-          the digital TV specification. As a result, output AC-cou-
                 domain response with low overshoot.                                  pling capacitors can be eliminated when driving a
                                                                                      cable, thus eliminating the normal adverse effects
                                                   Setting the Filter Frequency       caused by these capacitors such as line- and field-time
                 The frequency response (-3dB cutoff frequency) of the                distortion, otherwise known as droop. See the Output
                 filter in the MAX7472/MAX7473 can be varied from less                Considerations section for more information.
                 than the SD passband to beyond the HD passband in
                 256 linear steps through the I2C interface. Use the com-                                                                    Gain Options
                 mand byte to write to the Frequency register followed                The MAX7472 features an overall gain of 0dB, while the
                 by the 8-bit data word that corresponds to the desired               MAX7473 features an overall gain of +6dB. Use the
                 frequency. See Table 6.                                              +6dB option (MAX7473) when driving a back-matched
                                                                                      cable. Use the 0dB option (MAX7472) when driving an
                 The Frequency register sets the -3dB point. Set this fre-            ADC or video decoder with an input range the same as
                 quency accordingly to achieve the desired flat pass-                 the input to the MAX7472. To add flexibility, the
                 band response.                                                       MAX7472 accepts input signals up to 2VP-P, twice the
                                                                                      standard video-signal range.
                                       Optimizing the Frequency Response
                 Select the frequency according to the resolution of the                                                           Output Clamp Level
                 video-signal format. High-definition signals require                 The MAX7472/MAX7473 output can be DC- or AC-cou-
                 higher bandwidth and standard-definition signals                     pled. The nominal output clamp level in the DC-cou-
                 require less bandwidth. The actual bandwidth con-                    pled case depends on the clamp voltage setting and
                 tained in the video signal is a function of the visual res-          can be determined according to Table 2.
                 olution of the signal. This bandwidth is typically less
                 than what is indicated by the format resolution (1080i,              Table 2. Output Clamp Level
                 720p, 480p, and 480i). For more information on this
                 topic, see Application Note 750: Bandwidth vs. Video                 CLAMP SETTING  OUTPUT CLAMP LEVEL (mV)
                 Resolution on the Maxim website (www.maxim-ic.com).                                                  (typ)
                 See Table 6.                                                                  Low
                                                                                               High                   100
                 The frequency response can be optimized to improve                                                   100
                 the overall performance. There are a number of consid-

                 8 _______________________________________________________________________________________
HDTV Anti-Aliasing Filters with Triple-Input Mux

As shown in the Sync Detector and Clamp Levels sec-            SCL facilitate bidirectional communication between the                MAX7472/MAX7473
tion, the low clamp level is used for signals with sync        MAX7472/MAX7473 and the master at rates up to 400kHz.
information and determines the voltage level of the
sync tip, while the high clamp level is used for signals       Once a command byte is written to the MAX7472/
without sync information and sets the blanking level.          MAX7473, the command interpreter changes the
                                                               Control/Status register and the Channel Selection regis-
The absolute voltage level of the output signal is rela-       ter accordingly. See the Control/Status Register and
tive to the output clamp level. A video signal containing      Channel-Selection Register sections for more informa-
sync information (i.e., CVBS or Y) is unipolar above the       tion. The command interpreter also controls access to
clamp level and conversely, a video signal without sync        the Frequency register (see the Command Byte (Write
(i.e., PB, PR, or C) is bipolar around the clamp level.        Cycle) section).

                                                 Multiplexers  The MAX7472/MAX7473 are transmit/receive slave-only
The MAX7472/MAX7473 provide four 3:1 multiplexers              devices, relying upon a master to generate a clock sig-
programmable through the I2C interface to select which         nal. The master (typically a microcontroller) initiates
of three separate channels (channels A, B, C) is to be         data transfer on the bus and generates SCL.
connected to each video input. The fourth multiplexer is
used in conjunction with external sync detection and           A master device communicates to the MAX7472/
determines which channel's external sync is to be con-         MAX7473 by transmitting the proper address (see the
nected to the external sync input.                             Slave Address section) followed by a command and/or
                                                               data words. Each transmit sequence is framed with a
See Table 3 and the Serial Interface section for more          START (S) or REPEATED START (Sr) condition and a
information on how to select a particular channel. After       STOP (P) condition.
selecting a channel with a command byte, bits CS7
and CS6 of the Channel Selection register reflect the          The SDA driver is an open-drain output, requiring a
channel setting (Table 7).                                     pullup resistor (2.4k or greater) to generate a logic-
                                                               high voltage. Optional resistors (24) in series with
                                       Power-Down Mode         SDA and SCL protect the device inputs from high-volt-
The MAX7472/MAX7473 include a power-down mode                  age spikes on the bus lines. Series resistors also mini-
that reduces the supply current from 180mA (typ) to            mize crosstalk and undershoot of the bus signals.
1mA (typ) by powering down the analog circuitry. The
I2C interface remains active allowing the device to                                                                    Bit Transfer
return to full-power operation. The clamp settling time        Each SCL rising edge transfers 1 data bit. Nine clock
(see the Electrical Characteristics table) limits the          cycles are required to transfer the data into or out of the
wake-up time of the MAX7472/MAX7473. After exiting             MAX7472/MAX7473. The data on SDA must remain stable
the power-down mode, the MAX7472/MAX7473 resume                during the high period of the SCL clock pulse. Changes in
normal operation using the settings stored prior to            SDA while SCL is high are read as control signals (see the
power-down. The command byte controls the power-               START and STOP Conditions section). When the serial
down and wake-up modes (see Table 3). A software               interface is inactive, SDA and SCL idle high.
reset sets the Control/Status register to its default con-
ditions. The Frequency register and the Channel                                                START and STOP Conditions
Selection register are not affected.                           A master device initiates communication by issuing a
                                                               START condition (S), a high-to-low transition on SDA with
                                 Power-On Reset (POR)          SCL high (Figure 2). The master terminates transmission
The MAX7472/MAX7473 include a power-on reset                   by a STOP condition (P) (see the Acknowledge Bit (ACK)
(POR) circuit that resets the internal registers and I2C       and Not-Acknowledge Bit (NACK) section). A STOP con-
interface to their default condition (see Tables 47).         dition is a low-to-high transition on SDA while SCL is high
                                                               (Figure 2). The STOP condition frees the bus. If a repeat-
                                            Serial Interface   ed START condition (Sr) is generated instead of a STOP
The MAX7472/MAX7473 feature an I2C-compatible,                 condition, the bus remains active. When a STOP condi-
2-wire serial interface consisting of a bidirectional serial   tion or incorrect address is detected, the MAX7472/
data line (SDA) and a serial clock line (SCL). SDA and         MAX7473 then ignore all communication on the I2C bus
                                                               until the next START or REPEATED START condition,
                                                               minimizing digital noise and feedthrough.

_______________________________________________________________________________________ 9
                 HDTV Anti-Aliasing Filters with Triple-Input Mux

MAX7472/MAX7473                                           Early STOP Conditions                  S                     Sr                                P
                 The MAX7472/MAX7473 recognize a STOP condition at                   SCL
                 any point during transmission except when a STOP
                 condition occurs in the same high pulse as a START                     SDA
                 condition (Figure 3). This condition is not a legal I2C
                 format; at least one clock pulse must separate any                  Figure 2. START/STOP Conditions
                 START and STOP conditions. The MAX7472/MAX7473
                 discard any data received during a data transfer abort-                         LEGAL STOP CONDITION            ILLEGAL STOP CONDITION
                 ed by an early STOP condition.                                      SCL                               SCL

                                         REPEATED START (Sr) Conditions              SDA                               SDA
                 An Sr condition is used to indicate a change in direc-                              STOP START
                 tion of data flow (see the Read Cycle section). Sr can                                                                START ILLEGAL
                 also be used when the bus master is writing to several                                                                           STOP
                 I2C devices and does not want to relinquish control of
                 the bus. The MAX7472/MAX7473 serial interface sup-                  Figure 3. Early STOP Conditions
                 ports continuous write operations with (or without) an Sr
                 condition separating them.                                               S

                                                   Acknowledge Bit (ACK) and                                           NOT ACKNOWLEDGE
                                                 Not-Acknowledge Bit (NACK)
                 Successful data transfers are acknowledged with an                  SDA
                 acknowledge bit (ACK) or a not-acknowledge bit
                 (NACK). Both the master and the MAX7472/MAX7473                                                           ACKNOWLEDGE
                 (slave) generate acknowledge bits. To generate an
                 acknowledge, the receiving device must pull SDA low                 SCL            1                      8            9
                 before the rising edge of the acknowledge-related clock
                 pulse (ninth pulse) and keep it low during the high period          Figure 4. Acknowledge and Not-Acknowledge Bits
                 of the clock pulse (Figure 4). To generate a not acknowl-
                 edge, the receiver allows SDA to be pulled high before              wait for a START condition followed by its slave address.
                 the rising edge of the acknowledge-related clock pulse              The serial interface compares each address bit by bit,
                 (ninth pulse) and leaves it high during the high period of          allowing the interface to power down and disconnect
                 the clock pulse. Monitoring the acknowledge bits allows             from SCL immediately if an incorrect address is detect-
                 for detection of unsuccessful data transfers. An unsuc-             ed. After recognizing a START condition followed by the
                 cessful data transfer happens if a receiving device is              correct address, the MAX7472/MAX7473 are ready to
                 busy or if a system fault has occurred. In the event of an          accept or send data. The least significant bit (LSB) of the
                 unsuccessful data transfer, the master should reattempt             address byte (R/W) determines whether the master is
                 communication at a later time.                                      writing to or reading from the MAX7472/MAX7473 (R/W =
                                                                                     0 selects a write condition, R/W = 1 selects a read condi-
                 The MAX7472/MAX7473 generate an acknowledge bit
                 when receiving an address or data by pulling SDA low
                 during the ninth clock pulse. When transmitting data
                 during a read, the MAX7472/MAX7473 do not drive
                 SDA during the ninth clock pulse (i.e., the external
                 pullups define the bus as a logic high) so that the
                 receiver of the data can pull SDA low to acknowledge
                 receipt of data.

                                                                      Slave Address
                 A bus master initiates communication with a slave device
                 by issuing a START condition followed by the 7-bit slave
                 address (Figure 5). When idle, the MAX7472/MAX7473

                 10 ______________________________________________________________________________________
     HDTV Anti-Aliasing Filters with Triple-Input Mux

tion). After receiving the proper address, the                    ACK. The MAX7472/MAX7473 recognize the next byte         MAX7472/MAX7473
MAX7472/MAX7473 (slave) issue an ACK by pulling                   after a successfully received address as the command
SDA low for one clock cycle.                                      byte (Table 3).

The MAX7472/MAX7473 slave address consists of 5                   Use the command byte to configure the MAX7472/
fixed bits A6A2 (set to 10010) followed by 2 pin-pro-            MAX7473. While most of the commands listed in Table
grammable bits A1 and A0. The most significant address            3 modify the functionality of the MAX7472/
bit (A6) is transmitted first, followed by the remaining          MAX7473, some commands prepare the device for fur-
bits. Addresses A1 and A0 can also be driven dynami-              ther data transfers (see the Control/Status Register,
cally if required, but the values must be stable when they        Frequency Register, and Channel-Selection Register
are expected in the address sequence.                             sections.) When the write cycle is prematurely aborted,
                                                                  the register is not updated. Figures 6 and 7 show
                                 Command Byte (Write Cycle)       examples of write sequences.
A write cycle begins with the bus master issuing a
START condition followed by 7 address bits (Figure 5)
and a write bit (R/W = 0). After successfully receiving
its address, the MAX7472/MAX7473 (slave) issue an

SDA         1         0                    0  1              0          A1      A0        R/W  ACK

            MSB                                                                 LSB

SCL

Figure 5. Slave-Address Byte Definition

     SCL

       SDA         1  0          0  1         0 A1 A0 R/W ACK 0 0           01      0  0  1    0 ACK

       SDA                                                        C7 C6 C5 C4 C3 C2 C1 C0
DIRECTION
                      IN TO MAX7472/MAX7473                  OUT                IN             OUT

            START

SCL (CONT)

SDA (CONT)            F7 F6 F5 F4 F3 F2 F1 F0 ACK

       SDA                             IN                    OUT IN
DIRECTION

                                                                  STOP

COMMAND WORD C7C0 IS 00010010.

Figure 6. Write Sequence to Update the Frequency Register

                   ______________________________________________________________________________________ 11
                 HDTV Anti-Aliasing Filters with Triple-Input Mux

MAX7472/MAX7473  Table 3. Command Byte Definition

                 COMMAND BYTE: INDIVIDUAL BIT DEFINITIONS  DESCRIPTION
                  C7 C6 C5 C4 C3 C2 C1 C0

                 0 0 0 0 0 0 0 0 Power-down.

                 0  0  0  0  0  0  0  1 Wake-up; resume normal operation using the frequency/status previously
                                                           stored (unless power has been cycled).

                 0 0 0 0 0 0 1 0 Set clamp voltage level for IN1 to low.

                 0 0 0 0 0 0 1 1 Set clamp voltage level for IN1 to high.

                 0 0 0 0 0 1 0 0 Set clamp voltage level for IN2 to low.

                 0 0 0 0 0 1 0 1 Set clamp voltage level for IN2 to high.

                 0 0 0 0 0 1 1 0 Set clamp voltage level for IN3 to low.

                 0 0 0 0 0 1 1 1 Set clamp voltage level for IN3 to high.

                 0 0 0 0 1 0 0 0 Select component input, color-burst filter disabled.

                 0 0 0 0 1 0 0 1 Select composite input, color-burst filter enabled.

                 0 0 0 0 1 0 1 0 Select internal sync.

                 0 0 0 0 1 0 1 1 Select external sync.

                 0 0 0 0 1 1 0 0 Select positive polarity for the external sync.

                 0 0 0 0 1 1 0 1 Select negative polarity for the external sync.

                 0 0 0 0 1 1 1 0 Enable filters.

                 0 0 0 0 1 1 1 1 Disable filters. Enter bypass mode.

                                                                                       Reset status to the default status as outlined in the Control/Status register
                 0 0 0 1 0 0 0 0 table. This command does not affect the Frequency register and the Channel

                                                                                       Selection register.

                                                                                       Request reading the Control/Status register. The interface expects an Sr
                 0 0 0 1 0 0 0 1 condition to follow with address and read/write set to read so that data can be

                                                                                       driven onto the bus.

                 0 0 0 1 0 0 1 0 Load the Frequency register with the data byte following the command word.

                                                                                       Request reading the Frequency register. The interface expects an Sr
                 0 0 0 1 0 0 1 1 condition to follow with address and read/write set to read so that data can be

                                                                                       driven onto the bus.

                 0 0 0 1 0 1 0 0 Select Input A.

                 0 0 0 1 0 1 0 1 Select Input B.

                 0 0 0 1 0 1 1 0 Select Input C.

                                                                                       Request reading the Channel Selection register. The interface expects an Sr
                 0 0 0 1 0 1 1 1 condition to follow with address and read/write set to read so that data can be

                                                                                       driven onto the bus.

                 12 ______________________________________________________________________________________
HDTV Anti-Aliasing Filters with Triple-Input Mux

SCL                                                                                                                                  MAX7472/MAX7473

       SDA            1 0 0 1 0 A1 A0 R/W ACK 0 0 0 0 0 0 0 0 ACK
                                                                                                  C7 C6 C5 C4 C3 C2 C1 C0
       SDA
DIRECTION                 IN TO MAX7472/MAX7473  OUT                     IN       OUT                                      IN

              START                                                                                                        STOP
COMMAND BITE IS FOR POWER-DOWN.

Figure 7. Write Sequence for a Command Bite

       SCL            1 0 0 1 0 A1 A0 R/W ACK 0 0 0 1 0 0 1/0 1 ACK
       SDA                                                                                        C7 C6 C5 C4 C3 C2 C1 C0

       SDA                IN TO MAX7472/MAX7473  OUT                 IN           OUT
DIRECTION

               START
SCL (CONT)

SDA (CONT)                1 0 0 1 0 A1 A0 R/W ACK D7 D6 D5 D4 D3 D2 D1 D0 ACK

        SDA                      IN                                          OUT                                               IN
DIRECTION

                      Sr                                                                                                       STOP

Figure 8. Basic Read Sequence                                        generates an ACK for the second address word and
                                                                     immediately after the ACK clock pulse, the direction of
                                                         Read Cycle  data flow reverses. The slave (MAX7472/MAX7473)
In read mode (R/W = 1), the MAX7472/MAX7473 write                    then transmits 1 byte of data containing the value of the
the contents of the Status, Channel Selection, or                    register that was selected in the command byte. Figure
Frequency register to the bus. When the command                      8 shows a basic read sequence.
byte indicates a read operation of either the Status or
the Frequency register, the serial interface expects an              Note: To read the contents of the Status, Channel
Sr condition to follow the command byte. After sending               Selection, or Frequency register, the master must first
an Sr, the master sends the MAX7472/MAX7473 slave                    write a command byte, requesting to read the Status,
address byte followed by the R/W bit (set to 1 to indi-              Channel Selection, or Frequency register.
cate a read). The slave device (MAX7472/MAX7473)

                      ______________________________________________________________________________________ 13
                 HDTV Anti-Aliasing Filters with Triple-Input Mux

MAX7472/MAX7473                                          Control/Status Register                                                  Frequency Register
                 The MAX7472/MAX7473 store their status in an 8-bit                  The frequency response (-3dB passband edge) of the
                 register that can be read back by the master. The indi-             MAX7472/MAX7473 can be continuously varied in 256
                 vidual bits of the Control/Status register are summa-               linear steps by changing the codes in the Frequency
                 rized in Tables 4 and 5. The power-on default value of              register (Table 6). See the Command Byte (Write Cycle)
                 this register is 03h.                                               section for a write sequence to update the Frequency
                                                                                     register.
                 Table 4. Control/Status Register

                                      CONTROL/STATUS REGISTER

                    S7 S6 S5 S4 S3 S2 S1 S0

                 Table 5. Control/Status Register Bit Description

                 BIT                                                                    DESCRIPTION

                 S7                          0 = component input signal selected (default).

                                             1 = composite input signal selected.

                 S6                          0 = internal sync enabled (default).

                                             1 = external sync enabled.

                 S5                          0 = external sync: positive polarity (default).

                                             1 = external sync: negative polarity.

                 S4                          0 = normal operation mode (default).
                                             1 = power-down mode.

                 S3                          0 = filters enabled (default).
                                             1 = bypass mode--no filtering.

                 S2                          0 = clamp voltage for IN1 set to low (default).
                                             1 = clamp voltage for IN1 set to high.

                 S1                          0 = clamp voltage for IN2 set to low.
                                             1 = clamp voltage for IN2 set to high (default).

                 S0                          0 = clamp voltage for IN3 set to low.
                                             1 = clamp voltage for IN3 set to high (default).

                 Table 6. Suggested Frequency Register Setting for Various Video-Signal Formats

                      VIDEO-SIGNAL     F7 F6 F5 F4 F3 F2 F1 F0                                CODE NUMBER   APPROXIMATE
                          FORMAT                                                                       40    FREQUENCY
                                       0  0  1  0  1                              0  0  0              90     (-3dB) (MHz)
                 Standard-Definition                                                                  220            10
                 Interlaced            0  1  0  1  1                              0  1  0             255
                                                                                                                     15
                 Standard-Definition   1  1  0  1  1                              1  0  0
                 Progressive                                                                                         30
                                       1  1  1  1  1                              1  1  1
                 High-Definition Low                                                                           34 (default)
                 Bandwidth

                 High-Definition High
                 Bandwidth

                 14 ______________________________________________________________________________________
HDTV Anti-Aliasing Filters with Triple-Input Mux

Table 7. Channel-Selection Register                                                                                              MAX7472/MAX7473

                    CHANNEL-SELECTION REGISTER                                DESCRIPTION

CS7  CS6            CS5  CS4  CS3    CS2                            CS1  CS0

0                0  X    X    X      X                              X    X Channel A selected (default).

0                1  X    X    X      X                              X    X Channel B selected.

1                0  X    X    X      X                              X    X Channel C selected.

X = Don't care.

                                   Channel-Selection Register       matched video cable, ensuring the external resistance
The MAX7472/MAX7473 store channel selection in an                   determines the termination impedance.
8-bit register that can be read back by the master. The
individual bits of the Channel Selection register are                                                Output Considerations
summarized in Table 7. The power-on default selects                 The MAX7472/MAX7473 outputs can be DC- or AC-
channel A.                                                          coupled. The MAX7473, with +6dB gain, is typically
                                                                    connected to a 75 series back-match resistor fol-
                                                 I2C Compatibility  lowed by the video cable. Because of the inherent
The MAX7472/MAX7473 are compatible with existing                    divide-by-two of this configuration, the blanking level of
I2C systems supporting standard I2C 8-bit communica-                the video signal is always less than 1V, which complies
tions. The general call address is ignored, and CBUS                with digital TV requirements.
formats are not supported. The devices' address is
compatible with 7-bit I2C addressing protocol only.                 The MAX7472, with 0dB gain, is typically connected to
Ten-bit address formats are not supported.                          an ADC or video decoder. This can be a DC or AC con-
                                                                    nection. If a DC connection is used, ensure that the DC
                Applications Information                            input requirements of the ADC or video decoder are
                                                                    compatible.
                                    Input Considerations
Use 0.1F ceramic capacitors to AC-couple the inputs.               When using an AC connection, choose an AC-coupling
The input cannot be DC-coupled. The internal clamp                  capacitor value that ensures that the lowest frequency
circuit stores a DC voltage across the input capacitors             content in the video signal is passed and the line-time
to obtain the appropriate output DC voltage level.                  distortion is kept within desired limits. The selection of
Increasing the value of these capacitors to improve                 this value is a function of the input impedance and more
line-time distortion is not necessary due to the extreme-           importantly, the input leakage of the circuit being driven.
ly low input leakage current yielding a very low line-time          Use a video clamp to reestablish the DC level if not
distortion performance.                                             already included in the subsequent circuit.

The MAX7472/MAX7473 provide a high input imped-                     The outputs of the MAX7472/MAX7473 are fully protect-
ance to allow a nonzero source impedance to be used                 ed against short-circuit conditions either to ground or to
such as when the input is connected directly to a back-             the positive supply of the device.

                    ______________________________________________________________________________________ 15
                 HDTV Anti-Aliasing Filters with Triple-Input Mux

MAX7472/MAX7473                         Power-Supply Bypassing and                      Exposed Pad and Heat Dissipation
                                                  Layout Considerations   The MAX7472/MAX7473 TQFN package provides an
                                                                          exposed pad on the bottom side of the package. This
                 The MAX7472/MAX7473 operate from a single +5V            pad is electrically connected to AGND and must be
                 analog supply and +3.3V digital supply. Bypass each      soldered to the ground plane for proper thermal con-
                 AVDD to AGND with a 0.1F capacitor with an addition-    ductivity. Do not route any PC board traces under the
                 al 1F capacitor in parallel for low-frequency decou-    package.
                 pling. Determine the proper power-supply bypassing
                 necessary by taking into account the desired distur-     The MAX7472/MAX7473 typically dissipate 900mW of
                 bance level tolerable on the output, the power-supply    power; therefore, pay attention to heat dispersion. Use
                 rejection of the MAX7472/MAX7473, and the amplitude      at least a two-layer board with a good ground plane. To
                 and frequency of the disturbance signals present in the  maximize heat dispersion, place copper directly under
                 vicinity of the MAX7472/MAX7473. Use an extensive        the MAX7472/MAX7473 package to match the outline
                 ground plane to ensure optimum performance. The          of the plastic encapsulated area. Repeat the same with
                 three AVDD inputs (pins 18, 20, and 22) that supply the  the bottom ground plane layer and place as many vias
                 individual channels can be connected together and        as possible connecting the top and bottom layers to
                 bypassed as one provided the components are close        thermally connect to the ground plane.
                 to the pins. Bypass DVDD to DGND with a 0.1F capac-
                 itor. Connect all ground pins to a low-impedance         Maxim has evaluated a four-layer board using FR-4
                 ground plane as close to the device as possible.         material and 1oz copper with equal areas of metal on
                                                                          the top and bottom side coincident with the plastic
                 Place the input termination resistors as close to the    encapsulated areas of the package. The two middle
                 device as possible. Alternatively, the terminations can  layers are used as power and ground planes. The
                 be placed further from the device if the PC board        board has 21, 15-mil, plated-through via holes between
                 traces are designed to be a controlled impedance of      top, bottom, and ground plane layers. Thermocouple
                 75. Minimize parasitic capacitance as much as possi-     measurements confirm device temperatures to be safe-
                 ble to avoid performance degradation in the upper fre-   ly within maximum limits.
                 quency range possible with the MAX7472/MAX7473.

                 Refer to the MAX7472/MAX7473 evaluation kit for a
                 proven PC board layout.

                 16 ______________________________________________________________________________________
     HDTV Anti-Aliasing Filters with Triple-Input Mux

                                      AVDD                                           Typical Operating Circuit                          MAX7472/MAX7473

                                                                                                DVDD

     0.1F
            INA1

                          INA2             MUX                             PROGRAMMABLE                        0.1F
                                                                              LPF FILTER                OUT1
HD                        INA3                               CLAMP
                                                                             5MHz34MHz                                        ADC

     SYNCA                                                                                   0dB (6dB)

                                                                                             BUFFER

                                                                        3                 2

                          INB1             MUX

                          INB2                     EXT SYNC
                                                ENABLE
VGA                       INB3

     SYNCB                                                                                                         0.1F
                                                                                                            OUT2
                                           MUX               CLAMP/        PROGRAMMABLE
                                                              BIAS            LPF FILTER                                           ADC

                                                                             5MHz34MHz      0dB (6dB)
                                                                                              BUFFER
                          INC1
                                                                                                                   0.1F
                          INC2                                             PROGRAMMABLE                     OUT3
                                                                              LPF FILTER
SD                        INC3             MUX               CLAMP/                                                                ADC
                                                              BIAS           5MHz34MHz
                                                                                             0dB (6dB)
     SYNCC                                                                                    BUFFER

                                                                 I2C    CLAMP LEVEL
                                                             INTERFACE     BYPASS

                                MAX7472
                                (MAX7473)

                                                SCL SDA A1 A0

                                AGND                                                         DGND

() INDICATES THE MAX7473

                                                                                                   Chip Information

                                                                        PROCESS: BiCMOS

     ______________________________________________________________________________________ 17
HDTV Anti-Aliasing Filters with Triple-Input Mux

                                                                                    Package Information

(The package drawing(s) in this data sheet may not reflect the most current specifications. For the latest package outline information
go to www.maxim-ic.com/packages.)
MAX7472/MAX7473
                                                                                                                                                                                        24L QFN THIN.EPS

PACKAGE OUTLINE,
12, 16, 20, 24, 28L THIN QFN, 4x4x0.8mm

21-0139                                                                                    E  1
                                                                                                2

18 ______________________________________________________________________________________
  HDTV Anti-Aliasing Filters with Triple-Input Mux                                                                                                     MAX7472/MAX7473

                                                                Package Information (continued)

(The package drawing(s) in this data sheet may not reflect the most current specifications. For the latest package outline information
go to www.maxim-ic.com/packages.)

                                  PACKAGE OUTLINE,
                                  12, 16, 20, 24, 28L THIN QFN, 4x4x0.8mm

                                  21-0139  E                               2
                                                                             2

Maxim cannot assume responsibility for use of any circuitry other than circuitry entirely embodied in a Maxim product. No circuit patent licenses are
implied. Maxim reserves the right to change the circuitry and specifications without notice at any time.

Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA 94086 408-737-7600 ____________________ 19

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