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MAX1471ATJ-T

器件型号:MAX1471ATJ-T
器件类别:热门应用    无线/射频/通信   
厂商名称:Maxim Integrated
厂商官网:https://www.maximintegrated.com/en.html
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器件描述

RF Receiver

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Maxim Integrated
产品种类:
Product Category:
RF Receiver
类型:
Type:
Receiver
Operating Frequency:450 MHz
工作电源电压:
Operating Supply Voltage:
2.5 V, 3.3 V, 5 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
封装 / 箱体:
Package / Case:
TQFN-EP-32
安装风格:
Mounting Style:
SMD/SMT
封装:
Packaging:
Reel
Frequency Range:300 MHz to 450 MHz
系列:
Series:
MAX1471
商标:
Brand:
Maxim Integrated
零件号别名:
Part # Aliases:
MAX1471

MAX1471ATJ-T器件文档内容

MAX1471                                                                     315MHz/434MHz Low-Power, 3V/5V

                                                                        ASK/FSK Superheterodyne Receiver

General Description                                                     Benefits and Features

The    MAX1471        low-power,    CMOS,    superheterodyne,           ●●  ASK and FSK Demodulated Data on Separate

RF    dual-channel    receiver  is  designed       to  receive   both       Outputs

amplitude-shift-keyed      (ASK)    and  frequency-shift-keyed          ●●  Specified over Automotive -40°C to +125°C

(FSK) data without reconfiguring the device or introducing                  Temperature Range

any    time    delay  normally    associated       with     changing    ●●  Low Operating Supply Voltage Down to 2.4V

modulation schemes. The MAX1471 requires few external                   ●●  On-Chip 3V Regulator for 5V Operation

components to realize a complete wireless RF digital data               ●●  Low Operating Supply Current

receiver for the 300MHz to 450MHz ISM bands.                                •  7mA Continuous Receive Mode

The MAX1471 includes all the active components required                     •  1.1μA Deep-Sleep Mode

in  a  superheterodyne     receiver      including:    a    lownoise    ●●  Discontinuous Receive (DRX) Low-Power

amplifier    (LNA),   an   image-reject      (IR)  mixer,   a    fully      Management

integrated phase-locked loop (PLL), local oscillator (LO),              ●●  Fast-On Startup Feature < 250μs

10.7MHz IF limiting amplifier with received-signal strength

indicator    (RSSI),  low-noise     FM   demodulator,       and  a      ●●  Integrated PLL, VCO, and Loop Filter

3V    voltage  regulator.  Differential  peak-detecting          data   ●●  45dB Integrated Image Rejection

demodulators   are    included    for  both  the   FSK      and  ASK    ●●  RF Input Sensitivity*

analog baseband data recovery. The MAX1471 includes                         •  ASK: -114dBm

a   discontinuous     receive   (DRX)    mode          for  lowpower        •  FSK: -108dBm

operation, which is configured through a serial interface               ●●  Selectable IF BW with External Filter

bus.                                                                    ●●  Programmable Through Serial User Interface

The MAX1471 is available in a 32-pin thin QFN package                   ●●  RSSI Output and High Dynamic Range with AGC

and is specified over the automotive -40°C to +125°C                    ●●  AEC-Q100 Qualified (MAX1471ATJ/V+ Only)

temperature range.

Applications                                                            *0.2% BER, 4kbps, Manchester-encoded data, 280kHz IF BW

●●  Automotive Remote Keyless Entry (RKE)

●●  Tire Pressure Monitoring Systems

●●  Garage Door Openers

●●  Wireless Sensors

●●  Wireless Keys

●●  Security Systems

●●  Medical Systems

●●  Home Automation

●●  Local Telemetry Systems

19-3272; Rev 5; 7/17
MAX1471                                                                  315MHz/434MHz Low-Power, 3V/5V

                                                                         ASK/FSK Superheterodyne Receiver

Absolute Maximum Ratings

High-Voltage Supply, HVIN to DGND....................... -0.3V, +6.0V    Operating Temperature Range.......................... -40°C to +125°C

Low-Voltage Supply, AVDD and DVDD to AGND.... -0.3V, +4.0V               Junction Temperature.......................................................+150°C

SCLK, DIO, CS, ADATA,                                                    Storage Temperature Range............................. -65°C to +150°C

FDATA................................... (DGND - 0.3V) to (HVIN + 0.3V)  Lead Temperature (soldering, 10s).................................. +300°C

All Other Pins.......................... (AGND - 0.3V) to (AVDD + 0.3V)  Soldering Temperature (reflow)........................................+260°C

Continuous Power Dissipation (TA = +70°C)

32-Pin Thin QFN (derate 21.3mW/°C above +70°C)....1702mW

Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional operation of the device at these

or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to absolute maximum rating conditions for extended periods may affect

device reliability.

DC Electrical Characteristics

(Typical Application Circuit, VAVDD = VDVDD = VHVIN = +2.4V to +3.6V, fRF = 300MHz to 450MHz, TA = -40°C to +125°C, unless oth-

erwise noted. Typical values are at VAVDD = VDVDD = VHVIN = +3.0V, fRF = 434 MHz, TA = +25°C, unless otherwise noted.) (Note 1)

                     PARAMETER  SYMBOL                                   CONDITIONS               MIN    TYP     MAX    UNITS

GENERAL CHARACTERISTICS

Supply Voltage (5V)             HVIN       AVDD and DVDD unconnected from HVIN,                   4.5    5.0     5.5                                                                             V

                                           but connected together

Supply Voltage (3V)             VDD        HVIN, AVDD, and DVDD connected to                      2.4    3.0     3.6                                                                             V

                                           power supply

                                                                         Operating                       7.0     8.4    mA

                                                                         Polling duty cycle: 10%         705     855

                                           TA < +85ºC                    duty cycle                                                                                                              µA

                                                                         DRX mode OFF current            5.0     14.2

                                                                         Deep-sleep current              1.1     7.1

                                                                         Operating                               8.5    mA

                                           TA < +105ºC                   Polling duty cycle: 10%                 865

Supply Current                  IDD        (Note 2)                      duty cycle                                                                                                              µA

                                                                         DRX mode OFF current                    15.5

                                                                         Deep-sleep current                      13.4

                                                                         Operating                               8.6    mA

                                           TA < +125ºC                   Polling duty cycle: 10%                 900

                                           (Note 2)                      duty cycle                                                                                                              µA

                                                                         DRX mode OFF current                    44.1

                                                                         Deep-sleep current                      36.4

Startup Time                    tON        Time for final signal detection, does not                     200     250                                                                             µs

                                           include baseband filter settling (Note 2)

DIGITAL OUTPUTS (DIO, ADATA, FDATA)

Output High Voltage             VOH        ISOURCE = 250µA (Note 2)                                      VHVIN                                                                                   V

                                                                                                         - 0.15

Output Low Voltage              VOL        ISINK = 250µA (Note 2)                                        0.15                                                                                    V

DIGITAL INPUTS (CS, DIO, SCLK)

Input High Threshold            VIH                                                               0.9 x                                                                                          V

                                                                                                  VHVIN

Input Low Threshold             VIL                                                               .              0.1 x                                                                           V

                                                                                                                 VHVIN

www.maximintegrated.com                                                                                          Maxim Integrated                                                                    │  2
MAX1471                                                          315MHz/434MHz Low-Power, 3V/5V

                                                                 ASK/FSK Superheterodyne Receiver

Electrical Characteristics (continued)

(Typical Application Circuit, VAVDD = VDVDD = VHVIN = +2.4V to +3.6V, fRF = 300MHz to 450MHz, TA = -40°C to +125°C, unless oth-

erwise noted. Typical values are at VAVDD = VDVDD = VHVIN = +3.0V, fRF = 434 MHz, TA = +25°C, unless otherwise noted.) (Note 1)

         PARAMETER                  SYMBOL                CONDITIONS                      MIN  TYP       MAX  UNITS

Input-High Leakage Current          IIH       (Note 2)                                                   -20                     µA

Input-Low Leakage Current           IIL       (Note 2)                                                   20                      µA

Input Capacitance                   CIN       (Note 2)                                                   2.0                     pF

VOLTAGE REGULATOR

Output Voltage                      VREG      VHVIN = 5.0V, ILOAD = 7.0mA                      3.0                               V

AC Electrical Characteristics

(Typical Application Circuit, VAVDD = VDVDD = VHVIN = +2.4V to +3.6V, fRF = 300MHz to 450MHz, TA = -40°C to +125°C, unless oth-

erwise noted. Typical values are at VAVDD = VDVDD = VHVIN = +3.0V, fRF = 434 MHz, TA = +25°C, unless otherwise noted.) (Note 1)

         PARAMETER                  SYMBOL                CONDITIONS                      MIN  TYP       MAX  UNITS

GENERAL CHARACTERISTICS

                                              0.2% BER, 4kbps              ASK                 -114

Receiver Sensitivity                RFIN      Manchester Code, 280kHz                                         dBm

                                              IF BW, 50Ω                   FSK                 -108

Maximum Receiver Input Power        RFMAX                                                      0              dBm

Level

Receiver Input Frequency Range      fRF                                                   300            450  MHz

Receiver Image Rejection            IR        (Note 3)                                         45                                dB

LNA/MIXER (Note 4)

LNA Input Impedance                 ZIN_LNA   Normalized to 50Ω            fRF =  315MHz       1 - j4.7

                                                                           fRF =  434MHz       1 - j3.4

Voltage Conversion Gain (High-                                                                 47.5                              dB

Gain Mode)

Input-Referred 3rd-Order Intercept                                                             -38            dBm

Point (High-Gain Mode)

Voltage Conversion Gain (Low-                                                                  12.2                              dB

Gain Mode)

Input-Referred 3rd-Order Intercept                                                             -5             dBm

Point (Low-Gain Mode)

LO Signal Feedthrough to                                                                       -90            dBm

Antenna

Mixer Output Impedance              ZOUT_MIX                                                   330                               Ω

IF

Input Impedance                     ZIN_IF                                                     330                               Ω

Operating Frequency                 fIF                                                        10.7           MHz

3dB Bandwidth                                                                                  10             MHz

FM DEMODULATOR

Demodulator Gain                    GFM                                                        2.2            mV/kHz

www.maximintegrated.com                                                                                  Maxim Integrated            │  3
MAX1471                                                                        315MHz/434MHz Low-Power, 3V/5V

                                                                            ASK/FSK Superheterodyne Receiver

AC Electrical Characteristics (continued)

(Typical Application Circuit, VAVDD = VDVDD = VHVIN = +2.4V to +3.6V, fRF = 300MHz to 450MHz, TA = -40°C to +125°C, unless oth-

erwise noted. Typical values are at VAVDD = VDVDD = VHVIN = +3.0V, fRF = 434 MHz, TA = +25°C, unless otherwise noted.) (Note 1)

           PARAMETER           SYMBOL                 CONDITIONS               MIN   TYP                            MAX           UNITS

ANALOG BASEBAND

Maximum Data Filter Bandwidth  BWDF                                                  50                                             kHz

Maximum Data Slicer Bandwidth  BWDS                                                  100                                            kHz

Maximum Peak Detector          BWPD                                                  50                                             kHz

Bandwidth

Maximum Data Rate                                     Manchester coded               33                                           kbps

                                                      Nonreturn to zero (NRZ)        66

CRYSTAL OSCILLATOR

Crystal Frequency              fXTAL                                           9.04                                 13.728        MHz

Frequency Pulling by VDD                                                             3                                            ppm/V

Crystal Load Capacitance                                                             3                                                          pF

DIGITAL INTERFACE TIMING (see  Figure 8)

Minimum SCLK Setup to Falling                   tSC                                  30                                                         ns

Edge of CS

Minimum CS Falling Edge to     tCSS                                                  30                                                         ns

SCLK Rising-Edge Setup Time

Minimum CS Idle Time                            tCSI                                 125                                                        ns

Minimum CS Period                               tCS                                  2.125                                                      µs

Maximum SCLK Falling Edge to                    tDO                                  80                                                         ns

Data Valid Delay

Minimum Data Valid to SCLK                      tDS                                  30                                                         ns

Rising-Edge Setup Time

Minimum Data Valid to SCLK                      tDH                                  30                                                         ns

Rising-Edge Hold Time

Minimum SCLK High Pulse Width                   tCH                                  100                                                        ns

Minimum SCLK Low Pulse Width                    tCL                                  100                                                        ns

Minimum CS Rising Edge to      tCSH                                                  30                                                         ns

SCLK Rising-Edge Hold Time

Maximum CS Falling Edge to                      tDV                                  25                                                         ns

Output Enable Time

Maximum CS Rising Edge to                       tTR                                  25                                                         ns

Output Disable Time

Note 1:  Production tested at TA = +85°C. Guaranteed by design and characterization over entire temperature range.

Note 2:  Guaranteed by design and characterization. Not production tested.

Note 3:  The oscillator register (0x3) is set to the nearest integer result of fXTAL / 100kHz (see the Oscillator Frequency Register section).

Note 4:  Input impedance is measured at the LNAIN pin. Note that the impedance at 315MHz includes the 15nH inductive degenera-

         tion from the LNA source to ground. The impedance at 434MHz includes a 10nH inductive degeneration connected from

         the LNA source to ground. The equivalent input circuit is 50Ω in series with 2.2pF. The voltage conversion gain is mea-

         sured with the LNA input matching inductor, the degeneration inductor, and the LNA/mixer resonator in place, and does not

         include the IF filter insertion loss.

www.maximintegrated.com                                                                                             Maxim Integrated                │  4
MAX1471                                                                                                                                                     315MHz/434MHz Low-Power, 3V/5V

                                                                                                                                                            ASK/FSK Superheterodyne Receiver

Typical Operating Characteristics

(Typical Application Circuit, VAVDD = VDVDD = VHVIN = +3.0V, fRF = 434MHz, TA = +25°C, unless otherwise noted.)

                                           SUPPLY CURRENT                                                                                    SUPPLY CURRENT                                                                       DEEP-SLEEP CURRENT

                                       vs. SUPPLY VOLTAGE                                                                                    vs. RF FREQUENCY                                                                        vs. TEMPERATURE

                     8.0                                                           MAX1471 toc01                       8.0                                              toc02                                   12                                                  toc03

                                                  +105ºC     +125ºC                                                    7.8                                              MAX1471                                                                                     MAX1471

                     7.6                   +85ºC                                                                       7.6              +125ºC    +105ºC    +85ºC                                               10

SUPPLY CURRENT (mA)                                                                               SUPPLY CURRENT (mA)  7.4                                                                   (µA)

                                                                                                                                                                                             CURRENT            8

                     7.2                                                                                               7.2

                                                                                                                       7.0                                                                                      6

                     6.8                                                                                               6.8                                                                   DEEP-SLEEP

                                                             +25ºC                                                     6.6                                                                                      4

                     6.4                        -40ºC                                                                  6.4                        +25ºC

                                                                                                                                        -40ºC                                                                   2

                                                                                                                       6.2

                     6.0                                                                                               6.0                                                                                      0

                           2.4         2.7             3.0         3.3             3.6                                       300   325       350  375       400    425  450                                           -40   -15      10    35   60      85     110

                                           SUPPLY VOLTAGE (V)                                                                                RF FREQUENCY (MHz)                                                                      TEMPERATURE (ºC)

                                           BIT-ERROR RATE                                                                                    BIT-ERROR RATE                                                                               SENSITIVITY

                           vs. AVERAGE INPUT POWER (ASK                 DATA)                                                vs. AVERAGE INPUT POWER (FSK DATA)                                                             vs. TEMPERATURE (ASK DATA)

                     100        280kHz IF BW                                       MAX1471 toc04                       100      280kHz IF BW                            MAX1471 toc05                           -102       280kHz IF BW                                 MAX1471 toc06

                                                                                                                                FREQUENCY DEVIATION = 50kHz                                                     -105       0.2% BER

BIT-ERROR RATE (%)   10                    fRF = 434MHz                                                                10

                                                                                                  BIT-ERROR RATE                              fRF = 434MHz                                   SENSITIVITY (dBm)  -108

                     1                                                                                                 1                                                                                        -111                      fRF = 434MHz

                                 0.2% BER                                                                                          0.2% BER                                                                     -114

                     0.1                   fRF = 315MHz                                                                0.1                    fRF = 315MHz

                                                                                                                                                                                                                -117                      fRF = 315MHz

                     0.01                                                                                              0.01                                                                                     -120

                           -123  -121       -119       -117  -115       -113  -111                                           -115  -113           -110       -108       -105                                          -40   -15      10    35   60      85     110

                                 AVERAGE INPUT POWER (dBm)                                                                         AVERAGE INPUT POWER (dBm)                                                                         TEMPERATURE (ºC)

                                                SENSITIVITY                                                                        SENSITIVITY vs. FREQUENCY

                                 vs. TEMPERATURE (FSK DATA)                                                                             DEVIATION (FSK DATA)                                                                RSSI vs. RF INPUT POWER

                     -102        280kHz IF BW                                      MAX1471 toc07                       -98         280kHz IF BW                               MAX1471 toc08                     1.6                                                 MAX1471 toc09

                                                                                                                                                                                                                           AGC HYSTERESIS: 3dB

                                 0.2% BER                                                                              -100        0.2% BER                                                                     1.4

                     -104        FREQUENCY DEVIATION = 50kHz                                                                                                                                                               HIGH-GAIN MODE

SENSITIVITY (dBm)                                                                                                      -102                                                                                     1.2

                     -106                         fRF = 434MHz                                    SENSITIVITY (dBm)    -104                                                                  RSSI (V)           1.0                                     AGC SWITCH

                                                                                                                                                                                                                                                        POINT

                                                                                                                                                                                                                0.8

                     -108                                                                                              -106

                                                                                                                                                                                                                0.6

                                                                                                                       -108                                                                                     0.4

                     -110                         fRF = 315MHz

                                                                                                                       -110                                                                                     0.2

                                                                                                                                                                                                                           LOW-GAIN MODE

                     -112                                                                                              -112                                                                                     0

                           -40   -15        10    35         60     85        110                                            1                    10                    100                                           -130  -110     -90  -70   -50     -30    -10  10

                                            TEMPERATURE (ºC)                                                                       FREQUENCY DEVIATION (kHz)                                                                      RF INPUT POWER (dBm)

www.maximintegrated.com                                                                                                                                                                                                                    Maxim Integrated         │  5
                      MAX1471                                                                                                                                   315MHz/434MHz Low-Power, 3V/5V

                                                                                                                                                                ASK/FSK Superheterodyne Receiver

                      Typical Operating Characteristics (continued)

                      (Typical Application Circuit, VAVDD = VDVDD = VHVIN = +3.0V, fRF = 434MHz, TA = +25°C, unless otherwise noted.)

                                                                                                                                              FSK DEMODULATOR OUTPUT                                                       SYSTEM VOLTAGE GAIN

                           RSSI  AND DELTA vs. IF INPUT POWER                                                                                       vs. IF FREQUENCY                                                       vs. IF FREQUENCY

                      2.1                                       MAX1471 toc10  3.5                                                 2.0                                                                          60

                                                                                                                                                                               toc11                                                       UPPER SIDEBAND  toc12

                      1.8                                                      2.5                       DEMODULATOR OUTPUT (V)    1.6                                         MAX1471                          50                                         MAX1471

                                                   RSSI

                      1.5                                                      1.5                                                                                                            SYSTEM GAIN (dB)  40

RSSI (V)              1.2                                                      0.5            DELTA (%)                            1.2                                                                          30         45dB IMAGE      FROM RFIN

                                                                                                                                                                                                                           REJECTION       TO MIXOUT

                      0.9                                                      -0.5                                                                                                                             20                         fRF = 434MHz

                                                                                                                                   0.8

                      0.6                          DELTA                       -1.5                                                                                                                             10                         LOWER SIDEBAND

                      0.3                                                      -2.5                      FSK                       0.4                                                                          0

                      0                                                        -3.5                                                0                                                                            -10

                           -90   -70      -50      -30      -10       10                                                                10.4  10.5  10.6  10.7  10.8    10.9   11.0                                  0  5          10  15  20   25         30

                                      RF INPUT POWER (dBm)                                                                                          IF FREQUENCY (MHz)                                                     IF FREQUENCY (MHz)

                                      IMAGE REJECTION                                                                                               NORMALIZED IF GAIN                                                  S11 LOG-MAGNITUDE PLOT WITH

                                      vs. TEMPERATURE                                                                                               vs. IF FREQUENCY                                                 MATCHING NETWORK OF RFIN (434MHz)

                      48                                                       MAX1471 toc13                                       5                                           MAX1471 toc14                                                               MAX1471 toc15

                      46                                fRF = 315MHz                                                               0                                                          10dB/

IMAGE REJECTION (dB)                                                                                     NORMALIZED IF GAIN (dBm)                                                                               div

                      44                                                                                                           -5

                                     fRF = 434MHz                                                                                                                                                               0dB                                            0dB

                      42                                                                                                           -10

                      40                                                                                                           -15                                                                                     434MHz

                                                                                                                                                                                                                           -16.4dB

                      38                                                                                                           -20

                           -40  -15   10       35  60       85   110                                                                    1                 10                   100                                   START: 50MHz              STOP: 1GHz

                                      TEMPERATURE (ºC)                                                                                              IF FREQUENCY (MHz)

                                                                                                                                   S11 SMITH CHART OF RFIN (434MHz)

                                                                                                                                                                MAX1471 toc16

                                                                                                                                              500MHz

                                                                                                                                                                200MHz

                      www.maximintegrated.com                                                                                                                                                                                          Maxim Integrated    │  6
MAX1471                                                                                                              315MHz/434MHz Low-Power, 3V/5V

                                                                                                                     ASK/FSK Superheterodyne Receiver

Typical Operating Characteristics (continued)

(Typical Application Circuit, VAVDD = VDVDD = VHVIN = +3.0V, fRF = 434MHz, TA = +25°C, unless otherwise noted.)

                                 INPUT IMPEDANCE vs. INDUCTIVE                                                                                        INPUT IMPEDANCE vs. INDUCTIVE

                                             DEGENERATION                                                                                                     DEGENERATION

                      90                                      MAX1471 toc17  -125                                                          90                                        MAX1471 toc18  -125

                      80         fRF = 315MHz                                -150                                                          80       fRF = 434MHz                                    -150

                                 L1 = 0nH                                                                                                           L1 = 0nH

REAL IMPEDANCE (Ω)    70                                                     -175           IMAGINARY IMPEDANCE (Ω)  REAL IMPEDANCE (Ω)    70                                                       -175           IMAGINARY IMPEDANCE (Ω)

                      60                                                     -200                                                          60                                                       -200

                      50       IMAGINARY IMPEDANCE                           -225                                                          50         IMAGINARY                                     -225

                                                                                                                                                      IMPEDANCE

                      40                                                     -250                                                          40                                                       -250

                      30                                                     -275                                                          30                                                       -275

                      20                                                     -300                                                          20                     REAL IMPEDANCE                    -300

                      10         REAL IMPEDANCE                              -325                                                          10                                                       -325

                      0                                                      -350                                                          0                                                        -350

                            1                       10            100                                                                            1                     10                100

                                 INDUCTIVE DEGENERATION (nH)                                                                                          INDUCTIVE DEGENERATION (nH)

                            PHASE NOISE vs. OFFSET FREQUENCY                                                                                     PHASE NOISE vs. OFFSET FREQUENCY

                      -50      fRF = 315MHz                                  MAX1471 toc19                                                 -50      fRF = 434MHz                                    MAX1471 toc20

                      -60                                                                                                                  -60

PHASE NOISE (dBc/Hz)  -70                                                                                            PHASE NOISE (dBc/Hz)  -70

                      -80                                                                                                                  -80

                      -90                                                                                                                  -90

                      -100                                                                                                                 -100

                      -110                                                                                                                 -110

                      -120                                                                                                                 -120

                            100  1k            10k      100k  1M  10M                                                                            100  1k          10k      100k      1M  10M

                                 OFFSET FREQUENCY (Hz)                                                                                                        OFFSET FREQUENCY (Hz)

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MAX1471                                                                                   315MHz/434MHz Low-Power, 3V/5V

                                                                                          ASK/FSK Superheterodyne Receiver

Pin Configuration

                         TOP VIEW                 PDMAXA  PDMINA  ADATA   HVIN    SCLK                 FDATA

                                                                                          DIO   CS

                                             +    32      31      30      29      28      27    26     25

                         DSA-                1                                                                24  DVDD

                         DSA+                2                                                                23  DGND

                         OPA+                3                                                                22  DFF

                                        DFA  4                                                                21  OPF+

                         XTAL2               5                            MAX1471                             20  DSF+

                         XTAL1               6                                                                19  DSF-

                         AVDD                7                                                                18  PDMAXF

                         LNAIN               8                                                                17  PDMINF

                                                  9       10      11      12      13      14    15     16

                                                  LNASRC  LNAOUT  MIXIN+  MIXIN-  MIXOUT  AGND  IFIN-  IFIN+

                                                                          THIN    QFN

Pin Description

PIN      NAME                                                                                   FUNCTION

1        DSA-            Inverting Data Slicer Input for ASK Data

2        DSA+            Noninverting Data Slicer Input for ASK Data

3        OPA+            Noninverting Op-Amp Input for the ASK Sallen-Key Data Filter

4        DFA             Data-Filter Feedback Node. Input for the feedback of the ASK Sallen-Key data filter.

5        XTAL2           2nd Crystal Input

6        XTAL1           1st Crystal Input

7        AVDD            Analog Power-Supply Voltage for RF Sections. AVDD is connected to an on-chip +3.0V low-dropout

                         regulator. Decouple to AGND with a 0.1µF capacitor.

8        LNAIN           Low-Noise Amplifier Input

9        LNASRC          Low-Noise Amplifier Source for External Inductive Degeneration. Connect an inductor to AGND to set

                         LNA input impedance.

10       LNAOUT          Low-Noise Amplifier Output. Connect to mixer through an LC tank filter.

11       MIXIN+          Differential Mixer Input. Must be AC-coupled to driving input.

12       MIXIN-          Differential Mixer Input. Bypass to AGND with a capacitor.

13       MIXOUT          330Ω Mixer Output. Connect to the input of the 10.7MHz IF filter.

14       AGND            Analog Ground

15       IFIN-           Differential 330Ω IF Limiter Amplifier Input. Bypass to AGND with a capacitor.

16       IFIN+           Differential 330Ω IF Limiter Amplifier Input. Connect to output of the 10.7MHz IF filter.

17       PDMINF          Minimum-Level Peak Detector for FSK Data. Connect to ground if peak detector is not used. See the

                         Peak Detectors section.

18       PDMAXF          Maximum-Level Peak Detector for FSK Data. Connect to ground if peak detector is not used. See the

                         Peak Detectors section.

19       DSF-            Inverting Data Slicer Input for FSK Data

20       DSF+            Noninverting Data Slicer Input for FSK Data

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MAX1471                                                          315MHz/434MHz Low-Power, 3V/5V

                                                                 ASK/FSK Superheterodyne Receiver

Pin Description (continued)

PIN      NAME                                                          FUNCTION

21       OPF+            Noninverting Op-Amp Input for the FSK Sallen-Key Data Filter

22       DFF             Data-Filter Feedback Node. Input for the feedback of the FSK Sallen-Key data filter.

23       DGND            Digital Ground

24       DVDD            Digital Power-Supply Voltage for Digital Sections. Connect to AVDD. Decouple to DGND with a 10nF

                         capacitor.

25       FDATA           Digital Baseband FSK Demodulator Data Output

26       CS              Active-Low Chip-Select Input

27       DIO             Serial Data Input/Output

28       SCLK            Serial Interface Clock Input

29       HVIN            High-Voltage Supply Input. For 3V operation, connect HVIN to AVDD and DVDD.

30       ADATA           Digital Baseband ASK Demod Data Output

31       PDMINA          Minimum-Level Peak Detector for ASK Output. Connect to ground if peak detector is not used. See the

                         Peak Detectors section.

32       PDMAXA          Maximum-Level Peak Detector for ASK Output. Connect to ground if peak detector is not used. See the

                         Peak Detectors section.

—        EP              Exposed Pad. Connect to ground.

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MAX1471                                                                             315MHz/434MHz Low-Power, 3V/5V

                                                                                    ASK/FSK Superheterodyne Receiver

Functional  Diagram

                                      LNAOUT    MIXIN+    MIXIN-                MIXOUT IFIN-      IFIN+

                                      10        11        12                    13  15              16

                                                                  IMAGE

                                                                  REJECTION                                 IF LIMITING

                                                                  0                                         AMPS

LNAIN   8                LNA

                                                                             S

LNASRC  9                                                                                                                RDF1

                                                                  90                                        ASK          100kΩ

AGND    14                                                                                          RSSI                                           4   DFA

                                      DIVIDE        VCO

XTAL1   6                CRYSTAL      BY 32                                                                                       RDF2

                  OSCILLATOR                                                                                                      100kΩ

XTAL2   5

                                      PHASE         LOOP                                                                                           3   OPA+

                                      DETECTOR  FILTER

CS      26                                                                                                                                         2   DSA+

                         SERIAL INTERFACE,                            FSK           FSK

DIO     27               CONTROL REGISTERS,                                     DEMODULATOR                                       ASK DATA FILTER

                         AND POLLING TIMER

SCLK    28

DVDD    24                                                                                                                                         31  PDMINA

DGND    23

                                                                  RDF1

                                                                  100kΩ

                                                                  RDF2                                                                             32  PDMAXA

                                                                  100kΩ

                                                                                                                                                   1   DSA-

                                      FSK DATA

                                      FILTER

HVIN    29  3.0V                                                                                                                                   30  ADATA

            REG

AVDD    7         3.0V

                                                                                                                         MAX1471

                                  25  19            18            17                20        21        22

                         FDATA        DSF-      PDMAXF            PDMINF            DSF+      OPF+  DFF

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MAX1471                                                        315MHz/434MHz Low-Power, 3V/5V

                                                               ASK/FSK Superheterodyne Receiver

Detailed Description                                           Automatic Gain Control (AGC)

The MAX1471 CMOS superheterodyne receiver and a                When the AGC is enabled, it monitors the RSSI output.

few external components provide a complete ASK/FSK             When the RSSI output reaches 1.28V, which corresponds

receive chain from the antenna to the digital output data.     to an RF input level of approximately -64dBm, the AGC

Depending    on   signal  power   and  component  selection,   switches   on  the      LNA  gain  reduction      attenuator.      The

data rates as high as 33kbps using Manchester Code             attenuator reduces the LNA gain by 35dB, thereby reduc-

(66kbps nonreturn to zero) can be achieved.                    ing the RSSI output by about 0.55V. The LNA resumes

The MAX1471 is designed to receive binary FSK or ASK           high-gain mode when the RSSI output level drops back

data on a 300MHz to 450MHz carrier. ASK modulation             below  0.68V   (approximately      -67dBm         at  the  RF    input)

uses a difference in amplitude of the carrier to represent     for a programmable interval called the AGC dwell time.

logic 0 and logic 1 data. FSK uses the difference in fre-      The AGC has a hysteresis of approximately 3dB. With

quency of the carrier to represent a logic 0 and logic 1.      the AGC function, the RSSI dynamic range is increased,

                                                               allowing the MAX1471 to reliably produce an ASK output

Low-Noise Amplifier (LNA)                                      for RF input levels up to 0dBm with a modulation depth of

The LNA is a cascode amplifier with off-chip inductive         18dB. AGC is not necessary and can be disabled when

degeneration that achieves approximately 28dB of volt-         utilizing only the FSK data path.

age gain that is dependent on both the antenna-matching        The MAX1471 features an AGC lock controlled by the

network  at  the  LNA     input,  and  the  LC  tank  network  AGC lock bit (see Table 8). When the bit is set, the LNA is

between the LNA output and the mixer inputs.                   locked in its present gain state.

The off-chip inductive degeneration is achieved by con-        Mixer

necting an inductor from LNASRC to AGND. This inductor         A unique feature of the MAX1471 is the integrated image

sets the real part of the input impedance at LNAIN, allow-     rejection of the mixer. This device was designed to elimi-

ing for a flexible match to low input impedances such as       nate the need for a costly front-end SAW filter for many

a PCB trace antenna. A nominal value for this inductor         applications. The advantage of not using a SAW filter is

with a 50Ω input impedance is 15nH at 315MHz and 10nH          increased  sensitivity,  simplified  antenna          matching,    less

at 434MHz, but the inductance is affected by PCB trace         board space, and lower cost.

length. See the Typical Operating Characteristics to see

the relationship between the inductance and input imped-       The mixer cell is a pair of double-balanced mixers that

ance. The inductor can be shorted to ground to increase        perform   an   IQ  downconversion        of  the  RF  input    to  the

sensitivity by approximately 1dB, but the input match is       10.7MHz intermediate frequency (IF) with low-side injec-

not optimized for 50Ω.                                         tion (i.e., fLO = fRF - fIF). The image-rejection circuit then

The LC tank filter connected to LNAOUT comprises L2            combines these signals to achieve approximately 45dB of

and C9 (see the Typical Application Circuit). Select L2        image rejection. Low-side injection is required as high-side

and C9 to resonate at the desired RF input frequency. The      injection is not possible due to the on-chip image rejection.

resonant frequency is given by:                                The IF output is driven by a source follower, biased to cre-

                                                               ate a driving impedance of 330Ω to interface with an off-

                 f=               1                            chip 330Ω ceramic IF filter. The voltage conversion gain

                     2π   L TOTAL × C TOTAL                    driving a 330Ω load is approximately 19.5dB. Note that the

                                                               MIXIN+ and MIXIN- inputs are functionally identical.

where LTOTAL = L2 + LPARASITICS and CTOTAL = C9 +              Phase-Locked Loop (PLL)

CPARASITICS.                                                   The PLL block contains a phase detector, charge pump/

LPARASITICS and CPARASITICS include inductance and             integrated loop filter, voltage-controlled oscillator (VCO),

capacitance of the PCB traces, package pins, mixer input       asynchronous       32x  clock  divider,  and      crystal  oscillator.

impedance, LNA output impedance, etc. These parasitics         This PLL does not require any external components. The

at high frequencies cannot be ignored, and can have a          relationship between the RF, IF, and reference frequen-

dramatic effect on the tank filter center frequency. Lab       cies is given by:

experimentation should be done to optimize the center                              fREF = (fRF - fIF)/32

frequency of the tank.

                                                               To allow the smallest possible IF bandwidth (for best sen-

                                                               sitivity), the tolerance of the reference must be minimized.

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MAX1471                                                                       315MHz/434MHz Low-Power, 3V/5V

                                                                         ASK/FSK Superheterodyne Receiver

Intermediate Frequency (IF)                                              is suppressed by the integrated quadrature imagerejec-

The IF section presents a differential 330Ω load to provide              tion circuitry.

matching for the off-chip ceramic filter. It contains five               For    an    input       RF  frequency           of  315MHz,         a    reference

AC-coupled limiting amplifiers with a bandpass-filter-type               frequency        of      9.509MHz     is      needed     for      a  10.7MHz        IF

response centered near the 10.7MHz IF frequency with a                   frequency        (low-side        injection      is  required).      For     an  input

3dB bandwidth of approximately 10MHz.                                    RF frequency of 433.92MHz, a reference frequency of

For  ASK    data,  the   RSSI  circuit  demodulates      the   IF  to    13.2256MHz is required.

baseband by producing a DC output proportional to the                    The XTAL oscillator in the MAX1471 is designed to pres-

log of the IF signal level with a slope of approximately                 ent  a  capacitance               of  approximately         3pF      between        the

16mV/dB. For FSK, the limiter output is fed into a PLL to                XTAL1 and XTAL2. If a crystal designed to oscillate with

demodulate the IF.                                                       a different load capacitance is used, the crystal is pulled

FSK Demodulator                                                          away from its stated operating frequency, introducing an

The FSK demodulator uses an integrated 10.7MHz PLL                       error   in   the     reference        frequency.     Crystals        designed       to

that tracks the input RF modulation and determines the                   operate with higher differential load capacitance always

difference  between      frequencies    as  logic-level  ones  and       pull the reference frequency higher.

zeros. The PLL is illustrated in Figure 1. The input to the              In actuality, the oscillator pulls every crystal. The crystal’s

PLL comes from the output of the IF limiting amplifiers. The             natural frequency is really below its specified frequency,

PLL control voltage responds to changes in the frequency                 but when loaded with the specified load capacitance, the

of the input signal with a nominal gain of 2.2mV/kHz. For                crystal is pulled and oscillates at its specified frequency.

example, an FSK peak-to-peak deviation of 50kHz gener-                   This pulling is already accounted for in the specification of

ates a 110mVP-P signal on the control line. This control line            the load capacitance.

is then filtered and sliced by the FSK baseband circuitry.               Additional       pulling     can      be      calculated      if     the    electrical

The FSK demodulator PLL requires calibration to over-                    parameters of the crystal are known. The frequency pull-

come variations in process, voltage, and temperature. For                ing is given by:

more information on calibrating the FSK demodulator, see                              Cm                  1                      1                      6

the Calibration section. The maximum calibration time is                        f=p       2    C        +   C load  −  C case  + C spec      ×  10

120μs. In DRX mode, the FSK demodulator calibration                                                  case

occurs automatically just before the IC enters sleep mode.               where:

Crystal Oscillator                                                       fp is the amount the crystal frequency pulled in ppm.

The XTAL oscillator in the MAX1471 is used to gener-                     Cm is the motional capacitance of the crystal.

ate the local oscillator (LO) for mixing with the received               Ccase is the case capacitance.

signal. The XTAL oscillator frequency sets the received                  Cspec is the specified load capacitance.

signal frequency as:

            fRECEIVE = (fXTAL x 32) +10.7MHz                             Cload is the actual load capacitance.

The received image frequency at:                                         When        the  crystal     is      loaded   as     specified,      i.e.,   Cload  =

            fIMAGE = (fXTAL x 32) -10.7MHz                               Cspec, the frequency pulling equals zero.

                                                                                                               TO FSK BASEBAND FILTER

                                                                                                               AND DATA SLICER

                    IF                      PHASE              CHARGE           LOOP

            LIMITING                        DETECTOR               PUMP       FILTER

                   AMPS

                                                                                                      10.7MHz VCO

                                                                                                      2.2mV/kHz

Figure 1. FSK Demodulator  PLL  Block   Diagram

www.maximintegrated.com                                                                                                           Maxim Integrated           │  12
MAX1471                                                                                                                            315MHz/434MHz Low-Power, 3V/5V

                                                                                                                                   ASK/FSK Superheterodyne Receiver

                                   VDD                                                                                                                            ASK DATA OUT

                         3.0V                                                                                                                                     SCLK

                                                                                                                                                                  DIO

                    C26                               *                                       VDD                                                                 CS

                                                                                                                                                                  FSK DATA OUT

                                                       32            31          30         29        28          27           26      25

                                            1                PDMAXA      PDMINA      ADATA      HVIN      SLCK        DIO      CS        FDATA                                   VDD

                                                DSA-

             C5                                                                                                                                                   DVDD    24

                               R3                                                                                                                                                     C23

                                            2   DSA+                                                                                                              DGND    23

                                            3   OPA+

                    C4            C3                                                                                                                                      22

                                                                                                                                                                  DFF

                                            4   DFA                                                   MAX1471                                                     OPF+    21

                                       C14                                                                                                                                                    C22

                                            5                                                                                                                                    C21

                                                XTAL2

                    Y1                 C15                                                                                                                                20                  R8

                   VDD                      6   XTAL1                                             EXPOSED PAD                                                     DSF+

                                            7   AVDD                                                                                                                      19                              C27

                                                                                                                                                                  DSF-

             C6                                                                                                                                                           18

                                   L1                        LNASRC      LNAOUT  MIXIN+                   MIXIN-           MIXOUT  AGND                           PDMAXF

         RF INPUT                           8   LNAIN                                                                                           IFIN-      IFIN+  PDMINF  17          *

                        C7                                9          10          11                    12                  13      14      15          16

                                                                                         C11  C9                  C8                   C12

                                                      L3                                                          VDD

                                                                                              L2

                                                                                                                           IN      GND                 OUT                       *SEE LAST PARAGRAPH  OF

                                                                                                  C10                                    Y2                                           PEAK DETECTORS  SECTION

Figure 2. Typical Application Circuit

Data Filters                                                                                                               offers a very flat amplitude response in the passband and

The  data  filters      for  the      ASK       and   FSK                data            are      imple-                   a rolloff rate of 40dB/decade for the two-pole filter. The

mented   as  a     2nd-order           lowpass        Sallen-Key                            filter.   The                  Bessel filter has a linear phase response, which works

pole locations are set by the combination of two onchip                                                                    well for filtering digital data. To calculate the value of the

resistors and two external capacitors. Adjusting the value                                                                 capacitors, use the following equations, along with the

of the external capacitors changes the corner frequency                                                                    coefficients in Table 2:

to optimize for different data rates. The corner frequency                                                                                                        CF1     =                b

in  kHz  should     be       set   to   approximately                            1.5        times      the                                                                       a(100k)(π)(fC)

fastest expected Manchester data rate in kbps from the                                                                                                                                     a

transmitter. Keeping the corner frequency near the data                                                                                                           CF2         =  4(100k)(π)(fC)

rate rejects any noise at higher frequencies, resulting in

an increase in receiver sensitivity.                                                                                       where fC is the desired 3dB corner frequency. For exam-

The  configuration           shown          in  Figure               3           can        create         a               ple, choose a Butterworth filter response with a corner

Butterworth  or     Bessel         response.         The             Butterworth                      filter               frequency of 5kHz:

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MAX1471                                                            315MHz/434MHz Low-Power, 3V/5V

                                                                   ASK/FSK Superheterodyne Receiver

Table 1. Component Values for Typical                    Application Circuit

COMPONENT                 VALUE FOR 433.92MHz RF                   VALUE FOR 315MHz RF                    DESCRIPTION (%)

          C3                           220pF                             220pF                                10

          C4                           470pF                             470pF                                5

          C5                           0.047µF                           0.047µF                              10

          C6                           0.1µF                             0.1µF                                10

          C7                           100pF                             100pF                                5

          C8                           100pF                             100pF                                5

          C9                           1.0pF                             2.2pF                                Q0.1pF

          C10                          220pF                             220pF                                10

          C11                          100pF                             100pF                                5

          C12                          1500pF                            1500pF                               10

          C14                          15pF                              15pF                                 5

          C15                          15pF                              15pF                                 5

          C21                          220pF                             220pF                                10

          C22                          470pF                             470pF                                5

          C23                          0.01µF                            0.01µF                               10

          C26                          0.1µF                             0.1µF                                10

          C27                          0.047µF                           0.047µF                              10

          L1                           56nH                              100nH                                5 or better*

          L2                           16nH                              30nH                                 5 or better*

          L3                           10nH                              15nH                                 5 or better*

          R3                           25kΩ                              25kΩ                                 5

          R8                           25kΩ                              25kΩ                                 5

          Y1                           13.2256MHz                  9.509MHz                         Crystek or Hong Kong X’tals

          Y2                     10.7MHz ceramic filter            10.7MHz ceramic filter           Murata SFECV10.7 series

Note: Component values vary depending on PCB layout.

*Wire wound recommended.

       CF1                1.000                   450pF            chain (DSF- for the FSK receive chain), which is con-

               (1.414)(100kΩ)(3.14)(5kHz)      ≈                   nected to the negative input of the data slicer comparator.

                         1.414                                     Numerous configurations can be used to generate the

= CF2          (4)(100kΩ)(3.14)(5kHz)       ≈  225pF               data-slicer threshold. For example, the circuit in Figure 4

                                                                   shows a simple method using only one resistor and one

Choosing  standard      capacitor      values  changes   CF1  to   capacitor. This configuration averages the analog output

470pF  and     CF2  to   220pF.    In  the  Typical   Application  of the filter and sets the threshold to approximately 50% of

Circuit, CF1 and CF2 are named C4 and C3, respectively,            that amplitude. With this configuration, the threshold auto-

for ASK data, and C21 and C22 for FSK data.                        matically adjusts as the analog signal varies, minimizing

                                                                   the possibility for errors in the digital data. The sizes of R

Data Slicers                                                       and C affect how fast the threshold tracks to the analog

The purpose of a data slicer is to take the analog output          amplitude. Be sure to keep the corner frequency of the

of a data filter and convert it to a digital signal. This is       RC circuit much lower than the lowest expected data rate.

achieved by using a comparator and comparing the ana-              With this configuration, a long string of NRZ zeros or ones

log input to a threshold voltage. The threshold voltage is         can cause the threshold to drift. This configuration works

set by the voltage on the DSA- pin for the ASK receive             best  if  a  coding     scheme,  such  as  Manchester    coding,

                                                                   which has an equal number of zeros and ones, is used.

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MAX1471                                                           315MHz/434MHz Low-Power, 3V/5V

                                                                  ASK/FSK Superheterodyne Receiver

Table 2. Coefficients to Calculate CF1                            Peak Detectors

and CF2                                                           The  maximum         peak    detectors       (PDMAXA       for  ASK,

                                                                  PDMAXF for FSK) and minimum peak detectors (PDMINA

FILTER TYPE                       a                        b      for ASK, PDMINF for FSK), in conjunction with resistors

        Butterworth               1.414                    1.000  and capacitors shown in Figure 5, create DC output volt-

        (Q = 0.707)                                               ages proportional to the high and low peak values of the

        Bessel                                                    filtered ASK or FSK demodulated signals. The resistors

        (Q = 0.577)               1.3617                   0.618  provide a path for the capacitors to discharge, allowing

                                                                  the peak detectors to dynamically follow peak changes of

                                                                  the data-filter output voltages.

                                                                  The maximum and minimum peak detectors can be used

                                                                  together to form a data-slicer threshold voltage at a midvalue

                MAX1471                                           between the maximum and minimum voltage levels of the

                                                RSSI OR           data stream (see the Data Slicers section and Figure 5). The

                                                FSK DEMOD         RC time constant of the peakdetector combining network

                                                                  should be set to at least 5 times the data period.

                                  100kΩ         100kΩ             If there is an event that causes a significant change in

                                                                  the magnitude of the baseband signal, such as an AGC

                DSA+              OPA+          DFA               gain switch or a power-up transient, the peak detectors

                DSF+              OPF+          DFF               may “catch” a false level. If a false peak is detected, the

                       CF2                 CF1                    slicing  level  is  incorrect.    The  MAX1471   has       a    feature

                                                                  called peak-detector track enable (TRK_EN), where the

                                                                  peak-detector       outputs  can  be   reset     (see   Figure  6).  If

                                                                  TRK_EN is set (logic 1), both the maximum and minimum

Figure  3.  Sallen-Key Lowpass Data Filter                        peak detectors follow the input signal. When TRK_EN is

                                                                  cleared (logic 0), the peak detectors revert to their normal

                                                                  operating mode. The TRK_EN function is automatically

                                                                  enabled for a short time and then disabled whenever the

                                                                  IC recovers from the sleep portion of DRX mode, or when

            MAX1471                                               an AGC gain switch occurs. Since the peak detectors

                                                                  exhibit  a  fast    attack/slow   decay    response,    this    feature

                       DATA                                       allows for an extremely fast startup or AGC recovery. See

                       SLICER                                     Figure 7 for an illustration of a fast-recovery sequence.

                                                                  In addition to the automatic control of this function, the

                                                                  TRK_EN bits can be controlled through the serial inter-

                ADATA             DSA-          DSA+              face (see the Serial Control Interface section).

                FDATA             DSF-          DSF+

                                                                  If the peak detectors are not used, make sure that the

                               C        R                         FSKPD_EN        and  ASKPD_EN          bits  in  Register     0x0  are

                                                                  maintained      at  the  default  setting    of  logic  0  and  short

                                                                  each of the four PD pins directly to ground or through a

Figure 4. Generating Data-Slicer Threshold Using a Lowpass        capacitor whose value is approximately 1000pF. If a peak

Filter                                                            detector pin is left open, the FDATA and ADATA signals

                                                                  can potentially couple back into the DSA+ or the DSA-

Figure 5 shows a configuration that uses the positive and         lines (depending on circuit design and layout), causing an

negative peak detectors to generate the threshold. This           oscillation at the output of the data slicer comparator. The

configuration sets the threshold to the midpoint between          PDMINA peak detector is particularly vulnerable to this

a high output and a low output of the data filter.                coupling because its pin (31) is next to the ADATA pin (30).

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MAX1471                                                                      315MHz/434MHz Low-Power, 3V/5V

                                                                             ASK/FSK Superheterodyne Receiver

                                     MAX1471

                                            DATA    MAXIMUM PEAK             MINIMUM PEAK

                                            SLICER  DETECTOR                 DETECTOR

                                     ADATA                 PDMAXA                          PDMINA

                                     FDATA                 PDMAXF         R          R     PDMINF

                                                                  C                        C

Figure  5.  Generating  Data-Slicer  Threshold Using the Peak Detectors

                                                    MINIMUM PEAK

                                                    DETECTOR

                                                                             PDMINA

                                                                             PDMINF

                         BASEBAND

                           FILTER                             TRK_EN = 1

                                                    MAXIMUM PEAK                                   TO SLICER

                                                    DETECTOR                                       INPUT

                                                                             PDMAXA

                                                                             PDMAXF

                           MAX1471                            TRK_EN = 1

Figure 6. Peak-Detector Track Enable

Power-Supply Connections                                                     and HVIN with a 0.01μF capacitor and AVDD with a 0.1μF

The MAX1471 can be powered from a 2.4V to 3.6V sup-                          capacitor. Place all bypass capacitors as close as possible

ply or a 4.5V to 5.5V supply. The device has an onchip                       to the respective supply pin.

linear regulator that reduces the 5V supply to 3V needed                     Control Interface Considerations

to operate the chip.                                                         When operating the MAX1471 with a +4.5V to +5.5V sup-

To  operate  the  MAX1471  from       a     3V    supply,  connect           ply voltage, the CS, DIO, and SCLK pins can be driven by

DVDD, AVDD, and HVIN to the 3V supply. When using a                          a microcontroller with either 3V or 5V interface logic levels.

5V supply, connect the supply to HVIN only and connect                       When operating the MAX1471 with a +2.4V to +3.6V sup-

AVDD and DVDD together. In both cases, bypass DVDD                           ply, only 3V logic from the microcontroller is allowed.

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MAX1471                                                                                315MHz/434MHz Low-Power, 3V/5V

                                                                                       ASK/FSK Superheterodyne Receiver

Serial Control Interface

Communication Protocol                                                                                                      RECEIVER ENABLED, TRK_EN SET

The MAX1471 can use a 4-wire interface or a 3-wire inter-                                                                             TRK_EN CLEARED

                                                                                                                                 MAX PEAK DETECTOR

face (default). In both cases, the data input must follow

the timing diagrams shown in Figures 8 and 9.

Note that the DIO line must be held LOW while CS is high.                                       200mV/div

This is to prevent the MAX1471 from entering discon-                                                                        FILTER OUTPUT

tinuous receive mode if the DRX bit is high. The data is                                                                         MIN PEAK DETECTOR

latched on the rising edge of SCLK, and therefore must be                                                                             DATA OUTPUT

stable before that edge. The data sequencing is MSB first,                                  DATA OUTPUT

the command (C[3:0]; see Table 3), the register address                                                2V/div

(A[3:0]; see Table 4) and the data (D[7:0]; see Table 5).                                                                   100µs/div

The  mode   of       operation       (3-wire    or  4-wire      interface)  is   Figure 7. Fast Receiver Recovery in FSK Mode Utilizing Peak

selected by DOUT_FSK and/or DOUT_ASK bits in the                                 Detectors

configuration        register.  Either     of   those  bits     selects     the

ASKOUT      and/or   FSKOUT          line      as   a  SERIAL        data  out-  MAX1471 just like a power-off and power-on sequence

put. Upon receiving a read register command (0x2), the                           would do. The reset signal remains active for as long as

serial interface outputs the data on either pin, according                       CS is high after the command is sent.

to Figure 10.

If neither of these bits are 1, the 3-wire interface is select-                  Continuous Receive Mode (DRX = 0)

ed (default on power-up) and the DIO line is effectively a                       In continuous receive mode, individual analog modules

bidirectional input/output line. DIO is selected as an out-                      can be powered on directly through the power configura-

put of the MAX1471 for the following CS cycle whenever                           tion register (register 0x0). The SLEEP bit (bit 0) overrides

a READ command is received. The CPU must tri-state the                           the   power    settings           of  the  remaining     bits  and       puts  the

DIO line on the cycle of CS that follows a read command,                         part into deep-sleep mode when set. It is also necessary

so the MAX1471 can drive the data output line. Figure 11                         to write the frequency divisor of the external crystal in

shows the diagram of the 3-wire interface. Note that the                         the   oscillator      frequency       register  (register      0x3)      to    opti-

user can choose to send either 16 cycles of SCLK, as in                          mize image rejection and to enable accurate calibration

the case of the 4-wire interface, or just eight cycles, as all                   sequences for the polling timer and the FSK demodulator.

the registers are 8-bits wide. The user must drive DIO low                       This number is the integer result of fXTAL/100kHz.

at the end of the read sequence.                                                 If the FSK receive function is selected, it is necessary to

The  MASTER          RESET      command             (0x3)   (see     Table  3)   perform an FSK calibration to improve receive sensitiv-

sends a reset signal to all the internal registers of the                        ity.  Polling  timer          calibration  is   not   necessary.         See   the

                                                                                 Calibration section for more information.

                                                       tCS                       tCSI

               CS

                                     tCSS                            tCH                                                                        tCSH

                     tSC                                        tCL

            SCLK

                                           tDH                                                                         tDO                       tTR

                                     tDI                                               tDV

            DIO      HIGH-IMPEDANCE                                                    HIGH-IMPEDANCE          D7                     D0   HI-Z

                                                       DATA IN                                                         DATA OUT

Figure  8.  Digital  Communications        Timing   Diagram

www.maximintegrated.com                                                                                                                Maxim Integrated         │  17
MAX1471                                                                                                     315MHz/434MHz Low-Power, 3V/5V

                                                                                                            ASK/FSK Superheterodyne Receiver

                              CS

                  SCLK

                  DIO                     C3      C2      C1      C0  A3        A2     A1        A0     D7     D6  D5      D4        D3      D2      D1       D0

                                                  COMMAND                       ADDRESS                                        DATA

Figure 9. Data Input Diagram

     CS

     SCLK

     DIO       0              0        1       0  A3  A2      A1  A0  0      0      0  0         0   0      0  0       C3  C2   C1       C0  A3      A2   A1      A0      D7            D0

                                 READ                 ADDRESS                              DATA                            COMMAND                   ADDRESS                  DATA

                              COMMAND

     ADATA (IF DOUT_ASK = 1)                                                                                       R7      R6   R5       R4  R3      R2   R1      R0      R7            R0

                                                                                                                                     REGISTER DATA                            REGISTER

                                                                                                                                                                              DATA

     FDATA (IF DOUT_FSK = 1)                                                                                           R7  R6   R5       R4  R3      R2   R1      R0      R7            R0

                                                                                                                                      REGISTER DATA                           REGISTER

                                                                                                                                                                              DATA

Figure 10. Read Command on a 4-Wire SERIAL Interface

Discontinuous Receive Mode (DRX = 1)                                                                    start its wake-up procedure, and drive DIO low before tLOW

In the discontinuous receive mode (DRX = 1), the power                                                  expires    (tCPU   +   tRF).     Once        tRF  expires,            the   MAX1471

signals of the different modules of the MAX1471 toggle                                                  enables the FSKOUT and/or ASKOUT data outputs. The

between OFF and ON, according to internal timers tOFF,                                                  CPU must then keep DIO low for as long as it may need

tCPU, and tRF. It is also necessary to write the frequency                                              to analyze any received data. Releasing DIO causes the

divisor of the external crystal in the oscillator frequency                                             MAX1471 to pull up DIO, reinitiating the tOFF timer.

register (register 0x3). This number is the integer result of                                           Oscillator Frequency Register (Address: 0x3)

fXTAL/100kHz. Before entering the discontinuous receive                                                 The    MAX1471        has    an      internal     frequency           divider       that

mode for the first time, it is also necessary to calibrate the                                          divides    down    the      crystal      frequency            to      100kHz.       The

timers (see the Calibration section).                                                                   MAX1471 uses the 100kHz clock signal when calibrating

The MAX1471 uses a series of internal timers (tOFF, tCPU,                                               itself and also to set the image-rejection frequency. The

and  tRF)  to     control                 its     power-up.    The    timer     sequence                hexadecimal value written to the oscillator frequency reg-

begins when both CS and DIO are one. The MAX1471                                                        ister is the nearest integer result of fXTAL/100kHz.

has an internal pullup on the DIO pin, so the user must                                                 For example, if data is being received at 315MHz, the

tri-state the DIO line when CS goes high.                                                               crystal frequency is 9.509375MHz. Dividing the crystal

The external CPU can then go to a sleep mode during                                                     frequency by 100kHz and rounding to the nearest integer

tOFF. A high-to-low transition on DIO, or a low level on DIO                                            gives 95, or 0x5F hex. So for 315MHz, 0x5F would be

serves as the wake-up signal for the CPU, which must then                                               written to the oscillator frequency register.

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MAX1471                                                                              315MHz/434MHz Low-Power, 3V/5V

                                                                                   ASK/FSK Superheterodyne Receiver

       CS

SCLK

DIO         0  0          1  0  A3    A2  A1   A0  0  0       0  0        0  0  0     0    R7   R6  R5    R4  R3          R2  R1  R0    R7            R0

                    READ              ADDRESS                       DATA                                  REGISTER DATA                     REGISTER

               COMMAND                                                                                                                      DATA

                                                                                                              16 BITS OF DATA

       CS

SCLK

DIO         0  0          1  0  A3    A2  A1   A0  0  0       0  0        0  0  0     0    R7   R6  R5    R4  R3          R2  R1  A3

                    READ              ADDRESS                       DATA                                  REGISTER DATA

               COMMAND

                                                                                                          8 BITS OF DATA

Figure 11. Read Command in 3-Wire Interface

Table  3.   Command             Bits                                            To calculate the value to write to register 0xA, use the fol-

            C[3:0]                             DESCRIPTION                      lowing equation and use the next integer higher than the

                                                                                calculated result:

               0x0                             No operation                              Reg 0xA ≥ 3.3 x log10 (Dwell Time x fXTAL)

               0x1                                Write data                    For   Manchester    Code      (50%        duty    cycle),   set       the  dwell

               0x2                                Read data                     time to at least twice the bit period. For nonreturn-tozero

               0x3                             Master reset                     (NRZ) data, set the dwell to greater than the period of

            0x4–0xF                                Not used                     the longest string of zeros or ones. For example, using

AGC Dwell Timer Register (Address: 0xA)                                         Manchester code at 315MHz (fXTAL = 9.509375MHz) with

The AGC dwell timer holds the AGC in low-gain state for a                       a data rate of 4kbps (bit period = 125μs), the dwell time

set amount of time after the power level drops below the                        needs to be greater than 250μs:

AGC switching threshold. After that set amount of time,                         Reg 0xA ≥ 3.3 x log10 (250μs x 9.509375MHz) ≈11.14

if the power level is still below the AGC threshold, the                        Choose the register value to be the next integer value

LNA goes into high-gain state. This is important for ASK                        higher than 11.14, which is 12 or 0x0C hex.

since the modulated data may have a high level above                            The default value of the AGC dwell timer on power-up or

the threshold and a low level below the threshold, which                        reset is 0x0D.

without the dwell timer would cause the AGC to switch on                        Calibration

every bit.

The AGC dwell time is dependent on the crystal frequency                        The   MAX1471       must  be  calibrated          to  ensure          accurate

and the bit settings of the AGC dwell timer register. To                        timing of the off timer in discontinuous receive mode or

calculate the dwell time, use the following equation:                           when receiving FSK signals. The first step in calibration

                                                                                is ensuring that the oscillator frequency register (address:

                    Dwell Time = 2Reg0xA                                        0x3) has been programmed with the correct divisor value

                                          f XTAL                                (see  the  Oscillator   Frequency             Register      section).      Next,

                                                                                enable the mixer to turn the crystal driver on.

where Reg 0xA is the value of register 0xA in decimal.

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MAX1471                                                                           315MHz/434MHz Low-Power, 3V/5V

                                                                                  ASK/FSK Superheterodyne Receiver

Table 4. Register Summary

     REGISTER          REGISTER NAME                                                        DESCRIPTION

     A[3:0]

       0x0             Power configuration            Enables/disables the LNA, AGC, mixer, baseband, peak detectors, and sleep mode

                                                      (see Table 6).

       0x1                  Configuration             Sets options for the device such as output enables, off-timer prescale, and

                                                      discontinuous receive mode (see Table 7).

       0x2                  Control                   Controls AGC lock, peak-detector tracking, as well as polling timer and FSK

                                                      calibration (see Table 8).

       0x3             Oscillator frequency           Sets the internal clock frequency divisor. This register must be set to the integer

                                                      result of fXTAL/100kHz (see the Oscillator Frequency Register section).

       0x4               Off timer—tOFF

                            (upper byte)              Sets the duration that the MAX1471 remains in low-power mode when DRX is active

       0x5               Off timer—tOFF               (see Table 10).

                            (lower byte)

       0x6          CPU recovery timer—tCPU           Increases maximum time the MAX1471 stays in lower power mode while CPU wakes

                                                      up when DRX is active (see Table 11).

       0x7             RF settle timer—tRF            During the time set by the settle timer, the MAX1471 is powered on with the peak

                            (upper byte)              detectors and the data outputs disabled to allow time for the RF section to settle. DIO

       0x8             RF settle timer—tRF            must be driven low at any time during tLOW = tCPU + tRF or the timer sequence

                            (lower byte)              restarts (see Table 12).

       0x9          Status register (read only)       Provides status for PLL lock, AGC state, crystal operation, polling timer, and FSK

                                                      calibration (see Table 9).

       0xA               AGC dwell timer              Controls the dwell (release) time of the AGC.

Calibrate the polling timer by setting POL_CAL_EN = 1 in                        Off Timer (tOFF)

the configuration register (register 0x1). Upon completion,                     The  first  timer,  tOFF  (see  Figure  12),  is  a  16-bit  timer

the POL_CAL_DONE bit in the status register (register                           that is configured using: register 0x4 for the upper byte,

0x8) is 1, and the POL_CAL_EN bit is reset to zero. If                          register 0x5 for the lower byte, and bits PRESCALE1 and

using the MAX1471 in continuous receive mode, polling                           PRESCALE0 in the configuration register (register 0x1).

timer calibration is not needed.                                                Table 10 summarizes the configuration of the tOFF timer.

FSK    receiver     calibration   is  a    two-step     process.  Set           The PRESCALE1 and PRESCALE2 bits set the size of

FSKCALLSB        =  1  (register  0x1)     or  to  reduce  the    cali-         the shortest time possible (tOFF time base). The data writ-

bration time, accuracy can be sacrificed by setting the                         ten to the tOFF registers (0x4 and 0x5) is multiplied by the

FSKCALLSB = 0. Next, initiate FSK receiver calibration,                         time base to give the total tOFF time. On power-up, the off

set FSK_CAL_EN = 1. Upon completion, the FSK_CAL_                               timer registers are set to zero and must be written before

DONE bit in the status register (register 0x8) is one, and                      using DRX mode.

the FSK_CAL_EN bit is reset to zero.                                            During tOFF, the MAX1471 is operating with very low sup-

When   in    continuous     receive   mode     and    receiving   FSK           ply current (5.0μA typ), where all of its modules are turned

data,  recalibrate     the  FSK   receiver       after  a  significant          off, except for the tOFF timer itself. Upon completion of

change in temperature or supply voltage. When in discon-                        the tOFF time, the MAX1471 signals the user by asserting

tinuous receive mode, the polling timer and FSK receiver                        DIO low.

(if  enabled)  are     automatically      calibrated    during   every

wake-up cycle.

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MAX1471                                                                   315MHz/434MHz Low-Power, 3V/5V

                                                                        ASK/FSK Superheterodyne Receiver

Table 5. Register Configuration

ADDRESS                                                                           DATA

A3 A2 A1 A0                               D7                D6     D5       D4          D3    D2       D1       D0

POWER CONFIGURATION (0x0)

               0000                 LNA_EN              AGC_EN     MIXER_   FSKBB_  FSKPD_    ASKBB_   ASKPD_   SLEEP

                                                                   EN       EN          EN    EN       EN

CONFIGURATION (0x1)

               0001                       X                 GAIN   FSKCALL  FSK_        ASK_  TOFF_    TOFF_    DRX_

                                                            SET*   SB       DOUT    DOUT      PS1      PS0      MODE

CONTROL (0x2)

               0010                       X                 AGC    X        X       FSKTRK    ASKTRK   POL_     FSK_

                                                            LOCK                        _EN   _EN      CAL_EN   CAL_EN

OSCILLATOR FREQUENCY (0x3)

               0011                       d7                d6     d5       d4          d3    d2       d1       d0

OFF TIMER (upper byte) (0x4)

               0100                       t15               t14    t13      t12         t11   t10      t9       t8

OFF TIMER (lower byte) (0x5)

               0101                       t7                t6     t5       t4          t3    t2       t1       t0

CPU RECOVERY TIMER (0x6)

               0110                       t7                t6     t5       t4          t3    t2       t1       t0

RF SETTLE TIMER (upper byte) (0x7)

               0111                       t15               t14    t13      t12         t11   t10      t9       t8

RF SETTLE TIMER (lower byte) (0x8)

               1000                       t7                t6     t5       t4          t3    t2       t1       t0

STATUS REGISTER (read only) (0x9)

               1001                       LOCK              AGCST  CLK      X           X     X        POL_CAL  FSK_CAL

                                          DET                      ALIVE                               _DONE    _DONE

AGC DWELL TIMER (0xA)

               1010                       X                 X      X        dt4         dt3*  dt2*     dt1      dt0*

*Power-up state = 1. All other bits, power-up state  =  0.

CPU Recovery Timer (tCPU)                                          120μs to give the total tCPU time. On power-up, the CPU

The second timer, tCPU (see Figure 12), is used to delay           timer register is set to zero and must be written before

the power-up of the MAX1471, thereby providing extra               using DRX mode.

power savings and giving a CPU the time required to                RF Settle Timer (tRF)

complete its own power-on sequence. The CPU is sig-                The third timer, tRF (see Figure 12), is used to allow the

naled to begin powering up when the DIO line is pulled             RF sections of the MAX1471 to power up and stabilize

low by the MAX1471 at the end of tOFF. tCPU then begins            before ASK or FSK data is received. tRF begins counting

counting down, while DIO is held low by the MAX1471. At            once tCPU has expired. At the beginning of tRF, the mod-

the end of tCPU, the tRF counter begins.                           ules selected in the power control register (register 0x0)

tCPU is an 8-bit timer, configured through register 0x6.           are powered up with the exception of the peak detectors

The possible tCPU settings are summarized in Table 11.             and have the tRF period to settle.

The data written to the tCPU register (0x6) is multiplied by

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MAX1471                                                                     315MHz/434MHz Low-Power, 3V/5V

                                                                            ASK/FSK Superheterodyne Receiver

Table 6. Power Configuration Register                           (Address:   0x0)

     BIT ID            BIT NAME          BIT LOCATION           POWER-UP                               FUNCTION

                                              (0 = LSB)              STATE

     LNA_EN            LNA enable                 7                  0      1  =  Enable LNA

                                                                            0  =  Disable LNA

     AGC_EN            AGC enable                 6                  0      1  =  Enable AGC

                                                                            0  =  Disable AGC

     MIXER_EN          Mixer enable               5                  0      1  =  Enable mixer

                                                                            0  =  Disable mixer

FSKBB_EN            FSK baseband                  4                  0      1  =  Enable FSK baseband

                            enable                                          0  =  Disable FSK baseband

FSKPD_EN               FSK peak                   3                  0      1  =  Enable FSK peak detectors

                    detector enable                                         0  =  Disable FSK peak detectors

ASKBB_EN            ASK baseband                  2                  0      1  =  Enable ASK baseband

                            enable                                          0  =  Disable ASK baseband

ASKPD_EN               ASK peak                   1                  0      1  =  Enable ASK peak detectors

                    detector enable                                         0  =  Disable ASK peak detectors

     SLEEP             Sleep mode                 0                  0      1  =  Deep-sleep mode

                                                                            0  =  Normal operation

At the end of tRF, the MAX1471 stops driving DIO low and                Typical Power-Up Procedure

enables ADATA, FDATA, and peak detectors if chosen to                   Here is a typical power-up procedure for receiving either

be active in the power configuration register (0x0). The                ASK or FSK signals at 315MHz in continuous mode:

CPU must be awake at this point, and must hold DIO low                  1)  Write 0x3000 to  reset the part.

for the MAX1471 to remain in operation. The CPU must

begin driving DIO low any time during tLOW = tCPU + tRF.                2)  Write 0x10FE to enable all RF and baseband sections.

If the CPU fails to drive DIO low, DIO is pulled high through           3)  Write 0x135F to set the oscillator frequency register to

the  internal  pullup  resistor,    and  the  timer  sequence   is          work with a 315MHz crystal.

restarted, leaving the MAX1471 powered down. Any time                   4)  Write 0x1120 to set FSKCALLSB for an     accurate FSK

the DIO line is driven high while the DRX = 1, the DRX                      calibration.

sequence is initiated, as defined in Figure 12.                         5)  Write 0x1201 to  begin FSK calibration.

tRF  is  a  16-bit  timer,  configured   through     registers  0x7     6)  Read 0x2900 and verify that bit   0 is  1 to indicate FSK

(upper byte) and 0x8 (lower byte). The possible tRF set-                    calibration is done.

tings are in Table 12. The data written to the tRF register

(0x7 and 0x8) is multiplied by 120μs to give the total tRF              The MAX1471 is now ready to receive ASK or FSK data.

time. On power-up, the RF timer registers are set to zero               Due to the high sensitivity of the receiver, it is recom-

and must be written before using DRX mode.                              mended that the configuration registers be changed only

                                                                        when not receiving data. Receiver desensitization may

                                                                        occur, especially if odd-order harmonics of the SCLK line

                                                                        fall within the IF bandwidth.

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MAX1471                                                                    315MHz/434MHz Low-Power, 3V/5V

                                                                           ASK/FSK Superheterodyne Receiver

Table 7. Configuration              Register (Address: 0x1)

    BIT ID             BIT NAME       BIT LOCATION            POWER-UP                         FUNCTION

                                           (0 = LSB)                STATE

    X                  Don’t care              7                    0      Don’t care.

                                                                           0 = LNA low-gain state.

                                                                           1 = LNA high-gain state.

    GAINSET            Gain set                6                    1      For manual gain control, enable the AGC (AGC_EN =

                                                                           1), set LNA gain state to desired setting, then disable

                                                                           the AGC (AGC_EN = 0).

                                                                           FSKCALLSB = 1 enables a longer, more accurate FSK

    FSKCALLSB     FSK accurate                 5                    0      calibration.

                       calibration                                         FSKCALLSB = 0 provides for a quick, less accurate

                                                                           FSK calibration.

                                                                           This bit enables the FDATA pin to act as the serial

    DOUT_FSK      FSKOUT enable                4                    0      data output in 4-wire mode. (See the Communication

                                                                           Protocol section.)

                                                                           This bit enables the ADATA pin to act as the serial

    DOUT_ASK      ASKOUT enable                3                    0      data output in 4-wire mode. (See the Communication

                                                                           Protocol section.)

    TOFF_PS1      Off-timer prescale           2                    0      Sets LSB size for the off timer. (See the Off Timer

    TOFF_PS0      Off-timer prescale           1                    0      section.)

                                                                           1 = Discontinuous receive mode. (See the

    DRX_MODE      Receive mode                 0                    0      Discontinuous Receive Mode section.)

                                                                           0 = Continuous receive mode. (See the Continuous

                                                                           Receive Mode section.)

Layout Considerations                                                  parasitic inductance. The parasitic inductance can have

A properly designed PCB is an essential part of any RF/                a dramatic effect on the effective inductance of a pas-

microwave circuit. On high-frequency inputs and outputs,               sive component. For example, a 0.5in trace connecting a

use controlled-impedance lines and keep them as short                  100nH inductor adds an extra 10nH of inductance or 10%.

as  possible  to  minimize    losses  and  radiation.     At  high     To reduce the parasitic inductance, use wider traces and

frequencies, trace lengths that are on the order of λ/10 or            a solid ground or power lane below the signal traces. Also,

longer act as antennas.                                                use low-inductance connections to ground on all GND

Keeping  the   traces  short  also    reduces  parasitic  induc-       pins, and place decoupling capacitors close to all VDD or

tance. Generally, 1in of a PCB trace adds about 20nH of                HVIN connections.

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                                                                 ASK/FSK Superheterodyne Receiver

Table 8. Control Register           (Address: 0x2)

BIT ID        BIT NAME              BIT LOCATION    POWER-UP                                    FUNCTION

                                    (0 = LSB)       STATE

X                        None       7               Don’t care   Don’t care.

AGCLOCK       AGC lock              6               0            Locks the LNA gain in its present state.

X                        None       5, 4                         Don’t care.

              FSK peak                                           Enables the tracking mode of the FSK peak detectors

FSKTRK_EN     detector track        3               0            when FSKTRK_EN = 1. (See the Peak Detectors

                         enable                                  section.)

              ASK peak                                           Enables the tracking mode of the ASK peak detectors

ASKTRK_EN     detector track        2               0            when ASKTRK_EN = 1.

                         enable                                  (See the Peak Detectors section.)

                                                                 POL_CAL_EN = 1 starts the polling timer calibration.

              Polling timer                                      Calibration of the polling timer is needed when using

POL_CAL_EN    calibration enable    1               0            the MAX1471 in discontinous receive mode. POL_

                                                                 CAL_EN resets when calibration completes properly.

                                                                 (See the Calibration section.)

              FSK calibration                                    FSK_CAL_EN starts the FSK receiver calibration.

FSK_CAL_EN               enable     0               0            FSK_CAL_EN resets when calibration completes

                                                                 properly. (See the Calibration section.)

Table 9. Status Register (Read Only) (Address: 0x9)

BIT ID                   BIT NAME   BIT LOCATION                                        FUNCTION

                                    (0 = LSB)

LOCKDET       Lock detect              7            0 = Internal PLL is not locked so the MAX1471 will not receive  data.

                                                    1 = Internal PLL is locked.

AGCST                    AGC state     6            0 = LNA in low-gain state.

                                                    1 = LNA in high-gain state.

CLKALIVE      Clock/crystal alive      5            0 = No valid clock signal seen at the crystal inputs.

                                                    1 = Valid clock at crystal inputs.

X                        None       4, 3, 2         Don’t care.

POL_CAL_DONE  Polling timer            1            0 = Polling timer calibraton in progress or not completed.

              calibration done                      1 = Polling timer calibration is complete.

FSK_CAL_DONE  FSK calibration          0            0 = FSK calibration in progress or not completed.

                         done                       1 = FSK calibration is compete.

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MAX1471                                                                    315MHz/434MHz Low-Power, 3V/5V

                                                                        ASK/FSK Superheterodyne Receiver

                         CS

                         DIO

                         tOFF                        tOFF

                         tCPU                                  tCPU

                                                                     tLOW

                         tRF                                            tRF

                         ADATA OR

                         FDATA

Figure  12.  DRX  Mode  Sequence   of  the  MAX1471

Table 10. Off-Timer      (tOFF) Configuration

                                                           tOFF TIME BASE             MIN tOFF         MAX tOFF

        PRESCALE1                  PRESCALE0                   (1 LSB)                REG 0x4 = 0x00   REG 0x4 = 0xFF

                                                                                      REG 0x5 = 0x01   REG 0x5 = 0xFF

             0                              0                  120µs                  120µs            7.86s

             0                              1                  480µs                  480µs            31.46s

             1                              0                  1920µs                 1.92ms           2 min 6s

             1                              1                  7680µs                 7.68ms           8 min 23s

Table 11. CPU Recovery Timer (tCPU)                                   Table 12. RF Settle Timer (tRF)

Configuration                                                         Configuration

TIME BASE                MIN tCPU              MAX tCPU                    TIME BASE          MIN tRF  MAX tRF

        (1 LSB)         REG 0x6 = 0x01         REG 0x6 = 0xFF                (1 LSB)  REG 0x7 = 0x00   REG 0x7 = 0xFF

        120µs            120µs                 30.72ms                                REG 0x8 = 0x01   REG 0x8 = 0xFF

                                                                             120µs              120µs  7.86s

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                                                            ASK/FSK Superheterodyne Receiver

Ordering Information                                        Package Information

PART                 TEMP RANGE           PIN-PACKAGE       For  the  latest  package  outline  information  and  land  patterns

MAX1471ATJ+          -40°C to +125°C      32 Thin QFN-EP**  (footprints), go to www.maximintegrated.com/packages. Note

                                                            that a “+”, “#”, or “-” in the package code indicates RoHS status

MAX1471ATJ/V+        -40°C to +125°C      32 Thin QFN-EP**  only. Package drawings may show a different suffix character, but

+Denotes a lead(Pb)-free/RoHS-compliant package.            the drawing pertains to the package regardless of RoHS status.

/V denotes an automotive qualified part.                    PACKAGE           PACKAGE           OUTLINE           LAND

**EP = Exposed pad.                                              TYPE         CODE              NO.          PATTERN NO.

                                                            32 TQFN-EP        T3255+3           21-0140           90-0001

Chip Information

PROCESS: CMOS

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                                                                    ASK/FSK Superheterodyne Receiver

Revision  History

REVISION  REVISION         DESCRIPTION                                                                                                      PAGES

NUMBER    DATE                                                                                                                              CHANGED

2         11/10     Updated Ordering Information, Absolute Maximum Ratings, AC Electrical                                                   1, 2, 4, 25

                    Characteristics, and Package Information

3         12/10     Updated Ordering Information and AC Electrical Characteristics                                                          1, 3

                    Added text to describe unused PD pins, updated Typical Application Circuit,

4         9/11      eliminated inductor vendor in Table 1, updated the Peak Detectors section, and                                          8, 12–15

                    added Control Interface Considerations section

5         7/17      Added bullet to Benefits and Features section and updated Ordering Information                                          1, 26

                    table

For pricing, delivery, and ordering information, please contact Maxim Direct at 1-888-629-4642, or visit Maxim Integrated’s website at www.maximintegrated.com.

Maxim Integrated cannot assume responsibility for use of any circuitry other than circuitry entirely embodied in a Maxim Integrated product. No circuit patent licenses

are implied. Maxim Integrated reserves the right to change the circuitry and specifications without notice at any time. The parametric values (min and max limits)

shown in the Electrical Characteristics table are guaranteed. Other parametric values quoted in this data sheet are provided for guidance.

Maxim Integrated and the Maxim Integrated logo are trademarks of Maxim Integrated Products, Inc.  © 2017 Maxim Integrated Products, Inc.                                 │  27
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