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MAX1113CPE+

器件型号:MAX1113CPE+
器件类别:半导体    数据转换器IC   
厂商名称:Maxim Integrated
厂商官网:https://www.maximintegrated.com/en.html
标准:
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器件描述

Analog to Digital Converters - ADC 5V Low-Power Multi Ch Serial 8-Bit

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Maxim Integrated
产品种类:
Product Category:
Analog to Digital Converters - ADC
RoHS:YES
系列:
Series:
MAX1113
安装风格:
Mounting Style:
Through Hole
封装 / 箱体:
Package / Case:
PDIP-16
Resolution:8 bit
Number of Channels:2 Channel/4 Channel
Sampling Rate:50 kS/s
Input Type:Differential/Single-Ended
接口类型:
Interface Type:
Serial, 4-Wire, SPI
Architecture:SAR
Reference Type:External, Internal
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
封装:
Packaging:
Bulk
高度:
Height:
4.45 mm (Max)
长度:
Length:
19.43 mm (Max)
Number of Converters:1 Converter
产品:
Product:
Analog to Digital Converters
宽度:
Width:
7.87 mm (Max)
商标:
Brand:
Maxim Integrated
DNL - Differential Nonlinearity:+/- 1 LSB
INL - Integral Nonlinearity:+/- 0.5 LSB
工作电源电压:
Operating Supply Voltage:
4.5 V to 5.5 V
Pd-功率耗散:
Pd - Power Dissipation:
667 mW
产品类型:
Product Type:
ADCs - Analog to Digital Converters
Reference Voltage:4.096 V
工厂包装数量:
Factory Pack Quantity:
25
子类别:
Subcategory:
Data Converter ICs
零件号别名:
Part # Aliases:
MAX1113
单位重量:
Unit Weight:
0.057419 oz

MAX1113CPE+器件文档内容

19-1231; Rev 2; 4/11

EVAALVUAAILTAIOBNLEKIT                         +5V, Low-Power, Multi-Channel,

                                                                                Serial 8-Bit ADCs

                        General Description                   ____________________________Features                                       MAX1112/MAX1113

The MAX1112/MAX1113 low-power, 8-bit, 8-channel               ♦  4.5V to 5.5V Single Supply

analog-to-digital converters (ADCs) feature an internal       ♦  Low Power:            135µA at 50ksps

track/hold, voltage reference, clock, and serial inter-

face. They operate from a single 4.5V to 5.5V supply                                   13µA at 1ksps

and consume only 135µA while sampling at rates up to          ♦  8-Channel Single-Ended or 4-Channel Differential

50ksps. The MAX1112’s 8 analog inputs and the                    Inputs (MAX1112)

MAX1113’s 4 analog inputs are software-configurable,

allowing unipolar/bipolar and single-ended/differential       ♦  4-Channel Single-Ended or 2-Channel Differential

operation.                                                       Inputs (MAX1113)

Successive-approximation conversions are performed            ♦  Internal Track/Hold; 50kHz Sampling Rate

using either the internal clock or an external serial-inter-  ♦  Internal 4.096V Reference

face clock. The full-scale analog input range is deter-

mined by the 4.096V internal reference, or by an              ♦  SPI/QSPI/MICROWIRE-Compatible Serial Interface

externally applied reference ranging from 1V to VDD.          ♦  Software-Configurable Unipolar or Bipolar Inputs

The 4-wire serial interface is compatible with the SPI™,

QSPI™, and MICROWIRE™ serial-interface standards.             ♦  Total Unadjusted Error:                ±1 LSB (max)

A serial-strobe output provides the end-of-conversion                                                   ±0.3 LSB (typ)

signal for interrupt-driven processors.

The MAX1112/MAX1113 have a software-program-                  Ordering Information continued at end of data sheet.

mable, 2µA automatic power-down mode to minimize

power consumption. Using power-down, the supply

current is reduced to 13µA at 1ksps, and only 82µA at

10ksps. Power-down can also be controlled using the                                               Functional Diagram

SHDN input pin. Accessing the serial interface automat-

ically powers up the device.

The MAX1112 is available in a 20-pin SSOP package.               CS

The MAX1113 is available in a small 16-pin QSOP                  SCLK

package.                                                                        INPUT                       INT

                                                                 DIN            SHIFT                       CLOCK

                                                                        REGISTER        CONTROL

________________________Applications                             SHDN                            LOGIC

                                                                 CH0                                                    OUTPUT  DOUT

          Portable Data Logging                                  CH1                                                    SHIFT

                                                                 CH2                                               REGISTER     SSTRB

          Hand-Held Measurement Devices                          CH3            ANALOG           T/H

                                                                 CH4*           INPUT                   CLOCK

          Medical Instruments                                    CH5*           MUX

                                                                                                        IN  8-BIT

          System Diagnostics                                     CH6*                                   SAR ADC

                                                                 CH7*                                              OUT

                                                                 COM                                        REF                 VDD

          Solar-Powered Remote Systems

                                                                                        +4.096V                                 DGND

          4mA to 20mA-Powered Remote                          REFOUT                   REFERENCE                   MAX1112

            Data-Acquisition Systems                                                                               MAX1113      AGND

                                                                 REFIN

                                                                 *MAX1112 ONLY

Pin Configurations appear at end of data sheet.

SPI and QSPI are trademarks of Motorola, Inc.

MICROWIRE is a trademark of National Semiconductor Corp.

                      ________________________________________________________________ Maxim Integrated Products                      1

For pricing, delivery, and ordering information, please contact Maxim Direct at 1-888-629-4642,

or visit Maxim’s website at www.maxim-ic.com.
                 +5V, Low-Power, Multi-Channel,

                 Serial 8-Bit ADCs

MAX1112/MAX1113  ABSOLUTE MAXIMUM RATINGS

                 VDD to AGND............................................................-0.3V to +6V  Operating Temperature Ranges

                 AGND to DGND.....................................................-0.3V to +0.3V         MAX1112CAP/MAX1113CEE...............................0°C to +70°C

                 CH0–CH7, COM, REFIN,                                                                    MAX1112EAP/MAX1113EEE ............................-40°C to +85°C

                    REFOUT to AGND ...................................-0.3V to (VDD + 0.3V)           Storage Temperature Range .............................-65°C to +150°C

                 Digital Inputs to DGND.............................................-0.3V to +6V      Lead Temperature (soldering, 10s) .................................+300°C

                 Digital Outputs to DGND ............................-0.3V to (VDD + 0.3V)            Soldering Temperature (reflow) .......................................+260°C

                 Continuous Power Dissipation (TA = +70°C)

                    QSOP (derate 8.30mW/°C above +70°C) .....................667mW

                    SSOP (derate 8.00mW/°C above +70°C) .....................640mW

                 Stresses beyond those listed under “Absolute Maximum Ratings” may cause permanent damage to the device. These are stress ratings only, and functional

                 operation of the device at these or any other conditions beyond those indicated in the operational sections of the specifications is not implied. Exposure to

                 absolute maximum rating conditions for extended periods may affect device reliability.

                 ELECTRICAL CHARACTERISTICS

                 (VDD = 4.5V to 5.5V; unipolar input mode; VCOM = 0V; fSCLK = 500kHz, external clock (50% duty cycle);              10 clocks/conversion cycle

                 (50ksps); 1µF capacitor at REFOUT; TA = TMIN to TMAX; unless otherwise noted.)

                    PARAMETER                     SYMBOL                                              CONDITIONS  MIN               TYP   MAX   UNITS

                 DC ACCURACY

                    Resolution                                                                                    8                             Bits

                    Relative Accuracy (Note 1)    INL                                                                               ±0.1  ±0.5  LSB

                    Differential Nonlinearity     DNL       No missing codes over temperature                                             ±1    LSB

                    Offset Error                                                                                                    ±0.3  ±1    LSB

                    Gain Error (Note 2)                     Internal or external reference                                                ±1    LSB

                    Gain Temperature Coefficient            External reference, 4.096V                                              ±0.8        ppm/°C

                    Total Unadjusted Error        TUE                                                                               ±0.3  ±1    LSB

                    Channel-to-Channel                                                                                              ±0.1        LSB

                    Offset Matching

                 DYNAMIC SPECIFICATIONS (10.034kHz sine-wave input, 4.096VP-P, 50ksps, 500kHz external clock)

                    Signal-to-Noise               SINAD                                                                             49                                          dB

                    and Distortion Ratio

                    Total Harmonic Distortion     THD                                                                               -70                                         dB

                    (Up to the 5th Harmonic)

                    Spurious-Free Dynamic Range   SFDR                                                                              68                                          dB

                    Channel-to-Channel Crosstalk            VCH_ = 4.096VP-P, 25kHz (Note 3)                                        -75                                         dB

                    Small-Signal Bandwidth                  -3dB rolloff                                                            1.5         MHz

                    Full-Power Bandwidth                                                                                            800         kHz

                 2  _______________________________________________________________________________________
                                        +5V, Low-Power, Multi-Channel,

                                                                                Serial 8-Bit ADCs

ELECTRICAL CHARACTERISTICS (continued)                                                                                                MAX1112/MAX1113

(VDD = 4.5V to 5.5V; unipolar input mode; VCOM = 0V; fSCLK = 500kHz, external clock (50% duty cycle);  10 clocks/conversion cycle

(50ksps); 1µF capacitor at REFOUT; TA = TMIN to TMAX; unless otherwise noted.)

          PARAMETER              SYMBOL                    CONDITIONS                  MIN             TYP    MAX       UNITS

CONVERSION RATE

Conversion Time (Note 4)         tCONV   Internal clock                                                25     55        µs

                                         External clock, 500kHz, 10 clocks/conversion  20

Track/Hold Acquisition Time      tACQ    External clock, 2MHz                          1                                µs

Aperture Delay                                                                                         10               ns

Aperture Jitter                                                                                        < 50             ps

Internal Clock Frequency                                                                               400              kHz

External Clock-Frequency Range           (Note 5)                                      50                     500       kHz

                                         Used for data transfer only                                          2         MHz

ANALOG INPUT

                                         Unipolar input, VCOM = 0V                     0                      VREFIN

Input Voltage Range, Single-                                                                                  COM ±     V

Ended and Differential (Note 6)          Bipolar input, VCOM = VREFIN/2                                       VREFIN/2

Multiplexer Leakage Current              On/off leakage current, VCH_ = 0V or VDD                      ±0.01  ±1        µA

Input Capacitance                                                                                      18               pF

INTERNAL REFERENCE

REFOUT Voltage                                                                         3.936           4.096  4.256     V

REFOUT Short-Circuit Current                                                                           6                mA

REFOUT Temperature Coefficient                                                                         ±50              ppm/°C

Load Regulation (Note 7)                 0 to 0.5mA output load                                        4.5              mV

Capacitive Bypass at REFOUT                                                            1                                µF

EXTERNAL REFERENCE AT REFIN

Input Voltage Range                                                                    1                      VDD +     V

                                                                                                              50

Input Current                            (Note 8)                                                      1      20        µA

POWER REQUIREMENTS

Supply Voltage                   VDD                                                   4.5                    5.5       V

                                         Full-scale input          Operating mode                      135    250

Supply Current                   IDD     CLOAD = 10pF              Reference disabled                  95               µA
                                                                                                                        µA
                                                                   Software                            2
                                         Power-down
                                                                   SHDN at DGND                        3.2    10

Power-Supply Rejection           PSR     VDD = 4.5V to 5.5V; external reference,                       ±0.4   ±4        mV

(Note 9)                                 4.096V; full-scale input

                   _______________________________________________________________________________________                         3
                 +5V, Low-Power, Multi-Channel,

                 Serial 8-Bit ADCs

MAX1112/MAX1113  ELECTRICAL CHARACTERISTICS (continued)

                 (VDD = 4.5V to 5.5V; unipolar input mode; VCOM = 0V; fSCLK = 500kHz, external   clock  (50%  duty cycle);  10 clocks/conversion cycle

                 (50ksps); 1µF capacitor at REFOUT; TA = TMIN to TMAX; unless otherwise noted.)

                    PARAMETER                         SYMBOL                CONDITIONS                        MIN           TYP    MAX        UNITS

                 DIGITAL INPUTS (DIN, SCLK, CS)

                    DIN, SCLK, CS Input High Voltage  VIH                                                     3                               V

                    DIN, SCLK, CS Input Low Voltage   VIL                                                                          0.8        V

                    DIN, SCLK, CS Input Hysteresis    VHYST                                                                 0.2               V

                    DIN, SCLK, CS Input Leakage       IIN     Digital inputs = 0V or  VDD                                          ±1         µA

                    DIN, SCLK, CS Input Capacitance   CIN     (Note 5)                                                             15         pF

                 SHDN INPUT

                    SHDN Input High Voltage           VSH                                                     VDD - 0.4                       V

                    SHDN Input Mid-Voltage            VSM                                                     1.1                  VDD - 1.1  V

                    SHDN Voltage, High Impedance      VFLT    VSHDN = open                                                  VDD/2             V

                    SHDN Input Low Voltage            VSL                                                                          0.4        V

                    SHDN Input Current                        SHDN = 0V or VDD                                                     ±4         µA

                    SHDN Maximum Allowed Leakage              SHDN = open                                                          ±100       nA

                    for Mid-Input

                 DIGITAL OUTPUTS (DOUT, SSTRB)

                    Output Low Voltage                VOL     ISINK = 5mA                                                          0.4        V

                                                              ISINK = 16mA                                                         0.8

                    Output High Voltage               VOH     ISOURCE = 0.5mA                                 VDD - 0.5                       V

                    Three-State Leakage Current       IL      CS = VDD                                                      ±0.01  ±10        µA

                    Three-State Output Capacitance    COUT    CS = VDD (Note 5)                                                    15         pF

                 4  _______________________________________________________________________________________
                                                  +5V, Low-Power, Multi-Channel,

                                                                                            Serial 8-Bit ADCs

TIMING CHARACTERISTICS (Figures 8 and 9)                                                                                                               MAX1112/MAX1113

(VDD = 4.5V to 5.5V, TA = TMIN to TMAX, unless otherwise noted.)

          PARAMETER             SYMBOL                            CONDITIONS                MIN  TYP  MAX                     UNITS

Track/Hold Acquisition Time                tACQ                                             1                                                   µs

DIN to SCLK Setup                          tDS                                              100                                                 ns

DIN to SCLK Hold                           tDH                                              0                                                   ns

SCLK Fall to Output Data Valid             tDO      Figure  1,  CLOAD = 100pF               20        200                                       ns

CS Fall to Output Enable                   tDV      Figure  1,  CLOAD = 100pF                         240                                       ns

CS Rise to Output Disable                  tTR      Figure  2,  CLOAD = 100pF                         240                                       ns

CS to SCLK Rise Setup                      tCSS                                             100                                                 ns

CS to SCLK Rise Hold                       tCSH                                             0                                                   ns

SCLK Pulse Width High                      tCH                                              200                                                 ns

SCLK Pulse Width Low                       tCL                                              200                                                 ns

SCLK Fall to SSTRB              tSSTRB              CLOAD   =   100pF                                 240                                       ns

CS Fall to SSTRB Output Enable             tSDV     Figure  1,  external clock mode  only,            240                                       ns

(Note 5)                                            CLOAD   =   100pF

CS Rise to SSTRB Output                    tSTR     Figure  2,  external clock mode  only,            240                                       ns

Disable (Note 5)                                    CLOAD   =   100pF

SSTRB Rise to SCLK Rise                    tSCK     Figure 11, internal clock mode only     0                                                   ns

(Note 5)

Wakeup Time                                tWAKE    External reference                           20                                             µs

                                                    Internal reference (Note 10)                 24                                             ms

Note 1:   Relative accuracy is the analog value’s deviation (at any code) from its theoretical value after the full-scale range is calibrated.

Note 2:   VREFIN = 4.096V, offset nulled.

Note 3:   On-channel grounded; sine wave applied to all off-channels.

Note 4:   Conversion time is defined as the number of clock cycles multiplied by the clock period; clock has 50% duty cycle.

Note 5:   Guaranteed by design. Not subject to production testing.

Note 6:   Common-mode range for the analog inputs is from AGND to VDD.

Note 7:   External load should not change during the conversion for specified accuracy.

Note 8:   External reference at 4.096V, full-scale input, 500kHz external clock.

Note 9:   Measured as | VFS (4.5V) - VFS (5.5V) |.

Note 10:  1µF at REFOUT; internal reference settling to 0.5 LSB.

                    _______________________________________________________________________________________                                         5
                 +5V, Low-Power, Multi-Channel,

                 Serial 8-Bit ADCs

MAX1112/MAX1113  __________________________________________Typical Operating Characteristics

                 (VDD = 5.0V; fSCLK = 500kHz; external clock (50% duty cycle); RL = ∞; TA = +25°C, unless otherwise noted.)

                                                                                                                                               SHUTDOWN SUPPLY CURRENT                                                 DIFFERENTIAL NONLINEARITY

                                           SUPPLY CURRENT vs. TEMPERATURE                                                                           vs. TEMPERATURE                                                           vs. CODE

                                      180                                             MAX1112/13-01                                10                                          MAX1112/13-02                  0.3                                           MAX1112/13-03

                                                OUTPUT CODE = FULL SCALE                                                                       SHDN = DGND

                                                CLOAD = 10pF                                         SHUTDOWN SUPPLY CURRENT (µA)  8                                                                          0.2

                 SUPPLY CURRENT (µA)  160

                                                                                                                                                                                                              0.1

                                                                          VDD = 5.5V                                               6                                                          DNL (LSB)

                                      140                                                                                                                                                                     0

                                                                          VDD = 4.5V                                               4

                                                                                                                                                                                                              -0.1

                                      120

                                                                                                                                   2                                                                          -0.2

                                      100                                                                                          0                                                                          -0.3

                                           -60  -20           20  60      100         140                                                 -60  -20          20       60   100  140                                  0     64      128          192   256

                                                        TEMPERATURE (°C)                                                                            TEMPERATURE (°C)                                                          DIGITAL CODE

                                                                                                                                               INTEGRAL NONLINEARITY

                                                OFFSET  ERROR vs. TEMPERATURE                                                                               vs. CODE                                                          FFT PLOT

                                      0.6                                             MAX1112/13-04                                0.20                                        MAX1112/13-05                  20                                            MAX1112/13-06

                                                                                                                                   0.15                                                                                           fCH_ = 10.034kHz,  4VP-P

                                      0.5                                                                                                                                                                     0                   fSAMPLE = 50ksps

                 OFFSET ERROR (LSB)                                                                                                0.10

                                      0.4                                                                                          0.05                                                       AMPLITUDE (dB)  -20

                                      0.3                                                            INL (LSB)                     0                                                                          -40

                                      0.2                                                                                          -0.05

                                                                                                                                                                                                              -60

                                                                                                                                   -0.10

                                      0.1                                                                                          -0.15                                                                      -80

                                      0                                                                                            -0.20                                                                      -100

                                           -60  -20           20  60      100         140                                                 0    64               128       192  256                                  0  5      10       15      20           25

                                                        TEMPERATURE (°C)                                                                                    DIGITAL CODE                                                      FREQUENCY (kHz)

                 6                    _______________________________________________________________________________________
                                                             +5V, Low-Power, Multi-Channel,

                                                                                                       Serial 8-Bit ADCs

                                                                                                                                Pin Description             MAX1112/MAX1113

           PIN

                                       NAME                                                       FUNCTION

MAX1112         MAX1113

1–4             1–4                    CH0–CH3               Sampling Analog Inputs

5–8             —                      CH4–CH7               Sampling Analog Inputs

9               5                      COM                   Ground Reference for Analog Inputs. Sets zero-code voltage in single-ended mode.

                                                             Must be stable to ±0.5 LSB.

                                                             Three-Level Shutdown Input. Normally high impedance. Pulling SHDN low shuts the

10              6                      SHDN                  MAX1112/MAX1113 down to 10µA (max) supply current; otherwise, the devices are

                                                             fully operational. Pulling SHDN high shuts down the internal reference.

11              7                      REFIN                 Reference Voltage Input for Analog-to-Digital Conversion. Connect to REFOUT to use

                                                             the internal reference.

12              8                      REFOUT                Internal Reference Generator Output. Bypass with a 1µF capacitor to AGND.

13              9                      AGND                  Analog Ground

14              10                     DGND                  Digital Ground

15              11                     DOUT                  Serial-Data Output. Data is clocked out on SCLK’s falling edge. High impedance when

                                                             CS is high.

                                                             Serial-Strobe Output. In internal clock mode, SSTRB goes low when the MAX1112/

16              12                     SSTRB                 MAX1113 begin the A/D conversion and goes high when the conversion is complete.

                                                             In external clock mode, SSTRB pulses high for two clock periods before the MSB is

                                                             shifted out. High impedance when CS is high (external clock mode only).

17              13                     DIN                   Serial-Data Input. Data is clocked in at SCLK’s rising edge.

18              14                            CS             Active-Low Chip Select. Data is not clocked into DIN unless CS is low. When CS is

                                                             high, DOUT is high impedance.

19              15                     SCLK                  Serial-Clock Input. Clocks data in and out of serial interface. In external clock mode,

                                                             SCLK also sets the conversion speed (duty cycle must be 45% to 55%).

20              16                     VDD                   Positive Supply Voltage, 4.5V to 5.5V. Bypass to AGND with 0.1µF and 1µF capacitor

                                                             as close as possible to the device. Place the 0.1µF capacitor closer to VP-P.

                                                             +5V                                                                            +5V

                                                                  3kΩ                                                                            3kΩ

DOUT                                              DOUT                                      DOUT                                 DOUT

           3kΩ                         CLOAD                      CLOAD                           3kΩ                    CLOAD                   CLOAD

                DGND                                              DGND                                 DGND                                      DGND

a) High-Z       to VOH and VOL to VOH             b) High-Z  to VOL and VOH  to  VOL                   a) VOH to High-Z               b)  VOL to High-Z

Figure 1.  Load Circuits for Enable Time                                              Figure 2.  Load Circuits for Disable Time

                      _______________________________________________________________________________________                                            7
                 +5V, Low-Power, Multi-Channel,

                 Serial 8-Bit ADCs

MAX1112/MAX1113  _______________Detailed Description                            acquisition interval spans two SCLK cycles and ends

                 The MAX1112/MAX1113 analog-to-digital converters               on the falling SCLK edge after the last bit of the input

                 (ADCs) use a successive-approximation conversion               control word has been entered. At the end of the acqui-

                 technique and input track/hold (T/H) circuitry to convert      sition interval, the T/H switch opens, retaining charge

                 an analog signal to an 8-bit digital output. A flexible seri-  on CHOLD as a sample of the signal at IN+.

                 al interface provides easy interface to microprocessors        The conversion interval begins with the input multiplex-

                 (µPs). Figure 3 shows the Typical Operating Circuit.           er switching CHOLD from the positive input (IN+) to the

                                                                                negative input (IN-). In single-ended mode, IN- is sim-

                                       Pseudo-Differential Input                ply COM. This unbalances node ZERO at the input of

                 The sampling architecture of the ADC’s analog com-             the comparator. The capacitive DAC adjusts during the

                 parator is illustrated in Figure 4, the equivalent input cir-  remainder of the conversion cycle to restore node

                 cuit. In single-ended mode, IN+ is internally switched to      ZERO to 0V within the limits of 8-bit resolution. This

                 the selected input channel, CH_, and IN- is switched to        action is equivalent to transferring a charge of 18pF x

                 COM. In differential mode, IN+ and IN- are selected            (VIN+ - VIN-) from CHOLD to the binary-weighted capac-

                 from  the  following  pairs:          CH0/CH1,  CH2/CH3,       itive DAC, which in turn forms a digital representation of

                 CH4/CH5, and CH6/CH7. Configure the MAX1112                    the analog input signal.

                 channels with Table 1 and the MAX1113 channels with                                                                   Track/Hold

                 Table 2.

                 In differential mode, IN- and IN+ are internally switched      The T/H enters its tracking mode on the falling clock

                 to either of the analog inputs. This configuration is          edge after the sixth bit of the 8-bit control byte has

                 pseudo-differential to the effect that only the signal at      been shifted in. It enters its hold mode on the falling

                 IN+ is sampled. The return side (IN-) must remain sta-         clock edge after the eighth bit of the control byte has

                 ble within ±0.5 LSB (±0.1 LSB for best results) with           been shifted in. If the converter is set up for single-

                 respect to AGND during a conversion. To accomplish             ended inputs, IN- is connected to COM, and the con-

                 this, connect a 0.1µF capacitor from IN- (the selected         verter samples the “+” input; if it is set up for differential

                 analog input) to AGND if necessary.                            inputs, IN- connects to the “-” input, and the difference

                                                                                (IN+ - IN-) is sampled. At the end of the conversion, the

                 During the acquisition interval, the channel selected as       positive input connects back to IN+, and CHOLD

                 the positive input (IN+) charges capacitor CHOLD. The          charges to the input signal.

                                                       +5V                                          CAPACITIVE DAC

                            CH0        VDD                  VDD                       REFIN

                    ANALOG                  0.1μF      1μF                                   INPUT     CHOLD                    COMPARATOR

                    INPUTS          AGND                                                     MUX    –        +            ZERO

                                    DGND                                        CH0

                            CH7        COM                                      CH1                    18pF

                                                                 CPU            CH2                                  6.5kΩ

                            MAX1112                                             CH3                 CSWITCH          RIN

                            MAX1113                                             CH4*                                 HOLD

                                       CS                   I/O                 CH5*                   TRACK                    AT THE SAMPLING INSTANT,

                            REFOUT  SCLK                    SCK (SK)                                                            THE MUX INPUT SWITCHES

                            REFIN      DIN                  MOSI (SO)           CH6*                            T/H             FROM THE SELECTED IN+

                       1μF          DOUT                    MISO (SI)           CH7*                         SWITCH             CHANNEL TO THE SELECTED

                                    SSTRB                                       COM                                             IN- CHANNEL.

                                    SHDN                         VSS            SINGLE-ENDED MODE: IN+ = CHO–CH7, IN- = COM.

                                                                                DIFFERENTIAL MODE: IN+ AND IN- SELECTED FROM PAIRS OF

                                                                                                    CH0/CH1, CH2/CH3, CH4*/CH5*, CH6*/CH7*.

                                                                                *MAX1112 ONLY

                 Figure 3.  Typical Operating Circuit                           Figure 4.  Equivalent Input Circuit

                 8  _______________________________________________________________________________________
                                        +5V,        Low-Power, Multi-Channel,

                                                                            Serial 8-Bit ADCs

Table    1a.  MAX1112       Channel Selection       in  Single-Ended        Mode       (SGL/DIF  =   1)                      MAX1112/MAX1113

SEL2      SEL1  SEL0        CH0   CH1         CH2       CH3         CH4          CH5   CH6           CH7      COM

0         0        0        +                                                                                       –

1         0        0                 +                                                                              –

0         0        1                          +                                                                     –

1         0        1                                       +                                                        –

0         1        0                                                  +                                             –

1         1        0                                                             +                                  –

0         1        1                                                                   +                            –

1         1        1                                                                                 +              –

Table 1b.     MAX1112       Channel  Selection in       Differential Mode        (SGL/DIF =      0)

SEL2            SEL1        SEL0        CH0   CH1          CH2        CH3        CH4   CH5               CH6     CH7

   0            0           0           +        –

   0            0           1                                 +          –

   0            1           0                                                       +     –

   0            1           1                                                                            +             –

   1            0           0           –        +

   1            0           1                                 –          +

   1            1           0                                                       –     +

   1            1           1                                                                            –          +

Table 2a.     MAX1113 Channel Selection in Single-Ended Mode (SGL/DIF = 1)

   SEL2            SEL1           SEL0        CH0                CH1             CH2         CH3              COM

      0               0           X              +                                                               –

      1               0           X                              +                                               –

      0               1           X                                              +                               –

      1               1           X                                                              +               –

Table 2b.     MAX1113 Channel Selection in Differential Mode (SGL/DIF = 0)

   SEL2               SEL1              SEL0            CH0                 CH1        CH2                    CH3

       0                 0              X               +                   –

       0                 1              X                                                 +                   –

       1                 0              X               –                   +

       1                 1              X                                                 –                   +

                _______________________________________________________________________________________                   9
                 +5V, Low-Power, Multi-Channel,

                 Serial 8-Bit ADCs

MAX1112/MAX1113  The time required for the T/H to acquire an input signal  age. However, for accurate conversions near full scale,

                 is a function of how quickly its input capacitance is     the inputs must not exceed VDD by more than 50mV or

                 charged. If the input signal’s source impedance is high,  be lower than AGND by 50mV.

                 the acquisition time lengthens, and more time must be     If the analog input exceeds 50mV beyond the sup-

                 allowed between conversions. The acquisition time,        plies, do not forward bias the protection diodes of

                 tACQ, is the minimum time needed for the signal to be     off channels over 2mA.

                 acquired. It is calculated by:                            The MAX1112/MAX1113 can be configured for differen-

                            tACQ = 6 x (RS + RIN) x 18pF                   tial or single-ended inputs with bits 2 and 3 of the con-

                 where RIN = 6.5kΩ, RS = the source impedance of the       trol byte (Table 3). In single-ended mode, analog inputs

                 input signal, and tACQ is never less than 1µs. Note that  are internally referenced to COM with a full-scale input

                 source impedances below 2.4kΩ do not significantly        range from COM to VREFIN + COM. For bipolar opera-

                 affect the AC performance of the ADC.                     tion, set COM to VREFIN/2.

                                                 Input Bandwidth           In differential mode, choosing unipolar mode sets the

                 The ADC’s input tracking circuitry has a 1.5MHz small-    differential input range at 0V to VREFIN. In unipolar

                 signal bandwidth, so it is possible to digitize high-     mode, the output code is invalid (code zero) when a

                 speed transient events and measure periodic signals       negative differential input voltage is applied. Bipolar

                 with bandwidths exceeding the ADC’s sampling rate by      mode sets the differential input range to ±VREFIN/2.

                 using undersampling techniques. To avoid high-            Note that in this mode, the common-mode input range

                 frequency signals being aliased into the frequency        includes both supply rails. See Table 4 for input voltage

                 band of interest, anti-alias filtering is recommended.    ranges.

                                                          Analog Inputs                                                                    Quick Look

                 Internal protection diodes, which clamp the analog        To quickly evaluate the MAX1112/MAX1113’s analog

                 input to VDD and AGND, allow the channel input pins to    performance,             use    the  circuit                of  Figure  5.     The

                 swing from (AGND - 0.3V) to (VDD + 0.3V) without dam-     MAX1112/MAX1113 require a control byte to be written

                                                                           to DIN before each conversion. Tying DIN to +5V feeds

                 Table 3.     Control-Byte       Format

                     BIT 7    BIT 6              BIT 5    BIT 4                            BIT 3    BIT 2       BIT 1                              BIT 0

                     (MSB)                                                                                                                         (LSB)

                     START    SEL2               SEL1     SEL0                           UNI/BIP    SGL/DIF     PD1                                PD0

                     BIT      NAME                                                         DESCRIPTION

                     7 (MSB)  START              The first logic “1” bit after CS goes low defines the beginning of the control byte.

                     6        SEL2

                     5        SEL1               Select which of the input channels are to be used for the conversion (Tables 1 and 2).

                     4        SEL0

                     3        UNI/BIP            1 = unipolar, 0 = bipolar. Selects unipolar or bipolar conversion mode (Table 4).

                                                 1 = single ended, 0 = differential. Selects single-ended or differential conversions. In single-

                     2        SGL/DIF            ended mode, input signal voltages are referred to COM. In differential mode, the voltage differ-

                                                 ence between two channels is measured (Tables 1 and 2).

                     1        PD1                1 = fully operational, 0 = power-down.

                                                 Selects fully operational or power-down mode.

                     0 (LSB)  PD0                1 = external clock mode, 0 = internal clock mode.

                                                 Selects external or internal clock mode.

                 10  ______________________________________________________________________________________
                                                +5V, Low-Power, Multi-Channel,

                                                                                              Serial 8-Bit ADCs

Table 4.   Full-Scale and Zero-Scale Voltages                                                                                                  MAX1112/MAX1113

                    UNIPOLAR MODE                                                             BIPOLAR MODE

           Full Scale               Zero Scale                       Positive                 Zero                    Negative

                                                                     Full Scale               Scale                   Full Scale

       VREFIN + COM                    COM                           +VREFIN/2                COM                     -VREFIN/2

                                                                     + COM                                            + COM

in control bytes of $FF (hex), which trigger single-                      from DIN into the MAX1112/MAX1113’s internal shift reg-

ended, unipolar conversions on CH7 (MAX1112) or                           ister. After CS falls, the first arriving logic “1” bit at DIN

CH3 (MAX1113) in external clock mode without power-                       defines the MSB of the control byte. Until this first start bit

ing down between conversions. In external clock mode,                     arrives, any number of logic “0” bits can be clocked into

the SSTRB output pulses high for two clock periods                        DIN with no effect. Table 3 shows the control-byte format.

before the most significant bit (MSB) of the 8-bit con-                   The         MAX1112/MAX1113       are  compatible       with

version result is shifted out of DOUT. Varying the ana-                   MICROWIRE, SPI, and QSPI devices. For SPI, select the

log input alters the output code. A total of 10 clock                     correct clock polarity and sampling edge in the SPI con-

cycles is required per conversion. All transitions of the                 trol registers: set CPOL = 0 and CPHA = 0. MICROWIRE,

SSTRB and DOUT outputs occur on SCLK’s falling                            SPI, and QSPI all transmit a byte and receive a byte at the

edge.                                                                     same time. Using the Typical Operating Circuit (Figure 3),

                            How to Start a Conversion                     the simplest software interface requires three 8-bit trans-

A conversion is started by clocking a control byte into                   fers to perform a conversion (one 8-bit transfer to config-

DIN. With CS low, each rising edge on SCLK clocks a bit                   ure the ADC, and two more 8-bit transfers to clock out the

                                                         VDD                          +5V            OSCILLOSCOPE

                                                              0.1µF              1µF

                                                DGND                                                                              SCLK

                                    MAX1112     AGND                                                                              SSTRB

           0V TO                    MAX1113

           +4.096V          CH7 (CH3)                    CS

           ANALOG   0.01µF                                                                                                        DOUT*

           INPUT                                SCLK

                            COM                                      +5V              500kHz  CH1    CH2         CH3  CH4

                                                         DIN                     OSCILLATOR

                                                SSTRB

                            REFOUT              DOUT

                            REFIN               SHDN          N.C.

                       C1

                       1µF

*FULL-SCALE ANALOG INPUT, CONVERSION RESULT = $FF (HEX)

( ) ARE FOR THE MAX1113.

Figure 5.  Quick-Look Circuit

                            ______________________________________________________________________________________                         11
                 +5V, Low-Power, Multi-Channel,

                 Serial 8-Bit ADCs

MAX1112/MAX1113                                                                                8-bit conversion result). Figure 6 shows the MAX1112/

                                                                                               MAX1113 common serial-interface connections.

                                          I/O                           CS                                                      Simple Software Interface

                                          SCK                           SCLK                   Make sure the CPU’s serial interface runs in master

                                          MISO                          DOUT                   mode so the CPU generates the serial clock. Choose a

                                                      +5V                                      clock frequency from 50kHz to 500kHz.

                                                                              MAX1112          1) Set up the control byte for external clock mode and

                                                                              MAX1113               call it TB1. TB1 should be of the format 1XXXXX11

                                          SS

                                                                                                    binary, where the Xs denote the particular channel

                          a) SPI                                                                    and conversion mode selected.

                                          CS                            CS                     2) Use a general-purpose I/O line on the CPU to pull

                                          SCK                           SCLK                        CS low.

                                          MISO                          DOUT                   3) Transmit TB1 and, simultaneously, receive a byte

                                                      +5V                                           and call it RB1. Ignore RB1.

                                                                              MAX1112          4) Transmit a byte of all zeros ($00 hex) and, simulta-

                                          SS                                  MAX1113               neously, receive byte RB2.

                          b) QSPI                                                              5) Transmit a byte of all zeros ($00 hex) and, simulta-

                                                                                                    neously, receive byte RB3.

                                          I/O                           CS                     6) Pull CS high.

                                          SK                            SCLK                   Figure 7 shows the timing for this sequence. Bytes RB2

                                          SI                            DOUT                   and RB3 contain the result of the conversion padded

                                                                                               with two leading zeros and six trailing zeros. The total

                                                                              MAX1112          conversion time is a function of the serial-clock

                                                                              MAX1113          frequency and the amount of idle time between 8-bit

                                                                                               transfers. Make sure that the total conversion time does

                          c) MICROWIRE                                                         not exceed 1ms, to avoid excessive T/H droop.

                 Figure 6.  Common Serial-Interface               Connections to the

                 MAX1112/MAX1113

                     CS

                                                                        tACQ

                 SCLK              1                  4                       8            12                   16                20           24

                                          SEL2  SEL1  SEL0  UNI/  SGL/  PD1  PD0

                     DIN                                    BIP   DIF

                                   START

                 SSTRB

                                                      RB1                                      RB2                                RB3

                 DOUT                                                                  B7  B6  B5   B4  B3      B2  B1  B0  FILLED WITH ZEROS

                                                                        ACQUISITION

                 A/D STATE                      IDLE                    4μs                         CONVERSION                         IDLE

                                                                  (fSCLK = 500kHz)

                 Figure 7.  Single-Conversion Timing, External Clock Mode, 24 Clocks

                 12  ______________________________________________________________________________________
                                                +5V, Low-Power, Multi-Channel,

                                                                                     Serial 8-Bit ADCs

                                                Digital Output            conversion steps. SSTRB pulses high for two clock                MAX1112/MAX1113

In unipolar input mode, the output is straight binary                     periods after the last bit of the control byte. Successive-

(Figure 15). For bipolar inputs, the output is two’s-com-                 approximation bit decisions are made and appear at

plement (Figure 16). Data is clocked out at SCLK’s                        DOUT on each of the next eight SCLK falling edges

falling edge in MSB-first format.                                         (Figure 7). After the eight data bits are clocked out,

                                                Clock Modes               subsequent clock pulses clock out zeros from the

The MAX1112/MAX1113 can use either an external ser-                       DOUT pin.

ial clock or the internal clock to perform the successive-                SSTRB and DOUT go into a high-impedance state

approximation conversion. In both clock modes, the                        when CS goes high; after the next CS falling edge,

external clock shifts data in and out of the devices. Bit                 SSTRB outputs a logic low. Figure 9 shows the SSTRB

PD0 of the control byte programs the clock mode.                          timing in external clock mode.

Figures 8–11 show the timing characteristics common                       The conversion must complete in 1ms, or droop on the

to both modes.                                                            sample-and-hold capacitors can degrade conversion

                                                External Clock            results. Use internal clock mode if the serial-clock fre-

In external clock mode, the external clock not only                       quency is less than 50kHz, or if serial-clock interruptions

shifts data in and out, it also drives the analog-to-digital              could cause the conversion interval to exceed 1ms.

            CS

                                                                     •••

                      tCSS                           tCL  tCH                                             tCSH

        SCLK                                                         •••

                           tDS

                                        tDH

           DIN                                                       •••

                      tDV                       tDO                                  tDO                          tTR

        DOUT                                                         •••

Figure  8.  Detailed  Serial-Interface  Timing

CS

                                        •••                                                               •••

                      tSDV                                                                                             tSTR

SSTRB                                   •••                                                               •••

                                                                     tSSTRB                               tSSTRB

SCLK                        ••••                                                                          ••••

                                                     PD0 CLOCKED IN

Figure 9.   External  Clock Mode SSTRB Detailed Timing

                      ______________________________________________________________________________________                           13
                 +5V, Low-Power, Multi-Channel,

                 Serial 8-Bit ADCs

MAX1112/MAX1113      CS

                     SCLK        1      2     3     4           5  6     7     8                   9  10  11  12  15    16      17  18

                                        SEL2  SEL1  SEL0  UNI/     SGL/  PD1  PD0

                     DIN                                  BIP      DIF

                                 START

                     SSTRB

                                                                                         tCONV

                                                                                                                                        FILLED WITH

                     DOUT                                                                                 B7  B6            B1      B0  ZEROS

                     A/D STATE          IDLE                                          CONVERSION                                                             IDLE

                                                                         tACQ            25µs TYP

                                                                   4µs (fSCLK = 500kHz)

                 Figure 10.  Internal Clock Mode Timing

                             CS                                                          tCONV

                                                                                                                                        tCSS

                                                          tCSH                                                    tSCK

                     SSTRB

                                                                              tSSTRB

                     SCLK

                                        PD0 CLOCK IN                                     NOTE: FOR BEST NOISE PERFORMANCE, KEEP SCLK LOW DURING CONVERSION.

                 Figure 11.  Internal Clock Mode SSTRB Detailed Timing

                                                                         Internal Clock               remaining bits in MSB-first format (Figure 10). CS does

                 Internal clock mode frees the µP from the burden of                                  not need to be held low once a conversion is started.

                 running the SAR conversion clock. This allows the con-                               Pulling CS high prevents data from being clocked into

                 version results to be read back at the processor’s con-                              the MAX1112/MAX1113 and three-states DOUT, but it

                 venience, at any clock rate up to 2MHz. SSTRB goes                                   does not adversely affect an internal clock-mode con-

                 low at the start of the conversion and then goes high                                version already in progress. When internal clock mode

                 when the conversion is complete. SSTRB is low for                                    is selected, SSTRB does not go into a high-impedance

                 25µs (typ), during which time SCLK should remain low                                 state when CS goes high.

                 for best noise performance.                                                          Figure 11 shows the SSTRB timing in internal clock

                 An internal register stores data when the conversion is                              mode. In this mode, data can be shifted in and out of

                 in progress. SCLK clocks the data out of this register at                            the MAX1112/MAX1113 at clock rates up to 2MHz, pro-

                 any time after the conversion is complete. After SSTRB                               vided that the minimum acquisition time, tACQ, is kept

                 goes high, the second falling clock edge produces the                                above 1µs.

                 MSB of the conversion at DOUT, followed by the

                 14  ______________________________________________________________________________________
                                         +5V, Low-Power, Multi-Channel,

                                                                                        Serial 8-Bit ADCs

CS                                                                                                                                                MAX1112/MAX1113

                   1                  8  10  1                        8      10  1                           8   10  1

SCLK

DIN             S     CONTROL BYTE 0         S       CONTROL BYTE 1              S      CONTROL BYTE 2               S       CONTROL BYTE 3

DOUT                                         B7                       B0         B7                          B0      B7

                                                 CONVERSION RESULT 0                 CONVERSION RESULT    1          CONVERSION RESULT 2

SSTRB

Figure 12a.  Continuous Conversions,  External Clock Mode, 10 Clocks/Conversion      Timing

CS

SCLK

DIN          S        CONTROL BYTE 0                                      S         CONTROL BYTE 1

DOUT                                             B7                          B0                                          B7

                                                     CONVERSION RESULT 0                                                 CONVERSION RESULT 1

Figure 12b.  Continuous Conversions, External Clock Mode, 16 Clocks/Conversion Timing

                                         Data Framing                 If CS is toggled before the current conversion is com-

The falling edge of CS does not start a conversion. The               plete, then the next high bit clocked into DIN is recog-

first logic high clocked into DIN is interpreted as a start           nized      as  a  start       bit;  the    current     conversion       is

bit and defines the first bit of the control byte. A conver-          terminated, and a new one is started.

sion starts on the falling edge of SCLK, after the eighth             The fastest the MAX1112/MAX1113 can run is 10

bit of the control byte (the PD0 bit) is clocked into DIN.            clocks per conversion. Figure 12a shows the serial-

The start bit is defined as:                                          interface timing necessary to perform a conversion

The first high bit clocked into DIN with CS low any                   every 10 SCLK cycles in external clock mode.

time the converter is idle, e.g., after VDD is applied.               Many microcontrollers require that conversions occur in

                              OR                                      multiples of eight SCLK clocks; 16 clocks per conver-

The first high bit clocked into DIN after the MSB of a                sion is typically the fastest that a microcontroller can

conversion in progress is clocked onto the DOUT                       drive the MAX1112/MAX1113. Figure 12b shows the

pin.                                                                  serial-interface timing necessary to perform a conver-

                                                                      sion every 16 SCLK cycles in external clock mode.

                      ______________________________________________________________________________________                                  15
                 +5V, Low-Power, Multi-Channel,

                 Serial 8-Bit ADCs

MAX1112/MAX1113  __________Applications Information                                                                          Hard-Wired Power-Down

                                                                              Pulling SHDN low places the converters in hard-wired

                                                  Power-On Reset              power-down. Unlike software power-down, the conversion

                 When power is first applied, and if SHDN is not pulled       is not completed; it stops coincidentally with SHDN                                  being

                 low, internal power-on reset circuitry activates the         brought low. SHDN also controls the state of the internal

                 MAX1112/MAX1113 in internal clock mode. SSTRB is             reference (Table 5). Letting SHDN high impedance

                 high on power-up and, if CS is low, the first logical 1 on   enables the internal 4.096V voltage reference. When

                 DIN is interpreted as a start bit. Until a conversion takes  returning to normal operation with SHDN high impedance,

                 place, DOUT shifts out zeros. No conversions should          there is a tRC delay of approximately 1MΩ x CLOAD,

                 be performed until the reference voltage has stabilized      where CLOAD is the capacitive loading on the SHDN pin.

                 (see the Wakeup Time specifications in the Timing            Pulling SHDN high disables the internal reference, which

                 Characteristics).                                            saves power when using an external reference.

                                                           Power-Down                                                        External Reference

                 When operating at speeds below the maximum sam-              An external reference between 1V and VDD should be

                 pling rate, the MAX1112/MAX1113’s automatic power-           connected directly at the REFIN terminal. The DC input

                 down mode can save considerable power by placing             impedance at REFIN is extremely high, consisting of

                 the converters in a low-current shutdown state between       leakage current only (typically 10nA). During a conver-

                 conversions. Figure 13 shows the average supply cur-         sion, the reference must be able to deliver up to 20µA

                 rent as a function of the sampling rate.                     average load current and have an output impedance of

                 Select power-down with PD1 of the DIN control byte           1kΩ or less at the conversion clock frequency. If the

                 with SHDN high or high impedance (Table 3). Pull             reference has higher output impedance or is noisy,

                 SHDN low at any time to shut down the converters com-        bypass it close to the REFIN pin with a 0.1µF capacitor.

                 pletely. SHDN      overrides PD1 of the control byte.        If an external reference is used with the MAX1112/

                 Figures 14a and 14b illustrate the various power-down        MAX1113, connect SHDN to VDD to disable the internal

                 sequences in both external and internal clock modes.         reference and decrease power consumption.

                                                  Software Power-Down

                 Software power-down is activated using bit PD1 of the

                 control byte. When software power-down is asserted, the

                 ADCs continue to operate in the last specified clock

                 mode until the conversion is complete. The ADCs then                          1000                                              MAX1112/13-fig13

                 power down into a low quiescent-current state. In internal

                 clock mode, the interface remains active, and conversion                               CLOAD  = 60pF

                 results  can  be   clocked  out  after    the  MAX1112/              (μA)              CODE   = 10101010

                 MAX1113 have entered a software power-down.                          CURRENT

                 The first logical 1 on DIN is interpreted as a start bit,

                 which powers up the MAX1112/MAX1113. If the DIN byte                          100                              CLOAD = 30pF

                 contains PD1 = 1, then the chip remains powered up. If               SUPPLY                                    CODE = 11111111

                 PD1 = 0, power-down resumes after one conversion.                                             CLOAD = 30pF

                                                                                                               CODE = 10101010

                 Table 5.    Hard-Wired Power-Down and                                                                 VDD = VREFIN = 5V

                                                                                                                       CLOAD AT DOUT + SSTRB

                 Internal Reference State                                                      10

                                                                                                     0         10      20       30        40     50

                     SHDN           DEVICE                 INTERNAL                                                SAMPLING RATE (ksps)

                     STATE          MODE                   REFERENCE

                          1         Enabled                Disabled

                 High Impedance     Enabled                Enabled

                          0         Power-Down             Disabled           Figure  13.      Average Supply Current vs. Sampling Rate

                 16  ______________________________________________________________________________________
                                                          +5V, Low-Power, Multi-Channel,

                                                                                                     Serial 8-Bit ADCs

CLOCK        INTERNAL                                            EXTERNAL                                                                        EXTERNAL                    MAX1112/MAX1113

MODE

SHDN

                                           SETS EXTERNAL                           SETS POWER-       SETS EXTERNAL

                                           CLOCK MODE                              DOWN MODE         CLOCK MODE

DIN          S  X  X  X  X  X  1  1                              S  X  X  X  XX01                            S  X  X  X  X  X  1  1

DOUT                                       DATA VALID                                 DATA VALID                                                 DATA

                                                                                                                                                 INVALID

                                                                                                                                                                POWERED

MODE                                       POWERED UP                                                POWER-           POWERED UP                 POWER-            UP

                                                                                                     DOWN                                        DOWN

Figure 14a.  Power-Down Modes, External                   Clock  Timing      Diagram

                                                                             INTERNAL CLOCK MODE

                                           SETS INTERNAL                                             SETS POWER-DOWN MODE

                                           CLOCK MODE

DIN             S  X  X  X  X  X     1  0                                             SX X XXX 0  0                                                        S

DOUT                                                                DATA VALID                                                       DATA VALID

SSTRB                                      CONVERSION                                                CONVERSION

MODE                                                      POWERED UP                                                                 POWER-DOWN

                                                                                                                                                              POWERED

                                                                                                                                                                   UP

Figure 14b.  Power-Down Modes, Internal Clock Timing Diagram

                                           Internal Reference                                                                        Transfer Function

To use the MAX1112/MAX1113 with the internal refer-                                   Table 4 shows the full-scale voltage ranges for unipolar

ence, connect REFIN to REFOUT. The full-scale range                                   and bipolar modes. Figure 15 depicts the nominal,

of the MAX1112/MAX1113 with the internal reference is                                 unipolar I/O transfer function, and Figure 16 shows the

typically 4.096V with unipolar inputs, and ±2.048V with                               bipolar I/O transfer function when using a 4.096V refer-

bipolar inputs. The internal reference should be                                      ence. Code transitions occur at integer LSB values.

bypassed to AGND with a 1µF capacitor placed as                                       Output         coding        is    binary,     with        1         LSB  =  16mV

close to the REFIN pin as possible.                                                   (4.096V/256) for unipolar operation and 1 LSB = 16mV

                                                                                      [(4.096V/2 - -4.096V/2)/256] for bipolar operation.

                         ______________________________________________________________________________________                                                          17
                 +5V, Low-Power, Multi-Channel,

                 Serial 8-Bit ADCs

MAX1112/MAX1113      OUTPUT CODE                        FULL-SCALE

                                                        TRANSITION                                                           SUPPLIES

                 11111111

                 11111110

                                                                                                           +5V                                     GND

                 11111101

                                                                          FS = VREFIN + COM      R* = 10Ω

                                                                          1 LSB = VREFIN
                                                                                            256

                 00000011

                                                                                                           VDD      AGND              DGND  +5V    DGND

                 00000010

                 00000001

                 00000000                                                                                           MAX1112                        DIGITAL

                             0  1  2        3                             FS                                        MAX1113                 CIRCUITRY

                     (COM)              INPUT VOLTAGE (LSB)               FS - 1 LSB                     *OPTIONAL

                 Figure 15.     Unipolar Transfer Function                                       Figure  17.  Power-Supply Grounding  Connections

                                                                                                                Layout, Grounding, and Bypassing

                                                                                                 For best performance, use printed circuit boards. Wire-

                     OUTPUT CODE                                                                 wrap boards are not recommended. Board layout

                                   +FS = VREFIN + COM                                            should ensure that digital and analog signal lines are

                     01111111               2                                                    separated from each other. Do not run analog and digi-

                     01111110      COM = VREFIN                                                  tal (especially clock) lines parallel to one another, or

                                                  2                                              digital lines underneath the ADC package.

                     00000010      -FS = -VREFIN + COM                                           Figure 17 shows the recommended system ground
                                               2
                                                                                                 connections. A single-point analog ground (star ground
                     00000001               VREFIN
                                   1 LSB =                                                       point) should be established at AGND, separate from
                                               256
                     00000000
                                                                                                 the logic ground. Connect all other analog grounds and

                     11111111                                                                    DGND to the star ground. No other digital system

                     11111110                                                                    ground should be connected to this ground. The

                     11111101                                                                    ground return to the power supply for the star ground

                                                                                                 should be low impedance and as short as possible for

                                                                                                 noise-free operation.

                     10000001                                                                    High-frequency noise in the VDD power supply can

                     10000000                                                                    affect the comparator in the ADC. Bypass the supply to

                                   -FS                       COM                                 the star ground with 0.1µF and 1µF capacitors close to

                                                                                         1       the VDD pin of the MAX1112/MAX1113. Minimize

                                                     INPUT VOLTAGE (LSB)  +FS         -  2  LSB  capacitor lead lengths for best supply-noise rejection. If

                                                                                                 the 5V power supply is very noisy, a 10Ω resistor can

                                                                                                 be connected to form a lowpass filter.

                 Figure 16.     Bipolar Transfer Function

                 18  ______________________________________________________________________________________
                                     +5V,               Low-Power, Multi-Channel,

                                                                 Serial 8-Bit ADCs

                                                                                Pin Configurations                            MAX1112/MAX1113

TOP VIEW

             CH0   1             20  VDD

             CH1   2             19  SCLK                        CH0     1            16       VDD

             CH2   3             18  CS                          CH1     2            15       SCLK

             CH3   4             17  DIN                         CH2     3            14       CS

             CH4   5   MAX1112   16  SSTRB                       CH3     4  MAX1113   13       DIN

             CH5   6             15  DOUT                        COM     5            12       SSTRB

             CH6   7             14  DGND                        SHDN    6            11       DOUT

             CH7   8             13  AGND                        REFIN   7            10       DGND

             COM   9             12  REFOUT                      REFOUT  8            9        AGND

             SHDN  10            11  REFIN

                                                                                QSOP

                       SSOP

                      Ordering Information              ___________________Chip Information

PART               TEMP RANGE    PIN-PACKAGE            PROCESS:CMOS

MAX1112CAP+        0°C to +70°C  20 SSOP                SUBSTRATE CONNECTED TO DGND

MAX1112C/D         0°C to +70°C  Dice*

MAX1112EAP+  -40°C to +85°C      20 SSOP

MAX1113CEE+        0°C to +70°C  16 QSOP                                    Package Information

MAX1113EEE+  40°C to +85°C       16 QSOP                For the latest package outline information and land patterns

+Denotes a lead(Pb)-free/RoHS-compliant package.        (footprints), go to www.maxim-ic.com/packages. Note that a

*Dice are specified at TA = +25°C, DC parameters only.  “+”, “#”, or “-” in the package code indicates RoHS status only.

                                                        Package drawings may show a different suffix character, but

                                                        the drawing pertains to the package regardless of RoHS status.

                                                        PACKAGE       PACKAGE   OUTLINE               LAND

                                                        TYPE             CODE         NO.           PATTERN NO.

                                                        20 SSOP          A20+1        21-0056         90-0094

                                                        16 QSOP          E16+1        21-0055         90-0167

             ______________________________________________________________________________________                       19
                 +5V, Low-Power, Multi-Channel,

                 Serial 8-Bit ADCs

MAX1112/MAX1113                                                                                                            Revision History

                    REVISION  REVISION                   DESCRIPTION                                                       PAGES

                     NUMBER   DATE                                                                                         CHANGED

                     0        6/97      Initial release                                                                    —

                                        Updated General Description, Features,     Ordering Information, Absolute

                                        Maximum Ratings, Electrical Characteristics, Timing Characteristics, Pin           1-8, 10, 11, 13, 14,

                     2        4/11      Description, Tables 3 and 4, 5, Power-Down, Software Power-Down, Hard-             16, 18, 19

                                        Wired Power-Down, External Reference and Layout, Grounding, and

                                        Bypassing, and Chip Information sections.

                 Maxim cannot assume responsibility for use of any circuitry other than circuitry entirely embodied in a Maxim product. No circuit patent licenses are

                 implied. Maxim reserves the right to change the circuitry and specifications without notice at any time.

                 20  __________________Maxim Integrated Products, 120 San Gabriel Drive, Sunnyvale, CA                     94086 (408) 737-7600

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