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M95M01-R

器件型号:M95M01-R
器件类别:存储器
文件大小:320.1KB,共0页
厂商名称:STMICROELECTRONICS [STMicroelectronics]
厂商官网:http://www.st.com/
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器件描述

128K X 8 SPI BUS SERIAL EEPROM,

128K × 8 总线串行电可擦除只读存储器,

参数

M95M01-R功能数量 1
M95M01-R端子数量 8
M95M01-R最大工作温度 85 Cel
M95M01-R最小工作温度 -40 Cel
M95M01-R最大供电/工作电压 5.5 V
M95M01-R最小供电/工作电压 1.8 V
M95M01-R额定供电电压 2.5 V
M95M01-R最大时钟频率 5 MHz
M95M01-R加工封装描述 0.150 INCH, ROHS COMPLIANT, PLASTIC, SOP-8
M95M01-R无铅 Yes
M95M01-R欧盟RoHS规范 Yes
M95M01-R状态 ACTIVE
M95M01-R包装形状 RECTANGULAR
M95M01-R包装尺寸 SMALL OUTLINE
M95M01-R表面贴装 Yes
M95M01-R端子形式 GULL WING
M95M01-R端子间距 1.27 mm
M95M01-R端子涂层 NICKEL PALLADIUM GOLD
M95M01-R端子位置 DUAL
M95M01-R包装材料 PLASTIC/EPOXY
M95M01-R温度等级 INDUSTRIAL
M95M01-R内存宽度 8
M95M01-R组织 128K X 8
M95M01-R存储密度 1.05E6 deg
M95M01-R操作模式 SYNCHRONOUS
M95M01-R位数 131072 words
M95M01-R位数 128K
M95M01-R内存IC类型 SPI BUS SERIAL EEPROM
M95M01-R串行并行 SERIAL
M95M01-R写周期最大TWC 5 ms

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M95M01-R器件文档内容

Features                                                              M95M01-R

Compatible with SPI bus serial interface           1 Mbit serial SPI bus EEPROM
    (Positive Clock SPI modes)                                  with high speed clock

Schmitt trigger inputs for enhanced noise                                     SO8N (MN)
    margin                                                                   150 mils width

Single supply voltage: 1.8 V to 5.5 V                                       SO8W (MW)
High speed                                                                 208 mils width

    5 MHz clock rate
    5 ms Write time
Status Register
Hardware Protection of the Status Register
Byte and Page Write (up to 256 bytes)
Self-timed programming cycle
Adjustable size read-only EEPROM area
Enhanced ESD Protection
More than 1 000 000 Write cycles
More than 40-year data retention
Packages
    ECOPACK (RoHS compliant)

January 2008                                 Rev 5  1/40

                                                    www.st.com                               1
Contents  M95M01-R

Contents

1     Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2     Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.1 Serial Data Output (Q) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.2 Serial Data Input (D) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.3 Serial Clock (C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.4 Chip Select (S) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.5 Hold (HOLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.6 Write Protect (W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

      2.7 VCC supply voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
      2.8 VSS ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

3     Connecting to the SPI bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

      3.1 SPI modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

4     Operating features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

      4.1 Supply voltage (VCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

                4.1.1 Operating supply voltage VCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                4.1.2 Power-up conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

          4.1.3 Device reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

          4.1.4 Power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

      4.2 Active Power and Standby Power modes . . . . . . . . . . . . . . . . . . . . . . . . . 13

      4.3 Hold condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

      4.4 Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

      4.5 Data protection and protocol control . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

5     Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

6     Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

      6.1 Write Enable (WREN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

      6.2 Write Disable (WRDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

      6.3 Read Status Register (RDSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          6.3.1 WIP bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

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M95M01-R  Contents

                    6.3.2 WEL bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
                    6.3.3 BP1, BP0 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
                    6.3.4 SRWD bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

          6.4 Write Status Register (WRSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          6.5 Read from Memory Array (READ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
          6.6 Write to Memory Array (WRITE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

7         ECC (error correction code) and write cycling . . . . . . . . . . . . . . . . . . . 27

8         Power-up and delivery state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

          8.1 Power-up state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

          8.2 Initial delivery state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

9         Maximum rating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

10        DC and AC parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

11        Package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

12        Part numbering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

13        Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

          3/40
List of tables  M95M01-R

List of tables

Table 1.   Signal names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Table 2.   Write-protected block size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Table 3.   Instruction set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Table 4.   Status Register format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Table 5.   Protection modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Table 6.   Address range bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Table 7.   Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 8.   Operating conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 9.   AC measurement conditions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 10.  Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 11.  DC characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 12.  AC characteristics (VCC  2.5 V). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Table 13.  AC characteristics (VCC < 2.5 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 14.  SO8 narrow 8 lead plastic small outline, 150 mils body width,
           package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Table 15.  SO8W 8 lead plastic small outline, 208 mils body width, package
           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Table 16.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Table 17.  Available M95M01-R products (package, voltage range, temperature grade) . . . . . . . . . . 38
Table 18.  Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

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M95M01-R         List of figures

List of figures

Figure 1.   Logic diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Figure 2.   SO connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Figure 3.   Bus master and memory devices on the SPI bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Figure 4.   SPI modes supported . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Figure 5.   Hold condition activation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Figure 6.   Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Figure 7.   Write Enable (WREN) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Figure 8.   Write Disable (WRDI) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figure 9.   Read Status Register (RDSR) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Figure 10.  Write Status Register (WRSR) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 11.  Read from Memory Array (READ) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 12.  Byte Write (WRITE) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 13.  Page Write (WRITE) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Figure 14.  AC measurement I/O waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Figure 15.  Serial input timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Figure 16.  Hold timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Figure 17.  Output timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 18.  SO8 narrow 8 lead plastic small outline, 150 mils body width, package outline . . . . . . . 35
Figure 19.  SO8W 8 lead plastic small outline, 208 mils body width, package outline. . . . . . . . . . . . 36

                 5/40
Description                                                                  M95M01-R

1            Description

             The M95M01-R is an electrically erasable programmable memory (EEPROM) device. It is
             accessed by a high speed SPI-compatible bus. The memory array is organized as 131 072
             8 bit. It can also be seen as 512 pages of 256 bytes each.
             The device is accessed by a simple serial interface that is SPI-compatible. The bus signals
             are C, D and Q, as shown in Table 1 and Figure 1.
             The device is selected when Chip Select (S) is taken Low. Communications with the device
             can be interrupted using Hold (HOLD).
             In order to meet environmental requirements, ST offers the M95M01-R in ECOPACK
             packages. ECOPACK packages are Lead-free and RoHS compliant.
             ECOPACK is an ST trademark. ECOPACK specifications are available at: www.st.com.

             Figure 1. Logic diagram

                                                                        VCC

                                D                               Q
                                C       M95xxx
                                S
                               W
                          HOLD

                                        VSS

                                                                   AI01789C

             Table 1. Signal names                     Function              Direction
                           Signal name  Serial Clock
                                        Serial Data Input          Input
              C                         Serial Data Output         Input
              D                         Chip Select                Output
              Q                         Write Protect              Input
              S                         Hold                       Input
              W                         Supply voltage             Input
              HOLD                      Ground
              VCC
              VSS

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M95M01-R                                                                                                 Description

          Figure 2. SO connections

                                    M95xxx

                                    S1     8 VCC
                                    Q2     7 HOLD

                                    W3     6C

                                    VSS 4  5D

                                           AI01790D

          1. See Section 11: Package mechanical data for package dimensions, and how to identify pin-1.

                                                                                                         7/40
Signal description            M95M01-R

2     Signal description

      During all operations, VCC must be held stable and within the specified valid range:
      VCC(min) to VCC(max).

      All of the input and output signals must be held High or Low (according to voltages of VIH,
      VOH, VIL or VOL, as specified in Table 11). These signals are described next.

2.1   Serial Data Output (Q)

      This output signal is used to transfer data serially out of the device. Data is shifted out on the
      falling edge of Serial Clock (C).

2.2   Serial Data Input (D)

      This input signal is used to transfer data serially into the device. It receives instructions,
      addresses, and the data to be written. Values are latched on the rising edge of Serial Clock
      (C).

2.3   Serial Clock (C)

      This input signal provides the timing of the serial interface. Instructions, addresses, or data
      present at Serial Data Input (D) are latched on the rising edge of Serial Clock (C). Data on
      Serial Data Output (Q) changes after the falling edge of Serial Clock (C).

2.4   Chip Select (S)

      When this input signal is High, the device is deselected and Serial Data Output (Q) is at high
      impedance. Unless an internal Write cycle is in progress, the device will be in the Standby
      Power mode. Driving Chip Select (S) Low selects the device, placing it in the Active Power
      mode.

      After Power-up, a falling edge on Chip Select (S) is required prior to the start of any
      instruction.

2.5   Hold (HOLD)

      The Hold (HOLD) signal is used to pause any serial communications with the device without
      deselecting the device.

      During the Hold condition, the Serial Data Output (Q) is high impedance, and Serial Data
      Input (D) and Serial Clock (C) are Don't Care.

      To start the Hold condition, the device must be selected, with Chip Select (S) driven Low.

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M95M01-R                                                    Signal description

2.6       Write Protect (W)

          The main purpose of this input signal is to freeze the size of the area of memory that is
          protected against Write instructions (as specified by the values in the BP1 and BP0 bits of
          the Status Register).

          This pin must be driven either High or Low, and must be stable during all write instructions.

2.7       VCC supply voltage

          VCC is the supply voltage.

2.8       VSS ground

          VSS is the reference for the VCC supply voltage.

                                                            9/40
Connecting to the SPI bus                                                     M95M01-R

3      Connecting to the SPI bus

       These devices are fully compatible with the SPI protocol.

       All instructions, addresses and input data bytes are shifted in to the device, most significant
       bit first. The Serial Data Input (D) is sampled on the first rising edge of the Serial Clock (C)
       after Chip Select (S) goes Low.

       All output data bytes are shifted out of the device, most significant bit first. The Serial Data
       Output (Q) is latched on the first falling edge of the Serial Clock (C) after the instruction
       (such as the Read from Memory Array and Read Status Register instructions) have been
       clocked into the device.

       Figure 3. Bus master and memory devices on the SPI bus

                                                                                          VSS
                                                                                          VCC

                           R

       SPI Interface with  SDO
       (CPOL, CPHA) =      SDI
                           SCK
         (0, 0) or (1, 1)

                                   CQD        VCC         CQD  VCC         C Q D VCC
                                                     VSS             VSS                            VSS
       SPI Bus Master

                                R     SPI Memory R           SPI Memory R     SPI Memory
                                                                Device           Device
                                      Device

       CS3 CS2 CS1

                                   S    W HOLD            S    W HOLD      S  W HOLD

                                                                                                                                                                                                   AI12836b

       1. The Write Protect (W) and Hold (HOLD) signals should be driven, High or Low as appropriate.

       Figure 3 shows an example of three memory devices connected to an MCU, on an SPI bus.
       Only one device is selected at a time, so only one device drives the Serial Data Output (Q)
       line at a time, the other devices are high impedance.

       The pull-up resistor R (represented in Figure 3) ensures that no device is selected if the Bus
       Master leaves the S line in the high impedance state.

       In applications where the Bus Master might enter a state where all inputs/outputs SPI lines
       are in high impedance at the same time (for example, if the Bus Master is reset during the
       transmission of an instruction), the clock line (C) must be connected to an external pull-
       down resistor so that, if all inputs/outputs become high impedance, the C line is pulled Low
       (while the S line is pulled High). This ensures that S and C do not become High at the same
       time, and so, that the tSHCH requirement is met.

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M95M01-R                                 Connecting to the SPI bus

3.1       SPI modes

          These devices can be driven by a microcontroller with its SPI peripheral running in either of
          the two following modes:
           CPOL=0, CPHA=0
           CPOL=1, CPHA=1

          For these two modes, input data is latched in on the rising edge of Serial Clock (C), and
          output data is available from the falling edge of Serial Clock (C).

          The difference between the two modes, as shown in Figure 4, is the clock polarity when the
          bus master is in Standby mode and not transferring data:
           C remains at 0 for (CPOL=0, CPHA=0)
           C remains at 1 for (CPOL=1, CPHA=1)

          Figure 4. SPI modes supported

           CPOL CPHA

          0  0C

          1  1C

             D       MSB

             Q                           MSB

                                              AI01438B

                                              11/40
Operating features         M95M01-R

4      Operating features

4.1    Supply voltage (VCC)

4.1.1  Operating supply voltage VCC

4.1.2  Prior to selecting the memory and issuing instructions to it, a valid and stable VCC voltage
       within the specified [VCC(min), VCC(max)] range must be applied (see Table 8.). In order to
4.1.3  secure a stable DC supply voltage, it is recommended to decouple the VCC line with a
       suitable capacitor (usually of the order of 10 nF to 100 nF) close to the VCC/VSS package
       pins.

       This voltage must remain stable and valid until the end of the transmission of the instruction
       and, for a Write instruction, until the completion of the internal write cycle (tW).

       Power-up conditions

       When the power supply is turned on, VCC rises continuously from VSS to VCC. During this
       time, the Chip Select (S) line is not allowed to float but should follow the VCC voltage, it is
       therefore recommended to connect the S line to VCC via a suitable pull-up resistor.

       In addition, the Chip Select (S) input offers a built-in safety feature, as the S input is edge
       sensitive as well as level sensitive: after power-up, the device does not become selected
       until a falling edge has first been detected on Chip Select (S). This ensures that Chip Select
       (S) must have been High, prior to going Low to start the first operation.

       The VCC rise time must not vary faster than 1 V/s.

       Device reset

       In order to prevent inadvertent Write operations during power-up (continuous rise of VCC), a
       power on reset (POR) circuit is included. At Power-up, the device does not respond to any
       instruction until VCC has reached the power on reset threshold voltage (this threshold is
       lower than the minimum VCC operating voltage defined in Table 8).

       When VCC has passed the POR threshold, the device is reset and in the following state:
        Standby Power mode
        deselected (at next Power-up, a falling edge is required on Chip Select (S) before any

             instructions can be started)
        not in the Hold condition
        Status Register:

             the Write Enable Latch (WEL) is reset to 0
             Write In Progress (WIP) is reset to 0. The SRWD, BP1 and BP0 bits of the Status

                   Register are unchanged from the previous power-down (they are non-volatile bits)

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M95M01-R                                        Operating features

4.1.4     Power-down

          At Power-down (continuous decrease in VCC), as soon as VCC drops from the normal
          operating voltage to below the power on reset threshold voltage, the device stops
          responding to any instruction sent to it.

          During Power-down, the device must be deselected (Chip Select (S) should be allowed to
          follow the voltage applied on VCC) and in Standby Power mode (that is there should be no
          internal Write cycle in progress).

4.2       Active Power and Standby Power modes

          When Chip Select (S) is Low, the device is selected, and in the Active Power mode. The
          device consumes ICC, as specified in Table 11.

          When Chip Select (S) is High, the device is deselected. If a Write cycle is not currently in
          progress, the device then goes in to the Standby Power mode, and the device consumption
          drops to ICC1.

4.3       Hold condition

          The Hold (HOLD) signal is used to pause any serial communications with the device without
          resetting the clocking sequence.

          During the Hold condition, the Serial Data Output (Q) is high impedance, and Serial Data
          Input (D) and Serial Clock (C) are Don't Care.

          To enter the Hold condition, the device must be selected, with Chip Select (S) Low.

          Normally, the device is kept selected, for the whole duration of the Hold condition.
          Deselecting the device while it is in the Hold condition, has the effect of resetting the state of
          the device, and this mechanism can be used if it is required to reset any processes that had
          been in progress.

          The Hold condition starts when the Hold (HOLD) signal is driven Low at the same time as
          Serial Clock (C) already being Low (as shown in Figure 5).

          The Hold condition ends when the Hold (HOLD) signal is driven High at the same time as
          Serial Clock (C) already being Low.

          Figure 5 also shows what happens if the rising and falling edges are not timed to coincide
          with Serial Clock (C) being Low.

                                                13/40
Operating features                                               M95M01-R
                 Figure 5. Hold condition activation

       C

       HOLD

                Hold                                     Hold
             Condition                                Condition

                                                                 AI02029D

4.4    Status Register
4.5
       Figure 6 shows the position of the Status Register in the control logic of the device. The
14/40  Status Register contains a number of status and control bits that can be read or set (as
       appropriate) by specific instructions. See Section 6.3: Read Status Register (RDSR) for a
       detailed description of the Status Register bits

       Data protection and protocol control

       Non-volatile memory devices can be used in environments that are particularly noisy, and
       within applications that could experience problems if memory bytes are corrupted.
       Consequently, the device features the following data protection mechanisms:
        Write and Write Status Register instructions are checked that they consist of a number

             of clock pulses that is a multiple of eight, before they are accepted for execution.
        All instructions that modify data must be preceded by a Write Enable (WREN)

             instruction to set the Write Enable Latch (WEL) bit. This bit is returned to its reset state
             by the following events:
             Power-up
             Write Disable (WRDI) instruction completion
             Write Status Register (WRSR) instruction completion
             Write (WRITE) instruction completion
        The Block Protect (BP1, BP0) bits in the Status Register allow part of the memory to be
             configured as read-only.
        The Write Protect (W) signal allows the Block Protect (BP1, BP0) bits of the Status
             Register to be protected.

       For any instruction to be accepted, and executed, Chip Select (S) must be driven High after
       the rising edge of Serial Clock (C) for the last bit of the instruction, and before the next rising
       edge of Serial Clock (C).

       Two points need to be noted in the previous sentence:
        The `last bit of the instruction' can be the eighth bit of the instruction code, or the eighth

             bit of a data byte, depending on the instruction (except for Read Status Register
             (RDSR) and Read (READ) instructions).
        The `next rising edge of Serial Clock (C)' might (or might not) be the next bus
             transaction for some other device on the SPI bus.
M95M01-R                                                            Operating features

          Table 2.     Write-protected block size                   Array addresses
                       Status Register bits                              protected
                                                                             none
                    BP1  BP0                       Protected block
                                                                    1 8000h - 1 FFFFh
                    0    0                                none      1 0000h - 1 FFFFh
                                                    Upper quarter   0 0000h - 1 FFFFh
                    0    1
                                                       Upper half
                    1    0                          Whole memory

                    1    1

                                                                    15/40
Memory organization                                                                M95M01-R

5      Memory organization                                                         Size of the
                                                                                   Read only
       The memory is organized as shown in Figure 6.                               EEPROM
       Figure 6. Block diagram                                                     area

       HOLD          Control Logic                         High Voltage
            W                                               Generator
             S
                                       I/O Shift Register
             C

             D
             Q

                     Address Register                        Data
                        and Counter                        Register

                                                                          Status
                                                                         Register

                                       Y Decoder

                                                              1 Page
                                                           X Decoder

                                                                                   AI01272C

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M95M01-R                                                                                 Instructions

6         Instructions

          Each instruction starts with a single-byte code, as summarized in Table 3.

          If an invalid instruction is sent (one not contained in Table 3), the device automatically
          deselects itself.

          Table 3. Instruction set

          Instruction                         Description                                Instruction format
                                                                                              0000 0110
          WREN         Write Enable                                                           0000 0100
                                                                                              0000 0101
          WRDI         Write Disable                                                          0000 0001
                                                                                              0000 0011
          RDSR         Read Status Register                                                   0000 0010
          WRSR         Write Status Register

          READ         Read from Memory Array

          WRITE        Write to Memory Array

6.1       Write Enable (WREN)

          The Write Enable Latch (WEL) bit must be set prior to each WRITE and WRSR instruction.
          The only way to do this is to send a Write Enable instruction to the device.

          As shown in Figure 7, to send this instruction to the device, Chip Select (S) is driven Low,
          and the bits of the instruction byte are shifted in, on Serial Data Input (D). The device then
          enters a wait state. It waits for a the device to be deselected, by Chip Select (S) being driven
          High.

          Figure 7. Write Enable (WREN) sequence

                       S
                                                      01234567

                       C
                                                                  Instruction

                       D

                                                     High Impedance
                       Q

                                                                               AI02281E

                                                                                                      17/40
Instructions                                                                                                                  M95M01-R

6.2    Write Disable (WRDI)

       One way of resetting the Write Enable Latch (WEL) bit is to send a Write Disable instruction
       to the device.

       As shown in Figure 8, to send this instruction to the device, Chip Select (S) is driven Low,
       and the bits of the instruction byte are shifted in, on Serial Data Input (D).

       The device then enters a wait state. It waits for a the device to be deselected, by Chip Select
       (S) being driven High.

       The Write Enable Latch (WEL) bit, in fact, becomes reset by any of the following events:
        Power-up
        WRDI instruction execution
        WRSR instruction completion
        WRITE instruction completion.

       Figure 8. Write Disable (WRDI) sequence

              S
                                             01234567

              C
                                                         Instruction

              D

                                            High Impedance
              Q

                                                                                                                    AI03750D

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M95M01-R                                                      Instructions

6.3       Read Status Register (RDSR)

6.3.1     The Read Status Register (RDSR) instruction allows the Status Register to be read. The
6.3.2     Status Register may be read at any time, even while a Write or Write Status Register cycle
6.3.3     is in progress. When one of these cycles is in progress, it is recommended to check the
6.3.4     Write In Progress (WIP) bit before sending a new instruction to the device. It is also possible
          to read the Status Register continuously, as shown in Figure 9.

          The status and control bits of the Status Register are as follows:

          WIP bit

          The Write In Progress (WIP) bit indicates whether the memory is busy with a Write or Write
          Status Register cycle. When set to 1, such a cycle is in progress, when reset to 0 no such
          cycle is in progress.

          WEL bit

          The Write Enable Latch (WEL) bit indicates the status of the internal Write Enable Latch.
          When set to 1 the internal Write Enable Latch is set, when set to 0 the internal Write Enable
          Latch is reset and no Write or Write Status Register instruction is accepted.

          BP1, BP0 bits

          The Block Protect (BP1, BP0) bits are non-volatile. They define the size of the area to be
          software protected against Write instructions. These bits are written with the Write Status
          Register (WRSR) instruction. When one or both of the Block Protect (BP1, BP0) bits is set to
          1, the relevant memory area (as defined in Table 4) becomes protected against Write
          (WRITE) instructions. The Block Protect (BP1, BP0) bits can be written provided that the
          Hardware Protected mode has not been set.

          SRWD bit

          The Status Register Write Disable (SRWD) bit is operated in conjunction with the Write
          Protect (W) signal. The Status Register Write Disable (SRWD) bit and Write Protect (W)
          signal allow the device to be put in the Hardware Protected mode (when the Status Register
          Write Disable (SRWD) bit is set to 1, and Write Protect (W) is driven Low). In this mode, the
          non-volatile bits of the Status Register (SRWD, BP1, BP0) become read-only bits and the
          Write Status Register (WRSR) instruction is no longer accepted for execution.

          Table 4. Status Register format

          b7                                                  b0

          SRWD  0                        0  0  BP1  BP0  WEL  WIP

          Status Register Write Protect

                                               Block Protect Bits
                                                         Write Enable Latch Bit
                                                                            Write In Progress Bit

                                                              19/40
Instructions                                                                                M95M01-R

       Figure 9. Read Status Register (RDSR) sequence

              S

                                0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
              C

                                           Instruction
              D

                                      Status Register Out              Status Register Out

                 High Impedance

              Q                  76543210765432107

                                 MSB                       MSB

                                                                                            AI02031E

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M95M01-R                                                                          Instructions

6.4       Write Status Register (WRSR)

          The Write Status Register (WRSR) instruction allows new values to be written to the Status
          Register. Before it can be accepted, a Write Enable (WREN) instruction must previously
          have been executed. After the Write Enable (WREN) instruction has been decoded and
          executed, the device sets the Write Enable Latch (WEL).

          The Write Status Register (WRSR) instruction is entered by driving Chip Select (S) Low,
          followed by the instruction code and the data byte on Serial Data Input (D).

          The instruction sequence is shown in Figure 10.

          The Write Status Register (WRSR) instruction has no effect on b6, b5, b4, b1 and b0 of the
          Status Register. b6, b5 and b4 are always read as 0.

          Chip Select (S) must be driven High after the rising edge of Serial Clock (C) that latches in
          the eighth bit of the data byte, and before the next rising edge of Serial Clock (C). Otherwise,
          the Write Status Register (WRSR) instruction is not executed. As soon as Chip Select (S) is
          driven High, the self-timed Write Status Register cycle (whose duration is tW) is initiated.
          While the Write Status Register cycle is in progress, the Status Register may still be read to
          check the value of the Write In Progress (WIP) bit. The Write In Progress (WIP) bit is 1
          during the self-timed Write Status Register cycle, and is 0 when it is completed. When the
          cycle is completed, the Write Enable Latch (WEL) is reset.

          Figure 10. Write Status Register (WRSR) sequence

          S

                                 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
          C

             Instruction                   Status
                                        Register In

          D                             76543210

             High Impedance  MSB

          Q

                                                                        AI02282D

                                                                                  21/40
Instructions                                                                    M95M01-R

       Table 5. Protection modes

                 W SRWD   Mode  Write Protection of the                       Memory content
              Signal Bit             Status Register           Protected area(1) Unprotected area(1)

              1  0              Status Register is Writable

              0  0        Software (if the WREN instruction                     Ready to accept
              1                                                                 Write instructions
                          Protected has set the WEL bit)       Write Protected

                 1        (SPM) The values in the BP1 and
                                      BP0 bits can be changed

                                Status Register is

              0         Hardware Hardware write protected                       Ready to accept
                 1 Protected The values in the BP1 and Write Protected          Write instructions

                           (HPM) BP0 bits cannot be

                                changed

       1. As defined by the values in the Block Protect (BP1, BP0) bits of the Status Register, as shown in Table 5.

       The Write Status Register (WRSR) instruction allows the user to change the values of the
       Block Protect (BP1, BP0) bits, to define the size of the area that is to be treated as read-
       only, as defined in Table 4.

       The Write Status Register (WRSR) instruction also allows the user to set or reset the Status
       Register Write Disable (SRWD) bit in accordance with the Write Protect (W) signal. The
       Status Register Write Disable (SRWD) bit and Write Protect (W) signal allow the device to
       be put in the Hardware Protected Mode (HPM). The Write Status Register (WRSR)
       instruction is not executed once the Hardware Protected Mode (HPM) is entered.

       The contents of the Status Register Write Disable (SRWD) and Block Protect (BP1, BP0)
       bits are frozen at their current values from just before the start of the execution of Write
       Status Register (WRSR) instruction. The new, updated, values take effect at the moment of
       completion of the execution of Write Status Register (WRSR) instruction.

       The protection features of the device are summarized in Table 2.

       When the Status Register Write Disable (SRWD) bit of the Status Register is 0 (its initial
       delivery state), it is possible to write to the Status Register provided that the Write Enable
       Latch (WEL) bit has previously been set by a Write Enable (WREN) instruction, regardless
       of the whether Write Protect (W) is driven High or Low.

       When the Status Register Write Disable (SRWD) bit of the Status Register is set to 1, two
       cases need to be considered, depending on the state of Write Protect (W):

        If Write Protect (W) is driven High, it is possible to write to the Status Register provided
             that the Write Enable Latch (WEL) bit has previously been set by a Write Enable
             (WREN) instruction.

        If Write Protect (W) is driven Low, it is not possible to write to the Status Register even
             if the Write Enable Latch (WEL) bit has previously been set by a Write Enable (WREN)
             instruction. (Attempts to write to the Status Register are rejected, and are not accepted
             for execution). As a consequence, all the data bytes in the memory area that are
             software protected (SPM) by the Block Protect (BP1, BP0) bits of the Status Register,
             are also hardware protected against data modification.

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M95M01-R  Instructions

          Regardless of the order of the two events, the Hardware Protected Mode (HPM) can be
          entered:

           by setting the Status Register Write Disable (SRWD) bit after driving Write Protect (W)
                Low

           or by driving Write Protect (W) Low after setting the Status Register Write Disable
                (SRWD) bit.

          The only way to exit the Hardware Protected Mode (HPM) once entered is to pull Write
          Protect (W) High.

          If Write Protect (W) is permanently tied High, the Hardware Protected Mode (HPM) can
          never be activated, and only the Software Protected Mode (SPM), using the Block Protect
          (BP1, BP0) bits of the Status Register, can be used.

          23/40
Instructions                                                                                                 M95M01-R

6.5    Read from Memory Array (READ)

       As shown in Figure 11, to send this instruction to the device, Chip Select (S) is first driven
       Low. The bits of the instruction byte and address bytes are then shifted in, on Serial Data
       Input (D). The address is loaded into an internal address register, and the byte of data at
       that address is shifted out, on Serial Data Output (Q).

       If Chip Select (S) continues to be driven Low, the internal address register is automatically
       incremented, and the byte of data at the new address is shifted out.

       When the highest address is reached, the address counter rolls over to zero, allowing the
       Read cycle to be continued indefinitely. The whole memory can, therefore, be read with a
       single READ instruction.

       The Read cycle is terminated by driving Chip Select (S) High. The rising edge of the Chip
       Select (S) signal can occur at any time during the cycle.

       The first byte addressed can be any byte within any page.
       The instruction is not accepted, and is not executed, if a Write cycle is currently in progress.

       Figure 11. Read from Memory Array (READ) sequence

              S

                                0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39
              C

                            Instruction                                     24-bit address

              D                            23 22 21 3 2 1 0

                                                                       MSB                       Data Out 1  Data Out 2
                                      High Impedance
              Q                                                                             76543 2107

                                                                                            MSB

                                                                                                             AI13878

       1. As shown in Table 6, the most significant address bits are Don't Care.

       Table 6. Address range bits(1)

                                                                            M95M01-R

              Address bits                                                  A16-A0

       1. Bits A23 to A17 are Don't Care.

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M95M01-R                                                                                        Instructions

6.6       Write to Memory Array (WRITE)

          As shown in Figure 12, to send this instruction to the device, Chip Select (S) is first driven
          Low. The bits of the instruction byte, address byte, and at least one data byte are then
          shifted in, on Serial Data Input (D).

          The instruction is terminated by driving Chip Select (S) High at a byte boundary of the input
          data. In the case of Figure 12, this occurs after the eighth bit of the data byte has been
          latched in, indicating that the instruction is being used to write a single byte. The self-timed
          Write cycle starts, and continues for a period tWC (as specified in Table 13), at the end of
          which the Write in Progress (WIP) bit is reset to 0.

          If, though, Chip Select (S) continues to be driven Low, as shown in Figure 13, the next byte
          of input data is shifted in, so that more than a single byte, starting from the given address
          towards the end of the same page, can be written in a single internal Write cycle. The self-
          timed Write cycle starts, and continues, for a period tWC (as specified in Table 13), at the
          end of which the Write in Progress (WIP) bit is reset to 0.

          Each time a new data byte is shifted in, the least significant bits of the internal address
          counter are incremented. If the number of data bytes sent to the device exceeds the page
          boundary, the internal address counter rolls over to the beginning of the page, and the
          previous data there are overwritten with the incoming data. (The page size is 256 bytes).

          The instruction is not accepted, and is not executed, under the following conditions:

           if the Write Enable Latch (WEL) bit has not been set to 1 (by executing a Write Enable
                instruction just before)

           if a Write cycle is already in progress

           if the device has not been deselected, by Chip Select (S) being driven High, at a byte
                boundary (after the eighth bit, b0, of the last data byte that has been latched in)

           if the addressed page is in the region protected by the Block Protect (BP1 and BP0)
                bits.

          Figure 12. Byte Write (WRITE) sequence

          S

                               0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39
          C

             Instruction  24-bit address                                             Data byte

          D               23 14 13 3 2 1 0 7 6 5 4 3 2 1 0

                                         High Impedance                                         AI13879
             Q

          1. As shown in Table 6, the most significant address bits are Don't Care.

                                                                                                25/40
Instructions                                                                                    M95M01-R

       Figure 13. Page Write (WRITE) sequence

              S

                                     0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39
              C

                 Instruction  24-bit address                                       Data byte 1

              D               15 14 13 3 2 1 0 7 6 5 4 3 2 1 0

              S

                                  32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
              C

                 Data byte 2  Data byte 3                                          Data byte N

              D  7654321076543210                                                  6543210

                                                                                                AI13880

       1. As shown in Table 6, the most significant address bits are Don't Care.

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M95M01-R                          ECC (error correction code) and write cycling

7         ECC (error correction code) and write cycling

          The M95M01-R device offers an ECC (Error Correction Code) logic which compares each
          4-byte word with its associated 6 EEPROM bits of ECC. As a result, if a single bit out of 4
          bytes of data happens to be erroneous during a Read operation, the ECC detects it and
          replaces it by the correct value. The read reliability is therefore much improved by the use of
          this feature.

          Note however that even if a single byte has to be written, 4 bytes are internally modified
          (plus the ECC bits), that is, the addressed byte is cycled together with the other three bytes
          making up the word. It is therefore recommended to write by words of 4 bytes in order to
          benefit from the larger amount of Write cycles.

          The M95M01-R device is qualified at 1 million (1 000 000) Write cycles, using a cycling
          routine that writes to the device by multiples of 4-byte packets.

8         Power-up and delivery state

8.1       Power-up state

          After Power-up, the device is in the following state:
           Standby Power mode
           Deselected (after Power-up, a falling edge is required on Chip Select (S) before any

                instructions can be started).
           Not in the Hold Condition
           Write Enable Latch (WEL) is reset to 0
           Write In Progress (WIP) is reset to 0

          The SRWD, BP1 and BP0 bits of the Status Register are unchanged from the previous
          power-down (they are non-volatile bits).

8.2       Initial delivery state

          The device is delivered with the memory array set at all 1s (FFh). The Status Register Write
          Disable (SRWD) and Block Protect (BP1 and BP0) bits are initialized to 0.

                                                         27/40
Maximum rating                                                                             M95M01-R

9      Maximum rating

       Stressing the device outside the ratings listed in Table 7 may cause permanent damage to
       the device. These are stress ratings only, and operation of the device at these, or any other
       conditions outside those indicated in the Operating sections of this specification, is not
       implied. Exposure to Absolute Maximum Rating conditions for extended periods may affect
       device reliability. Refer also to the STMicroelectronics SURE Program and other relevant
       quality documents.

       Table 7. Absolute maximum ratings

       Symbol                       Parameter                    Min.   Max.                                  Unit

                TA  Ambient operating temperature                40    130                                   C

       TSTG         Storage temperature                          65    150                                   C
       TLEAD        Lead temperature during soldering
                                                                 See note (1)                                 C

                VO  Output voltage                               0.50 VCC+0.6                                V

                VI  Input voltage                                0.50  6.5                                   V

       VCC          Supply voltage                               0.50  6.5                                   V

       VESD         Electrostatic discharge voltage (Human Body  4000 4000                                   V
                    Model)(2)

       1. Compliant with JEDEC Std J-STD-020C (for small body, Sn-Pb or Pb assembly), the ST ECOPACK
            7191395 specification, and the European directive on Restrictions on Hazardous Substances (RoHS)
            2002/95/EU

       2. AEC-Q100-002 (compliant with JEDEC Std JESD22-A114A, C1=100pF, R1=1500, R2=500)

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M95M01-R                                                      DC and AC parameters

10 DC and AC parameters

This section summarizes the operating and measurement conditions, and the DC and AC
characteristics of the device. The parameters in the DC and AC characteristic tables that
follow are derived from tests performed under the Measurement Conditions summarized in
the relevant tables. Designers should check that the operating conditions in their circuit
match the measurement conditions when relying on the quoted parameters.

Table 8. Operating conditions

Symbol                    Parameter                     Min.                Max.  Unit
                                                                                    V
VCC     Supply voltage                                  1.8                 5.5    C

TA      Ambient operating temperature                   40                 85    Unit
                                                                                   pF
Table 9. AC measurement conditions                                                 ns
                                                                                   V
Symbol                    Parameter                     Min.                Max.   V

CL      Load capacitance                                         100
                                                                           50
        Input rise and fall times
                                                        0.2VCC to 0.8VCC
        Input pulse voltages                            0.3VCC to 0.7VCC

        Input and output timing reference voltages

Figure 14. AC measurement I/O waveform

                     Input Levels                 Input and Output
                     0.8VCC             Timing Reference Levels
                     0.2VCC
                                                               0.7VCC
                                                               0.3VCC

                                                                  AI00825B

Table 10. Capacitance(1)

Symbol               Parameter          Test condition  Min.                Max.  Unit

COUT    Output capacitance (Q)          VOUT = 0 V                          8     pF
CIN     Input capacitance (D)            VIN = 0 V
        Input capacitance (other pins)   VIN = 0 V                          8     pF

                                                                            6     pF

1. Not 100% tested.

                                                                                  29/40
DC and AC parameters                                                                  M95M01-R

       Table 11. DC characteristics

       Symbol         Parameter                           Test condition    Min  Max Unit

       ILI Input leakage current                          VIN = VSS or VCC       2   A

       ILO Output leakage current S = VCC, VOUT = VSS or VCC                     2   A

                                        C = 0.1VCC/0.9VCC at 2 MHz,              1.5  mA
                                            VCC = 1.8 V, Q = open

       ICC Supply current (Read)        C = 0.1VCC/0.9VCC at 5 MHz,              4    mA
                                            VCC = 2.5 V, Q = open

                                        C = 0.1VCC/0.9VCC at 5 MHz,              5    mA
                                              VCC = 5 V, Q = open
       ICC0(1) Supply current (Write)                                            5    mA
                                              During tW, S = VCC,

                                        S = VCC, VIN = VSS or VCC,               3    A
                                             1.8 V  VCC < 2.5 V
       ICC1    Supply current (Standby
               Power mode)              S = VCC, VIN = VSS or VCC,
                                             2.5 V  VCC  5.5 V
                                                                                 5    A

       VIL Input low voltage            1.8 V  VCC < 2.5 V                  0.45 0.25 VCC
                                        2.5 V  VCC  5.5 V                                                   V

                                                                            0.45 0.3 VCC

       VIH Input high voltage           1.8 V  VCC < 2.5 V                  0.75 VCC VCC+1
                                        2.5 V  VCC  5.5 V                                                     V

                                                                            0.7 VCC VCC+1

                                        IOL = 0.15 mA, VCC = 1.8 V               0.3  V

       VOL Output low voltage           VCC = 2.5 V, IOL = 1.5 mA or             0.4  V
                                            VCC = 5 V, IOL = 2 mA

                                        IOH = 0.1 mA, VCC = 1.8 V

       VOH Output high voltage          VCC = 2.5 V, IOH = 0.4 mA or 0.8 VCC         V

                                        VCC = 5 V, IOH = 2 mA

       1. Characterized value, not tested in production.

30/40
M95M01-R                                                                                  DC and AC parameters

          Table 12. AC characteristics (VCC  2.5 V)
                                                    Test conditions specified in Table 9

          Symbol Alt.                         Parameter                                         Min.  Max.  Unit
                                                                                                        5   MHz
          fC         fSCK Clock frequency                                                       D.C.         ns
                                                                                                        2    ns
          tSLCH tCSS1 S active setup time                                                       60      2    ns
                                                                                                             ns
          tSHCH tCSS2 S not active setup time                                                   60     80    ns
                                                                                                       80    ns
          tSHSL      tCS S Deselect time                                                        60     80    ns
                                                                                                       80    s
          tCHSH      tCSH S active hold time                                                    60     80
                                                                                                       80    s
          tCHSL        S not active hold time                                                   60      5    ns
                                                                                                             ns
          tCH (1)    tCLH Clock high time                                                       90           ns
                                                                                                             ns
          tCL (1)    tCLL Clock low time                                                        90           ns
                                                                                                             ns
          tCLCH (2) tRC Clock rise time                                                                      ns
                                                                                                             ns
          tCHCL (2) tFC Clock fall time                                                                      ns
                                                                                                             ns
          tDVCH      tDSU Data in setup time                                                    20           ns
                                                                                                             ns
          tCHDX      tDH Data in hold time                                                      20           ns
                                                                                                             ms
          tHHCH        Clock low hold time after HOLD not active                                60

          tHLCH        Clock low hold time after HOLD active                                    60

          tCLHL        Clock low set-up time before HOLD active                                 0

          tCLHH        Clock low set-up time before HOLD not active                             0

          tSHQZ (2) tDIS Output disable time

          tCLQV      tV Clock low to output valid

          tCLQX      tHO Output hold time                                                       0

          tQLQH (2) tRO Output rise time

          tQHQL (2) tFO Output fall time

           tHHQV     tLZ HOLD high to output valid
          tHLQZ (2)  tHZ HOLD low to output High-Z

          tW         tWC Write time

          1. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
          2. Value guaranteed by characterization, not 100% tested in production.

                                                                                                            31/40
DC and AC parameters                                                                               M95M01-R

       Table 13. AC characteristics (VCC < 2.5 V)
                                                 Test conditions specified in Table 9

       Symbol Alt.                           Parameter                                 Min.  Max.  Unit
                                                                                               2   MHz
       fC             fSCK Clock frequency                                             D.C.
                                                                                               2    ns
       tSLCH          tCSS1 S active setup time                                        150     2    ns
                                                                                                    ns
       tSHCH          tCSS2 S not active setup time                                    150   200    ns
                                                                                             200    ns
       tSHSL          tCS S deselect time                                              200   200    ns
                                                                                             200    ns
       tCHSH          tCSH S active hold time                                          150   200    s
                                                                                             200    s
       tCHSL          S not active hold time                                           150          ns
                                                                                               5    ns
       tCH (1)        tCLH Clock high time                                             200          ns
                                                                                                    ns
       tCL (1)        tCLL Clock low time                                              200          ns
                                                                                                    ns
       tCLCH (2)      tRC Clock rise time                                                           ns
                                                                                                    ns
       tCHCL (2)      tFC Clock fall time                                                           ns
                                                                                                    ns
       tDVCH          tDSU Data in setup time                                          50           ns
                                                                                                    ns
       tCHDX          tDH Data in hold time                                            50           ns
                                                                                                    ms
       tHHCH          Clock low hold time after HOLD not active                        150

       tHLCH          Clock low hold time after HOLD active                            150

       tCLHL          Clock low setup time before HOLD active                          0

       tCLHH          Clock low setup time before HOLD not active                      0

       tSHQZ (2)      tDIS Output Disable time

       tCLQV          tV Clock low to output valid

       tCLQX          tHO Output hold time                                             0

       tQLQH (2)      tRO Output rise time

       tQHQL (2)      tFO Output fall time

        tHHQV         tLZ HOLD high to output valid
       tHLQZ (2)      tHZ HOLD low to output High-Z

       tW             tWC Write time

       1. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
       2. Value guaranteed by characterization, not 100% tested in production.

32/40
M95M01-R                                                                     DC and AC parameters
                 Figure 15. Serial input timing

                                                                                  tSHSL

S                            tSLCH                             tCHSH              tSHCH
          tCHSL

C                                                                                 tCHCL
                      tDVCH

                                                 tCHDX  tCLCH
                                                                     LSB IN
D                            MSB IN

                                    High Impedance
Q

                                                                                         AI01447C

Figure 16. Hold timing                                  tHLCH

      S                              tCLHL                                 tHHCH
      C                                    tHLQZ
      Q                                                               tCLHH
                                                                        tHHQV

D

HOLD

                                                                                         AI01448B

                                                                                         33/40
DC and AC parameters                                     M95M01-R
Figure 17. Output timing

         S

                                    tCH

       C                     tCLQV       tCL             tSHQZ
               tCLQV
                      tCLQX
            tCLQX
       Q                                        LSB OUT

                                         tQLQH
                                         tQHQL

       D ADDR.LSB IN

                                                         AI01449e

34/40
M95M01-R                                                                    Package mechanical data

11 Package mechanical data

Figure 18. SO8 narrow 8 lead plastic small outline, 150 mils body width, package
                 outline

                                                                                                                    h x 45

        A2                            A                                         c
                                                ccc
                b                                                          0.25 mm
                       e                                               GAUGE PLANE

                                D                                                          k

                             8                                   L
                                                               L1
                                   E1 E

                             1                             A1

                                                                                              SO-A

1. Drawing is not to scale.

Table 14. SO8 narrow 8 lead plastic small outline, 150 mils body width,
                 package mechanical data

                                   millimeters                              inches(1)

Symbol

        Typ                        Min               Max       Typ          Min                     Max

A                                                    1.75                                           0.0689
                                                                                                    0.0098
A1                                 0.10              0.25                   0.0039
                                                                            0.0492                  0.0189
A2                                 1.25                                     0.0110                  0.0091
                                                                            0.0067                  0.0039
b                                  0.28              0.48                                           0.1969
                                                                            0.1890                  0.2441
c                                  0.17              0.23                   0.2283                  0.1575
                                                                            0.1496
ccc                                                  0.10                                               -
                                                                                -                   0.0197
D       4.90                       4.80              5.00      0.1929       0.0098
                                                                                                       8
E       6.00                       5.80              6.20      0.2362          0                   0.0500
                                                                            0.0157
E1      3.90                       3.80              4.00      0.1535

e       1.27                                                 0.0500

h                                  0.25              0.50

k                                  0                8

L                                  0.40              1.27

L1      1.04                                                   0.0409

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                                                                    35/40
Package mechanical data                                                                       M95M01-R

       Figure 19. SO8W 8 lead plastic small outline, 208 mils body width, package outline

                                          A2                    A

                                                                                   c

                         b                      CP

                                    e

                                       D

                                    N

                                                    E E1

                                    1

                                                                   A1 k L

                                                                                              6L_ME

       1. Drawing is not to scale.

       Table 15.   SO8W 8 lead plastic small outline, 208 mils body width, package
           Symbol  mechanical data

                                          millimeters                              inches(1)

                         Typ              Min             Max      Typ             Min               Max

       A                                                  2.50                                0.0984
                                                                                              0.0098
       A1                                 0.00            0.25                     0.0000     0.0787
                                                                                   0.0594     0.0201
       A2                                 1.51            2.00                     0.0138     0.0138
                                                                                   0.0039     0.0039
       b                 0.40             0.35            0.51     0.0157                     0.2382
                                                                                   0.1976     0.2449
       c                 0.20             0.10            0.35     0.0079          0.3000     0.3500

       CP                                                 0.10                         -          -
                                                                                      0        10
       D                                                  6.05                     0.0197     0.0315
                                                                                      8
       E                                  5.02            6.22

       E1                                 7.62            8.89

       e                 1.27                                    0.0500

       k                                  0               10

       L                                  0.50            0.80

       N                 8

       1. Values in inches are converted from mm and rounded to 4 decimal digits.

36/40
M95M01-R                                                   Part numbering

12 Part numbering

Table 16. Ordering information scheme

Example:                                         M95M01   R MN 6 T P

Device type
M95 = SPI serial access EEPROM

Device function
M01 = 1024 Kbits (131 072 8)

Operating voltage
R = VCC = 1.8 V to 5.5 V

Package
MN = SO8N (150 mils width)
MW = SO8W (208 mils width)

Device grade

6 = Industrial temperature range, 40 to 85 C.
Device tested with standard test flow

Option
blank = standard packing
T = tape and reel packing

Plating technology

P or G = ECOPACK (RoHS compliant)

For a list of available options (speed, package, etc.) or for further information on any aspect
of this device, please contact your nearest ST sales office.

The category of second-level interconnect is marked on the package and on the inner box
label, in compliance with JEDEC Standard JESD97. The maximum ratings related to
soldering conditions are also marked on the inner box label.

                                                                       37/40
Part numbering                                  M95M01-R

       Table 17. Available M95M01-R products (package, voltage range, temperature
                        grade)

                Package         M95M01-R
                              (1.8 V to 5.5 V)

                   SO8 (MN)   Range 6
                SO8wide (MW)  Range 6

38/40
M95M01-R                                                               Revision history

13 Revision history

Table 18. Document revision history

Date         Revision                    Changes

13-Mar-2007  1         Initial release.

15-May-2007  2         VCC conditions modified in Table 13: AC characteristics (VCC < 2.5
                       V). Small text changes.

21-Jun-2007  3         The device endurance is specified at more than 1 000 000 (1 million)
                       cycles (corrected on page 1).

17-Jul-2007             Schmitt trigger inputs for enhanced noise margin added to Features

                        on page 1.
             4

                        VIL and VIH values modified according to voltage range in Table 11:
                        DC characteristics.

                       Document status promoted from preliminary data to full datasheet.

                       ICC0 modified in Table 11: DC characteristics.

24-Jan-2008  5         In Section 11: Package mechanical data, values in inches are

                       converted from mm and rounded to 4 decimal digits.

                       Table 17: Available M95M01-R products (package, voltage range,
                       temperature grade) added. Small text changes.

                                                                                     39/40
                                                                                                                             M95M01-R

                                                                            Please Read Carefully:

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