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M95M01-A125

器件型号:M95M01-A125
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厂商名称:STMICROELECTRONICS [STMicroelectronics]
厂商官网:http://www.st.com/
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M95M01-A125器件文档内容

  SO8 (MN)                                                                       M95M01-A125
150 mil width                                                                    M95M01-A145

TSSOP8 (DW)                                           Automotive 1 Mbit serial SPI bus EEPROMs
169 mil width                                                                      with high-speed clock

                                                                                                    Datasheet - production data

                                                                        Features

                                                                               Compatible with the Serial Peripheral Interface
                                                                                   (SPI) bus

                                                                               Memory array
                                                                                    1 Mbit (128 Kbytes) of EEPROM
                                                                                    Page size: 256 bytes
                                                                                    Write protection by block: 1/4, 1/2 or whole
                                                                                       memory
                                                                                    Additional Write lockable Page
                                                                                       (Identification page)

                                                                               Extended temperature and voltage ranges
                                                                                    Up to 125 C (VCC from 2.5 V to 5.5 V)
                                                                                    Up to 145 C (VCC from 2.5 V to 5.5 V)

                                                                               High speed clock frequency
                                                                                    16 MHz for VCC  4.5 V
                                                                                    10 MHz for VCC  2.5 V

                                                                               Schmitt trigger inputs for noise filtering

                                                                               Short Write cycle time
                                                                                    Byte Write within 4 ms
                                                                                    Page Write within 4 ms

                                                                               Write cycle endurance
                                                                                    4 million Write cycles at 25 C
                                                                                    1.2 million Write cycles at 85 C
                                                                                    600 k Write cycles at 125 C
                                                                                    400 k Write cycles at 145 C

                                                                               Data retention
                                                                                    50 years at 125 C
                                                                                    100 years at 25 C

                                                                               ESD Protection (Human Body Model)
                                                                                    4000 V

                                                                               Packages
                                                                                    RoHS-compliant and halogen-free
                                                                                       (ECOPACK2)

October 2014                                          DocID023214 Rev 6        1/40

This is information on a product in full production.                     www.st.com
Contents                     M95M01-A125 M95M01-A145

Contents

1     Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2     Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.1 Serial Data output (Q) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.2 Serial Data input (D) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.3 Serial Clock (C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.4 Chip Select (S) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.5 Hold (HOLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.6 Write Protect (W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.7 VSS ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
      2.8 VCC supply voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

3     Operating features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

      3.1 Active power and Standby power modes . . . . . . . . . . . . . . . . . . . . . . . . . 10

      3.2 SPI modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

      3.3 Hold mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11

      3.4 Protocol control and data protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .11

          3.4.1 Protocol control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

          3.4.2 Status Register and data protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

      3.5 Identification page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

4     Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

      4.1 Write Enable (WREN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

      4.2 Write Disable (WRDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

      4.3 Read Status Register (RDSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

      4.4 Write Status Register (WRSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

      4.5 Read from Memory Array (READ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

      4.6 Write to Memory Array (WRITE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

      4.7 Read Identification Page (RDID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

      4.8 Write Identification Page (WRID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

      4.9 Read Lock Status (RDLS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

      4.10 Lock Identification Page (LID) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

2/40      DocID023214 Rev 6
M95M01-A125 M95M01-A145                     Contents

5   Application design recommendations . . . . . . . . . . . . . . . . . . . . . . . . . 26

    5.1 Supply voltage (VCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

              5.1.1 Operating supply voltage (VCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
              5.1.2 Power-up conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

    5.1.3 Power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

    5.2 Implementing devices on SPI bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

    5.3 Cycling with Error Correction Code (ECC) . . . . . . . . . . . . . . . . . . . . . . . . 28

6   Delivery state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

7   Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

8   DC and AC parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

9   Package mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

10  Part numbering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

11  Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

                         DocID023214 Rev 6  3/40

                                                             3
List of tables                     M95M01-A125 M95M01-A145

List of tables

Table 1.   Signal names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Table 2.   Status Register format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Table 3.   Write-protected block size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Table 4.   Protection modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Table 5.   Device identification bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Table 6.   Instruction set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Table 7.   Significant bits within the address bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Table 8.   Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 9.   Cycling performance by groups of 4 bytes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 10.  Operating conditions (voltage range W, temperature range 4). . . . . . . . . . . . . . . . . . . . . . 30
Table 11.  Operating conditions (voltage range W, temperature range 3). . . . . . . . . . . . . . . . . . . . . . 30
Table 12.  Operating conditions (voltage range W, temperature range 3)
           for high-speed communications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 13.  DC characteristics (voltage range W, temperature range 4). . . . . . . . . . . . . . . . . . . . . . . . 31
Table 14.  DC characteristics (voltage range W, temperature range 3). . . . . . . . . . . . . . . . . . . . . . . . 32
Table 15.  AC characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Table 16.  SO8N 8-lead plastic small outline, 150 mils body width, package mechanical data . . . . 36
Table 17.  TSSOP8 8-lead thin shrink small outline, package mechanical data. . . . . . . . . . . . . . . . 37
Table 18.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Table 19.  Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

4/40            DocID023214 Rev 6
M95M01-A125 M95M01-A145                     List of figures

List of figures

Figure 1.   Logic diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Figure 2.   8-pin package connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Figure 3.   SPI modes supported . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Figure 4.   Hold mode activation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Figure 5.   Write Enable (WREN) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Figure 6.   Write Disable (WRDI) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Figure 7.   Read Status Register (RDSR) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Figure 8.   Write Status Register (WRSR) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Figure 9.   Read from Memory Array (READ) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Figure 10.  Byte Write (WRITE) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Figure 11.  Page Write (WRITE) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 12.  Read Identification Page sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 13.  Write Identification Page sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Figure 14.  Read Lock Status sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 15.  Lock ID sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 16.  Bus master and memory devices on the SPI bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Figure 17.  AC measurement I/O waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 18.  Serial input timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 19.  Hold timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 20.  Serial output timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Figure 21.  SO8N 8-lead plastic small outline, 150 mils body width, package outline . . . . . . . . . . . . 36
Figure 22.  TSSOP8 8-lead thin shrink small outline, package outline . . . . . . . . . . . . . . . . . . . . . . . 37

                         DocID023214 Rev 6  5/40

                                                             5
Description                                  M95M01-A125 M95M01-A145

1            Description

             The M95M01-A125 and M95M01-A145 are 1-Mbit serial EEPROM Automotive grade
             devices operating up to 145C. They are compliant with the very high level of reliability
             defined by the Automotive standard AEC-Q100 grade 0.

             The devices are accessed by a simple serial SPI compatible interface running up to
             16 MHz.

             The memory array is based on advanced true EEPROM technology (Electrically Erasable
             PROgrammable Memory). The M95M01-A125 and M95M01-A145 are byte-alterable
             memories (131072 8 bits) organized as 512 pages of 256 bytes in which the data integrity
             is significantly improved with an embedded Error Correction Code logic.

             The M95M01-A125 and M95M01-A145 offer an additional Identification Page (256 bytes) in
             which the ST device identification can be read. This page can also be used to store
             sensitive application parameters which can be later permanently locked in read-only mode.

                                                         Figure 1. Logic diagram

             ,K>          ZZZ       ,Z
                t                    Z
                 ^
                                /K
                 

                 
                 Y

                                    
                             Z      

                                             ^
                                             

                                                

                                                  ^Z
                                                  ZZ
                                zZ                WZKD
                                                  

                                         
                                    /Z

                                        yZ

                                                  069

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M95M01-A125 M95M01-A145                                                                   Description

                         Figure 2. 8-pin package connections
                                              -XXX

                            3                6##
                           1                 (/,$
                           7
                         633                #

                                            $

                                                                         !)$

1. See Package mechanical data section for package dimensions and how to identify pin-1.

Signal name                Table 1. Signal names
                                                            Description
       C
       D                 Serial Clock
       Q                 Serial data input
       S                 Serial data output
       W                 Chip Select
    HOLD                 Write Protect
      VCC                Hold
      VSS                Supply voltage
                         Ground

                         DocID023214 Rev 6                                                7/40

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Signal description                                            M95M01-A125 M95M01-A145

2     Signal description

      All input signals must be held high or low (according to voltages of VIH or VIL, as specified in
      Table 13 and Table 14). These signals are described below.

2.1   Serial Data output (Q)

      This output signal is used to transfer data serially out of the device during a Read operation.
      Data is shifted out on the falling edge of Serial Clock (C), most significant bit (MSB) first. In
      all other cases, the Serial Data output is in high impedance.

2.2   Serial Data input (D)

      This input signal is used to transfer data serially into the device. D input receives
      instructions, addresses, and the data to be written. Values are latched on the rising edge of
      Serial Clock (C), most significant bit (MSB) first.

2.3   Serial Clock (C)

      This input signal allows to synchronize the timing of the serial interface. Instructions,
      addresses, or data present at Serial Data Input (D) are latched on the rising edge of Serial
      Clock (C). Data on Serial Data Output (Q) changes after the falling edge of Serial Clock (C).

2.4   Chip Select (S)

      Driving Chip Select (S) low selects the device in order to start communication. Driving Chip
      Select (S) high deselects the device and Serial Data output (Q) enters the high impedance
      state.

2.5   Hold (HOLD)

      The Hold (HOLD) signal is used to pause any serial communications with the device without
      deselecting the device.

2.6   Write Protect (W)

      This pin is used to write-protect the Status Register.

2.7   VSS ground

      VSS is the reference for all signals, including the VCC supply voltage.

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M95M01-A125 M95M01-A145                     Signal description

2.8  VCC supply voltage

     VCC is the supply voltage pin. Refer to Section 3.1: Active power and Standby power modes
     and to Section 5.1: Supply voltage (VCC).

                         DocID023214 Rev 6  9/40

                                                             39
Operating features                             M95M01-A125 M95M01-A145

3      Operating features

3.1    Active power and Standby power modes

       When Chip Select (S) is low, the device is selected and in the Active power mode.

       When Chip Select (S) is high, the device is deselected. If a Write cycle is not currently in
       progress, the device then goes in to the Standby power mode, and the device consumption
       drops to ICC1, as specified in Table 13 and Table 14.

3.2    SPI modes

       The device can be driven by a microcontroller with its SPI peripheral running in either of the
       two following modes:
       CPOL=0, CPHA=0
       CPOL=1, CPHA=1

       For these two modes, input data is latched in on the rising edge of Serial Clock (C), and
       output data is available from the falling edge of Serial Clock (C).

       The difference between the two modes, as shown in Figure 3, is the clock polarity when the
       bus master is in Stand-by mode and not transferring data:
       C remains at 0 for (CPOL=0, CPHA=0)
       C remains at 1 for (CPOL=1, CPHA=1)

                            Figure 3. SPI modes supported

       #0/, #0(!

                    #

                    #

                    $  -3"

                    1                          -3"

                                                           !)"

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M95M01-A125 M95M01-A145                                                      Operating features

3.3    Hold mode

       The Hold (HOLD) signal is used to pause any serial communications with the device without
       resetting the clocking sequence.

       The Hold mode starts when the Hold (HOLD) signal is driven low and the Serial Clock (C) is
       low (as shown in Figure 4). During the Hold mode, the Serial Data output (Q) is high
       impedance, and the signals present on Serial Data input (D) and Serial Clock (C) are not
       decoded. The Hold mode ends when the Hold (HOLD) signal is driven high and the Serial
       Clock (C) is or becomes low.

                         Figure 4. Hold mode activation

       #

       (/,$

                           (OLD                             (OLD
                         CONDITION                       #COONNDDIITTIIOONN

                                                                                                                                                                                               -36

       Deselecting the device while it is in Hold mode resets the paused communication.

3.4    Protocol control and data protection

3.4.1  Protocol control

       The Chip Select (S) input offers a built-in safety feature, as the S input is edge-sensitive as
       well as level-sensitive: after power-up, the device is not selected until a falling edge has first
       been detected on Chip Select (S). This ensures that Chip Select (S) must have been high
       prior to going low, in order to start the first operation.

       For Write commands (WRITE, WRSR, WRID, LID) to be accepted and executed:
       the Write Enable Latch (WEL) bit must be set by a Write Enable (WREN) instruction
       a falling edge and a low state on Chip Select (S) during the whole command must be

             decoded
       instruction, address and input data must be sent as multiple of eight bits
       the command must include at least one data byte
       Chip Select (S) must be driven high exactly after a data byte boundary

       Write command can be discarded at any time by a rising edge on Chip Select (S) outside of
       a byte boundary.

       To execute Read commands (READ, RDSR, RDID, RDLS), the device must decode:
       a falling edge and a low level on Chip Select (S) during the whole command
       instruction and address as multiples of eight bits (bytes)

       From this step, data bits are shifted out until the rising edge on Chip Select (S).

                         DocID023214 Rev 6                                   11/40

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Operating features                                            M95M01-A125 M95M01-A145

3.4.2  Status Register and data protection

       The Status Register format is shown in Table 2 and the status and control bits of the Status
       Register are as follows:

                                      Table 2. Status Register format

       b7           b6                b5  b4             b3   b2       b1   b0

       SRWD         0                 0   0              BP1  BP0      WEL  WIP

       Status Register Write Protect

                                                         Block Protect bits
                                                                   Write Enable Latch bit
                                                                                      Write In Progress bit

Note:  Bits b6, b5, b4 are always read as 0.

       WIP bit

       The WIP bit (Write In Progress) is a read-only flag that indicates the Ready/Busy state of the
       device. When a Write command (WRITE, WRSR, WRID, LID) has been decoded and a
       Write cycle (tW) is in progress, the device is busy and the WIP bit is set to 1. When WIP=0,
       the device is ready to decode a new command.

       During a Write cycle, reading continuously the WIP bit allows to detect when the device
       becomes ready (WIP=0) to decode a new command.

       WEL bit

       The WEL bit (Write Enable Latch) bit is a flag that indicates the status of the internal Write
       Enable Latch. When WEL is set to 1, the Write instructions (WRITE, WRSR, WRID, LID) are
       executed; when WEL is set to 0, any decoded Write instruction is not executed.

       The WEL bit is set to 1 with the WREN instruction. The WEL bit is reset to 0 after the
       following events:
       Write Disable (WRDI) instruction completion
       Write instructions (WRITE, WRSR, WRID, LID) completion including the write cycle

             time tW
       Power-up

       BP1, BP0 bits

       The Block Protect bits (BP1, BP0) are non-volatile. BP1,BP0 bits define the size of the
       memory block to be protected against write instructions, as defined in Table 2. These bits
       are written with the Write Status Register (WRSR) instruction, provided that the Status
       Register is not protected (refer to "SRWD bit and W input signal", on page 13).

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M95M01-A125 M95M01-A145                                            Operating features

                              Table 3. Write-protected block size

     Status Register bits

                              Protected block                      Protected array addresses

     BP1                 BP0

     0                   0          None                                         None
                              Upper quarter                            1.80.00h - 1.FF.FFh
     0                   1                                             1.00.00h - 1.FF.FFh
                                 Upper half             0.00.00h - 1FF.FFh plus Identification page
     1                   0    Whole memory

     1                   1

     SRWD bit and W input signal

     The Status Register Write Disable (SRWD) bit is operated in conjunction with the Write
     Protect pin (W) signal. When the SRWD bit is written to 0, it is possible to write the Status
     Register, regardless of whether the pin Write Protect (W) is driven high or low.

     When the SRWD bit is written to 1, two cases have to be considered, depending on the
     state of the W input pin:
      Case 1: if pin W is driven high, it is possible to write the Status Register.
      Case 2: if pin W is driven low, it is not possible to write the Status Register (WRSR is

           discarded) and therefore SRWD,BP1,BP0 bits cannot be changed (the size of the
           protected memory block defined by BP1,BP0 bits is frozen).

     Case 2 can be entered in either sequence:
      Writing SRWD bit to 1 after driving pin W low, or
      Driving pin W low after writing SRWD bit to 1.

     The only way to exit Case 2 is to pull pin W high.

     Note: if pin W is permanently tied high, the Status Register cannot be write-protected.

     The protection features of the device are summarized in Table 4.

                              Table 4. Protection modes

     SRWD bit  W signal                                 Status
           0
           1   X
           1              Status Register is writable.

               1

               0              Status Register is write-protected.

3.5  Identification page

     The M95M01-A125 and M95M01-A145 offer an Identification page (256 bytes) in addition to
     the 1 Mbit memory. The Identification page contains two fields:

      Device identification: the three first bytes are programmed by STMicroelectronics with
           the Device identification code, as shown in Table 5.

      Application parameters: the bytes after the Device identification code are available for
           application specific data.

                              DocID023214 Rev 6                                               13/40

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Operating features                                M95M01-A125 M95M01-A145

Note:  If the end application does not need to read the Device identification code, this field can be
       overwritten and used to store application-specific data. Once the application-specific data
       are written in the Identification page, the whole Identification page should be permanently
       locked in Read-only mode.

       The Read, Write, Lock Identification Page instructions are detailed in Section 4: Instructions.

                            Table 5. Device identification bytes

            Address in      Content                               Value
       Identification page
                            ST Manufacturer code                       20h
                 00h           SPI Family code                         00h
                 01h                                              11h (1 Mbit)
                 02h        Memory Density code

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M95M01-A125 M95M01-A145                                                           Instructions

4  Instructions

   Each command is composed of bytes (MSBit transmitted first), initiated with the instruction
   byte, as summarized in Table 6.

   If an invalid instruction is sent (one not contained in Table 6), the device automatically enters
   a Wait state until deselected.

       Instruction                                 Table 6. Instruction set       Instruction
                                                                                     format
   WREN                                                          Description
   WRDI                                                                           0000 0110
   RDSR                         Write Enable                                      0000 0100
   WRSR                         Write Disable                                     0000 0101
   READ                         Read Status Register                              0000 0001
   WRITE                        Write Status Register                             0000 0011
   RDID                         Read from Memory Array                            0000 0010
   WRID                         Write to Memory Array                             1000 0011
   RDLS                         Read Identification Page                          1000 0010
   LID                          Write Identification Page                         1000 0011
                                Reads the Identification Page lock status.        1000 0010
                                Locks the Identification page in read-only mode.

   For read and write commands to memory array and Identification Page, the address is
   defined by three bytes as explained in Table 7.

                Table 7. Significant bits within the address bytes(1) (2)

   Instruction                  Upper address byte   Middle address byte          Lower address byte
                                b23 b22 ... b17 b16  b15 b14 ... b10 b9 b8         b7 b6 ... b2 b1 b0

READ or WRITE                   x x ... x A16        A15 A14 ... A10 A9 A8        A7 A6 ... A1 A0
RDID or WRID                     0 0 ... 0 0          0 0 ... 0 0 0               A7 A6 ... A1 A0
RDLS or LID                      0 0 ... 0 0          0000.0100                   0 0 ... 0 0

1. A: Significant address bit.
2. x: bit is Don't Care.

                                               DocID023214 Rev 6                                   15/40

                                                                                                                      39
Instructions                                                          M95M01-A125 M95M01-A145

4.1    Write Enable (WREN)

       The WREN instruction must be decoded by the device before a write instruction (WRITE,
       WRSR, WRID or LID).

       As shown in Figure 5, to send this instruction to the device, Chip Select (S) is driven low, the
       bits of the instruction byte are shifted in (MSB first) on Serial Data Input (D) after what the
       Chip Select (S) input is driven high and the WEL bit is set (Status Register bit).

              Figure 5. Write Enable (WREN) sequence

              ^
                                         

              
                                                   /Z

              

                                        ,/
              Y

                                                                      DLYJ

4.2    Write Disable (WRDI)

       One way of resetting the WEL bit (in the Status Register) is to send a Write Disable
       instruction to the device.

       As shown in Figure 6, to send this instruction to the device, Chip Select (S) is driven low,
       and the bits of the instruction byte are shifted in (MSB first), on Serial Data Input (D), after
       what the Chip Select (S) input is driven high and the WEL bit is reset (Status Register bit).

       If a Write cycle is currently in progress, the WRDI instruction is decoded and executed and
       the WEL bit is reset to 0 with no effect on the ongoing Write cycle.

              Figure 6. Write Disable (WRDI) sequence

              3
                                             

              #
                                                         )NSTRUCTION

              $

                                            (IGH)MPEDANCE
              1

                                                                      !)D

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M95M01-A125 M95M01-A145                                                                 Instructions

4.3  Read Status Register (RDSR)

     The Read Status Register (RDSR) instruction is used to read the content of the Status
     Register.

     As shown in Figure 7, to send this instruction to the device, Chip Select (S) is first driven
     low. The bits of the instruction byte are shifted in (MSB first) on Serial Data Input (D), the
     Status Register content is then shifted out (MSB first) on Serial Data Output (Q).

     If Chip Select (S) continues to be driven low, the Status Register content is continuously
     shifted out.

     The Status Register can always be read, even if a Write cycle (tW) is in progress. The Status
     Register functionality is detailed in Section 3.4.2: Status Register and data protection.

                         Figure 7. Read Status Register (RDSR) sequence

     3

                                         
     #

                                       )NSTRUCTION
     $

                                             3TATUS2EGISTER/UT       3TATUS2EGISTER/UT

                         (IGH)MPEDANCE

     1                                 

                                        -3"                     -3"

                                                                                        !)%

                         DocID023214 Rev 6                                              17/40

                                                                                                           39
Instructions                         M95M01-A125 M95M01-A145

4.4    Write Status Register (WRSR)

       The Write Status Register (WRSR) instruction allows new values to be written to the Status
       Register. Before it can be accepted, a Write Enable (WREN) instruction must previously
       have been executed.

       The Write Status Register (WRSR) instruction is entered (MSB first) by driving Chip Select
       (S) low, sending the instruction code followed by the data byte on Serial Data input (D), and
       driving the Chip Select (S) signal high.

       The contents of the SRWD and BP1, BP0 bits are updated after the completion of the
       WRSR instruction, including the Write cycle (tW).

       The Write Status Register (WRSR) instruction has no effect on the b6, b5, b4, b1 and b0 bits
       in the Status Register (see Table 2: Status Register format).

       The Status Register functionality is detailed in Section 3.4.2: Status Register and data
       protection.

       The instruction is not accepted, and is not executed, if a Write cycle is currently in progress.

                 Figure 8. Write Status Register (WRSR) sequence

              3

                                                   
              #

                 )NSTRUCTION            3TATUS
                                     2EGISTER)N

              $                     

                 (IGH)MPEDANCE  -3"

              1

                                                                  !)D

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M95M01-A125 M95M01-A145                                                                            Instructions

4.5  Read from Memory Array (READ)

     The READ instruction is used to read the content of the memory.

     As shown in Figure 9, to send this instruction to the device, Chip Select (S) is first driven
     low.

     The bits of the instruction byte and address bytes are shifted in (MSB first) on Serial Data
     Input (D) and the addressed data byte is then shifted out (MSB first) on Serial Data Output
     (Q). The first addressed byte can be any byte within any page.

     If Chip Select (S) continues to be driven low, the internal address register is automatically
     incremented, and the next byte of data is shifted out. The whole memory can therefore be
     read with a single READ instruction.

     When the highest address is reached, the address counter rolls over to zero, allowing the
     Read cycle to be continued indefinitely.

     The Read cycle is terminated by driving Chip Select (S) high at any time when the data bits
     are shifted out on Serial Data Output (Q).

     The instruction is not accepted, and is not executed, if a Write cycle is currently in progress.

        Figure 9. Read from Memory Array (READ) sequence

     S

                       0 1 2 3 4 5 6 7 8 9 10 28 29 30 31 32 33 34 35 36 37 38 39
     C

        Instruction                                               24-bit address

     D                   23 22 21 3 2 1 0

                                                             MSB                       Data Out 1  Data Out 2
                             High Impedance
     Q                                                                            76543 2107

                                                                                  MSB

                                                                                                                                                                                              AI13878

     1. Depending on the memory size, as shown in Table 7, the most significant address bits are Don't Care.

                         DocID023214 Rev 6                                                         19/40

                                                                                                                      39
Instructions                                                               M95M01-A125 M95M01-A145

4.6    Write to Memory Array (WRITE)

       The WRITE instruction is used to write new data in the memory.

       As shown in Figure 10, to send this instruction to the device, Chip Select (S) is first driven
       low. The bits of the instruction byte, address bytes, and at least one data byte are then
       shifted in (MSB first), on Serial Data Input (D). The instruction is terminated by driving Chip
       Select (S) high at a data byte boundary. Figure 10 shows a single byte write.

                 Figure 10. Byte Write (WRITE) sequence

              3

                                                         
              #

                 )NSTRUCTION                           
BITADDRESS        $ATABYTE

              $                                             

                                         (IGHIMPEDANCE
              1

                                                                                                                                                                                                                 -36

1. Depending on the memory size, as shown in Table 7, the most significant address bits are Don't Care.

                 A Page write is used to write several bytes inside a page, with a single internal Write cycle.

       For a Page write, Chip Select (S) has to remain low, as shown in Figure 11, so that the next
       data bytes are shifted in. Each time a new data byte is shifted in, the least significant bits of
       the internal address counter are incremented. If the address counter exceeds the page
       boundary (the page size is 256 bytes), the internal address pointer rolls over to the
       beginning of the same page where next data bytes will be written. If more than 256 bytes are
       received, only the last 256 bytes are written.

       For both Byte write and Page write, the self-timed Write cycle starts from the rising edge of
       Chip Select (S), and continues for a period tW (as specified in Table 15).

       The instruction is discarded, and is not executed, under the following conditions:

       if a Write cycle is already in progress
       if the addressed page is in the region protected by the Block Protect (BP1 and BP0)

             bits

       if one of the conditions defined in Section 3.4.1 is not satisfied

Note:  The self-timed Write cycle tW is internally executed as a sequence of two consecutive
       events: [Erase addressed byte(s)], followed by [Program addressed byte(s)]. An erased bit
       is read as "0" and a programmed bit is read as "1".

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M95M01-A125 M95M01-A145                                          Instructions

                         Figure 11. Page Write (WRITE) sequence

6

                                             
&

                         ,QVWUXFWLRQ  ELWDGGUHVV  'DWDE\WH

'                                          

6

&

                         'DWDE\WH     'DWDE\WH    'DWDE\WH1

'                                                

                                                                                                                                                                                    -36

1. Depending on the memory size, as shown in Table 7, the most significant address bits are Don't Care.

                         DocID023214 Rev 6                       21/40

                                                                                    39
Instructions                                                                           M95M01-A125 M95M01-A145

4.7       Read Identification Page (RDID)

          The Read Identification Page instruction is used to read the Identification Page (additional
          page of 256 bytes which can be written and later permanently locked in Read-only mode).

          The Chip Select (S) signal is first driven low, the bits of the instruction byte and address
          bytes are then shifted in (MSB first) on Serial Data input (D). Address bit A10 must be 0 and
          the other upper address bits are Don't Care (it might be easier to define these bits as 0, as
          shown in Table 7). The data byte pointed to by the lower address bits [A7:A0] is shifted out
          (MSB first) on Serial Data output (Q).

          The first byte addressed can be any byte within the identification page.

          If Chip Select (S) continues to be driven low, the internal address register is automatically
          incremented and the byte of data at the new address is shifted out.

          Note that there is no roll over feature in the Identification Page. The address of bytes to read
          must not exceed the page boundary.

          The read cycle is terminated by driving Chip Select (S) high. The rising edge of the Chip
          Select (S) signal can occur at any time when the data bits are shifted out.

          The instruction is not accepted, and is not executed, if a Write cycle is currently in progress.

                           Figure 12. Read Identification Page sequence

       3

                                                
       #

              )NSTRUCTION                                            
BITADDRESS

       $                                                            

                                                                -3"                    $ATA/UT  $ATA/UT
                                (IGHIMPEDANCE
       1                                                                           

                                                                                  -3"

                                                                                                                                                                                                  -36

          The first three bytes of the Identification page offer information about the device itself.
          Please refer to Section 3.5: Identification page for more information.

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M95M01-A125 M95M01-A145                                                 Instructions

4.8    Write Identification Page (WRID)

       The Write Identification Page instruction is used to write the Identification Page (additional
       page of 256 bytes which can also be permanently locked in Read-only mode).

       The Chip Select signal (S) is first driven low, and then the bits of the instruction byte,
       address bytes, and at least one data byte are shifted in (MSB first) on Serial Data input (D).
       Address bit A10 must be 0 and the other upper address bits are Don't Care (it might be
       easier to define these bits as 0, as shown in Table 7). The lower address bits [A7:A0] define
       the byte address inside the identification page.

       The self-timed Write cycle starts from the rising edge of Chip Select (S), and continues for a
       period tW (as specified in Table 15).

                         Figure 13. Write Identification Page sequence

       3

                                                  
       #

                         )NSTRUCTION            
BITADDRESS  $ATABYTE

       $                                             

                                  (IGHIMPEDANCE
       1

Note:                                                                                                                                                                                      -36

       The first three bytes of the Identification page offer the Device Identification code (Please
       refer to Section 3.5: Identification page for more information). Using the WRID command on
       these first three bytes overwrites the Device Identification code.

       The instruction is discarded, and is not executed, under the following conditions:
       If a Write cycle is already in progress
       If the Block Protect bits (BP1,BP0) = (1,1)
       If one of the conditions defined in Section 3.4.1: Protocol control is not satisfied.

4.9    Read Lock Status (RDLS)

       The Read Lock Status instruction is used to read the lock status.

       To send this instruction to the device, Chip Select (S) first has to be driven low. The bits of
       the instruction byte and address bytes are then shifted in (MSB first) on Serial Data input
       (D). Address bit A10 must be 1; all other address bits are Don't Care (it might be easier to
       define these bits as 0, as shown in Table 7). The Lock bit is the LSB (Least Significant Bit) of
       the byte read on Serial Data output (Q). It is at `1' when the lock is active and at `0' when the
       lock is not active. If Chip Select (S) continues to be driven low, the same data byte is shifted
       out.

       The read cycle is terminated by driving Chip Select (S) high. The instruction sequence is
       shown in Figure 14.

                         DocID023214 Rev 6                              23/40

                                                                                           39
Instructions                                                                      M95M01-A125 M95M01-A145

          The Read Lock Status instruction is not accepted and not executed if a Write cycle is
          currently in progress.

                                           Figure 14. Read Lock Status sequence

3

                                         
#

                 )NSTRUCTION                           
BITADDRESS

       $                                                
       1                        -3"
                                                                                  $ATA/UT  $ATA/UT
4.10             (IGHIMPEDANCE

                                                                     

                                                                     -3"

                                                                                                     -36

          Lock Identification Page (LID)

          The Lock Identification Page (LID) command is used to permanently lock the Identification
          Page in Read-only mode.

          The LID instruction is issued by driving Chip Select (S) low, sending (MSB first) the
          instruction code, the address and a data byte on Serial Data input (D), and driving Chip
          Select (S) high. In the address sent, A10 must be equal to 1. All other address bits are Don't
          Care (it might be easier to define these bits as 0, as shown in Table 7). The data byte sent
          must be equal to the binary value xxxx xx1x, where x = Don't Care. The LID instruction is
          terminated by driving Chip Select (S) high at a data byte boundary, otherwise, the instruction
          is not executed.

                                                  Figure 15. Lock ID sequence

              3

                                                         
              #

                                )NSTRUCTION                          
BITADDRESS           $ATABYTE

              $                                                      

                                         (IGHIMPEDANCE
              1

                                                                                                     -36

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M95M01-A125 M95M01-A145                     Instructions

Driving Chip Select (S) high at a byte boundary of the input data triggers the self-timed Write
cycle which duration is tW (specified in Table 15). The instruction sequence is shown in
Figure 15.

The instruction is discarded, and is not executed, under the following conditions:
If a Write cycle is already in progress
If the Block Protect bits (BP1,BP0) = (1,1)
If one of the conditions defined in Section 3.4.1: Protocol control is not satisfied.

                         DocID023214 Rev 6  25/40

                                                               39
Application design recommendations                     M95M01-A125 M95M01-A145

5      Application design recommendations

5.1    Supply voltage (VCC)

5.1.1  Operating supply voltage (VCC)

5.1.2  Prior to selecting the memory and issuing instructions to it, a valid and stable VCC voltage
       within the specified [VCC(min), VCC(max)] range must be applied (see Table 10 and Table 11).
       This voltage must remain stable and valid until the end of the transmission of the instruction
       and, for a Write instruction, until the completion of the internal Write cycle (tW). In order to
       secure a stable DC supply voltage, it is recommended to decouple the VCC line with a
       suitable capacitor (usually of the order of 10 nF to 100 nF) close to the VCC/VSS package
       pins.

       Power-up conditions

       When the power supply is turned on, VCC continuously rises from VSS to VCC. During this
       time, the Chip Select (S) line is not allowed to float but should follow the VCC voltage. It is
       therefore recommended to connect the S line to VCC via a suitable pull-up resistor (see
       Figure 16).

       The VCC voltage has to rise continuously from 0 V up to the minimum VCC operating voltage
       defined in Table 13 and Table 14.

       In order to prevent inadvertent write operations during power-up, a power-on-reset (POR)
       circuit is included.

       At power-up, the device does not respond to any instruction until VCC reaches the internal
       threshold voltage (this threshold is defined in the DC characteristics tables 13 and 14 as
       VRES).

       When VCC passes over the POR threshold, the device is reset and in the following state:
       in the Standby power mode
       deselected
       Status register values:

             Write Enable Latch (WEL) bit is reset to 0.
             Write In Progress (WIP) bit is reset to 0.
             SRWD, BP1 and BP0 bits remain unchanged (non-volatile bits).
       not in the Hold condition
       As soon as the VCC voltage has reached a stable value within [VCC(min), VCC(max)] range,
       the device is ready for operation.

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M95M01-A125 M95M01-A145                                           Application design recommendations

5.1.3  Power-down

       During power-down (continuous decrease in the VCC supply voltage below the minimum
       VCC operating voltage defined in Table 13 and Table 14), the device must be:
       deselected (Chip Select (S) should be allowed to follow the voltage applied on VCC),
       in Standby power mode (there should not be any internal Write cycle in progress).

5.2    Implementing devices on SPI bus

       Figure 16 shows an example of three devices, connected to the SPI bus master. Only one
       device is selected at a time, so that only the selected device drives the Serial Data output
       (Q) line. All the other devices outputs are then in high impedance.

       Figure 16. Bus master and memory devices on the SPI bus

                                                                                                                                      6##

       30)INTERFACEWITH  3$/
       #0/, #0(!         3$)
                         3#+
          OR

                                               # 1 $ 6##          #1$  6##      # 1 $ 6##

       30)BUSMASTER                            30)MEMORY  2       30)MEMORY  2      30)MEMORY
                                            2     DEVICE             DEVICE             DEVICE
                                                                                       3 7 (/,$
          #3 #3 #3                             3 7 (/,$           3 7 (/,$

                                                                                                                                                                  633
                                                                                                                                                                                                 -36

       1. The Write Protect (W) and Hold (HOLD) signals must be driven high or low as appropriate.

       A pull-up resistor connected on each /S input (represented in Figure 16) ensures that each
       device is not selected if the bus master leaves the /S line in the high impedance state.

                                               DocID023214 Rev 6                                                                           27/40

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Application design recommendations  M95M01-A125 M95M01-A145

5.3    Cycling with Error Correction Code (ECC)

       The Error Correction Code (ECC) is an internal logic function which is transparent for the
       SPI communication protocol.

       The ECC logic is implemented on each group of four EEPROM bytes(a). Inside a group, if a
       single bit out of the four bytes happens to be erroneous during a Read operation, the ECC
       detects this bit and replaces it with the correct value. The read reliability is therefore much
       improved.

       Even if the ECC function is performed on groups of four bytes, a single byte can be
       written/cycled independently. In this case, the ECC function also writes/cycles the three
       other bytes located in the same group(a). As a consequence, the maximum cycling budget is
       defined at group level and the cycling can be distributed over the 4 bytes of the group: the
       sum of the cycles seen by byte0, byte1, byte2 and byte3 of the same group must remain
       below the maximum value defined in Table 9: Cycling performance by groups of 4 bytes.

       Example1: maximum cycling limit reached with 1 million cycles per byte

       Each byte of a group can be equally cycled 1 million times (at 25 C) so that the group
       cycling budget is 4 million cycles.

       Example2: maximum cycling limit reached with unequal byte cycling

       Inside a group, byte0 can be cycled 2 million times, byte1 can be cycled 1 million times,
       byte2 and byte3 can be cycled 500,000 times, so that the group cycling budget is 4 million
       cycles.

28/40  a. A group of four bytes is located at addresses [4*N, 4*N+1, 4*N+2, 4*N+3], where N is an integer.

                                                   DocID023214 Rev 6
M95M01-A125 M95M01-A145                                           Delivery state

6  Delivery state

   The device is delivered with:

    the memory array set to all 1s (each byte = FFh),
    Status register: bit SRWD =0, BP1 =0 and BP0 =0,
    Identification page: the first three bytes define the Device identification code (value

         defined in Table 5). The content of the following bytes is Don't Care.

7  Absolute maximum ratings

   Stressing the device outside the ratings listed in Table 8 may cause permanent damage to
   the device. These are stress ratings only, and operation of the device at these, or any other
   conditions outside those indicated in the operating sections of this specification, is not
   implied. Exposure to absolute maximum rating conditions for extended periods may affect
   device reliability.

                          Table 8. Absolute maximum ratings

   Symbol                       Parameter             Min.        Max.                                    Unit

   TSTG    Storage temperature                               65  150                                     C

   TAMR    Ambient operating temperature                     40  150                                     C
   TLEAD   Lead temperature during soldering
                                                                See note (1)                              C

   VO      Voltage on Q pin                           0.50 VCC+0.6                                       V

   VI      Input voltage                              0.50       6.5                                     V

   IOL     DC output current (Q = 0)                         -    5                                       mA

   IOH     DC output current (Q = 1)                         -    5                                       mA

   VCC     Supply voltage                             0.50       6.5                                     V
   VESD    Electrostatic pulse (Human Body Model)(2)
                                                             -    4000                                    V

   1. Compliant with JEDEC Std J-STD-020D (for small body, Sn-Pb or Pb-free assembly), the ST ECOPACK
        7191395 specification, and the European directive on Restrictions of Hazardous Substances (RoHS
        directive 2011/65/EU of July 2011).

   2. Positive and negative pulses applied on pin pairs, in accordance with AEC-Q100-002 (compliant with
        ANSI/ESDA/JEDEC JS-001-2012, C1=100 pF, R1=1500 , R2=500 )

                             DocID023214 Rev 6                                                            29/40

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DC and AC parameters                                                    M95M01-A125 M95M01-A145

8       DC and AC parameters

        This section summarizes the operating conditions and the DC/AC characteristics of the
        device.

                       Table 9. Cycling performance by groups of 4 bytes

Symbol  Parameter                    Test condition                     Min.     Max.                                      Unit

                                   TA  25 C, 2.5 V < VCC < 5.5 V       -        4,000,000

Ncycle Write cycle endurance(1)    TA = 85 C, 2.5 V < VCC < 5.5 V      -        1,200,000                                 Write
                                   TA = 125 C, 2.5 V < VCC < 5.5 V
                                   TA = 145 C(3), 2.5 V < VCC < 5.5 V  -        600,000    cycle(2)

                                                                        -        400,000

1. The Write cycle endurance is defined for groups of four data bytes located at addresses [4*N, 4*N+1, 4*N+2, 4*N+3] where
     N is an integer, or for the status register byte (refer also to Section 5.3: Cycling with Error Correction Code (ECC)). The
     Write cycle endurance is defined by characterization and qualification.

2. A Write cycle is executed when either a Page Write, a Byte Write, a WRSR, a WRID or an LID instruction is decoded.
     When using the Byte Write, the Page Write or the WRID, refer also to Section 5.3: Cycling with Error Correction Code
     (ECC).

3. For temperature range 4 only.

        Table 10. Operating conditions (voltage range W, temperature range 4)

Symbol  Parameter                    Conditions                                  Min. Max. Unit

   VCC Supply voltage                                -                           2.5 5.5 V
                                                                                 40 145 C
   TA Ambient operating temperature                  -

   fC   Operating clock frequency    5.5 V  VCC  2.5 V,                          -          10 MHz
                                     capacitive load on Q pin 100pF

        Table 11. Operating conditions (voltage range W, temperature range 3)

Symbol  Parameter                    Conditions                                  Min. Max. Unit

   VCC Supply voltage                                   -                        2.5 5.5 V

   TA Ambient operating temperature                     -                        40 125 C

   fC   Operating clock frequency    VCC  2.5 V, capacitive load on Q pin 100pF  -          10 MHz

        Table 12. Operating conditions (voltage range W, temperature range 3)
                                   for high-speed communications

Symbol  Parameter                    Conditions                                  Min. Max. Unit

   VCC Supply voltage                                   -                        4.5 5.5 V

   TA Ambient operating temperature                  -                           40 85 C

   fC   Operating clock frequency    VCC  4.5 V, capacitive load on Q pin 60 pF  -          16 MHz

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M95M01-A125 M95M01-A145                                                                DC and AC parameters

         Table 13. DC characteristics (voltage range W, temperature range 4)

Symbol   Parameter                                     Specific test conditions        Min.     Max.     Unit
                                                                                                          pF
                                              (in addition to conditions specified in                     A
                                                                Table 10)                                mA

COUT(2)  Output capacitance (Q)               VOUT = 0 V                               -        8         A
CIN(2)  Input capacitance
         Input leakage current                VIN = 0 V                                -        6         V
   ILI   Output leakage current
   ILO                                        VIN = VSS or VCC                         -        2

                                              S = VCC, VOUT = VSS or VCC               -        3

                                              VCC = 2.5 V, fC = 10 MHz,                -        2
                                              C = 0.1 VCC/0.9 VCC, Q = open
ICC Supply current (Read)
                                              VCC = 5.5 V, fC = 10 MHz,
                                              C = 0.1 VCC/0.9 VCC, Q = open            -        4

ICC0(1) Supply current (Write)                2.5 V < VCC < 5.5 V, during tW,          -        2(2)
                                              S = VCC
                                                                                       -        2
                                              t = 85 C, VCC = 2.5 V, S = VCC
                                              VIN = VSS or VCC                         -        3

         Supply current                       t = 85 C, VCC = 5.5 V, S = VCC         -        15
         (Standby power mode)                 VIN = VSS or VCC
ICC1
                                              t = 125 C, VCC = 2.5 V, S = VCC
                                              VIN = VSS or VCC                         -        20

                                              t = 125 C, VCC = 5.5 V, S = VCC        -        25
                                              VIN = VSS or VCC
                                                                                       -        40
                                              t = 145 C, VCC = 2.5 V, S = VCC
  VIL    Input low voltage                    VIN = VSS or VCC                          0.45   0.3 VCC
  VIH    Input high voltage                                                            0.7 VCC  VCC+1
  VOL    Output low voltage                   t = 145 C, VCC = 5.5 V, S = VCC
  VOH    Output high voltage                  VIN = VSS or VCC                             -       0.4
         Internal reset threshold                                                      0.8 VCC      -
VRES(2)  voltage                              -
                                                                                          0.5      1.5
                                              -

                                              IOL = 2 mA

                                              IOH = 2 mA

                                              -

1. Average value during the Write cycle (tW)
2. Characterized only, not 100% tested

                                              DocID023214 Rev 6                                          31/40

                                                                                                                            39
DC and AC parameters                                             M95M01-A125 M95M01-A145

         Table 14. DC characteristics (voltage range W, temperature range 3)

Symbol   Parameter                                         Test conditions            Min.     Max.     Unit
                                                                                                         pF
                                              (in addition to conditions specified                       A
                                                              in Table 11)
                                                                                                        mA
COUT(3)  Output capacitance (Q)               VOUT = 0 V                                  -        8
CIN(3)  Input capacitance                    VIN = 0 V                                   -        6    mA
         Input leakage current                VIN = VSS or VCC                            -        2
   ILI   Output leakage current               S = VCC, VOUT = VSS or VCC                  -        3     A
   ILO                                        VCC = 2.5 V, C = 0.1VCC/0.9 VCC,            -        2
                                              Q = open fC = 10 MHz                                       V
ICC Supply current (Read)                     VCC = 5.5 V, fC = 16 MHz(1)                 -        5     V
                                              C = 0.1 VCC/0.9 VCC, Q = open                              V
ICC0(2) Supply current (Write)                2.5 V  VCC < 5.5 V during tW,               -      2(3)    V
                                              S = VCC                                                    V
    ICC1 Supply current (Standby mode)        t = 85 C, VCC = 2.5 V, S = VCC, VIN       -        2
                                              = VSS or VCC
     VIL Input low voltage                    t = 85 C, VCC = 5.5 V, S = VCC, VIN       -        3
     VIH Input high voltage                   = VSS or VCC
    VOL Output low voltage                    t = 125 C, VCC = 2.5 V, S = VCC, VIN      -       15
    VOH Output high voltage                   = VSS or VCC
  VRES(3) Internal reset threshold voltage    t = 125 C, VCC = 5.5 V, S = VCC,          -       20
                                              VIN = VSS or VCC                         0.45   0.3 VCC
1. When 40 C < t < 85 C.                  2.5 V  VCC < 5.5 V                      0.7 VCC  VCC+ 1
2. Average value during the Write cycle (tW)  2.5 V  VCC < 5.5 V
3. Characterized only, not 100% tested        VCC  2.5 V, IOL = 2 mA                      -       0.4
                                              VCC  2.5 V, IOH = -2 mA                 0.8 VCC      -
                                              -
                                                                                         0.5      1.5

32/40                                         DocID023214 Rev 6
M95M01-A125 M95M01-A145                                                                                                   DC and AC parameters

                                                                  Table 15. AC characteristics
                                                                                                              Min. Max. Min. Max.

                                                                                                                    Test

    Symbol Alt.                                                   Parameter                                  conditions                Test           Unit
                                                                                                             specified in          conditions

                                                                                                             Table 10 specified in

                                                                                                                    and            Table 12

                                                                                                             Table 11

    fC        fSCK Clock frequency                                                                                        10                 16 MHz

    tSLCH tCSS1 S active setup time                                                                          30                    20

    tSHCH tCSS2 S not active setup time                                                                      30                    20

    tSHSL     tCS S deselect time                                                                            40                    25

    tCHSH tCSH S active hold time                                                                            30                    20                 ns

     tCHSL             S not active hold time                                                                30                    20
     tCH(1)
     tCL(1)   tCLH Clock high time                                                                           40                    25
    tCLCH(2)  tCLL Clock low time
    tCHCL(2)  tRC Clock rise time                                                                            40                    25
              tFC Clock fall time
                                                                                                                          2                  2        s

                                                                                                                          2                  2

    tDVCH tDSU Data in setup time                                                                            10                    10

    tCHDX     tDH Data in hold time                                                                          10                    10

    tHHCH                    Clock low hold time after HOLD not active 30                                                          25

    tHLCH                    Clock low hold time after HOLD active                                           30                    20

    tCLHL                    Clock low set-up time before HOLD active                                        0                     0

     tCLHH             Clock low set-up time before HOLD not                                                 0                     0
                       active
    tSHQZ(2)                                                                                                              40                 25 ns
    tCLQV(3)  tDIS Output disable time
               tV Clock low to output valid                                                                               40                 25

     tCLQX    tHO Output hold time                                                                           0                     0
    tQLQH(2)  tRO Output rise time
    tQHQL(2)  tFO Output fall time                                                                                        20                 25

                                                                                                                          20                 25

     tHHQV    tLZ HOLD high to output valid                                                                               40                 25
    tHLQZ(2)  tHZ HOLD low to output high-Z
                                                                                                                          40                 25

    tW        tWC Write time                                                                                              4                  4 ms

1. tCH + tCL must never be lower than the shortest possible clock period, 1/fC(max).
2. Value guaranteed by characterization, not 100% tested in production.

3.  tmCuLQstVbmeuesqt ubael  ctoom(opr agtribelaetewritthhatCnL)  (clock low time):  if  tSU  is  the  Read  setup  time  of  the  SPI  bus  master,  tCL
                                                                  tCLQV+tSU.

                              DocID023214 Rev 6                                                                                                       33/40

                                                                                                                                                                         39
DC and AC parameters                                                        M95M01-A125 M95M01-A145

                               Figure 17. AC measurement I/O waveform

                      )NPUTVOLTAGELEVELS                               )NPUTANDOUTPUT
                      6##                                              TIMINGREFERENCELEVELS

                                                                                        6##

                      6##                                                          6##

                                                                                                 !)#

                               Figure 18. Serial input timing

                                                                                          T3(3,

       3                            T3,#(                  T#(       T#(3(                T3(#(
            T#(3,
                                                 T#(#,          T#,                T#,#(
       #                                      T#($8
                        T$6#(  -3").                                        ,3").

       $

                                     (IGHIMPEDANCE
       1

                                                                                                 !)D

                               Figure 19. Hold timing

       3

                                                                T(,#(

                               T#,(,                                               T((#(

       #

                                                                            T#,((

                                                    T(,1:                          T((16

       1

                                                                                                 !)C

34/40                          DocID023214 Rev 6
M95M01-A125 M95M01-A145                                                          DC and AC parameters
                                                Figure 20. Serial output timing
                                                                                  T3(3,
3            T#,#(  T#(#,  T#(                                                                        T3(1:
                                        T#,
#                                                                                                        !)F
      T#,16                            T1,1(
                                       T1(1,
  T#,18
1

      !$$2

$ ,3").

                    DocID023214 Rev 6                                            35/40

                                                                                                    39
Package mechanical data                                                       M95M01-A125 M95M01-A145

9      Package mechanical data

       In order to meet environmental requirements, ST offers these devices in different grades of
       ECOPACK packages, depending on their level of environmental compliance. ECOPACK
       specifications, grade definitions and product status are available at: www.st.com.
       ECOPACK is an ST trademark.

        Figure 21. SO8N 8-lead plastic small outline, 150 mils body width, package outline

                                                                           K[

                            $                         $                                    F
                                                                FFF
                                   E                                                   PP
                                          H                                        *$8*(3/$1(

                                             '                                                       N

                                                                             /
                                                                           /
                                                ( (

                                                                        $

                                                                                                                   62$B9

       1. Drawing is not to scale.

       Table 16. SO8N 8-lead plastic small outline, 150 mils body width, package
                                                 mechanical data

                                      millimeters                                                       inches(1)
                                                                                                           Min.
       Symbol

                         Typ.                   Min.                 Max.  Typ.                                    Max.

       A                 -                      -                    1.75  -                            -          0.0689

       A1                -                      0.10                 0.25  -                            0.0039     0.0098

       A2                -                      1.25                 -     -                            0.0492     -

       b                 -                      0.28                 0.48  -                            0.011      0.0189

       c                 -                      0.17                 0.23  -                            0.0067     0.0091

       ccc               -                      -                    0.10  -                            -          0.0039

       D                 4.90                   4.80                 5.00  0.1929                       0.189      0.1969

       E                 6.00                   5.80                 6.20  0.2362                       0.2283     0.2441

       E1                3.90                   3.80                 4.00  0.1535                       0.1496     0.1575

       e                 1.27                   -                    -     0.05                         -          -

       h                 -                      0.25                 0.50  -                            0.0098     0.0197

       k                 -                      0                   8    -                            0         8

       L                 -                      0.40                 1.27  -                            0.0157     0.05

       L1                1.04                   -                    -     0.0409                       -          -

       1. Values in inches are converted from mm and rounded to four decimal digits.

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M95M01-A125 M95M01-A145                                                        Package mechanical data

   Figure 22. TSSOP8 8-lead thin shrink small outline, package outline

                                 

                                    

                                                                                             

                                             

                                    

                                                                                 

                                                                               >

                                             
        W
                                                                               >

                                                                                               76623$0B9

1. Drawing is not to scale.

Table 17. TSSOP8 8-lead thin shrink small outline, package mechanical data

Symbol                              millimeters                                   inches(1)
                                        Min.                                         Min.
                         Typ.                    Max.   Typ.                                   Max.

A                        -              -        1.200    -                           -        0.0472
                                                                                  0.0020       0.0059
A1                       -            0.050      0.150    -                       0.0315       0.0413
                                                                                  0.0075       0.0118
A2                       1.000        0.800      1.050  0.0394                    0.0035       0.0079
                                                                                               0.0039
b                        -            0.190      0.300    -                           -        0.1220
                                                                                  0.1142
c                        -            0.090      0.200    -                                        -
                                                                                      -        0.2598
CP                       -              -        0.100    -                       0.2441       0.1772
                                                                                  0.1693       0.0295
D                        3.000        2.900      3.100  0.1181                    0.0177
                                                                                                   -
e                        0.650          -        -      0.0256                        -           8
                                                                                     0
E                        6.400        6.200      6.600  0.2520

E1                       4.400        4.300      4.500  0.1732

L                        0.600        0.450      0.750  0.0236

L1                       1.000          -        -      0.0394

                         -            0         8       -

1. Values in inches are converted from mm and rounded to four decimal digits.

                                    DocID023214 Rev 6                                          37/40

                                                                                                                  39
Part numbering                                                         M95M01-A125 M95M01-A145

10 Part numbering

                                  Table 18. Ordering information scheme

       Example:                                              M95M01-D            W DW 4 T P /K

       Device type

       M95 = SPI serial access EEPROM

       Device function
       M01-D = 1 Mbit (128 Kbytes) plus Identification Page

       Operating voltage
       W = VCC = 2.5 to 5.5 V

       Package(1)
       MN = SO8 (150 mils width)
       DW = TSSOP8 (169 mils width)

       Device grade
       3 = 40 to 125 C. Device tested with high reliability certified flow(2)
       4 = 40 to 145 C. Device tested with high reliability certified flow(2)

       Option
       blank = Tube packing
       T = Tape and reel packing

       Plating technology
       P or G = ECOPACK2

        Process letter
        /K = Manufacturing technology code

       1. All packages are ECOPACK2 (RoHS compliant and free of brominated, chlorinated and antimony-oxide
            flame retardants).

       2. The high reliability certified flow (HRCF) is described in quality note QNEE9801. Please ask your nearest
            ST sales office for a copy.

       For a list of available options (speed, package, etc.) or for further information on any aspect
       of this device, please contact your nearest ST sales office.

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M95M01-A125 M95M01-A145                                                    Revision history

11  Revision history

                            Table 19. Document revision history

         Date    Revision                          Changes
    06-Jun-2012
    30-Jul-2012          1  Initial release.

    14-Feb-2013             VCC range R3 replaced with range W3

    10-Apr-2013          2   Max clock frequency defined as 16 MHz when VCC > 4.5 V inside

    04-Feb-2014             the [-40 C / +85 C] temperature range

    31-Oct-2014             Removed UFDFPN8 (MLP8) package.

                            Updated VRES maximum value in Table 13: DC characteristics
                              (voltage range W, temperature range 4) and Table 14: DC

                         3  characteristics (voltage range W, temperature range 3).

                            Rephrased introduction of Section 3.5: Identification page and
                              information about Identification page in Section 6: Delivery state.

                            Deleted note(1) under Table 6: Instruction set.

                            Document reformatted.

                         4  Document status changed from "Preliminary data" to "Production
                            data".

                            Updated note (1) under Table 8: Absolute maximum ratings.

                            Changed Data retention from "40 years at 55 C" to "50 years at
                            125 C" in Features.

                         5  Removed bullets in Section 4.2: Write Disable (WRDI) (refer to
                            Section : WEL bit).

                            Removed redundant sentence after Table 5: Device identification
                            bytes.

                            Updated Note 2 below Table 8: Absolute maximum ratings

                         6  Updated Table 14: DC characteristics (voltage range W, temperature
                            range 3)

                            Updated Table 18: Ordering information scheme

                            DocID023214 Rev 6                                               39/40

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                          M95M01-A125 M95M01-A145

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