电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

M95256-MN6

器件型号:M95256-MN6
器件类别:存储   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
下载文档

器件描述

16K X 8 SPI BUS SERIAL EEPROM, PDSO8

参数
M95256-MN6功能数量 1
M95256-MN6端子数量 8
M95256-MN6最大工作温度 85 Cel
M95256-MN6最小工作温度 -40 Cel
M95256-MN6最大供电/工作电压 5.5 V
M95256-MN6最小供电/工作电压 1.8 V
M95256-MN6额定供电电压 2.5 V
M95256-MN6最大时钟频率 2 MHz
M95256-MN6加工封装描述 0.169 INCH, ROHS COMPLIANT, TSSOP-8
M95256-MN6无铅 Yes
M95256-MN6欧盟RoHS规范 Yes
M95256-MN6状态 ACTIVE
M95256-MN6包装形状 矩形的
M95256-MN6包装尺寸 SMALL OUTLINE, VERY THIN PROFILE, SHRINK PITCH
M95256-MN6表面贴装 Yes
M95256-MN6端子形式 GULL WING
M95256-MN6端子间距 0.6500 mm
M95256-MN6端子涂层 镍 钯 金
M95256-MN6端子位置
M95256-MN6包装材料 塑料/环氧树脂
M95256-MN6温度等级 INDUSTRIAL
M95256-MN6内存宽度 8
M95256-MN6组织 16K × 8
M95256-MN6存储密度 131072 deg
M95256-MN6操作模式 同步
M95256-MN6位数 16384 words
M95256-MN6位数 16K
M95256-MN6内存IC类型 总线串行电可擦除只读存储器
M95256-MN6串行并行 串行
M95256-MN6写周期最大TWC 5 ms

文档预览

M95256-MN6器件文档内容

                                                              M95256
                                                              M95128

                       256Kbit and 128Kbit Serial SPI Bus EEPROM
                                                     With High Speed Clock

FEATURES SUMMARY                             Figure 1. Packages

Compatible with SPI Bus Serial Interface                       8
     (Positive Clock SPI Modes)                                      1

Single Supply Voltage:                                                     PDIP8 (BN)
      4.5 to 5.5V for M95xxx                                            0.25 mm frame
      2.5 to 5.5V for M95xxx-W
      1.8 to 5.5V for M95xxx-R                                 8
                                                                     1
High Speed
      10MHz Clock Rate, 5ms Write Time                                      SO8 (MN)
                                                                           150 mil width
Status Register
Hardware Protection of the Status Register
BYTE and PAGE WRITE (up to 64 Bytes)
Self-Timed Programming Cycle
Adjustable Size Read-Only EEPROM Area
Enhanced ESD Protection
More than 100000 Erase/Write Cycles
More than 40-Year Data Retention

Table 1. Product List                         8
                                                   1
Reference              Part Number
                                               SO8 (MW)
                       M95256                 200 mil width

M95256                 M95256-W              TSSOP8 (DW)
                                              169 mil width
                       M95256-R

                       M95128

M95128                 M95128-W

                       M95128-R

October 2004                                                                              1/39
M95256, M95128

TABLE OF CONTENTS

FEATURES SUMMARY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
     Table 1. Product List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
     Figure 1. Packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
     Figure 2. Logic Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
     Figure 3. DIP, SO and TSSOP Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
     Table 2. Signal Names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

SIGNAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Serial Data Output (Q) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Serial Data Input (D) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Serial Clock (C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Chip Select (S) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Hold (HOLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Write Protect (W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

CONNECTING TO THE SPI BUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
     Figure 4. Bus Master and Memory Devices on the SPI Bus. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
     SPI Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Figure 5. SPI Modes Supported . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

OPERATING FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Power-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Power On Reset: VCC Lock-Out Write Protect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Active Power and Standby Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Hold Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Figure 6. Hold Condition Activation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     WIP bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     WEL bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     BP1, BP0 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     SRWD bit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Table 3. Status Register Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Data Protection and Protocol Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Table 4. Write-Protected Block Size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

MEMORY ORGANIZATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Figure 7. Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

INSTRUCTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Table 5. Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Write Enable (WREN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
     Figure 8. Write Enable (WREN) Sequence. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

2/39
                                                                                                      M95256, M95128

     Write Disable (WRDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
     Figure 9. Write Disable (WRDI) Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
     Read Status Register (RDSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     WIP bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     WEL bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     BP1, BP0 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     SRWD bit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     Figure 10.Read Status Register (RDSR) Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     Write Status Register (WRSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Table 6. Protection Modes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Figure 11.Write Status Register (WRSR) Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Read from Memory Array (READ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Figure 12.Read from Memory Array (READ) Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Write to Memory Array (WRITE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Figure 13.Byte Write (WRITE) Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Figure 14.Page Write (WRITE) Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

POWER-UP AND DELIVERY STATE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
     Power-up State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
     Initial Delivery State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

MAXIMUM RATING. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
     Table 7. Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

DC AND AC PARAMETERS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Table 8. Operating Conditions (M95xxx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Table 9. Operating Conditions (M95xxx-W). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Table 10. Operating Conditions (M95xxx-R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Table 11. AC Measurement Conditions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Figure 15.AC Measurement I/O Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Table 12. Capacitance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Table 13. DC Characteristics (M95xxx, Device Grade 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Table 14. DC Characteristics (M95xxx, Device Grade 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Table 15. DC Characteristics (M95xxx-W, Device Grade 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Table 16. DC Characteristics (M95xxx-W, Device Grade 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
     Table 17. DC Characteristics (M95xxx-R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
     Table 18. AC Characteristics (M95xxx, Device Grade 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
     Table 19. AC Characteristics (M95xxx, Device Grade 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Table 20. AC Characteristics (M95xxx-W, Device Grade 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     Table 21. AC Characteristics (M95xxx-W, Device Grade 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
     Table 22. AC Characteristics (M95xxx-R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
     Figure 16.Serial Input Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     Figure 17.Hold Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     Figure 18.Output Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

PACKAGE MECHANICAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

                                                                                                                                                           3/39
M95256, M95128

     Figure 19.PDIP8 8 pin Plastic DIP, 0.25mm lead frame, Package Outline . . . . . . . . . . . . . . . . . 33
     Table 23. PDIP8 8 pin Plastic DIP, 0.25mm lead frame, Package Mechanical Data . . . . . . . . . . 33
     Figure 20.SO8 narrow 8 lead Plastic Small Outline, 150 mils body width, Package Outline . . . . 34
     Table 24. SO8 narrow 8 lead Plastic Small Outline, 150 mils body width, Package Mechanical Data
     34
     Figure 21.SO8 wide 8 lead Plastic Small Outline, 200 mils body width, Package Outline . . . . . . 35
     Table 25. SO8 wide 8 lead Plastic Small Outline, 200 mils body width, Package Mechanical Data
     35
     Figure 22.TSSOP8 8 lead Thin Shrink Small Outline, Package Outline . . . . . . . . . . . . . . . . . . . 36
     Table 26. TSSOP8 8 lead Thin Shrink Small Outline, Package Mechanical Data . . . . . . . . . . . . 36
PART NUMBERING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
     Table 27. Ordering Information Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
REVISION HISTORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
     Table 28. Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

4/39
                                                                             M95256, M95128

SUMMARY DESCRIPTION                                  Figure 3. DIP, SO and TSSOP Connections

These electrically erasable programmable memo-                   M95xxx
ry (EEPROM) devices are accessed by a high
speed SPI-compatible bus. The memory array is              S1               8 VCC
organized as 32768 x 8 bit (M95256) and 16384 x            Q2               7 HOLD
8 bit (M95128).
The device is accessed by a simple serial interface        W3               6C
that is SPI-compatible. The bus signals are C, D
and Q, as shown in Table 2. and Figure 2..                 VSS 4            5D
The device is selected when Chip Select (S) is tak-
en Low. Communications with the device can be                      AI01790D
interrupted using Hold (HOLD).
                                                     Note: See PACKAGE MECHANICAL section for package dimen-
Figure 2. Logic Diagram                                      sions, and how to identify pin-1.

                            VCC

                                                     Table 2. Signal Names

      D                          Q                   C     Serial Clock
      C  M95xxx
      S                                              D     Serial Data Input
     W
HOLD                                                 Q     Serial Data Output

                                                     S     Chip Select

                                                     W     Write Protect

                                                     HOLD  Hold

                                                     VCC   Supply Voltage

         VSS                                         VSS   Ground

                                    AI01789C

                                                                                              5/39
M95256, M95128

SIGNAL DESCRIPTION                                       (Q) is at high impedance. Unless an internal Write
                                                         cycle is in progress, the device will be in the Stand-
During all operations, VCC must be held stable and       by Power mode. Driving Chip Select (S) Low se-
within the specified valid range: VCC(min) to            lects the device, placing it in the Active Power
VCC(max).                                                mode.

All of the input and output signals must be held         After Power-up, a falling edge on Chip Select (S)
High or Low (according to voltages of VIH, VOH, VIL      is required prior to the start of any instruction.
or VOL, as specified in Table 13. to Table 17.).
These signals are described next.                        Hold (HOLD). The Hold (HOLD) signal is used to
                                                         pause any serial communications with the device
Serial Data Output (Q). This output signal is            without deselecting the device.
used to transfer data serially out of the device.
Data is shifted out on the falling edge of Serial        During the Hold condition, the Serial Data Output
Clock (C).                                               (Q) is high impedance, and Serial Data Input (D)
                                                         and Serial Clock (C) are Don't Care.
Serial Data Input (D). This input signal is used to
transfer data serially into the device. It receives in-  To start the Hold condition, the device must be se-
structions, addresses, and the data to be written.       lected, with Chip Select (S) driven Low.
Values are latched on the rising edge of Serial
Clock (C).                                               Write Protect (W). The main purpose of this in-
                                                         put signal is to freeze the size of the area of mem-
Serial Clock (C). This input signal provides the         ory that is protected against Write instructions (as
timing of the serial interface. Instructions, address-   specified by the values in the BP1 and BP0 bits of
es, or data present at Serial Data Input (D) are         the Status Register).
latched on the rising edge of Serial Clock (C). Data
on Serial Data Output (Q) changes after the falling      This pin must be driven either High or Low, and
edge of Serial Clock (C).                                must be stable during all write instructions.

Chip Select (S). When this input signal is High,
the device is deselected and Serial Data Output

6/39
                                                                                                      M95256, M95128

CONNECTING TO THE SPI BUS                             (Q) is latched on the first falling edge of the Serial
                                                      Clock (C) after the instruction (such as the Read
These devices are fully compatible with the SPI       from Memory Array and Read Status Register in-
protocol.                                             structions) have been clocked into the device.

All instructions, addresses and input data bytes      Figure 4. shows three devices, connected to an
are shifted in to the device, most significant bit    MCU, on a SPI bus. Only one device is selected at
first. The Serial Data Input (D) is sampled on the    a time, so only one device drives the Serial Data
first rising edge of the Serial Clock (C) after Chip  Output (Q) line at a time, all the others being high
Select (S) goes Low.                                  impedance.

All output data bytes are shifted out of the device,
most significant bit first. The Serial Data Output

Figure 4. Bus Master and Memory Devices on the SPI Bus

SPI Interface with  SDO
(CPOL, CPHA) =      SDI
                    SCK
  (0, 0) or (1, 1)
                            CQD                          CQD                                          CQD
      Bus Master
   (ST6, ST7, ST9,
    ST10, Others)

                            SPI Memory                   SPI Memory                                   SPI Memory
                               Device                       Device                                       Device

CS3 CS2 CS1

                         S  W HOLD                    S  W HOLD                                    S  W HOLD

                                                                                                      AI03746D

Note: The Write Protect (W) and Hold (HOLD) signals should be driven, High or Low as appropriate.

                                                                                                                  7/39
M95256, M95128

SPI Modes                                             is available from the falling edge of Serial Clock
These devices can be driven by a microcontroller      (C).
with its SPI peripheral running in either of the two
following modes:                                      The difference between the two modes, as shown
CPOL=0, CPHA=0                                      in Figure 5., is the clock polarity when the bus
CPOL=1, CPHA=1                                      master is in Stand-by mode and not transferring
For these two modes, input data is latched in on      data:
the rising edge of Serial Clock (C), and output data
                                                       C remains at 0 for (CPOL=0, CPHA=0)
Figure 5. SPI Modes Supported
                                                       C remains at 1 for (CPOL=1, CPHA=1)
   CPOL CPHA

      0  0  C

      1  1  C

            D   MSB

            Q                                         MSB

                                                           AI01438B

8/39
                                                                  M95256, M95128

OPERATING FEATURES                                     consumes ICC, as specified in Table 13. to Table
                                                       17..
Power-up
                                                       When Chip Select (S) is High, the device is dese-
When the power supply is turned on, VCC rises          lected. If an Erase/Write cycle is not currently in
from VSS to VCC.                                       progress, the device then goes in to the Standby
                                                       Power mode, and the device consumption drops
During this time, the Chip Select (S) must be al-      to ICC1.
lowed to follow the VCC voltage. It must not be al-
lowed to float, but should be connected to VCC via     Hold Condition
a suitable pull-up resistor.
                                                       The Hold (HOLD) signal is used to pause any se-
As a built in safety feature, Chip Select (S) is edge  rial communications with the device without reset-
sensitive as well as level sensitive. After Power-     ting the clocking sequence.
up, the device does not become selected until a
falling edge has first been detected on Chip Select    During the Hold condition, the Serial Data Output
(S). This ensures that Chip Select (S) must have       (Q) is high impedance, and Serial Data Input (D)
been High, prior to going Low to start the first op-   and Serial Clock (C) are Don't Care.
eration.
                                                       To enter the Hold condition, the device must be
Power On Reset: VCC Lock-Out Write Protect             selected, with Chip Select (S) Low.

In order to prevent data corruption and inadvertent    Normally, the device is kept selected, for the whole
Write instructions during Power-up, a Power On         duration of the Hold condition. Deselecting the de-
Reset (POR) circuit is included. The internal reset    vice while it is in the Hold condition, has the effect
is held active until VCC has reached the Power On      of resetting the state of the device, and this mech-
Reset (POR) threshold voltage, and all operations      anism can be used if it is required to reset any pro-
are disabled the device will not respond to any      cesses that had been in progress.
instruction. In the same way, when VCC drops from
the operating voltage, below the Power On Reset        The Hold condition starts when the Hold (HOLD)
(POR) threshold voltage, all operations are dis-       signal is driven Low at the same time as Serial
abled and the device will not respond to any in-       Clock (C) already being Low (as shown in Figure
struction.                                             6.).

A stable and valid VCC must be applied before ap-      The Hold condition ends when the Hold (HOLD)
plying any logic signal.                               signal is driven High at the same time as Serial
                                                       Clock (C) already being Low.
Power-down
                                                       Figure 6. also shows what happens if the rising
At Power-down, the device must be deselected.          and falling edges are not timed to coincide with
Chip Select (S) should be allowed to follow the        Serial Clock (C) being Low.
voltage applied on VCC.

Active Power and Standby Power Modes

When Chip Select (S) is Low, the device is select-
ed, and in the Active Power mode. The device

Figure 6. Hold Condition Activation

      C
HOLD

            Hold                                          Hold
         Condition                                     Condition

                                                                  AI02029D

                                                                            9/39
M95256, M95128

Status Register                                                   device features the following data protection
                                                                  mechanisms:
Figure 7. shows the position of the Status Register
in the control logic of the device. The Status Reg-                Write and Write Status Register instructions
ister contains a number of status and control bits                     are checked that they consist of a number of
that can be read or set (as appropriate) by specific                   clock pulses that is a multiple of eight, before
instructions.                                                          they are accepted for execution.

WIP bit. The Write In Progress (WIP) bit indicates                 All instructions that modify data must be
whether the memory is busy with a Write or Write                       preceded by a Write Enable (WREN)
Status Register cycle.                                                 instruction to set the Write Enable Latch
                                                                       (WEL) bit. This bit is returned to its reset state
WEL bit. The Write Enable Latch (WEL) bit indi-                        by the following events:
cates the status of the internal Write Enable Latch.
                                                                        Power-up
BP1, BP0 bits. The Block Protect (BP1, BP0) bits
are non-volatile. They define the size of the area to                   Write Disable (WRDI) instruction
be software protected against Write instructions.                           completion

SRWD bit. The Status Register Write Disable                            Write Status Register (WRSR) instruction
(SRWD) bit is operated in conjunction with the                              completion
Write Protect (W) signal. The Status Register
Write Disable (SRWD) bit and Write Protect (W)                         Write (WRITE) instruction completion
signal allow the device to be put in the Hardware
Protected mode. In this mode, the non-volatile bits                The Block Protect (BP1, BP0) bits allow part of
of the Status Register (SRWD, BP1, BP0) become                         the memory to be configured as read-only.
read-only bits.                                                        This is the Software Protected Mode (SPM).

Table 3. Status Register Format                                    The Write Protect (W) signal allows the Block
                                                                       Protect (BP1, BP0) bits to be protected. This is
b7                                   b0                                the Hardware Protected Mode (HPM).

SRWD 0 0 0 BP1 BP0 WEL WIP                                        For any instruction to be accepted, and executed,
                                                                  Chip Select (S) must be driven High after the rising
Status Register Write Protect                                    edge of Serial Clock (C) for the last bit of the in-
                                                                  struction, and before the next rising edge of Serial
                            Block Protect Bits                    Clock (C).

                               Write Enable Latch Bit             Two points need to be noted in the previous sen-
                                                                  tence:
                                           Write In Progress Bit
                                                                   The `last bit of the instruction' can be the
Data Protection and Protocol Control                                   eighth bit of the instruction code, or the eighth
Non-volatile memory devices can be used in envi-                       bit of a data byte, depending on the instruction
ronments that are particularly noisy, and within ap-                   (except for Read Status Register (RDSR) and
plications that could experience problems if                           Read (READ) instructions).
memory bytes are corrupted. Consequently, the
                                                                   The `next rising edge of Serial Clock (C)' might
                                                                       (or might not) be the next bus transaction for
                                                                       some other device on the SPI bus.

Table 4. Write-Protected Block Size

          Status Register Bits                                    Array Addresses Protected

       BP1      BP0                  Protected Block              M95256         M95128

       0                        0            none                 none           none
                                       Upper quarter
       0                        1                                 6000h - 7FFFh  3000h - 3FFFh
                                         Upper half
       1                        0     Whole memory                4000h - 7FFFh  2000h - 3FFFh

       1                        1                                 0000h - 7FFFh  0000h - 3FFFh

10/39
                                                                        M95256, M95128

MEMORY ORGANIZATION

The memory is organized as shown in Figure 7..

Figure 7. Block Diagram

HOLD     Control Logic                          High Voltage
     W                                           Generator
      S
                           I/O Shift Register
      C

      D
      Q

         Address Register                         Data
            and Counter                         Register

                                                               Status   Size of the
                                                              Register  Read only
                                                                        EEPROM
                                                                        area

                           Y Decoder

                                                   1 Page
                                                X Decoder

                                                                        AI01272C

                                                                                     11/39
M95256, M95128

INSTRUCTIONS                                          Table 5. Instruction Set

Each instruction starts with a single-byte code, as   Instruc  Description         Instruction
summarized in Table 5..                                 tion                         Format

If an invalid instruction is sent (one not contained  WREN Write Enable            0000 0110
in Table 5.), the device automatically deselects it-                               0000 0100
self.                                                                              0000 0101
                                                                                   0000 0001
                                                      WRDI Write Disable           0000 0011
                                                                                   0000 0010
                                                      RDSR Read Status Register

                                                      WRSR Write Status Register

                                                      READ Read from Memory Array

                                                      WRITE Write to Memory Array

12/39
                                                                                                                M95256, M95128

Write Enable (WREN)                                     As shown in Figure 8., to send this instruction to
                                                        the device, Chip Select (S) is driven Low, and the
The Write Enable Latch (WEL) bit must be set pri-       bits of the instruction byte are shifted in, on Serial
or to each WRITE and WRSR instruction. The only         Data Input (D). The device then enters a wait
way to do this is to send a Write Enable instruction    state. It waits for a the device to be deselected, by
to the device.                                          Chip Select (S) being driven High.

Figure 8. Write Enable (WREN) Sequence

S
                               01234567

C
                                           Instruction

D

                              High Impedance
Q

                                                                                                      AI02281E

Write Disable (WRDI)                                    The device then enters a wait state. It waits for a
One way of resetting the Write Enable Latch             the device to be deselected, by Chip Select (S) be-
(WEL) bit is to send a Write Disable instruction to     ing driven High.
the device.
As shown in Figure 9., to send this instruction to      The Write Enable Latch (WEL) bit, in fact, be-
the device, Chip Select (S) is driven Low, and the      comes reset by any of the following events:
bits of the instruction byte are shifted in, on Serial
Data Input (D).                                          Power-up

Figure 9. Write Disable (WRDI) Sequence                  WRDI instruction execution

                                                         WRSR instruction completion

                                                         WRITE instruction completion.

S
                               01234567

C
                                           Instruction

D

                              High Impedance
Q

                                                                                                      AI03750D

                                                                                                                13/39
M95256, M95128

Read Status Register (RDSR)                           BP1, BP0 bits. The Block Protect (BP1, BP0) bits
                                                      are non-volatile. They define the size of the area to
The Read Status Register (RDSR) instruction al-       be software protected against Write instructions.
lows the Status Register to be read. The Status       These bits are written with the Write Status Regis-
Register may be read at any time, even while a        ter (WRSR) instruction. When one or both of the
Write or Write Status Register cycle is in progress.  Block Protect (BP1, BP0) bits is set to 1, the rele-
When one of these cycles is in progress, it is rec-   vant memory area (as defined in Table 3.) be-
ommended to check the Write In Progress (WIP)         comes protected against Write (WRITE)
bit before sending a new instruction to the device.   instructions. The Block Protect (BP1, BP0) bits
It is also possible to read the Status Register con-  can be written provided that the Hardware Protect-
tinuously, as shown in Figure 10..                    ed mode has not been set.

The status and control bits of the Status Register    SRWD bit. The Status Register Write Disable
are as follows:                                       (SRWD) bit is operated in conjunction with the
                                                      Write Protect (W) signal. The Status Register
WIP bit. The Write In Progress (WIP) bit indicates    Write Disable (SRWD) bit and Write Protect (W)
whether the memory is busy with a Write or Write      signal allow the device to be put in the Hardware
Status Register cycle. When set to 1, such a cycle    Protected mode (when the Status Register Write
is in progress, when reset to 0 no such cycle is in   Disable (SRWD) bit is set to 1, and Write Protect
progress.                                             (W) is driven Low). In this mode, the non-volatile
                                                      bits of the Status Register (SRWD, BP1, BP0) be-
WEL bit. The Write Enable Latch (WEL) bit indi-       come read-only bits and the Write Status Register
cates the status of the internal Write Enable Latch.  (WRSR) instruction is no longer accepted for exe-
When set to 1 the internal Write Enable Latch is      cution.
set, when set to 0 the internal Write Enable Latch
is reset and no Write or Write Status Register in-
struction is accepted.

Figure 10. Read Status Register (RDSR) Sequence

       S

                         0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
       C

                                    Instruction
       D

                                     Status Register Out        Status Register Out

                High Impedance

       Q                        76543210765432107

                                MSB                       MSB

                                                                                     AI02031E

14/39
                                                                         M95256, M95128

Write Status Register (WRSR)                            (WIP) bit. The Write In Progress (WIP) bit is 1 dur-
                                                        ing the self-timed Write Status Register cycle, and
The Write Status Register (WRSR) instruction al-        is 0 when it is completed. When the cycle is com-
lows new values to be written to the Status Regis-      pleted, the Write Enable Latch (WEL) is reset.
ter. Before it can be accepted, a Write Enable
(WREN) instruction must previously have been ex-        The Write Status Register (WRSR) instruction al-
ecuted. After the Write Enable (WREN) instruction       lows the user to change the values of the Block
has been decoded and executed, the device sets          Protect (BP1, BP0) bits, to define the size of the
the Write Enable Latch (WEL).                           area that is to be treated as read-only, as defined
                                                        in Table 3..
The Write Status Register (WRSR) instruction is
entered by driving Chip Select (S) Low, followed        The Write Status Register (WRSR) instruction also
by the instruction code and the data byte on Serial     allows the user to set or reset the Status Register
Data Input (D).                                         Write Disable (SRWD) bit in accordance with the
                                                        Write Protect (W) signal. The Status Register
The instruction sequence is shown in Figure 11..        Write Disable (SRWD) bit and Write Protect (W)
                                                        signal allow the device to be put in the Hardware
The Write Status Register (WRSR) instruction has        Protected Mode (HPM). The Write Status Register
no effect on b6, b5, b4, b1 and b0 of the Status        (WRSR) instruction is not executed once the Hard-
Register. b6, b5 and b4 are always read as 0.           ware Protected Mode (HPM) is entered.

Chip Select (S) must be driven High after the rising    The contents of the Status Register Write Disable
edge of Serial Clock (C) that latches in the eighth     (SRWD) and Block Protect (BP1, BP0) bits are fro-
bit of the data byte, and before the next rising edge   zen at their current values from just before the
of Serial Clock (C). Otherwise, the Write Status        start of the execution of Write Status Register
Register (WRSR) instruction is not executed. As         (WRSR) instruction. The new, updated, values
soon as Chip Select (S) is driven High, the self-       take effect at the moment of completion of the ex-
timed Write Status Register cycle (whose duration       ecution of Write Status Register (WRSR) instruc-
is tW) is initiated. While the Write Status Register    tion.
cycle is in progress, the Status Register may still
be read to check the value of the Write In Progress

Table 6. Protection Modes

   W SRWD                  Write Protection of the                       Memory Content
Signal Bit                      Status Register
            Mode                                        Protected Area1  Unprotected Area1

1  0                       Status Register is Writable

0  0        Software (if the WREN instruction                            Ready to accept Write
                                                                         instructions
            Protected has set the WEL bit)              Write Protected

1  1        (SPM) The values in the BP1 and

                           BP0 bits can be changed

                           Status Register is

            Hardware Hardware write protected                            Ready to accept Write
                                                                         instructions
0  1        Protected The values in the BP1 and Write Protected

            (HPM) BP0 bits cannot be

                           changed

Note: 1. As defined by the values in the Block Protect (BP1, BP0) bits of the Status Register, as shown in Table 6..

The protection features of the device are summa-         If Write Protect (W) is driven High, it is
rized in Table 4..                                           possible to write to the Status Register
                                                             provided that the Write Enable Latch (WEL) bit
When the Status Register Write Disable (SRWD)                has previously been set by a Write Enable
bit of the Status Register is 0 (its initial delivery        (WREN) instruction.
state), it is possible to write to the Status Register
provided that the Write Enable Latch (WEL) bit has       If Write Protect (W) is driven Low, it is not
previously been set by a Write Enable (WREN) in-             possible to write to the Status Register even if
struction, regardless of the whether Write Protect           the Write Enable Latch (WEL) bit has
(W) is driven High or Low.                                   previously been set by a Write Enable
                                                             (WREN) instruction. (Attempts to write to the
When the Status Register Write Disable (SRWD)                Status Register are rejected, and are not
bit of the Status Register is set to 1, two cases            accepted for execution). As a consequence,
need to be considered, depending on the state of             all the data bytes in the memory area that are
Write Protect (W):                                           software protected (SPM) by the Block Protect

                                                                                                                      15/39
M95256, M95128

     (BP1, BP0) bits of the Status Register, are     The only way to exit the Hardware Protected Mode
     also hardware protected against data            (HPM) once entered is to pull Write Protect (W)
     modification.                                   High.

Regardless of the order of the two events, the       If Write Protect (W) is permanently tied High, the
Hardware Protected Mode (HPM) can be entered:        Hardware Protected Mode (HPM) can never be
                                                     activated, and only the Software Protected Mode
by setting the Status Register Write Disable       (SPM), using the Block Protect (BP1, BP0) bits of
     (SRWD) bit after driving Write Protect (W) Low  the Status Register, can be used.

or by driving Write Protect (W) Low after
     setting the Status Register Write Disable
     (SRWD) bit.

Figure 11. Write Status Register (WRSR) Sequence

       S

                              0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
       C

                Instruction                             Status
                                                     Register In

       D                                             76543210

                High Impedance  MSB

       Q

                                                                     AI02282D

16/39
                                                                                                    M95256, M95128

Read from Memory Array (READ)                                      When the highest address is reached, the address
                                                                   counter rolls over to zero, allowing the Read cycle
As shown in Figure 12., to send this instruction to                to be continued indefinitely. The whole memory
the device, Chip Select (S) is first driven Low. The               can, therefore, be read with a single READ instruc-
bits of the instruction byte and address bytes are                 tion.
then shifted in, on Serial Data Input (D). The ad-
dress is loaded into an internal address register,                 The Read cycle is terminated by driving Chip Se-
and the byte of data at that address is shifted out,               lect (S) High. The rising edge of the Chip Select
on Serial Data Output (Q).                                         (S) signal can occur at any time during the cycle.

If Chip Select (S) continues to be driven Low, the                 The first byte addressed can be any byte within
internal address register is automatically incre-                  any page.
mented, and the byte of data at the new address is
shifted out.                                                       The instruction is not accepted, and is not execut-
                                                                   ed, if a Write cycle is currently in progress.

Figure 12. Read from Memory Array (READ) Sequence

S

                       0 1 2 3 4 5 6 7 8 9 10 20 21 22 23 24 25 26 27 28 29 30 31
C

   Instruction                                                     16-Bit Address

D               15 14 13 3 2 1 0

                                                              MSB                       Data Out 1                 Data Out 2
                             High Impedance
Q                                                                                  76543 2107

                                                                                   MSB

                                                                                                                   AI01793D

Note: The most significant address bits (b15 for the M95256, and bits b15 and b14 for the M95128) are Don't Care.

                                                                                                                               17/39
M95256, M95128

Write to Memory Array (WRITE)                         Each time a new data byte is shifted in, the least
                                                      significant bits of the internal address counter are
As shown in Figure 13., to send this instruction to   incremented. If the number of data bytes sent to
the device, Chip Select (S) is first driven Low. The  the device exceeds the page boundary, the inter-
bits of the instruction byte, address byte, and at    nal address counter rolls over to the beginning of
least one data byte are then shifted in, on Serial    the page, and the previous data there are overwrit-
Data Input (D).                                       ten with the incoming data. (The page size of
                                                      these devices is 64 bytes).
The instruction is terminated by driving Chip Se-
lect (S) High at a byte boundary of the input data.   The instruction is not accepted, and is not execut-
In the case of Figure 13., this occurs after the      ed, under the following conditions:
eighth bit of the data byte has been latched in, in-
dicating that the instruction is being used to write   if the Write Enable Latch (WEL) bit has not
a single byte. The self-timed Write cycle starts,          been set to 1 (by executing a Write Enable
and continues for a period tWC (as specified in Ta-        instruction just before)
ble 18. to Table 22.), at the end of which the Write
in Progress (WIP) bit is reset to 0.                   if a Write cycle is already in progress

If, though, Chip Select (S) continues to be driven    if the device has not been deselected, by Chip
Low, as shown in Figure 14., the next byte of input        Select (S) being driven High, at a byte
data is shifted in, so that more than a single byte,       boundary (after the eighth bit, b0, of the last
starting from the given address towards the end of         data byte that has been latched in)
the same page, can be written in a single internal
Write cycle.                                           if the addressed page is in the region
                                                           protected by the Block Protect (BP1 and BP0)
Figure 13. Byte Write (WRITE) Sequence                     bits.

       S

                              0 1 2 3 4 5 6 7 8 9 10 20 21 22 23 24 25 26 27 28 29 30 31
       C

                Instruction                           16-Bit Address  Data Byte

       D                                            15 14 13 3 2 1 0 7 6 5 4 3 2 1 0

                                    High Impedance
       Q

                                                                                                                   AI01795D

Note: The most significant address bits (b15 for the M95256, and bits b15 and b14 for the M95128) are Don't Care.

18/39
                                                                                  M95256, M95128

Figure 14. Page Write (WRITE) Sequence

S

                       0 1 2 3 4 5 6 7 8 9 10 20 21 22 23 24 25 26 27 28 29 30 31
C

   Instruction                          16-Bit Address               Data Byte 1

D                                       15 14 13 3 2 1 0 7 6 5 4 3 2 1 0

S

                    32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
C

   Data Byte 2                          Data Byte 3                  Data Byte N

D  7654321076543210                                                  6543210

                                                                                                                   AI01796D

Note: The most significant address bits (b15 for the M95256, and bits b15 and b14 for the M95128) are Don't Care.

                                                                                                                             19/39
M95256, M95128

POWER-UP AND DELIVERY STATE                            Initial Delivery State

Power-up State                                         The device is delivered with the memory array set
                                                       at all 1s (FFh). The Status Register Write Disable
After Power-up, the device is in the following state:  (SRWD) and Block Protect (BP1 and BP0) bits are
                                                       initialized to 0.
Standby Power mode

deselected (after Power-up, a falling edge is
     required on Chip Select (S) before any
     instructions can be started).

not in the Hold Condition

the Write Enable Latch (WEL) is reset to 0

Write In Progress (WIP) is reset to 0

The SRWD, BP1 and BP0 bits of the Status Reg-
ister are unchanged from the previous power-
down (they are non-volatile bits).

20/39
                                                                     M95256, M95128

MAXIMUM RATING                                        this specification, is not implied. Exposure to Ab-
                                                      solute Maximum Rating conditions for extended
Stressing the device outside the ratings listed in    periods may affect device reliability. Refer also to
Table 7. may cause permanent damage to the de-        the STMicroelectronics SURE Program and other
vice. These are stress ratings only, and operation    relevant quality documents.
of the device at these, or any other conditions out-
side those indicated in the Operating sections of

Table 7. Absolute Maximum Ratings

Symbol                             Parameter                  Min.   Max.    Unit

TSTG    Storage Temperature                                   65    150     C

TLEAD   Lead Temperature during Soldering                     See note 1     C

VO      Output Voltage                                        0.50 VCC+0.6  V

VI      Input Voltage                                         0.50  6.5     V

VCC     Supply Voltage                                        0.50  6.5     V

VESD    Electrostatic Discharge Voltage (Human Body model) 2  4000  4000    V

Note: 1. Compliant with JEDEC Std J-STD-020B (for small body, Sn-Pb or Pb assembly), the ST ECOPACK 7191395 specification, and
             the European directive on Restrictions on Hazardous Substances (RoHS) 2002/95/EU

        2. AEC-Q100-002 (compliant with JEDEC Std JESD22-A114A, C1=100pF, R1=1500, R2=500)

                                                                             21/39
M95256, M95128

DC AND AC PARAMETERS                               ment Conditions summarized in the relevant
                                                   tables. Designers should check that the operating
This section summarizes the operating and mea-     conditions in their circuit match the measurement
surement conditions, and the DC and AC charac-     conditions when relying on the quoted parame-
teristics of the device. The parameters in the DC  ters.
and AC Characteristic tables that follow are de-
rived from tests performed under the Measure-

Table 8. Operating Conditions (M95xxx)

Symbol                      Parameter                        Min.    Max.                                       Unit

       VCC  Supply Voltage                                   4.5     5.5                                        V

            Ambient Operating Temperature (Device Grade 6)   40     85                                         C

       TA

            Ambient Operating Temperature (Device Grade 3)   40     125                                        C

Table 9. Operating Conditions (M95xxx-W)

Symbol                      Parameter                        Min.    Max.                                       Unit
                                                                                                                 V
       VCC  Supply Voltage                                   2.5     5.5                                         C
                                                                                                                 C
            Ambient Operating Temperature (Device Grade 6)   40     85
                                                                                                                Unit
       TA   Ambient Operating Temperature (Device Grade 3)1                                                      V
                                                                                                                 C
                                                             40     125

Note: 1. This product is under development. For more information, please contact your nearest ST sales office.

Table 10. Operating Conditions (M95xxx-R)

Symbol                      Parameter                        Min. 1  Max. 1

       VCC  Supply Voltage                                   1.8     5.5

       TA   Ambient Operating Temperature                    40     85

Note: 1. This product is under development. For more information, please contact your nearest ST sales office.

22/39
                                                                                          M95256, M95128

Table 11. AC Measurement Conditions

Symbol                         Parameter                                       Min.       Max.      Unit
                                                                                                     pF
CL      Load Capacitance                                                             100             ns
                                                                                                     V
        Input Rise and Fall Times                                                         50         V

        Input Pulse Voltages                                                   0.2VCC to 0.8VCC

                       Input and Output Timing Reference Voltages              0.3VCC to 0.7VCC

Note: Output Hi-Z is defined as the point where data out is no longer driven.

Figure 15. AC Measurement I/O Waveform

                       Input Levels                 Input and Output
                       0.8VCC             Timing Reference Levels
                       0.2VCC
                                                                 0.7VCC
                                                                 0.3VCC

                                                                    AI00825B

Table 12. Capacitance

Symbol  Parameter                         Test Condition                       Min.       Max.      Unit

COUT    Output Capacitance (Q)            VOUT = 0V                                              8  pF

CIN     Input Capacitance (D)             VIN = 0V                                               8  pF

        Input Capacitance (other pins)    VIN = 0V                                               6  pF

Note: Sampled only, not 100% tested, at TA=25C and a frequency of 5 MHz.

                                                                                                        23/39
M95256, M95128

Table 13. DC Characteristics (M95xxx, Device Grade 6)

Symbol  Parameter               Test Condition               Min.                                             Max.     Unit
                                                                                                                        A
ILI     Input Leakage Current   VIN = VSS or VCC                                                              2        A
                                                                                                                       mA
ILO     Output Leakage Current  S = VCC, VOUT = VSS or VCC                                                    2
                                                                                                                        A
ICC     Supply Current          C = 0.1VCC/0.9VCC at 10MHz,                                                   5         V
                                      VCC = 5 V, Q = open                                                               V
                                                                                                                        V
ICC1    Supply Current          S = VCC , VCC = 5 V,                                                          2         V
        (Standby Power mode)      VIN = VSS or VCC
                                                                                                                       Unit
VIL     Input Low Voltage                                    0.45                                            0.3 VCC   A
                                                                                                                        A
VIH Input High Voltage                                       0.7 VCC                                          VCC+1    mA

VOL1 Output Low Voltage         IOL = 2 mA, VCC = 5 V                                                         0.4       A
                                                                                                                        V
VOH1 Output High Voltage        IOH = 2 mA, VCC = 5 V       0.8 VCC                                                    V
                                                                                                                        V
Note: 1. For all 5V range devices, the device meets the output requirements for both TTL and CMOS standards.            V

Table 14. DC Characteristics (M95xxx, Device Grade 3)                                                                  Unit
                                                                                                                        A
Symbol  Parameter               Test Condition               Min.                                             Max.      A
                                                                                                                       mA
ILI     Input Leakage Current   VIN = VSS or VCC                                                              2
                                                                                                                        A
ILO     Output Leakage Current  S = VCC, VOUT = VSS or VCC                                                    2        V
                                                                                                                        V
ICC     Supply Current          C = 0.1VCC/0.9VCC at 5 MHz,                                                   4         V
                                      VCC = 5 V, Q = open                                                               V

ICC1    Supply Current          S = VCC , VCC = 5 V,                                                          5
        (Standby Power mode)      VIN = VSS or VCC

VIL     Input Low Voltage                                    0.45                                            0.3 VCC

VIH Input High Voltage                                       0.7 VCC                                          VCC+1

VOL1 Output Low Voltage         IOL = 2 mA, VCC = 5 V                                                         0.4

VOH1 Output High Voltage        IOH = 2 mA, VCC = 5 V       0.8 VCC

Note: 1. For all 5V range devices, the device meets the output requirements for both TTL and CMOS standards.

Table 15. DC Characteristics (M95xxx-W, Device Grade 6)

Symbol  Parameter               Test Condition               Min.                                             Max.
                                                                                                               2
ILI     Input Leakage Current   VIN = VSS or VCC                                                               2

ILO     Output Leakage Current  S = VCC, VOUT = VSS or VCC                                                      3

ICC     Supply Current          C = 0.1VCC/0.9VCC at 5 MHz,
                                    VCC = 2.5 V, Q = open

ICC1    Supply Current          S = VCC , VCC = 2.5 V                                                             1
        (Standby Power mode)       VIN = VSS or VCC
                                                                                                              0.3 VCC
VIL     Input Low Voltage                                     0.45                                           VCC+1
                                                             0.7 VCC
VIH Input High Voltage                                                                                          0.4
                                                             0.8 VCC
VOL Output Low Voltage          IOL = 1.5 mA, VCC = 2.5 V

VOH Output High Voltage         IOH = 0.4 mA, VCC = 2.5 V

24/39
                                                                                                               M95256, M95128

Table 16. DC Characteristics (M95xxx-W, Device Grade 3)

Symbol  Parameter                        Test Condition                  Min.                                  Max.      Unit
                                                                                                                2        A
ILI     Input Leakage Current            VIN = VSS or VCC                                                       2        A

ILO     Output Leakage Current  S = VCC, VOUT = VSS or VCC                                                       3       mA

ICC     Supply Current          C = 0.1VCC/0.9VCC at 5 MHz,
                                    VCC = 2.5 V, Q = open

ICC1    Supply Current          S = VCC , VCC = 2.5 V, VIN = VSS or VCC                                        2         A
        (Standby Power mode)

VIL     Input Low Voltage                                                0.45                                 0.3 VCC   V

VIH Input High Voltage                                                   0.7 VCC                               VCC+1     V

VOL Output Low Voltage          IOL = 1.5 mA, VCC = 2.5 V                                                      0.4       V

VOH Output High Voltage         IOH = 0.4 mA, VCC = 2.5 V               0.8 VCC                                         V

Table 17. DC Characteristics (M95xxx-R)

Symbol  Parameter                        Test Condition                  Min.1                                  Max.1    Unit
                                                                                                                  2      A
ILI     Input Leakage Current            VIN = VSS or VCC                                                         2      A
                                                                                                                   12    mA
ILO     Output Leakage Current  S = VCC, VOUT = VSS or VCC
                                                                                                                 0.5 2    A
ICC     Supply Current          C = 0.1VCC/0.9VCC at 2 MHz,                                                    0.25 VCC    V
                                    VCC = 1.8 V, Q = open                                                                  V
                                                                                                                VCC+1      V
ICC1    Supply Current          S = VCC, VIN = VSS or VCC , VCC = 1.8 V                                           0.3      V
        (Standby Power mode)

VIL     Input Low Voltage                                                0.45

VIH Input High Voltage                                                   0.7 VCC

VOL Output Low Voltage          IOL = 0.15 mA, VCC = 1.8 V

VOH Output High Voltage         IOH = 0.1 mA, VCC = 1.8 V               0.8 VCC

Note: 1. This product is under development. For more infomation, please contact your nearest ST sales office.
        2. This is preliminary data.

                                                                                                                         25/39
M95256, M95128

Table 18. AC Characteristics (M95xxx, Device Grade 6)

                                            Test conditions specified in Table 11. and Table 8.

Symbol Alt.                    Parameter                                                    Min.  Max.  Unit
                                                                                                   10   MHz
fC       fSCK Clock Frequency                                                               D.C.         ns
                                                                                                    1
tSLCH    tCSS1 S Active Setup Time                                                          15      1    ns
                                                                                                         ns
tSHCH    tCSS2 S Not Active Setup Time                                                      15     25    ns
                                                                                                   25    ns
tSHSL    tCS S Deselect Time                                                                40     20    ns
                                                                                                   20    ns
tCHSH    tCSH S Active Hold Time                                                            25     25    s
                                                                                                   25    s
tCHSL           S Not Active Hold Time                                                      15      5    ns
                                                                                                         ns
tCH 1    tCLH Clock High Time                                                               40           ns
                                                                                                         ns
tCL 1    tCLL Clock Low Time                                                                40           ns

tCLCH 2  tRC Clock Rise Time                                                                             ns

tCHCL 2  tFC Clock Fall Time                                                                             ns
                                                                                                         ns
tDVCH    tDSU Data In Setup Time                                                            15           ns
                                                                                                         ns
tCHDX    tDH Data In Hold Time                                                              15           ns
                                                                                                         ns
tHHCH           Clock Low Hold Time after HOLD not Active                                   15           ns
                                                                                                         ms
tHLCH           Clock Low Hold Time after HOLD Active                                       20

tCHHL           Clock High Set-up Time before HOLD Active                                   30

tCHHH           Clock High Set-up Time before HOLD not                                      30
                Active

tSHQZ 2  tDIS Output Disable Time

tCLQV    tV     Clock Low to Output Valid

tCLQX    tHO Output Hold Time                                                               0

tQLQH 2  tRO Output Rise Time

tQHQL 2  tFO Output Fall Time

tHHQV    tLZ HOLD High to Output Valid

tHLQZ 2  tHZ HOLD Low to Output High-Z

tW       tWC Write Time

Note: 1. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
        2. Value guaranteed by characterization, not 100% tested in production.

26/39
                                                                                                  M95256, M95128

Table 19. AC Characteristics (M95xxx, Device Grade 3)

                                            Test conditions specified in Table 11. and Table 8.

Symbol Alt.                    Parameter                                                    Min.  Max.  Unit
                                                                                                    5   MHz
fC       fSCK Clock Frequency                                                               D.C.         ns
                                                                                                    1    ns
tSLCH    tCSS1 S Active Setup Time                                                          90      1    ns
                                                                                                         ns
tSHCH    tCSS2 S Not Active Setup Time                                                      90    100    ns
                                                                                                   60    ns
tSHSL    tCS S Deselect Time                                                                100    50    ns
                                                                                                   50    s
tCHSH    tCSH S Active Hold Time                                                            90     50    s
                                                                                                  100    ns
tCHSL        S Not Active Hold Time                                                         90      5    ns
                                                                                                         ns
tCH 1    tCLH Clock High Time                                                               90           ns
                                                                                                         ns
tCL 1    tCLL Clock Low Time                                                                90
                                                                                                         ns
tCLCH 2  tRC Clock Rise Time
                                                                                                         ns
tCHCL 2  tFC Clock Fall Time                                                                             ns
                                                                                                         ns
tDVCH    tDSU Data In Setup Time                                                            20           ns
                                                                                                         ns
tCHDX    tDH Data In Hold Time                                                              30           ns
                                                                                                         ns
tHHCH        Clock Low Hold Time after HOLD not Active                                      70           ms

tHLCH        Clock Low Hold Time after HOLD Active                                          40

tCHHL        Clock High Set-up Time before HOLD Active                                      60

tCHHH        Clock High Set-up Time before HOLD not                                         60
             Active

tSHQZ 2  tDIS Output Disable Time

tCLQV    tV  Clock Low to Output Valid

tCLQX    tHO Output Hold Time                                                               0

tQLQH 2  tRO Output Rise Time

tQHQL 2  tFO Output Fall Time

tHHQV    tLZ HOLD High to Output Valid

tHLQZ 2  tHZ HOLD Low to Output High-Z

tW       tWC Write Time

Note: 1. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
        2. Value guaranteed by characterization, not 100% tested in production.

                                                                                                        27/39
M95256, M95128

Table 20. AC Characteristics (M95xxx-W, Device Grade 6)

                                            Test conditions specified in Table 11. and Table 9.

Symbol Alt.                    Parameter                                                    Min.  Max.  Unit
                                                                                                    5   MHz
fC       fSCK Clock Frequency                                                               D.C.         ns
                                                                                                    1    ns
tSLCH    tCSS1 S Active Setup Time                                                          90      1    ns
                                                                                                         ns
tSHCH    tCSS2 S Not Active Setup Time                                                      90    100    ns
                                                                                                   60    ns
tSHSL    tCS S Deselect Time                                                                100    50    ns
                                                                                                   50    s
tCHSH    tCSH S Active Hold Time                                                            90     50    s
                                                                                                  100    ns
tCHSL           S Not Active Hold Time                                                      90      5    ns
                                                                                                         ns
tCH 1    tCLH Clock High Time                                                               90           ns
                                                                                                         ns
tCL 1    tCLL Clock Low Time                                                                90
                                                                                                         ns
tCLCH 2  tRC Clock Rise Time
                                                                                                         ns
tCHCL 2  tFC Clock Fall Time                                                                             ns
                                                                                                         ns
tDVCH    tDSU Data In Setup Time                                                            20           ns
                                                                                                         ns
tCHDX    tDH Data In Hold Time                                                              30           ns
                                                                                                         ns
tHHCH           Clock Low Hold Time after HOLD not Active                                   70           ms

tHLCH           Clock Low Hold Time after HOLD Active                                       40

tCHHL           Clock High Set-up Time before HOLD Active                                   60

tCHHH           Clock High Set-up Time before HOLD not                                      60
                Active

tSHQZ 2  tDIS Output Disable Time

tCLQV    tV     Clock Low to Output Valid

tCLQX    tHO Output Hold Time                                                               0

tQLQH 2  tRO Output Rise Time

tQHQL 2  tFO Output Fall Time

tHHQV    tLZ HOLD High to Output Valid

tHLQZ 2  tHZ HOLD Low to Output High-Z

tW       tWC Write Time

Note: 1. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
        2. Value guaranteed by characterization, not 100% tested in production.

28/39
                                                                                                  M95256, M95128

Table 21. AC Characteristics (M95xxx-W, Device Grade 3)

                                            Test conditions specified in Table 11. and Table 9.

Symbol   Alt.                     Parameter                                                 Min.  Max.  Unit
                                                                                                    5   MHz
fC       fSCK  Clock Frequency                                                              D.C.         ns
                                                                                             90     1    ns
tSLCH    tCSS1 S Active Setup Time                                                           90     1    ns
                                                                                            100          ns
tSHCH    tCSS2 S Not Active Setup Time                                                       90   100    ns
                                                                                             90    60    ns
tSHSL    tCS   S Deselect Time                                                               90    50    ns
                                                                                             90    50    s
tCHSH    tCSH  S Active Hold Time                                                                  50    s
                                                                                             20   100    ns
tCHSL          S Not Active Hold Time                                                        30     5    ns
                                                                                             70          ns
tCH 1    tCLH  Clock High Time                                                               40          ns
                                                                                            tCH          ns
tCL 1    tCLL  Clock Low Time                                                               tCH          ns
                                                                                                         ns
tCLCH 2  tRC   Clock Rise Time                                                                0          ns
                                                                                                         ns
tCHCL 2  tFC   Clock Fall Time                                                                           ns
                                                                                                         ns
tDVCH    tDSU  Data In Setup Time                                                                        ns
                                                                                                         ns
tCHDX    tDH   Data In Hold Time                                                                         ms

tHHCH          Clock Low Hold Time after HOLD not Active

tHLCH          Clock Low Hold Time after HOLD Active

tCHHL          Clock High Set-up Time before HOLD Active

tCHHH          Clock High Set-up Time before HOLD not Active

tSHQZ 2  tDIS  Output Disable Time

tCLQV    tV    Clock Low to Output Valid

tCLQX    tHO   Output Hold Time

tQLQH 2  tRO   Output Rise Time

tQHQL 2  tFO   Output Fall Time

tHHQV    tLZ   HOLD High to Output Valid

tHLQZ 2  tHZ   HOLD Low to Output High-Z

tW       tWC   Write Time

Note: 1. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
        2. Value guaranteed by characterization, not 100% tested in production.

                                                                                                        29/39
M95256, M95128

Table 22. AC Characteristics (M95xxx-R)

                 Test conditions specified in Table 11. and Table 10.

Symbol     Alt.                     Parameter                   Min.3,4  Max.3,4                                      Unit
                                                                                                                      MHz
       fC  fSCK  Clock Frequency                                D.C.                                             2     ns
                                                                                                                       ns
tSLCH      tCSS1 S Active Setup Time                            200                                                    ns
                                                                                                                       ns
tSHCH      tCSS2 S Not Active Setup Time                        200                                                    ns
                                                                                                                       ns
tSHSL      tCS   S Deselect Time                                200                                                    ns
                                                                                                                       s
tCHSH      tCSH  S Active Hold Time                             200                                                    s
                                                                                                                       ns
tCHSL            S Not Active Hold Time                         200                                                    ns
                                                                                                                       ns
tCH 1      tCLH  Clock High Time                                200                                                    ns
                                                                                                                       ns
tCL 1      tCLL  Clock Low Time                                 200                                                    ns
                                                                                                                       ns
tCLCH 2    tRC   Clock Rise Time                                                                                 1     ns
                                                                                                                       ns
tCHCL 2    tFC   Clock Fall Time                                                                                 1     ns
                                                                                                                       ns
tDVCH      tDSU  Data In Setup Time                             40                                                     ns
                                                                                                                       ns
tCHDX      tDH   Data In Hold Time                              50                                                     ms

tHHCH            Clock Low Hold Time after HOLD not Active      140

tHLCH            Clock Low Hold Time after HOLD Active          90

tCHHL            Clock High Set-up Time before HOLD Active      tCH

tCHHH            Clock High Set-up Time before HOLD not Active  tCH

tSHQZ 2    tDIS  Output Disable Time                                                                             250

tCLQV      tV    Clock Low to Output Valid                                                                       150

tCLQX      tHO   Output Hold Time                               0

tQLQH 2    tRO   Output Rise Time                                                                                100

tQHQL 2    tFO   Output Fall Time                                                                                100

tHHQV      tLZ   HOLD High to Output Valid                                                                       100

tHLQZ 2    tHZ   HOLD Low to Output High-Z                                                                       250

       tW  tWC   Write Time                                                                                      10

Note: 1. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
        2. Value guaranteed by characterization, not 100% tested in production.
        3. This product is under development. For more infomation, please contact your nearest ST sales office.
        4. This is preliminary data.

30/39
                                                                                M95256, M95128

Figure 16. Serial Input Timing

                                                                         tSHSL

S                               tSLCH               tCHSH                tSHCH
          tCHSL

C                                                                        tCHCL
                      tDVCH

                                       tCHDX        tCLCH
                                                                 LSB IN
D                            MSB IN

                                    High Impedance
Q

                                                                                AI01447C

Figure 17. Hold Timing                 tCHHL        tHLCH      tHHCH
                                       tHLQZ         tCHHH  tHHQV
                 S

                 C

                 Q
                 D
                 HOLD

                                                                                AI02032B

                                                                                          31/39
M95256, M95128

Figure 18. Output Timing

       S                     tCLQV  tCH                          tSHQZ
                                                   tCL
       C
               tCLQV  tCLQX

            tCLQX                                       LSB OUT
       Q

                                    tQLQH
                                    tQHQL

       D ADDR.LSB IN

                                                                 AI01449D

32/39
                                                                                                 M95256, M95128

PACKAGE MECHANICAL

Figure 19. PDIP8 8 pin Plastic DIP, 0.25mm lead frame, Package Outline

                                         b2                                 E
                                                                A2 A
                                                                                  c
                                               A1 L                         eA
                                                                            eB
                                      b        e
                                                                                      PDIP-B
                                                D

                                         8

                                                             E1

                                         1

Note: Drawing is not to scale.

Table 23. PDIP8 8 pin Plastic DIP, 0.25mm lead frame, Package Mechanical Data

Symb.                                    mm                                                   inches
                                         Min.                                                  Min.
                                Typ.                                  Max.  Typ.                      Max.
                                                                                                      0.210
A                                                                     5.33
                                                                                                      0.195
A1                                       0.38                                                 0.015   0.022
                                                                                                      0.070
A2                              3.30     2.92                         4.95  0.130             0.115   0.014
                                                                                                      0.400
b                               0.46     0.36                         0.56  0.018             0.014   0.325
                                                                                                      0.280
b2                              1.52     1.14                         1.78  0.060             0.045
                                                                                                        
c                               0.25     0.20                         0.36  0.010             0.008     
                                                                                                      0.430
D                               9.27     9.02                    10.16      0.365             0.355   0.150

E                               7.87     7.62                         8.26  0.310             0.300

E1                              6.35     6.10                         7.11  0.250             0.240

e                               2.54                                      0.100            

eA                              7.62                                      0.300            

eB                                                               10.92

L                               3.30     2.92                         3.81  0.130             0.115

                                                                                                      33/39
M95256, M95128

Figure 20. SO8 narrow 8 lead Plastic Small Outline, 150 mils body width, Package Outline

                                B            A                                h x 45
                                       e         CP                                 C

                                          D                     A1  L

                                      N

                                                      EH

                                      1

                                SO-a

Note: Drawing is not to scale.

Table 24. SO8 narrow 8 lead Plastic Small Outline, 150 mils body width, Package Mechanical Data

       Symb.                                 mm                                        inches
                                             Min.                                       Min.
                                Typ.                      Max.  Typ.                           Max.

       A                                     1.35         1.75                         0.053   0.069

       A1                                    0.10         0.25                         0.004   0.010

       B                                     0.33         0.51                         0.013   0.020

       C                                     0.19         0.25                         0.007   0.010

       D                                     4.80         5.00                         0.189   0.197

       E                                     3.80         4.00                         0.150   0.157

       e                        1.27                          0.050                        

       H                                     5.80         6.20                         0.228   0.244

       h                                     0.25         0.50                         0.010   0.020

       L                                     0.40         0.90                         0.016   0.035

                                             0           8                           0      8

       N                                     8                                         8

       CP                                                 0.10                                 0.004

34/39
                                                                                                      M95256, M95128

Figure 21. SO8 wide 8 lead Plastic Small Outline, 200 mils body width, Package Outline

                                B            A2              A
                                       e         CP                                               C

                                          D                                  A1  L

                                      N

                                                      EH

                                      1

                                      SO-b

Note: Drawing is not to scale.

Table 25. SO8 wide 8 lead Plastic Small Outline, 200 mils body width, Package Mechanical Data

Symb.                                        mm                                                      inches
                                             Min.                                                     Min.
                                Typ.                      Max.  Typ.                                         Max.

A                                                         2.03                                               0.080

A1                                           0.10         0.25                                       0.004   0.010

A2                                                        1.78                                               0.070

B                                            0.35         0.45                                       0.014   0.018

C                               0.20                          0.008                                      

D                                            5.15         5.35                                       0.203   0.211

E                                            5.20         5.40                                       0.205   0.213

e                               1.27                          0.050                                      

H                                            7.70         8.10                                       0.303   0.319

L                                            0.50         0.80                                       0.020   0.031

                                             0           10                                        0      10

N                                            8                                                       8

CP                                                        0.10                                               0.004

                                                                                                                   35/39
M95256, M95128

Figure 22. TSSOP8 8 lead Thin Shrink Small Outline, Package Outline

                                            D

                                      8        5

                                                                                           c

                                                      E1 E

                                      1        4

                                                                                 

                                                                   A1        L

                       A                              A2
               CP
                                                                             L1

                                         b         e

                                                                                 TSSOP8AM

Note: Drawing is not to scale.

Table 26. TSSOP8 8 lead Thin Shrink Small Outline, Package Mechanical Data

       Symbol                                  mm                                inches
                                               Min.                               Min.
                                Typ.                        Max.       Typ.                    Max.
                                                                                              0.0472
       A                                                    1.200                             0.0059
                                                                                              0.0413
       A1                                      0.050        0.150                0.0020       0.0118
                                                                                              0.0079
       A2      1.000                           0.800        1.050  0.0394        0.0315       0.0039
                                                                                              0.1220
       b                                       0.190        0.300                0.0075
                                                                                                
       c                                       0.090        0.200                0.0035       0.2598
                                                                                              0.1772
       CP                                                   0.100                             0.0295

       D       3.000                           2.900        3.100  0.1181        0.1142          8

       e       0.650                                             0.0256        

       E       6.400                           6.200        6.600  0.2520        0.2441

       E1      4.400                           4.300        4.500  0.1732        0.1693

       L       0.600                           0.450        0.750  0.0236        0.0177

       L1      1.000                                               0.0394

                                               0           8                   0

36/39
                                                                    M95256, M95128

PART NUMBERING

Table 27. Ordering Information Scheme

Example:                                                  M95256   W MN 6 T P

Device Type
M95 = SPI serial access EEPROM

Device Function
256 = 256 Kbit (32768 x 8)
128 = 128 Kbit (16384 x 8)

Operating Voltage
blank = VCC = 4.5 to 5.5V
W = VCC = 2.5 to 5.5V
R = VCC = 1.8 to 5.5V

Package
BN = PDIP8
MN = SO8 (150 mil width)
MW = SO8 (200 mil width)
DW = TSSOP8 (169 mil width)

Device Grade

6 = Industrial temperature range, 40 to 85 C.
Device tested with standard test flow

3 = Device tested with High Reliability Certified Flow1.
Automotive temperature range (40 to 125 C)

Option
blank = Standard Packing
T = Tape and Reel Packing

Plating Technology
blank = Standard SnPb plating
P = Lead-Free and RoHS compliant
G = Lead-Free, RoHS compliant, Sb2O3-free and TBBA-free

Note: 1. ST strongly recommends the use of the Automotive Grade devices for use in an automotive environment. The High Reliability Cer-
             tified Flow (HRCF) is described in the quality note QNEE9801. Please ask your nearest ST sales office for a copy.

For a list of available options (speed, package,          device, please contact your nearest ST Sales Of-
etc.) or for further information on any aspect of this    fice.

                                                                                37/39
M95256, M95128

REVISION HISTORY

Table 28. Document Revision History

Date         Rev.                          Description of Revision

17-Nov-1999  2.1   New -V voltage range added (including the tables for DC characteristics, AC characteristics,
                   and ordering information).

07-Feb-2000  2.2   New -V voltage range extended to M95256 (including AC characteristics, and ordering
                   information).

22-Feb-2000 2.3 tCLCH and tCHCL, for the M95xxx-V, changed from 1s to 100ns

15-Mar-2000 2.4 -V voltage range changed to 2.7-3.6V

29-Jan-2001  2.5   Lead Soldering Temperature in the Absolute Maximum Ratings table amended
                   Illustrations and Package Mechanical data updated

12-Jun-2001          Correction to header of Table 12B
             2.6 TSSOP14 Illustrations and Package Mechanical data updated

                     Document promoted from Preliminary Data to Full Data Sheet

08-Feb-2002 2.7 Announcement made of planned upgrade to 10 MHz clock for the 5V, 40 to 85C, range.

09-Aug-2002  2.8   M95128 split off to its own datasheet. Data added for new and forthcoming products, including
                   availability of the SO8 narrow package.

24-Feb-2003 2.9 Omission of SO8 narrow package mechanical data remedied

26-Jun-2003 2.10 -V voltage range removed

21-Nov-2003  3.0   Table of contents, and Pb-free options added. -S voltage range extended to -R. VIL(min)
                   improved to 0.45V

17-Mar-2004  4.0   Absolute Maximum Ratings for VIO(min) and VCC(min) changed. Soldering temperature
                   information clarified for RoHS compliant devices. Device grade information clarified

21-Oct-2004          M95128 datasheet merged back in. Product List summary table added. AEC-Q100-002
             5.0 compliance. Device Grade information clarified. tHHQX corrected to tHHQV. 10MHz product

                     becomes standard

38/39
                                                                                                      M95256, M95128

Information furnished is believed to be accurate and reliable. However, STMicroelectronics assumes no responsibility for the consequences
of use of such information nor for any infringement of patents or other rights of third parties which may result from its use. No license is granted
by implication or otherwise under any patent or patent rights of STMicroelectronics. Specifications mentioned in this publication are subject
to change without notice. This publication supersedes and replaces all information previously supplied. STMicroelectronics products are not

     authorized for use as critical components in life support devices or systems without express written approval of STMicroelectronics.
                                                    The ST logo is a registered trademark of STMicroelectronics.
                                                      All other names are the property of their respective owners
                                                             2004 STMicroelectronics - All rights reserved
                                                                   STMicroelectronics group of companies

  Australia - Belgium - Brazil - Canada - China - Czech Republic - Finland - France - Germany - Hong Kong - India - Israel - Italy - Japan -
               Malaysia - Malta - Morocco - Singapore - Spain - Sweden - Switzerland - United Kingdom - United States of America
                                                                                    www.st.com

                                                                                                                                                         39/39
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved