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M95128

器件型号:M95128
器件类别:存储器
文件大小:392.69KB,共0页
厂商名称:STMICROELECTRONICS [STMicroelectronics]
厂商官网:http://www.st.com/
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器件描述

16K X 8 SPI BUS SERIAL EEPROM,

16K × 8 总线串行电可擦除只读存储器,

参数

M95128功能数量 1
M95128端子数量 8
M95128最大工作温度 85 Cel
M95128最小工作温度 -40 Cel
M95128最大供电/工作电压 5.5 V
M95128最小供电/工作电压 2.5 V
M95128额定供电电压 5 V
M95128最大时钟频率 5 MHz
M95128加工封装描述 0.150 INCH, ROHS COMPLIANT, 塑料, SOP-8
M95128无铅 Yes
M95128欧盟RoHS规范 Yes
M95128状态 EOL/LIFEBUY
M95128包装形状 矩形的
M95128包装尺寸 SMALL OUTLINE
M95128表面贴装 Yes
M95128端子形式 GULL WING
M95128端子间距 1.27 mm
M95128端子涂层 镍 钯 金
M95128端子位置
M95128包装材料 塑料/环氧树脂
M95128温度等级 INDUSTRIAL
M95128内存宽度 8
M95128组织 16K × 8
M95128存储密度 131072 deg
M95128操作模式 同步
M95128位数 16384 words
M95128位数 16K
M95128内存IC类型 总线串行电可擦除只读存储器
M95128串行并行 串行
M95128写周期最大TWC 5 ms

文档预览

M95128器件文档内容

                                                                     M95128
                                                  M95128-W M95128-R

                                             128 Kbit serial SPI bus EEPROM
                                                            with high speed clock

Features                                               SO8 (MN)
                                                     150 mil width
Compatible with SPI bus serial interface
    (positive clock SPI modes)                      TSSOP8 (DW)
                                                     169 mil width
Single supply voltage:
    4.5 to 5.5 V for M95128                       UFDFPN8 (MB)
    2.5 to 5.5 V for M95128-W                         2 3 mm
    1.8 to 5.5 V for M95128-R

High speed
    5 MHz clock rate, 5 ms write time

Status Register
Hardware protection of the Status Register
Byte and Page Write (up to 64 bytes)
Self-timed programming cycle
Adjustable size read-only EEPROM area
Enhanced ESD protection
More than 1 000 000 write cycles
More than 40-year data retention
Packages

    ECOPACK (RoHS compliant)

October 2007                                 Rev 8                  1/44

                                                                    www.st.com     1
Contents  M95128, M95128-W, M95128-R

Contents

1     Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

2     Memory organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

3     Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

      3.1 Serial Data output (Q) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

      3.2 Serial Data input (D) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

      3.3 Serial Clock (C) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

      3.4 Chip Select (S) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

      3.5 Hold (HOLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

      3.6 Write Protect (W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

      3.7 Supply voltage (VCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

                3.7.1 Operating supply voltage VCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
                3.7.2 Power-up conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

          3.7.3 Device reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

          3.7.4 Power-down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

4     Operating features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

      4.1 Hold condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

      4.2 Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

      4.3 Data Protection and protocol control . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

5     Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

      5.1 Write Enable (WREN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

      5.2 Write Disable (WRDI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

      5.3 Read Status Register (RDSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          5.3.1 WIP bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          5.3.2 WEL bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          5.3.3 BP1, BP0 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

          5.3.4 SRWD bit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

      5.4 Write Status Register (WRSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

      5.5 Read from Memory Array (READ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

      5.6 Write to Memory Array (WRITE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

2/44
M95128, M95128-W, M95128-R  Contents

    5.6.1 ECC (error correction code) and Write cycling . . . . . . . . . . . . . . . . . . . 23

6   Delivery state . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

7   Connecting to the SPI bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

    7.1 SPI modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

8   Maximum rating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

9   DC and AC parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

10  Package mechanical . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

11  Part numbering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

12  Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

                            3/44
List of tables  M95128, M95128-W, M95128-R

List of tables

Table 1.   Signal names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Table 2.   Write-protected block size . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Table 3.   Instruction set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Table 4.   Status Register format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Table 5.   Protection modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Table 6.   Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Table 7.   Operating conditions (M95128) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 8.   Operating conditions (M95128-W) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 9.   Operating conditions (M95128-R). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Table 10.  AC measurement conditions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 11.  Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Table 12.  DC characteristics (M95128, device grade 3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 13.  DC characteristics (M95128-W, device grade 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 14.  DC characteristics (M95128-W, device grade 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 15.  DC characteristics (M95128-R) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 16.  AC characteristics (M95128, device grade 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Table 17.  AC characteristics (M95128-W, device grade 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 18.  AC characteristics (M95128-W, device grade 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Table 19.  AC characteristics (M95128-R). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Table 20.  SO8N 8 lead plastic small outline, 150 mils body width, package
           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Table 21.  TSSOP8 8 lead thin shrink small outline, package mechanical data. . . . . . . . . . . . . . . . 38
Table 22.  UFDFPN8, 8-lead ultra thin fine pitch dual flat package no lead 2 x 3 mm,
           mechanical data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Table 23.  Ordering information scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Table 24.  Available M95128x products (package, voltage range, temperature grade) . . . . . . . . . . . 41
Table 25.  Document revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

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M95128, M95128-W, M95128-R  List of figures

List of figures

Figure 1.   Logic diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Figure 2.   SO, UFDFPN and TSSOP connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
Figure 3.   Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Figure 4.   Hold condition activation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Figure 5.   Write Enable (WREN) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Figure 6.   Write Disable (WRDI) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Figure 7.   Read Status Register (RDSR) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Figure 8.   Write Status Register (WRSR) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Figure 9.   Read from Memory Array (READ) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Figure 10.  Byte Write (WRITE) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Figure 11.  Page Write (WRITE) sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Figure 12.  Bus master and memory devices on the SPI bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Figure 13.  SPI modes supported . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Figure 14.  AC measurement I/O waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 15.  Serial input timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Figure 16.  Hold timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Figure 17.  Output timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Figure 18.  SO8N 8 lead plastic small outline, 150 mils body width, package outline . . . . . . . . . . . . 37
Figure 19.  TSSOP8 8 lead thin shrink small outline, package outline . . . . . . . . . . . . . . . . . . . . . . . 38
Figure 20.  UFDFPN8, 8-lead ultra thin fine pitch dual flat package no lead 2 x 3 mm, outline . . . . . . 39

                            5/44
Description                                                                        M95128, M95128-W, M95128-R

1            Description

             The M95128, M95128-W and M95128-R are electrically erasable programmable memory
             (EEPROM) devices accessed by a high speed SPI-compatible bus. The memory array is
             organized as 16384 x 8 bits.

             The device is accessed by a simple serial interface that is SPI-compatible. The bus signals
             are C, D and Q, as shown in Table 1 and Figure 1.

             The device is selected when Chip Select (S) is taken Low. Communications with the device
             can be interrupted using Hold (HOLD).

             In order to meet environmental requirements, ST offers these devices in ECOPACK
             packages. ECOPACK packages are Lead-free and RoHS compliant.

             ECOPACK is an ST trademark. ECOPACK specifications are available at: www.st.com.

             Figure 1. Logic diagram
                                                                        VCC

                                D                          Q
                                C  M95128
                                S
                               W
                          HOLD

                                   VSS

                                                                                   AI12805

             Figure 2. SO, UFDFPN and TSSOP connections
                                                                           M95128

                                       S1  8 VCC
                                      Q2   7 HOLD
                                      W3   6C
                                   VSS 4   5D

                                                                                   AI12806

             1. See Section 10: Package mechanical for package dimensions, and how to identify pin-1.

6/44
M95128, M95128-W, M95128-R                                   Description

Table 1. Signal names                      Function          Direction
              Signal name   Serial Clock
                            Serial Data Input        Input
C                          Serial Data Output       Input
D                          Chip Select              Output
Q                          Write Protect            Input
S                          Hold                     Input
W                          Supply voltage           Input
HOLD                       Ground
VCC
VSS

                                                                        7/44
Memory organization                                                      M95128, M95128-W, M95128-R

2     Memory organization

      The memory is organized as shown in Figure 3.
      Figure 3. Block diagram

      HOLD           Control Logic                         High Voltage
           W                                                Generator
            S
                                       I/O Shift Register
            C

            D
            Q

                     Address Register                        Data
                        and Counter                        Register

                                                                          Status   Size of the
                                                                         Register  Read only
                                                                                   EEPROM
                                                                                   area

                                       Y Decoder

                                                              1 Page
                                                           X Decoder

                                                                                   AI01272C

8/44
M95128, M95128-W, M95128-R   Signal description

3    Signal description

     See Figure 1: Logic diagram and Table 1: Signal names, for a brief overview of the signals
     connected to this device.

3.1  Serial Data output (Q)

     This output signal is used to transfer data serially out of the device. Data is shifted out on the
     falling edge of Serial Clock (C).

3.2  Serial Data input (D)

     This input signal is used to transfer data serially into the device. It receives instructions,
     addresses, and the data to be written. Values are latched on the rising edge of Serial Clock
     (C).

3.3  Serial Clock (C)

     This input signal provides the timing of the serial interface. Instructions, addresses, or data
     present at Serial Data Input (D) are latched on the rising edge of Serial Clock (C). Data on
     Serial Data Output (Q) changes after the falling edge of Serial Clock (C).

3.4  Chip Select (S)

     When this input signal is High, the device is deselected and Serial Data Output (Q) is at high
     impedance. Unless an internal Write cycle is in progress, the device will be in the Standby
     Power mode. Driving Chip Select (S) Low selects the device, placing it in the Active Power
     mode.

     After Power-up, a falling edge on Chip Select (S) is required prior to the start of any
     instruction.

3.5  Hold (HOLD)

     The Hold (HOLD) signal is used to pause any serial communications with the device without
     deselecting the device.

     During the Hold condition, the Serial Data Output (Q) is high impedance, and Serial Data
     Input (D) and Serial Clock (C) are Don't Care.

     To start the Hold condition, the device must be selected, with Chip Select (S) driven Low.

                             9/44
Signal description        M95128, M95128-W, M95128-R

3.6    Write Protect (W)

       The main purpose of this input signal is to freeze the size of the area of memory that is
       protected against Write instructions (as specified by the values in the BP1 and BP0 bits of
       the Status Register).

       This pin must be driven either High or Low, and must be stable during all write instructions.

3.7    Supply voltage (VCC)

3.7.1  Operating supply voltage VCC

3.7.2  Prior to selecting the memory and issuing instructions to it, a valid and stable VCC voltage
       within the specified [VCC(min), VCC(max)] range must be applied (see Table 7, Table 8 and
3.7.3  Table 9). In order to secure a stable DC supply voltage, it is recommended to decouple the
       VCC line with a suitable capacitor (usually of the order of 10 nF to 100 nF) close to the
       VCC/VSS package pins.

       This voltage must remain stable and valid until the end of the transmission of the instruction
       and, for a Write instruction, until the completion of the internal write cycle (tW).

       Power-up conditions

       When the power supply is turned on, VCC continuously rises from VSS to VCC. During this
       time, the Chip Select (S) line is not allowed to float but should follow the VCC voltage, it is
       therefore recommended to connect the S line to VCC via a suitable pull-up resistor.

       In addition, the Chip Select (S) input offers a built-in safety feature, as it is edge-sensitive as
       well as level-sensitive: after power-up, the device does not become selected until a falling
       edge has first been detected on Chip Select (S). This ensures that Chip Select (S) must
       have been high, prior to going low to start the first operation.

       The VCC rise time must not vary faster than 1 V/s.

       Device reset

       In order to prevent inadvertent Write operations during power-up (continuous rise of VCC), a
       power on reset (POR) circuit is included. At power-up, the device does not respond to any
       instruction until the VCC has reached the power on reset threshold voltage (this threshold is
       lower than the minimum VCC operating voltage defined in Table 7, Table 8 and Table 9).

       When VCC passes over the POR threshold, the device is reset and is in the following state:
        Standby Power mode
        deselected (at next power-up, a falling edge is required on Chip Select (S) before any

             instruction can be started).
        not in the Hold Condition
        Status register:

             the Write Enable Latch (WEL) is reset to 0
             the Write In Progress (WIP) is reset to 0
             The SRWD, BP1 and BP0 bits of the Status Register are unchanged from the

                   previous power-down (they are non-volatile bits)

10/44
M95128, M95128-W, M95128-R  Signal description

3.7.4  Power-down

       At power-down (continuous decrease in VCC), as soon as VCC drops from the normal
       operating voltage to below the power on reset threshold voltage, the device stops
       responding to any instruction sent to it. During power-down, the device must be deselected
       (the Chip Select (S) should be allowed to follow the voltage applied on VCC) and in Standby
       Power mode (that is there should be no internal Write cycle in progress).

                            11/44
Operating features                          M95128, M95128-W, M95128-R

4      Operating features

4.1    Hold condition

       The Hold (HOLD) signal is used to pause any serial communications with the device without
       resetting the clocking sequence.

       During the Hold condition, the Serial Data Output (Q) is high impedance, and Serial Data
       Input (D) and Serial Clock (C) are Don't Care.

       To enter the Hold condition, the device must be selected, with Chip Select (S) Low.

       Normally, the device is kept selected, for the whole duration of the Hold condition.
       Deselecting the device while it is in the Hold condition, has the effect of resetting the state of
       the device, and this mechanism can be used if it is required to reset any processes that had
       been in progress.

       The Hold condition starts when the Hold (HOLD) signal is driven Low at the same time as
       Serial Clock (C) already being Low (as shown in Figure 4).

       The Hold condition ends when the Hold (HOLD) signal is driven High at the same time as
       Serial Clock (C) already being Low.

       Figure 4 also shows what happens if the rising and falling edges are not timed to coincide
       with Serial Clock (C) being Low.

       Figure 4. Hold condition activation

             C
       HOLD

                              Hold             Hold
                           Condition        Condition

                                                       AI02029D

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M95128, M95128-W, M95128-R                        Operating features

4.2  Status Register

     Figure 3 shows the position of the Status Register in the control logic of the device. The
     Status Register contains a number of status and control bits that can be read or set (as
     appropriate) by specific instructions. For a detailed description of the Status Register bits,
     see Section 5.3: Read Status Register (RDSR).

4.3  Data Protection and protocol control

     Non-volatile memory devices can be used in environments that are particularly noisy, and
     within applications that could experience problems if memory bytes are corrupted.
     Consequently, the device features the following data protection mechanisms:

      Write and Write Status Register instructions are checked that they consist of a number
           of clock pulses that is a multiple of eight, before they are accepted for execution.

      All instructions that modify data must be preceded by a Write Enable (WREN)
           instruction to set the Write Enable Latch (WEL) bit. This bit is returned to its reset state
           by the following events:

            Power-up

            Write Disable (WRDI) instruction completion

            Write Status Register (WRSR) instruction completion

            Write (WRITE) instruction completion

      The Block Protect (BP1, BP0) bits in the Status Register allow part of the memory to be
           configured as read-only.

      The Write Protect (W) signal is used to protect the Block Protect (BP1, BP0) bits of the
           Status Register.

     For any instruction to be accepted, and executed, Chip Select (S) must be driven High after
     the rising edge of Serial Clock (C) for the last bit of the instruction, and before the next rising
     edge of Serial Clock (C).

     Two points need to be noted in the previous sentence:

      The `last bit of the instruction' can be the eighth bit of the instruction code, or the eighth
           bit of a data byte, depending on the instruction (except for Read Status Register
           (RDSR) and Read (READ) instructions).

      The `next rising edge of Serial Clock (C)' might (or might not) be the next bus
           transaction for some other device on the SPI bus.

     Table 2. Write-protected block size

     Status Register bits                           Array addresses protected

                                 Protected block  M95128, M95128-W, M95128-R
                                                                    none
     BP1                    BP0
                                                             3000h - 3FFFh
     0                      0    none                        2000h - 3FFFh
                                                             0000h - 3FFFh
     0                      1    Upper quarter

     1                      0    Upper half

     1                      1    Whole memory

                                                                               13/44
Instructions                                           M95128, M95128-W, M95128-R

5      Instructions

       Each instruction starts with a single-byte code, as summarized in Table 3.

       If an invalid instruction is sent (one not contained in Table 3), the device automatically
       deselects itself.

       Table 3. Instruction set

              Instruction                 Description  Instruction format
                                                            0000 0110
              WREN         Write Enable                     0000 0100
                                                            0000 0101
              WRDI         Write Disable                    0000 0001
                                                            0000 0011
              RDSR         Read Status Register             0000 0010
              WRSR         Write Status Register

              READ         Read from Memory Array

              WRITE        Write to Memory Array

5.1    Write Enable (WREN)

       The Write Enable Latch (WEL) bit must be set prior to each WRITE and WRSR instruction.
       The only way to do this is to send a Write Enable instruction to the device.

       As shown in Figure 5, to send this instruction to the device, Chip Select (S) is driven Low,
       and the bits of the instruction byte are shifted in, on Serial Data Input (D). The device then
       enters a wait state. It waits for a the device to be deselected, by Chip Select (S) being driven
       High.

       Figure 5. Write Enable (WREN) sequence

                           S
                                                          01234567

                           C
                                                                      Instruction

                           D

                                                         High Impedance
                           Q

                                                                                                                                 AI02281E

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M95128, M95128-W, M95128-R                                                                                                                  Instructions

5.2  Write Disable (WRDI)

     One way of resetting the Write Enable Latch (WEL) bit is to send a Write Disable instruction
     to the device.

     As shown in Figure 6, to send this instruction to the device, Chip Select (S) is driven Low,
     and the bits of the instruction byte are shifted in, on Serial Data Input (D).

     The device then enters a wait state. It waits for a the device to be deselected, by Chip Select
     (S) being driven High.

     The Write Enable Latch (WEL) bit, in fact, becomes reset by any of the following events:
      Power-up
      WRDI instruction execution
      WRSR instruction completion
      WRITE instruction completion.

     Figure 6. Write Disable (WRDI) sequence

                            S
                                                           01234567

                            C
                                                                       Instruction

                            D

                                                          High Impedance
                            Q

                                                                                                                                  AI03750D

                                                                                                                                            15/44
Instructions                                            M95128, M95128-W, M95128-R

5.3    Read Status Register (RDSR)

5.3.1  The Read Status Register (RDSR) instruction allows the Status Register to be read. The
5.3.2  Status Register may be read at any time, even while a Write or Write Status Register cycle
5.3.3  is in progress. When one of these cycles is in progress, it is recommended to check the
5.3.4  Write In Progress (WIP) bit before sending a new instruction to the device. It is also possible
       to read the Status Register continuously, as shown in Figure 7.

       The status and control bits of the Status Register are as follows:

       WIP bit

       The Write In Progress (WIP) bit indicates whether the memory is busy with a Write or Write
       Status Register cycle. When set to 1, such a cycle is in progress, when reset to 0 no such
       cycle is in progress.

       WEL bit

       The Write Enable Latch (WEL) bit indicates the status of the internal Write Enable Latch.
       When set to 1 the internal Write Enable Latch is set, when set to 0 the internal Write Enable
       Latch is reset and no Write or Write Status Register instruction is accepted.

       BP1, BP0 bits

       The Block Protect (BP1, BP0) bits are non-volatile. They define the size of the area to be
       software protected against Write instructions. These bits are written with the Write Status
       Register (WRSR) instruction. When one or both of the Block Protect (BP1, BP0) bits is set to
       1, the relevant memory area (as defined in Table 4) becomes protected against Write
       (WRITE) instructions. The Block Protect (BP1, BP0) bits can be written provided that the
       Hardware Protected mode has not been set.

       SRWD bit

       The Status Register Write Disable (SRWD) bit is operated in conjunction with the Write
       Protect (W) signal. The Status Register Write Disable (SRWD) bit and Write Protect (W)
       signal allow the device to be put in the Hardware Protected mode (when the Status Register
       Write Disable (SRWD) bit is set to 1, and Write Protect (W) is driven Low). In this mode, the
       non-volatile bits of the Status Register (SRWD, BP1, BP0) become read-only bits and the
       Write Status Register (WRSR) instruction is no longer accepted for execution.

       Table 4. Status Register format

              b7                                                  b0

              SRWD  0                        0  0  BP1  BP0  WEL  WIP

              Status Register Write Protect

                                                   Block Protect bits
                                                             Write Enable Latch bit
                                                                                Write In Progress bit

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M95128, M95128-W, M95128-R                                                      Instructions

Figure 7. Read Status Register (RDSR) sequence

S

                  0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
C

                             Instruction
D

                                 Status Register Out       Status Register Out

   High Impedance

Q                           76543210765432107

                            MSB                       MSB

                                                                                AI02031E

                                                                                17/44
Instructions                         M95128, M95128-W, M95128-R

5.4    Write Status Register (WRSR)

       The Write Status Register (WRSR) instruction allows new values to be written to the Status
       Register. Before it can be accepted, a Write Enable (WREN) instruction must have been
       previously executed. After the Write Enable (WREN) instruction has been decoded and
       executed, the Status Register is updated with the Write Enable Latch bit (WEL) set to 1.

       The Write Status Register (WRSR) instruction is entered by driving Chip Select (S) low,
       followed by the instruction code and the data byte on Serial Data Input (D). The instruction is
       terminated by driving Chip Select (S) High at a byte boundary of the input data, this event
       triggers the self timed Write cycle, and continues for a period tW (as specified in Table 16,
       Table 17, Table 18 and Table 19), at the end of which the Write in Progress (WIP) bit is reset
       to 0. The instruction sequence is shown in Figure 8.

       The Write Status Register (WRSR) instruction has no effect on b6, b5, b4, b1 and b0 of the
       Status Register. b6, b5 and b4 are always read as 0.

       Chip Select (S) must be driven high after the rising edge of Serial Clock (C) that latches in
       the eighth bit of the data byte, and before the next rising edge of Serial Clock (C). Otherwise,
       the Write Status Register (WRSR) instruction is not executed.

       While the Write Status Register cycle is in progress, the Status Register may still be read to
       check the value of the Write In Progress (WIP) bit. The Write In Progress (WIP) bit is 1
       during the self-timed Write Status Register cycle tW, and is 0 when it is completed. When the
       cycle is completed, the Write Enable Latch (WEL) is reset.

       The Write Status Register (WRSR) instruction allows the user to change the values of the
       Block Protect (BP1, BP0) bits, to define the size of the area that is to be treated as read only,
       as defined in Table 4.

       The Write Status Register (WRSR) instruction also allows the user to set or reset the Status
       Register Write Disable (SRWD) bit in accordance with the Write Protect (W) signal. The
       Status Register Write Disable (SRWD) bit and the Write Protect (W) signal are used to set
       the device in the Hardware-protected mode (HPM, see Table 5), mode in which the Write
       Status Register (WRSR) instruction is not executed.

       The contents of the SRWD and BP1, BP0 bits are updated after the completion of the Write
       Status Register (WRSR) instruction, including the tW Write cycle..

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M95128, M95128-W, M95128-R                                                         Instructions

Table 5. Protection modes

          SRWD                    Write protection of the         Memory content
            bit
W signal                    Mode  Status Register                 Protected area(1) Unprotected area(1)

1         0                       Status Register is

0         0                                Writable (if the WREN  Write Protected  Ready to accept Write
1         1                 Software instruction has set the                       instructions
                            Protected WEL bit)

                              (SPM) The values in the BP1
                                           and BP0 bits can be

                                  changed

                                  Status Register is

                                  Hardware write
                            Hardware protected
0         1                 Protected                             Write Protected  Ready to accept Write
                                                                                   instructions
                              (HPM) The values in the BP1
                                  and BP0 bits cannot be

                                  changed

1. As defined by the values in the Block Protect (BP1, BP0) bits of the Status Register, as shown in Table 5.

The protection features of the device are summarized in Table 2.

When the Status Register Write Disable (SRWD) bit of the Status Register is 0 (its initial
delivery state), it is possible to write to the Status Register provided that the Write Enable
Latch (WEL) bit has previously been set by a Write Enable (WREN) instruction, regardless
of the whether Write Protect (W) is driven High or Low.

When the Status Register Write Disable (SRWD) bit of the Status Register is set to 1, two
cases need to be considered, depending on the state of Write Protect (W):

If Write Protect (W) is driven High, it is possible to write to the Status Register provided
      that the Write Enable Latch (WEL) bit has previously been set by a Write Enable
      (WREN) instruction.

If Write Protect (W) is driven Low, it is not possible to write to the Status Register even
      if the Write Enable Latch (WEL) bit has previously been set by a Write Enable (WREN)
      instruction. (Attempts to write to the Status Register are rejected, and are not accepted
      for execution). As a consequence, all the data bytes in the memory area that are
      software protected (SPM) by the Block Protect (BP1, BP0) bits of the Status Register,
      are also hardware protected against data modification.

Regardless of the order of the two events, the Hardware Protected Mode (HPM) can be
entered:

by setting the Status Register Write Disable (SRWD) bit after driving Write Protect (W)
      Low

or by driving Write Protect (W) Low after setting the Status Register Write Disable
      (SRWD) bit.

The only way to exit the Hardware Protected Mode (HPM) once entered is to pull Write
Protect (W) High.

If Write Protect (W) is permanently tied High, the Hardware Protected Mode (HPM) can
never be activated, and only the Software Protected Mode (SPM), using the Block Protect
(BP1, BP0) bits of the Status Register, can be used.

                                                                                   19/44
Instructions                                            M95128, M95128-W, M95128-R

       Figure 8. Write Status Register (WRSR) sequence

              S

                                     0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
              C

                 Instruction             Status
                                      Register In

              D                  76543210

                 High Impedance  MSB

              Q

                                                                            AI02282D

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M95128, M95128-W, M95128-R                                                                           Instructions

5.5  Read from Memory Array (READ)

     As shown in Figure 9, to send this instruction to the device, Chip Select (S) is first driven
     Low. The bits of the instruction byte and address bytes are then shifted in, on Serial Data
     Input (D). The address is loaded into an internal address register, and the byte of data at
     that address is shifted out, on Serial Data Output (Q).

     If Chip Select (S) continues to be driven Low, the internal address register is automatically
     incremented, and the byte of data at the new address is shifted out.

     When the highest address is reached, the address counter rolls over to zero, allowing the
     Read cycle to be continued indefinitely. The whole memory can, therefore, be read with a
     single READ instruction.

     The Read cycle is terminated by driving Chip Select (S) High. The rising edge of the Chip
     Select (S) signal can occur at any time during the cycle.

     The first byte addressed can be any byte within any page.
     The instruction is not accepted, and is not executed, if a Write cycle is currently in progress.

     Figure 9. Read from Memory Array (READ) sequence

     S

                        0 1 2 3 4 5 6 7 8 9 10 20 21 22 23 24 25 26 27 28 29 30 31
     C

        Instruction                                                 16-Bit Address

     D                      15 14 13 3 2 1 0

                                                               MSB                       Data Out 1  Data Out 2
                              High Impedance
     Q                                                                              76543 2107

                                                                                    MSB

                                                                                                     AI01793D

     1. The most significant address bits (b15, b14) are Don't Care.

                                                                                                     21/44
Instructions                                                               M95128, M95128-W, M95128-R

5.6    Write to Memory Array (WRITE)

       As shown in Figure 10, to send this instruction to the device, Chip Select (S) is first driven
       Low. The bits of the instruction byte, address byte, and at least one data byte are then
       shifted in, on Serial Data Input (D). The instruction is terminated by driving Chip Select (S)
       High at a byte boundary of the input data. The self-timed Write cycle, triggered by the rising
       edge of Chip Select (S), continues for a period tWC (as specified in Table 16 to Table 19.), at
       the end of which the Write in Progress (WIP) bit is reset to 0.

       In the case of Figure 10, Chip Select (S) is driven high after the eighth bit of the data byte
       has been latched in, indicating that the instruction is being used to write a single byte. If,
       though, Chip Select (S) continues to be driven Low, as shown in Figure 11., the next byte of
       input data is shifted in, so that more than a single byte, starting from the given address
       towards the end of the same page, can be written in a single internal Write cycle.

       Each time a new data byte is shifted in, the least significant bits of the internal address
       counter are incremented. If the number of data bytes sent to the device exceeds the page
       boundary, the internal address counter rolls over to the beginning of the page, and the
       previous data there are overwritten with the incoming data. (The page size of these devices
       is 64 bytes).

       The instruction is not accepted, and is not executed, under the following conditions:

        if the Write Enable Latch (WEL) bit has not been set to 1 (by executing a Write Enable
             instruction just before)

        if a Write cycle is already in progress

        if the device has not been deselected, by Chip Select (S) being driven High, at a byte
             boundary (after the eighth bit, b0, of the last data byte that has been latched in)

        if the addressed page is in the region protected by the Block Protect (BP1 and BP0)
             bits.

       Figure 10. Byte Write (WRITE) sequence

              S

                                     0 1 2 3 4 5 6 7 8 9 10 20 21 22 23 24 25 26 27 28 29 30 31
              C

                 Instruction                               16-Bit Address  Data Byte

              D                                            15 14 13  321076543210

                                           High Impedance
              Q

                                                                                                 AI01795D

       1. The most significant address bits (b15, b14) are Don't Care.

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M95128, M95128-W, M95128-R                                                             Instructions

       Figure 11. Page Write (WRITE) sequence

       S

                            0 1 2 3 4 5 6 7 8 9 10 20 21 22 23 24 25 26 27 28 29 30 31
       C

                            Instruction  16-Bit Address                   Data Byte 1

       D                                 15 14 13  321076543210

       S

                         32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47
       C

                            Data Byte 2  Data Byte 3                      Data Byte N

       D  7654321076543210                                                6543210

5.6.1                                                                                                                                                                                         AI01796D

       1. The most significant address bits (b15, b14) are Don't Care.

       ECC (error correction code) and Write cycling

       The M95128 devices offer an ECC (error correction code) logic which compares each 4-byte
       word with 6 EEPROM bits of ECC. As a result, if a single bit out of 4 bytes of data happens
       to be erroneous during a Read operation, the ECC detects it and replaces it by the correct
       value. The read reliability is therefore improved by the use of this feature.

       Note however that even if a single byte has to be written, 4 bytes are internally modified
       (plus the ECC bits), that is, the addressed byte is cycled together with the three other bytes
       making up the word. It is therefore recommended to Write by packets of 4 bytes in order to
       benefit from the larger amount of Write cycles.

       The maximum number of Write cycles for the M95128 (range 6) device is qualified at 1
       Million (1 000 000) Write cycles, using a cycling routine that writes to the device page by
       page (that is, by multiples of 4-byte packets).

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Delivery state                                                                       M95128, M95128-W, M95128-R

6  Delivery state

   The device is delivered with the memory array set at all 1s (FFh). The Status Register Write
   Disable (SRWD) and Block Protect (BP1 and BP0) bits are initialized to 0.

7  Connecting to the SPI bus

   These devices are fully compatible with the SPI protocol.

   All instructions, addresses and input data bytes are shifted in to the device, most significant
   bit first. The Serial Data Input (D) is sampled on the first rising edge of the Serial Clock (C)
   after Chip Select (S) goes Low.

   All output data bytes are shifted out of the device, most significant bit first. The Serial Data
   Output (Q) is latched on the first falling edge of the Serial Clock (C) after the instruction
   (such as the Read from Memory Array and Read Status Register instructions) have been
   clocked into the device.

   Figure 12. Bus master and memory devices on the SPI bus

                                                                                                                     VSS
                                                                                                                     VCC

                                    R

                SPI Interface with  SDO
                (CPOL, CPHA) =      SDI
                                    SCK
                  (0, 0) or (1, 1)

                                                        CQD        VCC          CQD        VCC        CQD  VCC
                                                                           VSS                   VSS               VSS
                Bus master

                                                     R     SPI memory  R           SPI memory  R         SPI memory
                CS3 CS2 CS1                                                                                 device
                                                           device                  device

                                                        S    W HOLD             S    W HOLD           S    W HOLD

                                                                                                                                                                                                                        AI12304c

                     1. The Write Protect (W) and Hold (HOLD) signals should be driven, High or Low as appropriate.

                 Figure 12 shows an example of three memory devices connected to an MCU, on an SPI
                 bus. Only one memory device is selected at a time, so only one memory device drives the
                 Serial Data Output (Q) line at a time, the other memory devices are high impedance.
                 The pull-up resistor R (represented in Figure 12) ensures that a device is not selected if the
                 bus master leaves the S line in the high impedance state.

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M95128, M95128-W, M95128-R           Connecting to the SPI bus

     In applications where the bus master might enter a state where all inputs/outputs SPI bus
     would be in high impedance at the same time (for example, if the bus master is reset during
     the transmission of an instruction), the clock line (C) must be connected to an external pull-
     down resistor so that, if all inputs/outputs become high impedance, the C line is pulled low
     (while the S line is pulled high): this will ensure that S and C do not become high at the
     same time, and so, that the tSHCH requirement is met. The typical value of R is 100 k.

7.1  SPI modes

     These devices can be driven by a microcontroller with its SPI peripheral running in either of
     the two following modes:
      CPOL=0, CPHA=0
      CPOL=1, CPHA=1

     For these two modes, input data is latched in on the rising edge of Serial Clock (C), and
     output data is available from the falling edge of Serial Clock (C).

     The difference between the two modes, as shown in Figure 13, is the clock polarity when the
     bus master is in Stand-by mode and not transferring data:
      C remains at 0 for (CPOL=0, CPHA=0)
      C remains at 1 for (CPOL=1, CPHA=1)

     Figure 13. SPI modes supported

      CPOL CPHA

     0  0  C

     1  1  C

           D                MSB

           Q                         MSB

                                          AI01438B

                                          25/44
Maximum rating                                     M95128, M95128-W, M95128-R

8      Maximum rating

       Stressing the device outside the ratings listed in Table 6 may cause permanent damage to
       the device. These are stress ratings only, and operation of the device at these, or any other
       conditions outside those indicated in the operating sections of this specification, is not
       implied. Exposure to absolute maximum rating conditions for extended periods may affect
       device reliability. Refer also to the STMicroelectronics SURE Program and other relevant
       quality documents.

       Table 6. Absolute maximum ratings

       Symbol                       Parameter                      Min. Max. Unit

                TA  Ambient operating temperature                  40  130                  C

       TSTG Storage temperature                                    65  150                  C

                VO  Output voltage                                 0.50 VCC+0.6 V

                VI  Input voltage                                  0.50 6.5                 V

       VCC          Supply voltage                                 0.50 6.5                 V

       VESD Electrostatic discharge voltage (human body model)(1)  4000 4000                V

       1. AEC-Q100-002 (compliant with JEDEC Std JESD22-A114A, C1=100pF, R1=1500W, R2=500).

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M95128, M95128-W, M95128-R                                          DC and AC parameters

9  DC and AC parameters

   This section summarizes the operating and measurement conditions, and the DC and AC
   characteristics of the device. The parameters in the DC and AC characteristic tables that
   follow are derived from tests performed under the measurement conditions summarized in
   the relevant tables. Designers should check that the operating conditions in their circuit
   match the measurement conditions when relying on the quoted parameters.

   Table 7.  Operating conditions (M95128)                    Min.        Max.      Unit
     Symbol                           Parameter

   VCC Supply voltage                                         4.5         5.5       V

   TA        Ambient operating temperature (device grade 3)   40         125       C

   Table 8.  Operating conditions (M95128-W)                        Min.  Max.      Unit
     Symbol                             Parameter

   VCC Supply voltage                                               2.5        5.5  V

              Ambient operating temperature (device grade 6)        40        85   C
    TA
                                                                    40       125   C
              Ambient operating temperature (device grade 3)

   Table 9. Operating conditions (M95128-R)

   Symbol                   Parameter                         Min.        Max.      Unit

   VCC Supply voltage                                         1.8         5.5       V

   TA        Ambient operating temperature                    40         85        C

                                                                                        27/44
DC and AC parameters                                                               M95128, M95128-W, M95128-R

       Table 10. AC measurement conditions(1)

       Symbol                           Parameter                                  Min.        Max.     Unit
                                                                                                         pF
       CL             Load capacitance                                                   100             ns
                                                                                                  50     V
                      Input rise and fall times                                                          V

                      Input pulse voltages                                         0.2VCC to 0.8VCC

                      Input and output timing reference voltages                   0.3VCC to 0.7VCC

       1. Output Hi-Z is defined as the point where data out is no longer driven.

       Figure 14. AC measurement I/O waveform

                      Input Levels                              Input and Output
                      0.8VCC                          Timing Reference Levels

                                                                             0.7VCC

                      0.2VCC                                                        0.3VCC

                                                                                   AI00825B

       Table 11. Capacitance(1)

       Symbol         Parameter                       Test condition                     Min.     Max.     Unit
                                                                                               8        pF
       COUT    Output capacitance (Q)                 VOUT = 0 V                               8        pF
                                                                                               6        pF
                      Input capacitance (D)           VIN = 0 V
       CIN                                            VIN = 0 V

                      Input capacitance (other pins)

       1. Sampled only, not 100% tested, at TA =25 C and a frequency of 5 MHz.

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M95128, M95128-W, M95128-R                                              DC and AC parameters

Table 12. DC characteristics (M95128, device grade 3)

Symbol  Parameter                                  Test condition       Min.     Max. Unit

ILI Input leakage current                          VIN = VSS or VCC              2                     A

ILO Output leakage current S = VCC, VOUT = VSS or VCC                            2                     A

ICC Supply current              C = 0.1VCC/0.9VCC at 5 MHz,                      4                      mA
                                      VCC = 5 V, Q = open

ICC1    Supply current                             S = VCC, VCC = 5 V,           5                      A
        (Standby Power mode)                        VIN = VSS or VCC

VIL Input low voltage                                                   0.45 0.3 VCC V

  VIH   Input high voltage                                              0.7 VCC VCC+1 V
VOL(1)  Output low voltage
VOH(1)  Output high voltage      IOL = 2 mA, VCC = 5 V                           0.4                    V
                                IOH = 2 mA, VCC = 5 V
                                                                        0.8 VCC                         V

1. For all 5V range devices, the device meets the output requirements for both TTL and CMOS standards.

Table 13. DC characteristics (M95128-W, device grade 6)

Symbol  Parameter                                  Test condition       Min. Max. Unit

ILI     Input leakage current                      VIN = VSS or VCC              2                     A

ILO Output leakage current      S = VCC, VOUT = VSS or VCC                       2                     A

                                C = 0.1VCC/0.9VCC at 5 MHz,                      3                      mA
                                     VCC = 2.5 V, Q = open
ICC Supply current (Read)
                                C = 0.1VCC/0.9VCC at 5 MHz,
                                      VCC = 5 V, Q = open                        5                      mA

ICC0(1) Supply current (Write)                     During tW, S = VCC,           5                      mA
                                                   2.5 V < VCC < 5.5V

ICC1    Supply current          S = VCC, VIN = VSS or VCC,                       5                      A
        (Standby Power mode)        2.5 V < VCC < 5.5 V

VIL Input low voltage                                                   0.45 0.3 VCC V

VIH Input high voltage                                                  0.7 VCC VCC+1 V

VOL Output low voltage          VCC = 2.5 V and IOL = 1.5 mA or                  0.4                    V
                                    VCC = 5 V and IOL = 2 mA

VOH Output high voltage         VCC = 2.5 V and IOH = 0.4 mA           0.8 VCC                         V
                                or VCC = 5 V and IOH = 2 mA

1. Characterized value, not tested in production.

                                                                                                        29/44
DC and AC parameters                                                           M95128, M95128-W, M95128-R

       Table 14. DC characteristics (M95128-W, device grade 3)

       Symbol         Parameter                           Test condition       Min.     Max. Unit

       ILI Input leakage current                          VIN = VSS or VCC               2 A

       ILO Output leakage current      S = VCC, VOUT = VSS or VCC                        2 A

       ICC Supply current (Read)       C = 0.1VCC/0.9VCC at 5 MHz,                         3   mA
                                           VCC = 2.5 V, Q = open

       ICC0(1) Supply current (Write)                     During tW, S = VCC,              6   mA
                                                          2.5 V < VCC < 5.5 V

       ICC1    Supply current          S = VCC, VIN = VSS or VCC                           5   A
               (Standby Power mode)        2.5 V < VCC < 5.5 V,

       VIL Input low voltage                                                   0.45 0.3 VCC V

       VIH Input high voltage                                                  0.7 VCC VCC+1 V

       VOL Output low voltage          VCC = 2.5 V and IOL = 1.5 mA or                  0.4    V
                                           VCC = 5 V and IOL = 2 mA

       VOH Output high voltage         VCC = 2.5 V and IOH = 0.4 mA or        0.8 VCC         V
                                           VCC = 5 V and IOH = 2 mA

       1. Characterized value, not tested in production.

       Table 15. DC characteristics (M95128-R)

       Symbol         Parameter                           Test condition       Min      Max Unit

       ILI Input leakage current                          VIN = VSS or VCC              2     A

       ILO Output leakage current S = VCC, VOUT = VSS or VCC                            2     A

       ICC Supply current (Read)       C = 0.1VCC/0.9VCC at 2 MHz,                      1 (1)  mA
                                           VCC = 1.8 V, Q = open

       ICC0(2) Supply current (Write)  During tW, S = VCC,                              3      mA
                                       1.8 V < VCC < 2.5 V

       ICC1    Supply current (Standby S = VCC, VIN = VSS or VCC, 1.8                   3(1)   A

               Power mode)                                V < VCC < 2.5 V

       VIL Input low voltage                                                   0.45 0.25 VCC V

       VIH Input high voltage                                                  0.7 VCC VCC+1   V

       VOL Output low voltage          IOL = 0.15 mA, VCC = 1.8 V                       0.3    V

       VOH Output high voltage         IOH = 0.1 mA, VCC = 1.8 V 0.8 VCC                      V

       1. This is preliminary data.

       2. Characterized value, not tested in production.

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M95128, M95128-W, M95128-R                                                                   DC and AC parameters

Table 16. AC characteristics (M95128, device grade 3)
                                          Test conditions specified in Table 10 and Table 7

Symbol Alt.                       Parameter                        Min.               Max.   Min.(1) Max.(1) Unit
                                                                                        5
fC         fSCK Clock frequency                                    D.C.                      D.C.  10 MHz
                                                                                        1
tSLCH tCSS1 S active setup time                                    90                   1    30        ns

tSHCH tCSS2 S not active setup time                                90                 100    30        ns
                                                                                       60
tSHSL      tCS S deselect time                                     100                 50    40        ns
                                                                                       50
tCHSH tCSH S active hold time                                      90                  50    30        ns
                                                                                      100
tCHSL                 S not active hold time                       90                   5    30        ns

tCH (2) tCLH Clock high time                                       90                        45        ns

tCL (2)    tCLL Clock low time                                     90                        45        ns

tCLCH (3) tRC Clock rise time                                                                      2   s

tCHCL (3) tFC Clock fall time                                                                      2   s

tDVCH tDSU Data in setup time                                      20                        10        ns

tCHDX      tDH Data in hold time                                   30                        10        ns

tHHCH                 Clock low hold time after HOLD not active    70                        30        ns

tHLCH                 Clock low hold time after HOLD active        40                        30        ns

tCLHL                 Clock low setup time before HOLD active      0                         0         ns

tCLHH                 Clock low setup time before HOLD not active  0                         0         ns

tSHQZ (3) tDIS Output disable time                                                                 40  ns

tCLQV      tV Clock low to output valid                                                            40  ns

tCLQX      tHO Output hold time                                    0                         0         ns

tQLQH (3) tRO Output rise time                                                                     40  ns

tQHQL (3) tFO Output fall time                                                                     40  ns

tHHQV     tLZ HOLD high to output valid                                                           40  ns
tHLQZ (3)  tHZ HOLD low to output High-Z
                                                                                                   40  ns

tW         tWC Write time                                                                          5   ms

1. Preliminary data.

2. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
3. Value guaranteed by characterization, not 100% tested in production.

                                                                                                       31/44
DC and AC parameters                                             M95128, M95128-W, M95128-R

       Table 17. AC characteristics (M95128-W, device grade 6)
                                        Test conditions specified in Table 10 and Table 8

       Symbol Alt.                             Parameter                                     Min.  Max.  Unit
                                                                                                     5   MHz
       fC             fSCK Clock frequency                                                   D.C.         ns
                                                                                                     1    ns
       tSLCH tCSS1 S active setup time                                                       90      1    ns
                                                                                                          ns
       tSHCH tCSS2 S not active setup time                                                   90    100    ns
                                                                                                    60    ns
       tSHSL          tCS S deselect time                                                    100    50    ns
                                                                                                    50    s
       tCHSH          tCSH S active hold time                                                90     50
                                                                                                   100    s
       tCHSL          S not active hold time                                                 90      5    ns
                                                                                                          ns
       tCH (1)        tCLH Clock high time                                                   90           ns
                                                                                                          ns
       tCL (1)        tCLL Clock low time                                                    90           ns
                                                                                                          ns
       tCLCH (2) tRC Clock rise time                                                                      ns
                                                                                                          ns
       tCHCL (2) tFC Clock fall time                                                                      ns
                                                                                                          ns
       tDVCH          tDSU Data in setup time                                                20           ns
                                                                                                          ns
       tCHDX          tDH Data in hold time                                                  30           ns
                                                                                                          ms
       tHHCH          Clock low hold time after HOLD not active                              70

       tHLCH          Clock low hold time after HOLD active                                  40

       tCLHL          Clock low setup time before HOLD active                                0

       tCLHH          Clock low setup time before HOLD not active                            0

       tSHQZ (2) tDIS Output disable time

       tCLQV          tV Clock low to output valid

       tCLQX          tHO Output hold time                                                   0

       tQLQH (2) tRO Output rise time

       tQHQL (2) tFO Output fall time

        tHHQV         tLZ HOLD high to output valid
       tHLQZ (2)      tHZ HOLD low to output High-Z

       tW             tWC Write time

       1. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
       2. Value guaranteed by characterization, not 100% tested in production.

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M95128, M95128-W, M95128-R                                             DC and AC parameters

Table 18. AC characteristics (M95128-W, device grade 3)
                                Test conditions specified in Table 10 and Table 8

Symbol Alt.                                  Parameter                                Min. Max. Unit

fC         fSCK Clock frequency                                                       D.C. 5 MHz

tSLCH      tCSS1 S active setup time                                                  90      ns

tSHCH tCSS2 S not active setup time                                                   90      ns

tSHSL      tCS S deselect time                                                        100     ns

tCHSH      tCSH S active hold time                                                    90      ns

tCHSL               S not active hold time                                           90      ns
tCH (1)   tCLH Clock high time
tCL (1)   tCLL Clock low time                                                        90      ns
tCLCH (2)  tRC Clock rise time
tCHCL (2)  tFC Clock fall time                                                        90      ns

                                                                                           1  s

                                                                                           1  s

tDVCH      tDSU Data in setup time                                                    20      ns

tCHDX      tDH Data in hold time                                                      30      ns

tHHCH                       Clock low hold time after HOLD not active                 70      ns

tHLCH                       Clock low hold time after HOLD active                     40      ns

tCLHL                       Clock low setup time before HOLD active                   0       ns

tCLHH               Clock low setup time before HOLD not active                      0       ns
tSHQZ (2)  tDIS Output disable time
                                                                                           100 ns

tCLQV      tV Clock low to output valid                                                    60 ns

tCLQX     tHO Output hold time                                                       0       ns
tQLQH (2)  tRO Output rise time
tQHQL (2)  tFO Output fall time                                                            50 ns

                                                                                           50 ns

tHHQV     tLZ HOLD high to output valid                                                   50 ns
tHLQZ (2)  tHZ HOLD low to output High-Z
                                                                                           100 ns

tW         tWC Write time                                                                  5 ms

1. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
2. Value guaranteed by characterization, not 100% tested in production.

                                                                                              33/44
DC and AC parameters                                             M95128, M95128-W, M95128-R

       Table 19. AC characteristics (M95128-R)

                      Test conditions specified in Table 10 and Table 9

       Symbol Alt.                           Parameter             Min.(1)                   Max.(1)  Unit
                                                                                                2     MHz
       fC             fSCK Clock frequency                         D.C.
                                                                                                 1     ns
       tSLCH          tCSS1 S active setup time                    200                          1      ns
                                                                                                       ns
       tSHCH          tCSS2 S not active setup time                200                         250     ns
                                                                                               150     ns
       tSHSL          tCS S deselect time                          200                         100     ns
                                                                                               100     ns
       tCHSH          tCSH S active hold time                      200                         100     s
                                                                                               250     s
       tCHSL          S not active hold time                       200                                 ns
                                                                                                 5     ns
       tCH (2)        tCLH Clock high time                         200                                 ns
                                                                                                       ns
       tCL (2)        tCLL Clock low time                          200                                 ns
                                                                                                       ns
       tCLCH (3)      tRC Clock rise time                                                              ns
                                                                                                       ns
       tCHCL (3)      tFC Clock fall time                                                              ns
                                                                                                       ns
       tDVCH          tDSU Data in setup time                      40                                  ns
                                                                                                       ns
       tCHDX          tDH Data in hold time                        50                                  ns
                                                                                                       ms
       tHHCH          Clock low hold time after HOLD not active    140

       tHLCH          Clock low hold time after HOLD active        90

       tCLHL          Clock low setup time before HOLD active      0

       tCLHH          Clock low setup time before HOLD not active  0

       tSHQZ (3)      tDIS Output disable time

       tCLQV          tV Clock low to output valid

       tCLQX          tHO Output hold time                         0

       tQLQH (3)      tRO Output rise time

       tQHQL (3)      tFO Output fall time

        tHHQV         tLZ HOLD high to output valid
       tHLQZ (3)      tHZ HOLD low to output High-Z

       tW             tWC Write time

       1. This is preliminary data.

       2. tCH + tCL must never be less than the shortest possible clock period, 1 / fC(max)
       3. Value guaranteed by characterization, not 100% tested in production.

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M95128, M95128-W, M95128-R                                                         DC and AC parameters
                 Figure 15. Serial input timing

                                                                                   tSHSL

S                               tSLCH                         tCHSH                tSHCH
       tCHSL
                                          tCHDX                                    tCHCL
C                          MSB IN
                    tDVCH                                     tCLCH
                                                                           LSB IN
D

                                 High Impedance
Q

                                                                                          AI01447C

Figure 16. Hold timing                                        tHLCH

        S                                        tCLHL                    tHHCH
                                                       tHLQZ
        C                                                            tCLHH
                                                                       tHHQV
        Q
        D
        HOLD

                                                                                          AI01448B

                                                                                          35/44
DC and AC parameters                                 M95128, M95128-W, M95128-R
Figure 17. Output timing

         S

C                         tCLQV  tCH                          tSHQZ
        tCLQV                                   tCL

     tCLQX     tCLQX
Q
                                                     LSB OUT

                                 tQLQH
                                 tQHQL

D ADDR.LSB IN

                                                              AI01449e

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M95128, M95128-W, M95128-R                                                  Package mechanical

10 Package mechanical

Figure 18. SO8N 8 lead plastic small outline, 150 mils body width, package outline

            A2                     A                                  h x 45
                                             ccc
                    b                                                        c
                           e
                                                                        0.25 mm
                                D                                   GAUGE PLANE

                             8                                                          k

                                   E1 E                       L
                                                            L1
                             1                          A1
                                                                                                  SO-A

1. Drawing is not to scale.

Table 20.   SO8N 8 lead plastic small outline, 150 mils body width, package
    Symbol  mechanical data

                                   millimeters                              inches(1)

            Typ                    Min            Max       Typ             Min                         Max

A                                                 1.75                                                  0.0689
                                                                                                        0.0098
A1                                 0.10           0.25                      0.0039
                                                                            0.0492                      0.0189
A2                                 1.25                                     0.011                       0.0091
                                                                            0.0067                      0.0039
b                                  0.28           0.48                                                  0.1969
                                                                            0.189                       0.2441
c                                  0.17           0.23                      0.2283                      0.1575
                                                                            0.1496
ccc                                               0.10                                                      -
                                                                                -                       0.0197
D           4.90                   4.80           5.00      0.1929          0.0098
                                                                                                           8
E           6.00                   5.80           6.20      0.2362             0                        0.05
                                                                            0.0157
E1          3.90                   3.80           4.00      0.1535

e           1.27                                          0.05

h                                  0.25           0.50

k                                  0              8

L                                  0.40           1.27

L1          1.04                                            0.0409

1. Values in inches are converted from mm and rounded to 4 decimal digits.

                                                                                                        37/44
Package mechanical                                                M95128, M95128-W, M95128-R

       Figure 19. TSSOP8 8 lead thin shrink small outline, package outline

                                                                   D

                                    8     5

                                                                                                  c

                                                 E1 E

                                    1     4

                                                                                            

                                                              A1                   L

                            A                    A2
                    CP
                                                                                   L1

                                       b     e

                                                                                       TSSOP8AM

       1. Drawing is not to scale.

       Table 21.    TSSOP8 8 lead thin shrink small outline, package mechanical data
           Symbol
                                          millimeters                                  inches(1)

                               Typ        Min          Max    Typ                      Min           Max

       A                                               1.200                                         0.0472
                                                                                                     0.0059
       A1                                 0.050        0.150                           0.0020        0.0413
                                                                                       0.0315        0.0118
       A2           1.000                 0.800        1.050  0.0394                   0.0075        0.0079
                                                                                       0.0035        0.0039
       b                                  0.190        0.300                                         0.1220
                                                                                       0.1142
       c                                  0.090        0.200                                          
                                                                                                     0.2598
       CP                                              0.100                           0.2441        0.1772
                                                                                       0.1693        0.0295
       D            3.000                 2.900        3.100  0.1181                   0.0177
                                                                                                        8
       e            0.650                                   0.0256                      0
                                                                                          8
       E            6.400                 6.200        6.600  0.2520

       E1           4.400                 4.300        4.500  0.1732

       L            0.600                 0.450        0.750  0.0236

       L1           1.000                                     0.0394

                                          0           8

       N                                  8

       1. Values in inches are converted from mm and rounded to 4 decimal digits.

38/44
M95128, M95128-W, M95128-R                                             Package mechanical

Figure 20. UFDFPN8, 8-lead ultra thin fine pitch dual flat package no lead 2 x 3 mm,
                 outline

                                        D                   e       b

                                                        L3             L1

                            E                                          E2

                               A                                                                    L
                                    A1
                                                                              D2
1. Not to scale.                                     ddd

                                                                                                             UFDFPN-01

Table 22.   UFDFPN8, 8-lead ultra thin fine pitch dual flat package no lead 2 x 3 mm,
    Symbol  mechanical data

                                        millimeters                    inches(1)

            Typ                         Min          Max    Typ        Min                                              Max

A           0.55                        0.45         0.6    0.0217     0.0177                                           0.0236

A1          0.02                        0            0.05   0.0008     0                                                0.002

b           0.25                        0.2          0.3    0.0098     0.0079                                           0.0118

D           2                           1.9          2.1    0.0787     0.0748                                           0.0827

D2          1.6                         1.5          1.7    0.063      0.0591                                           0.0669

E           3                           2.9          3.1    0.1181     0.1142                                           0.122

E2          0.2                         0.1          0.3    0.0079     0.0039                                           0.0118

e           0.5                         -            -      0.0197     -                                                -

L           0.45                        0.4          0.5    0.0177     0.0157                                           0.0197

L1                                                   0.15                                                               0.0059

L3                                      0.3                            0.0118
ddd(2)                                  0.08                            0.08

1. Values in inches are converted from mm and rounded to 4 decimal digits.

2. Applied for exposed die paddle and terminals. Exclude embedding part of exposed die paddle from
     measuring.

                                                                                                                           39/44
Part numbering                                                    M95128, M95128-W, M95128-R

11 Part numbering

       Table 23. Ordering information scheme

       Example:                               M95128             W MN 6 T P /P

       Device type
       M95 = SPI serial access EEPROM

       Device function
       128 = 128 Kbit (16384 x 8)

       Operating voltage
       blank = VCC = 4.5 to 5.5 V
       W = VCC = 2.5 to 5.5 V
       R = VCC = 1.8 to 5.5 V

       Package
       MN = SO8 (150 mils width)
       DW = TSSOP8 (169 mils width)
       MB = UFDFPN8 (MLP8)

       Device grade
       6 = Industrial temperature range, 40 to 85 C.
       Device tested with standard test flow
       3 = Device tested with High Reliability Certified Flow(1)
       Automotive temperature range (40 to 125 C)

       Option
       blank = Standard Packing
       T = Tape and Reel Packing

       Plating technology
       P or G = ECOPACK (RoHs compliant)

        Process
        P = F6DP26% Chartered
        A = F8L Rsst

       1. ST strongly recommends the use of the Automotive Grade devices for use in an automotive environment.
            The High Reliability Certified Flow (HRCF) is described in the quality note QNEE9801. Please ask your
            nearest ST sales office for a copy.

       For a list of available options (speed, package, etc.) or for further information on any aspect
       of this device, please contact your nearest ST sales office.

       The category of second-level interconnect is marked on the package and on the inner box
       label, in compliance with JEDEC Standard JESD97. The maximum ratings related to
       soldering conditions are also marked on the inner box label.

40/44
M95128, M95128-W, M95128-R                                      Part numbering

Table 24. Available M95128x products (package, voltage range, temperature grade)

Package                        M95128-R         M95128-W            M95128
                            (1.8 V to 5.5 V)  (2.5 V to 5.5 V)  (4.5 V to 5.5 V)

DIP8 (BN)                   -                 Range 6

SO8N (MN)                   Range 6           Range 6/Range 3   Range 3

MLP8 (MB)                   Range 6                 Range 6     Range 3
TSSOP (DW)                  Range 6           Range 6/Range 3

                                                                                  41/44
Revision history                                              M95128, M95128-W, M95128-R

12 Revision history

       Table 25. Document revision history

       Date         Revision                      Changes

       17-Nov-1999  2.1       New -V voltage range added (including the tables for DC characteristics,
                              AC characteristics, and ordering information).

       07-Feb-2000  2.2       New -V voltage range extended to M95256 (including AC characteristics,
       22-Feb-2000            and ordering information).
       15-Mar-2000
                    2.3 tCLCH and tCHCL, for the M95xxx-V, changed from 1s to 100ns

                    2.4 -V voltage range changed to 2.7-3.6V

       29-Jan-2001            Lead Soldering Temperature in the Absolute Maximum Ratings table
                    2.5 amended

                              Illustrations and Package Mechanical data updated

       12-Jun-2001            Correction to header of Table 12B
                    2.6 TSSOP14 Illustrations and Package Mechanical data updated

                              Document promoted from Preliminary Data to Full Data Sheet

       08-Feb-2002  2.7       Announcement made of planned upgrade to 10 MHz clock for the 5V, 40
                              to 85C, range.

       09-Aug-2002  2.8       M95128 split off to its own datasheet. Data added for new and forthcoming
                              products, including availability of the SO8 narrow package.

       24-Feb-2003 2.9 Omission of SO8 narrow package mechanical data remedied

       26-Jun-2003 2.10 -V voltage range removed

       21-Nov-2003  3.0       Table of contents, and Pb-free options added. -S voltage range extended
       17-Mar-2004            to -R. VIL(min) improved to 0.45V

                              Absolute Maximum Ratings for VIO(min) and VCC(min) changed. Soldering
                    4.0 temperature information clarified for RoHS compliant devices. Device

                              grade information clarified

       21-Oct-2004            M95128 datasheet merged back in. Product List summary table added.
                    5.0 AEC-Q100-002 compliance. Device Grade information clarified. tHHQX

                              corrected to tHHQV. 10MHz product becomes standard

42/44
M95128, M95128-W, M95128-R                                                       Revision history

Table 25. Document revision history (continued)

Date         Revision                                Changes

                            New M95128 datasheet extracted from the M95128/256 datasheet. Order

                            of sections modified.

                            ECC (error correction code) and Write cycling paragraph added.

                            Section 3.7: Supply voltage (VCC) added and information removed below
                            Section 4: Operating features.

                            Power up state removed below Section 6: Delivery state.

                            Figure 13: SPI modes supported modified and Note 2 added.

                            ICC1 specified over the whole VCC range and ICC0 added to Table 13,
                            Table 14 and Table 15.

                            ICC specified over the whole VCC range in Table 13.

13-Apr-2006  6              tCHHL and tCHHH replaced by tCLHL and tCLHH, respectively.
27-Jun-2006                 Figure 16: Hold timing modified.
04-Oct-2007
                            Process letter and Note 1 added to Table 23: Ordering information

                            scheme.

                            "AC Characteristics (M95128, Device Grade 6)" Table (for 10MHz

                            frequency) removed.

                            Note 1 removed from Table 19: AC characteristics (M95128-R).

                            TA added to Table 6: Absolute maximum ratings.
                            PDIP8 (BN) and SO8 wide (MW) packages removed. M95128-W and

                            M95128-R are no longer under development.

                            Test conditions changed for VOL and VOH in Section Table 14.: DC
                            characteristics (M95128-W, device grade 3).

                            Figure 12: Bus master and memory devices on the SPI bus modified.

             7              SO8N package specifications updated (see Table 20 and Figure 18).

                            V Process specified and A Process replaced by P in Table 23: Ordering

                            information scheme.

                            Section 3.7: Supply voltage (VCC), Section 4.3: Data Protection and
                            protocol control, Section 5.4: Write Status Register (WRSR), Section 5.6:

                            Write to Memory Array (WRITE) and Section 5.6.1: ECC (error correction

                            code) and Write cycling updated.

                            Note removed below Figure 12: Bus master and memory devices on the
                            SPI bus, replaced by paragraph.

                            Test conditions modified for ICC1 and ICC0 in Table 15: DC characteristics
                            (M95128-R). AC characteristics values added for fC frequency = 10 MHz in
                            Table 16: AC characteristics (M95128, device grade 3).

             8              tW modified in Table 19: AC characteristics (M95128-R).

                            Section 10: Package mechanical:

                            UFDFPN8 package added

                            Package mechanical inch values calculated from mm and rounded to 4
                              decimal digits

                            Table 24: Available M95128x products (package, voltage range,
                            temperature grade) added.

                            Blank removed below Plating technology, first note removed, process A
                            added and process V removed in Table 23: Ordering information scheme.

                                                                                                 43/44
                                                                                                M95128, M95128-W, M95128-R

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