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M50FW040K1

器件型号:M50FW040K1
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

4 Mbit 512Kb x8, Uniform Block 3V Supply Firmware Hub Flash Memory

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M50FW040K1器件文档内容

                                           M50FW040

                        4 Mbit (512Kb x8, Uniform Block)
               3V Supply Firmware Hub Flash Memory

FEATURES SUMMARY                                Figure 1. Packages

SUPPLY VOLTAGE                                                               PLCC32 (K)

      VCC = 3V to 3.6V for Program, Erase and                               TSOP32 (NB)
          Read Operations                                                      8 x 14mm

      VPP = 12V for Fast Erase (optional)                                    TSOP40 (N)
TWO INTERFACES                                                               10 x 20mm

      Firmware Hub (FWH) Interface for
          embedded operation with PC Chipsets.

      Address/Address Multiplexed (A/A Mux)
          Interface for programming equipment
          compatibility.

FIRMWARE HUB (FWH) HARDWARE
     INTERFACE MODE

      5 Signal Communication Interface
          supporting Read and Write Operations

      Hardware Write Protect Pins for Block
          Protection

      Register Based Read and Write
          Protection

      5 Additional General Purpose Inputs for
          platform design flexibility

      Synchronized with 33MHz PCI clock

PROGRAMMING TIME: 10s typical

8 UNIFORM 64 Kbyte MEMORY BLOCKS

PROGRAM/ERASE CONTROLLER

      Embedded Byte Program and Block
          Erase algorithms

      Status Register Bits

PROGRAM and ERASE SUSPEND

      Read other Blocks during Program/Erase
          Suspend

      Program other Blocks during Erase
          Suspend

FOR USE in PC BIOS APPLICATIONS

ELECTRONIC SIGNATURE

      Manufacturer Code: 20h

      Device Code: 2Ch

November 2004                                                                             1/41
M50FW040

TABLE OF CONTENTS

FEATURES SUMMARY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
     Figure 1. Packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1

SUMMARY DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Figure 2. Logic Diagram (FWH Interface) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Table 1. Signal Names (FWH Interface) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Figure 3. Logic Diagram (A/A Mux Interface). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
     Table 2. Signal Names (A/A Mux Interface) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
     Figure 4. PLCC Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
     Figure 5. TSOP32 Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Figure 6. TSOP40 Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

SIGNAL DESCRIPTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Firmware Hub (FWH) Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Input/Output Communications (FWH0-FWH3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Input Communication Frame (FWH4).. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Identification Inputs (ID0-ID3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     General Purpose Inputs (FGPI0-FGPI4). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Interface Configuration (IC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Interface Reset (RP). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     CPU Reset (INIT). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Clock (CLK). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Top Block Lock (TBL). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Write Protect (WP). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Reserved for Future Use (RFU). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Address/Address Multiplexed (A/A Mux) Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Address Inputs (A0-A10). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Data Inputs/Outputs (DQ0-DQ7). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Output Enable (G). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Write Enable (W). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Row/Column Address Select (RC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Ready/Busy Output (RB). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Supply Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     VCC Supply Voltage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     VPP Optional Supply Voltage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     VSS Ground. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     Table 3. Block Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

BUS OPERATIONS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Firmware Hub (FWH) Bus Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Bus Read. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Bus Write. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Bus Abort. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

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                                                                                                             M50FW040

     Standby. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Block Protection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Address/Address Multiplexed (A/A Mux) Bus Operations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Bus Read. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Bus Write. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Output Disable. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Table 4. FWH Bus Read Field Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Figure 7. FWH Bus Read Waveforms. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
     Table 5. FWH Bus Write Field Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
     Figure 8. FWH Bus Write Waveforms. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

COMMAND INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

     Read Memory Array Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     Read Status Register Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     Read Electronic Signature Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     Program Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     Erase Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     Clear Status Register Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     Program/Erase Suspend Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Program/Erase Resume Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Table 6. Read Electronic Signature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Table 7. Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

STATUS REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

     Program/Erase Controller Status (Bit 7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Erase Suspend Status (Bit 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Erase Status (Bit 5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Program Status (Bit 4) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     VPP Status (Bit 3). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Program Suspend Status (Bit 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Block Protection Status (Bit 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Reserved (Bit 0). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Table 8. Status Register Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

FIRMWARE HUB (FWH) INTERFACE CONFIGURATION REGISTERS . . . . . . . . . . . . . . . . . . . . . . 19

     Lock Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Write Lock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Read Lock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Lock Down. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Firmware Hub (FWH) General Purpose Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Manufacturer Code Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Device Code Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Firmware Hub (FWH) General Purpose Input Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Manufacturer Code Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

                                                                                                                                                           3/41
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     Device Code Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     Table 9. Firmware Hub Register Configuration Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
     Table 10. Lock Register Bit Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
     Table 11. General Purpose Inputs Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

PROGRAM AND ERASE TIMES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
     Table 12. Program and Erase Times. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

MAXIMUM RATING. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Table 13. Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

DC AND AC PARAMETERS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Table 14. Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Table 15. FWH Interface AC Measurement Conditions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Table 16. A/A Mux Interface AC Measurement Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Figure 9. FWH Interface AC Testing Input Output Waveforms. . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Figure 10.A/A Mux Interface AC Testing Input Output Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Table 17. Impedance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Table 18. DC Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
     Figure 11.FWH Interface Clock Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
     Table 19. FWH Interface Clock Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
     Figure 12.FWH Interface AC Signal Timing Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Table 20. FWH Interface AC Signal Timing Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Figure 13.Reset AC Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     Table 21. Reset AC Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
     Figure 14.A/A Mux Interface Read AC Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
     Table 22. A/A Mux Interface Read AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
     Figure 15.A/A Mux Interface Write AC Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
     Table 23. A/A Mux Interface Write AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

PACKAGE MECHANICAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
     Figure 16.PLCC32 32 pin Rectangular Plastic Leaded Chip Carrier, Package Outline . . . . . . . . 31
     Table 24. PLCC32 32 pin Rectangular Plastic Leaded Chip Carrier, Package Mechanical Data 32
     Figure 17.TSOP32 32 lead Plastic Thin Small Outline, 8x14 mm, Package Outline . . . . . . . . . . 33
     Table 25. TSOP32 32 lead Plastic Thin Small Outline, 8x14 mm, Package Mechanical Data. . . 33
     Figure 18.TSOP40 40 lead Plastic Thin Small Outline, 10x20 mm, Package Outline . . . . . . . . . 34
     Table 26. TSOP40 40 lead Plastic Thin Small Outline, 10x20 mm, Package Mechanical Data. . 34

PART NUMBERING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
     Table 27. Ordering Information Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

FLOWCHARTS AND PSEUDO CODES. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
     Figure 19.Program Flowchart and Pseudo Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
     Figure 20.Program Suspend & Resume Flowchart and Pseudo Code . . . . . . . . . . . . . . . . . . . . . . 37
     Figure 21.Erase Flowchart and Pseudo Code. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

4/41
                                                                                                             M50FW040

     Figure 22.Erase Suspend & Resume Flowchart and Pseudo Code . . . . . . . . . . . . . . . . . . . . . . . . 39
REVISION HISTORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

     Table 28. Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

                                                                                                                                                           5/41
M50FW040

SUMMARY DESCRIPTION                                    and any error conditions identified. The command
                                                       set required to control the memory is consistent
The M50FW040 is a 4 Mbit (512Kb x8) non-vola-          with JEDEC standards.
tile memory that can be read, erased and repro-
grammed. These operations can be performed             Two different bus interfaces are supported by the
using a single low voltage (3.0 to 3.6V) supply. For   memory. The primary interface, the Firmware Hub
fast erasing in production lines an optional 12V       (or FWH) Interface, uses Intel's proprietary FWH
power supply can be used to reduce the erasing         protocol. This has been designed to remove the
time.                                                  need for the ISA bus in current PC Chipsets; the
                                                       M50FW040 acts as the PC BIOS on the Low Pin
The memory is divided into blocks that can be          Count bus for these PC Chipsets.
erased independently so it is possible to preserve
valid data while old data is erased. Blocks can be     The secondary interface, the Address/Address
protected individually to prevent accidental Pro-      Multiplexed (or A/A Mux) Interface, is designed to
gram or Erase commands from modifying the              be compatible with current Flash Programmers for
memory. Program and Erase commands are writ-           production line programming prior to fitting to a PC
ten to the Command Interface of the memory. An         Motherboard.
on-chip Program/Erase Controller simplifies the
process of programming or erasing the memory by        The memory is offered in TSOP32 (8 x 14mm),
taking care of all of the special operations that are  TSOP40 (10 x 20mm) and PLCC32 packages and
required to update the memory contents. The end        it is supplied with all the bits erased (set to '1').
of a program or erase operation can be detected

Figure 2. Logic Diagram (FWH Interface)                Table 1. Signal Names (FWH Interface)

                                                       FWH0-FWH3 Input/Output Communications

                  VCC VPP                              FWH4     Input Communication Frame

                                                       ID0-ID3  Identification Inputs

               4            4                          FGPI0-FGPI4 General Purpose Inputs
ID0-ID3                          FWH0-
                                 FWH3                  IC       Interface Configuration
               5
FGPI0-                            WP                   RP       Interface Reset
FGPI4
                                 TBL                   INIT     CPU Reset
FWH4
    CLK                                                CLK      Clock
       IC
      RP          M50FW040                             TBL      Top Block Lock
    INIT
                                                       WP       Write Protect

                                                       RFU      Reserved for Future Use. Leave
                                                                disconnected

                                                       VCC      Supply Voltage

                                                       VPP      Optional Supply Voltage for Fast
                                                                Erase Operations

                  VSS                                  VSS      Ground

                            AI03623                    NC       Not Connected Internally

6/41
                                                                                                         M50FW040

Figure 3. Logic Diagram (A/A Mux Interface)                  Table 2. Signal Names (A/A Mux Interface)

                                                             IC                     Interface Configuration

                                                             A0-A10                 Address Inputs

                 VCC VPP                                     DQ0-DQ7                Data Inputs/Outputs

                                                             G                      Output Enable

             11                      8                       W                      Write Enable
A0-A10                                    DQ0-DQ7

                                                             RC                     Row/Column Address Select

                                                             RB                     Ready/Busy Output

RC                                                           RP                     Interface Reset

IC               M50FW040            RB

                                                             VCC                    Supply Voltage

G                                                            VPP                    Optional Supply Voltage for Fast
                                                                                    Program and Erase Operations

W                                                            VSS                    Ground

RP                                                           NC                     Not Connected Internally

                 VSS

                                                    AI10719

Figure 4. PLCC Connections                          A8                              A/A Mux
                            A/A Mux                     A9
                                                            RP
                                                                VPP
                                                                     VCC
                                                                         RC
                                                                             A10

                                                    FGPI2
                                                        FGPI3
                                                            RP
                                                                VPP
                                                                     VCC
                                                                         CLK
                                                                             FGPI4

                        A7           FGPI1                1 32          IC (VIL)    IC (VIH)
                        A6           FGPI0          M50FW040            NC          NC
                        A5                                              NC          NC
                        A4              WP                17            VSS         VSS
                        A3              TBL                       25 VCC            VCC
                        A2               ID3 9                          INIT        G
                        A1               ID2                            FWH4        W
                        A0               ID1                            RFU         RB
                      DQ0                ID0                            RFU         DQ7
                                     FWH0

                                                    FWH1
                                                        FWH2

                                                            VSS
                                                                FWH3

                                                                     RFU
                                                                         RFU
                                                                             RFU

                            A/A Mux                 DQ1                             A/A Mux
                                                        DQ2
Note: Pins 27 and 28 are not internally connected.          VSS
                                                                DQ3
                                                                     DQ4
                                                                         DQ5
                                                                             DQ6

                                                                                                              AI03616

                                                                                                                    7/41
M50FW040

Figure 5. TSOP32 Connections

                   NC              NC      1                32  INIT                                G
                   NC              NC                           FWH4/LFRAME                         W
      A/A Mux                      NC      8 M50FW040 25        NC                                  NC       A/A Mux
                   NC            VSS                            RFU                                 DQ7
                   NC               IC     9                24  RFU                                 DQ6
             IC (VIH)            GPI4                           RFU                                 DQ5
                  A10             CLK      16               17  RFU                                 DQ4
                   RC            VCC
                 VCC             VPP                            FWH3/LAD3                           DQ3
                 VPP               RP                           VSS                                 VSS
                   RP            GPI3                           FWH2/LAD2                           DQ2
                    A9           GPI2                           FWH1/LAD1                           DQ1
                    A8           GPI1                           FWH0/LAD0                           DQ0
                    A7           GPI0                           ID0                                 A0
                    A6             WP                           ID1                                 A1
                    A5            TBL                           ID2                                 A2
                    A4                                          ID3/RFU                             A3

        1. the RB pin is not available for the A/A Mux interface in the TSOP32 package.                               AI10718
                                                                                                                           AI03617
Figure 6. TSOP40 Connections

                            NC         NC     1             40                           VSS   VSS
                      IC (VIH)   IC (VIL)                                                VCC   VCC
               A/A Mux                        10  M50FW040  31                           FWH4  W    A/A Mux
                            NC         NC                                                INIT  G
                            NC         NC     11            30                           RFU   RB
                            NC         NC                                                RFU   DQ7
                            NC         NC     20            21                           RFU   DQ6
                           A10    FGPI4                                                  RFU   DQ5
                            NC         NC                                                RFU   DQ4
                            RC       CLK                                                 VCC   VCC
                          VCC        VCC                                                 VSS   VSS
                          VPP        VPP                                                 VSS   VSS
                            RP         RP                                                FWH3  DQ3
                            NC         NC                                                FWH2  DQ2
                            NC         NC                                                FWH1  DQ1
                             A9   FGPI3                                                  FWH0  DQ0
                             A8   FGPI2                                                  ID0   A0
                             A7   FGPI1                                                  ID1   A1
                             A6   FGPI0                                                  ID2   A2
                             A5       WP                                                 ID3   A3
                             A4      TBL

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SIGNAL DESCRIPTIONS                                     the Interface Configuration, IC, should not be
                                                        changed during operation.
There are two different bus interfaces available on
this part. The active interface is selected before      To select the Firmware Hub (FWH) Interface the
power-up or during Reset using the Interface Con-       Interface Configuration pin should be left to float or
figuration Pin, IC.                                     driven Low, VIL; to select the Address/Address
                                                        Multiplexed (A/A Mux) Interface the pin should be
The signals for each interface are discussed in the     driven High, VIH. An internal pull-down resistor is
Firmware Hub (FWH) Signal Descriptions section          included with a value of RIL; there will be a leakage
and the Address/Address Multiplexed (A/A Mux)           current of ILI2 through each pin when pulled to VIH;
Signal Descriptions section below. The supply sig-      see Table 18.
nals are discussed in the Supply Signal Descrip-
tions section below.                                    Interface Reset (RP). The Interface Reset (RP)
                                                        input is used to reset the memory. When Interface
Firmware Hub (FWH) Signal Descriptions                  Reset (RP) is set Low, VIL, the memory is in Reset
                                                        mode: the outputs are put to high impedance and
For the Firmware Hub (FWH) Interface see Figure         the current consumption is minimized. When RP is
2., Logic Diagram (FWH Interface), and Table            set High, VIH, the memory is in normal operation.
1., Signal Names (FWH Interface).                       After exiting Reset mode, the memory enters
                                                        Read mode.
Input/Output Communications (FWH0-FWH3). All
Input and Output Communication with the memory          CPU Reset (INIT). The CPU Reset, INIT, pin is
take place on these pins. Addresses and Data for        used to Reset the memory when the CPU is reset.
Bus Read and Bus Write operations are encoded           It behaves identically to Interface Reset, RP, and
on these pins.                                          the internal Reset line is the logical OR (electrical
                                                        AND) of RP and INIT.
Input Communication Frame (FWH4). The In-
put Communication Frame (FWH4) signals the              Clock (CLK). The Clock, CLK, input is used to
start of a bus operation. When Input Communica-         clock the signals in and out of the Input/Output
tion Frame is Low, VIL, on the rising edge of the       Communication Pins, FWH0-FWH3. The Clock
Clock a new bus operation is initiated. If Input        conforms to the PCI specification.
Communication Frame is Low, VIL, during a bus
operation then the operation is aborted. When In-       Top Block Lock (TBL). The Top Block Lock in-
put Communication Frame is High, VIH, the cur-          put is used to prevent the Top Block (Block 7) from
rent bus operation is proceeding or the bus is idle.    being changed. When Top Block Lock, TBL, is set
                                                        Low, VIL, Program and Erase operations in the
Identification Inputs (ID0-ID3). The Identifica-        Top Block have no effect, regardless of the state
tion Inputs select the address that the memory re-      of the Lock Register. When Top Block Lock, TBL,
sponds to. Up to 16 memories can be addressed           is set High, VIH, the protection of the Block is de-
on a bus. For an address bit to be `0' the pin can      termined by the Lock Register. The state of Top
be left floating or driven Low, VIL; an internal pull-  Block Lock, TBL, does not affect the protection of
down resistor is included with a value of RIL. For      the Main Blocks (Blocks 0 to 6).
an address bit to be `1' the pin must be driven
High, VIH; there will be a leakage current of ILI2      Top Block Lock, TBL, must be set prior to a Pro-
through each pin when pulled to VIH; see Table 18.      gram or Erase operation is initiated and must not
                                                        be changed until the operation completes or un-
By convention the boot memory must have ad-             predictable results may occur. Care should be tak-
dress `0000' and all additional memories take se-       en to avoid unpredictable behavior by changing
quential addresses starting from `0001'.                TBL during Program or Erase Suspend.

General Purpose Inputs (FGPI0-FGPI4). The Gen-          Write Protect (WP). The Write Protect input is
eral Purpose Inputs can be used as digital inputs       used to prevent the Main Blocks (Blocks 0 to 6)
for the CPU to read. The General Purpose Inputs         from being changed. When Write Protect, WP, is
Register holds the values on these pins. The pins       set Low, VIL, Program and Erase operations in the
must have stable data from before the start of the      Main Blocks have no effect, regardless of the state
cycle that reads the General Purpose Input Regis-       of the Lock Register. When Write Protect, WP, is
ter until after the cycle is complete. These pins       set High, VIH, the protection of the Block deter-
must not be left to float, they should be driven Low,   mined by the Lock Register. The state of Write
VIL, or High, VIH.                                      Protect, WP, does not affect the protection of the
                                                        Top Block (Block 7).
Interface Configuration (IC). The Interface Con-
figuration input selects whether the Firmware Hub       Write Protect, WP, must be set prior to a Program
(FWH) or the Address/Address Multiplexed (A/A           or Erase operation is initiated and must not be
Mux) Interface is used. The chosen interface must       changed until the operation completes or unpre-
be selected before power-up or during a Reset
and, thereafter, cannot be changed. The state of

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dictable results may occur. Care should be taken       VCC Supply Voltage. The VCC Supply Voltage
to avoid unpredictable behavior by changing WP         supplies the power for all operations (Read, Pro-
during Program or Erase Suspend.                       gram, Erase etc.).

Reserved for Future Use (RFU). These pins do           The Command Interface is disabled when the VCC
not have assigned functions in this revision of the    Supply Voltage is less than the Lockout Voltage,
part. They must be left disconnected.                  VLKO. This prevents Bus Write operations from ac-
                                                       cidentally damaging the data during power up,
Address/Address Multiplexed (A/A Mux)                  power down and power surges. If the Program/
Signal Descriptions                                    Erase Controller is programming or erasing during
                                                       this time then the operation aborts and the memo-
For the Address/Address Multiplexed (A/A Mux)          ry contents being altered will be invalid. After VCC
Interface see Figure 2., Logic Diagram (FWH In-        becomes valid the Command Interface is reset to
terface), and Table 1., Signal Names (FWH Inter-       Read mode.
face).
                                                       A 0.1F capacitor should be connected between
Address Inputs (A0-A10). The Address Inputs            the VCC Supply Voltage pins and the VSS Ground
are used to set the Row Address bits (A0-A10) and      pin to decouple the current surges from the power
the Column Address bits (A11-A18). They are            supply. Both VCC Supply Voltage pins must be
latched during any bus operation by the Row/Col-       connected to the power supply. The PCB track
umn Address Select input, RC.                          widths must be sufficient to carry the currents re-
                                                       quired during program and erase operations.
Data Inputs/Outputs (DQ0-DQ7). The Data In-
puts/Outputs hold the data that is written to or read  VPP Optional Supply Voltage. The VPP Optional
from the memory. They output the data stored at        Supply Voltage pin is used to select the Fast Erase
the selected address during a Bus Read opera-          option of the memory and to protect the memory.
tion. During Bus Write operations they represent       When VPP < VPPLK Program and Erase operations
the commands sent to the Command Interface of          cannot be performed and an error is reported in
the internal state machine. The Data Inputs/Out-       the Status Register if an attempt to change the
puts, DQ0-DQ7, are latched during a Bus Write          memory contents is made. When VPP = VCC Pro-
operation.                                             gram and Erase operations take place as normal.
                                                       When VPP = VPPH Fast Erase operations are
Output Enable (G). The Output Enable, G, con-          used. Any other voltage input to VPP will result in
trols the Bus Read operation of the memory.            undefined behavior and should not be used.

Write Enable (W). The Write Enable, W, controls        VPP should not be set to VPPH for more than 80
the Bus Write operation of the memory's Com-           hours during the life of the memory.
mand Interface.
                                                       VSS Ground. VSS is the reference for all the volt-
Row/Column Address Select (RC). The Row/               age measurements.
Column Address Select input selects whether the
Address Inputs should be latched into the Row Ad-      Table 3. Block Addresses
dress bits (A0-A10) or the Column Address bits
(A11-A18). The Row Address bits are latched on            Size   Address Range    Block  Block Type
the falling edge of RC whereas the Column Ad-          (Kbytes)                  Number
dress bits are latched on the rising edge.                                                Top Block
                                                       64 70000h-7FFFFh          7       Main Block
Ready/Busy Output (RB). The Ready/Busy pin                                               Main Block
gives the status of the memory's Program/Erase         64 60000h-6FFFFh          6       Main Block
Controller. When Ready/Busy is Low, VOL, the                                             Main Block
memory is busy with a Program or Erase operation       64 50000h-5FFFFh          5       Main Block
and it will not accept any additional Program or                                         Main Block
Erase command except the Program/Erase Sus-            64 40000h-4FFFFh          4       Main Block
pend command. When Ready/Busy is High, VOH,
the memory is ready for any Read, Program or           64 30000h-3FFFFh          3
Erase operation.
                                                       64 20000h-2FFFFh          2
Supply Signal Descriptions
                                                       64 10000h-1FFFFh          1
The Supply Signals are the same for both interfac-
es.                                                    64 00000h-0FFFFh          0

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BUS OPERATIONS                                        FWH3. The memory outputs Sync data until the
                                                      wait-states have elapsed.
The two interfaces have similar bus operations but
the signals and timings are completely different.     Refer to Table 5., FWH Bus Write Field Defini-
The Firmware Hub (FWH) Interface is the usual in-     tions, and Figure 8., FWH Bus Write Waveforms,
terface and all of the functionality of the part is   for a description of the Field definitions for each
available through this interface. Only a subset of    clock cycle of the transfer. See Table 20., FWH In-
functions are available through the Address/Ad-       terface AC Signal Timing Characteristics, and Fig-
dress Multiplexed (A/A Mux) Interface.                ure 12., FWH Interface AC Signal Timing
                                                      Waveforms, for details on the timings of the sig-
Follow the section Firmware Hub (FWH) Bus Op-         nals.
erations below and the section Address/Address
Multiplexed (A/A Mux) Bus Operations below for a      Bus Abort. The Bus Abort operation can be used
description of the bus operations on each inter-      to immediately abort the current bus operation. A
face.                                                 Bus Abort occurs when FWH4 is driven Low, VIL,
                                                      during the bus operation; the memory will tri-state
Firmware Hub (FWH) Bus Operations                     the Input/Output Communication pins, FWH0-
                                                      FWH3.
The Firmware Hub (FWH) Interface consists of
four data signals (FWH0-FWH3), one control line       Note that, during a Bus Write operation, the Com-
(FWH4) and a clock (CLK). In addition protection      mand Interface starts executing the command as
against accidental or malicious data corruption       soon as the data is fully received; a Bus Abort dur-
can be achieved using two further signals (TBL        ing the final TAR cycles is not guaranteed to abort
and WP). Finally two reset signals (RP and INIT)      the command; the bus, however, will be released
are available to put the memory into a known          immediately.
state.
                                                      Standby. When FWH4 is High, VIH, the memory
The data signals, control signal and clock are de-    is put into Standby mode where FWH0-FWH3 are
signed to be compatible with PCI electrical specifi-  put into a high-impedance state and the Supply
cations. The interface operates with clock speeds     Current is reduced to the Standby level, ICC1.
up to 33MHz.
                                                      Reset. During Reset mode all internal circuits are
The following operations can be performed using       switched off, the memory is deselected and the
the appropriate bus cycles: Bus Read, Bus Write,      outputs are put in high-impedance. The memory is
Standby, Reset and Block Protection.                  in Reset mode when Interface Reset, RP, or CPU
                                                      Reset, INIT, is Low, VIL. RP or INIT must be held
Bus Read. Bus Read operations read from the           Low, VIL, for tPLPH. The memory resets to Read
memory cells, specific registers in the Command       mode upon return from Reset mode and the Lock
Interface or Firmware Hub Registers. A valid Bus      Registers return to their default states regardless
Read operation starts when Input Communication        of their state before Reset, see Table 10. If RP or
Frame, FWH4, is Low, VIL, as Clock rises and the      INIT goes Low, VIL, during a Program or Erase op-
correct Start cycle is on FWH0-FWH3. On the fol-      eration, the operation is aborted and the memory
lowing clock cycles the Host will send the Memory     cells affected no longer contain valid data; the
ID Select, Address and other control bits on          memory can take up to tPLRH to abort a Program
FWH0-FWH3. The memory responds by output-             or Erase operation.
ting Sync data until the wait-states have elapsed
followed by Data0-Data3 and Data4-Data7.              Block Protection. Block Protection can be
                                                      forced using the signals Top Block Lock, TBL, and
Refer to Table 4., FWH Bus Read Field Defini-         Write Protect, WP, regardless of the state of the
tions, and Figure 7., FWH Bus Read Waveforms,         Lock Registers.
for a description of the Field definitions for each
clock cycle of the transfer. See Table 20., FWH In-   Address/Address Multiplexed (A/A Mux) Bus
terface AC Signal Timing Characteristics, and Fig-    Operations
ure 12., FWH Interface AC Signal Timing
Waveforms, for details on the timings of the sig-     The Address/Address Multiplexed (A/A Mux) Inter-
nals.                                                 face has a more traditional style interface. The sig-
                                                      nals consist of a multiplexed address signals (A0-
Bus Write. Bus Write operations write to the          A10), data signals, (DQ0-DQ7) and three control
Command Interface or Firmware Hub Registers. A        signals (RC, G, W). An additional signal, RP, can
valid Bus Write operation starts when Input Com-      be used to reset the memory.
munication Frame, FWH4, is Low, VIL, as Clock
rises and the correct Start cycle is on FWH0-         The Address/Address Multiplexed (A/A Mux) Inter-
FWH3. On the following Clock cycles the Host will     face is included for use by Flash Programming
send the Memory ID Select, Address, other control     equipment for faster factory programming. Only a
bits, Data0-Data3 and Data4-Data7 on FWH0-

                                                      11/41
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subset of the features available to the Firmware      Bus Write. Bus Write operations write to the
Hub (FWH) Interface are available; these include      Command Interface. A valid Bus Write operation
all the Commands but exclude the Security fea-        begins by latching the Row Address and Column
tures and other registers.                            Address signals into the memory using the Ad-
                                                      dress Inputs, A0-A10, and the Row/Column Ad-
The following operations can be performed using       dress Select RC. The data should be set up on the
the appropriate bus cycles: Bus Read, Bus Write,      Data Inputs/Outputs; Output Enable, G, and Inter-
Output Disable and Reset.                             face Reset, RP, must be High, VIH and Write En-
                                                      able, W, must be Low, VIL. The Data Inputs/
When the Address/Address Multiplexed (A/A Mux)        Outputs are latched on the rising edge of Write En-
Interface is selected all the blocks are unprotect-   able, W. See Figure 15., A/A Mux Interface Write
ed. It is not possible to protect any blocks through  AC Waveforms, and Table 23., A/A Mux Interface
this interface.                                       Write AC Characteristics, for details of the timing
                                                      requirements.
Bus Read. Bus Read operations are used to out-
put the contents of the Memory Array, the Elec-       Output Disable. The data outputs are high-im-
tronic Signature and the Status Register. A valid     pedance when the Output Enable, G, is at VIH.
Bus Read operation begins by latching the Row
Address and Column Address signals into the           Reset. During Reset mode all internal circuits are
memory using the Address Inputs, A0-A10, and          switched off, the memory is deselected and the
the Row/Column Address Select RC. Then Write          outputs are put in high-impedance. The memory is
Enable (W) and Interface Reset (RP) must be           in Reset mode when RP is Low, VIL. RP must be
High, VIH, and Output Enable, G, Low, VIL, in order   held Low, VIL for tPLPH. If RP is goes Low, VIL, dur-
to perform a Bus Read operation. The Data Inputs/     ing a Program or Erase operation, the operation is
Outputs will output the value, see Figure 14., A/A    aborted and the memory cells affected no longer
Mux Interface Read AC Waveforms, and Table            contain valid data; the memory can take up to tPL-
22., A/A Mux Interface Read AC Characteristics,       RH to abort a Program or Erase operation.
for details of when the output becomes valid.

Table 4. FWH Bus Read Field Definitions

Clock Clock  Field  FWH0- Memory                     Description
Cycle Cycle         FWH3 I/O
Number Count

1      1 START 1101b          I    On the rising edge of CLK with FWH4 Low, the contents of FWH0-
                                   FWH3 indicate the start of a FWH Read cycle.

                                   Indicates which FWH Flash Memory is selected. The value on FWH0-

2      1      IDSEL XXXX      I FWH3 is compared to the IDSEL strapping on the FWH Flash

                                   Memory pins to select which FWH Flash Memory is being addressed.

3-9    7      ADDR XXXX       I    A 28-bit address phase is transferred starting with the most significant
                                   nibble first.

10     1      MSIZE 0000b     I Always 0000b (only single byte transfers are supported).

11     1      TAR 1111b       I The host drives FWH0-FWH3 to 1111b to indicate a turnaround cycle.

12     1      TAR    1111b    O    The FWH Flash Memory takes control of FWH0-FWH3 during this
                     (float)       cycle.

13-14                                                 The FWH Flash Memory drives FWH0-FWH3 to 0101b (short wait-
       2 WSYNC 0101b O sync) for two clock cycles, indicating that the data is not yet available.

                                                      Two wait-states are always included.

15     1      RSYNC 0000b     O    The FWH Flash Memory drives FWH0-FWH3 to 0000b, indicating
                                   that data will be available during the next clock cycle.

16-17  2      DATA XXXX       O    Data transfer is two CLK cycles, starting with the least significant
                                   nibble.

18     1      TAR 1111b       O    The FWH Flash Memory drives FWH0-FWH3 to 1111b to indicate a
                                   turnaround cycle.

19     1      TAR    1111b    N/A  The FWH Flash Memory floats its outputs, the host takes control of
                     (float)       FWH0-FWH3.

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Figure 7. FWH Bus Read Waveforms

     CLK           START  IDSEL    ADDR      MSIZE  TAR   SYNC           DATA      TAR
                       1     1        7         1     2      3              2        2
     FWH4

     FWH0-FWH3
     Number of
     clock cycles

                                                                                        AI03437

Table 5. FWH Bus Write Field Definitions

Clock Clock       Field  FWH0- Memory                    Description
Cycle Cycle
Number Count              FWH3     I/O

1      1           START  1110b           I  On the rising edge of CLK with FWH4 Low, the contents of
                                             FWH0-FWH3 indicate the start of a FWH Write Cycle.

                                             Indicates which FWH Flash Memory is selected. The value

2      1           IDSEL  XXXX            I  on FWH0-FWH3 is compared to the IDSEL strapping on the
                                             FWH Flash Memory pins to select which FWH Flash

                                             Memory is being addressed.

3-9    7           ADDR   XXXX            I  A 28-bit address phase is transferred starting with the most
                                             significant nibble first.

10     1           MSIZE 0000b            I  Always 0000b (single byte transfer).

11-12  2           DATA   XXXX            I  Data transfer is two cycles, starting with the least significant
                                             nibble.

13     1           TAR    1111b           I  The host drives FWH0-FWH3 to 1111b to indicate a
                                             turnaround cycle.

14     1           TAR    1111b           O  The FWH Flash Memory takes control of FWH0-FWH3
                          (float)            during this cycle.

15     1           SYNC   0000b           O  The FWH Flash Memory drives FWH0-FWH3 to 0000b,
                                             indicating it has received data or a command.

16     1           TAR    1111b           O  The FWH Flash Memory drives FWH0-FWH3 to 1111b,
                                             indicating a turnaround cycle.

17     1           TAR    1111b    N/A       The FWH Flash Memory floats its outputs and the host takes
                          (float)            control of FWH0-FWH3.

Figure 8. FWH Bus Write Waveforms

     CLK           START  IDSEL    ADDR      MSIZE  DATA  TAR            SYNC      TAR
                       1     1        7         1      2    2               1        2
     FWH4

     FWH0-FWH3
     Number of
     clock cycles

                                                                                        AI03441

                                                                                                 13/41
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COMMAND INTERFACE                                      If the address falls in a protected block then the
                                                       Program operation will abort, the data in the mem-
All Bus Write operations to the memory are inter-      ory array will not be changed and the Status Reg-
preted by the Command Interface. Commands              ister will output the error.
consist of one or more sequential Bus Write oper-
ations.                                                During the Program operation the memory will
                                                       only accept the Read Status Register command
After power-up or a Reset operation the memory         and the Program/Erase Suspend command. All
enters Read mode.                                      other commands will be ignored. Typical Program
                                                       times are given in Table 12.
The commands are summarized in Table
7., Commands. Refer to Table 7. in conjunction         Note that the Program command cannot change a
with the text descriptions below.                      bit set at `0' back to `1' and attempting to do so will
                                                       not cause any modification on its value. The Erase
Read Memory Array Command. The Read Mem-               command must be used to set all of the bits in the
ory Array command returns the memory to its            block to `1'.
Read mode where it behaves like a ROM or
EPROM. One Bus Write cycle is required to issue        See Figure 19., Program Flowchart and Pseudo
the Read Memory Array command and return the           Code, for a suggested flowchart on using the Pro-
memory to Read mode. Once the command is is-           gram command.
sued the memory remains in Read mode until an-
other command is issued. From Read mode Bus            Erase Command. The Erase command can be
Read operations will access the memory array.          used to erase a block. Two Bus Write operations
                                                       are required to issue the command; the second
While the Program/Erase Controller is executing a      Bus Write cycle latches the block address in the in-
Program or Erase operation the memory will not         ternal state machine and starts the Program/Erase
accept the Read Memory Array command until the         Controller. Once the command is issued subse-
operation completes.                                   quent Bus Read operations read the Status Reg-
                                                       ister. See the section on the Status Register for
Read Status Register Command. The Read Sta-            details on the definitions of the Status Register
tus Register command is used to read the Status        bits.
Register. One Bus Write cycle is required to issue
the Read Status Register command. Once the             If the block is protected then the Erase operation
command is issued subsequent Bus Read opera-           will abort, the data in the block will not be changed
tions read the Status Register until another com-      and the Status Register will output the error.
mand is issued. See the section on the Status
Register for details on the definitions of the Status  During the Erase operation the memory will only
Register bits.                                         accept the Read Status Register command and
                                                       the Program/Erase Suspend command. All other
Read Electronic Signature Command. The Read            commands will be ignored. Typical Erase times
Electronic Signature command is used to read the       are given in Table 12.
Manufacturer Code and the Device Code. One
Bus Write cycle is required to issue the Read Elec-    The Erase command sets all of the bits in the block
tronic Signature command. Once the command is          to `1'. All previous data in the block is lost.
issued subsequent Bus Read operations read the
Manufacturer Code or the Device Code until an-         See Figure 21., Erase Flowchart and Pseudo
other command is issued.                               Code, for a suggested flowchart on using the
                                                       Erase command.
After the Read Electronic Signature Command is
issued the Manufacturer Code and Device Code           Clear Status Register Command. The Clear Sta-
can be read using Bus Read operations using the        tus Register command can be used to reset bits 1,
addresses in Table 6.                                  3, 4 and 5 in the Status Register to `0'. One Bus
                                                       Write is required to issue the Clear Status Register
Program Command. The Program command                   command. Once the command is issued the mem-
can be used to program a value to one address in       ory returns to its previous mode, subsequent Bus
the memory array at a time. Two Bus Write opera-       Read operations continue to output the same data.
tions are required to issue the command; the sec-
ond Bus Write cycle latches the address and data       The bits in the Status Register are sticky and do
in the internal state machine and starts the Pro-      not automatically return to `0' when a new Program
gram/Erase Controller. Once the command is is-         or Erase command is issued. If an error occurs
sued subsequent Bus Read operations read the           then it is essential to clear any error bits in the Sta-
Status Register. See the section on the Status         tus Register by issuing the Clear Status Register
Register for details on the definitions of the Status  command before attempting a new Program or
Register bits.                                         Erase command.

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Program/Erase Suspend Command. The Pro-              Signature and Program/Erase Resume com-
gram/Erase Suspend command can be used to            mands will be accepted by the Command Inter-
pause a Program or Erase operation. One Bus          face. Additionally, if the suspended operation was
Write cycle is required to issue the Program/Erase   Erase then the Program command will also be ac-
Suspend command and pause the Program/Erase          cepted; only the blocks not being erased may be
Controller. Once the command is issued it is nec-    read or programmed correctly.
essary to poll the Program/Erase Controller Status
bit to find out when the Program/Erase Controller    See Figure 20., Program Suspend & Resume
has paused; no other commands will be accepted       Flowchart and Pseudo Code, and Figure
until the Program/Erase Controller has paused.       22., Erase Suspend & Resume Flowchart and
After the Program/Erase Controller has paused,       Pseudo Code, for suggested flowcharts on using
the memory will continue to output the Status Reg-   the Program/Erase Suspend command.
ister until another command is issued.
                                                     Program/Erase Resume Command. The Pro-
During the polling period between issuing the Pro-   gram/Erase Resume command can be used to re-
gram/Erase Suspend command and the Program/          start the Program/Erase Controller after a
Erase Controller pausing it is possible for the op-  Program/Erase Suspend operation has paused it.
eration to complete. Once Program/Erase Control-     One Bus Write cycle is required to issue the Pro-
ler Status bit indicates that the Program/Erase      gram/Erase Resume command. Once the com-
Controller is no longer active, the Program Sus-     mand is issued subsequent Bus Read operations
pend Status bit or the Erase Suspend Status bit      read the Status Register.
can be used to determine if the operation has com-
pleted or is suspended. For timing on the delay be-  Table 6. Read Electronic Signature
tween issuing the Program/Erase Suspend
command and the Program/Erase Controller             Code               Address          Data
pausing see Table 12.                                                                    20h
                                                     Manufacturer Code  00000h           2Ch
During Program/Erase Suspend the Read Memo-
ry Array, Read Status Register, Read Electronic      Device Code        00001h

                                                                                         15/41
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Table 7. Commands

                           Cycles                Bus Write Operations

         Command                            1st                        2nd

                                   Address       Data  Address              Data

Read Memory Array          1       X             FFh

Read Status Register       1       X             70h

                           1       X             90h

Read Electronic Signature

                           1       X             98h

                           2       X             40h   PA                   PD

Program

                           2       X             10h   PA                   PD

Erase                      2       X             20h   BA                   D0h

Clear Status Register      1       X             50h

Program/Erase Suspend      1       X             B0h

Program/Erase Resume       1       X             D0h

                           1       X             00h

                           1       X             01h

Invalid/Reserved           1       X             60h

                           1       X             2Fh

                           1       X             C0h

Note: X Don't Care, PA Program Address, PD Program Data, BA Any address in the Block.
        Read Memory Array. After a Read Memory Array command, read the memory as normal until another command is issued.
        Read Status Register. After a Read Status Register command, read the Status Register as normal until another command is issued.
        Read Electronic Signature. After a Read Electronic Signature command, read Manufacturer Code, Device Code until another com-
        mand is issued.
        Erase, Program. After these commands read the Status Register until the command completes and another command is issued.
        Clear Status Register. After the Clear Status Register command bits 1, 3, 4 and 5 in the Status Register are reset to `0'.
        Program/Erase Suspend. After the Program/Erase Suspend command has been accepted, issue Read Memory Array, Read Status
        Register, Program (during Erase suspend) and Program/Erase resume commands.
        Program/Erase Resume. After the Program/Erase Resume command the suspended Program/Erase operation resumes, read the
        Status Register until the Program/Erase Controller completes and the memory returns to Read Mode.
        Invalid/Reserved. Do not use Invalid or Reserved commands.

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STATUS REGISTER                                        still failed to verify that the block has erased cor-
                                                       rectly. The Erase Status bit should be read once
The Status Register provides information on the        the Program/Erase Controller Status bit is `1' (Pro-
current or previous Program or Erase operation.        gram/Erase Controller inactive).
Different bits in the Status Register convey differ-
ent information and errors on the operation.           When the Erase Status bit is `0' the memory has
                                                       successfully verified that the block has erased cor-
To read the Status Register the Read Status Reg-       rectly; when the Erase Status bit is `1' the Pro-
ister command can be issued. The Status Register       gram/Erase Controller has applied the maximum
is automatically read after Program, Erase and         number of pulses to the block and still failed to ver-
Program/Erase Resume commands are issued.              ify that the block has erased correctly.
The Status Register can be read from any ad-
dress.                                                 Once the Erase Status bit is set to `1' the it can
                                                       only be reset to `0' by a Clear Status Register com-
The Status Register bits are summarized in Status      mand or a hardware reset. If it is set to `1' it should
Register Bits. Refer to Table 8. in conjunction with   be reset before a new Program or Erase command
the text descriptions below.                           is issued, otherwise the new command will appear
                                                       to fail.
Program/Erase Controller Status (Bit 7). The Pro-
gram/Erase Controller Status bit indicates whether     Program Status (Bit 4). The Program Status bit
the Program/Erase Controller is active or inactive.    can be used to identify if the memory has applied
When the Program/Erase Controller Status bit is        the maximum number of program pulses to the
`0', the Program/Erase Controller is active; when      byte and still failed to verify that the byte has pro-
the bit is `1', the Program/Erase Controller is inac-  grammed correctly. The Program Status bit should
tive.                                                  be read once the Program/Erase Controller Status
                                                       bit is `1' (Program/Erase Controller inactive).
The Program/Erase Controller Status is `0' imme-
diately after a Program/Erase Suspend command          When the Program Status bit is `0' the memory has
is issued until the Program/Erase Controller paus-     successfully verified that the byte has pro-
es. After the Program/Erase Controller pauses the      grammed correctly; when the Program Status bit is
bit is `1'.                                            `1' the Program/Erase Controller has applied the
                                                       maximum number of pulses to the byte and still
During Program and Erase operation the Pro-            failed to verify that the byte has programmed cor-
gram/Erase Controller Status bit can be polled to      rectly.
find the end of the operation. The other bits in the
Status Register should not be tested until the Pro-    Once the Program Status bit is set to `1' it can only
gram/Erase Controller completes the operation          be reset to `0' by a Clear Status Register com-
and the bit is `1'.                                    mand or a hardware reset. If it is set to `1' it should
                                                       be reset before a new Program or Erase command
After the Program/Erase Controller completes its       is issued, otherwise the new command will appear
operation the Erase Status, Program Status, VPP        to fail.
Status and Block Protection Status bits should be
tested for errors.                                     VPP Status (Bit 3). The VPP Status bit can be
                                                       used to identify an invalid voltage on the VPP pin
Erase Suspend Status (Bit 6). The Erase Sus-           during Program and Erase operations. The VPP
pend Status bit indicates that an Erase operation      pin is only sampled at the beginning of a Program
has been suspended and is waiting to be re-            or Erase operation. Indeterminate results can oc-
sumed. The Erase Suspend Status should only be         cur if VPP becomes invalid during a Program or
considered valid when the Program/Erase Con-           Erase operation.
troller Status bit is `1' (Program/Erase Controller
inactive); after a Program/Erase Suspend com-          When the VPP Status bit is `0' the voltage on the
mand is issued the memory may still complete the       VPP pin was sampled at a valid voltage; when the
operation rather than entering the Suspend mode.       VPP Status bit is `1' the VPP pin has a voltage that
                                                       is below the VPP Lockout Voltage, VPPLK, the
When the Erase Suspend Status bit is `0' the Pro-      memory is protected; Program and Erase opera-
gram/Erase Controller is active or has completed       tion cannot be performed.
its operation; when the bit is `1' a Program/Erase
Suspend command has been issued and the                Once the VPP Status bit set to `1' it can only be re-
memory is waiting for a Program/Erase Resume           set to `0' by a Clear Status Register command or a
command.                                               hardware reset. If it is set to `1' it should be reset
                                                       before a new Program or Erase command is is-
When a Program/Erase Resume command is is-             sued, otherwise the new command will appear to
sued the Erase Suspend Status bit returns to `0'.      fail.

Erase Status (Bit 5). The Erase Status bit can be
used to identify if the memory has applied the
maximum number of erase pulses to the block and

                                                       17/41
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Program Suspend Status (Bit 2). The Program                 gram or Erase operation has tried to modify the
Suspend Status bit indicates that a Program oper-           contents of a protected block. When the Block Pro-
ation has been suspended and is waiting to be re-           tection Status bit is to `0' no Program or Erase op-
sumed. The Program Suspend Status should only               erations have been attempted to protected blocks
be considered valid when the Program/Erase                  since the last Clear Status Register command or
Controller Status bit is `1' (Program/Erase Control-        hardware reset; when the Block Protection Status
ler inactive); after a Program/Erase Suspend com-           bit is `1' a Program or Erase operation has been at-
mand is issued the memory may still complete the            tempted on a protected block.
operation rather than entering the Suspend mode.
                                                            Once it is set to `1' the Block Protection Status bit
When the Program Suspend Status bit is `0' the              can only be reset to `0' by a Clear Status Register
Program/Erase Controller is active or has complet-          command or a hardware reset. If it is set to `1' it
ed its operation; when the bit is `1' a Program/            should be reset before a new Program or Erase
Erase Suspend command has been issued and                   command is issued, otherwise the new command
the memory is waiting for a Program/Erase Re-               will appear to fail.
sume command.
                                                            Using the A/A Mux Interface the Block Protection
When a Program/Erase Resume command is is-                  Status bit is always `0'.
sued the Program Suspend Status bit returns to
`0'.                                                        Reserved (Bit 0). Bit 0 of the Status Register is
                                                            reserved. Its value should be masked.
Block Protection Status (Bit 1). The Block Pro-
tection Status bit can be used to identify if the Pro-

Table 8. Status Register Bits

                   Operation                                Bit 7 Bit 6                     Bit 5  Bit 4  Bit 3  Bit 2  Bit 1
                                                                                             `0'    `0'    `0'    `0'    `0'
Program active                                              `0'  X(1)                        `0'    `0'    `0'    `1'    `0'
                                                                                             `0'    `0'    `0'    `0'    `0'
Program suspended                                           `1   X(1)                        `0'    `0'    `1'    `0'    `0'
                                                                                             `0'    `0'    `0'    `0'    `1'
Program completed successfully                              `1'  X(1)                        `0'    `1'    `0'    `0'    `0'
                                                                                             `0'    `0'    `0'    `0'    `0'
Program failure due to VPP Error                            `1'  X(1)                        `0'    `0'    `0'    `0'    `0'
                                                                                             `0'    `0'    `0'    `0'    `0'
Program failure due to Block Protection (FWH Interface only) `1' X(1)                        `0'    `0'    `1'    `0'    `0'
                                                                                             `0'    `0'    `0'    `0'    `1'
Program failure due to cell failure                         `1'  X(1)                        `1'    `0'    `0'    `0'    `0'

Erase active                                                `0'  `0'

Erase suspended                                             `1'  `1'

Erase completed successfully                                `1'  `0'

Erase failure due to VPP Error                              `1'  `0'

Erase failure due to Block Protection (FWH Interface only)  `1'  `0'

Erase failure due to failed cell(s) in block                `1'  `0'

Note: 1. For Program operations during Erase Suspend Bit 6 is `1', otherwise Bit 6 is `0'.

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FIRMWARE HUB (FWH) INTERFACE CONFIGURATION REGISTERS

When the Firmware Hub Interface is selected sev-         ple hacking and malicious attack. When the Lock
eral additional registers can be accessed. These         Down Bit is set, `1', further modification to the
registers control the protection status of the           Write Lock, Read Lock and Lock Down Bits cannot
Blocks, read the General Purpose Input pins and          be performed. A reset or power-up is required be-
identify the memory using the Electronic Signature       fore changes to these bits can be made. When the
codes. See Table 9. for the memory map of the            Lock Down Bit is reset, `0', the Write Lock, Read
Configuration Registers.                                 Lock and Lock Down Bits can be changed.

Lock Registers                                           Firmware Hub (FWH) General Purpose Input
                                                         Register
The Lock Registers control the protection status of
the Blocks. Each Block has its own Lock Register.        The Firmware Hub (FWH) General Purpose Input
Three bits within each Lock Register control the         Register holds the state of the Firmware Hub Inter-
protection of each block, the Write Lock Bit, the        face General Purpose Input pins, FGPI0-FGPI4.
Read Lock Bit and the Lock Down Bit.                     When this register is read, the state of these pins
                                                         is returned. This register is read-only and writing to
The Lock Registers can be read and written,              it has no effect.
though care should be taken when writing as, once
the Lock Down Bit is set, `1', further modifications     The signals on the Firmware Hub Interface Gener-
to the Lock Register cannot be made until cleared,       al Purpose Input pins should remain constant
to `0', by a reset or power-up.                          throughout the whole Bus Read cycle in order to
                                                         guarantee that the correct data is read.
See Table 10. for details on the bit definitions of
the Lock Registers.                                      Manufacturer Code Register

Write Lock. The Write Lock Bit determines                Reading the Manufacturer Code Register returns
whether the contents of the Block can be modified        the manufacturer code for the memory. The man-
(using the Program or Erase Command). When               ufacturer code for STMicroelectronics is 20h. This
the Write Lock Bit is set, `1', the block is write pro-  register is read-only and writing to it has no effect.
tected; any operations that attempt to change the
data in the block will fail and the Status Register      Device Code Register
will report the error. When the Write Lock Bit is re-
set, `0', the block is not write protected through the   Reading the Device Code Register returns the de-
Lock Register and may be modified unless write           vice code for the memory, 2Ch. This register is
protected through some other means.                      read-only and writing to it has no effect.

When VPP is less than VPPLK all blocks are pro-          Firmware Hub (FWH) General Purpose Input
tected and cannot be modified, regardless of the         Register
state of the Write Lock Bit. If Top Block Lock, TBL,
is Low, VIL, then the Top Block (Block 7) is write       The Firmware Hub (FWH) General Purpose Input
protected and cannot be modified. Similarly, if          Register holds the state of the Firmware Hub Inter-
Write Protect, WP, is Low, VIL, then the Main            face General Purpose Input pins, FGPI0-FGPI4.
Blocks (Blocks 0 to 6) are write protected and can-      When this register is read, the state of these pins
not be modified.                                         is returned. This register is read-only and writing to
                                                         it has no effect.
After power-up or reset the Write Lock Bit is al-
ways set to `1' (write protected).                       The signals on the Firmware Hub Interface Gener-
                                                         al Purpose Input pins should remain constant
Read Lock. The Read Lock bit determines                  throughout the whole Bus Read cycle in order to
whether the contents of the Block can be read            guarantee that the correct data is read.
(from Read mode). When the Read Lock Bit is set,
`1', the block is read protected; any operation that     Manufacturer Code Register
attempts to read the contents of the block will read
00h instead. When the Read Lock Bit is reset, `0',       Reading the Manufacturer Code Register returns
read operations in the Block return the data pro-        the manufacturer code for the memory. The man-
grammed into the block as expected.                      ufacturer code for STMicroelectronics is 20h. This
                                                         register is read-only and writing to it has no effect.
After power-up or reset the Read Lock Bit is al-
ways reset to `0' (not read protected).                  Device Code Register

Lock Down. The Lock Down Bit provides a                  Reading the Device Code Register returns the de-
mechanism for protecting software data from sim-         vice code for the memory, 2Ch. This register is
                                                         read-only and writing to it has no effect.

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Table 9. Firmware Hub Register Configuration Map

   Mnemonic                       Register Name                                 Memory   Default  Access
                                                                                Address   Value
T_BLOCK_LK        Top Block Lock Register (Block 7)                           FBF0002h    01h      R/W
T_MINUS01_LK       Top Block [-1] Lock Register (Block 6)                      FBE0002h    01h      R/W
T_MINUS02_LK       Top Block [-2] Lock Register (Block 5)                      FBD0002h    01h      R/W
T_MINUS03_LK       Top Block [-3] Lock Register (Block 4)                      FBC0002h    01h      R/W
T_MINUS04_LK       Top Block [-4] Lock Register (Block 3)                      FBB0002h    01h      R/W
T_MINUS05_LK       Top Block [-5] Lock Register (Block 2)                      FBA0002h    01h      R/W
T_MINUS06_LK       Top Block [-6] Lock Register (Block 1)                      FB90002h    01h      R/W
T_MINUS07_LK       Top Block [-7] Lock Register (Block 0)                      FB80002h    01h      R/W
                   Firmware Hub (FWH) General Purpose Input Register           FBC0100h    N/A
   FGPI_REG        Manufacturer Code Register                                  FBC0000h    20h        R
MANUF_REG         Device Code Register                                        FBC0001h    2Ch        R
                                                                                                      R
   DEV_REG

Table 10. Lock Register Bit Definitions

Bit Bit Name Value                                                   Function

7-3                     Reserved

                         `1' Bus Read operations in this Block always return 00h.
2 Read-Lock

                         `0' Bus read operations in this Block return the Memory Array contents. (Default value).

                        Changes to the Read-Lock bit and the Write-Lock bit cannot be performed. Once a `1' is

1 Lock-Down        `1' written to the Lock-Down bit it cannot be cleared to `0'; the bit is always reset to `0' following

                        a Reset (using RP or INIT) or after power-up.

                   `0' Read-Lock and Write-Lock can be changed by writing new values to them. (Default value).

0      Write-Lock  `1'  Program and Erase operations in this Block will set an error in the Status Register. The
                        memory contents will not be changed. (Default value).

                   `0' Program and Erase operations in this Block are executed and will modify the Block contents.

Note: 1. Applies to Top Block Lock Register (T_BLOCK_LK) and Top Block [-1] Lock Register (T_MINUS01_LK) to Top Block [-7] Lock Reg-
            ister (T_MINUS07_LK).

Table 11. General Purpose Inputs Register Definition

Bit Bit Name Value                                                     Function

7-5                     Reserved

4      FGPI4            `1' Input Pin FGPI4 is at VIH
                        `0' Input Pin FGPI4 is at VIL

3      FGPI3            `1' Input Pin FGPI3 is at VIH
                        `0' Input Pin FGPI3 is at VIL

2      FGPI2            `1' Input Pin FGPI2 is at VIH
                        `0' Input Pin FGPI2 is at VIL

1      FGPI1            `1' Input Pin FGPI1 is at VIH
                        `0' Input Pin FGPI1 is at VIL

0      FGPI0            `1' Input Pin FGPI0 is at VIH
                        `0' Input Pin FGPI0 is at VIL

Note: 1. Applies to the General Purpose Inputs Register (FGPI-REG).

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PROGRAM AND ERASE TIMES

The Program and Erase times are shown in Table
12.

Table 12. Program and Erase Times

               Parameter                       Test Condition  Min  Typ (1)  Max  Unit

Byte Program                                                        10       200  s

Block Program                                                       0.4      5    sec

                                               VPP = 12V 5%       0.75     8    sec
                                                  VPP = VCC
Block Erase

                                                                    1        10   sec

Program/Erase Suspend to Program pause(2)                                    5    s

Program/Erase Suspend to Block Erase pause(2)                                30   s

Note: 1. TA = 25C, VCC = 3.3V
        2. Sampled only, not 100% tested.

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MAXIMUM RATING                                        plied. Exposure to Absolute Maximum Rating con-
                                                      ditions for extended periods may affect device
Stressing the device above the rating listed in the   reliability. Refer also to the STMicroelectronics
Absolute Maximum Ratings table may cause per-         SURE Program and other relevant quality docu-
manent damage to the device. These are stress         ments.
ratings only and operation of the device at these or
any other conditions above those indicated in the
Operating sections of this specification is not im-

Table 13. Absolute Maximum Ratings

Symbol                                   Parameter    Min   Max        Unit

       TSTG     Storage Temperature                   65   150        C

       TLEAD    Lead Temperature during Soldering     See note 1       C

       VIO (2)  Input or Output Voltage               0.6  VCC + 0.6  V

       VCC      Supply Voltage                        0.6        4    V

       VPP      Program Voltage                       0.6  13         V

Note: 1. Compliant with JEDEC Std J-STD-020B (for small body, Sn-Pb or Pb assembly), the ST ECOPACK 7191395 specification, and
            the European directive on Restrictions on Hazardous Substances (RoHS) 2002/95/EU.

        2. Minimum Voltage may undershoot to 2V and for less than 20ns during transitions. Maximum Voltage may overshoot to VCC + 2V
            and for less than 20ns during transitions.

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DC AND AC PARAMETERS                                Conditions summarized in Table 14., Table 15.
                                                    and Table 16. Designers should check that the op-
This section summarizes the operating measure-      erating conditions in their circuit match the operat-
ment conditions, and the DC and AC characteris-     ing conditions when relying on the quoted
tics of the device. The parameters in the DC and    parameters.
AC characteristics Tables that follow, are derived
from tests performed under the Measurement

Table 14. Operating Conditions

Symbol                          Parameter                                                          Min     Max  Unit

               Ambient Operating Temperature (Device Grade 1)                                      0       70   C
TA
                                                                                                   20     85   C
               Ambient Operating Temperature (Device Grade 5)

VCC     Supply Voltage                                                                             3       3.6  V

Table 15. FWH Interface AC Measurement Conditions                                  Value                        Unit
                                                                                     10                          pF
  Parameter                                                                                                      ns
  Load Capacitance (CL)                                                             1.4                          V
  Input Rise and Fall Times                                              0.2 VCC and 0.6 VCC                     V
  Input Pulse Voltages
  Input and Output Timing Ref. Voltages                                          0.4 VCC

Table 16. A/A Mux Interface AC Measurement Conditions                                              Value        Unit

  Parameter                                                                                           30        pF
  Load Capacitance (CL)
  Input Rise and Fall Times                                                                         10          ns
  Input Pulse Voltages
  Input and Output Timing Ref. Voltages                                                            0 to 3       V

                                                                                                      1.5       V

Figure 9. FWH Interface AC Testing Input Output Waveforms

                        0.6 VCC

                                                                                          0.4 VCC

                        0.2 VCC
                                      Input and Output AC Testing Waveform

                                IO < ILO            IO > ILO   IO < ILO

                                Output AC Tri-state Testing Waveform

                                                                      AI03404

                                                                                                                   23/41
M50FW040

Figure 10. A/A Mux Interface AC Testing Input Output Waveform

                                         3V                    1.5V
                                         0V
                                                               AI01417

Table 17. Impedance

Symbol               Parameter               Test Condition    Min      Max  Unit
                                                                         13   pF
       CIN(1)   Input Capacitance            VIN = 0V                    12   pF
                                                                         20   nH
CCLK(1)         Clock Capacitance            VIN = 0V          3

       LPIN(2)  Recommended Pin
                Inductance

Note: 1. Sampled only, not 100% tested.
        2. See PCI Specification.
        3. TA = 25 C, f = 1 MHz).

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                                                                                                                        M50FW040

Table 18. DC Characteristics

Symbol   Parameter                 Interface  Test Condition                                      Min                   Max Unit

VIH Input High Voltage               FWH                                                          0.5 VCC VCC + 0.5 V
                                   A/A Mux                                                        0.7 VCC VCC + 0.3 V

VIL Input Low Voltage                FWH                                                          0.5                  0.3 VCC V
                                   A/A Mux                                                        -0.5
                                                                                                                        0.8   V

VIH(INIT) INIT Input High Voltage  FWH                                                            1.35 VCC + 0.5 V

VIL(INIT) INIT Input Low Voltage   FWH                                                            0.5                  0.2 VCC V

ILI(2) Input Leakage Current                  0V  VIN  VCC                                                              10   A

ILI2     IC, IDx Input Leakage                IC, ID0, ID1, ID2, ID3 = VCC                                              200   A
         Current

RIL      IC, IDx Input Pull Low                                                                   20                    100   k
         Resistor

                                   FWH        IOH = 500A                                        0.9 VCC                     V

VOH Output High Voltage                       IOH = 100A

                                   A/A Mux                                                        VCC 0.4                   V

VOL Output Low Voltage               FWH      IOL = 1.5mA                                                               0.1 VCC V
                                   A/A Mux    IOL = 1.8mA
                                                                                                                        0.45  V

ILO Output Leakage Current                    0V  VOUT  VCC                                                             10   A

VPP1 VPP Voltage                                                                                  3                     3.6   V

VPPH     VPP Voltage                                                                              11.4                  12.6  V
         (Fast Erase)

VPPLK(1) VPP Lockout Voltage                                                                      1.5                         V

VLKO(1) VCC Lockout Voltage                                                                       1.8                   2.3   V

                                                                      FWH4 = 0.9 VCC, VPP = VCC                         100   A
ICC1 Supply Current (Standby) FWH All other inputs 0.9 VCC to 0.1 VCC

                                                                      VCC = 3.6V, f(CLK) = 33MHz

                                                                      FWH4 = 0.1 VCC, VPP = VCC                         10    mA
ICC2 Supply Current (Standby) FWH All other inputs 0.9 VCC to 0.1 VCC

                                                                      VCC = 3.6V, f(CLK) = 33MHz

            Supply Current         FWH        VCC = VCC max, VPP = VCC                                                  60    mA
ICC3 (Any internal operation                         f(CLK) = 33MHz
                                                        IOUT = 0mA
            active)

ICC4 Supply Current (Read)         A/A Mux    G = VIH, f = 6MHz                                                         20    mA

ICC5(1)  Supply Current            A/A Mux Program/Erase Controller Active                                              20    mA
         (Program/Erase)

IPP      VPP Supply Current                   VPP > VCC                                                                 400   A
         (Read/Standby)

IPP1(1)  VPP Supply Current                      VPP = VCC                                                              40    mA
         (Program/Erase active)               VPP = 12V 5%
                                                                                                                        15    mA

Note: 1. Sampled only, not 100% tested.
        2. Input leakage currents include High-Z output leakage for all bi-directional buffers with tri-state outputs.

                                                                                                                              25/41
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Figure 11. FWH Interface Clock Waveform

                                               tCYC

                            tHIGH                        tLOW

        0.6 VCC                                                0.4 VCC, p-to-p
        0.5 VCC                                                (minimum)
        0.4 VCC
        0.3 VCC                                                                AI03403
        0.2 VCC

Table 19. FWH Interface Clock Characteristics

Symbol           Parameter               Test Condition        Value                    Unit

tCYC    CLK Cycle Time(1)                                Min   30                       ns

tHIGH   CLK High Time                                    Min   11                       ns

tLOW    CLK Low Time                                     Min   11                       ns

                                                         Min   1                        V/ns
                                                                                        V/ns
        CLK Slew Rate       peak to peak

                                                         Max   4

Note: 1. Devices on the PCI Bus must work with any clock frequency between DC and 33MHz. Below 16MHz devices may be guaranteed
            by design rather than tested. Refer to PCI Specification.

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                                                                                  M50FW040

Figure 12. FWH Interface AC Signal Timing Waveforms

CLK                                            tCHQZ                                      tDVCH
                                        tCHQV  tCHQX                       tCHDX

FWH0-FWH3                                          FLOAT OUTPUT DATA         VALID
                    VALID OUTPUT DATA
                                                                              VALID INPUT DATA

                                                                                                         AI03405

Table 20. FWH Interface AC Signal Timing Characteristics

Symbol      PCI   Parameter                    Test Condition              Value  Unit
          Symbol

                                                                      Min  2                                      ns

tCHQV     tval CLK to Data Out                                        Max  11                                     ns

tCHQX(1)  ton     CLK to Active                                       Min  2                                      ns
                  (Float to Active Delay)

tCHQZ     toff    CLK to Inactive                                     Max  28                                     ns
                  (Active to Float Delay)

tAVCH     tsu     Input Set-up Time(2)                                Min  7                                      ns
tDVCH

tCHAX     th      Input Hold Time(2)                                  Min  0                                      ns
tCHDX

Note: 1. The timing measurements for Active/Float transitions are defined when the current through the pin equals the leakage current spec-
            ification.

        2. Applies to all inputs except CLK.

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Figure 13. Reset AC Waveforms

       RP, INIT                                   tPLPH tPHWL, tPHGL, tPHFL
       W, G, FWH4                                         tPLRH
       RB

                                                                                  AI03420

Table 21. Reset AC Characteristics

Symbol             Parameter                      Test Condition                  Value     Unit
                                                                                   100       ns
tPLPH RP or INIT Reset Pulse Width                                           Min   100       ns
                                                                                    30       s
tPLRH RP or INIT Low to Reset                     Program/Erase Inactive Max        50     mV/ns
                                                   Program/Erase Active Max         30       s

        RP or INIT Slew Rate(1)                   Rising edge only           Min    50       s

tPHFL RP or INIT High to FWH4 Low                 FWH Interface only         Min

tPHWL   RP High to Write Enable or Output         A/A Mux Interface only     Min
tPHGL   Enable Low

Note: 1. See Chapter 4 of the PCI Specification.

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                                                                                                           M50FW040

Figure 14. A/A Mux Interface Read AC Waveforms

                                            tAVAV

A0-A10          ROW ADDR VALID COLUMN ADDR VALID                          NEXT ADDR VALID
RC
G        tAVCL                                     tAVCH                            tGHQZ
DQ0-DQ7                                                                            tGHQX
                tCLAX                                     tCHAX                     VALID

                                                          tCHQV

                                                   tGLQV
                                                   tGLQX

W
                                   tPHAV

RP

                                                                                                           AI03406

Table 22. A/A Mux Interface Read AC Characteristics

Symbol          Parameter                                 Test Condition                            Value  Unit
                                                                                                     250    ns
tAVAV Read Cycle Time                                                     Min                         50    ns
                                                                                                      50    ns
tAVCL Row Address Valid to RC Low                                         Min                         50    ns
                                                                                                      50    ns
tCLAX RC Low to Row Address Transition                                    Min                        150    ns
                                                                                                      50    ns
tAVCH Column Address Valid to RC high                                     Min                               s
                                                                                                       1    ns
tCHAX RC High to Column Address Transition                                Min                          0    ns
                                                                                                      50    ns
tCHQV(1) RC High to Output Valid                                          Max                          0

tGLQV(1) Output Enable Low to Output Valid                                Max

tPHAV RP High to Row Address Valid                                        Min

tGLQX Output Enable Low to Output Transition                              Min

tGHQZ Output Enable High to Output Hi-Z                                   Max

tGHQX Output Hold from Output Enable High                                 Min

Note: 1. G may be delayed up to tCHQV tGLQV after the rising edge of RC without impact on tCHQV.

                                                                                                           29/41
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Figure 15. A/A Mux Interface Write AC Waveforms

          Write erase or    Write erase confirm or Automated erase                         Read Status      Ready to write
          program setup     valid address and data or program delay                        Register Data  another command

A0-A10    R1     C1                 R2                               C2

RC                   tCLAX      tAVCH
              tAVCL                     tCHAX
W
G                tWHWL
RB
VPP       tWLWH                                                            tCHWH
DQ0-DQ7
                                         tVPHWH                            tWHGL

                                              tWHRL

                                         tDVWH                             tWHDX                  tQVVPL
                                                                                           VALID SRD
                          DIN1                                       DIN2

                                                                                                                 AI04185

Table 23. A/A Mux Interface Write AC Characteristics

Symbol           Parameter                                                 Test Condition                 Value  Unit
                                                                                                           100    ns
tWLWH Write Enable Low to Write Enable High                                                Min              50    ns
                                                                                                                  ns
tDVWH Data Valid to Write Enable High                                                      Min               5    ns
                                                                                                            50    ns
tWHDX Write Enable High to Data Transition                                                 Min              50    ns
                                                                                                            50    ns
tAVCL Row Address Valid to RC Low                                                          Min              50    ns
                                                                                                           100    ns
tCLAX RC Low to Row Address Transition                                                     Min              50    ns
                                                                                                           100    ns
tAVCH Column Address Valid to RC High                                                      Min              30    ns
                                                                                                             0    ns
tCHAX RC High to Column Address Transition                                                 Min               0

tWHWL Write Enable High to Write Enable Low                                                Min

tCHWH RC High to Write Enable High                                                         Min

tVPHWH(1) VPP High to Write Enable High                                                    Min

tWHGL Write Enable High to Output Enable Low                                               Min

tWHRL Write Enable High to RB Low                                                          Min

tQVVPL(1,2) Output Valid, RB High to VPP Low                                               Min

Note: 1. Sampled only, not 100% tested.
        2. Applicable if VPP is seen as a logic input (VPP < 3.6V).

30/41
                                                                     M50FW040

PACKAGE MECHANICAL

Figure 16. PLCC32 32 pin Rectangular Plastic Leaded Chip Carrier, Package Outline

        D                                                        A1

        D1                                                       A2

        1N

                                                                                                              B1

                                                                                E2

E3                                  E1 E     F                                          e
                                                                 B

                                             0.51 (.020)     E2

                                                1.14 (.045)

        D3                                                           A

                                          R                      CP

    D2                          D2

                                                                                     PLCC-A

Note: Drawing is not to scale.

                                                                                     31/41
M50FW040

Table 24. PLCC32 32 pin Rectangular Plastic Leaded Chip Carrier, Package Mechanical Data

                  millimeters                inches

Symbol

           Typ    Min          Max    Typ    Min     Max

       A          3.18         3.56          0.125   0.140

       A1         1.53         2.41          0.060   0.095

       A2         0.38                      0.015   

       B          0.33         0.53          0.013   0.021

       B1         0.66         0.81          0.026   0.032

       CP                      0.10                  0.004

       D          12.32        12.57         0.485   0.495

       D1         11.35        11.51         0.447   0.453

       D2         4.78         5.66          0.188   0.223

       D3  7.62                     0.300        

       E          14.86        15.11         0.585   0.595

       E1         13.89        14.05         0.547   0.553

       E2         6.05         6.93          0.238   0.273

       E3  10.16                    0.400        

       e   1.27                     0.050        

       F          0.00         0.13          0.000   0.005

       R   0.89                     0.035        

       N          32                         32

32/41
                                                                                                         M50FW040

Figure 17. TSOP32 32 lead Plastic Thin Small Outline, 8x14 mm, Package Outline
                                                                                                     A2

                                1                   N

                                                                       e

                                N/2                       E
                                                                                              B
                                            D1
                                             D                                   A
                                                                                             CP

                                DIE                         C
        TSOP-a                                                              A1  L

Note: Drawing is not to scale.

Table 25. TSOP32 32 lead Plastic Thin Small Outline, 8x14 mm, Package Mechanical Data

                                   millimeters                         inches

Symbol

        Typ                        Min                 Max     Typ     Min                               Max

A                                                      1.200                                             0.0472

A1                                 0.050               0.150           0.0020                            0.0059

A2                                 0.950               1.050           0.0374                            0.0413

                                                0     5              0                                5

B                                  0.170               0.270           0.0067                            0.0106

C                                  0.100               0.210           0.0039                            0.0083

CP                                                     0.100                                             0.0039

D                                  13.800              14.200          0.5433                            0.5591

D1                                 12.300              12.500          0.4843                            0.4921

e       0.500                                                0.0197                                   

E                                  7.900               8.100           0.3110                            0.3189

L                                  0.500               0.700           0.0197                            0.0276

N                                  32                                  32

                                                                                                              33/41
M50FW040

Figure 18. TSOP40 40 lead Plastic Thin Small Outline, 10x20 mm, Package Outline
                                                                                                     A2

           1                                                    N

                                                                                   e

           N/2                                                        E
                                                                                                          B
                       D1
                        D                                                                    A
                                                                                                         CP

                                                       DIE              C
                                                                                        A1  L
                              TSOP-a
Note: Drawing is not to scale.

Table 26. TSOP40 40 lead Plastic Thin Small Outline, 10x20 mm, Package Mechanical Data

                  millimeters                                                      inches

Symbol

           Typ    Min                                              Max     Typ     Min                       Max

       A                                                           1.200                                     0.0472

       A1         0.050                                            0.150           0.0020                    0.0059

       A2         0.950                                            1.050           0.0374                    0.0413

       B          0.170                                            0.270           0.0067                    0.0106

       C          0.100                                            0.210           0.0039                    0.0083

       CP                                                          0.100                                     0.0039

       D          19.800                                           20.200          0.7795                    0.7953

       D1         18.300                                           18.500          0.7205                    0.7283

       e   0.500                                                         0.0197                          

       E          9.900                                            10.100          0.3898                    0.3976

       L          0.500                                            0.700           0.0197                    0.0276

                                                            0     5              0                        5

       N                                                    40                     40

34/41
                                                               M50FW040

PART NUMBERING

Table 27. Ordering Information Scheme

Example:                               M50FW040          K1TG

Device Type
M50

Architecture
F = Firmware Hub Interface

Operating Voltage
W = 3V to 3.6V

Device Function
040 = 4 Mbit (x8), Uniform Block

Package
K = PLCC32
NB = TSOP32 (8 x 14mm)
N = TSOP40: 10 x 20 mm

Device Grade

5 = Temperature range 20 to 85 C.
Device tested with standard test flow

1 = Temperature range 0 to 70 C.
Device tested with standard test flow

Option
blank = Standard Packing
T = Tape & Reel Packing

Plating Technology
blank = Standard SnPb plating
G = Lead-Free, RoHS compliant, Sb2O3-free and TBBA-free

Devices are shipped from the factory with the memory content bits erased to '1'.

For a list of available options (Speed, Package, etc.) or for further information on any aspect of this device,
please contact the ST Sales Office nearest to you.

                                                               35/41
M50FW040

FLOWCHARTS AND PSEUDO CODES

Figure 19. Program Flowchart and Pseudo Code

                   Start                               Program command:
           Write 40h or 10h                            write 40h or 10h
                                                       write Address & Data
           Write Address
               & Data                                    (memory enters read status state after
                                                         the Program command)
                                 NO
                                                       do:
           Read Status                                 read Status Register if Program/Erase
              Register
                                                        Suspend command given execute
                                 Suspend  YES            suspend program loop

                            NO            Suspend      while b7 = 1
           b7 = 1                           Loop
                                                       If b3 = 1, VPP invalid error:
                YES                                     error handler

                            NO   VPP Invalid           If b4 = 1, Program error:
           b3 = 0                Error (1, 2)          error handler

           YES                                         If b1 = 1, Program to protected block error:
                                                       error handler
                            NO    Program
           b4 = 0                Error (1, 2)                                                                       AI03407

           YES

  FWH      b1 = 0            NO  Program to Protected
Interface
                                 Block Error (1, 2)
  Only

              YES
           End

Note: 1. A Status check of b1 (Protected Block), b3 (VPP invalid) and b4 (Program Error) can be made after each Program operation by
            following the correct command sequence.

        2. If an error is found, the Status Register must be cleared before further Program/Erase Controller operations.

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                                                               M50FW040

Figure 20. Program Suspend & Resume Flowchart and Pseudo Code

   Start
Write B0h

Write 70h                                  Program/Erase Suspend command:
                                           write B0h
Read Status                                 write 70h
   Register                                do:
                                           read Status Register
                     NO  Program Complete
    b7 = 1                                 while b7 = 1

         YES                               If b2 = 0 Program completed
                     NO
                                           Program/Erase Resume command:
    b2 = 1                                  write D0h to resume the program
                                           if the Program operation completed
         YES
Write a read                                 then this is not necessary.
Command                                     The device returns to Read as
                                             normal (as if the Program/Erase
Read data from           Write FFh           suspend was not issued).
another address

    Write D0h

Program Continues        Read Data

                                                               AI03408

                                                                                 37/41
M50FW040

Figure 21. Erase Flowchart and Pseudo Code

                     Start                                     Erase command:
                  Write 20h                                     write 20h
                                                                write Block Address & D0h
                  Write Block Address
                           & D0h                                 (memory enters read Status Register after
                                                                 the Erase command)
                  Read Status              NO
                     Register                                  do:
                                           Suspend  YES         read Status Register
                                       NO                      if Program/Erase Suspend command
                      b7 = 1                        Suspend
                                                      Loop       given execute suspend erase loop
                            YES
         FWH                           NO       VPP Invalid    while b7 = 1
       Interface                                  Error (1)
                      b3 = 0                                   If b3 = 1, VPP invalid error:
         Only               YES                 Command         error handler
                                       NO  Sequence Error (1)
                                                               If b4, b5 = 1, Command sequence error:
                   b4, b5 = 0                Erase Error (1)    error handler
                            YES
                                       NO  Erase to Protected  If b5 = 1, Erase error:
                                              Block Error (1)   error handler
                      b5 = 0
                            YES                                If b1 = 1, Erase to protected block error:
                                       NO                      error handler

                      b1 = 0                                                                                             AI03409
                            YES

                        End

Note: 1. If an error is found, the Status Register must be cleared before further Program/Erase Controller operations.

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                                                             M50FW040

Figure 22. Erase Suspend & Resume Flowchart and Pseudo Code

   Start
Write B0h

Write 70h                                  Program/Erase Suspend command:
                                           write B0h
Read Status                                 write 70h
   Register                                do:
                                           read Status Register
                       NO  Erase Complete
      b7 = 1                               while b7 = 1

           YES                             If b6 = 0, Erase completed
                       NO
                                           Program/Erase Resume command:
      b6 = 1                               write D0h to resume erase
                                           if the Erase operation completed
           YES
                                             then this is not necessary.
Read data from                               The device returns to Read as
another block                               normal (as if the Program/Erase
                                             suspend was not issued).
         or
    Program                                                                                        AI03410

    Write D0h              Write FFh
Erase Continues            Read Data

                                                                                                            39/41
M50FW040

REVISION HISTORY

Table 28. Document Revision History

       Date     Version                                Revision Details

September 2000  -01      First Issue

04-Oct-2000     -02      DC Characteristics: ICC4 changed

11-Apr-01       -03      Document type: from Preliminary Data to Data Sheet

                         Program and Erase functions clarification

                         Read Electronic Signature table change

                         FWH Register Configuration Map table change

                         Input Register Definition table, note clarification

                         DC Characteristics parameters clarification and new VIH and VIL parameters added

                         FWH Interface AC Signal Timing Characteristics change

                         A/A Mux Interface Read AC Characteristics change

                         A/A Mux Interface Write AC Characteristics change

                         A/A Mux Interface Write AC Waveforms change

06-Jul-2001     -04      Note 2 changed (Table 13., Absolute Maximum Ratings)

12-Mar-2002     -05      RFU pins must be left disconnected
                         Specification of PLCC32 package mechanical data revised

                         Revision numbering modified.

                         Document imported in new template (and so reformatted).

09-Jul-2004     6.0      Temperature Range ordering information replaced by Device Grade, Standard
                         packing option added and Plating Technology added to Table 27., Ordering

                         Information Scheme. TLEAD parameter added to Table 13., Absolute Maximum

                         Ratings and TBIAS parameter removed.

12-Jul-2004     7.0      Inches values corrected in Table 27., Ordering Information Scheme.

10-Nov-2004     8.0      TSOP32 package added. Figure 3., Logic Diagram (A/A Mux Interface) and Table
                         2., Signal Names (A/A Mux Interface) added.

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                                                                                                             M50FW040

Information furnished is believed to be accurate and reliable. However, STMicroelectronics assumes no responsibility for the consequences
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by implication or otherwise under any patent or patent rights of STMicroelectronics. Specifications mentioned in this publication are subject
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                                                                                                                                                         41/41
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