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M390S6450CT1-C7C

器件型号:M390S6450CT1-C7C
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

64Mx72 SDRAM DIMM with PLL & Register based on 64Mx4, 4Banks, 8K Ref., 3.3V Synchronous DRAMs with SPD

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M390S6450CT1-C7C器件文档内容

M390S6450CT1                                                    PC133 Registered DIMM

M390S6450CT1 SDRAM DIMM

64Mx72 SDRAM DIMM with PLL & Register based on 64Mx4, 4Banks, 8K Ref., 3.3V Synchronous DRAMs with SPD

GENERAL DESCRIPTION                                             FEATURE

The Samsung M390S6450CT1 is a 64M bit x 72 Synchronous          Performance range
Dynamic RAM high density memory module. The Samsung
M390S6450CT1 consists of eighteen CMOS 64Mx4 bit Syn-                   Part No.        Max Freq. (Speed)
chronous DRAMs in TSOP-II 400mil packages, three 18-bits        M390S6450CT1-C7C     133MHz (7.5ns@ CL=2)
Drive ICs for input control signal, one PLL in 24-pin TSSOP     M390S6450CT1-C7A     133MHz (7.5ns@ CL=3)
package for clock and one 2K EEPROM in 8-pin TSSOP pack-
age for Serial Presence Detect on a 168-pin glass-epoxy sub-    Burst mode operation
strate. Two 0.22uF and one 0.0022uF decoupling capacitors       Auto & self refresh capability (8192 Cycles/64ms)
are mounted on the printed circuit board in parallel for each    LVTTL compatible inputs and outputs
SDRAM. The M390S6450CT1 is a Dual In-line Memory Mod-            Single 3.3V 0.3V power supply
ule and is intented for mounting into 168-pin edge connector    MRS cycle with address key programs
sockets.
Synchronous design allows precise cycle control with the use     Latency (Access from column address)
of system clock. I/O transactions are possible on every clock     Burst length (1, 2, 4, 8 & Full page)
cycle. Range of operating frequencies, programmable laten-        Data scramble (Sequential & Interleave)
cies allows the same device to be useful for a variety of high   All inputs are sampled at the positive going edge of the
bandwidth, high performance memory system applications.           system clock
                                                                Serial presence detect with EEPROM
                                                                PCB : Height (1,700mil), double sided component

PIN CONFIGURATIONS (Front side/back side)                       PIN NAMES

Pin Front Pin Front Pin Front Pin Back Pin Back Pin Back        Pin Name             Function

1 VSS 29 DQM1 57 DQ18 85 VSS 113 DQM5 141 DQ50                  A0 ~ A12             Address input (Multiplexed)
2 DQ0 30 CS0 58 DQ19 86 DQ32 114 *CS1 142 DQ51                  BA0 ~ BA1            Select bank

3 DQ1 31 DU 59 VDD 87 DQ33 115 RAS 143 VDD                      DQ0 ~ DQ63 Data input/output

4 DQ2 32 VSS 60 DQ20 88 DQ34 116 VSS 144 DQ52                   CB0 ~ CB7            Check bit (Data-in/data-out)
5 DQ3 33 A0 61 NC 89 DQ35 117 A1 145 NC                         CLK0                 Clock input
6 VDD 34 A2 62 *VREF 90 VDD 118 A3 146 *VREF                    CKE0                 Clock enable input
7 DQ4 35 A4 63 *CKE1 91 DQ36 119 A5 147 REGE

8 DQ5 36 A6 64 VSS 92 DQ37 120 A7 148 VSS                       CS0, CS2             Chip select input

9 DQ6 37 A8 65 DQ21 93 DQ38 121 A9 149 DQ53                     RAS                  Row address strobe
10 DQ7 38 A10/AP 66 DQ22 94 DQ39 122 BA0 150 DQ54               CAS                  Colume address strobe
11 DQ8 39 BA1 67 DQ23 95 DQ40 123 A11 151 DQ55

12 VSS 40 VDD 68 VSS 96 VSS 124 VDD 152 VSS                     WE                   Write enable

13 DQ9 41 VDD 69 DQ24 97 DQ41 125 *CLK1 153 DQ56                DQM0 ~ 7             DQM
14 DQ10 42 CLK0 70 DQ25 98 DQ42 126 A12 154 DQ57                VDD                  Power supply (3.3V)
15 DQ11 43 VSS 71 DQ26 99 DQ43 127 VSS 155 DQ58                 VSS                  Ground
16 DQ12 44 DU 72 DQ27 100 DQ44 128 CKE0 156 DQ59

17 DQ13 45 CS2 73 VDD 101 DQ45 129 *CS3 157 VDD                 *VREF                Power supply for reference

18 VDD 46 DQM2 74 DQ28 102 VDD 130 DQM6 158 DQ60                REGE                 Register enable
19 DQ14 47 DQM3 75 DQ29 103 DQ46 131 DQM7 159 DQ61              SDA                  Serial data I/O
20 DQ15 48 DU 76 DQ30 104 DQ47 132 *A13 160 DQ62

21 CB0 49 VDD 77 DQ31 105 CB4 133 VDD 161 DQ63                  SCL                  Serial clock

22 CB1 50 NC 78 VSS 106 CB5 134 NC 162 VSS                      SA0 ~ 2              Address in EEPROM
23 VSS 51 NC 79 *CLK2 107 VSS 135 NC 163 *CLK3                  DU                   Dont use
24 NC 52 CB2 80 NC 108 NC 136 CB6 164 NC                        NC                   No connection
25 NC 53 CB3 81 *WP 109 NC 137 CB7 165 **SA0

26 VDD 54 VSS 82 **SDA 110 VDD 138 VSS 166 **SA1                *WP                  Write protection

27 WE 55 DQ16 83 **SCL 111 CAS 139 DQ48 167 **SA2

28 DQM0 56 DQ17 84 VDD 112 DQM4 140 DQ49 168 VDD                * These pins are not used in this module.

                                                                ** These pins should be NC in the system

                                                                which does not support SPD.

SAMSUNG ELECTRONICS CO., Ltd. reserves the right to change products and specifications without notice.

                                                                                     Rev. 0.2 Sept. 2001
M390S6450CT1                      PC133 Registered DIMM

PIN CONFIGURATION DESCRIPTION

      Pin                  Name                                                   Input Function
CLK        System clock
CS         Chip select            Active on the positive going edge to sample all inputs.

                                  Disables or enables device operation by masking or enabling all inputs except
                                  CLK, CKE and DQM

CKE        Clock enable           Masks system clock to freeze operation from the next clock cycle.
                                  CKE should be enabled at least one cycle prior to new command.
                                  Disable input buffers for power down in standby.
                                  CKE should be enabled 1CLK+tss prior to valid command.

A0 ~ A12   Address                Row/column addresses are multiplexed on the same pins.
                                  Row address : RA0 ~ RA12, Column address : CA0 ~ CA9, CA11

BA0 ~ BA1 Bank select address     Selects bank to be activated during row address latch time.
                                  Selects bank for read/write during column address latch time.

RAS        Row address strobe     Latches row addresses on the positive going edge of the CLK with RAS low.
                                  Enables row access & precharge.

CAS        Column address strobe  Latches column addresses on the positive going edge of the CLK with CAS low.
                                  Enables column access.

WE         Write enable           Enables write operation and row precharge.
                                  Latches data in starting from CAS, WE active.

DQM0 ~ 7 Data input/output mask   Makes data output Hi-Z, tSHZ after the clock and masks the output.
                                  Blocks data input when DQM active. (Byte masking)

REGE       Register enable        The device operates in the transparent mode when REGE is low. When REGE is high,
                                  the device operates in the registered mode. In registered mode, the Address and con-
                                  trol inputs are latched if CLK is held at a high or low logic level. the inputs are stored in
                                  the latch/flip-flop on the rising edge of CLK. REGE is tied to VDD through 10K ohm
                                  Resistor on PCB. So if REGE of module is floating, this module will be operated as reg-
                                  istered mode.

DQ0 ~ 63   Data input/output      Data inputs/outputs are multiplexed on the same pins.
CB0 ~ 7    Check bit              Check bits for ECC.
VDD/VSS    Power supply/ground    Power and ground for the input buffers and the core logic.

                                                                                 Rev. 0.2 Sept. 2001
M390S6450CT1                                                                                                                                              PC133 Registered DIMM

FUNCTIONAL BLOCK DIAGRAM

                                                          PCLK0           CLK            D0                                                                       CLK             D9
                                                           BCS0           CS
                                                                          CKE                                                                B1CKE0               CS
                                                        B0CKE0            Add,CTL                                                            BDQM4
B0A0~B0A12,B0BA0,B0BA1,B0RAS,B0CAS,B0WE                                   DQM                                                DQ32~35                              CKE
                                                                          DQ0~3
                                                        BDQM0                                                                                        10           Add,CTL
                                          DQ0~3                           CLK
                                                                          CS             D1                                                                       DQM
                                                                10        CKE
                                                                          Add,CTL                                                                     10          DQ0~3
                                                                          DQM                                               DQ36~39
                                                                          DQ0~3                                                                                   CLK             D10
                                                                                         D2                                                                       CS
                  DQ4~7                                                   CLK                                                                                     CKE
                                                                          CS                                                                 BDQM5                Add,CTL
                                                                          CKE                                                 DQ40~43                             DQM
                                                                          Add,CTL                                                                                 DQ0~3
                                                                          DQM                                                                        10
                                  10                                      DQ0~3                                                                                   CLK             D11
                           PCLK1                                                         D3                                                                       CS
                                                                          CLK                                                                                     CKE
                               BDQM1                                      CS                                                                         10           Add,CTL
                  DQ8~11                                                  CKE                                                 DQ44~47                             DQM
                                                                          Add,CTL                                                                                 DQ0~3
                                       10                                 DQM
                                                                          DQ0~3                                                                                   CLK             D12
                                 PCLK2                                                                                                                            CS
                                                                          CLK                                                                                     CKE
                  DQ12~15                                                 CS                                                                                      Add,CTL
                                        10                                CKE                                                                                     DQM
                                                                          Add,CTL                                                                                 DQ0~3
                                                                          DQM
                                                                          DQ0~3          D4                                                                       CLK             D13

                                                                          CLK                                                                                     CS
                                                                          CS
                                                                          CKE                                                                                     CKE
                                                                          Add,CTL
                                                                          DQM                                                                                     Add,CTL
                                                                          DQ0~3
                  CB0~3                                                                                                             10                            DQM
                                     10                                   CLK                                    CB4~7                                            DQ0~3
                                                                          CS
                              PCLK3                                       CKE            D5                                                                       CLK             D14
                               BCS2                                       Add,CTL                                                                                 CS
                                                                          DQM                                                 DQ48~51                             CKE
                                                                          DQ0~3                                                                      10           Add,CTL
                                                                                                                                                                  DQM
                                                                          CLK            D6                                                                       DQ0~3
                                                                          CS
                  DQ16~19                                                 CKE                                                               BDQM6
                                                                          Add,CTL                                              DQ52~55
                                 10                                       DQM                                                                                     CLK             D15
                           PCLK4                                          DQ0~3                                                                      10           CS
                                                                                                                                                                  CKE
                                 BDQM2                                    CLK            D7                                                                       Add,CTL
                  DQ20~23                                                 CS                                                                                      DQM
                                                                          CKE                                                 DQ56~59                             DQ0~3
                                         10                               Add,CTL                                                                    10
                                                                          DQM                                                                                     CLK             D16
                                                                          DQ0~3          D8                                                                       CS
                                                                                                                                                                  CKE
                                                                                                                                            BDQM7                 Add,CTL
                                                                                                                              DQ60~63                             DQM
                                                                                                                                                                  DQ0~3
                                                                                                                                                     10
                                          DQ24~27                                                                                                                 CLK             D17
                                                                  10                                                                                              CS
                                                                                                                                                                  CKE
                                                          PCLK5                                                                                                   Add,CTL
                                                                                                                                                                  DQM
B1A0~B1A12,B1BA0,B1BA1,B1RAS,B1CAS,B1WE                                                                                                                           DQ0~3
                                                        BDQM3

                                          DQ28~31
                                                                 10

                                                                                                                                                          VSS
                                                                                                                                                                                                          VDD

A3~A10,BA0                                                            74ALVCF162835          B0A3~B0A10,B0BA0                                             10      2G              IY0                          PCLK0
                                                                                             B1A3~B1A10,B1BA0                                               12pF     AGND                                      PCLK1
      PCLK6                                                                                                      CLK1,2,3                                                         IY1                          PCLK2
       REGE                                                                                  B0A11.B0A12.B0BA1                                                           1G                                    PCLK3
A11,A12,BA1       VDD                                                                        B1A11.B1A12.B1BA1                                                              AVCL                               PCLK4
                     10k                                                                     BCS2                                                                                                   IY2        PCLK5
          CS2                                                                                B0CKE0                                                                                                            PCLK6
        CKE0                                                                                 B1CKE0                                                               CDCF2510 IY3
DQM2,3,6,7                                                                                   BDQM2,3,6,7
                                                                                                                                                                                  IY4

                                                                      LE             OE                                                                   10      CLK                        2Y0
                                                                                                                                                            12pF  FIBIN
                                                                                                                 CLK0                                                                        2Y1

                                                                                                                                                                                  FBOUT

                                                                      74ALVCF162835

                                                                                                                                                                         Cb*1

                                                                      LE             OE                                                                   Note
                                                                                                                                                          1. The actual values of Cb will depend upon the PLL chosen.

        A0,A1,A2                                                      74ALVCF162835          B0A0,B0A1,B0A2                                                       SCL        Serial PD
                                                                                             B1A0,B1A1,B1A2                                                       47K    WP
RAS,CAS,WE                                                                                   B0RAS, B0CAS, B0WE                                                           A0 A1 A2                             SDA
             CS0                                                                             B1RAS, B1CAS, B1WE
                                                                                             BCS0                                                                        SA0 SA1 SA2
  DQM0,1,4,5                                                                                 BDQM0,1,4,5

                                                                      LE             OE

                                                                                                                                                                       Rev. 0.2 Sept. 2001
M390S6450CT1                                                                               PC133 Registered DIMM

STANDARD TIMING DIAGRAM WITH PLL & REGISTER (CL=2, BL=4)

                              *2

                                                      *1  REG

                              Control Signal(RAS,CAS,WE)                          *3 DOUT

*1. Register Input        23  4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19

                01
       CLK

RAS
CAS
WE

*2. Register Output

       RAS                tr                                                      td                          tr
                      td
                                                        CAS latency(refer to *1)           1CLK
       CAS                                              =2CLK+1CLK
        WE                tRAC(refer to *1)              tSAC                              Db0 Db1 Db2 Db3
*3. SDRAM                    tRAC(refer to *2)
                                                      Qa0 Qa1 Qa2 Qa3
        DQ
                                                        CAS latency(refer to *2)
                                                        =2CLK                                                     tRDL

                          Row Active Read                 Precharge               Row Active Write                Precharge
                                             Command      Command                                    Command      Command

td, tr = Delay of register (74ALVCF162835)
Notes : 1. In case of module timing, command cycles delayed 1CLK with respect to external input timing at the address and input signal

              because of the buffering in register (74ALVCF162835). Therefore, Input/Output signals of read/write function should be
              issued 1CLK earlier as compared to Unbuffered DIMMs.
            2. DIN is to be issued 1clock after write command in external timing because DIN is issued directly to module.

                                                                                                                                                                        : Dont care

                                                                                          Rev. 0.2 Sept. 2001
M390S6450CT1                                                                       PC133 Registered DIMM

ABSOLUTE MAXIMUM RATINGS                     Symbol                                Value                                 Unit
                                            VIN, VOUT
                     Parameter              VDD, VDDQ                              -1.0 ~ 4.6                            V
Voltage on any pin relative to Vss
Voltage on VDD supply relative to Vss         TSTG                                -1.0 ~ 4.6                            V
Storage temperature                             PD
Power dissipation                               IOS                               -55 ~ +150                            C
Short circuit current
                                                                                      18                                 W

                                                                                      50                                 mA

Note : Permanent device damage may occur if "ABSOLUTE MAXIMUM RATINGS" are exceeded.
          Functional operation should be restricted to recommended operating condition.
          Exposure to higher than recommended voltage for extended periods of time could affect device reliability.

DC OPERATING CONDITIONS AND CHARACTERISTICS

Recommended operating conditions (Voltage referenced to VSS = 0V, TA = 0 to 70C)

              Parameter           Symbol    Min        Typ                         Max              Unit                     Note
Supply voltage
Input high voltage                VDD       3.0        3.3                         3.6              V                          1
Input low voltage                                                                                                              2
Output high voltage               VIH       2.0        3.0                         VDDQ+0.3         V                    IOH = -2mA
Output low voltage                                                                                                       IOL = 2mA
Input leakage current             VIL       -0.3       0                           0.8              V                          3

                                  VOH       2.4        -                           -                V

                                  VOL       -          -                           0.4              V

                                  ILI       -10        -                           10               uA

Notes : 1. VIH (max) = 5.6V AC. The overshoot voltage duration is  3ns.
           2. VIL (min) = -2.0V AC. The undershoot voltage duration is  3ns.
           3. Any input 0V  VIN  VDDQ.
              Input leakage currents include Hi-Z output leakage for all bi-directional buffers with Tri-State outputs.

CAPACITANCE (VDD = 3.3V, TA = 23C, f = 1MHz, VREF =1.4V 200 mV)

Parameter                                   Symbol          Min                                Max                       Unit

Input capacitance (A0 ~ A12)                CIN1            -                                   15                        pF
                                                                                                15                        pF
Input capacitance (RAS, CAS, WE)            CIN2            -                                   15                        pF
                                                                                                20                        pF
Input capacitance (CKE0)                    CIN3            -                                   15                        pF
                                                                                                15                        pF
Input capacitance (CLK0)                    CIN4            -                                   15                        pF
                                                                                                16                        pF
Input capacitance (CS0, CS2)                CIN5            -                                   16                        pF

Input capacitance (DQM0 ~ DQM7)             CIN6            -

Input capacitance (BA0 ~ BA1)               CIN7            -

Data input/output capacitance (DQ0 ~ DQ63)  COUT            -

Data input/output capacitance (CB0 ~ CB7)   COUT1           -

                                                                                                    Rev. 0.2 Sept. 2001
M390S6450CT1                                                                         PC133 Registered DIMM

DC CHARACTERISTICS

(Recommended operating condition unless otherwise noted, TA = 0 to 70C)

Parameter                     Symbol                      Test Condition                    Version        Unit Note
                                                                                                           mA 1
                                                                                      -7C            -7A   mA 3

Operating current                        Burst length =1                              2300           2120  mA 3
(One bank active)             ICC1 tRC  tRC(min)
                                                                                                           mA 3
Precharge standby current in             IO = 0 mA                                                         mA 3
power-down mode                                                                                            mA 3
                              ICC2P CKE  VIL(max), tCC = 10ns                               386            mA 1
Precharge standby current in                                                                38             mA 2
non power-down mode           ICC2PS CKE & CLK  VIL(max), tCC =                             710            mA 3

                              ICC2N   CKE  VIH(min), CS  VIH(min), tCC = 10ns
                                      Input signals are changed one time during 20ns

                              ICC2NS  CKE  VIH(min), CLK  VIL(max), tCC =                   182
                                      Input signals are stable                              458
                                                                                            110
Active standby current in     ICC3P CKE  VIL(max), tCC = 10ns                               890
power-down mode
                              ICC3PS CKE & CLK  VIL(max), tCC =
Active standby current in
non power-down mode           ICC3N   CKE  VIH(min), CS  VIH(min), tCC = 10ns
                                      Input signals are changed one time during 20ns

                              ICC3NS  CKE  VIH(min), CLK  VIL(max), tCC =                   452
                                      Input signals are stable

Operating current                        IO = 0mA                                     2480           2480
(Burst mode)                  ICC4 Page Burst
                                                                                      4460           4100
Refresh current                          4 Banks activated
Self refresh current                     tCCD=2CLK                                          404

                              ICC5 tRC  tRC(min)

                              ICC6 CKE  0.2V

Notes : 1. Measured with outputs open.
            2. Refresh period is 64ms.
            3. Measured with 1 PLL & 3 Drive ICs.
            4. Unless otherwise noted, input swing level is CMOS(VIH/VIL=VDDQ/VSSQ)

                                                                                            Rev. 0.2 Sept. 2001
M390S6450CT1                                                                         PC133 Registered DIMM

AC OPERATING TEST CONDITIONS (VDD = 3.3V 0.3V, TA = 0 to 70C)

                   Parameter                                            Value                          Unit

AC input levels (Vih/Vil)                                               2.4/0.4                        V

Input timing measurement reference level                                1.4                            V

Input rise and fall time                                                tr/tf = 1/1                    ns

Output timing measurement reference level                               1.4                            V

Output load condition                                                   See Fig. 2

                                    3.3V                                                               Vtt = 1.4V

Output                              1200   VOH (DC) = 2.4V, IOH = -2mA  Output            Z0 = 50      50
              870                   50pF   VOL (DC) = 0.4V, IOL = 2mA                                  50pF

              (Fig. 1) DC output load circuit                                        (Fig. 2) AC output load circuit

OPERATING AC PARAMETER

(AC operating conditions unless otherwise noted)

                       Parameter                   Symbol               Version           Unit         Note

Row active to row active delay                    tRRD(min)  -7C                     -7A
RAS to CAS delay                                  tRCD(min)
Row precharge time                                 tRP(min)  15                      15            ns                    1
Row active time                                   tRAS(min)
                                                  tRAS(max)  15                      20            ns                    1
Row cycle time                                     tRC(min)
Last data in to row precharge                     tRDL(min)  15                      20            ns                    1
Last data in to Active delay                      tDAL(min)
                                                             45                      45            ns                    1

                                                                            100                    us

                                                             60                      65            ns                    1

                                                                             2            CLK          2,5

                                                                        2 CLK + tRP                -                     5

Last data in to new col. address delay            tCDL(min)                  1            CLK                            2

Last data in to burst stop                        tBDL(min)                  1            CLK                            2

Col. address to col. address delay                tCCD(min)                  1            CLK                            3

Number of valid output data             CAS latency=3                        2                     ea                    4

                                        CAS latency=2                        1

Notes : 1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time

and then rounding off to the next higher integer.

2. Minimum delay is required to complete write.

3. All parts allow every cycle column address change.

4. In case of row precharge interrupt, auto precharge and read burst stop.

5. In 100MHz and below 100MHz operating conditions, tRDL=1CLK and tDAL=1CLK + 20ns is also supported.
  SAMSUNG recommends tRDL=2CLK and tDAL=2CLK + tRP.

                                                                                          Rev. 0.2 Sept. 2001
M390S6450CT1                                                            PC133 Registered DIMM

AC CHARACTERISTICS (AC operating conditions unless otherwise noted)
REFER TO THE INDIVIDUAL COMPONENET, NOT THE WHOLE MODULE.

             Parameter           Symbol                   -7C                                          -7A        Unit Note

                                                     Min       Max   Min                                    Max

CLK cycle time    CAS latency=3  tCC                 7.5       1000  7.5                                    1000  ns  1

                  CAS latency=2                      7.5             10

CLK to valid      CAS latency=3                                5.4                                          5.4   ns  1,2
output delay                                   tSAC            5.4                                           6

                  CAS latency=2

Output data       CAS latency=3                      3               3                                            ns  2
hold time                                      tOH   3               3

                  CAS latency=2

CLK high pulse width             tCH                 2.5             2.5                                          ns  3

CLK low pulse width              tCL                 2.5             2.5                                          ns  3

Input setup time                 tSS                 1.5             1.5                                          ns  3

Input hold time                  tSH                 0.8             0.8                                          ns  3

CLK to output in Low-Z           tSLZ                1               1                                            ns  2

CLK to output     CAS latency=3  tSHZ                          5.4                                          5.4   ns
in Hi-Z           CAS latency=2                                5.4                                           6

Notes : 1. Parameters depend on programmed CAS latency.
           2. If clock rising time is longer than 1ns, (tr/2-0.5)ns should be added to the parameter.
           3. Assumed input rise and fall time (tr & tf) = 1ns.
               If tr & tf is longer than 1ns, transient time compensation should be considered,
               i.e., [(tr + tf)/2-1]ns should be added to the parameter.

                                                                                                            Rev. 0.2 Sept. 2001
M390S6450CT1                                                                        PC133 Registered DIMM

SIMPLIFIED TRUTH TABLE

                Command                     CKEn-1 CKEn CS RAS CAS WE DQM BA0,1 A10/AP                                   A11, A12, Note
                    Mode register set                                                                                    A9 ~ A0

Register                                    H           X     LL              L  L            X                 OP code           1,2

                   Auto refresh             H           H     LL              LHX                                  X              3

Refresh                            Entry                L                                                                         3

                   Self                                       L     H         H  H                                                3

                   Refresh         Exit     L           H                                     X                    X

                                                              HX              X  X                                                3

Bank active & row addr.                     H           X     LL              HH X                      V       Row address

Read &             Auto precharge disable                                                                       L        Column   4

column address Auto precharge enable        H           X     LH              LHX                       V                address

                                                                                                                H     (A0 ~ A9,A11) 4,5

Write &            Auto precharge disable                                                                       L        Column   4

column address                              H           X     LH              L  L            X         V                address

                   Auto precharge enable                                                                        H     (A0 ~ A9,A11) 4,5

Burst stop                                  H           X     LH              HL              X                    X              6

Precharge          Bank selection           H           X     LL              HL              X         V       L        X
                   All banks
                                                                                                        X       H

                                   Entry    H           L     HX              X  X            X

Clock suspend or                                              L     V         V  V                                 X
active power down

                                   Exit     L           H     XX              X  X            X

                                   Entry    H           L     HX              X  X            X

Precharge power down mode                                     L     H         H  H                                 X

                                   Exit     L           H     HX              X  X            X

                                                              L     V         V  V

DQM                                         H                       X                         V                    X              7

No operation command                        H           X     HX              X  X            X                    X

                                                              L     H         H  H

Notes : 1. OP Code : Operand code                                                (V=Valid, X=Dont Care, H=Logic High, L=Logic Low)

          A0 ~ A12 & BA0 ~ BA1 : Program keys. (@ MRS)

     2. MRS can be issued only at all banks precharge state.

          A new command can be issued after 2 clock cycles of MRS.

     3. Auto refresh functions are as same as CBR refresh of DRAM.

          The automatical precharge without row precharge command is meant by "Auto".

          Auto/self refresh can be issued only at all banks precharge state.

     4. BA0 ~ BA1 : Bank select addresses.

          If both BA0 and BA1 are "Low" at read, write, row active and precharge, bank A is selected.

          If both BA0 is "High" and BA1 is "Low" at read, write, row active and precharge, bank B is selected.

          If both BA0 is "Low" and BA1 is "High" at read, write, row active and precharge, bank C is selected.

          If both BA0 and BA1 are "High" at read, write, row active and precharge, bank D is selected.

          If A10/AP is "High" at row precharge, BA0 and BA1 is ignored and all banks are selected.

     5. During burst read or write with auto precharge, new read/write command can not be issued.

          Another bank read/write command can be issued after the end of burst.

          New row active of the associated bank can be issued at tRP after the end of burst.

     6. Burst stop command is valid at every burst length.

     7. DQM sampled at positive going edge of a CLK and masks the data-in at the very CLK (Write DQM latency is 0),

          but makes Hi-Z state the data-out of 2 CLK cycles after. (Read DQM latency is 2)

                                                                                                           Rev. 0.2 Sept. 2001
M390S6450CT1                                                                                   PC133 Registered DIMM

PACKAGE DIMENSIONS

0.118                                                     5.250                               0.054                          Units : Inches (Millimeters)
(3.000)                                                  (133.350)                             (1.372)
                                                                                                                                     R 0.079
                                                           5.014                                                                     (R 2.000)
                                                         (127.350)                                                                 0.157 0.004
                                                                                                                                   (4.000 0.100)
1.700                                     REG                 REG   PLL                                 0.100 Min
    (43.18)                                                                                                 (2.540 Min)                                  0.150 Max
          0.118              1                                                                 84                                                        (3.81 Max)
               (3.000)                                                                                            0.700
                                                                                                                      (17.780)
.118DIA 0.004                A          0.250              B          C
(3.000DIA 0.100)                        (6.350)
                             .450                              0.250      2.150
                     0.350   (11.430)           1.450         (6.350)    (54.61)
                    (8.890)                    (36.830)

                                                          4.550
                                                         (115.57)

                             168                                                               85

                                                         REG

                                                                                                                              0.157 Min
                                                                                                                                  (3.99 Min)

  0.250                                                    0.250                                        0.100 Min                          0.050 0.0039
(6.350)                                                  (6.350)                                           (2.540 Min)                    (1.270 0.10)

                          0.123 0.005                                        0.123 0.005                                          0.039 0.002
                         (3.125 0.125)                                      (3.125 0.125)                                        (1.000 0.050)

            0.079 0.004                                          0.079 0.004                                                        0.008 0.006
           (2.000 0.100)                                        (2.000 0.100)                                                      (0.200 0.150)
Detail A                                                 Detail B                                                                  0.050
                                                                                                                                  (1.270)
Tolerances : 0.005(.13) unless otherwise specified                                                                   Detail C

The used device is 64Mx4 SDRAM, TSOP                                                                                   Rev. 0.2 Sept. 2001
SDRAM Part No. : K4S560432C
This module is based on JEDEC PC133 Specification
M390S6450CT1                                                                     PC133 Registered DIMM

M390S6450CT1-C7A/C7C
Organization : 64MX72
Composition : 64MX4 * 18ea
Used component part # : K4S560432C-TC75/C7C
# of banks in module : 1 Row
# of banks in component : 4 banks
Feature : 1,700 mil height & double sided
Refresh : 8K/64ms
Contents :

Byte #  Function described                                      Function Supported                  Hex value       Note

                                                                -7C               -7A          -7C             -7A    1
                                                                                                                      1
0 # of bytes written into serial memory at module manufacturer         128bytes                     80h
1 Total # of bytes of SPD memory device                                                                               2
2 Fundamental memory type                                       256bytes (2K-bit)                   08h               2
3 # of row address on this assembly
4 # of column address on this assembly                                 SDRAM                        04h
5 # of module Rows on this assembly
6 Data width of this assembly                                          13                           0Dh
7 ...... Data width of this assembly
8 Voltage interface standard of this assembly                          11                           0Bh
9 SDRAM cycle time from clock @CAS latency of 3
10 SDRAM access time from clock @CAS latency of 3                      1 Row                        01h
11 DIMM configuration type
12 Refresh rate & type                                                 72 bits                      48h
13 Primary SDRAM width
14 Error checking SDRAM width                                          -                            00h
15 Minimum clock delay for back-to-back random column address
16 SDRAM device attributes : Burst lengths supported                   LVTTL                        01h
17 SDRAM device attributes : # of banks on SDRAM device
18 SDRAM device attributes : CAS latency                               7.5ns                        75h
19 SDRAM device attributes : CS latency
20 SDRAM device attributes : Write latency                             5.4ns                        54h

                                                                       ECC                          02h

                                                                7.8us, support self refresh         82h

                                                                       x4                           04h

                                                                       x4                           04h

                                                                     tCCD = 1CLK                    01h

                                                                1, 2, 4, 8 & full page              8Fh

                                                                       4 banks                      04h

                                                                       2&3                          06h

                                                                       0 CLK                        01h

                                                                       0 CLK                        01h

21 SDRAM module attributes                                       Registered/Buffered DQM,           1Fh
                                                                address & control inputs and

                                                                          On-card PLL

22 SDRAM device attributes : General                              +/- 10% voltage tolerance,        0Eh
                                                                 Burst Read Single bit Write
23 SDRAM cycle time @CAS latency of 2                           precharge all, auto precharge
24 SDRAM access time @CAS latency of 2
25 SDRAM cycle time @CAS latency of 1                           7.5ns            10ns          75h             A0h  2
26 SDRAM access time @CAS latency of 1
27 Minimum row precharge time (=tRP)                            5.4ns             6ns          54h             60h  2
28 Minimum row active to row active delay (tRRD)
29 Minimum RAS to CAS delay (=tRCD)                             -                 -            00h             00h  2
30 Minimum activate precharge time (=tRAS)
31 Module Row density                                           -                 -            00h             00h  2
32 Command and Address signal input setup time
33 Command and Address signal input hold time                   15ns             20ns          0Fh             14h
34 Data signal input setup time
                                                                15ns             15ns          0Fh             0Fh

                                                                15ns             20ns          0Fh             14h

                                                                45ns             45ns          2Dh             2Dh

                                                                1 Row of 512MB                      80h

                                                                       1.5ns                        15h

                                                                       0.8ns                        08h

                                                                       1.5ns                        15h

                                                                                               Rev. 0.2 Sept. 2001
M390S6450CT1                                                                          PC133 Registered DIMM

SERIAL PRESENCE DETECT INFORMATION

Byte #  Function described                                       Function Supported                Hex value       Note

                                                                 -7C                -7A       -7C             -7A    3
                                                                                                                     3
   35 Data signal input hold time                                     0.8ns                        08h               4
36~61 Superset information (maybe used in future)                                                                    5
                                                                      -                            00h               5
   62 SPD data revision code
   63 Checksum for bytes 0 ~ 62                                       JEDEC 2                      02h
   64 Manufacturer JEDEC ID code
65~71 ...... Manufacturer JEDEC ID code                               -                       EBh             2Ch
   72 Manufacturing location
   73 Manufacturer part # (Memory module)                             Samsung                      CEh
   74 Manufacturer part # (DIMM Configuration)
   75 Manufacturer part # (Data bits)                                 Samsung                      00h
   76 ...... Manufacturer part # (Data bits)
   77 ...... Manufacturer part # (Data bits)                          Onyang Korea                 01h
   78 Manufacturer part # (Mode & operating voltage)
   79 Manufacturer part # (Module depth)                              M                            4Dh
   80 ...... Manufacturer part # (Module depth)
   81 Manufacturer part # (Refresh, #of banks in Comp. & Inter-       3                            33h
   82 Manufacturer part # (Composition component)
   83 Manufacturer part # (Component revision)                        Blank                        20h
   84 Manufacturer part # (Package type)
   85 Manufacturer part # (PCB revision & type)                       9                            39h
   86 Manufacturer part # (Hyphen)
   87 Manufacturer part # (Power)                                     0                            30h
   88 Manufacturer part # (Minimum cycle time)
   89 Manufacturer part # (Minimum cycle time)                        S                            53h
   90 Manufacturer part # (TBD)
   91 Manufacturer revision code (For PCB)                            6                            36h
   92 ...... Manufacturer revision code (For component)
   93 Manufacturing date (Year)                                       4                            34h
   94 Manufacturing date (Week)
95~98 Assembly serial #                                               5                            35h
99~125 Manufacturer specific data (may be used in future)
  126 System frequency for 100MHz                                     0                            30h
  127 Intel Specification details
128+ Unused storage locations                                        C                            43h

                                                                      T                            54h

                                                                      1                            31h

                                                                      "-"                          2Dh

                                                                      C                            43h

                                                                 7                    7       37h             37h

                                                                 C                    A       43h             41h

                                                                      Blank                        20h

                                                                      1                            31h

                                                                    C-die (4th Gen.)               43h

                                                                      -                            -

                                                                      -                            -

                                                                      -                            -

                                                                      Undefined                    -

                                                                      100MHz                       64h

                                                                 Detailed 100MHz Information       8Fh

                                                                      Undefined                    -

Note : 1. The row select address is excluded in counting the total # of addresses.
          2. This value is based on the component specification.
          3. These bytes are programmed by code of Date Week & Date Year with BCD format.
          4. These bytes are programmed by Samsung s own Assembly Serial # system. All modules may have different unique serial #.
          5. These bytes are Undefined and can be used for Samsungs' own purpose.

                                                                                              Rev. 0.2 Sept. 2001
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