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M38K21FFL-XXXHP

器件型号:M38K21FFL-XXXHP
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厂商名称:RENESAS [Renesas Technology Corp]
厂商官网:http://www.renesas.com
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M38K21FFL-XXXHP器件文档内容

38K2 Group                                                                                                                                                                                                               REJ03B0193-0300
                                                                                                                                                                                                                                      Rev.3.00
SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER
                                                                                                                                                                                                                                 Oct 15, 2006

DESCRIPTION                                                                                                                            Timers ............................................................................. 8-bit  3
                                                                                                                                       Watchdog timer ............................................................. 16-bit  1
The 38K2 group is the 8-bit microcomputer based on the 740 fam-                                                                         Serial Interface
ily core technology.
The 38K2 group has the USB function, an 8-bit bus interface, a                                                                          Serial I/O ....................... 8-bit  1 (UART or Clock-synchronized)
Serial Interface, three 8-bit timers, and an 8-channel 10-bit A/D
converter, which are available for the PC peripheral I/O device.                                                                        A/D converter ................................................ 10-bit  8 channels
The various microcomputers in the 38K2 group include variations
of internal memory size and packaging. For details, refer to the                                                                                                                                (8-bit reading available)
section on part numbering.
                                                                                                                                        LED direct drive port ................................................................... 4
FEATURES                                                                                                                               Clock generating circuit

Basic machine-language instructions ....................................... 71                                                         (connect to external ceramic resonator or quartz-crystal oscillator)
The minimum instruction execution time .......................... 0.25 s
                                                                                                                                        Power source voltage (L version)
                                                       (at 8 MHz system clock)
      System clock: Reference frequency to internal circuit except                                                                       System clock/Internal clock division mode

               USB function                                                                                                              At 12 MHz/2-divide mode( = 6 MHz) ................... 4.00 to 5.25 V
                                                                                                                                         At 8 MHz/Through mode ( = 8 MHz) ................... 4.00 to 5.25 V
Memory size                                                                                                                            At 6 MHz/Through mode ( = 6 MHz) ................... 3.00 to 5.25 V

ROM ................................................................ 16 K to 32 K bytes                                                 Power dissipation

  RAM ............................................................... 1024 to 2048 bytes                                                 At 5 V power source voltage .................................. 125 mW (typ.)

Programmable input/output ports ............................................. 44                                                                                      (at 8 MHz system clock, in through mode)
Software pull-up resistors
Interrupts .................................................. 16 sources, 16 vectors                                                    At 3.3 V power source voltage ................................ 30 mW (typ.)
USB function (Full-Speed USB2.0 specification) ...... 4 endpoints
USB HUB function (Full-Speed USB2.0 specification) .... 2 down ports                                                                                                   (at 6 MHz system clock, in through mode)
External bus interface ....................................... 8-bit  1 channel
                                                                                                                                        Operating temperature range .................................... 20 to 85C
                                                                                                                                        Packages

                                                                                                                                       FP ............................ PLQP0064GA-A (64-pin 14  14 mm LQFP)
                                                                                                                                       HP ............................ PLQP0064KB-A (64-pin 10  10 mm LQFP)

PIN CONFIGURATION (TOP VIEW)

                                           P05          P04          P03          P02          P01          P00          P57    P56    P55   P54   P53  P52/INT1  P51/CNTR0  P50/INT0  P27     P26

                                           48           47           46           45           44           43           42     41     40    39    38   37        36         35        34      33

                                  P06  49                                                                                                                                                                 32  P25
                                  P07                                                                                                                                                                         P24
               P40/EXDREQ/RXD          50                                                                                                                                                                 31  D2+
               P41/EXDACK/TXD                                                                                                                                                                                 D2-
                   P42/EXTC/SCLK       51                                                                                                                                                                 30  D1+
                   P43/EXA1/SRDY                                                                                                                                                                              D1-
                                  P30  52                                                                                                                                                                 29  D0-
                                  P31                                                                                                                                                                         D0+
                                  P32  53                                                                                                                                                                 28  TrON
                         P33/EXINT                                                                                                                                                                            USBVREF
                          P34/EXCS     54                                                                                                                                                                 27  DVCC
                         P35/EXWR                                                                                                                                                                             PVCC
                         P36/EXRD      55  M38K27M4L-XXXFP/HP                                                                                                                                             26  PVSS
                          P37/EXA0     56                                                                                                                                                                 25  P63(LED3)
                     P10/DQ0/AN0                                                                                                                                                                              P62(LED2)
                     P11/DQ1/AN1       57 M38K29F8LFP/HP 24                                                                                                                                                   P61(LED1)
                                       58                                                                                                                                                                 23

                                       59                                                                                                                                                                 22

                                       60                                                                                                                                                                 21

                                       61                                                                                                                                                                 20

                                       62                                                                                                                                                                 19

                                       63                                                                                                                                                                 18

                                       64                                                                                                                                                                 17

                                           1            2            3            4            5            6            7      8      9     10    11   12        13         14        15      16

                                           P12/DQ2/AN2  P13/DQ3/AN3  P14/DQ4/AN4  P15/DQ5/AN5  P16/DQ6/AN6  P17/DQ7/AN7  CNVSS  RESET  VCCE  VREF  VSS  XIN       XOUT       VCC       CNVSS2  P60(LED0)

                          Package type : PLQP0064GA-A (64P6U-A)/PLQP0064KB-A (64P6Q-A)

Fig. 1 Pin configuration of 38K2 group

Rev.3.00 Oct 15, 2006 page 1 of 147
REJ03B0193-0300
                                                                                                                                                                                                                                        38K2 Group

                  Fig. 2 Functional block diagram
   Rev.3.00 Oct 15, 2006 page 2 of 147
REJ03B0193-0300
FUNCTIONAL BLOCK DIAGRAM (Package : PLQP0064GA-A/PLQP0064KB-A)

PVSS PVCC XIN XOUT                                      VCCE  VSS        VCC                                            RESET             CNVSS                  CNVSS2

    20 21 12 13                                            9    11        14                                                  8                7                       15

                                                              Data bus

Clock               RAM                                 RAM              ROM                 CPU                                          Timer 1 (8)
generating                                               I/F                                                                              Timer 2 (8)
circuit                                                                                                                                   Timer X (8)

Watchdog timer                                                                                                                                         CNTR0

                                     INT1               SI/O EXTBUS (8)                                                                   10-bit A/D
                                     INT0                                                                                                 converter (8)
                                                                                             USB               USB HUB

P6 (4)              P5 (8)                 P4 (4)                        P3 (8)                                               P2 (4)                     P1 (8)            P0(8)

16 17 18 19  35 36 37 38 39 4041 42        51 52 53 54              55 56 57 58 59 60 61 62    22 23 24 25 26    27 28 29 30  3132 33 34    10 63 64 1 2 3 4 5 6  43 44 45 46 47 4849 50

                                                                                             DVCC TrON D0-     D1-D1+D2- D2+              VREF
                                                                                                USBVREF D0+
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PIN DESCRIPTION

Table 1. Pin description

Pin             Name                 Function

                                                                                               Function except a port function

VCC, VSS        Power source       Apply voltage of 3.0 V 5.25 V (L version) to VCC, and 0 V to VSS.
VCCE                               Power source pin for ports P1, P3, P4 and analog circuit. Connect this pin to VCC.
                Analog power
CNVSS           source             This pin controls the operation mode of the chip. Connect this pin to VSS. In the flash memory
                                    mode, this pin becoems VPP power source input pin.
                CNVSS
                                  This pin controls the operation mode of the chip. Connect this pin to VSS.
CNVSS2          CNVSS2
VREF                               Reference voltage input pin for A/D converter.
                Analog reference
DVCC            voltage input      Power source pin for analog circuit.
PVCC, PVSS                         Connect the DVCC and PVCC pins to VCC, and the PVSS pin to VSS.
RESET           Analog power
XIN             source             Reset input pin for active "L"

                Reset input       Input and output pins for the main clock generating circuit.
                                  Connect a ceramic resonator or a quartz-crystal oscillator between the XIN and XOUT pins to set
                Clock input
                                    the oscillation frequency.
XOUT            Clock output      If an external clock is used, connect the clock source to the XIN pin and leave the XOUT pin open.

USBVREF         USB reference      Power source pin for USB port circuit.
                power source        In Vcc = 4.00 to 5.25 V use the built-in USB reference voltage circuit. In Vcc = 3.60 to 4.00 V apply
                                    3.3 V power supply from the external because use of the built-in USB reference voltage circuit is
TrON            USB reference       prohibited in this voltage range. In Vcc = 3.00 to 3.60 V connect this pin to VCC because use of the
D0+, D0-        voltage output      built-in USB reference voltage circuit is prohibited in this voltage range.
                USB upstream
D1+, D1-,       I/O                Output pin to pull-up D0+ by 1.5 k external resistor.
D2+, D2-
P00P07         USB down-          USB upstream I/O port
                stream I/O         USB input level
                                  USB output level output structure
                I/O port P0
                                  USB downstream I/O port
                                  USB input level
                                  USB output level output structure

                                  8-bit I/O port                                              Key input pins (key-on wake up interrupt)
                                  I/O direction register allows each pin to be individually

                                    programmed as either input or output.
                                  CMOS compatible input level
                                  CMOS 3-state output structure
                                  Pull-up control is enabled.

P10/DQ0/AN0 I/O port P1          8-bit I/O port                                              A/D converter input pins
P17/DQ7/AN7                        I/O direction register allows each pin to be individually   External bus interface function pins

                                    programmed as either input or output.
                                  CMOS compatible input level
                                  CMOS 3-state output structure

P24P27         I/O port P2       4-bit I/O port
                                  I/O direction register allows each pin to be individually programmed as either input or output.
                                  CMOS compatible input level
                                  CMOS 3-state output structure

P30P32         I/O port P3       8-bit I/O port
                                  I/O direction register allows each pin to be individually
P33/ExINT                                                                                       External bus interface function pins
P34/ExCS                            programmed as either input or output.
P35/ExWR                           CMOS compatible input level
P36/ExRD                           CMOS 3-state output structure
P37/ExA0

P40/ExDREQ/RxD  I/O port P4       4-bit I/O port                                              Serial I/O function pins
P41/ExDACK/TxD                     I/O direction register allows each pin to be individually   External bus interface function pins
P42/ExTC/SCLK
P43/ExA1/SRDY                       programmed as either input or output.
                                  CMOS compatible input level
                                  CMOS 3-state output structure

P50/INT0        I/O port P5       8-bit I/O port                                              Interrupt input pin
P51/CNTR0       I/O port P6       I/O direction register allows each pin to be individually   Timer X funciton pin
P52/INT1                                                                                        Interrupt input pin
P53P57                             programmed as either input or output.
P60P63                            CMOS compatible input level
                                  CMOS 3-state output structure

                                  4-bit I/O port; I/O direction register allows each pin to be individually programmed as either input
                                  or output.; CMOS compatible input level CMOS 3-state output structure;
                                  Output large current for LED drive is enabled.

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PART NUMBERING

            Product M38K2 7 M 4 L - XXX FP

                                                                   Package type
                                                                   FP : PLQP0064GA-A package
                                                                   HP : PLQP0064KB-A package

                                                                    ROM number
                                                                    Omitted in the flash memory version.

                                                                    Omitted in the flash memory version.

                                     L : L version

                                     ROM/PROM size    9 : 36864 bytes
                                     1 : 4096 bytes   A : 40960 bytes
                                     2 : 8192 bytes   B : 45056 bytes
                                     3 : 12288 bytes  C : 49152 bytes
                                     4 : 16384 bytes  D : 53248 bytes
                                     5 : 20480 bytes  E : 57344 bytes
                                     6 : 24576 bytes  F : 61440 bytes
                                     7 : 28672 bytes
                                     8 : 32768 bytes

                                     The first 128 bytes and the last 2 bytes of ROM
                                     are reserved areas ; they cannot be used as a
                                     user's ROM area.
                                     However, they can be programmed or erased
                                     in the flash memory version, so that users can
                                     use them.

                                     Memory type
                                     M : Mask ROM version
                                     F : Flash memory version

                                     RAM size
                                     0 : 192 bytes
                                     1 : 256 bytes
                                     2 : 384 bytes
                                     3 : 512 bytes
                                     4 : 640 bytes
                                     5 : 768 bytes
                                     6 : 896 bytes
                                     7 : 1024 bytes
                                     8 : 1536 bytes
                                     9 : 2048 bytes

Fig. 3 Part numbering

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GROUP EXPANSION                                                                          Packages

Mitsubishi plans to expand the 38K2 group as follows.                                    PLQP0064GA-A ...................... 0.8 mm-pitch plastic molded LQFP
                                                                                         PLQP0064KB-A ....................... 0.5 mm-pitch plastic molded LQFP
Memory Type                                                                              100D0M ........................... 0.65 mm-pitch metal seal PIGGY BACK

Support for mask ROM and flash memory versions.

Memory Size

Flash memory size .......................................................... 32 Kbytes
Mask ROM size ............................................................... 16 Kbytes
RAM size .......................................................... 1024 to 2048 bytes

Memory Expansion Plan

            ROM size                  : Mass Production
              (bytes)

                    60K

             32K                                                                                                 M38K29F8L
             16K                                                                         M38K27M4L

             8K

                                      256                512                             1,024         2,048

                                                              RAM size (bytes)

Fig. 4 Memory expansion plan

Currently products are listed below.

Table 2. List of 38K2 group products (L version)                                                                             As of October 2006

Product            ROM size (bytes)        RAM size (bytes)                              Package                            Remarks
                 ROM size for User in ( )          1024
                                                   2048
M38K27M4L-XXXFP           16384                    2048                                  PLQP0064GA-A  Mask ROM version
M38K27M4L-XXXHP          (16254)                                                         PLQP0064KB-A  Flash memory version
                                                                                         PLQP0064GA-A
M38K29F8LFP               32768                                                          PLQP0064KB-A
M38K29F8LHP              (32638)
                                                                                              100D0M
M38K29RFS                     --

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FUNCTIONAL DESCRIPTION                                                  [Stack Pointer (S)]
CENTRAL PROCESSING UNIT (CPU)
                                                                        The stack pointer is an 8-bit register used during subroutine calls
The 38K2 group uses the standard 740 family instruction set. Re-        and interrupts. This register indicates start address of stored area
fer to the table of 740 family addressing modes and machine             (stack) for storing registers during subroutine calls and interrupts.
instructions or the 740 Family Software Manual for details on the       The low-order 8 bits of the stack address are determined by the
instruction set.                                                        contents of the stack pointer. The high-order 8 bits of the stack
Machine-resident 740 family instructions are as follows:                address are determined by the stack page selection bit. If the
The FST and SLW instruction cannot be used.                             stack page selection bit is "0" , the high-order 8 bits becomes
The STP, WIT, MUL, and DIV instruction can be used.                     "0016". If the stack page selection bit is "1", the high-order 8 bits
The CPU has the 6 registers. The register structure is shown in         becomes "0116".
Figure 5.                                                               Figure 6 shows the store and the return movement into the stack.
                                                                        If there are registers other than those described in Figure 5, the
[Accumulator (A)]                                                       users need to store them with the program.

The accumulator is an 8-bit register. Data operations such as data      [Program Counter (PC)]
transfer, etc., are executed mainly through the accumulator.
                                                                        The program counter is a 16-bit counter consisting of two 8-bit
[Index Register X (X)]                                                  registers PCH and PCL. It is used to indicate the address of the
                                                                        next instruction to be executed.
The index register X is an 8-bit register. In the index addressing
modes, the value of the OPERAND is added to the contents of
register X and specifies the real address.

[Index Register Y (Y)]

The index register Y is an 8-bit register. In partial instruction, the
value of the OPERAND is added to the contents of register Y and
specifies the real address.

                                          b7                            b0

                                              A                             Accumulator

                                          b7                            b0

                                              X                             Index register X

                                          b7                            b0

                                              Y                             Index register Y

                                          b7                            b0

                                              S                             Stack pointer

            b15                           b7                            b0
                      PCH
                                              PCL                           Program counter

                                          b7                            b0

                                          N V T B D I Z C Processor status register (PS)

                                                                            Carry flag
                                                                            Zero flag
                                                                            Interrupt disable flag
                                                                            Decimal mode flag
                                                                            Break flag
                                                                            Index X mode flag
                                                                            Overflow flag
                                                                            Negative flag

Fig. 5 740 Family CPU register structure

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                                                 On-going Routine

                           Interrupt request                                M (S) (PCH)
                                         (Note)

                                                 Execute JSR                   (S) (S) 1
                                                                            M (S) (PCL)
                           M (S) (PCH)                                                       Push return address
                                                                                             on stack

Push return address        (S) (S) 1                                         (S) (S) 1
on stack                                                                    M (S) (PS)
                           M (S) (PCL)                                                       Push contents of processor
                                                                                             status register on stack

                           (S) (S) 1                                          (S) (S) 1

                           Subroutine                                           Interrupt
                                                                            Service Routine
                           Execute RTS                                                                        I Flag is set from "0" to "1"
                             (S) (S) + 1                                     Execute RTI                      Fetch the jump vector

POP return                 (PCL) M (S)                                       (S) (S) + 1     POP contents of
address from stack           (S) (S) + 1                                    (PS) M (S)       processor status
                                                                                             register from stack
                           (PCH) M (S)
                                                                               (S) (S) + 1

                                                                            (PCL) M (S)      POP return
                                                                              (S) (S) + 1    address
                                                                                             from stack

                                                                            (PCH) M (S)

            Note: Condition for acceptance of an interrupt Interrupt enable flag is "1"
                                                                               Interrupt disable flag is "0"

Fig. 6 Register push and pop at interrupt generation and subroutine call

Table 3 Push and pop instructions of accumulator or processor status register

                                                 Push instruction to stack                   Pop instruction from stack
                                                                                                           PLA
Accumulator                                      PHA                                                       PLP
Processor status register                        PHP

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[Processor status register (PS)]                                            Bit 4: Break flag (B)
                                                                                The B flag is used to indicate that the current interrupt was
The processor status register is an 8-bit register consisting of 5              generated by the BRK instruction. The BRK flag in the processor
flags which indicate the status of the processor after an arithmetic            status register is always "0". When the BRK instruction is used to
operation and 3 flags which decide MCU operation. Branch opera-                 generate an interrupt, the processor status register is pushed
tions can be performed by testing the Carry (C) flag , Zero (Z) flag,           onto the stack with the break flag set to "1".
Overflow (V) flag, or the Negative (N) flag. In decimal mode, the Z,
V, N flags are not valid.                                                   Bit 5: Index X mode flag (T)
                                                                                When the T flag is "0", arithmetic operations are performed
Bit 0: Carry flag (C)                                                          between accumulator and memory. When the T flag is "1", direct
    The C flag contains a carry or borrow generated by the arithmetic           arithmetic operations and direct data transfers are enabled
    logic unit (ALU) immediately after an arithmetic operation. It can          between memory locations.
    also be changed by a shift or rotate instruction.
                                                                            Bit 6: Overflow flag (V)
Bit 1: Zero flag (Z)                                                           The V flag is used during the addition or subtraction of one byte
    The Z flag is set if the result of an immediate arithmetic operation        of signed data. It is set if the result exceeds +127 to -128. When
    or a data transfer is "0", and cleared if the result is anything other      the BIT instruction is executed, bit 6 of the memory location
    than "0".                                                                   operated on by the BIT instruction is stored in the overflow flag.

Bit 2: Interrupt disable flag (I)                                          Bit 7: Negative flag (N)
    The I flag disables all interrupts except for the interrupt                 The N flag is set if the result of an arithmetic operation or data
    generated by the BRK instruction.                                           transfer is negative. When the BIT instruction is executed, bit 7 of
    Interrupts are disabled when the I flag is "1".                             the memory location operated on by the BIT instruction is stored
                                                                                in the negative flag.
Bit 3: Decimal mode flag (D)
    The D flag determines whether additions and subtractions are
    executed in binary or decimal. Binary arithmetic is executed when
    this flag is "0"; decimal arithmetic is executed when it is "1".
    Decimal correction is automatic in decimal mode. Only the ADC

Table 4 Set and clear instructions of each bit of processor status register

                   C flag            Z flag  I flag                         D flag  B flag  T flag  V flag  N flag
                                                                                           SET              
Set instruction    SEC                      SEI                            SED            CLT               
                                                                                                    CLV
Clear instruction  CLC                      CLI                            CLD

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[CPU Mode Register (CPUM)] 003B16

The CPU mode register contains the stack page selection bit and
the internal system clock selection bit.
The CPU mode register is allocated at address 003B16.

                                                          b7     b0

                                                01                       CPU mode register

Fig. 7 Structure of CPU mode register                                    (CPUM : address 003B16)

                                                                               Processor mode bits
                                                                                  b1 b0
                                                                                  0 0 : Single-chip mode
                                                                                  0 1:
                                                                                  1 0 : Not available
                                                                                  1 1:

                                                                               Stack page selection bit
                                                                                  0 : 0 page
                                                                                  1 : 1 page

                                                                               Not used (returns "1" when read)
                                                                               (Do not write "0" to this bit)
                                                                               Not used (returns "0" when read)
                                                                               (Do not write "1" to this bit)
                                                                               System clock selection bit

                                                                                  0 : Main clock (XIN)
                                                                                  1 : fSYN
                                                                               System clock division ratio selection bits
                                                                                  b7 b6
                                                                                  0 0 :  = f(system clock)/8 (8-divide mode)
                                                                                  0 1 :  = f(system clock)/4 (4-divide mode)
                                                                                  1 0 :  = f(system clock)/2 (2-divide mode)
                                                                                  1 1 :  = f(system clock) (Through mode)

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MEMORY                                                             Interrupt Vector Area
Special Function Register (SFR) Area
                                                                   The interrupt vector area contains reset and interrupt vectors.
The Special Function Register area in the zero page contains con-
trol registers such as I/O ports and timers.                       Zero Page

RAM                                                                The 256 bytes from addresses 000016 to 00FF16 are called the
                                                                   zero page area. The internal RAM and the special function regis-
RAM is used for data storage and for stack area of subroutine      ters (SFR) are allocated to this area.
calls and interrupts.                                              The zero page addressing mode can be used to specify memory
                                                                   and register addresses in the zero page area. Access to this area
ROM                                                                with only 2 bytes is possible in the zero page addressing mode.

The first 128 bytes and the last 2 bytes of ROM are reserved for   Special Page
device testing and the rest is user area for storing programs. In
the flash memory version, program and erase can be performed in    The 256 bytes from addresses FF0016 to FFFF16 are called the
the reserved area.                                                 special page area. The special page addressing mode can be
                                                                   used to specify memory addresses in the special page area. Ac-
                                                                   cess to this area with only 2 bytes is possible in the special page
                                                                   addressing mode.

RAM area       Address                                                  000016  SFR area
    RAM size   XXXX16                                                   004016
      (bytes)                                                           010016                         Zero page
                00FF16
        192     013F16                                             RAM
        256     01BF16
        384     023F16     Address                                      XXXX16         Not used
        512     02BF16     ZZZZ16                                                      SFR area
        640     033F16                                                  0FE016
        768     03BF16      F08016                                      0FFF16  Reserved ROM area
        896     043F16      E08016                                      YYYY16        (128 bytes)
       1024     063F16      D08016
       1536     083F16      C08016                                      ZZZZ16
       2048                 B08016
               Address      A08016                                 ROM
ROM area       YYYY16       908016
                            808016                                      FF0016
    ROM size    F00016      708016
      (bytes)   E00016      608016                                      FFDC16
                D00016      508016
        4096    C00016      408016                                              Interrupt vector area  Special page
        8192    B00016      308016                                              Reserved ROM area
       12288    A00016      208016                                      FFFE16
       16384    900016      108016                                      FFFF16
       20480    800016
       24576    700016
       28672    600016
       32768    500016
       36864    400016
       40960    300016
       45056    200016
       49152    100016
       53248
       57344
       61440

Fig. 8 Memory map diagram

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            000016 Port P0 (P0)                                    002016 Prescaler 12 (PRE12)
            000116 Port P0 direction register (P0D)                002116 Timer 1 (T1)
            000216 Port P1 (P1)                                    002216 Timer 2 (T2)
            000316 Port P1 direction register (P1D)                002316 Timer X mode register (TM)
            000416 Port P2 (P2)                                    002416 Prescaler X (PREX)
            000516 Port P2 direction register (P2D)                002516 Timer X (TX)
            000616 Port P3 (P3)                                    002616 Transmit/Receive buffer register (TB/RB)
            000716 Port P3 direction register (P3D)                002716 Serial I/O status register (SIOSTS)
            000816 Port P4 (P4)                                    002816 HUB interrupt source enable register (HUBICON)
            000916 Port P4 direction register (P4D)                002916 HUB interrupt source register (HUBIREQ)
            000A16 Port P5 (P5)                                    002A16 HUB down stream port index register (HUBINDEX)
            000B16 Port P5 direction register (P5D)                002B16 HUB port field register 1 (DPXREG1)
            000C16 Port P6 (P6)                                    002C16 HUB port field register 2 (DPXREG2)
            000D16 Port P6 direction register (P6D)                002D16 HUB port field register 3 (DPXREG3)
            000E16 Reserved (Note)
            000F16 Reserved (Note)                                 002E16 Reserved (Note)
            001016 USB control register (USBCON)                   002F16 Reserved (Note)
            001116 USB function/Hub enable register (USBAE)        003016 EXB interrupt source enable register (EXBICON)
            001216 USB function address register (USBA0)           003116 EXB interrupt source register (EXBIREQ)
            001316 USB HUB address register (USBA1)                003216 Reserved (Note)
            001416 Frame number register Low (FNUML)               003316 EXB index register (EXBINDEX)
            001516 Frame number register High (FNUMH)              003416 Register window 1 (EXBREG1)
            001616 USB interrupt source enable register (USBICON)
            001716 USB interrupt source register (USBIREQ)         003516 Register window 2 (EXBREG2)
            001816 Endpoint index register (USBINDEX)              003616 AD control register (ADCON)
            001916 Endpoint field register 1 (EPXXREG1)            003716 AD conversion register 1 (AD1)
            001A16 Endpoint field register 2 (EPXXREG2)            003816 AD conversion register 2 (AD2)
            001B16 Endpoint field register 3 (EPXXREG3)            003916 Watchdog timer control register (WDTCON)
                                                                   003A16 Reserved (Note)
            001C16 Endpoint field register 4 (EPXXREG4)            003B16 CPU mode register (CPUM)

            001D16 Endpoint field register 5 (EPXXREG5)            003C16 Interrupt request register 1(IREQ1)
            001E16 Endpoint field register 6 (EPXXREG6)            003D16 Interrupt request register 2(IREQ2)
            001F16 Endpoint field register 7 (EPXXREG7)            003E16 Interrupt control register 1(ICON1)
                                                                   003F16 Interrupt control register 2(ICON2)

            0FE016 Serial I/O control register (SIOCON)            0FF016 Port P0 pull-up control register (PULL0)
            0FE116 UART control register (UARTCON)                 0FF116 Reserved (Note)
            0FE216 Baud rate generator (BRG)                       0FF216 Port P5 pull-up control register (PULL5)
            0FE316 Reserved (Note)                                 0FF316 Interrupt edge selection register (INTEDGE)
            0FE416 Reserved (Note)                                 0FF416 Reserved (Note)
                                                                   0FF516 Reserved (Note)
            0FE516 Reserved (Note)                                 0FF616 Reserved (Note)
            0FE616 Reserved (Note)                                 0FF716 Reserved (Note)
            0FE716 Reserved (Note)                                 0FF816 PLL control register (PLLCON)
            0FE816 Reserved (Note)                                 0FF916 Downstream port control register (DPCTL)
            0FE916 Reserved (Note)                                 0FFA16 Reserved (Note)
            0FEA16 Reserved (Note)                                 0FFB16 MISRG
            0FEB16 Reserved (Note)                                 0FFC16 Reserved (Note)
            0FEC16 Endpoint field register 8 (EPXXREG8)            0FFD16 Reserved (Note)
            0FED16 Endpoint field register 9 (EPXXREG9)            0FFE16 Flash memory control register (FMCR)
            0FEE16 Reserved (Note)                                 0FFF16 Reserved (Note)
            0FEF16 Reserved (Note)

                           Note: Do not write any data to these addresses, because these areas are reserved.
Fig. 9 Memory map of special function register (SFR)

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I/O PORTS

The I/O ports have direction registers which determine the input/
output direction of each individual pin. Each bit in a direction reg-
ister corresponds to one pin, and each pin can be set to be input
port or output port.
When "0" is written to the bit corresponding to a pin, that pin be-
comes an input pin. When "1" is written to that bit, that pin be-
comes an output pin.
If data is read from a pin set to output, the value of the port output
latch is read, not the value of the pin itself. Pins set to input are
floating. If a pin set to input is written to, only the port output latch
is written to and the pin remains floating.

Table 5 I/O ports functions

Pin         Name              Input/Output           I/O Format               Non-Port Function             Related SFRs       Diagram No.
                                              CMOS compatible              Key-on wake up            Port P0 pull-up control     (1)
P00P07     Port P0          Input/output,    input level                                            register                    (2)
                             individual bits  CMOS 3-state output          A/D conversion input
                                              CMOS compatible              External bus interface    AD control register         (3)
P10P17     Port P1                           input level                  funciton I/O              EXB control register        (4)
                                              CMOS 3-state output                                                                (5)
P24P27     Port P2                           (Power source is             External bus interface    EXB control register        (6)
                                              VCCE)                        funciton output
P30P32     Port P3                           CMOS compatible              External bus interface    EXB control register        (7)
P33/ExINT   Port P4                           input level                  funciton input                                        (8)
                                              CMOS 3-state output                                    Serial I/O control          (9)
P34/ExCS    Port P5                           CMOS/TTL compat-             Serial I/O input          register                   (10)
P35/ExWR                                      ible input level             External bus interface    EXB control register        (11)
P36/ExRD                                      CMOS 3-state output          funciton output           Serial I/O control
P37/ExA0                                      (Power source is             Serial I/O output         register                   (12)
P40/RxD/                                      VccE)                        External bus interface    EXB control register       (13)
ExDREQ                                                                     funciton input            Serial I/O control         (14)
                                              CMOS compatible              Serial I/O I/O            register
P41/TxD/                                      input level                  External bus interface    EXB control register
ExDACK                                        CMOS 3-state output          funciton input            Serial I/O control
                                                                           Serial I/O output         register
P42/SCLK/                                                                  External bus interface    EXB control register
ExTC                                                                       funciton input            Port P5 pull-up control
                                                                           External interrupt input  register
P43/SRDY/                                                                                            Interrupt edge selection
ExA1                                                                       Timer X function I/O      register
                                                                                                     Timer X mode register
P50/INT0
P52/INT1

P51/CNTR0   Port P6
P53P57
P60P63

Note: Make sure that the input level at each pin is either 0 V or VCC during execution of the STP instruction. When an input level is at an intermediate poten-
        tial, a current will flow from VCC to VSS through the input-stage gate.

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(1) Port P0                     Pull-up control bit                            (4) Ports P30P32                                VCCE

                 Direction register                                                       Direction register
                                                                                               Port latch
Data bus         Port latch                                                    Data bus

                                Key-on wake-up input

    (2) Port P1                                                                (5) Port P33                                     VCCE

                                              EXOE    VCCE                        External bus interface enable bit
External bus interface enable bit                                                                      Direction register

                            Direction register

                                                                               Data bus   Port latch

Data bus         Port latch

                                                                                          EXINT output

EXB data output      Output buffer
EXB data input         Input buffer

                 A/D conversion input                                             (6) Ports P34, P35, P36, P37                  VCCE
                                               Analog input pin selection bit
                                                                               External bus interface enable bit
                                                                                                            Direction register

                                                                               Data bus   Port latch

(3) Port P2                                                                    EXCS(P34)
                                                                               EXWR(P35)
                          Direction register                                   EXRD(P36)
                                                                               EXA0(P37)
                                                                                                              External bus interface enable bit

Data bus         Port latch

Fig. 10 Port block diagram (1)

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(7) Port P40                                                                                        (11) Ports P50, P52

                      Serial I/O enable bit                                                                                                   Pull-up control bit
                       Receive enable bit
External bus interface enable bit                                 VCCE                                                            Direction register
                          Direction register

                                                                                                     Data bus                     Port latch

Data bus    Port latch

                                                                                                                                  INT0 (P50), INT1 (P52) interrupt input

                         EXDreq output                                                               (12) Port P51
                                               Serial I/O input
                                                                        VCCE                                                      Direction register
   (8) Port P41

                   Serial I/O enable bit
                     Receive enable bit

External bus interface enable bit

                             Direction register

                                                                                                     Data bus                     Port latch

Data bus    Port latch

                       Serial I/O output                          External bus interface enable bit                     Pulse output mode
                                                                                                                                 Timer output
                                        EXDack                                                                                                  CNTR0 interrupt input

        (9) Port P42                                                                                 (13) Ports P53P57

                                    Serial I/O enable bit                                            VCCE                         Direction register
                        Serial I/O mode selection bit                                                               Data bus        Port latch
Serial I/O synchronous clock selection bit

                             Serial I/O enable bit
               External bus interface enable bit

                                              Direction register

Data bus    Port latch

                     Serial I/O clock output                                                         (14) Port P6
                 Serial I/O external clock input
                                                                  Serial I/O synchronous clock selection bit                      Direction register
                            EXTC                                  External bus interface enable bit                                 Port latch

(10) Port P43                                                                                                           Data bus

      Serial I/O mode selection bit                                     VCCE
                Serial I/O enable bit

            SRDY output enable bit
External bus interface enable bit

                               Direction register

Data bus    Port latch

                                  Serial I/O output               External bus interface enable bit
                                                     EXA1

Fig. 11 Port block diagram (2)

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            b7                                   b0  Port P0 pull-up control register

                                                     (PULL0 : address 0FF016)

                                                     P00 pull-up control bit
                                                         0 : No pull-up
                                                         1 : Pull-up

                                                     P01 pull-up control bit
                                                         0 : No pull-up
                                                         1 : Pull-up

                                                     P02 pull-up control bit
                                                         0 : No pull-up
                                                         1 : Pull-up

                                                     P03 pull-up control bit
                                                         0 : No pull-up
                                                         1 : Pull-up

                                                     P04 pull-up control bit
                                                         0 : No pull-up
                                                         1 : Pull-up

                                                     P05 pull-up control bit
                                                         0 : No pull-up
                                                         1 : Pull-up

                                                     P06 pull-up control bit
                                                         0 : No pull-up
                                                         1 : Pull-up

                                                     P07 pull-up control bit
                                                         0 : No pull-up
                                                         1 : Pull-up

            b7                                   b0

                                                     Port P5 pull-up control register

                                                     (PULL5 : address 0FF216)

                                                     P50 pull-up control bit
                                                         0 : No pull-up
                                                         1 : Pull-up

                                                     Nothing is arranged for this bit. This is a write disabled bit.
                                                     When this bit is read out, the contents are "0".

                                                     P52 pull-up control bit
                                                         0 : No pull-up
                                                         1 : Pull-up

                                                     Nothing is arranged for these bits. These are write disabled
                                                     bits. When these bits are read out, the contents are "0".

Fig. 12 Structure of port I/O-related registers

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INTERRUPTS                                                                             sNotes on interrupts
                                                                                       When setting the followings, the interrupt request bit may be set to
Interrupts occur by sixteen sources: four external, eleven internal,                   "1".
and one software.                                                                      When switching external interrupt active edge

Interrupt Control                                                                       Related register: Interrupt edge selection register (address
                                                                                                                   0FF316), Timer X mode register (address
Each interrupt is controlled by an interrupt request bit, an interrupt                                             002316)
enable bit, and the interrupt disable flag except for the software in-
terrupt set by the BRK instruction. An interrupt occurs if the corre-                  When not requiring for the interrupt occurrence synchronized with
sponding interrupt request and enable bits are "1" and the inter-                      these setting, take the following sequence.
rupt disable flag is "0".                                                              Set the corresponding interrupt enable bit to "0" (disabled).
Interrupt enable bits can be set or cleared by software.                               Set the interrupt edge select bit (active edge switch bit).
Interrupt request bits can be cleared by software, but cannot be                       Set the corresponding interrupt request bit to "0" after 1 or more
set by software.
The BRK instruction cannot be disabled with any flag or bit. The I                       instructions have been executed.
flag disables all interrupts except the BRK instruction interrupt.                     Set the corresponding interrupt enable bit to "1" (enabled).
When several interrupts occur at the same time, the interrupts are
received according to priority.

Interrupt Operation

By acceptance of an interrupt, the following operations are auto-
matically performed:
1. The contents of the program counter and the processor status

   register are automatically pushed onto the stack.
2. The interrupt disable flag is set and the corresponding interrupt

   request bit is cleared.
3. The interrupt jump destination address is read from the vector

   table into the program counter.

Table 6 Interrupt vector addresses and priority

Interrupt Source  Priority  Vector Addresses (Note 1)                                                     Interrupt Request
                                                                                                       Generating Conditions
Reset (Note 2)        1     High                 Low                    At reset
USB bus reset         2                                                 At detection of USB bus reset signal (2.5 s interval SE0)
USB SOF               3     FFFD16               FFFC16                 At detection of USB SOF signal
USB device            4                                                 At detection of resume signal (K state or SE0) or suspend signal (3
                            FFFB16               FFFA16                 ms interval bus idle), or at completion of transaction
                                                                        At completion of reception or transmission or at completion of DMA
                            FFF916               FFF816                 transmission
                                                                        At detection of either rising or falling edge of INT0 input
                            FFF716               FFF616                 At timer X underflow
                                                                        At timer 1 underflow
External bus      5         FFF516               FFF416                 At timer 2 underflow
                                                                        At detection of either rising or falling edge of INT1 input
INT0              6         FFF316               FFF216                 At detection of USB HUB downport's state switch
                            FFF116               FFF016                 At completion of serial I/O data reception
Timer X           7         FFEF16               FFEE16
                            FFED16               FFEC16                 At completion of serial I/O data transmission
Timer 1           8         FFEB16               FFEA16
                            FFE916               FFE816                 At detection of either rising or falling edge of CNTR0 input
Timer 2           9         FFE716               FFE616                 At falling of conjunction of input level for port P0 (at input mode)
                                                                        At completion of A/D conversion
INT1              10        FFE516               FFE416                 At BRK instruction execution

USB HUB           11        FFE316               FFE216
                            FFE116               FFE016
Serial I/O        12        FFDF16               FFDE16
                            FFDD16               FFDC16
reception

Serial I/O        13

transmission

CNTR0             14

Key-on wake up    15

A/D conversion    16

BRK instruction   17

Notes 1: Vector addresses contain interrupt jump destination addresses.
         2: Reset function in the same way as an interrupt with the highest priority.

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                               Interrupt request bit                                               Interrupt request
                                Interrupt enable bit

                                             Interrupt disable flag (I)

                                                                               BRK instruction
                                                                                            Reset

Fig. 13 Interrupt control

b7          b0                 Interrupt edge selection register

                               (INTEDGE : address 0FF316)

                               INT0 interrupt edge selection bit
                               Not used (return "0" when read)
                               INT1 interrupt edge selection bit
                               Not used (return "0" when read)

                                                                      0 : Falling edge active
                                                                      1 : Rising edge active

b7                         b0  Interrupt request register 1           b7                           b0
                                                                                                         Interrupt request register 2
                               (IREQ1 : address 003C16)                                                 (IREQ2 : address 003D16)

                                 USB bus reset interrupt request bit                                          INT1 interrupt request bit
                                 USB SOF interrupt request bit                                                USB HUB interrupt request bit
                                 USB device interrupt request bit                                             Serial I/O receive interrupt request bit
                                 EXB interrupt request bit                                                    Serial I/O transmit interrupt request bit
                                 INT0 interrupt request bit                                                   CNTR0 interrupt request bit
                                 Timer X interrupt request bit                                                Key-on wake-up interrupt request bit
                                 Timer 1 interrupt request bit                                                A/D conversion interrupt request bit
                                 Timer 2 interrupt request bit                                                Nothing is arranged for this bit. This is a
                                                                                                              write disabled bit. When this bit is read
             "0" can be set by software, but "1"                                                              out, the contents are "0".
               cannot be set.
                                                                                                   0 : No interrupt request issued
                                                                                                   1 : Interrupt request issued

b7          b0                 Interrupt control register 1           b7                           b0
                                                                                                        Interrupt control register 2
                               (ICON1 : address 003E16)                                                 (ICON2 : address 003F16)

                                 USB bus reset interrupt enable bit                                           INT1 interrupt enable bit
                                 USB SOF interrupt enable bit                                                 USB HUB interrupt enable bit
                                 USB device interrupt enable bit                                              Serial I/O receive interrupt enable bit
                                 EXB interrupt enable bit                                                     Serial I/O transmit interrupt enable bit
                                 INT0 interrupt enable bit                                                    CNTR0 interrupt enable bit
                                 Timer X interrupt enable bit                                                 Key-on wake-up interrupt enable bit
                                 Timer 1 interrupt enable bit                                                 A/D conversion interrupt enable bit
                                 Timer 2 interrupt enable bit                                                 Fix this bit to "0".

             "0" can be set by software, but "1"                                                   0 : Interrupts disabled
               cannot be set.                                                                      1 : Interrupts enabled

Fig. 14 Structure of interrupt-related registers

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Key Input Interrupt (Key-on Wake Up)                                  "1" to "0". An example of using a key input interrupt is shown in
                                                                      Figure 15, where an interrupt request is generated by pressing
A Key-on wake up interrupt request is generated by applying a         one of the keys consisted as an active-low key matrix which inputs
falling edge to any pin of port P0 that have been set to input mode.  to ports P00P03.
In other words, it is generated when AND of input level goes from

                          Port PXx
                          "L" level output

                            PULL 0 register                           Port P07                  Key input interrupt request

                            Bit 7 = "0"                               direction register = "1"             Port P0
                                                                                                           Input reading circuit
                                              Port P07

                                              latch

            P07 output      PULL 0 register                           Port P06
            P06 output
            P05 output      Bit 6 = "0"                               direction register = "1"
            P04 output
                                              Port P06
               P03 input
               P02 input                      latch
               P01 input
              P00 input     PULL 0 register                           Port P05

                            Bit 5 = "0"                      direction register = "1"
                                              Port P05
                                          

                                              latch

                            PULL 0 register                           Port P04

                            Bit 4 = "0"                               direction register = "1"

                                              Port P04

                                              latch

                            PULL 0 register                           Port P03

                            Bit 3 = "1"                      direction register = "0"
                                              Port P03
                                            

                                              latch

                            PULL 0 register

                            Bit 2 = "1"                               Port P02

                                                            direction register = "0"
                                              Port P02

                                              latch

                            PULL 0 register                           Port P01

                            Bit 1 = "1"
                                              Port P01 direction register = "0"
                          

                                              latch

                            PULL 0 register

                            Bit 0 = "1"                               Port P00

                                                                    direction register = "0"
                                              Port P00

                                              latch

                                                                                                                                                             P-channel transistor for pull-up
                                                                                                                                                              CMOS output buffer

Fig. 15 Connection example when using key input interrupt and port P0 block diagram

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38K2 Group

TIMERS                                                                Timer 1 and Timer 2

The 38K2 group has three timers: timer X, timer 1, and timer 2.       The count source of prescaler 12 is the system clock divided by
The division ratio of each timer or prescaler is given by 1/(n + 1),  16. The output of prescaler 12 is counted by timer 1 and timer 2,
where n is the value in the corresponding timer or prescaler latch.   and a timer underflow periodically sets the interrupt request bit.
All timers are down count timers. When the timer reaches "0016",
an underflow occurs at the next count pulse and the correspond-       Timer X
ing timer latch is reloaded into the timer and the count is contin-
ued. When a timer underflows, the interrupt request bit corre-        Timer X can each select in one of four operating modes by setting
sponding to that timer is set to "1".                                 the timer X mode register.

b7          b0                                                        (1) Timer Mode

                Timer X mode register                                 The timer counts the count source selected by timer count source
                                                                      selection bit.
                (TM : address 002316)
                                                                      (2) Pulse Output Mode
                Timer X operating mode bits
                 b1 b0                                                The timer counts the system clock divided by 16. Whenever the
                  0 0 : Timer mode                                    contents of the timer reach "0016", the signal output from the
                  0 1 : Pulse output mode                             CNTR0 pin is inverted. If the CNTR0 active edge selection bit is
                  1 0 : Event counter mode                            "0", output begins at " H".
                  1 1 : Pulse width measurement mode                  If it is "1", output starts at "L". When using a timer in this mode, set
                                                                      the corresponding port P51 direction register to output mode.
                CNTR0 active edge switch bit
                  0 : Falling edge active for CNTR0 interrupt         (3) Event Counter Mode
                      Count at rising edge in event counter mode
                  1 : Rising edge active for CNTR0 interrupt          Operation in event counter mode is the same as in timer mode,
                      Count at falling edge in event counter mode     except that the timer counts signals input through the CNTR0 pin.
                                                                      When the CNTR0 active edge selection bit is "0", the rising edge of
                Timer X count stop bit                                the CNTR0 pin is counted.
                  0 : Count start                                     When the CNTR0 active edge selection bit is "1", the falling edge
                  1 : Count stop                                      of the CNTR0 pin is counted.

                Not used (return "0" when read)                       (4) Pulse Width Measurement Mode

Fig. 16 Structure of timer X mode register                            If the CNTR0 active edge selection bit is "0", the timer counts the
                                                                      system clock divided by 16 while the CNTR0 pin is at "H". If the
                                                                      CNTR0 active edge selection bit is "1", the timer counts it while the
                                                                      CNTR0 pin is at "L".

                                                                      The count can be stopped by setting "1" to the timer X count stop
                                                                      bit in any mode. The corresponding interrupt request bit is set
                                                                      each time a timer underflows.

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                                                                                  Data bus

            System clock     Divider                                   Prescaler X latch (8)      Timer X latch (8)
                              1/16                                                                   Timer X (8)
                                       Pulse width     Timer mode
                                       measurement
                                       mode            Pulse output

                                                       mode                                                            Timer X interrupt
                                                                                                                       request bit
                                                                            Prescaler X (8)
                                                                                                                       CNTR0 interrupt
                          CNTR0 active        Event    Timer X count stop bit                                          request bit
                          edge selection bit  counter
P51/CNTR0                                     mode
                                     "0"

                             "1"

                                              CNTR0 active        "1"

                                              edge selection bit            Q  Toggle     T
                                                                               flip-flop
                                                                          Q
                                                                  "0"          R

Port P51                     Port P51                                                             Timer X latch write
direction                                                                                         Pulse output mode
register                     latch

              Pulse output mode

                                                                  Data bus

System clock                 Divider          Prescaler 12 latch (8)           Timer 1 latch (8)  Timer 2 latch (8)    Timer 2 interrupt
                              1/16                 Prescaler 12 (8)                Timer 1 (8)       Timer 2 (8)       request bit

                                                                                                                       Timer 1 interrupt
                                                                                                                       request bit

Fig. 17 Timer block diagram

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SERIAL INTERFACE                                                                      (1) Clock Synchronous Serial I/O Mode
Serial I/O
                                                                                      Clock synchronous serial I/O mode can be selected by setting the
Serial I/O can be used as either clock synchronous or asynchro-                       mode selection bit of the serial I/O control register (bit 6 of ad-
                                                                                      dress 0FE016) to "1".
nous (UART) serial I/O. A dedicated timer (baud rate generator) is                    For clock synchronous serial I/O, the transmitter and the receiver
                                                                                      must use the same clock. If an internal clock is used, transfer is
also provided for baud rate generation.                                               started by a write signal to the Trancemit/Receive buffer register.

                                                          Data bus

                                                       Address 002616                 Serial I/O control register      Address 0FE016
                                      Receive buffer register
                                                                                      Receive buffer full flag (RBF)

P40/EXDREQ/RxD                        Receive shift register                                                 Receive interrupt request (RI)
    P42/EXTC/SCLK                                      Shift clock                    Clock control circuit
      System clock
    P43/EXA1/SRDY   BRG count source selection bit        Serial I/O synchronous
                                     1/4                  clock selection bit
P41/EXDACK/TxD                                            Frequency division ratio 1/(n+1)

                                                          Baud rate generator         1/4

                                                          Address 0FE216

                    F/F            Falling-edge detector                              Clock control circuit

                                                          Shift clock                                            Transmit shift register shift completion flag (TSC)

                                                                                      Transmit interrupt source selection bit

                                                         Transmit shift register                                   Transmit interrupt request (TI)

                                                         Transmit buffer register                                Transmit buffer empty flag (TBE)

                                                                      Address 002616  Serial I/O status register       Address 002716
                                                                   Data bus

Fig. 18 Block diagram of clock synchronous serial I/O

Transfer shift clock
(1/2 to 1/2048 of the internal
clock, or an external clock)

                    Serial output                   D0    D1                      D2  D3                     D4    D5  D6                    D7
                    TXD
                                                    D0    D1                      D2  D3                     D4    D5  D6                    D7
                    Serial input
                    RXD

    Receive enable signal SRDY

Write signal to receive/transmit
buffer register (address 002616)

                                   TBE = 0                                                                                         RBF = 1
                                                TBE = 1                                                                            TSC = 1
                                                TSC = 0
                                                                                                                               Overrun error (OE)
                                                                                                                               detection

Notes 1 : The transmit interrupt (TI) can be generated either when the transmit buffer register has emptied (TBE = 1) or after the transmit
              shift operation has ended (TSC=1), by setting the transmit interrupt source selection bit (TIC) of the serial I/O1 control register.

         2 : If data is written to the transmit buffer register when TSC=0, the transmit clock is generated continuously and serial data is
             output continuously from the TXD pin.

         3 : The receive interrupt (RI) is set when the receive buffer full flag (RBF) becomes "1" .

Fig. 19 Operation of clock synchronous serial I/O function

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(2) Asynchronous Serial I/O (UART) Mode                                                  ter, but the two buffers have the same address in memory. Since
                                                                                         the shift register cannot be written to or read from directly, transmit
Clock asynchronous serial I/O mode (UART) can be selected by                             data is written to the transmit buffer, and receive data is read from
setting the serial I/O mode selection bit of the serial I/O control                      the receive buffer.
register to "0".                                                                         The transmit buffer can also hold the next data to be transmitted,
Eight serial data transfer formats can be selected, and the transfer                     and the receive buffer register can hold a character while the next
formats used by a transmitter and receiver must be identical.                            character is being received.
The transmit and receive shift registers each have a buffer regis-

                                                                    Data bus

                                                   Address 002616          Serial I/O1 control register Address 0FE016

                                OE                 Receive buffer register                   Receive buffer full flag (RBF)
                                                                                             Receive interrupt request (RI)
                                Character length selection bit
                                                                                                                        1/16
P40/EXDREQ/RxD      STdetector 7 bits                  Receive shift register
    P42/EXTC/SCLK
                                8 bits

                                                       PE FE SP detector                                            UART control register
                                                                                                                              Address 0FE116
                                                                                         Clock control circuit

                                Serial I/O synchronous clock selection bit

      System clock  BRG count source selection bit     Frequency division ratio 1/(n+1)
P41/EXDACK/TxD             1/4                                Baud rate generator
                                                                   Address 0FE216

                                                       ST/SP/PA generator

                                                                               1/16                                 Transmit shift register shift completion flag (TSC)

                                                                    Transmit shift register       Transmit interrupt source selection bit
                                                                                                                                  Transmit interrupt request (TI)

                                Character length selection bit                                                        Transmit buffer empty flag (TBE)
                                                                                                  Serial I/O status register Address 002716
                                                                    Transmit buffer register
                                                                                  Address 002616

                                                                Data bus

Fig. 20 Block diagram of UART serial I/O

Transmit or receive clock

Transmit buffer write signal    TBE=0                  TBE=0
             Serial output TXD        TSC=0
                                      TBE=1                                                       TBE=1                                                            TSC=1
Receive buffer read signal
                                               ST  D0  D1                                    SP   ST D0             D1                                             SP

                                                                    1 start bit                                      Generated at 2nd bit in 2-stop-bit mode
                                                                    7 or 8 data bits
                                                                    1 or 0 parity bit
                                                                    1 or 2 stop bit (s)

                                                                                             RBF=1                  RBF=0                                          RBF=1
                                                                                             SP ST                                                                 SP
Serial input RXD                ST                 D0           D1                                              D0  D1

         Notes 1 : Error flag detection occurs at the same time that the RBF flag becomes "1" (at 1st stop bit, during reception).
                   2 : The transmit interrupt (TI) can be generated to occur when either the TBE or TSC flag becomes "1", depending on the setting of the transmit interrupt
                       source selection bit (TIC) of the serial I/O1 control register.
                   3 : The receive interrupt (RI) is set when the RBF flag becomes "1".
                   4 : After data is written to the transmit buffer register when TSC=1, 0.5 to 1.5 cycles of the data shift cycle is necessary until changing to TSC=0.

Fig. 21 Operation of UART serial I/O function

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[Serial I/O Control Register (SIOCON)] 0FE016

The serial I/O control register contains eight control bits for the se-
rial I/O function.

[UART Control Register (UARTCON)] 0FE116

The UART control register consists of four control bits (bits 0 to 3)
which are valid when asynchronous serial I/O is selected and set
the data format of an data transfer.

[Serial I/O Status Register (SIOSTS)] 002716

The read-only serial I/O status register consists of seven flags
(bits 0 to 6) which indicate the operating status of the serial I/O
function and various errors.
Three of the flags (bits 4 to 6) are valid only in UART mode.
The receive buffer full flag (bit 1) is cleared to "0" when the receive
buffer is read.
If there is an error, it is detected at the same time that data is
transferred from the receive shift register to the receive buffer reg-
ister, and the receive buffer full flag is set. A write to the serial I/O
status register clears all the error flags OE, PE, FE, and SE (bit 3
to bit 6, respectively). Writing "0" to the serial I/O enable bit SIOE
(bit 7 of the serial I/O control register) also clears all the status
flags, including the error flags.
All bits of the serial I/O status register are initialized to "0" at reset,
but if the transmit enable bit (bit 4) of the serial I/O control register
has been set to "1", the transmit shift register shift completion flag
(bit 2) and the transmit buffer empty flag (bit 0) become "1".

[Transmit Buffer/Receive Buffer Register (TB/
RB)] 002616

The transmit buffer register and the receive buffer register are lo-
cated at the same address. The transmit buffer register is write-
only and the receive buffer register is read-only. If a character bit
length is 7 bits, the MSB of data stored in the receive buffer regis-
ter is "0".

[Baud Rate Generator (BRG)] 0FE216

The baud rate generator determines the baud rate for serial trans-
fer.
The baud rate generator divides the frequency of the count source
by 1/(n + 1), where n is the value written to the baud rate genera-
tor.

sNotes on serial I/O

When setting the transmit enable bit to "1", the serial I/O transmit
interrupt request bit is automatically set to "1". When not requiring
the interrupt occurrence synchronized with the transmission
enalbed, take the following sequence.
Set the serial I/O transmit interrupt enable bit to "0" (disabled).
Set the transmit enable bit to "1".
Set the serial I/O transmit interrupt request bit to "0" after 1 or

  more instructions have been executed.
Set the serial I/O transmit interrupt enable bit to "1" (enabled).

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b7  b0 Serial I/O status register                                b7  b0 Serial I/O control register

            (SIOSTS : address 002716)                                (SIOCON : address 0FE016)

            Transmit buffer empty flag (TBE)                         BRG count source selection bit (CSS)
            0: Buffer full
            1: Buffer empty                                          0: System clock

                                                                     1: System clock/4

            Receive buffer full flag (RBF)                           Serial I/O synchronous clock selection bit (SCS)
            0: Buffer empty                                          0: BRG output divided by 4 when clock synchronous serial
            1: Buffer full
                                                                        I/O is selected.
            Transmit shift register shift completion flag (TSC)         BRG output divided by 16 when UART is selected.
            0: Transmit shift in progress                            1: External clock input when clock synchronous serial I/O is
            1: Transmit shift completed                                 selected.
                                                                        External clock input divided by 16 when UART is selected.

            Overrun error flag (OE)                                  SRDY output enable bit (SRDY)
            0: No error                                              0: P43 pin operates as ordinary I/O pin
            1: Overrun error                                         1: P43 pin operates as SRDY output pin

            Parity error flag (PE)                                   Transmit interrupt source selection bit (TIC)
            0: No error                                              0: Interrupt when transmit buffer has emptied
            1: Parity error                                          1: Interrupt when transmit shift operation is completed

            Framing error flag (FE)                                  Transmit enable bit (TE)
            0: No error                                              0: Transmit disabled
            1: Framing error                                         1: Transmit enabled

            Summing error flag (SE)                                  Receive enable bit (RE)
            0: (OE) U (PE) U (FE) =0                                 0: Receive disabled
            1: (OE) U (PE) U (FE) =1                                 1: Receive enabled

            Not used (returns "1" when read)                         Serial I/O mode selection bit (SIOM)
                                                                     0: Asynchronous serial I/O (UART)
                                                                     1: Clock synchronous serial I/O

b7  b0 UART control register                                         Serial I/O enable bit (SIOE)
                                                                     0: Serial I/O disabled
            (UARTCON : address 0FE116)
                                                                       (pins P40P43 operate as ordinary I/O pins)
            Character length selection bit (CHAS)                    1: Serial I/O enabled
            0: 8 bits
            1: 7 bits                                                  (pins P40P43 can operate as serial I/O pins)

            Parity enable bit (PARE)
            0: Parity checking disabled
            1: Parity checking enabled

            Parity selection bit (PARS)
            0: Even parity
            1: Odd parity

            Stop bit length selection bit (STPS)
            0: 1 stop bit
            1: 2 stop bits

            Not used (return "0" when read)
            (This is a write disabled bit.)

            Not used (return "1" when read)

Fig. 22 Structure of serial I/O control registers

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USB FUNCTION                                                          The data buffer of each endpoint can be assigned to any area in
                                                                      the multi-channel RAM. This feature offers highly efficient memory
38K2 Group is equipped with a USB function control circuit            usage by avoiding re-buffering and enabling simple data modifica-
(USBFCC) that enables effective interfacing with the host-PC.         tion.
This circuit is in compliance with USB2.0's Full-Speed Transfer       The transmit/receive data is directly transferred to the data buffer
Mode (12 Mbps, equivalent to USB1.1). This circuit also supports      via the control circuit (direct RAM access type) without disturbing
all four transfer-types specified in the standard USB specification.  the CPU operation. This mechanism enables the CPU to transfer
The USBFCC has two USB addresses and 6 endpoints, enabling            data smoothly with no drop in performance. In addition to this
separate control of the HUB functions and peripheral functions.       buffer function, a double-buffer setting will keep a re-buffering stall
The USB address for HUB functions is equipped with two end-           at a minimum and increase the overall data throughput (max. 64
points. Each endpoint is fixed to a specified transfer type:          bytes X 2 channels).
Endpoint 0 is fixed to Control Transfer and Endpoint 1 is fixed to    As other special signals control, the endpoints have detection
Interrupt Transfer.                                                   functions for the USB bus reset signal, resume signal, suspend
The USB address for peripheral functions is equipped with four        signal, and SOF signal, and also have a remote wake-up signal
endpoints that can select its transfer type. Although Endpoint 0 is   transmit function.
fixed to Control Transfer, the Endpoints 1 to 3 can be set to Inter-  When completing data transfer or receiving a special signal, the
rupt Transfer, Bulk Transfer, or Isochronous Transfer.                endpoint generates the corresponding interrupt to the CPU (3 vec-
A dedicated circuit automatically performs stage management for       tors/24 factors).
Control Transfer and packet management for transactions, which        With all this essential yet comprehensive built-in hardware, your
are necessary for matching of data transmit/receive timing, error     system using the 38K2 group will be ready for any USB applica-
detection, and retry after error. This dedicated control circuit en-  tion that comes its way.
ables the user to develop a program or timing design very easily.
Each endpoint can be programmed for data transfer conditions so
that the endpoints are adaptive for all USB device class transfer
systems.

                          Built-in Peripheral     38K2 Group MCU      CPU
                               Functions
                                                      Program ROM

                                                                           Interrupt request

            External MCU  External Bus Interface  Multi-channel RAM   USB                          USB Bus
                                    (EXB)                                                         (USB-Host)
                                                                      Data transmit/Receive path
                                                                      [Direct RAM Access Type]

Fig. 23 USB function overview                                         transfer is performed every 5 to 6 cycles and access for a bit-stuff-
                                                                      ing transfer is performed in up to 7 cycles.
USB Data Transfer                                                     If the EXB function is enabled in the above conditions, this func-
                                                                      tion generates a maximum wait of 1 clock cycle, so that the
The USB specification promises 12 Mbps data transfer in the full-     access is performed every 4 to 8 cycles.
speed mode, that is equivalent to 1.5 M bytes per second of data      When operating at  = 6MHZ, a normal access is performed every
transactions.                                                         4 cycles. If the clock-phase correction of the reference clock oc-
However, in USB data transfer, bit-stuffing may be executed de-       curs, access is performed every 3 to 5 cycles.
pending on the bit patterns of the transfer data, possibly resulting  If bit stuffing occurs at this clock rate, the access cycle will be ex-
in 1-byte data (normally 8 bits) handled as up to 10 bits.            tended to up to 6 cycles. When the EXB function that generates a
Because USB uses asynchronous transfers, the clock cycle of the       maximum 1-wait cycle is used in this condition, the access cycle
USB internal reference clock may change to adjust to the clock        will be 2 (min.) to 7 (max.) cycles.
phase. Therefore, the access timing of the USBFCC for the multi-
channel RAM will change owing to the frequency of internal clock :
When the USBFCC is operating at  =8 MHZ, access for a normal

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USB Function Control Circuit (USBFCC)
Block Diagram

The following diagram shows the USBFCC block diagram. The cir-
cuit comprises:
(1) Serial Interface Engine (SIE)
(2) Device Control Unit (DCU)
(3) Internal Memory Interface (MIF)
(4) CPU Interface (CIF)

            USB Function Control Circuit

                                      DCU control          DCU       SIE control       SIE
                                          DCU status                    SIE status                        USB Transceiver
                                              MIF control
            CPU                                                                                                            D0+
                                 CIF                                                                                       D0-

                                                           MIF

                                                                     Transmit/Receive
                                                                             data

                                      Multi-Channel RAM

Fig. 24 USB Function Control Circuit (USBFCC) block diagram

(1) Serial Interface Engine (SIE)                                    (3) Memory Interface (MIF)
The SIE performs the following USB lower-layer protocols (pack-      The MIF controls the flow of data transfer between the SIE and the
ets, transactions):                                                  multi-channel RAM under the management of the DCU.

  Sampling of receive data and clock, generation of transmit clock  (4) CPU Interface (CIF)
  Serial-to-parallel conversion of transmit/receive data            The CIF performs the following functions:
  NRZI (Non Return Zero Invert) encode/decode
  Bit stuffing/unstuffing                                             Mode setting via registers, DCU control signal generation, DCU
  SYNC (Synchronization Pattern) detection, EOP (End of                status signal reading
   Packet) detection                                                   Interrupt signal generation
  USB address detection, endpoint detection                           Internal bus interface control.
  CRC (Cyclic Redundancy Check) generation and checking

(2) Device Control Unit (DCU)
The DCU manages the following USB upper-layer protocols (ad-
dress/endpoint and control-transfer sequence):

  Status control for each endpoint
  Control-transfer sequence control
  Memory interface status control

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USB Port External Circuit Configuration

The operation mode of the USB port driver circuit can be config-
ured by USB control register (address 001016).
Figure 25 and Figure 26 show the USB port external circuit block
diagram.

                                                                               VREFCON

                                                                            0            1

                                     DVCC                         VREFE  0  Hiz          Hiz

                                  USB Reference                          1  3.3V output  3.3V output
                                  Voltage Circuit                           Normal mode  Low-power mode

              VREFE                                                         USBVREF status
            VREFCON
                                                                                                                     USBVREF
                                                   TRONCON                                                                    2.2 F 0.1 F

                                                                     TRONE                                           TRON

                                                                                                              Full                           1.5 k
                                                                                                              Speed
                                                                                                                     D0+   27
                                                                                    USBE
XOUT             fVCO "1"
                                                                                           +
            PLL                       fUSB                                                 -

                             "0"            USB                                USBDIFE
                 UCLKCON                   Module
                                                                                    USBE
                                                                                                              Full   D0-   27
                                                                                                              Speed

                                                                    USBE

Fig. 25 USB port external circuit (D0+, D0-, USBVREF, TrON) block diagram (4.0V  VCC  5.25V)

                                                                                                                              3.0V to 3.6V (Note)
                                                                                                                     USBVREF

                                                                                                                            0.1 F

                                                                                                                     TRON

                                                   TRONCON                                                                                   1.5 k

                                                                     TRONE                                           D0+   27

XOUT             fVCO "1"                                                                                     Full
                                                                                                              Speed
            PLL                   fUSB
                                                                                    USBE
                             "0"        USB
                 UCLKCON               Module                                              +
                                                                                           -
                                                                                                                     D0-   27
                                                                               USBDIFE

                                                                                    USBE
                                                                                                              Full
                                                                                                              Speed

                           USBE                                   Note: In Vcc = 3.0 V to 3.6 V connect this pin to Vcc.

Fig. 26 USB port external circuit (D0+, D0-, USBVREF, TrON) block diagram (3.0V  VCC  4.0V)

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Endpoint Buffer Area Setting                                                               0FED16 = 15h  Memory                   0FED16
                                                                                                           000016                    00
The buffer area used in data transfer can be assigned to any area                                                                           Disabled to be used
of the multi-channel RAM for each endpoint.                                        0000 0010 1010 0000   002016           SFR        01
                                                                                                         004016           RAM
qBuffer area beginning address                                                                                                       02
The buffer area configuration register (address 0FED16) defines                                          006016
the beginning address of the buffer area (every 32 bytes) for each                                                                   03
Endpoint. However, the only RAM area is configurable.                                                    02A016
00h [Address 000016], 01h [Address 002016]: Not configurable                                                                        15
02h [Address 004016] to 1Fh [Address 03E016]: Configurable
                                                                                                         03E016                   1F
qInterrupt-source dependant buffer area offset address
An offset value is added to the beginning address of each source,                  Fig. 27 Example setting of buffer area beginning address
which is specified by the interrupt source register (address
001D16), for each endpoint.                                                          B1RDY01 (Buffer 1 Ready Interrupt):
This section describes in detail the beginning address specified by                  The offset address varies according to the double buffer begin-
the buffer area set register as offset address 00h, according to                     ning address set bit (BSIZ01).
each endpoint.                                                                       -Offset address = 08h when BSIZ01 = 00
                                                                                     -Offset address = 10h when BSIZ01 = 01
(1) Endpoint 00                                                                      -Offset address = 40h when BSIZ01 = 10
Endpoint 00 has two kinds of interrupt sources for accessing the                     -Offset address = 80h when BSIZ01 = 11
buffer. The respective address offsets are:
BSRDY00 (SETUP Buffer Ready Interrupt): Offset address = 00h                      (3) Endpoints 02 and 03
BRDY00 (OUT or IN Buffer Ready Interrupt):                                        Same as Endpoint 01.

                                                             Offset address = 08h  (4) Endpoint 10
(2) Endpoint 01                                                                    Same as Endpoint 00.
The buffer area offset address for each interrupt source for of End-
point 01 varies according to the contents of the EP01 set register                 (5) Endpoint 11
(address 001916).                                                                  Endpoint 11 has only one interrupt source for accessing the buffer.
In single buffer mode (DBLB01 = "0"):                                             B0RDY11 (Buffer 0 Ready Interrupt): Offset address = 00h

  Endpoint 01 has only one interrupt source for accessing the                      Notes
  buffer.
  B0RDY01 (Buffer 0 Ready Interrupt): Offset address = 00h                         The selected RAM area must be within addresses 004016 to
In double buffer mode (DBLB01 = "1"):                                             03FF16.
  Endpoint 01 has two kinds of interrupt sources for accessing the                 Make sure the buffer area beginning address is set in agreement
  buffer.                                                                          with the offset address and the number of transmit/receive data
  B0RDY01 (Buffer 0 Ready Interrupt): Offset address = 00h                         bytes.
                                                                                   This is particularly important when in the double buffer mode or
                                                                                   when handling 64-byte data.

(a) When selecting Endpoint 00 (b) When selecting Single Buffer Mode               (c) When selecting Double Buffer Mode  (d) When selecting Endpoint 11
                                                                                       (when BSIZ01 = 11)

Memory           Offset  Memory           Offset                                   Memory                Offset           Memory           Offset
                         02A016             00h                                                                           02A016            00h
02A016           00h                                                               02A016                00h

        BSRDY00                                                                            B0RDY01

02A816           08h             B0RDY01                                                                                          B0RDY11

        BRDY00                                                                     032016                      80h
                                                                                           B1RDY01

Fig. 28 Examples of interrupt source dependant buffer area offset address

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USB Interrupt Function

USB Interrupt Control Circuit (USBINTCON) has 3 requests and
22 USB-device interrupt request sources. Each interrupt source
register enables the user to easily determine which interrupt has
occurred.
Table 7 shows the list of USB interrupt sources.

Table 7 USB interrupt sources

Interrupt request bit          USB interrupt bit                                          Interrupt source

(IREQ1: Address 003C16) (USBIREQ: Address 001716)  At USB bus reset signal detection:
                                                   After enabling the USB module (USBE = "1"), an interrupt request occurs
USB bus reset          --                          when 2.5 s SE0 state is detected in D0+/D0- port.
                                                   (Equivalent to 120-clock length when fUSB = 48 MHz)
USB SOF                --                          At SOF packet receive:
                                                   After enabling the USB module (USBE = "1"), an interrupt request occurs
USB device             EP00                        when SOF packet is detected in D0+/D0- port.
                                                   Its occurrence does not depend on frame-time or CRC value after SOF
                       EP01                        packet is transferred.
                       EP02                        (Normally, SOF packet detection occurs only when fUSB = 48 MHz)
                       EP03                        At Endpoint 00 data transfer complete:
                       EP10                        Buffer ready (read/write enabled state)
                                                   Control transfer completed
                       EP11                        Status stage transition
                       SUS                         SETUP buffer ready (read enabled state)
                                                   Control transfer error
                       RSM                         At Endpoint 01 data transfer complete:
                                                   Buffer 0 ready (read/write enabled state)
                                                   Buffer 1 ready (read/write enabled state)
                                                   Transfer error
                                                   At Endpoint 02 data transfer complete:
                                                   Buffer 0 ready (read/write enabled state)
                                                   Buffer 1 ready (read/write enabled state)
                                                   Transfer error
                                                   At Endpoint 03 data transfer complete:
                                                   Buffer 0 ready (read/write enabled state)
                                                   Buffer 1 ready (read/write enabled state)
                                                   Transfer error
                                                   At Endpoint 10 data transfer complete:
                                                   Buffer ready (read/write enabled state)
                                                   Control transfer completed
                                                   Status stage transition
                                                   SETUP buffer ready (read enabled state)
                                                   Control transfer error
                                                   At Endpoin 11 data transfer complete:
                                                   Buffer 0 ready (write enabled state)
                                                   At suspend signal detection:
                                                   After enabling the USB module (USBE = "1"), an interrupt request occurs
                                                   when 3 ms J state is detected in D0+/D0- port.
                                                   (Equivalent to 144,000 clock-length when fUSB = 48MHz)
                                                   At resume signal detection:
                                                   After enabling the USB module (USBE = "1") and resume interrupt (RSME
                                                   = "1"), an interrupt request occurs when a bus state change (J state to
                                                   SE0 or K state) is detected in D0- port.

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        [EPXXREG5]  [USBIREQ]         [USBICON]

  [EP00REQ]                           EP00E
   BRDY00
  CTEND00           EP00                         USB device
   CTSTS00                                       interrupt request
  BSYDY00
    ERR00                             EP01E

  [EP01REQ]         EP01
   B0RDY01
   B1RDY01                            EP02E

     ERR01          EP02

  [EP02REQ]                           EP03E
   B0RDY02
   B1RDY02          EP03

     ERR02                            EP10E

  [EP03REQ]         EP10
   B0RDY03
   B1RDY03          EP11              EP11E
                    SUS               SUSE
     ERR03          RSM               RSME

[EP10REQ]
   BRDY10
  CTEND10
   CTSTS10
  BSYDY10
    ERR10

[EP11REQ]
   B0RDY11

Fig. 29 USB device interrupt control

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USB Register List

The USB register list is shown below.

Address          Register Name                             SYMBOL                                            USB SFR

                                                       USBCON      bit 7      bit 6            bit 5  bit 4           bit 3          bit 2                 bit 1          bit 0
                                                       USBAE       USBE   UCLKCON            USBDIFE                                TRONE
001016           USB control register                  USBA0                                          VREFE   VREFCON                                  TRONCON           WKUP
001116           USB Function/Hub enable register      USBA1       RSME                                                             EP02E                 AD1E           AD0E
001216           USB function address register         FNUML       RSM                                                               EP02
001316           USB HUB address register              FNUMH                                                          USBADD0[6:0]  ADIDX
001416           Frame number register Low             USBICON                                                        USBADD1[6:0]
001516           Frame number register High            USBIREQ                                               FNUM[7:0]
001616           USB interrupt source enable register  USBINDEX
001716           USB interrupt source register         EPXXREG1                                                                                        FNUM[10:8]
001816           Endpoint index register               EPXXREG2
001916           Endpoint field register 1             EPXXREG3                        SUSE  EP11E    EP10E           EP03E                            EP01E             EP00E
001A16           Endpoint field register 2             EPXXREG4                        SUS   EP11     EP10            EP03
001B16           Endpoint field register 3             EPXXREG5                                                                                        EP01              EP00
001C16           Endpoint field register 4             EPXXREG6
001D16           Endpoint field register 5             EPXXREG7                                                                                              EPIDX[1:0]
001E16           Endpoint field register 6             EPXXREG8
001F16           Endpoint field register 7             EPXXREG9
0FEC16           Endpoint field register 8
0FED16           Endpoint field register 9             EP00STG
                                                       EP00CON1
(1) Endpoint 00                                        EP00CON2
                                                       EP00CON3
001916           EP00 stage register                   EP00REQ                                                                                                     SETUP00
001A16           EP00 control register 1               EP00BYT
001B16           EP00 control register 2                                                                                                                     PID00[1:0]
001C16           EP00 control register 3               EP00BUF
001D16           EP00 interrupt source register                                                                                                                    BVAL00
001E16           EP00 byte number register             EP01CFG
001F16                                                 EP01CON1                                                                                                    CTENDE00
0FEC16           EP00 buffer area set register         EP01CON2
0FED16                                                 EP01CON3                                       ERR00   BSRDY00               CTSTS00            CTEND00           BRDY00
                                                       EP01REQ
                                                       EP01BYT0                                                                     BBYT00[3:0]
                                                       EP01BYT1
                                                       EP01MAX                                                                      BADD00[4:0]
                                                       EP01BUF
(2) Endpoint 01
                                                       EP02CFG
001916           EP01 set register                     EP02CON1            TYP01[1:0]        DIR01    ITMD01          SQCL01        DBLB01             BSIZ01[1:0]
001A16           EP01 control register 1               EP02CON2            TYP02[1:0]        DIR02
001B16           EP01 control register 2               EP02CON3            TYP03[1:0]                                                                        PID01[1:0]
001C16           EP01 control register 3               EP02REQ
001D16           EP01 interrupt source register        EP02BYT0    TYP11                                                                                           B0VAL01
001E16           EP01 byte number register 0           EP02BYT1
001F16           EP01 byte number register 1           EP02MAX                                                                                                     B1VAL01
0FEC16           EP01 MAX. packet size register        EP02BUF
0FED16           EP01 buffer area set register                                                                                           ERR01         B1RDY01     B0RDY01
                                                       EP03CFG                                                                      BADD01[4:0]
                                                       EP03CON1                                               B0BYT01[6:0]
                                                       EP03CON2                                               B1BYT01[6:0]
                                                       EP03CON3                                               MXPS01[6:0]
                                                       EP03REQ
(3) Endpoint 02                                        EP03BYT0
                                                       EP03BYT1
001916           EP02 set register                     EP03MAX                                        ITMD02          SQCL02        DBLB02             BSIZ02[1:0]
001A16           EP02 control register 1               EP03BUF
001B16           EP02 control register 2                                                                                                                     PID02[1:0]
001C16           EP02 control register 3               EP10STG
001D16           EP02 interrupt source register        EP10CON1                                                                                                    B0VAL02
001E16           EP02 byte number register 0           EP10CON2
001F16           EP02 byte number register 1           EP10CON3                                                                                                    B1VAL02
0FEC16           EP02 MAX. packet size register        EP10REQ
0FED16           EP02 buffer area set register         EP10BYT                                                                           ERR02         B1RDY02     B0RDY02
                                                                                                                                    BADD02[4:0]
                                                       EP10BUF                                                B0BYT02[6:0]
                                                                                                              B1BYT02[6:0]
                                                       EP11CFG                                                MXPS02[6:0]
                                                       EP11CON1
(4) Endpoint 03                                        EP11CON2

001916           EP03 set register                     EP11REQ                               DIR03    ITMD03          SQCL03        DBLB03             BSIZ03[1:0]
001A16           EP03 control register 1               EP11BYT0
001B16           EP03 control register 2                                                                                                                     PID03[1:0]
001C16           EP03 control register 3               EP11BUF
001D16           EP03 interrupt source register                                                                                                                    B0VAL03
001E16           EP03 byte number register 0
001F16           EP03 byte number register 1                                                                                                                       B1VAL03
0FEC16           EP03 MAX. packet size register
0FED16           EP03 buffer area set register                                                                                           ERR03         B1RDY03     B0RDY03
                                                                                                                                    BADD03[4:0]
                                                                                                              B0BYT03[6:0]
                                                                                                              B1BYT03[6:0]
                                                                                                              MXPS03[6:0]

(5) Endpoint 10

001916           EP10 set register                                                                                                                                 SETUP10
001A16           EP10 control register 1
001B16           EP10 control register 2                                                                                                                     PID10[1:0]
001C16           EP10 control register 3
001D16           EP10 interrupt source register                                                                                                                    BVAL10
001E16           EP10 byte number register
001F16                                                                                                                                                             CTENDE10
0FEC16           EP10 buffer area set register
0FED16                                                                                                ERR10   BSRDY10               CTSTS10            CTEND10           BRDY10

                                                                                                                                    BBYT10[3:0]

                                                                                                                                    BADD10[4:0]

(6) Endpoint 11

001916           EP11 set register                                                           DIR11                    SQCL11
001A16           EP11 control register 1                                                                                                  BADD11[4:0]
001B16           EP11 control register 2                                                                                                                     PID11[1:0]
001C16                                                                                                                                                                    B0VAL11
001D16           EP11 interrupt source register                                                                                                                           B0RDY11
001E16           EP11 byte number register                                                                                                                                B0BYT11
001F16
0FEC16           EP11 buffer area set register                                                                                                                                  : Not used
0FED16

Fig. 30 USB related registers

Rev.3.00 Oct 15, 2006 page 31 of 147
REJ03B0193-0300
38K2 Group

USB Related Registers

The USB related registers are shown below.

b7          b0

                USB control register (USBCON) [address 001016]

                Bit symbol                  Bit name                              Function                                  At reset  RW
                WKUP                                                                                                       H/W S/W

                TRONCON     Remote wakeup bit          0 : Returning to BUS idle state by writing "1" first and            0 OO
                TRONE
                VREFCON                                then "0". (Remote wakeup signal)
                VREFE
                USBDIFE                                1 : K-state output
                UCLKCON
                USBE        TrON output control bit    0 : "L" output mode (valid in TRONE = "1")                          0 OO
                                                                                                                           0 OO
                                                       1 : "H" output mode (valid in TRONE = "1")                          0 OO
                                                                                                                           0 OO
                            TrON output enable bit     0 : TrON port output disabled (Hi-Z state)                          0 OO
                                                                                                                           0 OO
                                                       1 : TrON port output enabled                                        0 OO

                            USB reference voltage control bit 0 : Normal mode (valid in VREFE = "1")

                                                       1 : Low current mode (valid in VREFE = "1")

                            USB reference voltage enable bit 0 : USB reference voltage circuit operation disabled

                                                       1 : USB reference voltage circuit operation enabled

                            USB difference input enable bit 0 : Upstream-port difference input circuit operation disabled

                                                       1 : Upstream--port difference input circuit operation enabled

                            USB clock select bit       0 : External oscillating clock f(XIN)

                                                       1 : PLL circuit output clock (fVCO)

                            USB module operation enable bit 0 : USB module reset

                                                       1 : USB module operation enabled

                                                                                                                           : State remaining

Fig. 31 Structure of USB control register

b7          b0
0 00000          USB function/HUB enable register (USBAE) [address 001116]

                Bit symbol                  Bit name                                   Function                              At reset
                                                                                                                                            RW
                AD0E        USB function enable bit    0: USB function address register invalidated
                                                       1: USB function address register validated                          H/W S/W
                AD1E        USB HUB enable bit         0: USB HUB address register invalidated                               0 OO
                                                       1: USB HUB address register validated                                 0 OO
                b7:b2       Not used                   Write "0" when writing.                                                OO
                                                       "0" is read when reading.
                                                                                                                           : State remaining

Fig. 32 Structure of USB function/HUB enable register

Rev.3.00 Oct 15, 2006 page 32 of 147
REJ03B0193-0300
38K2 Group

b7          b0

0               USB function address register (USBA0) [address 001216]

                Bit symbol                       Bit name                                 Function                  At reset
                                                           In AD0E = "0", this value changes after writing.                       RW
                USBADD0 USB function address bit
                [6:0]                                                                                             H/W S/W
                                                                                                                    0 0 OO

                                                           In AD0E = "1", this value changes after completion of

                                                           SET_ADDRESS control transferring.

                b7          Not used                       Write "0" when writing.                                 OO

                                                           "0" is read when reading.

                                                                                                                  : State remaining

Fig. 33 Structure of USB function address register

b7          b0

0               USB HUB address register (USBA1) [address 001316]

                Bit symbol                       Bit name                                 Function                  At reset
                                                           In AD1E = "0", this value changes after writing.                        RW
                USBADD1 USB HUB address bit
                [6:0]                                                                                             H/W S/W
                                                                                                                    0 0 OO

                                                           In AD1E = "1", this value changes after completion of

                                                           SET_ADDRESS control transferring.

                b7          Not used                       Write "0" when writing.                                 OO

                                                           "0" is read when reading.

                                                                                                                  : State remaining

Fig. 34 Structure of USB HUB address register

b7          b0

                Frame number register Low (FNUML) [address 001416]

                Bit symbol                       Bit name                                 Function                   At reset R W
                                                           The frame number is updated at SOF reception.          H/W S/W
                FNUM        Frame number low bit
                [7:0]                                                                                               In- In- O
                                                                                                                  definite definite

Fig. 35 Structure of Frame number register Low

b7          b0
0 0000           Frame number register High (FNUMH) [address 001516]

                Bit symbol                       Bit name                                Function                   At reset R W
                                                           The frame number is updated at SOF reception.          H/W S/W

                FNUM        Frame number high bit          Write "0" when writing.                                  In- In- O
                [10:8]      Not used                       "0" is read when reading.                              definite definite
                b7:b3
                                                                                                                     OO

                                                                                                                  : State remaining

Fig. 36 Structure of Frame number register High

Rev.3.00 Oct 15, 2006 page 33 of 147
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b7          b0

                USB interrupt source enable register (USBICON) [address 001616]

                Bit symbol              Bit name                                      Function    At reset R W
                                                                                                H/W S/W
                EP00E       USB function/Endpoint 0 interrupt 0 : Interrupt disabled
                EP01E                                                                             0 0 OO
                EP02E       enable bit                     1 : Interrupt enabled                  0 0 OO
                EP03E                                                                             0 0 OO
                EP10E       USB function/Endpoint 1 interrupt 0 : Interrupt disabled              0 0 OO
                EP11E                                                                             0 0 OO
                SUSE        enable bit                     1 : Interrupt enabled                  0 0 OO
                RSME                                                                              0 0 OO
                            USB function/Endpoint 2 interrupt 0 : Interrupt disabled              0 0 OO

                            enable bit                     1 : Interrupt enabled

                            USB function/Endpoint 3 interrupt 0 : Interrupt disabled

                            enable bit                     1 : Interrupt enabled

                            USB HUB/Endpoint 0 interrupt 0 : Interrupt disabled

                            enable bit                     1 : Interrupt enabled

                            USB HUB/Endpoint 1 interrupt 0 : Interrupt disabled

                            enable bit                     1 : Interrupt enabled

                            Suspend interrupt enable bit   0 : Interrupt disabled

                                                           1 : Interrupt enabled

                            Resume interrupt enable bit    0 : Interrupt disabled

                                                           1 : Interrupt enabled

Fig. 37 Structure of USB interrupt source enable register

Rev.3.00 Oct 15, 2006 page 34 of 147
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b7          b0

                USB interrupt source register (USBIREQ) [address 001716]

                Bit symbol                         Bit name                         Function                                  At reset R W
                                                                                                                            H/W S/W

                EP00        USB function/Endpoint 0          This bit is set to "1" when any one of EP00 interrupt 0 0 O
                            interrupt bit
                                                             source register's bits at least is set to "1".

                                                             This bit is cleared to "0" by clearing EP00 interrupt

                                                             source register to "0016".

                                                             Writing to this bit causes no state change.

                EP01        USB function/Endpoint 1          This bit is set to "1" when any one of EP01 interrupt 0 0 O
                            interrupt bit
                                                             source register's bits at least is set to "1".

                                                             This bit is cleared to "0" by clearing EP01 interrupt

                                                             source register to "0016".

                                                             Writing to this bit causes no state change.

                EP02        USB function/Endpoint 2          This bit is set to "1" when any one of EP02 interrupt 0 0 O
                            interrupt bit
                                                             source register's bits at least is set to "1".

                                                             This bit is cleared to "0" by clearing EP02 interrupt

                                                             source register to "0016".

                                                             Writing to this bit causes no state change.

                EP03        USB function/Endpoint 3          This bit is set to "1" when any one of EP03 interrupt 0 0 O
                            interrupt bit
                                                             source register's bits at least is set to "1".

                                                             This bit is cleared to "0" by clearing EP03 interrupt

                                                             source register to "0016".

                                                             Writing to this bit causes no state change.

                EP10        USB HUB/Endpoint 0 interrupt     This bit is set to "1" when any one of EP10 interrupt 0 0 O
                            bit
                                                             source register's bits at least is set to "1".

                                                             This bit is cleared to "0" by clearing EP10 interrupt

                                                             source register to "0016".

                                                             Writing to this bit causes no state change.

                EP11        USB HUB/Endpoint 1 interrupt     This bit is set to "1" when any one of EP11 interrupt 0 0 O
                            bit
                                                             source register's bits at least is set to "1".

                                                             This bit is cleared to "0" by clearing EP11 interrupt

                                                             source register to "0016".

                                                             Writing to this bit causes no state change.

                SUS         Suspend interrupt bit            0 : No interrupt request issued                                0 0 OO

                                                             1 : Interrupt request issued

                                                             This bit is set to "1" when detecting 3 ms or more of J-

                                                             state, using USB clock (fUSB) at 48 MHz.

                                                             "0" can be set by software, but "1" cannot be set.

                RSM         Resume interrupt bit             This bit is set to "1" when the USB bus state changes 0 0 O

                                                             from J-state to K-state or SE0 in the resume interrupt

                                                             enable bit = "1". It is also "1" in the condition of internal

                                                             clock stopped.

                                                             This bit is cleared to "0" by clearing the resume

                                                             interrupt enable bit.

                                                             Writing to this bit causes no state change.

Fig.38 Structure of USB interrupt source register

Rev.3.00 Oct 15, 2006 page 35 of 147
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b7          b0
0 0000           Endpoint index register (USBINDEX) [address 001816]

            Bit symbol                        Bit name                                 Function     At reset R W
                                                                                                  H/W S/W
            EPIDX [1:0] Endpoint index bit              b1 b0
                                                        0 0 : Endpoint 0                            0 OO
            ADIDX       Address index bit               0 1 : Endpoint 1
            b7:b3       Not used                        1 0 : Endpoint 2                            0 OO
                                                        1 1 : Endpoint 3                            OO
                                                        0 : USB function                         : State remaining
                                                        1 : USB HUB
                                                        Write "0" when writing.
                                                        "0" is read when reading.

Fig. 39 Structure of Endpoint index register

Rev.3.00 Oct 15, 2006 page 36 of 147
REJ03B0193-0300
38K2 Group

(1) Endpoint 00

b7               b0

000 00 00            EP00 stage register (EP00STG) [address 001916]

                     Bit symbol                     Bit name                           Function                             At reset R W
                                                                                                                          H/W S/W

                     SETUP00 SETUP packet detection bit       This bit is set to "1" at reception of SETUP packet.        1 1 OO

                                                              Writing "0" to this bit clears this bit if the next SETUP

                                                              token does not occur.

                                                              Writing "1" to this bit causes no state change of the

                                                              status flags.

                     b7:b1                Not used            Write "0" when writing.                                     OO

                                                              "0" is read when reading.

                                                                                                                          : State remaining

Fig. 40 Structure of EP00 stage register

b7               b0
000000                EP00 control register 1 (EP00CON1) [address 001A16]

                     Bit symbol                     Bit name                                 Function                       At reset  RW
                                                                                                                          H/W S/W     OO
                     PID00 [1:0] Response PID bit             b1 b0
                                                              0 0 : NAK                                                    0         OO
                     b7:b2                Not used            0 1 : Automatic response (ACK, NAK, DATA0, DATA1)
                                                              1 X : STALL                                                  
                                                              At occurrence of control transfer error:

                                                                  B1 is set to "1" by the hardware.
                                                              At reception of SETUP token:

                                                                  B1 and b0 are cleared to "0" by the hardware.
                                                              Write "0" when writing.
                                                              "0" is read when reading.

                                                                                                                          : State remaining

Fig. 41 Structure of EP00 control register 1

b7               b0

0 0 0 0 0 0 0 EP00 control register 2 (EP00CON2) [address 001B16]

                     Bit symbol                     Bit name                           Function                             At reset R W
                                                                                                                          H/W S/W

                     BVAL00               Buffer enable bit   0 : NAK transmission (SIE is disabled to read a buffer.) 0 O O

                                                              1 : Transmitting/receiving data set state (SIE is possible

                                                              to read from/write to a buffer.)

                                                              At reception of SETUP token:

                                                              This bit is cleared to "0" by the hardware.

                     b7:b1                Not used            Write "0" when writing.                                     OO

                                                              "0" is read when reading.

                                                                                                                          : State remaining

Fig. 42 Structure of EP00 control register 2

Rev.3.00 Oct 15, 2006 page 37 of 147
REJ03B0193-0300
38K2 Group

b7          b0

0 000000        EP00 control register 3 (EP00CON3) [address 001C16]

                Bit symbol                    Bit name                               Function                            At reset
                                                                                                                       H/W S/W R W

                CTENDE00 Control transfer completion        0 : NAK transmission in the status stage                   0 OO
                                  enable bit
                                                            1 : Control transfer completion enabled (SIE transmits

                                                            NULL/ACK.) (valid in PID00 = "012")

                                                            At reception of SETUP token:

                                                            This bit is cleared to "0" by the hardware.

                b7:b1       Not used                        Write "0" when writing.                                     OO

                                                            "0" is read when reading.

                                                                                                                       : State remaining

Fig. 43 Structure of EP00 control register 3

b7          b0
000              EP00 interrupt source register (EP00REQ) [address 001D16]

                Bit symbol                    Bit name                               Function                            At reset R W
                BRDY00                                                                                                 H/W S/W
                CTEND00     USB function/Endpoint 0 buffer 0: No interrupt request issued
                CTSTS00                                                                                                  0 0 OO
                            ready interrupt bit             1: Interrupt request issued                                  0 0 OO
                BSRDY00                                                                                                  0 0 OO
                ERR00                                       This bit is set to "1" when the buffer is ready state
                b7:b5                                                                                                    0 0 OO
                                                            (enabled to be read/written) on USB function/Endpoint 0.     0 0 OO
                                                                                                                         OO
                                                            "0" can be set by software, but "1" cannot be set.

                            USB function/Endpoint 0 control 0: No interrupt request issued

                            transfer completion interrupt bit 1: Interrupt request issued

                                                            This bit is set to "1" when control transfer is completed

                                                            (NULL/ACK transmission in the status stage) on USB

                                                            function/Endpoint 0.

                                                            "0" can be set by software, but "1" cannot be set.

                            USB function/Endpoint 0 status 0: No interrupt request issued

                            stage transition interrupt bit  1: Interrupt request issued

                                                            This bit is set to "1" when transition to status stage

                                                            occurs in CTENDE00 = "0" (control transfer completion

                                                            disabled) on USB function/Endpoint 0.

                                                            "0" can be set by software, but "1" cannot be set.

                                                            

                                                            At transfer of control write:

                                                            When receiving IN-token in data stage (OUT)

                                                            At transfer of control read:

                                                            When receiving OUT-token in data stage (IN)

                                                            At no data transfer:

                                                            Nothing occurs.

                            USB function/Endpoint 0 SETUP 0: No interrupt request issued

                            buffer ready interrupt bit      1: Interrupt request issued

                                                            This bit is set to "1" when the exclusive buffer for

                                                            SETUP is ready state (enabled to be read) on USB

                                                            function/Endpoint 0.

                                                            "0" can be set by software, but "1" cannot be set.

                            USB function/Endpoint 0 error 0: No interrupt request issued

                            interrupt bit                   1: Interrupt request issued

                                                            This bit is set to "1" when control transfer error occurs

                                                            on USB function/Endpoint 0.

                                                            This bit is cleared to "0" by the hardware when

                                                            receiving SETUP token.

                                                            "0" can be set by software, but "1" cannot be set.

                            Not used                        Write "0" when writing.

                                                            "0" is read when reading.

                                                                                                                       : State remaining

Fig. 44 Structure of EP00 interrupt source register

Rev.3.00 Oct 15, 2006 page 38 of 147
REJ03B0193-0300
38K2 Group

b7          b0
0 00 0           EP00 byte number register (EP00BYT) [address 001E16]

            Bit symbol                              Bit name                         Function                     At reset R W
                                                                                                                H/W S/W
            BBYT00      Transmit/receive byte number bit OUT : The received byte number is automatically set.
            [3:0]                                                                                                0 -- OO
            b7:b4                                             IN : Set the transmitting byte number.
                                                                                                                 -- -- OO
                        Not used                              Write 0 when writing.

                                                              0 is read when reading.

                                                                                                                --: State remaining

Fig. 45 Structure of EP00 byte number register

b7          b0
0 00             EP00 buffer area set register (EP00BUF) [address 0FED16]

            Bit symbol                              Bit name                         Function                      At reset R W
                                                                                                                 H/W S/W
            BADD00      EP00 beginning address set bit        Set the beginning address of EP00's buffer area.
            [4:0]       Not used                              (32-byte unit)                                      0 OO
                                                              b4b3b2b1b0
            b7:b5                                             0 0 0 1 0 : 004016                                  OO
                                                              0 0 0 1 1 : 006016                                : State remaining
                                                              ..............
                                                              1 1 1 1 0 : 03C016
                                                              1 1 1 1 1 : 03E016
                                                              Write "0" when writing.
                                                              "0" is read when reading.

Fig. 46 Structure of EP00 buffer area set register

Rev.3.00 Oct 15, 2006 page 39 of 147
REJ03B0193-0300
38K2 Group

(2) Endpoint 01

b7               b0

                     EP01 set register (EP01CFG) [address 001916]

                     Bit symbol                   Bit name                                Function                             At reset R W
                     BSIZ01                                                                                                  H/W S/W
                     [1:0]
                                        Double buffer beginning address set In double buffer mode set the beginning address of 0 O O
                     DBLB01
                     SQCL01             bit                     buffer 1 area, using a relative value for the beginning

                     ITMD01                                     address of buffer 0.
                     DIR01
                     TYP01                                      b1b0
                     [1:0]
                                                                0 0 = 8 bytes

                                                                0 1 = 16 bytes

                                                                1 0 = 64 bytes

                                                                1 1 = 128 bytes

                                        Buffer mode select bit  0 : Single buffer mode                                       0 OO

                                                                1 : Double buffer mode

                                        Sequence toggle bit clear bit 0 : Toggle bit clear disabled                          0 OO

                                                                1 : Writing "1" clears the toggle bit and DATA0 is used

                                                                as the next data PID.

                                                                "0" is always read when reading.

                                        Interrupt toggle mode select bit 0 : Normal mode                                     0 OO

                                                                1 : Continuous toggle mode (valid at Interrupt IN transfer)

                                        Transfer direction bit  0 : OUT (Data is received from the host.)                    0 OO

                                                                1 : IN (Data is transmitted to the host.)

                                        Transfer type bite      b7b6                                                         0 OO

                                                                0 0 : Transfer disabled

                                                                0 1 : Bulk transfer

                                                                1 0 : Interrupt transfer

                                                                1 1 : Isochronous transfer

                                                                                                                             : State remaining

Fig. 47 Structure of EP01 set register

b7               b0
0 00 0 0 0             EP01 control register 1 (EP01CON1) [address 001A16]

                     Bit symbol                   Bit name                                     Function                        At reset  RW
                                                                                                                             H/W S/W     OO
                     PID01              Response PID bit        b1 b0
                     [1:0]                                      0 0 : NAK                                                     0         OO
                                                                0 1 : Automatic response (ACK, NAK, DATA0, DATA1)
                     b7:b2              Not used                1 X : STALL                                                   
                                                                At occurrence of over-max. packet size :

                                                                    B1 is set to "1" by the hardware.
                                                                Write "0" when writing.
                                                                "0" is read when reading.

                                                                                                                             : State remaining

Fig. 48 Structure of EP01 control register 1

Rev.3.00 Oct 15, 2006 page 40 of 147
REJ03B0193-0300
38K2 Group

b7            b0

0 0 00 0 0 0      EP01 control register 2 (EP01CON2) [address 001B16]

                  Bit symbol                  Bit name                                   Function                           At reset
                                                                                                                                          RW

                                                                                                                          H/W S/W

                  B0VAL01 Buffer 0 enable bit                   When the selected endpoint is IN, writing "1" to this bit 0 O O

                                                                makes the transmitting data a set state (SIE is possible

                                                                to read).

                                                                When the selected endpoint is OUT, writing "1" to this

                                                                bit makes data reception possible (SIE is possible to

                                                                write).

                  b7:b1       Not used                          Write "0" when writing.                                    OO

                                                                "0" is read when reading.

                                                                                                                          : State remaining

Fig. 49 Structure of EP01 control register 2

b7            b0

0 0 0 0 0 0 0 EP01 control register 3 (EP01CON3) [address 001C16]

                  Bit symbol                  Bit name                                   Function                           At reset R W
                                                                                                                          H/W S/W

                  B1VAL01 Buffer 1 enable bit                   When the selected endpoint is IN, writing "1" to this bit 0 O O

                                                                makes the transmitting data a set state (SIE is possible

                                                                to read).

                                                                When the selected endpoint is OUT, writing "1" to this

                                                                bit makes data reception possible (SIE is possible to

                                                                write).

                                                                In double buffer mode this bit is valid.

                  b7:b1       Not used                          Write "0" when writing.                                    OO

                                                                "0" is read when reading.

                                                                                                                          : State remaining

Fig.50 Structure of EP01 control register 3

b7            b0
0000 0             EP01 interrupt source register (EP01REQ) [address 001D16]

                  Bit symbol                 Bit name                                    Function                           At reset R W
                  B0RDY01     USB function/Endpoint 1 buffer 0                                                            H/W S/W
                  B1RDY01     ready interrupt bit
                                                                0: No interrupt request issued                            0 0 OO
                  ERR01       USB function/Endpoint 1 buffer 1
                  b7:b3       ready interrupt bit               1: Interrupt request issued

                              USB function/Endpoint 1 error     This bit is set to "1" when the buffer 0 is ready state
                              interrupt bit
                                                                (enabled to be read/written) on USB function/Endpoint 1.
                              Not used
                                                                "0" can be set by software, but "1" cannot be set.

                                                                0: No interrupt request issued                            0 0 OO

                                                                1: Interrupt request issued

                                                                In single buffer mode this bit is invalid.

                                                                This bit is set to "1" when the buffer 1 is ready state

                                                                (enabled to be read/written) on USB function/Endpoint 1

                                                                in double buffer mode.

                                                                "0" can be set by software, but "1" cannot be set.

                                                                0: No interrupt request issued                            0 0 OO

                                                                1: Interrupt request issued

                                                                This bit is set to "1" when STALL response occurs on

                                                                USB function/Endpoint 1.

                                                                "0" can be set by software, but "1" cannot be set.

                                                                Write "0" when writing.                                    OO

                                                                "0" is read when reading.

Fig. 51 Structure of EP01 interrupt source register

Rev.3.00 Oct 15, 2006 page 41 of 147
REJ03B0193-0300
38K2 Group

b7          b0

0               EP01 byte number register 0 (EP01BYT0) [address 001E16]

                Bit symbol                        Bit name                           Function                            At reset R W
                                                                                                                       H/W S/W

                B0BYT01     IN : Transmit byte number bit   Single buffer mode: Set the transmitting byte number. 0 O O
                [6:0]
                                                            Double buffer mode : Set the transmitting byte number

                                                                         of buffer 0.

                            OUT : Receive byte number bit   Single buffer mode : The received byte number is 0 O

                                                                                     automatically set.

                                                            Double buffer mode : The received byte number of buffer 0

                                                                         is automatically set.

                b7          Not used                        Write "0" when writing.                                     OO

                                                            "0" is read when reading.

                                                                                                                       : State remaining

Fig. 52 Structure of EP01 byte number register 0

b7          b0

0               EP01 byte number register 1 (EP01BYT1) [address 001F16]

                Bit symbol                        Bit name                           Function                            At reset R W
                                                                                                                       H/W S/W

                B1BYT01     IN : Transmit byte number bit   Single buffer mode: These bits are invalid.                0 OO
                [6:0]
                                                            Double buffer mode : Set the transmitting byte number

                            OUT : Receive byte number bit                               of buffer 1.                   0 O
                                                            Single buffer mode: These bits are invalid.

                                                            Double buffer mode : The received byte number of buffer 1

                                                                         is automatically set.

                b7          Not used                        Write "0" when writing.                                     OO

                                                            "0" is read when reading.

                                                                                                                       : State remaining

Fig. 53 Structure of EP01 byte number register 1

b7          b0

0               EP01 MAX. packet size register (EP01MAX) [address 0FEC16]

                Bit symbol                        Bit name                                 Function                      At reset
                                                                                                                       H/W S/W R W
                MXPS01      Max. packet size bit            IN : These bits are invalid.
                [6:0]       Not used                        OUT : Set the maximum packet size.                           0 OO
                b7                                          Write "0" when writing.                                       OO
                                                            "0" is read when reading.
                                                                                                                       : State remaining

Fig. 54 Structure of EP01 MAX. packet size register

Rev.3.00 Oct 15, 2006 page 42 of 147
REJ03B0193-0300
38K2 Group

b7          b0
00 0             EP01 buffer area set register (EP01BUF) [address 0FED16]

            Bit symbol                              Bit name               Function                                At reset R W
                                                                                                                 H/W S/W
            BADD01      EP01 beginning address set bit        Set the beginning address of EP01's buffer area.
            [4:0]       Not used                              (32-byte unit)                                      0 OO
                                                              b4b3b2b1b0
            b7:b5                                             0 0 0 1 0 : 004016                                  OO
                                                              0 0 0 1 1 : 006016                                : State remaining
                                                              ..............
                                                              1 1 1 1 0 : 03C016
                                                              1 1 1 1 1 : 03E016
                                                              Write "0" when writing.
                                                              "0" is read when reading.

Fig. 55 Structure of EP01 buffer area set register

Rev.3.00 Oct 15, 2006 page 43 of 147
REJ03B0193-0300
38K2 Group

(3) Endpoint 02

b7               b0

                     EP02 set register (EP02CFG) [address 001916]

                     Bit symbol                   Bit name                                Function                             At reset R W
                     BSIZ02                                                                                                  H/W S/W
                     [1:0]
                                        Double buffer beginning address set In double buffer mode set the beginning address of buffer 1 0 O O
                     DBLB02
                     SQCL02             bit                     area, using a relative value for the beginning address of

                     ITMD02                                     buffer 0.
                     DIR02
                     TYP02                                      b1b0
                     [1:0]
                                                                0 0 = 8 bytes

                                                                0 1 = 16 bytes

                                                                1 0 = 64 bytes

                                                                1 1 = 128 bytes

                                        Buffer mode select bit  0 : Single buffer mode                                       0 OO

                                                                1 : Double buffer mode

                                        Sequence toggle bit clear bit 0 : Toggle bit clear disabled                          0 OO

                                                                1 : Writing "1" clears the toggle bit and DATA0 is used

                                                                as the next data PID.

                                                                "0" is always read when reading.

                                        Interrupt toggle mode select bit 0 : Normal mode                                     0 OO

                                                                1 : Continuous toggle mode (valid at Interrupt IN transfer)

                                        Transfer direction bit  0 : OUT (Data is received from the host.)                    0 OO

                                                                1 : IN (Data is transmitted to the host.)

                                        Transfer type bite      b7b6                                                         0 OO

                                                                0 0 : Transfer disabled

                                                                0 1 : Bulk transfer

                                                                1 0 : Interrupt transfer

                                                                1 1 : Isochronous transfer

                                                                                                                             : State remaining

Fig. 56 Structure of EP02 set register

b7               b0
00 0 0 00             EP02 control register 1 (EP02CON1) [address 001A16]

                     Bit symbol                   Bit name                                     Function                        At reset  RW
                                                                                                                             H/W S/W     OO
                     PID02              Response PID bit        b1 b0
                     [1: 0]                                     0 0 : NAK                                                     0         OO
                                                                0 1 : Automatic response (ACK, NAK, DATA0, DATA1)
                     b7:b2              Not used                1 X : STALL                                                   
                                                                At occurrence of over-max. packet size :

                                                                    B1 is set to "1" by the hardware.
                                                                Write "0" when writing.
                                                                "0" is read when reading.

                                                                                                                             : State remaining

Fig. 57 Structure of EP02 control register 1

Rev.3.00 Oct 15, 2006 page 44 of 147
REJ03B0193-0300
38K2 Group

b7            b0

0 0 0 0 0 0 0 EP02 control register 2 (EP02CON2) [address 001B16]

                  Bit symbol                  Bit name                                   Function                           At reset
                                                                                                                                          RW

                                                                                                                          H/W S/W

                  B0VAL02 Buffer 0 enable bit                   When the selected endpoint is IN, writing "1" to this bit 0 O O

                                                                makes the transmitting data a set state (SIE is possible

                                                                to read).

                                                                When the selected endpoint is OUT, writing "1" to this

                                                                bit makes data reception possible (SIE is possible to

                                                                write).

                  b7:b1       Not used                          Write "0" when writing.                                    OO

                                                                "0" is read when reading.

                                                                                                                          : State remaining

Fig. 58 Structure of EP02 control register 2

b7            b0

0 0 0 00 0 0      EP02 control register 3 (EP02CON3) [address 001C16]

                  Bit symbol                  Bit name                                   Function                           At reset
                                                                                                                                          RW

                                                                                                                          H/W S/W

                  B1VAL02 Buffer 1 enable bit                   When the selected endpoint is IN, writing "1" to this bit 0 O O

                                                                makes the transmitting data a set state (SIE is possible

                                                                to read).

                                                                When the selected endpoint is OUT, writing "1" to this

                                                                bit makes data reception possible (SIE is possible to

                                                                write).

                  b7:b1       Not used                          In double buffer mode this bit is valid.                   OO
                                                                Write "0" when writing.

                                                                "0" is read when reading.

                                                                                                                          : State remaining

Fig. 59 Structure of EP02 control register 3

b7            b0
00000              EP02 interrupt source register (EP02REQ) [address 001D16]

                  Bit symbol                 Bit name                                    Function                           At reset R W
                  B0RDY02     USB function/Endpoint 2 buffer 0                                                            H/W S/W
                  B1RDY02     ready interrupt bit
                                                                0 : No interrupt request issued                           0 0 OO
                  ERR02       USB function/Endpoint 2 buffer 1
                  b7 to b3    ready interrupt bit               1 : Interrupt request issued

                              USB function/Endpoint 2 error     This bit is set to "1" when the buffer 0 is ready state
                              interrupt bit
                                                                (enabled to be read/written) on USB function/Endpoint 2.
                              Not used
                                                                "0" can be set by software, but "1" cannot be set.

                                                                0 : No interrupt request issued                           0 0 OO

                                                                1 : Interrupt request issued

                                                                In single buffer mode this bit is invalid.

                                                                This bit is set to "1" when the buffer 1 is ready state

                                                                (enabled to be read/written) on USB function/Endpoint 2

                                                                in double buffer mode.

                                                                "0" can be set by software, but "1" cannot be set.

                                                                0 : No interrupt request issued                           0 0 OO

                                                                1 : Interrupt request issued

                                                                This bit is set to "1" when STALL response occurs on

                                                                USB function/Endpoint 2.

                                                                "0" can be set by software, but "1" cannot be set.

                                                                Write "0" when writing.                                    OO

                                                                "0" is read when reading.

Fig. 60 Structure of EP02 interrupt source register

Rev.3.00 Oct 15, 2006 page 45 of 147
REJ03B0193-0300
38K2 Group

b7          b0

0               EP02 byte number register 0 (EP02BYT0) [address 001E16]

                Bit symbol                        Bit name                           Function                            At reset R W
                                                                                                                       H/W S/W

                B0BYT02     IN : Transmit byte number bit   Single buffer mode: Set the transmitting byte number. 0 O O
                [6:0]
                                                            Double buffer mode : Set the transmitting byte number

                                                                         of buffer 0.

                            OUT : Receive byte number bit   Single buffer mode: The received byte number is 0 O

                                                                                     automatically set.

                                                            Double buffer mode : The received byte number of buffer 0

                                                                         is automatically set.

                b7          Not used                        Write "0" when writing.                                     OO

                                                            "0" is read when reading.

                                                                                                                       : State remaining

Fig. 61 Structure of EP02 byte number register 0

b7          b0

0               EP02 byte number register 1 (EP02BYT1) [address 001F16]

                Bit symbol                        Bit name                           Function                            At reset R W
                                                                                                                       H/W S/W

                B1BYT02     IN : Transmit byte number bit   Single buffer mode: These bits are invalid.                0 OO
                [6:0]
                                                            Double buffer mode : Set the transmitting byte number

                            OUT : Receive byte number bit                               of buffer 1.                   0 O
                                                            Single buffer mode: These bits are invalid.

                                                            Double buffer mode : The received byte number of buffer 1

                                                                         is automatically set.

                b7          Not used                        Write "0" when writing.                                     OO

                                                            "0" is read when reading.

                                                                                                                       : State remaining

Fig. 62 Structure of EP02 byte number register 1

b7          b0

0               EP02 MAX. packet size register (EP02MAX) [address 0FEC16]

                Bit symbol                        Bit name                                 Function                      At reset
                                                                                                                                        RW
                MXPS02      Max. packet size bit            IN : These bits are invalid.
                [6:0]       Not used                        OUT : Set the maximum packet size.                         H/W S/W
                b7                                          Write "0" when writing.                                      0 OO
                                                            "0" is read when reading.                                     OO

                                                                                                                       : State remaining

Fig. 63 Structure of EP02 MAX. packet size register

Rev.3.00 Oct 15, 2006 page 46 of 147
REJ03B0193-0300
38K2 Group

b7          b0
00 0             EP02 buffer area set register (EP02BUF) [address 0FED16]

            Bit symbol                              Bit name                                  Function             At reset R W
                                                                                                                 H/W S/W
            BADD02      EP02 beginning address set bit        Set the beginning address of EP02's buffer area.
            [4:0]                                             (32-byte unit)                                      0 OO
                                                              b4b3b2b1b0
            b7:b5       Not used                              0 0 0 1 0 : 004016                                  OO
                                                              0 0 0 1 1 : 006016                                : State remaining
                                                              ..............
                                                              1 1 1 1 0 : 03C016
                                                              1 1 1 1 1 : 03E016
                                                              Write "0" when writing.
                                                              "0" is read when reading.

Fig. 64 Structure of EP02 buffer area set register

Rev.3.00 Oct 15, 2006 page 47 of 147
REJ03B0193-0300
38K2 Group

(4) Endpoint 03

b7               b0

                     EP03 set register (EP03CFG) [address 001916]

                     Bit symbol                   Bit name                                Function                             At reset R W
                     BSIZ03                                                                                                  H/W S/W
                     [1:0]
                                        Double buffer beginning address set In double buffer mode set the beginning address of buffer 1 0 O O
                     DBLB03
                     SQCL03             bit                     area, using a relative value for the beginning address of

                     ITMD03                                     buffer 0.
                     DIR03
                     TYP03                                      b1b0
                     [1:0]
                                                                0 0 = 8 bytes

                                                                0 1 = 16 bytes

                                                                1 0 = 64 bytes

                                                                1 1 = 128 bytes

                                        Buffer mode select bit  0 : Single buffer mode                                       0 OO

                                                                1 : Double buffer mode

                                        Sequence toggle bit clear bit 0 : Toggle bit clear disabled                          0 OO

                                                                1 : Writing "1" clears the toggle bit and DATA0 is used

                                                                as the next data PID.

                                                                "0" is always read when reading.

                                        Interrupt toggle mode select bit 0 : Normal mode                                     0 OO

                                                                1 : Continuous toggle mode (valid at Interrupt IN transfer)

                                        Transfer direction bit  0 : OUT (Data is received from the host.)                    0 OO

                                                                1 : IN (Data is transmitted to the host.)

                                        Transfer type bit       b7b6                                                         0 OO

                                                                0 0 : Transfer disabled

                                                                0 1 : Bulk transfer

                                                                1 0 : Interrupt transfer

                                                                1 1 : Isochronous transfer

                                                                                                                             : State remaining

Fig. 65 Structure of EP03 set register

b7               b0
0 00 0 0 0            EP03 control register 1 (EP03CON1) [address 001A16]

                     Bit symbol                   Bit name                                     Function                        At reset  RW
                                                                                                                             H/W S/W     OO
                     PID03              Response PID bit        b1 b0
                     [1:0]                                      0 0 : NAK                                                     0         OO
                                                                0 1 : Automatic response (ACK, NAK, DATA0, DATA1)
                     b7:b2              Not used                1 X : STALL                                                   
                                                                At occurrence of over-max. packet size :

                                                                    B1 is set to "1" by the hardware.
                                                                Write "0" when writing.
                                                                "0" is read when reading.

                                                                                                                             : State remaining

Fig. 66 Structure of EP03 control register 1

Rev.3.00 Oct 15, 2006 page 48 of 147
REJ03B0193-0300
38K2 Group

b7            b0

0 0 0 00 0 0      EP03 control register 2 (EP03CON2) [address 001B16]

                  Bit symbol                  Bit name                           Function                           At reset R W
                                                                                                                  H/W S/W

                  B0VAL03 Buffer 0 enable bit           When the selected endpoint is IN, writing "1" to this bit 0 O O

                                                        makes the transmitting data a set state (SIE is possible

                                                        to read).

                                                        When the selected endpoint is OUT, writing "1" to this

                                                        bit makes data reception possible (SIE is possible to

                                                        write).

                  b7:b1       Not used                  Write "0" when writing.                                    OO

                                                        "0" is read when reading.

                                                                                                                  : State remaining

Fig. 67 Structure of EP03 control register 2

b7            b0

0 0 0 0 0 0 0 EP03 control register 3 (EP03CON3) [address 001C16]

                  Bit symbol                  Bit name                           Function                           At reset R W
                                                                                                                  H/W S/W

                  B1VAL03 Buffer 1 enable bit           When the selected endpoint is IN, writing "1" to this bit 0 O O

                                                        makes the transmitting data a set state (SIE is possible

                                                        to read).

                                                        When the selected endpoint is OUT, writing "1" to this

                                                        bit makes data reception possible (SIE is possible to

                                                        write).

                                                        In double buffer mode this bit is valid.

                  b7:b1       Not used                  Write "0" when writing.                                    OO

                                                        "0" is read when reading.

                                                                                                                  : State remaining

Fig. 68 Structure of EP03 control register 3

b7            b0
0000 0             EP03 interrupt source register (EP03REQ) [address 001D16]

                  Bit symbol                  Bit name                           Function                           At reset R W
                  B0RDY03                                                                                         H/W S/W
                  B1RDY03
                              USB function/Endpoint 3 buffer 0 0 : No interrupt request issued                    0 0 OO
                  ERR03
                  b7:b3       ready interrupt bit       1 : Interrupt request issued

                                                        This bit is set to "1" when the buffer 0 is ready state

                                                        (enabled to be read/written) on USB function/Endpoint 3.

                                                        "0" can be set by software, but "1" cannot be set.

                              USB function/Endpoint 3 buffer 1 0 : No interrupt request issued                    0 0 OO

                              ready interrupt bit       1 : Interrupt request issued

                                                        In single buffer mode this bit is invalid.

                                                        This bit is set to "1" when the buffer 1 is ready state

                                                        (enabled to be read/written) on USB function/Endpoint 3

                                                        in double buffer mode.

                                                        "0" can be set by software, but "1" cannot be set.

                              USB function/Endpoint 3 error 0 : No interrupt request issued                       0 0 OO

                              interrupt bit             1 : Interrupt request issued

                                                        This bit is set to "1" when STALL response occurs on

                                                        USB function/Endpoint 3.

                                                        "0" can be set by software, but "1" cannot be set.

                              Not used                  Write "0" when writing.                                    OO

                                                        "0" is read when reading.

Fig. 69 Structure of EP03 interrupt source register

Rev.3.00 Oct 15, 2006 page 49 of 147
REJ03B0193-0300
38K2 Group

b7          b0

0               EP03 byte number register 0 (EP03BYT0) [address 001E16]

                Bit symbol            Bit name                                       Function                            At reset R W
                                                                                                                       H/W S/W

                B0BYT03     IN : Transmit byte number bit   Single buffer mode: Set the transmitting byte number. 0 O O
                [6:0]
                                                            Double buffer mode : Set the transmitting byte number

                                                                         of buffer 0.

                            OUT : Receive byte number bit   Single buffer mode: The received byte number is 0 O

                                                                                     automatically set.

                                                            Double buffer mode : The received byte number of buffer 0

                                                                         is automatically set.

                b7          Not used                        Write "0" when writing.                                     OO

                                                            "0" is read when reading.

                                                                                                                       : State remaining

Fig. 70 Structure of EP03 byte number register 0

b7          b0

0               EP03 byte number register 1 (EP03BYT1) [address 001F16]

                Bit symbol                        Bit name                           Function                            At reset R W
                                                                                                                       H/W S/W

                B1BYT03     IN : Transmit byte number bit   Single buffer mode: These bits are invalid.                0 OO
                [6:0]
                                                            Double buffer mode : Set the transmitting byte number

                                                                                     of buffer 1.

                            OUT : Receive byte number bit   Single buffer mode: These bits are invalid.                0 O

                                                            Double buffer mode : The received byte number of buffer 1

                b7          Not used                                                   is automatically set.            OO
                                                            Write "0" when writing.

                                                            "0" is read when reading.

                                                                                                                       : State remaining

Fig. 71 Structure of EP03 byte number register 1

b7          b0

0               EP03 MAX. packet size register (EP03MAX) [address 0FEC16]

                Bit symbol                        Bit name                                 Function                      At reset
                                                                                                                       H/W S/W R W
                MXPS03      Max. packet size bit            IN : These bits are invalid.
                [6:0]       Not used                        OUT : Set the maximum packet size.                           0 OO
                b7                                          Write "0" when writing.                                       OO
                                                            "0" is read when reading.
                                                                                                                       : State remaining

Fig. 72 Structure of EP03 MAX. packet size register

Rev.3.00 Oct 15, 2006 page 50 of 147
REJ03B0193-0300
38K2 Group

b7          b0
00 0             EP03 buffer area set register (EP03BUF) [address 0FED16]

            Bit symbol                Bit name                                          Function             At reset R W
                                                                                                           H/W S/W
            BADD03      EP03 beginning address set bit  Set the beginning address of EP03's buffer area.
            [4:0]                                       (32-byte unit)                                      0 OO
                                                        b4b3b2b1b0
            b7:b5       Not used                        0 0 0 1 0 : 004016                                  OO
                                                        0 0 0 1 1 : 006016                                : State remaining
                                                        ..............
                                                        1 1 1 1 0 : 03C016
                                                        1 1 1 1 1 : 03E016
                                                        Write "0" when writing.
                                                        "0" is read when reading.

Fig. 73 Structure of EP03 buffer area set register

Rev.3.00 Oct 15, 2006 page 51 of 147
REJ03B0193-0300
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(5) Endpoint 10

b7               b0

000 00 00            EP10 stage register (EP10STG) [address 001916]

                     Bit symbol                     Bit name                           Function                                At reset R W
                                                                                                                             H/W S/W

                     SETUP10 SETUP packet detection bit       This bit is set to "1" at reception of SETUP packet.           1 1 OO

                                                              Writing "0" clears this bit if the next SETUP token does

                                                              not occur.

                                                              Writing "1" causes no state change of the status flags.

                                                              This bit change is not for an interrupt source.

                     b7:b1                Not used            Write "0" when writing.                                        OO

                                                              "0" is read when reading.

                                                                                                                             : State remaining

Fig. 74 Structure of EP10 stage register

b7               b0
000000                EP10 control register 1 (EP10CON1) [address 001A16]

                     Bit symbol                     Bit name                                 Function                          At reset  RW
                                                                                                                             H/W S/W     OO
                     PID10 [1:0] Response PID bit             b1 b0
                                                              0 0 : NAK                                                       0         OO
                     b7:b2       Not used                     0 1 : Automatic response (ACK, NAK, DATA0, DATA1)
                                                              1 X : STALL                                                     
                                                              At occurrence of control transfer error:

                                                                  B1 is set to "1" by the hardware.
                                                              At reception of SETUP token:

                                                                  B1 and b0 are cleared to "0" by the hardware.
                                                              Write "0" when writing.
                                                              "0" is read when reading.

                                                                                                                       : State remaining

Fig. 75 Structure of EP10 control register 1

b7               b0

0 000000             EP10 control register 2 (EP10CON2) [address 001B16]

                     Bit symbol                     Bit name                           Function                                At reset R W
                                                                                                                             H/W S/W

                     BVAL10               Buffer enable bit   0 : NAK transmission (SIE is disabled to read a buffer.) 0 O O

                                                              1 : Transmitting/receiving data set state (SIE is possible to

                                                              read from/write to a buffer.) (Valid in PID10 = "012")

                                                              At reception of SETUP token:

                                                              This bit is cleared to "0" by the hardware.

                     b7:b1                Not used            Write "0" when writing.                                        OO

                                                              "0" is read when reading.

                                                                                                                             : State remaining

Fig. 76 Structure of EP10 control register 2

Rev.3.00 Oct 15, 2006 page 52 of 147
REJ03B0193-0300
38K2 Group

b7          b0

0 000000        EP10 control register 3 (EP10CON3) [address 001C16]

                Bit symbol                    Bit name                                        Function                            At reset R W
                                                                                                                                H/W S/W

                CTENDE10 Control transfer completion                 0 : NAK transmission in the status stage                   0 OO
                                  enable bit
                                                                     1 : Control transfer completion enabled (SIE transmits

                                                                     NULL/ACK.) (Valid in PID10 = "012")

                                                                     At reception of SETUP token:

                                                                     This bit is cleared to "0" by the hardware.

                b7:b1       Not used                                 Write "0" when writing.                                     OO

                                                                     "0" is read when reading.

                                                                                                                                : State remaining

Fig. 77 Structure of EP10 control register 3

b7          b0
000              EP10 interrupt source register (EP10REQ) [address 001D16]

                Bit symbol                    Bit name                                        Function                            At reset R W
                                                                                                                                H/W S/W

                BRDY10      USB HUB/Endpoint 10 buffer               0: No interrupt request issued                             0 0 OO
                            ready interrupt bit
                                                                     1: Interrupt request issued

                                                                     This bit is set to "1" when the buffer is ready state

                                                                     (enabled to be read/written) on USB HUB/Endpoint 10.

                                                                     "0" can be set by software, but "1" cannot be set.

                CTEND10 USB HUB/Endpoint 10 control                  0: No interrupt request issued                             0 0 OO
                                  transfer completion interrupt bit
                                                                     1: Interrupt request issued

                                                                     This bit is set to "1" when control transfer is completed

                                                                     (NULL/ACK transmission in the status stage) on USB

                                                                     HUB/Endpoint 10.

                                                                     "0" can be set by software, but "1" cannot be set.

                CTSTS10 USB HUB/Endpoint 10 status                   0: No interrupt request issued                             0 0 OO
                                  stage transition interrupt bit
                                                                     1: Interrupt request issued

                                                                     This bit is set to "1" when transition to status stage

                                                                     occurs in CTENDE10 = "0" (control transfer completion

                                                                     disabled) on USB HUB/Endpoint 10.

                                                                     "0" can be set by software, but "1" cannot be set.

                                                                     

                                                                     At transfer of control write:

                                                                     When receiving IN-token in data stage (OUT)

                                                                     At transfer of control read:

                                                                     When receiving OUT-token in data stage (IN)

                                                                     At no data transfer:

                                                                     Nothing occurs.

                BSRDY10 USB HUB/Endpoint 10 SETUP                    0: No interrupt request issued                             0 0 OO
                                  buffer ready interrupt bit
                                                                     1: Interrupt request issued

                                                                     This bit is set to "1" when the exclusive buffer for

                                                                     SETUP is ready state (enabled to be read) on USB

                                                                     HUB/Endpoint 10.

                                                                     "0" can be set by software, but "1" cannot be set.

                ERR10       USB HUB/Endpoint 10 error                0: No interrupt request issued                             0 0 OO
                            interrupt bit
                                                                     1: Interrupt request issued

                                                                     This bit is set to "1" when control transfer error occurs

                                                                     on USB HUB/Endpoint 10.

                                                                     This bit is cleared to "0" by the hardware when

                                                                     receiving SETUP token.

                                                                     "0" can be set by software, but "1" cannot be set.

                b7:b5       Not used                                 Write "0" when writing.                                     OO

                                                                     "0" is read when reading.

                                                                                                                                : State remaining

Fig. 78 Structure of EP10 interrupt source register

Rev.3.00 Oct 15, 2006 page 53 of 147
REJ03B0193-0300
38K2 Group

b7          b0
0 00 0           EP10 byte number register (EP10BYT) [address 001E16]

            Bit symbol                              Bit name                         Function                     At reset R W
                                                                                                                H/W S/W
            BBYT10      Transmit/receive byte number bit OUT : The received byte number is automatically set.
            [3:0]                                                                                                0 -- OO
            b7:b4                                             IN : Set the transmitting byte number.
                                                                                                                 -- -- OO
                        Not used                              Write 0 when writing.

                                                              0 is read when reading.

                                                                                                                --: State remaining

Fig. 79 Structure of EP10 byte number register

b7          b0
0 00             EP10 buffer area set register (EP10BUF) [address 0FED16]

            Bit symbol                              Bit name                                  Function             At reset R W
                                                                                                                 H/W S/W
            BADD10      EP10 beginning address set bit        Set the beginning address of EP10's buffer area.
            [4:0]                                             (32-byte unit)                                      0 OO
                                                              b4b3b2b1b0
            b7:b5       Not used                              0 0 0 1 0 : 004016                                  OO
                                                              0 0 0 1 1 : 006016                                : State remaining
                                                              ..............
                                                              1 1 1 1 0 : 03C016
                                                              1 1 1 1 1 : 03E016
                                                              Write "0" when writing.
                                                              "0" is read when reading.

Fig. 80 Structure of EP10 buffer area set register

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(6) Endpoint 11

b7               b0

    0       0  0 0 0 EP11 set register (EP11CFG) [address 001916]

                     Bit symbol                   Bit name                                Function                         At reset
                                                                                                                                         RW

                                                                                                                         H/W S/W

                     b2:b0              Not used                Write "0" when writing.                                  OO

                                                                "0" is read when reading.

                     SQCL11 Sequence toggle bit clear bit       0 : Toggle bit clear disabled                            0

                                                                1 : Writing "1" clears the toggle bit and DATA0 is used

                                                                as the next data PID.

                                                                "0" is always read when reading.

                     b4                 Not used                Write "0" when writing.                                  OO
                     DIR11              Transfer direction bit
                     b6                 Not used                "0" is read when reading.
                     TYP11              Transfer type bite
                                                                0 : IN transfer disabled                                 0 OO

                                                                1 : IN (Data is transmitted to the host.)

                                                                Write "0" when writing.                                  OO

                                                                "0" is read when reading.

                                                                0 : Transfer disabled                                    0 OO

                                                                1 : Interrupt transfer

                                                                                                                         : State remaining

Fig. 81 Structure of EP11 set register

b7               b0
0 00 0 0 0            EP11 control register 1 (EP11CON1) [address 001A16]

                     Bit symbol                   Bit name                                     Function                     At reset R W
                                                                                                                          H/W S/W
                     PID11              Response PID bit        b1 b0
                     [1:0]                                      0 0 : NAK                                                   0 OO
                                                                0 1 : Automatic response (NAK, DATA0, DATA1)
                     b7:b2              Not used                1 X : STALL                                                 OO
                                                                Write "0" when writing.                                  : State remaining
                                                                "0" is read when reading.

Fig. 82 Structure of EP11 control register 1

b7               b0

0 0 0 00 0 0         EP11 control register 2 (EP11CON2) [address 001B16]

                     Bit symbol                   Bit name                                Function                         At reset R W
                                                                                                                         H/W S/W

                     B0VAL11 Buffer 0 status bit                This bit set to "1" shows the transmitting data is in a set 0 O O

                                                                state (SIE is possible to read).

                     b7:b1              Not used                Write "0" when writing.                                  OO

                                                                "0" is read when reading.

                                                                                                                         : State remaining

Fig. 83 Structure of EP11 control register 2

Rev.3.00 Oct 15, 2006 page 55 of 147
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b7          b0

000 0000        EP11 interrupt source register (EP11REQ) [address 001D16]

                Bit symbol                          Bit name                           Function                        At reset R W
                                                                                                                     H/W S/W

                B0RDY11 USB HUB/Endpoint 1 buffer 0           0: No interrupt request issued                         0 0 OO
                                  ready interrupt bit
                                                              1: Interrupt request issued

                                                              This bit is set to "1" when the buffer is ready state

                                                              (enabled to be read/written) on USB HUB/Endpoint 1.

                                                              "0" can be set by software, but "1" cannot be set.

                b7:b1       Not used                          Write "0" when writing.                                 OO

                                                              "0" is read when reading.

                                                                                                                     : State remaining

Fig. 84 Structure of EP11 interrupt source register

b7          b0

0 0 0 0 0 0 0 EP11 byte number register (EP11BYT0) [address 001E16]

                Bit symbol                          Bit name                                 Function                   At reset R W
                                                              IN : Set the transmitting byte number.                  H/W S/W
                B0BYT11 Transmit byte number bit
                                                              Write 0 when writing.                                     0 -- OO
                b7:b1       Not used                          0 is read when reading.                                   -- -- OO

                                                                                                                     --: State remaining

Fig. 85 Structure of EP11 byte number register

b7          b0
0 00             EP11 buffer area set register (EP11BUF) [address 0FED16]

                Bit symbol                          Bit name                           Function                         At reset R W
                                                                                                                      H/W S/W
                BADD11      EP11 beginning address set bit    Set the beginning address of EP11's buffer area.
                [4:0]       Not used                          (32-byte unit)                                           0 OO
                                                              b4b3b2b1b0
                b7:b5                                         0 0 0 1 0 : 004016                                        OO
                                                              0 0 0 1 1 : 006016                                     : State remaining
                                                              ..............
                                                              1 1 1 1 0 : 03C016
                                                              1 1 1 1 1 : 03E016
                                                              Write "0" when writing.
                                                              "0" is read when reading.

Fig. 86 Structure of EP11 buffer area set register

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HUB FUNCTION                                                         Each down-port register can be controlled by USB commands us-
                                                                     ing USB addresses for HUB functions or detecting changes in the
The 38K2 Group has a HUB Function Control Circuit (HUBFCC)           bus state of down-ports. The HUBFCC is also equipped with a re-
that offers easy implementation of USB-hub functions (signal re-     mote wakeup signal transfer function for use during global resume
peat and bus state detection). This circuit is in compliance with    as other special signals management. The HUBFCC generates an
USB Specification Version 2.0 Full-Speed/Low-Speed Transfer          interrupt to the CPU when detecting a down-port state change (1
Modes (12 Mbps/1.5 Mbps, equivalent to Version 1.1).                 vector, 10 sources).
The HUBFCC operates with two external down-ports and one in-         The flexibility of the indispensable yet wide-ranging HUBFCC
ternal down-port, which is utilized by the USB addresses of the      structure and an external interrupt function and I/O ports imple-
built-in peripherals, enabling management of a total of three down-  mented in the standard features of this MCU enable the power
ports independently.                                                 supply management essential for USB-HUB functions and also al-
A dedicated circuit automatically performs the bus state change      low users to easily and effortlessly configure their optimum
detection and error detection needed for the sequence manage-        system.
ment of the hub repeater circuit, data repeat function, and
down-port status management. This dedicated control circuit en-
sures the user easy development of a program or timing design.

                                      38K2 Group

                                             CPU

                                                  USB

                                                                       Up-port
                                                                     (USB host)

                                      HUB

                                                  Internal down-
                                                        port

                       External down-port External down-port

                       (USB device)   (USB device)

Fig. 87 HUB functions

Rev.3.00 Oct 15, 2006 page 57 of 147
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HUB Function Control Circuit Block Diagram

The HUB function control circuit, as show in the diagram below,
consists of the following blocks.
(1) HUB repeater block
(2) Down-port control block
(3) CPU interface block (CIF)

                                                  HUB Function Control Circuit

                                                                                                 HUB repeater block
                                                                                                                                                                  D0+
                                                                                                                                                                  D0-

                                                                                              Down-port control block
            CPU
                                 CIF

                                                                                                                                      USB transceiver

                                      USB down-port 1                  USB Down-port 2
                                      transceiver                      transceiver

                                        D1+ D1-                           D2+ D2-

Fig. 88 HUB function control circuit block diagram

(1) HUB repeater block                                                 (3) CPU interface block (CIF)
The HUB repeater block, consisting of the circuits listed below,       The CPU interface block performs the following processes.
processes the HUB repeater function sequence. The HUB re-
peater is ready for operation after enabling the USB module              Control of repeater/down-port states through registers.
(USBE = "1").                                                            Generates interrupt signal
                                                                         Controls internal bus interface
  Repeater circuit (detects SOP/EOP signal)
  Frame-time circuit (synchronizes to SOF signal and manages
   frames in 1 ms)
  Receiver circuit (manages up-port states)
  Transmitter circuit (controls up-port outputs)

(2) Down-port control block
The down-port control block, consisting of the circuits listed below,
performs down-port controls under supervision of the HUB re-
peater state operation.
Down-port sequencer circuit
Down-port state change detect circuit

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USB Down-port Peripheral Circuit Setting

The USB down-port peripheral circuits can be set with the down-
stream port control register (address 0FF916). Figures 89 and 90
show the circuit block diagrams.

                                      PCON11  Low                              D1+  27
                                      PCON10  Speed
                                                                                         15 k
                                      PCON11  Full
                                      PCON10  Speed

                                                       PCON11
                                                       PCON10

            HUB Module                                                      +
                                                                            -

                                                                  PCON11

                                                       PCON11                  D1-  27
                                                       PCON10
                                      PCON11                                             15 k
                                      PCON10  Full
                                              Speed
                                      PCON11
                                      PCON10  Low
                                              Speed

Fig. 89 Block diagram of USB down-port peripheral circuits (D1+, D1-)

                                      PCON21  Low                              D2+  27
                                      PCON20  Speed
                                                                                         15 k
                                      PCON21  Full
                                      PCON20  Speed

                                                      PCON21
                                                       PCON20

            HUB Module                                                      +
                                                                            -

                                                                  PCON21

                                                       PCON21                  D2-  27
                                                       PCON20
                                      PCON21                                             15 k
                                      PCON20  Full
                                              Speed
                                      PCON21
                                      PCON20  Low
                                              Speed

Fig. 90 Block diagram of USB down-port peripheral circuits (D2+, D2-)

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HUB Interrupt Function

The HUB function control circuit has one interrupt request consist-
ing of 10 interrupt sources each of which can be determined
through the interrupt source register. Table 8 shows the HUB inter-
rupt sources.

Table 8 HUB interrupt sources

Interrupt request bit          HUB interrupt bit                                           Interrupt source
(IREQ2: Address 003D16)   (HUBIREQ: Address 002916)
USB HUB                  DP1                         At HUB down-port 1 state change detected:
                                                     Disconnected state detected
                         DP2                         Connected state detected
                                                     Port error state detected
                                                     Resume signal detected
                                                     Bus state change detected
                                                     At HUB down-port 2 state change detected:
                                                     Disconnected state detected
                                                     Connected state detected
                                                     Port error state detected
                                                     Resume signal detected
                                                     Bus state change detected

                  [DPXREG1]           [HUBIREQ]                      [HUBICON]

            [DP1REQ]                                           DP1E                                           USB HUB
              PTDIS1                  DP1                                                                     interrupt request
             PTCON1
             PTERR1                                            DP2E
             PTRSM1                   DP2
             PTCHG1

            [DP2REQ]
             PTDIS2
             PTCON2
             PTERR2
             PTRSM2
             PTCHG2

Fig. 91 USB HUB interrupt control

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HUB Register List

The HUB register list is shown below.

Address          Register Name                         SYMBOL                                     USB SFR

                                                                 bit7     bit6     bit5     bit4           bit3              bit2  bit1              bit0

002816           HUB interrupt source enable register  HUBICON   HRWUE                                                             DP2E              DP1E
002916           HUB interrupt source register         HUBIREQ    HRWU                                                             DP2                DP1
002A16           HUB downstream port index register    HUBINDEX                                                                                      DPIDX
002B16           HUB port field register 1             DPXREG1
002C16           HUB port field register 2             DPXREG2
002D16           HUB port field register 3             DPXREG3

(1) HUB port 1   DP1 interrupt source register         DP1REQ    DSLSPD1  DSRMOD1  DSRSMO1   PTCHG1  PTRSM1       PTERR1           PTCON1     PTDIS1
                 DP1 control register                  DP1CON                               DSRSTO1  DSDETE1     DSSUSP1           DSPTEN1  DSCONN1
         002B16  DP1 status register                   DP1STS                                                                       D1PLUS  D1MINUS
         002C16
         002D16                                        DP2REQ
                                                       DP2CON
(2) HUB port 2   DP2 interrupt source register         DP2STS    DSLSPD2  DSRMOD2  DSRSMO2   PTCHG2  PTRSM2       PTERR2           PTCON2     PTDIS2
                 DP2 control register                                                       DSRSTO2  DSDETE2     DSSUSP2           DSPTEN2  DSCONN2
         002B16  DP2 status register                                                                                                D2PLUS  D2MINUS
         002C16
         002D16

0FF916 Downstream port control register                DPCTL                                                     PCON2[1:0]              PCON1[1:0]

                                                                                                                                                     : Not used

Fig. 92 HUB related registers

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HUB Related Registers

The HUB related registers are shown below.

b7            b0
     0 00 00       HUB interrupt source enable register (HUBICON) [address 002816]

              Bit symbol                    Bit name                                Function                        At reset R W
                                                                                                                  H/W S/W
              DP1E        HUB downstream port 1 interrupt 0 : Interrupt disabled
              DP2E                                                                                                  0 OO
              b6:b2       enable bit                       1 : Interrupt enabled                                    0 OO
              HRWUE                                                                                                 OO
                          HUB downstream port 2 interrupt 0 : Interrupt disabled                                    0 OO

                          enable bit                       1 : Interrupt enabled                                 : State remaining

                          Not used                         Write "0" when writing.

                                                           "0" is read when reading.

                          HUB upstream port remote- 0 : Disabled

                          wakeup output enable bit         1 : Enabled

Fig. 93 Structure of HUB interrupt source enable register

b7            b0
     0 000 0       HUB interrupt source register (HUBIREQ) [address 002916]

              Bit symbol                    Bit name                                Function                       At reset R W
                                                                                                                 H/W S/W

              DP1         HUB downstream port 1            This bit is set to "1" when any one of DP1 interrupt 0 O

                          interrupt bit                    source register's bits at least is set to "1".

                                                           This bit is cleared to "0" by clearing DP1 interrupt

                                                           source register to "0016".

                                                           Writing to this bit causes no state change.

              DP2         HUB downstream port 1            This bit is set to "1" when any one of DP2 interrupt 0 O

                          interrupt bit                    source register's bits at least is set to "1".

                                                           This bit is cleared to "0" by clearing DP2 interrupt

                                                           source register to "0016".

                                                           Writing to this bit causes no state change.

              b6:b2       Not used                         Write "0" when writing.                               OO
              HRWU
                          HUB upstream port remote         "0" is read when reading.
                          -wakeup output enable bit
                                                           0 : Remote-wakeup being not output                    0 OO

                                                           1 : Remote-wakeup being output

                                                           This bit change is not for a interrupt source.

                                                           When detecting 2.5 s or more of K-signal on a

                                                           downstream port in Hub-suspended state, K-signal is

                                                           output on from a upstream port and this bit is

                                                           simultaneously set to "1".

                                                           "0" can be set by software, but "1" cannot be set.

                                                                                                                 : State remaining

Fig. 94 Structure of HUB interrupt source register

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b7          b0

0 000 00 0      HUB downstream port index register (HUBINDEX) [address 002A16]

                Bit symbol            Bit name             Function                      At reset R W
                                                                                       H/W S/W
                DPIDX       HUB downstream port index bit  0 : HUB downstream port 1
                b7:b1       Not used                       1 : HUB downstream port 2     0 OO
                                                           Write "0" when writing.       OO
                                                           "0" is read when reading.
                                                                                      : State remaining

Fig. 95 Structure of HUB downstream port index register

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(1) Downstream port 1

b7          b0
0 00             DP1 interrupt source register (DP1REQ) [address 002B16]

            Bit symbol                 Bit name                                      Function                     At reset R W
            PTDIS1      Downstream port 1 disconnect  0: No interrupt request issued                            H/W S/W
            PTCON1      detection interrupt bit
            PTERR1                                                                                                0 OO
            PTRSM1      Downstream port 1 connect
            PTCHG1      detection interrupt bit       1: Interrupt request issued
            b7:b5
                        Downstream port 1 port error  This bit is set to "1" when detecting a bus-disconnect
                        interrupt bit
                                                      state (2.5 s or more of SE0) on a downstream port 1 in
                        Downstream port 1 resume
                        interrupt bit                 DSCONN1 = "1".

                        Downstream port 1 bus-change  "0" can be set by software, but "1" cannot be set.
                        detection interrupt bit
                                                      0: No interrupt request issued                            0 OO
                        Not used
                                                      1: Interrupt request issued

                                                      This bit is set to "1" when detecting a bus-connect

                                                      state (2.5 s or more of J- or K- state) on a downstream

                                                      port 1 in DSCONN1 = "0".

                                                      "0" can be set by software, but "1" cannot be set.

                                                      0: No interrupt request issued                            0 OO

                                                      1: Interrupt request issued

                                                      This bit is set to "1" when an error occurs on a

                                                      downstream port 1.

                                                      "0" can be set by software, but "1" cannot be set.

                                                      0: No interrupt request issued                            0 OO

                                                      1: Interrupt request issued

                                                      This bit is set to "1" when detecting a resume signal

                                                      on a downstream port 1 in the condition of HUB

                                                      suspended or port suspended state.

                                                      "0" can be set by software, but "1" cannot be set.

                                                      0: No interrupt request issued                            0 OO

                                                      1: Interrupt request issued

                                                      This bit is set to "1" when detecting a bus-change of a

                                                      downstream port 1 in the condition of HUB suspended

                                                      state. It is also "1" in the internal clock halted.

                                                      "0" can be set by software, but "1" cannot be set.

                                                      Write "0" when writing.                                    OO

                                                      "0" is read when reading.

                                                                                                                : State remaining

Fig. 96 Structure of DP1 interrupt source register

Rev.3.00 Oct 15, 2006 page 64 of 147
REJ03B0193-0300
38K2 Group

b7          b0

                DP1 control register (DP1CON) [address 002C16]

                Bit symbol                              Bit name                               Function                            At reset R W
                DSCONN1                                                                                                          H/W S/W
                DSPTEN1
                DSSUSP1                   Downstream port 1 connect bit 0 : Disconnect ; PTCON1 interrupt enabled                0 OO
                DSDETE1
                                                                      1 : Connect ; PTDIS1 interrupt enabled
                DSRSTO1
                DSRSMO1                   Downstream port 1 enable bit 0 : Downstream port 1 disabled                            0 OO

                DSRMOD1                                               1 : Downstream port 1 enabled ; This bit is cleared when

                DSLSPD1                                               an interrupt of PTDIS1 or PTERR1 is generated.

                                          Downstream port 1 suspend bit 0 : No port suspended                                    0 OO

                                                                      1 : Port suspended; This bit is cleared when an interrupt

                                                                      of PTDIS1 or PTRSM1 is generated.

                                          Downstream port 1 connect- 0 : Connect/disconnect-state detection disabled ; PTCON1 0 O O

                                          state detection enable bit  and PTDIS1 interrupts disabled

                                                                      1 : Connect/disconnect-state detection enabled ; This bit

                                                                      is cleared when an interrupt of PTCON1, PTDIS1 or

                                                                      PTERR1 is generated.

                                          Downstream port 1 SE0 signal 0 : Being not output                                      0 OO

                                          transmit bit                1 : SE0 signal being output

                                          Downstream port 1 resume    0 : Being not output                                       0 OO

                                          signal transmit bit         1 : K-signal being output ; When writing "0", a low-speed

                                                                      EOP is output and then a transition to being not

                                                                      output occurs.

                                          Downstream port 1 bus-state 0 : Mode where a downstream port 1 bus-state is read, 0 O O

                                          read mode control bit       using RD signal

                                                                      1 : Mode where a downstream port 1 bus-state is read,

                                                                      using EOF2 signal (internal signal)

                                          Downstream port 1 USB transfer 0 : Full-speed mode (12MHz)                             0 OO

                                                                      1 : Low-speed mode (1.5 MHz)

                                                                                                                                 : State remaining

Fig. 97 Structure of DP1 control register

b7          b0
0 000 00         DP1 status register (DP1STS) [address 002D16]

                Bit symbol                              Bit name                               Function                            At reset R W
                                                                                                                                 H/W S/W

                D1MINUS D1- signal bit                                In DSRMOD1 = "0", a downstream port 1 bus-state is In- In- O

                                                                      read, using RD signal.                                     definite definite

                                                                      In DSRMOD1 = "1", a downstream port 1 bus-state is

                                                                      read, using EOF2 signal (internal signal).

                D1PLUS D1+ signal bit                                 In DSRMOD1 = "0", a downstream port 1 bus-state is In- In- O

                                                                      read, using RD signal.                                     definite definite

                                                                      In DSRMOD1 = "1", a downstream port 1 bus-state is

                                                                      read, using EOF2 signal (internal signal).

                b7:b2                     Not used                    Write "0" when writing.                                       OO

                                                                      "0" is read when reading.

                                                                                                                                 : State remaining

Fig. 98 Structure of DP1 status register

Rev.3.00 Oct 15, 2006 page 65 of 147
REJ03B0193-0300
38K2 Group

(2) Downstream port 2

b7          b0
0 00             DP2 interrupt source register (DP2REQ) [address 002B16]

            Bit symbol                 Bit name                                Function                           At reset R W
            PTDIS2      Downstream port 2 disconnect                                                            H/W S/W
            PTCON2      detection interrupt bit
            PTERR2                                    0: No interrupt request issued                            0 OO
            PTRSM2      Downstream port 2 connect
            PTCHG2      detection interrupt bit       1: Interrupt request issued
            b7:b5
                        Downstream port 2 port error  This bit is set to "1" when detecting a bus-disconnect
                        interrupt bit
                                                      state (2.5 s or more of SE0) on a downstream port 2 in
                        Downstream port 2 resume
                        interrupt bit                 DSCONN2 = "1".

                        Downstream port 2 bus-change  "0" can be set by software, but "1" cannot be set.
                        detection interrupt bit
                                                      0: No interrupt request issued                            0 OO
                        Not used
                                                      1: Interrupt request issued

                                                      This bit is set to "1" when detecting a bus-connect

                                                      state (2.5 s or more of J- or K- state) on a downstream

                                                      port 2 in DSCONN2 = "0".

                                                      "0" can be set by software, but "1" cannot be set.

                                                      0: No interrupt request issued                            0 OO

                                                      1: Interrupt request issued

                                                      This bit is set to "1" when an error occurs on a

                                                      downstream port 2.

                                                      "0" can be set by software, but "1" cannot be set.

                                                      0: No interrupt request issued                            0 OO

                                                      1: Interrupt request issued

                                                      This bit is set to "1" when detecting a resume signal

                                                      on a downstream port 2 in the condition of HUB

                                                      suspended or port suspended state.

                                                      "0" can be set by software, but "1" cannot be set.

                                                      0: No interrupt request issued                            0 OO

                                                      1: Interrupt request issued

                                                      This bit is set to "1" when detecting a bus-change of a

                                                      downstream port 2 in the condition of HUB suspended

                                                      state. It is also "1" in the internal clock halted.

                                                      "0" can be set by software, but "1" cannot be set.

                                                      Write "0" when writing.                                    OO

                                                      "0" is read when reading.

                                                                                                                : State remaining

Fig. 99 Structure of DP2 interrupt source register

Rev.3.00 Oct 15, 2006 page 66 of 147
REJ03B0193-0300
38K2 Group

b7          b0

                DP2 control register (DP2CON) [address 002C16]

                Bit symbol                  Bit name                             Function                                    At reset         RW
                DSCONN2                                                                                                    H/W S/W            OO
                DSPTEN2                                                                                                                       OO
                DSSUSP2     Downstream port 2 connect bit 0 : Disconnect ; PTCON2 interrupt enabled                        0                 OO
                DSDETE2                                                                                                                       OO
                                                        1 : Connect ; PTDIS2 interrupt enabled
                DSRSTO2                                                                                                                       OO
                DSRSMO2     Downstream port 2 enable bit 0 : Downstream port 2 disabled                                    0                 OO

                DSRMOD2                                 1 : Downstream port 2 enabled ; This bit is cleared when                              OO

                DSLSPD2                                 an interrupt of PTDIS2 or PTERR2 is generated.                                        OO

                            Downstream port 2 suspend bit 0 : No port suspended                                            0

                                                        1 : Port suspended; This bit is cleared when an interrupt

                                                        of PTDIS2 or PTRSM2 is generated.

                            Downstream port 2 connect- 0 : Connect-state detection disabled ; PTCON2 and PTDIS2 0

                            state detection enable bit  interrupts disabled

                                                        1 : Connect-state detection enabled ; This bit is cleared when an

                                                        interrupt of PTCON2, PTDIS2 or PTERR2 is generated.

                            Downstream port 2 SE0 signal 0 : Being not output                                              0

                            transmit bit                1 : SE0 signal being output

                            Downstream port 2 resume    0 : Being not output                                               0

                            signal transmit bit         1 : K-signal being output ; When writing "0", a low-speed

                                                        EOP is output and then a transition to being not

                                                        output occurs.

                            Downstream port 2 bus-state 0 : Mode where a downstream port 2 bus-state is read, 0

                            read mode control bit       using RD signal

                                                        1 : Mode where a downstream port 2 bus-state is read,

                                                        using EOF2 signal (internal signal)

                            Downstream port 2 USB transfer 0 : Full-speed mode (12MHz)                                     0

                            speed select bit            1 : Low-speed mode (1.5 MHz)

                                                                                                                           : State remaining

Fig. 100 Structure of DP2 control register

b7          b0
0 000 00         DP2 status register (DP2STS) [address 002D16]

                Bit symbol                  Bit name                             Function                                    At reset R W
                                                                                                                           H/W S/W

                D2MINUS D2- signal bit                  In DSRMOD2 = "0", a downstream port 2 bus-state is In- In- O

                                                        read, using RD signal.                                             definite definite

                                                        In DSRMOD2 = "1", a downstream port 2 bus-state is

                D2PLUS D2+ signal bit                   read, using EOF2 signal (internal signal).                            In- O
                                                        In DSRMOD2 = "0", a downstream port 2 bus-state is In-

                                                        read, using RD signal.                                             definite definite

                                                        In DSRMOD2 = "1", a downstream port 2 bus-state is

                                                        read, using EOF2 signal (internal signal).

                b7:b2       Not used                    Write "0" when writing.                                               OO

                                                        "0" is read when reading.

                                                                                                                           : State remaining

Fig. 101 Structure of DP2 status register

Rev.3.00 Oct 15, 2006 page 67 of 147
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b7          b0
0 0 00           Downstream port control register (DPCTL) [address 0FF916]

            Bit symbol                Bit name                                         Function        At reset R W
                                                                                                     H/W S/W
            PCON1       Downstream port 1 function      b1b0
            [1:0]       select bit                      0 0 : USB port (D1-, D1+) OFF,                 0 OO

            PCON2       Downstream port 2 function              USB difference amplifier OFF           0 OO
            [1:0]       select bit                      0 1 : USB exclusive input port (D1-, D1+),
                                                                                                       OO
            b7:b4       Not used                                USB difference amplifier OFF        : State remaining
                                                        1 0 : Full-speed port (D1-, D1+),

                                                                USB difference amplifier ON
                                                        1 1 : Low-speed port (D1-, D1+),

                                                                USB difference amplifier ON
                                                        b3b2
                                                        0 0 : USB port (D2-, D2+) OFF,

                                                                USB difference amplifier OFF
                                                        0 1 : USB exclusive input port (D2-, D2+),

                                                                USB difference amplifier OFF
                                                        1 0 : Full-speed port (D2-, D2+),

                                                                USB difference amplifier ON
                                                        1 1 : Low-speed port (D2-, D2+),

                                                                USB difference amplifier ON
                                                        Write "0" when writing.
                                                        "0" is read when reading.

Fig. 102 Structure of Downstream port control register

Rev.3.00 Oct 15, 2006 page 68 of 147
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EXTERNAL BUS INTERFACE (EXB)                                          memory (multichannel RAM). The external bus interface is shown
                                                                      below.
The external bus interface (EXB) controls the data transfer be-
tween the external MCU and the 38K2 group's CPU or its

External MCU                                         CPU         38K2 group          Peripheral functions                 USB bus
                                                                                                USB                      (USB host)
              CPU channel                                             Program ROM
              [Interrupt type]
                                                                   Multichannel RAM
                                         External bus interface
                                                    (EXB)

              Memory channel
              [Direct RAM access type]

Fig. 103 External bus interface                                       qData transfer of memory channel
                                                                      When the burst mode is selected with the burst bit of the memory
qCPU channel                                                          channel operation mode register, data transfer can be carried out
It is a data transfer course by the interrupt processing between the  at the highest speed. After the external bus interface detects a rise
external MCU and the 38K2 group's CPU.                                of external read signal/write signal and synchronizes it with the in-
                                                                      ternal clock , it completes the data transfer between the transmit/
qMemory channel                                                       receive buffer and the multichannel RAM in two clocks.
It is a data transfer course by direct RAM access of the memory       However, the waiting time of two clocks at a maximum is gener-
channel controller between the external MCU and the 38K2              ated to access the multichannel RAM in USB being operating
group's memory (multichannel RAM)                                     because the USB has priority to access.
                                                                      Therefore, it is necessary to set up the access interval which fills
                                                                      the following timing with the external MCU bus side.
                                                                      In  = 8 MHz, data transfer at about 2 Mbytes/second is possible
                                                                      at a maximum. When there is access simultaneously from the
                                                                      USB, it is about 1.3 Mbytes/second.
                                                                      In  = 6 MHz, data transfer at about 1.5 Mbytes/second is possible
                                                                      at a maximum. When there is access simultaneously from the
                                                                      USB, it is about 1 Mbytes/second.

                       Address                                   Access cycle time from externals:
                       CS, RD, WR,                               3 clocks or more of  + Signal delay time + Data setup
                       DMA acknowledge                            time of external MCU in USB inactive
                                                                 5 clocks or more of  + Signal delay time + Data setup
Fig. 104 Data transfer timing of memory channel                   time of external MCU in USB active

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EXB Pin Assignment

The external bus interface (EXB) pins are shown bellow.

The 38K2 group can transmit/receive a data to/from an external
MCU, using the following signals:
Control input signal ................ 4 (ExCS, ExA0, ExRD, ExWR)
Data input/output pin .............. 8 (DQ0 to DQ7)
Interrupt output signal ............ 1 (ExINT)

Additionally, the DMA interface signal and the buffer status read
select signal of 38K2 group can be set up per one by the program.
Control input signal ................ 3 (ExTC, ExDACK, ExRD, ExA1)
Interrupt output signal ............ 1 (ExDREQ)

                                                                          38K2 group

External pins                                External bus interface                   CPU
                                                       (EXB)                          Multichannel RAM
         External chip select
             External address            P34/ExCS [ L ]
                 External read           P37/ExA0 [address]
                 External write          P36/ExRD [ L ]
                  External data 8        P35/ExWR [ L ]
            External interrupt           P10/DQ0/AN0--P17/DQ7/AN7 [data]
                                         P33/ExINT [ L ]

                   DMA request           P40/ExDREQ/RxD [ L ]
                 Terminal count          P42/ExTC/SCLK [ L ]
            DMA acknowledge              P41/ExDACK/TxD [ L ]

            Status read select           P43/ExA1/SRDY [ H ]

            : Functions as normal ports
              just after reset.

Fig. 105 External bus interface (EXB) pin assignment

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EXB Block Diagram

The block diagram of external bus interface (EXB) is shown below.
The external bus interface (EXB) consists of:
(1) External I/O interface part
(2) CPU interface part
(3) Internal memory interface part
(4) Transmit/Receive data buffer part

                      External I/O interface                                                  CPU interface

                                      stt_sel                 Configuration  External I/O                                        Index register
                        ExOE                                       signal    configuration
                                                                                                                                 EXB interrupt
                                                                 Cch_WR         register                                    source enable register
                                                                 Cch_RD
External MCU bus                                                 TxB_RDY     CPU channel                                    Decoder data selector
           P34/ExCS                                              RxB_RDY        controller
           P37/ExA0
           P36/ExRD                          Command decoder            Memory channel        Memory channel
          P35/ExWR                                                                   control                status

P41/ExDACK/TxD                                                Mch_RD         Internal memory
   P42/ExTC/SCLK                                              Mch_WR              interface
   P43/ExA1/SRDY
                                                              Mch_TC
           P33/ExINT
P40/ExDREQ/RxD                                                mRX_enb            Memory channel
                                                              mTX_enb        operation mode register
    P10/DQ0/AN0
      P17/DQ7/AN7                                                                Memory address                             Memory address
                                                                                       counter

                      Output selector                         Mch_req             End address register                      Request acknowledge     Multichannel RAM
                                                              FIFO_stt
                                                                                    Memory channel                               Memory read data
                                                              Buf_WR                     controller                             Memory write data

                                                                                                                    MRDsel
                                                                                                   Memory channel
                                                                                             transmit buffer control

                                                                             Transmit/Receive data
                                                                                        buffer

                                                                                Transmit buffer register

                                                                             Receive buffer register

                      : Functions as normal ports just after reset.

Fig. 106 Block diagram of external bus interface (EXB)

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(1) External I/O Interface Part                                      (2) CPU Interface Part

The external I/O interface part consists of a command decoder        The CPU interface part consists of the decoder/data selector of
and an output selector. A command decoder generates the follow-      the CPU channel, the CPU write register and CPU channel con-
ing signals to each unit.                                            troller

qCPU interface part                                                  qDecoder/data selector of CPU channel
  CPU channel read (Cch_RD)                                         A write operation to the CPU register is performed by generating a
  CPU channel write (Cch_WR)                                        write signal for each register with an address decode signal and a
                                                                     write signal.
qInternal memory interface part                                      A read operation from the CPU register is performed by generat-
  Memory channel read (Mch_RD)                                      ing an output enable signal of the internal data bus with an module
  Memory channel write (Mch_WR)                                     select signal and a read signal and generating a select signal for
  Memory channel terminal count (Mch_TC)                            each register with an address decode signal.

qTransmit/receive data buffer part                                   qCPU write register
  Buffer write (Buf_WR)                                             There are three CPU write registers as follows:

qExternal I/O interface part                                           EXB interrupt source enable register
  Status selection (stt_sel)                                          Index register
  Output enable (ExOE)                                                External I/O configuration register
                                                                     The EXB interrupt source register is a read-only register.
  Access to the CPU channel can be controlled only by setup of       A status signal of the CPU channel controller and a status signal
  external signals.                                                  of the memory channel controller in the internal memory interface
  Access to the memory channel can be controlled by the value of     part are generated.
  the external I/O configuration register and the state (mRX_enb,
  mTX_enb signals) of the internal memory interface part.            qCPU channel controller
                                                                     The CPU channel controller generates the following signals, using
  The output selector has the function which selects from the state  bits 0 and 1 (RXB_ENB, TXB_ENB) of EXB interrupt source en-
  of CPU channel (TxB_RDY and RxD_RDY) and the state of              able register.
  memory channel (Mch_req) as the signal assigned to P33/
  ExINT pin and P40/ExDREQ/RxD pin.                                    Memory channel transmitting buffer control signal (MRD_sel),
                                                                        generated in the internal memory interface part
                                                                       CPU channel command signal (Cch_RD, Cch_WR), generated
                                                                        in the external I/O interface part
                                                                       Signals RxB_RDY/RxB_full and TxB_RDY/TxB_empty, gener-
                                                                        ated with read/write signals from the CPU channel

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38K2 Group

(3) Internal Memory Interface Part                                       (5) External Pin

The internal memory interface part consists of the CPU register          The external bus interface has the following pins to connect with
and the memory channel controller.                                       an external MCU bus.

qCPU register                                                              Chip select ........................... P34/ExCS
The CPU register consists of the follows:                                  Address ................................ P37/ExA0
                                                                           Data ...................................... P10/DQ0/AN0 to P17/DQ7/AN7
  Memory channel operation mode register                                  Read .................................... P36/ExRD
  Memory address counter                                                  Write ..................................... P35/ExWR
  End address register                                                    Interrupt request .................. P33/ExINT
The CPU can set the beginning address into the memory address
counter when the memory channel operation enable bit                     It also has the following pins to connect with an external DMAC.
(MC_ENB) of EXB interrupt source enable register is "0". When            Each pin can be programmed for an ordinary port function or a
this bit is "1", the write operation from the CPU is invalid and each    DMA interface pin function.
access from the external bus causes count-up operation.
                                                                           DMA request ........................ P40/ExDREQ/RxD
qMemory channel controller                                                 DMA acknowledgment ......... P41/ExDACK/TxD
The CPU register consists of the follows:                                  Terminal count ..................... P42/ExTC/SCLK

  Main sequencer                                                        It also has the status read select pin (P43/ExA1/SRDY pin) to con-
  Internal memory request signal generating circuit                     firm a ready status of the data buffer from an external MCU bus
  External memory channel request signal generating circuit             This pin functions as a port just after reset. The status read select
  Address end detection circuit                                         function can be set by a program.
  Terminal end input processing circuit
                                                                           Status read select ................ P43/ExA1/SRDY
(4) Transmit/Receive Data Buffer Part
                                                                         qCPU channel: Communication with 38K2 group CPU
The transmit/receive data buffer part consists of the 8-bit transmit     When a read/write operation is performed from an external MCU
buffer register (TXBUF) and the 8-bit receive buffer register            bus in address signal ExA0 = "H", the interrupt is generated and
(RXBUF).                                                                 the 38K2 group CPU can confirm its access. The 38K2 group CPU
Both CPU channel and memory channel use the same transmit                judges the interrupt source and it starts a data transmission/recep-
buffer register/receive buffer register to transfer a data to an exter-  tion with an external MCU bus.
nal MCU bus.
                                                                         qMemory channel: Communication with 38K2 group memory
                                                                           multichannel RAM

                                                                         When a read/write operation is performed from an external MCU
                                                                         bus in address signal ExA0 = "L", access to the multichannel RAM
                                                                         is performed. Then an address of the multichannel RAM is made
                                                                         by the external bus interface and it is increased at each access
                                                                         completion. Consequently, FIFO access is performed.
                                                                         Even if a read/write operation is performed in DACK = "L" instead
                                                                         of ExCS = "L" and ExA0 = "L", FIFO access to the multichannel
                                                                         RAM is performed.
                                                                         The beginning address and the end address must be set by the
                                                                         CPU in advance.

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qP33/ExINT pin                                                         qP42/ExTC/SCLK pin
Any one of the following signals for this pin can be selected:         This pin is a port at the initial state. The terminal count signal can
                                                                       be set by program.
  TxB_RDY (transmit buffer ready) output                              If the terminal count signal is set at one bus cycle while a memory
  RxB_RDY (receive buffer ready) output                               channel operation write is being performed, the 38K2 group con-
  Mch_req (memory channel request) output                             firms that its bus cycle is the write cycle of the last data and sets
                                                                       the memory channel status bits to "112", and the interrupt is gener-
Either TxB_RDY or RxB_RDY is normally selected. The memory             ated and the memory channel operation ends even if the memory
channel request is for an access request signal to the memory          address counter has not reached the end address.
channel.                                                               The CPU can obtain the last address where the data is written by
In a small system, a data transfer processing to the internal          reading out the value of memory address counter. (See Figure
memory is performed in the interrupt routine. According to that        126.)
situation, the 38K2 group has the function automatically to switch
an interrupt factor attached on the interrupt pin by program.

qP40/ExDREQ/RxD pin
This pin is a port at the initial state. Which signal can be set by
program.

  RxB_RDY (receive buffer ready) output
  Mch_req (memory channel request) output

Mch_req of DMAC is normally selected. The output method of the
memory channel request signal depends on the burst bit (BURST)
of memory channel operation mode register. When the burst bit is
"0", this signal is periodically output at each 1-byte transfer. (See
Figures 124 and 127.)
When the burst bit is "1", this signal is continuously output while
the memory address counter is counting from the beginning ad-
dress to the end address (See Figures 125 and 128.)

qP41/ExDACK/TxD pin
This pin is a port at the initial state. The DMA acknowledge signal
can be set by program.
The DMA acknowledge signal DACK = "L" is the same state as
that of CS = "L" and A0 = "L". Access to multichannel RAM is
started by a rise of read signal or write signal which is set during
this term.

Note: If the DMA acknowledge signal and the chip select signal
        are simultaneously active (DACK = "L" and CS = "L"), also
        set the address signal A0 to "L". If A0 is "H", the memory
        channel and the CPU channel are activated simultaneously
        and it might cause some error.

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EXB Register List

The EXB register list is shown below.

Address        Register Name                   SYMBOL                                                    EXB SFR

                                                                  bit7        bit6        bit5     bit4             bit3   bit2                   bit1                 bit0

003016   EXB interrupt source enable register  EXBICON                                                                                    MC_ENB   TXB_ENB     RXB_EMB
003116   EXB interrupt source register         EXBIREQ                                                                     MC_STS[1:0]            TXB_EMPTY    RXB_FULL

003316   EXB index register                    EXBINDEX           0           0           0           0                 0                         INDEX[2:0]
003416   Register window 1 (low)
003516   Register window 2 (high)              EXBREG1                                                   LOW_WIN[7:0]

                                               EXBREG2                                                   HIGH_WIN[7:0]

                                                                                                                                                          : Not used
                                                                                                                                                        0 : "0" fixed

Fig. 107 EXB related registers (1)                                                     EXB index register/Register windows 1, 2
                                                                                       The accessible register is switched by treating addresses 003416
EXB interrupt source enable register                                                  and 003516 as a register window depending on the value of EXB
This register enables/disables access from an external bus and an                      index register at address 003316.
internal interrupt.

EXB interrupt source register
This register indicates the state of CPU channel's transmit/receive
buffer register and the memory channel. The same value can be
read out from the external MCU bus by using the buffer status
read select signal (A1 pin = "H").

Index    low   Register Name SYMBOL                                                             EXB SFR
         high
                                                            bit7        bit6        bit5        bit4             bit3      bit2                   bit1         bit0

0016     low External I/O configu-             EXBCFGL                                          A1_CTR                       INT_CTR[2:0]                      EXB_CTR
                 ration register               EXBCFGH                                          TC_CTR            DAK_CTR[1:0]                    DRQ_CTR[1:0]

         high

0116     low Transmit/Receive                  RXBUF/TXBUF                                      At CPU read : RXBUF[7:0]
                 buffer register                      --                                        At CPU write : TXBUF[7:0]

         high

0216     low Memory channel ope- MCHMOD                                                                                    BURST                  MC_DIR[1:0]
                 ration mode register

         high                                  --

0316 low Memory address                        MEMADL                                                 IM_A[7:0]
                   counter

         high                                  MEMADH       0           0           0           0                0                                IM_A[10:8]

0416 low End address                           ENDADL                                              END_A[7:0]
                   register

         high                                  ENDADH       0           0           0           0                0                                END_A[10:8]

Fig. 108 EXB related registers (2)                                                                                                                                                  : Not used
                                                                                                                                                                                  0 : "0" fixed
External I/O configuration register
This register selects the function of each pin.                                        Memory address counter
                                                                                       This is a counter to set the beginning address which FIFO ac-
Transmit/Receive buffer register                                                      cesses. This register is increased by access from the external
This register consists of the receive buffer register (RXBUF) and                      MCU bus.
the transmit buffer register (TXBUF)
                                                                                       End address register
Memory channel operation mode register                                                This register is to set the end address which FIFO accesses.
This register sets the operation mode of the memory channel.

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EXB Related Registers

The EXB related registers are shown below.

b7          b0
00 000
                 EXB interrupt source enable register (EXBICON) [address 003016]
                 (Note)

            Bit symbol                      Bit name                                 Function                                  At reset  RW
            RXB_ENB                                                                                                          H/W S/W     OO
            TXB_ENB                                                                                                                      OO
            MC_ENB      CPU channel receive enable bit 0 : Operation disabled (Interrupt disabled)                           0          OO

            b7:b3                                           1 : Operation enabled (Receive buffer full interrupt enabled)                OO

                        CPU channel transmit enable bit 0 : Operation disabled (Interrupt disabled)                          0

                                                            1 : Operation enabled (Transmit buffer empty interrupt enabled)

                        Memory channel operation            0 : Operation disabled (Memory channel operation end 0

                        enable bit                          interrupt disabled)

                                                            1 : Operation enabled (Memory channel operation end

                                                            interrupt disabled)

                        Not used                            Write "0" when writing.                                          

                                                            "0" is read when reading.

                                                                                                                             : State remaining

            Note: Do not set each bit simultaneously.

Fig. 109 Structure of EXB interrupt source enable register

b7          b0
0000             EXB interrupt source register (EXBIREQ) [address 003116] (Note 1)

            Bit symbol                      Bit name                                        Function                           At reset R W
                                                                                                                             H/W S/W
            RXB_FULL Receive buffer full bit                0 : Receive buffer empty
                                                            1 : Receive buffer full                                            0 0 O
            TXB_EMPTY Transmit buffer empty bit             0 : Transmit buffer full
                                                            1 : Transmit buffer empty                                                  (Note 3)
            MC_STS      Memory channel status bits          b3b2
            [1:0]                                           0 0 : Memory channel operation stopped                             0 0 O
            (Note 2)                                        0 1 : Memory channel being operating;
                                                                                                                                       (Note 4)
            b7:b4       Not used                                    No external access
                                                            1 0 : Memory channel being operating;                              0 0 O

                                                                    External accessing                                          OO
                                                            1 1 : Memory channel operation end; Memory

                                                                    channel operation end interrupt generated
                                                            Write "0" when writing.
                                                            "0" is read when reading.

                                                                                                                                                       : State remaining
            Notes 1: When the the ExA1 pin control bit of external I/O configuration register is "1", the external MCU bus can read this

                        register contents by setting the ExA1 pin to "H".
                     2: The memory channel status bits indicate the status of memory channel. In MC_ENB = "0" these bits are always

                        "002". When the memory channel operation ends, these bits are set to "112" and the memory channel operation
                        end interrupt is generated.
                        These bits can be read out during operation, so that it will show that whether the external MCU bus is accessing
                        or not.
                     3: This bit is cleared to "0" when reading the transmit/receive buffer register in the CPU channel receive enable bit =
                        "1" or when the CPU channel receive enable bit is "0".
                     4: This bit is cleared to "0" when writing to the transmit/receive buffer register in the CPU channel transmit enable bit
                        = "1" or when the CPU channel transmit enable bit is "0".

Fig. 110 Structure of EXB interrupt source register

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REJ03B0193-0300
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b7          b0
000 00           EXB index register (EXBINDEX) [address 003316]

                Bit symbol                            Bit name                       Function                      At reset R W
                                                                                                                 H/W S/W

                INDEX                     Index bits            The accessible register, using the register window, 0   OO
                [2:0]                                           depends on these index bits contents as follows:

                                                                b2b1b0

                                                                0 0 0 : External I/O configuration register

                                                                0 0 1 : Transmit/Receive buffer register

                                                                0 1 0 : Memory channel operation mode register

                                                                0 1 1 : Memory address counter

                                                                1 0 0 : End address register

                                                                1 0 1 : Do not set.

                                                                1 1 0 : Do not set.

                                                                1 1 1 : Do not set.

                b7:b3                     Not used              Write "0" when writing.                           OO
                                                                "0" is read when reading.

                                                                                                                 : State remaining

Fig. 111 Structure of EXB index register

b7          b0

                Register window 1 (EXBREG1) [address 003416]

                Bit symbol                            Bit name                       Function                      At reset R W
                                                                                                                 H/W S/W
                LOW_WIN
                [7:0]                                           The accessible register, using this register window, In- In- O O

                                                                depends on the EXB index register contents as definite definite

                                                                follows:

                                                                Index value

                                                                "0016" : External I/O configuration register

                                                                "0116" : Transmit/Receive buffer register

                                                                "0216" : Memory channel operation mode register

                                                                "0316" : Memory address counter

                                                                "0416" : End address register

Fig. 112 Structure of Register window 1

b7          b0

                Register window 2 (EXBREG2) [address 003516]

                Bit symbol                            Bit name                       Function                      At reset R W
                                                                                                                 H/W S/W
                HIGH_WIN
                [7:0]                                           The accessible register, using this register window, In- In- O O

                                                                depends on the EXB index register contents as definite definite

                                                                follows:

                                                                Index value

                                                                "0016" : External I/O configuration register

                                                                "0116" : Transmit/Receive buffer register

                                                                "0216" : Memory channel operation mode register

                                                                "0316" : Memory address counter

                                                                "0416" : End address register

Fig. 113 Structure of Register window 2

Rev.3.00 Oct 15, 2006 page 77 of 147
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b7          b0
000              Index = 0016 : External I/O configuration register (EXBCFGL) [address 003416]

            Bit symbol                Bit name                                             Function                         At reset R W
                                                                                                                          H/W S/W

            EXB_CTR     EXB pin control bit            0 : Port                                                           0 OO
                        (Pins P10 to P17, P30 to P34)  1 : EXB function pin
            INT_CTR     P33/ExINT pin control bit
            [2:0]                                      Selects a signal of P33/ExINT pin.                                 0   OO

                                                       ON/OFF is programmed by each bit. An output logical

                                                       sum of P33/ExINT pins set for ON are performed and it

                                                       is output as an "L" active signal.

                                                       b3b2b1

                                                       0 0 1 : RxB_RDY (RxBuf ready) output

                                                       0 1 0 : TxB_RDY (TxBuf ready) output

                                                       1 0 0 : Mch_req (Memory channel request) output

                                                       Others : Do not set.

            A1_CTR      P43/ExA1 pin control bit       0 : Port                                                           0 OO
            b7:b5       Not used                       1 : A1 input (used to read status)

                                                       Write "0" when writing.                                             OO
                                                       "0" is read when reading.

                                                                                                                          : State remaining

Fig. 114 Index00[low]; Structure of External I/O configuration register

b7          b0
000              Index = 0016 : External I/O configuration register (EXBCFGH) [address 003516]

            Bit symbol                Bit name                                             Function                         At reset R W
                                                                                                                          H/W S/W

            DRQ_CTR P40/ExDREQ/RxD pin control         b1b0                                                               0 OO
                                                       0 0 : Port
            [1:0]       bit

                                                       0 1 : Do not set.

                                                       1 0 : ExDREQ function; RxB_RDY (RxBuf ready) output

                                                       1 1 : ExDREQ function; Mch_req (Memory channel

                                                                          request) output

            DAK_CTR P41/ExDACK/TxD pin control         Specifies P41/ExDACK/TxD pin function.                             0   OO

            [1:0]       bit                            Selects which mode; requiring read or write signal, or

                                                       not requiring it for use of DMA acknowledge function.

                                                       b3b2

                                                       0 0 : Port

                                                       0 1 : Do not set.

                                                       1 0 : ExDACK function; DMA acknowledge input

                                                                         (Mode for read and write signals used together)

                                                       1 1 :ExDACK function; DMA acknowledge input

                                                                         (Mode for read and write signals not required)

            TC_CTR      P42/ExTC/SCLK pin control bit  0 : Port                                                           0   OO
            b7:b5       Not used                                                                                              OO
                                                       1 : ExTC (terminal count) input

                                                       Write "0" when writing.                                            

                                                       "0" is read when reading.

                                                                                                                          : State remaining

Fig. 115 Index00[high]; Structure of External I/O configuration register

Rev.3.00 Oct 15, 2006 page 78 of 147
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b7          b0

                Index =0116 : Transmit/Receive buffer register (RXBUF/TXBUF) [address 003416]

                Bit symbol             Bit name                                      Function                          At reset R W
                                                                                                                     H/W S/W

                RXBUF/                                     The data received from an external bus is written here 0 O O

                TXBUF                                       at the rise timing of external write signal.

                                                            The data transmitted to an external bus is written here

                                                            at the timing of internal CPU write or memory write.

                The receive buffer register (RXBUF) contents can be read out by reading to this address with the CPU. The data which the
                CPU has written to this address is stored in the transmit buffer register (TXBUF).
                However, do not perform write operation with the CPU to this address if the memory channel direction control bits of
                memory channel operation mode register is "102" (transmit mode) and the memory channel status bits of EXB interrupt
                source register are "012" or "102" (memory channel being operating).

Fig. 116 Index01[low]; Structure of Transmit/Receive buffer register

b7          b0
00000            Index =0216 : Memory channel operation mode register (MCHMOD) [address 003416]

                Bit symbol             Bit name                                      Function                          At reset R W
                                                                                                                     H/W S/W

                MC_DIR      Memory channel direction        b1b0                                                     0 OO
                [1:0]       control bit
                                                            0 0 : Operation disabled

                                                            0 1 : Receive mode

                                                            1 0 : Transmit mode

                                                            1 1 : Do not set.

                BURST       Burst bit                       0 : Cycle mode (each byte transfer according to 0 O O

                                                                      assertion or negation)

                                                            1 : Burst mode (continuous transfer till the terminal

                                                                      count)

                b7:b3       Not used                        Write "0" when writing.                                  OO

                                                            "0" is read when reading.

                                                                                                                     : State remaining

Fig. 117 Index02[low]; Structure of Memory channel operation mode register

b7          b0

                Index = 0316 : Memory address counter (MEMADL) [address 003416]

                Bit symbol             Bit name                                      Function                          At reset R W
                                                                                                                     H/W S/W

                IM_A                                       Register to set the low-order address of memory 0 O O

                [7:0]                                       channel operation beginning.

                                                            This contents are increased each time one memory

                                                            access ends.

Fig. 118 Index03[low]; Structure of Memory address counter

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b7          b0
00000            Index = 0316 : Memory address counter (MEMADH) [address 003516]

                Bit symbol            Bit name                                         Function                  At reset R W
                                                                                                               H/W S/W

                IM_A                                        Register to set the high-order address of memory 0 O O

                [10:8]                                       channel operation start.

                                                             This contents are increased each time one memory

                                                             access ends.

                b7:b3       Not used                         Write "0" when writing.                            OO

                                                             "0" is read when reading.

                                                                                                               : State remaining

Fig. 119 Index03[high]; Structure of Memory address counter

b7          b0

                Index = 0416 : End address register (ENDADL) [address 003416]

                Bit symbol            Bit name                                         Function                  At reset R W
                                                                                                               H/W S/W

                END_A                                       Register to set the low-order address of memory 0 O O

                [7:0]                                        channel operation end.

                                                                                                               : State remaining

Fig. 120 Index04[low]; Structure of End address register

b7          b0
00000            Index = 0416 : End address register (ENDADH) [address 003516]

                Bit symbol            Bit name                                         Function                  At reset R W
                                                                                                               H/W S/W

                END_A                                       Register to set the high-order address of memory 0 O O
                [10:8]      Not used
                b7:b3                                        channel operation end.

                                                             Write "0" when writing.                            OO

                                                             "0" is read when reading.

                                                                                                               : State remaining

Fig. 121 Index04[high]; Structure of End address register

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EXB Operation Timing Diagram
(1) CPU Channel Receiving Operation

CPU channel receiving operation is shown bellow.

                                                                                    

    Address ExA0                                 A0 = "1"                                                        A0 = "1"
Chip select ExCS                                 CS = "0"                                                        CS = "0"

       Read ExRD                                                                                                 #1
       Write ExWR
Data DQ0 to DQ7                                  #0

                       Internal clock   RxB_RDY                                                                        RxB_RDY

           Interrupt request ExINT
                             [RxB_RDY]

Receive buffer full bit RXB_FULL

Receive buffer RXBUF                                                            #0                                                               #1

            Transmit buffer TXBUF

                                            

CPU channel receive enable bit
                            RXB_ENB

                Receive buffer read

                                                                                                                     

                                                               INT_CTR[3:1] (P33/ExINT pin control) = 0012 (RxB_RDY interrupt)
                                          External I/O configuration register

                                                               RXB_ENB (CPU channel receive enable) = "1" (Receive buffer full interrupt enabled)
                                          EXB interrupt source enable register

                                         Writing the command for enabling operation makes RXB_RDY assertion and the P33/ExINT pin goes to "L".

                                          If the CPU channel receive enable bit (RXB_ENB) is "0", both the receive buffer full bit (RXB_FULL) and the receive buffer ready signal (RxB_RDY) to an
                                          external are inactive.

                                         When a write operation is performed from an external MCU bus in the condition of ExCS = "L" and WxA0 = "H", it will result in as follows:

                                           The data is written into the receive buffer (RXBUF)
                                           Negation of the receive buffer ready signal (RxB_RDY) to an external is made
                                           The RXB_FULL interrupt is generated.

                                         When the CPU reads out the receive buffer (RXBUF) with an interrupt processing program, the receive buffer full bit (RXB_FULL) is cleared to "0".

Fig. 122 CPU channel receiving operation

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(2) CPU Channel Transmitting Operation

CPU channel transmitting operation is shown bellow.

                                                                                '

    Address ExA0                                                      A0 = "1"                              A0 = "1"
Chip select ExCS                                                                                            CS = "0"
                                                                      CS = "0"
       Read ExRD                                                                                                        #1
       Write ExWR                                                      
Data DQ0 to DQ7
                                                                        #0

                       Internal clock                        TxB_RDY                       TxB_RDY
                                                       #0                            #1
           Interrupt request ExINT
                            [TxB_RDY]                                           '

          Transmit buffer empty bit
                         TXB_EMPTY

             Receive buffer RXBUF

             Transmit buffer TXBUF

                                             

CPU channel transmit enable bit
                             TXB_ENB

                  Transmit data write

                                    INT_CTR[3:1] (P33/ExINT pin control) = 0102 (TxB_RDY interrupt)
              External I/O configuration register

                                    TXB_ENB (CPU channel transmit enable) = "1" (Transmit buffer empty interrupt enabled)
              EXB interrupt source enable register

             Writing the command for enabling operation generates TXB_EMPTY interrupt.

              If the CPU channel transmit enable bit (TXB_ENB) is "0", both the transmit buffer empty bit (TXB_EMPTY) and the transmit buffer ready signal (TxB_RDY) to
              an external are inactive.

             When the CPU writes the data into the transmit buffer (TXBUF) with an interrupt processing program, the transmit buffer empty bit (TXB_EMPTY) is cleared

               to "0" and assertion of the transmit buffer ready signal (TxB_RDY) to an external is made.

             When a read operation is performed from an external MCU bus in the condition of ExCS = "L" and ExA0 = "H", it will result in as follows:

               The contents of the transmit buffer (TXBUF) is read out
               The transmit buffer empty bit (TXB_EMPTY) is set to "1"
               Negation of the transmit buffer ready signal (TxB_RDY) to an external is made.

Fig. 123 CPU channel tranmitting operation

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(3) Memory Channel Receiving Operation (1)-
    Cycle Mode

Memory channel receiving operation (1) is shown bellow.

                                                                                                     '                                       '      

Address ExA0                                                             A0 = "0"                    A0 = "0"

Chip select ExCS                                                        CS = "0"                    CS = "0"

DMA acknowledge
             ExDACK

         Read ExRD

Write ExWR

  Data DQ0 to DQ7                                           #0                                                       #1
                                            Mch_req                                                  Mch_req
     Internal clock
        DMA request
             ExDREQ

mWR detection

mWR detection

Receive buffer RXBUF                                                                 #0                                                         #1

                                    

           Operation enabled     0    1  2                                                      3                                                                    5
                                                                                         req                                                        req
              Main sequencer
Memory channel operation

                  end interrupt
   Internal memory access

Memory address                                                           010016                      010116                                                010216
     Counter end

     Acknowledgment of                                                                   ack                                                        ack
internal memory access
                                                                                                                                                         

                                                          Set as necessary.
                                   External I/O configuration register     MC_DIR[1:0] (Memory channel direction control) = 012 (Receive mode)
                                   Memory channel operation mode register  Burst (burst) = "0" (Cycle mode)
                                                                           (Example) 010016
                                   Memory address counter                  (Example) 010116
                                   End address register

                                                  MC_ENB (Memory channel operation enable) = "1" (Operation start)
                                   EXB interrupt source enable register

                                  In the memory channel receive mode when the command for enabling operation is written, operation starts (main sequencer starts) and assertion of the

                                     memory channel request which synchronized with a rise of  is made.

                                  When the external MCU bus is in the condition of ExCS = "L" and ExA0 = "L" or a fall of ExWR is detected in the condition of ExDACK = "L", negation of the

                                     memory channel request which synchronized with a rise of  is made.

                                  When a rise of ExWR is detected, an internal memory access sequence which synchronized with a rise of  is activated and a data is written in the internal

                                     memory within two clocks at a minimum.

                                  The memory address counter is increased simultaneously at write completion and assertion of the next memory channel request is made.

                                  When the write operation to the end address has been completed, the memory address counter is increased, but assertion of the next memory channel

                                     request is not made and the memory channel operation end interrupt is generated.

Fig. 124 Memory channel receiving operation (1)

Rev.3.00 Oct 15, 2006 page 83 of 147
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(4) Memory Channel Receiving Operation (2)-
    Burst Mode

Memory channel receiving operation (2) is shown bellow.

                                                                                              '                                         

          Address ExA0                               A0 = "x"                     A0 = "x"                           A0 = "x"

      Chip select ExCS                               CS = "1"                     CS = "1"                           CS = "1"
    DMA acknowledge
                                                     Dack = "0"                   Dack = "0"                         Dack = "0"
                  ExDACK
             Read ExRD                                                                        '

             Write ExWR                              #0                           #1                                 #2

      Data DQ0 to DQ7                       Mch_req

         Internal clock
            DMA request
                 ExDREQ

    mWR detection                                                  #0                            #1                                 #2

    mWR detection

Receive buffer RXBUF

Operation enabled

                                      

Main sequencer                   0  1    2                                  3                                                                            5
                                                                                                                                        req
Memory channel operation
                  end interrupt

Internal memory access                                                 req                                req

Memory address                                       010016                       010116                             010216                   010316
     Counter end
         Burst end

    Acknowledgment of                                                       ack                                ack                      ack
internal memory access
                                                                                                                                            

                                              Set as necessary.
              External I/O configuration register              MC_DIR[1:0] (Memory channel direction control) = 012 (Receive mode)
              Memory channel operation mode register           Burst (burst) = "1" (Burst mode)
                                                               (Example) 010016
              Memory address counter                           (Example) 010216
              End address register

                                      MC_ENB (Memory channel operation enable) = "1" (Operation start)
              EXB interrupt source enable register

             In the memory channel receive mode when the command for enabling operation is written, assertion of the memory channel request which synchronized

                with a rise of  is made.

             When a rise of ExWR is detected, an internal memory access sequence which synchronized with a rise of  is activated and a data is written in the internal

                memory within two clocks at a minimum.

             The memory address counter is increased simultaneously at the former data write completion.

             When the memory address counter reaches the end address, the detection circuit of external write signal (ExWR) operation is enabled and negation of the

                memory channel request which synchronized with the following  is made.

             When the write operation to the end address has been completed, the memory address counter is increased and the memory channel operation end

                interrupt is generated.

Fig. 125 Memory channel receiving operation (2)

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(5) Memory Channel Receiving Operation (3)-
    Burst Mode (Terminal Count)

Memory channel receiving operation (3) is shown bellow.

                                                                                            '                  '                             

        Address ExA0                      A0 = "x"                                 A0 = "x"                                                   
                                          CS = "1"                                 CS = "1"
    Chip select ExCS                      Dack = "0"                               Dack = "0"                                                      5
  DMA acknowledge
                                                                                                       '                                      
                ExDACK
Terminal count ExTC                                                                                TC

           Write ExWR                                                              #1

Data DQ0 to DQ7                                          #0
                                          Mch_req
    Internal clock
       DMA request
            ExDREQ

mWR detection


   mWR detection
Receive buffer RxBuf                                          #0                                          #1

                                                                                3                                 ' '
mTC detection                                                            req
TC synchronizing                                                                                                                        (5)

             TC end                                                                                               ' '

Operation enabled

Main sequencer                   0  1  2

Memory channel operation
                  end interrupt

Internal memory access

Memory address                            010016                                   010116                                          010216
     Counter end
         Burst end

    Acknowledgment of                                         ack                                         ack
internal memory access

                                             Set as necessary.
              External I/O configuration register             MC_DIR[1:0] (Memory channel direction control) = 012 (Receive mode)
              Memory channel operation mode register          Burst (burst) = "1" (Burst mode)
                                                              (Example) 010016
              Memory address counter                          (Example) 010716
              End address register

                                     MC_ENB (Memory channel operation enable) = "1" (Operation start)
              EXB interrupt source enable register

             When a rise of TC is detected, negation of the memory channel request which synchronized with a rise of  is made.

             When the write operation to the end address has been completed, the memory channel operation end interrupt is generated.

Fig. 126 Memory channel receiving operation (3)

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(6) Memory Channel Transmitting Operation
    (1)-Cycle Mode

Memory channel transmitting operation (1) is shown bellow.

                                                                                                                                               '           

Address ExA0                                                                          A0 = "x"                                                 A0 = "x"

Chip select ExCS                                                                     CS = "1"                                                 CS = "1"

DMA acknowledge                                                                       Dack = "0"                                               Dack = "0"
             ExDACK
                                                                                                                                               '           
         Read ExRD

      Write ExWR                                                                              #0                                                       #1
Data DQ0 to DQ7

            Internal clock                                                   Mch_req                               Mch_req
              DMA request
                    ExDREQ

       mRD detection

       mRD detection

Transmission completed

Transmit buffer TXBUF                                                    #0                                    #1

                                    

Operation enabled

Main sequencer                   0       1  2                                                            3     4                                                            5

Memory channel operation
                  end interrupt

Internal memory access                         req                                                  req

Memory address                   010016                                               010116                                                   010216

Counter end

     Acknowledgment of                              ack                                                  ack
internal memory access
                                                                                                            

                                                            Set as necessary.
                                   External I/O configuration register       MC_DIR[1:0] (Memory channel direction control) = 102 (Transmit mode)
                                   Memory channel operation mode register    Burst (burst) = "0" (Cycle mode)
                                                                             (Example) 010016
                                   Memory address counter                    (Example) 010116
                                   End address register

                                                    MC_ENB (Memory channel operation enable) = "1" (Operation start)
                                   EXB interrupt source enable register

                                  In the memory channel transmit mode when the command for enabling operation is written, operation starts (main sequencer starts) and an internal

                                     memory access sequence which synchronized with a rise of  is activated.

                                  A data is read out from the internal memory within two clocks at a minimum and this data is stored in the transmit buffer (TXBUF). The memory address

                                     counter is simultaneously increased and assertion of the memory channel request is made.

                                  When the external MCU bus is in the condition of ExCS = "L" and ExA0 = "L" or a fall of ExRD is detected in the condition of ExDACK = "L", negation of the

                                     memory channel request which synchronized with a rise of  is made.

                                  When a rise of ExRD is detected, an internal memory access sequence which synchronized with a rise of  is activated.

                                  A data is read out from the internal memory within two clocks at a minimum and this data is stored in the transmit buffer (TXBUF). The memory address

                                     counter is simultaneously increased and assertion of the memory channel request is made.
                                     When the read operation from the end address has been completed, the transition to the status to wait the memory channel operation end occurs.

                                  When a rise of ExRD is detected, the memory channel operation sequence ends and the memory channel operation end interrupt is generated.

Fig. 127 Memory channel tranmitting operation (1)

Rev.3.00 Oct 15, 2006 page 86 of 147
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38K2 Group

(7) Memory Channel Transmitting Operation
    (2)-Burst Mode

Memory channel transmitting operation (2) is shown bellow.

                                                                                                                           '                                         

      Address ExA0                                                                A0 = "x"                     A0 = "x"                                  A0 = "x"

Chip select ExCS                                                                 CS = "1"                     CS = "1"                                  CS = "1"
DMA acknowledge
                                                                                  Dack = "0"                   Dack = "0"                                Dack = "0"
             ExDACK
         Read ExRD                                                                                                           '                                          
        Write ExWR

Data DQ0 to DQ7                                                                           #0                           #1                                        #2

    Internal clock                                                       Mch_req
       DMA request
            ExDREQ

mRD detection


       mRD detection
Transmission completed

Transmit buffer TXBUF                                       #0                                                 #1                                        #2

           Operation enabled               

              Main sequencer     0       1    2                                                           3                                              4                                 5
Memory channel operation                                                                           req
                                                 req                                                                                         req
                  end interrupt
   Internal memory access

Memory address                   010016                                           010116                       010216                                    010316
     Counter end
         Burst end

     Acknowledgment of                                ack                                          ack                                            ack
internal memory access
                                                                                                                                                      

                                                          Set as necessary.
                                   External I/O configuration register     MC_DIR[1:0] (Memory channel direction control) = 102 (Transmit mode)
                                   Memory channel operation mode register  Burst (burst) = "1" (Burst mode)
                                                                           (Example) 010016
                                   Memory address counter                  (Example) 010216
                                   End address register

                                                  MC_ENB (Memory channel operation enable) = "1" (Operation start)
                                   EXB interrupt source enable register

                                  In the memory channel transmit mode when the command for enabling operation is written, an internal memory access sequence which synchronized with

                                     a rise of  is activated.

                                  A data is read out from the internal memory within two clocks at a minimum and this data is stored in the transmit buffer (TXBUF). The memory address

                                     counter is simultaneously increased and assertion of the memory channel request is made.

                                  When a rise of ExRD is detected, an internal memory access sequence which synchronized with a rise of  is activated.

                                  A data is read out from the internal memory within two clocks at a minimum and this data is stored in the transmit buffer (TXBUF). The memory address

                                     counter is simultaneously increased.

                                  When the read operation from the end address has been completed, the detection circuit of external read signal (ExRD) operation is enabled and negation

                                     of the memory channel request which synchronized with the following  is made.

                                  When a rise of ExRD is detected, the memory channel operation sequence ends and the memory channel operation end interrupt is generated.

Fig. 128 Memory channel tranmitting operation (2)

Rev.3.00 Oct 15, 2006 page 87 of 147
REJ03B0193-0300
38K2 Group

MULTICHANNEL RAM                                                                           The one wait function (ONW function) of 38000 series CPU is
                                                                                           used internally to control access with the CPU. When receiving an
The 38K2 group has the built-in multichannel RAM including the                             access request from the USB or the EXB, the multichannel RAM
small logic circuit (RAM I/F) instead of ordinary RAM.                                     outputs ONW signal to wait the CPU for one clock, and access of
The multichannel RAM has the USB channel and the EXB channel                               the USB or the EXB is performed.
in addition to the CPU channel.                                                            If the multichannel RAM is outputting ONW signal while the CPU
The multichannel RAM controls access from CPU, USB and EXB,                                is in the state of reading/writing for the RAM area, the CPU read
synchronizing control with . The USB transfer rate is about 1.5                            cycle or write cycle is extended by 1 period of .
Mbytes/second. Access to the multichannel RAM is performed at
every about 5.3 clocks in  = 8 MHz, or at every about 4 clocks in
= 6 MHz. The USB's access has priority to the EXB's.

                                                                                  No wait     No wait                     No wait
                                                                                ONW = "H"  Except RAM                   No RD/WR

                  CPU bus cycle                                                 RAM area             Except RAM         RAM area
                                    CPU AD
                                     RD/WR

                  Multichannel RAM  USB REQ
                                    EXB REQ

                                          ONW

                                    RAM access right                            CPU                  USB                           CPU
                                         RAM RD/WR
                  RAM bus cycle

Fig. 129 Multichannel RAM timing diagram (no wait)

                                                       One wait                                One wait                                One wait                     One wait
                                    CPU accessing RAM at the latter part        Prohibiting continuous access of        USB having priority of USB/EXB  2-cycle wait (max.) for EXB

                                                                     Prior CPU                 USB/EXB                         simultaneous access                   RAM area

                                                                                                             Prior CPU  Prior USB       Prior CPU

CPU bus cycle                                         RAM area                             RAM area                                RAM area
                  CPU AD
                   RD/WR

Multichannel RAM  USB REQ
                  EXB REQ

                        ONW

                  RAM access right  EXB                         CPU             USB                  CPU                USB                  CPU        EXB  CPU
                       RAM RD/WR
RAM bus cycle

Fig. 130 Multichannel RAM timing diagram (one wait)

Rev.3.00 Oct 15, 2006 page 88 of 147
REJ03B0193-0300
38K2 Group

Multichannel RAM Operation Example

The multichannel RAM operation example is shown below.
This example shows the case that an external MCU uses the
38K2 group as a peripheral LSI