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M38867E8A-XXXHP

器件型号:M38867E8A-XXXHP
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Mitsubishi Electric
厂商官网:http://www.mitsubishielectric.com/semiconductors/
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器件描述

8-BIT, FLASH, 5 MHz, MICROCONTROLLER, PQFP80

参数

M38867E8A-XXXHP功能数量 1
M38867E8A-XXXHP端子数量 80
M38867E8A-XXXHP最大工作温度 85 Cel
M38867E8A-XXXHP最小工作温度 -20 Cel
M38867E8A-XXXHP最大供电/工作电压 5.5 V
M38867E8A-XXXHP最小供电/工作电压 4 V
M38867E8A-XXXHP额定供电电压 5 V
M38867E8A-XXXHP外部数据总线宽度 0.0
M38867E8A-XXXHP输入输出总线数量 72
M38867E8A-XXXHP线速度 5 MHz
M38867E8A-XXXHP加工封装描述 0.65 MM PITCH, PLASTIC, QFP-80!
M38867E8A-XXXHP无铅 Yes
M38867E8A-XXXHP欧盟RoHS规范 Yes
M38867E8A-XXXHP状态 TRANSFERRED
M38867E8A-XXXHP工艺 CMOS
M38867E8A-XXXHP包装形状 SQUARE
M38867E8A-XXXHP包装尺寸 FLATPACK
M38867E8A-XXXHP表面贴装 Yes
M38867E8A-XXXHP端子形式 GULL WING
M38867E8A-XXXHP端子间距 0.6500 mm
M38867E8A-XXXHP端子涂层 TIN BISMUTH
M38867E8A-XXXHP端子位置 QUAD
M38867E8A-XXXHP包装材料 PLASTIC/EPOXY
M38867E8A-XXXHP温度等级 OTHER
M38867E8A-XXXHPADC通道 Yes
M38867E8A-XXXHP地址总线宽度 0.0
M38867E8A-XXXHP位数 8
M38867E8A-XXXHP最大FCLK时钟频率 10 MHz
M38867E8A-XXXHPDAC通道 Yes
M38867E8A-XXXHP微处理器类型 MICROCONTROLLER
M38867E8A-XXXHPPWM通道 Yes
M38867E8A-XXXHPROM编程 FLASH

文档预览

M38867E8A-XXXHP器件文档内容

                                                                                                 MITSUBISHI MICROCOMPUTERS

                                                                                                    3886 Group

                                                                                                 SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

DESCRIPTION                                                                                      qPower dissipation
                                                                                                   In high-speed mode .......................................................... 40 mW
The 3886 group is the 8-bit microcomputer based on the 740 fam-                                    (at 10 MHz oscillation frequency, at 5 V power source voltage)
ily core technology.                                                                               In low-speed mode ............................................................ 60 W
The 3886 group is designed for controlling systems that require                                    (at 32 kHz oscillation frequency, at 3 V power source voltage)
analog signal processing and include two serial I/O functions, A-D
converters, D-A converters, system data bus interface function,                                  qMemory expansion possible (only for M38867M8A/E8A)
watchdog timer, and comparator circuit.                                                          qOperating temperature range .................................... 20 to 85C
The multi-master I2C bus interface can be added by option.
                                                                                                
FEATURES                                                                                         qSupply voltage ................................................. VCC = 5 V 10 %
                                                                                                 qProgram/Erase voltage ............................... VPP = 11.7 to 12.6 V
                                                                             qProgramming method ...................... Programming in unit of byte
qBasic machine-language instructions ...................................... 71                   qErasing method
qMinimum instruction execution time .................................. 0.4 s
                                                                                                   Batch erasing ........................................ Parallel/Serial I/O mode
  (at 10 MHz oscillation frequency)                                                                Block erasing .................................... CPU reprogramming mode
qMemory size                                                                                     qProgram/Erase control by software command
                                                                                                 qNumber of times for programming/erasing ............................ 100
  ROM ................................................................. 32K to 60K bytes         qOperating temperature range (at programming/erasing)
  RAM ............................................................... 1024 to 2048 bytes            ..................................................................... Normal temperature
qProgrammable input/output ports ............................................ 72
qSoftware pull-up resistors ................................................. Built-in           sNotes
qInterrupts ................................................. 21 sources, 16 vectors               1. The flash memory version cannot be used for application em-
  (Included key input interrupt)                                                                       bedded in the MCU card.
qTimers ............................................................................. 8-bit ! 4    2. Power source voltage Vcc of the flash memory version is 4.0
qSerial I/O1 .................... 8-bit ! 1(UART or Clock-synchronized)                                to 5.5 V.
qSerial I/O2 ................................... 8-bit ! 1(Clock-synchronized)
qPWM output circuit ....................................................... 14-bit ! 2           APPLICATION
qBus interface .................................................................... 2 bytes
qI2C bus interface (option) ............................................. 1 channel              Household product, consumer electronics, communications, note
qA-D converter ............................................... 10-bit ! 8 channels               book PC, etc.
qD-A converter ................................................. 8-bit ! 2 channels
qComparator circuit ...................................................... 8 channels
qWatchdog timer ............................................................ 16-bit ! 1
qClock generating circuit ..................................... Built-in 2 circuits
  (connect to external ceramic resonator or quartz-crystal oscillator)
qPower source voltage
  In high-speed mode .................................................. 4.0 to 5.5 V
  (at 10 MHz oscillation frequency)
  In middle-speed mode ........................................... 2.7 to 5.5 V(*)
  (at 10 MHz oscillation frequency)
  In low-speed mode ............................................... 2.7 to 5.5 V (*)
  (at 32 kHz oscillation frequency)

                                 (*: 4.0 to 5.5 V for Flash memory version)
                                                                                                                                                                                                                                                                                                                                         MITSUBISHI MICROCOMPUTERS

                                                                                                                                                                                                                                                                                                                                                  3886 Group

                                                                                                                                                                                                                                                                                                                              SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

PIN CONFIGURATION (TOP VIEW)

                                                                                       P32/ONW  P33/RESETOUT  P34/       P35/SYNC         P36/WR         P37/RD       P00/P3REF/AD0  P01/AD1        P02/AD2        P03/AD3        P04/AD4        P05/AD5      P06/AD6      P07/AD7       P10/AD8      P11/AD9       P12/AD10  P13/AD11      P14/AD12         P15/AD13

                                                                                       60       59            58         57               56             55           54             53             52             51             50             49           48           47            46           45            44        43            42               41

         P31/PWM10                                                       61                                                                                                                                                                                                                                                                                                  40  P16/AD14
         P30/PWM00
                                                                         62                                                                                                                                                                                                                                                                                                  39  P17/AD15
             P87/DQ7
             P86/DQ6                                                     63                                                                                                                                                                                                                                                                                                  38  P20/DB0
             P85/DQ5
             P84/DQ4                                                     64                                                                                                                                                                                                                                                                                                  37  P21/DB1
             P83/DQ3
             P82/DQ2                                                     65                                                                                                                                                                                                                                                                                                  36  P22/DB2
             P81/DQ1
             P80/DQ0                                                     66                                                                                                                                                                                                                                                                                                  35  P23/DB3

                   VCC                                                   67                                                                                                                                                                                                                                                                                                  34  P24/DB4
                 VREF
                 AVSS                                                    68                                                                                                                                                                                                                                                                                                  33  P25/DB5
            P67/AN7
            P66/AN6                                                      69                                   M38867M8A-XXXHP                                                                                                                                                                                                                                                32  P26/DB6
            P65/AN5                                                      70                                                                                                                                                                                                                                                                                                  31
            P64/AN4                                                                                                                                                                                                                                                                                                                                                              P27/DB7
            P63/AN3
             P62/AN2                                                     71                                                               M38867E8AHP                                                                                                                                                                                                                        30  VSS
             P61/AN1                                                     72                                                                                                                                                                                                                                                                                                  29
                                                                                                                                                                                                                                                                                                                                                                                 XOUT

                                                                         73                                                                                                                                                                                                                                                                                                  28  XIN

                                                                         74                                                                                                                                                                                                                                                                                                  27  P40/XCOUT

                                                                         75                                                                                                                                                                                                                                                                                                  26  P41/XCIN

                                                                         76                                                                                                                                                                                                                                                                                                  25  RESET

                                                                         77                                                                                                                                                                                                                                                                                                  24  CNVSS           VPP

                                                                         78                                                                                                                                                                                                                                                                                                  23  P42/INT0/OBF00

                                                                         79                                                                                                                                                                                                                                                                                                  22  P43/INT1/OBF01

                                                                         80                                                                                                                                                                                                                                                                                                  21  P44/RXD

                                                                                       1        2             3          4                5              6            7              8              9              10             11             12           13           14            15           16            17        18            19               20

                                                                                  P60/AN0       P77/SCL       P76/SDA    P75/INT41        P74/INT31  P73/SRDY2/INT21  P72/SCLK2      P71/SOUT2      P70/SIN2       P57/DA2/PWM11  P56/DA1/PWM01  P55/CNTR1    P54/CNTR0    P53/INT40/W   P52/INT30/R  P51/INT20/S0  P50/A0    P47/SRDY1/S1  P46/SCLK1/OBF10  P45/TXD

                                                   Package type : 80P6Q-A                                                                                                                                                                                                                                                                                                              : PROM version

Fig. 1 M38867M8A-XXXHP, M38867E8AHP pin configuration                                                                                                                                                                                                                                                                                                                            Note: The pin number and the position of the
                                                                                                                                                                                                                                                                                                                                                                                         function pin may change by the kind of
                                                                                                                                                                                                                                                                                                                                                                                         package.

PIN CONFIGURATION (TOP VIEW)

                                          P30/PWM00  P31/PWM10  P32/ONW  P33/RESETOUT  P34/     P35/SYNC      P36/WR     P37/RD           P00/P3REF/AD0  P01/AD1      P02/AD2        P03/AD3        P04/AD4        P05/AD5        P06/AD6        P07/AD7      P10/AD8      P11/AD9       P12/AD10     P13/AD11                P15/AD13      P16/AD14         P17/AD15
                                                                                                                                                                                                                                                                                                         P14/AD12

                                          64         63         62       61            60       59            58         57               56             55           54             53             52             51             50             49           48           47            46           45                      43            42               41
                                                                                                                                                                                                                                                                                                          44

P87/DQ7                               65                                                                                                                                                                                                                                                                                                                                     40  P20/DB0

P86/DQ6                               66                                                                                                                                                                                                                                                                                                                                     39  P21/DB1

P85/DQ5                               67                                                                                                                                                                                                                                                              M38867E8AFS                                                            38  P22/DB2

P84/DQ4                               68                                                                                                                                                                                                                                                                                                                                     37  P23/DB3

P83/DQ3                               69                                                                                                                                                                                                                                                                                                                                     36  P24/DB4

P82/DQ2                               70                                                                                                                                                                                                                                                                                                                                     35  P25/DB5

P81/DQ1                               71                                                                                                                                                                                                                                                                                                                                     34  P26/DB6

P80/DQ0                               72                                                                                                                                                                                                                                                                                                                                     33  P27/DB7

VCC                                   73                                                                                                                                                                                                                                                                                                                                     32  VSS

VREF                                  74                                                                                                                                                                                                                                                                                                                                     31  XOUT

AVSS                                  75                                                                                                                                                                                                                                                                                                                                     30  XIN

P67/AN7                               76                                                                                                                                                                                                                                                                                                                                     29  P40/XCOUT

P66/AN6                               77                                                                                                                                                                                                                                                                                                                                     28  P41/XCIN

P65/AN5                               78                                                                                                                                                                                                                                                                                                                                     27  RESET

P64/AN4                               79                                                                                                                                                                                                                                                                                                                                     26  CNVSS      VPP

P63/AN3                               80                                                                                                                                                                                                                                                                                                                                     25  P42/INT0/OBF00

                                          1          2          3        4             5        6             7          8                9              10           11             12             13             14             15             16           17           18            19           20                      22            23               24
                                                                                                                                                                                                                                                                                                          21

                                          P62/AN2    P61/AN1    P60/AN0  P77/SCL       P76/SDA  P75/INT41     P74/INT31  P73/SRDY2/INT21  P72/SCLK2      P71/SOUT2    P70/SIN2       P57/DA2/PWM11  P56/DA1/PWM01  P55/CNTR1      P54/CNTR0      P53/INT40/W  P52/INT30/R  P51/INT20/S0  P50/A0       P47/SRDY1/S1            P45/TXD       P44/RXD          P43/INT1/OBF01
                                                                                                                                                                                                                                                                                                         P46/SCLK1/OBF10

                                                                                           Package type : 80D0                                                                                                                                                                                                                                                                        Note: The pin number and the position of
                                                                                                                                                                                                                                                                                                                                                                                              the function pin may change by the
                                                                                                                                                                                                                                                                                                                                                                                              kind of package.

Fig. 2 M38867E8AFS pin configuration
2
                                                                                                                                                                                                                                      MITSUBISHI MICROCOMPUTERS

                                                                                                                                                                                                                                               3886 Group

                                                                                                                                                                                                                           SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

PIN CONFIGURATION (TOP VIEW)

                   P32        P33      P34      P35        P36        P37              P00/P3REF  P01        P02       P03            P04            P05        P06        P07          P10          P11           P12     P13           P14              P15

                   60         59       58       57         56         55               54         53         52        51             50             49         48         47           46           45            44      43            42               41

P31/PWM10      61                                                                                                                                                                                                                                                  40  P16
P30/PWM00                                                                                                                                                                                                                                                              P17
               62                                                                                                                                                                                                                                                  39  P20
   P87/DQ7
   P86/DQ6     63                                                                                                                                                                                                                                                  38
   P85/DQ5
   P84/DQ4     64                                                                                                                                                                                                                                                  37  P21
   P83/DQ3                                                                                                                                                                                                                                                             P22
   P82/DQ2     65                                                                                                                                                                                                                                                  36
   P81/DQ1
   P80/DQ0     66                                                                                                                                                                                                                                                  35  P23
                                                                                                                                                                                                                                                                       P24
          VCC  67                                                                                                                                                                                                                                                  34
        VREF
        AVSS   68                                                                                                                                                                                                                                                  33  P25
    P67/AN7
    P66/AN6    69  M38869MFA-XXXGP/HP                                                                                                                                                                                                                              32  P26
   P65/AN5     70                                                                                                                                                                                                                                                  31  P27
   P64/AN4
   P63/AN3     71                      M38869FFAGP/HP                                                                                                                                                                                                              30  VSS
    P62/AN2    72                                                                                                                                                                                                                                                  29  XOUT
    P61/AN1                                                                                                                                                                                                                                                            XIN
               73                                                                                                                                                                                                                                                  28

               74                                                                                                                                                                                                                                                  27  P40/XCOUT

               75                                                                                                                                                                                                                                                  26  P41/XCIN

               76                                                                                                                                                                                                                                                  25  RESET

               77                                                                                                                                                                                                                                                  24  CNVSS           VPP

               78                                                                                                                                                                                                                                                  23  P42/INT0/OBF00

               79                                                                                                                                                                                                                                                  22  P43/INT1/OBF01
                                                                                                                                                                                                                                                                       P44/RXD
               80                                                                                                                                                                                                                                                  21

                   1          2        3        4          5          6                7          8          9         10             11             12         13         14           15           16            17      18            19               20

                   P60/AN0    P77/SCL  P76/SDA  P75/INT41  P74/INT31  P73/SRDY2/INT21  P72/SCLK2  P71/SOUT2  P70/SIN2  P57/DA2/PWM11  P56/DA1/PWM01  P55/CNTR1  P54/CNTR0  P53/INT40/W  P52/INT30/R  P51/INT20/S0  P50/A0  P47/SRDY1/S1  P46/SCLK1/OBF10  P45/TXD

                                                                                                                                                                                                                                                                              : Flash memory version

                                                                                                                                                                                                                                                                       Note: The pin number and the position of the

               Package type : 80P6S-A/80P6Q-A                                                                                                                                                                                                                                    function pin may change by the kind of
                                                                                                                                                                                                                                                                                 package.

Fig. 3 M38869MFA-XXXGP/HP, M38869FFAGP/HP pin configuration

                                                                                                                                                                                                                                                                                                                         3
                Fig. 4 Functional block diagram  FUNCTIONAL BLOCK DIAGRAM (Package : 80P6Q-A, 80P6S-A)                                                                                                                                                                                                              FUNCTIONAL BLOCK
4
                                                 Main-clock         Main-clock                                                       VS S               VC C                             Reset input               CNVSS
                                                 input              output                                                                                                                RESET
                                                                    XOUT                                                              30                  71                                                            24
                                                           XIN                                                                                                                                   25
                                                                     29
                                                                28

                                                                    Sub-clock Sub-clock
                                                                          input output

                                                                         XCIN XCOUT

                                                 Clock generating circuit                                                                               CPU
                                                                                                                                                                       A
                                                                                                     RAM               ROM                                                                                                                    Timer 1( 8 )
                                                                                                                                                                                                                                              Timer 2( 8 )
                                                                                                                                                                X                                                    Prescaler 12(8)          Timer X( 8 )
                                                                                                                                                                                                                      Prescaler X(8)          Timer Y( 8 )
                                                                                                                                                                Y                                                     Prescaler Y(8)

                                                                                                                                                                S                                           CNTR0 CNTR1

                                                 Watchdog                                                                                   PC H                PCL
                                                    timer
                                                                                Reset                                                                           PS

                                                              I 2C                     SI/O2(8)         A-D            D-A     D-A                            SI/O1(8)                   Comparator                                PWM0(14)   PWM1(14)                                                                                                   MITSUBISHI MICROCOMPUTERS
                                                                                                     converter
                                                             SCL SDA                                            converter 2 converter                                                                                                                                                                                                        3886 Group
                                                                                                        (10)
                                                           Bus interface                                               (8)     1(8)                                                                                                                                                                                                   SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER
                                                            D Q0
                                                                to                                                                                      INT20,                                       XCOUT         Key-on             PWM00,         PWM10,
                                                            D Q7                                                                                        INT30,                         INT0, XCIN                  wake-up            PWM01          PWM11
                                                                                                                                                        INT40                           INT1
                                                 P8(8)                                       INT21,
                                                                                             INT31,                                                                       P4(8)
                                                                                             INT41

                                                                                P7(8)                           P6(8)                P5(8)                                                                  P3(8)           P2(8)             P1(8)          P0(8)

                                                                                                                                                                                                                                                                                                             P3REF

                                                 63 64 65 66 67 68 69 70 2 3 4 5 6 7 8 9         72 73 74 75 76 77 78 79 80 1  10 11 12 13 14 15 16 17          18 19 20 21 22 23 26 27                     55 56 57 58 59 60 61 62 31 32 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54

                                                 I/O port P8                    I/O port P7                     I/O port P6      I/O port P5                       I/O port P4                              I/O port P3     I/O port P2       I/O port P1    I/O port P0

                                                                                                 VREF
                                                                                                     AVSS
                                                                                   MITSUBISHI MICROCOMPUTERS

                                                                                                3886 Group

                                                                      SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

PIN DESCRIPTION

Table 1 Pin description (1)

Pin    Name                                           Functions                            Function except a port function

VCC, VSS Power source          Apply voltage of 2.7 V 5.5 V to Vcc, and 0 V to Vss.

                               In the flash memory version, apply voltage of 4.0 V 5.5 V to Vcc, and 0 V to Vss

                               This pin controls the operation mode of the chip.

                               Normally connected to VSS.

CNVSS  CNVSS input             If this pin is connected to Vcc, the internal ROM is inhibited and an external memory is accessed.

                               In the flash memory version, connected to VSS.

                               In the EPROM version or the flash memory version, this pin functions as the VPP power source input pin.

VREF   Reference voltage       Reference voltage input pin for A-D and D-A converters.
AVSS   Analog power source
RESET  Reset input             Analog power source input pin for A-D and D-A converters.
XIN    Clock input
                               Connect to VSS.

                               Reset input pin for active "L".

                               Input and output pins for the clock generating circuit.

                               Connect a ceramic resonator or quartz-crystal oscillator between the XIN and XOUT pins to set
                                the oscillation frequency.

XOUT   Clock output            When an external clock is used, connect the clock source to the XIN pin and leave the XOUT
                                pin open.

                               8-bit CMOS I/O port.                                       Comparator reference power source

P00/P3REF                      I/O direction register allows each pin to be individually input pin
                 I/O port P0
                               programmed as either input or output.
P01P07
                               When the external memory is used, these pins are used as the address bus.

                               CMOS compatible input level.

                               CMOS 3-state output structure or N-channel open-drain output structure.

                               8-bit CMOS I/O port.

                               I/O direction register allows each pin to be individually programmed as either input or output.

P10P17 I/O port P1            When the external memory is used, these pins are used as the address bus.

                               CMOS compatible input level.

                               CMOS 3-state output structure or N-channel open-drain output structure.

                               8-bit CMOS I/O port.

                               I/O direction register allows each pin to be individually programmed as either input or output.

P20P27 I/O port P2            When the external memory is used, these pins are used as the data bus.

P30/PWM00                      CMOS compatible input level.
P31/PWM10
                               CMOS 3-state output structure.
                  I/O port P3
P32P37                        P24 to P27 (4 bits) are enabled to output large current for LED drive (only in single-chip mode).

                               8-bit CMOS I/O port.                                       Key-on wake-up input pin
                                                                                           Comparator input pin
                               I/O direction register allows each pin to be individually  PWM output pin
                                programmed as either input or output.

                               When the external memory is used, these pins are
                                used as the control bus.

                               CMOS compatible input level.                               Key-on wake-up input pin

                               CMOS 3-state output structure.                             Comparator input pin

                               These pins function as key-on wake-up and compara-
                                tor input.

                               These pins are enabled to control pull-up.

                                                                                                                                    5
                                        MITSUBISHI MICROCOMPUTERS

                                                 3886 Group

                             SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Table 2 Pin description (2)

       Pin    Name                                       Functions                      Function except a port function
                                                                                     Sub-clock generating circuit I/O
   P40/XCOUT                 8-bit I/O port with the same function as port P0.       pins
   P41/XCIN                                                             (Connect a resonator.)
                              P40, P41 : CMOS input level
   P42/INT0   I/O port P4     P42P46 : CMOS compatible input level or TTL in-       Interrupt input pins
   /OBF00                                                                            Bus interface function pins
                                            put level
   P43/INT1                   P47 : CMOS compatible input level or TTL input         Serial I/O1 function pins
   /OBF01
                                      level in the bus interface function            Serial I/O1 function pins
   P44/RxD                                                         Bus interface function pins
   P45/TxD                    P40, P41, P47 : CMOS 3-state output structure          Bus interface function pins
                              P42P46 : CMOS 3-state output structure or N-
   P46/SCLK1                                                                         Interrupt input pins
   /OBF10                                   channel open-drain output structure      Bus interface function pins
                             Regardless of input or output port, P42 to P46 can
   P47/SRDY1                  be input every pin level.
   /S1                       When P42 and P43 are used as output port, the
                              function which makes P42 and P43 clear to "0"
   P50/A0                     when the host CPU reads the output data bus
                              buffer 0 can be added.
   P51/INT20                 8-bit I/O port with the same function as port P0.
   /S0                       CMOS compatible input level.
                             CMOS 3-state output structure.
   P52/INT30                 P50 to P53 can be switched between CMOS com-
   /R                         patible input level or TTL input level in the bus
                              interface function.
   P53/INT40
              I/O port P5
   /W

   P54/CNTR0                                                                         Timer X, timer Y function pins

   P55/CNTR1

   P56/DA1                                                                           D-A converter output pin
   /PWM01                                                                            PWM output pin

   P57/DA2
   /PWM11

   P60/AN0 I/O port P6      8-bit I/O port with the same function as port P0.      A-D converter output pin
   P67/AN7
                             CMOS compatible input level.                           Serial I/O2 function pin
   P70/SIN2   I/O port P7                                                            Serial I/O2 function pin
   P71/SOUT2                 CMOS 3-state output structure.                         Interrupt input pin
   P72/SCLK2                                                                         Interrupt input pin
   P73/SRDY2                 8-bit I/O port with the same function as port P0.      I2C-BUS interface function pin
   /INT21
   P74/INT31                  P70P75 : CMOS compatible input level or TTL in-
   P75/INT41                                put level
   P76/SDA
   P77/SCL                    P76, P77 : CMOS compatible input level or
                                            SMBUS input level in the I2C-BUS inter-
                                            face function, N-channel open-drain
                                            output structure

                             Regardless of input or output port, P70 to P75 can
                              be input every pin level.

   P80/DQ0                  8-bit I/O port with the same function as port P0.      Bus interface function pin
   P87/DQ7 I/O port P8       CMOS compatible input level.
                             CMOS 3-state output structure.
                             CMOS compatible input level or TTL input level in
                              the bus interface function.

6
                                                               MITSUBISHI MICROCOMPUTERS

                                                                        3886 Group

                                                    SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

PART NUMBERING

Product name  M3886 7 M 8 A- XXX HP

                                     Package type
                                     HP : 80P6Q-A
                                     GP : 80P6S-A
                                     FS : 80D0

                                     ROM number
                                     Omitted in the one time PROM version shipped in blank,
                                     the EPROM version and the flash memory version.

                                     A : High-speed version
                                     is omitted in the One Time PROM version shipped in blank,
                                     the EPROM version and the flash memory version.

                                      ROM/PROM size
                                      1: 4096 bytes 9: 36864 bytes
                                      2: 8192 bytes A: 40960 bytes
                                      3: 12288 bytes B: 45056 bytes
                                      4: 16384 bytes C: 49152 bytes
                                      5: 20480 bytes D: 53248 bytes
                                      6: 24576 bytes E: 57344 bytes
                                      7: 28672 bytes F : 61440 bytes
                                      8: 32768 bytes
                                     The first 128 bytes and the last 2 bytes of ROM are reserved
                                     areas ; they cannot be used.
                                     However, they can be programmed or erased in the EPROM
                                     version and the flash memory version, so that the users can
                                     use them.

                                      Memory type
                                      M : Mask ROM version
                                      E : EPROM or One Time PROM version
                                      F : Flash memory version

                                     RAM size       5 : 768 bytes
                                     0 : 192 bytes  6 : 896 bytes
                                     1 : 256 bytes  7 : 1024 bytes
                                     2 : 384 bytes  8 : 1536 bytes
                                     3 : 512 bytes  9 : 2048 bytes
                                     4 : 640 bytes

Fig. 5 Part numbering
                                                                                                                                                                                           7
                                                                                                                                 MITSUBISHI MICROCOMPUTERS

                                                                                                                                              3886 Group

                                                                                                                                 SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

GROUP EXPANSION                                                                                       Packages

Mitsubishi plans to expand the 3886 group as follows.                                                 80P6Q-A .................................. 0.5 mm-pitch plastic molded LQFP
                                                                                                      80P6S-A ................................... 0.65mm pitch plastic molded QFP
Memory Type                                                                                           80D0 ....................... 0.8 mm-pitch ceramic LCC (EPROM version)

Support for mask ROM, One Time PROM, EPROM and flash                                                  The pin number and the position of the function pin may change
memory version.                                                                                       by the kind of package.

Memory Size

ROM size ........................................................... 32 K to 60 K bytes
RAM size .......................................................... 1024 to 2048 bytes

   Memory Expansion                                                                 : Mass production                            M38869FFA/MFA
                                                                                                                  M38867E8A/M8A     M38869MCA
                                                                  ROM size (bytes)                                                  M38869M8A
                                                                        ROM

                                                                     external
                                                                          60K
                                                                          48K

                                                                          32K
                                                                          28K
                                                                          24K
                                                                          20K
                                                                          16K

                                                                          12K
                                                                           8K

                                                                                    384 512 640 768 896 1024 1152 1280 1408 1536 2048 3072 4032
                                                                                                                                              RAM size (bytes)

Fig. 6 Memory expansion plan
Currently products are listed below.

Table 3 Support products                                                                                                                                                          As of Jan. 2000
                                                                                                                                                             Remarks
   Product name     (P) ROM size (bytes)                                            RAM size (bytes)  Package                    Mask ROM version
                    ROM size for User in ( )                                                1024                                 One Time PROM version
                                                                                                      80P6Q-A                    One Time PROM version (blank)
   M38867M8A-XXXHP        32768 (32638)                                                     2048                                 EPROM version
   M38867E8A-XXXHP        49152 (19022)                                                                 80D0
   M38867E8AHP            61440 (61310)                                                               80P6Q-A                    Mask ROM version
   M38867E8AFS                                                                                        80P6S-A
   M38869M8A-XXXHP                                                                                    80P6Q-A                    Flash memory version
   M38869M8A-XXXGP                                                                                    80P6S-A
   M38869MCA-XXXHP                                                                                    80P6Q-A
   M38869MCA-XXXGP                                                                                    80P6S-A
   M38869MFA-XXXHP                                                                                    80P6Q-A
   M38869MFA-XXXGP                                                                                    80P6S-A
   M38869FFAHP
   M38869FFAGP

8
                                                                                                 MITSUBISHI MICROCOMPUTERS

                                                                                                          3886 Group

                                                                                      SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

FUNCTIONAL DESCRIPTION
CENTRAL PROCESSING UNIT (CPU)

The 3886 group uses the standard 740 Family instruction set. Re-
fer to the table of 740 Family addressing modes and machine
instructions or the 740 Family Software Manual for details on the
instruction set.
Machine-resident 740 Family instructions are as follows:

  The FST and SLW instructions cannot be used.
  The STP, WIT, MUL, and DIV instructions can be used.

[CPU Mode Register (CPUM)] 003B16

The CPU mode register contains the stack page selection bit, the
processor mode bits specifying the chip operation mode, etc.
The CPU mode register is allocated at address 003B16.

b7  b0

        CPU mode register
        (CPUM : address 003B16)

        Processor mode bits
          b1 b0
           0 0 : Single-chip mode
           0 1 : Memory expansion mode (Note)
           1 0 : Microprocessor mode (Note)
           1 1 : Not available

        Stack page selection bit
           0 : 0 page
           1 : 1 page

        Reserved
        (Do not write "0" to this bit when using
         XCINXCOUT oscillation function.)

        Port XC switch bit
           0 : I/O port function (stop oscillating)
           1 : XCINXCOUT oscillating function

        Main clock (XINXOUT) stop bit
           0 : Oscillating
           1 : Stopped

        Main clock division ratio selection bits
          b7 b6
           0 0 :  = f(XIN)/2 (high-speed mode)
           0 1 :  = f(XIN)/8 (middle-speed mode)
           1 0 :  = f(XCIN)/2 (low-speed mode)
           1 1 : Not available

Note: This mode is not available for M38869M8A/MCA/MFA and the flash memory version.

Fig. 7 Structure of CPU mode register

                                                                                      9
                                                                                         MITSUBISHI MICROCOMPUTERS

                                                                                                      3886 Group

                                                                     SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

MEMORY                                                               Interrupt Vector Area
Special Function Register (SFR) Area
                                                                     The interrupt vector area contains reset and interrupt vectors.
The Special Function Register area in the zero page contains con-
trol registers such as I/O ports and timers.                         Zero Page

RAM                                                                  Access to this area with only 2 bytes is possible in the zero page
                                                                     addressing mode.
RAM is used for data storage and for stack area of subroutine
calls and interrupts.                                                Special Page

ROM                                                                  Access to this area with only 2 bytes is possible in the special
                                                                     page addressing mode.
The first 128 bytes and the last 2 bytes of ROM are reserved for
device testing and the rest is user area for storing programs. Pro-
gram/Erase of the reserved ROM area is possible in the EPROM
version and the flash memory version

    RAM area      Address                                                        000016  SFR area
                  XXXX16                                                         004016
       RAM size                                                                  010016                         Zero page
         (bytes)  00FF16                                             RAM
                  013F16
             192  01BF16                                             XXXX16              Not used
             256  023F16                                                                          SFR area (Note 1)
             384  02BF16                                             0FFE16
             512  033F16                                             0FFF16
             640  03BF16
             768  043F16
             896  063F16
           1024   083F16
           1536
           2048

    ROM area                                                         YYYY16

       ROM size   Address  Address                                                       Reserved ROM area
         (bytes)  YYYY16   ZZZZ16                                                         (Note 2) (128 bytes)

           4096   F00016   F08016                                    ZZZZ16
           8192   E00016   E08016
         12288    D00016   D08016                                    ROM
         16384    C00016   C08016                                               FF0016
         20480    B00016   B08016
         24576    A00016   A08016                                    FFDC16                                     Special page
         28672    900016   908016                                                  Interrupt vector area
         32768    800016   808016
         36864    700016   708016                                    FFFE16 Reserved ROM area
         40960    600016   608016
         45056    500016   508016                                    FFFF16              (Note 2)
         49152    400016   408016
         53248    300016   308016   Notes 1: This area is SFR in M38869FFA.
         57344    200016   208016
         61440    100016   108016                 This area is Reserved in M38869MFA/MCA/M8A.
                                                  This area is not used in M38867M8A/E8A.
                                               2: This area is usable in EPROM version and flash memory version.

Fig. 8 Memory map diagram

10
                                                                                 MITSUBISHI MICROCOMPUTERS

                                                                                          3886 Group

                                                                      SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

000016 Port P0 (P0)                                                   002016 Prescaler 12 (PRE12)
000116 Port P0 direction register (P0D)                               002116 Timer 1 (T1)
000216 Port P1 (P1)                                                   002216 Timer 2 (T2)
000316 Port P1 direction register (P1D)                               002316 Timer XY mode register (TM)
000416 Port P2 (P2)                                                   002416 Prescaler X (PREX)
000516 Port P2 direction register (P2D)                               002516 Timer X (TX)
000616 Port P3 (P3)                                                   002616 Prescaler Y (PREY)
000716 Port P3 direction register (P3D)                               002716 Timer Y (TY)
000816 Port P4 (P4)                                                   002816 Data bas buffer register 0 (DBB0)
000916 Port P4 direction register (P4D)                               002916 Data bas buffer status register 0 (DBBSTS0)
000A16 Port P5 (P5)                                                   002A16 Data bas buffer control register (DBBCON)
000B16 Port P5 direction register (P5D)                               002B16 Data bas buffer register 1 (DBB1)
000C16 Port P6 (P6)                                                   002C16 Data bas buffer status register 1 (DBBSTS1)
000D16 Port P6 direction register (P6D)                               002D16 Comparator data register (CMPD)
000E16 Port P7 (P7)                                                   002E16 Port control register 1 (PCTL1)
000F16 Port P7 direction register (P7D)                               002F16 Port control register 2 (PCTL2)
001016 Port P8 (P8)/Port P4 input register (P4I)                      003016 PWM0H register (PWM0H)
001116 Port P8 direction register (P8D)/Port P7 input register (P7I)  003116 PWM0L register (PWM0L)
001216 I2C data shift register (S0)                                   003216 PWM1H register (PWM1H)
001316 I2C address register (S0D)                                     003316 PWM1L register (PWM1L)
001416 I2C status register (S1)                                       003416 AD/DA control register (ADCON)
001516 I2C control register (S1D)                                     003516 A-D conversion register 1 (AD1)
001616 I2C clock control register (S2)                                003616 D-A1 conversion register (DA1)
001716 I2C start/stop condition control register (S2D)                003716 D-A2 conversion register (DA2)
001816 Transmit/Receive buffer register (TB/RB)                       003816 A-D conversion register 2 (AD2)
001916 Serial I/O1 status register (SIO1STS)                          003916 Interrupt source selection register (INTSEL)
001A16 Serial I/O1 control register (SIO1CON)                         003A16 Interrupt edge selection register (INTEDGE)
001B16 UART control register (UARTCON)                                003B16 CPU mode register (CPUM)
001C16 Baud rate generator (BRG)                                      003C16 Interrupt request register 1 (IREQ1)
001D16 Serial I/O2 control register (SIO2CON)                         003D16 Interrupt request register 2 (IREQ2)
001E16 Watchdog timer control register (WDTCON)                       003E16 Interrupt control register 1 (ICON1)
001F16 Serial I/O2 register (SIO2)                                    003F16 Interrupt control register 2 (ICON2)

                                                                      0FFE16 Flash memory control register (FCON)          (Note)
                                                                      0FFF16 Flash command register (FCMD)                 (Note)

                                                                                  Note: Flash memory version only

Fig. 9 Memory map of special function register (SFR)

                                                                                                                                   11
                                                                                MITSUBISHI MICROCOMPUTERS

                                                                                             3886 Group

                                                                                SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

I/O PORTS                                                                  output latch is written to and the pin remains floating.
                                                                           When the P8 function select bit of the port control register 2 (ad-
The I/O ports have direction registers which determine the input/          dress 002F16) is set to "1", read from address 001016 becomes
output direction of each individual pin. Each bit in a direction reg-      the port P4 input register, and read from address 001116 becomes
ister corresponds to one pin, and each pin can be set to be input          the port P7 input register.
port or output port.                                                       As the particular function, value of P42 to P46 pins and P70 to P75
When "0" is written to the bit corresponding to a pin, that pin be-        pins can be read regardless of setting direction registers, by read-
comes an input pin. When "1" is written to that bit, that pin              ing the port P4 input register (address 001016) or the port P7 input
becomes an output pin.                                                     register (address 001116) respectively.
If data is read from a pin which is set to output, the value of the
port output latch is read, not the value of the pin itself. Pins set to
input are floating. If a pin set to input is written to, only the port

Table 4 I/O port function (1)

    Pin    Name                Input/Output  I/O Structure                    Non-Port Function              Related SFRs      Ref.No.
                                                                                                                                 (1)
P00/P3REF  Port P0                           CMOS compatible               Address low-order byte     CPU mode register
                                             input level                   output                     Port control register 1    (2)
P01P07    Port P1                           CMOS 3-state output           Analog comparator          Serial I/O2 control        (3)
           Port P2                           or N-channel open-            power source input pin     register                   (4)
P10P17    Port P3                           drain output                                                                        (5)
P20P27                                                                    Address low-order byte     CPU mode register          (6)
P30/PWM00                                            CMOS compatible       output                     Port control register 1    (7)
P31/PWM10                                            input level                                                                 (8)
                                                     CMOS 3-state output   Address high-order         CPU mode register          (9)
P32P37                                                                    byte output                CPU mode register         (10)
                               Input/output,                                                          Port control register 1   (11)
P40/XCOUT                      individual bits                             Data bus I/O               AD/DA control register
P41/XCIN                                                                                                                        (12)
P42/INT0/                                             CMOS compatible      Control signal I/O         CPU mode register
OBF00                                                 input level or TTL   PWM output                 Port control register 1   (13)
P43/INT1/                                             input level          Key-on wake up input
OBF01                                                 CMOS 3-state output  Comparator input           CPU mode register         (14)
                                                      or N-channel open-
P44/RXD                                               drain output         Control signal I/O
                                                                           Key-on wake up input
                                                                           Comparator input

                                                                           Sub-clock generating
                                                                           circuit

                                                                           External interrupt input Interrupt edge selection

                                                                           Bus interface function register

                                                                           I/O                        Port control register 2

P45/TXD    Port P4                                                         Serial I/O1 function in-   Serial I/O1 control
                                                                           put                        register
P46/SCLK1                                                                                             Port control register 2
/OBF10                                                                     Serial I/O1 function out-
                                                                           put                        Serial I/O1 control
                                                                                                      register
                                                                           Serial I/O1 function I/O   UART control register
                                                                           Bus interface function     Port control register 2
                                                                           output
                                                                                                      Serial I/O1 control
                                                                                                      register
                                                                                                      Data bus buffer control
                                                                                                      register
                                                                                                      Port control register 2

P47/SRDY1                                    CMOS compatible               Serial I/O1 function out-  Serial I/O1 control
/S1                                          input level                   put                        register
                                             CMOS 3-state output           Bus interface function     Data bus buffer control
                                             (when selecting bus           input                      register
                                             interface function)
                                             CMOS compatible
                                             input level or TTL
                                             input level

12
                                                                           MITSUBISHI MICROCOMPUTERS

                                                                                        3886 Group

                                                                           SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Table 5 I/O port function (2)

Pin         Name               Input/Output            I/O Format        Non-Port Function             Related SFRs        Ref.No.
                                                                                                                            (15)
P50/A0                                          CMOS compatible       Bus interface function     Data bus buffer control
                                                input level           input                      register                   (16)
                                                CMOS 3-state output
P51/INT20   Port P5                             (when selecting bus   External interrupt input   Interrupt edge selection   (17)
/S0         Port P6                             interface function)   Bus interface function     register                   (18)
                                                CMOS compatible       input                      Data bus buffer control    (19)
P52/INT30                                       input level or TTL                               register                    (20)
/R                                              input level                                                                 (21)
                                                                                                                            (22)
P53/INT40                                                             Timer X, timer Y func-     Timer XY mode register     (23)
/W                                                                    tion I/O
                                                                                                                            (24)
P54/CNTR0                                       CMOS compatible       D-A converter output       AD/DA control register
P55/CNTR1                                       input level           PWM output                 UART control register      (25)
                                                CMOS 3-state output
P56/DA1/
PWM01                                                                 A-D converter input        AD/DA control register

P57/DA2/                       Input/output,                          Serial I/O2 function I/O   Serial I/O2 control
PWM11                          individual bits                                                   register
                                                                                                 Port control register 2
P60/AN0
P67/AN7                                         CMOS compatible
                                                input level or TTL
P70/SIN2                                        input level
                                                N-channel open-drain
P71/SOUT2                                       output

P72/SCLK2

P73/SRDY2/                                                            Serial I/O2 function out-  Serial I/O2 control
INT21                                                                 put                        register
                                                                      Bus interface function     Port control register 2
P74/INT31   Port P7                                                   input
P75/INT41                                                                                        Interrupt edge selection
                                                                      External interrupt input   register
                                                                                                 Port control register 2

                                                CMOS compatible

                                                input level

                                                N-channel open-drain

P76/SDA                                         output                I2C-BUS interface func-
P77/SCL                                                               tion I/O
                                                (when selecting I2C-                             I2C control register      (26)
                                                BUS interface                                                              (27)

                                                function)

                                                CMOS compatible

                                                input level or SMBUS

                                                input level

                                                CMOS compatible

                                                input level

                                                CMOS 3-state output

P80/DQ0    Port P8                             (when selecting bus Bus interface function Data bus buffer control         (28)
P87/DQ7
                                                interface function)   I/O                        register

                                                CMOS compatible
                                                input level or TTL
                                                input level

Notes1: For details of the functions of ports P0 to P3 in modes other than single-chip mode, and how to use double-function ports as function I/O ports, refer
            to the applicable sections.

        2: Make sure that the input level at each pin is either 0 V or VCC during execution of the STP instruction.
            When an input level is at an intermediate potential, a current will flow from VCC to VSS through the input-stage gate.

                                                                                                                                 13
                                                                                                                MITSUBISHI MICROCOMPUTERS

                                                                                                                         3886 Group

                                                                                                     SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

    (1) Port P00  P00P03 output                                                           (2) Ports P01P07,P1

                  structure selection bit                                                                P00P03,
                                                                                                         P04P07,
                  Direction                                                                              P10P13,
                  register                                                                               P14P17 output structure

    Data bus      Port latch                                                                                             selection bits

                                                                                                                      Direction
                                                                                                                      register

                                                                                           Data bus  Port latch

    Comparator reference power source input

                                                Comparator reference input
                                                                    pin select bit

    (3) Port P2                                                                            (4) Port P30                        P30P33 pull-up control bit

                  Direction                                                                 PWM0 output pin selection bit
                  register                                                                                    PWM0 enable bit

    Data bus      Port latch                                                                         Direction
                                                                                                     register

                                                                                           Data bus  Port latch

                                                                                                     PWM00 output                             Comparator           input
                                                                                                                                         Key-on wake-up

    (5) Port P31                         P30P33 pull-up control bit                       (6) Ports P32P37

    PWM1 output pin selection bit                                                                                           P30P33,
                                                                                                                            P34P37 pull-up control bit
                 PWM1 enable bit

                  Direction
                  register

    Data bus      Port latch                                                                         Direction
                                                                                                     register
                                                                                           Data bus
                                                                                                     Port latch

                  PWM10 output                  Comparator
                                           Key-on wake-up
                                                                                    input

                                                                                                                                              Comparator    input
                                                                                                                                         Key-on wake-up

    (7) Port P40                                                                           (8) Port P41

                  Port XC switch bit                                                                    Port XC switch bit

                              Direction                                                                             Direction
                              register                                                                              register

    Data bus      Port latch                                                               Data bus  Port latch

                                                      Oscillator                                     Sub-clock generating circuit input
                                           Port P41

                                                 Port XC switch bit

Fig. 10 Port block diagram (1)

14
                                                                                                              MITSUBISHI MICROCOMPUTERS

                                                                                                                       3886 Group

                                                                                                   SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

(9) Port P42                                                                             (10) Port P43

                  P4 output structure selection bit                                                       P4 output structure selection bit

                  OBF00 output enable bit                                                                  OBF01 output enable bit
                          Direction                                                                                Direction
                          register                                                                                 register

Data bus       Port latch                                                                Data bus  Port latch

                                 T1                                                                T1
                                 T2
                                                                                                                     T2
             OBF00 output                                                                          OBF01 output

                                     INT0 interrupt input                                                                        INT1 interrupt input

(11) Port P44                                                                            (12) Port P45

                  P4 output structure selection bit                                                 P45/TXD P-channel output disable bit
         Serial I/O1 enable bit                                                                        Serial I/O1 enable bit
                                                                                                         Transmit enable bit
            Receive enable bit                                                                                     Direction
                                                                                                                   register
                           Direction
                           register

                                                                                         Data bus  Port latch

Data bus       Port latch

                                 T1                                                                                         T1
                                 T2                                                                                          T2
                                                                                                   Serial I/O1 output
                                           Serial I/O1 input

(13) Port P46                                                                            (14) Port P47

Serial I/O1    P4 output structure selection bit                                                      Serial I/O1 mode selection bit
                                                                                                           Serial I/O1 enable bit
synchronous clock selection bit                                                                            SRDY1 output enable bit

Serial I/O1 enable bit                                                                       Data bus buffer function
                                                                                                             selection bit
Serial I/O1 mode selection bit                                                                                     Direction
      Serial I/O1 enable bit                                                                                       register
        OBF10 output enable bit
                    Direction
                    register

               Port latch                                                                Data bus  Port latch

Data bus

                                                  T1                                               Serial I/O1 ready output                            T3
                                                  T2
                Serial I/O1 clock output                                                                                                     S1 input         Data bus buffer function
                              OBF10 output                                                                                                                    selection bit

(15) Port P50                                         Serial I/O1 external clock input

   Data bus buffer enable bit                                                            (16) Ports P51,P52,P53
                           Direction
                           register                                                         Data bus buffer enable bit
                                                                                                                   Direction
                                                                                                                   register

Data bus       Port latch                                                                Data bus  Port latch

                                                      A0 input  T3                                 INT20, INT30, INT40 interrupt input
                                                                                                                               S0,R,W input
                                                                        Data bus buffer                                                                T3
                                                                        enable bit
                                                                                                                                                               Data bus buffer
                                                                                                                                                               enable bit

T1. The input level can be switched between CMOS compatible input level and TTL level by the P4 input level selection bit of the port control
      register 2 (address 002F16).

T2. The input level can be switched between CMOS compatible input level and TTL level by the P4 input level selection bit of the port control
      register 2 (address 002F16).
      The port P8 and port P4 input register can be switched by the P8 function selection bit of the port control register 2 (address 002F16).

T3. The input level can be switched between CMOS compatible input level and TTL level by the input level selection bit of the data bus buffer
      control register (address 002A16).

Fig. 11 Port block diagram (2)

                                                                                                                                                                                        15
                                                                                                                  MITSUBISHI MICROCOMPUTERS

                                                                                                                           3886 Group

                                                                                                       SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

    (17) Ports P54,P55                                                                   (18) Port P56

                               Direction                                                   PWM0 output pin selection bit
                               register                                                                    PWM0 enable bit

    Data bus       Port latch                                                                                       Direction
                                                                                                                    register

                                                                                         Data bus      Port latch

              Pulse output mode                                                                        PWM01 output
                      Timer output

                                    CNTR0,CNTR1 interrupt input

    (19) Port P57                                                                        (20) Port P6                          D-A converter output
                                                                                                                                                     D-A1 output enable bit
      PWM1 output pin selection bit
                       PWM1 enable bit                                                                 Direction
                                                                                                       register
                               Direction
                               register

                                                                                         Data bus      Port latch

    Data bus       Port latch

                                                                                                       A-D converter input
                                                                                                                           Analog input pin selection bit

              PWM11 output

                                    D-A converter output
                                                                 D-A2 output enable bit

    (21) Port P70                                                                        (22) Port P71

                   Direction                                                              Serial IO/2 transmit completion signal
                   register                                                                            Serial I/O2 port selection bit

                                                                                                                    Direction
                                                                                                                    register

    Data bus       Port latch

                                                                                         Data bus      Port latch

                                                       T4                                                                                T4
                                                       T5
                                                                                                                                         T5
                                                        Serial I/O2 input
                                                                                                                   Serial I/O2 output
    (23) Port P72
                                                                                         (24) Port P73
              Serial I/O2 synchronization
                         clock selection bit                                                              SRDY2 output enable bit
                                                                                                                   Direction
             Serial I/O2 port selection bit                                                                        register
                               Direction
                               register

                                                                                         Data bus      Port latch

    Data bus       Port latch

                                        T4                                                                                    T4
                                        T5                                                                                    T5

              Serial I/O2 clock output                                                             Serial I/O2 ready output
                                                        Serial I/O2                                                             INT21 interrupt input

                                             external clock input

    T4. The input level can be switched between CMOS compatible input level and TTL level by the P7 input level selection bit of the port
          control register 2 (address 002F16).

    T5. The input level can be switched between CMOS compatible input level and TTL level by the P7 input level selection bit of the port
          control register 2 (address 002F16).
          The port P8 direction register and port P7 input register can be switched by the P8 function selection bit of the port control register 2

          (address 002F16).

Fig. 12 Port block diagram (3)

16
                                                                                        MITSUBISHI MICROCOMPUTERS

                                                                                                 3886 Group

                                                                             SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

(25) Ports P74,P75                                                 (26) Port P76

                            Direction                                          I2C-BUS interface
                            register                                                      enable bit

                                                                                              Direction
                                                                                              register

Data bus  Port latch

                                                                   Data bus  Port latch

                                           T4                                SDA output
                                           T5

                                      INT31,INT41 interrupt input

                                                                                                                                 T6
                                                                                                            SDA input

(27) Port P77                                                      (28) Port P8 S0

            I2C-BUS interface                                                S1                          R
                       enable bit
                                                                   Data bus buffer enable bit
                           Direction
                           register                                          Direction
                                                                             register

Data bus  Port latch                                               Data bus  Port latch

          SCL output                                        T6               Output buffer 0
                                       SCL input                             Status register 0

                                                                              Output buffer 1
                                                                             Status register 1

                                                                                                    T3
                                                                                  Input buffer 0

                                                                                                     T3
                                                                                  Input buffer 1

            T6. The input level can be switched between CMOS compatible input level and SMBUS level by the I2C-BUS interface pin input
                   selection bit of the I2C control register (address 001516).

Fig. 13 Port block diagram (4)

                                                                                                                                        17
                                                           MITSUBISHI MICROCOMPUTERS

                                                                    3886 Group

                                                SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

                             b7                 b0
                             b7
Fig. 14 Structure of port I/O related register             Port control register 1
                                                           (PCTL1: address 002E16)

                                                          P00P03 output structure selection bit
                                                           0: CMOS
                                                           1: N-channel open-drain

                                                          P04P07 output structure selection bit
                                                           0: CMOS
                                                           1: N-channel open-drain

                                                          P10P13 output structure selection bit
                                                           0: CMOS
                                                           1: N-channel open-drain

                                                          P14P17 output structure selection bit
                                                           0: CMOS
                                                           1: N-channel open-drain

                                                          P30P33 pull-up control bit
                                                           0: No pull-up
                                                           1: Pull-up

                                                          P34P37 pull-up control bit
                                                           0: No pull-up
                                                           1: Pull-up

                                                          PWM0 enable bit
                                                           0: PWM0 output disabled
                                                           1: PWM0 output enabled

                                                          PWM1 enable bit
                                                           0: PWM1 output disabled
                                                           1: PWM1 output enabled

                                                b0

                                                           Port control register 2
                                                           (PCTL2: address 002F16)

                                                          P4 input level selection bit (P42P46)
                                                           0: CMOS level input
                                                           1: TTL level input

                                                          P7 input level selection bit (P70P75)
                                                           0: CMOS level input
                                                           1: TTL level input

                                                          P4 output structure selection bit (P42, P43, P44, P46)
                                                           0: CMOS
                                                           1: N-channel open-drain

                                                          P8 function selection bit
                                                           0: Port P8/Port P8 direction register
                                                           1: Port P4 input register/Port P7 input register

                                                          INT2, INT3, INT4 interrupt switch bit
                                                           0: INT20, INT30, INT40 interrupt
                                                           1: INT21, INT31, INT41 interrupt

                                                          Timer Y count source selection bit
                                                           0: f(XIN)/16 (f(XCIN)/16 in low-speed mode)
                                                           1: f(XCIN)

                                                          Oscillation stabilizing time set after STP instruction released bit
                                                           0: Automatic set "0116" to timer 1 and "FF16" to prescaler 12
                                                           1: No automatic set

                                                          Port output P42/P43 clear function selection bit
                                                           0: Only software clear
                                                           1: Software clear and output data bus buffer 0 reading
                                                              (system bus side)

18
                                                                        MITSUBISHI MICROCOMPUTERS

                                                                                     3886 Group

                                                                        SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

INTERRUPTS                                                              Interrupt Source Selection

Interrupts occur by 16 sources among 21 sources: nine external,         Any of the following interrupt sources can be selected by the inter-
eleven internal, and one software.                                      rupt source selection register (address 003916).
                                                                        1. INT0 or Input buffer full
Interrupt Control                                                       2. INT1 or Output buffer empty
                                                                        3. Serial I/O1 transmission or SCLSDA
Each interrupt is controlled by an interrupt request bit, an interrupt  4. CNTR0 or SCLSDA
enable bit, and the interrupt disable flag except for the software in-  5. Serial I/O2 or I2C
terrupt set by the BRK instruction. An interrupt occurs if the          6. INT2 or I2C
corresponding interrupt request and enable bits are "1" and the in-     7. CNTR1 or Key-on wake-up
terrupt disable flag is "0".                                            8. A-D conversion or Key-on wake-up
Interrupt enable bits can be set or cleared by software.
Interrupt request bits can be cleared by software, but cannot be        External Interrupt Pin Selection
set by software.
The BRK instruction cannot be disabled with any flag or bit. The I      The occurrence sources of the external interrupt INT2, INT3, and
(interrupt disable) flag disables all interrupts except the BRK in-     INT4 can be selected from either input from INT20, INT30, INT40
struction interrupt.                                                    pin, or input from INT21, INT31, INT41 pin by the INT2, INT3, INT4
When several interrupts occur at the same time, the interrupts are      interrupt switch bit (bit 4 of address 002F16).
received according to priority.
                                                                        s Notes
Interrupt Operation
                                                                        When setting of the following register or bit is changed, the inter-
By acceptance of an interrupt, the following operations are auto-       rupt request bit may be set to "1."
matically performed:                                                    Interrupt edge selection register (address 003A16)
1. The contents of the program counter and the processor status          Interrupt source selection register (address 003916)
                                                                         INT2, INT3, INT4 interrupt switch bit of Port control register 2 (bit
   register are automatically pushed onto the stack.
2. The interrupt disable flag is set and the corresponding interrupt      4 of address 002F16)
                                                                        Accept the interrupt after clearing the interrupt request bit to "0"
   request bit is cleared.                                              after interrupt is disabled and the above register or bit is set.
3. The interrupt jump destination address is read from the vector

   table into the program counter.

                                                                        19
                                                                                          MITSUBISHI MICROCOMPUTERS

                                                                                                       3886 Group

                                                                                       SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Table 6 Interrupt vector addresses and priority

Interrupt Source  Priority         Vector Addresses (Note 1)            Interrupt Request                           Remarks
Reset (Note 2)        1                                             Generating Conditions
                                   High          Low                                                Non-maskable
                                                              At reset                              External interrupt
                                   FFFD16        FFFC16                                             (active edge selectable)
                                                              At detection of either rising or
INT0                               FFFB16        FFFA16       falling edge of INT0 input
                                2
                                                              At input data bus buffer writing
Input buffer full
(IBF)

INT1                                                          At detection of either rising or External interrupt

Output buffer                                                 falling edge of INT1 input            (active edge selectable)
empty (OBE)
                  3                FFF916        FFF816       At output data bus buffer read-
                                                              ing

Serial I/O1       4                FFF716        FFF616       At completion of serial I/O1 data     Valid when serial I/O1 is selected
reception                                                     reception
                                   FFF516        FFF416                                             Valid when serial I/O1 is selected
Serial I/O1                        FFF316        FFF216       At completion of serial I/O1
transmission                       FFF116        FFF016       transfer shift or when transmis-      External interrupt
                                   FFEF16        FFEE16       sion buffer is empty                  (active edge selectable)
                                5  FFED16        FFEC16       At detection of either rising or
                                   FFEB16        FFEA16       falling edge of SCL or SDA            STP release timer underflow
SCL, SDA
                                   FFE916        FFE816       At timer X underflow                  External interrupt
Timer X           6                                                                                 (active edge selectable)
                                   FFE716        FFE616       At timer Y underflow                  External interrupt
Timer Y           7                                                                                 (active edge selectable)
                                   FFE516        FFE416       At timer 1 underflow                  External interrupt
Timer 1           8                FFE316        FFE216                                             (active edge selectable)
                                   FFE116        FFE016       At timer 2 underflow                  External interrupt (falling valid)
Timer 2           9                                           At detection of either rising or
                                                              falling edge of CNTR0 input           Valid when serial I/O2 is selected
CNTR0
                               10                             At detection of either rising or      External interrupt
                                                              falling edge of SCL or SDA            (active edge selectable)
SCL, SDA                                                      At detection of either rising or
                                                              falling edge of CNTR1 input           External interrupt
CNTR1                                                                                               (active edge selectable)
                               11                             At falling of port P3 (at input) in-  External interrupt
                                                              put logical level AND                 (active edge selectable)
Key-on wake-up
                                                              At completion of serial I/O2 data
Serial I/O2       12                                          transfer

I2C                                                           At completion of data transfer
                                                              At detection of either rising or
INT2                                                          falling edge of INT2 input
                               13
                                                              At completion of data transfer
I2C
                                                              At detection of either rising or
INT3              14                                          falling edge of INT3 input

INT4              15                                          At detection of either rising or
                                                              falling edge of INT4 input

A-D converter                      FFDF16        FFDE16       At completion of A-D conversion
                               16
                                                              At falling of port P3 (at input) in-  External interrupt (falling valid)
Key-on wake-up                                                put logical level AND                 Non-maskable software interrupt

BRK instruction   17               FFDD16        FFDC16       At BRK instruction execution

Notes 1: Vector addresses contain interrupt jump destination addresses.
         2: Reset function in the same way as an interrupt with the highest priority.

20
                                                                                                         MITSUBISHI MICROCOMPUTERS

                                                                                                                  3886 Group

                                                                                              SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

                          Interrupt request bit                                               Interrupt request
                          Interrupt enable bit

                                         Interrupt disable flag (I)

                                                                          BRK instruction
                                                                                       Reset

Fig. 15 Interrupt control

b7  b0 Interrupt edge selection register

        (INTEDGE : address 003A16)

        INT0 active edge selection bit                0 : Falling edge active
        INT1 active edge selection bit                1 : Rising edge active
        Not used (returns "0" when read)
        INT2 active edge selection bit
        INT3 active edge selection bit
        INT4 active edge selection bit
        Not used (returns "0" when read)

b7  b0 Interrupt request register 1                   b7                                      b0 Interrupt request register 2

        (IREQ1 : address 003C16)                                                              (IREQ2 : address 003D16)

        INT0/input buffer full interrupt request                                                           CNTR0/SCL, SDA interrupt request bit
        bit                                                                                                CNTR1/key-on wake-up interrupt
        INT1/output buffer empty interrupt                                                                 request bit
        request bit                                                                                        Serial I/O2/I2C interrupt request bit
        Serial I/O1 receive interrupt request bit                                                          INT2/I2C interrupt request bit
        Serial I/O1 transmit/SCL, SDA interrupt                                                            INT3 interrupt request bit
        request bit                                                                                        INT4 interrupt request bit
        Timer X interrupt request bit                                                                      AD converter/key-on wake-up interrupt
        Timer Y interrupt request bit                                                                      request bit
        Timer 1 interrupt request bit                                                                      Not used (returns "0" when read)
        Timer 2 interrupt request bit
                                                                                              0 : No interrupt request issued
                                                                                              1 : Interrupt request issued

b7  b0  Interrupt control register 1                  b7                                      b0 Interrupt control register 2

        (ICON1 : address 003E16)                                                              (ICON2 : address 003F16)

        INT0/input buffer full interrupt enable bit                                                        CNTR0/SCL, SDA interrupt enable bit
        INT1/output buffer empty interrupt                                                                 CNTR1/key-on wake-up interrupt
        enable bit                                                                                         enable bit
        Serial I/O1 receive interrupt enable bit                                                           Serial I/O2/I2C interrupt enable bit
        Serial I/O1 transmit/SCL, SDA interrupt                                                            INT2/I2C interrupt enable bit
        enable bit                                                                                         INT3 interrupt enable bit
        Timer X interrupt enable bit                                                                       INT4 interrupt enable bit
        Timer Y interrupt enable bit                                                                       AD converter/key-on wake-up interrupt
        Timer 1 interrupt enable bit                                                                       enable bit
        Timer 2 interrupt enable bit                                                                       Not used (returns "0" when read)
                                                                                                           (Do not write "1" to this bit)

                                                                                              0 : Interrupts disabled
                                                                                              1 : Interrupts enabled

Fig. 16 Structure of interrupt-related registers (1)

                                                                                                                                                  21
                                                                                MITSUBISHI MICROCOMPUTERS

                                                                                         3886 Group

                                                                     SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

    b7  b0

            Interrupt source selection register

            (INTSEL: address 003916)

            INT0/input buffer full interrupt source selection bit
             0 : INT0 interrupt
             1 : Input buffer full interrupt

            INT1/output buffer empty interrupt source selection bit
             0 : INT1 interrupt
             1 : Output buffer empty interrupt

            Serial I/O1 transmit/SCL,SDA interrupt source selection bit  (Do not write "1" to these bits simultaneously.)
             0 : Serial I/O1 transmit interrupt
             1 : SCL,SDA interrupt

            CNTR0/SCL,SDA interrupt source selection bit
             0 : CNTR0 interrupt
             1 : SCL,SDA interrupt

            Serial I/O2/I2C interrupt source selection bit               (Do not write "1" to these bits simultaneously.)
             0 : Serial I/O2 interrupt
             1 : I2C interrupt

            INT2/I2C interrupt source selection bit
             0 : INT2 interrupt
             1 : I2C interrupt

            CNTR1/key-on wake-up interrupt source selection bit          (Do not write "1" to these bits simultaneously.)
             0 : CNTR1 interrupt
             1 : Key-on wake-up interrupt

            AD converter/key-on wake-up interrupt source selection bit
             0 : A-D converter interrupt
             1 : Key-on wake-up interrupt

Fig. 17 Structure of interrupt-related registers (2)

22
                                                                                                 MITSUBISHI MICROCOMPUTERS

                                                                                                              3886 Group

                                                                                              SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Key Input Interrupt (Key-on Wake Up)                                 "0". An example of using a key input interrupt is shown in Figure
                                                                     18, where an interrupt request is generated by pressing one of the
A Key input interrupt request is generated by applying "L" level to  keys consisted as an active-low key matrix which inputs to ports
any pin of port P3 that have been set to input mode. In other        P30P33.
words, it is generated when AND of input level goes from "1" to

            Port PXx
            "L" level output

                                  Port control register 1

                                  Bit 5 = "1"

                                                                     Port P37                    Key input interrupt request

            T                                              direction register = "1"                         Port P3
                                                                                                            Input reading circuit
                                               TT Port P37                                                  Comparator circuit

                                               latch

P37 output

                               T                                            Port P36
                                                                    direction register = "1"
P36 output                                     TT Port P36
                                                        latch

                               T                                              Port P35
                                                                       direction register = "1"
P35 output                                     TT Port P35
                                                        latch
                               T
                                                                              Port P34
P34 output                                                             direction register = "1"
                                               TT Port P34
                                                        latch

                                  Port control register 1            Port P33

                                  Bit 4 = "1"               direction register = "0"

            T                                  TT Port P33

P33 input                                      latch

                            T                                                 Port P32
                                                                       direction register = "0"
P32 input                                      TT Port P32
                                                        latch

                            T                                                 Port P31
                                                                       direction register = "0"
P31 input                                      TT Port P31
                                                       latch

                            T                                                 Port P30
                                                                       direction register = "0"
P30 input                                      TT Port P30
                                                        latch

                                                                                                                                                     T P-channel transistor for pull-up
                                                                                                                                                   TT CMOS output buffer

Fig. 18 Connection example when using key input interrupt and port P3 block diagram

                                                                                                                                                                                         23
                                                                      MITSUBISHI MICROCOMPUTERS

                                                                                   3886 Group

                                                                      SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

TIMERS                                                                Timer 1 and Timer 2

The 3886 group has four timers: timer X, timer Y, timer 1, and        The count source of prescaler 12 is the oscillation frequency di-
timer 2.                                                              vided by 16. The output of prescaler 12 is counted by timer 1 and
The division ratio of each timer or prescaler is given by 1/(n + 1),  timer 2, and a timer underflow sets the interrupt request bit.
where n is the value in the corresponding timer or prescaler latch.
All timers are count down. When the timer reaches "0016", an un-      Timer X and Timer Y
derflow occurs at the next count pulse and the corresponding
timer latch is reloaded into the timer and the count is continued.    Timer X and Timer Y can each select in one of four operating
When a timer underflows, the interrupt request bit corresponding      modes by setting the timer XY mode register.
to that timer is set to "1".
                                                                      (1) Timer Mode
    b7  b0
                                                                      The timer counts f(XIN)/16.
            Timer XY mode register
            (TM : address 002316)                                     (2) Pulse Output Mode

            Timer X operating mode bit                                Timer X (or timer Y) counts f(XIN)/16. Whenever the contents of
                                                                      the timer reach "0016", the signal output from the CNTR0 (or
            b1b0                                                      CNTR1) pin is inverted. If the CNTR0 (or CNTR1) active edge se-
             0 0: Timer mode                                          lection bit is "0", output begins at " H".
             0 1: Pulse output mode                                   If it is "1", output starts at "L". When using a timer in this mode, set
             1 0: Event counter mode                                  the corresponding port P54 ( or port P55) direction register to out-
             1 1: Pulse width measurement mode                        put mode.

             CNTR0 active edge selection bit                          (3) Event Counter Mode
               0: Interrupt at falling edge
                  Count at rising edge in event                       Operation in event counter mode is the same as in timer mode,
                  counter mode                                        except that the timer counts signals input through the CNTR0 or
               1: Interrupt at rising edge                            CNTR1 pin.
                  Count at falling edge in event                      When the CNTR0 (or CNTR1) active edge selection bit is "0", the
                  counter mode                                        rising edge of the CNTR0 (or CNTR1) pin is counted.
                                                                      When the CNTR0 (or CNTR1) active edge selection bit is "1", the
             Timer X count stop bit                                   falling edge of the CNTR0 (or CNTR1) pin is counted.
               0: Count start
               1: Count stop                                          (4) Pulse Width Measurement Mode

            Timer Y operating mode bit                                If the CNTR0 (or CNTR1) active edge selection bit is "0", the timer
            b5b4                                                      counts f(XIN)/16 while the CNTR0 (or CNTR1) pin is at "H". If the
             0 0: Timer mode                                          CNTR0 (or CNTR1) active edge selection bit is "1", the timer
             0 1: Pulse output mode                                   counts while the CNTR0 (or CNTR1) pin is at "L".
             1 0: Event counter mode
             1 1: Pulse width measurement mode                        The count can be stopped by setting "1" to the timer X (or timer Y)
                                                                      count stop bit in any mode. The corresponding interrupt request
             CNTR1 active edge selection bit                          bit is set each time a timer overflows.
               0: Interrupt at falling edge                           The count source for timer Y in the timer mode or the pulse output
                  Count at rising edge in event                       mode can be selected from either f(XIN)/16 or f(XCIN) by the timer
                  counter mode                                        Y count source selection bit of the port control register 2 (bit 5 of
               1: Interrupt at rising edge                            address 002F16).
                  Count at falling edge in event
                  counter mode

             Timer Y count stop bit
               0: Count start
               1: Count stop

Fig. 19 Structure of timer XY mode register

24
                                                                                                                   MITSUBISHI MICROCOMPUTERS

                                                                                                                            3886 Group

                                                                                                        SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

                                                                                        Data bus

                     Oscillator         Divider

                       f(XIN)           1/16                                     Prescaler X latch (8)     Timer X latch (8)
                                                                                                              Timer X (8)
                                                 Pulse width
                                                 measurement Timer mode
(f(XCIN) in low-speed mode)                                   Pulse output mode

                                                 mode                                                                                 To timer X interrupt
                                                                                                                                      request bit
P54/CNTR0                            CNTR0 active    Event                             Prescaler X (8)
                                     edge selection  counter        Timer X count stop bit                                            To CNTR0 interrupt
                                     bit "0"         mode                                                                             request bit

                                        "1"            CNTR0 active
                                                       edge selection "1"
                                                       bit                       Q
                                                                                    Toggle flip-flop T
                                                                            "0"
                                                                                 Q   R

           Port P54                  Port P54                                                              Timer X latch write pulse
direction register                   latch                                                                 Pulse output mode

                       Pulse output mode

                                                                                        Data bus

           Oscillator          Divider

           f(XIN)              1/16           Timer Y count source
                                              selection bit
(f(XCIN) in low-speed mode)
                  Oscillator                    "0"

                                                                                 Prescaler Y latch (8)     Timer Y latch (8)
                                                                                                              Timer Y (8)
           f(XCIN)                               "1" Pulse width
                                                        measure- Timer mode
                                                        ment mode Pulse output mode

P55/CNTR1                        CNTR1 active        Event                             Prescaler Y (8)                                To timer Y interrupt
                                 edge selection      counter        Timer Y count stop bit                                            request bit
                                 bit "0"             mode
                                                                                                                                      To CNTR1 interrupt
                                        "1"                                                                                           request bit

                                                       CNTR1 active              Q
                                                       edge selection "1"          Toggle flip-flop T
                                                       bit
                                                                                 Q   R
                                                                            "0"
                                     Port P55
           Port P55                  latch                                                                 Timer Y latch write pulse
direction register                                                                                         Pulse output mode

                     Pulse output mode

                                                                    Data bus

                     Oscillator Divider                Prescaler 12 latch (8)           Timer 1 latch (8)  Timer 2 latch (8)
                                                            Prescaler 12 (8)                Timer 1 (8)        Timer 2 (8)
                       f(XIN)           1/16                                                                                          To timer 2 interrupt
                                                                                                                                      request bit
(f(XCIN) in low-speed mode)
                                                                                                                                      To timer 1 interrupt
                                                                                                                                      request bit

Fig. 20 Block diagram of timer X, timer Y, timer 1, and timer 2

                                                                                                                                                            25
                                                                                                                  MITSUBISHI MICROCOMPUTERS

                                                                                                                               3886 Group

                                                                                                              SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

SERIAL I/O                                                                          (1) Clock Synchronous Serial I/O Mode
Serial I/O1
                                                                                    Clock synchronous serial I/O1 mode can be selected by setting
Serial I/O1 can be used as either clock synchronous or asynchro-                    the serial I/O1 mode selection bit of the serial I/O1 control register
                                                                                    (bit 6 of address 001A16) to "1".
nous (UART) serial I/O. A dedicated timer is also provided for                      For clock synchronous serial I/O, the transmitter and the receiver
                                                                                    must use the same clock. If an internal clock is used, transfer is
baud rate generation.                                                               started by a write signal to the TB/RB.

                                                                      Data bus

                                                                                          Address 001816      Serial I/O1 control register Address 001A16
                                                                      Receive buffer register                     Receive buffer full flag (RBF)

    P44/RXD                                                           Receive shift register                                       Receive interrupt request (RI)
                                                                                          Shift clock     Clock control circuit

    P46/SCLK1/OBF10

    f(XIN)           BRG count source selection bit                       Serial I/O1 synchronous
                                                                          clock selection bit
    (f(XCIN) in low-speed mode)                                           Frequency division ratio 1/(n+1)
                                                       1/4
                                                                            Baud rate generator 1/4

                                                                                Address 001C16

    P47/SRDY1/S1                      F/F  Falling-edge detector                                          Clock control circuit
    P45/TXD
                                                                                Shift clock                                          Transmit shift completion flag (TSC)

                                                                      Transmit shift register                 Transmit interrupt source selection bit
                                                                                                                                            Transmit interrupt request (TI)

                                                                      Transmit buffer register                                       Transmit buffer empty flag (TBE)
                                                                                                              Serial I/O1 status register Address 001916
                                                                                      Address 001816
                                                                         Data bus

Fig. 21 Block diagram of clock synchronous serial I/O1

    Transfer shift clock                                    D0        D1        D2                        D3  D4                 D5  D6  D7
    (1/2 to 1/2048 of the internal
    clock, or an external clock)                            D0        D1        D2                        D3  D4                 D5  D6  D7

                   Serial output TxD

                   Serial input RxD

       Receive enable signal SRDY1                                                                                                           RBF = 1
                                                                                                                                             TSC = 1
    Write pulse to receive/transmit
    buffer register (address 001816)                                                                                                     Overrun error (OE)
                                                                                                                                         detection
                                                 TBE = 0
                                                             TBE = 1
                                                             TSC = 0

              Notes 1: As the transmit interrupt (TI), which can be selected, either when the transmit buffer has emptied (TBE=1) or after the
                          transmit shift operation has ended (TSC=1), by setting the transmit interrupt source selection bit (TIC) of the serial I/O1
                          control register.

                       2: If data is written to the transmit buffer register when TSC=0, the transmit clock is generated continuously and serial data
                          is output continuously from the TxD pin.

                       3: The receive interrupt (RI) is set when the receive buffer full flag (RBF) becomes "1" .

Fig. 22 Operation of clock synchronous serial I/O1 function

26
                                                                                             MITSUBISHI MICROCOMPUTERS

                                                                                                          3886 Group

                                                                                           SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

(2) Asynchronous Serial I/O (UART) Mode                                 two buffers have the same address in memory. Since the shift reg-
                                                                        ister cannot be written to or read from directly, transmit data is
Clock asynchronous serial I/O mode (UART) can be selected by            written to the transmit buffer register, and receive data is read
clearing the serial I/O1 mode selection bit of the serial I/O1 control  from the receive buffer register.
register to "0".                                                        The transmit buffer register can also hold the next data to be
Eight serial data transfer formats can be selected, and the transfer    transmitted, and the receive buffer register can hold a character
formats used by a transmitter and receiver must be identical.           while the next character is being received.
The transmit and receive shift registers each have a buffer, but the

                                                             Data bus

                                               Address 001816             Serial I/O1 control register Address 001A16

                                           OE    Receive buffer register                   Receive buffer full flag (RBF)
                                                                                           Receive interrupt request (RI)
                                  Character length selection bit
                                                                                                                   1/16
P44/RXD          ST detector 7 bits              Receive shift register
P46/SCLK1/OBF10
                                  8 bits

                                               PE FE SP detector                                       UART control register
                                                                                                                    Address 001B16
                                                                                Clock control circuit

                                  Serial I/O1 synchronous clock selection bit

f(XIN)           BRG count source selection bit  Frequency division ratio 1/(n+1)
                                                          Baud rate generator
(f(XCIN) in low-speed mode)                                    Address 001C16

                             1/4                 ST/SP/PA generator

                                                                          1/16                         Transmit shift completion flag (TSC)

P45/TXD                                                           Transmit shift register    Transmit interrupt source selection bit
                                                                                                                             Transmit interrupt request (TI)

                             Character length selection bit

                                                             Transmit buffer register                             Transmit buffer empty flag (TBE)
                                                                             Address 001816  Serial I/O1 status register Address 001916

                                                             Data bus

Fig. 23 Block diagram of UART serial I/O1

                                                                                                                                                              27
                                                                                                  MITSUBISHI MICROCOMPUTERS

                                                                                                           3886 Group

                                                                                       SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Transmit or receive clock

      Transmit buffer write
                         signal

                                 TBE=0                 TBE=0
                                        TSC=0
                                        TBE=1                                   TBE=1                 T S C = 1V

    Serial output TXD                          ST  D0  D1                       SP     ST  D0  D1     SP

                                                           1 start bit                                V
                                                           7 or 8 data bit
                                                           1 or 0 parity bit                            Generated at 2nd bit in 2-stop-bit mode
                                                           1 or 2 stop bit (s)

    Receive buffer read
                      signal

                                                                                               RBF=0

                                                                                RBF=1                 RBF=1
                                                                                                      SP
    Serial input RXD                           ST  D0  D1                       SP     ST  D0  D1

            Notes 1: Error flag detection occurs at the same time that the RBF flag becomes "1" (at 1st stop bit, during reception).
                       2: As the transmit interrupt (TI), when either the TBE or TSC flag becomes "1," can be selected to occur depending on the setting of the transmit
                           interrupt source selection bit (TIC) of the serial I/O1 control register.
                       3: The receive interrupt (RI) is set when the RBF flag becomes "1."
                       4: After data is written to the transmit buffer when TSC=1, 0.5 to 1.5 cycles of the data shift cycle is necessary until changing to TSC=0.

Fig. 24 Operation of UART serial I/O1 function

[Serial I/O1 Control Register (SIO1CON)]                                        [Transmit Buffer Register/Receive Buffer
001A16                                                                          Register (TB/RB)] 001816

The serial I/O1 control register consists of eight control bits for the         The transmit buffer register and the receive buffer register are lo-
serial I/O function.                                                            cated at the same address. The transmit buffer is write-only and
                                                                                the receive buffer is read-only. If a character bit length is 7 bits, the
[UART Control Register (UARTCON)] 001B16                                        MSB of data stored in the receive buffer is "0".

The UART control register consists of four control bits (bits 0 to 3)           [Baud Rate Generator (BRG)] 001C16
which are valid when asynchronous serial I/O is selected and set
the data format of an data transfer and one bit (bit 4) which is al-            The baud rate generator determines the baud rate for serial trans-
ways valid and sets the output structure of the P45/TXD pin.                    fer.
                                                                                The baud rate generator divides the frequency of the count source
[Serial I/O1 Status Register (SIO1STS)]                                         by 1/(n + 1), where n is the value written to the baud rate genera-
001916                                                                          tor.

The read-only serial I/O1 status register consists of seven flags
(bits 0 to 6) which indicate the operating status of the serial I/O
function and various errors.
Three of the flags (bits 4 to 6) are valid only in UART mode.
The receive buffer full flag (bit 1) is cleared to "0" when the receive
buffer register is read.
If there is an error, it is detected at the same time that data is
transferred from the receive shift register to the receive buffer reg-
ister, and the receive buffer full flag is set. A write to the serial I/O1
status register clears all the error flags OE, PE, FE, and SE (bit 3
to bit 6, respectively). Writing "0" to the serial I/O1 enable bit SIOE
(bit 7 of the serial I/O control register) also clears all the status
flags, including the error flags.
Bits 0 to 6 of the serial I/O1 status register are initialized to "0" at
reset, but if the transmit enable bit (bit 4) of the serial I/O1 control
register has been set to "1", the transmit shift completion flag (bit
2) and the transmit buffer empty flag (bit 0) become "1".

28
                                                                    MITSUBISHI MICROCOMPUTERS

                                                                             3886 Group

                                                         SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

b7  b0 Serial I/O1 status register                   b7  b0  Serial I/O1 control register

    (SIO1STS : address 001916)                               (SIO1CON : address 001A16)

    Transmit buffer empty flag (TBE)                         BRG count source selection bit (CSS)
    0: Buffer full                                           0: f(XIN) (f(XCIN) in low-speed mode)
    1: Buffer empty                                          1: f(XIN)/4 (f(XCIN)/4 in low-speed mode)

    Receive buffer full flag (RBF)                           Serial I/O1 synchronous clock selection bit (SCS)
    0: Buffer empty                                          0: BRG output divided by 4 when clock synchronous
    1: Buffer full
                                                                serial I/O is selected, BRG output divided by 16
    Transmit shift completion flag (TSC)                        when UART is selected.
    0: Transmit shift in progress                            1: External clock input when clock synchronous serial
    1: Transmit shift completed                                 I/O is selected, external clock input divided by 16
                                                                when UART is selected.

    Overrun error flag (OE)                                  SRDY1 output enable bit (SRDY)
    0: No error                                              0: P47 pin operates as ordinary I/O pin
    1: Overrun error                                         1: P47 pin operates as SRDY1 output pin

    Parity error flag (PE)                                   Transmit interrupt source selection bit (TIC)
    0: No error                                              0: Interrupt when transmit buffer has emptied
    1: Parity error                                          1: Interrupt when transmit shift operation is completed

    Framing error flag (FE)                                  Transmit enable bit (TE)
    0: No error                                              0: Transmit disabled
    1: Framing error                                         1: Transmit enabled

    Summing error flag (SE)                                  Receive enable bit (RE)
    0: (OE) U (PE) U (FE)=0                                  0: Receive disabled
    1: (OE) U (PE) U (FE)=1                                  1: Receive enabled

    Not used (returns "1" when read)                         Serial I/O1 mode selection bit (SIOM)
                                                             0: Clock asynchronous (UART) serial I/O
                                                             1: Clock synchronous serial I/O

b7  b0 UART control register                                 Serial I/O1 enable bit (SIOE)
                                                             0: Serial I/O disabled
    (UARTCON : address 001B16)
                                                               (pins P44 to P47 operate as ordinary I/O pins)
                                                             1: Serial I/O enabled

                                                               (pins P44 to P47 operate as serial I/O pins)

    Character length selection bit (CHAS)
    0: 8 bits
    1: 7 bits

    Parity enable bit (PARE)
    0: Parity checking disabled
    1: Parity checking enabled

    Parity selection bit (PARS)
    0: Even parity
    1: Odd parity

    Stop bit length selection bit (STPS)
    0: 1 stop bit
    1: 2 stop bits

    P45/TXD P-channel output disable bit (POFF)
    0: CMOS output (in output mode)
    1: N-channel open drain output (in output mode)

    Not used (return "1" when read)

Fig. 25 Structure of serial I/O1 control registers

                                                                                                                      29
                                                                                                                                        MITSUBISHI MICROCOMPUTERS

                                                                                                                                                     3886 Group

                                                                                                   SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Serial I/O2                                                                    b7                                                   b0  Serial I/O2 control register

The serial I/O2 function can be used only for clock synchronous                                                                         (SIO2CON : address 001D16)
serial I/O.
For clock synchronous serial I/O the transmitter and the receiver                                                                       Internal synchronous clock selection bits
must use the same clock. If the internal clock is used, transfer is
started by a write signal to the serial I/O2 register.                                                                                         b2 b1 b0

[Serial I/O2 Control Register (SIO2CON)]                                                                                                     0 0 0: f(XIN)/8 (f(XCIN)/8 in low-speed mode)
001D16                                                                                                                                       0 0 1: f(XIN)/16 (f(XCIN)/16 in low-speed mode)
                                                                                                                                             0 1 0: f(XIN)/32 (f(XCIN)/32 in low-speed mode)
The serial I/O2 control register contains seven bits which control                                                                           0 1 1: f(XIN)/64 (f(XCIN)/64 in low-speed mode)
various serial I/O functions.                                                                                                                1 1 0: f(XIN)/128 (f(XCIN)/128 in low-speed mode)
                                                                                                                                             1 1 1: f(XIN)/256 (f(XCIN)/256 in low-speed mode)

                                                                                                                                        Serial I/O2 port selection bit
                                                                                                                                           0: I/O port
                                                                                                                                           1: SOUT2,SCLK2 signal output

                                                                                                                                        SRDY2 output enable bit
                                                                                                                                           0: I/O port

                                                                                                                                           1: SRDY2 signal output

                                                                                                                                        Transfer direction selection bit
                                                                                                                                           0: LSB first
                                                                                                                                           1: MSB first

                                                                                                                                        Serial I/O2 synchronous clock selection bit
                                                                                                                                           0: External clock
                                                                                                                                           1: Internal clock

                                                                                                                                        Comparator reference input selection bit
                                                                                                                                           0: P00/P3REF input
                                                                                                                                           1: Reference input fixed

                                                                          Fig. 26 Structure of serial I/O2 control register

    XCIN                                         SCLK2                                      1/8                                         Internal synchronous
                                                                                   Divider  1/16                                        clock selection bits
            Main clock divide ratio "10"                                                    1/32
            selection bits (Note)                                                           1/64                                                              Data bus
                                                                                            1/128
                      "00"                                                                  1/256

    XIN               "01"

                 P73 latch

                                                 Serial I/O2 synchronous

                 "0"                             clock selection bit "1"

    P73/SRDY2         SRDY2 Synchronization

         /INT21  "1"                             circuit

                 SRDY2 output enable bit                                  "0"

    P72/SCLK2                    P72 latch                External clock                                                                                                Serial I/O2
                                                                                                                                                                        interrupt request
                                     "0"                                     Serial I/O counter 2 (3)

                                     "1"                                        Serial I/O2 register (8)
                 Serial I/O2 port selection bit

    P71/SOUT2                     P71 latch

                                    "0"

                                     "1"
                 Serial I/O2 port selection bit

    P70/SIN2

                            Note: These are assigned to bits 7 and 6 of the CPU mode register (address 003B16).
                                      These bits select any of the high-speed mode, the middle-speed mode, and the low-speed mode.

Fig. 27 Block diagram of serial I/O2 function

30
                                                           MITSUBISHI MICROCOMPUTERS

                                                                    3886 Group

                                                SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

    Transfer clock (Note 1)     D0  D1  D2  D3  D4  D5  D6     (Note 2)
        Serial I/O2 register
                  write signal                              D7

Serial I/O2 output SOUT2

     Serial I/O2 input SIN2

    Receive enable signal SRDY2

                                                                                                                                           Serial I/O2 interrupt request bit set
               Notes 1: When the internal clock is selected as the transfer clock, the divide ratio can be selected by setting bits 0 to 2 of the serial

                            I/O2 control register.
                         2: When the internal clock is selected as the transfer clock, the SOUT2 pin goes to high impedance after transfer completion.

Fig. 28 Timing of serial I/O2 function

                                                                                                                                                                                  31
                                                                             MITSUBISHI MICROCOMPUTERS

                                                                                          3886 Group

                                                                       SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

PULSE WIDTH MODULATION (PWM)                                      The following explanation assumes f(XIN) = 8 MHz.
OUTPUT CIRCUIT

The 3886 group has two PWM output circuits, PWM0 and PWM1,
with 14-bit resolution respectively. These can operate indepen-
dently. When the oscillation frequency XIN is 10 MHz, the
minimum resolution bit width is 200 ns and the cycle period is
3276.8 s. The PWM timing generator supplies a PWM control
signal based on a signal that is the frequency of the XIN clock.

    Data Bus

                       Set to "1"  bit 7             bit 5             PWM0L register (address 003116)
                       at write
                                                                                   bit 0

              bit 7                       bit 0

                                   PWM0H register
                                   (address 003016)

    PWM0 latch (14 bits)

              MSB                                                            LSB

                                          14

                                                                                                        P30 latch

                                   14-bit PWM0 circuit                 PWM0                                              P30/PWM00
                                                                                                                         P56/DA1/PWM01
                                                                                                        PWM0 enable bit

                                   PWM0                                      PWM0 output selection bit
                                   timing
                                   generator         (64 s period) PWM0 enable bit

               f(XIN)    1/2                         (4096 s period)  P30 direction register
              (8MHz)   (4MHz)                                                                       P56 latch

                                                                                                        PWM0 enable bit

                                                                  PWM0 output selection bit
                                                                              PWM0 enable bit

                                                                       P56 direction register

Fig. 29 PWM block diagram (PWM0)

32
                                                                                                                                  MITSUBISHI MICROCOMPUTERS

                                                                                                                                               3886 Group

                                                                                                                            SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Data Setup (PWM0)                                                                                                 mum resolution (250 ns).
                                                                                                                  "H" or "L" of the bit in the ADD part shown in Figure 30 is added to
The PWM0 output pin also functions as port P30 or P56. The                                                        this "H" duration by the contents of the low-order 6-bit data accord-
PWM0 output pin is selected from either P30/PWM00 or                                                              ing to the rule in Table 7.
P56/PWM01 by bit 4 of the AD/DA control register (address                                                         That is, only in the sub-period tm shown by Table 7 in the PWM
003416).                                                                                                          cycle period T = 64t, its "H" duration is lengthened to the minimum
The PWM0 output becomes enabled state by setting bit 6 of the                                                     resolution  added to the length of other periods.
port control register 1 (address 002E16). The high-order eight bits
of output data are set in the PWM0H register (address 003016)                                                     For example, if the high-order eight bits of the 14-bit data are 0316
and the low-order six bits are set in the PWM0L register (address                                                 and the low-order six bits are 0516, the length of the "H"-level out-
003116).                                                                                                          put in sub-periods t8, t24, t32, t40, and t56 is 4 , and its length is 3
PWM1 is set as the same way.                                                                                       in all other sub-periods.
                                                                                                                  Time at the "H" level of each sub-period almost becomes equal,
PWM Operation                                                                                                     because the time becomes length set in the high-order 8 bits or
                                                                                                                  becomes the value plus , and this sub-period t (= 64 s, approxi-
The 14-bit PWM data is divided into the low-order six bits and the                                                mate 15.6 kHz) becomes cycle period approximately.
high-order eight bits in the PWM latch.
The high-order eight bits of data determine how long an "H"-level                                                 Transfer From Register to Latch
signal is output during each sub-period. There are 64 sub-periods
in each period, and each sub-period is 256 !  (64 s) long. The                                                   Data written to the PWML register is transferred to the PWM latch
signal is "H" for a length equal to N times , where  is the mini-                                                 at each PWM period (every 4096 s), and data written to the
                                                                                                                  PWMH register is transferred to the PWM latch at each sub-period
Table 7 Relationship between low-order 6 bits of data and                                                         (every 64 s). The signal which is output to the PWM output pin is
            period set by the ADD bit                                                                             corresponding to the contents of this latch. When the PWML regis-
                                                                                                                  ter is read, the latch contents are read. However, bit 7 of the
Low-order 6 bits of data (PWML)   Sub-periods tm Lengthened (m=0 to 63)                                           PWML register indicates whether the transfer to the PWM latch is
                                                                                                                  completed; the transfer is completed when bit 7 is "0" and it is not
                             LSB  None                                                                            done when bit 7 is "1."
                                  m=32
    000000                        m=16, 48
    000001                        m=8, 24, 40, 56
    000010                        m=4, 12, 20, 28, 36, 44, 52, 60
    000100                        m=2, 6, 10, 14, 18, 22, 26, 30, 34, 38, 42, 46, 50, 54, 58, 62
    001000                        m=1, 3, 5, 7, ................................................ ,57, 59, 61, 63
    010000
    100000

                                  64 s            64 s                                                          4096 s  64 s                  64 s
                                   m=0               m=7                                                                     m=9                   m=63
                                                                                                                  64 s
                                                                                                                    m=8

15.75 s                                 15.75 s  15.75 s  16.0 s                                              15.75 s        15.75 s        15.75 s

Pulse width modulation register H :                          00111111

Pulse width modulation register L :                          000101

Sub-periods where "H" pulse width is 16.0 s :                                                                             m = 8, 24, 32, 40, 56
                                                                                                                           m = all other values
Sub-periods where "H" pulse width is 15.75 s :

Fig. 30 PWM timing

                                                                                                                                                            33
                                                                                                                           MITSUBISHI MICROCOMPUTERS

                                                                                                                                    3886 Group

                                                                                                                SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

       PWM0H              5916          Data 6A16 stored at address 003016                                                Data 7B16 stored at address 003016
        register                                           6A16                                                                         7B16

      PWM0L               Data 2416 stored at address 003116                Bit 7 cleared after transfer                              Data 3516 stored at address 003116
        register
                          1316                A416                          2416                                                                 3516
    PWM0 latch
      (14bits)                  165316        1A9316          Transfer from register to latch           1AA416                  B516          Transfer from register to latch
                                                                       1AA416                                          1EE416                                 1EF516

                                                                            T = 4096 s                    When bit 7 of PWM0L is 0, transfer
                                                                            (64 ! 64 s)                   from register to latch is disabled.

                                                              t = 64 s

    Example 1 6A 6B 6A 6B 6A 6B 6A 6B 6A 6B 6B 6B 6A 6B 6A 6B 6A 6B 6A                                                                6B 6A 6B 6A 6B 6A 6B 6A

     PWM0 output
                1

    low-order          5        5          5            5     52 5                         5      5        5           5                      5        5        5              5
       6-bit output:

    HL

    6A16, 2416            6B16 36 times        6A16 28 times
                                                              (106)
                          (107)                                                                         106 ! 64 + 36

    Example 2 6A 6A 6A 6A 6B 6A 6B 6A 6B 6A 6A 6A 6B 6A 6B 6A 6B 6A 6A                                                                6A 6B 6A 6B 6A 6B 6A 6A
     PWM0 output

    low-order                           4     3            4                         4         3        4                                  4     3           4
        6-bit output:
                          6B16 24 times        6A16 40 times                        106 ! 64 + 24
         HL
        6A16, 1816

                                                                                     t = 64 s
                                                                                       (256 ! 0.25 s)

    Minimum resolution bit width  = 0.25 s

    PWM output                          6B 6A 69 68 67         02 01                                                   6A 69 68 67      02 01
              2                     ADD                        97 96 95                                      ADD
                          02 01 00 FF FE FD FC                                                 02 01 00 FF FE FD FC                   97 96 95     
    8-bit
    counter

                       The ADD                H duration length specified by PWM0H
                       portions with                                      256  (64 s), fixed
                       additional  are
                       determined by
                       PWML.

Fig. 31 14-bit PWM timing (PWM0)

34
                                                                          MITSUBISHI MICROCOMPUTERS

                                                                                       3886 Group

                                                                          SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

BUS INTERFACE                                                         The selection of either the single data bus buffer mode, which
                                                                      uses 1 byte: data bus buffer 0 only, or the double data bus buffer
The 3886 group has a 2-byte bus interface function which is al-       mode, which uses 2 bytes: data bus buffer 0 and data bus buffer
most functionally equal to MELPS8-41 series and the control           1, is performed by bit 1 (data bus buffer function selection bit) of
signal from the host CPU side can operate it (slave mode).            the data bus buffer control register (address 002A16). Port P47 be-
It is possible to connect the 3886 group with the RD and WR           comes S1 input in the double data bus buffer mode. When data is
separated CPU bus directly. Figure 34 shows the block diagram of      written from the host CPU side, an input buffer full interrupt oc-
the bus interface function.                                           curs. When data is read from the host CPU, an output buffer
The data bus buffer function I/O pins (P42, P43, P46, P47, P50       empty interrupt occurs. This microcomputer shares two input
P53, P8) also function as the normal digital port I/O pins. When bit  buffer full interrupt requests and two output buffer empty interrupt
0 (data bus buffer enable bit) of the data bus buffer control regis-  requests as shown in Figure 32, respectively.
ter (address 002A16) is "0," these pins become the normal digital
port I/O pins. When it is "1," these bits become the data bus buffer
function I/O pins.

   Input buffer      Rising edge                      One-shot pulse      Input buffer full interrupt
   full flag 0 IBF0  detection circuit                generating circuit  request signal IBF

   Input buffer      Rising edge                      One-shot pulse      Output buffer empty interrupt
   full flag 1 IBF1  detection circuit                generating circuit  request signal OBE

Output buffer        OBE0  Rising edge                One-shot pulse
full flag 0 OBF0     OBE1  detection circuit          generating circuit

Output buffer              Rising edge                One-shot pulse
full flag 1 OBF1           detection circuit          generating circuit

                  IBF0                                Interrupt request is set at this rising edge
                                                              Interrupt request is set at this rising edge
                  IBF1

                  IBF
                OBF0
               (OBE0)
                 OBF1
                (OBE1)

                  OBE

Fig. 32 Interrupt request circuit of data bus buffer

                                                                                                            35
                                                                                     MITSUBISHI MICROCOMPUTERS

                                                                                                  3886 Group

                                                         SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

    b7                                               b0

                                                         Data bus buffer control register

                                                         (DBBCON : address 002A16)

                                                         Data bus buffer enable bit
                                                            0 : P50P53, P8 I/O port
                                                            1 : Data bus buffer enabled

                                                         Data bus buffer function selection bit
                                                            0 : Single data bus buffer mode (P47 functions as I/O port.)
                                                            1 : Double data bus buffer mode (P47 functions S1 input.)

                                                         OBF0 output selection bit
                                                            0 : OBF00 valid
                                                            1 : OBF01 valid

                                                         OBF00 output enable bit
                                                            0 : P42 functions as port I/O pin.
                                                            1 : P42 functions as OBF00 output pin.

                                                         OBF01 output enable bit
                                                            0 : P43 functions as port I/O pin.
                                                            1 : P43 functions as OBF01 output pin.

                                                         OBF10 output enable bit
                                                            0 : P46 functions as port I/O pin.
                                                            1 : P46 functions as OBF10 output pin.

                                                         Input level selection bit
                                                            0 : CMOS level input
                                                            1 : TTL level input

                                                         Reserved
                                                            Do not write "1" to this bit.

    b7                                               b0

                                                         Data bus buffer status register 0

                                                         (DBBSTS0 : address 002916)

                                                         Output buffer full flag 0 (OBF0)
                                                            0 : Buffer empty
                                                            1 : Buffer full

                                                         Input buffer full flag 0 (IBF0)
                                                            0 : Buffer empty
                                                            1 : Buffer full

                                                         User definable flag (U02)
                                                            This flag can be defined by user freely.

                                                         A00 flag (A00)
                                                            This flag indicates the condition of A00 status
                                                            when the IBF0 flag is set.

                                                         User definable flag (U04U07)
                                                            This flag can be defined by user freely.

    b7                                               b0

                                                         Data bus buffer status register 1

                                                         (DBBSTS1 : address 002C16)

                                                         Output buffer full flag 1 (OBF1)
                                                            0 : Buffer empty
                                                            1 : Buffer full

                                                         Input buffer full flag 1 (IBF1)
                                                            0 : Buffer empty
                                                            1 : Buffer full

                                                         User definable flag (U12)
                                                            This flag can be defined by user freely.

                                                         A01 flag (A01)
                                                            This flag indicates the condition of A01 status
                                                            when the IBF1 flag is set.

                                                         User definable flag (U14U17)
                                                            This flag can be defined by user freely.

Fig. 33 Structure of bus interface related register

36
                                                                           MITSUBISHI MICROCOMPUTERS

                                                                            3886 Group

                                                                 SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

                                            (Address 002A16) b7 b6 b5 b4 b3 b2 b1 b0

P42/INT0/OBF00                                                                                                                        (Address 002916)
P43/INT1/OBF01                                                   U07 U06 U05 U04 A00 U02 IBF0 OBF0

            P50/A0                          Output data bus buffer 0
    P51/INT20/S0                            (Address 002816)
    P52/INT30/R
    P53/INT40/W                     System bus                             WR                        DBBSTS0
                                                                                                                                                             Internal data busRDD B B0
                           P80/DQ0          Input data bus buffer 0
                           P81/DQ1          (Address 002816)
                           P82/DQ2
                           P83/DQ3                                                     RD         D B B1
                           P84/DQ4                                                                 DBBSTS1
                           P85/DQ5           Input data bus buffer 1
                           P86/DQ6
                           P87/DQ7                                                            WR

    P47/SRDY1/S1                            (Address 002B16)

                                            Output data bus buffer 1
                                            (Address 002B16)

                                                                U17 U16 U15 U14 A01 U12 IBF1 OBF1
                                                                                                                                      (Address 002C16)

         P46/SCLK1/OBF10
Fig. 34 Bus interface device block diagram

                                                                                                                                                                                37
                                                                                  MITSUBISHI MICROCOMPUTERS

                                                                                           3886 Group

                                                                       SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

[Data Bus Buffer Status Register 0, 1
(DBBSTS0, DBBSTS1)] 002916, 002C16

The data bus buffer status register 0, 1 consist of eight bits.
Bits 0, 1, and 3 are read-only bits and indicate the condition of the
data bus buffer. Bits 2, 4, 5, 6, and 7 are user definable flags
which can be set by program, and can be read/written. This regis-
ter can be read from the host CPU when the A0 pin is set to "H"
only.
Bit 0: Output buffer full flag OBF0, OBF1

  When writing data to the output data bus buffer, these flags are
  set to "1". When reading the output data bus buffer from the host
  CPU, these flags are cleared to "0".
Bit 1: Input buffer full flag IBF0, IBF1
  When writing data from the host CPU to the input data bus
  buffer, these flags are set to "1". When reading the input data
  bus buffer from the slave CPU side, these flags are cleared to
  "0".
Bit 3: A0 flag A00, A01
  When writing data from the host CPU to the input data bus
  buffer, the level of the A0 pin is latched.

[Input Data Bus Buffer Register 0, 1 (DBBIN0,
DBBIN1)] 002816, 002B16

Data on the data bus is latched to DBBIN by writing request from
the host CPU. Data of DBBIN can be read from the data bus
buffer registers (address 002816 or 002B16) on SFR.

[Output Data Bus Buffer Register 0, 1
(DBBOUT0, DBBOUT1)] 002816, 002B16

When writing data to the data bus buffer registers (address 002816
or 002B16) on SFR, data is set to DBBOUT. Data of DBBOUT is
output from the host CPU to the data bus by performing the read-
ing request when the A0 pin is set to "L".

38
                                                                                     MITSUBISHI MICROCOMPUTERS

                                                                                                  3886 Group

                                                                   SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Table 8 Function description of control I/O pins at bus interface function selected

       Pin      Name    OBF00       OBF01       OBF10      Input                               Functions
             S1         output      output      output    /Output
P47/SRDY1             enable bit  enable bit  enable bit           Chip select input
     /S1     A0                                            Input   This is used for selecting the data bus buffer and is
                                                                selected at "L" level.
P50/A0       S0                                            Input
             R                                                  Address input
P51/INT20    W                                             Input   This is used for selecting DBBSTS and DBBOUT
     /S0     OBF00                                      Input   when the host CPU is read.
             OBF01                                       Output   This is used for distinguishing command from data
P52/INT30    OBF10                                     Output   when writing to the host CPU.
     /R                                            0      Output
                                                 0      Output   Chip select input
P53/INT40                                          1               This is used for selecting the data bus buffer and is
     /W               1           0                                selected at "L" level.

P42/INT0              0           1                                This is a timing signal for reading data from the
     /OBF00                                                        data bus buffer to the host CPU.
                      0           0
P43/INT1                                                           This is a timing signal for writing data to the data
     /OBF01                                                        bus buffer by the host CPU.

P46/SCLK1                                                          Status output signal
     /OBF10                                                        OBF00 signal is output.

                                                                   Status output signal
                                                                   OBF01 signal is output.

                                                                   Status output signal
                                                                   OBF10 signal is output.

                                                                                     39
                                                                                                        MITSUBISHI MICROCOMPUTERS

                                                                                                                     3886 Group

                                                                                        SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

MULTI-MASTER I2C-BUS INTERFACE                                          Table 9 Multi-master I2C-BUS interface functions

The multi-master I2C-BUS interface is a serial communications cir-                Item                                      Function
cuit, conforming to the Philips I2C-BUS data transfer format. This              Format
                                                                                                        In conformity with Philips I2C-BUS
interface, offering both arbitration lost detection and a synchro-      Communication mode              standard:
                                                                        SCL clock frequency
nous functions, is useful for the multi-master serial                                                    10-bit addressing format
                                                                                                         7-bit addressing format
communications.                                                                                          High-speed clock mode
Figure 35 shows a block diagram of the multi-master I2C-BUS in-                                          Standard clock mode
terface and Table 9 lists the multi-master I2C-BUS interface
                                                                                                        In conformity with Philips I2C-BUS
functions.                                                                                              standard:
This multi-master I2C-BUS interface consists of the I2C address
register, the I2C data shift register, the I2C clock control register,                                   Master transmission
the I2C control register, the I2C status register, the I2C start/stop                                    Master reception
                                                                                                         Slave transmission
condition control register and other control circuits.                                                   Slave reception
When using the multi-master I2C-BUS interface, set 1 MHz or
more to .                                                                                               16.1 kHz to 400 kHz (at = 4 MHz)
                                                                                                        20.2 kHz to 312.5 kHz (at  = 5 MHz)

                                                                        System clock  = f(XIN)/2 (high-speed mode)
                                                                                            = f(XIN)/8 (middle-speed mode)

                                                         b7   I2C address register      b0

                 Interrupt             Interrupt request signal SAD6 SAD5 SAD4 SAD3 SAD2 SAD1 SAD0 RBW                     Interrupt   Interrupt request signal
                 generating                                                                                                generating  (I2CIRQ)
                 circuit               (SCLSDAIRQ)       S0D                                                               circuit

    Serial data  Noise                       Data        b7   Address comparator        b0
    (SDA)        elimination                 control          I2C data shift register
                 circuit
                                             circuit
                                                                                                        b7                             b0

                                                         S0

    S2D                                                                                                                               AL AAS AD0 LRB
                                                                                                        MST TRX BB PIN

    STSP  SIS  SIP SSC4 SSC3 SSC2 SSC1 SSC0       AL                                                    S1
     SEL                                        circuit
                                                                                                                                       I2C status register

          I2C start/stop condition
                     control register

                                                                                                        Internal data bus

                                                 BB
                                                circuit

    Serial                                                                                                                 I2C clock control register

    clock        Noise                 Clock             b7                             b0              b7                             S1D b0
    (SCL)        elimination           control
                 circuit               circuit
                                                         ACK  ACK FAST CCR4 CCR3 CCR2 CCR1 CCR0                  CLK 10BIT
                                                              BIT MODE                                  TISS STP SAD ALS ES0 BC2 BC1 BC0

                                                            S2
                                                         I2C clock control register

                                                                        Clock division  Stop selection  System clock ()                Bit counter

Fig. 35 Block diagram of multi-master I2C-BUS interface

V : Purchase of MITSUBISHI ELECTRIC CORPORATIONS I2C components conveys a license under the Philips I2C Patent Rights to use these components
    an I2C system, provided that the system conforms to the I2C Standard Specification as defined by Philips.

40
                                                                              MITSUBISHI MICROCOMPUTERS

                                                                                           3886 Group

                                                                              SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

[I2C Data Shift Register (S0)] 001216                                     b7  b0

The I2C data shift register (S0 : address 001216) is an 8-bit shift       SAD6 SAD5 SAD4 SAD3 SAD2 SAD1 SAD0 RBW  I2C address register
register to store receive data and write transmit data.                                                           (S0D: address 001316)
When transmit data is written into this register, it is transferred to
the outside from bit 7 in synchronization with the SCL clock, and                                                 Read/write bit
each time one-bit data is output, the data of this register are
shifted by one bit to the left. When data is received, it is input to                                             Slave address
this register from bit 0 in synchronization with the SCL clock, and
each time one-bit data is input, the data of this register are shifted    Fig. 36 Structure of I2C address register
by one bit to the left. The minimum 2 cycles of  are required from
the rising of the SCL clock until input to this register.
The I2C data shift register is in a write enable status only when the
I2C-BUS interface enable bit (ES0 bit : bit 3 of address 1516) of
the I2C control register is "1." The bit counter is reset by a write in-
struction to the I2C data shift register. When both the ES0 bit and
the MST bit of the I2C status register (address 001416) are "1," the
SCL is output by a write instruction to the I2C data shift register.
Reading data from the I2C data shift register is always enabled re-
gardless of the ES0 bit value.

[I2C Address Register (S0D)] 001316

The I2C address register (address 001316) consists of a 7-bit slave
address and a read/write bit. In the addressing mode, the slave ad-
dress written in this register is compared with the address data to be
received immediately after the START condition is detected.
Bit 0: Read/write bit (RBW)
This is not used in the 7-bit addressing mode. In the 10-bit ad-
dressing mode, the first address data to be received is compared
with the contents (SAD6 to SAD0 + RBW) of the I2C address reg-
ister.
The RBW bit is cleared to "0" automatically when the stop condi-
tion is detected.
Bits 1 to 7: Slave address (SAD0SAD6)
These bits store slave addresses. Regardless of the 7-bit address-
ing mode and the 10-bit addressing mode, the address data
transmitted from the master is compared with the contents of
these bits.

                                                                                                                                  41
                                                                                      MITSUBISHI MICROCOMPUTERS

                                                                                                   3886 Group

                                                                                      SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

[I2C Clock Control Register (S2)] 001616                                         b7                                 b0

The I2C clock control register (address 001616) is used to set ACK               ACK  ACK FAST                           I2C clock control register
control, SCL mode and SCL frequency.                                                  BIT MODE CCR4 CCR3 CCR2 CCR1 CCR0  (S2 : address 001616)
Bits 0 to 4: SCL frequency control bits (CCR0CCR4)
These bits control the SCL frequency. Refer to Table 10.                                                                 SCL frequency control
Bit 5: SCL mode specification bit (FAST MODE)                                                                           bits
This bit specifies the SCL mode. When this bit is set to "0," the                                                        Refer to Table 10.
standard clock mode is selected. When the bit is set to "1," the
high-speed clock mode is selected.                                                                                       SCL mode specification bit
When connecting the bus of the high-speed mode I2C bus stan-                                                                  0 : Standard clock mode
dard (maximum 400 kbits/s), use 8 MHz or more oscillation                                                                     1 : High-speed clock
frequency f(XIN) and high-speed mode (2 division main clock).                                                                 mode
Bit 6: ACK bit (ACK BIT)
This bit sets the SDA status when an ACK clockV is generated.                                                            ACK bit
When this bit is set to "0," the ACK return mode is selected and                                                              0 : ACK is returned.
SDA goes to "L" at the occurrence of an ACK clock. When the bit is                                                            1 : ACK is not
set to "1," the ACK non-return mode is selected. The SDA is held in                                                           returned.
the "H" status at the occurrence of an ACK clock.
However, when the slave address agree with the address data in                                                           ACK clock bit
the reception of address data at ACK BIT = "0," the SDA is auto-                                                              0 : No ACK clock
matically made "L" (ACK is returned). If there is a disagreement                                                              1 : ACK clock
between the slave address and the address data, the SDA is auto-
matically made "H" (ACK is not returned).                                        Fig. 37 Structure of I2C clock control register

VACK clock: Clock for acknowledgment                                             Table 10 Set values of I2C clock control register and SCL
                                                                                                frequency
Bit 7: ACK clock bit (ACK)
This bit specifies the mode of acknowledgment which is an ac-                           Setting value of                         SCL frequency
knowledgment response of data transfer. When this bit is set to                          CCR4CCR0                  (at  = 4 MHz, unit : kHz) (Note 1)
"0," the no ACK clock mode is selected. In this case, no ACK clock
occurs after data transmission. When the bit is set to "1," the ACK              CCR4 CCR3 CCR2 CCR1 CCR0           Standard clock High-speed clock
clock mode is selected and the master generates an ACK clock
each completion of each 1-byte data transfer. The device for                                                        mode          mode
transmitting address data and control data releases the SDA at the
occurrence of an ACK clock (makes SDA "H") and receives the                      0 0 0 0 0 Setting disabled Setting disabled
ACK bit generated by the data receiving device.
                                                                                 0 0 0 0 1 Setting disabled Setting disabled
Note: Do not write data into the I2C clock control register during transfer. If
        data is written during transfer, the I2C clock generator is reset, so    0 0 0 1 0 Setting disabled Setting disabled
        that data cannot be transferred normally.
                                                                                 00 0 1 1                            (Note 2)    333

                                                                                 00 1 0 0                            (Note 2)    250

                                                                                 00 1 0 1                           100           400 (Note 3)

                                                                                 00 1 1 0                           83.3          166

                                                                                 ...                                500/CCR value 1000/CCR value
                                                                                        ...
                                                                                                ...                 (Note 3)      (Note 3)
                                                                                                       ...
                                                                                                               ...

                                                                                 11 1 0 1                           17.2          34.5

                                                                                 11 1 1 0                           16.6          33.3

                                                                                 11 1 1 1                           16.1          32.3

                                                                                 Notes 1: Duty of SCL clock output is 50 %. The duty becomes 35 to 45 %
                                                                                              only when the high-speed clock mode is selected and CCR value
                                                                                              = 5 (400 kHz, at  = 4 MHz). "H" duration of the clock fluctuates
                                                                                              from 4 to +2 cycles of  in the standard clock mode, and fluctu-
                                                                                              ates from 2 to +2 cycles of  in the high-speed clock mode. In
                                                                                              the case of negative fluctuation, the frequency does not increase
                                                                                              because "L" duration is extended instead of "H" duration reduc-
                                                                                              tion.
                                                                                              These are value when SCL clock synchronization by the synchro-
                                                                                              nous function is not performed. CCR value is the decimal
                                                                                              notation value of the SCL frequency control bits CCR4 to CCR0.

                                                                                          2: Each value of SCL frequency exceeds the limit at  = 4 MHz or
                                                                                              more. When using these setting value, use  of 4 MHz or less.

                                                                                          3: The data formula of SCL frequency is described below:
                                                                                              /(8 ! CCR value) Standard clock mode
                                                                                              /(4 ! CCR value) High-speed clock mode (CCR value  5)
                                                                                              /(2 ! CCR value) High-speed clock mode (CCR value = 5)
                                                                                              Do not set 0 to 2 as CCR value regardless of  frequency.
                                                                                              Set 100 kHz (max.) in the standard clock mode and 400 kHz
                                                                                              (max.) in the high-speed clock mode to the SCL frequency by set-
                                                                                              ting the SCL frequency control bits CCR4 to CCR0.

42
                                                                                                 MITSUBISHI MICROCOMPUTERS

                                                                                                              3886 Group

                                                                                    SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

[I2C Control Register (S1D)] 001516                                      b7                                b0

The I2C control register (address 001516) controls data communi-         TISS  CLK  10 BIT  ALS  ES0  BC2  BC1 BC0  I2C control register
cation format.                                                                 STP   SAD                            (S1D : address 001516)
Bits 0 to 2: Bit counter (BC0BC2)
These bits decide the number of bits for the next 1-byte data to be                                                 Bit counter (Number of
transmitted. The I2C interrupt request signal occurs immediately                                                    transmit/receive bits)
after the number of count specified with these bits (ACK clock is
added to the number of count when ACK clock is selected by ACK                                                        b2 b1 b0
bit (bit 7 of address 001616)) have been transferred, and BC0 to                                                       0 0 0 :8
BC2 are returned to "0002".                                                                                            0 0 1 :7
Also when a START condition is received, these bits become                                                             0 1 0 :6
"0002" and the address data is always transmitted and received in                                                      0 1 1 :5
8 bits.                                                                                                                1 0 0 :4
Bit 3: I2C interface enable bit (ES0)                                                                                 1 0 1 :3
This bit enables to use the multi-master I2C BUS interface. When                                                       1 1 0 :2
this bit is set to "0," the use disable status is provided, so that the                                                1 1 1 :1
SDA and the SCL become high-impedance. When the bit is set to
"1," use of the interface is enabled.                                                                               I2C-BUS interface
When ES0 = "0," the following is performed.                                                                         enable bit
PIN = "1," BB = "0" and AL = "0" are set (which are bits of the I2C
                                                                                                                       0 : Disabled
status register at address 001416 ).                                                                                  1 : Enabled
Writing data to the I2C data shift register (address 001216) is dis
                                                                                                                    Data format selection bit
abled.                                                                                                                0 : Addressing format
Bit 4: Data format selection bit (ALS)                                                                                1 : Free data format
This bit decides whether or not to recognize slave addresses.
When this bit is set to "0," the addressing format is selected, so                                                  Addressing format
that address data is recognized. When a match is found between                                                      selection bit
a slave address and address data as a result of comparison or
when a general call (refer to "(5) I2C Status Register," bit 1) is re-                                                     0 : 7-bit addressing
ceived, transfer processing can be performed. When this bit is set                                                         format
to "1," the free data format is selected, so that slave addresses are                                                      1 : 10-bit
not recognized.                                                                                                            addressing format
Bit 5: Addressing format selection bit (10BIT SAD)
This bit selects a slave address specification format. When this bit                                                System clock stop
is set to "0," the 7-bit addressing format is selected. In this case,                                               selection bit
only the high-order 7 bits (slave address) of the I2C address regis-
ter (address 001316) are compared with address data. When this                                                          0 : System clock stop
bit is set to "1," the 10-bit addressing format is selected, and all                                                       when executing WIT
the bits of the I2C address register are compared with address                                                             or STP instruction
data.
Bit 6: System clock stop selection bit (CLKSTP)                                                                        1 : Not system clock
When executing the WIT or STP instruction, this bit selects the                                                            stop when executing
condition of system clock provided to the multi-master I2C-BUS in-                                                         WIT instruction
terface. When this bit is set to "0," system clock and operation of                                                        (Do not use the STP
the multi-master I2C-BUS interface stop by executing the WIT or                                                            instruction.)
STP instruction.
When this bit is set to "1," system clock and operation of the multi-                                               I2C-BUS interface pin input
master I2C-BUS interface do not stop even when the WIT                                                              level selection bit
instruction is executed.
When the system clock stop selection bit is "1," do not execute the                                                     0 : CMOS input
STP instruction.                                                                                                        1 : SMBUS input
Bit 7: I2C-BUS interface pin input level selection bit
This bit selects the input level of the SCL and SDA pins of the multi-   Fig. 38 Structure of I2C control register
master I2C-BUS interface.

                                                                                                                                            43
                                                                            MITSUBISHI MICROCOMPUTERS

                                                                                         3886 Group

                                                                            SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

[I2C Status Register (S1)] 001416                                           Bit 4: I2C-BUS interface interrupt request bit (PIN)
                                                                            This bit generates an interrupt request signal. Each time 1-byte
The I2C status register (address 001416) controls the I2C-BUS in-           data is transmitted, the PIN bit changes from "1" to "0." At the
terface status. The low-order 4 bits are read-only bits and the             same time, an interrupt request signal occurs to the CPU. The PIN
high-order 4 bits can be read out and written to.                           bit is set to "0" in synchronization with a falling of the last clock (in-
Set "00002" to the low-order 4 bits, because these bits become the          cluding the ACK clock) of an internal clock and an interrupt
reserved bits at writing.                                                   request signal occurs in synchronization with a falling of the PIN
Bit 0: Last receive bit (LRB)                                              bit. When the PIN bit is "0," the SCL is kept in the "0" state and
This bit stores the last bit value of received data and can also be         clock generation is disabled. Figure 40 shows an interrupt request
used for ACK receive confirmation. If ACK is returned when an               signal generating timing chart.
ACK clock occurs, the LRB bit is set to "0." If ACK is not returned,        The PIN bit is set to "1" in one of the following conditions:
this bit is set to "1." Except in the ACK mode, the last bit value of       Executing a write instruction to the I2C data shift register (ad-
received data is input. The state of this bit is changed from "1" to
"0" by executing a write instruction to the I2C data shift register           dress 001216). (This is the only condition which the prohibition of
(address 001216).                                                             the internal clock is released and data can be communicated ex-
Bit 1: General call detecting flag (AD0)                                     cept for the start condition detection.)
When the ALS bit is "0," this bit is set to "1" when a general callV         When the ES0 bit is "0"
whose address data is all "0" is received in the slave mode. By a            At reset
general call of the master device, every slave device receives con-          When writing "1" to the PIN bit by software
trol data after the general call. The AD0 bit is set to "0" by              The conditions in which the PIN bit is set to "0" are shown below:
detecting the STOP condition or START condition, or reset.                   Immediately after completion of 1-byte data transmission (includ-
                                                                              ing when arbitration lost is detected)
VGeneral call: The master transmits the general call address "0016" to all   Immediately after completion of 1-byte data reception
                    slaves.                                                 In the slave reception mode, with ALS = "0" and immediately af-
                                                                              ter completion of slave address agreement or general call
Bit 2: Slave address comparison flag (AAS)                                   address reception
This flag indicates a comparison result of address data when the             In the slave reception mode, with ALS = "1" and immediately af-
ALS bit is "0".                                                               ter completion of address data reception
In the slave receive mode, when the 7-bit addressing format is             Bit 5: Bus busy flag (BB)
                                                                            This bit indicates the status of use of the bus system. When this
   selected, this bit is set to "1" in one of the following conditions:     bit is set to "0," this bus system is not busy and a START condition
    The address data immediately after occurrence of a START               can be generated. The BB flag is set/reset by the SCL, SDA pins in-
                                                                            put signal regardless of master/slave. This flag is set to "1" by
     condition agrees with the slave address stored in the high-or-         detecting the start condition, and is set to "0" by detecting the stop
     der 7 bits of the I2C address register (address 001316).               condition. The condition of these detecting is set by the start/stop
    A general call is received.                                            condition setting bits (SSC4SSC0) of the I2C start/stop condition
In the slave reception mode, when the 10-bit addressing format             control register (address 001716). When the ES0 bit (bit 3) of the
   is selected, this bit is set to "1" with the following condition:        I2C control register (address 001516) is "0" or reset, the BB flag is
    When the address data is compared with the I2C address reg-            set to "0."
     ister (8 bits consisting of slave address and RBW bit), the first      For the writing function to the BB flag, refer to the sections
     bytes agree.                                                           "START Condition Generating Method" and "STOP Condition Gen-
This bit is set to "0" by executing a write instruction to the I2C         erating Method" described later.
   data shift register (address 001216) when ES0 is set to "1" or
   reset.
Bit 3: Arbitration lostV detecting flag (AL)
In the master transmission mode, when the SDA is made "L" by
any other device, arbitration is judged to have been lost, so that
this bit is set to "1." At the same time, the TRX bit is set to "0," so
that immediately after transmission of the byte whose arbitration
was lost is completed, the MST bit is set to "0." The arbitration lost
can be detected only in the master transmission mode. When ar-
bitration is lost during slave address transmission, the TRX bit is
set to "0" and the reception mode is set. Consequently, it becomes
possible to detect the agreement of its own slave address and ad-
dress data transmitted by another master device.

VArbitration lost :The status in which communication as a master is dis-
                       abled.

44
                                                                                           MITSUBISHI MICROCOMPUTERS

                                                                                                        3886 Group

                                                                                         SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Bit 6: Communication mode specification bit (transfer direc-                    b7        b0
          tion specification bit: TRX)
                                                                                                                             I2C status register
This bit decides a direction of transfer for data communication.                 MST TRX BB PIN AL AAS AD0 LRB (S1 : address 001416)
When this bit is "0," the reception mode is selected and the data of
a transmitting device is received. When the bit is "1," the transmis-                          Last receive bit (Note)
sion mode is selected and address data and control data are                                      0 : Last bit = "0"
output onto the SDA in synchronization with the clock generated on                               1 : Last bit = "1"
the SCL.
This bit is set/reset by software and hardware. About set/reset by                             General call detecting flag
hardware is described below. This bit is set to "1" by hardware                                (Note)
when all the following conditions are satisfied:
When ALS is "0"                                                                                0 : No general call detected
In the slave reception mode or the slave transmission mode                                     1 : General call detected
When the R/W bit reception is "1"
This bit is set to "0" in one of the following conditions:                                                                  Slave address comparison flag
When arbitration lost is detected.                                                                                        (Note)
When a STOP condition is detected.
When writing "1" to this bit by software is invalid by the START                                                            0 : Address disagreement
                                                                                                                              1 : Address agreement
  condition duplication preventing function (Note).
With MST = "0" and when a START condition is detected.                                                                    Arbitration lost detecting flag
With MST = "0" and when ACK non-return is detected.                                                                       (Note)
At reset
Bit 7: Communication mode specification bit (master/slave                                                                    0 : Not detected
                                                                                                                              1 : Detected
          specification bit: MST)
This bit is used for master/slave specification for data communica-                                                         I2C-BUS interface interrupt
tion. When this bit is "0," the slave is specified, so that a START                                                         request bit
condition and a STOP condition generated by the master are re-
ceived, and data communication is performed in synchronization                                                                    0 : Interrupt request issued
with the clock generated by the master. When this bit is "1," the                                                                 1 : No interrupt request
master is specified and a START condition and a STOP condition
are generated. Additionally, the clocks required for data communi-                                                                       issued
cation are generated on the SCL.
This bit is set to "0" in one of the following conditions.                                                                  Bus busy flag
Immediately after completion of 1-byte data transfer when arbi-                                                             0 : Bus free
                                                                                                                              1 : Bus busy
  tration lost is detected
When a STOP condition is detected.                                                                                        Communication mode
Writing "1" to this bit by software is invalid by the START condi-                                                        specification bits

  tion duplication preventing function (Note).                                                                                 00 : Slave receive mode
At reset                                                                                                                     01 : Slave transmit mode
                                                                                                                               10 : Master receive mode
Note: START condition duplication preventing function                                                                          11 : Master transmit mode
         The MST, TRX, and BB bits is set to "1" at the same time after con-
         firming that the BB flag is "0" in the procedure of a START condition   Note: These bit and flags can be read out but cannot
         occurrence. However, when a START condition by another master                   be written.
         device occurs and the BB flag is set to "1" immediately after the con-          Write "0" to these bits at writing.
         tents of the BB flag is confirmed, the START condition duplication
         preventing function makes the writing to the MST and TRX bits in-       Fig. 39 Structure of I2C status register
         valid. The duplication preventing function becomes valid from the
         rising of the BB flag to reception completion of slave address.             SC L
                                                                                     PIN

                                                                                 I2CIRQ

                                                                                 Fig. 40 Interrupt request signal generating timing

                                                                                                                                                  45
                                                                                            MITSUBISHI MICROCOMPUTERS

                                                                                                         3886 Group

                                                                         SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

START Condition Generating Method                                        START/STOP Condition Detecting Operation

When writing "1" to the MST, TRX, and BB bits of the I2C status          The START/STOP condition detection operations are shown in
register (address 001416) at the same time after writing the slave       Figures 43, 44, and Table 13. The START/STOP condition is set
address to the I2C data shift register (address 001216) with the         by the START/STOP condition set bit.
condition in which the ES0 bit of the I2C control register (address      The START/STOP condition can be detected only when the input
001516) and the BB flag are "0", a START condition occurs. After         signal of the SCL and SDA pins satisfy three conditions: SCL re-
that, the bit counter becomes "0002" and an SCL for 1 byte is out-       lease time, setup time, and hold time (see Table 13).
put. The START condition generating timing is different in the           The BB flag is set to "1" by detecting the START condition and is
standard clock mode and the high-speed clock mode. Refer to              reset to "0" by detecting the STOP condition.
Figure 41, the START condition generating timing diagram, and            The BB flag set/reset timing is different in the standard clock mode
Table 11, the START condition generating timing table.                   and the high-speed clock mode. Refer to Table 13, the BB flag set/
                                                                         reset time.

                                                                         Note: When a STOP condition is detected in the slave mode (MST = 0), an
                                                                                 interrupt request signal "I2CIRQ" occurs to the CPU.

I2C status register       Setup  Hold time                                                  SCL release time
write signal               time

SC L                                                                     SC L               Setup
                                                                         SD A                time
SD A                                                                     BB flag

                                                                                                             Hold time

Fig. 41 START condition generating timing diagram

                                                                                                             BB flag
                                                                                                             reset
                                                                                                             time

Table 11 START condition generating timing table

Item   START/STOP condition Standard              High-speed             Fig. 43 START condition detecting timing diagram
       generating selection bit clock mode        clock mode
Setup
time   "0"                       5.0 s (20 cycles) 2.5 s (10 cycles)

Hold   "1"                       13.0 s (52 cycles) 6.5 s (26 cycles)                     SCL release time
time
       "0"                       5.0 s (20 cycles) 2.5 s (10 cycles)   SC L               Setup
                                                                         SD A                time
       "1"                       13.0 s (52 cycles) 6.5 s (26 cycles)  BB flag                             Hold time

Note: Absolute time at  = 4 MHz. The value in parentheses denotes the                                          BB flag
        number of  cycles.                                                                                     reset
                                                                                                               time

STOP Condition Generating Method                                         Fig. 44 STOP condition detecting timing diagram

When the ES0 bit of the I2C control register (address 001516) is         Table 13 START condition/STOP condition detecting conditions
"1," write "1" to the MST and TRX bits, and write "0" to the BB bit
of the I2C status register (address 001416) simultaneously. Then a                          Standard clock mode                   High-speed clock mode
STOP condition occurs. The STOP condition generating timing is
different in the standard clock mode and the high-speed clock            SCL release time SSC value + 1 cycle (6.25 s) 4 cycles (1.0 s)
mode. Refer to Figure 42, the STOP condition generating timing
diagram, and Table 12, the STOP condition generating timing              Setup time    SSC value   + 1 cycle < 4.0 s (3.25 s)   2 cycles (1.0 s)
table.                                                                                     2

                                                                         Hold time     SSC value   cycle < 4.0 s (3.0 s)        2 cycles (0.5 s)
                                                                                            2

    I2C status register                                                  BB flag set/  SSC  value  1  +  2  cycles  (3.375  s)  3.5 cycles (0.875 s)
    write signal                                                         reset time          2

    SC L                  Setup  Hold time                               Note: Unit : Cycle number of system clock
                           time                                                  SSC value is the decimal notation value of the START/STOP condi-
    SD A
                                                                                 tion set bits SSC4 to SSC0. Do not set "0" or an odd number to SSC
                                                                                 value. The value in parentheses is an example when the I2C START/
                                                                                 STOP condition control register is set to "1816" at  = 4 MHz.

Fig. 42 STOP condition generating timing diagram

Table 12 STOP condition generating timing table

Item   START/STOP condition Standard              High-speed
       generating selection bit clock mode        clock mode
Setup
time                 "0"         5.5 s (22 cycles) 3.0 s (12 cycles)

Hold                 "1"         13.5 s (54 cycles) 7.0 s (28 cycles)
time
                     "0"         5.5 s (22 cycles) 3.0 s (12 cycles)

                     "1"         13.5 s (54 cycles) 7.0 s (28 cycles)

Note: Absolute time at  = 4 MHz. The value in parentheses denotes the
        number of  cycles.

46
                                                                                MITSUBISHI MICROCOMPUTERS

                                                                                             3886 Group

                                                                                SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

[I2C START/STOP Condition Control Register                                       10-bit addressing format
(S2D)] 001716                                                                       To adapt the 10-bit addressing format, set the 10BIT SAD bit of
                                                                                    the I2C control register (address 001516) to "1." An address
The I2C START/STOP condition control register (address 001716)                      comparison is performed between the first-byte address data
controls START/STOP condition detection.                                            transmitted from the master and the 8-bit slave address stored
Bits 0 to 4: START/STOP condition set bit (SSC4SSC0)                              in the I2C address register (address 001316). At the time of this
SCL release time, setup time, and hold time change the detection                    comparison, an address comparison between the RBW bit of
condition by value of the main clock divide ratio selection bit and                 the I2C address register (address 001316) and the R/W bit
the oscillation frequency f(XIN) because these time are measured                    which is the last bit of the address data transmitted from the
by the internal system clock. Accordingly, set the proper value to                  master is made. In the 10-bit addressing mode, the RBW bit
the START/STOP condition set bits (SSC4 to SSC0) in considered                      which is the last bit of the address data not only specifies the
of the system clock frequency. Refer to Table 13.                                   direction of communication for control data, but also is pro-
Do not set "000002" or an odd number to the START/STOP condi-                       cessed as an address data bit.
tion set bit (SSC4 to SSC0).                                                        When the first-byte address data agree with the slave address,
Refer to Table 14, the recommended set value to START/STOP                          the AAS bit of the I2C status register (address 001416) is set to
condition set bits (SSC4SSC0) for each oscillation frequency.                      "1." After the second-byte address data is stored into the I2C
Bit 5: SCL/SDA interrupt pin polarity selection bit (SIP)                          data shift register (address 001216), perform an address com-
An interrupt can occur when detecting the falling or rising edge of                 parison between the second-byte data and the slave address
the SCL or SDA pin. This bit selects the polarity of the SCL or SDA                 by software. When the address data of the 2 bytes agree with
pin interrupt pin.                                                                  the slave address, set the RBW bit of the I2C address register
Bit 6: SCL/SDA interrupt pin selection bit (SIS)                                   (address 001316) to "1" by software. This processing can make
This bit selects the pin of which interrupt becomes valid between                   the 7-bit slave address and R/W data agree, which are re-
the SCL pin and the SDA pin.                                                        ceived after a RESTART condition is detected, with the value of
Note: When changing the setting of the SCL/SDA interrupt pin polarity se-           the I2C address register (address 001316). For the data trans-
                                                                                    mission format when the 10-bit addressing format is selected,
        lection bit, the SCL/SDA interrupt pin selection bit, or the I2C-BUS        refer to Figure 46, (3) and (4).
        interface enable bit ES0, the SCL/SDA interrupt request bit may be
        set. When selecting the SCL/SDA interrupt source, disable the inter-
        rupt before the SCL/SDA interrupt pin polarity selection bit, the SCL/
        SDA interrupt pin selection bit, or the I2C-BUS interface enable bit
        ES0 is set. Reset the request bit to "0" after setting these bits, and
        enable the interrupt.
Bit 7: START/STOP condition generating selection bit

            (STSPSEL)
Setup/Hold time when the START/STOP condition is generated
can be selected.
Cycle number of system clock becomes standard for setup/hold
time. Additionally, setup/hold time is different between the START
condition and the STP condition. (Refer to Tables 11 and 12.) Set
"1" to this bit when the system clock frequency is 4 MHz or more.

Address Data Communication

There are two address data communication formats, namely, 7-bit
addressing format and 10-bit addressing format. The respective
address communication formats are described below.
7-bit addressing format

   To adapt the 7-bit addressing format, set the 10BIT SAD bit of
   the I2C control register (address 001516) to "0." The first 7-bit
   address data transmitted from the master is compared with the
   high-order 7-bit slave address stored in the I2C address register
   (address 001316). At the time of this comparison, address com-
   parison of the RBW bit of the I2C address register (address
   001316) is not performed. For the data transmission format
   when the 7-bit addressing format is selected, refer to Figure 46,
   (1) and (2).

                                                                                47
                                                                                                                  MITSUBISHI MICROCOMPUTERS

                                                                                                                               3886 Group

                                                                                                     SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

    b7                        b0

    STSP  SIS  SIP SSC4 SSC3 SSC2 SSC1 SSC0  I2C START/STOP condition
     SEL                                     control register

                                             (S2D : address 001716)

                                             START/STOP condition set bit

                                             SCL/SDA interrupt pin polarity

                                             selection bit
                                               0 : Falling edge active
                                               1 : Rising edge active

                                             SCL/SDA interrupt pin selection bit
                                               0 : SDA valid
                                               1 : SCL valid

                                             START/STOP condition generating
                                             selection bit

                                               0 : Setup/Hold time short mode
                                               1 : Setup/Hold time long mode

Fig. 45 Structure of I2C START/STOP condition control register

Table 14 Recommended set value to START/STOP condition set bits (SSC4SSC0) for each oscillation frequency

Oscillation   Main clock     System               START/STOP                 SCL release time                      Setup time               Hold time
frequency     divide ratio   clock                    condition                       (s)                              (s)                    (s)
f(XIN) (MHz)                  (MHz)
                     2                             control register          6.2 s (31 cycles)                3.2 s (16 cycles)      3.0 s (15 cycles)
      10                          5                                          6.75 s (27 cycles)               3.5 s (14 cycles)      3.25 s (13 cycles)
                                                      XXX11110               6.25 s (25 cycles)               3.25 s (13 cycles)     3.0 s (12 cycles)
          8            2                     4       XXX11010                                                   3.0 s (3 cycles)
                                                     XXX11000                 5.0 s (5 cycles)                 3.5 s (7 cycles)       2.0 s (2 cycles)
          8            8                     1       XXX00100                6.5 s (13 cycles)                 3.0 s (6 cycles)       3.0 s (6 cycles)
                                                     XXX01100                5.5 s (11 cycles)                 3.0 s (3 cycles)       2.5 s (5 cycles)
          4            2                     2       XXX01010                 5.0 s (5 cycles)                                         2.0 s (2 cycles)
                                                     XXX00100
          2            2                     1

Note: Do not set "000002" or an odd number to the START/STOP condition set bit (SSC4 to SSC0).

          S Slave address R/W A Data A Data A/A P

               7 bits         "0"                  1 to 8 bits       1 to 8 bits

    (1) A master-transmitter transnmits data to a slave-receiver

          S Slave address R/W A Data A Data A P

               7 bits         "1"                  1 to 8 bits       1 to 8 bits

    (2) A master-receiver receives data from a slave-transmitter

          S    Slave address  R/W               A  Slave address     A            Data    A       Data A/A P
               1st 7 bits                          2nd bytes

               7 bits         "0"                  8 bits                    1 to 8 bits          1 to 8 bits

    (3) A master-transmitter transmits data to a slave-receiver with a 10-bit address

          S    Slave address  R/W               A  Slave address     A            Sr  Slave address  R/W       A  Data              A  Data         A  P
               1st 7 bits                          2nd bytes                          1st 7 bits

               7 bits         "0"                  8 bits                                 7 bits     "1"          1 to 8 bits          1 to 8 bits

    (4) A master-receiver receives data from a slave-transmitter with a 10-bit address

    S : START condition            P : STOP condition
    A : ACK bit                    R/W : Read/Write bit
    Sr : Restart condition

Fig. 46 Address data communication format

48
                                                                      MITSUBISHI MICROCOMPUTERS

                                                                                   3886 Group

                                                                      SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Example of Master Transmission                                        sPrecautions when using multi-master I2C-
                                                                        BUS interface
An example of master transmission in the standard clock mode, at
the SCL frequency of 100 kHz and in the ACK return mode is            (1) Read-modify-write instruction
shown below.                                                          The precautions when the read-modify-write instruction such as
Set a slave address in the high-order 7 bits of the I2C address      SEB, CLB etc. is executed for each register of the multi-master
                                                                      I2C-BUS interface are described below.
   register (address 001316) and "0" into the RBW bit.                I2C data shift register (S0: address 001216)
Set the ACK return mode and SCL = 100 kHz by setting "8516" in
                                                                        When executing the read-modify-write instruction for this regis-
   the I2C clock control register (address 001616).                     ter during transfer, data may become a value not intended.
Set "0016" in the I2C status register (address 001416) so that       I2C address register (S0D: address 001316)
                                                                        When the read-modify-write instruction is executed for this regis-
   transmission/reception mode can become initializing condition.       ter at detecting the STOP condition, data may become a value
Set a communication enable status by setting "0816" in the I2C         not intended. It is because H/W changes the read/write bit
                                                                        (RBW) at the above timing.
   control register (address 001516).                                  I2C status register (S1: address 001416)
Confirm the bus free condition by the BB flag of the I2C status        Do not execute the read-modify-write instruction for this register
                                                                        because all bits of this register are changed by H/W.
   register (address 001416).                                          I2C control register (S1D: address 001516)
Set the address data of the destination of transmission in the         When the read-modify-write instruction is executed for this regis-
                                                                        ter at detecting the START condition or at completing the byte
   high-order 7 bits of the I2C data shift register (address 001216)    transfer, data may become a value not intended. Because H/W
   and set "0" in the least significant bit.                            changes the bit counter (BC0-BC2) at the above timing.
Set "F016" in the I2C status register (address 001416) to gener-      I2C clock control register (S2: address 001616)
   ate a START condition. At this time, an SCL for 1 byte and an        The read-modify-write instruction can be executed for this regis-
   ACK clock automatically occur.                                       ter.
Set transmit data in the I2C data shift register (address 001216).    I2C START/STOP condition control register (S2D: address
   At this time, an SCL and an ACK clock automatically occur.           001716)
When transmitting control data of more than 1 byte, repeat step        The read-modify-write instruction can be executed for this regis-
   .                                                                    ter.
Set "D016" in the I2C status register (address 001416) to gener-
   ate a STOP condition if ACK is not returned from slave
   reception side or transmission ends.

Example of Slave Reception

An example of slave reception in the high-speed clock mode, at
the SCL frequency of 400 kHz, in the ACK non-return mode and
using the addressing format is shown below.
Set a slave address in the high-order 7 bits of the I2C address

   register (address 001316) and "0" in the RBW bit.
Set the no ACK clock mode and SCL = 400 kHz by setting "2516"

   in the I2C clock control register (address 001616).
Set "0016" in the I2C status register (address 001416) so that

   transmission/reception mode can become initializing condition.
Set a communication enable status by setting "0816" in the I2C

   control register (address 001516).
When a START condition is received, an address comparison is

   performed.
When all transmitted addresses are "0" (general call):

    AD0 of the I2C status register (address 001416) is set to "1"
    and an interrupt request signal occurs.
    When the transmitted addresses agree with the address set
    in :
    ASS of the I2C status register (address 001416) is set to "1"
    and an interrupt request signal occurs.
    In the cases other than the above AD0 and AAS of the I2C sta-
    tus register (address 001416) are set to "0" and no interrupt
    request signal occurs.
Set dummy data in the I2C data shift register (address 001216).
When receiving control data of more than 1 byte, repeat step .
When a STOP condition is detected, the communication ends.

                                                                      49
                                                                       MITSUBISHI MICROCOMPUTERS

                                                                                    3886 Group

                                                                       SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

(2) START condition generating procedure using multi-master            (4) Writing to I2C status register
1. Procedure example (The necessary conditions of the generat-         Do not execute an instruction to set the PIN bit to "1" from "0" and
                                                                       an instruction to set the MST and TRX bits to "0" from "1" simulta-
   ing procedure are described as the following 2 to 5.                neously. It is because it may enter the state that the SCL pin is
                                                                       released and the SDA pin is released after about one machine
    .....                                                              cycle. Do not execute an instruction to set the MST and TRX bits
                                                                       to "0" from "1" simultaneously when the PIN bit is "1." It is because
    LDA --        (Taking out of slave address value)                  it may become the same as above.

    SEI           (Interrupt disabled)                                 (5) Process of after STOP condition generating
                                                                       Do not write data in the I2C data shift register S0 and the I2C sta-
    BBS 5, S1, BUSBUSY (BB flag confirming and branch pro-             tus register S1 until the bus busy flag BB becomes "0" after
                                                                       generating the STOP condition in the master mode. It is because
cess)                                                                  the STOP condition waveform might not be normally generated.
                                                                       Reading to the above registers do not have the problem.
BUSFREE:
                                                                       (6) STOP condition input at 7th clock pulse
    STA S0        (Writing of slave address value)                     In the slave mode, the STOP condition is input at the 7th clock
                                                                       pulse while receiving a slave address or data. As the clock pulse
    LDM #$F0, S1  (Trigger of START condition generating)              is continuously input, the SDA line may be held at LOW even if
                                                                       flag BB is set to "0" (only for M38867M8A and M38867E8).
    CLI           (Interrupt enabled)                                  Countermeasure:
    .....                                                              Write dummy data to the I2C shift register or reset the ES0 bit in
                                                                       the S1D register (ES0 = "L"  ES0 = "H") during a stop condition
BUSBUSY:          (Interrupt enabled)                                  interrupt routine with flag PIN = "1".
  CLI                                                                  Note: Do not use the read-modify-write instruction at this time.
    .....
                                                                                Furthermore, when the ES0 bit is set to "0", it becomes a
2. Use "Branch on Bit Set" of "BBS 5, $0014, " for the BB flag                 general-purpose port; so that the port must be set to input
   confirming and branch process.                                               mode or "H".

3. Use "STA $12, STX $12" or "STY $12" of the zero page ad-            (7) ES0 bit switch
   dressing instruction for writing the slave address value to the     In standard clock mode when SSC = "000102" or in high-speed
   I2C data shift register.                                            clock mode, flag BB may switch to "1" if ES0 bit is set to "1" when
                                                                       SDA is "L".
4. Execute the branch instruction of above 2 and the store instruc-    Countermeasure:
   tion of above 3 continuously shown the above procedure              Set ES0 to "1" when SDA is "H".
   example.

5. Disable interrupts during the following three process steps:
    BB flag confirming
    Writing of slave address value
    Trigger of START condition generating
   When the condition of the BB flag is bus busy, enable interrupts
   immediately.

(3) RESTART condition generating procedure
This cannot be applied when the external memory is used and the
bus cycle is extended by ONW function.

1. Procedure example (The necessary conditions of the generat-
   ing procedure are described as the following 2 to 4.)
   Execute the following procedure when the PIN bit is "0."

    .....

    LDM #$00, S1  (Select slave receive mode)
    LDA --        (Taking out of slave address value)
    SEI           (Interrupt disabled)
    STA S0        (Writing of slave address value)
    LDM #$F0, S1  (Trigger of RESTART condition generating)
    CLI           (Interrupt enabled)
    .....

2. Select the slave receive mode when the PIN bit is "0." Do not
   write "1" to the PIN bit. Neither "0" nor "1" is specified for the
   writing to the BB bit.
   The TRX bit becomes "0" and the SDA pin is released.

3. The SCL pin is released by writing the slave address value to
   the I2C data shift register.

4. Disable interrupts during the following two process steps:
   Writing of slave address value
   Trigger of RESTART condition generating

50
                                                                          MITSUBISHI MICROCOMPUTERS

                                                                                       3886 Group

                                                                          SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

A-D CONVERTER                                                         Channel Selector
[A-D Conversion Register 1,2 (AD1, AD2)]
003516, 003816                                                        The channel selector selects one of ports P60/AN0 to P67/AN7,
                                                                      and inputs the voltage to the comparator.
The A-D conversion register is a read-only register that stores the
result of an A-D conversion. When reading this register during an     Comparator and Control Circuit
A-D conversion, the previous conversion result is read.
Bit 7 of the A-D conversion register 2 is the conversion mode se-     The comparator and control circuit compares an analog input volt-
lection bit. When this bit is set to "0," the A-D converter becomes   age with the comparison voltage, and then stores the result in the
the 10-bit A-D mode. When this bit is set to "1," that becomes the    A-D conversion registers 1, 2. When an A-D conversion is com-
8-bit A-D mode. The conversion result of the 8-bit A-D mode is        pleted, the control circuit sets the A-D conversion completion bit
stored in the A-D conversion register 1. As for 10-bit A-D mode,      and the A-D interrupt request bit to "1".
10-bit reading or 8-bit reading can be performed by selecting the     Note that because the comparator consists of a capacitor cou-
reading procedure of the A-D conversion register 1, 2 after A-D       pling, set f(XIN) to 500 kHz or more during an A-D conversion.
conversion is completed (in Figure 48).
The A-D conversion register 1 performs the 8-bit reading inclined     b7              b0
to MSB after reset, the A-D conversion is started, or reading of the
A-D converter register 1 is generated; and the register becomes                           AD/DA control register
the 8-bit reading inclined to LSB after the A-D converter register 2
is generated.                                                                             (ADCON : address 003416)

[AD/DA Control Register (ADCON)] 003416                                                   Analog input pin selection bits

The AD/DA control register controls the A-D conversion process.                                b2 b1 b0
Bits 0 to 2 select a specific analog input pin. Bit 3 signals the                              0 0 0: P60/AN0
completion of an A-D conversion. The value of this bit remains at                              0 0 1: P61/AN1
"0" during an A-D conversion, and changes to "1" when an A-D                                   0 1 0: P62/AN2
conversion ends. Writing "0" to this bit starts the A-D conversion.                            0 1 1: P63/AN3
                                                                                               1 0 0: P64/AN4
                                                                                               1 0 1: P65/AN5
                                                                                               1 1 0: P66/AN6
                                                                                               1 1 1: P67/AN7

                                                                                          A-D conversion completion bit
                                                                                               0: Conversion in progress
                                                                                               1: Conversion completed

Comparison Voltage Generator                                                              PWM0 output pin selection bit
                                                                                               0: P56/PWM01
                                                                                               1: P30/PWM00

The comparison voltage generator divides the voltage between                              PWM1 output pin selection bit
                                                                                               0: P57/PWM11
AVSS and VREF into 1024, and outputs the divided voltages in the                               1: P31/PWM10

10-bit A-D mode (256 division in 8-bit A-D mode).

The A-D converter successively compares the comparison voltage                            DA1 output enable bit
                                                                                               0: DA1 output disabled
Vref in each mode, dividing the VREF (see below), with the input
                                                                                          1: DA1 output enabled

voltage.                                                                                  DA2 output enable bit
                                                                                               0: DA2 output disabled
10-bit A-D mode (10-bit reading)                                                             1: DA2 output enabled

Vref =  VREF  !  n  (n  =  01023)
        1024

10-bit A-D mode (8-bit reading)                                     Fig. 47 Structure of AD/DA control register

Vref =  VREF  !  n  (n  =  0255)
        256

8-bit A-D mode                                                      10-bit reading

Vref =  VREF  ! (n0.5)    (n = 1255)                                (Read address 003816 before 003516)
        256
                                                                                          b7                               b0
=0                         (n = 0)
                                                                      (Address 003816) 0                            b9 b8

                                                                                          b7                               b0

                                                                      (Address 003516) b7 b6 b5 b4 b3 b2 b1 b0

                                                                      Note: Bits 2 to 6 of address 003816 becomes "0"at reading.

                                                                      8-bit reading (Read only address 003516)

                                                                                          b7                               b0

                                                                      (Address 003516) b9 b8 b7 b6 b5 b4 b3 b2

                                                                      Fig. 48 Structure of 10-bit A-D mode reading

                                                                                                                                  51
                                                                                                        MITSUBISHI MICROCOMPUTERS

                                                                                                                 3886 Group

                                                                                             SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

                                                                      Data bus

    AD/DA control register                                b7                                 b0

    (Address 003416)

    P60/AN0                                               3                                      A-D interrupt request
    P61/AN1                                                             A-D control circuit
    P62/AN2
    P63/AN3                             Channel selector  Comparator  A-D conversion register 2 (Address 003816)
    P64/AN4                                                           A-D conversion register 1 (Address 003516)
    P65/AN5
    P66/AN6                                                                          10
    P67/AN7
                                                                          Resistor ladder

                                                                      VREF AVSS

Fig. 49 Block diagram of A-D converter

52
                                                                                     MITSUBISHI MICROCOMPUTERS

                                                                                                  3886 Group

                                                                                 SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

D-A CONVERTER                                                                    D-A1 conversion register (8)

The 3886 group has two internal D-A converters (DA1 and DA2)                                           DA1 output enable bit
with 8-bit resolution.
The D-A converter is performed by setting the value in each D-A        Data bus  R-2R resistor ladder          P56/DA1/PWM01
conversion register. The result of D-A conversion is output from
the DA1 or DA2 pin by setting the DA output enable bit to "1".                   D-A2 conversion register (8)
When using the D-A converter, the corresponding port direction
register bit (P56/DA1/PWM01 or P57/DA2/PWM11) must be set to                                           DA2 output enable bit
"0" (input status).
The output analog voltage V is determined by the value n (decimal                R-2R resistor ladder          P57/DA2/PWM11
notation) in the D-A conversion register as follows:

V = VREF ! n/256 (n = 0 to 255)
     Where VREF is the reference voltage.

At reset, the D-A conversion registers are cleared to "0016", the
DA output enable bits are cleared to "0", and the P56/DA1/PWM01
and P57/DA2/PWM11 pins become high impedance.
The DA output does not have buffers. Accordingly, connect an ex-
ternal buffer when driving a low-impedance load.
Set VCC to 4.0 V or more when using the D-A converter.

                                                                       Fig. 50 Block diagram of D-A converter

      "0" DA1 output enable bit

                                       R    R                      R             R   R                 R       R              2R

P56/DA1/PWM01                          2R   2R                     2R            2R  2R                2R      2R             2R
                             "1"

                                  MSB                                                                                         LSB

D-A1 conversion register          "0"  "1"

AVSS
VREF

Fig. 51 Equivalent connection circuit of D-A converter (DA1)

                                                                                                                                   53
                                                                                          MITSUBISHI MICROCOMPUTERS

                                                                                                       3886 Group

                                                                                      SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

COMPARATOR CIRCUIT                                                        performed by the writing operation to the comparator data register
Comparator Configuration                                                  (address 002D16). After 14 cycles of the internal system clock
                                                                          (the time required for the comparison), the comparison result is
The comparator circuit consists of resistors, comparators, a com-         stored in the comparator register (address 002D16).
parator control circuit, the comparator reference input selection bit     If the analog input voltage is greater than the internal reference
(bit 7 of address 001D16), a comparator data register (address            voltage, each bit of this register is "1"; if it is less than the internal
002D16), the comparator reference power source input pin (P00/            reference voltage, each bit of this register is "0". To perform an-
P3REF) and analog signal input pins (P30P37). The analog input           other comparison, the voltage comparison must be performed
pin (P30P37) also functions as an ordinary digital port.                 again by writing to the comparator data register (address 002D16).
                                                                          Read the result when 14 cycles of  or more have passed after the
Comparator Operation                                                      comparator operation starts. The ladder resistor is turned on dur-
                                                                          ing 14 cycles of  , which is required for the comparison, and the
To activate the comparator, first set port P3 to input mode by set-       reference voltage is generated. An unnecessary current is not
ting the corresponding direction register (address 000716) to "0" to      consumed because the ladder resistor is turned off while the com-
use port P3 as an analog voltage input pin. The internal fixed ana-       parator operation is not performed. Since the comparator consists
log voltage (VCC ! 29/32) can be generated by setting "1" to the          of capacitor coupling, the electric charge is lost if the clock fre-
comparator reference input selection bit (bit 7) of the serial I/O2       quency is low.
control register (address 001D16). (The internal fixed analog volt-       Keep that the clock frequency is 1 MHz or more during the com-
age becomes about 4.5 V at VCC = 5.0 V.) When setting "0" to the          parator operation. Do not execute the STP, WIT, or port P3 I/O
comparator reference input selection bit, the P00/P3REF pin be-           instruction.
comes the comparator reference power source input pin and it is
possible to input the comparator reference power source option-
ally from the external. The voltage comparison is immediately

                                     Data bus

                8                                                      8
                P3 (8)
    P37                     Comparator data register
     P36
                            (address 002D16)                                          b0
     P30
                            Compar-
    P00/P3REF               ator

                            Compar-                                                   Comparator reference input selection
                            ator                                                      bit (bit 7) of serial I/O2 control
                                                                                      register(address 001D16)

                                                                                          "0"                    VCC

                            Compar-                                                       "1"
                            ator

                                                                                                                 VCC!29/32

                                                                          Comparator

                            Comparator connecting control circuit Ladder resistor

                            signal                                                        connecting signal VSS

Fig. 52 Comparator circuit

54
                                                                             MITSUBISHI MICROCOMPUTERS

                                                                                          3886 Group

                                                                             SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

WATCHDOG TIMER                                                          qWatchdog timer H count source selection bit operation
                                                                        Bit 7 of the watchdog timer control register (address 001E16) per-
The watchdog timer gives a mean of returning to the reset status        mits selecting a watchdog timer H count source. When this bit is
when a program cannot run on a normal loop (for example, be-            set to "0", the count source becomes the underflow signal of
cause of a software run-away). The watchdog timer consists of an        watchdog timer L. The detection time is set to f(XIN)=131.072 ms
8-bit watchdog timer L and an 8-bit watchdog timer H.                   at 8 MHz frequency and f(XCIN)=32.768 s at 32 kHz frequency.
                                                                        When this bit is set to "1", the count source becomes the signal
Standard Operation of Watchdog Timer                                    divided by 16 for f(XIN) (or f(XCIN)). The detection time in this case
                                                                        is set to f(XIN)= 512 s at 8 MHz frequency and f(XCIN)=128 ms at
When any data is not written into the watchdog timer control reg-       32 kHz frequency. This bit is cleared to "0" after resetting.
ister (address 001E16) after resetting, the watchdog timer is in the
stop state. The watchdog timer starts to count down by writing an       qOperation of STP instruction disable bit
optional value into the watchdog timer control register (address        Bit 6 of the watchdog timer control register (address 001E16) per-
001E16) and an internal reset occurs at an underflow of the watch-      mits disabling the STP instruction when the watchdog timer is in
dog timer H.                                                            operation.
Accordingly, programming is usually performed so that writing to        When this bit is "0", the STP instruction is enabled.
the watchdog timer control register (address 001E16) may be             When this bit is "1", the STP instruction is disabled.
started before an underflow. When the watchdog timer control reg-       Once the STP instruction is executed, an internal reset occurs.
ister (address 001E16) is read, the values of the high-order 6 bits     When this bit is set to "1", it cannot be rewritten to "0" by program.
of the watchdog timer H, STP instruction disable bit, and watch-        This bit is cleared to "0" after resetting.
dog timer H count source selection bit are read.

Initial Value of Watchdog Timer

At reset or writing to the watchdog timer control register (address
001E16), each watchdog timer H and L is set to "FF16."

                                "FF16" is set when                                                                          Data bus

XCIN                            watchdog timer                                                                                      "FF16" is set when
                                                                                                                                    watchdog timer
    Main clock division         control register is                                                                                 control register is
    ratio selection bits                                                                                                            written to.
    (Note)                        written to.                           "0"
  XIN                     "10"
                                                  Watchdog timer L (8)

                                1/16                                    "1"  Watchdog timer H (8)

                          "00"                                          Watchdog timer H count
                          "01"                                          source selection bit

                  STP instruction disable bit                                Reset                                          Internal reset
                                 STP instruction                             circuit

RESET

             Note: Either high-speed, middle-speed or low-speed mode is selected by bits 7 and 6 of the CPU mode register.
Fig. 53 Block diagram of Watchdog timer

                                       b7                             b0
Fig. 54 Structure of Watchdog timer control register
                                                                              Watchdog timer control register
                                                                              (WDTCON : address 001E16)

                                                                                   Watchdog timer H (for read-out of high-order 6 bit)

                                                                                   STP instruction disable bit
                                                                                   0: STP instruction enabled
                                                                                   1: STP instruction disabled

                                                                                   Watchdog timer H count source selection bit
                                                                                   0: Watchdog timer L underflow
                                                                                   1: f(XIN)/16 or f(XCIN)/16

                                                                                                                                                         55
                                                                                         MITSUBISHI MICROCOMPUTERS

                                                                                                  3886 Group

                                                                              SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

RESET CIRCUIT                                                                 RESET            Power source  Poweron
                                                                                RESET  VCC voltage              (Note)
To reset the microcomputer, RESET pin should be held at an "L"
level for 2 s or more. Then the RESET pin is returned to an "H"                                    0V           0.2VCC
level (the power source voltage should be between 2.7 V and 5.5
V (4.0 V to 5.5 V for flash memory version), and the oscillation                                Reset input
should be stable), reset is released. After the reset is completed,                             voltage
the program starts from the address contained in address FFFD16
(high-order byte) and address FFFC16 (low-order byte). Make sure                                    0V
that the reset input voltage is less than 0.54 V for VCC of 2.7 V. For
flash memory version, make sure that the reset input voltage is                             Note : Reset release voltage ; Vcc=2.7 V
less than 0.8 V for Vcc of 4.0 V.                                                                    (Vcc = 4.0 V for flash memory version)

                                                                                       VCC

                                                                                                                          Power source
                                                                                                                          voltage detection
                                                                                                                          circuit

                                                                           Fig. 55 Reset circuit example

    XIN
     

    RESET               ?     ?     ?                                   ?     FFFC FFFD ADH,L
    Internal
    reset                                                                                                 Reset address from the vector table.
    Address
                           ?     ?     ?                                   ?  ADL      ADH
    Data
     SYNC

              XIN: 10.5 to 18.5 clock cycles

                                                      Notes 1: The frequency relation of f(XIN) and f() is f(XIN)=8 f().
                                                               2: The question marks (?) indicate an undefined state that depends on the previous state.

Fig. 56 Reset sequence

56
                                                                                                              MITSUBISHI MICROCOMPUTERS

                                                                                                                           3886 Group

                                                                                        SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

                                                      Address Register contents                                             Address Register contents

(1) Port P0 (P0)                                      000016  0016                      (33) Prescaler 12 (PRE12)           002016                FF16

(2) Port P0 direction register (P0D)                  000116  0016                      (34) Timer 1 (T1)                   002116                0116

(3) Port P1 (P1)                                      000216  0016                      (35) Timer 2 (T2)                   002216                FF16

(4) Port P1 direction register (P1D)                  000316  0016                      (36) Timer XY mode register (TM) 002316                   0016

(5) Port P2 (P2)                                      000416  0016                      (37) Prescaler X (PREX)             002416                FF16

(6) Port P2 direction register (P2D)                  000516  0016                      (38) Timer X (TX)                   002516                FF16

(7) Port P3 (P3)                                      000616  0016                      (39) Prescaler Y (PREY)             002616                FF16

(8) Port P3 direction register (P3D)                  000716  0016                      (40) Timer Y (TY)                   002716                FF16

(9) Port P4 (P4)                                      000816  0016                      (41) Data bus buffer register 0 (DBB0) 002816 X X X X X X X X

(10) Port P4 direction register (P4D)                 000916  0016                      (42) Data bus buffer status register 0 (DBBSTS0) 002916   0016

(11) Port P5 (P5)                                     000A16  0016                      (43) Data bus buffer control register (DBBCON) 002A16     0016

(12) Port P5 direction register (P5D)                 000B16  0016                      (44) Data bus buffer register 1 (DBB1) 002B16 X X X X X X X X

(13) Port P6 (P6)                                     000C16  0016                      (45) Data bus buffer status register 1 (DBBSTS1) 002C16   0016

(14) Port P6 direction register (P6D)                 000D16  0016                      (46) Comparator data register (CMPD) 002D16 X X X X X X X X

(15) Port P7 (P7)                                     000E16  0016                      (47) Port control register 1 (PCTL1) 002E16               0016

(16) Port P7 direction register (P7D)                 000F16  0016                      (48) Port control register 2 (PCTL2) 002F16               0016

(17) Port P8 (P8)                                     001016  0016                      (49) PWM0H register (PWM0H)         003016 X X X X X X X X

(18) Port P8 direction register (P8D)                 001116  0016                      (50) PWM0L register (PWM0L)         003116 X 0 X X X X X X
                                                                                        (51) PWM1H register (PWM1H)         003216 X X X X X X X X
(19) I2C data shift register (S0)                     001216 X X X X X X X X

(20) I2C address register (S0D)                       001316  0016                      (52) PWM1L register (PWM1L)         003316 X 0 X X X X X X

(21) I2C status register (S1)                         001416 0 0 0 1 0 0 0 X            (53) AD/DA control register (ADCON) 003416 0 0 0 0 1 0 0 0

(22) I2C control register (S1D)                       001516  0016                      (54) A-D conversion register 1 (AD1) 003516 X X X X X X X X

(23) I2C clock control register (S2)                  001616  0016                      (55) D-A1 conversion register (DA1) 003616                0016

(24) I2C start/stop condition control register (S2D)  001716 0 0 0 1 1 0 1 0            (56) D -A2 conversion register (DA2) 003716               0016
(25) Transmit/Receive buffer register (TB/RB)         001816 X X X X X X X X
                                                                                        (57) A-D conversion register 2 (AD2) 003816 0 0 0 0 0 0 X X

(26) Serial I/O1 status register (SIO1STS)            001916 1 0 0 0 0 0 0 0            (58) Interrupt source selection register (INTSEL) 003916  0016

(27) Serial I/O1 control register (SIO1CON)           001A16  0016                      (59) Interrupt edge selection register (INTEDGE) 003A16   0016

(28) UART control register (UARTCON)                  001B16 1 1 1 0 0 0 0 0            (60) CPU mode register (CPUM)       003B16 0 1 0 0 1 0 T 0

(29) Baud rate generator (BRG)                        001C16 X X X X X X X X            (61) Interrupt request register 1 (IREQ1) 003C16          0016

(30) Serial I/O2 control register (SIO2CON)           001D16  0016                      (62) Interrupt request register 2 (IREQ2) 003D16          0016

(31) Watchdog timer control register (WDTCON) 001E16 0 0 1 1 1 1 1 1                    (63) Interrupt control register 1 (ICON1) 003E16          0016

(32) Serial I/O2 register (SIO2)                      001F16 X X X X X X X X            (64) Interrupt control register 2 (ICON2) 003F16          0016

                                                                                        (65) Flash memory control register (FCON) 0FFE16          0016

                                                                                        (66) Flash command register (FCMD)  0FFF16                0016

        Note : T The initial values depend on level of the CNVSS pin.                   (67) Processor status register      (PS) X X X X X 1 X X
                 X : Not fixed
                 Since the initial values for other than above mentioned registers and  (68) Program counter                (PCH) FFFD16 contents
                 RAM contents are indefinite at reset, they must be set.
                                                                                                                            (PCL) FFFC16 contents
Fig. 57 Internal status at reset

                                                                                                                                                        57
                                                                           MITSUBISHI MICROCOMPUTERS

                                                                                        3886 Group

                                                                           SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

CLOCK GENERATING CIRCUIT                                                   (2) Wait mode

The 3886 group has two built-in oscillation circuits. An oscillation       If the WIT instruction is executed, the internal clock  stops at an
circuit can be formed by connecting a resonator between XIN and            "H" level, but the oscillator does not stop. The internal clock  re-
XOUT (XCIN and XCOUT). Use the circuit constants in accordance             starts at reset or when an interrupt is received. Since the oscillator
with the resonator manufacturer's recommended values. No exter-            does not stop, normal operation can be started immediately after
nal resistor is needed between XIN and XOUT since a feed-back              the clock is restarted.
resistor exists on-chip. However, an external feed-back resistor is
needed between XCIN and XCOUT.                                                                         XCIN XCOUT XIN XOUT
Immediately after power on, only the XIN oscillation circuit starts                                         Rf Rd
oscillating, and XCIN and XCOUT pins function as I/O ports.                                                CCIN CCOUT CIN COUT

Frequency Control                                                          Fig. 58 Ceramic resonator circuit
(1) Middle-speed mode
                                                                           XCIN XCOUT                            XIN XOUT
The internal clock  is the frequency of XIN divided by 8. After re-
set, this mode is selected.                                                Open                                  Open

(2) High-speed mode                                                        External oscillation  External oscillation
                                                                                    circuit              circuit
The internal clock  is half the frequency of XIN.
                                                                           VCC                     VCC
(3) Low-speed mode                                                         VSS                     VSS

The internal clock  is half the frequency of XCIN.                         Fig. 59 External clock input circuit

sNote
If you switch the mode between middle/high-speed and low-
speed, stabilize both XIN and XCIN oscillations. The sufficient time
is required for the sub clock to stabilize, especially immediately af-
ter power on and at returning from stop mode. When switching the
mode between middle/high-speed and low-speed, set the fre-
quency on condition that f(XIN) > 3f(XCIN).

(4) Low power dissipation mode

The low power consumption operation can be realized by stopping
the main clock XIN in low-speed mode. To stop the main clock, set
bit 5 of the CPU mode register to "1." When the main clock XIN is
restarted (by setting the main clock stop bit to "0"), set sufficient
time for oscillation to stabilize.

Oscillation Control
(1) Stop mode

If the STP instruction is executed, the internal clock  stops at an
"H" level, and XIN and XCIN oscillators stop. When the oscillation
stabilizing time set after STP instruction released bit is "0," the
prescaler 12 is set to "FF16" and timer 1 is set to "0116." When the
oscillation stabilizing time set after STP instruction released bit is
"1," set the sufficient time for oscillation of used oscillator to stabi-
lize since nothing is set to the prescaler 12 and timer 1.
Either XIN or XCIN divided by 16 is input to the prescaler 12 as
count source, and the output of the prescaler 12 is connected to
timer 1. Set the timer 1 interrupt enable bit to disabled ("0") before
executing the STP instruction. Oscillator restarts when an external
interrupt is received, but the internal clock  is not supplied to the
CPU (remains at "H") until timer 1 underflows. The internal clock
is supplied for the first time, when timer 1 underflows. Therefore
make sure not to set the timer 1 interrupt request bit to "1" before
the STP instruction stops the oscillator. When the oscillator is re-
started by reset, apply "L" level to the RESET pin until the
oscillation is stable since a wait time will not be generated.

58
                                                                MITSUBISHI MICROCOMPUTERS

                                                                         3886 Group

                                                     SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

XCIN      XCOUT

          "1" "0"
                  Port XC
                  switch bit

XI N      XOUT Main clock division ratio

          selection bits (Note)

          Low-speed mode

                              1/2         1/4 1/2    Prescaler 12            Timer 1
                                                       FF16
          High-speed or                                                                  Reset or
          middle-speed                                                         0116 STP instruction
          mode

                                                  Main clock division ratio
                                                  selection bits (Note)

                                                  Middle-speed mode

                                      High-speed or                          Timing  (internal clock)
                                   low-speed mode

          Main clock stop bit

      QS                                       SQ    QS
                                                         R STP instruction
      R   STP instruction     WIT instruction  R

                                  Reset
       Interrupt disable flag l

            Interrupt request

   Note: Either high-speed, middle-speed or low-speed mode is selected by bits 7 and 6 of the CPU mode register.
           When low-speed mode is selected, set port Xc switch bit (b4) to "1".

Fig. 60 System clock generating circuit block diagram (Single-chip mode)

                                                                                                                  59
                                                                                              MITSUBISHI MICROCOMPUTERS

                                                                                                       3886 Group

                                                                                   SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Reset

    Middle-speed mode      C M6                               High-speed mode
       (f()=1.25 MHz)      "1""0"                                (f()=5 MHz)

CM7=0                                                   CM7=0
CM6=1                                                   CM6=0
CM5=0(10 MHz oscillating)                               CM5=0(10 MHz oscillating)
CM4=0(32 kHz stopped)                                   CM4=0(32 kHz stopped)

CM4        CM"14"CM"16""0""0"      "1"CM"06"C"0M"4 "1"  CM4
   "1""0"                                                  "1""0"

      Middle-speed mode    C M6                                High-speed mode
         (f()=1.25 MHz)    "1""0"                                  (f()=5 MHz)

CM7=0                           "1C"M"06C""M0"7 "1"     CM7=0
CM6=1                                                   CM6=0
CM5=0(10 MHz oscillating)                               CM5=0(10 MHz oscillating)
CM4=1(32 kHz oscillating)                               CM4=1(32 kHz oscillating)

                                                        CM7
                                                           "1""0"

                                                               Low-speed mode      b7 b4
                                                                  (f()=16 kHz)
                                                                                          CPU mode register
                                                        CM7=1                             (CPUM : address 003B16)
                                                        CM6=0
                                                        CM5=0(10 MHz oscillating)CM5      CM4 : Port Xc switch bit
                                                        CM4=1(32 kHz oscillating)"1""0"            0 : I/O port function (stop oscillating)
                                                                                                   1 : XCIN-XCOUT oscillating function
                                                                Low-speed mode
                                                                   (f()=16 kHz)           CM5 : Main clock (XIN- XOUT) stop bit
                                                                                                   0 : Operating
                                                        CM7=1                                      1 : Stopped
                                                        CM6=0
                                                        CM5=1(10 MHz stopped)             CM7, CM6: Main clock division ratio selection bit
                                                        CM4=1(32 kHz oscillating)                 b7 b6
                                                                                                   0 0 :  = f(XIN)/2 ( High-speed mode)
                                                                                                   0 1 :  = f(XIN)/8 (Middle-speed mode)
                                                                                                   1 0 :  = f(XCIN)/2 (Low-speed mode)
                                                                                                   1 1 : Not available

       Notes 1 : Switch the mode by the allows shown between the mode blocks. (Do not switch between the modes directly without an allow.)
                2 : The all modes can be switched to the stop mode or the wait mode and return to the source mode when the stop mode or the wait mode is
                     ended.
                3 : Timer operates in the wait mode.
                4 : When the stop mode is ended, a delay of approximately 1 ms occurs by connecting prescaler 12 and Timer 1 in middle/high-speed mode.
                5 : When the stop mode is ended, a delay of approximately 0.25 s occurs by Timer 1 and Timer 2 in low-speed mode.
                6 : Wait until oscillation stabilizes after oscillating the main clock XIN before the switching from the low-speed mode to middle/high-speed
                     mode.
                7 : The example assumes that 10 MHz is being applied to the XIN pin and 32 kHz to the XCIN pin.  indicates the internal clock.

Fig. 61 State transitions of system clock

60
                                                                                        MITSUBISHI MICROCOMPUTERS

                                                                                                     3886 Group

                                                                               SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

PROCESSOR MODE                                                             000016   SFR area              000016                    SFR area
                                                                           000816                         000816
Single-chip mode, memory expansion mode, and microprocessor                                               004016
mode in the M38867M8A/E8A can be selected by changing the                  004016
contents of the processor mode bits (CM0 and CM1 : b1 and b0 of
address 003B16). In memory expansion mode and microprocessor
mode, memory can be expanded externally through ports P0 to
P3. In these modes, ports P0 to P3 lose their I/O port functions
and become bus pins.

Table 15 Port functions in memory expansion mode and                                Internal RAM                   Internal RAM
             microprocessor mode                                                    reserved area                  reserved area

Port Name                              Function                            XXXX16*                        XXXX16*
Port P0    Outputs low-order 8 bits of address.
Port P1    Outputs high-order 8 bits of address.                           YYYY16*
Port P2    Operates as I/O pins for data D7 to D0
           (including instruction code).                                                    Internal ROM
Port P3    P30 and P31 function only as output pins
           (except that the port latch cannot be read).
           P32 is the ONW input pin.                                       FFFF16                         FFFF16
           P33 is the RESETOUT output pin. (Note)
           P34 is the  output pin.                                             Memory expansion mode       Microprocessor mode
           P35 is the SYNC output pin.
           P36 is the WR output pin, and P37 is the RD out-                The shaded area are external memory area.
           put pin.
                                                                             *: XXXX16 indicates the last address of internal RAM.
Note : If CNVSS is connected to VSS, the microcomputer goes to single-         YYYY16 indicates the first address of internal ROM.
          chip mode after a reset, so that this pin cannot be used as the
          RESETOUT output pin.

(1) Single-chip mode                                                       Fig. 62 Memory maps in various processor modes

Select this mode by resetting the microcomputer with CNVSS con-            b7       b0
nected to VSS.
                                                                                        CPU mode register
(2) Memory expansion mode
                                                                                        (CPUM : address 003B16)
Select this mode by setting the processor mode bits (b1, b0) to
"01" in software with CNVSS connected to VSS. This mode enables                         Processor mode bits (CM1, CM0)
external memory expansion while maintaining the validity of the in-
ternal ROM.                                                                             b1 b0
However, do not set this mode in the M38869M8A/MCA/MFA and
the flash memory version.                                                               0 0: Single-chip mode
                                                                                        0 1: Memory expansion mode (Note)
(3) Microprocessor mode                                                                 1 0: Microprocessor mode (Note)
                                                                                        1 1: Not available
Select this mode by resetting the microcomputer with CNVSS con-
nected to VCC, or by setting the processor mode bits to "10" in                         Stack page selection bit
software with CNVSS connected to VSS. In microprocessor mode,                           0: 0 page
the internal ROM is no longer valid and external memory must be                         1: 1 page
used.
Do not set this mode in the M38869M8A/MCA/MFA and the flash                    Note: This is not available for the products except
memory version.                                                                        M38867M8A/E8A.

                                                                           Fig. 63 Structure of CPU mode register

                                                                                                                                              61
                                                                                   MITSUBISHI MICROCOMPUTERS

                                                                                            3886 Group

                                                                        SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

BUS CONTROL AT MEMORY EXPANSION

The M38867M8A/E8A have a built-in ONW function to facilitate
access to an external (expanded) memory and I/O devices in
memory expansion mode or microprocessor mode.
If an "L" level signal is input to the P32/ONW pin when the CPU is
in a read or write state, the corresponding read or write cycle is
extended by one cycle of . During this extended term, the RD
and WR signals remain at "L." This extension function is valid only
for writing to and reading from addresses 000016 to 000716 and
044016 to FFFF16, and only read and write cycles are extended.

               Read cycle    Dummy cycle Write cycle Read cycle Dummy cycle  Write cycle

            
    AD15--AD0

           RD
           WR
          ONW

               *                                                     *       *

* Term where ONW input signal is received.
During this term, the ONW signal must be fixed at either "H" or "L". At all other times, the input level of the ONW
signal has no affect on operations. The bus cycles is not extended for an address in the area 000816 to 043F16,
because the ONW signal is not received.

Fig. 64 ONW function timing

62
                                                                             MITSUBISHI MICROCOMPUTERS

                                                                                      3886 Group

                                                                  SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

EPROM MODE

The built-in PROM of the blank One Time PROM version and built-
in EPROM version can be read or programmed with a
general-purpose PROM programmer using a special programming
adapter. The One Time PROM version and the built-in EPROM
version have the function of the M5M27C101 corresponding for
writing to the built-in PROM. Set the address of PROM program-
mer in the user ROM area.

Table 16 Programming adapter

Package        Name of Programming Adapter
80P6Q-A                  PCA4738H-80A

80D0                          PCA4738L-80A

Table 17 PROM programmer setup

         PROM programmer setup       ROM area of
                                    microcomputer
Product name Corresponding Writing
                                         808016
         device               area            |

M38867E8AHP M5M27C101K 0808016           FFFD16

         byte                   |

M38867E8AFS program 0FFFD16

The PROM of the blank One Time PROM version is not tested or
screened in the assembly process and following processes. To en-
sure proper operation after programming, the procedure shown in
Figure 65 is recommended to verify programming.

         Programming with PROM
                 programmer

         Screening (Caution)
         (150 C for 40 hours)

           Verification with
         PROM programmer

                           Functional check in
                               target device

    Caution : The screening temperature is far higher
                than the storage temperature. Never
                expose to 150 C exceeding 100 hours.

Fig. 65 Programming and testing of One Time PROM version

                                                                  63
                                                                                               MITSUBISHI MICROCOMPUTERS

                                                                                                            3886 Group

                                                                                      SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

FLASH MEMORY MODE                                                          Functional Outline (parallel input/output mode)

The M38869FFAHP/GP has the flash memory mode in addition to                In the parallel input/output mode, the M38869FFAHP/GP allow the
the normal operation mode (microcomputer mode). The user can
use this mode to perform read, program, and erase operations for           user to choose an operation mode between the read-only mode
the internal flash memory.
The M38869FFAHP/GP has three modes the user can choose:                    and the read/write mode (software command control mode) de-
the parallel input/output and serial input/output mode, where the
flash memory is handled by using the external programmer, and              pending on the voltage applied to the VPP pin. When VPP = VPPL,
the CPU reprogramming mode, where the flash memory is
handled by the central processing unit (CPU). The following ex-            the read-only mode is selected, and the user can choose one of
plains these modes.
                                                                           three states (e.g., read, output disable, or standby) depending on
(1) Flash memory mode 1 (parallel I/O mode)                                                         ___
                                                                                      ___ ___
The parallel I/O mode can be selected by connecting wires as
shown in Figures 65 and supplying power to the VCC and VPP                 inputs to the CE, OE, and WE pins. When VPP = VPPH, the read/
pins. In this mode, the M38869FFAHP/GP operates as an equiva-
lent of MITSUBISHI's CMOS flash memory M5M28F101.                          write mode is selected, and the user can choose one of four states
However, because the M38869FFAHP/GP's internal memory has
a capacity of 60 Kbytes, programming is available for addresses            (e.g., read, output disable, standby, or write) depending on inputs
0100016 to 0FFFF16, and make sure that the data in addresses                   __ __         ___
0000016 to 00FFF16 and addresses 1000016 to 1FFFF16 are FF16.
Note also that the M38869FFAHP/GP does not contain a facility to           to the CE, OE, and WE pins. Table 19 shows assignment states of
read out a device identification code by applying a high voltage to
address input (A9). Be careful not to erratically set program condi-       control input and each state.
tions when using a general-purpose PROM programmer.
Table 18 shows the pin assignments when operating in the paral-            q Read                                             __
lel input/output mode.
                                                                           The microcomputer enters the read state by driving the CE, and
                                                                           __                  ___

                                                                           OE pins low and the WE pin high; and the contents of memory

                                                                           corresponding to the address to be input to address input pins

                                                                           (A0A16).

                                                                           are output to the data input/output pins (D0D7).

                                                                           q Output disable

                                                                           The microcomputer enters the output disable state by driving the
                                                                           __                ___          __

                                                                           CE pin low and the WE and OE pins high; and the data input/out-

                                                                           put pins enter the floating state.

Table 18 Pin assignments of M38869FFAHP/GP when                            q Standby
             operating in the parallel input/output mode                                                                                                                                                                   __

                                                                           The microcomputer enters the standby state by driving the CE pin

                                                                           high. the M38869FFAHP/GP is placed in a power-down state con-

                                                                           suming only a minimal supply current. At this time, the data input/

                                                                           output pins enter the floating state.

                      M38869FFAHP/GP      M5M28F101                        q Write
                                VCC
          VCC                                  VCC                         The microcomputer enters the write state by driving the VPP pin
                              CNVSS                                                                            ___            __
          VPP                   VSS            VPP
                                                                           high (VPP = VPPH) and then the WE pin low when the CE pin is
          VSS          Ports P0, P1, P31       VSS                                    __
                             Port P2
    Address input               P36          A0A16                        low and the OE pin is high. In this state, software commands can
                                P37
       Data I/O                 P33           D0D7                        be input from the data input/output pins, and the user can choose

                 __                                  __                    program or erase operation depending on the contents of this soft-

           CE                                   CE                         ware command.

                 ___                                 __

           OE                                   OE

               ___                                  ___

          WE                                    WE

Table 19 Assignment sates of control input and each state

                                Pin       __                          __              ___

Mode                  State               CE                          OE              WE                        VPP           Data I/O

                      Read                VIL                         VIL             VIH                      VPPL            Output
                                                                                      VIH                      VPPL           Floating
    Read-only Output disable              VIL                         VIH                                     VPPL           Floating
                                                                                      VIH                      VPPH            Output
                      Standby             VIH                                        VIH                      VPPH           Floating
                                                                                                              VPPH           Floating
                      Read                VIL                         VIL             VIL                      VPPH
                                                                                                                                Input
    Read/Write Output disable             VIL                         VIH
                       Standby
                                          VIH                        

                      Write               VIL                         VIH

Note: can be VIL or VIH.

64
                                                                                        MITSUBISHI MICROCOMPUTERS

                                                                                                     3886 Group

                                                             SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Table 20 Pin description (flash memory parallel I/O mode)

     Pin              Name          Input                                                   Functions
                                   /Output
VCC, VSS  Power supply                      Supply 5 V 10 % to VCC and 0 V to VSS.
CNVSS     VPP input                   --    Connect to 5 V 10 % in read-only mode, connect to 11.7 to 12.6 V in read/write mode.
          Reset input               Input   Connect to VSS.
_____     Clock input               Input   Connect a ceramic resonator between XIN and XOUT.
          Clock output              Input
RESET     Analog supply input      Output   Connect to VSS.
XIN       Reference voltage input
XOUT      Address input (A0A7)       --    Connect to VSS.
AVSS      Address input (A8A15)    Input
VREF      Data I/O (D0D7)          Input   Port P0 functions as 8-bit address input (A0A7).
P00P07   Control signal input      Input
P10P17                              I/O    Port P1 functions as 8-bit address input (A8A15).
P20P27   Input port P4             Input
P30P37   Input port P5                     Function as 8-bit data's I/O pins (D0D7).
          Input port P6             Input                    __ __                      ___
P40P47   Input port P7             Input
P50P57   Input port P8             Input   P37, P36 and P33 function as the OE, CE and WE input pins respectively. P31 functions as
P60P67                             Input
P70P77                             Input   the A16 input pin. Connect P30 and P32 to VSS. Input "H" or "L" to P34, P35, or keep
P80P87
                                            them open.

                                            Connect P44, P46 to VSS. Input "H" or "L" to P40 - P43, P45, P47, or keep them open.

                                            Input "H" or "L", or keep them open.

                                            Input "H" or "L", or keep them open.

                                            Input "H" or "L", or keep them open.

                                            Input "H" or "L", or keep them open.

                                                                                                                                      65
                                                                                                                                             MITSUBISHI MICROCOMPUTERS

                                                                                                                                                      3886 Group

                                                                                                                                  SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

                                  WE             CE   OE   A0         A1   A2   A3   A4   A5   A6   A7   A8   A9   A10  A11  A12  A13

                             P32  P33  P34  P35  P36  P37  P00/P3REF  P01  P02  P03  P04  P05  P06  P07  P10  P11  P12  P13  P14  P15

                             60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41

         A16  P31/PWM10  61                                                                                                            40  P16             A14

              P30/PWM00  62                                                                                                            39  P17             A15

              P87/DQ7    63                                                                                                            38  P20             D0

              P86/DQ6    64                                                                                                            37  P21             D1

              P85/DQ5    65                                                                                                            36  P22             D2

              P84/DQ4    66                                                                                                            35  P23             D3

              P83/DQ3    67                                                                                                            34  P24             D4

              P82/DQ2    68                                                                                                            33  P25             D5

              P81/DQ1    69                      M38869FFAHP                                                                           32  P26             D6

              P80/DQ0    70                                                                                                            31  P27             D7

    Vcc       VCC        71                      M38869FFAGP                                                                           30  VSS                                          V ss

              VREF       72                                                                                                            29  XOUT                 *

              AVSS       73                                                                                                            28  XIN

              P67/AN7    74                                                                                                            27  P40/XCOUT

              P66/AN6    75                                                                                                            26  P41/XCIN

              P65/AN5    76                                                                                                            25  RESET

              P64/AN4    77                                                                                                            24  CNVSS           Vpp

              P63/AN3    78                                                                                                            23  P42/INT0/OBF00

              P62/AN2    79                                                                                                            22  P43/INT1/OBF01

              P61/AN1    80                                                                                                            21  P44/RXD

                             1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20

                             P60/AN0
                                P77/SCL
                                    P76/SDA
                                        P75/INT41
                                            P74/INT31
                                                P73/SRDY2/INT21
                                                    P72/SCLK2
                                                       P71/SOUT2
                                                           P70/SIN2
                                                               P57/DA2/PWM11
                                                                   P56/DA1/PWM01
                                                                       P55/CNTR1
                                                                           P54/CNTR0
                                                                              P53/INT40/W
                                                                                  P52/INT30/R
                                                                                      P51/INT20/S0

                                                                                          P50/A0
                                                                                              P47/SRDY1/S1
                                                                                                  P46/SCLK1/OBF10

                                                                                                      P45/TXD

                                                                               * :Connect to the ceramic oscillation circuit.
                                                                                                                                               indicates the flash memory pin.

Fig. 66 Pin connection of M38869FFAHP/GP when operating in parallel input/output mode

66
                                                                                                             MITSUBISHI MICROCOMPUTERS

                                                                                                                          3886 Group

                                                                                              SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

Read-only Mode                                                         shown in Figure 67, and the M38869FFAHP/GP will output the
                                                                       contents of the user's specified address from data I/O pin to the
The microcomputer enters the read-only mode by applying VPPL           external. In this mode, the user cannot perform any operation
to the VPP pin. In this mode, the user can input the address of a      other than read.
memory location to be read and the control signals at the timing

                                        VIH                            Valid address
                       Address                                                tRC

                                        VIL

                                        VIH
                       CE

                                        VIL

                             VIH                               ta(CE)
                                                                                                        tDF
                       OE

                             VIL             tWRR

                                        VIH                          ta(OE)                             tDH
                       WE                                           tOLZ                      Dout

                                        VIL                     tCLZ
                                                               ta(AD)
                       Data  VOH Floating                                                                       Floating
                             VOL

Fig. 67 Read timing

Read/Write Mode                                                        Table 21 shows the software commands and the input/output in-

The microcomputer enters the read/write mode by applying VPPH          formation in the first and the second cycles. The input address is
to the VPP pin. In this mode, the user must first input a software                                                                                                                   ___
command to choose the operation (e. g., read, program, or erase)
to be performed on the flash memory (this is called the first cycle),  latched internally at the falling edge of the WE input; software
and then input the information necessary for execution of the com-
mand (e.g, address and data) and control signals (this is called       commands and other input data are latched internally at the rising
the second cycle). When this is done, the M38869FFAHP/GP ex-                                       ___
ecutes the specified operation.
                                                                       edge of the WE input.

                                                                       The following explains each software command. Refer to Figures 68

                                                                       to 70 for details about the signal input/output timings.

Table 21 Software command (Parallel input/output mode)

            Symbol                                First cycle                                                     Second cycle
                             Address input
Read                                                           Data input                     Address input                     Data I/O
Program                                                          0016
Program verify                                                   4016                        Read address                Read data (Output)
Erase                                                            C016
Erase verify                                                     2016                        Program address             Program data (Input)
Reset                        Verify address                       A016
Device identification                                            FF16                                                   Verify data (Output)
                                                                 9016
                                                                                                                               2016 (Input)

                                                                                                                         Verify data (Output)

                                                                                                                               FF16 (Input)

                                                                                                             ADI                DDI (Output)

Note: ADI = Device identification address : manufacturer's code 0000016, device code 0000116
         DDI = Device identification data : manufacturer's code 1C16, device code D016
         X can be VIL or VIH.

                                                                                                                                                67
                                                                                                                                                                MITSUBISHI MICROCOMPUTERS

                                                                                                                                                                             3886 Group

                                                                                                                                                      SINGLE-CHIP 8-BIT CMOS MICROCOMPUTER

q Read command                                                                                                                             The read mode is retained until any other command is latched into
The microcomputer enters the read mode by inputting command                                                                                the command latch. Consequently, once the M38869FFAHP/GP en-
code "0016" in the first cycle. The command code is latched into                                                                           ters the read mode, the user can read out the successive memory
                                                                                                                                           contents simply by changing the input address and executing the
                                                                                                                                      ___  second cycle only. Any command other than the read command
                                                                                                                                           must be input beginning from its command code over again each
the internal command latch at the rising edge of the WE input.                                                                             time the user execute it. The contents of the command latch immedi-
When the address of a memory location to be read is input in the                                                                           ately after power-on is 0016.
second cycle, with control signals input at the timing shown in
Figure 68, the M38869FFAHP/GP outputs the contents of the
specified address from the data I/O pins to the external.

                   VIH                                                                                                                           Valid address
    Address
                                      tWC                                                                                                        tRC
                   VIL
                                                       tCH
                   VIH                                                    ta(CE)
    CE
                                tCS
                   VIL
                                tRRW  tWP                                                                                                  tWRR                 tDF
                   VIH
    OE                                tDS                                                                                                                ta(OE)

                   VIL                0016                                                                                                            tOLZ
                                                 tDH                                                                                                            Dout
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