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M38005M8-XXXSP

器件型号:M38005M8-XXXSP
器件类别:半导体    其他集成电路(IC)   
厂商名称:Renesas Electronics Corporation
厂商官网:https://www.renesas.com/
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M38005M8-XXXSP器件文档内容

To all our customers

Regarding the change of names mentioned in the document, such as Mitsubishi
Electric and Mitsubishi XX, to Renesas Technology Corp.

The semiconductor operations of Hitachi and Mitsubishi Electric were transferred to Renesas
Technology Corporation on April 1st 2003. These operations include microcomputer, logic, analog
and discrete devices, and memory chips other than DRAMs (flash memory, SRAMs etc.)
Accordingly, although Mitsubishi Electric, Mitsubishi Electric Corporation, Mitsubishi
Semiconductors, and other Mitsubishi brand names are mentioned in the document, these names
have in fact all been changed to Renesas Technology Corp. Thank you for your understanding.
Except for our corporate trademark, logo and corporate statement, no changes whatsoever have been
made to the contents of the document, and these changes do not constitute any alteration to the
contents of the document itself.

Note : Mitsubishi Electric will continue the business operations of high frequency & optical devices
       and power devices.

                                                                                             Renesas Technology Corp.
                                                                                             Customer Support Dept.
                                                                                             April 1, 2003
MITSUBISHI 8-BIT SINGLE-CHIP MICROCOMPUTER
                 740 FAMILY / 38000 SERIES

           3800

             Group

                            User's Manual
                       Keep safety first in your circuit designs!

Mitsubishi Electric Corporation puts the maximum effort into making
semiconductor products better and more reliable, but there is always the
possibility that trouble may occur with them. Trouble with semiconductors
may lead to personal injury, fire or property damage. Remember to give due
consideration to safety when making your circuit designs, with appropriate
measures such as (i) placement of substitutive, auxiliary circuits, (ii) use of
non-flammable material or (iii) prevention against any malfunction or mishap.

                           Notes regarding these materials

These materials are intended as a reference to assist our customers in the
selection of the Mitsubishi semiconductor product best suited to the
customer's application; they do not convey any license under any
intellectual property rights, or any other rights, belonging to Mitsubishi
Electric Corporation or a third party.

Mitsubishi Electric Corporation assumes no responsibility for any damage,
or infringement of any third-party's rights, originating in the use of any
product data, diagrams, charts or circuit application examples contained in
these materials.

All information contained in these materials, including product data,
diagrams and charts, represent information on products at the time of
publication of these materials, and are subject to change by Mitsubishi
Electric Corporation without notice due to product improvements or other
reasons. It is therefore recommended that customers contact Mitsubishi
Electric Corporation or an authorized Mitsubishi Semiconductor product
distributor for the latest product information before purchasing a product
listed herein.

Mitsubishi Electric Corporation semiconductors are not designed or
manufactured for use in a device or system that is used under
circumstances in which human life is potentially at stake. Please contact
Mitsubishi Electric Corporation or an authorized Mitsubishi Semiconductor
product distributor when considering the use of a product contained herein
for any specific purposes, such as apparatus or systems for transportation,
vehicular, medical, aerospace, nuclear, or undersea repeater use.

The prior written approval of Mitsubishi Electric Corporation is necessary to
reprint or reproduce in whole or in part these materials.

If these products or technologies are subject to the Japanese export
control restrictions, they must be exported under a license from the
Japanese government and cannot be imported into a country other than
the approved destination.
Any diversion or reexport contrary to the export control laws and
regulations of Japan and/or the country of destination is prohibited.

Please contact Mitsubishi Electric Corporation or an authorized Mitsubishi
Semiconductor product distributor for further details on these materials or
the products contained therein.
Preface

This user's manual describes Mitsubishi's CMOS 8-
bit microcomputers 3800 Group.
After reading this manual, the user should have a
through knowledge of the functions and features of
the 3800 Group, and should be able to fully utilize
the product. The manual starts with specifications
and ends with application examples.
For details of software, refer to the "SERIES MELPS
740 USER'S MANUAL."
For details of development support tools, refer to the
"DEVELOPMENT SUPPORT TOOLS FOR MICRO-
COMPUTERS" data book.
BEFORE USING THIS USER'S MANUAL

This user's manual consists of the following three chapters. Refer to the chapter appropriate to your conditions, such
as hardware design or software development. Chapter 3 also includes necessary information for systems development.
Be sure to refer to this chapter.

1. Organization

q CHAPTER 1 HARDWARE
     This chapter describes features of the microcomputer and operation of each peripheral function.

q CHAPTER 2 APPLICATION
     This chapter describes usage and application examples of peripheral functions, based mainly on setting examples
     of related registers.

q CHAPTER 3 APPENDIX
     This chapter includes necessary information for systems development using the microcomputer, electric
     characteristics, a list of registers, the masking confirmation (mask ROM version), and mark specifications which
     are to be submitted when ordering.

2. Structure of register

The figure of each register structure describes its functions, contents at reset, and attributes as follows :

                                    Bits                                                       (Note 2)

                                                                                Bit attributes

b7 b6 b5 b4 b3 b2 b1 b0                                                                                  (Note 1)

                                    Contents immediately after reset release

0                        CPU mode register (CPUM) [Address : 3B16]

                         B                Name                            Function                                 At reset R W

                         0 Processor mode bits                   b1 b0                                             0
                         1
                         2 Stack page selection bit              0 0 : Single-chip mode                            0
                                                                 01:
                                                                 1 0 : Not available                               0
                                                                 11:

                                                                 0 : 0 page
                                                                 1 : 1 page

                         3 Nothing arranged for these bits. These are write disabled                               0  !
                         4 bits. When these bits are read out, the contents are "0."
                                                                                                                   0  !

                         5 Fix this bit to "0."                                                                    1

                         6 Main clock (XIN-XOUT) stop bit        0 : Operating                                     T
                                                                 1 : Stopped

                         7  Internal system clock selection bit  0 : XIN-XOUT selected                             T
                                                                 1 : XCIN-XCOUT selected

: Bit in which nothing is arranged               : Bit that is not used for control of the corresponding function

Note 1. Contents immediately after reset release
                  0"0" at reset release
                  1"1" at reset release
                  UndefinedUndefined or reset release
                  T Contents determined by option at reset release

Note 2. Bit attributesThe attributes of control register bits are classified into 3 bytes : read-only, write-only
                                 and read and write. In the figure, these attributes are represented as follows :

                            RRead                          WWrite

                              Read enabled                    Write enabled
                            !Read disabled                 ! Write disabled
LIST OF GROUPS HAVING THE SIMILAR FUNCTIONS

3800 group, one of the CMOS 8-bit microcomputer 38000 series presented in this user's manual is provided with
standard functions.
The basic functions of the 3800, 3802, 3806 and 3807 groups having the same functions are shown below. For the
detailed functions of each group, refer to the related data book and user's manual.

List of groups having the same functions                                                                                                                                                                                                                      As of September 1995
                                                                                                                                                                                                                                                                    3807 group
          Group           3800 group                                 3802 group            3806 group
                                                                                                                                                                                                                                                                      80 pin
Function                                                                                   80 pin                                                                                                                                                                      80P6N-A
                                                                                             80P6N-A
       Pin                64 pin                                     64 pin                  80P6S-A
(Package type)             64P4B                                     64P4B                80P6D-A
                           64P6N-A                                  64P6N-A
                           64P6D-A

Clock generating circuit  1 circuit                                  1 circuit             1 circuit                                                                                                                                                          2 circuit

  Timer                       <8-bit>                           <8-bit>                         <8-bit>                                                                                                                                                            <8-bit>
Serial I/O                        Prescaler : 3                    Prescaler : 3                   Prescaler : 3                                                                                                                                                      Timer : 3
                                  Timer : 4                        Timer : 4                       Timer : 4
                                                                                                                                                                                                                                                                   <16-bit>
                          UART or                          UART or                         UART or                                                                                                                                                                    Timer X/Y : 2
                          Clock synchronous ! 1            Clock synchronous ! 1           Clock synchronous ! 1                                                                                                                                                      Timer A/B : 2

                                                                                                                                                                                                                                                              UART or
                                                                                                                                                                                                                                                              Clock synchronous ! 1

                                             --            Clock synchronous ! 1 Clock synchronous ! 1 Clock synchronous ! 1

A-D converter                                --                8-bit ! 8-channel           8-bit ! 8-channel                                                                                                                                                  8-bit ! 13-channel

D-A converter                                --                8-bit ! 2-channel           8-bit ! 2-channel                                                                                                                                                  8-bit ! 4-channel

          Mask            8K 16K 24K 32K V                 8K        16K 24K 32K 12K 16K 24K 32K 48K                                                                                                                                                          16K
          ROM             (Note 1) (Note 1)      (Note 1)            (Note 1)    (Note 1) (Note 1) (Note 1) (Note 3) (Note 3) (Note 3)                                                                                                                        16K
                                                           (Note 1)                                                                                                                                                                                           16K
                                                                                                                                                                                                                                                              512
          One Time        8K 16K -- 32K --                 --        -- -- 32K -- -- 24K -- 48K
Memory      PROM                      (Note 1)                                   (Note 1)  (Note 2)           (Note 3)
  type

          EPROM -- 16K -- 32K -- -- -- -- 32K -- -- 24K -- 48K

                                                                                                                                                                                                                                                    (Note 2)

            RAM 384 384 512 640 384 384 384 640 1024 384 384 512 1024 1024

                                                           PWM output                                                                                                                                                                                         Real time port output
                                                                                                                                                                                                                                                              Analog comparator
Remarks                                                                                                                                                                                                                                                       Watchdog timer

Notes 1: Extended operating temperature version available
          2: High-speed version available
          3: Extended operating temperature version and High-speed version available
         V. ROM expansion
                          Table of contents

Table of contents

CHAPTER 1. HARDWARE

                  DESCRIPTION ................................................................................................................................ 1-2

                  FEATURES ...................................................................................................................................... 1-2

                  APPLICATIONS .............................................................................................................................. 1-2

                  PIN CONFIGURATION .................................................................................................................. 1-2

                  FUNCTIONAL BLOCK ................................................................................................................... 1-4

                  PIN DESCRIPTION ........................................................................................................................ 1-5

                  PART NUMBERING ....................................................................................................................... 1-6

                  GROUP EXPANSION .................................................................................................................... 1-7

                  GROUP EXPANSION (EXTENDED OPERATING TEMPERATURE VERSION) ................... 1-9

                  FUNCTIONAL DESCRIPTION .................................................................................................... 1-10
                        Central Processing Unit (CPU) ............................................................................................ 1-10
                        Memory .................................................................................................................................... 1-14
                        I/O Ports .................................................................................................................................. 1-16
                        Interrupts ................................................................................................................................. 1-18
                        Timers ...................................................................................................................................... 1-20
                        Serial I/O ................................................................................................................................. 1-22
                        Reset Circuit ........................................................................................................................... 1-26
                        Clock Generating Circuit ....................................................................................................... 1-28
                        Processor Modes .................................................................................................................... 1-29

                  NOTES ON PROGRAMMING ..................................................................................................... 1-31
                        Processor Status Register .................................................................................................... 1-31
                        Interrupts ................................................................................................................................. 1-31
                        Decimal Calculations.............................................................................................................. 1-31
                        Timers ...................................................................................................................................... 1-31
                        Multiplication and Division Instructions ............................................................................... 1-31
                        Ports ......................................................................................................................................... 1-31
                        Serial I/O ................................................................................................................................. 1-31
                        Instruction Execution Time .................................................................................................... 1-31
                        Memory Expansion Mode and Microprocessor Mode ....................................................... 1-31

                  DATA REQUIRED FOR MASK ORDERS ................................................................................ 1-32

                  ROM PROGRAMMING METHOD .............................................................................................. 1-32

                  FUNCTIONAL DESCRIPTION SUPPLEMENT ......................................................................... 1-33
                        Interrupt ................................................................................................................................... 1-33
                        Timing After Interrupt ............................................................................................................. 1-34

3800 GROUP USER'S MANUAL  i
Table of contents

CHAPTER 2. APPLICATION

                  2.1 I/O port ..................................................................................................................................... 2-2
                        2.1.1 Memory map of I/O port ............................................................................................... 2-2
                        2.1.2 Related registers ............................................................................................................ 2-3
                        2.1.3 Handling of unused pins ............................................................................................... 2-4

                  2.2 Timer ......................................................................................................................................... 2-5
                        2.2.1 Memory map of timer .................................................................................................... 2-5
                        2.2.2 Related registers ............................................................................................................ 2-6
                        2.2.3 Timer application examples ........................................................................................ 2-11

                  2.3 Serial I/O ................................................................................................................................ 2-23
                        2.3.1 Memory map of serial I/O ........................................................................................... 2-23
                        2.3.2 Related registers .......................................................................................................... 2-24
                        2.3.3 Serial I/O connection examples ................................................................................. 2-28
                        2.3.4 Setting of serial I/O transfer data format ................................................................. 2-30
                        2.3.5 Serial I/O application examples ................................................................................. 2-31

                  2.4 Processor mode ................................................................................................................... 2-49
                        2.4.1 Memory map of processor mode ............................................................................... 2-49
                        2.4.2 Related register ............................................................................................................ 2-49
                        2.4.3 Processor mode application examples ...................................................................... 2-50

                  2.5 Reset ....................................................................................................................................... 2-54
                        2.5.1 Connection example of reset IC ................................................................................ 2-54

CHAPTER 3. APPENDIX

                  3.1 Electrical characteristics ..................................................................................................... 3-2
                        3.1.1 Absolute maximum ratings ............................................................................................ 3-2
                        3.1.2 Recommended operating conditions ............................................................................ 3-2
                        3.1.3 Electrical characteristics ................................................................................................ 3-3
                        3.1.4 Timing requirements and Switching characteristics .................................................. 3-4
                        3.1.5 Absolute maximum ratings (Extended operating temperature version) .................. 3-8
                        3.1.6 Recommended operating conditions(Extended operating temperature version) .... 3-8
                        3.1.7 Electrical characteristics (Extended operating temperature version) ...................... 3-9
                        3.1.8 Timing requirements and Switching characteristics
                                    (Extended operating temperature version).......................................................... 3-10
                        3.1.9 Timing diagram ............................................................................................................. 3-12

                  3.2 Standard characteristics .................................................................................................... 3-15
                        3.2.1 Power source current characteristic examples ........................................................ 3-15
                        3.2.2 Port standard characteristic examples ...................................................................... 3-16

                  3.3 Notes on use ........................................................................................................................ 3-18
                        3.3.1 Notes on interrupts ...................................................................................................... 3-18
                        3.3.2 Notes on the serial I/O ............................................................................................... 3-18
                        3.3.3 Notes on the RESET pin ............................................................................................ 3-19
                        3.3.4 Notes on input and output pins ................................................................................. 3-20

ii  3800 GROUP USER'S MANUAL
                                                                                     Table of contents

     3.3.5 Notes on memory expansion mode and microprocessor mode ............................ 3-21
     3.3.6 Notes on built-in PROM .............................................................................................. 3-22

3.4 Countermeasures against noise ...................................................................................... 3-24
     3.4.1 Shortest wiring length .................................................................................................. 3-24
     3.4.2 Connection of a bypass capacitor across the Vss line and the Vcc line ............ 3-25
     3.4.3 Consideration for oscillator ......................................................................................... 3-26
     3.4.4 Setup for I/O ports ....................................................................................................... 3-26
     3.4.5 Providing of watchdog timer function by software .................................................. 3-27

3.5 List of registers ................................................................................................................... 3-28

3.6 Mask ROM ordering method ............................................................................................. 3-37

3.7 Mark specification form ..................................................................................................... 3-51

3.8 Package outline.................................................................................................................... 3-53

3.9 Machine Instructions .......................................................................................................... 3-56

3.10 List of instruction codes ................................................................................................. 3-66

3.11 SFR memory map .............................................................................................................. 3-67

3.12 Pin configuration ............................................................................................................... 3-68

3800 GROUP USER'S MANUAL  iii
                                                                                                          List of figures

                     List of figures

CHAPTER 1 HARDWARE

                  Fig. 1 Pin configuration of M38002M4-XXXFP/M38003M6-XXXHP ....................................... 1-2
                  Fig. 2 Pin configuration of M38002M4-XXXSP ......................................................................... 1-3
                  Fig. 3 Functional block diagram .................................................................................................. 1-4
                  Fig. 4 Part numbering ................................................................................................................... 1-6
                  Fig. 5 Memory expansion plan .................................................................................................... 1-7
                  Fig. 6 Memory expansion plan (Extended operating temperature version) .......................... 1-9
                  Fig. 7 740 Family CPU register structure ................................................................................ 1-10
                  Fig. 8 Register push and pop at interrupt generation and subroutine call ........................ 1-11
                  Fig. 9 Structure of CPU mode register .................................................................................... 1-13
                  Fig. 10 Memory map diagram .................................................................................................... 1-14
                  Fig. 11 Memory map of special function register (SFR) ....................................................... 1-15
                  Fig. 12 Port block diagram (single-chip mode) ....................................................................... 1-17
                  Fig. 13 Interrupt control .............................................................................................................. 1-19
                  Fig. 14 Structure of interrupt-related registers ........................................................................ 1-19
                  Fig. 15 Structure of timer XY register ...................................................................................... 1-20
                  Fig. 16 Block diagram of timer X, timer Y, timer 1, and timer 2 ........................................ 1-21
                  Fig. 17 Block diagram of clock synchronous serial I/O ......................................................... 1-22
                  Fig. 18 Operation of clock synchronous serial I/O function .................................................. 1-22
                  Fig. 19 Block diagram of UART serial I/O............................................................................... 1-23
                  Fig. 20 Operation of UART serial I/O function ....................................................................... 1-24
                  Fig. 21 Structure of serial I/O control registers ...................................................................... 1-25
                  Fig. 22 Example of reset circuit ................................................................................................ 1-26
                  Fig. 23 Internal status of microcomputer after reset .............................................................. 1-26
                  Fig. 24 Timing of reset ............................................................................................................... 1-27
                  Fig. 25 Ceramic resonator circuit .............................................................................................. 1-28
                  Fig. 26 External clock input circuit ........................................................................................... 1-28
                  Fig. 27 Block diagram of clock generating circuit .................................................................................. 1-28
                  Fig. 28 Memory maps in various processor modes ............................................................... 1-29
                  Fig. 29 Structure of CPU mode register .................................................................................. 1-29
                  Fig. 30 ONW function timing ...................................................................................................... 1-30
                  Fig. 31 Programming and testing of One Time PROM version ........................................... 1-32
                  Fig. 32 Timing chart after an interrupt occurs ........................................................................ 1-34
                  Fig. 33 Time up to execution of the interrupt processing routine ....................................... 1-34

CHAPTER 2 APPLICATION

                  Fig. 2.1.1 Memory map of I/O port related registers ............................................................... 2-2
                  Fig. 2.1.2 Structure of Port Pi (i=0, 1, 2, 3, 4, 5, 6, 7) .......................................................... 2-3
                  Fig. 2.1.3 Structure of Port Pi direction register (i=0, 1, 2, 3, 4, 5, 6, 7) ........................... 2-3

                  Fig. 2.2.1 Memory map of timer related registers ..................................................................... 2-5
                  Fig. 2.2.2 Structure of Prescaler 12, Prescaler X, Prescaler Y .............................................. 2-6
                  Fig. 2.2.3 Structure of Timer 1 .................................................................................................... 2-6
                  Fig. 2.2.4 Structure of Timer 2, Timer X, Timer Y................................................................... 2-7
                  Fig. 2.2.5 Structure of Timer XY mode register ....................................................................... 2-8
                  Fig. 2.2.6 Structure of Interrupt request register 1 .................................................................. 2-9

3800 GROUP USER'S MANUAL  i
List of figures

                  Fig. 2.2.7 Structure of Interrupt request register 2 ................................................................... 2-9
                  Fig. 2.2.8 Structure of Interrupt control register 1 .................................................................. 2-10
                  Fig. 2.2.9 Structure of Interrupt control register 2 .................................................................. 2-10
                  Fig. 2.2.10 Connection of timers and setting of division ratios [Clock function] ................ 2-12
                  Fig. 2.2.11 Setting of related registers [Clock function] ......................................................... 2-13
                  Fig. 2.2.12 Control procedure [Clock function] ........................................................................ 2-14
                  Fig. 2.2.13 Example of a peripheral circuit .............................................................................. 2-15
                  Fig. 2.2.14 Connection of the timer and setting of the division ratio [Piezoelectric buzzer output] .......... 2-15
                  Fig. 2.2.15 Setting of related registers [Piezoelectric buzzer output]................................... 2-16
                  Fig. 2.2.16 Control procedure [Piezoelectric buzzer output] .................................................. 2-16
                  Fig. 2.2.17 A method for judging if input pulse exists ........................................................... 2-17
                  Fig. 2.2.18 Setting of related registers [Measurement of frequency] ................................... 2-18
                  Fig. 2.2.19 Control procedure [Measurement of frequency]................................................... 2-19
                  Fig. 2.2.20 Connection of the timer and setting of the division ratio [Measurement of pulse width] ........... 2-20
                  Fig. 2.2.21 Setting of related registers [Measurement of pulse width] ................................ 2-21
                  Fig. 2.2.22 Control procedure [Measurement of pulse width] ................................................ 2-22

                  Fig. 2.3.1 Memory map of serial I/O related registers ........................................................... 2-23
                  Fig. 2.3.2 Structure of Transmit/Receive buffer register ........................................................ 2-24
                  Fig. 2.3.3 Structure of Serial I/O status register .................................................................... 2-24
                  Fig. 2.3.4 Structure of Serial I/O control register ................................................................... 2-25
                  Fig. 2.3.5 Structure of UART control register ......................................................................... 2-25
                  Fig. 2.3.6 Structure of Baud rate generator ............................................................................ 2-26
                  Fig. 2.3.7 Structure of Interrupt edge selection register ....................................................... 2-26
                  Fig. 2.3.8 Structure of Interrupt request register 1 ................................................................ 2-27
                  Fig. 2.3.9 Structure of Interrupt control register 1 ................................................................. 2-27
                  Fig. 2.3.10 Serial I/O connection examples (1) ...................................................................... 2-28
                  Fig. 2.3.11 Serial I/O connection examples (2) ...................................................................... 2-29
                  Fig. 2.3.12 Setting of Serial I/O transfer data format ............................................................ 2-30
                  Fig. 2.3.13 Connection diagram [Communication using a clock synchronous serial I/O] 2-31
                  Fig. 2.3.14 Timing chart [Communication using a clock synchronous serial I/O] ............. 2-31
                  Fig. 2.3.15 Setting of related registers at a transmitting side

                                     [Communication using a clock synchronous serial I/O] .................................. 2-32
                  Fig. 2.3.16 Setting of related registers at a receiving side

                                     [Communication using a clock synchronous serial I/O] .................................. 2-33
                  Fig. 2.3.17 Control procedure at a transmitting side

                                     [Communication using a clock synchronous serial I/O] .................................. 2-34
                  Fig. 2.3.18 Control procedure at a receiving side[Communication using a clock synchronous serial I/O] . 2-35
                  Fig. 2.3.19 Connection diagram [Output of serial data] ......................................................... 2-36
                  Fig. 2.3.20 Timing chart [Output of serial data] ...................................................................... 2-36
                  Fig. 2.3.21 Setting of serial I/O related registers [Output of serial data] ............................ 2-37
                  Fig. 2.3.22 Setting of serial I/O transmission data [Output of serial data].......................... 2-37
                  Fig. 2.3.23 Control procedure of serial I/O [Output of serial data] ...................................... 2-38
                  Fig. 2.3.24 Connection diagram

                                     [Cyclic transmission or reception of block data between microcomputers] 2-39
                  Fig. 2.3.25 Timing chart [Cyclic transmission or reception of block data between microcomputers] ........ 2-40
                  Fig. 2.3.26 Setting of related registers

                                     [Cyclic transmission or reception of block data between microcomputers] . 2-40
                  Fig. 2.3.27 Control in the master unit ....................................................................................... 2-41
                  Fig. 2.3.28 Control in the slave unit ......................................................................................... 2-42
                  Fig. 2.3.29 Connection diagram [Communication using UART] ............................................ 2-43
                  Fig. 2.3.30 Timing chart [Communication using UART] ......................................................... 2-43

ii  3800 GROUP USER'S MANUAL
                                                                                           List of figures

Fig. 2.3.31 Setting of related registers at a transmitting side [Communication using UART] ........................ 2-45
Fig. 2.3.32 Setting of related registers at a receiving side [Communication using UART] ............................ 2-46
Fig. 2.3.33 Control procedure at a transmitting side [Communication using UART] ......... 2-47
Fig. 2.3.34 Control procedure at a receiving side [Communication using UART] .............. 2-48

Fig. 2.4.1 Memory map of processor mode related register ................................................ 2-49
Fig. 2.4.2 Structure of CPU mode register .............................................................................. 2-49
Fig. 2.4.3 Expansion example of ROM and RAM .................................................................. 2-50
Fig. 2.4.4 Read-cycle (OE access, SRAM).............................................................................. 2-51
Fig. 2.4.5 Read-cycle (OE access, EPROM) ........................................................................... 2-51
Fig. 2.4.6 Write-cycle (W control, SRAM) ................................................................................ 2-52
Fig. 2.4.7 Application example of the ONW function ............................................................. 2-53

Fig. 2.5.1 Example of Poweron reset circuit ........................................................................... 2-54
Fig. 2.5.2 RAM back-up system ................................................................................................ 2-54

3800 GROUP USER'S MANUAL  iii
List of figures

CHAPTER 3 APPENDIX

                  Fig. 3.1.1 Circuit for measuring output switching characteristics ......................................... 3-11
                  Fig. 3.1.2 Timing diagram (in single-chip mode) .................................................................... 3-12
                  Fig. 3.1.3 Timing diagram (in memory expansion mode and microprocessor mode) (1) 3-13
                  Fig. 3.1.4 Timing diagram (in memory expansion mode and microprocessor mode) (2) 3-14

                  Fig. 3.2.1 Power source current characteristic example ....................................................... 3-15
                  Fig. 3.2.2 Power source current characteristic example (in wait mode) ............................. 3-15
                  Fig. 3.2.3 Standard characteristic example of CMOS output port at P-channel drive(1). 3-16
                  Fig. 3.2.4 Standard characteristic example of CMOS output port at P-channel drive(2). 3-16
                  Fig. 3.2.5 Standard characteristic example of CMOS output port at N-channel drive(1) 3-17
                  Fig. 3.2.6 Standard characteristic example of CMOS output port at N-channel drive(2) 3-17

                  Fig. 3.3.1 Structure of interrupt control register 2 .................................................................. 3-18

                  Fig. 3.4.1 Wiring for the RESET pin ........................................................................................ 3-24
                  Fig. 3.4.2 Wiring for clock I/O pins ........................................................................................... 3-25
                  Fig. 3.4.3 Wiring for the VPP pin of the One Time PROM and the EPROM version ....... 3-25
                  Fig. 3.4.4 Bypass capacitor across the VSS line and the VCC line ..................................... 3-25
                  Fig. 3.4.5 Wiring for a large current signal line ..................................................................... 3-26
                  Fig. 3.4.6 Wiring to a signal line where potential levels change frequently ...................... 3-26
                  Fig. 3.4.7 Stepup for I/O ports .................................................................................................. 3-26
                  Fig. 3.4.8 Watchdog timer by software .................................................................................... 3-27

                  Fig. 3.5.1 Structure of Port Pi (i=0, 1, 2, 3, 4, 5, 6, 7) ........................................................ 3-28
                  Fig. 3.5.2 Structure of Port Pi direction register (i=0, 1, 2, 3, 4, 5, 6, 7) ......................... 3-28
                  Fig. 3.5.3 Structure of Transmit/Receive buffer register ....................................................... 3-29
                  Fig. 3.5.4 Structure of Serial I/O status register .................................................................... 3-29
                  Fig. 3.5.5 Structure of Serial I/O control register ................................................................... 3-30
                  Fig. 3.5.6 Structure of UART control register ......................................................................... 3-30
                  Fig. 3.5.7 Structure of Baud rate generator ............................................................................ 3-31
                  Fig. 3.5.8 Structure of Prescaler 12, Prescaler X, Prescaler Y ........................................... 3-31
                  Fig. 3.5.9 Structure of Timer 1 .................................................................................................. 3-32
                  Fig. 3.5.10 Structure of Timer 2, Timer X, Timer Y .............................................................. 3-32
                  Fig. 3.5.11 Structure of Timer XY mode register ................................................................... 3-33
                  Fig. 3.5.12 Structure of Interrupt edge selection register ..................................................... 3-34
                  Fig. 3.5.13 Structure of CPU mode register ............................................................................ 3-34
                  Fig. 3.5.14 Structure of Interrupt request register 1 .............................................................. 3-35
                  Fig. 3.5.15 Structure of Interrupt request register 2 .............................................................. 3-35
                  Fig. 3.5.16 Structure of Interrupt control register 1 ............................................................... 3-36
                  Fig. 3.5.17 Structure of Interrupt control register 2 ............................................................... 3-36

iv  3800 GROUP USER'S MANUAL
                                                                                                            List of tables

                     List of tables

CHAPTER 1 HARDWARE

                  Table 1 Pin description ................................................................................................................. 1-5
                  Table 2 List of supported products ............................................................................................. 1-8
                  Table 3 List of supported products (Extended operating temperature version) .................. 1-9
                  Table 4 Push and pop instructions of accumulator or processor status register .............. 1-11
                  Table 5 Set and clear instructions of each bit of processor status register...................... 1-12
                  Table 6 List of I/O port functions .............................................................................................. 1-16
                  Table 7 Interrupt vector addresses and priority ...................................................................... 1-18
                  Table 8 Functions of ports in memory expansion mode and microprocessor mode ........ 1-29
                  Table 9 Programming adapter ................................................................................................... 1-32
                  Table 10 Interrupt sources, vector addresses and interrupt priority.................................... 1-33

CHAPTER 2 APPLICATION

                  Table 2.1.1 Handling of unused pins (in single-chip mode) ................................................... 2-4
                  Table 2.1.2 Handling of unused pins (in memory expansion mode and microprocessor mode) ....... 2-4

                  Table 2.2.1 Function of CNTR0/CNTR1 edge switch bit .......................................................... 2-8

                  Table 2.3.1 Setting examples of Baud rate generator values and transfer bit rate values .................... 2-44

CHAPTER 3 APPENDIX

                  Table 3.1.1 Absolute maximum ratings ...................................................................................... 3-2
                  Table 3.1.2 Recommended operating conditions ...................................................................... 3-2
                  Table 3.1.3 Electrical characteristics .......................................................................................... 3-3
                  Table 3.1.4 Timing requirements (1) .......................................................................................... 3-4
                  Table 3.1.5 Timing requirements (2) .......................................................................................... 3-4
                  Table 3.1.6 Switching characteristics (1) ................................................................................... 3-5
                  Table 3.1.7 Switching characteristics (2) ................................................................................... 3-5
                  Table 3.1.8 Timing requirements in memory expansion mode and microprocessor mode (1) ...................... 3-6
                  Table 3.1.9 Switching characteristics in memory expansion mode and microprocessor mode (1) ............... 3-6
                  Table 3.1.10 Timing requirements in memory expansion mode and microprocessor mode (2) .................... 3-7
                  Table 3.1.11 Switching characteristics in memory expansion mode and microprocessor mode (2) ............ 3-7
                  Table 3.1.12 Absolute maximum ratings (Extended operating temperature version) .......... 3-8
                  Table 3.1.13 Recommended operating conditions (Extended operating temperature version) ...... 3-8
                  Table 3.1.14 Electrical characteristics (Extended operating temperature version) .............. 3-9
                  Table 3.1.15 Timing requirements (Extended operating temperature version) .................. 3-10
                  Table 3.1.16 Switching characteristics (Extended operating temperature version) ............ 3-10
                  Table 3.1.17 Timing requirements in memory expansion mode and microprocessor mode

                                         (Extended operating temperature version) ................................................... 3-11
                  Table 3.1.18 Switching characteristics in memory expansion mode and microprocessor mode

                                         (Extended operating temperature version) ................................................... 3-11

3800 GROUP USER'S MANUAL  i
List of tables

                  Table 3.3.1 Programming adapter ............................................................................................. 3-22
                  Table 3.3.2 Setting of programming adapter switch ............................................................... 3-22
                  Table 3.3.3 Setting of PROM programmer address ................................................................ 3-23

                  Table 3.5.1 Function of CNTR0/CNTR1 edge switch bit ........................................................ 3-33

ii  3800 GROUP USER'S MANUAL
CHAPTER 1
HARDWARE

DESCRIPTION
FEATURES
APPLICATIONS
PIN CONFIGURATION
FUNCTIONAL BLOCK
PIN DESCRIPTION
PART NUMBERING
GROUP EXPANSION
FUNCTIONAL DESCRIPTION
NOTES ON PROGRAMMING
DATA REQUIRED FOR
MASK ORDERS
ROM PROGRAMMING
METHOD
FUNCTIONAL DESCRIPTION
SUPPLEMENT
HARDWARE

DESCRIPTION/FEATURES/APPLICATIONS/PIN CONFIGURATION

DESCRIPTION                                                                                                             Power source voltage ..................................................3.0 to 5.5 V

The 3800 group is the 8-bit microcomputer based on the 740 fam-                                                          (Extended operating temperature version : 4.0 to 5.5 V)
ily core technology.
The 3800 group is designed for office automation equipment,                                                             Power dissipation ............................................................... 32 mW
household appliances and include four timers, serial I/O function.                                                      Memory expansion possible
The various microcomputers in the 3800 group include variations                                                         Operating temperature range .................................... 20 to 85C
of internal memory size and packaging. For details, refer to the
section on part numbering.                                                                                               (Extended operating temperature version : 40 to 85C)
For details on availability of microcomputers in the 3800 group, re-
fer to the section on group expansion.                                                                                 APPLICATIONS

                                                                                                                       Office automation, factory automation, household appliances, and
                                                                                                                       other consumer applications, etc.

FEATURES

Basic machine-language instructions ....................................... 71
The minimum instruction execution time ............................ 0.5 s

               (at 8 MHz oscillation frequency)

Memory size

ROM .................................................................. 8 K to 32 K bytes

  RAM ................................................................. 384 to 1024 bytes

Programmable input/output ports ............................................. 58
Interrupts .................................................. 15 sources, 15 vectors
Timers ............................................................................. 8 bit ! 4
Serial I/O ....................... 8-bit ! 1 (UART or Clock-synchronized)
Clock generating circuit ....................... Internal feedback resistor

(connect to external ceramic resonator or quartz-crystal oscillator)

PIN CONFIGURATION (TOP VIEW)

                                       P00/AD0  P01/AD1  P02/AD2  P03/AD3  P04/AD4  P05/AD5       P06/AD6    P07/AD7   P10/AD8   P11/AD9   P12/AD10  P13/AD11  P14/AD12  P15/AD13  P16/AD14  P17/AD15

                                       48       47       46       45       44       43            42         41        40        39        38        37        36        35        34        33

                         P37/RD    49                                                                                                                                                                  32  P20/DB0
                        P36/WR                                                                                                                                                                             P21/DB1
                     P35/SYNC      50                                                                                                                                                                  31  P22/DB2
                                                                                                                                                                                                           P23/DB3
                            P34/   51                                                                                                                                                                  30  P24/DB4
               P33/RESET OUT                                                                                                                                                                               P25/DB5
                                   52                                                                                                                                                                  29  P26/DB6
                      P32/ONW                                                                                                                                                                              P27/DB7
                              P31  53                                                                                                                                                                  28  VSS
                              P30                                                                                                                                                                          XOUT
                              VCC  54                                                                                                                                                                  27  XIN
                              P71
                              P70  55                                                                                                                                                                  26  P40
                              P67                                                                                                                                                                          P41
                              P66  56 M38002M4-XXXFP 25                                                                                                                                                    RESET
                              P65                                                                                                                                                                          CNVSS
                              P64  57 M38003M6-XXXHP 24                                                                                                                                                    P42/INT0
                              P63  58                                                                                                                                                                  23

                                   59                                                                                                                                                                  22

                                   60                                                                                                                                                                  21

                                   61                                                                                                                                                                  20

                                   62                                                                                                                                                                  19

                                   63                                                                                                                                                                  18

                                   64                                                                                                                                                                  17

                                       1        2        3        4        5        6             7          8         9         10        11        12        13        14        15        16

                                       P62      P61      P60      P57      P56      P55/CNTR1     P54/CNTR0  P53/INT5  P52/INT4  P51/INT3  P50/INT2  P47/SRDY  P46/SCLK  P45/TXD   P44/RXD   P43/INT1

                                            Package type : 64P6N-A/64P6D-A
                                                 64-pin plastic-molded QFP

Fig. 1 Pin configuration of M38002M4-XXXFP/M38003M6-XXXHP

1-2                                    3800 GROUP USER'S MANUAL
                                                                                            HARDWARE

                                                                                          PIN CONFIGURATION

PIN CONFIGURATION (TOP VIEW)

VCC                                              1                   64    P30

P71                                              2                   63    P31

P70                                              3                   62    P32/ONW

P67                                              4                   61    P33/RESET OUT

P66                                              5                   60    P34/

P65                                              6                   59    P35/SYNC

P64                                              7                   58    P36/WR

P63                                              8                   57    P37/RD

P62                                              9                   56    P00/AD0

P61                                              10                  55    P01/AD1

P60                                              11                  54    P02/AD2

P57                                              12  M38002M4-XXXSP  53    P03/AD3

P56                                              13                  52    P04/AD4

P55/CNTR1                                        14                  51    P05/AD5

P54/CNTR0                                        15                  50    P06/AD6

P53/INT5                                         16                  49    P07/AD7

P52/INT4                                         17                  48    P10/AD8

P51/INT3                                         18                  47    P11/AD9

P50/INT2                                         19                  46    P12/AD10

P47/SRDY                                         20                  45    P13/AD11

P46/SCLK                                         21                  44    P14/AD12

P45/TXD                                          22                  43    P15/AD13

P44/RXD                                          23                  42    P16/AD14

P43/INT1                                         24                  41    P17/AD15

P42/INT0                                         25                  40    P20/DB0

CNVSS                                            26                  39    P21/DB1

RESET                                            27                  38    P22/DB2

P41                                              28                  37    P23/DB3

P40                                              29                  36    P24/DB4

                                            XIN  30                  35    P25/DB5

XOUT                                             31                  34    P26/DB6

VSS                                              32                  33    P27/DB7

       Package type : 64P4B
64-pin shrink plastic-molded DIP

Fig. 2 Pin configuration of M38002M4-XXXSP

                                                 3800 GROUP USER'S MANUAL                 1-3
                    Fig. 3 Functional block diagram  FUNCTIONAL BLOCK DIAGRAM (Package : 64P4B)                                                                                                                                                                                HARDWARE

1-4                                                  Clock input       Clock output                          VSS                      VCC                            Reset input          CNVSS                                                                               FUNCTIONAL BLOCK
                                                              XIN      XOUT                                                                                            RESET
                                                                                                              32                        1                                                     26                                                                      FUNCTIONAL BLOCK
                                                                   30     31                                                                                                  27

                                                                                                                                            Data bus

                                                     Clock generating circuit                                                         CPU
                                                                                                                                                   A
                                                                                     RAM         ROM                                                                                                     Timer 1 (8)
                                                                                                                                                                                                         Timer 2 (8)
                                                                                                                                            X                                       Prescaler 12 (8)     Timer X (8)
                                                                                                                                                                                    Prescaler X (8)      Timer Y (8)
                                                                                                                                            Y                                       Prescaler Y (8)
                                                                                                                                                                             CNTR0 CNTR1
3800 GROUP USER'S MANUAL                                                                                                                    S

                                                                                                                    PC H                    PCL

                                                                                                                                            PS

                                                                                                                                           Serial I/O(8)

                                                                                                                                      INT2                       INT0, INT1
                                                                                                                                       to

                                                                                                                                      INT5

                                                                       P7(2)              P6(8)              P5(8)                                        P4(8)              P3(8)                P2(8)  P1(8)        P0(8)

                                                                                23        4 5 6 7 8 9 10 11  12 13 14 15 16 17 18 19        20 21 22 23 24 25 28 29  57 58 59 60 61 62 63 64 33 34 35 36 37 38 39 40 41 42 43 44 45 46 47 48 49 50 51 52 53 54 55 56

                                                                       I/O port P7          I/O port P6         I/O port P5                    I/O port P4                   I/O port P3  I/O port P2    I/O port P1  I/O port P0
                                                                                                  HARDWARE

                                                                                                   PIN DESCRIPTION

PIN DESCRIPTION

Table 1. Pin description

Pin         Name          Function

                                                                                       Function except a port function

VCC         Power source   Apply voltage of 3.0 V to 5.5 V to VCC, and 0 V to VSS.
VSS         CNVSS           (Extended operating temperature version : 4.0 V to 5.5 V)
CNVSS
                           This pin controls the operation mode of the chip.
RESET       Reset input    Normally connected to VSS.
XIN         Clock input    If this pin is connected to VCC, the internal ROM is inhibited and external memory is accessed.

XOUT        Clock output   Reset input pin for active "L"

P00 P07 I/O port P0      Input and output signals for the internal clock generating circuit.
                           Connect a ceramic resonator or quartz-crystal oscillator between the XIN and XOUT pins to set the
P10 P17 I/O port P1
                            oscillation frequency.
P20 P27 I/O port P2      If an external clock is used, connect the clock source to the XIN pin and leave the XOUT pin open.
                           The clock is used as the oscillating source of system clock.

                           8 bit CMOS I/O port
                           I/O direction register allows each pin to be individually programmed as either input or output.
                           At reset this port is set to input mode.
                           In modes other than single-chip, these pins are used as address, data, and control bus I/O pins.
                           CMOS compatible input level
                           CMOS 3-state output structure

P30 P37 I/O port P3

P40, P41    I/O port P4    8-bit CMOS I/O port with the same function as port P0

                           CMOS compatible input level

P42/INT0,                  CMOS 3-state output structure                   External interrupt input pins
P43/INT1

P44/RXD,                                                                   Serial I/O I/O pins
P45/TXD,
P46/SCLK,
P47/SRDY

P50/INT2 I/O port P5    8-bit CMOS I/O port with the same function as   External interrupt input pins
P53/INT5                    port P0                                        Timer X and Timer Y I/O pins

P54/CNTR0,                CMOS compatible input level
P55/CNTR1                  CMOS 3-state output structure

P56, P57

P60 P67 I/O port P6      8-bit CMOS I/O port with the same function as port P0
                           CMOS compatible input level
P70, P71    I/O port P7    CMOS 3-state output structure

                           2-bit CMOS I/O port with the same function as port P0
                           CMOS compatible input level
                           CMOS 3-state output structure

                          3800 GROUP USER'S MANUAL                                                                              1-5
HARDWARE

PART NUMBERING

PART NUMBERING

                   Product M3800 2 M 4 - XXX SP

                                                                        Package type
                                                                        SP : 64P4B package
                                                                        FP : 64P6N-A package
                                                                        HP : 64P6D-A package
                                                                        SS : 64S1B package
                                                                        FS : 64D0 package

                                                                         ROM number
                                                                         Omitted in some types.

                                                                         Normally, using hyphen
                                                                         When electrical characteristic, or division of quality
                                                                         identification code using alphanumeric character
                                                                         : standard
                                                                         D : Extended operating temperature version

                                                                         ROM/PROM size
                                                                         1 : 4096 bytes
                                                                         2 : 8192 bytes
                                                                         3 : 12288 bytes
                                                                         4 : 16384 bytes
                                                                         5 : 20480 bytes
                                                                         6 : 24576 bytes
                                                                         7 : 28672 bytes
                                                                         8 : 32768 bytes

                                                                         The first 128 bytes and the last 2 bytes of ROM
                                                                         are reserved areas ; they cannot be used.

                                                                        Memory type
                                                                        M : Mask ROM version
                                                                        E : EPROM or One Time PROM version
                                                                        S : External ROM

                                                                         RAM size
                                                                         0 : 192 bytes
                                                                         1 : 256 bytes
                                                                         2 : 384 bytes
                                                                         3 : 512 bytes
                                                                         4 : 640 bytes
                                                                         5 : 768 bytes
                                                                         6 : 896 bytes
                                                                         7 : 1024 bytes

  Fig. 4 Part numbering

1-6  3800 GROUP USER'S MANUAL
                                                                                                                                    HARDWARE

                                                                                                                                   GROUP EXPANSION

GROUP EXPANSION                                                                      (2) Packages
                                                                                           64P4B ............................................ Shrink plastic molded DIP
Mitsubishi plans to expand the 3800 group as follows:                                      64P6N-A ............................. 0.8 mm pitch plastic molded QFP
(1) Suppor t for mask ROM, One Time PR OM, EPROM,                                          64P6D-A ............................. 0.5 mm pitch plastic molded QFP
                                                                                           64S1B ......................... Shrink ceramic DIP (EPROM version)
      and external ROM versions                                                            64D0 ................ 0.8 mm pitch ceramic LCC (EPROM version)
      ROM/PROM capacity ................................... 8 K to 32 K bytes
      RAM capacity .............................................. 384 to 1024 bytes

Memory Expansion Plan

                       ROM size (bytes)

External ROM                Mass product                                             M38002S

                       32K                                                                     Mass product                        Being planned
                                                                                                                 M38004M8/E8            M38007M8/E8

                       28K

                                          Mass product

                       24K                                                                M38003M6

                       20K

                            Mass product

                       16K                                                           M38002M4/E4

                       12K

                            Mass product

                       8K                                                            M38002M2/E2

                            192 256                                                  384          512       640               768  896  1024

                                                                                          RAM size (bytes)

  Note : Products under development or planning: the development schedule and specifications may be revised without notice.
Fig. 5 Memory expansion plan

                            3800 GROUP USER'S MANUAL                                                                                                 1-7
HARDWARE

GROUP EXPANSION

Currently supported products are listed below.

Table 2. List of supported products                                        As of September 1995

        Product  (P) ROM size (bytes)           RAM size (bytes)  Package  Remarks
                 ROM size for User in ( )                384
M38002M2-XXXSP                                                     64P4B   Mask ROM version
M38002E2-XXXSP             8192                          384               One Time PROM version
M38002E2SP                 (8062)                        512      64P6N-A  One Time PROM version (blank)
M38002M2-XXXFP                                           640               Mask ROM version
M38002E2-XXXFP             16384                        384        64P4B   One Time PROM version
M38002E2FP                (16254)                                 64S1B-E  One Time PROM version (blank)
M38002M4-XXXSP                                                    64P6N-A  Mask ROM version
M38002E4-XXXSP             24576                                           One Time PROM version
M38002E4SP                (24446)                                   64D0   One Time PROM version (blank)
M38002E4SS                                                         64P4B   EPROM version
M38002M4-XXXFP             32768                                  64P6N-A  Mask ROM version
M38002E4-XXXFP           (32638)                                  64P6D-A  One Time PROM version
M38002E4FP                                                         64P4B   One Time PROM version (blank)
M38002E4FS                    0                                   64S1B-E  EPROM version
M38003M6-XXXSP                                                    64P6N-A  Mask ROM version
M38003M6-XXXFP                                                             Mask ROM version
M38003M6-XXXHP                                                      64D0   Mask ROM version
M38004M8-XXXSP                                                     64P4B   Mask ROM version
M38004E8-XXXSP                                                    64P6N-A  One Time PROM version
M38004E8SP                                                                 One Time PROM version (blank)
M38004E8SS                                                                 EPROM version
M38004M8-XXXFP                                                             Mask ROM version
M38004E8-XXXFP                                                             One Time PROM version
M38004E8FP                                                                 One Time PROM version (blank)
M38004E8FS                                                                 EPROM version
M38002SSP                                                                  External ROM type
M38002SFP                                                                  External ROM type

1-8                                             3800 GROUP USER'S MANUAL
                                                                                                           HARDWARE

                                                                                                          GROUP EXPANSION

GROUP EXPANSION                                                                       (2) Packages
(EXTENDED OPERATING TEMPERATURE VERSION)                                                    64P4B ............................................ Shrink Plastic molded DIP
                                                                                            64P6N-A ............................. 0.8 mm pitch plastic molded QFP
Mitsubishi plans to expand the 3800 group (extended operating
temperature version) as follows:
(1) Support for mask ROM, One Time PROM, and EPROM

      versions
      ROM/PROM capacity ................................... 8 K to 32 K bytes
      RAM capacity ................................................ 384 to 640 bytes

Memory Expansion Plan (Extended operating temperature version)

                      ROM size (bytes)               Mass product
                  32K                                                 M38004M8D

                  28K

                  24K

                  20K

                       Mass product

                  16K                           M38002M4D/E4D

                  12K

                       Mass product

                  8K                            M38002M2D

                  4K

                       192 256                  384                                   512  640  768  896  1024

                                                     RAM size (bytes)

Fig. 6 Memory expansion plan (Extended operating temperature version)

Currently supported products are listed below.

Table 3. List of supported products (Extended operating temperature version)                              As of September 1995

    Product name  (P) ROM size (bytes)          RAM size (bytes)                      Package             Remarks
                  ROM size for User in ( )               384
M38002M2DXXXSP                                                                         64P4B    Mask ROM version
M38002M2DXXXFP               8192                        384                          64P6N-A   Mask ROM version
M38002M4DXXXSP              (8062)                      1024                                    Mask ROM version
M38002E4DXXXSP                                                                         64P4B    One Time PROM version
M38002E4DSP                 16384                                                               One Time PROM version (blank)
M38002M4DXXXFP             (16254)                                                    64P6N-A   Mask ROM version
M38002E4DXXXFP                                                                         64P4B    One Time PROM version
M38002E4DFP                 32768                                                     64P6N-A   One Time PROM version (blank)
M38004M8DXXXSP             (32638)                                                              Mask ROM version
M38004M8DXXXFP                                                                                  Mask ROM version

                                                3800 GROUP USER'S MANUAL                                                       1-9
HARDWARE

FUNCTIONAL DESCRIPTION

FUNCTIONAL DESCRIPTION                                                  Stack pointer (S)
Central Processing Unit (CPU)
                                                                        The stack pointer is an 8-bit register used during subroutine calls
The 3800 group uses the standard 740 family instruction set. Re-        and interrupts. The stack is used to store the current address data
fer to the table of 740 family addressing modes and machine in-         and processor status when branching to subroutines or interrupt
structions or the SERIES 740 User's Manual for de-           routines.
tails on the instruction set.                                           The lower eight bits of the stack address are determined by the
Machine-resident 740 family instructions are as follows:                contents of the stack pointer. The upper eight bits of the stack ad-
                                                                        dress are determined by the Stack Page Selection Bit. If the Stack
  The FST and SLW instruction cannot be used.                           Page Selection Bit is "0", then the RAM in the zero page is used
  The STP, WIT, MUL, and DIV instruction can be used.                   as the stack area. If the Stack Page Selection Bit is "1", then RAM
The central processing unit (CPU) has the six registers.                in page 1 is used as the stack area.
                                                                        The Stack Page Selection Bit is located in the SFR area in the
Accumulator (A)                                                         zero page. Note that the initial value of the Stack Page Selection
                                                                        Bit varies with each microcomputer type. Also some microcom-
The accumulator is an 8-bit register. Data operations such as data      puter types have no Stack Page Selection Bit and the upper eight
transfer, etc., are executed mainly through the accumulator.            bits of the stack address are fixed.
                                                                        The operations of pushing register contents onto the stack and
Index register X (X), Index register Y (Y)                              popping them from the stack are shown in Fig. 8.

Both index register X and index register Y are 8-bit registers. In      Program counter (PC)
the index addressing modes, the value of the OPERAND is added
to the contents of register X or register Y and specifies the real ad-  The program counter is a 16-bit counter consisting of two 8-bit
dress.                                                                  registers PCH and PCL. It is used to indicate the address of the
When the T flag in the processor status register is set to "1", the     next instruction to be executed.
value contained in index register X becomes the address for the
second OPERAND.

                                          b7                            b0

                                              A                             Accumulator

                                          b7                            b0

                                              X                             Index Register X

                                          b7                            b0

                                              Y                             Index Register Y

                                          b7                            b0

                                              S                             Stack Pointer

      b15                                 b7                            b0
                     PCH
                                              PCL                           Program Counter

                                          b7                            b0

                                          N V T B D I Z C Processor Status Register (PS)

                                                                            Carry Flag
                                                                            Zero Flag
                                                                            Interrupt Disable Flag
                                                                            Decimal Mode Flag
                                                                            Break Flag
                                                                            Index X Mode Flag
                                                                            Overflow Flag
                                                                            Negative Flag

Fig. 7 740 Family CPU register structure

1-10                                      3800 GROUP USER'S MANUAL
                                                                                        HARDWARE

                                                                                FUNCTIONAL DESCRIPTION

                                                 On-going Routine

                           Interrupt Request
                                       (Note 1)

                                                 Execute JSR                     M(S)  (PCH)
                                                                                 (S)  (S 1)
Store Return Address       M(S)  (PCH)                                           M(S)  (PCL)                                              Store Return Address
     on Stack (Note 2)     (S)  (S 1)                                          (S)  (S 1)                                                on Stack (Note 2)
                           M(S)  (PCL)                                            M(S)  (PS)
                           (S)  (S 1)                                          (S)  (S 1)                                             Store Contents of
                                                                                                                                          Processor Status
                             Subroutine                                              Interrupt                                            Register on Stack
                                                                                Service Routine
Restore Return             Execute RTS                                                                                                              I Flag "0" to "1"
    Address                (S)  (S + 1)                                           Execute RTI                                                       Fetch the Jump
                           (PCL)  M(S)                                           (S)  (S + 1)
                           (S)  (S + 1)                                           (PS)  M(S)                                                              Vector
                           (PCH)  M(S)                                           (S)  (S + 1)
                                                                                 (PCL)  M(S)                                              Restore Contents of
                                                                                 (S)  (S + 1)                                              Processor Status
                                                                                 (PCH)  M(S)                                                     Register

                                                                                                                                             Restore Return
                                                                                                                                                 Address

                                 Notes 1 : The condition to enable the interrup t  Interrupt enable bit is "1"
                                                                                                    Interrupt disable flag is "0"

                                           2 : When an interrupt occurs, the address of the next instruction to be executed is stored in
                                               the stack area. When a subroutine is called, the address one before the next instruction
                                               to be executed is stored in the stack area.

Fig. 8 Register push and pop at interrupt generation and subroutine call

Table 4. Push and pop instructions of accumulator or processor status register

                                                 Push instruction to stack      Pop instruction from stack
                                                                                              PLA
Accumulator                                      PHA                                          PLP

Processor status register                        PHP

                                         3800 GROUP USER'S MANUAL                                                                                                      1-11
HARDWARE

FUNCTIONAL DESCRIPTION

Processor status register (PS)                                            (5) Break flag (B)
                                                                                The B flag is used to indicate that the current interrupt was
The processor status register is an 8-bit register consisting of flags          generated by the BRK instruction. The BRK flag in the pro-
which indicate the status of the processor after an arithmetic op-              cessor status register is always "0". When the BRK instruc-
eration. Branch operations can be performed by testing the Carry                tion is used to generate an interrupt, the processor status
(C) flag, Zero (Z) flag, Overflow (V) flag, or the Negative (N) flag.           register is pushed onto the stack with the break flag set to "1".
In decimal mode, the Z, V, N flags are not valid.                               The saved processor status is the only place where the break
After reset, the Interrupt disable (I) flag is set to "1", but all other        flag is ever set.
flags are undefined. Since the Index X mode (T) and Decimal
mode (D) flags directly affect arithmetic operations, they should be      (6) Index X mode flag (T)
initialized in the beginning of a program.                                      When the T flag is "0", arithmetic operations are performed
(1) Carry flag (C)                                                              between accumulator and memory, e.g. the results of an op-
                                                                                eration between two memory locations is stored in the accu-
      The C flag contains a carry or borrow generated by the arith-             mulator. When the T flag is "1", direct arithmetic operations
      metic logic unit (ALU) immediately after an arithmetic opera-             and direct data transfers are enabled between memory loca-
      tion. It can also be changed by a shift or rotate instruction.            tions, i.e. between memory and memory, memory and I/O,
(2) Zero flag (Z)                                                               and I/O and I/O. In this case, the result of an arithmetic op-
      The Z flag is set if the result of an immediate arithmetic op-            eration performed on data in memory location 1 and memory
      eration or a data transfer is "0", and cleared if the result is           location 2 is stored in memory location 1. The address of
      anything other than "0".                                                  memory location 1 is specified by index register X, and the
(3) Interrupt disable flag (I)                                                  address of memory location 2 is specified by normal address-
      The I flag disables all interrupts except for the interrupt gener-        ing modes.
      ated by the BRK instruction.
      Interrupts are disabled when the I flag is "1".                     (7) Overflow flag (V)
      When an interrupt occurs, this flag is automatically set to "1"           The V flag is used during the addition or subtraction of one
      to prevent other interrupts from interfering until the current in-        byte of signed data. It is set if the result exceeds + 127 to
      terrupt is serviced.                                                      128. When the BIT instruction is executed, bit 6 of the
(4) Decimal mode flag (D)                                                       memory location operated on by the BIT instruction is stored
      The D flag determines whether additions and subtractions are              in the overflow flag.
      executed in binary or decimal. Binary arithmetic is executed
      when this flag is "0"; decimal arithmetic is executed when it is    (8) Negative flag (N)
      "1". Decimal correction is automatic in decimal mode. Only                The N flag is set if the result of an arithmetic operation or data
      the ADC and SBC instructions can be used for decimal arith-               transfer is negative. When the BIT instruction is executed, bit
      metic.                                                                    7 of the memory location operated on by the BIT instruction is
                                                                                stored in the negative flag.

Table 5. Set and clear instructions of each bit of processor status register

Set instruction    C flag  Z flag  I flag                                 D flag  B flag  T flag  V flag  N flag
Clear instruction  SEC       --    SEI                                    SED       --    SET       --      --
                    CLC      --    CLI                                     CLD      --     CLT     CLV      --

1-12                               3800 GROUP USER'S MANUAL
                                                                                HARDWARE

                                                                        FUNCTIONAL DESCRIPTION

CPU mode register

The CPU mode register is allocated at address 003B16.
The CPU mode register contains the stack page selection bit.

b7  b0

        CPU mode register

        (CPUM : address 003B16)

                                       Processor mode bits
                                         b1 b0
                                          0 0 : Single-chip mode
                                          0 1 : Memory expansion mode
                                          1 0 : Microprocessor mode
                                          1 1 : Not available

                                       Stack page selection bit
                                          0 : 0 page
                                          1 : 1 page

                                       Not used (return "0" when read)

Fig. 9 Structure of CPU mode register

                                       3800 GROUP USER'S MANUAL         1-13
HARDWARE

FUNCTIONAL DESCRIPTION

Memory                                                             Zero page
Special function register (SFR) area
                                                                   The 256 bytes from addresses 000016 to 00FF16 are called the
The Special Function Register area in the zero page contains con-  zero page area. The internal RAM and the special function regis-
trol registers such as I/O ports and timers.                       ters (SFR) are allocated to this area.
                                                                   The zero page addressing mode can be used to specify memory
RAM                                                                and register addresses in the zero page area. Access to this area
                                                                   with only 2 bytes is possible in the zero page addressing mode.
RAM is used for data storage and for stack area of subroutine
calls and interrupts.                                              Special page

ROM                                                                The 256 bytes from addresses FF0016 to FFFF16 are called the
                                                                   special page area. The special page addressing mode can be
The first 128 bytes and the last 2 bytes of ROM are reserved for   used to specify memory addresses in the special page area. Ac-
device testing and the rest is user area for storing programs.     cess to this area with only 2 bytes is possible in the special page
                                                                   addressing mode.
Interrupt vector area

The interrupt vector area contains reset and interrupt vectors.

      RAM area              Address                                            000016  SFR area
                            XXXX16                                             004016
      RAM capacity                                                            010016                              Zero page
           (bytes)          00FF16                                 RAM
                            013F16
               192          01BF16                                 XXXX16
               256          023F16
               384          02BF16
               512          033F16
               640          03BF16
               768          043F16
               896
             1024

                                                                                       Reserved area

                                                                   044016

      ROM area                                                                         Not used

      ROM capacity          Address  Address                       YYYY16
           (bytes)          YYYY16   ZZZZ16                                      Reserved ROM area

             4096           F00016   F08016                                                 (128 bytes)
             8192           E00016   E08016
           12288            D00016   D08016                        ZZZZ16
           16384            C00016   C08016
           20480            B00016   B08016                        ROM
           24576            A00016   A08016                                   FF0016
           28672            900016   908016                                  FFDC16
           32768            800016   808016                                                Interrupt vector area

                                                                             FFFE16                               Special page
                                                                             FFFF16 Reserved ROM area

Fig. 10 Memory map diagram

1-14                                 3800 GROUP USER'S MANUAL
                                                               HARDWARE

                                                       FUNCTIONAL DESCRIPTION

000016 Port P0 (P0)                                    002016 Prescaler 12 (PRE12)
000116 Port P0 direction register (P0D)                002116 Timer 1 (T1)
000216 Port P1 (P1)                                    002216 Timer 2 (T2)
000316 Port P1 direction register (P1D)                002316 Timer XY mode register (TM)
000416 Port P2 (P2)                                    002416 Prescaler X (PREX)
000516 Port P2 direction register (P2D)                002516 Timer X (TX)
000616 Port P3 (P3)                                    002616 Prescaler Y (PREY)
000716 Port P3 direction register (P3D)                002716 Timer Y (TY)
000816 Port P4 (P4)                                    002816
000916 Port P4 direction register (P4D)                002916
000A16 Port P5 (P5)                                    002A16
000B16 Port P5 direction register (P5D)                002B16
000C16 Port P6 (P6)                                    002C16
000D16 Port P6 direction register (P6D)                002D16
000E16 Port P7 (P7)                                    002E16
000F16 Port P7 direction register (P7D)                002F16
001016                                                 003016
001116                                                 003116
001216                                                 003216
001316                                                 003316
001416                                                 003416
001516                                                 003516
001616                                                 003616
001716                                                 003716
001816 Transmit/Receive buffer register (TB/RB)        003816
001916 Serial I/O status register (SIOSTS)             003916
001A16 Serial I/O control register (SIOCON)            003A16 Interrupt edge selection register (INTEDGE)
001B16 UART control register (UARTCON)                 003B16 CPU mode register (CPUM)
001C16 Baud rate generator (BRG)                       003C16 Interrupt request register 1(IREQ1)
001D16                                                 003D16 Interrupt request register 2(IREQ2)
001E16                                                 003E16 Interrupt control register 1(ICON1)
001F16                                                 003F16 Interrupt control register 2(ICON2)

Fig. 11 Memory map of special function register (SFR)

3800 GROUP USER'S MANUAL                                                                                   1-15
HARDWARE

FUNCTIONAL DESCRIPTION

I/O Ports                                                            If data is read from a pin which is set to output, the value of the
Direction registers                                                  port output latch is read, not the value of the pin itself. Pins set to
                                                                     input are floating. If a pin set to input is written to, only the port
The 3800 group has 58 programmable I/O pins arranged in eight        output latch is written to and the pin remains floating.
I/O ports (ports P0 to P7). The I/O ports have direction registers
which determine the input/output direction of each individual pin.
Each bit in a direction register corresponds to one pin, each pin
can be set to be input port or output port.
When "0" is written to the bit corresponding to a pin, that pin be-
comes an input pin. When "1" is written to that bit, that pin be-
comes an output pin.

Table 6. List of I/O port functions

      Pin    Name     Input/Output           I/O Format                 Non-Port Function             Related SFRs       Ref.No.
            Port P0  Input/output,    CMOS 3-state output            Address low-order byte    CPU mode register            (1)
P00 P07   Port P1  individual bits  CMOS compatible                output                    CPU mode register
            Port P2                   input level                    Address high-order        CPU mode register
P10 P17   Port P3  Input/output,    CMOS 3-state output            byte output               CPU mode register
                     individual bits  CMOS compatible
P20 P27   Port P4                   input level                    Data bus I/O
                     Input/output,    CMOS 3-state output
P30 P37   Port P5  individual bits  CMOS compatible                Control signal I/O
            Port P6                   input level
P40,P41     Port P7  Input/output,    CMOS 3-state output
P42/INT0,            individual bits  CMOS compatible
P43/INT1                              input level
P44/RXD,
P45/TXD,                                                             External interrupt input  Interrupt edge selection  (2)
P46/SCLK,
P47/SRDY             Input/output,    CMOS 3-state output                                      register
P50/INT2,
P51/INT3,            individual bits  CMOS compatible                                          Serial I/O control        (3)
P52/INT4,
P53/INT5                              input level                    Serial I/O function I/O register                    (4)
P54/CNTR0,
P55/CNTR1                                                                                      UART control register     (5)
P56,P57
                                                                                                                         (6)
P60 P67
                                                                     External interrupt input  Interrupt edge selection  (2)
P70, P71
                                      CMOS 3-state output                                      register

                     Input/output,    CMOS compatible

                     individual bits  input level                    Timer X and Timer Y       Timer XY mode register    (7)

                                                                     function I/O

                     Input/output,    CMOS 3-state output

                     individual bits  CMOS compatible                                                                    (1)

                                      input level

                     Input/output,    CMOS 3-state output
                     individual bits  CMOS compatible
                                      input level

Note 1: For details of the functions of ports P0 to P3 in modes other than single-chip mode, and how to use double-function ports as func-
           tion I/O ports, refer to the applicable sections.

       2: Make sure that the input level at each pin is either 0 V or VCC during execution of the STP instruction.
           When an input level is at an intermediate potential, a current will flow from VCC to VSS through the input-stage gate.

1-16                                  3800 GROUP USER'S MANUAL
                                                                                                            HARDWARE

                                                                                                    FUNCTIONAL DESCRIPTION

(1) Ports P0, P1, P2, P3, P40, P41, P56, P57, P6, P7                                  (2) Ports P42, P43, P50 P53

                            Direction register                                                                    Direction register

Data bus  Port latch                                                                  Data bus      Port latch

                                                                                                                       Interrupt input

(3) Port P44                                                                          (4) Port P45

             Serial I/O enable bit                                                                P45/TXD P-channel output disable bit
               Receive enable bit                                                                        Serial I/O enable bit
                                                                                                          Transmit enable bit
                            Direction register
                                                                                                                  Direction register

Data bus  Port latch

                                                                                      Data bus      Port latch

                                                       Serial I/O input

                                                                                                    Serial I/O output

(5) Port P46                                                                          (6) Port P47

Serial I/O                                                                                      Serial I/O mode selection bit
synchronous clock selection bit                                                                            Serial I/O enable bit

               Serial I/O enable bit                                                                   SRDY output enable bit

              Serial I/O mode selection bit                                                                       Direction register
                          Serial I/O enable bit

                                   Direction register

Data bus  Port latch                                                                  Data bus      Port latch

          Serial I/O clock output                                        Serial I/O             Serial I/O ready output
                                                                         external
                                                                         clock input

(7) Ports P54, P55

                         Direction register

Data bus  Port latch

Pulse output mode
        Timer output

                                                       Counter input
                                                       Interrupt input

Fig. 12 Port block diagram (single-chip mode)

                                                                         3800 GROUP USER'S MANUAL                                       1-17
HARDWARE

FUNCTIONAL DESCRIPTION

Interrupts                                                              Interrupt operation

Interrupts occur by fifteen sources: eight external, six internal, and  When an interrupt is received, the contents of the program counter
one software.                                                           and processor status register are automatically stored into the
                                                                        stack. The interrupt disable flag is set to inhibit other interrupts
Interrupt control                                                       from interfering.The corresponding interrupt request bit is cleared
                                                                        and the interrupt jump destination address is read from the vector
Each interrupt is controlled by an interrupt request bit, an interrupt  table into the program counter.
enable bit, and the interrupt disable flag except for the software in-
terrupt set by the BRK instruction. An interrupt occurs if the corre-   Notes on use
sponding interrupt request and enable bits are "1" and the inter-
rupt disable flag is "0".                                               When the active edge of an external interrupt (INT0 to INT5,
Interrupt enable bits can be set or cleared by software.                CNTR0, or CNTR1) is changed, the corresponding interrupt re-
Interrupt request bits can be cleared by software, but cannot be        quest bit may also be set. Therefore, please take following se-
set by software.                                                        quence;
The BRK instruction cannot be disabled with any flag or bit. The I      (1) Disable the external interrupt which is selected.
(interrupt disable) flag disables all interrupts except the BRK in-     (2) Change the active edge selection.
struction interrupt.                                                    (3) Clear the interrupt request bit which is selected to "0".
                                                                        (4) Enable the external interrupt which is selected.

Table 7. Interrupt vector addresses and priority

Interrupt Source  Priority  Vector Addresses (Note 1)                             Interrupt Request                       Remarks
Reset (Note 2)       1                                                        Generating Conditions       Non-maskable
                            High                  Low                   At reset                          External interrupt
                                                                        At detection of either rising or  (active edge selectable)
                            FFFD16                FFFC16                falling edge of INT0 input        External interrupt
                                                                        At detection of either rising or  (active edge selectable)
INT0              2         FFFB16                FFFA16                falling edge of INT1 input        Valid when serial I/O is selected
                                                                        At completion of serial I/O
INT1              3         FFF916                FFF816                data reception                    Valid when serial I/O is selected
                                                                        At completion of serial I/O
Serial I/O        4         FFF716                FFF616                transfer shift or when            STP release timer underflow
reception                                                               transmission buffer is empty
                  5         FFF516                FFF416                At timer X underflow              External interrupt
Serial I/O                                                              At timer Y underflow              (active edge selectable)
transmission      6         FFF316                FFF216                At timer 1 underflow              External interrupt
                                                  FFF016                At timer 2 underflow              (active edge selectable)
Timer X           7         FFF116                FFEE16                At detection of either rising or  External interrupt
Timer Y                                           FFEC16                falling edge of CNTR0 input       (active edge selectable)
Timer 1           8         FFEF16                FFEA16                At detection of either rising or  External interrupt
Timer 2                                                                 falling edge of CNTR1 input       (active edge selectable)
                  9         FFED16                                      At detection of either rising or  External interrupt
CNTR0                                                                   falling edge of INT2 input        (active edge selectable)
                  10        FFEB16                                      At detection of either rising or  External interrupt
                                                                        falling edge of INT3 input        (active edge selectable)
CNTR1             11        FFE916                FFE816                At detection of either rising or  Non-maskable software interrupt
                                                                        falling edge of INT4 input
INT2              12        FFE716                FFE616                At detection of either rising or
                                                                        falling edge of INT5 input
INT3              13        FFE516                FFE416
                                                                        At BRK instruction execution
INT4              14        FFE316                FFE216

INT5              15        FFE116                FFE016

BRK instruction   16        FFDD16                FFDC16

Note 1: Vector addresses contain interrupt jump destination addresses.
       2: Reset function in the same way as an interrupt with the highest priority.

1-18                                              3800 GROUP USER'S MANUAL
                        Interrupt request bit                                                            HARDWARE
                         Interrupt enable bit
                                                                                                 FUNCTIONAL DESCRIPTION
                                       Interrupt disable flag (I)
                                                                                                        Interrupt request
                                                                         BRK instruction
                                                                                      Reset

Fig. 13 Interrupt control

b7  b0 Interrupt edge selection register

    (INTEDGE : address 003A16)

    INT0 active edge selection bit                0 : Falling edge active
    INT1 active edge selection bit                1 : Rising edge active
    INT2 active edge selection bit
    INT3 active edge selection bit
    INT4 active edge selection bit
    INT5 active edge selection bit
    Not used (return "0" when read)

b7  b0 Interrupt request register 1                                                          b7  b0 Interrupt request register 2

    (IREQ1 : address 003C16)                                                                     (IREQ2 : address 003D16)

    INT0 interrupt request bit                                                                               CNTR0 interrupt request bit
    INT1 interrupt request bit                                                                               CNTR1 interrupt request bit
    Serial I/O receive interrupt request bit                                                                 INT2 interrupt request bit
    Serial I/O transmit interrupt request bit                                                                INT3 interrupt request bit
    Timer X interrupt request bit                                                                            INT4 interrupt request bit
    Timer Y interrupt request bit                                                                            INT5 interrupt request bit
    Timer 1 interrupt request bit                                                                            Not used (return "0" when read)
    Timer 2 interrupt request bit
                                                                                                 0 : No interrupt request issued
                                                                                                 1 : Interrupt request issued

b7  b0 Interrupt control register 1                                                          b7  b0 Interrupt control register 2

    (ICON1 : address 003E16)                                                                     (ICON2 : address 003F16)

    INT0 interrupt enable bit                                                                                CNTR0 interrupt enable bit
    INT1 interrupt enable bit                                                                                CNTR1 interrupt enable bit
    Serial I/O receive interrupt enable bit                                                                  INT2 interrupt enable bit
    Serial I/O transmit interrupt enable bit                                                                 INT3 interrupt enable bit
    Timer X interrupt enable bit                                                                             INT4 interrupt enable bit
    Timer Y interrupt enable bit                                                                             INT5 interrupt enable bit
    Timer 1 interrupt enable bit                                                                             Not used (return "0" when read)
    Timer 2 interrupt enable bit                                                                             (Do not write "1" to this bit)

                                                                                                 0 : Interrupts disabled
                                                                                                 1 : Interrupts enabled

Fig. 14 Structure of interrupt-related registers

                                                  3800 GROUP USER'S MANUAL                                                                    1-19
HARDWARE

FUNCTIONAL DESCRIPTION

Timers                                                                Timer 1 and Timer 2

The 3800 group has four timers: timer X, timer Y, timer 1, and timer  The count source of prescaler 12 is the oscillation frequency di-
2.                                                                    vided by 16. The output of prescaler 12 is counted by timer 1 and
All timers are count down. When the timer reaches "0016", an un-      timer 2, and a timer underflow sets the interrupt request bit.
derflow occurs at the next count pulse and the corresponding
timer latch is reloaded into the timer and the count is continued.    Timer X and Timer Y
When a timer underflows, the interrupt request bit corresponding
to that timer is set to "1".                                          Timer X and Timer Y can each be selected in one of four operating
The division ratio of each timer or prescaler is given by 1/(n + 1),  modes by setting the timer XY mode register.
where n is the value in the corresponding timer or prescaler latch.
                                                                      Timer Mode
b7    b0                                                              The timer counts f(XIN)/16 in timer mode.

          Timer XY mode register                                      Pulse Output Mode
          (TM : address 002316)                                       Timer X (or timer Y) counts f(XIN)/16. Whenever the contents of
                                                                      the timer reach "0016", the signal output from the CNTR0 (or
          Timer X operating mode bit                                  CNTR1) pin is inverted. If the CNTR0 (or CNTR1) active edge
                                                                      switch bit is "0", output begins at " H".
          b1b0                                                        If it is "1", output starts at "L". When using a timer in this mode, set
           0 0: Timer mode                                            the corresponding port P54 ( or port P55) direction register to out-
           0 1: Pulse output mode                                     put mode.
           1 0: Event counter mode
           1 1: Pulse width measurement mode                          Event Counter Mode
                                                                      Operation in event counter mode is the same as in timer mode,
           CNTR0 active edge switch bit                               except the timer counts signals input through the CNTR0 or
             0: Interrupt at falling edge                             CNTR1 pin.
                Count at rising edge in event
                counter mode                                          Pulse Width Measurement Mode
             1: Interrupt at rising edge                              If the CNTR0 (or CNTR1) active edge selection bit is "0", the timer
                Count at falling edge in event                        counts at the oscillation frequency divided by 16 while the CNTR0
                counter mode                                          (or CNTR1) pin is at "H". If the CNTR0 (or CNTR1) active edge
                                                                      switch bit is "1", the count continues during the time that the
           Timer X count stop bit                                     CNTR0 (or CNTR1) pin is at "L".
             0: Count start
             1: Count stop                                            In all of these modes, the count can be stopped by setting the
                                                                      timer X (timer Y) count stop bit to "1". Every time a timer
          Timer Y operating mode bit                                  underflows, the corresponding interrupt request bit is set.
          b5b4
           0 0: Timer mode
           0 1: Pulse output mode
           1 0: Event counter mode
           1 1: Pulse width measurement mode

           CNTR1 active edge switch bit
             0: Interrupt at falling edge
                Count at rising edge in event
                counter mode
             1: Interrupt at rising edge
                Count at falling edge in event
                counter mode

           Timer Y count stop bit
             0: Count start
             1: Count stop

Fig. 15 Structure of timer XY register

1-20                                    3800 GROUP USER'S MANUAL
                                                                                                          HARDWARE

                                                                                                  FUNCTIONAL DESCRIPTION

                                                                            Data bus

Oscillator Divider

f(XIN)                   1/16                                              Prescaler X latch (8)  Timer X latch (8)

                                      Pulse width      Timer mode
                                      measurement      Pulse output
                                      mode             mode

                                                                               Prescaler X (8)    Timer X (8)                To timer X interrupt
                                                                                                                             request bit
P54/CNTR0 pin CNTR0 active                    Event          Timer X count stop bit
                        edge switch bit       counter                                                                        To CNTR0 interrupt
                                              mode                                                                           request bit
                            "0"

                    "1"                  CNTR0 active

                                         edge switch

                                         bit           Q

                                                       "1"
                                                                       Toggle flip- flop T

                                                               Q         R
                                                       "0"
                         Port P54
     Port P54            latch                                                                    Timer X latch write pulse
direction register                                                                                Pulse output mode

                    Pulse output                                            Data bus
                    mode

                                                                           Prescaler Y latch (8)  Timer Y latch (8)

                                         Pulse width   Timer mode
                                         measurement   Pulse output
                                         mode          mode

                                                                               Prescaler Y (8)    Timer Y (8)                To timer Y interrupt
                                                                                                                             request bit
P55/CNTR1 pin CNTR1 active                    Event          Timer Y count stop bit
                        edge switch bit       counter                                                                        To CNTR1 interrupt
                            "0"               mode                                                                           request bit

                    "1"                  CNTR1 active

                                         edge switch

                                         bit           Q

                                                       "1"
                                                                       Toggle flip- flop T

                                                               Q         R
                                                       "0"
                         Port P55
     Port P55            latch                                                                    Timer Y latch write pulse
direction register                                                                                Pulse output mode

                    Pulse output
                    mode

                                                                                      Data bus

                                                        Prescaler           Timer 1 latch (8)     Timer 2 latch (8)
                                                       12 latch (8)

                                                       Prescaler 12 (8)     Timer 1 (8)           Timer 2 (8)                To timer 2 interrupt
                                                                                                                             request bit

                                                                                                                             To timer 1 interrupt
                                                                                                                             request bit

Fig. 16 Block diagram of timer X, timer Y, timer 1, and timer 2

                                                       3800 GROUP USER'S MANUAL                                              1-21
HARDWARE

FUNCTIONAL DESCRIPTION

Serial I/O                                                                                      Clock synchronous serial I/O mode

Serial I/O can be used as either clock synchronous or asynchro-                                 Clock synchronous serial I/O mode can be selected by setting the
nous (UART) serial I/O. A dedicated timer is also provided for                                  mode selection bit of the serial I/O control register to "1".
baud rate generation.                                                                           For clock synchronous serial I/O, the transmitter and the receiver
                                                                                                must use the same clock. If an internal clock is used, transfer is
                                                                                                started by a write signal to the TB/RB (address 001816).

                                                                       Data bus

                                                      Address 001816                                Serial I/O control register     Address 001A16
                                        Receive buffer
                                                                                                        Receive buffer full flag (RBF)

       P44/RXD                          Receive shift register                                                         Receive interrupt request (RI)
      P46/SCLK1
                                                                       Shift clock              Clock control circuit
           f(XXIINN)
      P47/SRDY        BRG count source selection bit                   Serial I/O synchronous
       P45/TXD                          1/4                            clock selection bit
                                                                       Frequency division ratio 1/(n+1)

                                                                         Baud rate generator 1/4

                                                                             Address 001C16

                      F/F               Falling-edge detector                                   Clock control circuit

                                                                                 Shift clock                           Transmit shift completion flag (TSC)

                                                                       Transmit shift register      Transmit interrupt source selection bit
                                                                                                                                  Transmit interrupt request (TI)

                                                                         Transmit buffer                               Transmit buffer empty flag (TBE)

                                                                                    Address 001816      Serial I/O status register      Address 001916
                                                                       Data bus

Fig. 17 Block diagram of clock synchronous serial I/O

      Transfer shift clock                            D0               D1        D2                 D3   D4            D5           D6  D7
      (1/2 to 1/2048 of the internal
      clock, or an external clock)                    D0               D1        D2                 D3   D4            D5           D6  D7

                     Serial output TxD

                      Serial input RxD

        Receive enable signal SRDY                                                                                                           RBF = 1
                                                                                                                                             TSC = 1
      Write pulse to receive/transmit
      buffer (address 001816)                                                                                                           Overrun error (OE)
                                                                                                                                        detection
                                                 TBE = 0
                                                              TBE = 1
                                                              TSC = 0

      Notes 1 : The transmit interrupt (TI) can be selected to occur either when the transmit buffer has emptied (TBE=1) or after the
                    transmit shift operation has ended (TSC=1), by setting the transmit interrupt source selection bit (TIC) of the serial I/O
                    control register.

                2 : If data is written to the transmit buffer when TSC=0, the transmit clock is generated continuously and serial data is
                    output continuously from the TxD pin.

                3 : The receive interrupt (RI) is set when the receive buffer full flag (RBF) becomes "1" .

Fig. 18 Operation of clock synchronous serial I/O function

1-22                                                                   3800 GROUP USER'S MANUAL
                                                                                                           HARDWARE

                                                                                                   FUNCTIONAL DESCRIPTION

Asynchronous serial I/O (UART) mode                                   two buffers have the same address in memory. Since the shift reg-
                                                                      ister cannot be written to or read from directly, transmit data is
Clock asynchronous serial I/O mode (UART) can be selected by          written to the transmit buffer, and receive data is read from the re-
clearing the serial I/O mode selection bit of the serial I/O control  ceive buffer.
register to "0".                                                      The transmit buffer can also hold the next data to be transmitted,
Eight serial data transfer formats can be selected, and the transfer  and the receive buffer can hold a character while the next charac-
formats used by a transmitter and receiver must be identical.         ter is being received.
The transmit and receive shift registers each have a buffer, but the

                                            Data bus

                                          Address 001816              Serial I/O control register Address 001A16

            OE                              Receive buffer                    Receive buffer full flag (RBF)
                                                                              Receive interrupt request (RI)
            Character length selection bit
                                                                                                      1/16
P44/RXD     STdetector 7 bits               Receive shift register
P46/SCLK
            8 bits
    f(XIN)
                                            PE FE SP detector                                      UART control register
P45/TXD                                                                                                         Address 001B16
                                                                            Clock control circuit

            Serial I/O synchronous clock selection bit

            BRG count source selection bit  Frequency division ratio 1/(n+1)
                   1/4                               Baud rate generator
                                                          Address 001C16

                                            ST/SP/PA generator

                                                                      1/16                         Transmit shift completion flag (TSC)

                                            Transmit shift register                  Transmit interrupt source selection bit
                                                                                                                     Transmit interrupt request (TI)

            Character length selection bit

                                                          Transmit buffer                                Transmit buffer empty flag (TBE)
                                                                     Address 001816  Serial I/O status register Address 001916

                                            Data bus

Fig. 19 Block diagram of UART serial I/O

                                            3800 GROUP USER'S MANUAL                                                                                  1-23
HARDWARE

FUNCTIONAL DESCRIPTION

Transmit or receive clock

      Transmit buffer write
                         signal

                                 TBE=0                 TBE=0
                                        TSC=0
                                        TBE=1                                   TBE=1                 TSC=1V

      Serial output TXD                        ST  D0  D1                       SP     ST  D0  D1     SP

                                                           1 start bit                                V Generated at 2nd bit in 2-stop-bit mode
                                                           7 or 8 data bits
      Receive buffer read                                  1 or 0 parity bit
                        signal                             1 or 2 stop bit (s)

                                                                                               RBF=0

                                                                                RBF=1                 RBF=1
                                                                                                      SP
      Serial input RXD                         ST  D0  D1                       SP     ST  D0  D1

               Notes 1: Error flag detection occurs at the same time that the RBF flag becomes "1" (at 1st stop bit, during reception).
                        2: The transmit interrupt (TI) can be selected to occur when either the TBE or TSC flag becomes "1", depending on the setting of the transmit interrupt
                            source selection bit (TIC) of the serial I/O control register.
                        3: The receive interrupt (RI) is set when the RBF flag becomes "1".
                        4: After data is written to the transmit buffer when TSC=1, 0.5 to 1.5 cycles of the data shift cycle is necessary until changing to TSC=0.

Fig. 20 Operation of UART serial I/O function

Serial I/O control register (SIOCON) 001A16                                     spectively). Writing "0" to the serial I/O enable bit SIOE (bit 7 of
                                                                                the Serial I/O Control Register) also clears all the status flags, in-
The serial I/O control register consists of eight control bits for the          cluding the error flags.
serial I/O function.                                                            All bits of the serial I/O status register are initialized to "0" at reset,
                                                                                but if the transmit enable bit (bit 4) of the serial I/O control register
UART control register (UARTCON) 001B16                                          has been set to "1", the transmit shift completion flag (bit 2) and
                                                                                the transmit buffer empty flag (bit 0) become "1".
The UART control register consists of four control bits (bits 0 to 3)
which are valid when asynchronous serial I/O is selected and set                Transmit buffer/Receive buffer register (TB/
the data format of an data transfer. One bit in this register (bit 4) is        RB) 001816
always valid and sets the output structure of the P45/TXD pin.
                                                                                The transmit buffer and the receive buffer are located at the same
Serial I/O status register (SIOSTS) 001916                                      address. The transmit buffer is write-only and the receive buffer is
                                                                                read-only. If a character bit length is 7 bits, the MSB of data stored
The read-only serial I/O status register consists of seven flags                in the receive buffer is "0".
(bits 0 to 6) which indicate the operating status of the serial I/O
function and various errors.                                                    Baud rate generator (BRG) 001C16
Three of the flags (bits 4 to 6) are valid only in UART mode.
The receive buffer full flag (bit 1) is cleared to "0" when the receive         The baud rate generator determines the baud rate for serial trans-
buffer is read.                                                                 fer.
If there is an error, it is detected at the same time that data is              The baud rate generator divides the frequency of the count source
transferred from the receive shift register to the receive buffer, and          by 1/(n + 1), where n is the value written to the baud rate genera-
the receive buffer full flag is set. A write to the serial I/O status reg-      tor.
ister clears all the error flags OE, PE, FE, and SE (bit 3 to bit 6, re-

1-24                                                       3800 GROUP USER'S MANUAL
                                                                                         HARDWARE

                                                                                 FUNCTIONAL DESCRIPTION

b7  b0 Serial I/O status register                    b7                      b0  Serial I/O control register

    (SIOSTS : address 001916)                                                    (SIOCON : address 001A16)

    Transmit buffer empty flag (TBE)                                             BRG count source selection bit (CSS)
    0: Buffer full
    1: Buffer empty                                                              0: f(XIN)

                                                                                 1: f(XIN)/4

    Receive buffer full flag (RBF)                                               Serial I/O synchronous clock selection bit (SCS)
    0: Buffer empty                                                              0: BRG output divided by 4 when clock synchronous
    1: Buffer full
                                                                                    serial I/O is selected, BRG output divided by 16
    Transmit shift completion flag (TSC)                                            when UART is selected.
    0: Transmit shift in progress                                                1: External clock input when clock synchronous serial
    1: Transmit shift completed                                                     I/O is selected, external clock input divided by 16
                                                                                    when UART is selected.

    Overrun error flag (OE)                                                      SRDY output enable bit (SRDY)
    0: No error                                                                  0: P47 pin operates as ordinaly I/O pin
    1: Overrun error                                                             1: P47 pin operates as S RDY output pin

    Parity error flag (PE)                                                       Transmit interrupt source selection bit (TIC)
    0: No error                                                                  0: Interrupt when transmit buffer has emptied
    1: Parity error                                                              1: Interrupt when transmit shift operation is completed

    Framing error flag (FE)                                                      Transmit enable bit (TE)
    0: No error                                                                  0: Transmit disabled
    1: Framing error                                                             1: Transmit enabled

    Summing error flag (SE)                                                      Receive enable bit (RE)
    0: (OE) U (PE) U (FE)=0                                                      0: Receive disabled
    1: (OE) U (PE) U (FE)=1                                                      1: Receive enabled

    Not used (returns "1" when read)                                             Serial I/O mode selection bit (SIOM)
                                                                                 0: Clock asynchronous (UART) serial I/O
                                                                                 1: Clock synchronous serial I/O

b7  b0 UART control register                                                     Serial I/O enable bit (SIOE)
                                                                                 0: Serial I/O disabled
    (UARTCON : address 001B16)
                                                                                   (pins P44 to P47 operate as ordinary I/O pins)
    Character length selection bit (CHAS)                                        1: Serial I/O enabled

    0: 8 bits                                                                      (pins P44 to P47 operate as serial I/O pins)

    1: 7 bits

    Parity enable bit (PARE)
    0: Parity checking disabled
    1: Parity checking enabled

    Parity selection bit (PARS)
    0: Even parity
    1: Odd parity

    Stop bit length selection bit (STPS)
    0: 1 stop bit
    1: 2 stop bits

    P45/TXD P-channel output disable bit (POFF)
    0: CMOS output (in output mode)
    1: N-channel open drain output (in output mode)

    Not used (return "1" when read)

Fig. 21 Structure of serial I/O control registers

                                                   3800 GROUP USER'S MANUAL                                                              1-25
HARDWARE

FUNCTIONAL DESCRIPTION

Reset Circuit                                                                                             Address Register contents

To reset the microcomputer, the RESET pin should be held at an          (1) Port P0 direction register    (000116)        0016
"L" level for 2 s or more. Then the RESET pin is returned to an "H"    (2) Port P1 direction register
level (the power source voltage should be between 3.0 V and 5.5                                           (000316)        0016
V, and between 4.0 V and 5.5 V for extended operating tempera-
ture version), reset is released. Internal operation does not begin     (3) Port P2 direction register (000516)           0016
until after 8 to 13 XIN clock cycles are completed. After the reset is
completed, the program starts from the address contained in ad-         (4) Port P3 direction register (000716)           0016
dress FFFD16 (high-order byte) and address FFFC16 (low-order
byte).                                                                  (5) Port P4 direction register (000916)           0016
Make sure that the reset input voltage is less than 0.6 V for VCC of
3.0 V (Extended operating temperature version: the reset input          (6) Port P5 direction register (000B16)           0016
voltage is less than 0.8 V for VCC of 4.0 V).
                                                                        (7) Port P6 direction register (000D16)           0016

                                                                        (8) Port P7 direction register (000F16)           0016

                                                                        (9) Serial I/O status register (001916) 1 0 0 0 0 0 0 0

                                                                        (10) Serial I/O control register  (001A16)        0016
                                                                        (11) UART control register
                                                                                                          (001B16) 1 1 1 0 0 0 0 0

                                       3.0V (Note 1)                    (12) Prescaler 12                 (002016)
                                                                        (13) Timer 1                      (002116)
Power source                                                            (14) Timer 2                      (002216)        FF16
    voltage 0V                                                                                                                 0116
                                                                                                                               FF16

      Reset input                      0.6V (Note 2)                    (15) Timer XY mode register (002316)              0016
        voltage 0V
                                                                        (16) Prescaler X                  (002416)        FF16
      Note 1 : Extended operating temperature version : 4.0V            (17) Timer X                      (002516)        FF16
      Note 2 : Extended operating temperature version : 0.8V
                                                                        (18) Prescaler Y                  (002616)        FF16

                                                                        (19) Timer Y                      (002716)        FF16

                  1                    VCC                              (20) Interrupt edge selection register (003A16)   0016
                             5         RESET
                                                                        (21) CPU mode register            (003B16) 0 0 0 0 0 0 V 0
             M51953AL                  VSS
                             4           3800 group                     (22) Interrupt request register 1 (003C16)        0016
                              0.1 F
                                                                        (23) Interrupt request register 2 (003D16)        0016
                  3
                                                                        (24) Interrupt control register 1 (003E16)        0016
Fig. 22 Example of reset circuit
                                                                        (25) Interrupt control register 2 (003F16)        0016

                                                                        (26) Processor status register    (PS) ! ! ! ! ! 1 ! !

                                                                        (27) Program counter              (PCH) Contents of address FFFD16

                                                                                                                             (PCL) Contents of address FFFC16

                                                                        Note. ! : Undefined
                                                                                V : The initial values of CM1 are determined by the level at the
                                                                                    CNVSS pin.
                                                                                    The contents of all other registers and RAM are undefined
                                                                                    after a reset, so they must be initialized by software.

                                                                        Fig. 23 Internal status of microcomputer after reset

1-26                                   3800 GROUP USER'S MANUAL
                                                                                                 HARDWARE

                                                                                         FUNCTIONAL DESCRIPTION

XIN



       RESET             ?                             ?     ?     ?     ?     FFFC FFFD ADH, ADL
  RESETOUT
(internal reset)                                                                                   Reset address from the vector table

         SYNC                                       ?     ?     ?     ?     ?       ADL  ADH

      Address            XIN: 8 to 13 clock cycles

           Data

                                                             Notes 1: f(XIN) and f() are in the relationship: f(XIN)=2 f().
                                                                      2: A question mark (?) indicates an undefined status that depends on the previous status.

Fig. 24 Timing of reset

                                                          3800 GROUP USER'S MANUAL                                                                               1-27
HARDWARE

FUNCTIONAL DESCRIPTION

Clock Generating Circuit                                                When the STP status is released, prescaler 12 and timer 1 will
                                                                        start counting and reset will not be released until timer 1
An oscillation circuit can be formed by connecting a resonator be-      underflows, so set the timer 1 interrupt enable bit to "0" before the
tween XIN and XOUT. To supply a clock signal externally, input it to    STP instruction is executed.
the XIN pin and make the XOUT pin open.
                                                                                              XIN                          XOUT
Oscillation control
                                                                                          CIN                                        COUT
Stop Mode                                                               Fig. 25 Ceramic resonator circuit
If the STP instruction is executed, the internal clock  stops at "H".
Timer 1 is set to "0116" and prescaler 12 is set to "FF16".
Oscillator restarts when an external interrupt is received, but the
internal clock  remains at "H" until timer 1 underflows.
This allows time for the clock circuit oscillation to stabilize.
If oscillator is restarted by a reset, no wait time is generated, so
keep the RESET pin at "L" level until oscillation has stabilized.

Wait Mode
If the WIT instruction is executed, the internal clock  stops at an
"H" level, but the oscillator itself does not stop. The internal clock
restarts if a reset occurs or when an interrupt is received.
Since the oscillator does not stop, normal operation can be started
immediately after the clock is restarted.
To ensure that interrupts will be received to release the STP or
WIT state, interrupt enable bits must be set to "1" before the STP
or WIT instruction is executed.

                                                                                              XIN                          XOUT

                                                                                                                           Open

                                                                                              External oscillation    Vcc

                                                                                              circuit                 Vss

                                                                        Fig. 26 External clock input circuit

      Interrupt request

      Interrupt disable                                 SQ                           SQ                QS                  Reset
      flag (I)

                         Reset

                                STP instruction R                       WIT          R                              R STP instruction
                                                                        instruction

                                                                                                                                            output

                                         ONW pin                                                                    Internal clock
                              Single-chip mode
                                                                        ONW
                                                   1/2                  control         Prescaler 12         Timer 1
                                                   Rd
                                                                                1/8

                                                                                        FF16           0116           Reset or STP instruction

                                Rf

                         XIN                      XOUT

Fig. 27 Block diagram of clock generating circuit

1-28                                               3800 GROUP USER'S MANUAL
                                                                                      HARDWARE

                                                                              FUNCTIONAL DESCRIPTION

Processor Modes                                                       000016     SFR area            000016      SFR area
                                                                      000816                         000816
Single-chip mode, memory expansion mode, and microprocessor                   Internal RAM                    Internal RAM
mode can be selected by changing the contents of the processor        004016  reserved area          004016   reserved area
mode bits CM0 and CM1 (bits 0 and 1 of address 003B16). In
memory expansion mode and microprocessor mode, memory can
be expanded externally through ports P0 to P3. In these modes,
ports P0 to P3 lose their I/O port functions and become bus pins.

Table 8. Functions of ports in memory expansion mode and              044016                         044016

         microprocessor mode

Port Name                     Function                                              V

Port P0    Outputs low-order byte of address.                         YYYY16

                                                                                       Internal ROM

Port P1    Outputs high-order byte of address.                        FFFF16                         FFFF16

Port P2    Operates as I/O pins for data D7 to D0                         Memory expansion mode               Microprocessor mode
           (including instruction codes).

           P30 and P31 function only as output pins                              The shaded areas are external memory areas.
                                                                              V : YYYY16 is the start address of internal ROM.
           (except that the port latch cannot be read).

           P32 is the ONW input pin.

Port P3    P33 is the RESETOUT output pin. (Note)                     Fig. 28 Memory maps in various processor modes
           P34 is the  output pin.

           P35 is the SYNC output pin.

           P36 is the WR output pin, and P37 is the

           RD output pin.

Note: If CNVSS is connected to VSS, the microcomputer goes to         b7      b0
         single-chip mode after a reset, so this pin cannot be used
         as the RESETOUT output pin.                                              CPU mode register

                                                                                  (CPUM : address 003B16)

Single-Chip Mode                                                                  Processor mode bits
Select this mode by resetting the microcomputer with CNVSS con-
nected to VSS.                                                                    b1 b0

                                                                                  0 0 : Single-chip mode
                                                                                  0 1 : Memory expansion mode
                                                                                  1 0 : Microprocessor mode
                                                                                  1 1 : Not available

Memory Expansion Mode                                                             Stack page selection bit
Select this mode by setting the processor mode bits to "01" in soft-              0 : 0 page
ware with CNVSS connected to VSS. This mode enables external                      1 : 1 page
memory expansion while maintaining the validity of the internal
ROM. Internal ROM will take precedence over external memory if                    Not used (return "0" when read)
addresses conflict.

                                                                      Fig. 29 Structure of CPU mode register

Microprocessor Mode
Select this mode by resetting the microcomputer with CNVSS con-
nected to VCC, or by setting the processor mode bits to "10" in
software with CNVSS connected to VSS. In microprocessor mode,
the internal ROM is no longer valid and external memory must be
used.

                                        3800 GROUP USER'S MANUAL                                                                1-29
HARDWARE

FUNCTIONAL DESCRIPTION

Bus control with memory expansion

  The 3800 group has a built-in ONW function to facilitate access to
  external memory and I/O devices in memory expansion mode or
  microprocessor mode.
  If an "L" level signal is input to the ONW pin when the CPU is in a
  read or write state, the corresponding read or write cycle is ex-
  tended by one cycle of . During this extended period, the RD or
  WR signal remains at "L". This extension period is valid only for
  writing to and reading from addresses 000016 to 000716 and
  044016 to FFFF16 in microprocessor mode, 004016 to YYYY16 in
  memory expansion mode, and only read and write cycles are ex-
  tended.

                      Read cycle  Dummy cycle Write cycle Read cycle Dummy cycle  Write cycle

                    
      AD15 to AD0

                 RD

      WR

      ONW

                      V           V                                               V

V : Period during which ONW input signal is received
    During this period, the ONW signal must be fixed at either "H" or "L". At all other times, the input level of the ONW
    signal has no affect on operations.
    The bus cycles is not extended for an address in the area 000816 to 043F16, regardless of whether the ONW signal
    is received.

Fig. 30 ONW function timing

1-30                              3800 GROUP USER'S MANUAL
                                                                                HARDWARE

                                                                        NOTES ON PROGRAMMING

NOTES ON PROGRAMMING                                                    Serial I/O
Processor Status Register
                                                                        In clock synchronous serial I/O, if the receive side is using an ex-
The contents of the processor status register (PS) after a reset are    ternal clock and it is to output the SRDY signal, set the transmit en-
undefined, except for the interrupt disable flag (I) which is "1". Af-  able bit, the receive enable bit, and the SRDY output enable bit to
ter a reset, initialize flags which affect program execution.           "1".
In particular, it is essential to initialize the index X mode (T) and   Serial I/O continues to output the final bit from the TXD pin after
the decimal mode (D) flags because of their effect on calculations.     transmission is completed.

Interrupts                                                              Instruction Execution Time

The contents of the interrupt request bits do not change immedi-        The instruction execution time is obtained by multiplying the fre-
ately after they have been written. After writing to an interrupt re-   quency of the internal clock  by the number of cycles needed to
quest register, execute at least one instruction before executing a     execute an instruction.
BBC or BBS instruction.                                                 The number of cycles required to execute an instruction is shown
                                                                        in the list of machine instructions.
Decimal Calculations                                                    The frequency of the internal clock  is half of the XIN frequency.
                                                                        When the ONW function is used in modes other than single-chip
To calculate in decimal notation, set the decimal mode flag (D) to      mode, the frequency of the internal clock  may be one fourth the
"1", then execute an ADC or SBC instruction. Only the ADC and           XIN frequency.
SBC instructions yield proper decimal results. After executing an
ADC or SBC instruction, execute at least one instruction before         Memory Expansion Mode and Microproces-
executing a SEC, CLC, or CLD instruction.                               sor Mode

In decimal mode, the values of the negative (N), overflow (V), and      Execute the LDM or STA instruction for writing to port P3 (address
zero (Z) flags are invalid.                                             000616) in memory expansion mode and microprocessor mode.
The carry flag can be used to indicate whether a carry or borrow        Set areas which can be read out and write to port P3 (address
has occurred. Initialize the carry flag before each calculation.        000616) in a memory, using the read-modify-write instruction
Clear the carry flag before an ADC and set the flag before an           (SEB, CLB).
SBC.

Timers

If a value n (between 0 and 255) is written to a timer latch, the fre-
quency division ratio is 1/(n + 1).

Multiplication and Division Instructions

The index X mode (T) and the decimal mode (D) flags do not af-
fect the MUL and DIV instruction.
The execution of these instructions does not change the contents
of the processor status register.

Ports

The contents of the port direction registers cannot be read.
The following cannot be used:
The data transfer instruction (LDA, etc.)
The operation instruction when the index X mode flag (T) is "1"
The addressing mode which uses the value of a direction regis-

  ter as an index
The bit-test instruction (BBC or BBS, etc.) to a direction register
The read-modify-write instruction (ROR, CLB, or SEB, etc.) to a

  direction register
Use instructions such as LDM and STA, etc., to set the port direc-
tion registers.

3800 GROUP USER'S MANUAL                                                1-31
HARDWARE

DATA REQUIRED FOR MASK ORDERS/ROM PROGRAMMING METHOD

DATA REQUIRED FOR MASK ORDERS                                    ROM PROGRAMMING METHOD

The following are necessary when ordering a mask ROM produc-     The built-in PROM of the blank One Time PROM version and built-
tion:                                                            in EPROM version can be read or programmed with a general-
                                                                 purpose PROM programmer using a special programming
   1. Mask ROM Order Confirmation Form                           adapter. Set the address of PROM programmer in the user ROM
   2. Mark Specification Form                                    area.
   3. Data to be written to ROM, in EPROM form (three identical

       copies)

                                                                 Table 9. Programming adapter

                                                                 Package       Name of Programming Adapter

                                                                 64P4B, 64S1B                  PCA4738S-64A

                                                                 64P6N-A                       PCA4738F-64A

                                                                 64D0                          PCA4738L-64A

                                                                 The PROM of the blank One Time PROM version is not tested or
                                                                 screened in the assembly process and following processes. To en-
                                                                 sure proper operation after programming, the procedure shown in
                                                                 Figure 31 is recommended to verify programming.

                                                                                              Programming with PROM
                                                                                                       programmer

                                                                                                  Screening (Caution)
                                                                                                  (150C for 40 hours)

                                                                                                     Verification with
                                                                                                   PROM programmer

                                                                                                   Functional check in
                                                                                                        target device

                                                                            Caution : The screening temperature is far higher
                                                                                        than the storage temperature. Never
                                                                                        expose to 150 C exceeding 100 hours.

                                                                 Fig. 31 Programming and testing of One Time PROM version

1-32  3800 GROUP USER'S MANUAL
                                                                                                 HARDWARE

                                                                          FUNCTIONAL DESCRIPTION SUPPLEMENT

FUNCTIONAL DESCRIPTION SUPPLEMENT                                         by hardware, but variety of priority processing can be performed
Interrupt                                                                 by software, using an interrupt enable bit and an interrupt disable
                                                                          flag.
3800 group permits interrupts on the basis of 15 sources. It is vec-      For interrupt sources, vector addresses and interrupt priority, refer
tor interrupts with a fixed priority system. Accordingly, when two or     to "Table 10."
more interrupt requests occur during the same sampling, the
higher-priority interrupt is accepted first. This priority is determined

Table 10. Interrupt sources, vector addresses and interrupt priority

Priority                Interrupt sources    Vector addresses                     Remarks
                                           High-order Low-order

1         Reset (Note)                     FFFD16                         FFFC16  Non-maskable
                                           FFFB16                         FFFA16  External interrupt
2         INT0 interrupt                                                          (active edge selectable)
                                                                                  External interrupt
3         INT1 interrupt                   FFF916                         FFF816  (active edge selectable)
                                                                                  Valid when serial I/O is selected
4         Serial I/O receive interrupt     FFF716                         FFF616  Valid when serial I/O is selected
                                           FFF516                         FFF416
5         Serial I/O transmit interrupt    FFF316                         FFF216  STP release timer underflow
                                           FFF116                         FFF016
6         Timer X interrupt                FFEF16                         FFEE16  External interrupt
                                           FFED16                         FFEC16  (active edge selectable)
7         Timer Y interrupt                FFEB16                         FFEA16  External interrupt
                                                                                  (active edge selectable)
8         Timer 1 interrupt                                                       External interrupt
                                                                                  (active edge selectable)
9         Timer 2 interrupt                                                       External interrupt
                                                                                  (active edge selectable)
10 CNTR0 interrupt                                                                External interrupt
                                                                                  (active edge selectable)
11 CNTR1 interrupt                         FFE916                         FFE816  External interrupt
                                                                                  (active edge selectable)
12 INT2 interrupt                          FFE716                         FFE616  Non-maskable software interrupt

13 INT3 interrupt                          FFE516                         FFE416

14 INT4 interrupt                          FFE316                         FFE216

15 INT5 interrupt                          FFE116                         FFE016

16 BRK instruction interrupt               FFDD16                         FFDC16

Note: Reset functions in the same way as an interrupt with the highest priority.

                                           3800 GROUP USER'S MANUAL                                                  1-33
HARDWARE

FUNCTIONAL DESCRIPTION SUPPLEMENT

Timing After Interrupt                                                Figure 32 shows a timing chart after an interrupt occurs, and Fig-
                                                                      ure 33 shows the time up to execution of the interrupt processing
The interrupt processing routine begins with the machine cycle fol-   routine.
lowing the completion of the instruction that is currently in execu-
tion.

      

      SYNC

      RD

      WR

      Address bus                               PC  S, SPS S-1, SPS S-2, SPS BL BH AL, AH

      Data bus      Not used PCH PCL PS AL AH

      SYNC : CPU operation code fetch cycle
      BL, BH : Vector address of each interrupt
      AL, AH : Jump destination address of each interrupt

        SPS : "0016" or "0116"

Fig. 32 Timing chart after an interrupt occurs

      Generation of interrupt request                                           Start of interrupt processing

      Main routine                                  Waiting time for  Stack push and Interrupt processing routine
                                                    post-processing   Vector fetch
                                                    of pipeline

      0 to 16T cycles                               2 cycles          5 cycles

                                     7 to 23 cycles
                (At performing 8.0 MHz, 1.75 s to 5.75 s)

      T : at execution of DIV instruction (16 cycles)

Fig. 33 Time up to execution of the interrupt processing routine

1-34                                                3800 GROUP USER'S MANUAL
CHAPTER 2
APPLICATION

2.1 I/O port
2.2 Timer
2.3 Serial I/O
2.4 Processor mode
2.5 Reset
APPLICATION

2.1 I/O port

2.1 I/O port

2.1.1 Memory map of I/O port

     000016  Port P0 (P0)
     000116  Port P0 direction register (P0D)
     000216  Port P1 (P1)
     000316  Port P1 direction register (P1D)
     000416  Port P2 (P2)
     000516  Port P2 direction register (P2D)
     000616  Port P3 (P3)
     000716  Port P3 direction register (P3D)
     000816  Port P4 (P4)
     000916  Port P4 direction register (P4D)
     000A16  Port P5 (P5)
     000B16  Port P5 direction register (P5D)
     000C16  Port P6 (P6)
     000D16  Port P6 direction register (P6D)
     000E16  Port P7 (P7)
     000F16  Port P7 direction register (P7D)

Fig. 2.1.1 Memory map of I/O port related registers

2-2                            3800 GROUP USER'S MANUAL
                                                                                             APPLICATION

                                                                                                             2.1 I/O port

2.1.2 Related registers

Port Pi
b7 b6 b5 b4 b3 b2 b1 b0

                            Port Pi (Pi) (i = 0, 1, 2, 3, 4, 5, 6, 7)
                                           [Address : 0016, 0216, 0416, 0616, 0816, 0A16, 0C16, 0E16]

                         B           Name                            Function                          At reset R W
                                                                                                         ?
                         0 Port Pi0                       q In output mode                               ?
                         1 Port Pi1                                                                      ?
                                                              Write  Port latch                          ?
                                                              Read                                       ?

                         2 Port Pi2                       q In input mode
                         3 Port Pi3                             Write : Port latch
                                                                Read : Value of pins

                                                                                     (Note)

                         4 Port Pi4

                         5 Port Pi5                                                                    ?

                         6 Port Pi6                                                                    ?

                         7 Port Pi7                                                                    ?

                         Note : Port P7 register [Address : 0E16]
                                  Port P7 is a 2-bit port (P70, P71). Accordingly, when bits 2 to 7 are read
                                  out, the contents are "0."

Fig. 2.1.2 Structure of Port Pi (i = 0, 1, 2, 3, 4, 5, 6, 7)

Port Pi direction register

b7 b6 b5 b4 b3 b2 b1 b0
                                        Port Pi direction register (PiD) (i =0, 1, 2, 3, 4, 5, 6, 7)
                                                                                 [Address : 0116, 0316, 0516, 0716, 0916, 0B16, 0D16, 0F16]

                            B        Name                            Function                             At reset R W

                            0 Port Pi direction register      0 : Port Pi0 input mode                     0!
                            1                                 1 : Port Pi0 output mode                    0!

                                                              0 : Port Pi1 input mode
                                                              1 : Port Pi1 output mode

                            2                                 0 : Port Pi2 input mode                     0!

                                                              1 : Port Pi2 output mode (Note)

                            3                                 0 : Port Pi3 input mode                     0!

                                                              1 : Port Pi3 output mode (Note)

                            4                                 0 : Port Pi4 input mode                     0!

                                                              1 : Port Pi4 output mode (Note)

                            5                                 0 : Port Pi5 input mode                     0!

                                                              1 : Port Pi5 output mode (Note)

                            6                                 0 : Port Pi6 input mode                     0!

                                                              1 : Port Pi6 output mode (Note)

                            7                                 0 : Port Pi7 input mode                     0!

                                                              1 : Port Pi7 output mode (Note)

                            Note : Port P7 direction register [Address : 0F16]
                                     Port P7 is a 2-bit port (P70, P71). Accordingly, these bits do not have a
                                     direction register function.

Fig. 2.1.3 Structure of Port Pi direction register (i = 0, 1, 2, 3, 4, 5, 6, 7)

                                     3800 GROUP USER'S MANUAL                                                                                2-3
APPLICATION

2.1 I/O port

2.1.3 Handling of unused pins

Table 2.1.1 Handling of unused pins (in single-chip mode)

     Name of Pins/Ports                                    Handling

P0, P1, P2, P3, P4, P5, P6, P7   Set to the input mode and connect to VCC or VSS  through a
XOUT                              resistor of 1 k to 10 k .

                                 Set to the output mode and open at "L" or "H."
                                Open (only when using external clock).

Table 2.1.2 Handling of unused pins (in memory expansion mode and microprocessor mode)

     Name of Pins/Ports                                    Handling

P30, P31                        Open
P4, P5, P6, P7                   Set to the input mode and connect to VCC or VSS through a

ONW                               resistor of 1 k to 10 k .
RESETOUT                         Set to the output mode and open at "L" or "H."
                                Connect to VCC through a resistor of 1 k to 10 k .
SYNC                            Open
XOUT                            Open
                                Open
                                Open (only when using external clock).

2-4                             3800 GROUP USER'S MANUAL
                                                                  APPLICATION

                                                                                     2.2 Timer

2.2 Timer

2.2.1 Memory map of timer

002016                      Prescaler 12 (PRE12)
002116                      Timer 1 (T1)
002216                      Timer 2 (T2)
002316                      Timer XY mode register (TM)
002416                      Prescaler X (PREX)
002516                      Timer X (TX)
002616                      Prescaler Y (PREY)
002716                      Timer Y (TY)

003C16                      Interrupt request register 1 (IREQ1)
003D16                      Interrupt request register 2 (IREQ2)
003E16                      Interrupt control register 1 (ICON1)
003F16                      Interrupt control register 2 (ICON2)

Fig. 2.2.1 Memory map of timer related registers

                            3800 GROUP USER'S MANUAL              2-5
APPLICATION

2.2 Timer

2.2.2 Related registers

     Prescaler 12, Prescaler X, Prescaler Y
     b7 b6 b5 b4 b3 b2 b1 b0

                                              Prescaler 12 (PRE12), Prescaler X (PREX), Prescaler Y (PREY)
                                                           [Address : 2016, 2416, 2616]

                              B                              Function                                       At reset R W

                              0 q The count value of each prescaler is set.                                 1
                                 q The value set in this register is written to both the prescaler and

                              1    the prescaler latch at the same time.                                    1
                                 q When the prescaler is read out, the value (count value) of the

                              2  prescaler is read out.                                                     1

                              3                                                                             1

                              4                                                                             1

                              5                                                                             1

                              6                                                                             1

                              7                                                                             1

Fig. 2.2.2 Structure of Prescaler 12, Prescaler X, Prescaler Y

     Timer 1
     b7 b6 b5 b4 b3 b2 b1 b0

                              Timer 1 (T1) [Address : 2116]

                              B                              Function                                       At reset R W
                                                                                                              1
                              0 q The count value of the Timer 1 is set.
                                  q The value set in this register is written to both the Timer 1 and         0
                                                                                                              0
                              1     the Timer 1 latch at the same time.
                                 q When the Timer 1 is read out, the value (count value) of the

                                     Timer 1 is read out.
                              2

                              3                                                                             0

                              4                                                                             0

                              5                                                                             0

                              6                                                                             0

                              7                                                                             0

Fig. 2.2.3 Structure of Timer 1

2-6                              3800 GROUP USER'S MANUAL
                                                                                    APPLICATION

                                                                                                       2.2 Timer

Timer 2, Timer X, Timer Y

b7 b6 b5 b4 b3 b2 b1 b0
                                        Timer 2 (T2), Timer X (TX), Timer Y (TY)
                                                      [Address : 2216, 2516, 2716]

B                                                  Function                         At reset R W

0 q The count value of each timer is set.                                           1
   q The value set in this register is written to both the Timer and the

1    Timer latch at the same time.                                                  1
   q When the Timer is read out, the value (count value) of the Timer

2  is read out.                                                                     1

3                                                                                   1

4                                                                                   1

5                                                                                   1

6                                                                                   1

7                                                                                   1

Fig. 2.2.4 Structure of Timer 2, Timer X, Timer Y

   3800 GROUP USER'S MANUAL                                                                       2-7
APPLICATION

2.2 Timer

     Timer XY mode register
     b7 b6 b5 b4 b3 b2 b1 b0

                              Timer XY mode register (TM) [Address : 2316]

                              B       Name                                  Function                At reset R W
                                                                                                      0
                              0 Timer X operating mode bit  b1 b0
                                                                                                      0
                              1                             0 0 : Timer mode
                                                            0 1 : Pulse output mode
                                                            1 0 : Event counter mode
                                                            1 1 : Pulse width measurement mode

                              2 CNTR0 active edge switch bit It depends on the operating mode       0

                                                            of the Timer X (refer to Table 2.2.1).

                              3 Timer X count stop bit      0 : Count start                         0
                                                            1 : Count stop

                              4 Timer Y operating mode bit  b5 b4                                   0

                                                            0 0 : Timer mode

                                                            0 1 : Pulse output mode

                              5                             1 0 : Event counter mode                0

                                                            1 1 : Pulse width measurement mode

                              6 CNTR1 active edge switch bit It depends on the operating mode 0
                                                                           of the Timer Y (refer to Table 2.2.1).

                              7 Timer Y count stop bit      0 : Count start                         0

                                                            1 : Count stop

Fig. 2.2.5 Structure of Timer XY mode register

Table. 2.2.1 Function of CNTR0/CNTR1 edge switch bit

          Operating mode of               Function of CNTR0/CNTR1 edge switch bit (bits 2 and 6)
            Timer X/Timer Y                Generation of CNTR0/CNTR1 interrupt request : Falling edge
                                 "0"
Timer mode
                                            (No effect on timer count)

                                           Generation of CNTR0/CNTR1 interrupt request : Rising edge
                                 "1"

                                            (No effect on timer count)

Pulse output mode                         Start of pulse output : From "H" level
                                 "0"

                                           Generation of CNTR0/CNTR1 interrupt request : Falling edge

                                           Start of pulse output : From "L" level
                                 "1"

                                           Generation of CNTR0/CNTR1 interrupt request : Rising edge

Event counter mode                         Timer X/Timer Y : Count of rising edge
                                 "0"

                                           Generation of CNTR0/CNTR1 interrupt request : Falling edge

                                           Timer X/Timer Y : Count of falling edge
                                 "1"

                                           Generation of CNTR0/CNTR1 interrupt request : Rising edge

Pulse width measurement mode     "0"   Timer X/Timer Y : Measurement of "H" level width

                                       Generation of CNTR0/CNTR1 interrupt request : Falling edge

                                           Timer X/Timer Y : Measurement of "L" level width
                                 "1"

                                           Generation of CNTR0/CNTR1 interrupt request : Rising edge

2-8                                   3800 GROUP USER'S MANUAL
                                                                                                    APPLICATION

                                                                                                                       2.2 Timer

Interrupt request register 1
b7 b6 b5 b4 b3 b2 b1 b0

                              Interrupt request reigster 1 (IREQ1) [Address : 3C16]

                              B  Name                                        Function                At reset R W
                                                               0 : No interrupt request
                              0 INT0 interrupt request bit     1 : Interrupt request                 0  T

                              1 INT1 interrupt request bit     0 : No interrupt request              0  T
                                                               1 : Interrupt request
                              2 Serial I/O receive interrupt                                         0  T
                                  request bit                  0 : No interrupt request
                                                               1 : Interrupt request

                              3 Serial I/O transmit interrupt  0 : No interrupt request              0  T
                                  request bit                  1 : Interrupt request
                                                                                                     0  T
                              4 Timer X interrupt request      0 : No interrupt request
                                   bit                         1 : Interrupt request                 0  T

                              5 Timer Y interrupt request      0 : No interrupt request              0  T
                                   bit                         1 : Interrupt request

                              6 Timer 1 interrupt request bit  0 : No interrupt request
                                                               1 : Interrupt request

                              7 Timer 2 interrupt request bit 0 : No interrupt request               0  T
                                                                             1 : Interrupt request

                              T "0" is set by software, but not "1."

Fig. 2.2.6 Structure of Interrupt request register 1

Interrupt request register 2
b7 b6 b5 b4 b3 b2 b1 b0

                              Interrupt request reigster 2 (IREQ2) [Address : 3D16]

                              B  Name                          Function                              At reset R W

                              0 CNTR0 interrupt request bit    0 : No interrupt request              0  T
                              1 CNTR1 interrupt request bit    1 : Interrupt request
                                                                                                     0  T
                                                               0 : No interrupt request
                                                               1 : Interrupt request

                              2 INT2 interrupt request bit     0 : No interrupt request              0  T
                                                               1 : Interrupt request

                              3 INT3 interrupt request bit     0 : No interrupt request              0  T
                              4 INT4 interrupt request bit     1 : Interrupt request
                              5 INT5 interrupt request bit                                           0  T
                                                               0 : No interrupt request
                                                               1 : Interrupt request                 0  T

                                                               0 : No interrupt request
                                                               1 : Interrupt request

                              6 Nothing is allocated for these bits. These are write disabled bits.  0  !
                              7 When these bits are read out, the values are "0."
                                                                                                     0  !
                              T "0" is set by software, but not "1."

Fig. 2.2.7 Structure of Interrupt request register 2

                                 3800 GROUP USER'S MANUAL                                                          2-9
APPLICATION

2.2 Timer

      Interrupt control register 1
      b7 b6 b5 b4 b3 b2 b1 b0

                                    Interrupt control register 1 (ICON1) [Address : 3E16]

                                    B  Name                                        Function  At reset R W
                                                                     0 : Interrupt disabled    0
                                    0 INT0 interrupt enable bit      1 : Interrupt enabled     0
                                                                                               0
                                    1 INT1 interrupt enable bit      0 : Interrupt disabled    0
                                                                     1 : Interrupt enabled     0
                                                                                               0
                                    2 Serial I/O receive interrupt   0 : Interrupt disabled    0
                                        enable bit                   1 : Interrupt enabled     0
                                                                     0 : Interrupt disabled
                                    3 Serial I/O transmit interrupt  1 : Interrupt enabled
                                        enable bit
                                                                     0 : Interrupt disabled
                                    4 Timer X interrupt enable bit   1 : Interrupt enabled

                                    5 Timer Y interrupt enable bit   0 : Interrupt disabled
                                                                     1 : Interrupt enabled
                                    6 Timer 1 interrupt enable bit
                                                                     0 : Interrupt disabled
                                    7 Timer 2 interrupt enable bit   1 : Interrupt enabled
                                                                     0 : Interrupt disabled
                                                                     1 : Interrupt enabled

Fig. 2.2.8 Structure of Interrupt control register 1

      Interrupt control register 2

      b7 b6 b5 b4 b3 b2 b1 b0

      00                            Interrupt control reigster 2 (ICON2) [Address : 3F16]

                                    B  Name                          Function                At reset R W
                                                                                               0
                                    0 CNTR0 interrupt enable bit     0 : Interrupt disabled    0
                                    1 CNTR1 interrupt enable bit     1 : Interrupt enabled     0
                                    2 INT2 interrupt enable bit
                                    3 INT3 interrupt enable bit      0 : Interrupt disabled    0
                                                                     1 : Interrupt enabled     0
                                                                                               0
                                                                     0 : Interrupt disabled    0
                                                                     1 : Interrupt enabled     0

                                                                     0 : Interrupt disabled
                                                                     1 : Interrupt enabled

                                    4 INT4 interrupt enable bit      0 : Interrupt disabled
                                                                     1 : Interrupt enabled

                                    5 INT5 interrupt enable bit      0 : Interrupt disabled
                                                                     1 : Interrupt enabled
                                    6 Fix these bits to "0."
                                    7

Fig. 2.2.9 Structure of Interrupt control register 2

2-10                                   3800 GROUP USER'S MANUAL
                                                                          APPLICATION

                                                                                             2.2 Timer

2.2.3 Timer application examples
(1) Basic functions and uses

[Function 1] Control of Event interval (Timer X, Timer Y, Timer 1, Timer 2)
          The Timer count stop bit is set to "0" after setting a count value to a timer. Then a timer interrupt
          request occurs after a certain period.

[Use] Generation of an output signal timing
          Generation of a waiting time

[Function 2] Control of Cyclic operation (Timer X, Timer Y, Timer 1, Timer 2)
          The value of a timer latch is automatically written to a corresponding timer every time a timer
          underflows, and each cyclic timer interrupt request occurs.

[Use] Generation of cyclic interrupts                  Application example 1
          Clock function (measurement of 250m second)
          Control of a main routine cycle

[Function 3] Output of Rectangular waveform (Timer X, Timer Y)
          The output level of the CNTR pin is inverted every time a timer underflows (Pulse output mode).

[Use] A piezoelectric buzzer output Application example 2
          Generation of the remote-control carrier waveforms

[Function 4] Count of External pulse (Timer X, Timer Y)
          External pulses input to the CNTR pin are selected as a timer count source (Event counter
          mode).

[Use]   Measurement of frequency Application example 3
       Division of external pulses.
       Generation of interrupts in a cycle based on an external pulse.

         (count of a reel pulse)

[Function 5] Measurement of External pulse width (Timer X, Timer Y)
          The "H" or "L" level width of external pulses input to CNTR pin is measured (Pulse width
          measurement mode).

[Use] Measurement of external pulse frequency (Measurement of pulse width of FG pulseV gener-
             ated by motor) Application example 4

          Measurement of external pulse duty (when the frequency is fixed)

        VFG pulse : Pulse used for detecting the motor speed to control the motor speed.

                                  3800 GROUP USER'S MANUAL                                          2-11
APPLICATION

2.2 Timer

   (2) Timer application example 1 : Clock function (measurement of 250 ms)
        Outline : The input clock is divided by a timer so that the clock counts up every 250 ms.
        Specifications : The clock f(XIN) = 4.19 MHz (222 Hz) is divided by a timer.
                                  The clock is counted at intervals of 250 ms by the Timer X interrupt.

        Figure 2.2.10 shows a connection of timers and a setting of division ratios, Figures 2.2.11 show a
        setting of related registers, and Figure 2.2.12 shows a control procedure.

                Fixed  Prescaler X  Timer X  Timer X interrupt request bit
                1/16     1/256                               The clock is divided by 4 by software.

      f(XIN) =                      1/256     0 or 1  1/4
      4.19 MHz                               250 ms                  1 second

                                                                                                        0 : No interrupt request
                                                                                                        1 : Interrupt request

Fig. 2.2.10 Connection of timers and setting of division ratios [Clock function]

2-12                   3800 GROUP USER'S MANUAL
                                                                    APPLICATION

                                                                                       2.2 Timer

       Timer XY mode register (Address : 2316)

       b7                      b0

TM            1 00

                                     Timer X operating mode bits : Timer mode

                                     Timer X count stop bit : Count stop
                                     Set to "0" at starting to count.

       Prescaler X (Address : 2416)

       b7                      b0

PREX       255

       Timer X (Address:2516)        Set "division ratio 1"
       b7                      b0

TX         255

       Interrupt control register 1 (Address : 3E16)
       b7                      b0

ICON1      1

                                     Timer X interrupt enable bit : Interrupt enabled

       Interrupt request register 1 (Address : 3C16)

       b7                      b0

IREQ1      0

                                     Timer X interrupt request bit
                                     (becomes "1" every 250 ms)

Fig. 2.2.11 Setting of related registers [Clock function]

                3800 GROUP USER'S MANUAL                                               2-13
APPLICATION

2.2 Timer

        Control procedure :
         Figure 2.2.12 shows a control procedure.

                           RESET                                   q X : This bit is not used in this application.
                                                                          Set it to "0" or "1." It's value can be disregarded.
      Initialization
      SEI                                                               q All interrupts : Disabled
                                                                        q Timer X : Timer mode
      .... .... .... ....TM (Address : 2316)XXXX1X002                   q Timer X interrupt : Enabled
                                                                        q Set "division ratio 1" to the Prescaler X
      ICON1 (Address : 3E16), bit4 1
                                                                          and Timer X.
      PREX (Address : 2416)               256 1                       q Timer X count : Operating
      TX (Address : 2516)                 256 1                       q Interrupts : Enabled

      TM (Address : 2316), bit3 0

      CLI

      Main processing

      ....

      [Processing for completion of setting clock]                 q When restarting the clock from zero
                                                         (Note 1)   second after completing to set the
                                                                    clock, re-set timers.
      PREX (Address : 2416)               256 1
      TX (Address : 2516)                 256 1                    Note 1: This processing is performed only
      IREQ1 (Address : 3C16), bit4        0                                     at completing to set the clock.

      Timer X interrupt processing routine                          Note 2: When using the Index X mode flag (T).
                                                                    Note 3: When using the Decimal mode flag (D).
                     CLT (Note 2)                                  q Push the register used in the interrupt
                     CLD (Note 3)                                   processing routine into the stack.
               Push register to stack
                                                                   q Check if the clock has already been set.
                                                           Y
                      Clock stop?                                  q Count up the clock.

                               N
        Clock count up (1/4 second-year)

                           Pop registers                           q Pop registers which is pushed to stack
                                 RTI

Fig. 2.2.12 Control procedure [Clock function]

2-14                                      3800 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                                2.2 Timer

(3) Timer application example 2 : Piezoelectric buzzer output
     Outline : The rectangular waveform output function of a timer is applied for a piezoelectric buzzer
                    output.
    Specifications : The rectangular waveform resulting from dividing clock f(XIN) = 4.19 MHz into about
                                2 kHz (2048 Hz) is output from the P54/CNTR0 pin.
                              The level of the P54/CNTR0 pin fixes to "H" while a piezoelectric buzzer output is
                                stopped.

     Figure 2.2.13 shows an example of a peripheral circuit, and Figure 2.2.14 shows a connection of the
     timer and setting of the division ratio.

CNTR0 output                     The "H" level is output while a piezoelectric buzzer output is stopped.
                                                                                    3800 group

                                                                   P54/CNTR0

                                                                                                          PiPiPi....

              244 s 244 s

                                 Set a division ratio so that the underflow output cycle of the Timer X becomes this value.

Fig. 2.2.13 Example of a peripheral circuit

              f(XIN) = 4.19 MHz  Fixed       Prescaler X  Timer X  Fixed      CNTR0
                                 1/16             1        1/64    1/2

Fig. 2.2.14 Connection of the timer and setting of the division ratio [Piezoelectric buzzer output]

                                        3800 GROUP USER'S MANUAL                                          2-15
APPLICATION

2.2 Timer

                   Timer XY mode register (Address : 2316)

                   b7                      b0

      TM                      1 001

                   Timer X (Address : 2516)                  Timer X operating mode bits : Pulse output mode
                   b7                                    b0  CNTR0 active edge switch bit : Output from the "H" level
                                                             Timer X count stop bit : Count stop
      TX               63                                    Set to "0" at starting to count.

                   Prescaler X (Address : 2416)              Set "division ratio 1"

                   b7                                    b0

      PREX             0

Fig. 2.2.15 Setting of related registers [Piezoelectric buzzer output]

      Control procedure :
       Figure 2.2.16 shows a control procedure.

                       RESET

      Initialization                                         q X : This bit is not used in this application.
      .... ....                                                     Set it to "0" or "1." It's value can be disregarded.
      P5 (Address : 0A16), bit4 1
      P5D (Address : 0B16) XXX1XXXX2                         q Timer X interrupts : Disabled
                                                             q The CNTR0 output is stopped at this point (stop
      ICON1 (Address : 3E16), bit4 0
                                                               outputting a piezoelectric buzzer).
      TM (Address : 2316) XXXX10012                          q Set "division ratio 1" to the Prescaler X and

      TX (Address : 2516)                  64 1              Timer X.

      PREX (Address : 2416)                11

      ....

                       Main processing

      Output unit  A piezoelectric buzzer                          q The piezoelectric buzzer request occured in the
                   is requested?                             Y main processing is processed in the output unit.

                               N           1                 TM (Address : 2316 ), bit3  0
                                           64 1
      TM (Address : 2316), bit3
      TX (Address : 2516)

      During stopping outputting a piezoelectric buzzer      During outputting a piezoelectric buzzer

Fig. 2.2.16 Control procedure [Piezoelectric buzzer output]

2-16                                    3800 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                                2.2 Timer

(4) Timer application example 3 : Measurement of frequency
    Outline : The following two values are compared for judging if the frequency is within a certain range.
                   A value counted a pulse which is input to P55/CNTR1 pin by a timer.
                   A referance value
     Specifications : The pulse is input to the P55/CNTR1 pin and counted by the Timer Y.
                               A count value is read out at the interval of about 2 ms (Timer 1 interrupt interval
                                 : 244 s ! 8). When the count value is 28 to 40, it is regarded the input pulse
                                 as a valid.
                               Because the timer is a down-counter, the count value is compared with 227 to 215V .
                                 V 227 to 215 = 255 (initialized value of counter) 28 to 40 (the number of valid
                                    value).

     Figure 2.2.17 shows a method for judging if input pulse exists, and Figure 2.2.18 shows a setting of
     related registers.

Input pulse                                                  

             71.4 s or more   71.4 s                 50 s(20 kHz)          50 s or less
             (14 kHz or less)  (14 kHz)                                     (20 kHz or more)

              Invalid                       Valid                              Invalid

              2 ms             = 28 counts               2 ms         = 40 counts
             71.4 s                                     50 s

Fig 2.2.17 A method for judging if input pulse exists

                               3800 GROUP USER'S MANUAL                                       2-17
APPLICATION

2.2 Timer

             Timer XY mode register (Address : 2316)

             b7           b0

      TM     11 1 0

                                            Timer Y operating mode bit : Event counter mode

                                            CNTR1 active edge switch bits : Count at falling edge

                                            Timer Y count stop bit : Count stop
                                            Set to "0" at starting to count.

             Prescaler 12 (Address : 2016)

             b7           b0

      PRE12          63

             Timer 1 (Address : 2116)

             b7           b0

      T1             7                      Set "division ratio 1"

             Prescaler Y (Address : 2616)

             b7           b0

      PREY           0

             Timer Y (Address : 2716)

             b7           b0                Set "255" to this register immediately before
                                            counting pulse.
      TY             255                    (After a certain time, this value is decreased by
                                            the number of input pulses)

             Interrupt control register 1 (Address : 3E16)

             b7           b0

      ICON1      10

                                            Timer Y interrupt enable bit : Interrupt disabled
                                            Timer 1 interrupt enable bit : Interrupt enabled

             Interrupt request register 1 (Address : 3C16)

             b7           b0

      IREQ1      0

                                            Judgment of Timer Y interrupt request bit
                                            (When this bit is set to "1" at reading out
                                            the count value of the Timer Y (address : 2716),
                                            256 pulses or more are input (at setting 255 to
                                            the Timer Y).)

Fig. 2.2.18 Setting of related registers [Measurement of frequency]

2-18                      3800 GROUP USER'S MANUAL
                                                                        APPLICATION

                                                                                           2.2 Timer

Control procedure :
Figure 2.2.19 shows a control procedure.

                RESET                                      q X : This bit is not used in this application.
                                                                  Set it to "0" or "1." It's value can be disregarded.
Initialization
SEI                                                        q All interrupts : Disabled
....                                                       q Timer Y : Event counter mode

TM (Address : 2316)            1110XXXX2                      (Count at falling edge of pulse input from CNTR1 pin)

PRE12 (Address : 2016)         641                        q Set the division ratio so that the Timer 1 interrupt
                                                              occurs every 2 ms.
T1 (Address : 2116)            81
                                                           q Timer 1 interrupt : Enabled
PREY (Address : 2616)          11                         q Timer Y count : Start

TY (Address : 2716)            2561                       q Interrupts : Enabled

ICON1 (Address : 3E16), bit6 1
.... ....
TM (Address : 2316), bit7 0

CLI

Timer 1 interrupt processing routine

                CLT (Note 1)                                 Note 1: When using the Index X mode flag (T).
                CLD (Note 2)                                 Note 2: When using the Decimal mode flag (D).
                Push register to stack                     q Push the register used in the interrupt
                                                             processing routine into the stack.
1
          IREQ1 (Address : 3C 16), bit5?                   q When the count value is 256 or more, the
                                                             processing is performed as out of range.
                0
                                                           q Read the count value.
           (A)  TY (Address : 27 16)                       q Store the count value in the accumulator (A).

                214 < (A) < 228?                 In range           q Compare the count value read with the
                                                                      reference value.
                                Out of range
                   Fpulse 0                                         q Store the comparison result in flag Fpulse.

                                                           Fpulse 1

TY (Address : 2716)                     256 1            q Initialize the count value.
IREQ1 (Address : 3C 16), bit5           0                  q Set the Timer Y interrupt request bit to "0."

           Processing for a result of judgment

                Pop registers                              q Pop registers which is pushed to stack.

                                          RTI

Fig. 2.2.19 Control procedure [Measurement of frequency]

                                              3800 GROUP USER'S MANUAL                                                  2-19
APPLICATION

2.2 Timer

   (5) Timer application example 4 : Measurement of pulse width of FG pulse generated by motor
        Outline : The "H" level width of a pulse input to the P54/CNTR0 pin is counted by Timer X. An
                      underflow is detected by Timer X interrupt and an end of the input pulse "H" level is detected
                      by CNTR0 interrupt.
        Specifications : The "H" level width of a FG pulse input to the P54/CNTR0 pin is counted by Timer
                                    X.
                                    (Example : When the clock frequency is 4.19 MHz, the count source would be
                                                      3.8 s that is obtained by dividing the clock frequency by 16.
                                                      Measurement can be made up to 250 ms in the range of FFFF16 to
                                                      000016.)

        Figure 2.2.20 shows a connection of the timer and a setting of the division ratio, and Figure 2.2.21
        shows a setting of related registers.

                         Fixed  Prescaler X  Timer X Timer X interrupt request bit
                         1/16     1/256
      f(XIN) = 4.19 MHz                      1/256        0 or 1

                                                          250 ms

                                                             0 : No interrupt request
                                                             1 : Interrupt request

Fig. 2.2.20 Connection of the timer and setting of the division ratio [Measurement of pulse width]

2-20                            3800 GROUP USER'S MANUAL
                                                                       APPLICATION

                                                                                          2.2 Timer

       Timer XY mode register (Address : 2316)

       b7       b0

TM            10 11

                                     Timer X operating mode bits : Pulse width measurement mode
                                     CNTR0 active edge switch bit : Count "H" level width

                                     Timer X count stop bit : Count stop
                                     Set to "0" at starting to count.

       Prescaler X (Address : 2416)

       b7       b0

PREX       255

       Timer X (Address : 2516)      Set "division ratio 1"

       b7       b0

TX         255

       Interrupt control register 1 (Address : 3E16)

       b7       b0

ICON1      1

                                     Timer X interrupt enable bit : Interrupt enabled

       Interrupt request register (Address : 3C16)

       b7       b0

IREQ1      0

                                     Timer X interrupt request bit
                                     (This bit is set to "1" at underflow of Timer X.)

       Interrupt control register 2 (Address : 3F16)

       b7       b0

ICON2           1

                                     CNTR0 interrupt enable bit : Interrupt enabled

       Interrupt request register 2 (Address : 3D16)

       b7       b0

IREQ2           0

                                     CNTR0 interrupt request bit
                                     (This bit is set to "1" at completion of inputting
                                     "H" level signal.)

Fig. 2.2.21 Setting of related registers [Measurement of pulse width]

                                 3800 GROUP USER'S MANUAL                                        2-21
APPLICATION

2.2 Timer

Figure 2.2.22 shows a control procedure.

                      RESET                                q X : This bit is not used in this application.
                                                                  Set it to "0" or "1." It's value can be disregarded.
      Initialization
      SEI                                                   q All interrupts : Disabled
                                                            q Timer X : Pulse width measurement mode
      ....
                                                              (Count "H" level width of pulse input from CNTR0 pin.)
      TM (Address : 2316)                XXXX10112          q Set the division ratio so that the Timer X interrupt

      PREX (Address : 2416)              2561                occurs every 250 ms.
                                                            q Timer X interrupt : Enabled
      TX (Address : 2516)                2561              q CNTR0 interrupt : Enabled

      ICON1(Address : 3E16), bit4        1                  q Timer X count : Start

      IREQ1 (Address : 3C16), bit4 0                        q Interrupts : Enabled

      ICON2(Address : 3F16), bit0        1

      IREQ2 (Address : 3D16), bit0 0
      .... ....
      TM (Address : 2316), bit3          0

      CLI

                 Timer X interrupt processing routine      q Error occurs
                             Processing for error
                                      RTI

                 CNTR0 interrupt processing routine

                 CLT (Note 1)                              Note 1: When using the Index X mode flag (T).
                 CLD (Note 2)                              Note 2: When using the Decimal mode flag (D).
                 Push register to stack                    q Push the register used in the interrupt

      (A)                                PREX                 processing routine into the stack.
      Result of pulse width measurement  Inversion of (A)
      loworder 8-bit                    TX                q A count value is read out and stored to RAM.
      (A)
      Result of pulse width measurement  Inversion of (A)  q Set the division ratio so that the Timer X
      highorder 8-bit                   256 1             interrupt occurs every 250 ms.
      PREX (Address : 2416)              256 1
      TX (Address : 2516)

                      Pop registers                        q Pop registers which is pushed to stack.
                             RTI

Fig. 2.2.22 Control procedure [Measurement of pulse width]

2-22                                        3800 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                         2.3 Serial I/O

2.3 Serial I/O

2.3.1 Memory map of serial I/O

001816  Transmit/Receive buffer register (TB/RB)
001916  Serial I/O status register (SIOSTS)
001A16  Serial I/O control register (SIOCON)
001B16  UART control register (UARTCON)
001C16  Baud rate generator (BRG)

003A16 Interrupt edge selection register (INTEDGE)

003C16  Interrupt request register 1 (IREQ1)
003D16  Interrupt request register 2 (IREQ2)
003E16  Interrupt control register 1 (ICON1)
003F16  Interrupt control register 2 (ICON2)

Fig. 2.3.1 Memory map of serial I/O related registers

                                 3800 GROUP USER'S MANUAL  2-23
APPLICATION

2.3 Serial I/O

2.3.2 Related registers

      Transmit/Receive buffer register
      b7 b6 b5 b4 b3 b2 b1 b0

                                     Transmit/Receive buffer register (TB/RB) [Address : 1816]

                                  B                                 Function                                               At reset R W
                                                                                                                             ?
                                  0 A transmission data is written to or a receive data is read out
                                     from this buffer register.                                                              ?
                                                                                                                             ?
                                  1   At writing : a data is written to the Transmit buffer register.
                                     At reading : a content of the Receive buffer register is read out.

                                  2

                                  3                                                                                        ?

                                  4                                                                                        ?

                                  5                                                                                        ?

                                  6                                                                                        ?

                                  7                                                                                        ?

                                                     Note : A content of the Transmit buffer register cannot be read out.
                                                               A data cannot be written to the Receive buffer register.

Fig. 2.3.2 Structure of Transmit/Receive buffer register

      Serial I/O status register
      b7 b6 b5 b4 b3 b2 b1 b0

                                  Serial I/O status reigster (SIOSTS) [Address : 1916]

                                  B     Name                                      Function                                 At reset R W

                                  0  Transmit buffer empty flag     0 : Buffer full                                           0          !
                                     (TBE)                          1 : Buffer empty

                                  1 Receive buffer full flag (RBF) 0 : Buffer empty                                           0          !
                                                                                 1 : Buffer full

                                  2  Transmit shift register shift  0 : Transmit shift in progress                            0          !
                                     completion flag (TSC)          1 : Transmit shift completed

                                  3 Overrun error flag (OE)         0 : No error                                              0          !
                                  4 Parity error flag (PE)          1 : Overrun error
                                                                                                                              0          !
                                                                    0 : No error
                                                                    1 : Parity error

                                  5 Framing error flag (FE)         0 : No error                                              0          !
                                  6 Summing error flag (SE)         1 : Framing error
                                                                    0 : (OE) (PE) (FE) = 0                                    0          !

                                                                    1 : (OE) (PE) (FE) = 1

                                  7 Nothing is allocated for this bit. It is a write disabled bit.                            1          !
                                      When this bit is read out, the value is "0."

Fig. 2.3.3 Structure of Serial I/O status register

2-24                                    3800 GROUP USER'S MANUAL
                                                                                                              APPLICATION

                                                                                                                            2.3 Serial I/O

Serial I/O control register
b7 b6 b5 b4 b3 b2 b1 b0

                                        Serial I/O control register (SIOCON) [Address : 1A16]

                         B  Name                                       Function                               At reset R W

                         0 BRG count source              0 : f(XIN)                                              0
                             selection bit (CSS)         1 : f(XIN)/4
                                                                                                                 0
                         1 Serial I/O synchronous clock  At selecting clock synchronous serial I/O
                             selection bit (SCS)            0 : BRG output divided by 4
                                                            1 : External clock input

                                                         At selecting UART
                                                            0 : BRG output divided by 16
                                                            1 : External clock input divided by 16

                         2 SRDY output enable bit        0 : I/O port (P47)                                   0
                            (SRDY)
                                                         1 : SRDY output pin
                         3 Transmit interrupt
                            source selection bit         0 : Transmit buffer empty                            0
                            (TIC)
                                                         1 : Transmit shift operating
                         4 Transmit enable bit (TE)          completion

                         5 Receive enable bit (RE)       0 : Transmit disabled                                0

                         6 Serial I/O mode               1 : Transmit enabled
                             selection bit (SIOM)
                                                         0 : Receive disabled                                 0
                         7 Serial I/O enable bit
                             (SIOE)                      1 : Receive enabled

                                                         0 : UART                                             0

                                                         1 : Clock synchronous serial I/O

                                                         0 : Serial I/O disabled                              0

                                                         (P44P47 : I/O port)

                                                         1 : Serial I/O enabled

                                                         (P44P47 : Serial I/O function pin)

Fig. 2.3.4 Structure of Serial I/O control register

UART control register
b7 b6 b5 b4 b3 b2 b1 b0

                         UART control register (UARTCON) [Address : 1B16]

                         B  Name                                                                    Function  At reset R W
                                                                                                                 0
                         0 Character length              0 : 8 bits                                              0
                              selection bit (CHAS)       1 : 7 bits                                              0

                         1 Parity enable bit             0 : Parity checking disabled                            0
                             (PARE)                                                                              0
                                                         1 : Parity checking enabled
                         2 Parity selection bit          0 : Even parity
                             (PARS)                      1 : Odd parity

                         3 Stop bit length selection     0 : 1 stop bit
                             bit (STPS)                  1 : 2 stop bits

                         4 P45/TxD P-channel             In output mode
                             output disable bit          0 : CMOS output
                             (POFF)                      1 : N-channel open-drain

                                                             output

                         5 Nothing is allocated for these bits. These are write                               1  5
                         6 disabled bits. When these bits are read out, the
                         7 values are "1."                                                                    1     5

                                                                                                              1     5

Fig. 2.3.5 Structure of UART control register                                                                               2-25

                                                                          3800 GROUP USER'S MANUAL
APPLICATION

2.3 Serial I/O

      Baud rate generator
      b7 b6 b5 b4 b3 b2 b1 b0

                                             Baud rate generator (BRG) [Address : 1C16]

                B                              Function                                            At reset R W

                0 A count value of Baud rate generator is set.                                        ?
                                                                                                      ?
                1                                                                                     ?
                                                                                                      ?
                2                                                                                     ?
                                                                                                      ?
                3                                                                                     ?
                                                                                                      ?
                4

                5

                6

                7

Fig. 2.3.6 Structure of Baud rate generator

      Interrupt edge selection register
      b7 b6 b5 b4 b3 b2 b1 b0

                Interrupt edge selection register (INTEDGE) [Address : 3A16]

                B                        Name                                            Function  At reset R W

                0 INT0 interrupt edge                      0 : Falling edge active                    0
                     selection bit                         1 : Rising edge active

                1 INT1 interrupt edge                      0 : Falling edge active                 0
                     selection bit                         1 : Rising edge active

                2 INT2 interrupt edge                      0 : Falling edge active                 0
                     selection bit                         1 : Rising edge active

                3 INT3 interrupt edge                      0 : Falling edge active                 0
                     selection bit                         1 : Rising edge active

                4 INT4 interrupt edge                      0 : Falling edge active                 0
                     selection bit                         1 : Rising edge active

                5 INT5 interrupt edge                      0 : Falling edge active                 0
                     selection bit                         1 : Rising edge active

                6 Nothing is allocated for these bits. These are write disabled                    0     5
                7 bits. When these bits are read out, the values are "0."
                                                                                                   0  5

Fig. 2.3.7 Structure of Interrupt edge selection register

2-26                                     3800 GROUP USER'S MANUAL
                                                                                         APPLICATION

                                                                                                       2.3 Serial I/O

Interrupt request register 1
b7 b6 b5 b4 b3 b2 b1 b0

                              Interrupt request reigster 1 (IREQ1) [Address : 3C16]

                              B  Name                                        Function    At reset R W
                                                               0 : No interrupt request
                              0 INT0 interrupt request bit     1 : Interrupt request     0  T

                              1 INT1 interrupt request bit     0 : No interrupt request  0  T
                                                               1 : Interrupt request
                              2 Serial I/O receive interrupt                             0  T
                                  request bit                  0 : No interrupt request
                                                               1 : Interrupt request     0  T
                              3 Serial I/O transmit interrupt
                                  request bit                  0 : No interrupt request  0  T
                                                               1 : Interrupt request
                              4 Timer X interrupt request bit  0 : No interrupt request  0  T
                                   bit                         1 : Interrupt request

                              5 Timer Y interrupt request bit  0 : No interrupt request
                                                               1 : Interrupt request
                              6 Timer 1 interrupt request bit                            0  T
                                                               0 : No interrupt request
                              7 Timer 2 interrupt request bit  1 : Interrupt request     0  T
                                                               0 : No interrupt request
                                                               1 : Interrupt request

                              T "0" is set by software, but not "1."

Fig. 2.3.8 Structure of Interrupt request register 1

Interrupt control register 1
b7 b6 b5 b4 b3 b2 b1 b0

                              Interrupt control register 1 (ICON1) [Address : 3E16]

                              B  Name                                        Function    At reset R W
                                                                                           0
                              0 INT0 interrupt enable bit      0 : Interrupt disabled      0
                                                               1 : Interrupt enabled       0
                              1 INT1 interrupt enable bit      0 : Interrupt disabled      0
                                                               1 : Interrupt enabled       0
                                                                                           0
                              2 Serial I/O receive interrupt   0 : Interrupt disabled      0
                                  enable bit                   1 : Interrupt enabled       0

                              3 Serial I/O transmit interrupt  0 : Interrupt disabled
                                  enable bit                   1 : Interrupt enabled
                                                               0 : Interrupt disabled
                              4 Timer X interrupt enable bit   1 : Interrupt enabled

                              5 Timer Y interrupt enable bit   0 : Interrupt disabled
                                                               1 : Interrupt enabled
                              6 Timer 1 interrupt enable bit
                                                               0 : Interrupt disabled
                              7 Timer 2 interrupt enable bit   1 : Interrupt enabled
                                                               0 : Interrupt disabled
                                                               1 : Interrupt enabled

Fig. 2.3.9 Structure of Interrupt control register 1

                                 3800 GROUP USER'S MANUAL                                              2-27
APPLICATION

2.3 Serial I/O

2.3.3 Serial I/O connection examples
   (1) Control of peripheral IC equipped with CS pin
        There are connection examples using a clock synchronous serial I/O mode.
        Figure 2.3.10 shows connection examples of a peripheral IC equipped with the CS pin.

      (1) Only transmission                     (2) Transmission and reception
           (using the RXD pin as an I/O port)

      Port  CS                                          Port              CS
      SCLK  CLK                                        SCLK               CLK
      TXD   DATA                                       TXD                IN
                                                       RXD                OUT
      3800 group Peripheral IC                  3800 group            Peripheral IC
                      (OSD controller etc.)                          (E2 PROM etc.)

      (3) Transmission and reception            (4) Connecting ICs
           (Pins RXD and TXD are connected)

           (Pins IN and OUT in peripheral IC
           are connected)

      Port  CS                                         Port            CS
                                                       SCLK            CLK
      SCLK  CLK                                        TXD             IN
                                                       RXD             OUT
      TXD   IN                                          Port
                                                                     Peripheral IC 1
      RXD   OUT                                 3800 group

      3800 group T1 Peripheral ICT2
                         (E2 PROM etc.)

      T1: Select an N-channel open-drain output control of TXD pin.    CS
       2: Use such OUT pin of peripheral IC as an N-channel open-      CLK
           drain output in high impedance during receiving data.       IN
                                                                       OUT
         Note: "Port" is an output port controlled by software.
                                                                     Peripheral IC 2

Fig. 2.3.10 Serial I/O connection examples (1)

2-28              3800 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                           2.3 Serial I/O

(2) Connection with microcomputer
     Figure 2.3.11 shows connection examples of the other microcomputers.

(1) Selecting an internal clock                 (2) Selecting an external clock

SCLK         CLK                                SCLK            CLK
TXD          IN                                 TXD             IN
RXD          OUT                                RXD             OUT

3800 group Microcomputer                        3800 group Microcomputer

(3) Using the SRDY siganl output function       (4) Using UART
    (Selecting an external clock)

       SRDY      RDY                            TXD             RXD
       SCLK      CLK                            RXD             TXD
       TXD       IN
       RXD       OUT                            3800 group Microcomputer
3800 group   Microcomputer

Fig. 2.3.11 Serial I/O connection examples (2)

             3800 GROUP USER'S MANUAL                                            2-29
APPLICATION

2.3 Serial I/O

2.3.4 Setting of serial I/O transfer data format
A clock synchronous or clock asynchronous (UART) is selected as a data format of the serial I/O.
Figure 2.3.12 shows a setting of serial I/O transfer data format.

                    1ST-8DATA-1SP                                     MSB SP
                                                           MSB SP
                              ST LSB
                                                                      MSB PAR SP
                    1ST-7DATA-1SP                          MSB PAR SP

                              ST LSB                                  MSB 2SP
                                                           MSB 2SP
                    1ST-8DATA-1PAR-1SP
                                                                      MSB PAR 2SP
                               ST LSB                      MSB PAR 2SP

              UART  1ST-7DATA-1PAR-1SP                         ST : Start bit
                                                               SP : Stop bit
                               ST LSB                          PAR : Parity bit

                    1ST-8DATA-2SP

                              ST LSB

                    1ST-7DATA-2SP

                               ST LSB

      Serial        1ST-8DATA-1PAR-2SP
      I/O
                               ST LSB

                    1ST-7DATA-1PAR-2SP

                               ST LSB

              Clock synchronous  LSB first
              Serial I/O

Fig. 2.3.12 Setting of Serial I/O transfer data format

2-30                             3800 GROUP USER'S MANUAL
                                                               APPLICATION

                                                                                                             2.3 Serial I/O

2.3.5 Serial I/O application examples
(1) Communication using a clock synchronous serial I/O (transmit/receive)
      Outline : 2-byte data is transmitted and received through the clock synchronous serial I/O. The SRDY
                     signal is used for communication control.

      Figure 2.3.13 shows a connection diagram, and Figure 2.3.14 shows a timing chart.

                  Transmitting side                       Receiving side

                     P42/INT0                             SRDY
                         SCLK1                            SCLK
                          TXD                             RXD

                  3800 group                              3800 group

Fig. 2.3.13 Connection diagram [Communication using a clock synchronous serial I/O]

Specifications :   The Serial I/O is used (clock synchronous serial I/O is selected)
                   Synchronous clock frequency : 125 kHz (f(XIN) = 4 MHz is divided by 32)
                   The SRDY (receivable signal) is used.
                   The receiving side outputs the SRDY signal at intervals of 2 ms (generated by

                    timer), and 2-byte data is transferred from the transmitting side to the receiving
                    side.

SRDY              D0 D1 D2 D3 D4 D5 D6 D7        D0 D1 D2 D3 D4 D5 D6 D7                              
SCLK                                                                                                  

TXD                                                                           D0 D1

                                           2 ms

Fig. 2.3.14 Timing chart [Communication using a clock synchronous serial I/O]

                                3800 GROUP USER'S MANUAL                                                    2-31
APPLICATION

2.3 Serial I/O

Transmitting side

               Serial I/O status register (Address : 1916)

               b7        b0

      SIOSTS

                             Transmit buffer empty flag
                              Check to be transferred data from the Transmit buffer register to

                               Transmit shift register.
                              Writable the next transmission data to the Transmit buffer register

                               at being set to "1."

                             Transmit shift register shift completion flag
                              Check a completion of transmitting 1-byte data with this flag
                              "1" : Transmit shift completed

               Serial I/O control register (Address : 1A16)

               b7        b0

      SIOCON 1 1 0 1     00

                             BRG counter source selection bit : f(XIN)
                             Serial I/O synchronous clock selection bit : BRG/4
                             Transmit enable bit : Transmit enabled
                             Receive enable bit : Receive disabled
                             Serial I/O mode selection bit : Clock synchronous serial I/O
                             Serial I/O enable bit : Serial I/O enabled

               Baud rate generator (Address : 1C16)

               b7        b0

      BRG             7      Set "division ratio 1"

               Interrupt edge selection register (Address : 3A16)

               b7        b0

      INTEDGE            0

                             INT0 active edge selection bit : Select INT0 falling edge

Fig. 2.3.15 Setting of related registers at a transmitting side [Communication using a clock
                 synchronous serial I/O]

2-32                     3800 GROUP USER'S MANUAL
                                                      APPLICATION

                                                                    2.3 Serial I/O

Receiving side

        Serial I/O status register (Address : 1916)

        b7          b0

SIOSTS

                        Receive buffer full flag
                           Check a completion of receiving 1-byte data with this flag.
                              "1" : At completing to receive
                              "0" : At reading out a receive buffer

        Serial I/O control register (Address : 1A16)

        b7          b0

SIOCON 1 1 1 1 1 1

                        Serial I/O synchronous clock selection bit : External clock
                        SRDY output enable bit : Use the SRDY output

                        Transmit enable bit : Transmit enabled
                           Set this bit to "1," using SRDY output.

                        Receive enable bit : Receive enabled
                        Serial I/O mode selection bit : Clock synchronous serial I/O
                        Serial I/O enable bit : Serial I/O enabled

Fig. 2.3.16 Setting of related registers at a receiving side [Communication using a clock
                 synchronous serial I/O]

                    3800 GROUP USER'S MANUAL                                               2-33
APPLICATION

2.3 Serial I/O

        Control procedure : Figure 2.3.17 shows a control procedure at a transmitting side, and Figure
                                         2.3.18 shows a control procedure at a receiving side.

                      RESET                                     q X : This bit is not used in this application.
                                                                       Set it to "0" or "1." It's value can be disregarded.

      Initialization

      .....

      SIOCON (Address : 1A16) 1101XX002

      BRG    (Address : 1C16)    81

      INTEDGE (Address : 3A16), bit0 0

                                                         0      q Detect INT0 falling edge
        IREQ1 (Address : 3C16), bit0?

                                1
      IREQ1 (Address : 3C16), bit0 0

      TB/RB (Address : 1816)     The first byte of a            q Write a transmission data
                                 transmission data                The Transmit buffer empty flag is set to "0"
                                                                  by this writing.

             SIOSTS (Address : 1916), bit0?            0        q Check to be transfered data from the Transmit
                                                                  buffer register to the Transmit shift register.
                              1                                   (Transmit buffer empty flag)

      TB/RB (Address : 1816)     The second byte of a           qWrite a transmission data
                                 transmission data                The Transmit buffer empty flag is set to "0"
                                                                  by this writing.

                                                             0  q Check to be transfered data from the Transmit
             SIOSTS (Address : 1916), bit0?                       buffer register to the Transmit shift register.
                                                                  (Transmit buffer empty flag)
                                 1

             SIOSTS (Address : 1916), bit2?            0        q Check a shift completion of the Transmit shift register

                                                                (Transmit shift register shift completion flag)

                              1

Fig. 2.3.17 Control procedure at a transmitting side [Communication using a clock synchronous
                 serial I/O]

2-34                                    3800 GROUP USER'S MANUAL
                                                                APPLICATION

                                                                              2.3 Serial I/O

       RESET                                                    q X : This bit is not used in this application.
                                                                       Set it to "0" or "1." It's value can be disregarded.

Initialization.....
SIOCON (Address : 1A16 ) 1111X11X2

                                                         N      q An interval of 2 ms is generated by a timer.
                    Pass 2 ms?
                                                                q SRDY output
                             Y                                       SRDY signal is output by writing data to
TB/RB (Address : 1816 ) Dummy data                                    the TB/RB.
                                                                      Using the SRDY , the transmit enabled bit
                                                          0           (bit4) of the SIOCON is set to "1."
       SIOSTS (Address : 1916 ), bit1?
                                                                q Check a completion of receiving
                                 1                                (Receive buffer full flag)
        Read out reception data from
        TB/RB (Address : 1816 )                                 q Receive the first byte data.
                                                                  A Receive buffer full flag is set to "0" by reading data.

                                                             0  q Check a completion of receiving
       SIOSTS (Address : 1916 ), bit1?                            (Receive buffer full flag)

                              1                                 q Receive the second byte data.
       Read out reception data from                              A Receive buffer full flag is set to "0" by reading data.
       TB/RB (Address : 1816 )

Fig. 2.3.18 Control procedure at a receiving side [Communication using a clock synchronous
                 serial I/O]

              3800 GROUP USER'S MANUAL                                                                                       2-35
APPLICATION

2.3 Serial I/O

   (2) Output of serial data (control of a peripheral IC)
       Outline : 4-byte data is transmitted and received through the clock synchronous serial I/O. The CS
                      signal is output to a peripheral IC through the port P53.

                   P53                            CS    CS
                  SCLK                            CLK   CLK
                  TXD                             DATA  DATA

             3800 group                                 Peripheral IC

Fig. 2.3.19 Connection diagram [Output of serial data]

       Specifications : The Serial I/O is used. (clock synchronous serial I/O is selected)
                                  Synchronous clock frequency : 125 kHz (f(XIN) = 4 MHz is divided by 32)
                                  Transfer direction : LSB first
                                  The Serial I/O1 interrupt is not used.
                                  The Port P53 is connected to the CS pin ("L" active) of the peripheral IC for a
                                    transmission control (the output level of the port P53 is controlled by software).

        Figre 2.3.20 shows an output timing chart of serial data.

         CS  DO0         DO1                            DO2            DO3
        CLK
      DATA

Fig. 2.3.20 Timing chart [Output of serial data]

2-36         3800 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                                                       2.3 Serial I/O

Figure 2.3.21 shows a setting of serial I/O related registers, and Figure 2.3.22 shows a setting of serial
I/O transmission data.

         Serial I/O control register (Address : 1A16)

         b7              b0

SIOCON   1101 1000

                             BRG count source selection bit : f(XIN)
                             Serial I/O synchronous clock selection bit : BRG/4
                             SRDY output enable bit : Not use the SRDY signal output function
                             Transmit interrupt source selection bit : Transmit shift operating completion
                             Transmit enable bit : Transmit enabled

                             Receive enable bit : Receive disabled
                             Serial I/O mode selection bit : Clock synchronous serial I/O
                             Serial I/O enable bit : Serial I/O enabled

         UART control register (Address : 1B16)

         b7              b0

UARTCON         0

                             P45/TXD P-channel output disable bit : CMOS output

         Baud rate generator (Address : 1C16)

         b7              b0

BRG                7         Set "division ratio 1"
ICON1
         Interrupt control register 1 (Address : 3E16)

         b7              b0

                      0

                             Serial I/O transmit interrupt enable bit : Interrupt disabled

         Interrupt request register 1 (Address : 3C16)

         b7              b0

IREQ1                 0

                             Serial I/O transmit interrupt request bit
                             Using this bit, check the completion of
                             transmitting 1-byte base data.
                             "1" : Transmit shift completion

Fig. 2.3.21 Setting of serial I/O related registers [Output of serial data]

                Transmit/Receive buffer register (Address : 18 16)

                b7           b0                         Set a transmission data.

         TB/RB                                          Check that transmission of the previous data is

                                                        completed before writing data (bit 3 of the

                                                        Interrupt request register 1 is set to "1").

Fig. 2.3.22 Setting of serial I/O transmission data [Output of serial data]

                             3800 GROUP USER'S MANUAL                                                    2-37
APPLICATION

2.3 Serial I/O

        Control procedure : When the registers are set as shown in Figure 2.3.21, the Serial I/O can transmit
                                       1-byte data simply by writing data to the Transmit buffer register.
                                       Thus, after setting the CS signal to "L," write the transmission data to the
                                       Receive buffer register on a 1-byte base, and return the CS signal to "H" when
                                       the desired number of bytes have been transmitted.
                                       Figure 2.3.23 shows a control procedure of serial I/O.

                         RESET                                       q X : This bit is not used in this application.
                                                                            Set it to "0" or "1." It's value can be disregarded.
         Initialization
                                                                            q Set the Serial I/O.
         ....                                                               q Serial I/O transmit interrupt : Disabled
                                                                            q Set the CS signal output port.
         SIOCON (Address : 1A16)  110110002                                  ("H" level output)

         UARTCON (Address : 1B16), bit4 0

         BRG   (Address : 1C16)   81

         ICON1 (Address : 3E16), bit3 0

         P5    (Address : 0A16), bit3 1

         P5D   (Address : 0B16)   XXXX1XXX2

         ....

               P5 (Address : 0A16 ), bit3 0                          q Set the CS signal output level to "L."

               IREQ1 (Address : 3C16 ), bit3 0                       q Set the Serial I/O transmit interrupt
                                                                      request bit to "0."
         TB/RB (Address : 1816 )  a transmission
                                  data                               q Write a transmission data.
                                                                      (start to transmit 1-byte data)
                                                                  0
               IREQ1 (Address : 3C16 ), bit3?                        q Check the completion of transmitting 1-
                                                                      byte data.
                                   1
                                                                     q Use any of RAM area as a counter for
      N        Complete to transmit data?                             counting the number of transmitted bytes.

                         Y                                           q Check that transmission of the target
                                                                      number of bytes has been completed.
               P5 (Address : 0A16 ), bit3 1
                                                                     q Return the CS signal output level to "H"
                                                                      when transmission of the target number of
                                                                      bytes is completed.

Fig. 2.3.23 Control procedure of serial I/O [Output of serial data]

2-38                                       3800 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                           2.3 Serial I/O

(3) Cyclic transmission or reception of block data (data of a specified number of bytes)
     between microcomputers
     [without using an automatic transfer]

     Outline : When a clock synchronous serial I/O is used for communication, synchronization of the clock
                    and the data between the transmitting and receiving sides may be lost because of noise
                    included in the synchronizing clock. Thus, it is necessary to be corrected constantly. This
                    "heading adjustment" is carried out by using the interval between blocks in this example.

      SCLK                 SCLK
       RXD                 TXD
       TXD                 RXD
                          Slave unit
Master unit

Fig. 2.3.24 Connection diagram [Cyclic transmission or reception of block data between
                 microcomputers]

        Specifications : The serial I/O is used (clock synchronous serial I/O is selected).
                                  Synchronous clock frequency : 131 kHz (f(XIN) = 4.19 MHz is divided by 32)
                                  Byte cycle: 488 s
                                  Number of bytes for transmission or reception : 8 byte/block
                                  Block transfer cycle : 16 ms
                                  Block transfer period : 3.5 ms
                                  Interval between blocks : 12.5 ms
                                  Heading adjustive time : 8 ms

        Limitations of the specifications
                1. Reading of the reception data and setting of the next transmission data must be completed
                    within the time obtained from "byte cycle time for transferring 1-byte data" (in this example,
                    the time taken from generating of the Serial I/O receive interrupt request to generating of the
                    next synchronizing clock is 431 s).
                2. "Heading adjustive time < interval between blocks" must be satisfied.

3800 GROUP USER'S MANUAL              2-39
APPLICATION

2.3 Serial I/O

        The communication is performed according to the timing shown below. In the slave unit, when a
        synchronizing clock is not input within a certain time (heading adjustive time), the next clock input is
        processed as the beginning (heading) of a block.
        When a clock is input again after one block (8 byte) is received, the clock is ignored.
        Figure 2.3.26 shows a setting of related registers.

                        D0       D1                D2        D7          D0

                   Byte cycle                                     Interval between blocks
                               Block transfer period         Heading adjustive time
                                Block transfer cycle

                                                                                 Processing for heading adjustment
Fig. 2.3.25 Timing chart [Cyclic transmission or reception of block data between microcomputers]

      Master unit                                            Slave unit

      Serial I/O control register (Address : 1A6)                Serial I/O control register (Address : 1A16)

      b7           b0                                            b7                     b0

SIOCON 1 1 1 1 1 0 0 0                                       SIOCON 1 1 1 1 0 1

                        BRG count source : f(XIN)                                           Not be effected by external clock
                        Synchronous clock : BRG/4                                           Synchronous clock : External clock

                        Not use the SRDY output                                             Not use the SRDY output
                        Transmit interrupt source :                                         Not use the serial I/O transmit interrupt
                        Transmit shift operating completion
                        Transmit enabled                                                    Transmit enabled
                                                                                            Receive enabled
                        Receive enabled                                                     Clock synchronous serial I/O
                        Clock synchronous serial I/O                                        Serial I/O enabled
                        Serial I/O enabled

                        Both of units

                             UART control register (Address : 1B16)

                             b7                        b0

                   UARTCON           0

                                                             P45/TXD pin : CMOS output

                             Baud rate generator (Address : 1C16)

                             b7                        b0

                        BRG          7                       Set "division ratio 1"

Fig. 2.3.26 Setting of related registers [Cyclic transmission or reception of block data between
                 microcomputers]

2-40                                 3800 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                                                       2.3 Serial I/O

Control procedure :
     Control in the master unit
      After a setting of the related registers is completed as shown in Figure 2.3.33, in the master unit
      transmission or reception of 1-byte data is started simply by writing transmission data to the
      Transmit buffer register.
      To perform the communication in the timing shown in Figure 2.3.25, therefore, take the timing into
      account and write transmission data. Read out the reception data when the Serial I/O transmit
      interrupt request bit is set to "1," or before the next transmission data is written to the Transmit
      buffer register.
      A processing example in the master unit using timer interrupts is shown below.

Interrupt processing routine                  Note 1: When using the Index X mode flag (T).
executed every 488 s                         Note 2: When using the Decimal mode flag (D).

     CLT (Note 1)                           q Push the register used in the interrupt
     CLD (Note 2)                             processing routine into the stack.
     Push register to stack

                                         N  q Generate a certain block interval by
Within a block transfer period?              using a timer or other functions.

                  Y                         Count a block interval counter             q Check the block interval counter and
Read a reception data                                                                  determine to start of a block transfer.

                                         Y                                                N
Complete to transfer a block?                     Start a block transfer?

                  N                                               Y
Write a transmission data                   Write the first transmission data
                                            (first byte) in a block

Pop registers                               q Pop registers which is pushed to stack.

                             RTI

Fig. 2.3.27 Control in the master unit

                                            3800 GROUP USER'S MANUAL                         2-41
APPLICATION

2.3 Serial I/O

              Control in the slave unit
               After a setting of the related registers is completed as shown in Figure 2.3.26, the slave unit becomes the
               state which is received a synchronizing clock at all times, and the Serial I/O receive interrupt request bit is
               set to "1" every time an 8-bit synchronous clock is received.
               By the serial I/O receive interrupt processing routine, the data to be transmitted next is written to the Transmit
               buffer register after received data is read out.
               However, if no serial I/O receive interrupt occurs for more than a certain time (head adjustive time), the
               following processing will be performed.
               1. The first 1 byte data of the transmission data in the block is written into the Transmit buffer register.
               2. The data to be received next is processed as the first 1 byte of the received data in the block.
               Figure 2.3.28 shows the control in the slave unit using a serial I/O receive interrupt and any timer interrupt
               (for head adjustive).

      Serial I/O receive interrupt                                              Timer interrupt processing
      processing routine                                                        routine

      CLT (Note 1)                            q Push the register used in       CLT (Note 1)                       q Push the register used in
      CLD (Note 2)                             the interrupt processing         CLD (Note 2)                        the interrupt processing
      Push register to stack                   routine into the stack.          Push register to stack              routine into the stack.

                                                 q Check the received byte      Heading adjustive counter 1
                                                   counter to judge if a block

                                           N has been transfered.
      Within a block transfer period?

                     Y                                                          Heading adjustive                  N
      Read a reception data
                                                                                counter = 0?

      A received byte counter +1                                                                 Y

                                                                                Write the first transmission data
                                                                                (first byte) in a block

                                           Y                                    A received byte counter 0
       A received byte counter  8?
                                              Write any data (FF16)             Pop registers                      q Pop registers which is
                        N                                                               RTI                         pushed to stack.
      Write a transmission data

      Heading adjustive Initialized

      counter  value (Note 3)

               Pop registers                  q Pop registers which is
                                               pushed to stack.

                           RTI                Notes 1: When using the Index X mode flag (T).
                                                       2: When using the Decimal mode flag (D).
Fig. 2.3.28 Control in the slave unit
                                                       3: In this example, set the value which is equal to the
                                                           heading adjustive time divided by the timer interrupt
                                                           cycle as the initialized value of the heading adjustive
                                                           counter.
                                                           For example: When the heading adjustive time is 8 ms
                                                                               and the timer interrupt cycle is 1 ms, set
                                                                               8 as the initialized value.

2-42                                          3800 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                           2.3 Serial I/O

(4) Communication (transmit/receive) using an asynchronous serial I/O (UART)
    Point : 2-byte data is transmitted and received through an asynchronous serial I/O.
               The port P40 is used for communication control.

    Figure 2.3.29 shows a connection diagram, and Figure 2.3.30 shows a timing chart.

                  Transmitting side                  Receiving side

                                    P40                 P40
                                    TXD                 RXD
                       3800 group                       3800 group

Fig. 2.3.29 Connection diagram [Communication using UART]

Specifications :   The Serial I/O is used (UART is selected).
                   Transfer bit rate : 9600 bps (f(XIN) = 4.9152 MHz is divided by 512)
                   Communication control using port P40

                     (The output level of the port P40 is controlled by softoware.)
                   2-byte data is transferred from the transmitting side to the receiving side at inter-

                    vals of 10 ms (generated by timer).

P40

TXD  ST D0 D1 D2 D3 D4 D5 D6 D7 SP(2) ST D0 D1 D2 D3 D4 D5 D6 D7 SP(2)  ST D0

                                         10 ms

Fig. 2.3.30 Timing chart [Communication using UART]

                  3800 GROUP USER'S MANUAL                                     2-43
APPLICATION

2.3 Serial I/O

        Table 2.3.1 shows setting examples of Baud rate generator (BRG) values and transfer bit rate values,
        Figure 2.3.31 shows a setting of related registers at a transmitting side, and Figure 2.3.32 shows a
        setting of related registers at a receiving side.

Table 2.3.1 Setting examples of Baud rate generator values and transfer bit rate values

Transfer bit BRG count at f(XIN) = 4.9152 MHZ  at f(XIN) = 7.3728 MHZ  at f(XIN) = 8 MHZ
rate (bps) source
(Note 1) (Note 2) BRG setting value Actual time (bps) BRG setting value Actual time (bps) BRG setting value Actual time (bps)

600 f(XIN)/4 127(7F16)       600.00            191(BF16)  600.00 207(CF16)               600.96

1200 f(XIN)/4      63(3F16)  1200.00           95(5F16)   1200.00 103(6716)              1201.92

2400 f(XIN)/4      31(1F16)  2400.00           47(2F16)   2400.00      51(3316)          2403.85

4800 f(XIN)/4      15(0F16)  4800.00           23(1716)   4800.00      25(1916)          4807.69

9600 f(XIN)/4      7(0716)   9600.00           11(0B16)   9600.00      12(0C16)          9615.38

19200 f(XIN)/4     3(0316)   19200.00          5(0516) 19200.00        5(0516)           20833.33

38400 f(XIN)/4     1(0116)   38400.00          2(0216) 38400.00        2(0216)           41666.67

76800 f(XIN)       3(0316)   76800.00          5(0516) 76800.00        5(0516)           83333.33

31250 f(XIN)                                                           15(0F16)          31250.00

62500 f(XIN)                                                           7(0716)           62500.00

Notes 1: Equation of transfer bit rate
                                                                      f(XIN)

              Transfer bit rate (bps) =
                                                    (BRG setting value + 1) ! 16 ! m

              m: when bit 0 of the Serial I/O control register (Address : 1A16) is set to "0," a value of m is 1.
                  when bit 0 of the Serial I/O control register (Address : 1A16) is set to "1," a value of m is 4.

          2: A BRG count source is selected by bit 0 of the Serial I/O control register (Address : 1A16).

2-44                         3800 GROUP USER'S MANUAL
                                                                           APPLICATION

                                                                                         2.3 Serial I/O

Transmitting side

         Serial I/O status register (Address : 1916)

         b7           b0

SIOSTS

                          Transmit buffer empty flag
                               Check to be transferred data from the Transmit buffer
                               register to the Transmit shift register.
                               Writable the next transmission data to the Transmit buffer
                               register at being set to "1."

                          Transmit shift register shift completion flag
                               Check a completion of transmitting 1-byte data with this flag.
                                "1" : Transmit shift completed

         Serial I/O control register (Address : 1A16)

         b7           b0

SIOCON 1 0 0 1 0 0 1

                          BRG count source selection bit : f(XIN)/4
                          Serial I/O synchronous clock selection bit : BRG/16
                          SRDY output enable bit : Not use SRDY out
                          Transmit enable bit : Transmit enabled
                          Receive enable bit : Receive disabled

                          Serial I/O mode selection bit : Asynchronous serial I/O(UART)
                          Serial I/O enable bit : Serial I/O enabled

         UART control register (Address : 1B16)

         b7           b0

UARTCON      01 00

                          Character length selection bit : 8 bits
                          Parity enable bit : Parity checking disabled
                          Stop bit length selection bit : 2 stop bits
                          P45/TXD P-channel output disable bit : CMOS output

         Baud rate generator (Address : 1C16)

         b7           b0                               f(XIN)

BRG                7      Set  Transfer bit rate ! 16          !       1
                                                                  mT

                          T when bit 0 of the Serial I/O control register (Address : 1A16) is set to "0,"
                             a value of m is 1.
                             when bit 0 of the Serial I/O control register (Address : 1A16) is set to "1,"

                             a value of m is 4.

Fig. 2.3.31 Setting of related registers at a transmitting side [Communication using UART]

                          3800 GROUP USER'S MANUAL                                             2-45
APPLICATION

2.3 Serial I/O

      Receiving side

               Serial I/O status register (Address : 1916)

               b7           b0

      SIOSTS

                                Receive buffer full flag
                                   Check a completion of receiving 1-byte data with this flag.
                                      "1" : at completing to receive
                                      "0" : at reading out a content of the Receive buffer register

                                Overrun error flag
                                      "1" : when data are ready to be transferred to the Receive
                                             shift register in the state of storing data into the Receive
                                             buffer register.

                                Parity error flag
                                      "1" : when parity error occurs at enabled parity.

                                Framing error flag
                                      "1" : when data can not be received at the timing of setting
                                             a stop bit.

                                Summing error flag
                                      "1" : when even one of the following errors occurs.
                                                 Overrun error
                                                 Parity error
                                                 Framing error

               Serial I/O control register (Address : 1A16)

               b7           b0

      SIOCON 1 0 1 0 0 0 1

                                BRG count source selection bit : f(XIN)/4
                                Serial I/O synchronous clock selection bit : BRG/16
                                SRDY output enable bit : Not use SRDY out
                                Transmit enable bit : Transmit disabled
                                Receive enable bit : Receive enabled
                                Serial I/O mode selection bit : Asynchronous serial I/O(UART)
                                Serial I/O enable bit : Serial I/O enabled

               UART control register (Address : 1B16)
               b7           b0

      UARTCON         1     00

                                Character length selection bit : 8 bits
                                Parity enable bit : Parity checking disabled
                                Stop bit length selection bit : 2 stop bits

               Baud rate generator (Address : 1C16)

               b7           b0                               f(XIN)

      BRG                7      Set  Transfer bit rate ! 16 ! m T    1

                            T when bit 0 of the Serial I/O control register (Address : 1A16) is set to "0,"
                              a value of m is 1.

                              when bit 0 of the Serial I/O control register (Address : 1A16) is set to "1,"

                              a value of m is 4.

Fig. 2.3.32 Setting of related registers at a receiving side [Communication using UART]

2-46                        3800 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                                                       2.3 Serial I/O

Control procedure : Figure 2.3.33 shows a control procedure at a transmitting side, and Figure 2.3.34
                               shows a control procedure at a receiving side.

                        RESET                                  q X : This bit is not used in this application.
Initialization                                                        Set it to "0" or "1." It's value can be disregarded.

    ....

SIOCON (Address : 1A16)        1001X0012

UARTCON (Address : 1B16)       000010002
                               81
BRG       (Address : 1C16)

P4        (Address : 0816), bit0 0

P4D       (Address : 0916) XXXXXXX12                           q Set port P40 for a communication control.

                      Pass 10 ms?         N
                                Y                   q An interval of 10 ms is generated by a timer.

          P4 (Address : 0816), bit0 1               q Start of communication.

TB/RB (Address : 1816)       The first byte of a               q Write a transmission data
                             transmission data                    The Transmit buffer empty flag is set to "0"
                                                                  by this writing.

                                                            0  q Check to be transferred data from the Transmit
          SIOSTS (Address : 1916), bit0?                         buffer register to the Transmit shift register.
                                                                  (Transmit buffer empty flag)
                          1
                                                               q Write a transmission data
TB/RB (A( ddress : 1816)  The second byte of                      The Transmit buffer empty flag is set to "0"
                          a transmission data                     by this writing.

          SIOSTS (Address : 1916), bit0?          0            q Check to be transferred data from the Transmit

                                                               buffer register to the Transmit shift register.

                                                               (Transmit buffer empty flag)

                          1

          SIOSTS (Address : 1916), bit2?          0            q Check a shift completion of the Transmit shift register.

                                                               (Transmit shift register shift completion flag)

                          1

     P4 (Address : 0816), bit0 0                               q End of communication

Fig. 2.3.33 Control procedure at a transmitting side [Communication using UART]

                                       3800 GROUP USER'S MANUAL                                                             2-47
APPLICATION

2.3 Serial I/O

                      RESET                        q X : This bit is not used in this application.
                                                           Set it to "0" or "1." It's value can be disregarded.

      Initialization

      ....

      SIOCON (Address : 1A16)           1010X0012
      UARTCON (Address : 1B16)          000010002
                      (Address : 1C16)  8 --1
      BRG                               XXXXXXX02
                      (Address : 0916)
      P4D

            SIOSTS (Address : 1916 ), bit1?        0
                                                         q Check a completion of receiving.
                                 1                         (Receive buffer full flag)
               Read out a reception data
               from RB (Address : 1816)                  q Receive the first 1 byte data
                                                           A Receive buffer full flag is set
                                                           to "0" by reading data.

            SIOSTS (Address : 1916 ), bit6?        1 q Check an error falag.

                      0

            SIOSTS (Address : 1916 ), bit1?        0 q Check a completion of receiving.
                                                           (Receive buffer full flag)
                                 1
                  Read out a reception data              q Receive the second byte data
                  from RB (Address : 1816 )                A Receive buffer full flag is set
                                                           to "0" by reading data.

            SIOSTS (Address : 1916 ), bit6?        1 q Check an error flag.
                                 0                                                     Processing for error

      1
                   P4 (Address : 0816 ), bit0?

                      0

      SIOCON (Address : 1A16 )          0000X0012   Countermeasure for a bit slippage
      SIOCON (Address : 1A16 )          1010X0012

Fig. 2.3.34 Control procedure at a receiving side [Communication using UART]

2-48                                    3800 GROUP USER'S MANUAL
                                                                                 APPLICATION

                                                                                    2.4 Processor mode

2.4 Processor mode

2.4.1 Memory map of processor mode

003B16 CPU mode register (CPUM)

Fig. 2.4.1 Memory map of processor mode related register
2.4.2 Related register

CPU mode register
b7 b6 b5 b4 b3 b2 b1 b0

                            CPU mode register (CPUM) [Adress : 3B16 ]

                         B           Name                              Function                  At reset R W
                                                                                                    0
                         0 Processor mode bits   00 : Single-chip mode
                         1                       01 : Memory expansion mode                      T
                                                 10 : Microprocessor mode

                                                 11 : Not available

                         2 Stack page selection  0 : 0 page                                      0  !

                            bit                  1 : 1 page

                         3 Nothing is allocated for these bits. These are write                  0  !
                         4 disabled bits. When these bits are read out, the
                                                                                                 0  !

                         5 values are "0."                                                       0  !

                         6                                                                       0  !

                         7                                                                       0  !

                         T An initial value of bit 1 is determined by a level of the CNVSS pin.

Fig. 2.4.2 Structure of CPU mode register

                                 3800 GROUP USER'S MANUAL                                                      2-49
APPLICATION

2.4 Processor mode

2.4.3 Processor mode application examples
        (1) Application example of memory expansion in the case where the ONW (One-Wait)
             function is not used
                 Outline : The external memory is accessed in the microprocessor mode.
                               At f(XIN) = 8 MHz, an available RAM is given by the following :
                               OE access time : ta (OE)  50 ns
                               Setup time for writing data : tsu (D)  65 ns
                               For example, the M5M5256BP-10 whose address access is 100 ns is available.
                 Figure 2.4.3 shows an expansion example of a 32K byte ROM and a 32K byte RAM.

      3800 group

      CNVSS
                 AD15

      ONW

                                 M5M27C256AK-10 M5M5256BP-10

      2 P30 , P31                                               S
                                                            CE
                                                                A0A14
      8 P4  AD14         74F04  A0A14                           SRAM
            AD0                    EPROM
                       15

      8 P5  DB0                 8                              DQ1DQ8
      8 P6  DB7                                                  OE W
      2 P7                            D0D7                                           Memory map
             RD                            OE                            000016 External RAM area
             WR
                                                                                           (M5M5256BP)
                  8MHz VCC = 5.0V 10 %
                                                                         000816 SFR area
                                                                         004016 Internal RAM area
                                                                         044016 External RAM area

                                                                                           (M5M5256BP)

                                                                         800016
                                                                                    External ROM area

                                                                                         (M5M27C256AK)

                                                                         FFFF16

Fig. 2.4.3 Expansion example of ROM and RAM

2-50                             3800 GROUP USER'S MANUAL
                                                           APPLICATION

                                                                                            2.4 Processor mode

Figure 2.4.4, Figure 2.4.5 and Figure 2.4.6 show a standard timing at 8 MHz (No-Wait).

  A0A7                                                   Address (low-order)
(Port P0)                                                Address (high-order)

A8A14                             td(AH--RD)                               tWL(RD)
(Port P1)                          125 ns - 35 ns (min)               125 ns - 10 ns (min)

      S                                                    ta(OE)
    (A15)                                                 50 ns (max)

     OE                                                                         Data
(RD of 3800)
                                                                       tsu(DB--RD)
DQ1DQ8                                                                    65 ns (min)
  (Port P2)
                "H" level
    WR

                                    td(AH--RD)            : RD delay time after outputting address of 3800
                                    tWL(RD)               : RD pulse width of 3800
                                    ta(OE)                : Output enabled access time of M5M5256BP
                                    tsu(DB--RD)           : Data bus setup time before RD of 3800

Fig. 2.4.4 Read-cycle (OE access, SRAM)

A0A7                                                    Address (low-order)
(Port P0)                                                 Address (high-order)

A8A14
(Port P1)

CE                            tPHL

                5.8 ns (max)

     OE                              td(AH--RD)                           tWL(RD)
(RD of 3800)                        125 ns - 35 ns (min)               125 ns - 10ns (min)

     D0D7                                                ta(OE)                            Data
     (Port P2)                                            50 ns (max)

          WR                                                                    tsu(DB-- RD)
                                                                                    65 ns (min)

                "H" level

                                         tPHL             : Output delay time of 74F04
                                                          : RD delay time after outputting address of 3800
                                         td(AH-- RD)      : RD pulse width of 3800
                                         tWL(RD)          : Output enabled access time of M5M27C256AK
                                         ta(OE)           : Data bus setup time before RD of 3800
                                         tsu(DB-- RD)

Fig. 2.4.5 Read-cycle (OE access, EPROM)

                                    3800 GROUP USER'S MANUAL                                                2-51
APPLICATION

2.4 Processor mode

          A0A7                                             Address (low-order)
         (Port P0)                                          Address (high-order)

         A8A14                       td(AH-- WR)              tWL(WR)
         (Port P1)                    125 ns - 35 ns (min)  125 ns - 10 ns (min)

              S      " H " level                            td(WR-- DB)
            (A15)                                              65 ns (max)

             W                                                                    Data
       (WR of 3800)
                                                                                   tsu(D)
      DQ1DQ8                                                                     35 ns (min)
       (Port P2)

            OE
       (RD of 3800)

                     td(AH-- WR)          : WR delay time after outputting address of 3800
                     tWL(WR)              : WR pulse width of 3800
                                          : Data bus delay time after WR of 3800
                     td(WR-- DB)          : Data setup time of M5M5256BP
                     tsu(D)

Fig. 2.4.6 Write-cycle (W control, SRAM)

2-52                 3800 GROUP USER'S MANUAL
                                                              APPLICATION

                                                                                                 2.4 Processor mode

(2) Application example of memory expansion in the case where the ONW (One-Wait)
     function is used
     Outline : ONW function is used when the external memory access is slow.
                   If "L" level signal is input to the P32/ONW pin while the CPU is in the read or write status,
                   the read or write cycle corresponding to 1 cycle of  is extended. In the extended period,
                   the RD or WR signal is kept at the "L" level. The ONW function operates only when data is
                   read from or written into addresses 000016 to 000716 and addresses 044016 to FFFF16.
     Figure 2.4.7 shows an application example of the ONW function.

3800 group

CNVSS
           AD15

2 P30, P31                 74F04                                                                                                         M5M5256BP-10
                    ONW          M5M27C256AK-10                                                                                              S

                                      CE

8 P4  AD14

                       15 A0A14                                                                                                        A0A14
                            EPROM                                                                                                             SRAM
      AD0

8 P5  DB0                 8                                                                                                             DQ1DQ8
8 P6  DB7                                                                                                                                 OE W
2 P7                            D0D7                                                                                                                               Memory map
                                     OE                                                                                                                000016 External RAM area

      RD                                                                                                                                                                 (M5M5256BP)
      WR
                                                                                                                                                       000816 SFR area
            8MHz VCC= 5.0V 10 %                                                                                                                      004016 Internal RAM area

                                                                                                                                                       044016 External RAM area

                                                                                                                                                                         (M5M5256BP)

                                                                                                                                                       800016
                                                                                                                                                                  External ROM area

                                                                                                                                                                       (M5M27C256AK)

                                                                                                                                                       FFFF16

                                                                                                                                   ____

Fig. 2.4.7 Application example of the ONW function

                           3800 GROUP USER'S MANUAL                                                                                                                                   2-53
APPLICATION

2.5 Reset

2.5 Reset

2.5.1 Connection example of reset IC

                1                                         91 VCC

      Power source                                        35

                        5 Output                              RESET
      M62022L                                             40 VSS

            Delay capacity                                       3800 group

                             4

      GND                              0.1 F

       3

Fig. 2.5.1 Example of Poweron reset circuit

Figure 2.5.2 shows the system example which switch to the RAM backup mode by detecting a drop of the
system power source voltage with the INT interrupt.

      System power                         +              91 VCC
      source voltage                             7
                                                          35 RESET
                      +5                       VCC1           INT
                                                 RESET 5
                                                          40 VSS
                                       2 VCC2 INT 3              3800 group
                                       1 V1 GND Cd 6

                                                       4

                               M62009L, M62009P, M62009FP

Fig. 2.5.2 RAM back-up system

2-54                           3800 GROUP USER'S MANUAL
CHAPTER 3
    APPENDIX

3.1 Electrical characteristics
3.2 Standard characteristics
3.3 Notes on use
3.4 Countermeasures against noise
3.5 List of registers
3.6 Mask ROM ordering method
3.7 Mark specification form
3.8 Package outline
3.9 List of instruction codes
3.10 Machine instructions
3.11 SFR memory map
3.12 Pin configuration
APPENDIX

3.1 Electrical characteristics

3.1 Electrical characteristics

3.1.1 Absolute maximum ratings

Table 3.1.1 Absolute maximum ratings

     Symbol                                Parameter                                                   Conditions                     Ratings           Unit

VCC            Power source voltage                                                           All voltages are                        0.3 to 7.0       V
                                                                                              based on VSS.
VI             Input voltage P00P07, P10P17, P20P27, P30P37,                              Output transistors                      0.3 to VCC +0.3  V
                                                                                              are cut off.
                               P40P47, P50P57, P60P67, P70, P71
                                                                                              Ta = 25 C
VI             Input voltage RESET, XIN                                                                                            0.3 to VCC +0.3     V

VI             Input voltage CNVSS                                                                                                    0.3 to 13        V

VO             Output voltage P00P07, P10P17, P20P27, P30P37,                                                                  0.3 to VCC +0.3     V

                               P40P47, P50P57, P60P67, P70, P71, XOUT

Pd             Power dissipation                                                                                                      1000(Note)        mW

Topr           Operating temperature                                                                                                  20 to 85         C

Tstg           Storage temperature                                                                                                    40 to 125        C

Note : 300 mW in case of the flat package.

3.1.2 Recommended operating conditions

Table 3.1.2 Recommended operating conditions (VCC = 3.0 to 5.5 V, Ta = 20 to 85 C, unless otherwise noted)

  Symbol                                                         Parameter                                                         Limits
VCC            Power source voltage (Note 1) (f(XIN)  2 MHz)                                                                                                 Unit

                                                            (f(XIN) = 8 MHz)                                            Min. Typ. Max.

                                                                                                                        3.0           5.0          5.5  V

                                                                                                                        4.0           5.0          5.5

VSS            Power source voltage                                                                                                         0           V

VIH            "H" input voltage                    P00P07, P10P17, P20P27, P30P37, P40P47,                        0.8 VCC                  VCC    V
                                                    P50P57, P60P67, P70, P71

VIH            "H" input voltage                    RESET, XIN, CNVSS                                                   0.8 VCC                  VCC    V

VIL            "L" input voltage                    P00P07, P10P17, P20P27, P30P37, P40P47,                                0              0.2 VCC V
                                                    P50P57, P60P67, P70, P71

VIL            "L" input voltage                    RESET, CNVSS                                                                0              0.2 VCC V

VIL            "L" input voltage                    XIN                                                                         0              0.16 VCC V
                                                                                                                                                  80 mA
IOH(peak) "H" total peak output current P00P07, P10P17, P20P27, P30P37(Note 2)                                                                80 mA
                                                                                                                                                   80 mA
IOH(peak) "H" total peak output current P40P47,P50P57, P60P67, P70, P71(Note 2)                                                                 80 mA
                                                                                                                                                  40 mA
IOL(peak) "L" total peak output current             P00P07, P10P17, P20P27, P30P37(Note 2)                                                    40 mA
                                                                                                                                                   40 mA
IOL(peak) "L" total peak output current             P40P47,P50P57, P60P67, P70, P71(Note 2)                                                     40 mA

IOH(avg) "H" total average output current P00P07, P10P17, P20P27, P30P37(Note 2)

IOH(avg) "H" total average output current P40P47,P50P57, P60P67, P70, P71(Note 2)

IOL(avg) "L" total average output current P00P07, P10P17, P20P27, P30P37(Note 2)

IOL(avg) "L" total average output current P40P47,P50P57, P60P67, P70, P71(Note 2)

IOH(peak)      "H" peak output current              P00P07, P10P17, P20P27, P30P37, P40P47,                                                  10 mA
                                                    P50P57, P60P67, P70, P71(Note 3)

IOL(peak)      "L" peak output current              P00P07, P10P17, P20P27, P30P37, P40P47,                                                   10 mA
                                                    P50P57, P60P67, P70, P71(Note 3)

IOH(avg)       "H" average output current           P00P07, P10P17, P20P27, P30P37, P40P47,                                                   5 mA
IOL(avg)                                            P50P57, P60P67, P70, P71(Note 4)                                                               5 mA
f(XIN)                                                                                                                                               8
               "L" average output current           P00P07, P10P17, P20P27, P30P37, P40P47,                                                             MHz
                                                    P50P57, P60P67, P70, P71(Note 4)
                                                                                                                                               6 VCC16
               Internal clock oscillation frequency (4.0 VVcc5.5 V)

               Internal clock oscillation frequency (3.0 VVcc4.0 V)

Note  1:  The  minimum  power  source  voltage  is  X +16  [V]  (f(XIN)  =    XMHz)  on  the  condition  of  2  MHz  <  f(XIN)  <  8  MHz.
                                                       6

      2: The total output current is the sum of all the currents flowing through all the applicable ports. The total average current is an aver-

          age value measured over 100 ms. The total peak current is the peak value of all the currents.

      3: The peak output current is the peak current flowing in each port.

      4: The average output current IOL(avg), IOH(avg) in an average value measured over 100 ms.

3-2                                                        3800 GROUP USER'S MANUAL
                                                                                            APPENDIX

                                                                                  3.1 Electrical characteristics

3.1.3 Electrical characteristics

Table 3.1.3 Electrical characteristics (VCC = 3.0 to 5.5 V, VSS = 0 V, Ta = 20 to 85 C, unless otherwise noted)

Symbol                     Parameter                             Test conditions                         Limits
                                                                                                                                   Unit

                                                                                              Min. Typ. Max.

        "H" output voltage P00P07, P10P17, P20P27, IOH = 10 mA                            VCC2.0
                                 P30P37, P40P47, P50P57, VCC = 4.0 to 5.5 V
VOH                                                                                                                                  V
                           P60P67, P70, P71 (Note)    IOH = 1.0 mA
                                                       VCC = 3.0 to 5.5 V
                                                                                              VCC1.0

        "L" output voltage P00P07, P10P17, P20P27, IOL = 10 mA                                                       2.0
                                                                                                                                   V
VOL                        P30P37, P40P47,P50P57, VCC = 4.0 to 5.5 V
                                                                                                                        1.0
                           P60P67, P70, P71           IOL = 1.0 mA

                                                       VCC = 3.0 to 5.5 V

VT+ VT Hysteresis       CNTR0, CNTR1, INT0INT5                                                                 0.4               V

VT+ VT Hysteresis       RXD, SCLK                                                                               0.5               V

VT+ VT Hysteresis       RESET                                                                                   0.5               V

        "H" input current P00P07, P10P17, P20P27,

IIH                        P30P37, P40P47, P50P57, VI = VCC                                                          5.0 A

                           P60P67, P70, P71

IIH     "H" input current RESET, CNVSS                 VI = VCC                                                         5.0 A
                                                       VI = VCC
IIH     "H" input current XIN                                                                                      4                 A

        "L" input current  P00P07, P10P17, P20P27,
                           P30P37, P40P47, P50P57,
IIL                        P60P67, P70, P71           VI = VSS                                                         5.0 A
                           RESET, CNVSS
IIL                                                    VI = VSS
VRAM    "L" input current XIN                          When clock stopped                                          4                A

        RAM hold voltage                                                                      2.0                       5.5 V

                                                       f(XIN) = 8 MHz, VCC = 5 V                                   6.4  13

                                                       f(XIN) = 5 MHz, VCC = 5 V                                   4    8

                                                       f(XIN) = 2 MHz, VCC = 3 V                                   0.8  2.0

                                                       When WIT instruction is executed                            1.5               mA
                                                       with f(XIN) = 8 MHz, VCC = 5 V

ICC     Power source current                           When WIT instruction is executed                            1
                                                       with f(XIN) = 5 MHz, VCC = 5 V

                                                       When WIT instruction is executed                            0.2
                                                       with f(XIN) = 2 MHz, VCC = 3 V

                                                       When STP instruction       Ta = 25 C                       0.1  1
                                                       is executed with clock     Ta = 85 C
                                                       stopped, output                                                               A
                                                       transistors isolated.
                                                                                                                        10

Note : P45 is measured when the P45/TXD P-channel output disable bit of the UART control register (bit 4 of address 001B16) is "0".

                                              3800 GROUP USER'S MANUAL                                                                   3-3
APPENDIX

3.1 Electrical characteristics

3.1.4 Timing requirements and Switching characteristics

Table 3.1.4 Timing requirements (1) (VCC = 4.0 to 5.5 V, VSS = 0 V, Ta = 20 to 85 C, unless otherwise noted)

     Symbol                                          Parameter                                                        Limits
                                                                                                                                                Unit

                                                                                                           Min. Typ. Max.

tW(RESET)      Reset input "L" pulse width                                                                 2     s
tc(XIN)        External clock input cycle time
tWH(XIN)       External clock input "H" pulse width                                                        125   ns
tWL(XIN)       External clock input "L" pulse width
tc(CNTR)       CNTR0, CNTR1 input cycle time                                                               50    ns
tWH(CNTR)      CNTR0, CNTR1 input "H" pulse width
tWL(CNTR)      CNTR0, CNTR1 input "L" pulse width                                                          50    ns
tWH(INT)       INT0 to INT5 input "H" pulse width
tWL(INT)       INT0 to INT5 input "L" pulse width                                                          200   ns
tc(SCLK)       Serial I/O clock input cycle time (Note)
tWH(SCLK)      Serial I/O clock input "H" pulse width (Note)                                               80    ns
tWL(SCLK)      Serial I/O clock input "L" pulse width (Note)
tsu(RXDSCLK)  Serial I/O input set up time                                                                80    ns
th(SCLKRXD)   Serial I/O input hold time
                                                                                                           80    ns

                                                                                                           80    ns

                                                                                                           800   ns

                                                                                                           370   ns

                                                                                                           370   ns

                                                                                                           220   ns

                                                                                                           100   ns

Note: When bit 6 of address 001A16 is "1". Divide this value by four when bit 6 of address 001A16 is "0".

Table 3.1.5 Timing requirements (2) (VCC = 3.0 to 4.0 V, VSS = 0 V, Ta = 20 to 85 C, unless otherwise noted)

   Symbol                                            Parameter                                                        Limits
tW(RESET)                                                                                                                                       Unit
tc(XIN)
                                                                                                           Min. Typ. Max.

               Reset input "L" pulse width                                                                 2     s
               External clock input cycle time
                                                                                 500/                            ns
                                                                               (3 VCC8)

tWH(XIN)       External clock input "H" pulse width                              200/                            ns
                                                                               (3 VCC8)

tWL(XIN)       External clock input "L" pulse width                              200/                            ns
                                                                               (3 VCC8)
tc(CNTR)       CNTR0, CNTR1 input cycle time
tWH(CNTR)      CNTR0, CNTR1 input "H" pulse width                                                          500   ns
tWL(CNTR)      CNTR0, CNTR1 input "L" pulse width
tWH(INT)       INT0 to INT5 input "H" pulse width                                                          230   ns
tWL(INT)       INT0 to INT5 input "L" pulse width
tc(SCLK)       Serial I/O clock input cycle time (Note)                                                    230   ns
t WH(SCLK )    Serial I/O clock input "H" pulse width (Note)
tWL(SCLK)      Serial I/O clock input "L" pulse width (Note)                                               230   ns
tsu(RXDSCLK)  Serial I/O input set up time
th(SCLKRXD)   Serial I/O input hold time                                                                  230   ns

                                                                                                           2000  ns

                                                                                                           950   ns

                                                                                                           950   ns

                                                                                                           400   ns

                                                                                                           200   ns

Note: When bit 6 of address 001A16 is "1" (clock synchronous mode). Divide this value by four when bit 6 of address 001A16 is "0" (UART
        mode).

3-4                                                  3800 GROUP USER'S MANUAL
                                                                                           APPENDIX

                                                                                 3.1 Electrical characteristics

Table 3.1.6 Switching characteristics (1) (VCC = 4.0 to 5.5 V, VSS = 0 V, Ta = 20 to 85 C, unless otherwise noted)

  Symbol                              Parameter        Test conditions                          Limits                            Unit
                                                           Fig. 3.1.1                                                 Max.
tWH(SCLK)     Serial I/O clock output "H" pulse width                            Min.           Typ.
tWL(SCLK)     Serial I/O clock output "L" pulse width                                                                              ns
td(SCLKTXD)  Serial I/O output delay time (Note 1)                              tc(SCLK)/230                                     ns
tv(SCLKTXD)  Serial I/O output valid time (Note 1)                                                                   140 ns
t r(SCLK )    Serial I/O clock output rising time                                tc(SCLK)/230                                     ns
tf(SCLK)      Serial I/O clock output falling time                                                                      30 ns
tr(CMOS)      CMOS output rising time (Note 2)                                   30                                    30 ns
tf(CMOS)      CMOS output falling time (Note 2)                                                                         30 ns
                                                                                                10                      30 ns
                                                                                                10

Note1: When the P45/TXD P-channel output disable bit of the UART control register (bit 4 of address 001B16) is "0".
      2: XOUT pin is excluded.

Table 3.1.7 Switching characteristics (2) (VCC = 3.0 to 4.0 V, VSS = 0 V, Ta = 20 to 85 C, unless otherwise noted)

  Symbol                              Parameter        Test conditions                          Limits                            Unit
                                                          Fig. 3.1.1                                                  Max.
tWH(SCLK)     Serial I/O clock output "H" pulse width                            Min.           Typ.
tWL(SCLK)     Serial I/O clock output "L" pulse width                                                                              ns
td(SCLKTXD)  Serial I/O output delay time (Note 1)                              tc(SCLK)/250                                     ns
tv(SCLKTXD)  Serial I/O output valid time (Note 1)                                                                   350 ns
tr(SCLK)      Serial I/O clock output rising time                                tc(SCLK)/250                                     ns
tf(SCLK)      Serial I/O clock output falling time                                                                      50 ns
tr(CMOS)      CMOS output rising time (Note 2)                                   30                                    50 ns
tf(CMOS)      CMOS output falling time (Note 2)                                                                         50 ns
                                                                                                20                      50 ns
                                                                                                20

Note1: When the P45/TXD P-channel output disable bit of the UART control register (bit 4 of address 001B16) is "0".
      2: XOUT pin is excluded.

                                                       3800 GROUP USER'S MANUAL                                       3-5
APPENDIX

3.1 Electrical characteristics

Table 3.1.8 Timing requirements in memory expansion mode and microprocessor mode (1)
                                                                                         (VCC = 4.0 to 5.5 V, VSS = 0 V, Ta = 20 to 85 C, unless otherwise noted)

     Symbol                                     Parameter                              Limits
                                                                                                                 Unit

                                                                            Min. Typ. Max.

tsu(ONW)    Before  ONW input set up time                                  20                    ns
th(ONW)     After  ONW input hold time
tsu(DB)     Before  data bus set up time                                   20                    ns
th(DB)      After  data bus hold time
                                                                                60                 ns

                                                                                  0                ns

tsu(ONWRD) Before RD ONW input set up time                                 20                    ns
tsu(ONWWR) Before WR ONW input set up time

th(RDONW) After RD ONW input hold time                                     20                    ns
th(WRONW) After WR ONW input hold time

tsu(DBRD) Before RD data bus set up time                                       65                 ns

th(RDDB) After RD data bus hold time                                             0                ns

Table 3.1.9 Switching characteristics in memory expansion mode and microprocessor mode (1)
                                                                                         (VCC = 4.0 to 5.5 V, VSS = 0 V, Ta = 20 to 85 C, unless otherwise noted)

  Symbol                             Parameter             Test conditions               Limits                Unit
                                                                                                   Max.
tc()          clock cycle time                                              Min.         Typ.
twH( )        clock "H" pulse width
twL()         clock "L" pulse width                                                      2tc(XIN)  ns
td(AH)      After  AD15AD8 delay time
tv(AH)      After  AD15AD8 valid time                                     tc(XIN)10             ns
td(AL)      After  AD7AD0 delay time
tv(AL)      After  AD7AD0 valid time                                      tc(XIN)10             ns
td(SYNC)    SYNC delay time
                                                                                         20        40 ns

                                                                            6            10        ns

                                                                                         25        45 ns

                                                                            6            10        ns

                                                                                         20        ns

tv(SYNC)    SYNC valid time                                                             10                  ns
td(WR)      RD and WR delay time                                                                  20 ns
tv(WR)      RD and WR valid time                                                        10        10 ns
td(DB)      After  data bus delay time                                                            70 ns
tv(DB)      After  data bus valid time                                     3            5
             RD pulse width, WR pulse width                                                                  ns
twL(RD)      RD pulse width, WR pulse width                                              20                  ns
twL(WR)      (When one-wait is valid)
                                                                            15                               ns

                                                           Fig. 3.1.1       tc(XIN)10

                                                                            3tc(XIN)10

td(AHRD)    After AD15AD8 RD delay time                                   tc(XIN)35 tc(XIN)15  ns
td(AHWR)    After AD15AD8 WR delay time

td(ALRD)    After AD7AD0 RD delay time                                    tc(XIN)40 tc(XIN)20  ns
td(ALWR)    After AD7AD0 WR delay time

tv(RDAH)    After RD AD15AD8 valid time                                   0            5         ns
tv(WRAH)    After WR AD15AD8 valid time

tv(RDAL)    After RD AD7AD0 valid time                                    0            5         ns
tv(WRAL)    After WR AD7AD0 valid time

td(WRDB) After WR data bus delay time                                                   15        65 ns

tv(WRDB) After WR data bus valid time                                      10                     ns

td(RESETRESETOUT) RESETOUT output delay time                                                      200 ns

tv(RESET) RESETOUT output valid time (Note)                                0                      200 ns

Note : The RESETOUT goes "H" in sync with the fall of the  clock that is anywhere between about 8 cycle and 13 cycles after the RESET
          input goes "H".

3-6                                             3800 GROUP USER'S MANUAL
                                                                                             APPENDIX

                                                                                   3.1 Electrical characteristics

Table 3.1.10 Timing requirements in memory expansion mode and microprocessor mode (2)
                                                                                                 (VCC = 3.0 V, VSS = 0 V, Ta = 20 to 85 C, unless otherwise noted)

Symbol                                                 Parameter                              Limits
                                                                                                                        Unit

                                                                                   Min. Typ. Max.

tsu(ONW)           Before  ONW input set up time                                  20                    ns
th(ONW)            After  ONW input hold time
tsu(DB)            Before  data bus set up time                                   20                    ns
th(DB)             After  data bus hold time
                                                                                   180                    ns

                                                                                         0                ns

tsu(ONWRD) Before RD ONW input set up time                                        20                    ns
tsu(ONWWR) Before WR ONW input set up time

th(RDONW)          After RD ONW input hold time                                   20                    ns
th(WRONW)          After WR ONW input hold time
                                                                                   185                    ns
tsu(DBRD)          Before RD data bus set up time
                                                                                         0                ns
th(RDDB)           After RD data bus hold time

Table 3.1.11 Switching characteristics in memory expansion mode and microprocessor mode (2)
                                                                                                 (VCC = 3.0 V, VSS = 0 V, Ta = 20 to 85 C, unless otherwise noted)

  Symbol                                    Parameter             Test conditions               Limits                Unit
                                                                     Fig. 3.1.1                           Max.
tc()                 clock cycle time                                              Min.         Typ.
twH()                clock "H" pulse width
twL()                clock "L" pulse width                                                      2tc(XIN)  ns
td(AH)             After  AD15AD8 delay time
tv(AH)             After  AD15AD8 valid time                                     tc(XIN)20             ns
td(AL)             After  AD7AD0 delay time
tv(AL)             After  AD7AD0 valid time                                      tc(XIN)20             ns
td(SYNC)           SYNC delay time
tv(SYNC)           SYNC valid time                                                                       150 ns
td(WR)             RD and WR delay time
tv(WR)             RD and WR valid time                                           10           15        ns
td(DB)             After  data bus delay time
tv(DB)             After  data bus valid time                                                            150 ns
                    RD pulse width, WR pulse width
twL(RD)             RD pulse width, WR pulse width                                 10           15        ns
twL(WR)             (When one-wait is valid)
                                                                                                40        ns

                                                                                                20        ns

                                                                                                15        25 ns

                                                                                   3            7         15 ns

                                                                                                          200 ns

                                                                                   15                     ns

                                                                                   tc(XIN)20             ns

                                                                                   3tc(XIN)20            ns

td(AHRD)           After AD15AD8 RD delay time                                   tc(XIN)145                        ns
td(AHWR)           After AD15AD8 WR delay time
                                                                                   tc(XIN)145                        ns
td(ALRD)           After AD7AD0 RD delay time
td(ALWR)           After AD7AD0 WR delay time                                    5            10                    ns

tv(RDAH)           After RD AD15AD8 valid time                                   5            10                    ns
tv(WRAH)           After WR AD15AD8 valid time                                                          195 ns
                                                                                   10
tv(RDAL)           After RD AD7AD0 valid time                                     0                                 ns
tv(WRAL)           After WR AD7AD0 valid time                                                           300 ns
                                                                                                          300 ns
td(WRDB)           After WR data bus delay time

tv(WRDB)           After WR data bus valid time

td(RESETRESETOUT)  RESETOUT output delay time

tv(RESET)          RESETOUT output valid time (Note)

Note: The RESETOUT goes "H" in sync with the fall of the  clock that is anywhere between about 8 cycle and 13 cycles after the RESET
          input goes "H".

                                                       3800 GROUP USER'S MANUAL                                           3-7
APPENDIX

3.1 Electrical characteristics

3.1.5 Absolute maximum ratings (Extended operating temperature version)

Table 3.1.12 Absolute maximum ratings (Extended operating temperature version)

  Symbol                           Parameter                                Conditions                Ratings           Unit
VCC
VI         Power source voltage                             All voltages are based on VSS.            0.3 to 7.0       V
                                                            Output transistors are cut off.
VI         Input voltage P00P07, P10P17, P20P27,                                          0.3 to VCC +0.3           V
VI                              P30P37, P40P47, P50P57,  Ta = 25 C
VO                              P60P67, P70, P71                                            0.3 to VCC +0.3           V

Pd         Input voltage RESET, XIN                                                                   0.3 to 13        V
Topr
Tstg       Input voltage CNVSS                                                               0.3 to VCC +0.3           V

           Output voltage P00P07, P10P17, P20P27,                                                  1000(Note)        mW
                                P30P37, P40P47, P50P57,
                                P60P67, P70, P71, XOUT                                               40 to 85         C

           Power dissipation                                                                          65 to 150        C

           Operating temperature

           Storage temperature

Note : 300 mW in case of the flat package.

3.1.6 Recommended operating conditions (Extended operating temperature version)

Table 3.1.13 Recommended operating conditions (Extended operating temperature version)
                                                                                                       (VCC = 4.0 to 5.5 V, Ta = 40 to 85 C, unless otherwise noted)

  Symbol                                         Parameter                                              Limits
                                                                                                                                  Unit
VCC
VSS                                                                                          Min. Typ. Max.

           Power source voltage                                                              4.0      5.0          5.5  V
           Power source voltage
                                                                                                      0                 V

VIH        "H" input voltage                P00P07, P10P17, P20P27, P30P37, P40P47,     0.8 VCC               VCC  V
                                            P50P57, P60P67, P70, P71

VIH        "H" input voltage                RESET, XIN, CNVSS                                0.8 VCC               VCC  V
                                                                                                  0
VIL        "L" input voltage                P00P07, P10P17, P20P27, P30P37, P40P47,                           0.2 VCC V
                                            P50P57, P60P67, P70, P71

VIL        "L" input voltage                RESET, CNVSS                                     0                     0.2 VCC V

VIL        "L" input voltage                XIN                                              0                    0.16 VCC V

IOH(peak) "H" total peak output current P00P07, P10P17, P20P27, P30P37 (Note 1)                                80 mA

IOH(peak) "H" total peak output current P40P47,P50P57, P60P67, P70, P71 (Note 1)                                80 mA

IOL(peak) "L" total peak output current     P00P07, P10P17, P20P27, P30P37 (Note 1)                            80 mA

IOL(peak) "L" total peak output current     P40P47,P50P57, P60P67, P70, P71 (Note 1)                            80 mA

IOH(avg) "H" total average output current P00P07, P10P17, P20P27, P30P37 (Note 1)                              40 mA

IOH(avg) "H" total average output current P40P47,P50P57, P60P67, P70, P71 (Note 1)                              40 mA

IOL(avg)   "L" total average output current P00P07, P10P17, P20P27, P30P37 (Note 1)                            40 mA

IOL(avg)   "L" total average output current P40P47,P50P57, P60P67, P70, P71 (Note 1)                            40 mA

IOH(peak) "H" peak output current           P00P07, P10P17, P20P27, P30P37, P40P47,                           10 mA
                                            P50P57, P60P67, P70, P71 (Note 2)

IOL(peak)  "L" peak output current          P00P07, P10P17, P20P27, P30P37, P40P47,                           10 mA
                                            P50P57, P60P67, P70, P71 (Note 2)

IOH(avg)   "H" average output current       P00P07, P10P17, P20P27, P30P37, P40P47,                           5 mA
                                            P50P57, P60P67, P70, P71 (Note 3)

IOL(avg)   "L" average output current       P00P07, P10P17, P20P27, P30P37, P40P47,                           5 mA
                                            P50P57, P60P67, P70, P71 (Note 3)

f(XIN)     Internal clock oscillation frequency                                                                    8 MHz

Note 1: The total output current is the sum of all the currents flowing through all the applicable ports. The total average current is an aver-
           age value measured over 100 ms. The total peak current is the peak value of all the currents.

        2: The peak output current is the peak current flowing in each port.
        3: The average output current IOL(avg), IOH(avg) in an average value measured over 100 ms.

3-8                                              3800 GROUP USER'S MANUAL
                                                                                                    APPENDIX

                                                                                          3.1 Electrical characteristics

3.1.7 Electrical characteristics (Extended operating temperature version)

Table 3.1.14 Electrical characteristics (Extended operating temperature version)
                                                                                         (VCC = 4.0 to 5.5 V, VSS = 0 V, Ta = 40 to 85 C, unless otherwise noted)

Symbol                    Parameter                                      Test conditions                         Limits
                                                                                                                                           Unit

                                                                                                      Min. Typ. Max.

        "H" output voltage P00P07, P10P17, P20P27,

VOH                       P30P37, P40P47, P50P57, IOH = 10 mA                                     VCC2.0                        V

                          P60P67, P70, P71 (Note)

        "L" output voltage P00P07, P10P17, P20P27,

VOL                       P30P37, P40P47,P50P57, IOL = 10 mA                                                     2.0 V

                          P60P67, P70, P71

VT+ VT Hysteresis      CNTR0, CNTR1, INT0INT5                                                              0.4                   V

VT+ VT Hysteresis      RXD, SCLK                                                                            0.5                   V

VT+ VT Hysteresis      RESET                                                                                0.5                   V

        "H" input current P00P07, P10P17, P20P27,

IIH                       P30P37, P40P47, P50P57, VI = VCC                                                       5.0 A

                          P60P67, P70, P71

IIH     "H" input current RESET, CNVSS                         VI = VCC                                             5.0 A

IIH     "H" input current XIN                                  VI = VCC                                        4                     A

        "L" input current P00P07, P10P17, P20P27, P30P37,

IIL                       P40P47, P50P57, P60P67, P70, P71, VI = VSS                                             5.0 A

                          RESET, CNVSS

IIL     "L" input current XIN                                  VI = VSS                                        4                    A

VRAM    RAM hold voltage                                       When clock stopped                     2.0           5.5 V

                                                               f(XIN) = 8 MHz                                  6.4  13

                                                               f(XIN) = 5 MHz                                  4    8

                                                               When WIT instruction is executed                1.5                   mA
                                                               with f(XIN) = 8 MHz

ICC     Power source current                                   When WIT instruction is executed                1
                                                               with f(XIN) = 5 MHz

                                                               When STP instruction       Ta = 25 C           0.1  1
                                                               is executed with clock     Ta = 85 C
                                                               stopped, output                                                       A
                                                               transistors isolated.
                                                                                                                    10

Note : P45 is measured when the P45/TXD P-channel output disable bit of the UART control register (bit 4 of address 001B16) is "0".

                                             3800 GROUP USER'S MANUAL                                                                    3-9
APPENDIX

3.1 Electrical characteristics

3.1.8 Timing requirements and Switching characteristics (Extended operating temperature version)

Table 3.1.15 Timing requirements (Extended operating temperature version)
                                                                                         (VCC = 4.0 to 5.5 V, VSS = 0 V, Ta = 40 to 85 C, unless otherwise noted)

Symbol                                              Parameter                                               Limits
                                                                                                                                      Unit

                                                                                                 Min. Typ. Max.

tW(RESET) Reset input "L" pulse width                                                                  2                s

tc(XIN)       External clock input cycle time                                                    125                    ns

tWH(XIN)      External clock input "H" pulse width                                                    50                ns

tWL(XIN)      External clock input "L" pulse width                                                    50                ns

tc(CNTR)      CNTR0, CNTR1 input cycle time                                                      200                    ns

tWH(CNTR) CNTR0, CNTR1 input "H" pulse width                                                          80                ns

tWL(CNTR) CNTR0, CNTR1 input "L" pulse width                                                          80                ns

tWH(INT)      INT0 to INT5 input "H" pulse width                                                      80                ns

tWL(INT)      INT0 to INT5 input "L" pulse width                                                      80                ns

tc(SCLK)      Serial I/O clock input cycle time (Note)                                           800                    ns

tWH(SCLK) Serial I/O clock input "H" pulse width (Note)                                          370                    ns

tWL(SCLK)     Serial I/O clock input "L" pulse width (Note)                                      370                    ns

tsu(RXDSCLK) Serial I/O input set up time                                                       220                    ns

th(SCLKRXD) Serial I/O input hold time                                                          100                    ns

Note: Bit 6 of address 001A16 is "1". Divide this value by four bit 6 of address 001A16 is "0".

Table 3.1.16 Switching characteristics (Extended operating temperature version)
                                                                                         (VCC = 4.0 to 5.5 V, VSS = 0 V, Ta = 40 to 85 C, unless otherwise noted)

  Symbol                              Parameter                Test conditions                                  Limits              Unit
                                                                  Fig. 3.1.1                                            Max.
tWH(SCLK)     Serial I/O clock output "H" pulse width                                            Min.           Typ.
tWL(SCLK)     Serial I/O clock output "L" pulse width                                                                                ns
td(SCLKTXD)  Serial I/O output delay time (Note 1)                                              tc(SCLK)/230                       ns
tv(SCLKTXD)  Serial I/O output valid time (Note 1)                                                                     140 ns
t r(SCLK )    Serial I/O clock output rise time                                                  tc(SCLK)/230                       ns
tf(SCLK)      Serial I/O clock output fall time                                                                           30 ns
tr(CMOS)      CMOS output rise time (Note 2)                                                     30                      30 ns
tf(CMOS)      CMOS output fall time (Note 2)                                                                              30 ns
                                                                                                                10        30 ns
                                                                                                                10

Note1: When the P45/TXD P-channel output disable bit of the UART control register (bit 4 of address 001B16) is "0".
      2: XOUT pin is excluded.

3-10                                                3800 GROUP USER'S MANUAL
                                                                                                            APPENDIX

                                                                                                  3.1 Electrical characteristics

Table 3.1.17 Timing requirements in memory expansion mode and microprocessor mode
                          (Extended operating temperature version) (VCC = 4.0 to 5.5 V, VSS = 0 V, Ta = 40 to 85 C, unless otherwise noted)

Symbol                                                 Parameter                                             Limits
                                                                                                                                       Unit

                                                                                                  Min. Typ. Max.

tsu(ONW)           Before  ONW input set up time                                                 20                    ns
th(ONW)            After  ONW input hold time
tsu(DB)            Before  data bus set up time                                                  20                    ns
th(DB)             After  data bus hold time
                                                                                                      60                 ns

                                                                                                        0                ns

tsu(ONWRD) Before RD ONW input set up time                                                       20                    ns
tsu(ONWWR) Before WR ONW input set up time

th(RDONW) After RD ONW input hold time                                                           20                    ns
th(WRONW) After WR ONW input hold time

tsu(DBRD) Before RD data bus set up time                                                             65                 ns

th(RDDB) After RD data bus hold time                                                                   0                ns

Table 3.1.18 Switching characteristics in memory expansion mode and microprocessor mode
                          (Extended operating temperature version) (VCC = 4.0 to 5.5 V, VSS = 0 V, Ta = 40 to 85 C, unless otherwise noted)

Symbol                  Parameter                                 Test conditions                              Limits                Unit
                                                                     Fig. 3.1.1                                          Max.
                                                                                                  Min.         Typ.

tc()                 clock cycle time                                                                          2tc(XIN)  ns
twH()                clock "H" pulse width
twL()                clock "L" pulse width                                                        tc(XIN)10             ns
td(AH)             After  AD15AD8 delay time
tv(AH)             After  AD15AD8 valid time                                                    tc(XIN)10             ns
td(AL)             After  AD7AD0 delay time
tv(AL)             After  AD7AD0 valid time                                                                  20        40 ns
td(SYNC)           SYNC delay time
tv(SYNC)           SYNC valid time                                                               6            10        ns
td(WR)             RD and WR delay time
tv(WR)             RD and WR valid time                                                                       25        45 ns
td(DB)             After  data bus delay time
tv(DB)             After  data bus valid time                                                    6            10        ns
                    RD pulse width, WR pulse width
twL(RD)             RD pulse width, WR pulse width                                                             20        ns
twL(WR)             (When one-wait is valid)
                    After AD15AD8 RD delay time                                                               10        ns
td(AHRD)           After AD15AD8 WR delay time
td(AHWR)           After AD7AD0 RD delay time                                                                10        20 ns
td(ALRD)           After AD7AD0 WR delay time
td(ALWR)           After RD AD15AD8 valid time                                                  3            5         10 ns
tv(RDAH)           After WR AD15AD8 valid time
tv(WRAH)           After RD AD7AD0 valid time                                                                20        70 ns
tv(RDAL)           After WR AD7AD0 valid time
tv(WRAL)           After WR data bus delay time                                                  15                     ns
td(WRDB)           After WR data bus valid time
tv(WRDB)           RESETOUT output delay time                                                    tc(XIN)10             ns
td(RESETRESETOUT)  RESETOUT output valid time (Note)
tv(RESET)                                                                                        3tc(XIN)10            ns

                                                                                                  tc(XIN)35 tc(XIN)15  ns

                                                                                                  tc(XIN)40 tc(XIN)20  ns

                                                                                                  0            5         ns

                                                                                                  0            5         ns

                                                                                                               15        65 ns

                                                                                                  10                     ns

                                                                                                                         200 ns

                                                                                                  0                      200 ns

Note : The RESETOUT output goes "H" in sync with the fall of the  clock that is anywhere between about 8 cycle and 13 cycles after
          the RESET input goes "H".

Measurement output pin

                                                   100pF

                                                        CMOS output                                                      3-11
Fig. 3.1.1 Circuit for measuring output switching

              characteristics

                                                                        3800 GROUP USER'S MANUAL
APPENDIX                                                    tC(CNTR)

3.1 Electrical characteristics              tWH(CNTR)                               tWL(CNTR)
3.1.9 Timing diagram               0.8 VCC
                                                                           0.2 VCC
   Timing Diagram

                CNTR0, CNTR1

      INT0INT5                             tWH(INT)                                  tWL(INT)
                                    0.8 VCC                                0.2 VCC

                                                            tW(RESET)

      RESET                                                                              0.8 VCC

                                                 0.2 VCC

                                                            tC(XIN)

      XIN                                   tWH(XIN)                                  tWL(XIN)
                                    0.8 VCC                                0.2 VCC

                                tf               tWL(SCLK)             tC(SCLK)     tWH(SCLK)
                                                                           tr

      SCLK                          0.2 VCC                                0.8 VCC
       RXD
       TXD                                                  tsu(SCLK-RXD)  th(SCLK-RXD)

                                                               0.8 VCC
                                                               0.2 VCC

                                    td(SCLK-TXD)                                                  tv(SCLK-TXD)

Fig. 3.1.2 Timing diagram (in single-chip mode)

3-12                                             3800 GROUP USER'S MANUAL
                                                                                            APPENDIX

                                                                                  3.1 Electrical characteristics

Timing Diagram in Memory Expansion Mode and Microprocessor Mode (1)

                                        tC()

                           tWH()                                                  tWL()

                  0.5 VCC

   AD15AD8       td(-AH)                                                                                  tv(-AH)

   AD7AD0                 0.5 VCC

   SYNC           td(-AL)                                                                                  tv(-AL)

   RD,WR                       0.5 VCC                                                                     tv(-SYNC)

   ONW            td(-SYNC)
   DB0DB7
(At CPU reading)           0.5 VCC
   DB0DB7
(At CPU writing)                              td(-WR)                                                      tv(-WR)

                                              0.5 VCC

                                        tSU(ONW-)                                                          th(-ONW)

                                                0.8 VCC                                     tSU(DB-)       th(-DB)
                                                0.2 VCC                                                     tv(-DB)
                                                                                           0.8 VCC
                                                       td(-DB)                             0.2 VCC

                                                                                  0.5 VCC

Timing Diagram in Microprocessor Mode

RESET                         0.8 VCC
                  0.2 VCC

                                                                                           0.5 VCC

                  td(RESET- RESET OUT)                                                     tv(- RESETOUT)

RESETOUT        &n