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M36W216T

器件型号:M36W216T
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

16 Mbit 1Mb x16, Boot Block Flash Memory and 2 Mbit 128Kb x16 SRAM, Multiple Memory Product

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M36W216T器件文档内容

                                             M36W216TI
                                             M36W216BI

               16 Mbit (1Mb x16, Boot Block) Flash Memory
and 2 Mbit (128Kb x16) SRAM, Multiple Memory Product

                                                                                                                PRELIMINARY DATA

FEATURES SUMMARY                                SRAM
s MULTIPLE MEMORY PRODUCT                       s 2 Mbit (128K x 16 bit)
16 Mbit (1Mb x 16) Boot Block Flash Memory    s ACCESS TIME: 70ns
2 Mbit (128Kb x 16) SRAM                      s LOW VDDS DATA RETENTION: 1.5V
s SUPPLY VOLTAGE                                s POWER DOWN FEATURES USING TWO

    VDDF = VDDS = 2.7V to 3.3V                    CHIP ENABLE INPUTS
    VDDQF = VDDS = 2.7V to 3.3V                Figure 1. Packages
    VPPF = 12V for Fast Program (optional)
s ACCESS TIME: 70ns, 85ns                                                                 FBGA
s LOW POWER CONSUMPTION
s ELECTRONIC SIGNATURE                                               Stacked LFBGA66 (ZA)
    Manufacturer Code: 20h                                                    12 x 8mm
    Top Device Code, M36W216TI: 88CEh
    Bottom Device Code, M36W216BI: 88CFh

FLASH MEMORY
s MEMORY BLOCKS

    Parameter Blocks (Top or Bottom location)
    Main Blocks
s PROGRAMMING TIME
    10s typical
    Double Word Programming Option
s BLOCK LOCKING
    All blocks locked at Power up
    Any combination of blocks can be locked
    WPF for Block Lock-Down
s AUTOMATIC STAND-BY MODE
s PROGRAM and ERASE SUSPEND
s 100,000 PROGRAM/ERASE CYCLES per
   BLOCK
s COMMON FLASH INTERFACE
    64 bit Security Code
s SECURITY
    64 bit user programmable OTP cells
    64 bit unique device identifier
    One parameter block permanently lockable

November 2002                                                                                                                                1/62

This is preliminary information on a new product now in development or undergoing evaluation. Details are subject to change without notice.
M36W216TI, M36W216BI

TABLE OF CONTENTS

SUMMARY DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Figure 2. Logic Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Table 1. Signal Names . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
     Figure 3. LFBGA Connections (Top view through package) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

SIGNAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Address Inputs (A0-A16). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Address Inputs (A17-A19). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Data Inputs/Outputs (DQ0-DQ15). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Flash Chip Enable (EF). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Flash Output Enable (GF). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Flash Write Enable (WF). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Flash Write Protect (WPF). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     Flash Reset (RPF). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     SRAM Chip Enable (E1S, E2S). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     SRAM Write Enable (WS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     SRAM Output Enable (GS).. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     SRAM Upper Byte Enable (UBS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     SRAM Lower Byte Enable (LBS). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     VDDF and VDDS Supply Voltages.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     VDDQF and VDDS Supply Voltage (2.7V to 3.3V). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     VPPF Program Supply Voltage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     VSSF and VSSS Ground.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

FUNCTIONAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Figure 4. Functional Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     Table 2. Main Operation Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

MAXIMUM RATING. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Table 3. Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

DC AND AC PARAMETERS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Table 4. Operating and AC Measurement Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Figure 5. AC Measurement I/O Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Figure 6. AC Measurement Load Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Table 5. Device Capacitance. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     Table 6. DC Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

PACKAGE MECHANICAL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     Figure 7. Stacked LFBGA66-12x8mm, 8x8 ball array, 0.8mm pitch, Bottom View Package Outline15
     Table 7. Stacked LFBGA66 - 12x8mm, 8x8 ball array, 0.8 mm pitch, Package Mechanical Data . 15
     Figure 8. Stacked LFBGA66 Daisy Chain - Package Connections (Top view through package) . . 16
     Figure 9. Stacked LFBGA66 Daisy Chain - PCB Connections proposal (Top view through package). 17

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                                                                                          M36W216TI, M36W216BI

PART NUMBERING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Table 8. Ordering Information Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Table 9. Daisy Chain Ordering Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

FLASH DEVICE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

     FLASH SUMMARY DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
          Figure 10. Flash Block Addresses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
          Figure 11. Flash Security Block and Protection Register Memory Map . . . . . . . . . . . . . . . . . . 20

     FLASH BUS OPERATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          Read.. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          Write. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          Output Disable. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          Standby. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          Automatic Standby. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
          Reset. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

     FLASH COMMAND INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Read Memory Array Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Read Status Register Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Read Electronic Signature Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Read CFI Query Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Block Erase Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Program Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
     Double Word Program Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Clear Status Register Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Program/Erase Suspend Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Program/Erase Resume Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Protection Register Program Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
     Block Lock Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Block Unlock Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
     Block Lock-Down Command . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

          Table 10. Flash Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          Table 11. Read Electronic Signature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
          Table 12. Read Block Lock Signature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
          Table 13. Read Protection Register and Lock Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
          Table 14. Program, Erase Times and Program/Erase Endurance Cycles . . . . . . . . . . . . . . . . 26

      FLASH BLOCK LOCKING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Reading a Block's Lock Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Locked State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Unlocked State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Lock-Down State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
     Locking Operations During Erase Suspend . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

          Table 15. Block Lock Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
          Table 16. Protection Status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

                                                                                                                                                           3/62
M36W216TI, M36W216BI

     FLASH STATUS REGISTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          Program/Erase Controller Status (Bit 7) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          Erase Suspend Status (Bit 6) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          Erase Status (Bit 5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          Program Status (Bit 4). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          VPP Status (Bit 3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          Program Suspend Status (Bit 2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          Block Protection Status (Bit 1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
          Reserved (Bit 0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
          Table 17. Status Register Bits. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
          Figure 12. Flash Read Mode AC Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
          Table 18. Flash Read AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
          Figure 13. Flash Write AC Waveforms, Write Enable Controlled . . . . . . . . . . . . . . . . . . . . . . . 32
          Table 19. Flash Write AC Characteristics, Write Enable Controlled . . . . . . . . . . . . . . . . . . . . . 33
          Figure 14. Flash Write AC Waveforms, Chip Enable Controlled. . . . . . . . . . . . . . . . . . . . . . . . 34
          Table 20. Flash Write AC Characteristics, Chip Enable Controlled . . . . . . . . . . . . . . . . . . . . . 35
          Figure 15. Flash Power-Up and Reset AC Waveforms. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
          Table 21. Flash Power-Up and Reset AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

SRAM DEVICE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

     SRAM SUMMARY DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
          Figure 16. SRAM Logic Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

     SRAM OPERATIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
          Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
          Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
          Standby/Power-Down . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
          Data Retention . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
          Output Disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
          Figure 17. SRAM Read Mode AC Waveforms, Address Controlled with UBS = LBS = VIL . . . 39
          Figure 18. SRAM Read AC Waveforms, GS Controlled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
          Figure 19. SRAM Standby AC Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
          Table 22. SRAM Read AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
          Figure 20. SRAM Write AC Waveforms, WS Controlled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
          Figure 21. SRAM Write AC Waveforms, E1S Controlled . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
          Figure 22. SRAM Write AC Waveforms, WS Controlled with GS Low . . . . . . . . . . . . . . . . . . . 43
          Figure 23. SRAM Write Cycle Waveform, UBS and LBS Controlled, GS Low . . . . . . . . . . . . . 43
          Table 23. SRAM Write AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
          Figure 24. SRAM Low VDDS Data Retention AC Waveforms, E1S or UBS / LBS Controlled . . 45
          Table 24. SRAM Low VDDS Data Retention Characteristic. . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

APPENDIX A. BLOCK ADDRESS TABLES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
     Table 25. Top Boot Block Addresses, M36W216TI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
     Table 26. Bottom Boot Block Addresses, M36W216BI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

4/62
                                                                                          M36W216TI, M36W216BI

APPENDIX B. COMMON FLASH INTERFACE (CFI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
     Table 27. Query Structure Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
     Table 28. CFI Query Identification String . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
     Table 29. CFI Query System Interface Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
     Table 30. Device Geometry Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
     Table 31. Primary Algorithm-Specific Extended Query Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
     Table 32. Security Code Area . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

APPENDIX C. FLOWCHARTS AND PSEUDO CODES. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
     Figure 25. Program Flowchart and Pseudo Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
     Figure 26. Double Word Program Flowchart and Pseudo Code . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
     Figure 27. Program Suspend & Resume Flowchart and Pseudo Code . . . . . . . . . . . . . . . . . . . . . 54
     Figure 28. Erase Flowchart and Pseudo Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
     Figure 29. Erase Suspend & Resume Flowchart and Pseudo Code. . . . . . . . . . . . . . . . . . . . . . . . 56
     Figure 30. Locking Operations Flowchart and Pseudo Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

APPENDIX D. COMMAND INTERFACE AND PROGRAM/ERASE CONTROLLER STATE . . . . . . . 59
     Table 33. Write State Machine Current/Next, sheet 1 of 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
     Table 34. Write State Machine Current/Next, sheet 2 of 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

REVISION HISTORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
     Table 35. Document Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

                                                                                                                                                           5/62
M36W216TI, M36W216BI

SUMMARY DESCRIPTION                                     Table 1. Signal Names

The M36W216TI is a low voltage Multiple Memory          A0-A16    Flash and SRAM Address Inputs
Product which combines two memory devices; a
16 Mbit boot block Flash memory and a 2 Mbit            A17-A19   Address Inputs for Flash Chip only
SRAM. Recommended operating conditions do
not allow both the Flash memory and the SRAM            DQ0-DQ15 Data Input/Output
memory to be active at the same time.
                                                        VDDF      Flash Power Supply
The memory is offered in a Stacked LFBGA66
(12x8mm, 8 x 8 active ball, 0.8 mm pitch) package       VDDQF     Flash Power Supply for I/O Buffers
and is supplied with all the bits erased (set to `1').

Figure 2. Logic Diagram                                 VPPF      Flash Optional Supply Voltage for Fast
                                                                  Program & Erase

                      VDDQF VDDS                        VSSF      Flash Ground
                 VDDF VPPF
                                                        VDDS      SRAM Power Supply

             20                   16                    VSSS      SRAM Ground
A0-A19                                   DQ0-DQ15
                                                        NC        Not Connected Internally

  EF                                                    Flash control functions
  GF
  WF                                                    EF        Chip Enable input
RPF
WPF                                                     GF        Output Enable input

E1S             M36W216TI                              WF        Write Enable input
E2S              M36W216BI
                                                        RPF       Reset input
  GS
WS                                                     WPF       Write Protect input
UBS
LBS                                                    SRAM control functions

                                                        E1S, E2S  Chip Enable inputs

                                                        GS        Output Enable input

                                                        WS        Write Enable input

                                                        UBS       Upper Byte Enable input

                 VSSF    VSSS     AI07903               LBS       Lower Byte Enable input

6/62
         #1  #2  1     2     3    4     5     6     7     8     #3  #4           Figure 3. LFBGA Connections (Top view through package)

      A  NC  NC  NC    A11   A15  A14   A13   A12   VSSF VDDQF  NC  NC

      B          A16   A8    A10  A9    DQ15  WS    DQ14  DQ7

      C          WF    NC               DQ13  DQ6   DQ4   DQ5

      D          VSSS  RPF              DQ12  E2S   VDDS VDDF

      E          WPF   VPPF  A19  DQ11        DQ10  DQ2   DQ3

      F          LBS   UBS   GS         DQ9   DQ8   DQ0   DQ1

      G          A18   A17   A7   A6    A3    A2    A1    E1S                                                                            M36W216TI, M36W216BI

      H  NC  NC  NC    A5    A4   A0    EF    VSSF  GF    NC    NC  NC

                                                                        AI90254

7/62
M36W216TI, M36W216BI

SIGNAL DESCRIPTION                                    of Chip Enable or a change of the address is re-
                                                      quired to ensure valid data outputs.
See Figure 2 Logic Diagram and Table 1, Signal
Names, for a brief overview of the signals connect-   SRAM Chip Enable (E1S, E2S). The Chip En-
ed to this device.                                    able inputs activate the SRAM memory control
                                                      logic, input buffers and decoders. E1S at VIH or
Address Inputs (A0-A16). Addresses A0-A16             E2S at VIL deselects the memory and reduces the
are common inputs for the Flash and the SRAM          power consumption to the standby level. E1S or
components. The Address Inputs select the cells       E2S can also be used to control writing to the
in the memory array to access during Bus Read         SRAM memory array, while WS remains at VIL. It
operations. During Bus Write operations they con-     is not allowed to set EF at VIL and, E1S at VIL or
trol the commands sent to the Command Interface       E2S at VIL at the same time.
of the internal state machine. The Flash memory is
accessed through the Chip Enable (EF) and Write       SRAM Write Enable (WS). The Write Enable in-
Enable (WF) signals, while the SRAM is accessed       put controls writing to the SRAM memory array.
through two Chip Enable (ES) and Write Enable         WS is active low.
(WS) signals.
                                                      SRAM Output Enable (GS). The Output Enable
Address Inputs (A17-A19). Addresses A17-A19           gates the outputs through the data buffers during
are inputs for the Flash component only. The          a read operation of the SRAM memory. GS is ac-
Flash memory is accessed through the Chip En-         tive low.
able (EF) and Write Enable (WF) signals
                                                      SRAM Upper Byte Enable (UBS). The Upper
Data Inputs/Outputs (DQ0-DQ15). The Data I/           Byte Enable enables the upper bytes for SRAM
O output the data stored at the selected address      (DQ8-DQ15). UBS is active low.
during a Bus Read operation or input a command
or the data to be programmed during a Write Bus       SRAM Lower Byte Enable (LBS). The Lower
operation.                                            Byte Enable enables the lower bytes for SRAM
                                                      (DQ0-DQ7). LBS is active low.
Flash Chip Enable (EF). The Chip Enable input
activates the Flash memory control logic, input       VDDF and VDDS Supply Voltages. VDDF pro-
buffers, decoders and sense amplifiers. When          vides the power supply to the internal core of the
Chip Enable is at VIL and Reset is at VIH the device  Flash Memory device. It is the main power supply
is in active mode. When Chip Enable is at VIH the     for all operations (Read, Program and Erase).
memory is deselected, the outputs are high imped-
ance and the power consumption is reduced to the      VDDQF and VDDS Supply Voltage (2.7V to 3.3V).
standby level.
                                                      VDDQF provides the power supply for the Flash
Flash Output Enable (GF). The Output Enable           memory I/O pins and VDDS provides the power
controls the data outputs during the Bus Read op-     supply for the SRAM control pins. This allows all
eration of the Flash memory.                          Outputs to be powered independently of the Flash
                                                      core power supply, VDDF. VDDQF can be tied to
Flash Write Enable (WF). The Write Enable con-        VDDS.
trols the Bus Write operation of the Flash memo-
ry's Command Interface. The data and address          VPPF Program Supply Voltage. VPPF is both a
inputs are latched on the rising edge of Chip En-     control input and a power supply pin for the Flash
able, EF, or Write Enable, WF, whichever occurs       memory. The two functions are selected by the
first.                                                voltage range applied to the pin. The Supply Volt-
                                                      age VDDF and the Program Supply Voltage VPPF
Flash Write Protect (WPF). Write Protect is an        can be applied in any order.
input that gives an additional hardware protection
for each block. When Write Protect is at VIL, the     If VPPF is kept in a low voltage range (0V to 3.6V)
Lock-Down is enabled and the protection status of     VPPF is seen as a control input. In this case a volt-
the block cannot be changed. When Write Protect       age lower than VPPLK gives an absolute protection
is at VIH, the Lock-Down is disabled and the block    against program or erase, while VPPF > VPP1 en-
can be locked or unlocked. (refer to Table 6, Read    ables these functions (see Table 6, DC Character-
Protection Register and Protection Register Lock).    istics for the relevant values). VPPF is only
                                                      sampled at the beginning of a program or erase; a
Flash Reset (RPF). The Reset input provides a         change in its value after the operation has started
hardware reset of the Flash memory. When Reset        does not have any effect and program or erase op-
is at VIL, the memory is in reset mode: the outputs   erations continue.
are high impedance and the current consumption
is minimized. After Reset all blocks are in the       If VPPF is in the range 11.4V to 12.6V it acts as a
Locked state. When Reset is at VIH, the device is     power supply pin. In this condition VPPF must be
in normal operation. Exiting reset mode the device    stable until the Program/Erase algorithm is com-
enters read array mode, but a negative transition     pleted (see Table 19 and 20).

8/62
                                                                                      M36W216TI, M36W216BI

VSSF and VSSS Ground. VSSF and VSSS are the                       pacitor close to the pin. See Figure 9, AC
ground reference for all voltage measurements in                  Measurement Load Circuit. The PCB trace
the Flash and SRAM chips, respectively.                           widths should be sufficient to carry the re-
                                                                  quired VPPF program and erase currents.
Note: Each device in a system should have VD-
DF, VDDQF and VPPF decoupled with a 0.1F ca-

FUNCTIONAL DESCRIPTION                                            simultaneous read operations on the Flash and
                                                                  the SRAM which would result in a data bus con-
The Flash and SRAM components have separate                       tention. Therefore it is recommended to put the
power supplies and grounds and are distinguished                  SRAM in the high impedance state when reading
by three chip enable inputs: EF for the Flash mem-                the Flash and vice versa (see Table 2 Main Oper-
ory and E1S and E2S for the SRAM.                                 ation Modes for details).

Recommended operating conditions do not allow
both the Flash and the SRAM to be in active mode
at the same time. The most common example is

Figure 4. Functional Block Diagram                                VDDQF         VPPF
                                                            VDDF

        EF  Flash Memory
       GF   16 Mbit (x16)
       WF
      RPF
     WPF

A17-A19

A0-A16

            VDDS                                                                VSSF  DQ0-DQ15

E1S                                                                  SRAM
E2S                                                               2 Mbit (x16)

GS                                                                    VSSS
WS
UBS
LBS

                                                                                                AI07904

                                                                                                    9/62
M36W216TI, M36W216BI

Table 2. Main Operation Modes

Operation                EF  GF WF RPF WPF              VPPF     E1S E2S GS WS UBS LBS DQ7-DQ0 DQ15-DQ8
   Mode

              Read       VIL VIL VIH VIH X Don't care            SRAM must be disabled        Data Output

              Write      VIL VIH VIL VIH  X             VDDF or  SRAM must be disabled        Data Input
                                                         VPPFH
Flash Memory
              Block      VIL X  X  VIH    VIL Don't care         SRAM must be disabled              X
              Locking

              Standby VIH X X VIH X Don't care                   Any SRAM mode is allowed           Hi-Z

              Reset      X X X VIL X Don't care                  Any SRAM mode is allowed           Hi-Z

              Output     VIL VIH VIH VIH  X Don't care           Any SRAM mode is allowed           Hi-Z
              Disable

                                Flash must be disabled           VIL VIH VIL VIH VIL VIL Data out Word Read

              Read              Flash must be disabled           VIL VIH VIL VIH VIH VIL Data out         Hi-Z

                                Flash must be disabled           VIL VIH VIL VIH VIL VIH      Hi-Z     Data out

                                Flash must be disabled           VIL VIH X VIL VIL VIL Data in Word Write

              Write             Flash must be disabled           VIL VIH X VIL VIH VIL Data in            Hi-Z

                                Flash must be disabled           VIL VIH X VIL VIL VIH        Hi-Z        Data in

SRAM          Standby/                                           VIH VIL X X X             X        Hi-Z

              Power          Any Flash mode is allowable         X X X X VIH VIH                    Hi-Z

              Down

              Data           Any Flash mode is allowable         VIH VIL X X X             X        Hi-Z
              Retention                                                                             Hi-Z
                                                                 X X X X VIH VIH

              Output         Any Flash mode is allowable         VIL VIH VIH VIH VIL VIL            Hi-Z
              Disable        Any Flash mode is allowable         VIL VIH VIH VIH VIH VIL            Hi-Z
                             Any Flash mode is allowable         VIL VIH VIH VIH VIL VIH            Hi-Z

Note: X = Don't care = VIL or VIH, VPPFH = 12V 5%.

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                                                            M36W216TI, M36W216BI

MAXIMUM RATING                                        plied. Exposure to Absolute Maximum Rating con-
                                                      ditions for extended periods may affect device
Stressing the device above the rating listed in the   reliability. Refer also to the STMicroelectronics
Absolute Maximum Ratings table may cause per-         SURE Program and other relevant quality docu-
manent damage to the device. These are stress         ments.
ratings only and operation of the device at these or
any other conditions above those indicated in the
Operating sections of this specification is not im-

Table 3. Absolute Maximum Ratings

Symbol                      Parameter                       Value                Unit
                                                                          Max
TA      Ambient Operating Temperature (1)             Min                  85     C
                                                      40                  125    C
TBIAS   Temperature Under Bias                        40                  150    C
                                                      55                         V
TSTG    Storage Temperature                           0.5           VDDQF +0.5   V
                                                      0.5                 3.8    V
VIO     Input or Output Voltage                       0.6                 13     V
                                                      0.5                 3.8
VDDF, VDDQF Flash Supply Voltage

VPPF    Program Voltage

VDDS    SRAM Supply Voltage

Note: 1. Depends on range.

                                                                                 11/62
M36W216TI, M36W216BI

DC AND AC PARAMETERS                                ment Conditions summarized in Table 4,
                                                    Operating and AC Measurement Conditions. De-
This section summarizes the operating and mea-      signers should check that the operating conditions
surement conditions, and the DC and AC charac-      in their circuit match the measurement conditions
teristics of the device. The parameters in the DC   when relying on the quoted parameters.
and AC characteristics Tables that follow, are de-
rived from tests performed under the Measure-

Table 4. Operating and AC Measurement Conditions                                                         Flash Memory

                                                                                       SRAM

             Parameter                                    70                                                   70/85              Units

                                                    Min                                      Max         Min          Max           V
                                                                                                                                    V
VDDF Supply Voltage                                                                                    2.7          3.3           V
                                                                                                                                    C
VDDQF Supply Voltage                                                                                   2.7          3.3           pF

VDDS Supply Voltage                                 2.7                                      3.3                                  V
                                                                                                                                    V
Ambient Operating Temperature                        40                                     85          40         85

Load Capacitance (CL)                                     30                                                   50

Input Rise and Fall Times                                                                    1V/ns                    5ns

Input Pulse Voltages                                   0 to VDDQF                                           0 to VDDQF
                                                                                                             VDDQF/2
Input and Output Timing Ref. Voltages                    VDDQF/2

Figure 5. AC Measurement I/O Waveform               Figure 6. AC Measurement Load Circuit

                                                                                                         VDDQF

     VDDQ                              VDDQ/2             VDDQF
           0V                                                        VDDF
                                       AI90258
Note: VDDQ means VDDQF = VDDS                                                                                                25k

                                                                                                         DEVICE
                                                                                                         UNDER
                                                                                                          TEST

                                                          0.1F                                                              CL   25k
                                                                     0.1F

                                                                                                    CL includes JIG capacitance   AI90259

Table 5. Device Capacitance

Symbol                 Parameter       Test Condition                                               Typ            Max            Unit

       CIN   Input Capacitance         VIN = 0V, f=1 MHz                                                              12          pF

       COUT  Output Capacitance        VOUT = 0V, f=1 MHz                                                             15          pF

Note: Sampled only, not 100% tested.

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                                                                             M36W216TI, M36W216BI

Table 6. DC Characteristics

Symbol  Parameter             Device        Test Condition                   Min Typ Max Unit

ILI Input Leakage Current Flash & SRAM       0V  VIN  VDDQF                               1 A
                                                                                          10 A
ILO Output Leakage Current    Flash         0V  VOUT  VDDQF                               1 A
                              SRAM
                                            0V  VOUT  VDDQF,
                                            SRAM Outputs Hi-Z

                              Flash              EF = VDDQF 0.2V                     15 50 A
                              SRAM              RPF = VDDQ 0.2V
IDDS VDD Standby Current
                                                 E1S  VDDS 0.2V
                                            VIN  VDDS - 0.2V or VIN                    5  15 A

                                                          0.2V

IDDD Supply Current (Reset)   Flash         RPF = VSSF 0.2V                          15 50 A

                                                       VDDS = 3.3V,                    1.5 3 mA
                                                 IOUT = 0 mA, f = 1MHz
IDD Supply Current            SRAM
                                                       VDDS = 3.3V,
                                            IOUT = 0 mA, f = fMAX = 1/tAVAV            7  15 mA

IDDR Supply Current (Read)    Flash         EF = VIL, GF = VIH, f = 5 MHz              10 20 mA

IDDW    Supply Current        Flash         Program in progress                        10 20 mA
        (Program)                            VPPF = 12V 5%                           10 20 mA

                                            Program in progress
                                                 VPPF = VDDF

                                            Erase in progress                          5  20 mA
                                            VPPF = 12V 5%
IDDE Supply Current (Erase)   Flash
                                            Erase in progress
                                               VPPF = VDDF                             5  20 mA

            Supply Current    Flash         EF = VDDQF 0.2V,                            50 A
IDDES (Program/Erase                         Erase suspended

           Suspend)

IPP1    Program Current       Flash         VPPF > VDDF                                   400 A
        (Read or Standby)

IPP2    Program Current       Flash         VPPF  VDDF                                    5      A
        (Read or Standby)

IPPR Program Current (Reset)  Flash         RPF = VSSF 0.2V                             5      A

IPPW    Program Current       Flash         VPPF = 12V 0.5V                             10 mA
        (Program)                           Program in progress                           5 mA

                                                 VPPF = VDDF
                                            Program in progress

                                            VPPF = 12V 0.5V                             10 mA
                                            Erase in progress
IPPE Program Current (Erase)  Flash
                                                VPPF = VDDF
                                            Erase in progress                             5      A

VIL Input Low Voltage         Flash & SRAM  VDDQF = VDDS  2.7V               0.3         0.6 V

VIH Input High Voltage        Flash & SRAM  VDDQF = VDDS  2.7V               0.7VDDQF     VDDQF  V
                                                                                           +0.3

                                                                                                 13/62
M36W216TI, M36W216BI

Symbol  Parameter                 Device         Test Condition    Min Typ Max Unit
                             Flash & SRAM
VOL Output Low Voltage       Flash & SRAM  VDDQF = VDDS = VDD min        0.1 V
                                                   IOL = 100A
VOH Output High Voltage                                            VDDQ     V
                                           VDDQF = VDDS = VDD min  0.1
                                                  IOH = 100A

VPP1    Program Voltage      Flash                                 1.65  3.6 V
        (Program or Erase
        operations)

           Program Voltage   Flash                                 11.4  12.6 V
VPPFH (Program or Erase

           operations)

           Program Voltage   Flash                                       1  V
VPPLK (Program and Erase

           lock-out)

VLKO    VDDF Supply Voltage  Flash                                       2  V
        (Program and Erase
        lock-out)

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                                                                                          M36W216TI, M36W216BI

PACKAGE MECHANICAL
Figure 7. Stacked LFBGA66-12x8mm, 8x8 ball array, 0.8mm pitch, Bottom View Package Outline

                                                                    D
                                                                   D2
                                                                   D1

            SE                                                 b

    E E1

          BALL "A1"                                            e

        FE                         FD           SD     e                       ddd

                                A                                 A2

                                                          A1

                                                                      BGA-Z12

Note: Drawing is not to scale.

Table 7. Stacked LFBGA66 - 12x8mm, 8x8 ball array, 0.8 mm pitch, Package Mechanical Data

Symbol                             millimeters                        inches

            Typ                    Min          Max       Typ         Min           Max

A                                               1.400                          0.0551

A1                                 0.300                              0.0118

A2                                              1.100                          0.0433

b           0.400                  0.300        0.500     0.0157      0.0118   0.0197

D           12.000                                      0.4724                  

D1          5.600                                       0.2205                  

D2          8.800                                       0.3465                  

ddd                                             0.100                          0.0039

E           8.000                                       0.3150                  

E1          5.600                                       0.2205                  

e           0.800                                       0.0315                  

FD          1.600                                       0.0630                  

FE          1.200                                       0.0472                  

SD          0.400                                       0.0157                  

SE          0.400                                       0.0157                  

                                                                                          15/62
M36W216TI, M36W216BI                                                                                              AI90273

Figure 8. Stacked LFBGA66 Daisy Chain - Package Connections (Top view through package)#4

16/62#3

8

7

6

5

4

3

2

1

#2

#1

    A
                   B
                                  C
                                                 D
                                                                  E
                                                                                 F
                                                                                                G
                                                                                                               H
                                                                                          M36W216TI, M36W216BI              AI90274

Figure 9. Stacked LFBGA66 Daisy Chain - PCB Connections proposal (Top view through package)#4

                                                                                                                                                         17/62#3

END       8
   POINT

          7

          6

          5

          4

          3

          2

START     1
   POINT

          #2

          #1

              A
                             B
                                            C
                                                           D
                                                                            E
                                                                                           F
                                                                                                          G
                                                                                                                         H
M36W216TI, M36W216BI

PART NUMBERING

Table 8. Ordering Information Scheme                  M36W216 T  I 85 ZA 6 T

Example:

Device Type
M36 = MMP (Flash + SRAM)

Operating Voltage
W = VDDF = 2.7V to 3.3V, VDDS = VDDQF = 2.7V to 3.3V

SRAM Chip Size & Organization
2 = 2 Mbit (128K x 16 bit)

Device Function
16 = 16 Mbit (x16), Boot Block

Array Matrix
T = Top Boot
B = Bottom Boot

SRAM Component
I = 2Mb, 0.16m, 70ns, 3V

Speed
70 = 70ns
85 = 85ns

Package
ZA = LFBGA66: 12x8mm, 0.8mm pitch

Temperature Range
1 = 0 to 70C
6 = 40 to 85C

Option
T = Tape & Reel packing

Devices are shipped from the factory with the memory content bits erased to '1'.

Table 9. Daisy Chain Ordering Scheme  M36W216TI                  -ZA T

Example:

Device Type
M36W216TI

Daisy Chain
-ZA = LFBGA66: 0.8mm pitch

Option
T = Tape & Reel Packing

For a list of available options (Speed, Package, etc.) or for further information on any aspect of this device,
please contact the STMicroelectronics Sales Office nearest to you.

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                                                    M36W216TI, M36W216BI

FLASH DEVICE                                        Flash device and all signals refer to the Flash de-
                                                    vice.
The M36W216TI contains one 16 Mbit Flash
memory. This section describes how to use the

FLASH SUMMARY DESCRIPTION                           Each block can be erased separately. Erase can
                                                    be suspended in order to perform either read or
The Flash Memory is a 16 Mbit (1 Mbit x 16) non-    program in any other block and then resumed.
volatile device that can be erased electrically at  Program can be suspended to read data in any
the block level and programmed in-system on a       other block and then resumed. Each block can be
Word-by-Word basis. These operations can be         programmed and erased over 100,000 cycles.
performed using a single low voltage (2.7 to 3.6V)
supply. VDDQF is used to drive the I/O pin down to  The device includes a 128 bit Protection Register
1.65V. An optional 12V VPPF power supply is pro-    and a Security Block to increase the protection of
vided to speed up customer programming.             a system design. The Protection Register is divid-
                                                    ed into two 64 bit segments, the first one contains
The device features an asymmetrical blocked ar-     a unique device number written by ST, while the
chitecture with an array of 39 blocks: 8 Parameter  second one is one-time-programmable by the us-
Blocks of 4 KWords and 31 Main Blocks of 32         er. The user programmable segment can be per-
KWords. The M36W216TI has the Parameter             manently protected. The Security Block,
Blocks at the top of the memory address space       parameter block 0, can be permanently protected
while the M36W216BI locates the Parameter           by the user. Figure 11, shows the Flash Security
Blocks starting from the bottom. The memory         Block Memory Map.
maps are shown in Figure 10, Block Addresses.
                                                    Program and Erase commands are written to the
The Flash Memory features an instant, individual    Command Interface of the memory. An on-chip
block locking scheme that allows any block to be    Program/Erase Controller takes care of the tim-
locked or unlocked with no latency, enabling in-    ings necessary for program and erase operations.
stant code and data protection. All blocks have     The end of a program or erase operation can be
three levels of protection. They can be locked and  detected and any error conditions identified. The
locked-down individually preventing any acciden-    command set required to control the memory is
tal programming or erasure. There is an additional  consistent with JEDEC standards.
hardware protection against program and erase.
When VPPF  VPPLK all blocks are protected
against program or erase. All blocks are locked at
Power Up.

                                                    19/62
M36W216TI, M36W216BI

Figure 10. Flash Block Addresses

       Top Boot Block Addresses                    Bottom Boot Block Addresses

       FFFFF  4 KWords                             FFFFF  32 KWords
       FF000                                       F8000  32 KWords
                                                   F7FFF
                                      Total of 8   F0000
                                  4 KWord Blocks

       F8FFF  4 KWords                                                                            Total of 31
       F8000  32 KWords                                                                       32 KWord Blocks
       F7FFF
       F0000                                       0FFFF                                          Total of 8
                                                   08000                                      4 KWord Blocks
                                                   07FFF  32 KWords
                                                   07000  4 KWords

                                      Total of 31
                                  32 KWord Blocks

       0FFFF  32 KWords                            00FFF  4 KWords
       08000  32 KWords                            00000
       07FFF
       00000

                                                                                              AI90256

Note: Also see Appendix A, Tables 25 and 26 for a full listing of the Flash Block Addresses.

Figure 11. Flash Security Block and Protection Register Memory Map

                                                   PROTECTION REGISTER

         SECURITY BLOCK           88h
       Parameter Block # 0                             User Programmable OTP

                                  85h
                                  84h

                                                         Unique device number
                                  81h

                                  80h             Protection Register Lock     210

                                                                                              AI07905

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                                                    M36W216TI, M36W216BI

FLASH BUS OPERATIONS                                Characteristics, for details of the timing require-
                                                    ments.
There are six standard bus operations that control
the device. These are Bus Read, Bus Write, Out-     Output Disable. The data outputs are high im-
put Disable, Standby, Automatic Standby and Re-     pedance when the Output Enable is at VIH.
set. See Table 2, Main Operation Modes, for a
summary.                                            Standby. Standby disables most of the internal
                                                    circuitry allowing a substantial reduction of the cur-
Typically glitches of less than 5ns on Chip Enable  rent consumption. The memory is in stand-by
or Write Enable are ignored by the memory and do    when Chip Enable is at VIH and the device is in
not affect bus operations.                          read mode. The power consumption is reduced to
                                                    the stand-by level and the outputs are set to high
Read. Read Bus operations are used to output        impedance, independently from the Output Enable
the contents of the Memory Array, the Electronic    or Write Enable inputs. If Chip Enable switches to
Signature, the Status Register and the Common       VIH during a program or erase operation, the de-
Flash Interface. Both Chip Enable and Output En-    vice enters Standby mode when finished.
able must be at VIL in order to perform a read op-
eration. The Chip Enable input should be used to    Automatic Standby. Automatic Standby pro-
enable the device. Output Enable should be used     vides a low power consumption state during Read
to gate data onto the output. The data read de-     mode. Following a read operation, the device en-
pends on the previous command written to the        ters Automatic Standby after 150ns of bus inactiv-
memory (see Command Interface section). See         ity even if Chip Enable is Low, VIL, and the supply
Figure 12, Flash Read Mode AC Waveforms, and        current is reduced to IDD1. The data Inputs/Out-
Table 18, Flash Read AC Characteristics, for de-    puts will still output data if a bus Read operation is
tails of when the output becomes valid.             in progress.

Read mode is the default state of the device when   Reset. During Reset mode when Output Enable
exiting Reset or after power-up.                    is Low, VIL, the memory is deselected and the out-
                                                    puts are high impedance. The memory is in Reset
Write. Bus Write operations write Commands to       mode when Reset is at VIL. The power consump-
the memory or latch Input Data to be programmed.    tion is reduced to the Standby level, independently
A write operation is initiated when Chip Enable     from the Chip Enable, Output Enable or Write En-
and Write Enable are at VIL with Output Enable at   able inputs. If Reset is pulled to VSS during a Pro-
VIH. Commands, Input Data and Addresses are         gram or Erase, this operation is aborted and the
latched on the rising edge of Write Enable or Chip  memory content is no longer valid.
Enable, whichever occurs first.

See Figures 13 and 14, Flash Write AC Wave-
forms, and Tables 19 and 20, Flash Write AC

                                                    21/62
M36W216TI, M36W216BI

FLASH COMMAND INTERFACE                               Area, allowing programming equipment or appli-
                                                      cations to automatically match their interface to
All Bus Write operations to the memory are inter-     the characteristics of the device. One Bus Write
preted by the Command Interface. Commands             cycle is required to issue the Read Query Com-
consist of one or more sequential Bus Write oper-     mand. Once the command is issued subsequent
ations. An internal Program/Erase Controller han-     Bus Read operations read from the Common
dles all timings and verifies the correct execution   Flash Interface Memory Area. See Appendix B,
of the Program and Erase commands. The Pro-           Common Flash Interface, Tables 27, 28, 29, 30,
gram/Erase Controller provides a Status Register      31 and 32 for details on the information contained
whose output may be read at any time during, to       in the Common Flash Interface memory area.
monitor the progress of the operation, or the Pro-
gram/Erase states. See Appendix 29, Table 33,         Block Erase Command
Write State Machine Current/Next, for a summary
of the Command Interface.                             The Block Erase command can be used to erase
                                                      a block. It sets all the bits within the selected block
The Command Interface is reset to Read mode           to '1'. All previous data in the block is lost. If the
when power is first applied, when exiting from Re-    block is protected then the Erase operation will
set or whenever VDD is lower than VLKO. Com-          abort, the data in the block will not be changed and
mand sequences must be followed exactly. Any          the Status Register will output the error.
invalid combination of commands will reset the de-
vice to Read mode. Refer to Table 10, Com-            Two Bus Write cycles are required to issue the
mands, in conjunction with the text descriptions      command.
below.
                                                      s The first bus cycle sets up the Erase command.
Read Memory Array Command
                                                      s The second latches the block address in the
The Read command returns the memory to its               internal state machine and starts the Program/
Read mode. One Bus Write cycle is required to is-        Erase Controller.
sue the Read Memory Array command and return
the memory to Read mode. Subsequent read op-          If the second bus cycle is not Write Erase Confirm
erations will read the addressed location and out-    (D0h), Status Register bits b4 and b5 are set and
put the data. When a device Reset occurs, the         the command aborts.
memory defaults to Read mode.
                                                      Erase aborts if Reset turns to VIL. As data integrity
Read Status Register Command                          cannot be guaranteed when the Erase operation is
                                                      aborted, the block must be erased again.
The Status Register indicates when a program or
erase operation is complete and the success or        During Erase operations the memory will accept
failure of the operation itself. Issue a Read Status  the Read Status Register command and the Pro-
Register command to read the Status Register's        gram/Erase Suspend command, all other com-
contents. Subsequent Bus Read operations read         mands will be ignored. Typical Erase times are
the Status Register at any address, until another     given in Table 14, Program, Erase Times and Pro-
command is issued. See Table 17, Status Register      gram/Erase Endurance Cycles.
Bits, for details on the definitions of the bits.
                                                      See Appendix C, Figure 28, Erase Flowchart and
The Read Status Register command may be is-           Pseudo Code, for a suggested flowchart for using
sued at any time, even during a Program/Erase         the Erase command.
operation. Any Read attempt during a Program/
Erase operation will automatically output the con-    Program Command
tent of the Status Register.
                                                      The memory array can be programmed word-by-
Read Electronic Signature Command                     word. Two bus write cycles are required to issue
                                                      the Program Command.
The Read Electronic Signature command reads
the Manufacturer and Device Codes and the Block       s The first bus cycle sets up the Program
Locking Status, or the Protection Register.              command.

The Read Electronic Signature command consists        s The second latches the Address and the Data to
of one write cycle, a subsequent read will output        be written and starts the Program/Erase
the Manufacturer Code, the Device Code, the              Controller.
Block Lock and Lock-Down Status, or the Protec-
tion and Lock Register. See Tables 11, 12 and 13      During Program operations the memory will ac-
for the valid address.                                cept the Read Status Register command and the
                                                      Program/Erase Suspend command. Typical Pro-
Read CFI Query Command                                gram times are given in Table 14, Program, Erase
                                                      Times and Program/Erase Endurance Cycles.
The Read Query Command is used to read data
from the Common Flash Interface (CFI) Memory          Programming aborts if Reset goes to VIL. As data
                                                      integrity cannot be guaranteed when the program

22/62
                                                       M36W216TI, M36W216BI

operation is aborted, the block containing the         Protection Program commands will also be ac-
memory location must be erased and repro-              cepted. The block being erased may be protected
grammed.                                               by issuing the Block Protect, Block Lock or Protec-
                                                       tion Program commands. When the Program/
See Appendix C, Figure 25, Program Flowchart           Erase Resume command is issued the operation
and Pseudo Code, for the flowchart for using the       will complete. Only the blocks not being erased
Program command.                                       may be read or programmed correctly.

Double Word Program Command                            During a Program/Erase Suspend, the device can
                                                       be placed in a pseudo-standby mode by taking
This feature is offered to improve the programming     Chip Enable to VIH. Program/Erase is aborted if
throughput, writing a page of two adjacent words       Reset turns to VIL.
in parallel.The two words must differ only for the
address A0. Programming should not be attempt-         See Appendix C, Figure 27, Program Suspend &
ed when VPP is not at VPPFH. The command can           Resume Flowchart and Pseudo Code, and Figure
be executed if VPP is below VPPFH but the result is    29, Erase Suspend & Resume Flowchart and
not guaranteed.                                        Pseudo Code for flowcharts for using the Program/
                                                       Erase Suspend command.
Three bus write cycles are necessary to issue the
Double Word Program command.                           Program/Erase Resume Command

s The first bus cycle sets up the Double Word          The Program/Erase Resume command can be
   Program Command.                                    used to restart the Program/Erase Controller after
                                                       a Program/Erase Suspend operation has paused
s The second bus cycle latches the Address and         it. One Bus Write cycle is required to issue the
   the Data of the first word to be written.           command. Once the command is issued subse-
                                                       quent Bus Read operations read the Status Reg-
s The third bus cycle latches the Address and the      ister.
   Data of the second word to be written and starts
   the Program/Erase Controller.                       See Appendix C, Figure 27, Program Suspend &
                                                       Resume Flowchart and Pseudo Code, and Figure
Read operations output the Status Register con-        29, Erase Suspend & Resume Flowchart and
tent after the programming has started. Program-       Pseudo Code for flowcharts for using the Program/
ming aborts if Reset goes to VIL. As data integrity    Erase Resume command.
cannot be guaranteed when the program opera-
tion is aborted, the block containing the memory       Protection Register Program Command
location must be erased and reprogrammed.
                                                       The Protection Register Program command is
See Appendix C, Figure 26, Double Word Pro-            used to Program the 64 bit user One-Time-Pro-
gram Flowchart and Pseudo Code, for the flow-          grammable (OTP) segment of the Protection Reg-
chart for using the Double Word Program                ister. The segment is programmed 16 bits at a
command.                                               time. When shipped all bits in the segment are set
                                                       to `1'. The user can only program the bits to `0'.
Clear Status Register Command
                                                       Two write cycles are required to issue the Protec-
The Clear Status Register command can be used          tion Register Program command.
to reset bits 1, 3, 4 and 5 in the Status Register to
`0'. One bus write cycle is required to issue the      s The first bus cycle sets up the Protection
Clear Status Register command.                            Register Program command.

The bits in the Status Register do not automatical-    s The second latches the Address and the Data to
ly return to `0' when a new Program or Erase com-         be written to the Protection Register and starts
mand is issued. The error bits in the Status              the Program/Erase Controller.
Register should be cleared before attempting a
new Program or Erase command.                          Read operations output the Status Register con-
                                                       tent after the programming has started.
Program/Erase Suspend Command
                                                       The segment can be protected by programming bit
The Program/Erase Suspend command is used to           1 of the Protection Lock Register. Bit 1 of the Pro-
pause a Program or Erase operation. One bus            tection Lock Register protects bit 2 of the Protec-
write cycle is required to issue the Program/Erase     tion Lock Register. Programming bit 2 of the
command and pause the Program/Erase control-           Protection Lock Register will result in a permanent
ler.                                                   protection of the Security Block (see Figure 11,
                                                       Flash Security Block and Protection Register
During Program/Erase Suspend the Command In-           Memory Map). Attempting to program a previously
terface will accept the Program/Erase Resume,          protected Protection Register will result in a Status
Read Array, Read Status Register, Read Electron-       Register error. The protection of the Protection
ic Signature and Read CFI Query commands. Ad-
ditionally, if the suspend operation was Erase then
the Program, Block Lock, Block Lock-Down or

                                                       23/62
M36W216TI, M36W216BI

Register and/or the Security Block is not revers-    erased. Two Bus Write cycles are required to is-
ible.                                                sue the Blocks Unlock command.

The Protection Register Program cannot be sus-       s The first bus cycle sets up the Block Unlock
pended. See Appendix C, Figure 31, Protection           command.
Register Program Flowchart and Pseudo Code,
for the flowchart for using the Protection Register  s The second Bus Write cycle latches the block
Program command.                                        address.

Block Lock Command                                   The lock status can be monitored for each block
                                                     using the Read Electronic Signature command.
The Block Lock command is used to lock a block       Table. 16 shows the protection status after issuing
and prevent Program or Erase operations from         a Block Unlock command. Refer to the section,
changing the data in it. All blocks are locked at    Block Locking, for a detailed explanation.
power-up or reset.
                                                     Block Lock-Down Command
Two Bus Write cycles are required to issue the
Block Lock command.                                  A locked block cannot be Programmed or Erased,
                                                     or have its protection status changed when WPF is
s The first bus cycle sets up the Block Lock         low, VIL. When WPF is high, VIH, the Lock-Down
   command.                                          function is disabled and the locked blocks can be
                                                     individually unlocked by the Block Unlock com-
s The second Bus Write cycle latches the block       mand.
   address.
                                                     Two Bus Write cycles are required to issue the
The lock status can be monitored for each block      Block Lock-Down command.
using the Read Electronic Signature command.
Table. 16 shows the protection status after issuing  s The first bus cycle sets up the Block Lock
a Block Lock command.                                   command.

The Block Lock bits are volatile, once set they re-  s The second Bus Write cycle latches the block
main set until a hardware reset or power-down/          address.
power-up. They are cleared by a Blocks Unlock
command. Refer to the section, Block Locking, for    The lock status can be monitored for each block
a detailed explanation.                              using the Read Electronic Signature command.
                                                     Locked-Down blocks revert to the locked (and not
Block Unlock Command                                 locked-down) state when the device is reset on
                                                     power-down. Table. 16 shows the protection sta-
The Blocks Unlock command is used to unlock a        tus after issuing a Block Lock-Down command.
block, allowing the block to be programmed or        Refer to the section, Block Locking, for a detailed
                                                     explanation.

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                                                                                              M36W216TI, M36W216BI

Table 10. Flash Commands

                                                                  Bus Write Operations

       Commands         No. of            1st Cycle                                2nd Cycle                   3nd Cycle
                        Cycles
                                   Bus                       Bus                                        Bus
                                   Op.      Addr Data        Op.                   Addr       Data      Op.    Addr       Data

Read Memory Array              1+  Write    X        FFh Read                      Read       Data
                                                                                   Addr

Read Status Register           1+  Write X           70h Read                         X        Status
                                                                                              Register

Read Electronic Signature 1+       Write X                                  Signature
                                                     90h Read Addr (2) Signature

Read CFI Query                 1+  Write X           98h Read CFI Addr Query

Erase                          2   Write    X        20h Write                     Block      D0h
                                                                                   Addr

Program                        2   Write    X        40h or  Write                 Addr       Data
                                                      10h                                     Input

Double Word Program(3)         3   Write X           30h Write Addr 1                         Data      Write  Addr 2     Data
                                                                                              Input                       Input

Clear Status Register          1   Write    X        50h

Program/Erase Suspend          1   Write X B0h

Program/Erase Resume           1   Write X D0h

Block Lock                     2   Write    X        60h     Write                  Block     01h
                                                                                   Address

Block Unlock                   2   Write    X        60h     Write                  Block     D0h
                                                                                   Address

Block Lock-Down                2   Write    X        60h     Write                  Block     2Fh
                                                                                   Address

Protection Register            2   Write X C0h Write Address                                  Data
Program                                                                                       Input

Note: 1. X = Don't Care.
        2. The signature addresses are listed in Tables 11, 12 and 13.
        3. Addr 1 and Addr 2 must be consecutive Addresses differing only for A0.

Table 11. Read Electronic Signature

Code                   Device      EF GF       WF A0         A1 A2-A7 A8-A19                            DQ0-DQ7 DQ8-DQ15
                                               VIH VIL
Manufacture.                       VIL VIL     VIH VIH       VIL                   0        Don't Care  20h               00h
Code                                           VIH VIH

                     M36W216TI VIL VIL                       VIL                   0        Don't Care  CEh               88h
                     M36W216BI VIL VIL
Device Code

                                                             VIL                   0        Don't Care  CFh               88h

Note: RPF = VIH.

                                                                                                                          25/62
M36W216TI, M36W216BI

Table 12. Read Block Lock Signature

Block Status EF GF WF A0 A1 A2-A7 A8-A11              A12-A19 DQ0 DQ1 DQ2-DQ15

Locked Block        VIL VIL VIH VIL VIH   0 Don't Care Block Address 1                                       0  00h

Unlocked Block      VIL VIL VIH VIL VIH   0 Don't Care Block Address 0                                       0  00h

Locked-Down         VIL VIL VIH VIL VIH   0 Don't Care Block Address X (1) 1                                    00h
Block

Note: 1. A Locked-Down Block can be locked "DQ0 = 1" or unlocked "DQ0 = 0"; see Block Locking section.

Table 13. Read Protection Register and Lock Register

Word          EF GF WF A0-A7 A8-A19       DQ0            DQ1     DQ2 DQ3-DQ7 DQ8-DQ15
                                                      OTP Prot.
Lock          VIL VIL VIH 80h Don't Care  0                      Security                               00h     00h
                                                         data    prot. data
                                                       ID data
Unique ID 0 VIL VIL VIH 81h Don't Care ID data         ID data   ID data ID data ID data
                                                       ID data
Unique ID 1 VIL VIL VIH 82h Don't Care ID data         ID data   ID data ID data ID data
                                                      OTP data
Unique ID 2 VIL VIL VIH 83h Don't Care ID data        OTP data   ID data ID data ID data
                                                      OTP data
Unique ID 3 VIL VIL VIH 84h Don't Care ID data        OTP data   ID data ID data ID data

OTP 0         VIL VIL VIH 85h Don't Care OTP data                OTP data OTP data OTP data

OTP 1         VIL VIL VIH 86h Don't Care OTP data                OTP data OTP data OTP data

OTP 2         VIL VIL VIH 87h Don't Care OTP data                OTP data OTP data OTP data

OTP 3         VIL VIL VIH 88h Don't Care OTP data                OTP data OTP data OTP data

Table 14. Program, Erase Times and Program/Erase Endurance Cycles

                                                                 M36W216TI

              Parameter              Test Conditions                                                             Unit

                                                      Min        Typ                                    Max       s
                                                                                                                  s
Word Program                         VPP = VDD                     10                                   200        s
                                                                                                                   s
Double Word Program                  VPP = 12V 5%                 10                                   200        s
                                                                                                                   s
                                     VPP = 12V 5%               0.16                                   5          s
                                        VPP = VDD                                                                  s
Main Block Program                                                                                                 s
                                                                                                                   s
                                                                 0.32                                   5       cycles

                                     VPP = 12V 5%               0.02                                   4
                                        VPP = VDD
Parameter Block Program

                                                                 0.04                                   4

                                     VPP = 12V 5%                 1                                    10
                                        VPP = VDD
Main Block Erase

                                                                   1                                    10

                                     VPP = 12V 5%               0.8                                    10
                                        VPP = VDD
Parameter Block Erase

                                                                 0.8                                    10

Program/Erase Cycles (per Block)                      100,000

26/62
                                                     M36W216TI, M36W216BI

FLASH BLOCK LOCKING                                  software commands. A locked block can be un-
                                                     locked by issuing the Unlock command.
The Flash memory features an instant, individual
block locking scheme that allows any block to be     Lock-Down State
locked or unlocked with no latency. This locking
scheme has three levels of protection.               Blocks that are Locked-Down (state (0,1,x))are
                                                     protected from program and erase operations (as
s Lock/Unlock - this first level allows software-    for Locked blocks) but their lock status cannot be
                                                     changed using software commands alone. A
   only control of block locking.                    Locked or Unlocked block can be Locked-Down by
                                                     issuing the Lock-Down command. Locked-Down
s Lock-Down - this second level requires             blocks revert to the Locked state when the device
                                                     is reset or powered-down.
   hardware interaction before locking can be
                                                     The Lock-Down function is dependent on the WPF
   changed.                                          input pin. When WPF=0 (VIL), the blocks in the
                                                     Lock-Down state (0,1,x) are protected from pro-
s VPP  VPPLK - the third level offers a complete     gram, erase and protection status changes. When
   hardware protection against program and erase     WPF=1 (VIH) the Lock-Down function is disabled
                                                     (1,1,1) and Locked-Down blocks can be individu-
   on all blocks.                                    ally unlocked to the (1,1,0) state by issuing the
                                                     software command, where they can be erased and
The lock status of each block can be set to          programmed. These blocks can then be relocked
Locked, Unlocked, and Lock-Down. Table 16, de-       (1,1,1) and unlocked (1,1,0) as desired while WPF
fines all of the possible protection states (WPF,    remains high. When WPF is low , blocks that were
DQ1, DQ0), and Appendix C, Figure 30, shows a        previously Locked-Down return to the Lock-Down
flowchart for the locking operations.                state (0,1,x) regardless of any changes made
                                                     while WPF was high. Device reset or power-down
Reading a Block's Lock Status                        resets all blocks , including those in Lock-Down, to
                                                     the Locked state.
The lock status of every block can be read in the
Read Electronic Signature mode of the device. To     Locking Operations During Erase Suspend
enter this mode write 90h to the device. Subse-
quent reads at the address specified in Table 12,    Changes to block lock status can be performed
will output the lock status of that block. The lock  during an erase suspend by using the standard
status is represented by DQ0 and DQ1. DQ0 indi-      locking command sequences to unlock, lock or
cates the Block Lock/Unlock status and is set by     lock-down a block. This is useful in the case when
the Lock command and cleared by the Unlock           another block needs to be updated while an erase
command. It is also automatically set when enter-    operation is in progress.
ing Lock-Down. DQ1 indicates the Lock-Down sta-
tus and is set by the Lock-Down command. It          To change block locking during an erase opera-
cannot be cleared by software, only by a hardware    tion, first write the Erase Suspend command, then
reset or power-down.                                 check the status register until it indicates that the
                                                     erase operation has been suspended. Next write
The following sections explain the operation of the  the desired Lock command sequence to a block
locking system.                                      and the protection status will be changed. After
                                                     completing any desired lock, read, or program op-
Locked State                                         erations, resume the erase operation with the
                                                     Erase Resume command.
The default status of all blocks on power-up or af-
ter a hardware reset is Locked (states (0,0,1) or    If a block is locked or locked-down during an erase
(1,0,1)). Locked blocks are fully protected from     suspend of the same block, the locking status bits
any program or erase. Any program or erase oper-     will be changed immediately, but when the erase
ations attempted on a locked block will return an    is resumed, the erase operation will complete.
error in the Status Register. The Status of a
Locked block can be changed to Unlocked or           Locking operations cannot be performed during a
Lock-Down using the appropriate software com-        program suspend. Refer to Appendix D, Com-
mands. An Unlocked block can be Locked by issu-      mand Interface and Program/Erase Controller
ing the Lock command.                                State, for detailed information on which com-
                                                     mands are valid during erase suspend.
Unlocked State

Unlocked blocks (states (0,0,0), (1,0,0) (1,1,0)),
can be programmed or erased. All unlocked
blocks return to the Locked state after a hardware
reset or when the device is powered-down. The
status of an unlocked block can be changed to
Locked or Locked-Down using the appropriate

                                                     27/62
M36W216TI, M36W216BI

Table 15. Block Lock Status                                      Address                Data
                                                                   xx002               LOCK
                                       Item                                            DQ0=0
                         Block Lock Configuration                                      DQ0=1
                                                                                       DQ1=1
                              Block is Unlocked
                                Block is Locked
                           Block is Locked-Down

Table 16. Protection Status

               Current                                    Next Protection Status(1)
       Protection Status(1)                                    (WPF, DQ1, DQ0)

         (WPF, DQ1, DQ0)

Current State    Program/Erase      After                       After     After Block        After
                      Allowed   Block Lock                Block Unlock    Lock-Down    WPF transition
                                Command                                   Command
                                                            Command

       1,0,0     yes                               1,0,1  1,0,0           1,1,1        0,0,0

       1,0,1(2)  no                                1,0,1  1,0,0           1,1,1        0,0,1

       1,1,0     yes                               1,1,1  1,1,0           1,1,1        0,1,1

       1,1,1     no                                1,1,1  1,1,0           1,1,1        0,1,1

       0,0,0     yes                               0,0,1  0,0,0           0,1,1        1,0,0

       0,0,1(2)  no                                0,0,1  0,0,0           0,1,1        1,0,1

       0,1,1     no                                0,1,1  0,1,1           0,1,1        1,1,1 or 1,1,0 (3)

Note: 1. The protection status is defined by the write protect pin and by DQ1 (`1' for a locked-down block) and DQ0 (`1' for a locked block)

             as read in the Read Electronic Signature command with A1 = VIH and A0 = VIL.
        2. All blocks are locked at power-up, so the default configuration is 001 or 101 according to WPF status.
        3. A WPF transition to VIH on a locked block will restore the previous DQ0 value, giving a 111 or 110.

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FLASH STATUS REGISTER                                  When a Program/Erase Resume command is is-
                                                       sued the Erase Suspend Status bit returns Low.
The Status Register provides information on the
current or previous Program or Erase operation.        Erase Status (Bit 5). The Erase Status bit can be
The various bits convey information and errors on      used to identify if the memory has failed to verify
the operation. To read the Status register the         that the block has erased correctly. When the
Read Status Register command can be issued, re-        Erase Status bit is High (set to `1'), the Program/
fer to Read Status Register Command section. To        Erase Controller has applied the maximum num-
output the contents, the Status Register is latched    ber of pulses to the block and still failed to verify
on the falling edge of the Chip Enable or Output       that the block has erased correctly. The Erase Sta-
Enable signals, and can be read until Chip Enable      tus bit should be read once the Program/Erase
or Output Enable returns to VIH. Either Chip En-       Controller Status bit is High (Program/Erase Con-
able or Output Enable must be toggled to update        troller inactive).
the latched data.
                                                       Once set High, the Erase Status bit can only be re-
Bus Read operations from any address always            set Low by a Clear Status Register command or a
read the Status Register during Program and            hardware reset. If set High it should be reset be-
Erase operations.                                      fore a new Program or Erase command is issued,
                                                       otherwise the new command will appear to fail.
The bits in the Status Register are summarized in
Table 17, Status Register Bits. Refer to Table 17      Program Status (Bit 4). The Program Status bit
in conjunction with the following text descriptions.   is used to identify a Program failure. When the
                                                       Program Status bit is High (set to `1'), the Pro-
Program/Erase Controller Status (Bit 7). The Pro-      gram/Erase Controller has applied the maximum
gram/Erase Controller Status bit indicates whether     number of pulses to the byte and still failed to ver-
the Program/Erase Controller is active or inactive.    ify that it has programmed correctly. The Program
When the Program/Erase Controller Status bit is        Status bit should be read once the Program/Erase
Low (set to `0'), the Program/Erase Controller is      Controller Status bit is High (Program/Erase Con-
active; when the bit is High (set to `1'), the Pro-    troller inactive).
gram/Erase Controller is inactive, and the device
is ready to process a new command.                     Once set High, the Program Status bit can only be
                                                       reset Low by a Clear Status Register command or
The Program/Erase Controller Status is Low im-         a hardware reset. If set High it should be reset be-
mediately after a Program/Erase Suspend com-           fore a new command is issued, otherwise the new
mand is issued until the Program/Erase Controller      command will appear to fail.
pauses. After the Program/Erase Controller paus-
es the bit is High .                                   VPP Status (Bit 3). The VPP Status bit can be
                                                       used to identify an invalid voltage on the VPP pin
During Program, Erase, operations the Program/         during Program and Erase operations. The VPP
Erase Controller Status bit can be polled to find the  pin is only sampled at the beginning of a Program
end of the operation. Other bits in the Status Reg-    or Erase operation. Indeterminate results can oc-
ister should not be tested until the Program/Erase     cur if VPP becomes invalid during an operation.
Controller completes the operation and the bit is
High.                                                  When the VPP Status bit is Low (set to `0'), the volt-
                                                       age on the VPP pin was sampled at a valid voltage;
After the Program/Erase Controller completes its       when the VPP Status bit is High (set to `1'), the VPP
operation the Erase Status, Program Status, VPP        pin has a voltage that is below the VPP Lockout
Status and Block Lock Status bits should be tested     Voltage, VPPLK, the memory is protected and Pro-
for errors.                                            gram and Erase operations cannot be performed.

Erase Suspend Status (Bit 6). The Erase Sus-           Once set High, the VPP Status bit can only be reset
pend Status bit indicates that an Erase operation      Low by a Clear Status Register command or a
has been suspended or is going to be suspended.        hardware reset. If set High it should be reset be-
When the Erase Suspend Status bit is High (set to      fore a new Program or Erase command is issued,
`1'), a Program/Erase Suspend command has              otherwise the new command will appear to fail.
been issued and the memory is waiting for a Pro-
gram/Erase Resume command.                             Program Suspend Status (Bit 2). The Program
                                                       Suspend Status bit indicates that a Program oper-
The Erase Suspend Status should only be consid-        ation has been suspended. When the Program
ered valid when the Program/Erase Controller Sta-      Suspend Status bit is High (set to `1'), a Program/
tus bit is High (Program/Erase Controller inactive).   Erase Suspend command has been issued and
Bit 7 is set within 30s of the Program/Erase Sus-     the memory is waiting for a Program/Erase Re-
pend command being issued therefore the memo-          sume command. The Program Suspend Status
ry may still complete the operation rather than        should only be considered valid when the Pro-
entering the Suspend mode.

                                                       29/62
M36W216TI, M36W216BI

gram/Erase Controller Status bit is High (Program/      When the Block Protection Status bit is High (set
Erase Controller inactive). Bit 2 is set within 5s of  to `1'), a Program or Erase operation has been at-
the Program/Erase Suspend command being is-             tempted on a locked block.
sued therefore the memory may still complete the
operation rather than entering the Suspend mode.        Once set High, the Block Protection Status bit can
                                                        only be reset Low by a Clear Status Register com-
When a Program/Erase Resume command is is-              mand or a hardware reset. If set High it should be
sued the Program Suspend Status bit returns Low.        reset before a new command is issued, otherwise
                                                        the new command will appear to fail.
Block Protection Status (Bit 1). The Block Pro-
tection Status bit can be used to identify if a Pro-    Reserved (Bit 0). Bit 0 of the Status Register is
gram or Erase operation has tried to modify the         reserved. Its value must be masked.
contents of a locked block.
                                                        Note: Refer to Appendix C, Flowcharts and
                                                        Pseudo Codes, for using the Status Register.

Table 17. Status Register Bits

       Bit                Name              Logic Level                        Definition
                                                  '1'    Ready
       7    P/E.C. Status                         '0'    Busy
                                                  '1'    Suspended
       6    Erase Suspend Status                  '0'    In progress or Completed
                                                  '1'    Erase Error
       5    Erase Status                          '0'    Erase Success
                                                  '1'    Program Error
       4    Program Status                        '0'    Program Success
                                                  '1'    VPP Invalid, Abort
       3    VPP Status                            '0'    VPP OK
                                                  '1'    Suspended
       2    Program Suspend Status                '0'    In Progress or Completed
                                                  '1'    Program/Erase on protected Block, Abort
       1    Block Protection Status               '0'    No operation to protected blocks

       0    Reserved

Note: Logic level '1' is High, '0' is Low.

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                                                                         M36W216TI, M36W216BI

Figure 12. Flash Read Mode AC Waveforms

  A0-A19                                              tAVAV
     EF                                               VALID
     GF
                tAVQV                                                                                                              tAXQX
DQ0-DQ15
                    tELQV                                                                                      tEHQX
                tELQX                                                                                            tEHQZ

                                               tGLQV                                                             tGHQX
                                                                                                                   tGHQZ
                tGLQX

                                                             VALID

                ADDR. VALID              OUTPUTS             DATA VALID                                        STANDBY
                CHIP ENABLE              ENABLED

                                                                                                                          AI07906

Table 18. Flash Read AC Characteristics

                                                                                                               Flash

Symbol     Alt               Parameter                                                                                                    Unit

                                                                         70                                           85                   ns
                                                                                                                                           ns
tAVAV      tRC Address Valid to Next Address Valid           Min         70                                           85                   ns
                                                                                                                                           ns
tAVQV      tACC Address Valid to Output Valid                Max         70                                           85                   ns
                                                                                                                                           ns
tAXQX (1)  tOH Address Transition to Output Transition       Min                                            0         0                    ns
                                                                                                                                           ns
tEHQX (1)  tOH Chip Enable High to Output Transition         Min                                            0         0                    ns
                                                                                                                                           ns
tEHQZ (1)  tHZ Chip Enable High to Output Hi-Z               Max         20                                           20                   ns

tELQV (2)  tCE Chip Enable Low to Output Valid               Max         70                                           85

tELQX (1)  tLZ Chip Enable Low to Output Transition          Min                                            0         0

tGHQX (1)  tOH Output Enable High to Output Transition       Min                                            0         0

tGHQZ (1)  tDF Output Enable High to Output Hi-Z             Max         20                                           20

tGLQV (2)  tOE Output Enable Low to Output Valid             Max         20                                           20

tGLQX (1)  tOLZ Output Enable Low to Output Transition       Min                                            0         0

Note: 1. Sampled only, not 100% tested.
        2. GF may be delayed by up to tELQV - tGLQV after the falling edge of EF without increasing tELQV.

                                                                                                                                          31/62
                                                                                                                                                                                          M36W216TI, M36W216BIA0-A19tAVAVPROGRAM OR ERASE
EF                                                          VALID            tWHAX
                                                                                                                                                                                                         Figure 13. Flash Write AC Waveforms, Write Enable ControlledGFtAVWH
WF
32/62            tELWL                     tWHEH
DQ0-DQ15
WPF                                        tWHWL                                         tWHGL
VPPF                                                                                    tWHEL
          tDVWH                     tWLWH  tWHDX          CMD or DATA                           tELQV
                        COMMAND                                                                                 STATUS REGISTER
                                                                                                                                   tQVWPL
                                                  tWPHWH

                                                  tVPHWH                                                          tQVVPL

          SET-UP COMMAND                          CONFIRM COMMAND                               STATUS REGISTER
                                                     OR DATA INPUT                                       READ

                                                                                                     1st POLLING

                                                                                                                  AI07907
                                                                            M36W216TI, M36W216BI

Table 19. Flash Write AC Characteristics, Write Enable Controlled

                                                                                 Flash

Symbol        Alt                   Parameter                                                Unit

                                                                            70          85    ns
                                                                                              ns
tAVAV         tWC Write Cycle Time                                     Min  70          85    ns
                                                                                              ns
tAVWH         tAS Address Valid to Write Enable High                   Min  45          45    ns
                                                                                              ns
tDVWH         tDS Data Valid to Write Enable High                      Min  45          45    ns
                                                                                              ns
tELWL         tCS Chip Enable Low to Write Enable Low                  Min  0           0     ns
                                                                                              ns
tELQV              Chip Enable Low to Output Valid                     Min  70          85    ns
                                                                                              ns
tQVVPL (1,2)       Output Valid to VPPF Low                            Min  0           0     ns
                                                                                              ns
tQVWPL             Output Valid to Write Protect Low                   Min  0           0     ns
                                                                                              ns
tVPHWH (1)    tVPS VPPF High to Write Enable High                      Min  200         200

tWHAX         tAH Write Enable High to Address Transition              Min  0           0

tWHDX         tDH Write Enable High to Data Transition                 Min  0           0

tWHEH         tCH Write Enable High to Chip Enable High                Min  0           0

tWHEL              Write Enable High to Output Enable Low              Min  25          25

tWHGL              Write Enable High to Output Enable Low              Min  20          20

tWHWL         tWPH Write Enable High to Write Enable Low               Min  25          25

tWLWH         tWP Write Enable Low to Write Enable High                Min  45          45

tWPHWH             Write Protect High to Write Enable High             Min  45          45

Note: 1. Sampled only, not 100% tested.
        2. Applicable if VPPF is seen as a logic input (VPPF < 3.6V).

                                                                                             33/62
                                                                                                                                                                                          M36W216TI, M36W216BIA0-A19tAVAVPROGRAM OR ERASE
WF                                                                       VALID           tEHAX
                                                                                                                                                                                                         Figure 14. Flash Write AC Waveforms, Chip Enable ControlledGFtAVEH
EF
34/62            tWLEL                     tEHWH
DQ0-DQ15
WPF                                        tEHEL                                tEHGL
VPPF
          tDVEH                     tELEH  tEHDX                                                  tELQV
                        COMMAND                         tWPHEH
                                                                CMD or DATA                                       STATUS REGISTER
                                                                                                                                     tQVWPL

                                                  tVPHEH                                                            tQVVPL

            POWER-UP AND                          CONFIRM COMMAND                                 STATUS REGISTER
          SET-UP COMMAND                             OR DATA INPUT                                         READ

                                                                                                       1st POLLING

                                                                                                                    AI07908
                                                                            M36W216TI, M36W216BI

Table 20. Flash Write AC Characteristics, Chip Enable Controlled

                                                                                 Flash

Symbol        Alt                   Parameter                                                Unit

                                                                            70          85

tAVAV         tWC Write Cycle Time                                     Min  70          85   ns

tAVEH         tAS Address Valid to Chip Enable High                    Min  45          45   ns

tDVEH         tDS Data Valid to Chip Enable High                       Min  45          45   ns

tEHAX         tAH Chip Enable High to Address Transition               Min  0           0    ns

tEHDX         tDH Chip Enable High to Data Transition                  Min  0           0    ns

tEHEL         tCPH Chip Enable High to Chip Enable Low                 Min  25          25   ns

tEHGL              Chip Enable High to Output Enable Low               Min  25          25   ns

tEHWH         tWH Chip Enable High to Write Enable High                Min  0           0    ns

tELEH         tCP Chip Enable Low to Chip Enable High                  Min  45          45   ns

tELQV              Chip Enable Low to Output Valid                     Min  70          85   ns

tQVVPL (1,2)       Output Valid to VPPF Low                            Min  0           0    ns

tQVWPL             Data Valid to Write Protect Low                     Min  0           0    ns

tVPHEH (1)    tVPS VPPF High to Chip Enable High                       Min  200         200  ns

tWLEL         tCS Write Enable Low to Chip Enable Low                  Min  0           0    ns

tWPHEH             Write Protect High to Chip Enable High              Min  45          45   ns

Note: 1. Sampled only, not 100% tested.
        2. Applicable if VPPF is seen as a logic input (VPPF < 3.6V).

                                                                                             35/62
M36W216TI, M36W216BI

Figure 15. Flash Power-Up and Reset AC Waveforms

WF, EF,GF                            tPHWL                                   tPHWL
RPF                                  tPHEL                                   tPHEL
VDDF, VDDQF                          tPHGL                                   tPHGL

             tVDHPH                                             tPLPH

                          Power-Up                             Reset

                                                                                                                               AI07909b

Table 21. Flash Power-Up and Reset AC Characteristics

                                                                                                                    Flash

Symbol       Parameter                                 Test Condition                                                           Unit

                                                                                                                70         85    s
                                                                                                                                 ns
tPHWL                                                  During                                                                    ns
tPHEL                                                                                                                            s
tPHGL   Reset High to Write Enable Low, Chip Enable  Program and Min                                            50         50
        Low, Output Enable Low                           Erase

                                                       others  Min                                              30         30

tPLPH(1,2) Reset Low to Reset High                             Min 100                                                     100

tVDHPH(3) Supply Voltages High to Reset High                   Min                                              50         50

Note: 1. The device Reset is possible but not guaranteed if tPLPH < 100ns.
        2. Sampled only, not 100% tested.

        3. It is important to assert RPF in order to allow proper CPU initialization during power up or reset.

36/62
                                                                            M36W216TI, M36W216BI

SRAM DEVICE

This section describes how to use the SRAM and
all signals refer to it.

SRAM SUMMARY DESCRIPTION                          memory operations can be performed using a sin-
The SRAM is a 2 Mbit asynchronous random ac-      gle low voltage supply, 2.7V to 3.3V, which is the
cess memory which features super low voltage op-  same as the Flash component's voltage supply.
eration and low current consumption with an
access time of 70 ns under all conditions. The

Figure 16. SRAM Logic Diagram

        DATA IN DRIVERS

A0-A10  ROW DECODER
                                                                SENSE AMPS
              128Kb x 16                                                    DQ0-DQ7
               RAM Array                                                    DQ8-DQ15
              2048 x 1024
                                                                                   UBS  E1S
        COLUMN DECODER                                                             WS   E2S
                                                                                   GS
                  A11-A16                                                          LBS  AI07910

                          POWER-DOWN                                        UBS
                               CIRCUIT                                      LBS

                                                                                        37/62
M36W216TI, M36W216BI

SRAM OPERATIONS                                        the rising edge of WS or the falling edge of E2S,
                                                       whichever occurs first.
There are five standard operations that control the
SRAM component. These are Bus Read, Bus                If the Output is enabled (E1S=VIL, E2S=VIH and
Write, Standby/Power-down, Data Retention and          GS=VIL), then WS will return the outputs to high im-
Output Disable. A summary is shown in Table 2,         pedance within tWLQZ of its falling edge. Care must
Main Operation Modes                                   be taken to avoid bus contention in this type of op-
                                                       eration. The Data input must be valid for tDVWH be-
Read. Read operations are used to output the           fore the rising edge of Write Enable, for tDVE1H
contents of the SRAM Array. The SRAM is in Read        before the rising edge of E1S or for tDVE2L before
mode whenever Write Enable, WS, is at VIH, Out-        the falling edge of E2S, whichever occurs first, and
put Enable, GS, is at VIL, Chip Enable, E1S, is at     remain valid for tWHDX, tE1HAX or tE2LAX (see Table
VIL, Chip Enable, E2S, is at VIH, and one or both of   23, Figures 20, 21, 22 and 23).
the Byte Enables, UBS and LBS is/are at VIL.
                                                       Standby/Power-Down. The SRAM component
Valid data will be available on the output pins after  has a chip enabled power-down feature which in-
a time of tAVQV after the last stable address. If the  vokes an automatic standby mode (see Table 22,
Chip Enable or Output Enable access times are
not met, data access will be measured from the         Figure 19). The SRAM is in Standby mode when-
limiting parameter (tE1LQV, tE2HQV, or tGLQV) rath-    ever either Chip Enable is deasserted, E1S at VIH
er than the address. Data out may be indetermi-        or E2S at VIL. It is also possible when UBS and LBS
nate at tE1LQX, tE2HQX and tGLQX, but data lines       are at VIH.
will always be valid at tAVQV (see Table 22, Figures
17 and 18).                                            Data Retention. The SRAM data retention per-

Write. Write operations are used to write data to      formances as VDDS go down to VDR are described
the SRAM. The SRAM is in Write mode whenever           in Table 24 and Figure 24. In E1S controlled data
WS and E1S are at VIL, and E2S is at VIH. Either       retention mode, the minimum standby current
the Chip Enable inputs, E1S and E2S, or the Write      mode is entered when E1S  VDDS 0.2V and
Enable input, WS, must be deasserted during ad-        E2S  0.2V or E2S  VDDS 0.2V. In E2S con-
dress transitions for subsequent write cycles.         trolled data retention mode, minimum standby cur-
                                                       rent mode is entered when E2S  0.2V.
A Write operation is initiated when E1S is at VIL,
E2S is at VIH and WS is at VIL. The data is latched    Output Disable. The data outputs are high im-
o the falling edge of E1S, the rising edge of E2S or
the falling edge of WS, whichever occurs last. The     pedance when the Output Enable, GS, is at VIH
Write cycle is terminated on the rising edge of E1S,   with Write Enable, WS, at VIH.

38/62
                                                                                                       M36W216TI, M36W216BI

Figure 17. SRAM Read Mode AC Waveforms, Address Controlled with UBS = LBS = VIL

                                                          tAVAV

A0-A16                                                    VALID

DQ0-DQ15              tAVQV                                                                DATA VALID
                  tAXQX
          DATA VALID

                                                                                                           AI07911

Note: E1S = Low, E2S = High, GS = Low, WS = High.

Figure 18. SRAM Read AC Waveforms, GS Controlled

                                                                                    tAVAV

A0-A16                                                    VALID

          tE1LQV                                                                                                              tE1HQZ
                                                                                                                              tE2LQZ
E1S                                                                                                                           tBHQZ
                                        tE1LQX                                                         tGHQZ

          tE2HQV

E2S
                                        tE2HQX
                                                   tBLQV

UBS, LBS

          tBLQX
              tGLQV

GS                                                 tGLQX
DQ0-DQ15
                                                                                           DATA VALID

                                                                                                                    AI07912

Note: Write Enable (WS) = High. Address Valid prior to or at the same time as E1S, UBS and LBS going Low.

Figure 19. SRAM Standby AC Waveforms

E1S

E2S                                                                                                                    tPD

                                               tPU                                                                  AI07913
IDD

                                              50%

                                                                                                                                      39/62
M36W216TI, M36W216BI

Table 22. SRAM Read AC Characteristics

                                                                          SRAM

Symbol   Alt                             Parameter                                  Unit

                                                                     Min  Max        ns
                                                                                     ns
tAVAV    tRC Read Cycle Time                                         70              ns
                                                                                     ns
tAVQV    tACC Address Valid to Output Valid                                     70   ns
                                                                                     ns
tAXQX    tOH Address Transition to Output Transition                 10              ns
                                                                                     ns
tBHQZ    tBHZ UBS, LBS Disable to Hi-Z Output                                   25   ns
                                                                                     ns
tBLQV    tAB  UBS, LBS Access Time                                              70   ns
                                                                                     ns
tBLQX    tBLZ UBS, LBS Enable to Low-Z Output                        5               ns
                                                                                     ns
tE1HQZ   tCHZ1 Chip Enable 1 High to Output Hi-Z                                25   ns
                                                                                     ns
tE1LQV   tACS1 Chip Enable 1 Low to Output Valid                                70   ns

tE1LQX   tCLZ1 Chip Enable 1 Low to Output Transition                10

tE2HQV   tACS2 Chip Enable 2 High to Output Valid                               70

tE2HQX   tCLZ2 Chip Enable 2 High to Output Transition               10

tE2LQZ   tCHZ2 Chip Enable 2 Low to Output Hi-Z                                 25

tGHQZ    tOHZ Output Enable High to Output Hi-Z                                 25

tGLQV    tOE Output Enable Low to Output Valid                                  35

tGLQX    tOLZ Output Enable Low to Output Transition                 5

tPD (1)       Chip Enable 1 High or Chip Enable 2 Low to Power Down             70

tPU (1)       Chip Enable 1 Low or Chip Enable 2 High to Power Up    0

Note: 1. Sampled only. Not 100% tested.

40/62
Figure 20. SRAM Write AC Waveforms, WS Controlled         M36W216TI, M36W216BI

                         tAVAV                                          tWHAX

A0-A16                   VALID

                         tAVWH
                           tE1LWH

E1S

E2S                      tE2HWH

WS               tAVWL                             tWLWH
UBS, LBS
                                   tBLWH

GS        tGHQZ                                    tDVWH        tWHDZ
DQ0-DQ15
                 Note 2                            INPUT VALID

                                                                                                                                                                                                                         AI07914

Note: WS, E1S, E2S, UBS and/or LBS must be asserted to initiate a write cycle. Output Enable (GS) = Low (otherwise, DQ0-DQ15 are high
        impedance). If E1S, E2S and WS are deasserted at the same time, DQ0-DQ15 remain high impedance.
        2. The I/O pins are in output mode and input signals must not be applied.

                                                                       41/62
M36W216TI, M36W216BI

Figure 21. SRAM Write AC Waveforms, E1S Controlled

                                                       tAVAV

       A0-A16                                          VALID

                                                            tAVE1H  tE1LE1H                    tE1HAX
                                                            tAVE2L                             tE2LAX

                                               tAVE1L

       E1S

       E2S                                     tAVE2H                         tE2HE2L
       WS                                                                tWLE1H
       UBS, LBS                                                           tWLE2L

                                                                    tBLE1H
                                                                    tBLE2L

       GS                                                           tDVE1H             tE1HDZ
                                tGHQZ                               tDVE2L             tE2LDZ

       DQ0-DQ15                        Note 3                       INPUT VALID

                                                                                                       AI07915

Note: 1. WS, E1S, E2S, UBS and/or LBS must be asserted to initiate a write cycle. Output Enable (GS) = Low (otherwise, DQ0-DQ15 are high
             impedance). If E1S, E2S and WS are deasserted at the same time, DQ0-DQ15 remain high impedance.

        2. If E1S, E2S and WS are deasserted at the same time, DQ0-DQ15 remain high impedance.
        3. The I/O pins are in output mode and input signals must not be applied.

42/62
                                                                                              M36W216TI, M36W216BI

Figure 22. SRAM Write AC Waveforms, WS Controlled with GS Low

A0-A16                       tAVAV                                                                   tWHAX
E1S
                             VALID

                        tAVWH
                          tE1LWH
                          tE2HWH

E2S

                        tBLWH

UBS, LBS  tAVWL                     tWLWH
WS               tWLQZ
DQ0-DQ15                                   tDVWH                                                    tWHQX
                                                                                              tWHDZ

                                           INPUT VALID

                                                                                                            AI07916

Note: 1. If E1S, E2S and WS are deasserted at the same time, DQ0-DQ15 remain high impedance.

Figure 23. SRAM Write Cycle Waveform, UBS and LBS Controlled, GS Low

A0-A16                       tAVAV
E1S
                             VALID

                        tAVBH
                          tE1LBH
                          tE2HBH

E2S       tAVBL                     tBLBH                                                            tBHAX
UBS, LBS
WS                      tWLBH
DQ0-DQ15
                                    tDVBH                                                     tBHDZ

                                           INPUT VALID

                                                                                                            AI07917

Note: 1. If E1S, E2S and WS are deasserted at the same time, DQ0-DQ15 remain high impedance.

                                                                                                                     43/62
M36W216TI, M36W216BI

Table 23. SRAM Write AC Characteristics

                                                            SRAM

Symbol    Alt         Parameter                                        Unit
                                                                        ns
                                                       Min        Max   ns
                                                                        ns
tAVAV    tWC Write Cycle Time                         70
          tAS Address Valid to Beginning of Write
tAVE1L,   tAW Address Valid to Write Enable High       0
tAVE2H,   tBW UBS, LBS Valid to End of Write
tAVWL                                                 60

tAVWH                                                 60              ns

tBLWH    tDW Input Valid to End of Write              30              ns
tBLE1H
tBLE2L    tWR End of Write to Address Change           0               ns
tAVBH
          tHD Address Transition to End of Write       0               ns
tDVE1H,
tDVE2L,   tCW1 Chip Enable 1 Low to End of Write       60              ns
tDVWH
tDVBH    tCW2  Chip Enable 2 High to End of Write     60              ns
           tDH  Write Enable High to Input Transition
tE1HAX,   tWHZ  Write Enable Low to Output Hi-Z        10              ns
tE2LAX,
tWHAX                                                             25   ns

tE1HDZ,   tWP Write Enable Pulse Width                 45              ns
tE2LDZ,
tWHDZ
tBHDZ

tE1LEIH,
tE1LWH

tE2HE2L
tE2HWH

tWHQX

tWLQZ

tWLWH
tWLE1H
tWLE2L

44/62
                                                                                          M36W216TI, M36W216BI

Figure 24. SRAM Low VDDS Data Retention AC Waveforms, E1S or UBS / LBS Controlled

                                                         DATA RETENTION MODE

VDDS                         VDDS (min)                                                  VDDS (min)

E1S or                                    tCDR                                        tR
UBS, LBS

                                                                                                         AI07918

Table 24. SRAM Low VDDS Data Retention Characteristic

Symbol    Parameter                                      Test Condition                   Min Typ Max Unit

IDDDR   Supply Current (Data                             VDDS = 1.5V, E1S  VDDS 0.2V,               3  10 A
        Retention)                                       VIN  VDDS 0.2V or VIN  0.2V

VDR     Supply Voltage (Data                                                              1.5            3.3 V
        Retention)

tCDR Chip Disable to Power Down                          E1S  VCCS 0.2V, E2S  0.2V      0                       ns

tR      Operation Recovery Time                                                           70                      ns

Note: 1. All other Inputs VIH  VDDS 0.2V or VIL  0.2V.
        2. Sampled only. Not 100% tested.

                                                                                                                  45/62
M36W216TI, M36W216BI

APPENDIX A. BLOCK ADDRESS TABLES

Table 25. Top Boot Block Addresses,  Table 26. Bottom Boot Block Addresses,
M36W216TI                            M36W216BI

#        Size   Address Range        #     Size   Address Range
       (KWord)                           (KWord)

0      4        FF000-FFFFF          38  32       F8000-FFFFF

1      4        FE000-FEFFF          37  32       F0000-F7FFF

2      4        FD000-FDFFF          36  32       E8000-EFFFF

3      4        FC000-FCFFF          35  32       E0000-E7FFF

4      4        FB000-FBFFF          34  32       D8000-DFFFF

5      4        FA000-FAFFF          33  32       D0000-D7FFF

6      4        F9000-F9FFF          32  32       C8000-CFFFF

7      4        F8000-F8FFF          31  32       C0000-C7FFF

8      32       F0000-F7FFF          30  32       B8000-BFFFF

99     32       E8000-EFFFF          29  32       B0000-B7FFF

10     32       E0000-E7FFF          28  32       A8000-AFFFF

11     32       D8000-DFFFF          27  32       A0000-A7FFF

12     32       D0000-D7FFF          26  32       98000-9FFFF

13     32       C8000-CFFFF          25  32       90000-97FFF

14     32       C0000-C7FFF          24  32       88000-8FFFF

15     32       B8000-BFFFF          23  32       80000-87FFF

16     32       B0000-B7FFF          22  32       78000-7FFFF

17     32       A8000-AFFFF          21  32       70000-77FFF

18     32       A0000-A7FFF          20  32       68000-6FFFF

19     32       98000-9FFFF          19  32       60000-67FFF

20     32       90000-97FFF          18  32       58000-5FFFF

21     32       88000-8FFFF          17  32       50000-57FFF

22     32       80000-87FFF          16  32       48000-4FFFF

23     32       78000-7FFFF          15  32       40000-47FFF

24     32       70000-77FFF          14  32       38000-3FFFF

25     32       68000-6FFFF          13  32       30000-37FFF

26     32       60000-67FFF          12  32       28000-2FFFF

27     32       58000-5FFFF          11  32       20000-27FFF

28     32       50000-57FFF          10  32       18000-1FFFF

29     32       48000-4FFFF          9   32       10000-17FFF

30     32       40000-47FFF          8   32       08000-0FFFF

31     32       38000-3FFFF          7   4        07000-07FFF

32     32       30000-37FFF          6   4        06000-06FFF

33     32       28000-2FFFF          5   4        05000-05FFF

34     32       20000-27FFF          4   4        04000-04FFF

35     32       18000-1FFFF          3   4        03000-03FFF

36     32       10000-17FFF          2   4        02000-02FFF

37     32       08000-0FFFF          1   4        01000-01FFF

38     32       00000-07FFF          0   4        00000-00FFF

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                                                                         M36W216TI, M36W216BI

APPENDIX B. COMMON FLASH INTERFACE (CFI)

The Common Flash Interface is a JEDEC ap-                structure is read from the memory. Tables 27, 28,
proved, standardized data structure that can be          29, 30, 31 and 32 show the addresses used to re-
read from the Flash memory device. It allows a           trieve the data.
system software to query the device to determine
various electrical and timing parameters, density        The CFI data structure also contains a security
information and functions supported by the mem-          area where a 64 bit unique security number is writ-
ory. The system can interface easily with the de-        ten (see Table 32, Security Code area). This area
vice, enabling the software to upgrade itself when       can be accessed only in Read mode by the final
necessary.                                               user. It is impossible to change the security num-
                                                         ber after it has been written by ST. Issue a Read
When the CFI Query Command (RCFI) is issued              command to return to Read mode.
the device enters CFI Query mode and the data

Table 27. Query Structure Overview

Offset         Sub-section Name                                                                    Description

00h Reserved                                                             Reserved for algorithm-specific information
                                                                         Command set ID and algorithm data offset
10h CFI Query Identification String                                      Device timing & voltage information

1Bh System Interface Information                                         Flash device layout
                                                                         Additional information specific to the Primary
27h Device Geometry Definition                                           Algorithm (optional)
                                                                         Additional information specific to the Alternate
P       Primary Algorithm-specific Extended Query table                  Algorithm (optional)

A       Alternate Algorithm-specific Extended Query table

Note: Query data are always presented on the lowest order data outputs.

Table 28. CFI Query Identification String

Offset  Data                                        Description                                           Value

00h     0020h Manufacturer Code                                                                           ST

01h     88CEh  Device Code                                                                                  Top
        88CFh                                                                                             Bottom

02h-0Fh reserved Reserved

10h     0051h                                                                                             "Q"

11h     0052h Query Unique ASCII String "QRY"                                                             "R"

12h     0059h                                                                                             "Y"

13h     0003h Primary Algorithm Command Set and Control Interface ID code 16 bit ID code                  Intel

14h     0000h defining a specific algorithm                                                               compatible

15h     0035h

               Address for Primary Algorithm extended Query table (see Table 30)                          P = 35h

16h     0000h

17h     0000h  Alternate Vendor Command Set and Control Interface ID Code second vendor -                 NA
18h     0000h  specified algorithm supported (0000h means none exists)

19h     0000h Address for Alternate Algorithm extended Query table

        0000h (0000h means none exists)                                                                   NA

1Ah

Note: Query data are always presented on the lowest order data outputs (DQ7-DQ0) only. DQ8-DQ15 are `0'.

                                                                                                                           47/62
M36W216TI, M36W216BI

Table 29. CFI Query System Interface Information

Offset  Data                      Description                                 Value
                                                                               2.7V
               VDD Logic Supply Minimum Program/Erase or Write voltage
                                                                               3.6V
1Bh     0027h         bit 7 to 4  BCD value in volts
                                                                              11.4V
                      bit 3 to 0  BCD value in 100 mV
                                                                              12.6V
               VDD Logic Supply Maximum Program/Erase or Write voltage        16s
                                                                              16s
1Ch     0036h         bit 7 to 4  BCD value in volts
                                                                                1s
                      bit 3 to 0  BCD value in 100 mV                           NA
                                                                              512s
               VPP [Programming] Supply Minimum Program/Erase voltage         512s
                                                                                8s
1Dh     00B4h         bit 7 to 4  HEX value in volts                            NA

                      bit 3 to 0  BCD value in 100 mV

               VPP [Programming] Supply Maximum Program/Erase voltage

1Eh     00C6h         bit 7 to 4  HEX value in volts

                      bit 3 to 0  BCD value in 100 mV

1Fh     0004h Typical time-out per single word program = 2n s

20h     0004h Typical time-out for Double Word Program = 2n s

21h     000Ah Typical time-out per individual block erase = 2n ms

22h     0000h Typical time-out for full chip erase = 2n ms

23h     0005h Maximum time-out for word program = 2n times typical

24h     0005h Maximum time-out for Double Word Program = 2n times typical

25h     0003h Maximum time-out per individual block erase = 2n times typical

26h     0000h Maximum time-out for chip erase = 2n times typical

48/62
                                                                         M36W216TI, M36W216BI

Table 30. Device Geometry Definition

Offset Word     Data                                   Description                                  Value
    Mode                                                                                          2 MByte

           27h  0015h Device Size = 2n in number of bytes                                            x16
                                                                                                   Async.
           28h  0001h  Flash Device Interface Code description
           29h  0000h                                                                                  4

           2Ah  0002h  Maximum number of bytes in multi-byte program or page = 2n                      2
           2Bh  0000h
                                                                                                      31
                       Number of Erase Block Regions within the device.                           64 KByte

           2Ch  0002h It specifies the number of regions within the device containing contiguous       8
                                                                                                  8 KByte
                       Erase Blocks of the same size.
                                                                                                       8
           2Dh  001Eh Region 1 Information                                                        8 KByte

           2Eh  0000h Number of identical-size erase block = 001Eh+1                                  31
                                                                                                  64 KByte
M36W216TI  2Fh  0000h Region 1 Information

           30h  0001h Block size in Region 1 = 0100h * 256 byte

           31h  0007h Region 2 Information

           32h  0000h Number of identical-size erase block = 0007h+1

           33h  0020h Region 2 Information

           34h  0000h Block size in Region 2 = 0020h * 256 byte

           2Dh  0007h Region 1 Information

           2Eh  0000h Number of identical-size erase block = 0007h+1

M36W216BI  2Fh  0020h Region 1 Information

           30h  0000h Block size in Region 1 = 0020h * 256 byte

           31h  001Eh Region 2 Information

           32h  0000h Number of identical-size erase block = 001Eh+1

           33h  0000h Region 2 Information

           34h  0001h Block size in Region 2 = 0100h * 256 byte

                                                                                                  49/62
M36W216TI, M36W216BI

Table 31. Primary Algorithm-Specific Extended Query Table

  Offset       Data                                         Description                                   Value
P = 35h (1)                                                                                                 "P"
                                                                                                            "R"
(P+0)h = 35h 0050h                                                                                          "I"
                                                                                                            "1"
(P+1)h = 36h 0052h Primary Algorithm extended Query table unique ASCII string "PRI"                         "0"

(P+2)h = 37h 0049h                                                                                          No
                                                                                                           Yes
(P+3)h = 38h 0031h Major version number, ASCII                                                             Yes
                                                                                                            No
(P+4)h = 39h 0030h Minor version number, ASCII                                                              No
                                                                                                           Yes
(P+5)h = 3Ah   0066h  Extended Query table contents for Primary Algorithm. Address (P+5)h                  Yes
(P+6)h = 3Bh   0000h                                                                                        No
(P+7)h = 3Ch   0000h  contains less significant byte.                                                       No
(P+8)h = 3Dh   0000h
                      bit 0     Chip Erase supported                                   (1 = Yes, 0 = No)   Yes

                      bit 1     Suspend Erase supported                                (1 = Yes, 0 = No)   Yes
                                                                                                           Yes
                      bit 2     Suspend Program supported                              (1 = Yes, 0 = No)
                                                                                                            3V
                      bit 3     Legacy Lock/Unlock supported                           (1 = Yes, 0 = No)
                                                                                                           12V
                      bit 4     Queued Erase supported                                 (1 = Yes, 0 = No)
                                                                                                            01
                      bit 5     Instant individual block locking supported (1 = Yes, 0 = No)
                                                                                                           80h
                      bit 6     Protection bits supported                              (1 = Yes, 0 = No)   00h
                                                                                                          8 Byte
                      bit 7     Page mode read supported                               (1 = Yes, 0 = No)  8 Byte

                      bit 8     Synchronous read supported                             (1 = Yes, 0 = No)

                      bit 31 to 9 Reserved; undefined bits are `0'

(P+9)h = 3Eh   0001h  Supported Functions after Suspend

                      Read Array, Read Status Register and CFI Query are always supported

                      during Erase or Program operation

                      bit 0     Program supported after Erase Suspend (1 = Yes, 0 = No)

                      bit 7 to 1 Reserved; undefined bits are `0'

(P+A)h = 3Fh   0003h  Block Lock Status
(P+B)h = 40h   0000h  Defines which bits in the Block Status Register section of the Query are
                      implemented.
                      Address (P+A)h contains less significant byte

                         bit 0 Block Lock Status Register Lock/Unlock bit active (1 = Yes, 0 = No)
                         bit 1 Block Lock Status Register Lock-Down bit active (1 = Yes, 0 = No)
                         bit 15 to 2 Reserved for future use; undefined bits are `0'

(P+C)h = 41h   0030h  VDD Logic Supply Optimum Program/Erase voltage (highest performance)
                         bit 7 to 4 HEX value in volts
                         bit 3 to 0 BCD value in 100 mV

(P+D)h = 42h   00C0h  VPP Supply Optimum Program/Erase voltage
                         bit 7 to 4 HEX value in volts
                         bit 3 to 0 BCD value in 100 mV

(P+E)h = 43h   0001h Number of Protection register fields in JEDEC ID space.
                             "00h," indicates that 256 protection bytes are available

(P+F)h = 44h   0080h  Protection Field 1: Protection Description
(P+10)h = 45h  0000h  This field describes user-available. One Time Programmable (OTP)
(P+11)h = 46h  0003h  Protection register bytes. Some are pre-programmed with device unique
(P+12)h = 47h  0003h  serial numbers. Others are user programmable. Bits 015 point to the
                      Protection register Lock byte, the section's first byte.
                      The following bytes are factory pre-programmed and user-programmable.

                          bit 0 to 7 Lock/bytes JEDEC-plane physical low address

                          bit 8 to 15 Lock/bytes JEDEC-plane physical high address
                          bit 16 to 23 "n" such that 2n = factory pre-programmed bytes
                          bit 24 to 31 "n" such that 2n = user programmable bytes

(P+13)h = 48h         Reserved

Note: 1. See Table 28, offset 15 for P pointer definition.

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                                                           M36W216TI, M36W216BI

Table 32. Security Code Area

Offset  Data                                  Description

80h     00XX  Protection Register Lock

81h     XXXX

82h     XXXX  64 bits: unique device number

83h     XXXX

84h     XXXX

85h     XXXX

86h     XXXX  64 bits: User Programmable OTP

87h     XXXX

88h     XXXX

                                                           51/62
M36W216TI, M36W216BI

APPENDIX C. FLOWCHARTS AND PSEUDO CODES
Figure 25. Program Flowchart and Pseudo Code

       Start

       Write 40h or 10h                               program_command (addressToProgram, dataToProgram) {:
                                                               writeToFlash (any_address, 0x40) ;
         Write Address                                         /*or writeToFlash (any_address, 0x10) ; */
              & Data
                                                                writeToFlash (addressToProgram, dataToProgram) ;
         Read Status                                            /*Memory enters read status state after
             Register                                           the Program Command*/

                                                            do {
                                                                status_register=readFlash (any_address) ;
                                                                /* EF or GF must be toggled*/

                            NO
       b7 = 1

            YES                      VPPF Invalid               } while (status_register.b7== 0) ;
                        NO             Error (1, 2)
                                                      if (status_register.b3==1) /*VPPF invalid error */
       b3 = 0                           Program             error_handler ( ) ;
            YES                        Error (1, 2)
                        NO                            if (status_register.b4==1) /*program error */
                                Program to Protected        error_handler ( ) ;
       b4 = 0                     Block Error (1, 2)
            YES                                       if (status_register.b1==1) /*program to protect block error */
                        NO                                  error_handler ( ) ;

       b1 = 0                                         }
            YES
                                                                                                                                              AI07919
        End

Note: 1. Status check of b1 (Protected Block), b3 (VPPF Invalid) and b4 (Program Error) can be made after each program operation or after
             a sequence.

        2. If an error is found, the Status Register must be cleared before further Program/Erase Controller operations.

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                                                          M36W216TI, M36W216BI

Figure 26. Double Word Program Flowchart and Pseudo Code

Start

    Write 30h                              double_word_program_command (addressToProgram1, dataToProgram1,
                                                                                          addressToProgram2, dataToProgram2)
Write Address 1
  & Data 1 (3)                             {
                                                           writeToFlash (any_address, 0x30) ;
Write Address 2                                            writeToFlash (addressToProgram1, dataToProgram1) ;
  & Data 2 (3)                                                                                           /*see note (3) */
                                                           writeToFlash (addressToProgram2, dataToProgram2) ;
  Read Status                                                                                            /*see note (3) */
     Register                                               /*Memory enters read status state after
                                                           the Program command*/

                                                       do {
                                                            status_register=readFlash (any_address) ;
                                                            /* EF or GF must be toggled*/

                 NO                        } while (status_register.b7== 0) ;
b7 = 1
                     VPPF Invalid          if (status_register.b3==1) /*VPPF invalid error */
     YES              Error (1, 2)               error_handler ( ) ;
                 NO
                      Program              if (status_register.b4==1) /*program error */
b3 = 0               Error (1, 2)                error_handler ( ) ;
     YES
                 NO  Program to Protected  if (status_register.b1==1) /*program to protect block error */
                       Block Error (1, 2)        error_handler ( ) ;
b4 = 0
     YES                                   }
                 NO
                                                                                                                                                   AI07920
b1 = 0
     YES

End

Note: 1. Status check of b1 (Protected Block), b3 (VPPF Invalid) and b4 (Program Error) can be made after each program operation or after
             a sequence.

        2. If an error is found, the Status Register must be cleared before further Program/Erase operations.
        3. Address 1 and Address 2 must be consecutive addresses differing only for bit A0.

                                                                                                                                                            53/62
M36W216TI, M36W216BI

Figure 27. Program Suspend & Resume Flowchart and Pseudo Code

            Start                               program_suspend_command ( ) {
         Write B0h                                     writeToFlash (any_address, 0xB0) ;

         Write 70h                                     writeToFlash (any_address, 0x70) ;
                                                       /* read status register to check if
       Read Status                                     program has already completed */
          Register
                                                  do {
                                                       status_register=readFlash (any_address) ;
                                                       /* EF or GF must be toggled*/

                          NO  Program Complete         } while (status_register.b7== 0) ;
         b7 = 1
                                                if (status_register.b2==0) /*program completed */
              YES                                      { writeToFlash (any_address, 0xFF) ;
                          NO                              read_data ( ) ; /*read data from another block*/
                                                          /*The device returns to Read Array
         b2 = 1                                           (as if program/erase suspend was not issued).*/
              YES

       Write FFh

         Read data from       Write FFh                 }
         another address      Read Data         else

             Write D0h                                 { writeToFlash (any_address, 0xFF) ;
                                                          read_data ( ); /*read data from another address*/
       Program Continues                                  writeToFlash (any_address, 0xD0) ;
                                                          /*write 0xD0 to resume program*/

                                                        }
                                                }

                                                                                                                                      AI07921

54/62
                                            M36W216TI, M36W216BI

Figure 28. Erase Flowchart and Pseudo Code

       Start                                erase_command ( blockToErase ) {
                                                   writeToFlash (any_address, 0x20) ;
    Write 20h
                                                   writeToFlash (blockToErase, 0xD0) ;
  Write Block                                      /* only A12-A20 are significannt */
Address & D0h                                      /* Memory enters read status state after
                                                   the Erase Command */
Read Status
    Register                                   do {
                                                    status_register=readFlash (any_address) ;
                                                    /* EF or GF must be toggled*/

                 NO
b7 = 1

        YES                 VPPF Invalid           } while (status_register.b7== 0) ;
                   NO          Error (1)
                                            if (status_register.b3==1) /*VPPF invalid error */
  b3 = 0                     Command               error_handler ( ) ;
        YES             Sequence Error (1)
                   YES                      if ( (status_register.b4==1) && (status_register.b5==1) )
                          Erase Error (1)   /* command sequence error */
b4, b5 = 1
        NO              Erase to Protected        error_handler ( ) ;
                   NO      Block Error (1)
                                            if ( (status_register.b5==1) )
  b5 = 0                                    /* erase error */
        YES
                   NO                             error_handler ( ) ;

  b1 = 0                                    if (status_register.b1==1) /*program to protect block error */
        YES                                       error_handler ( ) ;

    End                                     }

                                                                                                                                      AI07922

Note: If an error is found, the Status Register must be cleared before further Program/Erase operations.

                                                                                                          55/62
M36W216TI, M36W216BI

Figure 29. Erase Suspend & Resume Flowchart and Pseudo Code

          Start                                      erase_suspend_command ( ) {
       Write B0h                                            writeToFlash (any_address, 0xB0) ;
                                                            writeToFlash (any_address, 0x70) ;
       Write 70h                                            /* read status register to check if
                                                            erase has already completed */
       Read Status
          Register                                       do {
                                                             status_register=readFlash (any_address) ;
                          NO         Erase Complete          /* EF or GF must be toggled*/
         b7 = 1
                                                            } while (status_register.b7== 0) ;
              YES
                          NO                         if (status_register.b6==0) /*erase completed */
                                                            { writeToFlash (any_address, 0xFF) ;
         b6 = 1
              YES                                              read_data ( ) ;
                                                               /*read data from another block*/
       Write FFh                                               /*The device returns to Read Array
                                                               (as if program/erase suspend was not issued).*/
                Read data from
                 another block                               }
                                                     else
                         or
       Program/Protection Program                           { writeToFlash (any_address, 0xFF) ;
                                                               read_program_data ( );
                         or                                    /*read or program data from another address*/
       Block Protect/Unprotect/Lock                            writeToFlash (any_address, 0xD0) ;
                                                               /*write 0xD0 to resume erase*/
       Write D0h                     Write FFh
                                                             }
       Erase Continues               Read Data       }

                                                             AI07923

56/62
                                                         M36W216TI, M36W216BI

Figure 30. Locking Operations Flowchart and Pseudo Code

       Start         locking_operation_command (address, lock_operation) {
    Write 60h               writeToFlash (any_address, 0x60) ; /*configuration setup*/

      Write                 if (lock_operation==LOCK) /*to protect the block*/
01h, D0h or 2Fh                     writeToFlash (address, 0x01) ;

    Write 90h               else if (lock_operation==UNLOCK) /*to unprotect the block*/
                                    writeToFlash (address, 0xD0) ;

                            else if (lock_operation==LOCK-DOWN) /*to lock the block*/
                                    writeToFlash (address, 0x2F) ;

                                    writeToFlash (any_address, 0x90) ;

Read Block
Lock States

Locking          NO         if (readFlash (address) ! = locking_state_expected)
change                                    error_handler () ;
confirmed?
                                    /*Check the locking state (see Read Block Signature table )*/
       YES
Write FFh                  writeToFlash (any_address, 0xFF) ; /*Reset to Read Array mode*/
                     }
End
                                                                                                                               AI04364

                                                                                         57/62
M36W216TI, M36W216BI

Figure 31. Protection Register Program Flowchart and Pseudo Code

           Start                protection_register_program_command (addressToProgram, dataToProgram) {:
       Write C0h                                              writeToFlash (any_address, 0xC0) ;

       Write Address                                     writeToFlash (addressToProgram, dataToProgram) ;
           & Data                                        /*Memory enters read status state after
                                                         the Program Command*/
       Read Status
          Register                                    do {
                                                          status_register=readFlash (any_address) ;
                                                          /* EF or GF must be toggled*/

                            NO
       b7 = 1

            YES                      VPPF Invalid               } while (status_register.b7== 0) ;
                        NO             Error (1, 2)
                                                      if (status_register.b3==1) /*VPPF invalid error */
       b3 = 0                           Program             error_handler ( ) ;
            YES                        Error (1, 2)
                        NO                            if (status_register.b4==1) /*program error */
                                Program to Protected        error_handler ( ) ;
       b4 = 0                     Block Error (1, 2)
            YES                                       if (status_register.b1==1) /*program to protect block error */
                        NO                                  error_handler ( ) ;

       b1 = 0                                         }
            YES
                                                                                                                                              AI07924
        End

Note: 1. Status check of b1 (Protected Block), b3 (VPPF Invalid) and b4 (Program Error) can be made after each program operation or after
             a sequence.

        2. If an error is found, the Status Register must be cleared before further Program/Erase Controller operations.

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                                                                                      M36W216TI, M36W216BI

APPENDIX D. COMMAND INTERFACE AND PROGRAM/ERASE CONTROLLER STATE

Table 33. Write State Machine Current/Next, sheet 1 of 2.

                  Data                                      Command Input (and Next State)
                  When
Current SR        Read        Read        Program   Erase      Erase      Prog/Ers         Prog/Ers    Read             Clear
State bit 7                  Array         Setup   Setup     Confirm     Suspend          Resume      Status           Status
                              (FFh)                 (20h)                                              (70h)             (50h)
                                          (10/40h)             (D0h)        (B0h)            (D0h)

Read Array "1"    Array Read Array Prog.Setup Ers. Setup                  Read Array                   Read Sts. Read Array

Read         "1"  Status      Read Array  Program   Erase                 Read Array                   Read             Read Array
Status                                     Setup    Setup                                              Status

  Read       "1"  Electronic  Read Array  Program   Erase                 Read Array                   Read             Read Array
Elect.Sg.         Signature                Setup    Setup                                              Status

Read CFI     "1"  CFI         Read Array  Program   Erase                 Read Array                   Read             Read Array
  Query                                    Setup    Setup                                              Status

Lock Setup "1" Status         Lock Command Error                  Lock    Lock Cmd          Lock       Lock Command Error
                                                              (complete)
                                                                          Error (complete)

Lock Cmd     "1"  Status      Read Array  Program   Erase                 Read Array                   Read             Read Array
   Error                                   Setup    Setup                                              Status

    Lock     "1"  Status      Read Array  Program   Erase                 Read Array                   Read             Read Array
(complete)                                 Setup    Setup                                              Status

Prot. Prog.  "1"  Status                                      Protection Register Program
   Setup

Prot. Prog.  "0"  Status                              Protection Register Program continue
(continue)

Prot. Prog.  "1"  Status      Read Array  Program   Erase                 Read Array                   Read             Read Array
(complete)                                 Setup    Setup                                              Status

Prog. Setup "1" Status                                        Program

Program      "0"  Status                  Program (continue)              Prog. Sus               Program (continue)
(continue)                                                                Read Sts

Prog. Sus    "1"  Status      Prog. Sus   Program Suspend to  Program Prog. Sus Program Prog. Sus Prog. Sus
  Status                      Read Array        Read Array    (continue) Read Array (continue) Read Sts Read Array

Prog. Sus    "1"  Array       Prog. Sus Program Suspend to    Program Prog. Sus Program Prog. Sus Prog. Sus
Read Array                                                    (continue) Read Array (continue) Read Sts Read Array
                              Read Array  Read Array

Prog. Sus    "1"  Electronic Prog. Sus    Program Suspend to  Program Prog. Sus Program Prog. Sus Prog. Sus
   Read           Signature Read Array          Read Array    (continue) Read Array (continue) Read Sts Read Array

Elect.Sg.

Prog. Sus    "1"  CFI         Prog. Sus Program Suspend to    Program Prog. Sus Program Prog. Sus Prog. Sus
Read CFI                                                      (continue) Read Array (continue) Read Sts Read Array
                              Read Array  Read Array

Program     "1"  Status      Read Array  Program   Erase                 Read Array                   Read             Read Array
(complete)                                 Setup    Setup                                              Status

Erase        "1" Status       Erase Command Error               Erase       Erase            Erase     Erase Command Error
Setup                                                         (continue)  CmdError         (continue)

   Erase     "1"  Status      Read Array  Program   Erase                 Read Array                   Read             Read Array
Cmd.Error                                  Setup    Setup                                              Status

  Erase      "0"  Status                  Erase (continue)                Erase Sus                  Erase (continue)
(continue)                                                                Read Sts

Erase Sus    "1"  Status      Erase Sus Program Erase Sus Erase Erase Sus Erase Erase Sus Erase Sus
Read Sts                      Read Array Setup Read Array (continue) Read Array (continue) Read Sts Read Array

Erase Sus    "1"  Array       Erase Sus Program Erase Sus Erase Erase Sus Erase Erase Sus Erase Sus
Read Array                    Read Array Setup Read Array (continue) Read Array (continue) Read Sts Read Array

Erase Sus    "1"  Electronic Erase Sus Program      Erase Sus Erase Erase Sus Erase Erase Sus Erase Sus
   Read           Signature Read Array Setup        Read Array (continue) Read Array (continue) Read Sts Read Array

Elect.Sg.

Erase Sus    "1"  CFI         Erase Sus Program Erase Sus Erase Erase Sus Erase Erase Sus Erase Sus
Read CFI                      Read Array Setup Read Array (continue) Read Array (continue) Read Sts Read Array

   Erase     "1"  Status      Read Array  Program   Erase                 Read Array                   Read             Read Array
(complete)                                 Setup    Setup                                              Status

Note: Cmd = Command, Elect.Sg. = Electronic Signature, Ers = Erase, Prog. = Program, Prot = Protection, Sus = Suspend.

                                                                                                                        59/62
M36W216TI, M36W216BI

Table 34. Write State Machine Current/Next, sheet 2 of 2.

                                               Command Input (and Next State)

Current State Read Elect.Sg.         Read CFI  Lock Setup   Prot. Prog. Lock Confirm Lock Down                       Unlock
                              (90h)    Query       (60h)                                                            Confirm
                                       (98h)                Setup (C0h)                     (01h)  Confirm (2Fh)
                                                                                                                      (D0h)
Read Array Read Elect.Sg. Read CFI Query Lock Setup         Prot. Prog.                            Read Array
                                                               Setup                                                Program
                                                                                                                    (continue)
Read Status Read Elect.Sg. Read CFI Query Lock Setup        Prot. Prog.                            Read Array       Program
                                                               Setup                                                (continue)
                                                                                                                    Program
Read Elect.Sg. Read Elect.Sg. Read CFI Query Lock Setup     Prot. Prog.                            Read Array       (continue)
                                                               Setup                                                Program
                                                                                                                    (continue)
Read CFI Query Read Elect.Sg. Read CFI Query Lock Setup     Prot. Prog.                            Read Array
                                                               Setup                                                  Erase
                                                                                                                    (continue)
Lock Setup                           Lock Command Error                                            Lock (complete)
                                                                                                                      Erase
Lock Cmd Error Read Elect.Sg. Read CFI Query Lock Setup     Prot. Prog.                            Read Array       (continue)
                                                               Setup
                                                                                                                      Erase
Lock (complete) Read Elect.Sg. Read CFI Query Lock Setup    Prot. Prog.                            Read Array       (continue)
                                                               Setup
                                                                                                                      Erase
Prot. Prog.                                              Protection Register Program                                (continue)
   Setup
                                                                                                                      Erase
Prot. Prog.                                    Protection Register Program (continue)                               (continue)
(continue)

Prot. Prog.       Read Elect.Sg. Read CFI Query Lock Setup  Prot. Prog.                            Read Array
(complete)                                                     Setup

Prog. Setup                                                 Program

Program                                                     Program (continue)
(continue)

Prog. Suspend Prog. Suspend Prog. Suspend                   Program Suspend Read Array
Read Status Read Elect.Sg. Read CFI Query

Prog. Suspend Prog. Suspend Prog. Suspend                   Program Suspend Read Array
  Read Array Read Elect.Sg. Read CFI Query

Prog. Suspend Prog. Suspend Prog. Suspend                   Program Suspend Read Array
Read Elect.Sg. Read Elect.Sg. Read CFI Query

Prog. Suspend Prog. Suspend Prog. Suspend                   Program Suspend Read Array
   Read CFI Read Elect.Sg. Read CFI Query

Program          Read Elect.Sg. Read CFIQuery Lock Setup   Prot. Prog.                            Read Array
(complete)                                                     Setup

Erase Setup                                    Erase Command Error

   Erase          Read Elect.Sg. Read CFI Query Lock Setup  Prot. Prog.                            Read Array
Cmd.Error                                                      Setup

Erase (continue)                                            Erase (continue)

Erase Suspend Erase Suspend Erase Suspend      Lock Setup            Erase Suspend Read Array
  Read Status Read Elect.Sg. Read CFI Query

Erase Suspend Erase Suspend Erase Suspend      Lock Setup            Erase Suspend Read Array
  Read Array Read Elect.Sg. Read CFI Query

Erase Suspend Erase Suspend Erase Suspend      Lock Setup            Erase Suspend Read Array
Read Elect.Sg. Read Elect.Sg. Read CFI Query

Erase Suspend Erase Suspend Erase Suspend      Lock Setup            Erase Suspend Read Array
Read CFI Query Read Elect.Sg. Read CFI Query

   Erase          Read Elect.Sg. Read CFI Query Lock Setup  Prot. Prog.                            Read Array
(complete)                                                     Setup

Note: Cmd = Command, Elect.Sg. = Electronic Signature, Prog. = Program, Prot = Protection.

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REVISION HISTORY                                        M36W216TI, M36W216BI

Table 35. Document Revision History  Revision Details

Date         Version

19-Nov-2002  1.0      First Issue

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M36W216TI, M36W216BI

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