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M30240FA-XXXFP

器件型号:M30240FA-XXXFP
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Mitsubishi Electric
厂商官网:http://www.mitsubishielectric.com/semiconductors/
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器件描述

16-BIT, MROM, MICROCONTROLLER, PQFP80

16位, 掩膜只读存储器, 单片机, PQFP80

参数

M30240FA-XXXFP功能数量 1
M30240FA-XXXFP端子数量 80
M30240FA-XXXFP最大工作温度 85 Cel
M30240FA-XXXFP最小工作温度 -20 Cel
M30240FA-XXXFP最大供电/工作电压 5.5 V
M30240FA-XXXFP最小供电/工作电压 4.1 V
M30240FA-XXXFP额定供电电压 5 V
M30240FA-XXXFP外部数据总线宽度 0.0
M30240FA-XXXFP输入输出总线数量 64
M30240FA-XXXFP加工封装描述 0.80 MM PITCH, PLASTIC, QFP-80
M30240FA-XXXFP状态 ACTIVE-UNCONFIRMED
M30240FA-XXXFP工艺 CMOS
M30240FA-XXXFP包装形状 RECTANGULAR
M30240FA-XXXFP包装尺寸 FLATPACK
M30240FA-XXXFP表面贴装 Yes
M30240FA-XXXFP端子形式 GULL WING
M30240FA-XXXFP端子间距 0.8000 mm
M30240FA-XXXFP端子位置 QUAD
M30240FA-XXXFP包装材料 PLASTIC/EPOXY
M30240FA-XXXFP温度等级 OTHER
M30240FA-XXXFPADC通道 Yes
M30240FA-XXXFP地址总线宽度 0.0
M30240FA-XXXFP位数 16
M30240FA-XXXFP最大FCLK时钟频率 12 MHz
M30240FA-XXXFPDMA通道 Yes
M30240FA-XXXFP微处理器类型 MICROCONTROLLER
M30240FA-XXXFPPWM通道 Yes
M30240FA-XXXFPROM编程 MROM

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M30240FA-XXXFP器件文档内容

PRELIMINARY     MITSUBISHI ELECTRONICS
                AMERICA, INC.

             M30240

             M30240 Group Specification

             Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
                   Features ...............................................................1-3
                   Applications......................................................... 1-3
                   Pin Configuration ................................................ 1-4
                   Block Diagram..................................................... 1-5
                   Performance outline............................................ 1-6
                   Pin Description.................................................... 1-8
                   Overview ........................................................... 1-10

             Operation of Functional Blocks . . . . . . . . . 1-11
                   Central Processing Unit (CPU) ......................... 1-11
                   Processor Mode................................................ 1-14
                   Memory ............................................................. 1-15
                   SFR MAP .......................................................... 1-16
                   Reset................................................................. 1-22
                   Software Reset ................................................. 1-23
                   Clock-Generating Circuit................................... 1-23
                   Clock Control .................................................... 1-24
                   Stop Mode......................................................... 1-26
                   Wait Mode......................................................... 1-26
                   Status Transition Of the Internal Clock  ......... 1-26
                   Power Control ................................................... 1-27
                   Protection.......................................................... 1-28
                   Interrupts........................................................... 1-29
                   NMI Interrupt ..................................................... 1-35
                   Key-Input Interrupt ............................................ 1-36
                   Address Match Interrupt.................................... 1-38
                   Watchdog Timer................................................ 1-39
                   Frequency Synthesizer Circuit .......................... 1-41
                   Universal Serial Bus.......................................... 1-44
                   DMAC ............................................................... 1-63
                   Timers ............................................................... 1-68
                   Timer A ............................................................. 1-69
                   Timer B ............................................................. 1-80
                   UART0 through UART2 .................................... 1-83
                   A-D Converter ................................................. 1-106
                   CRC Calculation Circuit .................................. 1-116
                   Programmable I/O Ports ................................. 1-117

             Usage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-124
                   Usage Precautions.......................................... 1-124

             Specifications . . . . . . . . . . . . . . . . . . . . . . 1-128
                   Electrical ......................................................... 1-128
                   Timing ............................................................. 1-130
                   Timing Diagrams- Peripheral/interrupt ............ 1-133

             Applications . . . . . . . . . . . . . . . . . . . . . . . 1-134
                   Frequency Synthesizer Interface
                   and DC-DC Converter..................................... 1-134
                   Attach/Detach Function................................... 1-138
                   Low Pass Filter Network ................................. 1-139
                   USB Transceiver............................................. 1-140
                   Programming Notes ........................................ 1-141
                     MITSUBISHI ELECTRONICS
                     AMERICA, INC.

1-2
Preliminary Specifications REV. E                                  Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                     M30240 Group

Features       SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

1.0 Description

      The M30240 group is a 16-bit microcomputer based on the M16C family core technology. They are
      single-chip USB peripheral microcontrollers based on the Universal Serial Bus (USB) Version 1.1
      specification. They are packaged in an 80-pin, molded plastic QFP. These single-chip microcontrollers
      operate using sophisticated instructions featuring a high level of instruction efficiency, making them
      capable of executing instructions at high speed. They also feature a built-in multiplier and DMAC,
      making them ideal for controlling office communications, industrial equipment, and other high-speed
      processing applications.

1.1 Features

CPU .................................................... 16-bit (including a hardware multiplier)
Number of instructions ........................ 91
Shortest instruction execution time ..... 83ns f(XIN)=12MHz
USB Features:..................................... Five endpoint pairs (IN/OUT)

                                                      FIFO Sizes (endpoints 0-4):32,128, 32, 32, 32
                                                      Conforms to USB V1.1 Specification
USB Transceiver ................................. Conforms to USB V1.1 Specification-Internal Vref
Frequency Synthesizer........................ PLL for 48MHz clock
Memory capacity (mask device):......... ROM (40K, 48K) / RAM (3.0 K)
Memory capacity (OTP device):.......... PROM (128K) / RAM (5K)
Supply Voltage .................................... 4.1 to 5.25V f(XIN)=12MHz)
Interrupts............................................. 21 internal and 4 external interrupt sources,
                                                      4 software interrupt sources; 7 levels (including key input interrupt X 16)
Multifunction timer ............................... 5 X 16-bit, w/integrated 20mA (peak) PWM outputs
General purpose timer ........................ 3 X 16-bit, internal interrupt only
UART................................................... 3 X 7/8/9 bits;
                                                      Configurable for synchronous or asynchronous mode
DMAC.................................................. 2 channels (trigger: 18 sources)
A-D Converter ..................................... 10 bits X 8 channels
CRC calculation circuit ........................ 1 circuit (industry standard polynomial)
Watchdog timer ................................... 1 line (15 bit)
Programmable I/O............................... 63 lines
High current and LED Drivers ............. 5 high current and 8 LED drivers
Clock-generating circuit....................... 1 built-in circuit including feedback resistor
Package: ............................................. 80P6N (0.8 mm pitch)

1.2 Applications

      USB peripherals, such as telephones, audio systems, scanners, and digital cameras.

          1-3
Preliminary Specifications REV. E                                  Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                     M30240 Group

Pin Configuration                         SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

1.3 Pin Configuration

      Figure 1.1 shows the pin configuration (top view).

                P04/KI4
                     P05/KI5
                           P06/KI6
                                 P07/KI7
                                      P10/KI8
                                            P11/KI9
                                                  P12/KI10
                                                       P13/KI11
                                                             P14/KI12
                                                                   P15/KI13
                                                                        P16/KI14
                                                                              Vss
                                                                                    P17/KI15
                                                                                         Vcc
                                                                                               P20/LED0
                                                                                                     P21/LED1
                                                                                                          P22/LED2
                                                                                                                P23/LED3
                                                                                                                      P24/LED4
                                                                                                                           P25/LED5
                                                                                                                                 P26/LED6
                                                                                                                                       P27/LED7
                                                                                                                                            P30
                                                                                                                                                  P31

   P03/KI3 65   64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49 48 47 46 45 44 43 42 41                                                                            40 P32
   P02/KI2 66                                                                                                                                                      39 P33
   P01/KI1 67             M30240Mx/EC                                                                                                                              38 P34
   P00/KI0 68                                                                                                                                                      37 P35
P107/AN7 69                                                                                                                                                        36 P36
P106/AN6 70                                                                                                                                                        35 P37/CLKout
P105/AN5 71                                                                                                                                                        34 P60/CTS0/RTS0
P104/AN4 72                                                                                                                                                        33 P61/CLK0
P103/AN3 73                                                                                                                                                        32 P62/RxD0
P102/AN2 74                                                                                                                                                        31 P63/TxD0
P101/AN1 75                                                                                                                                                        30 P64/CTS1/RTS1/CLKS1
P100/AN0 76                                                                                                                                                        29 P65/CLK1
                                                                                                                                                                   28 P66/RxD1
      AVss 77                                                                                                                                                      27 P67/TxD1
       LPF 78                                                                                                                                                      26 P70/TxD2/TA0OUT
       Vref 79                                                                                                                                                     25 P71/RxD2/TA0IN
      AVcc 80

                1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24

                P87/ADTRG
                     P86/SOF
                            P85/NMI
                                 P84/INT1

                                       P83/ATTACH
                                             EXTCAP
                                                  BYTE
                                                       CNVss
                                                              D+
                                                                   D-
                                                                         RESET
                                                                              Xout
                                                                                    Vss
                                                                                         Xin
                                                                                               Vcc
                                                                                                    P82/INT0

                                                                                                          P81/TA4IN
                                                                                                               P80/TA4OUT

                                                                                                                     P77/TA3IN
                                                                                                                            P76/TA3OUT

                                                                                                                                 P75/TA2IN
                                                                                                                                       P74/TA2OUT
                                                                                                                                             P73/CTS2/RTS2/TA1IN
                                                                                                                                                  P72/CLK2/TA1OUT

Figure 1.1: Pin Configuration (top view)

                                          1-4
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Block Diagram                                                    SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

1.4 Block Diagram

      Figure 1.2 is a block diagram of the M30240 group.

               8     8  8                                        8  8  8       7                         8

I/O ports Port P0 Port P1 Port P2 Port P3 Port P6                      Port P7 Port P80~84 Port P85  Port P10

                  Internal peripheral functions                                          86, 87

                                                                                             Memory

          Timer         System clock generator                            ROM           RAM
                                XIN-XOUT
Timer TA0 (16 bits)                                                       M16C series16-bit CPU core
Timer TA1 (16 bits)        A-D converter
Timer TA2 (16 bits)                                                          Registers  Program counter
Timer TA3 (16 bits)        10 bits X 8 channels                                                 PC
Timer TA4 (16 bits)                                                       R0H R0L
Timer TB0 (16 bits)           USB function                                   R0H R0L       Vector table
Timer TB1 (16 bits)                                                          R1H R1L           INTB
Timer TB2 (16 bits)     Frequency Synthesizer                                      R2
                                                                                   R3     Stack pointer
Watchdog timer          UART/clock synchronous SI/O                                A0           ISP
                        (8 bits X 3 channels) (Note 1)                             A1         USP
       (1 line)                                                                     FB
                        CRC arithmetic circuit (CCITT)                                     Multiplier
     DMAC                (Polynomial : X16+X12+X5+1)                              SB

    (2 channels)                                                                FLG

       Note 1: One of serial I/O can be used for SIM interface.
Figure 1.2: Block diagram of M30240 group

                           1-5
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Performance outline                                        SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

1.5 Performance outline

      Table 1.1 is a performance outline of the M30240 group.

Table 1.1: Performance outline of M30240 group

                          Item                                              Performance

Number of basic instructions                               91 instructions

Shortest instruction execution time                        83ns (f(XIN) =12MHz)

Memory capacity           ROM                              (See Figure 3: ROM capacity field)
                          RAM
                                                           8 bits x 7, 7 bits x 1
I/O port                  P0 to P3, P6,P7, P8
                          (except P85), P10                1 bit x 1
                                                           16 bits x 5
Input port                P85                              16 bits x 3
                                                           (UART or clock synchronous) x 3
Multifunction Timer       TA0, TA1, TA2, TA3, TA4          10 bits x 8 channels
                                                           2 channels (trigger:18 sources)
General purpose Timer TB0, TB1, TB2                        CRC-CCITT
                                                           15 bits x 1 (with prescaler)
Serial I/O                UART0, UART1, UART2              21 internal and 4 external sources, 4 software sources, 7 levels
                                                           Built-in clock generation circuit (built-in feedback resistor, and
A-D converter                                              external ceramic or quartz oscillator)
                                                           4.1 to 5.25V, (f(XIN)=12MHz, without software wait)
DMAC                                                       250 mwatt, Vcc=5.0V, 12MHz
                                                           5V
CRC calculation circuit                                    5 mA available on ports P0, P1, P3,P6, P71, P73, P75, P77,
                                                           P81~P84, P86, P87, P10
Watchdog timer                                             10 mA available on ports P2, P70, P72, P74, P76, P80
                                                           0 to 70oC
Interrupt                                                  CMOS high performance silicon gate
                                                           80-pin plastic molded QFP
Clock-generating circuit

Supply voltage (typical)
Power consumption (typical)

                                    I/O withstand voltage

I/O characteristics

                          Average output current

Operating temperature
Device configuration
Package

                                                           1-6
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Performance outline                  SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

Mitsubishi plans to release the following products in the M30240 group:
  (1) Support for mask ROM version and one-time PROM version
  (2) ROM capacity
  (3) Package
       80P6N: Plastic molded QFP (mask ROM version and one-time PROM version)

  Figure 1.3 shows the type number, memory size and package for the M30240 group.

Type No. M 3 0 24 0 M 5 X X X F P

                                     Package type:
                                        FP : Package 80P6N

                                     ROM No.
                                        Omitted for blank one-time PROM version,and
                                        EPROM version

                                     ROM capacity:                 7: 56K bytes
                                     1: 8K bytes                   8: 64K bytes
                                     2: 16K bytes                  9: 80K bytes
                                     3: 24K bytes                  A: 96K bytes
                                     4: 32K bytes                  C: 128K bytes
                                     5: 40K bytes
                                     6: 48K bytes

                                     Memory type:
                                        M : Mask ROM version
                                        E : EPROM or one-time PROM version
                                        S : External ROM version
                                        F : Flash memory version

                                     Part type:
                                     Specifies part variations with M30240 group

                                     M30240 Group
                                     M16C Family

Figure 1.3: Type number, memory size, and package

      Table 1.2 shows the Package Number, type, ROM and RAM Capacity for M30240 Group.
Table 1.2: M30240 Group

       Type  ROM Capacity  RAM Capacity            Package Type               Remarks
M30240M5        40K bytes      3K bytes                 80P6N      Mask ROM Version
M30240M6        48K bytes      3K bytes                 80P6N      Mask ROM Version
M30240ECFP     128K bytes      5K bytes                 80P6N      One-time PROM version

                           1-7
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Pin Description                          SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

1.6 Pin Description

Table 1.3: Figure Pin Description

Pin # Name           I/O                                           Description

1      P87           I/O CMOS I/O port. This pin also functions as an external trigger for A-D conversion.

2      P86           I/O  CMOS I/O port. This pin also functions as the start of frame (SOF) pulse for the
                          USB module.

3      P85/(NMI)     I CMOS input port. This pin also functions as a non-maskable external interrupt.

4,5 P84 ~ P83        I/O  CMOS I/O port. These pins also functions as external interrupt 1 and are used
                          to enable the stealth detach function for the USB transceiver.

6 EXTCAP                   An external capacitor (Ext. Cap) pin. When the USB transceiver voltage
7 BYTE                     converter is used, a 2.2 F and a 0.1 F capacitor should connect between this
                     _ pin and Vss to ensure proper operation of the USB line driver. This option is
                           enabled by setting bit 4 of the USB control register (000C16) to a "1".

                     I Connect this pin to Vss

8      CNVss          I Connect this pin to Vss
                     I/O USB D+ voltage line interface, a series resistor of 33  is connected to this pin.
9      USB D+

10 USB D-            I/O USB D- voltage line interface, a series resistor of 33  is connected to this pin.

11 RESET             I A "L" on this input resets the microcomputer.

12 Xout              O See Xin

13 Vss               I Ground: Vss = 0V
14 Xin
                          Input and output signals to and from the internal clock generation circuit.

                     I    Connect a ceramic resonator or quartz crystal between Xin and Xout pins to set
                          the oscillation frequency. If an external clock is used, connect the clock source

                          to the Xin pin and leave the Xout pin open.

  15 Vcc             I Power: Vcc = 4.1~ 5.25V
  16 P82
17-18 P81 ~ P80      I/O CMOS I/O port. This pin also functions as external interrupt 0.

                     I/O  CMOS I/O port. Pins in this port also function as TimerA4 input and output as
                          selected by software.

19-22 P77 ~ P74              CMOS I/O port. Pins in this port also function as timer pins.
23-26 P73 ~ P70      I/O P77 and P76 can function as TimerA3 input and output as selected by software.
27-30 P67 ~ P64
                             P75 and P74 can function as TimerA2 input and output as selected by software.

                             CMOS I/O port. Pins in this port also function as UART2 CTS, RTS, CLK, RXD,
                             and TXD as selected by software.
                     I/O P73 and P72 can function as TimerA1 input and output as selected by software.
                             P71 and P70 can function as TimerA0 input and output as selected by software.

                             CMOS I/O port. Pins in this port also function as UART1 CTS, RTS, CLK, Serial
                     I/O Clock, RXD, and TXD as selected by software. TXD(OE~) and RTS(SUSPEND)

                             in addition to D+ and D- can be used to run the device in USB bypass mode.

31-34 P63 ~ P60      I/O  CMOS I/O port. Pins in this port also function as UART0 CTS, RTS, CLK, RXD,
                          and TXD as selected by software.

35-42 P37 ~ P30      I/O CMOS I/O port.

43-50  P27/LED7      I/O CMOS I/O port. These pins are capable of driving up to 20mA (peak) for LEDs.
       ~ P20/LED0

                                         1-8
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Pin Description                         SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

Table 1.3: Figure Pin Description

Pin # Name         I/O                                             Description

  51   Vcc         I Power: Vcc = 4.1~ 5.25V
  52   P17/KI15
  53   Vss         I/O CMOS I/O port. This port can also function as the key-on wakeup interrupt KI15.
       P16/KI14
54-60  ~ P10/KI8   I Ground: Vss = 0V

                   I/O  CMOS I/O port. This port can also function as the key-on wakeup interrupts (KI8
                        ~ KI14).

61-68  P07/KI7     I/O  CMOS I/O port. This port can also function as the key-on wakeup interrupts (KI0
       ~ P00/KI0        ~ KI7).

69-76 P107 ~ P100  I/O  CMOS I/O port. These pins also function as Analog inputs 7-0 for A-D
                        conversion

77 AVss            I This pin is a power supply input for the AD converter. (Connect to Vss)
78 LPF             O Loop filter for the frequency synthesizer.

79 VREF            I This pin is the reference voltage input for the A-D converter.
80 AVcc            I This pin is a power supply input for the AD converter. (Connect to Vcc)

                                   1-9
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Overview                                      SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

1.7 Overview

           The M30240 group is a single chip PC peripheral microcontroller based on the Universal
           Serial Bus (USB) Version 1.1 specification. This device provides interface between a USB-
           equipped host computer and PC peripherals such as telephones, audio systems, and digital
           cameras. The M30240 block diagram is shown in Figure 1.4.

           The USB function control unit of the M30240 group can support all four data transfer types
           listed in the USB specification: Isochronous, Interrupt, Bulk, and Control. Each transfer type is
           used for controlling a different set of PC peripherals. Isochronous transfers provide guaranteed
           bus access, a constant data rate, and error tolerance for devices such as computer-telephone
           integration (CTI) and audio systems. Interrupt transfers are designed to support human input
           devices (HID) that communicate small amounts of data infrequently. Bulk transfers are
           necessary for devices such as digital cameras and scanners that communicate large amounts
           of data to the PC as bus bandwidth becomes free. Finally, control transfers are supported
           and are useful for bursty, host-initiated type communication where bus management is the
           primary concern.

                                                                                 1 - 12MHz

                                               frequency 48 MHz
                                               synthesizer

                                  UART x 3        RAM
                                                                             USB Function Control Unit
          LED Drivers             Timers x 8      ROM                                                   D+
                                                                                          Transceiver
          (X 8)

                                                  M16C CPU                                              D-

                                  Watchdog

                                  Timer

          A-D                                     DMAC x 2
          Converter
                                  CRC Circuit

                                                                   FIFOs

                                  (Normal MCU or DMA Transfer)

                                  I/O Ports (P0~P3, P6 ~ P8, P10)

Figure 1.4: M30240 block diagram

                                            1-10
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Central Processing Unit (CPU)                            SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.0 Operation of Functional Blocks

      The M30240 group accommodates certain units in a single chip. These units include ROM and RAM to
      store instructions and data, and the central processing unit (CPU) to execute arithmetic/logic operations.
      Also included are peripheral units such as USB, timers, serial I/O, DMAC, CRC calculation circuit, A-D
      converter, and I/O ports.
      The following explains each unit.

2.1 Central Processing Unit (CPU)

      The CPU has a total of 13 registers shown in Figure 1.5. Seven of these registers (R0, R1, R2, R3, A0,
      A1, and FB) come in two sets; therefore, these have two register banks.

          b15             b8 b7           b0

R0(Note)               H         L

          b15             b8 b7           b0                         b19     b0

R1(Note)               H         L                       PC                      Program counter

                                              Data                   b19
                                              registers
                                                         INTB H
          b15                    b0                                          b0

R2(Note)                                                                  L               Interrupt table

                                                                                          register

          b15                    b0                                 b15      b0

R3(Note)                                                 USP                     User stack pointer

                  b15            b0                                 b15      b0

A0(Note)                                      Address    ISP                     Interrupt stack
                                                                                 pointer
                  b15            b0           registers             b15
                                                                             b0
A1(Note)                         b0                      SB
                                                                                 Static base
                  b15                        Frame base             b15          register
                                             registers
FB(Note)                                                 FLG                 b0

                                                                                  Flag register

                                              IPL                         U I OB S Z D C

            Note: These registers consist of two register banks.

Figure 1.5: Central processing unit register
  2.1.1 Data registers (R0, R0H, R0L, R1, R1H, R1L, R2, and R3)
        Data registers (R0, R1, R2, and R3) are configured with 16 bits, and are used primarily for transfer
        and arithmetic/logic operations.

                                                              1-11
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Central Processing Unit (CPU)  SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

     Registers R0 and R1 each can be used as separate 8-bit data registers, high-order bits as (R0H/R1H),
     and low-order bits as (R0L/R1L). In some instructions, registers R2 and R0, as well as R3 and R1, can
     be used as 32-bit data registers (R2R0/R3R1).

2.1.2 Address registers (A0 and A1)
     Address registers (A0 and A1) are configured with 16 bits, and have functions equivalent to those of
     data registers. These registers can also be used for address register indirect addressing and address
     register relative addressing.
     In some instructions, registers A1 and A0 can be combined for use as a 32-bit address register (A1A0).

2.1.3 Frame base register (FB)
     Frame base register (FB) is configured with 16 bits, and is used for FB relative addressing.

2.1.4 Program counter (PC)
     Program counter (PC) is configured with 20 bits, indicating the address of an instruction to be execut-
     ed.

2.1.5 Interrupt table register (INTB)
     Interrupt table register (INTB) is configured with 20 bits, indicating the start address of an interrupt vec-
     tor table. INTB can be used as separate registers of four high-order bits and 16 low-order bits.

2.1.6 Stack pointer (USP/ISP)
     Stack pointer comes in two types: user stack pointer (USP) and interrupt stack pointer (ISP), each con-
     figured with 16 bits.
     Your desired type of stack pointer (USP or ISP) can be selected by a stack pointer select flag (U flag).
     This flag is located at the position of bit 7 in the flag register (FLG).

2.1.7 Static base register (SB)
     Static base register (SB) is configured with 16 bits, and is used for SB relative addressing.

2.1.8 Flag register (FLG)
     Flag register (FLG) is configured with 11 bits, each bit is used as a flag. Figure 1.6 shows the flag reg-
     ister (FLG). The following explains the function of each flag:

2.1.8.1 Bit 0: Carry flag (C flag)
           This flag retains a carry, borrow, or shift-out bit that has occurred in the arithmetic/logic unit.

2.1.8.2 Bit 1: Debug flag (D flag)
           This flag enables a single-step interrupt.
           When this flag is "1", a single-step interrupt is generated after instruction execution. This flag is cleared to "0"
           when the interrupt is acknowledged.

2.1.8.3 Bit 2: Zero flag (Z flag)
           This flag is set to "1" when an arithmetic operation resulted in 0; otherwise, cleared to "0".

2.1.8.4 Bit 3: Sign flag (S flag)
           This flag is set to "1" when an arithmetic operation resulted in a negative value; otherwise, cleared to "0".

2.1.8.5 Bit 4: Register bank select flag (B flag)
           This flag chooses a register bank. Register bank 0 is selected when this flag is "0"; register bank 1 is selected
           when this flag is "1".

2.1.8.6 Bit 5: Overflow flag (O flag)
           This flag is set to "1" when an arithmetic operation resulted in overflow; otherwise, cleared to "0".

                                                                 1-12
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Central Processing Unit (CPU)          SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.1.8.7 Bit 6: Interrupt enable flag (I flag)

         This flag enables a maskable interrupt.

         An interrupt is disabled when this flag is "0", and is enabled when this flag is "1". This flag is cleared to "0"
         when the interrupt is acknowledged.
2.1.8.8 Bit 7: Stack pointer select flag (U flag)

         Interrupt stack pointer (ISP) is selected when this flag is "0"; user stack pointer (USP) is selected when this
         flag is "1".

         This flag is cleared to "0" when a hardware interrupt is acknowledged or an INT instruction of software inter-
         rupts 0 to 31 is executed.
2.1.8.9 Bits 8 to 11: Reserved area
2.1.8.10 Bits 12 to 14: Processor interrupt priority level (IPL)

         Processor interrupt priority level (IPL) is configured with three bits, for specification of up to eight processor
         interrupt priority levels from level 0 to level 7.

         If a requested interrupt has priority greater than the processor interrupt priority level (IPL), the interrupt is en-
         abled.
2.1.8.11 Bit 15: Reserved area

    The C, Z, S, and O flags are changed when instructions are executed. See the M16C software manual
    for details.

b15                                                    b0

       IPL  U I O B S Z D C Flag register (FLG)

                                                           Carry flag
                                                           Debug flag
                                                           Zero flag
                                                           Sign flag
                                                           Register bank select flag
                                                           Overflow flag
                                                           Interrupt enable flag
                                                           Stack pointer select flag
                                                           Reserved area
                                                           Processor interrupt priority level
                                                           Reserved area

Figure 1.6: Flag register (FLG)

                                 1-13
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Processor Mode                                            SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.2 Processor Mode

      Figure 1.7 shows the processor mode registers 0 and 1.

Processor mode register 0 (Note 1)

b7 b6 b5 b4 b3 b2 b1 b0  Symbol        Address             When reset
                         PM0           000416              0016 (Note)
0               000 0

                         Bit symbol              Bit name               Function                             RW
                         Reserved bit
                                                           Must always be set to "0"

                         PM03          Software reset bit  The device is reset when this bit is set
                                                           to "1". The value of this bit is "0" when
                                                           read.

                         Nothing is assigned. These bits can neither be set nor reset. When read,
                         their contents are indeterminate.

                         Note : Set bit 1 of the protect register (address 000A 16) to "1" when writing new
                                   values to this register.

Processor mode register 1 (Note)

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                  Address   When reset
                         PM1                     000516    00XXXXX02
0               00

                         Bit symbol              Bit name               Function                             RW

                         Reserved bit                      Must always be set to "0"

                         Nothing is assigned.
                         These bits can neither be set nor reset. When read, their contents are
                         indeterminate.

                         PM17          Wait bit            0 : No wait state
                                                           1 : Wait state inserted

                         Note : Set bit 1 of the protect register (address 000A 16) to "1" when writing new values
                                  to this register.

Figure 1.7: Processor mode registers 0 and 1

                                                 1-14
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Memory                                        SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.3 Memory

                                                                   0000016   SFR
                                                                    0040016  RAM

                                                                   XXXXX16

                                                                             unused

                                                                   yyyyy16

                                                                             ROM

            Type      Address xxxxx 16  Address yyyyy 16           FFE0016     Special page
            M30240M5    0100016          F600016                   FFFDC16      vector table
                                         F400016
            M30240M6  0100016            E000016                   FFFFF16   Undefined instruction
                                                                                  Overflow
            M30240ECFP 0180016
                                                                               BRK instruction
                                                                              Address match

                                                                                 Single step
                                                                               Watchdog timer

                                                                                      DBC
                                                                                      NMI
                                                                                     Reset

Figure 1.8: Memory Map

      Figure 1.8 is a memory map of the M30240 group. The address space extends the 1M bytes from
      address 0000016 to FFFFF16. Addresses above yyyyy16 are ROM. For example, in the M30240ECFP,
      there is 128K bytes of internal ROM from E000016 to FFFFF16. The special page vector table is mapped
      from FFE0016 to FFFDB16. If the starting addresses of subroutines or the destination addresses of jumps
      are stored here, subroutine call instructions and jump instructions can be used as two-byte instructions,
      reducing the number of program steps.

      The vector table for fixed interrupts such as the reset and NMI are mapped from FFFDC16 to FFFFF16.
      The starting addresses of the interrupt routines are stored here. The address of the vector table for
      software interrupts can be set as desired using the internal register (INTB). See Section 2.12 on
      interrupts for further details.

      Addresses below xxxxx16 are RAM. For example, in M30240ECFP, 5K bytes of internal RAM are
      mapped to the space from 0040016 to 017FF16. In addition to storing data, the RAM also stores the stack
      used when calling subroutines and when interrupts are generated.The SFR area is mapped to 0000016
      to 003FF16. This area accommodates control registers for peripheral devices such as I/O ports, A-D
      converter, serial I/O, and timers. Section 2.4 describes the SFR area for peripheral unit control registers.
      Any part of the SFR area that is unoccupied is reserved and cannot be used for other purposes.

                                        1-15
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SFR MAP                                         SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.4 SFR MAP

The table below shows the peripheral control registers, their addresses, names, acronyms, and values
after reset.

             Address                  Register name            Acronym  Value after reset
              000016
              000116  Processor mode register 0                PM0          0016
              000216  Processor mode register 1                PM1
              000316  System clock control register 0          CM0      00                 0
              000416  System clock control register 1          CM1
              000516  Address match interrupt enable register               4816
              000616  Protect register                         AIER
              000716  USB control register                     PRCR         2016
              000816  Watchdog timer start register
              000916  Watchdog timer control register          USBC                   00
              000A16  Address match interrupt register 0                          000
              000B16                                           WDTS
              000C16  Address match interrupt register 1       WDC          0016
              000D16
              000E16  Reserved                                 RMAD0    000?????
              000F16  USB attach / detach register                                  0016
              001016                                           RMAD1                0016
              001116                                                                     0000
              001216
              001316                                                                0016
              001416                                                                0016
              001516
              001616                                                                     0000
              001716
              001816                                           USBAD        0016
              001916                                           SAR0
              001A16
              001B16
              001C16
              001D16
              001E16

              001F16

             002016   DMA0 source pointer                      DAR0
             002116   DMA0 destination pointer                 TCR0
             002216   DMA0 transfer counter                    DM0CON 0 0 0 0 0 ? 0 0
             002316   DMA0 control register
             002416                                            SAR1
             002516   DMA1 source pointer                      DAR1
             002616   DMA1 destination pointer                 TCR1
             002716   DMA1 transfer counter                    DM1CON 0 0 0 0 0 ? 0 0
             002816   DMA1 control register
             002916
             002A16
             002B16
             002C16
             002D16
             002E16
             002F16
             003016
             003116
             003216
             003316
             003416
             003516
             003616
             003716
             003816
             003916
             003A16
             003B16
             003C16
             003D16
             003E16
             003F16

                                                1-16
Preliminary Specifications REV. E                                              Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                 M30240 Group

SFR MAP                 SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

         Address                  Register name                       Acronym  Value after reset
          004016
          004116  Suspend interrupt control register                  SUSPIC                ?000
          004216
          004316  Resume interrupt control register                   RSMIC                 ?000
          004416  USB SOF interrupt control register                  SOFIC        00?000
          004516
          004616  Bus collision detection interrupt control register  BCNIC                 ?000
          004716  DMA0 interrupt control register                     DM0IC                 ?000
          004816  DMA1 interrupt control register                     DM1IC                 ?000
          004916  Key input interrupt control register                KUPIC                 ?000
          004A16  A-D conversion interrupt control register           ADIC                  ?000
          004B16  UART2 transmit interrupt control register           S2TIC                 ?000
          004C16  UART2 receive interrupt control register            S2RIC                 ?000
          004D16  UART0 transmit interrupt control register           S0TIC                 ?000
          004E16  UART0 receive interrupt control register            S0RIC                 ?000
          004F16  UART1 transmit interrupt control register           S1TIC                 ?000
          005016  UART1 receive interrupt control register            S1RIC                 ?000
          005116  TIMER A0 interrupt control register                 TA0IC                 ?000
          005216  TIMER A1 interrupt control register                 TA1IC                 ?000
          005316  TIMER A2 interrupt control register                 TA2IC                 ?000
          005416  TIMER A3 interrupt control register                 TA3IC                 ?000
          005516  TIMER A4 interrupt control register                 TA4IC                 ?000
          005616  TIMER B0 interrupt control register                 TB0IC                 ?000
          005716  TIMER B1 interrupt control register                 TB1IC                 ?000
          005816  Reset interrupt control register                    RSTIC                 ?000
          005916  INT0 interrupt control register                     INT0IC       00?000
          005A16  INT1 interrupt control register                     INT1IC       00?000
          005B16  USB function interrupt control register             USBFIC                ?000
          005C16  ---
          005D16  USB address register                                USBA            0016
          005E16  USB power management register                       USBPM           0016
          005F16  USB interrupt status register 1                     USBIS1          0016
                  USB interrupt status register 2                     USBIS2          0016
          030016  USB interrupt enable register 1                     USBIE1          FF16
          030116  USB interrupt enable register 2                     USBIE2          3316
          030216  USB frame number register low                       USBSOFL         0016
          030316  USB frame number register high                      USBSOFH         0016
          030416  USB ISO control register                            USBISOC         0016
          030516  USB DMA0 source register                            USBSAR0         0016
          030616  USB DMA1 source register                            USBSAR1         0016
          030716  USB endpoint enable                                 USBEPEN         FF16
          030816
          030916  USB reserved                                        EP0CS           0016
          030A16  USB EP 0 control/status register
          030B16  USB reserved                                        EP0MP           0816
          030C16  USB EP 0 max packet size register
          030D16  USB reserved                                        EP0WC           0016
          030E16  USB EP 0 OUT write count
          030F16  USB reserved                                        EP1ICS          0016
          031016  USB reserved                                        EP1OCS          0016
          031116  USB reserved                                        EP1IMP          0016
          031216  USB EP 1 IN control/status register                 EP1OMP          0016
          031316  USB EP 1 OUT control/status register                EP1WC           0016
          031416  USB EP 1 IN max packet size register
          031516  USB EP 1 OUT max packet size register
          031616  USB EP 1 OUT write count
          031716  USB reserved
          031816  USB reserved
          031916
          031A16
          031B16
          031C16
          031D16
          031E16
          031F16

                  1-17
Preliminary Specifications REV. E                                  Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                     M30240 Group

SFR MAP           SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

         Address                  Register name          Acronym   Value after reset
          032016  USB reserved
          032116  USB EP 2 IN control/status register    EP2ICS           0016
          032216  USB EP 2 OUT control/status register   EP2OCS           0016
          032316  USB EP 2 IN max packet size register   EP2IMP           0016
          032416  USB EP 2 OUT max packet size register  EP2OMP           0016
          032516  USB EP 2 OUT write count               EP2WC            0016
          032616  USB reserved
          032716  USB reserved                           EP3ICS           0016
          032816  USB reserved                           EP3OCS           0016
          032916  USB EP 3 IN control/status register    EP3IMP           0016
          032A16  USB EP 3 OUT control/status register   EP3OMP           0016
          032B16  USB EP 3 IN max packet size register   EP3WC            0016
          032C16  USB EP 3 OUT max packet size register                   0016
          032D16  USB EP 3 OUT write count               EP4ICS
          032E16  USB reserved                           EP4OCS           0016
          032F16  USB reserved                           EP4IMP           0016
          033016  USB reserved                           EP4OMP           0016
          033116  USB EP 4 IN control/status register    EP4WC            0016
          033216  USB EP 4 OUT control/status register                    0016
          033316  USB EP 4 IN max packet size register   EP0
          033416  USB EP 4 OUT max packet size register  EP1
          033516  USB EP 4 OUT write count               EP2
          033616  USB reserved                           EP3
          033716  USB reserved                           EP4
          033816  USB EP 0 FIFO
          033916  USB EP 1 FIFO
          033A16  USB EP 2 FIFO
          033B16  USB EP 3 FIFO
          033C16  USB EP 4 FIFO
          033D16  reserved
          033E16  reserved
          033F16  reserved
          034016
          034116
          034216
          034316
          034416
          034516
          034616
          034716
          034816
          034916
          034A16
          034B16
          034C16
          034D16
          034E16
          034F16
          035016
          035116
          035216
          035316
          035416
          035516
          035616
          035716
          035816
          035916
          035A16
          035B16
          035C16
          035D16
          035E16
          035F16

                  1-18
Preliminary Specifications REV. E                                                 Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                    M30240 Group

SFR MAP                 SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

         Address                  Register name                Acronym  Value after reset
          037016
          037116  Reserved                                     U2MR         0016
          037216  UART2 transmit / receive mode register       U2BRG
          037316  UART2 bit rate generator                     U2TB         0816
          037416  UART2 transmit buffer register               U2C0         0216
          037516  UART2 transmit /receive control register 0   U2C1
          037616  UART2 transmit / receive control register 1  U2RB     00  0016
          037716  UART2 receive buffer register                TABSR
          037816  Count start flag                                          00000
          037916  Reserved                                     ONSF         0016
          037A16  One-shot start flag                          TRGSR        0016
          037B16  Trigger select register                      UDF
          037C16  Up-down flag                                                      0016
          037D16                                               TA0                  0016
          037E16  Timer A0                                                          0016
          037F16                                               TA1                  0016
          038016  Timer A1                                                          0016
          038116                                               TA2      00? 0000
          038216  Timer A2                                              00? 0000
          038316                                               TA3      00? 0000
          038416  Timer A3
          038516                                               TA4                  0016
          038616  Timer A4
          038716                                               TB0                  0816
          038816  Timer B0                                                          0216
          038916                                               TB1
          038A16  Timer B1                                                          0016
          038B16                                               TB2
          038C16  Timer B2                                     TA0MR                0816
          038D16  Timer A0 mode register                       TA1MR                0216
          038E16  Timer A1 mode register                       TA2MR
          038F16  Timer A2 mode register                       TA3MR
          039016  Timer A3 mode register                       TA4MR
          039116  Timer A4 mode register                       TB0MR
          039216  Timer B0 mode register                       TB1MR
          039316  Timer B1 mode register                       TB2MR
          039416  Timer B2 mode register
          039516                                               U0MR
          039616  UART0 transmit / receive mode register       U0BRG
          039716  UART0 bit rate generator                     U0TB
          039816  UART0 transmit buffer register               U0C0
          039916  UART0 transmit / receive control register 0  U0C1
          039A16  UART0 transmit / receive control register 1  U0RB
          039B16  UART0 receive buffer register                U1MR
          039C16  UART1 transmit / receive mode register       U1BRG
          039D16  UART1 bit rate generator                     U1TB
          039E16  UART1 transmit buffer register               U1C0
          039F16  UART1 transmit / receive control register 0  U1C1
          03A016  UART1 transmit / receive control register 1  U1RB
          03A116  UART1 receive buffer register
          03A216
          03A316
          03A416
          03A516
          03A616
          03A716
          03A816
          03A916
          03AA16
          03AB16
          03AC16
          03AD16
          03AE16
          03AF16

                  1-19
Preliminary Specifications REV. E                                      Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                         M30240 Group

SFR MAP           SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

         Address                  Register name               Acronym      Value after reset
          03B016  UART transmit / receive control register 2  UCON         0000000
          03B116
          03B216  DMA0 cause select register                  DM0SL                0016
          03B316  DMA1 cause select register                  DM1SL                0016
          03B416
          03B516  CRC data register                           CRCD                                   0
          03B616  CRC input register                          CRCIN    00000???
          03B716
          03B816  A-D register 0                              AD0                  0016
          03B916  A-D register 1                              AD1                  0016
          03BA16  A-D register 2                              AD2                  6016
          03BB16  A-D register 3                              AD3                  FF16
          03BC16  A-D register 4                              AD4                  FF16
          03BD16  A-D register 5                              AD5                  FF16
          03BE16  A-D register 6                              AD6                  0016
          03BF16  A-D register 7                              AD7                  0016
          03C016                                                                   0016
          03C116  A-D control register 2                      ADCON2               0016
          03C216  A-D control register 0                      ADCON0
          03C316  A-D control register 1                      ADCON1               0016
          03C416                                                                   0016
          03C516  Frequency synthesizer clock control         FSCCR
          03C616  Frequency synthesizer control               FSC
          03C716  Frequency synthesizer multiplier control    FSM
          03C816  Frequency synthesizer prescaler control     FSP
          03C916  Frequency synthesizer divider               FSD
          03CA16  Port P0                                     P0
          03CB16  Port P1                                     P1
          03CC16  Port P0 direction register                  PD0
          03CD16  Port P1 direction register                  PD1
          03CE16  Port P2                                     P2
          03CF16  Port P3                                     P3
          03D016  Port P2 direction register                  PD2
          03D116  Port P3 direction register                  PD3
          03D216
          03D316  Port P6                                     P6
          03D416  Port P7                                     P7
          03D516  Port P6 direction register                  PD6
          03D616  Port P7 direction register                  PD7
          03D716
          03D816
          03D916
          03DA16
          03DB16
          03DC16
          03DD16
          03DE16
          03DF16
          03E016
          03E116
          03E216
          03E316
          03E416
          03E516
          03E616
          03E716
          03E816
          03E916
          03EA16
          03EB16
          03EC16
          03ED16
          03EE16
          03EF16

                  1-20
Preliminary Specifications REV. E                                        Mitsubishi microcomputers
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SFR MAP                                              SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

         Address            Register name            Acronym           Value after reset
          03F016                                     P8            00 00000
          03F116  Port P8                            PD8
          03F216                                     P10                       0016
          03F316  Port P8 direction register         PD10
          03F416
          03F516  Port P10
          03F616
          03F716  Port P10 direction register
          03F816
          03F916  P2 drive capacity                  P2DR          0016
          03FA16  Timer A Output Drive Capacity      TADR          0016
          03FB16  Pull-up control register 0         PUR0          0016
          03FC16  Pull-up control register 1         PUR1          0016
          03FD16
          03FE16
          03FF16

                                               1-21
Preliminary Specifications REV. E                                              Mitsubishi microcomputers
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Reset                                                     SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.5 Reset

      There are two types of resets: hardware and software. In both cases, operation is the same after the
      reset. (See "Software Reset" for further details regarding software resets.) This section explains on
      hardware resets.

When the supply voltage is within the range where operation is guaranteed, a reset is effected by holding
the reset pin level "L" (0.2VCC max.) for at least 20 f(XIN) cycles. When the reset pin level is then
returned to the "H" level while main clock is stable, the reset status is cancelled and program execution
resumes from the address in the reset vector table.

Figure 1.9 shows an example of a reset circuit. Figure 1.10 shows the reset sequence.

.

                                               5V                        4.0V
                                             VCC

                                                      0V

                  RESET  VCC                          5V

                                             RESET                       0.8V
                                                    0V

                    Example when V CC = 5V.
Figure 1.9: Reset circuit

         XIN      At least 20 cycles are needed
         RESET
Internal clock F                    Internal clock F
                                    24 cycles
         Address
                                                      FFFFC16            Content of reset vector

                                                                FFFFE16

Figure 1.10: Reset sequence

                                                          1-22
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Software Reset                                   SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

      When the RESET pin level = "L", all ports change to input mode (floating.) Table 1.4 shows the status
      of the other pins while the RESET pin level is "L".

Table 1.4: Main clock-generating circuits

                            Functions                           Main clock-generating circuit
Use of clock                                     CPU's operating clock source
Usable oscillator                                 Internal peripheral units' operating clock source
Pins to connect oscillator                       Ceramic or crystal oscillator
Oscillation stop/restart function                Xin, Xout
Oscillator status immediately after reset        Available
                                                 Oscillating

2.6 Software Reset

      Writing a "1" to bit 3 of the processor mode register 0 (address 000416) applies a (software) reset to the
      microcomputer. A software reset has almost the same effect as a hardware reset with the following
      exceptions:
       The contents of internal RAM are preserved
       All USB, DC-DC converter, and PLL SFR values are preserved. (See Section 2.4)

2.7 Clock-Generating Circuit

      The clock-generating circuit contains one oscillator circuit that supplies the operating clock sources to
      the CPU and internal peripheral units.Example of oscillator circuit
      Figure 1.11 shows some examples of the main clock circuit, one using an oscillator connected to the
      circuit, and the other one using an externally derived clock for input. Circuit constants in Figure 1.11 vary
      with each oscillator used. Use circuit constant values recommended by the oscillator manufacturer.

    Microcomputer                                                      Microcomputer

(Built-in feedback resistor)                                       (Built-in feedback resistor)

XIN             XOUT                                               XIN  XOUT

                                                                        Open

                              (Note)
                              Rd

     CIN                      COUT                                    Externally derived clock

                                                                   Vcc
                                                                   Vss

       Note: Insert a damping resistor if required. The resistance will vary depending on the oscillator and the oscillation drive
               capacity setting. Use the value recommended by the maker of the oscillator.
               When the oscillation drive capacity is set to low, check that oscillation is stable.

Figure 1.11: Examples of clock source

                                           1-23
Preliminary Specifications REV. E                                                                       Mitsubishi microcomputers
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                                                                                                          M30240 Group

Clock Control                                                 SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.8 Clock Control

      Figure 1.12 shows the block diagram of the clock-generating circuit.

                                                              XIN XOUT

                                                                                                           fusb (48MHz)

                                                                          Frequency

                                                                          Synthesizer  fsyn                fAD

                                                              Main clock  Circuit

                                                                                                                           f1SIO2
                                                                                                           f1

                                                              FSCCR0=1                                     f8            f8SIO2
                                                              FSCCR0=0
                                                                                                                            f32SIO2
                             CM10 "1"                                                                      f32
                             Write signal
                                               SQ

                                               R                                                    bc
                                                                                             a Divider d
        RESET
                                                                                                                              Internal clock
Software reset
                                                                          CM02
             NMI
                                               SQ
          Interrupt request
          level judgment
          output

                             WAIT instruction  R

                                                                                                        b                            c

                                                              a                 1/2    1/2   1/2           1/2           1/2

                                                                                                               CM06=1    CM06=0
                                                                                             CM06=0                      CM17,CM16=11
                                                                                             CM17,CM16=10
                                                                                                                                   d

                                                                                          CM06=0
                                                                                          CM17,CM16=01

                                                                          CM06=0
                                                                          CM17,CM16=00

                             CM0i : Bit i at address 000616                                                            Details of divider
                             CM1i : Bit i at address 000716
                             FSCCRi: Bit i at address 03DB16

Figure 1.12: Clock-generating circuit

   The following paragraphs describe the clocks generated by the clock-generating circuit.

2.8.1 Main clock

     The main clock is generated by the main clock oscillation circuit. After a reset, the clock is divided by
     8 to the internal clock . The clock can be stopped using the main clock stop bit (bit 5 at address
     000616). Stopping the clock reduces the power dissipation.

     After the oscillation of the main clock oscillation circuit has stabilized, the drive capacity of the f(Xout)
     pin can be reduced using the f(Xin)-f(Xout) drive capacity select bit (bit 5 at address 000716). Reducing
     the drive capacity of the f(Xout) pin reduces the power dissipation. This bit defaults to "1" when shifting
     to stop mode and after a reset.

2.8.2 Internal clock
     The internal clock  is the clock that drives the CPU, and is either the main clock or is derived by di-
     viding the main clock by 2, 4, 8, or 16. The internal clock  is derived by dividing the main clock by 8
     after a reset.

     When shifting to stop mode, the main clock division select bit (bit 6 at 000616) is set to "1".

                                                              1-24
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2.8.3 Peripheral function clock
2.8.3.1 f1, f8, f32
     The clock for the peripheral devices is derived from the main clock or by dividing it by 8 or 32. The
     peripheral function clock is stopped by stopping the main clock or by setting the WAIT peripheral func-
     tion clock stop bit (bit 2 at 000616) to "1" and then executing a WAIT instruction.

2.8.3.2 fAD
     This clock has the same frequency as the main clock and is used for A-D conversion.

2.8.4 Clock Output
   In single-chip mode, the clock output function select bits (bits 0 and 1 at address 000616) enable f8 or
   f32 to be output from the P37/CLKOUT pin. When the WAIT peripheral function clock stop bit (bit 2 at
   address 000616) is set to "1", the output of f8 and f32 stops when a WAIT instruction is executed.
   Figure 1.13 shows the system clock control registers 0 and 1.

               System clock control register 0 (Note 1)

               b7 b6 b5 b4 b3 b2 b1 b0  Symbol                    Address       When reset
                                                                  000616             4816
                                        CM0

                                        Bit symbol            Bit name                           Function                  RW
                                            CM00
                                                    Clock output function       b1 b0
                                            CM01    select bit
                                                                                0 0 : I/O port P3 7
                                        CM02          WAIT peripheral function  0 1 : Invalid
                                                      clock stop bit            1 0 : f8 output
                                                                                1 1 : f32 output
                                                    Reserved bit                0 : Do not stop f 1, f8, f32 in wait mode
                                                                                1 : Stop f1, f8, f32 in wait mode

                                                                                       Always set to "1"

                                                    Reserved bit                Always set to "0"

                                                    Reserved bit                      Always set to "0"

                                        CM06        Main clock division select  0 : CM16 and CM17 valid
                                                    bit 0 (Note 2)              1 : Division by 8 mode

                                                    Reserved bit                Always set to "0"

                                        Note 1: Set bit 0 of the protect register (address 000A 16) to "1" before writing
                                        to this register.
                                        Note 2: Changes to "1" when shifting to stop mode.

               System clock control register 1 (Note 1)

               b7 b6 b5 b4 b3 b2 b1 b0  Symbol            Address               When reset
                                        CM1               000716                     2016
                              0000
                                                                                                      Function
                                        Bit symbol        Bit name                  0 : Clock on                           RW
                                                                                    1 : All clocks off (stop mode)
                                        CM10 All clock stop control bit
                                                                                    Always set to "0"
                                        Reserved bit

                                        Reserved bit                            Always set to "0"

                                        Reserved bit                            Always set to "0"

                                        Reserved bit                            Always set to "0"

                                        CM15        XIN-XOUT drive capacity     0 : LOW
                                        CM16        select bit (Note 2)         1 : HIGH
                                        CM17
                                                    Main clock division select  b7 b6
                                                    bit 1 (Note 3)
                                                                                0 0 : No division mode
                                                                                0 1 : Division by 2 mode
                                                                                1 0 : Division by 4 mode
                                                                                1 1 : Division by 16 mode

                                        Note 1: Set bit 0 of the protect register (address 000A16) to "1"
                                        before writing to this register.

                                        Note 2: Changes to "1" when shifting to stop mode.

                                        Note 3: Can be selected when bit 6 of system clock control

                                        register 0 (address 000616) is "0". If "1", division mode if fixed at 8.

Figure 1.13: System clock control registers 0 and 1

                                                    1-25
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Stop Mode                                       SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.9 Stop Mode

      Writing "1" to the all-clock stop control bit (bit 0 at address 000716) stops all oscillation and the
      microcomputer enters stop mode. In stop mode, the content of the internal RAM is retained provided
      that VCC remains above 2V.

      Because the oscillation of internal clock , f1 to f32, and fAD stops in stop mode, peripheral functions
      such as the A-D converter and watchdog timer do not function. However, timer A operates, provided that
      the event counter mode is set to an external pulse, and UARTi (i = 0 to 2) functions provided an external
      clock is selected. Table 1.5 shows the status of the ports in stop mode.

      Stop mode is cancelled by a hardware reset or interrupt. If an interrupt is to be used to cancel stop mode,
      that interrupt must first have been enabled. The I flag must also be set prior to stopping for an interrupt
      to cancel it. After coming out of stop mode, it is recommended that five "NOP" instructions be executed
      to clear the instruction queue.

      When shifting to stop mode, the main clock division select bit 0 (bit 6 at 000616) is set to "1".

Table 1.5: Port status during stop mode

        Pin                 Single-chip mode
Port           Retains status before stop mode
CLKOUT         Retains status before stop mode

2.10 Wait Mode

      When a WAIT instruction is executed, the internal clock  stops and the microcomputer enters the wait
      mode. In this mode, oscillation continues but the internal clock  and watchdog timer stop. Writing "1"
      to the WAIT peripheral function clock stop bit and executing a WAIT instruction stops the clock being
      supplied to the internal peripheral functions, allowing power dissipation to be reduced. Table 1.6 shows
      the status of the ports in wait mode.

      Wait mode is cancelled by a hardware reset or interrupt. If an interrupt is used to cancel wait mode, the
      microcomputer restarts using as internal clock  the clock that had been selected when the WAIT
      instruction was executed

Table 1.6: Port status during wait mode

          Pin                                     Single-chip mode
Port
               Retains status before stop mode
CLKout
               Does not stop when the WAIT peripheral function clock stop bit is "0"
               When the WAIT peripheral function clock stop bit is "1", the status immediately
               prior to entering wait mode is maintained.

2.11 Status Transition Of the Internal Clock

      Power dissipation can be reduced and low-voltage operation achieved by changing the count source for
      internal clock . Table 1.7 shows the operating modes corresponding to the settings of system clock
      control registers 0 and 1.
      After a reset, operation defaults to division by 8 mode. When shifting to stop mode, the main clock
      division select bit 0 (bit 6 at address 000616) is set to "1". The following shows the operational modes of
      internal clock

  2.11.1 Division by 2 mode
        The main clock is divided by 2 to obtain the internal clock .

                                                                     1-26
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Power Control                 SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

  2.11.2 Division by 4 mode
        The main clock is divided by 4 to obtain the internal clock .

  2.11.3 Division by 8 mode
        The main clock is divided by 8 to obtain the internal clock . Note that oscillation of the main clock
        must have stabilized before transferring from this mode to another mode.

  2.11.4 Division by 16 mode
        The main clock is divided by 16 to obtain the internal clock .

  2.11.5 No-division mode
        The main clock is used as internal clock.

Table 1.7: Operating modes dictated by settings of system clock control registers 0 and 1

CM17     CM16     CM06    Operating mode of internal clock
   0        1        0  Division by 2 mode
   1        0        0  Division by 4 mode
                     1  Division by 8 mode
Invalid  Invalid     0  Division by 16 mode
   1        1        0  No-division mode
   0        0

2.12 Power Control

The following is a description of the three available power control modes:

    2.12.0.1 Normal Operation Mode
               High-speed mode
              Divide-by-1 frequency of the main clock become the internal clock . The CPU operates with the internal clock
              selected. Each peripheral function operates according to its assigned clock.
               Medium-speed mode
              Divide-by-2, divide-by-4, divide-by-8, or divide-by-16 frequency of the main clock becomes the internal clock
              . The CPU operates according to the internal clock selected. Each peripheral function operates according
              to its assigned clock.

    2.12.0.2 Wait mode
              The CPU operation is stopped. The oscillators do not stop.

    2.12.0.3 Stop Mode
              All oscillators stop. The CPU and all built-in peripheral functions stop. Of the three modes listed, this mode is
              the most effective in decreasing power consumption.

                        1-27
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Protection                                         SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.13 Protection

      The protection function is provided so that the values in important registers cannot be changed in the
      event that the program runs out of control. Figure 1.14 shows the protect register. The values in the
      processor mode register 0 (address 000416), processor mode register 1 (address 000516), system clock
      control register 0 (address 000616), system clock control register 1 (address 000716) and frequency
      synthesizer registers can only be changed when the respective bit in the protect register is set to "1".

      The system clock control registers 0 and 1 write-enable bit (bit 0 at 000A16) and processor mode register
      0 and 1 write-enable bit (bit 1 at 000A16) do not automatically return to "0" after a value has been written
      to an address. The program must therefore be written to return these bits to "0".

            Protect register         Symbol        Address   When reset
                                     PRCR          000A16    XXXXX000 2
            b7 b6 b5 b4 b3 b2 b1 b0

                                     Bit symbol    Bit name                                         Function        RW

                                     PRC0          Enables writing to system clock       0 : Write-inhibited
                                                   control registers 0 and 1 (addresses  1 : Write-enabled
                                                   000616 and 000716) and frequency
                                                   synthesizer registers (addresses
                                                   03DB16 to 03DF16)

                                     PRC1          Enables writing to processor mode 0 : Write-inhibited
                                                   registers 0 and 1 (addresses 0004 16 1 : Write-enabled
                                                   and 000516)

                                     Reserved bit                                        Must always be set to "0"

                                     Nothing is assigned.
                                     These bits can neither be set nor reset. When read, their contents are
                                     indeterminate.

Figure 1.14: Protect register

                                                   1-28
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Interrupts                                              SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.14 Interrupts

      Table 1.8 and Table 1.9 show the interrupt sources and vector table addresses. When an interrupt is
      received, the program is executed from the address shown by the respective interrupt vector.

      The vector table addresses for the interrupts in Table 7 are fixed (interrupt vector addresses). These
      interrupts are not affected by the interrupt enable flag (I flag) (non-maskable interrupts).

      The vector table addresses for the interrupts in Table 8 are variable, being determined as relative to the
      fixed address in the interrupt table register (INTB). These interrupts can be enabled or disabled using
      the interrupt enable flag (I flag) (maskable interrupts). Sixty four vectors can be set in the interrupt table
      register (INTB). Any of software interrupts 0 to 63 can be assigned to each vector. By using the INT
      instruction to specify a software interrupt number, the program can be executed starting at the address
      indicated by the respective vector. The BRK instruction interrupt has interrupt vectors in both the fixed
      vector address and variable vector address. When the contents of FFFE416 through FFFE716 are all
      "FF16), the program is executed from the address shown in the BRK instruction interrupt vector in the
      variable vector address.

      Specify the starting address of the interrupt program in the interrupt vector. Figure 1.15 shows the format
      for specifying the address.

Table 1.8: Interrupt vectors (fixed interrupt vector addresses)

   Interrupt source     Vector table addresses                                         Remarks
Undefined instruction   Address(L) to Address(H)        Interrupt on UND instruction
Overflow               FFFDC16 to FFFDF16               Interrupt on INTO instruction
                       FFFE016 to FFFE316               If the vector is filled with FF16, program execution starts from
BRK instruction                                         the address shown by the vector in the variable vector table
                       FFFE416 to FFFE716               There is an address-matching interrupt enable bit
Address Match                                           Do not use
Single Step (Note)     FFFE816 to FFFEB16
Watchdog timer         FFFEC16 to FFFEF16               Do not use
DBC (Note)             FFFF016 to FFF316                External interrupt by NMI pin
NMI                    FFFF416 to FFFF716
Reset                  FFFF816 to FFFFB16
                       FFFFC16 to FFFFF16

Note: Interrupts used for debugging purposes only

                                                   MSB                     LSB

                       Vector address + 0               Low address

                       Vector address + 1                     Mid address

                       Vector address + 2               0000  High address
                       Vector address + 3               0000     0000

Figure 1.15: Format for specifying interrupt vector addresses
                                                              1-29
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Interrupts                                     SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

Table 1.9: Interrupt vectors (variable interrupt vector addresses)

Software interrupt number     Vector table addresses         Interrupt source                  Remarks
                              Address(L) to Address(H)                              Cannot be masked by I flag
                                                        BRK instruction
Software interrupt number 0 +0 to +3 (Note 1)           USB Suspend                 Cannot be masked by I flag
                                                        USB Resume
Software interrupt number 4 +16 to +19                  USB Start of Frame
                                                        Bus collision detection
Software interrupt number 6 +24 to +27                  DMA0
                                                        DMA1
Software interrupt number 7 +28 to +31                  Key input interrupt
                                                        A-D
Software interrupt number 10 +40 to +43                 UART2 transmit
                                                        UART2 receive
Software interrupt number 11 +44 to +47                 UART0 transmit
                                                        UART0 receive
Software interrupt number 12 +48 to +51                 UART1 transmit
                                                        UART1 receive
Software interrupt number 13 +52 to +55                 Timer A0
                                                        Timer A1
Software interrupt number 14 +56 to +59                 Timer A2
                                                        Timer A3
Software interrupt number 15 +60 to +63                 Timer A4
                                                        Timer B0
Software interrupt number 16 +64 to +67                 Timer B1
                                                        USB Reset
Software interrupt number 17 +68 to +71                 INT0
                                                        INT1
Software interrupt number 18 +72 to +75                 USB Function

Software interrupt number 19 +76 to +79                 Software interrupt

Software interrupt number 20 +80 to +83

Software interrupt number 21 +84 to +87

Software interrupt number 22 +88 to +91

Software interrupt number 23 +92 to +95

Software interrupt number 24 +96 to +99

Software interrupt number 25 +100 to +103

Software interrupt number 26 +104 to +107

Software interrupt number 27 +108 to +111

Software interrupt number 28 +112 to +115

Software interrupt number 29 +116 to +119

Software interrupt number 30 +120 to +123

Software interrupt number 31 +124 to +127

Software interrupt number 32  +252 to +255
                  to

Software interrupt number 63

Note 1:Address relative to address in interrupt table base address register (INTB)

                                               1-30
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Interrupts                                       SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.14.1 Interrupt control registers
     Peripheral I/O interrupts have their own interrupt control registers. Table 1.10 shows the addresses
     of the interrupt control registers. Figure 1.16 shows the interrupt control registers.

     The interrupt request bit is set by hardware to "0" when an interrupt request is received. The interrupt
     request bit can also be set by software to "0". (Do not set to "1".)

     INT0 and INT1 are triggered by the edges of external inputs. The edge polarity is selected using the
     polarity select bit. (Other interrupts are described elsewhere.)

     An interrupt must first be enabled before it can be used to cancel stop mode.

Table 1.10: Addresses in interrupt control register

   Interrupt control register   Symbol  Address       Interrupt control register   Symbol  Address
                                 name                                               name
USB Suspend Interrupt          SUSPIC   004416   UART1 receive                    S1RIC    005416
USB Resume interrupt           RSMIC    004616   Timer A0                         TA0IC    005516
USB Start Of Frame             SOFIC    004716   Timer A1                         TA1IC    005616
Bus collision detection        BCNIC    004A16   Timer A2                         TA2IC    005716
DMA0                           DM0IC    004B16   Timer A3                         TA3IC    005816
DMA1                           DM1IC    004C16   Timer A4                         TA4IC    005916
Key input interrupt            KUPIC    004D16   Timer B0                         TB0IC    005A16
A-D                            ADIC     004E16   Timer B1                         TB1IC    005B16
UART2 transmit                 S2TIC    004F16   USB Reset                        RSTIC    005C16
UART2 receive                  S2RIC    005016   INT0                             INT0IC   005D16
UART0 transmit                 S0TIC    005116   INT1                             INT1IC   005E16
UART0 receive                  S0RIC    005216   USB Function                     USBFIC   005F16
UART1 transmit                 S1TIC    005316

                                        1-31
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             Interrupt control register       Symbol                   Address             When reset
                                         SUSPIC                                    004416  XXXXX000 2
            b7 b6 b5 b4 b3 b2 b1 b0      RSMIC                                     004616  XXXXX000 2
                                         BCNIC                                     004A16  XXXXX000 2
                                         DMiIC(i=0, 1)                                     XXXXX000 2
                                         KUPIC                         004B16, 004C16      XXXXX000 2
                                         ADIC                                      004D16  XXXXX000 2
                                         SiTIC(i=0 to 2)                           004E16  XXXXX000 2
                                         SiRIC(i=0 to 2)                                   XXXXX000 2
                                         TAiIC(i=0 to 4)    005116, 005316, 004F16         XXXXX000 2
                                         TBiIC(i=0 to 2)    005216, 005416, 005016         XXXXX000 2
                                         RSTIC                                             XXXXX000 2
                                         USBFIC                      005516 to 005916      XXXXX000 2
                                                                    005A16 to 005B16

                                                                                   005C16
                                                                                   005F16

                                     Bit symbol             Bit name                       Function              RW

                                     ILVL0       Interrupt priority level  b2 b1 b0
                                     ILVL1       select bit
                                                                           0 0 0 : Level 0 (interrupt disabled)
                                     ILVL2                                 0 0 1 : Level 1
                                                                           0 1 0 : Level 2
                                                                           0 1 1 : Level 3
                                                                           1 0 0 : Level 4
                                                                           1 0 1 : Level 5
                                                                           1 1 0 : Level 6
                                                                           1 1 1 : Level 7

                                         IR      Interrupt request bit     0 : Interrupt not requested
                                                                           1 : Interrupt requested
                                                                                                                 (Note)

             Nothing is assigned.
             These bits can neither be set nor reset. When read, their contents are
             indeterminate.

            Note: This bit can only be reset (= 0), but cannot be set ( = 1).

            b7 b6 b5 b4 b3 b2 b1 b0          Symbol             Address                    When reset
                                         INTiIC ( i= 0, 1)  005D16, 005E16                 XX00X0002
                     0                                                                     XX00X0002
                                         SOFIC                          004716

                                     Bit symbol            Bit name                        Function              RW
                                         ILVL0
                                                 Interrupt priority level  b2 b1 b0
                                                 select bit
                                                                           0 0 0 : Level 0 (interrupt disabled)
                                         ILVL1                             0 0 1 : Level 1
                                                                           0 1 0 : Level 2
                                         ILVL2                             0 1 1 : Level 3
                                                                           1 0 0 : Level 4
                                                                           1 0 1 : Level 5
                                                                           1 1 0 : Level 6
                                                                           1 1 1 : Level 7

                                          IR     Interrupt request bit     0: Interrupt not requested            (Note 1)
                                         POL     Polarity select bit       1: Interrupt requested                (Note 2)

                                                                           0 : Selects falling edge
                                                                           1 : Selects rising edge

                                     Reserved bit                          Always set to "0"

                                     Nothing is assigned.
                                     These bits can neither be set nor reset. When read, their contents are
                                     indeterminate.

                                     Note 1: This bit can only be reset (=0), but cannot be set (=1).
                                     Note 2: For SOFIC (address 0047 1 6), a "0" should always be written.

Figure 1.16: Interrupt control registers

                                                            1-32
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Interrupts        SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.14.2 Interrupt priority

     The order of priority when two or more interrupts are generated simultaneously is determined by both
     hardware and software.

     The interrupt priority levels determined by hardware are reset > NMI > DBC > watchdog timer > pe-
     ripheral I/O interrupts > single-step > address matching interrupt.

     The interrupt priority levels determined by software are set in the interrupt control registers.

     Figure 1.17 shows the circuit that judges the interrupt hardware priority level. When two or more inter-
     rupts are generated simultaneously, the interrupt with the higher software priority is selected. Howev-
     er, if the interrupts have the same software priority level, the interrupt is selected according to the
     hardware priority set in the circuit.

     The selected interrupt is accepted only when the priority level is higher than the processor interrupt
     priority level (IPL) in the flag register (FLG) and the interrupt enable flag (I flag) is "1". Note that the
     reset, NMI, DBC, watchdog timer, single-step, address-match, BRK instruction, overflow, and unde-
     fined instruction interrupts are accepted regardless of the interrupt enable flag (I flag).

            1-33
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Interrupts                                            SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

            Priority level of each interrupt          Level 0 (initial value)
                        INT1
                                                                               High
                   USB Reset
                    Timer B0

              Timer A3
               Timer A1
            USB Resume

            USB Suspend

            USB Function

            INT0

            Timer B1

            Timer A4

            Timer A2

                  USB SOF
            UART1 reception

            UART0 reception

            UART2 reception                                                    Priority of peripheral I/O interrupts
             A-D conversion                                                    (if priority levels are same)
                    DMA1

            Bus collision detection
                     Timer A0

            UART1 transmission

            UART0 transmission

            UART2 transmission
            Key input interrupt

                   DMA0

            Processor interrupt priority level (IPL)                           Low

                   Interrupt enable flag (I flag)                                    Interrupt
                           Address match                                              request
                           Watchdog timer                                            accepted
                                  DBC
                                   NMI
                                 Reset

Figure 1.17: Interrupt resolution circuit

                                                      1-34
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NMI Interrupt                SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

  2.14.3 Flag changes

        When an interrupt request is received, the stack pointer select flag (U flag) changes to "0" and the flag
        register (FLG) and program counter (PC) are saved to the stack area indicated by the interrupt stack
        pointer (ISP). Thereafter, the interrupt enable flag (I flag) and debug flag (D flag) change to "0" and
        the processor interrupt priority level (IPL) at the flag register (FLG) is replaced by the priority level of
        the received interrupt. However, when interrupt requests are received for software interrupts 32 to 63,
        the flag register (FLG) and program counter (PC) are saved to the stack shown by the stack pointer
        select flag (U flag) at the time the interrupt was received. The stack pointer select flag (U flag) does
        not change. The value of the processor interrupt priority level (IPL) in the flag register (FLG) differs in
        the case of reset, NMI, DBC, watchdog timer, single-step, address-match, BRK instruction, overflow,
        and undefined instruction interrupts. Table 1.11 shows how the IPL changes when interrupt requests
        are received.

Table 1.11: Change of IPL state when interrupt request are accepted

            Interrupt                           Change of IPL
Reset
NMI                    Level 0 ("0002), is set
DBC                    Level 7 ("1112), is set
Watchdog timer         Does not change
Single step            Level 7 ("1112), is set
Address match          Does not change
Software interrupt     Does not change
                       Does not change

2.13 NMI Interrupt

      An NMI interrupt is generated when the input to the P85/NMI pin changes from "H" to "L". The NMI
      interrupt is a non-maskable external interrupt. The pin level can be checked in the Port P85 register (bit
      5 at address 03F016).
      This pin cannot be used as a normal port input.

  2.13.1 Notes:

      (1) When not intending to use the NMI function, be sure to connect the NMI pin to VCC. Because the
             NMI interrupt is non-maskable, it cannot be disabled.

      (2) When the NMI pin input is "L", do not set the microcomputer in stop mode or wait mode. The NMI
             interrupt is triggered by the falling edge, so the "L" level does not need to be maintained longer
             than necessary.

                       1-35
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Key-Input Interrupt                                     SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.14 Key-Input Interrupt

      If the direction register of any of pin of Port0 or Port1 is set for input and a falling edge is input to that
      port, a key-input interrupt is generated. A key-input interrupt can also be used as a key-on wakeup
      function for cancelling the wait mode or stop mode. Figure 1.18 shows the block diagram of the key-
      input interrupt.

         Pull-up                    Port P0i                          Key input interrupt control register (address 004D16)
         transistor                 pull-up select bit

                                    Port P0i
                                    direction register

                     i=0~7; j=0~7

      P0i/KIj                       Port PXi                  KIO0    Interrupt control circuit  Key input
                                    pull-up select bit        KIO1 5                             interrupt request
Pull-up
transistor                          Port P1i
                                    direction register

                     i=0~7; j=8~15

P1i/KIj

Figure 1.18: Block diagram of key input interrupt

  2.14.1 Enabling/disabling the key-input interrupt
        The key-input interrupt can be enabled and disabled using the key-input interrupt register (004D16).
        The key-input interrupt is affected by the interrupt priority level (IPL) and the interrupt enable flag (I
        flag).

  2.14.2 Occurrence timing of the key-input interrupt
        With key-input interrupt acceptance enabled, ports P0 and P1, which are set to input, become key-
        input interrupt pins (KI0 through KI15). A key-input interrupt occurs when a falling edge is input to a
        key-input interrupt pin. At this moment, the level of other key-input interrupt pins must be "H". No in-
        terrupt occurs when the level of any other key-input interrupt pins is "L".

  2.14.3 How to determine a key-input interrupt
        A key-input interrupt occurs when a falling edge is input to one of 16 pins, but each pin has the same
        vector address.Therefore, read the input level of ports P0 and P1 in the key-input interrupt routine to
        determine the interrupted pin.

                                                        1-36
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Key-Input Interrupt        SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.14.4 Registers related to the key-input interrupt
     Figure 1.19 shows the memory map of key-input interrupt-related registers

                     Key-input interrupt control register (KUPIC)  04D16

                     Port 0 (P0)                                   3E016
                     Port 1 (P1)                                   3E116

                     Port 0 direction register                     3E216

                     Port 1 direction register                     3E316

                     Pull-up control register 0                    3FC16

                     Pull-up control register 1                    3FD16

Figure 1.19: Memory Map of key input interrupt related registers

                     1-37
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Address Match Interrupt                          SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.15 Address Match Interrupt

      An address match interrupt is generated when the address match interrupt address register contents
      match the program counter value. Two address match interrupts can be set, each of which can be
      enabled and disabled by an address match interrupt enable bit. Address match interrupts are not
      affected by the interrupt enable flag (I flag) and processor interrupt priority level (IPL).

      Figure 1.20 shows the address match interrupt-related registers.

       Address match interrupt enable register

b7 b6 b5 b4 b3 b2 b1 b0              Symbol      Address                        When reset
                                     AIER         000916                        XXXXXX002

                                     Bit symbol  Bit name                                   Function          RW

                                     AIER0       Address match interrupt 0      0 : Interrupt disabled
                                                                    enable bit  1 : Interrupt enabled

                                     AIER1 Address match interrupt 1 0 : Interrupt disabled
                                                                      enable bit 1 : Interrupt enabled

                                     Nothing is assigned.
                                     These bits can neither be set nor reset. When read, their contents are
                                     indeterminate.

       Address match interrupt register i (i = 0, 1)

(b23)  (b19)             (b16)(b15)  (b8)                      Symbol                Address                 When reset
b7     b3                  b0 b7    b0 b7                b0 RMAD0              001216 to 001016              X0000016
                                                                                001616 to 001416              X0000016
                                                               RMAD1

                                                 Function                                   Values that can be set R W

                                     Address setting register for address match interrupt 0000016 to FFFFF16

                                     Nothing is assigned.
                                     These bits can neither be set nor reset. When read, their contents are
                                     indeterminate.

Figure 1.20: Address match interrupt-related registers

                                                 1-38
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Watchdog Timer                       SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.16 Watchdog Timer

      The watchdog timer has the function of detecting when the program is out of control. The watchdog timer
      is 39a 15-bit counter that decrements using the clock derived by dividing the internal clock  using the
      prescaler. A watchdog timer interrupt is generated when an underflow occurs in the watchdog timer. Bit
      7 of the watchdog timer control register (address 000F16) selects the prescaler division ratio (by 16 or
      128). Table 1.12 shows the periodic table for the watchdog timer.

Table 1.12: Watchdog timer periodic table (f(XIN)=10MHz)

CM06  CM17      CM16     Internal    WDC7                                               Period
                         clock
0     0         0                       0                          Approx. 52.4ms
                         10MHz          1                          Approx. 419.2ms
                                        0                          Approx. 104.9ms
0     0         1        5MHz           1                          Approx. 838.8ms
                                        0                          Approx. 209.7ms
0     1         0        2.5MHz         1                          Approx. 1.68s
                                        0                          Approx. 838.8ms
0     1         1        0.625MHz       1                          Approx. 6.71s
                                        0                          Approx. 419.2ms
1     Invalid   Invalid  1.25MHz        1                          Approx. 3.35s

The watchdog timer is initialized by writing to the watchdog timer start register (address 000E16) and
when a watchdog timer interrupt request is generated. The prescaler is initialized only when the
microcomputer is reset. After a reset is cancelled, the watchdog timer and prescaler are both stopped.
The count is started by writing to the watchdog timer start register (address 000E16).

Figure 1.21 shows the block diagram of the watchdog timer. Figure 1.22 shows the watchdog timer-
related registers.

                               1-39
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Watchdog Timer                                       SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

                               1/16    WDC7 = 0

Internal clock                                                           Watchdog timer

                               1/128   WDC7 = 1

                              Write to the watchdog            Set to 7FFF16
                              timer start register
                              (address 000E16)                                 Watchdog timer
                                                                               interrupt request
                                          RESET

Figure 1.21: Block diagram of watchdog timer

Watchdog timer control register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                      Address   When reset
                           WDC                        000F16   000XXXXX2
   00

                         Bit symbol                  Bit name              Function                          RW

                         High-order bit of watchdog timer

                         Reserved bit                                    Must always be set to 0

                         Reserved bit                                    Must always be set to 0

                         WDC7          Prescaler select bit              0 : Divided by 16
                                                                         1 : Divided by 128

Watchdog timer start register

b7               b0 Symbol                           Address When reset
                                                     000E16 Indeterminate
                         WDTS

                                                               Function                                      RW

                         The watchdog timer is initialized and starts counting after a write instruction to
                         this register. The watchdog timer value is always initialized to 7FFF16
                         regardless of whatever value is written.

Figure 1.22: Watchdog timer control and start registers

                                                     1-40
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Frequency Synthesizer Circuit                     SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.17 Frequency Synthesizer Circuit

      The Frequency Synthesizer Circuit generates a 48MHz clock needed by the USB block and a clock fSYN
      that are both a multiple of the external input reference clock f(Xin). A block diagram of the circuit is shown
      in Figure 1.23.

                                                                          EN    fUSB

                                                                   USBC5

f(Xin) Prescaler fPIN          Frequency           fVCO                               fSYN
                               Multiplier
                                                                 Frequency
                                                                 Divider

                                                                                                   FSCCR0

     8 Bit                                     LS
                             8 Bit
                                                FSC
        FSP      FSM                                                     8 Bit                 FSCCR
                                            03DC
   03DE      03DD                                                      FSD                  03DB

                                                                   03DF

                                                                                Data Bus

Figure 1.23: Frequency Synthesizer Circuit

      The frequency synthesizer consists of a prescaler, frequency multiplier macro, a frequency divider
      macro, and five registers, namely FSP, FSM, FSC, FSD, and FSCCR. Clock f(Xin) is prescaled down
      using FSP to generate fPIN. fPIN is multiplied using FSM to generate an fVCO clock which is then divided
      using FSD to produce the clock fSYN. The fVCO clock is optimized for 48 MHz operation and is buffered
      and sent out of the frequency synthesizer block as signal fUSB. This signal is used by the USB block.

  2.17.1 Prescaler

        Clock fPIN is a divided down version of clock f(Xin) (see Figure 1.24). The relationship between fPIN
        and the clock input to the prescaler f(Xin) is as follows:

         fPIN = f(Xin) / 2(n+1) where n is a decimal number between 0 and 254.
          Setting FSP to 255 disables the prescaler and fPIN = f(Xin).

         Note: f(Xin) frequency below 1 MHz is not recommended.

MSB  Bit 7   Bit 6                  Bit 52  Bit 4         Bit 3    Bit 2        Bit 1       Bit 0     LSB Address: 03DE16

7                                                                                                     0    Access: R/W

                   fPIN                     FSP                         f(Xin)                             Reset: FF16

             12 MHz                         Dec(n) Hex(n)        12.00 MHz
             1 MHz                                               12.00 MHz
             2 MHz                  255            FF            12.00 MHz
             3 MHz                                               12.00 MHz
             6 MHz                  5              05            12.00 MHz

                                    2              02

                                    1              01

                                    0              00

                                    f(Xin)/2(n+1) = fPIN

Figure 1.24: Frequency Synthesizer Prescaler Register (FSP)

                                            1-41
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Frequency Synthesizer Circuit          SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.17.2 Multiplier

     Clock fVCO is a multiplied up version of clock fPIN (See Figure 1.25). The relationship between fVCO
     and the clock input to the multiplier (fPIN) from the prescaler is as follows:

      fVCO = fPIN x 2(n+1) where n is the decimal equivalent of the value loaded in FSM.
        Setting FSM to 255 disables the multiplier and fVCO = fPIN.

           Note 1: n must be chosen such that fVCO equals 48 MHz.
           Note 2: Minimum fPIN is 1 MHz.

MSB   Bit 7  Bit 6   Bit 5     Bit 4      Bit 3      Bit 2         Bit 1  Bit 0  LSB  Address: 03DD16
                                                                                 0    Access: R/W
   7                                   Hex(n)
                                       4A
                               FSM     0B                                             Reset: FF16
                               Dec(n)  05
             fPIN              33      03            fVCO
                               11      01
             1 MHz             5                     48.00 MHz
             2 MHz             3                     48.00 MHz
             4 MHz             1                     48.00 MHz
             6 MHz                                   48.00 MHz
             12 MHz                                  48.00 MHz

                               fPIN x 2(n+1) = fVCO

Figure 1.25: Frequency Synthesizer Multiply Register (FSM)

2.17.3 Divider

     Clock fSYN is a divided down version of clock fVCO (See Figure 1.26). The relationship between fSYN
     and the clock input to the divider (fVCO) from the multiplier is as follows:

      fSYN = fVCO / 2(m+1) where m is the decimal equivalent of the value loaded in FSD.
        Setting FSD to 255 disables the divider and fSYN = fVCO.

MSB   Bit 7  Bit 6  Bit 5      Bit 4   Bit 3         Bit 2         Bit 1  Bit 0  LSB  Address: 03DF16
                                                                                 0    Access: R/W
7

             fVCO              FSD                   fSYN                             Reset: FF16
                               Dec(m)
             48.00 MHz         1       Hex(m)        12.00 MHz
             48.00 MHz         127     01            187.50 KHz
                                       7F

                               fVCO/2(m+1) = fSYN

Figure 1.26: Frequency Synthesizer Divide Register (FSD)

                                       1-42
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Frequency Synthesizer Circuit                            SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

The FSC0 bit in the FSC Control Register enables the frequency synthesizer block. When disabled
(FSC0 = "0"), fVCO is held at either a high or low state. When the frequency synthesizer control bit is
active (FSC0 = "1"), a lock status (LS = "1") indicates that fSYN and fVCO are the correct frequency. The
LS and FSCO control bits in the FSC Control register are shown in Figure 1.27.

When using the frequency synthesizer, a low-pass filter must be connected to the LPF pin.

Once the frequency synthesizer is enabled, a delay of 2-5ms is recommended before the output of the
frequency synthesizer is used. This is done to allow the output to stabilize. It is also recommended that
none of the registers be modified once the frequency synthesizer is enabled as it will cause the output
to be temporarily (2-5ms) unstable. The MCU clock source is selected via the Frequency Synthesizer
Clock Control register (FSCCR). See Figure 1.28.

Note: None of the registers must be written to once the frequency synthesizer is enabled and used as
the system clock source (FSCCR register, address 03DB16, bit `0' set to `1') because it will cause the
output of the PLL to freeze. Switch system back to f(XIN) and disable before modifying PLL registers.

Frequency Synthesizer Control Register

b7 b6 b5 b4 b3 b2 b1 b0      Symbol                           Address                                         When reset
                             FSC                              03DC16                                          6016
             00

                         Bit symbol      Bit name                                                   Function                       RW

                         FSE           Frequency Synthesizer Enable 0 : Disable
                                                                                       1 : Enabled

                         VCO0          VCO Gain Control       Bit 2    Bit 1                        Lowest Gain (Note 1)
                         VCO1                                 0        0:                           Low Gain
                                                              0        1:                           High Gain
                                                              1        0:                           Highest Gain
                                                              1        1:

                         Reserved bit                         Must always be set to "0"

                         CHG0          LPF Current Control    Bit 6    Bit 5                        Disabled
                         CHG1                                 0        0:                           Low Current
                                                              0        1:                           Intermediate Current (Note 1)
                                                              1        0:                           High Current
                                                              1        1:

                         LS            Frequency Synthesizer  0:       Unlocked
                                       Lock Status            1:       Locked

                         Note 1: Recommended

Figure 1.27: Frequency Synthesizer Control Register (FSC)

Frequency Synthesizer Clock Control Register

b7 b6 b5 b4 b3 b2 b1 b0        Symbol                                Address                                  When reset
                               FSCCR                                 03DB16                                       0016
00 00000

                             Bit symbol               Bit name                                                  Function           RW
                              FSCCR0     Clock source selection                                      0 : Xin
                                                                                                     1 : fsyn
                              Reserved
                                                                                                    Must always be set to "0"

Figure 1.28: Frequency Synthesizer Clock Control Register (FSCCR)

                                         1-43
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Universal Serial Bus                  SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.18 Universal Serial Bus

The Universal Serial Bus (USB) has the following features:

Complete USB Specification (version 1.1) Compatibility

Error-handling capabilities

FIFOs:                   IN/OUT 32-byte
         Endpoint 0:      IN 128-byte OUT 128-byte
         Endpoint 1:      IN 32-byte OUT 32-byte
         Endpoint 2:      IN 32-byte OUT 32-byte
         Endpoint 3:      IN 32-byte OUT 32-byte
         Endpoint 4:

Nine endpoints - control endpoint (Endpoint 0 - bi-directional) plus four IN and four OUT
   endpoints

Complete device configuration

Support of all device commands

Supports of full-speed functions

Support of all USB transfer types:
         Isochronous
         Bulk
         Control
         Interrupt

Suspend/Resume operation

On-chip USB transceiver with voltage converter

Start-of-frame interrupt and output pin

2.18.1 USB Function Control Unit (USB FCU)

        The implementation of the USB by this device is accomplished chiefly through the device's USB
        Function Control Unit (See Figure 1.29). The Function Control Unit's overall purpose is to handle the
        USB packet protocol layer. The Function Control Unit notifies the MCU that a valid token has been
        received. When this occurs, the data portion of the token is routed to the appropriate FIFO. The MCU
        transfers the data to, or from, the host by interacting with that endpoint's FIFO and CSR register.

        The USB Function Control Unit is composed of five sections:

         Serial Interface Engine (SIE)

         Generic Function Interface (GFI)

         Serial Engine Interface Unit (SIU)

         Microcontroller Interface (MCI)

         USB Transceiver

2.18.1.1 Serial Interface Engine
           The SIE interfaces to the USB serial data and handles deserialization/serialization of data, NRZI encoding
           decoding, clock extraction, CRC generation and checking, bit stuffing, and other items pertaining to the USB
           protocol such as handling inter-packet time-outs and packet ID (PID) decoding.

                                      1-44
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2.18.1.2 Generic Function Interface

         The GFI handles all USB standard requests from the host through the control endpoint (endpoint zero), han-
         dles Bulk, Isochronous and Interrupt transfers through endpoints 1-4. The GFI handles read pointer reversal
         for re-transmission the current data set; write pointer reversal for reception of the last data set again and data
         toggle synchronization.

2.18.1.3 Serial Engine Interface Unit

         The SIU block decodes the Address and Endpoint fields from the USB host.

2.18.1.4 Microcontroller Interface

         The MCI block handles the Microcontroller interface and performs address decoding and synchronization of
         control signals.

2.18.1.5 USB Transceiver

         The USB transceiver, designed to interface with the physical layer of the USB, is compliant with the USB
         Specification (version 1.1) for full-speed devices. It consists of two 6-ohm drivers, a receiver, and Schmitt trig-
         gers for single-ended receive signals.

         The transceiver also includes a voltage converter. The voltage converter can supply 3.0 - 3.6V to the trans-
         mitter when the rest of the chip (CPU, USB FCU) operates at 4.15 - 5.25V. To enable the voltage converter,
         set bit 4 of the USB Control Register (USBC) to a "1". To disable the voltage converter, set bit 4 of the USBC
         to a "0". Refer to Section 5.4 "USB Transceiver" for more detailed information.

                                 SIU
                                                                                                D+

CPU                   MCI                                          TransceiverSIE
                                                                                                       D-

                                 GFI

                                                                                  FIFOs

Figure 1.29: USB Function Control Unit Block Diagram

  2.18.2 USB Interrupts
              There are five USB interrupts in this device:
               USB Function interrupt
               USB Reset interrupt
               USB Suspend interrupt
               USB Resume interrupt
               USB Start-of-Frame (SOF) interrupt.
              The first four interrupts are used to control the data flow and USB power. The SOF interrupt is used to monitor
              the transfer of isochronous (ISO) data. Each of the five USB interrupts is enabled by setting the corresponding
              bit in the Interrupt Control Register of the Interrupt Control Unit. Because the USB Function Interrupt has mul-
              tiple interrupt sources, another level of enabling is within the USB Interrupt Registers 1 & 2.

                           1-45
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Universal Serial Bus  SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.18.2.1 USB Function Interrupt

         The USB Function Interrupt can be triggered by 10 sources; many of these may be cause by several different
         events. Interrupt status flags associated with each source are contained in USBIS1 and USBIS2.

         Endpoints 1-4 have two interrupt status flags associated with it to control data transfer or to report a STALL/
         UNDER_RUN/OVER RUN condition.

         The USB Endpoint x Out Interrupt Status Flag is set when

          USB FCU successfully receives a packet of data OR

          USB FCU sets the FORCE_STALL bit or OVER_RUN bit of the Endpoint x OUT CSR.

         The USB Endpoint x In Interrupt Status is set when

          USB FCU successfully sends a packet of data OR

          USB FCU sets the UNDER_RUN bit of the Endpoint x IN CSR.

         The USB Endpoint 0 (control endpoint) has one interrupt status bit associated with it to control data transfer
         or report a STALL condition.

         The USB Endpoint 0 Interrupt Status Flag is set when

          USB FCU successfully receives/sends a packet of data

          Sets the SETUP_END bit or the FORCE_STALL bit, OR clears the DATA_END bit in the Endpoint 0 IN
             CSR.

         The Overrun/Underrun Interrupt Status Flag is set when (applicable to endpoints used for isochronous data
         transfer)

          Overrun condition occurs in a endpoint (CPU is too slow to unload the data from the FIFO), OR

          Underrun condition occurs in an endpoint (CPU is too slow to load the data to the FIFO).

         Each endpoint interrupt and overrun/underrun interrupt is enabled by setting the corresponding bit in the USB
         Interrupt Enable Register 1 and 2.

2.18.2.2 USB Reset Interrupt

         The USB Reset Interrupt Status Flag is set when the USB FCU sees a SE0 present on D+/D- for at least
         2.5s. When this bit is set, all USB internal registers except INTST13 (bit5 of USBIS2) are reset to their default
         values. INTST13, the USB reset Interrupt Status Flag, is set to a "1" when the USB Reset is detected.

         When the CPU recognizes a USB Reset Interrupt, it needs to re initialize the USB FCU so that the USB op-
         eration can behave properly. It must also clear INTST13 by writing a "1" to this bit to allow a USB Reset Inter-
         rupt request to occur the next time a USB Reset is detected.

         Register RSTIC contains the USB Reset Interrupt's request bit and its interrupt priority select bits which are
         used to enable the interrupt and set its software priority level.

2.18.2.3 USB Suspend and Resume Interrupts

         The USB Suspend Interrupt is set when the USB FCU does not detect any bus activity on D+/D- (in J-state)
         for at least 3ms.

         The USB Suspend Signaling Interrupt Status Flag (INTST15, bit 7 of USBIS2) is set to a "1" when the USB
         Suspend is detected. The CPU must clear INTST15 by writing a "1" to this bit to allow a USB Suspend Interrupt
         request to occur the next time a USB Suspend is detected.

         The USB Resume Signaling Interrupt Status Flag is set when a USB FCU is in the suspend state and detects
         non-idle signaling on the D+/D-.

         Register SUSPIC contains the USB Suspend Interrupt's request bit and its interrupt priority select bits which
         are used to enable the interrupt and set its software priority level.

         The USB Resume Interrupt request is set when the USB FCU is in the suspend state and detects non-idle
         signaling on D+/D-.

         The USB Signaling Interrupt Status Flag (INTST14, bit 6 of USBIS2) is set to a "1" when the USB Resume is
         detected. The CPU must clear INTST14 by writing a "1" to this bit to allow a USB Resume Interrupt request
         to occur the next time a USB Resume is detected.

         Register RSMIC contains the USB Resume Interrupt's request bit and its interrupt priority select bits, which
         are used to enable the interrupt an set its software priority level.

                      1-46
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2.18.2.4 USB SOF Interrupt

           The USB SOF (Start-Of-Frame) Interrupt is used to control the transfer of isochronous data. The USB FCU
           generates a USB SOF Interrupt request when a start-of-frame packet is received.

           Register SOFIC contains the USB SOF Interrupt's request bit and its interrupt priority select bits, which are
           used to enable the interrupt and set its software priority level.

2.18.3 USB Endpoint FIFOs

           The USB FCU has an IN (transmit) FIFO and an OUT (receive) FIFO for each endpoint. Each endpoint (ex-
           cept endpoint 0) can be configured to support either single packet mode (in which only a single data packet
           is allowed to reside in the endpoint's FIFO) or dual packet mode (in which up to two data packets are allowed
           to reside in the endpoint's FIFO). Dual packet mode provides support for back-to-back transmission or back-
           to-back reception. The mode is automatically determined by the MAXP value. When MAXP > 1/2 of the end-
           point's FIFO size, single packet mode is set. When MAXP <= 1/2 of the endpoint's FIFO size, dual packet
           mode is set.

           In the event of a bad transmission/reception, the USB FCU handles all the FIFO read/write pointer reversal
           and data set management tasks required.

           Throughout this specification, the terms "IN FIFO" and "OUT FIFO" usually refer to the FIFOs associated with
           a specific endpoint.

2.18.3.1 IN (Transmit) FIFOs

           The CPU/DMA writes data to the endpoint's IN FIFO location specified by the FIFO write pointer, which auto-
           matically increments by "1" after a write. The CPU/DMA should only write data to the IN FIFO when the
           IN_PKT_RDY bit of the associated IN CSR is a "0".

            Endpoint 0 IN FIFO Operation:

           The CPU writes a "1" to the IN_PKT_RDY bit of Endpoint 0 CSR after it finishes writing a packet of data to the
           IN FIFO. The USB FCU clears the IN_PKT_RDY bit after the packet has been successfully transmitted to the
           host (i.e., ACK is received from the host) or the SETUP_END bit of the IN CSR is set to a "1".

            Endpoint 1-4 IN FIFO Operation when AUTO_SET (bit 7 of Endpoint x IN CSR) = "0" (disabled):

           MAXP > 1/2 of the IN FIFO size: The CPU writes a "1" to the IN_PKT_RDY bit of the associated IN CSR after
           the CPU/DMAC finishes writing a packet of data to the IN FIFO. The USB FCU clears the IN_PKT_RDY bit
           after the packet has been successfully transmitted to the host (which is assumed for isochronous transfers
           and is concluded when an ACK is received from the host for non-isochronous transfers).

           MAXP <= 1/2 of the IN FIFO size: The CPU writes a "1" to the IN_PKT_RDY bit of the associated IN CSR
           after the CPU/DMAC finishes writing a packet of data to the IN FIFO. The USB FCU clears the IN_PKT_RDY
           bit as soon as the IN FIFO is ready to accept another data packet. (The FIFO can hold up to two data packets
           at the same time in this configuration for back-to-back transmission.)

            Endpoint 1-4 IN FIFO Operation when AUTO_SET (bit 7 of Endpoint x IN CSR) = "1" (enabled):

           MAXP > 1/2 of the IN FIFO size: When the number of bytes of data equal to the MAXP (maximum packet size)
           has been written to the IN FIFO by the CPU/DMAC, the USB FCU sets the IN_PKT_RDY bit of the associated
           IN CSR to a "1" automatically. The USB FCU clears the IN_PKT_RDY bit after the packet has been success-
           fully transmitted to the host (which is assumed for isochronous transfers and is concluded when an ACK is
           received from the host for non-isochronous transfers).

           MAXP <= 1/2 of the IN FIFO size: When the number of bytes of data equal to the MAXP (maximum packet
           size) has been written to the IN FIFO by the CPU/DMAC, the USB FCU sets the IN_PKT_RDY bit to a "1"
           automatically. The USB FCU clears the IN_PKT_RDY bit as soon as the IN FIFO is ready to accept another
           data packet. (The FIFO can hold up to two data packets at the same time in this configuration for back-to-back
           transmission.)

           A software or a hardware flush causes the USB FCU to act as if a packet has been successfully transmitted
           out to the host. When there is one packet in the IN FIFO, a flush causes the IN FIFO to be empty. When there
           are two packets in the IN FIFO, a flush causes the older packet to be flushed out from the IN FIFO. A flush
           also updates the IN FIFO status bits IN_PKT_RDY and TX_NOT_EMPTY of the associated IN CSR.

                      1-47
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The status of endpoint 1-4 IN FIFOs for both of the above cases can be obtained from the IN CSR of the cor-
responding IN FIFO as shown in Table 1.13 .

Table 1.13: TA FIFO Status

  IN_PKT_RDY   TX_NOT_EMPTY                                   IN FIFO Status
0             0
0             1              No data packet in IN FIFO
1             0              One data packet in IN FIFO if MAXP <= 1/2 of the FIFO size./
1             1              Invalid when MAXP>1/2 of the FIFO size
                             Invalid
                             Two data packets in IN FIFO when MAXP <=1/2 of the FIFO size
                             One data packet in IN FIFO when MAXP > 1/2 of the FIFO size

2.18.3.2 Out (Receive) FIFOs

         The USB FCU writes data to the endpoint's OUT FIFO location specified by the FIFO write pointer, which au-
         tomatically increments by one after a write. When the USB FCU has successfully received a data packet, it
         sets the OUT_PKT_RDY bit of the corresponding OUT CSR to a "1". The CPU/DMAC should only read data
         from the OUT FIFO when the OUT_PKT_RDY bit of the OUT CSR is a "1".

          Endpoint 0 OUT FIFO Operation:

         The USB FCU sets the OUT_PKT_RDY bit to a "1" after it has successfully received a packet of data from the
         host. The CPU sets bit SERVICED_OUT_PKT_RDY to a "1" to clear the OUT_PKT_RDY bit after the packet
         of data has been unloaded from the OUT FIFO by the CPU.

          Endpoint 1-4 OUT FIFO Operation when AUTO_CLR (bit 7 of Endpoint x OUT CSR) = "0" (disabled):

         MAXP > 1/2 of the OUT FIFO size: The USB FCU sets the OUT_PKT_RDY bit of the associated IN CSR to
         a "1" after it has successfully received a packet of data from the host. The CPU writes a "0" to the
         OUT_PKT_RDY bit after the packet of data has been unloaded from the OUT FIFO by the CPU/DMAC.

         MAXP <= 1/2 of the OUT FIFO size: The USB FCU sets the OUT_PKT_RDY bit of the associated IN CSR to
         a "1" after it has successfully received a packet of data from the host. The CPU writes a "0" to the
         OUT_PKT_RDY bit after the packet of data has been unloaded from the OUT FIFO by the CPU/DMAC. If an-
         other packet is in the OUT FIFO, the OUT_PKT_RDY bit will be set to a "1" again almost immediately (such
         that it may appear that the OUT_PKT_RDY bit remains a "1"). In this configuration, the FIFO can store up to
         two data packets at the same time for back-to-back reception.

          Endpoint 1-4 OUT FIFO Operation when AUTO_CLR (bit 7 of Endpoint x OUT CSR) = "1" (enabled):

         MAXP > 1/2 of the OUT FIFO size: The USB FCU sets the OUT_PKT_RDY bit of the associated IN CSR to
         a "1" after it has successfully received a packet of data from the host. The USB FCU clears the
         OUT_PKT_RDY bit to a "0" automatically when the number of bytes of data equal to the MAXP (maximum
         packet size) has been unloaded from the OUT FIFO by the CPU/DMAC.

         MAXP <= 1/2 of the OUT FIFO size: The USB FCU sets the OUT_PKT_RDY bit of the associated IN CSR to
         a "1" after it has successfully received a packet of data from the host. The USB FCU clears the
         OUT_PKT_RDY bit to a "0" automatically when the number of bytes of data equal to the MAXP (maximum
         packet size) has been unloaded from the OUT FIFO by the CPU/DMAC. If another packet is in the OUT FIFO,
         the OUT_PKT_RDY bit will be set to a "1" again almost immediately (such that it may appear that the
         OUT_PKT_RDY bit remains a "1"). In this configuration, the FIFO can store up to two data packets at the same
         time for back-to-back reception.

         A software flush causes the USB FCU to act as if a packet has been unloaded from the OUT FIFO. If there is
         one packet in the OUT FIFO, a flush will cause the OUT FIFO to be empty. If there are two packets in the OUT
         FIFO, a flush will cause the older packet to be flushed out from the OUT FIFO.

                             1-48
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2.18.3.3 Interrupt Endpoints:

           Any endpoint can be used for interrupt transfers. For normal interrupt transfers, the interrupt transactions be-
           have the same as bulk transactions, i.e., no special setting is required. The IN endpoints may also be used to
           communicate rate feedback information for certain types of isochronous functions. This is done by setting the
           INTPT bit in the IN CSR register of the corresponding endpoint.

           The following outlines the operation sequence for an IN endpoint used to communicate rate feedback infor-
           mation:

           1. Set MAXP > 1/2 of the endpoint's FIFO size;

           2. Set INTPT bit of the IN CSR;

           3. Flush the old data in the FIFO;

           4. Load interrupt status information and set IN_PKT_RDY bit in the IN CSR;

           5. Repeat steps 3 & 4 for all subsequent interrupt status updates.

2.18.4 USB Special Function Registers

     The MCU controls USB operation through the use of special function registers (SFR). This section de-
     scribes each USB related SFR. Some USB special function registers have a mix of read/write, read
     only, and write only register bits. Additionally, the bits may be configured to allow the user to write only
     a "0" or a "1" to individual bits.

      When accessing these registers, writing a "0" to a register that can only be set to a "1" by the CPU
        has no effect on that register bit.

      Writing a "1" to a register that can only be set to a "0" by the CPU has not effect on that register bit.

     Each figure and description of the special function registers details this operation.

     All USB Special Function Registers, with the exception of USB Attach/Detach (001F16) and USB con-
     trol (000C16) must use byte access. Work access is prohibited for USB internal registers (030016 -
     033C16).

     The contents of all USB Special Functions Registers, including USB Attach/Detach and USB Control,
     are preserved on a software reset.

2.18.4.1 USB Attach/Detach Register

           The USB Attach / Detach Register is shown in Figure 1.30. The register is used to attach and detach the USB
           function from a USB host without physically disconnecting the USB cable. This functionality is enabled by set-
           ting P83_SECOND to a "1". Doing this forces P83 to operate as a pull-up for D+ (through an external 1.5k
           ohm resistor). The port driver is tri-stated and a "1" is always read from the port bit in this mode. When the
           ATTACH/DETACH bit is a "1" (and P83_SECOND is a "1"), P83 is driven with the voltage on EXTCAP, caus-
           ing D+ to be pulled up and the host to detect an attach. When the ATTACH/DETACH bit is a "0" (and
           P83_SECOND is a "1"), P83 is tri-stated, causing D+ to be pulled down (through the cable and 15k ohm re-
           sistor on the host/hub side) and a detach to be registered by the host. A 1.5k ohm pull-up resistor must be
           connected externally from P83 to D+ when this functionality is used. When it is not used, the 1.5k ohm resistor
           should be placed between EXTCAP and D+.

USB Attach/Detach Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                     Address        When reset
                         USBAD                      001F16             0016
000000

                         Bit symbol      Bit name                  Function                                   RW

                         P83_2nd Port 83-Second     0 : Normal mode for Port 8_3
                                                    1 : Forces Port 8_3 to operate as pull up for D+.

                         Attach/     Attach/Detach  0 : Tri-states, P8_3 causing the host to detect a detach
                         Detach                     1 : Drives P8_3 with voltage on EXTCAP, causing the host

                                                         to detect an attach

                         Reserved                   Must always be set to "0"

Figure 1.30: USB Attach/Detach Register

                                         1-49
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2.18.4.2 USB Control Register

         The USB Control Register, shown in Figure 1.31, is used to control the USB FCU. This register is not reset
         by a USB reset signaling. After the USB is enabled (USBC7 set to "1"), a minimum delay of 250ns (three 12
         MHz clock periods) is needed before performing any other USB register read/write operations.

USB Control Register

b7 b6 b5 b4 b3 b2 b1 b0   Symbol                     Address                                    When reset
                          USBC                       000C16                                     0016
                    00 0

                          Bit symbol     Bit name                                               Function    RW

                          Reserved                                      Must always be set to "0"

                          USBC3       Tranceiver voltage converter      0: High current mode (Note 1)
                          USBC4       High/Low current mode selection   1: Low current mode (Note 2)
                          USBC5       USB tranceiver voltage converter  0: Disabled
                          USBC6       enable bit                        1: Enabled
                          USBC7       USB clock enable bit              0: Disabled
                                                                        1: Enabled
                                      USB SOF port select bit           0: Disabled (Note 3)
                                                                        1: Enabled
                                      USB enable bit                    0: Disabled (Note 4)
                                                                        1: Enabled

                          Note 1: For USB normal operation
                          Note 2: For USB suspend operation
                          Note 3: P86 is used as GPIO pin
                          Note 4: All USB internal registers are held at their default values.

Figure 1.31: USB Control Register

2.18.4.3 USB Function Address Register

         The USB Function Address Register, shown in Figure 1.32, maintains the 7-bit USB address assigned by the
         host. The USB FCU uses this register value to decode USB token packet addresses. At reset, when the de-
         vice is not yet configured, the value is 0016. For the procedures on how to update this register, refer to Appli-
         cation Notes USB Consecutive Set Address.

Function Address Register

b7 b6 b5 b4 b3 b2 b1 b0          Symbol                                 Address                 When reset
                                 USBA                                   030016                      0016
0

                          Bit symbol               Bit name                                 Function        RW
                                                                                 7-bit programmable
                          FUNAD0-6 Function Address                              Function Address

                          Reserved                                               Must always be set to "0"

Figure 1.32: USB Function Address Register

                                            1-50
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2.18.4.4 The USB Power Management Register

         The USB Power Management Register, shown in Figure 1.33, is used for power management in the USB
         FCU.

          SUSPEND Detection Flag:

         When the USB FCU does not detect any bus activity on D+/D- for at least 3ms (and D+/D- are in the J-state),
         it sets the Suspend Detection Flag and generates an interrupt. This bit is cleared when signaling from the host
         is detected on D+/D- (which sets the Resume Detection Flag and generates an interrupt), or the Remote
         Wake-up Bit is set and then cleared by the CPU. If the USB clock was disabled during the suspend state, the
         SUSPEND Detection Flag is not cleared until after the USB clock is re-enabled.

          RESUME Detection Flag:

         When the USB FCU is in the suspend state and detects activity on D+/D- from the host, it sets the Resume
         Detection Flag and generates an interrupt. The CPU writes a "1" to INTST14 (bit 6 of USB Interrupt Status
         Register 2) to clear this flag.

          WAKEUP Control Bit:

         The CPU writes a "1" to the WAKEUP Control Bit for remote wake-up. While this bit is set and the USB FCU
         is in suspend mode, resume signaling is sent to the host. The CPU must keep this bit set for a minimum of
         10ms and a maximum of 15ms before writing a "0" to this bit.

USB Power Management Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                          Address                        When reset
                         USBPM                           030116                         0016
00000

                         Bit symbol  Bit name                                   Function                         RW
                                                             0 : No USB suspend signal detected
                         SUSPEND USB Suspend Detection Flag  1 : USB suspend signal detected                      Note 1
                                                                                                                  Note 1
                         RESUME USB Resume Detection Flag 0 : No USB resume signal detected
                                                                                 1 : USB resume signal detected

                         WAKEUP USB Remote Wakeup Bit        0 : End remote resume signaling
                                                             1 : Remote resume signaling (Note 2)

                         Reserved                            Must always be set to "0"

                         Note 1: Write "0" only or Read
                         Note 2: If SUSPEND = "1"

Figure 1.33: USB Power Management Register

                                     1-51
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2.18.4.5 USB Interrupt Status Registers 1 and 2
         USB Interrupt Status Registers 1 and 2, shown in Figure 1.34 and Figure 1.35, are used to indicate the con-
         dition that caused a USB function interrupt and USB Reset, Suspend and Resume Interrupts to the CPU. A
         "1" indicates the corresponding condition caused an interrupt. The USB Interrupt Status Register bits can be
         cleared by writing a "1" to the corresponding bit.
         INTST0 is set to a "1" by the USB FCU when (in Endpoint 0 CSR):
              A packet of data is successfully received (EP0CSR0 - OUT_PKT_RDY is set by the USB FCU)
              A packet of data is successfully sent (EP0CSR - IN_PKT_RDY is cleared by the USB FCU)
              EP0CSR3 (DATA_END) bit is cleared by the USB FCU
              EP0CSR4 (FORCE_STALL) bit is set by the USB FCU
              EP0CSR5 (SETUP_END) bit is set by the USB FCU
         INTST2, INTST4, INTST6 or INTST8 is set to a "1" by the USB FCU when (in Endpoint x IN CSR):
              A packet of data is successfully sent (INXCSR0 - IN_PKT_RDY is cleared by the USB FCU)
              INXCSR1 (UNDER_RUN) bit is set by the USB FCU
         INTST3, INTST5, INTST7 or INTST9 is set to a "1" by the USB FCU when (in Endpoint xOUT CSR):
              A packet of data is successfully received (OUTXCSR0 - OUT_PKT_RDY is set by the USB FCU)
              OUTXCSR1 (OVER_RUN) bit is set by the USB FCU
              OUTXCSR4 (FORCE_STALL) bit is set by the USB FCU
         INTST12 is set to a "1" by the USB FCU when an overrun or underrun condition occurs in any of the endpoints.
         INTST13 is set to a "1" by the USB FCU when a USB reset signaling from the host is received. All internal
         register bits except this bit are reset to their default values when the USB reset is received.
         INTST14 is set to a "1" by the USB FCU when the USB FCU is in the suspend state and non-idle signaling is
         received from D+/D-.
         INTST15 is set to a "1" by the USB FCU when D+/D- are in the idle state for more than 3ms.

USB Interrupt Status Register 1

b7 b6 b5 b4 b3 b2 b1 b0       Symbol                                Address                    When reset
                              USBIS1                                030216                     0016
                           0

                              Bit symbol  Bit name                                      Function           RW
                                                                    0 : No interrupt request issued
                              INTST0      USB Endpoint 0 Interrupt  1 : Interrupt request issued
                                          Status Flag

                              Reserved                              Must always be set to "0"

                              INTST2      USB Endpoint 1 IN         0 : No interrupt request issued
                              INTST3      Interrupt Status Flag     1 : Interrupt request issued
                              INTST4      USB Endpoint 1 OUT
                              INTST5      Interrupt Status Flag     0 : No interrupt request issued
                              INTST6                                1 : Interrupt request issued
                              INTST7      USB Endpoint 2 IN         0 : No interrupt request issued
                                          Interrupt Status Flag     1 : Interrupt request issued
                                          USB Endpoint 2 OUT        0 : No interrupt request issued
                                          Interrupt Status Flag     1 : Interrupt request issued
                                          USB Endpoint 3 IN
                                          Interrupt Status Flag     0 : No interrupt request issued
                                                                    1 : Interrupt request issued
                                          USB Endpoint 3 OUT        0 : No interrupt request issued
                                          Interrupt Status Flag     1 : Interrupt request issued

Figure 1.34: USB Interrupt Status Register 1

                                              1-52
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USB Interrupt Status Register 2

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                             Address  When reset
                         USBIS2                             030316   0016
                 00

                         Bit symbol  Bit name                                   Function     RW
                                                            0 : No interrupt request issued
                         INTST8      USB Endpoint 4 IN      1 : Interrupt request issued
                                     Interrupt Status Flag
                                                            0 : No interrupt request issued
                         INTST9      USB Endpoint 4 OUT     1 : Interrupt request issued
                                     Interrupt Status Flag

                         Reserved                           Must always be set to "0"

                         INTST12     USB Overrun/Underrun   0 : No interrupt request issued
                         INTST13     Interrupt Status Flag  1 : Interrupt request issued
                         INTST14     USB Reset              0 : No interrupt request issued
                         INTST15     Interrupt Status Flag  1 : Interrupt request issued
                                     USB Resume Signaling   0 : No interrupt request issued
                                     Interrupt Status Flag  1 : Interrupt request issued
                                                            0 : No interrupt request issued
                                     USB Suspend Signaling  1 : Interrupt request issued
                                     Interrupt Status Flag

Figure 1.35: USB Interrupt Status Register 2

2.18.4.6 Clearing of the USB Interrupt Status Registers

         The USB Interrupt Status Register 1 and 2 are used to indicate pending interrupts for a given source. The
         USB FCU sets the interrupt status bits. The CPU writes a "1" to each status bit to clear it.

         Because the USB Function Interrupt has multiple sources that can generate an interrupt, it is recommended
         that the user first read the two status registers and store them in variables then write back the same value for
         clearing all the existing interrupts that were pending when the status registers were read. This procedure pre-
         vents any interrupt that occurs after the status registers are read from being cleared by the `write-back' oper-
         ation. The CPU must read, then write both status registers, writing to status register 1 first and status register
         2 second to guarantee proper operation. The upper three bits of the value written back to USBIS2 should al-
         ways be "000" to prevent any of the USB Reset, Suspend and Resume Status Flags from being cleared.

         The USB Reset, Suspend and Resume Status Flags are contained in USBIS2 along with the USB Endpoint
         4 In/Out Interrupt Status Flags and the USB Overrun/Underrun Interrupts Status Flag. Because the flags are
         not all sources for the same interrupt, use caution when clearing one or more of the flags to avoid inadvertently
         clearing other flags. The Reset, Suspend and Resume Status Flags should be cleared individually by writing
         a byte value with at "1" only at the position corresponding to the flag to be cleared. The USB Endpoint 4 In/
         Out Interrupt status Flags and the USB Overrun/Underrun Interrupt Status Flag should be cleared as de-
         scribed in the preceding paragraph because they are sourced for the USB Function Interrupt.

         "Read-modify-write' instructions, such as "BCLR' and `BSET', should not be used to clear any of the interrupt
         status bits in USBIS1 or USBIS2. Using these instructions could cause pending interrupts to be cleared with-
         out the firmware's knowledge.

2.18.4.7 The USB Function Interrupt Enable Registers 1 and 2

         The USB Function Interrupt Enable Registers 1 and 2, shown in Figure 1.36 and Figure 1.37, are used to en-
         able the corresponding interrupt status conditions that can generate a USB Function Interrupt. When the bit
         to a corresponding interrupt condition is "0", that condition does not generate a USB function interrupt. When
         the bit is a "1", that condition can generate a USB function interrupt. At reset, all USB function interrupt status
         conditions are enabled.

                                     1-53
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USB Interrupt Enable Register 1

b7 b6 b5 b4 b3 b2 b1 b0     Symbol                                Address                          When reset
                            USBIE1                                030416                           FF16
                         1
                                                                                         Function
                            Bit symbol  Bit name                    0 : Interrupt disabled                     RW
                                                                    1 : Interrupt enabled
                            INTEN0      USB Endpoint 0 Interrupt
                                        Enable Bit

                            Reserved                              Must always be set to "1"

                            INTEN2      USB Endpoint 1 IN         0 : Interrupt disabled
                            INTEN3      Interrupt Enable Bit      1 : Interrupt enabled
                            INTEN4                                0 : Interrupt disabled
                            INTEN5      USB Endpoint 1 OUT        1 : Interrupt enabled
                            INTEN6      Interrupt Enable Bit      0 : Interrupt disabled
                            INTEN7      USB Endpoint 2 IN         1 : Interrupt enabled
                                        Interrupt Enable Bit
                                        USB Endpoint 2 OUT        0 : Interrupt disabled
                                        Interrupt Enable Bit      1 : Interrupt enabled
                                        USB Endpoint 3 IN         0 : Interrupt disabled
                                        Interrupt Enable Bit      1 : Interrupt enabled

                                        USB Endpoint 3 OUT        0 : Interrupt disabled
                                        Interrupt Enable Bit      1 : Interrupt enabled

Figure 1.36: USB Interrupt Enable Register 1

USB Interrupt Enable Register 2

b7 b6 b5 b4 b3 b2 b1 b0     Symbol                                Address                          When reset
                            USBIE2                                030516                           3316
001 0 0
                                                                                         Function
                            Bit symbol  Bit name                    0 : Interrupt disabled                     RW
                                                                    1 : Interrupt enabled
                            INTEN8      USB Endpoint 4 IN           0 : Interrupt disabled
                                        Interrupt Enable Bit        1 : Interrupt enabled

                            INTEN9      USB Endpoint 4 OUT          Must always be set to "0"
                                        Interrupt Enable Bit
                                                                    0 : Interrupt disabled
                            Reserved                                1 : Interrupt enabled
                                            USB Overrun/Underrun
                                                                    Must always be set to "1"
                            INTEN12 Interrupt Enable Bit
                            Reserved                                Must always be set to "0"

                            Reserved

Figure 1.37: USB Interrupt Enable Register 2

                                              1-54
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2.18.4.8 USB Frame Number Registers

         The USB Frame Number Low Register, shown in Figure 1.38, contains the lower 8 bits of the 11-bit frame
         number received from the host. The USB Frame Number High Register, shown in Figure 1.39 contains the
         upper 3 bits of the 11-bit frame number received from the host.

USB Frame Number Low Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                             Address            When reset
                         USBSOFL                            030616                  0016

                         Bit symbol                   Bit name              Function                   RW
                         FN0 to FN7    Lower 8 bits of the 11-bit                                         X
                                       frame number issued with a
                                       SOF token

Figure 1.38: USB Frame Number Low Register

USB Frame Number High Register

b7 b6 b5 b4 b3 b2 b1 b0       Symbol                               Address  When reset
                              USBSOFH                              030716        0016
0000 0

                         Bit symbol               Bit name                  Function                   RW

                         FN8           Upper 3 bits of the 11-bit

                         FN9           frame number issued with a                                      X

                                       SOF token

                         FN10

                         Reserved                                           Must always be set to "0"  X

Figure 1.39: USB Frame Number High Register

2.18.4.9 USB ISO Control Register

         The USB ISO Control Register, shown in Figure 1.40, contains two global bits, ISO_UPD and AUTO_FL for
         controlling endpoints 1-4 isochronous data transfer.

         When ISO_UPD = "0", a data packet in an endpoint's IN FIFO is always `ready to transmit' upon receiving the
         next IN_TOKEN from the host (with matched address and endpoint number) if the endpoint's IN_PKT_RDY
         is set.

         When ISO_UPD = "1" and the ISO/TOGGLE_INIT bit of the corresponding endpoint's IN CSR is set, the in-
         ternal `ready to transmit' signal to the transmit control logic is not activated when the endpoint's IN_PKT_RDY
         is set. Instead, it is activated when the next SOF is received, this way, the data loaded in frame n is transmitted
         out in frame n+1. The ISO_UPD bit is a global bit for endpoints 1-4 and works with isochronous pipes only.

         When AUTO_FL = "1", ISO_UPD = "1", a particular IN endpoint's ISO/TOGGLE_INIT bit is set, and the IN
         endpoint's IN_PKT_RDY = "1", the USB FCU detects a SOF packet and the USB FCU automatically flushes
         the oldest packet from the IN FIFO. In this case, IN_PKT_RDY = "1", indicates that two data packets are in
         the IN FIFO. Because double buffering is a requirement for ISO transfer, MAXP must be set to less than or
         equal to 1/2 of the FIFO size.

USB ISO Control Register

b7 b6 b5 b4 b3 b2 b1 b0        Symbol                              Address  When reset
                               USBISOC                             030816       0016
        00000 0

                         Bit symbol     Bit name                                     Function          RW
                         Reserved
                                                             Must always be set to "0"
                         AUTO_FL AUTO_FLUSH Bit
                                                            0 : Hardware auto FIFO flush diabled
                         ISO_UPD ISO_UPDATE Bit             1 : Hardware auto FIFO flush enabled
                                                            0 : ISO_UPDATE disabled
                                                            1 : ISO_UPDATE enabled

Figure 1.40: USB ISO Control Register

                                        1-55
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2.18.4.10 USB DMAx Request Registers

         The USB DMAx Request Registers, shown in Figure 1.41 and Figure 1.42, are used to select which USB End-
         point x FIFO read/write requests are selected as the DMAC channel 0 or channel 1 request source. The USB
         DMA0 (DMA1) Request Register should have only one bit set at any given time. When multiple bits are set,
         no request is selected.

USB DMA0 Request Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                      Address                                 When reset
                         USBSAR0                     030916                                  0016

                         Bit symbol        Bit name                                        Function       RW

                         DMA0R0      Endpoint 1 IN FIFO write request selection bit  0 : Not selected     00
                         DMA0R1      Endpoint 2 IN FIFO write request selection bit  1 : Selected         00
                         DMA0R2      Endpoint 3 IN FIFO write request selection bit                       00
                         DMA0R3      Endpoint 4 IN FIFO write request selection bit                       00
                         DMA0R4      Endpoint 1 OUT FIFO read request selection bit                       00
                         DMA0R5      Endpoint 2 OUT FIFO read request selection bit                       00
                         DMA0R6      Endpoint 3 OUT FIFO read request selection bit                       00
                         DMA0R7      Endpoint 4 OUT FIFO read request selection bit                       00

Figure 1.41: USB DMA0 Request Register

USB DMA1 Request Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                      Address                                 When reset
                         USBSAR1                     030A16                                  0016

                         Bit symbol        Bit name                                        Function       RW

                         DMA1R0      Endpoint 1 IN FIFO write request selection bit  0 : Not selected     00
                         DMA1R1      Endpoint 2 IN FIFO write request selection bit  1 : Selected         00
                         DMA1R2      Endpoint 3 IN FIFO write request selection bit                       00
                         DMA1R3      Endpoint 4 IN FIFO write request selection bit                       00
                         DMA1R4      Endpoint 1 OUT FIFO read request selection bit                       00
                         DMA1R5      Endpoint 2 OUT FIFO read request selection bit                       00
                         DMA1R6      Endpoint 3 OUT FIFO read request selection bit                       00
                         DMA1R7      Endpoint 4 OUT FIFO read request selection bit                       00

Figure 1.42: USB DMA1 Request Register

    2.18.4.11 USB Endpoint Enable Register
              The USB Endpoint Enable Register, shown in Figure 1.43, is used to enable/disable an individual endpoint.
              Endpoint 0 is always enabled and cannot be disabled by firmware. All endpoints are enabled after reset.

USB Endpoint Enable Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                      Address                                  When reset
                         USBEPEN                     030B16                                   FF16

                         Bit symbol        Bit name                                         Function      RW

                         EP1_OUT     Endpoint 1OUT FIFO Enable bit                   0 : Disabled         00
                         EP1_IN      Endpoint 1 IN FIFO Enable bit                   1 : Enabled          00
                         EP2_OUT     Endpoint 2OUT FIFO Enable bit                                        00
                         EP2_IN      Endpoint 2 IN FIFO Enable bit                                        00
                         EP3_OUT     Endpoint 3 OUT FIFO Enable bit                                       00
                         EP3_IN      Endpoint 3 IN FIFO Enable bit                                        00
                         EP4_OUT     Endpoint 4 OUT FIFO Enable bit                                       00
                         EP4_IN      Endpoint 4 IN FIFO Enable bit                                        00

Figure 1.43: USB Endpoint Enable Register

                                           1-56
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2.18.4.12 Endpoint 0 CSR (Control and Status Register)

         The Endpoint 0 CSR (Control and Status Register), shown in Figure 1.44 contains the control and status in-
         formation of Endpoint 0.

              EP0CSR0 (OUT_PKT_RDY):

         The USB FCU sets this bit to a "1" after it receives a valid SETUP/OUT token from the host. The CPU clears this
         bit after unloading the packet from the FIFO by writing a "1" to EP0CSR6. The CPU should not clear the
         OUT_PKT_RDY bit before it finishes decoding the host request. When EP0CSR2 (SEND_STALL) needs to be
         set (because the CPU decodes an invalid or unsupported request) a "1" should be written to EP0CSR6 and
         EP0CSR2 at the same time using the same instruction.

          EP0CSR1 (IN_PKT_RDY):

         The CPU writes a "1" to this bit after it finishes writing a packet of data to the endpoint 0 FIFO. The USB FCU
         clears this bit after the packet is successfully transmitted to the host, or the EP0CSR5 (SETUP_END) bit is
         set.

          EP0CSR2 (SEND_STALL):

         The CPU writes a "1" to this bit when it decodes an invalid or unsupported standard device request from the
         host. When the OUT-PKT_RDY bit is a "1" at the time the CPU wants to set the SEND_STALL bit to a "1", the
         CPU must also set SERVICED_OUT_PKT_RDY to a "1" to clear the OUT-PKT_RDY at the same time as set-
         ting the SEND_STALL bit. The USB FCU returns a STALL handshake for all subsequent IN/OUT transactions
         (during control transfer data or status stages) while this bit is set. The CPU writes a "0" to clear it after it re-
         ceives a new SETUP packet. It is up to the firmware to decide what SETUP packet should lead the clearing
         of the SEND_STALL bit.

          EP0CSR3 (DATA_END):

         The CPU writes a "1" to this bit when it writes (IN data phase) or reads (OUT data phase) the last packet of
         data to or from the FIFO. The CPU sets this bit at the same time as it sets the last IN_PKT_RDY bit or sets
         the last SERVICED_OUT_PKT_RDY bit.This bit indicates to the USB FCU that the specific amount of data in
         the setup phase is transferred. The USB FCU advances to the status phase once this bit is set. When the
         status phase completes, the USB FCU clears this bit. When this bit is set to a "1", and the host requests or
         sends more data, the USB FCU returns a STALL handshake and terminates the current control transfer.

          EP0CSR4 (FORCE_STALL):

         The USB FCU sets this bit to a "1" to report an error status when one of the following occur:

               Host sends an IN token in the absence of a SETUP stage

               Host sends a bad data toggle in the STATUS stage, (i.e. DATA0 is used)

               Host sends a bad data toggle in the SETUP stage, (i.e. DATA1 is used)

               Host request more data than specified in the SETUP state,

                 (i.e. IN token comes after DATA_END bit is set)

               Host sends more data than specified in the SETUP state,

                 (i.e. OUT token comes after DATA_END bit is set)

               Host sends larger data packet than MAXP size

         All of the conditions stated (except bad data toggle in the SETUP stage) cause the device to send a STALL
         handshake for the current IN/OUT transaction. For the bad data toggle in the SETUP state, the device sends
         ACK for the SETUP stage and then sends STALL for the next IN/OUT transaction. A STALL handshake
         caused by the above listed conditions lasts for one transaction and terminates the ongoing control transfer.
         Any packet after the STALL handshake will be seen as the beginning of a new control transfer.

         The CPU writes a "0" to clear the FORCE_STALL status bit.

          EP0CSR5 (SETUP_END):

         The USB FCU sets this bit to a "1" if a control transfer has ended before the specific length of data is trans-
         ferred during the data phase (status phase starts before DATA_END bit is set) or a control transfer has ended
         before a new SETUP has arrived and before successfully completing the status phase. The CPU clears this
         bit by writing a "1" to IN0CSR7. Once the CPU detects the SETUP_END bit as set, it should stop accessing
         the FIFO to service the previous setup transaction. If the SETUP_END is caused by the reception of the SET-
         UP packet prior to the end of the current control transfer, the OUT_PKT_RDY bit is set once the reception of
         the SETUP packet has completed (without errors). After the OUT_PKT_RDY bit is set, the new SETUP packet

                                                          1-57
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data will be in the FIFO. For this case, because the SETUP_END bit is set near the beginning of the packet
when the SETUP PID is encountered and the OUT_PKT_RDY bit is set at the end of the packet, the value
read from EP0IN_CSR in the USB functional interrupt routine may only show that the SETUP_END bit as "1"
instead of both the SETUP_END and OUT_PKT_RDY bits.

EP0CSR6 and EP0CSR7:

These bits are used to clear EP0CSR0 and EP0CSR5 respectively. Writing a "1" to these bits clears the cor-
responding register bit.

USB Endpoint 0 Control and Status Register (Note 5)

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                        Address                               When reset
                         EP0CS                         031116                                0016

                         Bit symbol   Bit name                                               Function        RW

                         EP0CSR0 OUT_PKT_RDY Flag          0 : Not ready                                     00
                                                           1 : Ready
                                                                                                             Note 1

                         EP0CSR1 IN_PKT_RDY Bit            0 : Not ready                                     00
                                                           1 : Ready
                         EPOCSR2 SEND_STALL Bit            0 : No action                                     Note 2
                                                           1 : Stall Endpoint 0 by CPU
                                                                                                             00

                         EPOCSR3 DATA_END Bit              0 : No action                                     00
                                                           1 : Last packet transferred from/to FIFO
                                                           0 : No action                                     Note 2

                         EP0CSR4 FORCE_STALL Flag          1 : Stall Endpoint 0 by USB FCU                   N0ote03
                                                           0 : No action
                         EPOCSR5 SETUP_END Flag
                                                           1 : Control transfer ended before specific        00

                                                                   length of data transferred during data phase Note 1

                         EP0CSR6 SERVICED_OUT_PKY_RDY Bit  0 : No change                                     00
                         EPOCSR7 SERVICED_SETUP_END Bit    1 : Clear the OUT_PKT_RDY bit (EPOCSR0)
                                                                                                             Note 4

                                                           0 : No change                                     00
                                                           1 : Clear the STUP-END bit (EP0CSR5)
                                                                                                             Note 4

                         Note 1: Read only
                         Note 2: Write "1" only or Read
                         Note 3: Write "0" only or Read
                         Note 4: Write only - Read "0"
                         Note 5: Refer to Section 5.5 "Programming Notes" for this register

Figure 1.44: USB Endpoint 0 CSR

    2.18.4.13 USB Endpoint 0 MAXP Register
              The USB Endpoint 0 MAXP Register, shown in Figure 1.45, indicates the maximum packet size (MAXP) of
              Endpoint 0 IN/OUT packet. The default value for Endpoint 0 MAXP is 8 bytes.

USB Endpoint 0 MAXP Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                            Address        When reset
                         EP0MP                             031316              0816
00

                          Bit symbol                  Bit name            Function                       RW

                         EP0MXP0 to   Maximum packet size (MAXP)
                         EP0MXP5      of Endpoint 0 IN/OUT packet

                         Reserved                                   Must always be set to "0"

Figure 1.45: USB Endpoint 0 MAXP

                                                 1-58
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2.18.4.14 USB Endpoint 0 OUT WRT CNT Register

         The USB Endpoint 0 OUT WRT CNT Register, shown in Figure 1.46, contains the number of bytes of the cur-
         rent data set in the OUT FIFO. The USB FCU sets the value in the Write Count Register after having success-
         fully received a packet of data from the host. The CPU reads the register to determine the number of bytes to
         be read from the FIFO.

USB Endpoint 0 OUT Write Count Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                               Address     When reset
                         EP0WC                                031516           0016
0 00
                                                                       Function
                         Bit symbol                 Bit name                                      RW
                                     Receive byte count                                              X
                         W_CNT0 to
                         W_CNT4

                         Reserved                                      Must always be set to "0"  X

Figure 1.46: USB Endpoint 0 OUT WRT CNT

    2.18.4.15 USB Endpoint x IN CSR (Control & Status Register)

              The USB Endpoint x IN CSR (Control and Status Register), shown in Figure 1.47, contains control and status
              information of the respective IN endpoint 1-4.

               INxCSR0 (IN_PKT_RDY) and INxCSR5 (TX_FIFO_NOT_EMPTY):

              These two bits are for IN FIFO status when in read operation (see "IN (Transmit) FIFO" operation for details).

              The CPU writes a "1" to the INxCSR0 bit to inform the USB FCU that a packet of data is written to the FIFO.
              The USB FCU updates the pointers up on this bit set. The USB FCU also updates the pointers upon a packet
              of data successfully sent to the host. When the pointer updates are completed, the IN FIFO status is shown
              on INxCSR0 and INxCSR5 bits for the CPU to read. The CPU must allow at least one wait state between writ-
              ing and reading these bits for proper FIFO status.

               INxCSR1 (UNDER_RUN):

              This bit is used in ISO mode only to indicate to the CPU that a FIFO underrun has occurred. The USB FCU
              sets this bit to a "1" at the beginning of an IN token if no data packet is in the FIFO. Setting this bit causes the
              INST12 bit of the Interrupt Status Register 2 to set. The CPU writes a "0" to clear this bit.

               INxCSR2 (SEND_STALL):

              The CPU writes a "1" to this bit when the endpoint is stalled (transmitter halt). The USB FCU returns a STALL
              handshake while this bit is set. The CPU writes a "0" to clear this bit.

               INxCSR3 (ISO/TOGGLE_INIT):

              When the endpoint is used for isochronous data transfer, the CPU sets this bit to a "1" for the entire duration
              of the isochronous transfer. With the ISO bit set to a "1", the device uses DATA0 as the pid for all packets sent
              back to the host.

              When the endpoint is required to initialize the data toggle, this set/reset of the TOGGLE_INIT bit method as-
              sumes that there is no activity IN transaction to the respective endpoint on the bus at the time the initialization
              process is ongoing. Set/reset of the TOGGLE_INIT bit is performed only when an endpoint experiences a con-
              figuration event.

               INxCSR4 (INTPT):

              The CPU writes a "1" to this bit to initialize this endpoint as a status change endpoint for IN transactions. This
              bit is set only when the corresponding endpoint is to be used to communicate rate feedback information (see
              Chapter. IN (Transmit) FIFOs for details).

               INxCSR5 (TX_FIFO_NOT_EMPTY):

              The USB FCU sets this bit to a "1" when there is at least one data packet in the IN FIFO. This bit, in conjunction
              with IN_PKT_RDY bit, provides the transmit IN FIFO status information (see "IN (Transmit) FIFO" for details).

               INxCSR6 (FLUSH):

                                     1-59
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The CPU writes a "1" to this bit to flush the IN FIFO. When there is one packet in the IN FIFO, a flush causes
the IN FIFO to be empty. When there are two packets in the IN FIFO, a flush causes the older packet to be
flushed out from the IN FIFO. Setting the INXCSR6 (FLUSH) bit during transmission could produce unpredict-
able results.

     INxCSR7 (AUTO_SET):

When the CPU sets this bit to a "1", the IN_PKT_RDY bit is set automatically by the USB FCU after the number
of bytes of data equal to the maximum packet size (MAXP) is written into the IN FIFO (see "IN (Transmit)
FIFO" operation for details).

USB Endpoint x IN Control and Status Register (Note 5)

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                                  Address                     When reset
                         EPiICS (i= 1-4)         031916, 032116, 032916, 033116              0016

                         Bit symbol       Bit name                                                 Function  RW
                                                                                                             00
                         INxCSR0 IN_PKT_RDY Bit         0 : Not ready
                                                        1 : Ready                                            Note 1
                         INxCSR1 UNDER_RUN Flag         0 : No FIFO underrun
                                                        1 : FIFO underrun has occured                        00
                         INxCSR2 SEND_STALL Bit         0 : No action
                                                        1 : Stall IN Endpoint x by CPU                       Note 2
                         INxCSR3 ISO Bit                0 : Select non-isochronous transfer
                                                        1 : Select isochronous transfer                      00
                         INxCSR4 INTPT                  0 : Select non-rate feedback interrupt transfer
                                                        1 : Select rate feedback interrupt transfer          00
                         INxCSR5 TX_NOT_EPT Flag        0 : Transmit FIFO is empty
                                                        1 : Transmit FIFO is not empty                       00
                         INxCSR6 FLUSH Bit              0 : No action
                                                        1 : Flush the FIFO                                   00
                         INxCSR7 AUTO_SET Bit           0 : AUTO-SET disabled
                                                        1 : AUTO-SET enabled                                 Note 3

                                                                                                             00

                                                                                                             Note 4

                                                                                                             00

                         Note 1: Write "1" only or read
                         Note 2: Write "0" only or read
                         Note 3: Read only
                         Note 4: Write only - Read "0"
                         Note 5: Refer to section 5.5 "Programming Notes" for this register

Figure 1.47: USB Endpoint x IN CSR

    2.18.4.16 USB Endpoint x OUT Control and Status Register
              The USB Endpoint x OUT CSR (Control and Status Register), shown in Figure 1.48 contains control and sta-
              tus information of the respective OUT endpoint 1-4.
               OUTxCSR0 (OUT_PKT_RDY):
              The OUTxCSR0 bit for the OUT FIFO status (see "OUT (Receive) FIFOs" for details).
              The USB FCU sets this bit to a "1" and updates the FIFO pointers after a data packet has been successfully
              received from the host. The CPU writes a "0" to this bit to inform the USB FCU that a data packet has been
              unloaded. The USB FCU updates the FIFO pointers when this occurs. The CPU must allow at least one clock
              cycle between writing and reading bit OUTxCSR0.
               OUTXxCSR1 (OVER_RUN):
              This bit is used in ISO mode only to indicate to the CPU that a FIFO overrun has occurred. The USB FCU sets
              this bit to a "1" at the beginning of an OUT token when two data packets are already present in the FIFO. Set-
              ting this bit causes the INST12 bit of the Interrupt Status Register 2 to set. The CPU writes a "0" to clear
              OUTXCSR1.
               OUTxCSR2 (SEND_STALL):
              The CPU writes a "1" to this bit when the endpoint is stalled. The USB FCU returns a STALL handshake while
              this bit is set. The CPU writes a "0" to clear this bit.
               OUTxCSR3 (ISO/TOGGLE_INIT):
              When the endpoint is used for isochronous data transfer, the CPU sets this bit to a "1" for the entire duration
              of the isochronous transfer. With the ISO/TOGGLE_INIT bit set to a "1", the device accepts either DATA0 or
              DATA1 for the PID sent by the host.

                                                  1-60
Preliminary Specifications REV. E                                                                                                                  Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                                                                                     M30240 Group

Universal Serial Bus                                 SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

When endpoint is required to initialize the data toggle sequence bit (i.e. reset to DATA0 for the next data pack-
et), the CPU sets this bit to a "1" and then resets it to a "0" to initialize the respective endpoint's data toggle.

Successful initialization of the data toggle sequence bit can only be guaranteed if no active OUT transaction
to the respective endpoint is ongoing when the initialization process is taking place. Set/reset of the ISO/
TOGGLE_INIT bit should only be performed when an endpoint experiences a configuration event.

OUTxCSR4 (FORCE_STALL):

The USB FCU sets this bit to a "1" when the host sends out a larger data packet than the MAXP size. The
USB FCU returns a STALL handshake while this bit is set. The CPU writes a "0" to clear this bit.

OUTxCSR5 (DATA_ERR):

The USB FCU sets this bit to a "1" to indicate that a CRC error or a bit stuffing error was received in an ISO
packet. The CPU writes a "0" to clear this bit.

OUTxCSR6 (FLUSH):

The CPU writes a "1" to this to flush the OUT FIFO. When there is one packet in the OUT FIFO, a flush causes
the OUT FIFO to be empty. When there are two packets in the OUT FIFO, a flush causes the older packet to
be flushed out from the OUT FIFO. Setting the OUTXCSR6 (FLUSH) bit during reception could produce un-
predictable results.

OUTxCSR7 (AUTO_CLR):

When the CPU sets this bit to a "1", the OUT_PKT_RDY bit is cleared automatically by the USB FCU after the
number of bytes of data equal to the maximum packet size (MAXP) is unloaded from the OUT FIFO (see "OUT
(Receive) FIFO" for details).

USB Endpoint x OUT Control and Status Register (Note 3)

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                                Address                                                                             When reset
                         EPiOCS (i = 1-4)         031A16, 032216, 032A16, 033216                                                                   0016

                         Bit symbol        Bit name                                       Function                                                             RW
                                                                                                                                                               00
                         OUTxCSR0 OUT_PKT_RDY Flag   0 : Not ready
                                                     1 : Ready                                                                                                 Note 1
                         OUTxCSR1 OVER_RUN Flag      0 : No FIFO overrun
                                                     1 : FIFO overrun occured                                                                                  00
                         OUTxCSR2 SEND_STALL Bit     0 : No action
                                                     1 : Stall OUT Endpoint x by CPU                                                                           Note 1
                         OUTxCSR3 ISO Bit            0 : Select non-isochronous transfer
                                                     1 : Select isochronous transfer                                                                           00
                         OUTxCSR4 FORCE-STALL Flag   0 : No action
                                                     1 : Stall Endpoint X by the USB FCU                                                                       00
                         OUTxCSR5 DATA-ERR Flag      0 : No error
                                                     1 : CRC or bit stuffing error received in ISO packet                                                      00
                         OUTxCSR6 FLUSH Bit          0 : No action
                                                     1 : Flush the FIFO                                                                                        Note 1
                         OUTxCSR7 AUTO_CLR Bit       0 : AUTO-CLR disabled
                                                     1 : AUTO-CLR enabled                                                                                      00

                                                                                                                                                               Note 1

                                                                                                                                                               00

                                                                                                                                                               Note 2

                                                                                                                                                               00

                                                                               Note 1: Write "0" only or read
                                                                               Note 2: Write only - Read "0"
                                                                               Note 3: Refer to section 5.5 "Programming Notes" for this register

Figure 1.48: USB Endpoint x OUT CSR

2.18.4.17 USB Endpoint x IN MAXP Register

         The USB Endpoint x IN MAXP Register, shown in Figure 1.49, indicates the maximum packet size (MAXP) of
         an Endpoint x IN packet. The default values for Endpoints 1-4 are 0 bytes. The setting of this register also
         affects the configuration of single/dual packet operation. When MAXP > 1/2 of the FIFO size, single packet
         mode is set. When MAXP <= 1/2 of the FIFO size, dual packet mode is set.

USB Endpoint x IN MAXP Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                                     Address                                                                        When reset
                         EPiIMP (i = 1-4)
                                                     031B16, 032316, 032B16, 033316                                                                0016

                         Bit symbol                  Bit name                                                                                      Function    RW

                         IMAXP0 to         Maximum packet size      For endpoints that support smaller
                         IMAXP7            (MAXP) of Endpoint x IN  FIFO size, unused bits are not
                                           packet.                  implemented, (always write "0" to
                                                                    those bits).

Figure 1.49: USB Endpoint x IN MAXP

                                             1-61
Preliminary Specifications REV. E                                                  Mitsubishi microcomputers
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Universal Serial Bus                       SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.18.4.18 USB Endpoint x OUT MAXP Register

         The USB Endpoint x OUT MAXP Register, shown in Figure 1.50, indicates the maximum packet size (MAXP)
         of an Endpoint x OUT packet. The default values for endpoints 1-4 are 0 bytes. The setting of this register also
         affects the configuration of single/dual packet operation. When MAXP > 1/2 of the FIFO size, single packet is
         set. When MAXP <= 1/2 of the FIFO size, dual packet mode is set.

USB Endpoint x OUT MAXP Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                               Address    When reset
                         EPiOMP (i = 1-4)
                                           031C16, 032416, 032C16, 033416 0016

                         Bit symbol        Bit name                      Function                   RW

                         OMAXP0         Maximum packet size     For endpoints that support smaller
                         to             (MAXP) of Endpoint x    FIFO size, unused bits are not
                         OMAXP7         OUT packet.             implemented, (always write "0" to
                                                                those bits).

Figure 1.50: USB Endpoint x OUT MAXP

    2.18.4.19 USB Endpoint x OUT WRT CNT Register
              The USB Endpoint x OUT WRT CNT Register, shown in Figure 1.51, contains the number of bytes of the cur-
              rent data set in the OUT FIFO. The USB FCU sets the value in the Write Count Register after having success-
              fully received a packet of data from the host. The CPU reads the register to determine the number of bytes to
              be read from the FIFO.

USB Endpoint x OUT Write Count Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                                 Address  When reset
                         EPiWC (i = 1-4)
                                           031D16, 032516, 032D16, 033516 0016

                         Bit symbol        Bit name                      Function                   RW
                                                                                                         X
                         W_CNT0         Receive Byte Count
                         to
                         W_CNT7

Figure 1.51: USB Endpoint x OUT WRT CNT

    2.18.4.20 USB Endpoint x FIFO Register
              The USB Endpoint x FIFO Register, shown in Figure 1.52 is the USB IN (transmit) and OUT (receive) FIFO
              data register. The CPU writes data to this register for the corresponding Endpoint IN FIFO and reads data from
              this register for the corresponding Endpoint OUT FIFO.

USB Endpoint x FIFO Register

b7 b6 b5 b4 b3 b2 b1 b0  Symbol                                     Address          When reset
                         EPi (i = 0-4)     033816, 033916, 033A16, 033B16, 033C16    Indeterminate

                         Bit symbol        Bit name                      Function               RW

                         DATA_0         Endpoint x IN/OUT FIFO                                      X
                         to             register
                         DATA_7

Figure 1.52: USB Endpoint x FIFO Register

                                           1-62
Preliminary Specifications REV. E                                  Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
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DMAC                                      SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.19 DMAC

      This microcomputer has two DMAC (direct memory access controller) channels that allow data to be
      sent to memory without using the CPU.Table 1.14 shows the DMAC specifications. Figure 1.53 shows
      the block diagram of the DMAC. Figure 1.54, Figure 1.55 and Figure 1.56 show the registers used by
      the DMAC.

Table 1.14: DMAC specifications

                Item                                                          Specification

Number of channels                  2 (cycle steal method)
Transfer memory space
Maximum number of bytes             From any SFR, RAM, or ROM address to a fixed address
transferred                         From a fixed address to any SFR or RAM address
                                    From a fixed address to a fixed address
DMA request sources                 (Note that DMA-related registers [002016 to 003F16] cannot be accessed)

Channel priority                    128K bytes (with 16-bit transfers) or 64K bytes (with 8-bit transfers)
Transfer unit
Transfer address direction          Falling edge of INT0 or INT1 (INT0 can be selected by DMA0, INT1 by DMA1)
                                    Timer A0 to timer A4
Transfer modes                      Timer B0 to timer B1
                                    UART0 transmission and reception
DMA interrupt request generation    UART1 transmission and reception
timing                              UART2 transmission and reception
DMA startup                         A-D conversion complete
                                    USB function
DMA shutdown                        Software triggers
Forward address pointer and
reload timing for transfer counter  DMA0 takes precedence if DMA0 and DMA1 requests are generated simultaneously
Writing to register
Reading the register                8 bits or 16 bits

                                    forward/fixed (forward direction cannot be specified for both source and destination
                                    simultaneously)

                                    Single transfer mode
                                        The DMA enable bit is cleared and transfer ends when an underflow occurs in the
                                         transfer counter.

                                    Repeat transfer mode
                                        When an underflow occurs in the transfer counter, the value in the transfer counter
                                        reload register is loaded into the transfer counter and the DMA transfer is repeated

                                    When an underflow occurs in the transfer counter

                                    Single transfer mode
                                        Transfer starts when the DMA is requested after "1" is written to the DMA enable bit

                                    Repeat transfer mode
                                        Transfer starts when the DMA is requested after "1" is written to the DMA enable bit
                                        or after an underflow occurs in the transfer counter

                                    When "0" is written to the DMA enable bit
                                    When, in single transfer mode, an underflow occurs in the transfer counter

                                    When DMA transfer starts, the value of whichever of the source or destination pointer that is set
                                    up as the forward pointer is loaded into the forward address pointer. The value in the transfer
                                    counter reload register is loaded into the transfer counter.

                                    Registers specified for forward direction transfer are always write-enabled.
                                    Registers specified for fixed address transfer are write-enabled when the DMA enable bit is "0".

                                    Can be read at any time.
                                    However, when the DMA enable bit is "1", reading the register sets up as the forward
                                    register is the same as reading the value of the forward address pointer.

                                    1-63
Preliminary Specifications REV. E                                                                                                                           Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                                                                                              M30240 Group

DMAC                                           SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

                                                                                                                                 Address bus

      DMA0 transfer counter reload register TCR0 (16)                                                                                         DMA0 source pointer SAR0(20)
                                    (addresses 0029 16, 002816)                                                                                                      (addresses 0022 16 to 002016)

      DMA0 transfer counter TCR0 (16)                                                                                                         DMA0 destination pointer DAR0 (20)
                                                                                                                                                                                       (addresses 002616 to 002416)
      DMA1 transfer counter reload register TCR1 (16)
                                    (addresses 0039 16, 003816)                                                                               DMA0 forward address pointer (20)

      DMA1 transfer counter TCR1 (16)                                                                                                         DMA1 source pointer SAR1 (20)
                                                                                                                                                                     (addresses 0032 16 to 003016)

                                                                                                                                              DMA1 destination pointer DAR1 (20)
                                                                                                                                                                                       (addresses 003616 to 003416)

                                                                                                                                              DMA1 forward address pointer (20)

                                                                                                                                               DMA latch high-order bits DMA latch low-order bits

                                                                                                        Data bus low-order bits
                                                                                                       Data bus high-order bits
                                                           Note: Pointer is incremented by a DMA request.

Figure 1.53: Block diagram of DMAC

      DMAi request cause select register

      b7 b6 b5 b4 b3 b2 b1 b0   Symbol                                                                                               Address    When reset
                                DMiSL (i=0,1)                                                                                    03B816,03BA16       0016

                                Bit symbol            Bit name                                                                                  Function                                  RW
                                 DSEL0
                                            DMA request cause                                                                                 b3 b2 b1 b0
                                                            select bit
                                                                                                                                               0 0 0 0 : Falling edge of INT0 / INT1 pin
                                DSEL1                                                                                                                       (Note1)

                                DSEL2                                                                                                         0 0 0 1 : Software trigger
                                                                                                                                              0 0 1 0 : Timer A0
                                DSEL3                                                                                                         0 0 1 1 : Timer A1
                                                                                                                                              0 1 0 0 : Timer A2
                                                                                                                                              0 1 0 1 : Timer A3
                                                                                                                                              0 1 1 0 : Timer A4
                                                                                                                                              0 1 1 1 : Timer B0
                                                                                                                                              1 0 0 0 : Timer B1
                                                                                                                                              1 0 0 1 : USB0/USB1 (Note 3)
                                                                                                                                              1 0 1 0 : UART0 transmit
                                                                                                                                              1 0 1 1 : UART0 receive
                                                                                                                                              1 1 0 0 : UART2 transmit
                                                                                                                                              1 1 0 1 : UART2 receive
                                                                                                                                              1 1 1 0 : A-D conversion
                                                                                                                                              1 1 1 1 : UART1 transmit / UART1 receive

                                                                                                                                                            (Note 2)

                                Nothing is assigned.
                                These bits can neither be set nor reset. When read, the value of these bits is "0".

                                DSR         Software DMA                                                                                      If software trigger is selected, a
                                            request bit                                                                                       DMA request is generated by
                                                                                                                                              setting this bit to "1" (When read,
                                                                                                                                              the value of this bit is always "0")

                                Note 1: Address 03B8 16 is for INT0, 03BA 16 is for INT1.
                                Note 2: Address 03B8 16 is for UART1 transmit, 03BA 16 is for UART1 receive.
                                Note 3: Address 03B8 16 is for USB0, 03BA 16 is for USB1.

Figure 1.54: DMAC register (1)

                                               1-64
Preliminary Specifications REV. E                                                                            Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                                               M30240 Group

DMAC                                                         SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

      DMAi control register             Symbol                    Address                  When reset
                                        DMiCON(i=0,1)        002C16, 003C16                00000X00 2
      b7 b6 b5 b4 b3 b2 b1 b0

                                Bit symbol             Bit name                                        Function                                  RW

                                      DMBIT      Transfer unit bit select bit 0 : 16 bits
                                                                                           1 : 8 bits

                                      DMASL      Repeat transfer mode             0 : Single transfer
                                                                      select bit  1 : Repeat transfer

                                      DMAS       DMA request bit (Note 1) 0 : DMA not requested                                                  (Note 2)
                                                                                           1 : DMA requested

                                      DMAE       DMA enable bit                   0 : Disabled
                                      DSD                                         1 : Enabled
                                                 Source address direction
                                                 select bit (Note 3)              0 : Fixed
                                                                                  1 : Forward

                                      DAD        Destination address              0 : Fixed

                                                 direction select bit (Note 3) 1 : Forward

                                Nothing is assigned.
                                These bits can neither be set nor reset. When read, the value of these bits is "0".

                                Note 1: DMA request can be cleared by resetting the bit.
                                Note 2: This bit can only be set to "0".
                                Note 3: Source address direction select bit and destination address direction select bit

                                           cannot be set to "1" simultaneously.

Figure 1.55: DMAC register (2)

      DMAi source pointer (i = 0, 1)

      (b23)  (b19)  (b16)(b15)               (b8)                       b0 Symbol                Address                           When reset
        b7     b3    b0 b7                    b0 b7                            SAR0        002216 to 002016                       Indeterminate
                                                                               SAR1        003216 to 003016                       Indeterminate

                                                             Function                                  Transfer count             RW
                                                                                                        specification

                                             Source pointer                                            0000016 to FFFFF16
                                             Stores the source address

                                             Nothing is assigned.
                                             These bits can neither be set nor reset. When read, the value of these bits is "0".

      DMAi destination pointer (i = 0, 1)

      (b23)  (b19)  (b16)(b15)               (b8)                       b0 Symbol               Address                            When reset
        b7     b3    b0 b7                    b0 b7                            DAR0        002616 to 002416                       Indeterminate
                                                                               DAR1        003616 to 003416                       Indeterminate

                                                       Function                                        Transfer count             RW
                                                                                                        specification

                                             Destination pointer                                       0000016 to FFFFF16
                                             Stores the destination address

                                             Nothing is assigned.
                                             These bits can neither be set nor reset. When read, the value of these bits is "0".

      DMAi transfer counter (i = 0, 1)

      (b15)         (b8)                     b0
       b7            b0 b7

                                                             Symbol                        Address     When reset

                                                             TCR0                    002916, 002816 Indeterminate

                                                             TCR1                    003916, 003816    Indeterminate

                                                                       Function                        Transfer count             RW
                                                                                                        specification
                                             Transfer counter
                                             Set a value one less than the transfer count              000016 to FFFF16

Figure 1.56: DMAC register (3)

                                                       1-65
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DMAC                                            SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.19.1 Transfer cycle

     The transfer cycle consists of the bus cycle in which data is read from memory or from the SFR area
     (source read) and the bus cycle in which the data is written to memory or to the SFR area (destination
     write). The number of read and write bus cycles depends on the source and destination addresses
     and the software waits are inserted.

2.19.1.1 Effect of source and destination addresses

           When 16-bit data is transferred on a 16-bit data bus, and the source and destination both start at odd address-
           es, there is one more source read cycle and destination write cycle than when the source and destination both
           start at even addresses.

2.19.2 DMAC transfer cycles
     Any combination of even or odd transfer read and write addresses is possible. Table 1.15 show the
     number of DMAC transfer cycles. Table 1.16 shows the corresponding coefficient values. Figure 1.57
     shows an example of the transfer cycle for a source read.

     The number of DMAC transfer cycles can be calculated as follows:

           Number of transfer cycles per transfer unit = Number of read cycles x j + Number of write cycles x k

Table 1.15: Number of DMAC transfer cycles

                                   Single-chip mode

Transfer unit     Access      Number of    Number of
                  address     read cycles  write cycles

8-bit transfers   Even             1            1

(DMBIT="1")       Odd              1            1

16-bit transfers  Even             1            1

(DMBIT="0")

                  Odd              2            2

Table 1.16: Coefficients j,k

                  Internal memory

Internal ROM/ Internal ROM/           SFR area
RAM No wait RAM with wait                  2

      1                 2

                                                1-66
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DMAC                                            SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

(1) 8-bit transfers
    16-bit transfers from even address and the source address is even.

      CLKout

      Address    CPU use  Source  Destination  Dummy                                 CPU use
      bus                                      cycle

      Data       CPU use  Source          Destination  Dummy                         CPU use
      bus                                              cycle

(2) 16-bit transfers and the source address is odd
     Transferring 16-bit data on an 8-bit data bus (In this case, there are two destination write cycles).

      CLKout     CPU use  Source  Source + 1 Destination    Dummy                       CPU use
                                                            cycle
      Address
      bus

      Data       CPU use  Source          Source + 1 Destination    Dummy                   CPU use
      bus                                                           cycle

(3) One wait is inserted into the source read under the conditions in (1)

      CLKout

      Address    CPU use  Source               Destination  Dummy                       CPU use
      bus                                                   cycle                           CPU use

      RD signal

      WR signal  CPU use          Source               Destination  Dummy
                                                                    cycle
      Data
      bus

(4) One wait is inserted into the source read under the conditions in (2)
    (When 16-bit data is transferred on an 8-bit data bus, there are two destination write cycles).

      CLKout

      Address    CPU use          Source               Source + 1       Destination  Dummy           CPU use
      bus                                                                            cycle

      RD signal

      WR signal  CPU use          Source                    Source + 1     Destination  Dummy        CPU use
                                                                                        cycle
      Data
      bus

                 Note: The same timing changes occur with the respective conditions at the destination as at the source.

Figure 1.57: Example of the transfer cycle for a source read

                                          1-67
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Timers                                            SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.20 Timers

      There are eight 16-bit timers. These timers can be classified by function into timers A (five) and timers
      B (three). All these timers function independently. Figure 1.58 shows the block diagram of Timers A and
      B.

        XIN                                       f1
                                1/8               f8
                                             1/4  f32

                    f1 f8 f32                                    Timer mode
                                                                One-shot mode
        TA0IN  Noise                                             PWM mode                        Timer A0 interrupt
        TA1IN   filter                                                                           Timer A1 interrupt
        TA2IN                                                                       Timer A0     Timer A2 interrupt
               Noise                                                                              Timer A3 interrupt
                filter                                             Event counter mode            Timer A4 interrupt
                                                                                              Timer B0 interrupt
               Noise                                             Timer mode
                filter                                           One-shot mode               Timer B1 interrupt
                                                                PWM mode
        TA3IN  Noise                                                                           Timer B2
        TA4IN   filter                                                              Timer A1   interrupt

               Noise                                              Event counter mode
                filter
                                                                  Timer mode
                                                                  One-shot mode
                                                                  PWM mode

                                                                                    Timer A2

                                                                   Event counter mode

                                                                  Timer mode
                                                                  One-shot mode
                                                                  PWM mode

                                                                                    Timer A3

                                                                   Event counter mode

                                                                Timer mode
                                                                One-shot mode
                                                                PWM mode

                                                                                    Timer A4

                                                                   Event counter mode

                                                               Timer mode

                                                                   Timer B0

                                                   Timer mode

                                                                   Timer B1

                                                   Timer mode

                                                                   Timer B2

Figure 1.58: Timer A and Timer B block diagram

                                                  1-68
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Timer A                                                               SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.21 Timer A

      Figure 1.59, Figure 1.60,Figure 1.61, and Figure 1.62 show the timer A-related registers.
      Except in event counter mode, timers A0 through A4 all have the same function. Use the timer Ai mode
      register (i = 0 to 4) bits 0 and 1 to choose the desired mode.
      Timer A has the four operation modes listed as follows:

         Timer mode: The timer counts an internal count source.

         Event counter mode: The timer counts pulses from an external source or a timer over flow.

         One-shot timer mode: The timer stops counting when the count reaches "000016".
         Pulse width modulation (PWM) mode: The timer outputs pulses of a given width.

             Clock source                   Timer                                        Data bus high-order bits    High-order
             selection                      One shot                                                                 8 bits
                                           PWM                                          Data bus low-order bits
         f1                                                                                         Low-order
         f8                                 Timer                                                  8 bits
         f32                                (gate function)
                                                                                                Reload register (16)

                   Polarity                Event counter                                   Counter (16)
                                           Clock selection
                  selection                                                                              Up count/down count
         TAiIN                                                            Count start flag                   Always down count except
         (i = 0 to 4)                                                      (Address 038016)                  in event counter mode

         TB2 overflow                                                         Down count

         TAj overflow                                       External   Up/down flag
                                                                      (Address 038416)
                                                            trigger

         (j = i 1. Note, however, that j = 4 when i = 0)                                       TAi       Addresses        TAj           TAk
                                                                                             Timer A0    038716 038616  Timer A4       Timer A1
         TAk overflow                                                                        Timer A1    038916 038816  Timer A0       Timer A2
         (k = i + 1. Note, however, that k = 0 when i = 4)                                   Timer A2    038B16 038A16  Timer A1       Timer A3
                                                                                             Timer A3    038D16 038C16  Timer A2       Timer A4
                                                                                             Timer A4    038F16 038E16  Timer A3       Timer A0

         TAiOUT              Pulse output
         (i = 0 to 4)

                                                                      Toggle flip-flop

Figure 1.59: Block diagram of Timer A

         Timer Ai mode register            Symbol                     Address                When reset
                                           TAiMR(i=0 to 4)
          b7 b6 b5 b4 b3 b2 b1 b0

                                                                      039616 to 039A16 0016

                                           Bit symbol                           Bit name                              Function                   RW
                                            TMOD0
                                                                     Operation mode          b1 b0
                                            TMOD1                    select bit
                                                                                             0 0 : Timer mode
                                                                                             0 1 : Event counter mode
                                                                                             1 0 : One-shot timer mode
                                                                                             1 1 : Pulse width modulation (PWM) mode

                                           MR0

                                           MR1                        Function varies with each operation mode
                                           MR2

                                           MR3                        Count source select bit
                                           TCK0                       Function varies with each operation mode
                                           TCK1

Figure 1.60: Timer A related Registers (1)
                                                              1-69
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Timer A                                               SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

         Timer Ai register (Note)

         (b15)  (b8)                                  Symbol                   Address       When reset
           b7    b0 b7                                                     038716,038616    Indeterminate
                                              b0           TA0             038916,038816    Indeterminate
                                                                           038B16,038A16    Indeterminate
                                                           TA1             038D16,038C16    Indeterminate
                                                                           038F16,038E16    Indeterminate
                                                           TA2

                                                           TA3

                                                           TA4

                                                                 Function                   Values that can be set R W
                                                                                            000016 to FFFF16
                                  Timer mode
                                  Counts an internal count source

                                  Event counter mode                                        000016 to FFFF16

                                  Counts pulses from an external source or timer overflow

                                  One-shot timer mode                                       000016 to FFFF16
                                  Counts a one shot width

                                    Pulse width modulation mode (16-bit PWM)                000016 to FFFE16
                                    Functions as a 16-bit pulse width modulator
                                                                                               0016 to FE16
                                    Pulse width modulation mode (8-bit PWM)                 (Both high-order
                                    Timer low-order address functions as an 8-bit
                                    prescaler and high-order address functions as an 8-bit    and low-order
                                    pulse width modulator                                       addresses)

                                  Note: Read and write data in 16-bit units.

         Count start flag          Symbol         Address                   When reset
                                   TABSR          038016                        0016
         b7 b6 b5 b4 b3 b2 b1 b0

                                  Bit symbol              Bit name                         Function            RW
                                    TA0S      Timer A0 count start flag
                                    TA1S      Timer A1 count start flag     0 : Stops counting
                                    TA2S      Timer A2 count start flag     1 : Starts counting
                                    TA3S      Timer A3 count start flag
                                    TA4S      Timer A4 count start flag
                                    TB0S      Timer B0 count start flag
                                    TB1S      Timer B1 count start flag
                                    TB2S      Timer B2 count start flag

         Up/down flag              Symbol             Address               When reset
                                   UDF                038416                    0016
         b7 b6 b5 b4 b3 b2 b1 b0

                                  Bit symbol          Bit name                              Function           RW

                                  TA0UD       Timer A0 up/down flag         0 : Down count
                                  TA1UD       Timer A1 up/down flag         1 : Up count
                                  TA2UD       Timer A2 up/down flag
                                  TA3UD       Timer A3 up/down flag         This specification becomes valid
                                  TA4UD       Timer A4 up/down flag         when the up/down flag content is
                                                                            selected for up/down switching
                                                                            cause

                                   TA2P       Timer A2 two-phase pulse      0 : two-phase pulse signal
                                   TA3P       signal processing select bit      processing disabled
                                   TA4P
                                              Timer A3 two-phase pulse      1 : two-phase pulse signal
                                              signal processing select bit      processing enabled

                                              Timer A4 two-phase pulse      When not using the two-phase
                                              signal processing select bit  pulse signal processing function,
                                                                            set the select bit to "0"

Figure 1.61: Timer A-related registers (2)

                                                      1-70
Preliminary Specifications REV. E                                                              Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                                 M30240 Group

Timer A                                                 SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

         One-shot start flag       Symbol      Address                 When reset
                                   ONSF        038216                  00X000002
          b7 b6 b5 b4 b3 b2 b1 b0

                                   Bit symbol  Bit name                                  Function                   RW

                                   TA0OS Timer A0 one-shot start flag  1 : Timer start
                                                                           When read, the value is 0
                                   TA1OS Timer A1 one-shot start flag

                                   TA2OS Timer A2 one-shot start flag

                                   TA3OS Timer A3 one-shot start flag

                                      TA4OS Timer A4 one-shot start flag

                                   Nothing is assigned.
                                   This bit can neither be set nor reset. When read, its content is indeterminate.

                                   TA0TGL      Timer A0 event/trigger  b7 b6
                                   TA0TGH      select bit
                                                                       0 0 : Input on TA0IN is selected (Note)
                                                                       0 1 : TB2 overflow is selected
                                                                       1 0 : TA4 overflow is selected
                                                                       1 1 : TA1 overflow is selected

                                   Note: Set the corresponding port direction register to 0 .

         Trigger select register   Symbol      Address                 When reset
                                   TRGSR       038316                      0016
         b7 b6 b5 b4 b3 b2 b1 b0

                                   Bit symbol  Bit name                                  Function                   RW

                                   TA1TGL Timer A1 event/trigger       b1 b0
                                                  select bit
                                                                       0 0 : Input on TA1IN is selected (Note)
                                   TA1TGH                              0 1 : TB2 overflow is selected
                                                                       1 0 : TA0 overflow is selected
                                   TA2TGL Timer A2 event/trigger       1 1 : TA2 overflow is selected
                                                  select bit
                                                                       b3 b2
                                   TA2TGH
                                                                       0 0 : Input on TA2IN is selected (Note)
                                   TA3TGL      Timer A3 event/trigger  0 1 : TB2 overflow is selected
                                   TA3TGH      select bit              1 0 : TA1 overflow is selected
                                                                       1 1 : TA3 overflow is selected
                                   TA4TGL      Timer A4 event/trigger
                                   TA4TGH      select bit              b5 b4

                                                                       0 0 : Input on TA3IN is selected (Note)
                                                                       0 1 : TB2 overflow is selected
                                                                       1 0 : TA2 overflow is selected
                                                                       1 1 : TA4 overflow is selected

                                                                       b7 b6

                                                                       0 0 : Input on TA4IN is selected (Note)
                                                                       0 1 : TB2 overflow is selected
                                                                       1 0 : TA3 overflow is selected
                                                                       1 1 : TA0 overflow is selected

                                   Note: Set the corresponding port direction register to 0 .

Figure 1.62: Timer A-related registers (3)

                                               1-71
Preliminary Specifications REV. E                                                                                    Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                                                       M30240 Group

Timer A                                                          SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.21.1 Timer mode

     In this mode, the timer counts an internally generated count source. See Table 1.17 below. Figure
     1.63 shows the timer Ai mode register in timer mode.

Table 1.17: Specifications of timer mode

Item                                                                                  Specification

Count source              f1, f8, f32
Count operation            Down count
Divide ratio               When the timer underflows, it loads the reload register contents before continuing counting
Count start condition     1/(n+1) n: Set value
Count stop condition      Count start flag is set (= 1)
                          Count start flag is reset (= 0)

Interrupt request         When the timer underflows
generation timing         Programmable I/O port or gate input
                          Programmable I/O port or pulse output
TAiIN pin function

TAiOUT pin function

Read from timer           Count value can be read out by reading timer Ai register
Write to timer
                           When counting is stopped and a value is written to timer Ai register, it is written to both reload register and counter
Select function            When counting is in progress and a value is written to timer Ai register, it is written only to reload register (to be
                          transferred to counter at the next reload time)

                           Gate function
                          Counting can be started and stopped by TAiIN pin's input signal
                           Pulse output function
                          Each time the timer underflows, the TAiOUT pin's polarity is reversed

                       Timer Ai mode register

                       b7 b6 b5 b4 b3 b2 b1 b0  Symbol           Address              When reset
                                                TAiMR(i=0 to 4)
                       0  00                                     039616 to 039A16     0016

                                                Bit symbol       Bit name                                  Function                         RW

                                                TMOD0       Operation mode            b1 b0
                                                TMOD1       select bit
                                                                                      0 0 : Timer mode
                                                  MR0       Pulse output function
                                                            select bit                0 : Pulse is not output
                                                                                          (TAiOUT pin is a normal port pin)
                                                MR1         Gate function select bit
                                                                                      1 : Pulse is output (Note 1)
                                                MR2                                        (TAiOUT pin is a pulse output pin)

                                                                                      b4 b3

                                                                                      0 X (Note 2): Gate function not available
                                                                                                          (TAiIN pin is a normal port pin)

                                                                                      1 0 : Timer counts only when TA iIN pin is
                                                                                             held "L" (Note 3)

                                                                                      1 1 : Timer counts only when TA iIN pin is
                                                                                             held "H" (Note 3)

                                                MR3         0 (Must always be fixed to "0" in timer mode)
                                                TCK0
                                                            Count source select bit   b7 b6
                                                TCK1
                                                                                      0 0 : f1
                                                                                      0 1 : f8
                                                                                      1 0 : f32
                                                                                      1 1 : Reserved

                                                Note 1: The settings of the corresponding port register and port direction register
                                                           are invalid.

                                                Note 2: The bit can be "0" or "1".
                                                Note 3: Set the corresponding port direction register to "0".

Figure 1.63: Timer Ai mode register in timer mode

                                                                 1-72
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                                                                         M30240 Group

Timer A                                                 SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.21.2 Event counter mode

   In this mode, the timer counts an external signal or an internal timer's overflow. Timers A0 and A1 can
   count a single-phase external signal. Timers A2, A3, and A4 can count a single-phase and a two-phase
   external signal. Table 1.18 lists the timer specifications when counting a single-phase external signal.
   Figure 1.64 shows Timer Ai mode register in event counter mode, single-phase signal.

Table 1.18: Timer specification in event counter mode (when not processing two-phase pulse signal)

          Item                                          Specification
Count source
                       External signals input to TAiIN pin (effective edge can be selected by software
Count operation        TB2 overflow, TAj overflow

Divide ratio           Up count or down count can be selected by external signal or software
Count start condition  When the timer overflows or underflows, it loads from the reload register contents before
Count stop condition   continuing counting. (However, this does not apply when the free-run function is selected.)
Interrupt request
generation timing      1/ (FFFF16 - n+1) for up count
TAiIN pin function
TAiOUT pin function    1/ (n + 1) for down count        n: set value
Read from timer
                       Count start flag is set (=1)
Write to timer
                       Count start flag is reset (=0)
Select function
                       Timer overflows or underflows

                       Programmable I/O port or count source input

                       Programmable I/O port, pulse output, or up/down count select input

                       Count value can be read out by reading timer Ai register

                       When counting is stopped and a value is written to timer Ai register, it is written to both
                       reload register and counter
                       When counting is in progress and a value is written to timer Ai register, it is written to only
                       reload register

                       Free-run count function
                       When the timer overflows or underflows, the reload register content is not reloaded.
                       Pulse output function
                       Each time the timer overflows, the TAiOUT pin`s polarity is reversed

                                                  1-73
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Timer A                                                  SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

         Timer Ai mode register

         b7 b6 b5 b4 b3 b2 b1 b0        Symbol           Address             When reset
                                        TAiMR(i = 0, 1)
         0  01                                           039616, 039716      0016

                                  Bit symbol  Bit name                             Function                             RR WW
                                   TMOD0
                                   TMOD1      Operation mode select bit b1 b0
                                     MR0                                             0 1 : Event counter mode (Note 1)

                                     MR1      Pulse output function  0 : Pulse is not output
                                              select bit                 (TAiOUT pin is a normal port pin)

                                              Count polarity         1 : Pulse is output (Note 2)
                                              select bit (Note 3)        (TAiOUT pin is a pulse output pin)

                                                                     0 : Counts external signal's falling edge
                                                                     1 : Counts external signal's rising edge

                                  MR2         Up/down switching      0 : Up/down flag's content
                                              cause select bit       1 : TAiOUT pin's input signal (Note 4)
                                  MR3
                                  TCK0        0 (Must always be fixed to "0" in event counter mode)

                                              Count operation type   0 : Reload type
                                              select bit             1 : Free-run type (Note 5)

                                  TCK1        Invalid in event counter mode
                                              Can be "0" or "1"

                                  Note 1: In event counter mode, the count source is selected by the event / trigger select bit
                                            (addresses 0382 16 and 038316).

                                  Note 2: The settings of the corresponding port register and port direction register are invalid.
                                  Note 3: Valid only when counting an external signal.
                                  Note 4: When an "L" signal is input to the TAi OUT pin, the downcount is activated. When "H",

                                            the upcount is activated. Set the corresponding port direction register to "0".
                                  Note 5: This value can be indeterminate when the count starts.

Figure 1.64: Timer Ai mode register in event counter mode, single signal

Table 1.19 shows the Timer specification in event counter mode when processing two-phase signal with timers
A2, A3, and A4.

Figure 1.65 shows Timer Ai mode register in event counter mode when processing two-phase signal.

                                                         1-74
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Timer A                                         SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

Table 1.19: Timer specification in even counter mode (when processing two-phase pulse signal with
                   timers A2, A3, and A4)

            Item                                                          Specification
Count Source
                       Two-phase pulse signals input to TAiIN or TAiOUT pin
Count operation
                       Up count or down count can be selected by two-phase pulse signal
Divide ratio           When the timer overflows or underflows, the reload register content is loaded and the timer
                       starts over again (Note 1)
Count start condition
Count stop condition   1/ (FFFF16 - n + 1) for up count  n: Set value
Interrupt request      1/ (n+1) for down count
generation timing      Count start flag is set (=1)
TAiIN pin function
TAiOUT pin function    Count start flag is reset (=0)
Read from timer
                       Timer overflow or underflows
Writer to timer
                       Two-phase pulse input

                       Two-phase pulse input

                       Count value can be read out by reading timer A2, A3, or A4 register

                       When counting is stopped and a value is written to timer A2, A3, or A4 register, it is written
                       to both the reload register and counter
                       When counting is in progress and a value is written to timer A2, A3, or A4 register, it is
                       written to only reload register to be transferred to counter at the next reload time.

                       Normal processing operation
                       The timer counts up rising edges or counts down falling edges on the TAiIN pin when input
                       signal on the TAiOUT pin is "H"

                       TAiOUT

                       TAiIN       Up     Up             Up            Down         Down     Down
                          (i=2,3)  count  count          count         count        count    count

Select function        Multiply-by-4 processing operation
                       If the phase relationship is such that the TAiIN pin goes "H" when the input signal on the
                       TAiOUT pin is "H", the timer counts up rising and falling edges on the TAiOUT and TAiIN pins.
                       If the phase relationship is such that the TAiIN pin goes "L" when the input signal on the
                       TAiOUT pin is "H", the timer counts down rising and falling edges on the TAiOUT and TAiIN
                       pins.

                       TAiOUT

                                   Count up all edges                  Count down all edges

                       TAiIN
                         (i=3,4)

                                   Count up all edges                  Count down all edges

Note 1                 This does not apply when the free-run function is selected.

                                          1-75
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Timer A                              SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

Timer Ai mode register
(When not using two-phase pulse signal processing)

b7 b6 b5 b4 b3 b2 b1 b0  Symbol      Address                      When reset

         0  01           TAiMR(i = 2 to 4) 039816 to 039A16 0016

                         Bit symbol  Bit name                                 Function                        RW

                         TMOD0       Operation mode select bit b1 b0
                         TMOD1                                              0 1 : Event counter mode

                           MR0       Pulse output function        0 : Pulse is not output
                                     select bit                       (TAiOUT pin is a normal port pin)
                           MR1
                                     Count polarity               1 : Pulse is output (Note 1)
                                     select bit (Note 2)              (TAiOUT pin is a pulse output pin)

                                                                  0 : Counts external signal's falling edges
                                                                  1 : Counts external signal's rising edges

                         MR2         Up/down switching            0 : Up/down flag's content
                                     cause select bit             1 : TAiOUT pin's input signal (Note 3)

                         MR3         0 : (Must always be "0" in event counter mode)

                         TCK0        Count operation type         0 : Reload type
                         TCK1        select bit                   1 : Free-run type (Note 6)

                                     Two-phase pulse signal       0 : Normal processing operation
                                     processing operation         1 : Multiply-by-4 processing operation
                                     select bit (Note 4)(Note 5)

                         Note 1: The settings of the corresponding port register and port direction register are invalid.
                         Note 2: This bit is valid when only counting an external signal.
                         Note 3: Set the corresponding port direction register to "0".
                         Note 4: This bit is valid for the timer A3 mode register.

                                    For timer A2 and A4 mode registers, this bit can be "0 "or "1".
                         Note 5: When performing two-phase pulse signal processing, make sure the two-phase pulse

                                    signal processing operation select bit (address 0384 16) is set to "1". Also, always be
                                    sure to set the event/trigger select bit (addresses 0382 16 and 038316) to "00".
                         Note 6: This value can be indeterminate when the count starts.

Timer Ai mode register
(When using two-phase pulse signal processing)

b7 b6 b5 b4 b3 b2 b1 b0  Symbol      Address                      When reset

         010001          TAiMR(i = 2 to 4) 039816 to 039A16 0016

                         Bit symbol            Bit name                              Function                 RW
                           TMOD0     Operation mode select bit
                           TMOD1                                  b1 b0
                             MR0
                             MR1                                  0 1 : Event counter mode

                             MR2     0 (Must always be "0" when using two-phase pulse signal
                             MR3     processing)
                            TCK0
                                     0 (Must always be "0" when using two-phase pulse signal
                            TCK1     processing)

                                     1 (Must always be "1" when using two-phase pulse signal
                                     processing)

                                     0 (Must always be "0" when using two-phase pulse signal
                                     processing)

                                     Count operation type         0 : Reload type
                                     select bit                   1 : Free-run type (Note 3)

                                     Two-phase pulse              0 : Normal processing operation

                                     processing operation
                                     select bit (Note 1)(Note 2) 1 : Multiply-by-4 processing operation

                         Note 1: This bit is valid for timer A3 mode register.
                                    For timer A2 and A4 mode registers, this bit can be "0" or "1".

                         Note 2: When performing two-phase pulse signal processing, make sure the two-phase pulse
                                    signal processing operation select bit (address 0384 16) is set to "1". Also, always be
                                    sure to set the event/trigger select bit (addresses 0382 16 and 038316) to "00".

                         Note 3: This value can be indeterminate when the count starts.

Figure 1.65: Timer Ai mode register in event counter mode, two-phase signal
                                                                    1-76
Preliminary Specifications REV. E                                                                              Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                                                 M30240 Group

Timer A                                             SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.21.3 One-shot timer mode

     In this mode, the timer operates only once (See Table 1.20 ). When a trigger occurs, the timer starts
     up and continues operating for a given period. Figure 1.66 shows the timer Ai mode register in one-
     shot mode.

Table 1.20: Timer specifications in one-shot timer mode

Item                                                                   Specification

Count source              f1, f8, f32
Count operation
                          The timer counts down
Divide ratio              When the count reaches 000016, the timer stops counting after reloading a new count
Count start condition      If a trigger occurs when counting, the timer reloads a new count and restarts counting
                          1/n n: Set value
Count stop condition
Interrupt request          An external trigger is input
generation timing          The selected timer overflows
TAiIN pin function         The one-shot start flag is set (= 1)
TAiOUT pin function       A new count is reloaded after the count has reached 000016
Read from timer            The count start flag is reset (= 0)

Write to timer            The count reaches 000016

                          Programmable I/O port or trigger input

                          Programmable I/O port or pulse output

                          When timer Ai register is read, it indicates an indeterminate value

                          When counting is stopped and a value is written to timer Ai register, it is written to both
                          reload register and counter
                          When counting is in progress and a value is written to timer Ai register, it is written to the
                          reload register to be transferred to counter at next load time

         Timer Ai mode register

         b7 b6 b5 b4 b3 b2 b1 b0  Symbol            Address            When reset

                       0  10      TAiMR(i = 0 to 4) 039616 to 039A16 0016

                                  Bit symbol  Bit name                                       Function                         RW
                                   TMOD0
                                   TMOD1      Operation mode select bit b1 b0
                                     MR0                                            1 0 : One-shot timer mode

                                     MR1      Pulse output function    0 : Pulse is not output
                                     MR2      select bit                  (TAiOUT pin is a normal port pin)

                                              External trigger select  1 : Pulse is output (Note 1)
                                              bit (Note 2)                (TAiOUT pin is a pulse output pin)
                                              Trigger select bit
                                                                       0 : Falling edge of TAiIN pin's input signal (Note 3)
                                                                       1 : Rising edge of TAiIN pin's input signal (Note 3)

                                                                       0 : One-shot start flag is valid
                                                                       1 : Selected by event/trigger select

                                                                           register

                                  MR3         0 (Must always be "0" in one-shot timer mode)

                                  TCK0        Count source select bit  b7 b6
                                  TCK1
                                                                       0 0 : f1
                                                                       0 1 : f8
                                                                       1 0 : f32
                                                                       1 1 : invalid

                                  Note 1: The settings of the corresponding port register and port direction register are invalid.
                                  Note 2: Valid only when the TA iIN pin is selected by the event/trigger select bit

                                             (addresses 038216 and 038316). If timer overflow is selected, this bit can be "1" or "0".
                                  Note 3: Set the corresponding port direction register to "0".

Figure 1.66: Timer Ai mode register in one-shot mode

                                              1-77
Preliminary Specifications REV. E                                                                           Mitsubishi microcomputers
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                                                                                                              M30240 Group

Timer A                                                              SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.21.4 Pulse-width modulation (PWM) mode

     In this mode, the timer outputs pulses of a given width in succession (See Table 1.21 ). In this mode,
     the counter functions as either a 16-bit pulse-width modulator or an 8-bit pulse-width modulator. Figure
     1.67 shows the timer Ai mode register in pulse-width modulation mode.Figure 1.68 shows the example
     of how a 16-bit pulse-width modulator operates. Figure 1.69 shows the example of how an 8-bit pulse
     width modulator operates.

Table 1.21: Timer specifications in pulse-width modulation mode

Item                                                                         Specification

Count source           f1, f8, f32
Count operation
                       The timer counts down (operating as an 8-bit or a 16-bit pulse-width modulator)
16-bit PWM             The timer reloads a new count at a rising edge of PWM pulse and continues counting
                        The timer is not affected by a trigger that occurs when counting
8-bit PWM
                       High level width n / fi n: Set value
Count start condition
                       Cycle time (216-1) / fi                      fixed
Count stop condition
Interrupt request      High level width n (m+1) /fi n: values set to timer Ai register's high-order address
generation timing      Cycle time (28-1) (m+1) /fi m: values set to timer Ai register's low-order address
TAiIN pin function
TAiOUT pin function    External trigger is input
Read from timer
                       The timer overflows
Write to timer
                       The count start flag is set (= 1)

                       The count start flag is reset (= 0)

                       PWM pulse goes "L"

                       Programmable I/O port or trigger input

                       Pulse output

                       When timer Ai register is read, it indicates an indeterminate value

                       When counting is stopped and a value is written to timer Ai register, it is written to both
                       reload register and the counter
                       When counting in progress and a value is written to timer A register, it is written to only
                       reload register to be transferred to the counter at next reload timer.

         Timer Ai mode register     Symbol           Address                 When reset
                                    TAiMR(i=0 to 4)
          b7 b6 b5 b4 b3 b2 b1 b0                    039616 to 039A16 0016

                               111

                                    Bit symbol             Bit name                               Function                    RW
                                     TMOD0
                                     TMOD1      Operation mode               b1 b0
                                      MR0       select bit
                                                                             1 1 : PWM mode
                                      MR1
                                                Must always be "1" in PWM mode)
                                      MR2
                                                External trigger select bit  0 : Falling edge of TAi IN pin's input signal
                                                (Note 1)                                 (Note 2)

                                                                             1 : Rising edge of TAi IN pin's input signal
                                                                                         (Note 2)

                                                Trigger select bit           0 : Count strat flig is valid
                                                                             1 : Selected by event /trigger select register

                                    MR3         16/8 PWM mode select bit     0 : Functions as a 16-bit pulse width modulator
                                                                             1 : Functions as an 8-bit pulse width modulator

                                    TCK0        Count source select bit      b7 b6
                                    TCK1
                                                                             0 0 : f1
                                                                             0 1 : f8
                                                                             1 0 : f32
                                                                             1 1 : Reserved

                       Note 1: Valid only when the TAi IN pin is selected by the event/trigger select bit.
                                 (addresses 0382 16 and 038316). If timer overflow is selected, this bit can be "1", or "0".

                       Note 2: Set the corresponding port direction register to "0".

Figure 1.67: Timer Ai mode register in pulse-width modulation mode

                                                                    1-78
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                                                                                                        M30240 Group

Timer A                                                            SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

         Condition : Reload register = 000316, when external trigger
                        (rising edge of TAiIN pin input signal) is selected

                                                                                 1 / fi X (2 16 1)

         Count source

         TAiIN pin           "H"

         input signal        "L"

                                                             Trigger is not generated by this signal
                                                                  1 / fi X n

         PWM pulse output "H"

         from TAiOUT pin     "L"

         Timer Ai interrupt "1"

         request bit         "0"

                       fi : Frequency of count source

                             (f1, f8, f32)             Cleared to "0" when interrupt request is accepted, or cleared by software

                                          Note: n = 000016 to FFFE16.

Figure 1.68: Example of how a 16-bit pulse-width modulator operates

                 Condition : Reload register high-order 8 bits = 0216
                                  Reload register low-order 8 bits = 0216
                                  External trigger (falling edge of TAiIN pin input signal) is selected

                                                                                                  1 / fi X (m + 1) X (2 8 1)

         Count source (Note1)

         TAiIN pin input signal "H"                                1 / fi X (m + 1)
                                                "L"                        1 / fi X (m + 1) X n

         Underflow signal of "H"
         8-bit prescaler (Note2) "L"

         PWM pulse output    "H"

         from TAiOUT pin     "L"

         Timer Ai interrupt  "1"

         request bit         "0"

                             fi : Frequency of count source  Cleared to "0" when interrupt request is accepted, or cleared by software
                                 (f1, f8, f32)

                                                               Note 1: The 8-bit prescaler counts the count source.
                                                               Note 2: The 8-bit pulse width modulator counts the 8-bit prescaler's underflow signal.
                                                               Note 3: m = 00 16 to FE16; n = 0016 to FE16.

Figure 1.69: Example of how an 8-bit pulse-width modulator operates

                                                             1-79
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Timer B                                                  SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.22 Timer B

      Figure 1.70 shows the block diagram of timer B. Figure 1.71 and Figure 1.72 show the timer B-related
      registers. Use the timer Bi mode register (i = 0 to 2) bits 0 and 1 to choose the desired mode. Timer B
      works in Timer mode only (i.e., the timer counts an in internal count source).

                                 Clock source selection                             Data bus high-order bits                              High-order 8 bits
                              f1
                              f8                                                    Data bus low-order bits
                              f32                                                      Low-order 8 bits

                               TBj overflow                                         Reload register (16)
                               (j=i - 1. Note, however,
                               j = 2 when i = 0)                                                    Counter (16)

Figure 1.70: Block diagram of Timer B                    Count start flag
                                                         (address 038016)

                                                            Counter reset circuit

                                                             TBi                         Address                     TBj
                                                         Timer B0                   039116 039016                 Timer B2
                                                         Timer B1                   039316 039216                 Timer B0
                                                         Timer B2                   039516 039416                 Timer B1

         Timer Bi mode register     Symbol                    Address               When reset
                                    TBiMR(i=0 to 2)      039B16 to 039D16           00XX0000 2
         b7 b6 b5 b4 b3 b2 b1 b0

                                00

         Bit symbol                                      Bit name                   Function                                              RW
          TMOD0
          TMOD1                                          Operation mode select bit  b1 b0

           MR0                                                                      0 0 : Timer mode
            MR1
                                                         Invalid in timer mode
                                                         Can be "0" or "1"

                                    MR2 0 (Fixed to "0" in timer mode ; i = 0)                                                            (Note 1)

                                                         Nothing is assiigned (i = 1, 2).                                                 (Note 2)
                                                         This bit can neither be set nor reset. When read, its content is indeterminate.

                                    MR3 Invalid in timer mode.
                                                 This bit can neither be set nor reset. When read in timer mode,
                                                 its content is indeterminate.

                                    TCK0                 Count source select bit    b7 b6
                                    TCK1
                                                                                    0 0 : f1
                                                                                    0 1 : f8
                                                                                    1 0 : f32
                                                                                    1 1 : Reserved

         Note 1: Timer B0.
         Note 2: Timer B1, Timer B2.

Figure 1.71: Timer B-related registers

                                                         1-80
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                                                                                                         M30240 Group

Timer B                                                     SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

                       Timer Bi register (Note)                 Symbol                     Address      When reset
                                                                                       039116, 039016  Indeterminate
                                                                TB0                    039316, 039216  Indeterminate
                                                                                       039516, 039416  Indeterminate
                       (b15)  (b8)                              TB1                    035116, 035016  Indeterminate
                        b7    b0 b7                                                    035316, 035216  Indeterminate
                                                            b0  TB2                    035516, 035416  Indeterminate

                                                                TB3

                                                                TB4

                                                                TB5

                                                                          Function                     Values that can be set R W
                                                                                                       000016 to FFFF16
                                                 Timer mode
                                                 Counts the timer's period

                                                Note: Read and write data in 16-bit units.

                       Count start flag          Symbol         Address                When reset
                                                 TABSR          038016                     0016
                       b7 b6 b5 b4 b3 b2 b1 b0

                                                Bit symbol      Bit name                           Function           RW

                                                TA0S        Timer A0 count start flag  0 : Stops counting
                                                TA1S        Timer A1 count start flag  1 : Starts counting

                                                TA2S Timer A2 count start flag

                                                TA3S Timer A3 count start flag

                                                TA4S Timer A4 count start flag

                                                TB0S Timer B0 count start flag

                                                TB1S Timer B1 count start flag

                                                TB2S Timer B2 count start flag

Figure 1.72: Timer B-related registers

2.22.1 Timer mode

     In this mode, the timer counts an internally generated count source. (See Table 1.22 ) Figure 1.73
     shows the Timer Bi mode register in timer mode.

Table 1.22: Timer specifications in timer mode

Item                                                                     Specification

Count source           f1, f8, f32

Count operation        Counts down
                       When the timer underflows, it reloads the reload register contents before continuing
Divide ratio           counting
Count start condition
Count stop condition   1/(n+1) n: Set value

                       Count start flag is set (= 1)

                       Count start flag is reset (= 0)

Interrupt request      The timer underflows (see Note)
generation timing

Note: Timer B2 does not generate an interrupt; it is used only as a prescaler.

                                                      1-81
Preliminary Specifications REV. E                                                            Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                               M30240 Group

Timer B                                                    SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

         Timer Bi mode register           Symbol                 Address     When reset
                                          TBiMR(i=0 to 2)  039B16 to 039D16  00XX0000 2
         b7 b6 b5 b4 b3 b2 b1 b0

                                      00

         Bit symbol                                        Bit name                          Function                         RW
          TMOD0                                 Operation mode select bit
          TMOD1                                                              b1 b0
            MR0                                 Invalid in timer mode
             MR1                                Can be "0" or "1"            0 0 : Timer mode

                                          MR2   0 (Fixed to "0" in timer mode ; i = 0)                                        (Note 1)
                                                                                                                              (Note 2)
                                                Nothing is assiigned (i = 1, 2).
                                          MR3   In an attempt to write to this bit, write "0". The value, if read, turns out
                                                to be indeterminate.

                                                Invalid in timer mode.
                                                In an attempt to write to this bit, write "0". The value, if read in
                                                timer mode, turns out to be indeterminate.

                                          TCK0  Count source select bit      b7 b6
                                          TCK1
                                                                             0 0 : f1
                                                                             0 1 : f8
                                                                             1 0 : f32
                                                                             1 1 : Reserved

         Note 1: Timer B0.
         Note 2: Timer B1, Timer B2.

Figure 1.73: Timer Bi mode register in timer mode

                                                           1-82
Preliminary Specifications REV. E                                                                                                      Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                                                                         M30240 Group

UART0 through UART2                                                                    SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.23 UART0 through UART2

      Serial I/O is configured as three channels: UART0, UART1, and UART2. UART0, UART1, and UART2
      each have an exclusive timer to generate a transfer clock, so they operate independently of each other.
      Figure 1.74 shows the block diagram of UART0, UART1, and UART2.

(UART0)                                                                                                                                                      TxD0

              RxD0

Clock source selection                                                        UART reception                        Reception      Receive   Transmit/
                                                                     1/16                                         control circuit  clock      receive
                    f1                           Bit rate generator                                                                              unit
                    f8              Internal (address 03A116)           Clock synchronous type                                     Transmit
                                                                                                                                   clock
                    f32                       1 / (n0+1)                     UART transmission                    Transmission
                                                                     1/16                                         control circuit
                                    External
                                                                        Clock synchronous type

                                                                           Clock synchronous type
                                                                            (when internal clock is selected)
                                                                     1/2

           CLK0                             Clock synchronous type                 Clock synchronous type
CTS0 / RTS0                                 (when internal clock is selected)      (when external clock is
                            CLK                                                    selected)
                          polarity
                         reversing                                               RTS0
                           circuit
                                                                                 CTS0
                                                               CTS/RTS disabled
                                CTS/RTS selected

                                    VCC

                                              CTS/RTS disabled

(UART1)                                                                                                                                                      TxD1

              RxD1

Clock source selection                                                        UART reception                        Reception      Receive   Transmit/
                                                                      1/16                                        control circuit  clock      receive
                    f1                        Bit rate generator     Clock synchronous type                                                      unit
                                                                                                                                   Transmit
                    f8              Internal (address 03A916)                                                                      clock

                    f32                       1 / (n1+1)                      UART transmission                   Transmission
                                                                      1/16                                        control circuit
                                    External
                                                                     Clock synchronous type
                                                                              Clock synchronous type
                                                                               (when internal clock is selected)

                                                                       1/2

                            CLK     Clock synchronous type                       Clock synchronous type
                          polarity  (when internal clock is selected)            (when external clock is
                         reversing                                               selected)
                           circuit
           CLK1                                                      CTS/RTS disabled

CTS1 / RTS1                         Clock output pin                                                 RTS1
        CLKS1                       select switch                    VCC

                                                                               CTS/RTS disabled CTS1

(UART2)                    RxD polarity                                                                                                              TxD     TxD2
                         reversing circuit                                                                                                         polarity
             RxD2                                                                                                                                 reversing
                                                                                                                                                    circuit
                                                                               UART reception                              Receive
Clock source selection                                                 1/16                                 Reception      clock       Transmit/
                                                                     Clock synchronous type               control circuit               receive
                    f1                        Bit rate generator                                                             Transmit      unit
                                    Internal  (address 037916)                                                               clock
                    f8
                                                1 / (n2+1)                    UART transmission
                    f32                                                1/16                               Transmission
                                                                                                          control circuit
                                    External                         Clock synchronous type

                                                                           Clock synchronous type
                                                                           (when internal clock is selected)
                                                                     1/2

          CLK2              CLK          Clock synchronous type                  Clock synchronous type
CTS2 / RTS2               polarity       (when internal clock is selected)       (when external clock is
                         reversing                                               selected)
                           circuit  CTS/RTS CTS/RTS disabled
                                    selected                                     RTS2

                                              Vcc                                CTS2
                                                    CTS/RTS disabled

                                                                                       n0 : Values set to UART0 bit rate generator (BRG0)
                                                                                       n1 : Values set to UART1 bit rate generator (BRG1)
                                                                                       n2 : Values set to UART2 bit rate generator (BRG2)

Figure 1.74: Block diagram of UARTi (i=0 to 2)

                                                                                 1-83
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                                                                                                                                                       M30240 Group

UART0 through UART2                                                             SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

Figure 1.75 and Figure 1.76 show the block diagram of the transmit/receive unit.

                                                                            Clock
                                                                            synchronous type

                                                     Clock                  UART (7 bits)
                                                     synchronous            UART (8 bits)
                                                     type
                                           PAR                                                UART (7 bits)                UARTi receive register
                                           disabled  UART
              1SP
                                           PAR
RxDi      SP               SP       PAR    enabled

              2SP                                                 UART (9 bits)

                                                                                           Clock
                                                                                           synchronous type

                                                                                           UART (8 bits)
                                                                                           UART (9 bits)

                       0 0 0 0 0 0 0 D8                                                       D7 D6 D5 D4 D3 D2 D1 D0                                    UARTi receive
                                                                                                                                                         buffer register

                                                                                                            MSB/LSB conversion circuit                   Address 03A616
                                                                                                                                                         Address 03A716
                                                                                Data bus high-order bits                                                 Address 03AE16
                                                                                                                                                         Address 03AF16

                                                                                 Data bus low-order bits

                                                                                                             MSB/LSB conversion circuit

                                                                            D8                D7 D6 D5 D4 D3 D2 D1 D0                                    UARTi transmit
                                                                                                                                                         buffer register
                                                                                    UART (8 bits)
                                                                                    UART (9 bits)                                                         Address 03A216
                                                                                                                                                          Address 03A316
                                                                                    Clock synchronous                                                     Address 03AA16
                                                                                    type                                                                  Address 03AB16

                                                                  UART (9 bits)

                       2SP          PAR              UART
                                    enabled

          SP       SP          PAR                                                                                                                       TxDi

                       1SP               PAR         Clock                                    UART (7 bits)                UARTi transmit register

                                         disabled synchronous                                                                       SP: Stop bit
                                                                                                                                    PAR: Parity bit
                                                     type         UART (7 bits)
                                                                  UART (8 bits)
                                         "0"
                                                                  Clock synchronous
                                                                  type

Figure 1.75: Block diagram of UARTi (i=0,1) transmit/receive circuit

RxD2             RxD data      No reverse
              reverse circuit   Reverse

                                                                  Clock
                                                                  synchronous type

                                    PAR              Clock        UART                     UART(7 bits)      UART2 receive register
                                    disabled         synchronous  (7 bits)
                                                     type         UART
                                                                  (8 bits)

              1SP

      SP               SP      PAR

              2SP                   PAR              UART         UART           Clock
                                    enabled                       (9 bits)       synchronous type

                                                                                 UART
                                                                                 (8 bits)
                                                                                 UART
                                                                                 (9 bits)

                     0 0 0 0 0 0 0 D8                                                         D7 D6 D5 D4 D3 D2 D1 D0                                     UART2 receive
                                                                                                                                                          buffer register
                                                                                              Logic reverse circuit + MSB/LSB conversion circuit
                                                                                                                                                         Address 037E16
                                                                                                                                                         Address 037F16

                                                                                Data bus high-order bits

                                                                                Data bus low-order bits

                                                                                            Logic reverse circuit + MSB/LSB conversion circuit

                                                                        D8             D7 D6 D5 D4 D3 D2 D1 D0                                           UART2 transmit
                                                                                                                                                         buffer register
                                                                  UART           UART
                                                                  (9 bits)       (8 bits)                                                                Address 037A16
                                                                                 UART                                                                    Address 037B16
                                                                                 (9 bits)
                                    PAR                                          Clock
                                    enabled UART                                 synchronous type

                     2SP

      SP      SP               PAR

                       1SP          PAR       Clock               UART                        UART(7 bits)   UART2 transmit register
                                    disabled  synchronous         (7 bits)
                                              type                UART
                                                                  (8 bits)
                                    "0"
                                                                  Clock
                                                                  synchronous type

                                                                                              Error signal output          No reverse                    TxD2
                                                                                              disable
                                                                                                                                            TxD data
                                                                                                            Error signal                reverse circuit
                                                                                                           output circuit  Reverse

                                                                                              Error signal output                   SP: Stop bit
                                                                                              enable                                PAR: Parity bit

Figure 1.76: Block diagram of UART2 transmit/receive circuit

                                                                            1-84
Preliminary Specifications REV. E                                           Mitsubishi microcomputers
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                                                                              M30240 Group

UART0 through UART2                                       SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

UARTi (i = 0 to 2) has two operation modes: a clock synchronous serial I/O mode and a clock
asynchronous serial I/O mode (UART mode). The contents of the serial I/O mode select bits (bits 0 to 2
at addresses 03A016, 03A816 and 037816) determine whether UARTi is used as a clock synchronous
serial I/O or as a UART. Although a few functions are different, UART0 and UART1 have almost the
same functions.

UART0 through UART2 are almost equal in their functions with minor exceptions.Table 1.23 shows the
comparison of functions of UART0 through UART2, and Figure 1.77, Figure 1.78, Figure 1.79, Figure
1.80, and Figure 1.81 show the registers related to UARTi.

Table 1.23: Comparison of functions of UART0 through UART2

Function                                                  UART0             UART1         UART2

CLK polarity selection                              Possible (Note 1)  Possible (Note 1)  Possible (Note 1)
LSB first / MSB first selection                     Possible (Note 1)  Possible (Note 1)  Possible (Note 2)
Continuous receive mode selection                   Possible (Note 1)  Possible (Note 1)  Possible (Note 1)
Transfer clock output from multiple pins selection  Impossible         Possible (Note 1)  Impossible
Serial data logic switch                            Impossible         Impossible         Possible (Note 4)
Sleep mode selection                                Possible (Note 3)  Possible (Note 3)  Impossible
TxD, RxD I/O polarity switch                        Impossible         Impossible         Possible
TxD, RxD port output format                         CMOS output        CMOS output        CMOS output
Parity error signal output                          Impossible         Impossible         Possible (Note 4)
Bus collision detection                             Impossible         Impossible         Possible

Note 1: Only during clock synchronous serial I/O mode.
Note 2: Only during clock synchronous serial I/O mode and 8-bit UART mode.
Note 3: Only during UART mode.
Note 4: Used for SIM interface.

                                                    1-85
Preliminary Specifications REV. E                                                                 Mitsubishi microcomputers
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UART0 through UART2                            SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

UARTi transmit buffer register

(b15)                (b8)                      Symbol      Address        When reset
                                                       03A316, 03A216    Indeterminate
b7                   b0 b7      b0             U0TB    03AB16, 03AA16    Indeterminate
                                                       037B16, 037A16    Indeterminate
                                               U1TB

                                               U2TB

                                                                       Function                                            RW

                                Transmit data

                                Nothing is assigned.
                                These bits can neither be set nor reset. When read, their contents are indeterminate.

UARTi receive buffer register

(b15)                (b8)                      Symbol    Address         When reset

b7                   b0 b7      b0             U0RB 03A716, 03A616 Indeterminate

                                               U1RB 03AF16, 03AE16 Indeterminate

                                               U2RB 037F16, 037E16 Indeterminate

                                  Bit          Bit name            Function                              Function          RW
                                symbol                   (During clock synchronous                (During UART mode)

                                                              serial I/O mode)

                                                         Receive data                             Receive data

                                Nothing is assigned.
                                These bits can neither be set nor reset. When read, the value of these bits is "0".

                                OER Overrun error flag (Note 1) 0 : No overrun error              0 : No overrun error
                                                                         1 : Overrun error found  1 : Overrun error found

                                FER Framing error flag (Note 1) Invalid                           0 : No framing error
                                                                                                  1 : Framing error found

                                PER Parity error flag (Note 1) Invalid                            0 : No parity error
                                                                                                  1 : Parity error found

                                SUM Error sum flag (Note 1) Invalid                               0 : No error
                                                                                                  1 : Error found

                                Note 1: Bits 15 through 12 are set to "0" when the serial I/O mode select bit (bits 2 to 0 at addresses 03A0 16,
                                        03A816 and 037816) are set to "000 2" or the receive enable bit is set to "0".
                                        (Bit 15 is set to "0" when bits 14 to 12 all are set to "0".) Bits 14 and 13 are also set to "0" when the
                                        lower byte of the UARTi receive buffer register (addresses 03A6 16, 03AE16 and 037E16) is read out.

    UARTi bit rate generator

b7                         b0                  Symbol    Address          When reset
                                               U0BRG     03A116          Indeterminate
                                               U1BRG     03A916          Indeterminate
                                               U2BRG     037916          Indeterminate

                                                             Function                             Values that can be set R W
                                                                                                          0016 to FF16
                                Assuming that set value = n, BRGi divides the count source by
                                n+1

Figure 1.77: Serial I/O-related registers (1)

                                               1-86
Preliminary Specifications REV. E                                                         Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                            M30240 Group

UART0 through UART2                                  SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

UARTi transmit/receive mode register

b7 b6 b5 b4 b3 b2 b1 b0    Symbol                    Address     When reset
                         UiMR(i=0,1)
                                                 03A016, 03A816  0016

                           Bit           Bit name                        Function                 Function                   RW
                         symbol                               (During clock synchronous   (During UART mode)

                                                                    serial I/O mode)

                         SMD0 Serial I/O mode select bit      Must be fixed to 001        b2 b1 b0
                         SMD1
                         SMD2                                  b2 b1 b0                   1 0 0 : Transfer data 7 bits long
                                                                                          1 0 1 : Transfer data 8 bits long
                                                              0 0 0 : Serial I/O invalid  1 1 0 : Transfer data 9 bits long
                                                              0 1 0 : Inhibited           0 0 0 : Serial I/O invalid
                                                              0 1 1 : Inhibited           0 1 0 : Inhibited
                                                              1 1 1 : Inhibited           0 1 1 : Inhibited
                                                                                          1 1 1 : Inhibited

                         CKDIR Internal/external clock    0 : Internal clock              0 : Internal clock
                                    select bit            1 : External clock              1 : External clock

                         STPS Stop bit length select bit  Invalid                         0 : One stop bit
                                                                                          1 : Two stop bits
                         PRY Odd/even parity select bit Invalid
                                                                                          Valid when bit 6 = "1"
                         PRYE Parity enable bit           Invalid                         0 : Odd parity
                         SLEP Sleep select bit            Must always be "0"              1 : Even parity

                                                                                          0 : Parity disabled
                                                                                          1 : Parity enabled

                                                                                          0 : Sleep mode deselected
                                                                                          1 : Sleep mode selected

UART2 transmit/receive mode register

b7 b6 b5 b4 b3 b2 b1 b0          Symbol              Address     When reset
                                 U2MR                037816          0016

                           Bit           Bit name                        Function                 Function                   RW
                         symbol                               (During clock synchronous   (During UART mode)

                                                                    serial I/O mode)

                         SMD0 Serial I/O mode select bit      Must be fixed to 001        b2 b1 b0
                         SMD1
                         SMD2                                  b2 b1 b0                   1 0 0 : Transfer data 7 bits long
                                                                                          1 0 1 : Transfer data 8 bits long
                                                              0 0 0 : Serial I/O invalid  1 1 0 : Transfer data 9 bits long
                                                              0 1 1 : Inhibited           0 0 0 : Serial I/O invalid
                                                              1 1 1 : Inhibited           0 1 1 : Inhibited
                                                                                          1 1 1 : Inhibited

                         CKDIR Internal/external clock    0 : Internal clock              0 : Internal clock
                                    select bit            1 : External clock              1 : External clock

                         STPS Stop bit length select bit  Invalid                         0 : One stop bit
                                                                                          1 : Two stop bits
                         PRY Odd/even parity select bit Invalid
                                                                                          Valid when bit 6 = "1"
                         PRYE Parity enable bit           Invalid                         0 : Odd parity
                         IOPOL TxD, RxD I/O polarity                                      1 : Even parity
                                                          0 : No reverse
                                     reverse bit          1 : Reverse                     0 : Parity disabled
                                                                                          1 : Parity enabled
                                                              Usually set to "0"
                                                                                          0 : No reverse
                                                                                          1 : Reverse

                                                                                              Usually set to "0"

Figure 1.78: Serial I/O-related registers (2)

                                               1-87
Preliminary Specifications REV. E                                                                         Mitsubishi microcomputers
Specifications in this manual are tentative and subject to change
                                                                                                            M30240 Group

UART0 through UART2                                   SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

UARTi transmit/receive control register 0

b7 b6 b5 b4 b3 b2 b1 b0

                           Symbol                    Address              When reset
                         UiC0(i=0,1)
                                               03A416, 03AC16             0816

                            Bit            Bit name                     Function                                           Function                                          RW
                         symbol                            (During clock synchronous                              (During UART mode)

                         CLK0    BRG count source                  serial I/O mode)                       b1 b0
                         CLK1    select bit
                                                          b1 b0                                            0 0 : f1 is selected
                                                                                                           0 1 : f8 is selected
                                                          0 0 : f1 is selected                             1 0 : f32 is selected
                                                          0 1 : f8 is selected                             1 1 : Reserved
                                                          1 0 : f32 is selected
                                                          1 1 : Reserved

                         CRS     CTS/RTS function         Valid when bit 4 = "0"                          Valid when bit 4 = "0"
                         TXEPT   select bit               0 : CTS function is selected (Note 1)           0 : CTS function is selected (Note 1)
                                                          1 : RTS function is selected (Note 2)           1 : RTS function is selected (Note 2)
                                 Transmit register empty
                                 flag                     0 : Data present in transmit                    0 : Data present in transmit register
                                                              register (during transmission)                  (during transmission)

                                                          1 : No data present in transmit                 1 : No data present in transmit
                                                              register (transmission                          register (transmission completed)
                                                              completed)

                         CRD CTS/RTS disable bit          0 : CTS/RTS function enabled                    0 : CTS/RTS function enabled
                                                          1 : CTS/RTS function disabled                   1 : CTS/RTS function disabled

                                                              (P60 and P64 function as                        (P60 and P64 function as
                                                              programmable I/O port)                          programmable I/O port)

                         Nothing is assigned.
                         This bit can neither be set nor reset. When read, the value of this bit is "0".

                         CKPOL CLK polarity select bit    0 : Transmit data is output at                  Must always be "0"
                                                              falling edge of transfer clock
                                                              and receive data is input at
                                                              rising edge

                                                          1 : Transmit data is output at
                                                              rising edge of transfer clock
                                                              and receive data is input at
                                                              falling edge

                         UFORM Transfer format select bit 0 : LSB first                                   Must always be "0"
                                                                           1 : MSB first

                         Note 1: Set the corresponding port direction register to "0".
                         Note 2: The settings of the corresponding port register and port direction register are invalid.

UART2 transmit/receive control register 0

b7 b6 b5 b4 b3 b2 b1 b0

                                 Symbol              Address              When reset
                                  U2C0               037C16                   0816

                            Bit            Bit name                     Function                                          Function                                           RW
                         symbol                            (During clock synchronous                             (During UART mode)
                          CLK0   BRG count source
                          CLK1   select bit                        serial I/O mode)                       b1 b0

                          CRS                             b1 b0                                           0 0 : f1 is selected
                         TXEPT                                                                            0 1 : f8 is selected
                                                          0 0 : f1 is selected                            1 0 : f32 is selected
                          CRD                             0 1 : f8 is selected                            1 1 : Inhibited
                                                          1 0 : f32 is selected
                                                          1 1 : Inhibited

                                 CTS/RTS function         Valid when bit 4 = "0"                          Valid when bit 4 = "0"
                                 select bit               0 : CTS function is selected (Note 1)           0 : CTS function is selected (Note 1)
                                                          1 : RTS function is selected (Note 2)           1 : RTS function is selected (Note 2)
                                 Transmit register empty
                                 flag                     0 : Data present in transmit                    0 : Data present in transmit register
                                                              register (during transmission)                  (during transmission)

                                                          1 : No data present in transmit                 1 : No data present in transmit
                                                              register (transmission                          register (transmission completed)
                                                              completed)

                                 CTS/RTS disable bit      0 : CTS/RTS function enabled                    0 : CTS/RTS function enabled
                                                          1 : CTS/RTS function disabled                   1 : CTS/RTS function disabled

                                                              (P73 functions                                  (P73 functions programmable
                                                              programmable I/O port)                          I/O port)

                         Nothing is assigned.             0 : TXDi pin is CMOS output                     0: TXDi pin is CMOS output

                         This bit can neither be set nor res1et:.ToWpXeDhni-epdnirnairinseoNaud-ctp,hutahtnenevl alue of 1th: iTosXpbDeniit-pdiisnra"iisn0N"o.u-ctphuatnnel

                         CKPOL CLK polarity select bit    0 : Transmit data is output at                  Must always be "0"

                                                                          falling edge of transfer clock

                                                                          and receive data is input at

                                                                          rising edge

                                                          1 : Transmit data is output at

                                                                          rising edge of transfer clock

                                                                          and receive data is input at

                                                                          falling edge

                         UFORM Transfer format select bit 0 : LSB first                                   0 : LSB first
                                 (Note 3)                 1 : MSB first                                   1 : MSB first

                         Note 1: Set the corresponding port direction register to "0".
                         Note 2: The settings of the corresponding port register and port direction register are invalid.
                         Note 3: Only clock synchronous serial I/O mode and 8-bit UART mode are valid.

Figure 1.79: Serial I/O-related registers (3)
                                                                    1-88
Preliminary Specifications REV. E                                                                 Mitsubishi microcomputers
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                                                                                                    M30240 Group

UART0 through UART2                                                 SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

UARTi transmit/receive control register 1

b7 b6 b5 b4 b3 b2 b1 b0        Symbol                 Address       When reset
                             UiC1(i=0,1)
                                                  03A516,03AD16     0216

                            Bit           Bit name                              Function                  Function              RW
                         symbol                                     (During clock synchronous     (During UART mode)

                                                                           serial I/O mode)

                         TE      Transmit enable bit                0 : Transmission disabled 0 : Transmission disabled
                                                                    1 : Transmission enabled 1 : Transmission enabled

                         TI      Transmit buffer                    0 : Data present in           0 : Data present in
                                                                        transmit buffer register      transmit buffer register
                                 empty flag
                                                                    1 : No data present in        1 : No data present in
                         RE Receive enable bit                          transmit buffer register      transmit buffer register

                                                                    0 : Reception disabled        0 : Reception disabled
                                                                    1 : Reception enabled         1 : Reception enabled

                         RI      Receive complete flag 0 : No data present in                     0 : No data present in

                                                                    receive buffer register       receive buffer register

                                                                    1 : Data present in           1 : Data present in

                                                                    receive buffer register       receive buffer register

                         Nothing is assigned.
                         These bits can neither be set nor reset. When read, the value of these bits is "0".

UART2 transmit/receive control register 1

b7 b6 b5 b4 b3 b2 b1 b0          Symbol               Address       When reset
                                  U2C1                037D16            0216

                            Bit           Bit name                              Function                  Function              RW
                         symbol                                     (During clock synchronous     (During UART mode)

                                                                           serial I/O mode)

                         TE Transmit enable bit                     0 : Transmission disabled 0 : Transmission disabled
                                                                    1 : Transmission enabled 1 : Transmission enabled

                         TI Transmit buffer                         0 : Data present in           0 : Data present in
                                  empty flag                            transmit buffer register      transmit buffer register

                         RE Receive enable bit                      1 : No data present in        1 : No data present in
                                                                        transmit buffer register      transmit buffer register

                                                                    0 : Reception disabled        0 : Reception disabled
                                                                    1 : Reception enabled         1 : Reception enabled

                             RI Receive complete flag               0 : No data present in        0 : No data present in
                                                                        receive buffer register       receive buffer register

                                                                    1 : Data present in           1 : Data present in
                                                                        receive buffer register       receive buffer register

                         U2IRS   UART2 transmit interrupt           0 : Transmit buffer empty     0 : Transmit buffer empty
                                 cause select bit                       (TI = 1)                      (TI = 1)

                                                                    1 : Transmit is completed     1 : Transmit is completed
                                                                        (TXEPT = 1)                   (TXEPT = 1)

                         U2RRM UART2 continuous                     0 : Continuous receive        Invalid
                                      receive mode enable bit           mode disabled

                                                                    1 : Continuous receive
                                                                        mode enabled

                         U2LCH Data logic select bit                0 : No reverse                0 : No reverse
                                                                    1 : Reverse                   1 : Reverse

                         U2ERE Error signal output                  Must be fixed to "0"          0 : Output disabled
                                     enable bit                                                   1 : Output enabled

Figure 1.80: Serial I/O-related registers (4)
                                                              1-89
Preliminary Specifications REV. E                                                                    Mitsubishi microcomputers
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                                                                                                       M30240 Group

UART0 through UART2                                              SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

UART transmit/receive control register 2

b7 b6 b5 b4 b3 b2 b1 b0          Symbol              Address          When reset
                                 UCON                03B016           X00000002

                            Bit          Bit name                            Function                        Function                    RW
                         symbol                                  (During clock synchronous           (During UART mode)

                         U0IRS UART0 transmit                           serial I/O mode)             0 : Transmit buffer empty (Tl = 1)
                                     interrupt cause select bit                                      1 : Transmission completed
                                                                 0 : Transmit buffer empty (Tl = 1)
                                                                 1 : Transmission completed               (TXEPT = 1)

                                                                      (TXEPT = 1)

                         U1IRS UART1 transmit                    0 : Transmit buffer empty (Tl = 1)  0 : Transmit buffer empty (Tl = 1)
                                     interrupt cause select bit  1 : Transmission completed          1 : Transmission completed

                                                                      (TXEPT = 1)                         (TXEPT = 1)

                         U0RRM UART0 continuous                  0 : Continuous receive              Invalid
                                      receive mode enable bit        mode disabled                   Invalid
                                                                                                     Invalid
                         U1RRM UART1 continuous                  1 : Continuous receive              Must always be "0"
                                       receive mode enable bit       mode enable

                         CLKMD0 CLK/CLKS select bit 0            0 : Continuous receive
                                                                     mode disabled
                         CLKMD1 CLK/CLKS select
                                       bit 1 (Note)              1 : Continuous receive
                                                                     mode enabled

                                                                 Valid when bit 5 = "1"
                                                                 0 : Clock output to CLK1
                                                                 1 : Clock output to CLKS1

                                                                 0 : Normal mode
                                                                     (CLK output is CLK1 only)

                                                                 1 : Transfer clock output
                                                                     from multiple pins
                                                                     function selected

                         Reserved                                Must always be "0"                  Must always be "0"

                           Nothing is assigned.
                           This bit can neither be set nor reset. When read, its content is indeterminate.

                         Note: When using multiple pins to output the transfer clock, the following requirements must be met:
                                     UART1 internal/external clock select bit (bit 3 at address 03A8 16) = "0".

Figure 1.81: Serial I/O-related registers (5)

                                                                1-90
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                                                                       M30240 Group

UART0 through UART2           SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.23.1 Clock synchronous serial I/O mode

     The clock synchronous serial I/O mode uses a transfer clock to transmit and receive data. Table 1.24
     and Table 1.25 list the specifications of the clock synchronous serial I/O mode. Figure 1.82 shows the
     UARTi transmit/receive mode register.

Table 1.24: Specifications of clock synchronous serial I/O mode (1)

           Item                                                       Specification
Transfer data format
Transfer clock          Transfer data length: 8 bits
Transmission/reception
control                  When internal clock is selected (bit 3 at addresses 03A016, 03A816, 037816 = "0"): fi=2(n+1)
                        (Note 1) fi = f1, f8, f32
Transmission start       When external clock is selected (bit 3 at addresses 03A016, 03A816, 037816 = "1"): Input
condition               from CLKi pin (Note 2)

Reception start          CTS function/RTS function/CTS, RTS function chosen to be invalid
condition
                         To start transmission, the following requirements must be met:
Error detection         _ Transmit enable bit (bit 0 at addresses 03A516, 03AD16, 037D16) = "1"
                        _ Transmit buffer empty flag (bit 1 at addresses 03A516, 03AD16, 037D16) = "0"
                        _ When CTS function selected, CTS input level = "L"
                         Furthermore, if external clock is selected, the following requirements must also be met:
                        _ CLKi polarity select bit (bit 6 at addresses 03A416, 03AC16, 037C16) = "0":
                        CLKi input level = "H"
                        _ CLKi polarity select bit (bit 6 at addresses 03A416, 03AC16, 037C16) = "1":
                        CLKi input level = "L"

                         To start reception, the following requirements must be met:
                        _ Receive enable bit (bit 2 at addresses 03A516, 03AD16, 037D16) = "1"
                        _ Transmit enable bit (bit 0 at addresses 03A516, 03AD16, 037D16) = "1"
                        _ Transmit buffer empty flag (bit 1 at addresses 03A516, 03AD16, 037D16) = "0"
                         Furthermore, if external clock is selected, the following requirements must
                        also be met:
                        _ CLKi polarity select bit (bit 6 at addresses 03A416, 03AC16, 037C16) = "0":
                        CLKi input level = "H"
                        _ CLKi polarity select bit (bit 6 at addresses 03A416, 03AC16, 037C16) = "1":
                        CLKi input level = "L"
                         When transmitting
                        _ Transmit interrupt cause select bit (bits 0, 1 at address 03B016, bit 4 at
                        address 037D16) = "0": Interrupts requested when data transfer from UARTi
                        _ Transmit interrupt cause select bit (bits 0, 1 at address 03B016, bit 4 at
                        address 037D16) = "1": Interrupts requested when data transmission from

                         Overrun error (Note 3)
                        This error occurs when the next data is ready before contents of UARTi receive buffer is read.

Note 1: "n" denotes the value 0016 to FF16 that is set to the UART bit rate generator.
Note 2: Maximum 5 Mbps.
Note 3: If an overrun error occurs, the UARTi receive buffer will have the next data written in. Note also that the UARTi

            receive interrupt request bit is not set to "1".

                        1-91
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Table 1.25: Specifications of clock synchronous serial I/O mode (2)

Item                                                                 Specification

Select function   CLK polarity selection
                 Whether transmit data is output/input at the rising edge or falling edge of the transfer clock can be
                 selected
                  LSB first/MSB first selection
                 Whether transmission/reception begins with bit 0 or bit 7 can be selected
                  Continuous receive mode selection
                 Reception is enabled simultaneously by a read from the receive buffer register
                  Transfer clock output from multiple pins selection (UART1)
                 UART1 transfer clock can be chosen by software to be output from one of the two pins set
                  Switching serial data logic (UART2)
                 Whether to reverse data in writing to the transmission buffer register or reading the reception buffer
                 register can be selected.
                  Switching serial data logic (UART2)
                 This function is reversing TxD port output and RxD port input. All I/O data level is reversed.

                 UARTi transmit/receive mode registers

                 b7 b6 b5 b4 b3 b2 b1 b0     Symbol                  Address         When reset
                                          UiMR(i=0,1)
                 0   001                                             03A016, 03A816  0016

                                          Bit symbol              Bit name                            Function         RW
                                            SMD0      Serial I/O mode select bit
                                            SMD1                                     b2 b1 b0
                                            SMD2
                                            CKDIR                                    0 0 1 : Clock synchronous serial
                                                                                              I/O mode
                                            STPS
                                             PRY      Internal/external clock        0 : Internal clock
                                            PRYE      select bit                     1 : External clock
                                             SLEP
                                                      Invalid in clock synchronous serial I/O mode

                                                      0 (Must always be "0" in clock synchronous serial I/O mode)

                 UART2 transmit/receive mode register

                 b7 b6 b5 b4 b3 b2 b1 b0  Symbol                     Address         When reset
                                          U2MR                       037816              0016
                 0   001

                                          Bit symbol              Bit name                            Function         RW
                                            SMD0      Serial I/O mode select bit
                                            SMD1                                     b2 b1 b0
                                            SMD2
                                            CKDIR                                    0 0 1 : Clock synchronous serial
                                                                                               I/O mode
                                             STPS
                                              PRY     Internal/external clock        0 : Internal clock
                                            PRYE      select bit                     1 : External clock
                                            IOPOL
                                                      Invalid in clock synchronous serial I/O mode

                                                      TxD, RxD I/O polarity          0 : No reverse
                                                      reverse bit (Note)             1 : Reverse

                                          Note: Usually set to "0".

Figure 1.82: UARTi transmit/receive mode register in clock synchronous serial I/O mode

                                                        1-92
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      Table 1.26 lists the functions of the input/output pins during clock synchronous serial I/O mode. This
      table shows the pin functions when the transfer clock output from multiple pins function is not selected.
      Note that for a period from when the UARTi operation mode is selected to when transfer starts, the
      TxD pin outputs a "H". The typical clock synchronous timing diagrams are shown in Figure 1.83.

Table 1.26: Input/output pin functions in clock synchronous serial I/O mode

    Pin name        Function                                       Method of selection

TxDi             Serial data     (Outputs dummy data when performing reception only)
(P63, P67, P70)  output
                                 Port P62, P66, and P71 direction register (bits 2 and 6 at address 03EE16 bit 1
RxDi             Serial data     at address 03EF16)= "0"
                                 (Can be used as an input port when performing transmission only.)
(P62, P66, P71) input
                                 Internal/external clock select bit (bit 3 at address 03A016, 03A816, 037816) = "0"
CLKi             Transfer clock
(P61, P65, P72)  output          Internal/external clock select bit (bit 3 at address 03A016, 03A816, 037816) = "1"
                                 Port P61, P65, and P72 direction register (bits 1 and 5 at address 03EE16, bit 2
                 Transfer clock  at address 03EF16) = "0"
                 input
                                 CTS/RTS disable bit (bit 4 at address 03A416, 03AC16, 037C16) = "0"
CTSi/RTSi        CTS input       CTS/RTS function select bit (bit 2 at address 03A416, 03AC16, 037C16) = "0"
(P60,P64,P73)                    Port P60, P64 and P73 direction register (bits 0 and 4 at address 03EE16, bit 3
                 RTS output      at address 03EF16) = "0"
                 Programmable
                 I/O port        CTS/RTS disable bit (bit 4 at address 03A416, 03AC16, 037C16) = "0"
                                 CTS/RTS function select bit (bit 2 at address 03A416, 03AC16, 037C16) = "1"

                                 CTS/RTS disable bit (bit 4 at address 03A416, 03AC16, 037C16) = "1"

                                 1-93
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                                               Tc

Transfer clock

                             "1"
Transmit enable

bit (TE)                         "0"  Data is set in UARTi transmit buffer register

Transmit buffer "1"

empty flag (Tl)                  "0"

                                               Transferred from UARTi transmit buffer register to UARTi transmit register

                            "H"          TCLK
CTSi

                             "L"

                                                                                Stopped pulsing because CTS = "H"      Stopped pulsing because transfer enable bit = "0"

CLKi

TxDi                                     D0 D1 D2 D3 D4 D5 D6 D7                     D0 D1 D2 D3 D4 D5 D6 D7           D0 D1 D2 D3 D4 D5 D6 D7

Transmit                         "1"

register empty                   "0"
flag (TXEPT)

Transmit interrupt "1"
request bit (IR) "0"

                                                                          Cleared to "0" when interrupt request is accepted, or cleared by software

          Shown in ( ) are bit symbols.

           The above timing applies to the following settings:                       Tc = TCLK = 2(n + 1) / fi
             Internal clock is selected.                                                 fi: frequency of BRGi count source (f 1, f8, f32)
             CTS function is selected.                                                   n: value set to BRGi
             CLK polarity select bit = "0".
             Transmit interrupt cause select bit = "0".

Example of receive timing (when external clock is selected)

Receive enable   "1"

bit (RE)         "0"

Transmit enable  "1"

bit (TE)         "0"                  Dummy data is set in UARTi transmit buffer register
                                      Transferred from UARTi transmit buffer register to UARTi transmit register
Transmit buffer "1"
empty flag (Tl) "0"                                      1 / fEXT

                            "H"
RTSi

                            "L"

CLKi

                                               Receive data is taken in

RxDi                                  D0 D1 D2 D3 D4 D5 D6 D7                   D0 D1 D2 D3 D4 D5

                                 Transferred from UARTi receive register  Read out from UARTi receive buffer register

Receive complete "1"                  to UARTi receive buffer register

flag (Rl)        "0"

Receive interrupt "1"
request bit (IR) "0"

                                      Cleared to "0" when interrupt request is accepted, or cleared by software

          Shown in ( ) are bit symbols.

           The above timing applies to the following settings:                       Meet the following conditions are met when the CLK
             External clock is selected.                                           input before data reception = "H"
             RTS function is selected.
             CLK polarity select bit = "0".                                           Transmit enable bit "1"
                                                                                        Receive enable bit "1"
           fEXT: frequency of external clock                                           Dummy data write to UARTi transmit buffer register

Figure 1.83: Typical transmit/receive timings in clock synchronous serial I/O mode Polarity select
                   function

                                                                          1-94
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2.23.1.1 Polarity select function

         As shown in Figure 1.84, the CLK polarity select bit (bit 6 at addresses 03A416, 03AC16, 037C16) allows se-
         lection of the polarity of the transfer clock.

When CLK polarity select bit = "0"

CLKi

TXDi  D0 D1 D2 D3 D4 D5 D6 D7                                      Note 1: The CLK pin level when not
                                                                             transferring data is "H".

RXDi  D0 D1 D2 D3 D4 D5 D6 D7

When CLK polarity select bit = "1"

CLKi

TXDi  D0 D1 D2 D3 D4 D5 D6 D7                                      Note 2: The CLK pin level when not
                                                                             transferring data is "L".

RXDi  D0 D1 D2 D3 D4 D5 D6 D7

Figure 1.84: Polarity of transfer clock

    2.23.1.2 LSB first/MSB first select function
              As shown in Figure 1.85, when the transfer format select bit (bit 7 at addresses 03A416, 03AC16, 037C16) =
              "0", the transfer format is "LSB first"; when the bit = "1", the transfer format is "MSB first".

When transfer format select bit = "0"

CLKi

TXDi  D0 D1 D2 D3 D4 D5 D6 D7

                                                                   LSB first

RXDi  D0 D1 D2 D3 D4 D5 D6 D7

When transfer format select bit = "1"

CLKi

TXDi  D7 D6 D5 D4 D3 D2 D1 D0

                                                                   MSB first

RXDi  D7 D6 D5 D4 D3 D2 D1 D0

                              Note: This applies when the CLK polarity select bit = "0".

Figure 1.85: Transfer format

                                      1-95
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2.23.1.3 Transfer clock output from multiple pins function (UART1)

         This function allows the setting two transfer clock output pins and choosing one of the two to output a clock
         by using the CLK and CLKS select bit (bits 4 and 5 at address 03B016). See Figure 1.86. The multiple pins
         function is valid only when the internal clock is selected for UART1. Note that when this function is selected,
         UART1 CTS/RTS function cannot be used.

Microcomputer
       TXD1 (P67)

CLKS1 (P64)                                         IN             IN
  CLK1 (P65)                                        CLK            CLK

Note: This applies when the internal clock is selected and transmission
        is performed only in clock synchronous serial I/O mode.

Figure 1.86: The transfer clock output from the multiple pins function usage

    2.23.1.4 Continuous receive mode
              If the continuous receive mode enable bit (bits 2 and 3 at address 03B016, bit 5 at address 037D16) is set to
              "1", the unit is placed in continuous receive mode. In this mode, when the receive buffer register is read out,
              the unit simultaneously goes to a receive enable state without having to set dummy data to the transmit buffer
              register back again.

    2.23.1.5 Serial data logic switch function (UART2)
              When the data logic select bit (bit6 at address 037D16) = "1", and writing to transmit buffer register or reading
              from receive buffer register, data is reversed. Figure 1.87 shows the example of serial data logic switch timing.

When LSB first                       D0 D1 D2 D3 D4 D5 D6 D7
                                      D0 D1 D2 D3 D4 D5 D6 D7
    Transfer clock "H"

                                 "L"

               TxD2 "H"

         (no reverse) "L"

               TxD2 "H"

             (reverse) "L"

Figure 1.87: Serial data logic switch timing

                                              1-96
Preliminary Specifications REV. E                                  Mitsubishi microcomputers
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UART0 through UART2                          SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER

2.23.2 Clock asynchronous serial I/O (UART) mode

     The UART mode allows transmitting and receiving data after setting the desired transfer rate and
     transfer data format. Table 1.27 and Table 1.28 list the specifications of the UART mode. Figure 1.88
     shows the UARTi transmit/receive mode register.

Table 1.27: Specifications of UART Mode (1)

            Item                                                        Specification
Transfer data format
                            Character bit (transfer data): 7 bits, 8 bits, or 9 bits as selected
Transfer clock             Start bit: 1 bit
Transmission/reception      Parity bit: Odd, even, or nothing as selected
control                     Stop bit: 1 bit or 2 bits as selected
Transmission start
condition                   When internal clock is selected (bit 3 at addresses 03A016, 03A816, 037816 = "0"):
Reception start condition  fi/16(n+1) (Note 1) fi = f1, f8, f32
                            When external clock is selected (bit 3 at addresses 03A016, 03A816, 037816 ="1"):
Interrupt request          fEXT/16(n+1)(Note 1) (Note 2)
generation timing
                            CTS function/RTS function/CTS, RTS function chosen to be invalid
Error detection
                            To start transmission, the following requirements must be met:
                           - Transmit enable bit (bit 0 at addresses 03A516, 03AD16, 037D16) = "1"
                           - Transmit buffer empty flag (bit 1 at addresses 03A516, 03AD16, 037D16) = "0"
                           - When CTS function selected, CTS input level = "L"

                            To start reception, the following requirements must be met:
                           - Receive enable bit (bit 2 at addresses 03A516, 03AD16, 037D16) = "1"
                           - Start bit detection

                            When transmitting
                           - Transmit interrupt cause select bits (bits 0,1 at address 03B016, bit4 at address 037D16)
                           = "0": Interrupts requested when data transfer from UARTi transfer buffer register to UARTi
                           transmit register is completed
                           - Transmit interrupt cause select bits (bits 0, 1 at address 03B016, bit4 at address 037D16)
                           = "1": Interrupts requested when data transmission from UARTi transfer register is
                           completed
                            When receiving
                           - Interrupts requested when data transfer from UARTi receive register to UARTi receive
                           buffer register is completed

                            Overrun error (Note 3)
                           This error occurs when the next data is ready before contents of UARTi receive buffer
                           register are read out
                            Framing error
                           This error occurs when the number of stop bits set is not detected
                            Parity error
                           This error occurs when if parity is enabled, the number of 1's in parity and character bits
                           does not match the number of 1's set
                            Error sum flag
                           This flag is set (= 1) when any of the overrun, framing, and parity errors is encountered

Note 1: `n' denotes the value 0016 to FF16 that is set to the UARTi bit rate generator.
Note 2: fEXT is input from the CLKi pin.
Note 3: If an overrun error occurs, the UARTi receive buffer will have the next data written in. Note also that the UARTi

            receive interrupt request bit is not set to "1"

                           1-97
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Table 1.28: Specifications of UART Mode (2)

Item                                                          Specification

Select    Sleep mode selection (UART0, UART1)
function  This mode is used to transfer data to and from one of multiple slave micro-computers
          Serial data logic switch (UART2)
          This function is reversing logic value of transferring data. Start bit, parity bit and stop bit are not reversed.
          TxD, RxD I/O polarity switch
          This function is reversing TxD port output and RxD port input. All I/O data level is reversed.

          UARTi transmit / receive mode registers

          b7 b6 b5 b4 b3 b2 b1 b0    Symbol                   Address         When reset
                                   UiMR(i=0,1)
                                                              03A016, 03A816  0016

                                   Bit symbol                 Bit name                      Function             RW

                                   SMD0        Serial I/O mode select bit     b2 b1 b0
                                   SMD1
                                   SMD2                                       1 0 0 : Transfer data 7 bits long
                                                                              1 0 1 : Transfer data 8 bits long
                                   CKDIR       Internal / external clock      1 1 0 : Transfer data 9 bits long
                                   STPS        select bit
                                                                              0 : Internal clock
                                               Stop bit length select bit     1 : External clock
                                                                              0 : One stop bit
                                   PRY         Odd / even parity              1 : Two stop bits
                                               select bit
                                                                              Valid when bit 6 = "1"
                                   PRYE Parity enable bit                     0 : Odd parity
                                                                              1 : Even parity
                                   SLEP Sleep select bit
                                                                              0 : Parity disabled
                                                                              1 : Parity enabled

                                                                              0 : Sleep mode deselected
                                                                              1 : Sleep mode selected

          UART2 transmit / receive mode register

          b7 b6 b5 b4 b3 b2 b1 b0  Symbol                     Address         When reset
                                   U2MR                       037816              0016

                                   Bit symbol                 Bit name