电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

M24L216128SA-70BIG

器件型号:M24L216128SA-70BIG
厂商名称:ESMT [Elite Semiconductor Memory Technology Inc.]
下载文档

器件描述

2-Mbit (128K x 16) Pseudo Static RAM

文档预览

M24L216128SA-70BIG器件文档内容

ESMT                                                          M24L216128SA

PSRAM                                                         2-Mbit (128K x 16)

Features                                                                     Pseudo Static RAM

Wide voltage range: 2.7V3.6V                               when both Byte High Enable and Byte Low Enable are
Access Time: 55 ns, 70 ns
Ultra-low active power                                      disabled ( BHE , BLE HIGH), or during a write operation
-- Typical active current: 1mA @ f = 1 MHz
-- Typical active current: 14 mA @ f = fmax (For 55-ns)       ( CE LOW and WE LOW).
--Typical active current: 8 mA @ f = fmax (For 70-ns)         Writing to the device is accomplished by asserting Chip
Ultra low standby power
Automatic power-down when deselected                        Enable ( CE LOW) and Write Enable ( WE ) input LOW. If
CMOS for optimum speed/power
                                                              Byte Low Enable ( BLE ) is LOW, then data from I/O pins (I/O0
Functional Description                                        through I/O7), is written into the location specified on the

The M24L216128SA is a high-performance CMOS Pseudo            address pins (A0 through A16). If Byte High Enable ( BHE ) is
Static RAM organized as 128K words by 16 bits that supports   LOW, then data from I/O pins (I/O8 through I/O15) is written
an asynchronous memory interface. This device features        into the location specified on the address pins (A0 through
advanced circuit design to provide ultra-low active current.  A16).
This is ideal for portable applications such as cellular      Reading from the device is accomplished by asserting Chip
telephones. The device can be put into standby mode when
                                                              Enable ( CE LOW) and Output Enable ( OE ) LOW while
deselected ( CE HIGH or both BHE and BLE are HIGH).
The input/output pins (I/O0 through I/O15) are placed in a    forcing the Write Enable ( WE ) HIGH. If Byte Low Enable

high-impedance state when the chip is deselected ( CE         ( BLE ) is LOW, then data from the memory location specified
                                                              by the address pins will appear on I/O0 to I/O7. If Byte High
HIGH), or when the outputs are disabled ( OE HIGH), or
                                                              Enable( BHE ) is LOW, then data from memory will appear on
Logic Block Diagram                                           I/O8 to I/O15. Refer to the truth table for a complete description
                                                              of read and write modes.

Elite Semiconductor Memory Technology Inc.                    Publication Date : Jul. 2008

                                                              Revision : 1.2  1/14
ESMT                                                       M24L216128SA

Pin Configuration[2, 3, 4]

                                            48-ball VFBGA
                                               Top View

                                            44-pin TSOPII
                                               Top View

                              A4 1          44 A5
                                            43 A6
                              A3 2          42 A7
                                            41 OE
                              A2 3          40 BHE
                                            39 BLE
                              A1 4          38 I/O15
                                            37 I/O14
                              A0 5          36 I/O13
                                            35 I/O12
                             CE 6           34 VSS
                            I/O0 7          33 VCC
                                            32 I/O11
                            I/O1 8          31 I/O10
                                            30 I/O9
                            I/O2 9          29 I/O8
                                            28 NC
                            I/O3 10         27 A8
                                            26 A9
                            VCC 11          25 A10
                            VSS 12          24 A11
                            I/O4 13         23 NC
                            I/O5 14
                            I/O6 15
                            I/O7 16
                             WE 17
                            A16 18
                            A15 19
                            A14 20
                            A13 21
                            A12 22

Elite Semiconductor Memory Technology Inc.                 Publication Date : Jul. 2008

                                                           Revision : 1.2  2/14
ESMT                                                                             M24L216128SA

Product Portfolio Product

                                                                 Power Dissipation

                  VCC Range (V)                           Operating ICC(mA)

Product                                     Speed(ns)                               Standby ISB2(A)

                                                       f = 1MHz  f = fmax

         Min.     Typ.           Max.                  Typ.[5] Max. Typ.[5] Max. Typ. [5] Max.

                                            55                   14          22

M24L216128SA 2.7  3.0            3.6                   1  5                         9        40

                                            70                   8           15

Notes:

2.Ball D3, H1, G2 and ball H6 for the FBGA package can be used to upgrade to a 4-Mbit, 8-Mbit, 16-Mbit and a 32-Mbit density,
   respectively.

3.NC "no connect"--not connected internally to the die.
4.DNU (Do Not Use) pins have to be left floating or tied to Vss to ensure proper application.
5.Typical values are included for reference only and are not guaranteed or tested. Typical values are measured at VCC = VCC(typ.),

   TA = 25C.

Elite Semiconductor Memory Technology Inc.                                   Publication Date : Jul. 2008

                                                                             Revision : 1.2           3/14
ESMT                                                                                                     M24L216128SA

Maximum Ratings                                                                Static Discharge Voltage ........................................ >2001V
                                                                               (per MIL-STD-883, Method 3015)
(Above which the useful life may be impaired. For user                         Latch-up Current ....................................................> 200 mA
guide-lines, not tested.)
Storage Temperature ...................................65C to +150C         Operating Range
Ambient Temperature with
Power Applied ..............................................55C to +125C     Range             Ambient           VCC
Supply Voltage to Ground Potential ..................-0.4V to 4.6V                           Temperature(TA)
DC Voltage Applied to Outputs                                                  Extended      -25C to +85C    2.7V to 3.6V
in High-Z State[3, 4, 5] .......................................-0.4V to 3.7V  Industrial    -40C to +85C    2.7V to 3.6V
DC Input Voltage[3, 4, 5] ....................................-0.4V to 3.7V
Output Current into Outputs (LOW) ...............................20 mA

Electrical Characteristics (Over the Operating Range)

                                                                                                   -55                -70

Parameter  Description                      Test Conditions                                        Typ                Typ.                                    Unit
                                                                                                   .[5]                [5]                                     V
                                                                                             Min.        Max.  Min.          Max.                              V
                                                                                                                              3.6                              V
VCC        Supply Voltage                                                                    2.7 3.0 3.6 2.7 3.0                                               V
                                                                                                                              0.4                              V
VOH        Output HIGH           IOH = -0.1 mA                                 VCC = 2.70V   VCC-              VCC-          VCC+                              A
           Voltage                                                                           0.4               0.4           0.4V                              A
                                                                                                                              0.4                             mA
VOL        Output LOW            IOL = 0.1 mA                                  VCC = 2.70V               0.4                                                  mA
           Voltage                                                                                                            +1
                                                                                                                              +1                               A
    VIH    Input HIGH            VCC = 2.7V to 3.6V                                          0.8*        VCC+ 0.8*            15
           Voltage                                                                                                             5                               A
                                                                                             VCC         0.4V VCC
                                                                                                                             250
    VIL    Input LOW Voltage                                                                 -0.4        0.4 -0.4
                                                                                                                              40
    IIX    Input Leakage         GND VIN  VCC                                                -1          +1 -1
           Current

    IOZ    Output Leakage        GND  VOUT  VCC, Output Disabled                             -1          +1 -1
           Current

           VCC Operating         f = fMAX = 1/tRC                              VCC = VCCmax        14 22              8
           Supply Current           f = 1 MHz                                   IOUT = 0mA
    ICC                                                                        CMOS levels         1     5            1

           Automatic CE          CE VCC - 0.2V

ISB1       Power-Down            VIN VCC - 0.2V, VIN  0.2V, f = fMAX                               40 250             40
                                 (Address and Data Only), f = 0 ( OE ,
           Current

           --CMOS Inputs         WE , BHE and BLE ), VCC=3.6V

ISB2       Automatic CE          CE VCC-0.2V                                                       9 40               9
                                 VIN  VCC - 0.2V or VIN  0.2V, f = 0,
           Power-Down            VCC =3.6V
           Current
           --CMOS Inputs

Capacitance[9]

Parameter           Description              Test Conditions                                       Max.               Unit

     CIN   Input Capacitance     TA = 25C, f = 1 MHz                                              8                  pF
    COUT   Output Capacitance    VCC = VCC(typ)
                                                                                                   8                  pF

Thermal Resistance[9]

Parameter Description                              Test Conditions                                             BGA        Unit
                                                                                                               55         C/W
JA         Thermal Resistance(Junction to Ambient) Test conditions follow standard test
                                                                                                               17         C/W
                                                   methods and procedures for measuring

                                                   thermal impedance, per EIA/ JESD51.

JC         Thermal Resistance (Junction to Case)

Notes: 6.VIL(MIN) = 0.5V for pulse durations less than 20 ns.
         7.VIH(Max) = VCC + 0.5V for pulse durations less than 20 ns.
         8.Overshoot and undershoot specifications are characterized and are not 100% tested.

    9.Tested initially and after any design or process changes that may affect these parameters.

Elite Semiconductor Memory Technology Inc.                                                            Publication Date : Jul. 2008

                                                                                                      Revision : 1.2            4/14
ESMT                                                                                    M24L216128SA

AC Test Loads and Waveforms

Parameters                                              3.0V VCC                        Unit
      R1                                                 22000                           
      R2                                                 22000                           
     RTH                                                 11000                           
     VTH                                                   1.50                          V

Switching Characteristics Over the Operating Range[10]

     Parameter                             Description            -55 [14]                     -70  Unit
                                                                                        Min. Max.
Read Cycle       Read Cycle Time                                  Min.      Max.
tRC              Address to Data Valid
tAA              Data Hold from Address Change                    55[14]                70          ns
tOHA             CE LOW to Data Valid                                               55
tACE             OE LOW to Data Valid                                                         70    ns
                 OE LOW to LOW Z[11, 13]                             5
tDOE             OE HIGH to High Z[11, 13]                                          55  10          ns
                 CE LOW to Low Z[11, 13]                                            25
tLZOE            CE HIGH to High Z[11, 13]                                                    70    ns
                 BLE / BHE LOW to Data Valid                         5
tHZOE            BLE / BHE LOW to Low Z[11, 13]                                               35    ns
                 BLE / BHE HIGH to HIGH Z[11, 13]                                   25
tLZCE            Address Skew                                        2                  5           ns

tHZCE            Write Cycle Time                                                   25        25    ns
                 CE LOW to Write End                                                55
tDBE             Address Set-Up to Write End                         5                  5           ns
tLZBE            Address Hold from Write End                                        10
tHZBE            Address Set-Up to Write Start                                       0        25    ns
tSK[14]          WE Pulse Width
Write Cycle[12]                                                                               70    ns
tWC
tSCE                                                                                    5           ns
tAW
tHA                                                                                           25    ns
tSA
tPWE                                                                                          10    ns

                                                                  55                    70          ns

                                                                  45                    60          ns

                                                                  45                    60          ns
                                                                  0
                                                                  0                     0           ns
                                                                  40
                                                                                        0           ns

                                                                                        45          ns

Notes:
10. Test conditions for all parameters other than tri-state parameters assume signal transition time of 1 ns/V, timing reference

      levels of VCC(typ)/2, input pulse levels of 0V to VCC(typ.), and output loading of the specified IOL/IOH as shown in the "AC Test
      Loads and Waveforms" section.
11. tHZOE, tHZCE, tHZBE, and tHZWE transitions are measured when the outputs enter a high impedance state.12.The internal Write

      time of the memory is defined by the overlap of WE , CE = VIL, BHE and/or BLE = VIL. All signals must be ACTIVE to
      initiate a write and any of these signals can terminate a write by going INACTIVE. The data input set-up and hold timing
      should be referenced to the edge of the signal that terminates the write.
13. High-Z and Low-Z parameters are characterized and are not 100% tested.

14. To achieve 55-ns performance, the read access should be CE controlled. In this case tACE is the critical parameter and tSK
      is satisfied when the addresses are stable prior to chip enable going active. For the 70-ns cycle, the addresses must be
      stable within 10 ns after the start of the read cycle.

Elite Semiconductor Memory Technology Inc.                                  Publication Date : Jul. 2008

                                                                            Revision : 1.2          5/14
ESMT                                                                M24L216128SA

Switching Characteristics Over the Operating Range (continued)[10]

     Parameter                  Description     -55 [14]            -70             Unit
tBW             BLE/BHE LOW to Write End
tSD             Data Set-Up to Write End     Min.         Max. Min. Max.
tHD             Data Hold from Write End
tHZWE                                        50               60                    ns
tLZWE           WE LOW to High-Z[11, 13]
                WE HIGH to Low-Z[11, 13]     25               45                    ns

                                             0                0                     ns

                                                          25             25         ns

                                             5                5                     ns

Switching Waveforms
Read Cycle 1 (Address Transition Controlled)[15, 16, 17]

Read Cycle 2 ( OE Controlled)[16, 17]

Notes:

15. Device is continuously selected. OE , CE = VIL.

16. WE is HIGH for Read Cycle.
17. For the 55-ns Cycle, the addresses must not toggle once the read is started on the device. For the 70-ns Cycle, the

      addresses must be stable within 10 ns after the start of the read cycle.

Elite Semiconductor Memory Technology Inc.                          Publication Date : Jul. 2008

                                                                    Revision : 1.2        6/14
ESMT                                                M24L216128SA

Switching Waveforms (continued)
Write Cycle 1 ( WE Controlled)[12, 13, 18, 19, 20]

Write Cycle 2 ( CE Controlled)[12, 13, 18, 19, 20]

Notes:
18.Data I/O is high impedance if OE  VIH.

19.If Chip Enable goes INACTIVE with WE = VIH, the output remains in a high-impedance state.
20.During the DON'T CARE period in the DATA I/O waveform, the I/Os are in output state and input signals should not be applied.

Elite Semiconductor Memory Technology Inc.          Publication Date : Jul. 2008

                                                    Revision : 1.2  7/14
ESMT                                                   M24L216128SA

Switching Waveforms (continued)
Write Cycle 3 ( WE Controlled, OE LOW)[19, 20]

Write Cycle 4 ( BHE / BLE Controlled, OE LOW)[19, 20]

Elite Semiconductor Memory Technology Inc.             Publication Date : Jul. 2008

                                                       Revision : 1.2  8/14
ESMT                                                    M24L216128SA

Avoid Timing

    ESMT Pseudo SRAM has a timing which is not supported at read operation, If your system has multiple invalid address signal
shorter than tRC during over 15s at read operation shown as in Abnormal Timing, it requires a normal read timing at leat during
15s shown as in Avoidable timing 1 or toggle CE to high (tRC) one time at least shown as in Avoidable Timing 2.

Abnormal Timing                             15 s

                          CE

       WE                      tRC
Address

Avoidable Timing 1                          15 s

                          CE

                        WE                   tRC
                 Address
                                            15 s
Avoidable Timing 2
                                                   tRC
                       CE
                      WE       tRC
              Address

Elite Semiconductor Memory Technology Inc.              Publication Date : Jul. 2008

                                                        Revision : 1.2  9/14
ESMT                                                                      M24L216128SA

Truth Table[21]

CE  WE     OE         BHE  BLE                     Inputs/Outputs             Mode          Power
                                                                   Deselect/Power-Down  Standby (ISB)
H   X            X    X            X High Z                        Deselect/Power-Down  Standby (ISB)
                                                                   Read                 Active (ICC)
X   X            X    H            H High Z
                                                                   Read                 Active (ICC)
L   H            L    L            L        Data Out (I/O0I/O15)
                                                                   Read                 Active (ICC)
L   H            L    H            L        Data Out (I/O0I/O7);
                                            High Z (I/O8I/O15)

L   H            L    L            H        High Z (I/O0I/O7);
                                            Data Out (I/O8I/O15)

L   H            H    L            H High Z                        Output Disabled      Active (ICC)
                                                                   Output Disabled      Active (ICC)
L   H            H    H            L High Z                        Output Disabled      Active (ICC)
                                                                   Write                Active (ICC)
L   H            H    L            L High Z                        Write                Active (ICC)

L   L            X    L            L        Data In (I/O0I/O15)

L   L            X    H            L        Data In (I/O0I/O7);
                                            High Z (I/O8I/O15)

L   L            X    L            H        High Z (I/O0I/O7);    Write                Active (ICC)
                                            Data In (I/O8I/O15)

Note:
21.H = Logic HIGH, L = Logic LOW, X = Don't Care.

Ordering information

Speed(ns)           Ordering Code                  Package Type                      Operating Range

     55    M24L216128SA-55BEG 48-ball Very Fine Pitch BGA (6.0x8.0x1.0mm) (Pb-free)       Extended
     70    M24L216128SA-70BEG 48-ball Very Fine Pitch BGA (6.0x8.0x1.0mm) (Pb-free)       Extended
     55    M24L216128SA-55TEG 44-pin TSOPII (Pb-free)                                     Extended
     70    M24L216128SA-70TEG 44-pin TSOPII (Pb-free)                                     Extended
     55    M24L216128SA-55BIG 48-ball Very Fine Pitch BGA (6.0x8.0x1.0mm) (Pb-free)        Industrial
     70    M24L216128SA-70BIG 48-ball Very Fine Pitch BGA (6.0x8.0x1.0mm) (Pb-free)        Industrial
     55    M24L216128SA-55TIG 44-pin TSOPII (Pb-free)                                      Industrial
     70    M24L216128SA-70TIG 44-pin TSOPII (Pb-free)                                      Industrial

Elite Semiconductor Memory Technology Inc.                         Publication Date : Jul. 2008

                                                                   Revision : 1.2       10/14
ESMT                                        M24L216128SA

Package Diagram

Elite Semiconductor Memory Technology Inc.  Publication Date : Jul. 2008

                                            Revision : 1.2  11/14
ESMT                                                                                M24L216128SA

44-LEAD TSOP(II)         PRAM(400mil)

Symbol            Dimension in mm                         Dimension in inch

    A   Min       Norm                      Max    Min    Norm               Max
   A1
   A2                                       1.20                             0.047
    B
   B1   0.05                                0.15   0.002              0.006
    C
   C1   0.95      1.00                      1.05   0.037  0.039              0.042
    D
   ZD   0.30                                0.45   0.012                     0.018
    E
   E1   0.30      0.35                      0.40   0.012  0.014              0.016
    L
   L1   0.12                                0.21   0.005                     0.008
    e
        0.10                                0.16   0.004                     0.006

        18.28     18.41                     18.54  0.720  0.725              0.730

                  0.805 REF                               0.0317 REF

        11.56     11.76                     11.96  0.455  0.463              0.471

        10.03     10.16                     10.29  0.395  0.400              0.4

        0.40      0.59                      0.69   0.016  0.023              0.027

                  0.80 REF                                0.031 REF

                  0.80 BSC                                0.0315 BSC

        0                                  8     0                        8

Elite Semiconductor Memory Technology Inc.                                        Publication Date : Jul. 2008

                                                                                 Revision : 1.2  12/14
ESMT                                        M24L216128SA

Revision History        Date                                              Description
                    2007.05.11
          Revision  2008.02.29              Original
               1.0
               1.1  2008.07.04              1. Add 44-pin TSOPII package
               1.2                          2. Add Avoid timing
                                            1. Move Revision History to the last
                                            2. Modify voltage range 2.7V~3.3V to 2.7V~3.6V
                                            3. Add Industrial grade

Elite Semiconductor Memory Technology Inc.  Publication Date : Jul. 2008

                                            Revision : 1.2                                  13/14
ESMT                                                          M24L216128SA

                                            Important Notice

All rights reserved.

No part of this document may be reproduced or duplicated in any form or by
any means without the prior permission of ESMT.

The contents contained in this document are believed to be accurate at the
time of publication. ESMT assumes no responsibility for any error in this
document, and reserves the right to change the products or specification in
this document without notice.

The information contained herein is presented only as a guide or examples for
the application of our products. No responsibility is assumed by ESMT for any
infringement of patents, copyrights, or other intellectual property rights of third
parties which may result from its use. No license, either express , implied or
otherwise, is granted under any patents, copyrights or other intellectual
property rights of ESMT or others.

Any semiconductor devices may have inherently a certain rate of failure. To
minimize risks associated with customer's application, adequate design and
operating safeguards against injury, damage, or loss from such failure, should
be provided by the customer when making application designs.

ESMT's products are not authorized for use in critical applications such as,
but not limited to, life support devices or system, where failure or abnormal
operation may directly affect human lives or cause physical injury or property
damage. If products described here are to be used for such kinds of
application, purchaser must do its own quality assurance testing appropriate
to such applications.

Elite Semiconductor Memory Technology Inc.                    Publication Date : Jul. 2008

                                                              Revision : 1.2  14/14
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved