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M12S16161A_1

器件型号:M12S16161A_1
厂商名称:ESMT [Elite Semiconductor Memory Technology Inc.]
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器件描述

512K x 16Bit x 2Banks Synchronous DRAM

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M12S16161A_1器件文档内容

ESMT                                                                             M12S16161A

SDRAM                                                       Operation Temperature Condition -40C~85C

                                                                       512K x 16Bit x 2Banks
                                                                         Synchronous DRAM

FEATURES                                                     GENERAL DESCRIPTION

z JEDEC standard 2.5V power supply                                 The M12S16161A is 16,777,216 bits synchronous high
z LVTTL compatible with multiplexed address                     data rate Dynamic RAM organized as 2 x 524,288 words by
z Dual banks operation                                          16 bits, fabricated with high performance CMOS technology.
z MRS cycle with address key programs                           Synchronous design allows precise cycle control with the
                                                                use of system clock I/O transactions are possible on every
       - CAS Latency (2 & 3 )                                   clock cycle. Range of operating frequencies, programmable
       - Burst Length (1, 2, 4, 8 & full page)                  burst length and programmable latencies allow the same
       - Burst Type (Sequential & Interleave)                   device to be useful for a variety of high bandwidth, high
z All inputs are sampled at the positive going edge of the      performance memory system applications.
      system clock
z Burst Read Single-bit Write operation                     ORDERING INFORMATION
z DQM for masking
z Auto & self refresh
z 32ms refresh period (2K cycle)

                                                                  Part NO.                                      MAX Freq.     PACKAGE COMMENTS
                                                            M12S16161A-6TIG                                      166MHz
                                                            M12S16161A-7TIG                                      143MHz        TSOP(II) Pb-free
                                                            M12S16161A-6BIG                                      166MHz
                                                            M12S16161A-7BIG                                      143MHz        TSOP(II) Pb-free

                                                                                                                               VFBGA  Pb-free

                                                                                                                               VFBGA  Pb-free

PIN CONFIGURATION (TOP VIEW)

                                                                                                  1    2     3  4  5       6   7

                                                            A                                     VSS DQ15                 DQ0 VDD

VDD    1   50 VSS

DQ0    2                                                                                       B  DQ14 VSSQ                VDDQ DQ1
                                                                                                  DQ13 VDDQ                VSSQ DQ2
           49 DQ15

DQ1    3   48 DQ14                                          C

VSSQ   4   47 VSSQ

DQ2    5   46 DQ13                                          D                                     DQ12 DQ11                 DQ4 DQ3
                                                                                                                           VDDQ DQ5
DQ3    6   45 DQ12

VDDQ   7   44 VDDQ                                          E                                     DQ10 VSSQ

DQ4    8   43 DQ11

DQ5    9                                                                                       F  DQ9 VDDQ                 VSSQ DQ6
                                                                                                  DQ8 NC
           42 DQ10

VSSQ   10  41 VSSQ                                          G                                                              NC  DQ7

DQ6    11  40 DQ9

DQ7    12  39 DQ8                                           H                                     NC   NC                  NC  NC

VDDQ   13  38 VDDQ

LDQM 14    37 N.C/RFU                                       J                                     NC UDQM                  LDQM WE

WE     15  36 UDQM

CAS    16  35 CLK                                           K                                     NC   CLK                 RAS CAS

RAS    17  34 CKE                                                                                 CKE  NC                  NC  CS

CS     18                                                                                      L

           33 N.C

BA     19  32 A9                                            M                                     BA   A9                  NC  NC

A10/AP 20  31 A8

A0     21  30 A7                                            N                                     A8   A7                  A0  A10

A1     22  29 A6

A2     23  28 A5                                            P                                     A6   A5                  A2  A1

A3     24  27 A4                                50PIN TSOP(II)                                    VSS  A4                  A3  VDD      60 Ball VFBGA
           26 VSS                             (400mil x 825mil) R                                                                        (6.4x10.1mm)
VDD    25                                                                                                                             (0.65mm ball pitch)
                                            (0.8 mm PIN PITCH)

Elite Semiconductor Memory Technology Inc.                                                                         Publication Date : Sep. 2007

                                                                                                                   Revision : 1.0     1/30
ESMT                                                                                            M12S16161A

FUNCTIONAL BLOCK DIAGRAM                                                   Operation Temperature Condition -40C~85C

                                       Bank Select                         Data Input Register     I/O Control    LWE
                                                                                                                  LDQM

           CLK       Address Register     Row Buffer    Row Decoder        Sense AMP512K x 16      Output Buffer
           ADD                         Refresh Counter                                                                       DQi

                                            LCBR        Col. Buffer        512K x 16
                                       LRAS
                                                                           Column Decoder

                                                                           Latency & Burst Length

           LCKE                                                            Programming Register
                     LRAS LCBR LWE
                                                                     LCAS  LWCBR                   LDQM

                                                        Timing Register

                CLK CKE CS RAS CAS WE L(U)DQM

PIN FUNCTION DESCRIPTION

      Pin                 Name                                                                   Input Function
CLK        System Clock                                 Active on the positive going edge to sample all inputs.
                                                        Disables or enables device operation by masking or enabling all inputs except
CS         Chip Select                                  CLK, CKE and L(U)DQM.
                                                        Masks system clock to freeze operation from the next clock cycle.
CKE        Clock Enable                                 CKE should be enabled at least one cycle prior to new command.
                                                        Disable input buffers for power down in standby.
A0 ~ A10/AP Address                                     Row / column addresses are multiplexed on the same pins.
                                                        Row address : RA0 ~ RA10, column address : CA0 ~ CA7
BA         Bank Select Address                          Selects bank to be activated during row address latch time.
                                                        Selects bank for read/write during column address latch time.
RAS        Row Address Strobe
                                                        Latches row addresses on the positive going edge of the CLK with RAS low.
CAS        Column Address Strobe                        Enables row access & precharge.
                                                        Latches column addresses on the positive going edge of the CLK with
WE         Write Enable
L(U)DQM    Data Input / Output Mask                      CAS low.
                                                        Enables column access.
                                                        Enables write operation and row precharge.

                                                        Latches data in starting from CAS , WE active.
                                                        Makes data output Hi-Z, tSHZ after the clock and masks the output.
                                                        Blocks data input when L(U)DQM active.

Elite Semiconductor Memory Technology Inc.                                                                        Publication Date : Sep. 2007

                                                                                                                  Revision : 1.0  2/30
ESMT                                                                                  M12S16161A

                                                                 Operation Temperature Condition -40C~85C

DQ0 ~ 15        Data Input / Output              Data inputs/outputs are multiplexed on the same pins.
VDD/VSS         Power Supply/Ground              Power and ground for the input buffers and the core logic.
VDDQ/VSSQ                                        Isolated power supply and ground for the output buffers to provide improved
                Data Output Power/Ground         noise immunity.
N.C/RFU
                No Connection/                   This pin is recommended to be left No Connection on the device.
                Reserved for Future Use

ABSOLUTE MAXIMUM RATINGS

                  Parameter                      Symbol             Value                             Unit
Voltage on any pin relative to VSS               VIN,VOUT         -1.0 ~ 3.6                           V
Voltage on VDD supply relative to VSS            VDD,VDDQ         -1.0 ~ 3.6                           V
Storage temperature                                              -55 ~ + 150
Power dissipation                                   TSTG                                              C
Short circuit current                                PD               0.7
                                                     IOS               50                              W
                                                                                                      MA

Note: Permanent device damage may occur if ABSOLUTE MAXIMUM RATINGS are exceeded.
        Functional operation should be restricted to recommended operating condition.
        Exposure to higher than recommended voltage for extended periods of time could affect device reliability.

DC OPERATING CONDITIONS

Recommended operating conditions (Voltage referenced to VSS = 0V, TA= -40 to 85 C )

Parameter                              Symbol              Min   Typ             Max       Unit                         Note
                                                                                2.625       V
Supply voltage                         VDD,VDDQ  2.375           2.5          VDDQ+0.3      V                             1
                                                                                            V                             2
Input logic high voltage               VIH       0.8xVDDQ        -                0.3       V                      IOH = -0.1mA
                                                                                   -        V                      IOL = -0.1mA
Input logic low voltage                VIL                 -0.3  0                          uA                            3
                                                                                  0.2       uA                            4
Output logic high voltage              VOH       VDDQ -0.2       -                10
                                                                                  10
Output logic low voltage               VOL                 -     -

Input leakage current                  IIL                 -10   -

Output leakage current                 IOL                 -10   -

Note : 1.VIH (max) = 3.0V AC for pulse width  3ns acceptable.

2.VIL (min) = -1.0V AC for pulse width  3ns acceptable.
3.Any input 0V  VIN  VDDQ+ 0.3V, all other pins are not under test = 0V.
4.Dout is disabled, 0V  VOUT  VDDQ.

CAPACITANCE (VDD = 2.5V, TA = 25 C , f = 1MHz)

                Pin                              Symbol          Min                  Max                          Unit
                                                                                      4.0                           pF
                CLOCK                            CCLK            2.5
                                                                                      5.0                           pF
RAS , CAS , WE , CS , CKE, LDQM,                 CIN             2.5
                                                                                      5.0                           pF
                UDQM                                                                  6.5                           pF

                ADDRESS                          CADD            2.5

                DQ0 ~DQ15                        COUT            4.0

Elite Semiconductor Memory Technology Inc.                                            Publication Date : Sep. 2007

                                                                                      Revision : 1.0               3/30
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                                                            Operation Temperature Condition -40C~85C

DC CHARACTERISTICS

(Recommended operating condition unless otherwise noted, TA = -40 to 85 C

      Parameter        Symbol               Test Condition                    CAS              Version       Unit Note
                                                                            Latency                          mA 1
                                                                                          -6            -7   mA
                                                                                                             mA
Operating Current      ICC1    Burst Length = 1                                           115           100  mA
(One Bank Active)              tRC  tRC (min), tCC  tCC (min), IOL= 0mA
                                                                                                             mA
Precharge Standby      ICC2P   CKE  VIL(max), tCC =15ns                                        2             mA

Current in power-down  ICC2PS CKE  VIL(max), CLK  VIL(max), tCC =                                            mA

mode                                                                                           2             mA
                                                                                                             mA 1
Precharge Standby      ICC2N   CKE  VIH(min), CS  VIH(min), tCC =15ns                          25            mA
                                                                                                             mA 2
Current in non                 Input signals are changed one time during 30ns                                mA

power-down mode                CKE  VIH(min), CLK  VIL(max), tCC =
                               Input signals are stable
                       ICC2NS                                                                  10

Active Standby Current ICC3P   CKE  VIL(max), tCC =15ns                                        10

in power-down mode     ICC3PS CKE  VIL(max), CLK  VIL(max), tCC =                              10

Active Standby Current ICC3N   CKE  VIH(min), CS  VIH(min), tCC=15ns                           25
in non power-down              Input signals are changed one time during 2clks

mode                           All other pins  VDD-0.2V or  0.2V

(One Bank Active)              CKE  VIH (min), CLK  VIL(max), tCC=
                               Input signals are stable
                       ICC3NS                                                                  10

Operating Current              IOL= 0Ma, Page Burst                         3             135           120
(Burst Mode)                                                                2             135           120
                       ICC4    All Band Activated, tCCD = tCCD (min)

Refresh Current        ICC5    tRC  tRC(min)                                              135           120

Self Refresh Current   ICC6    CKE  0.2V                                                       1

Note: 1.Measured with outputs open. Addresses are changed only one time during tCC(min).

2.Refresh period is 32ms. Addresses are changed only one time during tCC(min).

Elite Semiconductor Memory Technology Inc.                                                Publication Date : Sep. 2007

                                                                                          Revision : 1.0     4/30
ESMT                                                                        M12S16161A

                                                       Operation Temperature Condition -40C~85C

AC OPERATING TEST CONDITIONS (VDD=2.375~2.625V,TA= -40 to 85 C )

                        Parameter                          Value                             Unit

Input levels (Vih/Vil)                                 0.9 x VDDQ / 0.2                      V

Input timing measurement reference level               0.5 x VDDQ                            V

Input rise and fall time                               tr / tf = 1 / 1                       ns

Output timing measurement reference level              0.5 x VDDQ                            V

Output load condition                                  See Fig.2

OPERATING AC PARAMETER
(AC operating conditions unless otherwise noted)

Parameter                                  Symbol          Version           Unit                  Note

                                                       -6                -7

Row active to row active delay             tRRD(min)   12                14  ns                    1

RAS to CAS delay                           tRCD(min)   18                20  ns                    1

Row precharge time                         tRP(min)    18                20  ns                    1

Row active time                            tRAS(min)   36                42  ns                    1
                                           tRAS(max)
                                                                   100       us

Row cycle time                             tRC(min)    54                63  ns                    1

Last data in to new col. Address delay     tCDL(min)               1         CLK                   2

Last data in to row precharge              tRDL(min)               2         CLK                   2

Last data in to burst stop                 tBDL(min)               1         CLK                   2

Col. Address to col. Address delay         tCCD(min)               1         CLK                   3

Number of valid output data             CAS latency=3              2         ea                    4
                                        CAS latency=2
                                                                   1

Note: 1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time and
            then rounding off to the next higher integer.

        2. Minimum delay is required to complete write.
        3. All parts allow every cycle column address change.
        4. In case of row precharge interrupt, auto precharge and read burst stop.

            The earliest a precharge command can be issued after a Read command without the loss of data is CL+BL-2 clocks.

Elite Semiconductor Memory Technology Inc.                                   Publication Date : Sep. 2007

                                                                             Revision : 1.0        5/30
ESMT                                                                                        M12S16161A

                                                                       Operation Temperature Condition -40C~85C

AC CHARACTERISTICS (AC operating conditions unless otherwise noted)

              Parameter           Symbol                 -6                 -7

                                                    Min      Max       Min      Max             Note            Note

CLK cycle time    CAS Latency =3  tCC               6                  7        1000             ns               1
                                                                 1000
                  CAS Latency =2                                       8.6                       ns               1
                                                    8                                            ns
                                                                                                 ns               2
CLK to valid      CAS Latency =3                    -        5.5       -        6                ns               3
output delay                                  tSAC                                               ns               3
                                                    -        6         -        6                ns               3
                  CAS Latency =2                                                                 ns               3
                                                                                                                  2
Output data hold time             tOH               2                  2                         ns

CLK high pulse width              tCH               2                  2.5

CLK low pulse width               tCL               2                  2.5

Input setup time                  tSS               2                  2

Input hold time                   tSH               1                  1
                                                                       1
CLK to output in Low-Z            tSLZ              1

CLK to output in CAS Latency =3   tSHZ              -        5.5       -        6

Hi-Z              CAS latency =2                    -        6         -        6

                                                             *All AC parameters are measured from half to half.

Note: 1.Parameters depend on programmed CAS latency.

      2.If clock rising time is longer than 1ns,(tr/2-0.5)ns should be added to the parameter.

      3.Assumed input rise and fall time (tr & tf)=1ns.

        If tr & tf is longer than 1ns, transient time compensation should be considered, i.e., [(tr+ tf)/2-1]ns should be added to the
        parameter.

Elite Semiconductor Memory Technology Inc.                                                      Publication Date : Sep. 2007

                                                                                                Revision : 1.0   6/30
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                                                    Operation Temperature Condition -40C~85C

Mode Register

BA A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

0 0001                                              JEDEC Standard Test Set (refresh counter test)

BA A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

x x 1 0 0 LTMODE                            WT  BL  Burst Read and Single Write (for Write

                                                    Through Cache)

BA A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

               10                                   Use in future

BA A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

x x x 1 1 v v v v v v v Vender Specific

BA A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0                                            v =Valid

0 0000                      LTMODE WT           BL  Mode Register Set           x =Don't care

                                                    Burst length       Bit2-0     WT=0         WT=1
                                                                        000          1            1
                                                                        001          2            2
                                                                        010          4            4
                                                                        011          8            8
                                                                        100          R            R
                                                                        101          R            R
                                                                        110          R            R
                                                                        111                       R
                                                                                Full page

                                                    Wrap type          0        Sequential

                                                                       1        Interleave

                                                    Latency mode       Bits6-4         CAS Latency

                                                                         000                   R
                                                                         001                   R
                                                                         010                   2
                                                                         011                   3
                                                                         100                   R
                                                                         101                   R
                                                                         110                   R
                                                                         111                   R
                                                                                Remark R : Reserved
Mode Register Write Timing

                                CLOCK
                                     CKE

                                       CS
                                     RAS
                                     CAS
                                      WE

                            A0-A10, BA

                                                    Mode Register Write

Elite Semiconductor Memory Technology Inc.                          Publication Date : Sep. 2007

                                                                    Revision : 1.0          7/30
ESMT                                                             M12S16161A

Burst Length and Sequence                   Operation Temperature Condition -40C~85C

(Burst of Two)                              Sequential Addressing  Interleave Addressing
                 Starting Address           Sequence (decimal)      Sequence (decimal)

           (column address A0 binary)                   0,1                   0,1
                               0                        1,0                   1,0
                               1

(Burst of Four)                             Sequential Addressing  Interleave Addressing
                                            Sequence (decimal)      Sequence (decimal)
              Starting Address
           (column address A1-A0, binary)            0,1,2,3               0,1,2,3
                                                     1,2,3,0               1,0,3,2
                              00                     2,3,0,1               2,3,0,1
                              01                     3,0,1,2               3,2,1,0
                              10
                              11

(Burst of Eight)

  Starting Address                          Sequential Addressing  Interleave Addressing
(column address A2-A0, binary)              Sequence (decimal)     Sequence (decimal)

                  000                         0,1,2,3,4,5,6,7        0,1,2,3,4,5,6,7
                  001                         1,2,3,4,5,6,7,0        1,0,3,2,5,4,7,6
                  010                         2,3,4,5,6,7,0,1        2,3,0,1,6,7,4,5
                  0 11                        3,4,5,6,7,0,1,2        3,2,1,0,7,6,5,4
                  100                         4,5,6,7,0,1,2,3        4,5,6,7,0,1,2,3
                  101                         5,6,7,0,1,2,3,4        5,4,7,6,1,0,3,2
                  11 0                        6,7,0,1,2,3,4,5        6,7,4,5,2,3,0,1
                  111                         7,0,1,2,3,4,5,6        7,6,5,4,3,2,1,0

Full page burst is an extension of the above tables of Sequential Addressing, with the length being 256 for 1Mx16 divice.

POWER UP SEQUENCE

1.Apply power and start clock, attempt to maintain CKE= "H", L(U)DQM = "H" and the other pin are NOP condition at the inputs.
2.Maintain stable power, stable clock and NOP input condition for a minimum of 200us.
3.Issue precharge commands for all banks of the devices.
4.Issue 2 or more auto-refresh commands.
5.Issue mode register set command to initialize the mode register.
Cf.)Sequence of 4 & 5 is regardless of the order.

Elite Semiconductor Memory Technology Inc.                         Publication Date : Sep. 2007

                                                                   Revision : 1.0         8/30
ESMT                                                                       M12S16161A

SIMPLIFIED TRUTH TABLE                                Operation Temperature Condition -40C~85C

            COMMAND                          CKEn-1 CKEn CS RAS CAS WE DQM BA A10/AP A9~A0 Note

Register         Mode Register Set           H  XLL      L  L  X     OP CODE                                              1,2
Refresh          Auto Refresh
                                             H  H  L  L  L  H  X                  X                                       3
                                      Entry
                 Self Refresh                   L                                                                         3

                                      Exit   L  H  L  H  H  H  X                  X                                       3
                                                   H  X  X  X                                                             3

Bank Active & Row Addr.                      H  XLL      H  H  X V Row Address

Read &          Auto Precharge Disable       H  XLH      L  H  XV              L Column 4
                                                                                       Address
Column Address Auto Precharge Enable                                           H (A0~A7) 4,5

Write & Column  Auto Precharge Disable       H  XLH      L  L  XV              L Column 4
Address         Auto Precharge Enable                                                Address
                                                                               H     (A0~A7)                              4,5

Burst Stop                                   H  XLH      H  L  X                  X                                       6
Precharge
                   Bank Selection            H  XLL      H  L  X  V            L                          X               4
                   Both Banks                                     X            H                                          4

Clock Suspend or                   Entry     H  L  H  X  X  X  X                  X
Active Power Down                  Exit            L  V  V  V

                                             L  HXX      X  X  X

                                   Entry     H  L  HX    X  X  X

Precharge Power Down Mode                          L  H  H  H                     X

                                   Exit      L  H  H  X  X  X  X
                                                   L  V  V  V

DQM                                          H        X        V                  X                                       7

No Operation Command                         H  X  H  X  X  X  X                  X
                                             H     L  H  H  H

                                                (V= Valid, X= Don't Care, H= Logic High , L = Logic Low)

Note:

          1. OP Code: Operation Code

              A0~ A10/AP, BA: Program keys.(@MRS)

          2. MRS can be issued only at both banks precharge state.

              A new command can be issued after 2 clock cycle of MRS.

          3. Auto refresh functions are as same as CBR refresh of DRAM.

              The automatical precharge without row precharge command is meant by "Auto".
              Auto / self refresh can be issued only at both banks idle state.

          4. BA: Bank select address.

              If "Low": at read, write, row active and precharge, bank A is selected.
              If "High": at read, write, row active and precharge, bank B is selected.
              If A10/AP is "High" at row precharge, BA ignored and both banks are selected.

          5. During burst read or write with auto precharge, new read/write command can not be issued.

              Another bank read /write command can be issued after the end of burst.
              New row active of the associated bank can be issued at tRP after the end of burst.

          6. Burst stop command is valid at every burst length.

          7. DQM sampled at positive going edge of a CLK masks the data-in at the very CLK (Write DQM latency is 0), but
              makes
              Hi-Z state the data-out of 2 CLK cycles after. (Read DQM latency is 2)

Elite Semiconductor Memory Technology Inc.                     Publication Date : Sep. 2007

                                                               Revision : 1.0                             9/30
ESMT                                                                                                         M12S16161A

                                                                                        Operation Temperature Condition -40C~85C

Single Bit Read-Write-Read Cycle (Same Page) @CAS Latency=3, Burst Length=1

                                        tCH

            0       1     2          3  4              5       6  7     8         9          10  11  12            13                 14  15      16 17  18 19

CLOCK                           tCC                    tCL                   HIGH
     CKE
        CS                *Note1                         tRAS                   tSH
      RAS                                                 tRC                                                                    tRP
     CAS
   ADDR                   tRCD                                               tSS
        BA
               tSH

               tSS                                                                      tCCD

               tSH                        tSH                                     tSS              Cc                                      Rb
                  Ra
                     tSS             tSS                                        Cb               *Note2,3 *Note4                          *Note2
                                             Ca                              tSH
                 *Note2                                                                            BS BS                                   BS
                                             *Note2,3                         *Note2,3
                  BS
                                              BS                                BS

A10/AP         Ra                           *Note 3                          *Note 3             *Note 3 *Note4                  Rb
                                                                                                                       Qc
                                     tRAC

                                                       tSAC                                 tSH
                                                                                Db
DQ
                                                                                      tSS
                                                       tSLZ       Qa         tSH
                                                                   tOH

  WE                                                                         tSS
DQM
                                                                        tSS             tSH

            Row Active                  Read                                 Write               Read                                 Row Active
                                                                                                        Precharge

                                                                                                                                                  :Don't Care

Elite Semiconductor Memory Technology Inc.                                                                             Publication Date : Sep. 2007

                                                                                                                       Revision : 1.0                    10/30
ESMT                                                                        M12S16161A

                                                       Operation Temperature Condition -40C~85C

*Note: 1. All inputs expect CKE & DQM can be don't care when CS is high at the CLK high going edge.
         2. Bank active & read/write are controlled by BA.

BA         Active & Read/Write

0          Bank A

1          Bank B

3.Enable and disable auto precharge function are controlled by A10/AP in read/write command.

A10/AP BA                                   Operation

   0   0   Disable auto precharge, leave bank A active at end of burst.

       1   Disable auto precharge, leave bank B active at end of burst.

    1  0   Enable auto precharge, precharge bank A at end of burst.

       1   Enable auto precharge, precharge bank B at end of burst.

4.A10/AP and BA control bank precharge when precharge command is asserted.

A10/AP BA  precharge
             Bank A
    0  0     Bank B

    0  1   Both Banks

    1  X

Elite Semiconductor Memory Technology Inc.                                  Publication Date : Sep. 2007

                                                                            Revision : 1.0           11/30
ESMT                                                                                   M12S16161A

Power Up Sequence                                                 Operation Temperature Condition -40C~85C

                     0  1       2  3  4          5  6       7  8  9 10 11 12 13 14 15 16 17 18 19
CLOCK

CKE                     High level is necessary

CS                                                     tRC                      tRC

                            tRP

RAS

    CAS                                                                              Key             RAa
ADDR                                                                                 Key             RAa
                                                                                     Key
BA

A10/AP                  High-Z
        DQ

WE

DQM                     High level is necessary

            Precharge              Auto Refresh                   Auto Refresh       Mode Register Set
            All Banks
                                                                                                                    ( A- B an k )
                                                                                                                  Row Active

                                                                                                     : Don't care

Elite Semiconductor Memory Technology Inc.                                           Publication Date : Sep. 2007

                                                                                     Revision : 1.0       12/30
ESMT                                                                                                     M12S16161A

                                                                                    Operation Temperature Condition -40C~85C

Read & Write Cycle at Same Bank @Burst Length = 4

               0  1        2     3              4  5  6  7           8         9 10 11 12 13 14 15 16 17 18 19

CLOCK

                                                                                    HIGH

CKE                                                      tRC *Note1
   CS
                           tRCD
RAS
CAS                                                      *Note2

ADDR              Ra                Ca0                                                   Rb            Cb0

BA

A10/AP            Ra                                                                      Rb

         CL=2                                                 tOH    Qa2       Qa3                      Db0 Db1 Db2 Db3
QC
                                 tRAC                 Qa0 Qa1        tOH            tS HZ *Note4                                           tRDL
        CL=3
                                 *Note3               tSAC                                              Db0 Db1 Db2 Db3

                                     tRAC                Qa0 Qa1 Qa2 Qa3                  tS HZ *Note4                                   tRDL

                                        *Note3            tSAC

  WE
DQM

               Row Active           Read                           Precharge              Row Active    Write           Precharge
                (A-Bank)            (A- Ban k)                     (A- Ban k)              (A-Bank)     (A-Bank)         (A- Ban k)

                                                                                                                                                 : Don't care

*Note: 1.Minimum row cycle times is required to complete internal DRAM operation.
          2.Row precharge can interrupt burst on any cycle. [CAS Latency-1] number of valid output data is available after Row
            precharge. Last valid output will be Hi-Z(tSHZ) after the clock.
          3.Access time from Row active command. tcc*(tRCD +CAS latency-1)+tSAC
          4.Ouput will be Hi-Z after the end of burst.(1,2,4,8 bit burst)
            Burst can't end in Full Page Mode.

Elite Semiconductor Memory Technology Inc.                                                              Publication Date : Sep. 2007

                                                                                                        Revision : 1.0                           13/30
ESMT                                                                                  M12S16161A

                                                                 Operation Temperature Condition -40C~85C

Page Read & Write Cycle at Same Bank @ Burst Length=4

            0  1        2     3  4         5  6         7  8  9  10 11                          12 13     14        15 16  17 18                                            19

CLOCK

CKE                                                              HIGH

  CS                    tRCD
RAS

                                                                                                                           *Note2

CAS

ADDR           Ra                Ca0          Cb0                                               Cc0       Cd0

BA

A10/AP         Ra

    CL=2                                      Qa0 Qa1 Qb0 Qb1 Qb2                                                                 tRDL
DQ                                                      Qa0 Qa1 Qb0 Qb1
                                                                                                Dc0 Dc1 Dd0 Dd1
   CL=3                                                                                 *Note1
                                                                                                Dc0 Dc1 Dd0 Dd2
        WE
                                                                                                     tCDL

                                                                                                                                                                    *Note3

DQM

            Row Active            Read         Read                                              Write     Write           Precharge
            (A-Bank)             (A-Bank)     (A-Bank)                                          (A-Bank)  (A-Bank)         (A-Bank)

                                                                                                                                                   : Don't care

*Note :1.To write data before burst read ends, DQM should be asserted three cycle prior to write command to avoid bus
            contention.

          2.Row precharge will interrupt writing. Last data input, tRDL before Row precharge, will be written.
          3.DQM should mask invalid input data on precharge command cycle when asserting precharge before end of burst.

            Input data after Row precharge cycle will be masked internally.

Elite Semiconductor Memory Technology Inc.                                                                Publication Date : Sep. 2007

                                                                                                          Revision : 1.0                                                    14/30
ESMT                                                                                               M12S16161A

                                                                              Operation Temperature Condition -40C~85C

Page Read Cycle at Different Bank @ Burst Length=4

            0             1    2  3  4  5                  6  7  8         9  10 11 12 13 14            15 16     17 18      19

CLOCK

CKE                                                                           HIGH

                  *Note1

CS

RAS

                                                                                                                   *Note2

CAS

ADDR                      RAa        CAa RBb                     CBb                CAc       CBd       CAe

BA

A10/AP                    RAa           RBb

      CL=2                                    QAa0 QAa1 QAa2 QAa3 QBb0 QBb1 QBb2 QBb3 QAc0 QAc1 QBd0 QBd1 QAe0 QAe1
DQ                                                      QAa0 QAa1 QAa2 QAa3 QBb0 QBb1 QBb2 QBb3 QAc0 QAc1 QBd0 QBd1 QAe0 QAe1

      CL=3

   WE
DQM

            Row Active                Read                        Read               Read      Read      Read     Precharge
            (A-Bank)                 (A-Bank)                    (B-Bank)           (A-Bank)  (B-Bank)  (A-Bank)  (A-Bank)

                                               Row Active                                                                        : Don't care
                                               (B-Bank)

*Note: 1. CS can be don't cared when RAS , CAS and WE are high at the clock high going dege.
         2.To interrupt a burst read by row precharge, both the read and the precharge banks must be the same.

Elite Semiconductor Memory Technology Inc.                                                         Publication Date : Sep. 2007

                                                                                                   Revision : 1.0            15/30
ESMT                                                                                     M12S16161A

                                                                    Operation Temperature Condition -40C~85C

Page Write Cycle at Different Bank @Burst Length = 4

        0  1           2  3  4  5                6  7        8   9  10 11 12 13 14            15 16 17 18        19

CLOCK

CKE                                                                 HIGH

CS

RAS

CAS

                                                                                                    *Note2

ADDR       RAa               CAa RBb                   CBb                CAc       CBd

BA

A10/AP     RAa                  RBb

DQ                           DAa0 DAa1 DAa2 DAa3 DBb0 DBb1 DBb2 DBb3 DAc0 DAc1 DBd0 DBd1

                                                       tCDL                                   tRDL

WE

                                                                                                    *Note1

DQM

           Row Active                Row Active         Write             Write               Precharge
             (A-Bank)                 (B-Bank)         (B-Bank)           (A-Bank)            (Both Banks)
                              Write
                             (A-Bank)                                                Write                                    : Don't care
                                                                                    (B-Bank)

*Note: 1.To interrupt burst write by Row precharge, DQM should be asserted to mask invalid input data.
          2.To interrupt burst write by row precharge, both the write and the precharge banks must be the same.

Elite Semiconductor Memory Technology Inc.                                               Publication Date : Sep. 2007

                                                                                    Revision : 1.0               16/30
ESMT                                                                                     M12S16161A

                                                                    Operation Temperature Condition -40C~85C

Read & Write Cycle at Different Bank @ Burst Length = 4

        0  1           2  3  4  5                6  7        8   9  10 11 12 13 14            15 16 17 18   19

CLOCK

CKE                                                                 HIGH

CS

RAS

CAS

                                                                                                    *Note2

ADDR       RAa               CAa RBb                   CBb                CAc       CBd

BA

A10/AP     RAa                  RBb

DQ                           DAa0 DAa1 DAa2 DAa3 DBb0 DBb1 DBb2 DBb3 DAc0 DAc1 DBd0 DBd1

                                                       tCDL                                   tRDL

WE

                                                                                                    *Note1

DQM

           Row Active                Row Active         Write             Write               Precharge
             (A-Bank)                 (B-Bank)         (B-Bank)           (A-Bank)            (Both Banks)
                              Write
                             (A-Bank)                                                Write                                    : Don't care
                                                                                    (B-Bank)

*Note: 1.tCDL should be met to complete write.

Elite Semiconductor Memory Technology Inc.                                          Publication Date : Sep. 2007

                                                                                    Revision : 1.0          17/30
ESMT                                                                                                 M12S16161A

                                                                                Operation Temperature Condition -40C~85C

Read & Write Cycle with auto Precharge @ Burst Length =4

           0  1             2  3  4   5                   6  7  8  9            10 11 12 13 14 15 16 17 18 19

CLOCK

                                                                   HIGH

CKE

CS

RAS

CAS

ADDR          Ra                  Rb Ca                                                  Cb

BA

A10/AP        Ra                  Rb

     CL=2                                                    Qa0 Qa1 Qa2 Qa3             Db0 Db1 Db2 Db3
DQ
                                                                Qa0 Qa1 Qa2 Qa3          Db0 Db1 Db2 Db3
    CL=3

WE

DQM

              Row Active                     Read with          Auto Precharge       Write with              Auto Precharge
              ( A - Bank )               Auto Precharge           Start Point    Auto Precharge                 Start Point
                                                                  ( A - Bank)                                    (B-Bank)
                                            ( A - Bank )                              (B-Bank)
                                                                                                             :Don't Care
                               Row Active
                               ( B - Bank )

*Note: 1.tCDL Should be controlled to meet minimum tRAS before internal precharge start
            (In the case of Burst Length=1 & 2 and BRSW mode)

Elite Semiconductor Memory Technology Inc.                                                   Publication Date : Sep. 2007

                                                                                             Revision : 1.0  18/30
ESMT                                                                              M12S16161A

                                                             Operation Temperature Condition -40C~85C

Clock Suspension & DQM Operation Cycle @CAS Latency=2, Burst Length=4

        0  1        2  3  4     5  6              7  8    9  10 11 12 13 14 15 16 17 18 19

CLOCK

CKE

CS

RAS

CAS

ADDR       Ra             Ca                                         Cb               Cc

BA

A10/AP     Ra

DQ                                 Qa0 Qa1           Qa2     Qa3         Qb0  Qb1     Dc0             Dc2

                                                               tSHZ            tSHZ

    WE                                                                        *Note1
DQM

        Row Active        Read         Clock                 Read                            Write         Write
                                   Suspension                                                DQM           DQM

                                                                         Read DQM     Write      Clock
                                                                                             Suspension

                                                                                                           :Don't Care

*Note:1.DQM is needed to prevent bus contention.                                      Publication Date : Sep. 2007
Elite Semiconductor Memory Technology Inc.

                                                                                      Revision : 1.0       19/30
ESMT                                                                               M12S16161A

                                                              Operation Temperature Condition -40C~85C

Read Interrupted by Precharge Command & Read Burst Stop Cycle @Burst Length =Full page

                0  1        2  3  4      5  6  7  8  9        10 11 12 13 14 15 16                                17 18 19

CLOCK

                                                        HIGH

CKE

CS
RAS

CAS

ADDR               RAa            CAa                         CAb
      BA

A10/AP             RAa

          CL=2                                                                  *Note2 1                                                                              1
DQ                                          QAa0 QAa1 QAa2 QAa3 QAa4                                      QAb0 QAb1 QAb2 QAb3 QAb4 QAb5

         CL=3                                                                                          2                                                                        2
                                                      QAa0 QAa1 QAa2 QAa3 QAa4                                      QAb0 QAb1 QAb2 QAb3 QAb4 QAb5

WE                                                                                                        *Note1

DQM

                Row Active       Read             Burst Stop    Read                                              Precharge
                 (A-Bank)      (A-Bank)                       (A-Bank)                                             ( A- B an k )

                                                                                                                                  :Don't Care

*Note: 1.Burst can't end in full page mode, so auto precharge can't issue.                                        Publication Date : Sep. 2007
          2.About the valid DQs after burst stop, it is same as the case of RAS interrupt.
            Both cases are illustrated above timing diagram. See the label 1,2 on them.
            But at burst write, burst stop and RAS interrupt should be compared carefully.
            Refer the timing diagram of "Full page write burst stop cycle".
          3.Burst stop is valid at every burst length.

Elite Semiconductor Memory Technology Inc.

                                                                                                                  Revision : 1.0  20/30
ESMT                                                                                                     M12S16161A

                                                                                    Operation Temperature Condition -40C~85C

Write Interrupted by Precharge Command & Write Burst stop Cycle @ Burst Length =Full page

          0  1            2  3  4      5  6  7  8  9                                10 11 12 13 14 15 16           17 18 19

CLOCK

CKE                                                   HIGH

CS

   RAS       RAa                CAa                                                 CAb
   CAS
ADDR

      BA

A10/AP       RAa

                                                                              tBDL                                          tRDL

                                DAa0 DAa1 DAa2 DAa3 DAa4                                                           *Note2

DQ                                                                                  DAb0 DAb1 DAb2 DAb3 DAb4 DAb5
WE
DQM

          Row Active           W rite           Burst Stop                          W rite                         Precharge
           ( A- B an k )     (A-Bank)                                                                               ( A- B an k )
                                                                                    (A-Bank)
                                                                                                                                :Don't Care

*Note: 1. Burst can't end in full page mode, so auto precharge can't issue.
            2.Data-in at the cycle of interrupted by precharge can not be written into the corresponding memory cell. It is defined by
              AC parameter of tRDL.
              DQM at write interrupted by precharge command is needed to prevent invalid write.
              Input data after Row precharge cycle will be masked internally.
            3.Burst stop is valid at every burst length.

Elite Semiconductor Memory Technology Inc.                                                    Publication Date : Sep. 2007

                                                                                              Revision : 1.0       21/30
ESMT                                                                                         M12S16161A

                                                                        Operation Temperature Condition -40C~85C

Burst Read Single bit Write Cycle @Burst Length=2

CLOCK

                 *Note1                                      HIGH

CKE

   CS
RAS

                                                                                    *Note2

       CAS       RAa         CAa RBb CAb                                RAc         CBc      CAd
   ADDR          RAa
                                        RBb                             RAc
          BA                 DAa0
A10/AP                       DAa0

           CL=2                                              QAb0 QAb1              DBc0               QAd0 QAd1
DQ                                                                                                               QAd0 QAd1
                                                             QAb0 QAb1              DBc0
           CL=3

   WE
DQM

                 Row Active  Row Active                                 Row Active             Read         Precharge
                  (A-Bank)   (B-Bank)                                    (A-Bank)            (A-Bank)        (A-Bank)

                               W rite          Read with                         Write with
                             (A-Bank)        Auto Precharge                  Auto Precharge

                                                (A-Bank)                          (B-Bank)

                                                                                                                                                                                                                          :Don't Care

*Note:1.BRSW modes is enabled by setting A9 "High" at MRS(Mode Register Set).
            At the BRSW Mode, the burst length at write is fixed to "1" regardless of programmed burst length.

        2.When BRSW write command with auto precharge is executed, keep it in mind that tRAS should not be violated.
            Auto precharge is executed at the next cycle of burst-end, so in the case of BRSW write command, the precharge
            command will be issued after two clock cycles.

Elite Semiconductor Memory Technology Inc.                                                  Publication Date : Sep. 2007

                                                                                            Revision : 1.0  22/30
ESMT                                                                                                          M12S16161A

                                                                                         Operation Temperature Condition -40C~85C

Active/Precharge Power Down Mode @CAS Latency=2, Burst Length=4

              0  1  2           3                  4  5  6        7       8      9       10 11 12 13 14 15 16                                      17 18 19

CLOCK

                    tSS                                           *Note2            tSS

                    *Note1                                           tSS

CKE

                                           *Note3
CS

    RAS                                                     Ra                           Ca
    CAS
ADDR

       BA

A10/AP                                                      Ra
          DQ
          WE                                                                                                                       tSHZ

      DQM                                                                                                                             Qa0 Qa1 Qa2

                  Pr ech ar ge                              Row Active                                 Read  Precharge
                 Power-Down
                                                      Precharge                            Active
                    Entry                             Power-Down                         Power-down

                                                         Exit          Active               Exit
                                                                     Power-down

                                                                       Entry

                                                                                                                                                   : Don't care

*Note :1.Both banks should be in idle state prior to entering precharge power down mode.
          2.CKE should be set high at least 1CLK+tss prior to Row active command.
          3.Can not violate minimum refresh specification. (32ms)

Elite Semiconductor Memory Technology Inc.                                                                   Publication Date : Sep. 2007

                                                                                                             Revision : 1.0                        23/30
ESMT                                                                                M12S16161A

                                                               Operation Temperature Condition -40C~85C

Self Refresh Entry & Exit Cycle

            0  1       2        3       4  5  6  7       8  9  10 11 12 13 14               15 16                           17 18 19

CLOCK                           *Note2                         *Note4                       tRCmin
       CKE        *Note1
                                                                                                            *Note6

                                                 *Note3

                  tSS

CS                                                                            *Note5

RAS                                                                                                                 *Note7
CAS
ADDR

       BA                 Hi-Z                                 Hi-Z
A10/AP

        DQ
      WE

DQM

               Self Refresh Entry                              Self Ref resh Exit           Auto Refresh

                                                                                                                            : Don't care

*Note: TO ENTER SELF REFRESH MODE

            1. CS , RAS & CAS with CKE should be low at the same clock cycle.
            2. After 1 clock cycle, all the inputs including the system clock can be don't care except for CKE.

            3. The device remains in self refresh mode as long as CKE stays "Low".

            cf.) Once the device enters self refresh mode, minimum tRAS is required before exit from self refresh.

TO EXIT SELF REFRESH MODE

            4. System clock restart and be stable before returning CKE high.

            5. CS Starts from high.
            6. Minimum tRC is required after CKE going high to complete self refresh exit.

            7. 2K cycle of burst auto refresh is required before self refresh entry and after self refresh exit if the system uses burst

Elite Semiconductor Memory Technology Inc.                                                  Publication Date : Sep. 2007

                                                                                            Revision : 1.0                  24/30
ESMT                                                             M12S16161A

                refresh.                    Operation Temperature Condition -40C~85C

Elite Semiconductor Memory Technology Inc.  Publication Date : Sep. 2007

                                            Revision : 1.0  25/30
ESMT                                                                M12S16161A

                                               Operation Temperature Condition -40C~85C

          Mode Register Set Cycle           Auto Refresh Cycle

          0  1  2       3  4   5   6        0  1  2  3            4  5    6  7       8                              9 10

CLOCK

                     HIGH                         HIGH

CKE

      CS        *Note2                                               tRC
  RAS
  CAS           *Note1
ADDR
                *Note3
      DQ
     WE         Key        Ra
   DQM
                     Hi-Z                                   Hi-Z
                                               Auto Refresh
                MRS New Command                                                                                     New Command
                                                                                                                      :Don't Care

*Both banks precharge should be completed before Mode Register Set cycle and auto refresh cycle.

          MODE REGISTER SET CYCLE
*Note: 1. CS , RAS , CAS & WE activation at the same clock cycle with address key will set internal mode register.

          2.Minimum 2 clock cycles should be met before new RAS activation.
          3.Please refer to Mode Register Set table.

Elite Semiconductor Memory Technology Inc.                           Publication Date : Sep. 2007

                                                                     Revision : 1.0                                 26/30
ESMT                                                                    M12S16161A

PACKAGE DIMENSIONS                                 Operation Temperature Condition -40C~85C
50-LEAD TSOP(II) SDRAM(400mil)

Symbol   Min   Dimension in mm              Max     Min   Dimension in inch  Max
           -            Nom                 1.20      -            Nom       0.047
    A                      -                0.203                     -      0.008
   A1   0.051          0.127                1.05   0.002           0.005     0.041
   A2   0.95            1.00                0.45   0.037           0.039     0.018
    B   0.30               -                0.40   0.012              -      0.016
   B1   0.30            0.35                0.21   0.012           0.014     0.008
    C   0.12               -                0.16   0.005              -      0.006
   C1   0.10           0.127                21.08  0.004           0.005     0.830
    D   20.82          20.95                11.96  0.820           0.825     0.471
    E   11.56          11.76                10.29  0.455           0.463     0.405
   E1   10.03          10.16                0.60   0.394           0.400     0.024
    L   0.40            0.50                       0.016           0.020
   L1                                         8                                8
    e     0          0.80 REF                        0         0.031 REF
                     0.80 BSC                                  0.031 BSC

                           -                                          -

Elite Semiconductor Memory Technology Inc.                Publication Date : Sep. 2007

                                                          Revision : 1.0     27/30
ESMT                                                            M12S16161A

PACKING                                                        Operation Temperature Condition -40C~85C
60-BALL
         DIMENSIONS
         SDRAM ( 6.4x10.1 mm )

         Symbol      Dimension in mm                Dimension in inch
                  Min Norm Max                    Min Norm Max
             A
            A1                             1.00                           0.039
            A2   0.20 0.25 0.30                  0.008 0.010 0.012
            b    0.61 0.66 0.71                  0.024 0.026 0.028
             D   0.30 0.35 0.40                  0.012 0.014 0.016
             E   6.30 6.40 6.50                  0.248 0.252 0.256
            D1   10.00 10.10 10.20               0.394 0.398 0.402
            E1
             e                3.90                           0.154
                              9.10                           0.358
                              0.65                           0.026

Elite Semiconductor Memory Technology Inc.       Publication Date : Sep. 2007

                                                 Revision : 1.0                  28/30
ESMT                                                        M12S16161A

                                                          Operation Temperature Condition -40C~85C

      Controlling dimension : Millimeter.

Elite Semiconductor Memory Technology Inc.  Publication Date : Sep. 2007

                                            Revision : 1.0  29/30
ESMT                                                             M12S16161A

                                            Operation Temperature Condition -40C~85C

                                            Important Notice

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The contents contained in this document are believed to be accurate at the
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implied or otherwise, is granted under any patents, copyrights or other
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Any semiconductor devices may have inherently a certain rate of failure. To
minimize risks associated with customer's application, adequate design and
operating safeguards against injury, damage, or loss from such failure,
should be provided by the customer when making application designs.

ESMT's products are not authorized for use in critical applications such as,
but not limited to, life support devices or system, where failure or abnormal
operation may directly affect human lives or cause physical injury or property
damage. If products described here are to be used for such kinds of
application, purchaser must do its own quality assurance testing appropriate
to such applications.

Elite Semiconductor Memory Technology Inc.                    Publication Date : Sep. 2007

                                                              Revision : 1.0  30/30
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