电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

M12L64322A_07

器件型号:M12L64322A_07
厂商名称:ESMT [Elite Semiconductor Memory Technology Inc.]
下载文档

器件描述

512K x 32 Bit x 4 Banks Synchronous DRAM

文档预览

M12L64322A_07器件文档内容

ESMT                                                                        M12L64322A

     Revision History

          Revision 0.1(Dec. 28 1998)
         -Original

          Revision 0.2(Jan. 29 1999)
         -Add page 45 "Packing Dimension"

          Revision 0.3(Apr. 20 2000)
         -Modify 6 tss from 2 to 1.5ns.(Page 7)

          Revision 0.4(May. 09 2001)
         - 64ms refresh period (4K cycle) --> 15.6s refresh interval (P.1)
         - Add Packing Dimension Title 86-LEAD TSOP(II) DRAM(400mil).
         - Modify P.39

          Revision 1.0(Jun. 08 2001)
         - Modify ICC2NS, ICC6, tRDL, tOH spec

          Revision 1.1(Oct. 21 2002)
         - Add 5 spec, Delete -8 spec

          Revision 1.2(Nov. 11 2002)
         - Modify tCH, tCL spec

          Revision 1.3(Dec. 24 2002)
         - Delete -5 spec (AC/DC)

          Revision 1.4(Jan. 17 2003)
         - Modify tRDL to meet currently spec in the market

          Revision 1.5(Feb. 17 2003)
         - Typing error

          Revision 1.6(Oct. 29 2003)
         - Modify refresh period.

          Revision 1.7(May. 10 2004)
        - M12L64322A-6T tRDL=12ns
        - M12L64322A-7T tRDL=14ns

          Revision 1.8(May. 02 2005)
        - Add pb-free to ordering information
        - Recommend to add 4096 auto refresh before and after self refresh

          Revision 1.9(Nov. 04 2005)
        - Modify tCC / tRCD spec

          Revision 2.0(Dec. 08 2005)
         - Add 5T speed grade

          Revision 2.1(Mar. 08 2006)
         - Modify Inch Dimension Max. A2 from 0.011 to 0.041

          Revision 2.2(Nov. 27 2006)
         - Add BGA 90ball 8x13mm package

          Revision 2.3(Mar. 02 2007)
         - Delete BGA ball name of packing dimensions

Elite Semiconductor Memory Technology Inc.                                  Publication Date: Mar. 2007

                                                                            Revision: 2.3  1/47
ESMT                                                                              M12L64322A

SDRAM                                                                 512K x 32 Bit x 4 Banks
                                                                      Synchronous DRAM
FEATURES
                                                            ORDERING INFORMATION
y JEDEC standard 3.3V power supply
y LVTTL compatible with multiplexed address                 86 Pin TSOP (TypeII)
y Four banks operation                                      (400mil x 875mil)
y MRS cycle with address key programs
                                                                      Product No. MAX FREQ. PACKAGE COMMENTS
    - CAS Latency ( 2 & 3 )
    - Burst Length ( 1, 2, 4, 8 & full page )               M12L64322A-5TG 200MHz TSOPII                Pb-free
    - Burst Type ( Sequential & Interleave )
y All inputs are sampled at the positive going edge of the  M12L64322A-6TG 166MHz TSOPII                Pb-free
    system clock
y DQM for masking                                           M12L64322A-7TG 143MHz TSOPII                Pb-free
y Auto & self refresh
y 15.6s refresh interval                                    M12L64322A-5BG 200MHz 90BGA                 Pb-free

                                                            M12L64322A-6BG 166MHz 90BGA                 Pb-free

                                                            M12L64322A-7BG 143MHz 90BGA                 Pb-free

GENERAL DESCRIPTION

   The M12L64322A is 67,108,864 bits synchronous high data rate Dynamic RAM organized as 4 x 524,288 words by 32 bits.
Synchronous design allows precise cycle control with the use of system clock I/O transactions are possible on every clock cycle.
Range of operating frequencies, programmable burst length and programmable latencies allow the same device to be useful for a
variety of high bandwidth, high performance memory system applications.

PIN ARRANGEMENT

                                                            Top View

                                                VDD 1       86 VSS      86Pin TSOP(II)
                                                DQ0 2       85 DQ15   (400mil x 875mil)
                                               VDDQ 3       84 VSSQ   (0.5mm Pin pitch)
                                                DQ1 4       83 DQ14
                                                DQ2 5       82 DQ13
                                               VSSQ 6       81 VDDQ
                                                DQ3 7       80 DQ12
                                                DQ4 8       79 DQ11
                                               VDDQ 9       78 VSSQ
                                               DQ5 10       77 DQ10
                                               DQ6 11       76 DQ9
                                               VSSQ 12      75 VDDQ
                                               DQ7 13       74 DQ8
                                                 NC 14      73 N C
                                                VDD 15      72 VSS
                                             DQM0 16        71 DQM1
                                                WE 17       70 N C
                                               CAS 18       69 N C
                                               RAS 19       68 CLK
                                                            67 CKE
                                                 CS 20
                                                            66 A9
                                                 N C 21     65 A8
                                                BA0 22      64 A7
                                                BA1 23      63 A6
                                            A10/AP 24       62 A5
                                                            61 A4
                                                  A0 25     60 A3
                                                  A1 26     59 DQM3
                                                  A2 27     58 VSS
                                            D QM 2 28
                                               VDD 29       57 NC
                                                 NC 30      56 DQ31
                                              DQ16 31       55 VDDQ
                                               VSSQ 32      54 DQ30
                                              DQ17 33       53 DQ29
                                              DQ18 34       52 VSSQ
                                               VDDQ 35      51 DQ28
                                              DQ19 36       50 DQ27
                                              DQ20 37       49 VDDQ
                                               VSSQ 38      48 DQ26
                                              DQ21 39       47 DQ25
                                                            46 VSSQ
                                              DQ22 40       45 DQ24
                                              VDDQ 41       44 VSS
                                              DQ23 42

                                                VDD 43

Elite Semiconductor Memory Technology Inc.                                               Publication Date: Mar. 2007

                                                                                         Revision: 2.3  2/47
ESMT                                                                         M12L64322A

PIN ARRANGEMENT

                                               90 Ball FBGA

                 1                          2  3 456 7       8  9

                 A DQ26 DQ24 VSS                             VDD DQ23 DQ21

                 B DQ28 VDDQ VSSQ                            VDDQ VSSQ DQ19

                 C VSSQ DQ27 DQ25                            DQ22 DQ20 VDDQ

                 D VSSQ DQ29 DQ30                            DQ17 DQ18 VDDQ

                 E VDDQ DQ31 NC                              NC DQ16 VSSQ

                 F VSS DQM3 A3                               A2 DQM2 VDD

                 G A4 A5 A6                                  A10 A0 A1

                 H A7 A8 NC                                  NC BA1 NC

                 J CLK CKE A9                                BA0 CS RAS

                 K DQM1 NC NC                                CAS WE DQM0

                 L VDDQ DQ8 VSS                              VDD DQ7 VSSQ

                 M VSSQ DQ10 DQ9                             DQ6 DQ5 VDDQ

                 N VSSQ DQ12 DQ14                            DQ1 DQ3 VDDQ

                 P DQ11 VDDQ VSSQ                            VDDQ VSSQ DQ4

                 R DQ13 DQ15 VSS                             VDD DQ0 DQ2

Elite Semiconductor Memory Technology Inc.                                   Publication Date: Mar. 2007

                                                                             Revision: 2.3  3/47
ESMT                                                                           M12L64322A

BLOCK DIAGRAM

CLK              Clock                                                 Bank D
CKE           Generator                                             Bank C
                                                                Bank B
Address                  Command Decoder      Row
                                          Control LogicAddressBank A
                                                                                        Row DecoderMode
                           Register          Buffer    Sense Amplifier
                                                                                                                                         Latch Circuit&Column Decoder
CS                                                                                                                                                       Input & OutputDQM0~3
RAS                                         Refresh  Data Control Circuit                                                                                                        DQ
CAS                                                                                                                                                           BufferCounter
WE
                                            Column
                                            Address
                                            Buffer

                                               &
                                            Refresh
                                            Counter

PIN DESCRIPTION

         PIN                 NAME                                           INPUT FUNCTION
CLK           System Clock
                                            Active on the positive going edge to sample all inputs
CS            Chip Select
                                            Disables or enables device operation by masking or enabling all
CKE           Clock Enable                  inputs except CLK , CKE and DQM0-3.

A0 ~ A10      Address                       Masks system clock to freeze operation from the next clock cycle.
                                            CKE should be enabled at least one cycle prior new command.
BA0 , BA1     Bank Select Address           Disable input buffers for power down in standby.
RAS           Row Address Strobe
                                            Row / column address are multiplexed on the same pins.
CAS           Column Address Strobe         Row address : RA0~RA10, column address : CA0~CA7
WE            Write Enable
                                            Selects bank to be activated during row address latch time.
                                            Selects bank for read / write during column address latch time.

                                            Latches row addresses on the positive going edge of the CLK with
                                            RAS low.
                                            Enables row access & precharge.

                                            Latches column address on the positive going edge of the CLK with
                                            CAS low.
                                            Enables column access.

                                            Enables write operation and row precharge.

                                            Latches data in starting from CAS , WE active.

Elite Semiconductor Memory Technology Inc.                                     Publication Date: Mar. 2007

                                                                               Revision: 2.3                                                                             4/47
ESMT                                                                                 M12L64322A

         PIN                          NAME                                         INPUT FUNCTION
DQM0~3                 Data Input / Output Mask    Makes data output Hi-Z, tSHZ after the clock and masks the output.
DQ0 ~ DQ31             Data Input / Output         Blocks data input when DQM active.
VDD / VSS              Power Supply / Ground       Data inputs / outputs are multiplexed on the same pins.
VDDQ / VSSQ            Data Output Power / Ground  Power and ground for the input buffers and the core logic.
N.C                    No Connection               Isolated power supply and ground for the output buffers to provide
                                                   improved noise immunity.
                                                   This pin is recommended to be left No Connection on the device.

ABSOLUTE MAXIMUM RATINGS

              Parameter                            Symbol          Value                            Unit

Voltage on any pin relative to VSS                 VIN, VOUT       -1.0 ~ 4.6                       V

Voltage on VDD supply relative to VSS              VDD, VDDQ       -1.0 ~ 4.6                       V

Storage temperature                                TSTG            -55 ~ +150                       C

Power dissipation                                  PD              1                                W

Short circuit current                              IOS             50                               mA

Note : Permanent device damage may occur if ABSOLUTE MAXIMUM RATING are exceeded.
            Functional operation should be restricted to recommended operating condition.
            Exposure to higher than recommended voltage for extended periods of time could affect device reliability.

DC OPERATING CONDITION

Recommended operating conditions (Voltage referenced to VSS = 0V, TA = 0 to 70 C )

       Parameter                    Symbol         Min        Typ  Max               Unit              Note
                                                                                      V
Supply voltage                      VDD, VDDQ      3.0        3.3  3.6                V                   1
                                                                                      V                   2
Input logic high voltage               VIH         2.0        3.0  VDD+0.3            V             IOH = -2mA
                                                                                      V             IOL = 2mA
Input logic low voltage                VIL         -0.3       0    0.8               A                    3
                                                                                     A                    4
Output logic high voltage           VOH            2.4        -    -

Output logic low voltage            VOL            -          -    0.4

Input leakage current                  IIL         -5         -    5

Output leakage current                 IOL         -5         -    5

Note:  1. VIH(max) = 4.6V AC for pulse width  10ns acceptable.
       2. VIL(min) = -1.5V AC for pulse width  10ns acceptable.
       3. Any input 0V  VIN  VDD + 0.3V, all other pins are not under test = 0V.
       4. Dout is disabled , 0V  VOUT  VDD.

Elite Semiconductor Memory Technology Inc.                                           Publication Date: Mar. 2007

                                                                                     Revision: 2.3                     5/47
ESMT                                                                                          M12L64322A

CAPACITANCE (VDD = 3.3V, TA = 25 C , f = 1MHZ)

                   Parameter                Symbol                     Min               Max            Unit

Input capacitance (A0 ~ A10, BA0 ~ BA1)     CIN1                       2                 4              pF

Input capacitance                           CIN2                       2                 4              pF

(CLK, CKE, CS , RAS , CAS , WE & DQM)

Data input/output capacitance (DQ0 ~ DQ31)  COUT                       2                 5              pF

DC CHARACTERISTICS

Recommended operating condition unless otherwise notedTA = 0 to 70 C

            Parameter         Symbol        Test Condition                    CAS            Version                   Note
                                                                            Latency                              Unit   1,2
Operating Current
(One Bank Active)             ICC1                             Burst Length = 1           -5 -6 -7
                                                                tRC  tRC(min)
Precharge Standby Current     ICC2P                                IOL = 0 mA            180 160 140 mA
in power-down mode            ICC2PS
                              ICC2N      CKE  VIL(max), tcc = 15ns                                2
Precharge Standby Current                                                                                         mA
in non power-down mode        ICC2NS     CKE & CLK  VIL(max), tcc =
                              ICC3P      CKE  VIH(min), CS  VIH(min), tcc = 15ns                  2
Active Standby Current        ICC3PS     Input signals are changed one time during 30ns
in power-down mode                       CKE  VIH(min), CLK  VIL(max), tcc =                     30
                                         input signals are stable                                                 mA
Active Standby Current
in non power-down mode                   CKE  VIL(max), tcc = 15ns                               10
(One Bank Active)                        CKE & CLK  VIL(max), tcc =
                                                                                                 10
Operating Current                                                                                                 mA
(Burst Mode)
                                                                                                 10
Refresh Current
Self Refresh Current          ICC3N      CKE  VIH(min), CS  VIH(min), tcc = 15ns              40        mA

                                         Input signals are changed one time during 30ns

                              ICC3NS     CKE  VIH(min), CLK  VIL(max), tcc =                  10        mA
                                         input signals are stable

                                            IOL = 0 mA                         3         280 250 220

                              ICC4          Page Burst                                                  mA 1,2

                                            2 Banks activated                  2         220 200 180

                              ICC5                      tRC  tRC(min)                    330 310 285 mA

                              ICC6                      CKE  0.2V                             2         mA

Note : 1. Measured with outputs open.
            2. Input signals are changed one time during 2 CLKS.

Elite Semiconductor Memory Technology Inc.                                               Publication Date: Mar. 2007

                                                                                         Revision: 2.3                 6/47
ESMT                                                                                        M12L64322A

AC OPERATING TEST CONDITIONS (VDD = 3.3V 0.3V TA = 0 to 70 C )                                   Unit
                                                                                                      V
                        Parameter                                   Value                             V
Input levels (Vih/Vil)                                              2.4/0.4                          ns
Input timing measurement reference level                                                              V
Input rise and fall-time                                              1.4
Output timing measurement reference level                         tr/tf = 1/1
Output load condition
                                                                      1.4
                                                                  See Fig. 2

              3.3V                                                                                Vtt = 1.4V

              1200                                                                                50

Output                              VOH (DC) =2.4V , IOH = -2 mA       Output      Z0 =50         30pF

        870                         VOL (DC) =0.4V , IOL = 2 mA

              30pF

(Fig. 1) DC Output Load Circuit                                                (Fig. 2) AC Output Load Circuit

OPERATING AC PARAMETER

(AC operating conditions unless otherwise noted)

                                                                  Version

Parameter                           Symbol                                         Unit     Note

                                                  -5              -6           -7   ns        1
                                                                                    ns        1
Row active to row active delay      tRRD(min)     10              12           14   ns        1
RAS to CAS delay                    tRCD(min)                                       ns        1
Row precharge time                  tRP(min)      15              18           20   us
                                    tRAS(min)                                       ns        1
Row active time                     tRAS(max)     15              18           20  CLK        2
                                    tRC(min)                                       CLK        2
Row cycle time @ Operating          tCDL(min)     40              42           42  CLK        2
Last data in to col. address delay  tRDL(min)
Last data in to row precharge       tBDL(min)                     100
Last data in to burst stop
                                                  55              60           63

                                                                  1

                                                                  2

                                                                  1

Elite Semiconductor Memory Technology Inc.                                         Publication Date: Mar. 2007

                                                                                   Revision: 2.3                7/47
ESMT                                                                                                   M12L64322A

                                                                  Version

             Parameter                 Symbol                                                Unit            Note
                                                                                             CLK               3
                                                         -5            -6       -7            ea               4

Col. address to col. address delay tCCD(min)                           1
                                                                       2
Number of valid           CAS latency = 3
Output data               CAS latency = 2                              1

Note : 1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time and then
            rounding off to the next higher integer.

         2. Minimum delay is required to complete write.
         3. All parts allow every cycle column address change.
         4. In case of row precharge interrupt, auto precharge and read burst stop.

AC CHARACTERISTICS (AC operating condition unless otherwise noted)

                                                              -5                -6                 -7

               Parameter               Symbol                                                                Unit      Note

                                                         Min Max Min Max Min Max                                         1

CLK cycle time        CAS latency = 3                    5                 6        1000     7         1000  ns         1,2
                                                    tCC
                                                                  1000                                                   2
                      CAS latency = 2                                                                                    3
                                                         10                10                10                          3
                                                                                                                         3
CLK to valid          CAS latency = 3                             4.5               5.5                6                 3
output delay                                       tSAC                                                            ns    2
                                                                  10                6
                      CAS latency = 2                                                                  6

Output data           CAS latency = 3  tOH               2                 2                 2               ns

hold time             CAS latency = 2                    2                 2                 2

CLK high pulsh width                   tCH               2                 2.5               2.5             ns

CLK low pulsh width                    tCL               2                 2.5               2.5             ns

Input setup time                       tSS               1.5               1.5               2               ns

Input hold time                        tSH               1                 1                 1               ns

CLK to output in Low-Z                 tSLZ              1                 1                 1               ns

CLK to output         CAS latency = 3                             4.5               5.5                6
in Hi-Z                                            tSHZ                                                            ns
                                                                  6                 6
                      CAS latency = 2                                                                  6

Note :  1. Parameters depend on programmed CAS latency.
        2. If clock rising time is longer than 1ns. (tr/2 - 0.5) ns should be considered.
        3. Assumed input rise and fall time (tr & tf) =1ns.

           If tr & tf is longer than 1ns. transient time compensation should be considered.
           i.e., [(tr + tf)/2 1] ns should be added to the parameter.

Elite Semiconductor Memory Technology Inc.                                                   Publication Date: Mar. 2007

                                                                                             Revision: 2.3             8/47
ESMT                                                                      M12L64322A

FREQUENCY vs. AC PARAMETER RELATIONSHIP TABLE

M12L64322A-5TG                                                      (Unit : number of clock)

          Frequency       CAS     tRC       tRAS   tRP  tRRD  tRCD  tCCD  tCDL        tRDL
                        Latency
       200 MHZ(5.0ns )           55ns       40ns  15ns  10ns  15ns  5ns   5ns         10ns
       166 MHZ(6.0ns )      3     11          8     3     2     3
       143 MHZ(7.0ns )      3     10          7     3     2     3   1              1  2
       125 MHZ(8.0ns )      3      8          6     3     2     3
      100 MHZ(10.4ns )      2      7          5     2     2     2   1              1  2
                            2      6          4     2     1     2
                                                                    1              1  2

                                                                    1              1  2

                                                                    1              1  1

M12L64322A-6TG                                                      (Unit : number of clock)

          Frequency       CAS     tRC       tRAS   tRP  tRRD  tRCD  tCCD  tCDL        tRDL
                        Latency
       166 MHZ(6.0ns )           60ns       42ns  18ns  12ns  18ns  6ns   6ns         12ns
       143 MHZ(7.0ns )      3     10          7     3     2     3
       125 MHZ(8.0ns )      3      9          6     3     2     3   1              1  2
      100 MHZ(10.0ns )      2      9          6     3     2     3
       83 MHZ(12.0ns )      2      7          5     2     2     2   1              1  2
                            2      6          4     2     1     2
                                                                    1              1  2

                                                                    1              1  1

                                                                    1              1  1

M12L64322A-7TG                                                      (Unit : number of clock)

          Frequency       CAS     tRC       tRAS   tRP  tRRD  tRCD  tCCD  tCDL        tRDL
                        Latency
       143 MHZ(7.0ns )           63ns       42ns  20ns  14ns  18ns  7ns   7ns         14ns
       125 MHZ(8.0ns )      3      9          6     3     2     3
      100 MHZ(10.0ns )      3      9          6     3     2     3   1              1  2
       83 MHZ(12.0ns )      2      7          5     2     2     2
       75 MHZ(13.4ns )      2      6          4     2     2     2   1              1  2
                            2      6          4     2     2     2
                                                                    1              1  1

                                                                    1              1  1

                                                                    1              1  1

Elite Semiconductor Memory Technology Inc.                          Publication Date: Mar. 2007

                                                                    Revision: 2.3     9/47
ESMT                                                                       M12L64322A

SIMPLIFIED TRUTH TABLE

           COMMAND                        CKEn-1 CKEn CS RAS CAS WE DQM BA0,1 A10/AP A9~A0 Note

Register   Mode Register set                H                X LL L L X       OP CODE                                                   1,2

           Auto Refresh                                      H                                                                          3

                           Entry            H                L  LL L H X               X                                                3

Refresh    Self

           Refresh                                              LH H H X                                                                3

                           Exit             L                H  HX X X X               X                                                3

          Bank Active & Row Addr.           H                X LL H H X    V           Row Address

Read &             Auto Precharge Disable                    X LH L H X    V           L Column 4
                                                          H
                                                                                                Address
Column Address Auto Precharge Enable                                                   H (A0~A7) 4,5

Write &            Auto Precharge Disable                    X LH L L X    V           L Column 4
                                                          H
                                                                                               Address
Column Address Auto Precharge Enable                                                   H (A0~A7) 4,5

           Burst Stop                       H                X LH H L X                X                                                6

                   Bank Selection                                          V           L
                   All Banks
Precharge                                   H                X LL H L X                                                          X

                                                                           X           H

                                                                HX X X

Clock Suspend or                   Entry    H                L          X              X

Active Power Down                                               LV V V

                                   Exit     L                H XX X X X

                                                                HX X X

                                   Entry    H                L          X

Precharge Power Down Mode                                       LH H H                 X

                                                                HX X X

                                   Exit     L                H          X

                                                                LV V V

DQM                                         H                   X       V              X                                                7
No Operating Command
                                                                HX X X

                                            H                X          X              X

                                                                LH H H

Note :                                                            (V = Valid , X = Don't Care. H = Logic High , L = Logic Low )

         1.OP Code : Operating Code
            A0~A10 & BA0~BA1 : Program keys. (@ MRS)

         2.MRS can be issued only at all banks precharge state.
            A new command can be issued after 2 CLK cycles of MRS.

         3.Auto refresh functions are as same as CBR refresh of DRAM.
            The automatical precharge without row precharge of command is meant by "Auto".
            Auto/self refresh can be issued only at all banks precharge state.

         4.BA0~BA1 : Bank select addresses.
            If both BA1 and BA0 are "Low" at read ,write , row active and precharge ,bank A is selected.
            If both BA1 is "Low" and BA0 is "High" at read ,write , row active and precharge ,bank B is selected.

Elite Semiconductor Memory Technology Inc.                              Publication Date: Mar. 2007

                                                                        Revision: 2.3                                            10/47
ESMT                                                                           M12L64322A

       If both BA1 is "High" and BA0 is "Low" at read ,write , row active and precharge ,bank C is selected.
       If both BA1 and BA0 are "High" at read ,write , row active and precharge ,bank D is selected
       If A10/AP is "High" at row precharge , BA1 and BA0 is ignored and all banks are selected.
    5.During burst read or write with auto precharge. new read/write command can not be issued.
       Another bank read/write command can be issued after the end of burst.
       New row active of the associated bank can be issued at tRP after the end of burst.
    6.Burst stop command is valid at every burst length.
    7.DQM sampled at positive going edge of a CLK and masks the data-in at the very CLK (write DQM latency is 0), but
       makes Hi-Z state the data-out of 2 CLK cycles after.(Read DQM latency is 2)

MODE REGISTER FIELD TABLE TO PROGRAM MODES

Register Programmed with MRS

Address   BA0~BA1       A10/AP       A9        A8 A7 A6 A5 A4 A3 A2 A1 A0
Function     RFU          RFU
                                  W.B.L        TM       CAS Latency     BT     Burst Length

          Test Mode               CAS Latency           Burst Type             Burst Length

A8 A7     Type                A6  A5 A4 Latency A3 Type A2 A1 A0 BT = 0 BT = 1

0   0 Mode Register Set 0         0         0 Reserved 0 Sequential 0       0  0             1                              1

0   1     Reserved            0   0         1 Reserved 1 Interleave 0       0  1             2                              2

1   0     Reserved            0   1         0  2                     0      1  0             4                              4

1   1     Reserved            0   1         1  3                     0      1  1             8                              8

    Write Burst Length        1   0         0 Reserved               1      0  0 Reserved Reserved

A9        Length              1   0         1 Reserved               1      0  1 Reserved Reserved

0         Burst               1   1         0 Reserved               1      1  0 Reserved Reserved

1         Single Bit          1   1         1 Reserved               1      1  1 Full Page Reserved

                                                                     Full Page Length : 256

POWER UP SEQUENCE

1.Apply power and start clock, Attempt to maintain CKE = "H", DQM = "H" and the other pin are NOP condition at the inputs.
2. Maintain stable power , stable clock and NOP input condition for a minimum of 200us.
3. Issue precharge commands for all banks of the devices.
4. Issue 2 or more auto-refresh commands.
5. Issue mode register set command to initialize the mode register.
cf.) Sequence of 4 & 5 is regardless of the order.

The device is now ready for normal operation.

Note : 1. RFU(Reserved for future use) should stay "0" during MRS cycle.
            2. If A9 is high during MRS cycle, " Burst Read single Bit Write" function will be enabled.
            3. The full column burst (256 bit) is available only at sequential mode of burst type.

Elite Semiconductor Memory Technology Inc.                              Publication Date: Mar. 2007

                                                                        Revision: 2.3           11/47
ESMT                                                    M12L64322A

BURST SEQUENCE (BURST LENGTH = 4)

Initial Address              Sequential                 Interleave

A1             A0

   0           0       0  1                 2  3  0  1              2  3

   0           1       1  2                 3  0  1  0              3  2

   1           0       2  3                 0  1  2  3              0  1

   1           1       3  0                 1  2  3  2              1  0

BURST SEQUENCE (BURST LENGTH = 8)

      Initial                Sequential                 Interleave

A2    A1           A0

0     0            0   0123456701234567

0     0            1   1234567010325476

0     1            0   2345670123016745

0     1            1   3456701232107654

1     0            0   4567012345670123

1     0            1   5670123454761032

1     1            0   6701234567452301

1     1            1   7012345676543210

Elite Semiconductor Memory Technology Inc.           Publication Date: Mar. 2007

                                                     Revision: 2.3     12/47
ESMT                                                                                     M12L64322A

DEVICE OPERATIONS                                                   POWER-UP

CLOCK (CLK)                                                         1.Apply power and start clock, Attempt to maintain CKE =
                                                                       "H", DQM = "H" and the other pins are NOP condition at
The clock input is used as the reference for all SDRAM                 the inputs.
operations.All operations are synchronized to the positive
going edge of the clock. The clock transitions must be              2.Maintain stable power, stable clock and NOP input
monotonic between VIL and VIH. During operation with CKE               condition for minimum of 200us.
high all inputs are assumed to be in valid state (low or high) for
the duration of setup and hold time around positive edge of the     3.Issue precharge commands for both banks of the
clock for proper functionality and Icc specifications.                 devices.

CLOCK ENABLE(CKE)                                                   4.Issue 2 or more auto-refresh commands.
                                                                    5.Issue a mode register set command to initialize the
The clock enable (CKE) gates the clock onto SDRAM. If CKE
goes low synchronously with clock (set-up and hold time same           mode register.
as other inputs), the internal clock suspended from the next           cf.) Sequence of 4 & 5 is regardless of the order.
clock cycle and the state of output and burst address is frozen
as long as the CKE remains low. All other inputs are ignored           The device is now ready for normal operation.
from the next clock cycle after CKE goes low. When all banks
are in the idle state and CKE goes low synchronously with              MODE REGISTER SET (MRS)
clock, the SDRAM enters the power down mode from the next
clock cycle. The SDRAM remains in the power down mode                  The mode register stores the data for controlling the
ignoring the other inputs as long as CKE remains low. The              various operating modes of SDRAM. It programs the
power down exit is synchronous as the internal clock is                CAS latency, burst type, burst length, test mode and
suspended. When CKE goes high at least "1CLK + tSS" before             various vendor specific options to make SDRAM useful
the high going edge of the clock, then the SDRAM becomes               for variety of different applications. The default value of
active from the same clock edge accepting all the input                the mode register is not defined, therefore the mode
commands.                                                              register must be written after power up to operate the
                                                                       SDRAM. The mode register is written by asserting low
BANK ADDRESSES (BA0~BA1)
                                                                       on CS , RAS , CAS and WE (The SDRAM should
This SDRAM is organized as four independent banks of                   be in active mode with CKE already high prior to writing
524,288 words x 32 bits memory arrays. The BA0~BA1 inputs              the mode register). The state of address pins A0~A10
are latched at the time of assertion of RAS and CAS to
select the bank to be used for the operation. The banks                and BA0~BA1 in the same cycle as CS , RAS , CAS
addressed BA0~BA1 are latched at bank active, read, write,
mode register set and precharge operations.                            and WE going low is the data written in the mode
                                                                       register. Two clock cycles is required to complete the
ADDRESS INPUTS (A0~A10)                                                write in the mode register. The mode register contents
                                                                       can be changed using the same command and clock
The 19 address bits are required to decode the 524,288 word            cycle requirements during operation as long as all
locations are multiplexed into 11 address input pins (A0~A10).         banks are in the idle state. The mode register is divided
The 11 row addresses are latched along with RAS and                    into various fields into depending on functionality. The
BA0~BA1 during bank active command. The 8 bit column                   burst length field uses A0~A2, burst type uses A3, CAS
addresses are latched along with CAS , WE and BA0~BA1                  latency (read latency from column address) use A4~A6,
during read or with command.                                           vendor specific options or test mode use A7~A8,
                                                                       A10/AP and BA0~BA1, A7~A9, A10/AP and BA0~BA1
NOP and DEVICE DESELECT                                                must be set to low for normal SDRAM operation. Refer
                                                                       to the table for specific codes for various burst length,
When RAS , CAS and WE are high , The SDRAM                             burst type and CAS latencies.
performs no operation (NOP). NOP does not initiate any new
operation, but is needed to complete operations which require          BANK ACTIVATE
more than single clock cycle like bank activate, burst read,
auto refresh, etc. The device deselect is also a NOP and is            The bank activate command is used to select a random
entered by asserting CS high. CS high disables the
command decoder so that RAS , CAS , WE and all the                     row in an idle bank. By asserting low on RAS and
address inputs are ignored.
                                                                       CS with desired row and bank address, a row access
                                                                       is initiated. The read or write operation can occur after a
                                                                       time delay of tRCD (min) from the time of bank activation.
                                                                       tRCD is the internal timing parameter of SDRAM,
                                                                       therefore it is dependent on operating clock frequency.
                                                                       The minimum number of clock cycles required between
                                                                       bank activate and read or write command should be
                                                                       calculated by dividing tRCD (min) with cycle time of the
                                                                       clock and then rounding of the result to the next higher
                                                                       integer.

Elite Semiconductor Memory Technology Inc.                          Publication Date: Mar. 2007

                                                                    Revision: 2.3  13/47
ESMT                                                                                    M12L64322A

DEVICE OPERATIONS (Continued)                                      DQM OPERATION

The SDRAM has four internal banks in the same chip and            The DQM is used mask input and output operations. It
shares part of the internal circuitry to reduce chip area,         works similar to OE during operation and inhibits writing
therefore it restricts the activation of four banks                during write operation. The read latency is two cycles from
simultaneously. Also the noise generated during sensing of         DQM and zero cycle for write, which means DQM masking
each bank of SDRAM is high requiring some time for power           occurs two cycles later in read cycle and occurs in the
supplies to recover before another bank can be sensed              same cycle during write cycle. DQM operation is
reliably. tRRD (min) specifies the minimum time required between   synchronous with the clock. The DQM signal is important
activating different bank. The number of clock cycles required     during burst interrupts of write with read or precharge in
between different bank activation must be calculated similar to    the SDRAM. Due to asynchronous nature of the internal
tRCD (min) specification. The minimum time required for the bank   write, the DQM operation is critical to avoid unwanted or
to be active to initiate sensing and restoring the complete row    incomplete writes when the complete burst write is
of dynamic cells is determined by tRAS (min). Every SDRAM bank     required. Please refer to DQM timing diagram also.
activate command must satisfy tRAS (min) specification before a
precharge command to that active bank can be asserted. The         PRECHARGE
maximum time any bank can be in the active state is
determined by tRAS (max) and tRAS (max) can be calculated          The precharge is performed on an active bank by
similar to tRCD specification.                                     asserting low on clock cycles required between bank
                                                                   activate and clock cycles required between bank activate
BURST READ                                                         and CS , RAS , WE and A10/AP with valid BA0~BA1
                                                                   of the bank to be procharged. The precharge command
The burst read command is used to access burst of data on          can be asserted anytime after tRAS (min) is satisfy from the
consecutive clock cycles from an active row in an active bank.     bank active command in the desired bank. tRP is defined
                                                                   as the minimum number of clock cycles required to
The burst read command is issued by asserting low on CS            complete row precharge is calculated by dividing tRP with
                                                                   clock cycle time and rounding up to the next higher
and RAS with WE being high on the positive edge of the             integer. Care should be taken to make sure that burst
clock. The bank must be active for at least tRCD (min) before the  write is completed or DQM is used to inhibit writing before
burst read command is issued. The first output appears in CAS      precharge command is asserted. The maximum time any
latency number of clock cycles after the issue of burst read       bank can be active is specified by tRAS (max). Therefore,
command. The burst length, burst sequence and latency from         each bank activate command. At the end of precharge,
the burst read command is determined by the mode register          the bank enters the idle state and is ready to be activated
which is already programmed. The burst read can be initiated       again. Entry to power-down, Auto refresh, Self refresh and
on any column address of the active row. The address wraps         Mode register set etc. is possible only when all banks are
around if the initial address does not start from a boundary       in idle state.
such that number of outputs from each I/O are equal to the
burst length programmed in the mode register. The output           AUTO PRECHARGE
goes into high-impedance at the end of burst, unless a new
burst read was initiated to keep the data output gapless. The      The precharge operation can also be performed by using
burst read can be terminated by issuing another burst read or      auto precharge. The SDRAM internally generates the
burst write in the same bank or the other active bank or a         timing to satisfy tRAS (min) and "tRP" for the programmed
precharge command to the same bank. The burst stop                 burst length and CAS latency. The auto precharge
command is valid at every page burst length.                       command is issued at the same time as burst write by
                                                                   asserting high on A10/AP, the bank is precharge command
BURST WRITE                                                        is asserted. Once auto precharge command is given, no
                                                                   new commands are possible to that particular bank until
The burst write command is similar to burst read command           the bank achieves idle state.
and is used to write data into the SDRAM on consecutive clock
cycles in adjacent addresses depending on burst length and         ALL BANKS PRECHARGE

burst sequence. By asserting low on CS , CAS and WE                Four banks can be precharged at the same time by using
with valid column address, a write burst is initiated. The data    Precharge all command. Asserting low on CS , RAS ,
inputs are provided for the initial address in the same clock
cycle as the burst write command. The input buffer is              and WE with high on A10/AP after all banks have
deselected at the end of the burst length, even though the         satisfied tRAS (min) requirement, performs precharge on all
internal writing can be completed yet. The writing can be          banks. At the end of tRP after performing precharge all, all
complete by issuing a burst read and DQM for blocking data         banks are in idle state.
inputs or burst write in the same or another active bank. The
burst stop command is valid at every burst length. The write
burst can also be terminated by using DQM for blocking data
and procreating the bank tRDL after the last data input to be
written into the active row. See DQM OPERATION also.

Elite Semiconductor Memory Technology Inc.                         Publication Date: Mar. 2007

                                                                   Revision: 2.3  14/47
ESMT                                                                                  M12L64322A

DEVICE OPERATIONS (Continued)                                    SELF REFRESH

AUTO REFRESH                                                     The self refresh is another refresh mode available in the
                                                                 SDRAM. The self refresh is the preferred refresh mode for
The storage cells of SDRAM need to be refreshed every 64ms       data retention and low power operation of SDRAM. In self
to maintain data. An auto refresh cycle accomplishes refresh of  refresh mode, the SDRAM disables the internal clock and
a single row of storage cells. The internal counter increments   all the input buffers except CKE. The refresh addressing
automatically on every auto refresh cycle to refresh all the     and timing is internally generated to reduce power
rows. An auto refresh command is issued by asserting low on      consumption.
                                                                 The self refresh mode is entered from all banks idle state
CS , RAS and CAS with high on CKE and WE . The auto              by asserting low on CS , RAS , CAS and CKE with
refresh command can only be asserted with all banks being in     high on WE . Once the self refresh mode is entered, only
idle state and the device is not in power down mode (CKE is      CKE state being low matters, all the other inputs including
high in the previous cycle). The time required to complete the   clock are ignored to remain in the refresh.
auto refresh operation is specified by tRC (min). The minimum    The self refresh is exited by restarting the external clock
number of clock cycles required can be calculated by driving     and then asserting high on CKE. This must be followed by
tRC with clock cycle time and them rounding up to the next       NOP's for a minimum time of tRC before the SDRAM
higher integer. The auto refresh command must be followed by     reaches idle state to begin normal operation. It is
NOP's until the auto refresh operation is completed. The auto    recommended to use burst 40% auto refresh cycles
refresh is the preferred refresh mode when the SDRAM is          immediately before and after self refresh.
being used for normal data transactions. The auto refresh
cycle can be performed once in 15.6us.

Elite Semiconductor Memory Technology Inc.                       Publication Date: Mar. 2007

                                                                 Revision: 2.3  15/47
ESMT                                                                                M12L64322A

COMMANDS                                                                            CLK

Mode register set command                                                           CKE                  H

        ( CS , RAS , CAS , WE = Low)                                                 CS
      The M12L64322A has a mode register that defines how the device operates. In   RAS
this command, A0 through A10 and BA0~BA1 are the data input pins. After power on,   CAS
the mode register set command must be executed to initialize the device.
      The mode register can be set only when all banks are in idle state.                  WE
      During 2CLK following this command, the M12L64322A cannot accept any other    BA0, BA1
commands.
                                                                                    (Bank select)
Activate command
                                                                                             A10
        ( CS , RAS = Low, CAS , WE = High)
      The M12L64322A has four banks, each with 2,048 rows.                                 Add
      This command activates the bank selected by BA1 and BA0 and a row address
selected by A0 through A10.                                                         Fig. 1 Mode register set
      This command corresponds to a conventional DRAM's RAS falling.                      command

Precharge command                                                                   CLK
        ( CS , RAS , WE = Low, CAS = High )
                                                                                    CKE                  H
      This command begins precharge operation of the bank selected by BA1 and BA0.
When A10 is High, all banks are precharged, regardless of BA1 and BA0. When A10              CS             Row
is Low, only the bank selected by BA1 and BA0 is precharged.                                                Row
                                                                                            RAS
      After this command, the M12L64322A can't accept the activate command to the           CAS
precharging bank during tRP (precharge to activate command period).
                                                                                            WE
      This command corresponds to a conventional DRAM's RAS rising.                 BA0, BA1

                                                                                    (Bank select)

                                                                                            A10

                                                                                              Add

                                                                                    Fig. 2 Row address stroble and
                                                                                           bank active command

                                                                                    CLK

                                                                                    CKE                  H

                                                                                    CS

                                                                                               RAS

                                                                                               CAS

                                                                                               WE

                                                                                         BA0, BA1

                                                                                          (Bank select)

                                                                                            A10

                                                                                    (Precharge select)

                                                                                                 Add

                                                                                    Fig. 3 Precharge command

Elite Semiconductor Memory Technology Inc.                                          Publication Date: Mar. 2007

                                                                                    Revision: 2.3                16/47
ESMT                                                                                                     M12L64322A

Write command                                                                             CLK

        ( CS , CAS , WE = Low, RAS = High)                                                CKE            H
      If the mode register is in the burst write mode, this command sets the burst start
address given by the column address to begin the burst write operation. The first         CS
write data in burst can be input with this command with subsequent data on following
clocks.                                                                                   RAS
                                                                                          CAS
Read command
                                                                                          WE
        ( CS , CAS = Low, RAS , WE = High)
      Read data is available after CAS latency requirements have been met.                BA0, BA1
      This command sets the burst start address given by the column address.
                                                                                          (Bank select)

                                                                                                   A10

                                                                                          Add               Col.

                                                                                          Fig. 4 Column address and
                                                                                                 write command

                                                                                          CLK

                                                                                          CKE            H

                                                                                           CS
                                                                                          RAS
                                                                                          CAS

                                                                                                  WE

                                                                                          BA0, BA1

                                                                                          (Bank select)

                                                                                                 A10

                                                                                          Add               Col.

                                                                                          Fig. 5 Column address and
                                                                                                 read command

                                                                                          CLK

CBR (auto) refresh command                                                                CKE            H

        ( CS , RAS , CAS = Low, WE , CKE = High)                                                  CS

      This command is a request to begin the CBR refresh operation. The refresh                 RAS
address is generated internally.
                                                                                                 CAS
      Before executing CBR refresh, all banks must be precharged.                                WE
      After this cycle, all banks will be in the idle (precharged) state and ready for a  BA0, BA1
row activate command.
      During tRC period (from refresh command to refresh or activate command), the        (Bank select)
M12L64322A cannot accept any other command.
                                                                                                 A10
                                                                                                 Add

                                                                                          Fig. 6 Auto refresh command

Elite Semiconductor Memory Technology Inc.                                                Publication Date: Mar. 2007

                                                                                          Revision: 2.3                17/47
ESMT                                                                                                 M12L64322A

Self refresh entry command                                                                    CLK
                                                                                              CKE
        ( CS , RAS , CAS , CKE = Low , WE = High)
      After the command execution, self refresh operation continues while CKE                  CS
remains low. When CKE goes to high, the M12L64322A exits the self refresh mode.              RAS
      During self refresh mode, refresh interval and refresh operation are performed          CAS
internally, so there is no need for external control.
Before executing self refresh, all banks must be precharged.                                   WE
                                                                                      BA0, BA1
Burst stop command
                                                                                      (Bank select)
        ( CS , WE = Low, RAS , CAS = High)
This command terminates the current burst operation.                                          A10
Burst stop is valid at every burst length.
                                                                                               Add

                                                                                               Fig. 7 Self refresh entry
                                                                                                      command

                                                                                      CLK

                                                                                      CKE            H

                                                                                               CS
                                                                                            RAS
                                                                                             CAS

                                                                                              WE
                                                                                      BA0, BA1

                                                                                      (Bank select)

                                                                                              A10
                                                                                              Add
                                                                                           Fig. 8 Burst stop command

                                                                                      CLK

No operation                                                                          CKE            H

        ( CS = Low , RAS , CAS , WE = High)                                                  CS

      This command is not a execution command. No operations begin or terminate by         RAS
this command.                                                                               CAS

                                                                                             WE
                                                                                      BA0, BA1

                                                                                      (Bank select)

                                                                                            A10
                                                                                             Add

                                                                                                     Fig. 9 No operation

Elite Semiconductor Memory Technology Inc.                                            Publication Date: Mar. 2007

                                                                                      Revision: 2.3                       18/47
ESMT                                                                                                  M12L64322A

BASIC FEATURE AND FUNCTION DESCRIPTIONS

1. CLOCK Suspend

                1) Clock Suspended During Write (BL=4)      2) Clock Suspended During Read (BL=4)

CLK                                                                RD

CMD             WR

      CKE                Masked by CKE

Internal          D0 D1          D2 D3                                      Q0 Q1               Q2        Q3
     CLK

DQ(CL2)

DQ(CL3)           D0 D1          D2 D3                                                Q0 Q1           Q2      Q3

                         Not Written                                                                  Suspended Dout

2. DQM Operation

            1)Write Mask (BL=4)                             2)Read Mask (BL=4)

CLK

CMD               WR                                        RD

      DQM                        Masked b y DQ M                                      Masked b y DQM
DQ(CL2)
                  D0 D1               D3                                          Q0  Hi-Z  Q2        Q3

DQ(CL3)           D0 D1          D3                                                   Hi-Z

                                                                                                  Q1 Q2 Q3

                      DQM to Data-in Mask=0                                                 DQM to Data-out Mask=2

                                             *Note2

3)DQM with clcok suspended (Full Page Read)

CLK

CMD         RD

       CKE                       Hi-Z                       Hi-Z            Hi-Z      Q6 Q7 Q8
Internal                                                                    Hi-Z      Q5 Q6 Q7
                         Q0                             Q2             Q4
     CLK
       DQM                       Hi-Z                       Hi-Z

DQ(CL2)                                               Q1               Q3

DQ(CL3)

*Note : 1. CKE to CLK disable/enable = 1CLK.
            2. DQM masks data out Hi-Z after 2CLKs which should masked by CKE "L".
            3. DQM masks both data-in and data-out.

Elite Semiconductor Memory Technology Inc.                                            Publication Date: Mar. 2007

                                                                                      Revision: 2.3                   19/47
ESMT                                                                                                M12L64322A

3. CAS Interrupt (I)

                                                                     *Note1
1)Read interrupted by Read (BL=4)

    CLK

CMD      RD RD
ADD
         A            B

DQ(CL2)                  QA0 QB0 QB1 QB2 QB3

DQ(CL3)                              QA0 QB0 QB1 QB2 QB3

         tCCD

         *Note 2

2)Write interrupted by Write (BL=2)                                          3)Write interrupted by Read (BL=2)

CLK

CMD      WR WR                                                                        WR RD
ADD
         tCCD *Note 2                                                                 tCCD *Note 2

         A            B                                                               A    B

DQ       DA0 DB0 DB1                                                         DQ(CL2)  DA0           DQ0 DQ1
                                                                             DQ(CL3)                          DQ0 DQ1
         tCDL                                                                         DA0

         *Note 3                                                                         tCDL

                                                                                           *Note 3

*Note : 1. By "interrupt" is meant to stop burst read/write by external before the end of burst.
               By " CAS interrupt ", to stop burst read/write by CAS access ; read and write.

            2. tCCD : CAS to CAS delay. (=1CLK)
            3. tCDL : Last data in to new column address delay. (=1CLK)

Elite Semiconductor Memory Technology Inc.                                                          Publication Date: Mar. 2007

                                                                                                    Revision: 2.3      20/47
ESMT                                                               M12L64322A

4. CAS Interrupt (II) : Read Interrupted by Write & DQM

( a) CL =2 , B L= 4  RD WR
              CLK
                         D0 D1 D2 D3
   i)CMD
             DQM     RD     WR
                 DQ
                         Hi-Z               D1 D2 D3
   ii)CMD                             D0
             DQM
                 DQ  RD                     WR

iii)CMD                     Hi-Z
             DQM                        D0 D1 D2 D3
                 DQ
                     RD                               WR
  iv)CMD
             DQM            Q0            HHi -i -ZZ  D0 D1 D2 D3
                 DQ

                                          *Note1

Elite Semiconductor Memory Technology Inc.                         Publication Date: Mar. 2007

                                                                   Revision: 2.3  21/47
ESMT                                                                                                  M12L64322A

         (b) CL =3 ,B L= 4      RD WR
                      CLK
                                    D0 D1 D2 D3
             i)CMD
                     DQM        RD                           WR
                         DQ
                                                             D0 D1 D2 D3
            ii)CMD
                     DQM        RD                               WR
                         DQ
                                                                 D0 D1 D2 D3
          iii)CMD
                      DQM       RD                                   WR
                         DQ
                                                                 Hi-Z
           iv)CMD                                                             D0 D1 D2 D3
                      DQM
                         DQ     RD                                           WR

            v)CMD                                                    Hi-Z
                      DQM
                         DQ                                      Q0          D0 D1 D2 D3

                                                                     *Note1

*Note : 1. To prevent bus contention, there should be at least one gap between data in and data out.

5. Write Interrupted by Precharge & DQM

         1)Normal Write (BL=4)

CLK      WR                                      *Note3
CMD
DQM                               PRE

  DQ                            *Note2

         D0 D1 D2 D3

                            tRDL(min) M a s k e d b y D Q M

*Note :  1. To prevent bus contention, DQM should be issued which makes at least one gap between data in and data out.
         2. To inhibit invalid write, DQM should be issued.
         3. This precharge command and burst write command should be of the same bank, otherwise it is not precharge interrupt

            but only another bank precharge of four banks operation.

Elite Semiconductor Memory Technology Inc.                                                 Publication Date: Mar. 2007

                                                                                           Revision: 2.3  22/47
ESMT                                                                                                   M12L64322A

6. Precharge

             1)Normal Write (BL=4)                                              2)Normal Read (BL=4)

CLK                                                               CLK

         WR                                 PRE                   CMD      RD                                  PRE CL=2

DQ       D0 D1 D2 D3                             DQ(CL2)                                                                                           1*Note2

                                                                                            Q0 Q1 Q2 Q3

                                    tRDL                   CMD                                                 PRE CL=3
                                                 DQ(CL3)
                                    *Note1                                                                                                                2*Note2

                                                                                                      Q0 Q1 Q2 Q3

.

7. Auto Precharge

         1)Normal Write (BL=4)                                             2)Normal Read (BL=4)

CLK                                                               CLK
                                                                  CMD
CMD      WR
                                                                                        RD

DQ                                                                DQ(CL2)                             Q0 Q1 Q2 Q3
                   D0 D1 D2 D3
                                                                                                                Q0 Q1 Q2 Q3
                                     tRDL                         DQ(CL3)
                                                                                                                                     *Note3
                                                          *Note3
                                                                                                            Auto Precharge starts
                                    Auto Precharge starts

*Note :  1. tRDL : Last data in to row precharge delay.
         2. Number of valid output data after row precharge : 1,2 for CAS Latency = 2,3 respectively.
         3. The row active command of the precharge bank can be issued after tRP from this point.

            The new read/write command of other activated bank can be issued from this point.

         At burst read/write with auto precharge, CAS interrupt of the same/another bank is illegal.

Elite Semiconductor Memory Technology Inc.                                                            Publication Date: Mar. 2007

                                                                                                      Revision: 2.3  23/47
ESMT                                                                                                 M12L64322A

8. Burst Stop & Interrupted by Precharge

         1)W rite Burst Stop (BL=8)                                   1)W rite in terru pted b y p rech arg e (B L= 4 )

CLK                                                         CLK

CMD      WR                                STOP             CMD       WR                              PRE
                                                            DQM
                                                                          tRDL                       *N ote 1

DQM

DQ       D0  D1                 D2     D3  D4          D5   DQ        D0 D1 D2 Mask

                                       tB DL *Note2

         2)Read Burst Stop (BL=4)                                     2)Read interrup ted b y p recharg e (BL=4)

CLK                                                         CLK

CMD      RD                     STO P                       CMD       RD  PR E *Note3
                                  Q0
DQ(CL2)                                        *Note3        DQ(CL3)
                                                            DQ(CL2)
                                       Q1

DQ(CL3)                                Q0 Q1                              Q0 Q1
                                                                                      Q0 Q1

9. MRS

         1)Mod e Reg ister Set

CLK               *Note4            MRS                ACT
CMD
         PRE

                          tRP              2CLK

*Note: 1. tRDL : 2 CLK; Last data in to Row Precharge.
         2. tBDL : 1 CLK ; Last data in to burst stop delay.
         3. Number of valid output data after burst stop : 1,2 for CAS latency = 2,3 respectiviely.
         4. PRE : All banks precharge, if necessary.
            MRS can be issued only at all banks precharge state.

Elite Semiconductor Memory Technology Inc.                                Publication Date: Mar. 2007

                                                                          Revision: 2.3                                  24/47
ESMT                                                                                                       M12L64322A

10. Clock Suspend Exit & Power Down Exit

              1)Cl ock Su sp en d (=Act ive Power Down )Exit                  2)Power Down (=Precharge Power Down)

         CLK                                                       CLK

         CKE                                                       CKE                   tSS

Internal      *Note1                tSS                            Internal   *Note2  NOP ACT
      CLK                                                                CLK
                                                 RD
         CMD                                                             CMD

11. Auto Refresh & Self Refresh

              1)Auto Refresh & Self Refresh        *N ote 3

         CLK

              *Note4                                                                      *N ote 5

CMD           PRE                   AR                                        CMD

         CKE                                                                                          CMD

                               tRP                            tRC                 tRC

              2)Self Refresh   *Note8

         CLK         *N ote 4                  SR
         CMD
              PRE

         CKE

                               tRP

*Note :  1. Active power down : one or more banks active state.
         2. Precharge power down : all banks precharge state.
         3. The auto refresh is the same as CBR refresh of conventional DRAM.

            No precharge commands are required after auto refresh command.
            During tRC from auto refresh command, any other command can not be accepted.
         4. Before executing auto/self refresh command, all banks must be idle state.
         5. MRS, Bank Active, Auto/Self Refresh, Power Down Mode Entry.
         6. During self refresh entry, refresh interval and refresh operation are performed internally.
            After self refresh entry, self refresh mode is kept while CKE is low.
            During self refresh entry, all inputs expect CKE will be don't cared, and outputs will be in Hi-Z state.
            For the time interval of tRC from self refresh exit command, any other command can not be accepted.
            Before/After self refresh mode, burst auto refresh (40% cycles) is recommended.

Elite Semiconductor Memory Technology Inc.                                                                 Publication Date: Mar. 2007

                                                                                                           Revision: 2.3  25/47
ESMT                                        M12L64322A

12. About Burst Type Control

Basic      Sequential Counting  At MRS A3 = "0". See the BURST SEQUENCE TABLE. (BL = 4,8)
MODE       Interleave Counting  BL = 1, 2, 4, 8 and full page.

                                At MRS A3 = "1". See the BURST SEQUENCE TABLE. (BL = 4,8)
                                BL = 4, 8 At BL =1, 2 interleave Counting = Sequential Counting

Random Random Column Access Every cycle Read/Write Command with random column address can realize Random
                                Column Access.
MODE       tCCD = 1 CLK         That is similar to Extended Data Out (EDO) Operation of conventional DRAM.

13. About Burst Length Control

  Basic            1            At MRS A210 = "000"
MODE                           At auto precharge . tRAS should not be violated.
                   2
Random             4            At MRS A210 = "001"
MODE              8            At auto precharge . tRAS should not be violated.
              Full Page
Interrupt    Burst Stop         At MRS A210 = "010"
MODE
           RAS Interrupt        At MRS A210 = "011"
           (Interrupted by
                                At MRS A210 = "111"
             Precharge)         At the end of the burst length , burst is warp-around.

           CAS Interrupt        tBDL = 1, Valid DQ after burst stop is 1, 2 for CAS latency 2, 3 respectively.
                                Using burst stop command, any burst length control is possible.

                                Before the end of burst. Row precharge command of the same bank stops read /write burst
                                with auto precharge.
                                tRDL = 1 with DQM , Valid DQ after burst stop is 1, 2 for CAS latency 2, 3 respectively.
                                During read/write burst with auto precharge, RAS interrupt can not be issued.

                                Before the end of burst, new read/write stops read/write burst and starts new read/write
                                burst.
                                During read/write burst with auto precharge, CAS interrupt can not be issued.

Elite Semiconductor Memory Technology Inc.  Publication Date: Mar. 2007

                                            Revision: 2.3                                        26/47
ESMT                                                                             M12L64322A

FUNCTION TURTH TABLE (TABLE 1)

Current    CS RAS CAS WE BA                ADDR              ACTION                        Note
   State                                                                                      2
   IDLE     HXXX                X           X     NOP                                         2
                                                                                              4
   Row      L HHH               X           X     NOP                                         5
  Active                                                                                      5
            L HH L              X           X     ILLEGAL                                     2
   Read                                                                                       2
            LHLX                BA CA, A10/AP ILLEGAL
   Write                                                                                      3
            L LHH               BA          RA    Row (&Bank) Active ; Latch RA               2
Read with
   Auto     L LHL               BA          A10/AP NOP                                        3
                                                                                              3
Precharge   L  L  L  H          X           X     Auto Refresh or Self Refresh                2
Write with                                                                                    3
            L  L  L  L OP code OP code Mode Register Access
   Auto                                                                                       2
Precharge   HXXX                X           X     NOP
                                                                                              2
            L HHH               X           X     NOP

            L HH L              X           X     ILLEGAL

            LHLH                BA CA, A10/AP Begin Read ; latch CA ; determine AP

            L  H  L  L          BA CA, A10/AP Begin Write ; latch CA ; determine AP

            L LHH               BA          RA    ILLEGAL

            L LHL               BA          A10/AP Precharge

            L  L  L  X          X           X     ILLEGAL

            HXXX                X           X     NOP (Continue Burst to End Row Active)

            L HHH               X           X     NOP (Continue Burst to End Row Active)

            L HH L              X           X     Term burst Row active

            LHLH                BA CA, A10/AP Term burst, New Read, Determine AP

            L  H  L  L          BA CA, A10/AP Term burst, New Write, Determine AP

            L LHH               BA          RA    ILLEGAL

            L LHL               BA          A10/AP Term burst, Precharge timing for Reads

            L  L  L  X          X           X     ILLEGAL

            HXXX                X           X     NOP (Continue Burst to End Row Active)

            L HHH               X           X     NOP (Continue Burst to End Row Active)

            L HH L              X           X     Term burst Row active

            LHLH                BA CA, A10/AP Term burst, New Read, Determine AP

            L  H  L  L          BA CA, A10/AP Term burst, New Write, Determine AP

            L LHH               BA          RA    ILLEGAL

            L LHL               BA          A10/AP Term burst, Precharge timing for Writes

            L  L  L  X          X           X     ILLEGAL

            HXXX                X           X     NOP (Continue Burst to End Precharge)

            L HHH               X           X     NOP (Continue Burst to End Precharge)

            L HH L              X           X     ILLEGAL

            LHLX                BA CA, A10/AP ILLEGAL

            L LHX               BA          RA, RA10 ILLEGAL

            L  L  L  X          X           X     ILLEGAL

            HXXX                X           X     NOP (Continue Burst to End Precharge)

            L HHH               X           X     NOP (Continue Burst to End Precharge)

            L HH L              X           X     ILLEGAL

            LHLX                BA CA, A10/AP ILLEGAL

            L LHX               BA          RA, RA10 ILLEGAL

            L  L  L  X          X           X     ILLEGAL

Elite Semiconductor Memory Technology Inc.                    Publication Date: Mar. 2007

                                                              Revision: 2.3                 27/47
ESMT                                                                                       M12L64322A

Current          CS RAS CAS WE  BA              ADDR                               ACTION   Note
State
                                                    X   NOP Idle after tRP                  2
                 HXXX           X                   X   NOP Idle after tRP                  2
                                                    X   ILLEGAL                               2
                 L HHH          X                  CA   ILLEGAL                               4
                                                   RA   ILLEGAL
Precharging L H H L             X               A10/AP  NOP Idle after tRDL                 2
                                                    X   ILLEGAL                               2
                 LHLX           BA                  X   NOP Row Active after tRCD           2
                                                    X   NOP Row Active after tRCD           2
                 L LHH          BA                  X   ILLEGAL
                                                   CA   ILLEGAL
                 L LHL          BA                 RA   ILLEGAL
                                                A10/AP  ILLEGAL
                 L  L  L  X     X                   X   ILLEGAL
                                                    X   NOP Idle after tRC
                 HXXX           X                   X   NOP Idle after tRC
                                                    X   ILLEGAL
                 L HHH          X                   X   ILLEGAL
                                                    X   ILLEGAL
Row              L HH L         X                   X   NOP Idle after 2clocks
                                                    X   NOP Idle after 2clocks
Activating L H L X              BA                  X   ILLEGAL
                                                    X   ILLEGAL
                 L LHH          BA                  X   ILLEGAL

                 L LHL          BA

                 L  L  L  X     X

                 HXXX           X

                 L HHX          X

Refreshing L H L X              X

                 L LHX          X

                 L  L  L  X     X

                 HXXX           X

Mode             L HHH          X

Register         L HH L         X

Accessing L H L X               X

                 L LXX          X

Abbreviations :     RA = Row Address                    BA = Bank Address
                    NOP = No Operation Command          CA = Column Address
                                                                                           AP = Auto Precharge

*Note :  1. All entries assume the CKE was active (High) during the precharge clock and the current clock cycle.
         2. Illegal to bank in specified state ; Function may be legal in the bank indicated by BA, depending on the state of the

            bank.
         3. Must satisfy bus contention, bus turn around, and/or write recovery requirements.
         4. NOP to bank precharge or in idle state. May precharge bank indicated by BA (and A10/AP).
         5. Illegal if any bank is not idle.

Elite Semiconductor Memory Technology Inc.                                   Publication Date: Mar. 2007

                                                                             Revision: 2.3  28/47
ESMT                                                                                             M12L64322A

FUNCTION TRUTH TABLE (TABLE2)

Current    CKE      CKE  CS RAS CAS WE                  ADDR                              ACTION          Note
   State    ( n-1 )    n                                                                                     6
                       X   XX X X                            X   INVALID                                     6
    Self       H       H   HX X X                            X   Exit Self Refresh Idle after tRC (ABI)
Refresh       L       H   LH H H                            X   Exit Self Refresh Idle after tRC (ABI)    7
               L       H   LH H L                            X   ILLEGAL                                     7
     All       L       H   LH L X                            X   ILLEGAL
  Banks        L       H   LL XX                             X   ILLEGAL                                     8
Precharge      L       L   XX X X                            X   NOP (Maintain Self Refresh)                 8
  Power        L       X   XX X X                            X   INVALID
   Down        H       H   HX X X                            X   Exit Self Refresh ABI                     8
               L       H   LH H H                            X   Exit Self Refresh ABI
     All       L       H   LH H L                            X   ILLEGAL                                     9
  Banks        L       H   LH L X                            X   ILLEGAL                                     9
               L       H   LL XX                             X   ILLEGAL
    Idle       L       L   XX X X                            X   NOP (Maintain Low Power Mode)
               L       H   XX X X                            X   Refer to Table1
Any State      H       L   HX X X                            X   Enter Power Down
other than     H       L   LH H H                            X   Enter Power Down
               H       L   LH H L                            X   ILLEGAL
  Listed       H       L   LH L X                            X   ILLEGAL
  above        H       L   LL HH                            RA   Row (& Bank) Active
               H       L   LL L H                            X   Enter Self Refresh
               H       L   LL L L                       OP Code  Mode Register Access
               H       L   XX X X                            X   NOP
               L       H   XX X X                            X   Refer to Operations in Table 1
               H       L   XX X X                            X   Begin Clock Suspend next cycle
               H       H   XX X X                            X   Exit Clock Suspend next cycle
               L       L   XX X X                            X   Maintain Clock Suspend
               L

Abbreviations : ABI = All Banks Idle, RA = Row Address

*Note :  6.CKE low to high transition is asynchronous.
         7.CKE low to high transition is asynchronous if restart internal clock.

            A minimum setup time 1CLK + tSS must be satisfy before any command other than exit.
         8.Power down and self refresh can be entered only from the all banks idle state.
         9.Must be a legal command.

Elite Semiconductor Memory Technology Inc.                       Publication Date: Mar. 2007

                                                                 Revision: 2.3                             29/47
ESMT                                                                                                                                                 M12L64322A

Single Bit Read-Write-Read Cycle(Same Page) @ CAS Latency = 3,Burst Length = 1

                                                      tCH

               0       1     2           3            4      5     6      7  8         9         10              11           12  13        14       15      16 17  18 19

  CLOCK                             tCC                 tCL                        HIGH
        CKE
           CS                *Note1                   tRAS                        tSH
        RAS                                           tRC
        CAS
                  tSH        tRCD                                                 tSS                                                           tRP
     ADDR
BA0,BA1           tSS                                                                       tCCD
                                                 tSH

                  tSH                       tSS                                   Cb                             Cc                                         Rb
                      Ra                        Ca
                                                                                  *Note2,3                       *No te 2, 3      *Note4                 *Note2
                   tSS                       *No te 2, 3
                                                                                     BS                              BS            BS                      BS
                     *Note2                    BS

                      BS

A10/AP            Ra                        *Note3                                *Note3                         *Note3           *Note4                 Rb

                                                                                                            tSH
                                                             tSAC

DQ                                                                    Qa          Db                                                        Qc

                                                             tSLZ     tOH                tSS

                                                                                       tSH

WE                                                                               tSS
DQM
                                                                             tSS            tSH

               Row Active                   Read                                  Write                          Read                                Row Active
                                                                                                                                 Precharge

                                                                                                                                                                 :Don't Care

Elite Semiconductor Memory Technology Inc.                                                                                                  Publication Date: Mar. 2007

                                                                                                                                            Revision: 2.3           30/47
ESMT                                                                      M12L64322A

Note : 1. All input expect CKE & DQM can be don't care when CS is high at the CLK high going edge.
            2. Bank active @ read/write are controlled by BA0~BA1.

BA1     BA0  Active & Read/Write
  0       0           Bank A
  0       1           Bank B
  1       0           Bank C
  1       1           Bank D

3. Enable and disable auto precharge function are controlled by A10/AP in read/write command

A10/AP  BA1  BA0                                      Operating
    0     0    0  Disable auto precharge, leave A bank active at end of burst.
          0    1  Disable auto precharge, leave B bank active at end of burst.
    1     1    0  Disable auto precharge, leave C bank active at end of burst.
          1    1  Disable auto precharge, leave D bank active at end of burst.
          0    0  Enable auto precharge , precharge bank A at end of burst.
          0    1  Enable auto precharge , precharge bank B at end of burst.
          1    0  Enable auto precharge , precharge bank C at end of burst.
          1    1  Enable auto precharge , precharge bank D at end of burst.

4. A10/AP and BA0~BA1 control bank precharge when precharge is asserted.

A10/AP  BA1  BA0  Precharge
    0     0    0    Bank A
    0     0    1    Bank B
    0     1    0    Bank C
    0     1    1    Bank D
    1     X    X   All Banks

Elite Semiconductor Memory Technology Inc.                                Publication Date: Mar. 2007

                                                                          Revision: 2.3             31/47
ESMT                                                                                                M12L64322A

Power Up Sequence

                        0  1       2  3  4          5  6       7  8  9  10  11     12  13   14  15  16 17  18 19
CLOCK

CKE                        High level is necessary

CS                                                        tRC                          tRC

                            tRP

RAS

   CAS                                                                                              Key    RAa
ADDR

  BA1
  BA0

A10/AP                                                                                                     RAa
        DQ
                           High-Z

WE

DQM                        High level is necessary

            Precharge                 Auto Refresh                   Auto Refresh           Mode Register Set
            (All Banks)                                                                                                  Row Active
                                                                                                                           (A-Bank)

                                                                                                                                     : Don't care

Elite Semiconductor Memory Technology Inc.                                                  Publication Date: Mar. 2007

                                                                                            Revision: 2.3       32/47
ESMT                                                                                                                              M12L64322A

Read & Write Cycle at Same Bank @ Burst Length = 4

                   0      1          2     3      4        5  6           7   8         9           10      11  12  13  14    15  16  17 18      19
CLOCK

  CKE                                                                                        HIGH
    CS
                                                                    t *Note1
RAS                                                                  RC
CAS
                                     tRCD

                                                                              *Note2

ADDR                  Ra                      Ca                                                        Rb              Cb

BA1

BA0

A10/AP                Ra                                                                                Rb                                               `

                                                                    tOH

   CL=2                                                        Qa0  Qa1 Qa2             Qa3                             Db0 Db1   Db2 Db3
DQ
                                                              tSAC         tOH                tSHZ      *Note3                             tRDL
   CL=3
                                                                    Qa0 Qa1             Qa2  Qa3                        Db0 Db1 Db2 Db3

                                                                    tSAC                           tSHZ *Note3                             tRDL

  WE
DQM

                      Row Active                 Read                     Precharge                 Row Active        Write                      Precharge
                        ( A- Ban k)           ( A- Ban k)                  ( A- Ban k)               (A-Bank)       (A-Bank)                     (A-Bank)

                                                                                                                                                      : Don't care

*Note :               1. Minimum row cycle times is required to complete internal DRAM operation.
                      2. Row precharge can interrupt burst on any cycle. [CAS Latency-1] number of valid output data is available after Row

                         precharge. Last valid output will be Hi-Z (tSHZ) after the clock.
                      3. Output will be Hi-Z after the end of burst. (1,2,4,8 & Full page bit burst)

Elite Semiconductor Memory Technology Inc.                                                                                  Publication Date: Mar. 2007

                                                                                                                            Revision: 2.3        33/47
ESMT                                                                                                                   M12L64322A

Page Read & Write Cycle at Same Bank @ Burst Length = 4

                        0  1   2     3      4      5  6             7  8  9       10  11  12        13  14        15        16 17       18 19
CLOCK

                                                                             HIGH

CKE

  CS                           tRCD
RAS
CAS                                                                                                                         *Note2

ADDR                       Ra           Ca            Cb                                  Cc            Cd

BA1

BA0

A10/AP                     Ra

     CL =2                                            Qa0 Qa1 Qb0 Qb1 Qb2                                             tRDL
DQ                                                               Qa0 Qa1 Qb0 Qb1
                                                                                          Dc0 Dc1 Dd0 Dd1
     CL =3
                                                                                          Dc0 Dc1       Dd0       Dd1

                                                                                            tCDL

WE

                                                                          *Note1                                            *Note3

DQM

            Row Active                  Read             Read                            Write         Write                Precharge
            ( A - Bank )             ( A - Bank )     ( A - Bank )                    ( A - Bank )  ( A - Bank )            (A - Bank)

                                                                                                                                    :Don't Care

Note : 1. To Write data before burst read ends. DQM should be asserted three cycle prior to write command to avoid bus
            contention.

         2. Row precharge will interrupt writing. Last data input , tRDL before row precharge , will be written.
         3. DQM should mask invalid input data on precharge command cycle when asserting precharge before end of burst. Input

            data after Row precharge cycle will be masked internally.

Elite Semiconductor Memory Technology Inc.                                                              Publication Date: Mar. 2007

                                                                                                        Revision: 2.3                   34/47
ESMT                                                                                                       M12L64322A

Page Read Cycle at Different Bank @ Burst Length = 4

             0       1   2  3         4  5  6        7   8           9  10      11      12  13        14   15  16 17               18 19

CLOCK

CKE                                                                     HIGH

             *Note1

CS

RAS                                                                                                                        *Note2
CAS

ADDR            RAa         RBb CAa         RCc CBb         RDd CCc                         CDd

BA1

BA0

  A10/AP        RAa         RBb             RCc             RDd

       CL=2                                 QAa0 QAa1 QAa2 QBb0 QBb1 QBb2 QCc0 QCc1 QCc2 QDd0 QDd1 QDd2
DQ
                                                 QAa0 QAa1 QAa2 QBb0 QBb1 QBb2 QCc0 QCc1 QCc2 QDd0 QDd1 QDd2
       CL=3

WE

DQM

             Row Active        Read            Read                   Read                 Read            Pr e c har g e
             ( A-Bank)      (A -Ba nk )     (B -Ba nk )           ( C- Ba nk )          ( D- Ba nk )       (D -B an k)

                        Row Active       Row Active      Row Active                         Pr e char g e
                         ( B-B ank )     (C-Ban k)        ( D- Bank )                       (C -B an k)

                                                     Pr e c har g e     Pr e c har g e
                                                     (A- Ban k)         (B- Ban k)

                                                                                                                                   :Don't Care

Note: 1. CS can be don't cared when RAS , CAS and WE are high at the clock high going edge.
         2. To interrupt a burst read by row precharge, both the read and the precharge banks must be the same.

Elite Semiconductor Memory Technology Inc.                                                            Publication Date: Mar. 2007

                                                                                                      Revision: 2.3                35/47
ESMT                                                                                                M12L64322A

Page Write Cycle at Different Bank @ Burst Length = 4

        0  1           2  3    4       5  6  7     8      9       10  11      12   13  14       15  16 17   18 19

CLOCK

                                                               HIGH

CKE

CS

RAS

                                                                                                                     *Note2

   CAS     RAa            RBb CAa               CBb RCc               RDd CCc          CDd
ADDR

BA1
BA0

A10/AP     RAa            RBb                             RCc         RDd

DQ                            DAa0 DAa1 DAa2 DAa3 DBb0 DBb1 DBb2 DBb3 DCc0 DCc1 DDd0 DDd1 CDd2
WE
DQM                                          tCDL                                                   tRDL

                                                                                                    *Note1

        Row Active           Write              Write          Row Active            Write                Pr echarge
         ( A - Bank )     (A -Ba nk )        (B -Ba nk )        ( D- Ba nk )       (D -B an k)            (All Banks)

                Row Active                         Row Active           Write
                 ( B-B ank )                        ( C- Ba nk )      (C -B an k)

                                                                                                            : Don't care

*Note : 1. To interrupt burst write by Row precharge , DQM should be asserted to mask invalid input data.
            2. To interrupt burst write by Row precharge , both the write and the precharge banks must be the same.

Elite Semiconductor Memory Technology Inc.                                                  Publication Date: Mar. 2007

                                                                                            Revision: 2.3              36/47
ESMT                                                                                                M12L64322A

Read & Write Cycle at Different Bank @ Burst Length = 4

            0  1        2    3         4  5  6    7             8  9  10 11 12 13 14 15 16                         17 18 19

CLOCK

CKE                                                                   HIGH

     CS

RAS

CAS

ADDR           RAa           CAa             RDb                            CDb RBc                 CBc

BA1

BA0

A10/AP        RAa                                    RBb                   RAc
                                          QAa0 QAa1 QAa2 QAa3
     CL =2             tRCD  *Note2                                                                 t *Note1
DQ                                                                                                   CDL

     CL =3                                                                  DDb0 Ddb1 DDb2 DDd3                    QBc0 QBc1 QBc2

                                             QAa0 QAa1 QAa2 QAa3            DDb0 Ddb1 DDb2 DDd3                    QBc0 QBc1

WE

DQM

            Row Active        Read                   Precharge                W rite                  Read
            (A-Bank)         (A-Bank)                 (A-Bank)              (D-Bank)                (B-Bank)

                                          Row Active                                    Row Active                         :Don't Care
                                          (D-Bank)                                       (B-Bank)

*Note : 1. tCDL should be met to complete write.                                                    Publication Date: Mar. 2007
            2. tRCD should be met.

Elite Semiconductor Memory Technology Inc.

                                                                                                    Revision: 2.3  37/47
ESMT                                                                                                      M12L64322A

Read & Write cycle with Auto Precharge @ Burst Length = 4

           0      1      2  3  4   5  6                  7  8  9  10          11  12  13    14 15         16   17  18 19

CLOCK

CKE                                                               HIGH

CS
RAS

CAS

ADDR          Ra               Rb Ca                                                        Cb

BA0

BA1

A10/AP        Ra               Rb

    CL =2                                                QAa0 QAa1 QAa2 QAa3              DDb0 Ddb1 DDb2 DDd3
DQ
                                                            QAa0 QAa1 QAa2 QAa3           DDb0 Ddb1 DDb2 DDd3
    CL =3

WE
DQM

           Row Active                      Read with        Auto Precharge                Write with               Auto Precharge
           ( A - Bank )                 Auto Precharge        Start Point             Auto Precharge                 Start Point
                                                                                                                       (D-Bank)
                                           ( A - Bank )                                    ( D- B an k )
                                                                                                                       :Don't Care
                            Row Active
                            ( D - Bank )

*Note : 1. tCDL should be controlled to meet minimum tRAS before internal precharge start.
               (In the case of Burst Length = 1 & 2)

Elite Semiconductor Memory Technology Inc.                                                      Publication Date: Mar. 2007

                                                                                                Revision: 2.3      38/47
ESMT                                                                                             M12L64322A

Clock Suspension & DQM Operation Cycle @ CAS Letency = 2 , Burst Length = 4

             0  1   2        3       4  5  6       7    8  9       10  11  12  13           14 15  16      17 18  19

CLOCK

CKE

CS

RAS

CAS

ADDR            Ra           Ca                                    Cb                       Cc

BA1

BA0

A10/AP          Ra           *Note2
         DQ
                       tRCD
      WE
                                        Qa0 Qa1    Qa2     Qa3             Qb0 Qb1          Dc0            Dc2

                                                             tSHZ                     tSHZ

                                                                           *Note1

DQM

             Row Active Read                Clock             Read                                 Write          Write
                                        Supension                                                  DQM            DQM
                                                                           Read DQM

                                                                                            Write

                                                                                                       Clock
                                                                                                   Suspension

                                                                                                                :Don't Care

*Note : 1. DQM is needed to prevent bus contention.                                         Publication Date: Mar. 2007
            2. tRCD should be met.

Elite Semiconductor Memory Technology Inc.

                                                                                            Revision: 2.3         39/47
ESMT                                                                                                                     M12L64322A

Read interrupted by Precharge Command & Read Burst Stop Cycle @ Burst Length = Full page

                       0  1    2  3  4       5  6  7  8       9   10      11                             12  13  14  15  16 17  18 19
CLOCK

                                                                 HIGH

CKE

CS

RAS

CAS

ADDR                      RAa        CAa                                  CAb

BA1

BA0

                                     *Note1                               *Note1

A10/AP                    RAa

    CL=2                                              *Note2           1                                                                                                  1
DQ                                                                                                           QAb0 QAb1 QAb2 QAb3 QAb4 QAb5
                                                QAa0 QAa1 QAa2 QAa3 QAa4
     CL=3                                                                                                                                                                            2
                                                                                                      2                QAb0 QAb1 QAb2 QAb3 QAb4 QAb5
                                                   QAa0 QAa1 QAa2 QAa3 QAa4

WE
DQM

           Row Active               Read              Burst Stop         Read                                            Precharge
            (A-Bank)              (A-Bank)                             (A-Bank)                                           (A-Bank)

                                                                                                                                                 :Don't Care

*Note : 1. About the valid DQs after burst stop, it is same as the case of RAS interrupt.
               Both cases are illustrated above timing diagram. See the lable 1,2 on them.

               But at burst write, Burst stop and RAS interrupt should be compared carefully.
               Refer the timing diagram of "Full page write burst stop cycles".
            2. Burst stop is valid at every burst length.

Elite Semiconductor Memory Technology Inc.                                                                       Publication Date: Mar. 2007

                                                                                                                 Revision: 2.3  40/47
ESMT                                                                        M12L64322A

Write interrupted by Precharge Command & Write Burst Stop Cycle @ Burst Length = Full page

         0  1            2  3  4      5  6  7  8         9     10 11 12 13 14 15 16 17 18 19

CLOCK

                                                            HIGH

CKE

CS

RAS

CAS

ADDR        RAa                CAa                                CAb

BA1

BA0

A10/AP      RAa

                                                         tBDL                                                    tRDL

DQ                             DAa0 DAa1 DAa2 DAa3 DAa4                                                                                         *Note1

                                                                  DAb0 DAb1 DAb2 DAb3 DAb4 DAb5

WE
DQM

         Row Active           Write            Burst Stop           W rite                                                                              Precharge
          ( A- B an k )     (A-Bank)                              (A-Bank)                                                                               ( A- B an k )

                                                                                                                                                        :Don't Care

*Note :  1. Data-in at the cycle of interrupted by precharge can not be written into the corresponding memory cell. It is defined by
            AC parameter of tRDL.
            DQM at write interrupted by precharge command is needed to prevent invalid write.
            DQM should mask invalid input data on precharge command cycle when asserting precharge before end of burst. Input
            data after Row precharge cycle will be masked internally.

         2. Burst stop is valid at every burst length.

Elite Semiconductor Memory Technology Inc.                                  Publication Date: Mar. 2007

                                                                            Revision: 2.3                                                               41/47
ESMT                                                                                                       M12L64322A

Active/Precharge Power Down Mode @ CAS Latency = 2, Burst Length = 4

                    0  1  2        3                 4  56         7         8  9  10 11 12 13 14 15 16 17 18 19
CLOCK
                          tSS                                      *Note2          tSS
    CKE
                          *Note1                                        tSS
        CS
                                             *Note3

RAS

   CAS                                                        Ra                        Ca
ADDR

   BA1

BA0

A10/AP                                                        Ra
        DQ
                                                                                                                                     tSHZ

                                                                                                                                        Qa0 Qa1 Qa2

WE

DQM

                        Precharge                       Row Active                                   Read  Precharge
                       Power-Down
                                                        Precharge                      Active
                          Entry                                                    Power-down

                                                        Power-Down                       Exit

                                                        Exit          Active

                                                                   Power-down

                                                                      Entry

                                                                                                                                                     : Don't care

*Note: 1. Both banks should be in idle state prior to entering precharge power down mode.
            2. CKE should be set high at least 1CLK + tSS prior to Row active command.

Elite Semiconductor Memory Technology Inc.                                                                 Publication Date: Mar. 2007

                                                                                                           Revision: 2.3                             42/47
ESMT                                                                                                                M12L64322A

Self Refresh Entry & Exit Cycle

                      0  1  2        3               4  5  6  7    8  9  10 11 12 13 14 15 16 17 18 19
CLOCK
                                             *Note2                      *Note4              tRCmin
    CKE                     *Note1
                                                                                                            *Note6
          CS                tSS
                                                           *Note3

                                                                                 *Note5

   RAS                                                                                                              *Note7
   CAS
ADDR

BA0,BA1

A10/AP

DQ                             Hi-Z                                      Hi-Z

WE
DQM

                         Self Refresh Entry                              Self Ref resh Exit  Auto Refresh

                                                                                                                                                                                                                  : Don't care

*Note : TO ENTER SELF REFRESH MODE

            1. CS , RAS & CAS with CKE should be low at the same clock cycle.
            2. After 1 clock cycle, all the inputs including the system clock can be don't care except for CKE.
            3. The device remains in self refresh mode as long as CKE stays "Low".

               cf.) Once the device enters self refresh mode, minimum tRAS is required before exit from self refresh.

            TO EXIT SELF REFRESH MODE
            4. System clock restart and be stable before returning CKE high.
            5. CS starts from high.
            6. Minimum tRC is required after CKE going high to complete self refresh exit.
            7. 4K cycle of burst auto refresh is required before self refresh entry and after self refresh exit if the system uses burst

               refresh.

Elite Semiconductor Memory Technology Inc.                                                   Publication Date: Mar. 2007

                                                                                             Revision: 2.3                  43/47
ESMT                                                                                            M12L64322A

Mode Register Set Cycle                            Auto Refresh Cycle

                     0  1  2       3      4  5  6  0  1  2  3                        4  5    6  7      8  9            10
CLOCK

                                   HIGH                     HIGH

CKE

      CS                   *Note2                                                       tRC
   RAS
   CAS                     *Note1
ADDR
                           *Note3

                           Key        Ra

DQ                              HI-Z                                           HI-Z
                                                      Auto Refresh
WE

DQM

                           MRS          New                                                               New Command
                                   Command                                                                      :Don't Care

All banks precharge should be completed before Mode Register Set cycle and auto refresh cycle.

            MODE REGISTER SET CYCLE
*Note : 1. CS , RAS , CAS , & WE activation at the same clock cycle with address key will set internal mode register.

            2. Minimum 2 clock cycles should be met before new RAS activation.
            3. Please refer to Mode Register Set table.

Elite Semiconductor Memory Technology Inc.                                              Publication Date: Mar. 2007

                                                                                        Revision: 2.3        44/47
ESMT                                                          M12L64322A

PACKING DIMENSIONS

86 - LEAD TSOP(II)  DRAM(400mil)

Symbol              Dimension in mm                      Dimension in inch
                                                                Norm
    A   Min         Norm                    Max    Min                      Max
   A1                                                           0.004       0.047
   A2                                       1.20  0.002         0.039       0.006
    b                                             0.037                     0.041
   b1   0.05        0.10                    0.15  0.007         0.008       0.018
    c                                             0.007                     0.009
   c1   0.95        1.00                    1.05  0.005         0.005       0.008
    D                                             0.004       0.875 BSC     0.006
   ZD   0.17                                0.27              0.024 REF
    E                                             0.016       0.463 BSC     0.024
   E1   0.17        0.20                    0.23              0.400 BSC
    L                                             0.005
   L1   0.12                                0.21  0.005         0.020
    e                                                         0.031 REF
   R1   0.10        0.127                   0.16    0        0.020 BSC
   R2                                               0
                    22.22 BSC                       10
                                                    10
                    0.61 REF
   1
   2                11.76 BSC
   3
                    10.16 BSC

        0.40        0.50                    0.60

                    0.80 REF

                    0.50 BSC

        0.12

        0.12                                0.25                            0.010

        0                                  8                                8

        0

        10         15                     20          15                20

        10         15                     20          15                20

Elite Semiconductor Memory Technology Inc.               Publication Date: Mar. 2007

                                                         Revision: 2.3             45/47
ESMT                                                                                     M12L64322A

PACKING DIMENSIONS
90-BALL SDRAM ( 8x13 mm )

Symbol Dimension in mm                                      Dimension in inch
                                                          Min Norm Max
    Min Norm Max
                                                                                  0.039
A                                                  1.00  0.012 0.014 0.016

A1  0.30 0.35 0.40                                                   0.023
                                                         0.016 0.018 0.020
A2                                          0.586        0.311 0.315 0.319
                                                         0.508 0.512 0.516
b  0.40 0.45 0.50
                                                                     0.252
D   7.90 8.00 8.10                                                   0.441
                                                                     0.031
E   12.90 13.00 13.10

D1                                          6.40

E1                                          11.20

e                                           0.80

Controlling dimension : Millimeter.

Elite Semiconductor Memory Technology Inc.               Publication Date: Mar. 2007

                                                         Revision: 2.3                   46/47
ESMT                                                          M12L64322A

                                            Important Notice

All rights reserved.

No part of this document may be reproduced or duplicated in any form or by any
means without the prior permission of ESMT.

The contents contained in this document are believed to be accurate at the time of
publication. ESMT assumes no responsibility for any error in this document, and
reserves the right to change the products or specification in this document without
notice.

The information contained herein is presented only as a guide or examples for the
application of our products. No responsibility is assumed by ESMT for any
infringement of patents, copyrights, or other intellectual property rights of third
parties which may result from its use. No license, either express , implied or
otherwise, is granted under any patents, copyrights or other intellectual property
rights of ESMT or others.

Any semiconductor devices may have inherently a certain rate of failure. To minimize
risks associated with customer's application, adequate design and operating
safeguards against injury, damage, or loss from such failure, should be provided by
the customer when making application designs.

ESMT's products are not authorized for use in critical applications such as, but not
limited to, life support devices or system, where failure or abnormal operation may
directly affect human lives or cause physical injury or property damage. If products
described here are to be used for such kinds of application, purchaser must do its
own quality assurance testing appropriate to such applications.

Elite Semiconductor Memory Technology Inc.                    Publication Date: Mar. 2007

                                                              Revision: 2.3  47/47
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved