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LXT9761

器件型号:LXT9761
厂商名称:Intel(英特尔)
厂商官网:http://www.intel.com/
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器件描述

Fast Ethernet 10/100 Multi-Port Transceiver with RMII

LXT9761器件文档内容

LXT9761/9781

Fast Ethernet 10/100 Multi-Port Transceiver with RMII

                                                                     Datasheet

The LXT9781 is an eight-port PHY Fast Ethernet Transceiver that supports IEEE 802.3 physical
layer applications at both 10 Mbps and 100 Mbps. It provides a Reduced Media Independent
Interface (RMII) for switching and other independent port applications. The LXT9761 offers the
same features and functionality in a six-port device. This data sheet uses the singular designation
"LXT97x1" to refer to both devices.

All network ports provide a combination twisted-pair (TP) or pseudo-ECL (PECL) interface for
a 10/100BASE-TX or 100BASE-FX connection.

The LXT97x1 provides three discrete LED driver outputs for each port, as well as eight global
serial LED outputs. The device supports both half- and full-duplex operation at 10 Mbps and 100
Mbps, and requires only a single 3.3V power supply.

Applications

s 100BASE-T, 10/100-TX, or 100BASE-FX
   Switches and multi-port NICs.

Product Features

s Six or eight IEEE 802.3-compliant          s Supports both auto-negotiation and legacy
   10BASE-T or 100BASE-TX ports with            systems without auto-negotiation capability
   integrated filters
                                             s JTAG boundary scan
s 3.3V operation
                                             s Multiple Reduced MII (RMII) ports for
s Optimized for dual-high stacked R45           independent PHY port operation
   applications
                                             s Configurable via MDIO port or external
s Proprietary Optimal Signal ProcessingTM       control pins.
   architecture improves SNR by 3 dB over
   ideal analog filters                      s Maskable interrupts

s Robust baseline wander correction          s Low power consumption (390 mW per
   100BASE-FX fiber-optic capability on all     port, typical)
   ports
                                             s 208-pin PQFP (LXT9761 and LXT9781)

                                             s 272-pin PBGA (LXT9781 only)

As of January 15, 2001, this document replaces the Level One document   Order Number: 249048-001
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII.                     January 2001
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The LXT9761/9781 may contain design defects or errors known as errata which may cause the product to deviate from published specifications.
Current characterized errata are available on request.
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                                                                                                                             Datasheet
           Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Contents

1.0        Pin Assignments and Signal Descriptions ....................................................10

2.0        Functional Description...........................................................................................21

           2.1 Introduction..........................................................................................................21
                     2.1.1 OSPTM Architecture ................................................................................21
                     2.1.2 Comprehensive Functionality .................................................................21

           2.2 Interface Descriptions..........................................................................................22
                     2.2.1 10/100 Network Interface .......................................................................22
                                2.2.1.1 Twisted-Pair Interface ...............................................................22
                                2.2.1.2 Fiber Interface ...........................................................................23
                     2.2.2 RMII Interface.........................................................................................23
                     2.2.3 Configuration Management Interface .....................................................23
                                2.2.3.1 MDIO Management Interface ....................................................23
                                2.2.3.2 Hardware Control Interface .......................................................25

           2.3 Operating Requirements .....................................................................................25
                     2.3.1 Power Requirements..............................................................................25
                     2.3.2 Clock Requirements ...............................................................................26
                                2.3.2.1 Reference Clock ........................................................................26

           2.4 Initialization..........................................................................................................26
                     2.4.1 MDIO Control Mode ...............................................................................26
                     2.4.2 Hardware Control Mode .........................................................................26
                     2.4.3 Power-Down Mode.................................................................................27
                                2.4.3.1 Global (Hardware) Power Down................................................27
                                2.4.3.2 Port (Software) Power Down .....................................................27
                     2.4.4 Reset ......................................................................................................28
                     2.4.5 Hardware Configuration Settings ...........................................................28

           2.5 Link Establishment ..............................................................................................29
                     2.5.1 Auto-Negotiation.....................................................................................29
                                2.5.1.1 Base Page Exchange................................................................29
                                2.5.1.2 Next Page Exchange.................................................................29
                                2.5.1.3 Controlling Auto-Negotiation .....................................................29
                     2.5.2 Parallel Detection ...................................................................................30

           2.6 RMII Operation ....................................................................................................30
                     2.6.1 Reference Clock.....................................................................................31
                     2.6.2 Transmit Enable .....................................................................................31
                     2.6.3 Carrier Sense & Data Valid ....................................................................31
                     2.6.4 Receive Error .........................................................................................31
                     2.6.5 Loopback................................................................................................31
                     2.6.6 Out of Band Signalling............................................................................31
                     2.6.7 4B/5B Coding Operations.......................................................................32

           2.7 100 Mbps Operation............................................................................................32
                     2.7.1 100BASE-X Network Operations ...........................................................32
                     2.7.2 100BASE-X Protocol Sublayer Operations ............................................33
                                2.7.2.1 PCS Sublayer ............................................................................33
                                2.7.2.2 PMA Sublayer ...........................................................................35
                                2.7.2.3 Twisted-Pair PMD Sublayer ......................................................36
                                2.7.2.4 Fiber PMD Sublayer ..................................................................37

Datasheet  3
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

     2.8 10 Mbps Operation.............................................................................................. 37
               2.8.1 Preamble Handling................................................................................. 37
               2.8.2 Dribble Bits............................................................................................. 38
               2.8.3 Link Test................................................................................................. 38
                          2.8.3.1 Link Failure................................................................................ 38
               2.8.4 Jabber .................................................................................................... 38

     2.9 Monitoring Operations......................................................................................... 38
               2.9.1 Monitoring Auto-Negotiation................................................................... 38
               2.9.2 Serial LED Functions ............................................................................. 38
               2.9.3 Per-Port LED Driver Functions............................................................... 40
                          2.9.3.1 LED Pulse Stretching ................................................................ 40
               2.9.4 Using the Quick Status Register ............................................................ 41
               2.9.5 Out-of-Band Signalling ........................................................................... 42

     2.10 Boundary Scan (JTAG1149.1) Functions ........................................................... 42
               2.10.1 Boundary Scan Interface........................................................................ 42
               2.10.2 State Machine ........................................................................................ 42
               2.10.3 Instruction Register ................................................................................ 43
               2.10.4 Boundary Scan Register ........................................................................ 43

3.0  Application Information......................................................................................... 44

     3.1 Design Recommendations .................................................................................. 44
               3.1.1 General Design Guidelines .................................................................... 44
               3.1.2 Power Supply Filtering ........................................................................... 44
               3.1.3 Power and Ground Plane Layout Considerations .................................. 45
                          3.1.3.1 Chassis Ground......................................................................... 45
               3.1.4 RMII Terminations .................................................................................. 45
               3.1.5 The RBIAS Pin ....................................................................................... 45
               3.1.6 The Twisted-Pair Interface ..................................................................... 46
                          3.1.6.1 Magnetics Information ............................................................... 46
               3.1.7 The Fiber Interface................................................................................. 46

     3.2 Typical Application Circuits ................................................................................. 46

4.0  Test Specifications.................................................................................................. 52

5.0  Register Definitions ................................................................................................ 62

6.0  Package Specifications ......................................................................................... 77

4                                                                      Datasheet
                       Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Figures                LXT9781 Block Diagram ....................................................................................... 9
                       LXT9781 PQFP Pin Assignments .......................................................................10
                   1   LXT9781 PBGA Pin Assignments ......................................................................11
                   2   LXT9761 PQFP Pin Assignments .......................................................................12
                   3   LXT97x1 Interfaces ............................................................................................22
                   4   Port Address Scheme .........................................................................................24
                   5   Management Interface Read Frame Structure ...................................................24
                   6   Management Interface Write Frame Structure ...................................................24
                   7   Interrupt Logic .....................................................................................................25
                   8   Initialization Sequence .......................................................................................27
                   9   Hardware Control Settings .................................................................................28
                   10  Auto-Negotiation Operation ................................................................................30
                   11  Loopback Paths ..................................................................................................31
                   12  RMII Data Flow ...................................................................................................32
                   13  100BASE-X Frame Format ................................................................................33
                   14  Protocol Sublayers .............................................................................................34
                   15  Serial LED Streams.............................................................................................39
                   16  LED Pulse Stretching ..........................................................................................41
                   17  Quick Status Register..........................................................................................41
                   18  RMII Programmable Out of Band Signalling .......................................................42
                   19  Power and Ground Supply Connections ............................................................47
                   20  Typical Twisted-Pair Interface ............................................................................48
                   21  Typical Fiber Interface ........................................................................................49
                   22  Typical RMII Interface ........................................................................................50
                   23  Typical Serial LED Interface................................................................................51
                   24  100BASE-TX Receive Timing ...........................................................................55
                   25  100BASE-TX Transmit Timing ..........................................................................55
                   26  100BASE-FX Receive Timing ...........................................................................56
                   27  100BASE-FX Transmit Timing ..........................................................................57
                   28  10BASE-T Receive Timing ................................................................................57
                   29  10BASE-T Transmit Timing ...............................................................................58
                   30  Auto-Negotiation and Fast Link Pulse Timing ...................................................59
                   31  Fast Link Pulse Timing .......................................................................................59
                   32  MDIO Write Timing (MDIO Sourced by MAC) ....................................................60
                   33  MDIO Read Timing (MDIO Sourced by PHY) ....................................................60
                   34  Power-Up Timing ................................................................................................61
                   35  RESET And Power-Down Recovery Timing ......................................................61
                   36  PHY Identifier Bit Mapping .................................................................................67
                   37  LXT97x1 PQFP Specification .............................................................................77
                   38  LXT9781 PBGA Specification .............................................................................78
                   39
                   40

Tables                 LXT97x1 RMII Signal Descriptions......................................................................13
                       LXT97x1 Signal Detect/TP Select Signal Descriptions .......................................15
                   1   LXT97x1 Network Interface Signal Descriptions .................................................16
                   2   LXT97x1 JTAG Test Signal Descriptions ............................................................16
                   3   LXT97x1 Miscellaneous Signal Descriptions ......................................................17
                   4
                   5

Datasheet              5
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

   6   LXT97x1 Power Supply Signal Descriptions....................................................... 18

   7   LXT97x1 LED Signal Descriptions ...................................................................... 19

   8   Unused Pins........................................................................................................ 20

   9   Hardware Configuration Settings ........................................................................ 29

   10 4B/5B Coding ...................................................................................................... 34

   11 BSR Mode of Operation ...................................................................................... 43

   12 Supported JTAG Instructions .............................................................................. 43

   13 Device ID Register .............................................................................................. 43

   14 Magnetics Requirements .................................................................................... 46

   15 Absolute Maximum Ratings ................................................................................ 52

   16 Operating Conditions .......................................................................................... 52

   17 Digital I/O Characteristics 1................................................................................. 52

   18 Digital I/O Characteristics - RMII Pins ................................................................. 53

   19 Required Clock Characteristics........................................................................... 53

   20 100BASE-TX Transceiver Characteristics .......................................................... 53

   21 100BASE-FX Transceiver Characteristics .......................................................... 54

   22 10BASE-T Transceiver Characteristics............................................................... 54

   23 100BASE-TX Receive Timing Parameters ......................................................... 55

   24 100BASE-TX Transmit Timing Parameters ........................................................ 56

   25 100BASE-FX Receive Timing Parameters ......................................................... 56

   26 100BASE-FX Transmit Timing Parameters ........................................................ 57

   27 10BASE-T Receive Timing Parameters.............................................................. 58

   28 10BASE-T Transmit Timing Parameters............................................................. 58

   29 Auto-Negotiation and Fast Link Pulse Timing Parameters ................................. 59

   30 MDIO Timing Parameters ................................................................................... 60

   31  Power-Up Timing Parameters............................................................................ 61

   32  RESET and Power-Down Recovery Timing Parameters ................................... 61

   33 Register Set ........................................................................................................ 62

   34 Register Bit Map.................................................................................................. 63

   35 Control Register (Address 0)............................................................................... 65

   36 Status Register (Address 1) ................................................................................ 65

   37 PHY Identification Register 1 (Address 2)........................................................... 66

   38 PHY Identification Register 2 (Address 3)........................................................... 67

   39 Auto-Negotiation Advertisement Register (Address 4) ....................................... 67

   40 Auto-Negotiation Link Partner Base Page Ability Register (Address 5) .............. 68

   41 Auto-Negotiation Expansion (Address 6) ............................................................ 69

   42 Auto-Negotiation Next Page Transmit Register (Address 7)............................... 69

   43 Auto-Negotiation Link Partner Next Page Receive Register (Address 8) ........... 70

   44 Port Configuration Register (Address 16, Hex 10) .............................................. 70

   45 Quick Status Register (Address 17, Hex 11) ...................................................... 71

   46 Interrupt Enable Register (Address 18, Hex 12) ................................................. 72

   47 Interrupt Status Register (Address 19, Hex 13) .................................................. 73

   48 LED Configuration Register (Address 20, Hex 14) ............................................. 74

   49 Out of Band Signaling Register (Address 25) ..................................................... 75

   50 Transmit Control Register #1 (Address 28)......................................................... 76

   51 Transmit Control Register #2 (Address 30)......................................................... 76

6                                                                      Datasheet
                     Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Revision History

           Revision  Date  Description

Datasheet                               7
                                        Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

      Figure 1. LXT9781 Block Diagram

                                                                                                                                                   REFCLK

         QSTAT                          Management /                    Global Functions                          Clock           Pwr Supply /     VCC
           QCLK                          Mode Select                                                            Generator          PwrDown         GND
                                                                                                                                                   PWRDWN
      ADD                               Logic
            MDIO                                                                                                                                   RESET
             MDC
                                                                                                                                                8  LEDS
          MDINT
                                                                                                                                                   LEDLATCH

                                        Register Set                                                          +                                    LEDCLK

        TXENn             TX PCS         Parallel/Serial                Manchester   10                 TP
                                            Converter                     Encoder
      TXDn_0                                                                                            Driver
RMII  TXDn_1                                                                  Scrambler 100    OSP TM                                              TPFOPn
                                                                              & Encoder                        -                                   TPFONn
                                                                                                 Pulse        +                   TP / Fiber
                                                                                                Shaper                                Out

                                                                       Auto                             ECL
                                                                   Negotiation
                  Mgmt Counters                                                      CIM                Driver

                                                                                                              -

                          Register Set                                                                                                             SDn/TXn

                                                                     Clock                   Media        OSP TM              +                    TPFIPn
                                                                   Generator                 Select                                                TPFINn
                                                                                                         Adaptive EQ    100TX
                                                                                                        with BaseLine
                                                                                                                               -
                                                                                                            Wander            +
                                                                                                         Cancellation

RMII    RXDn_0                                          Serial to        Manchester  OSP TM                             100FX     TP / Fiber
        RXDn_1                                          Parallel   10 Decoder                                                          In
      CRS_DVn                     Carrier Sense Converter                              Slicer
                  RX PCS            Data Valid                           Decoder &                                             -
         RXERn                     Error Detect                    100  Descrambler                                            +

                                                                                                                        10BT

                                                                        Per-Port Functions              PORT 0                 -

                                                                                                        PORT 1

                                                                                                        PORT 2

                                                                                                        PORT 3

                                                                                                                PORT 4

                                                                                                                       PORT 5

                                                                                                                       PORT 6

                                                                                                                        PORT 7

Datasheet                                                                                                                                                     9
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

1.0                       Pin Assignments and Signal Descriptions

    Figure 2. LXT9781 PQFP Pin Assignments

          GNDD .......1   208 ..........VCCIO                                                                                                                                                                                               156 ..........TPFIN7
       RXD7_1 .......2       207 ..........QCLK                                                                                                                                                                                             155 ..........VCCR
       RXD7_0 .......3           206 ..........QSTAT                                                                                                                                                                                        154 ..........TPFOP7
     CRS_DV7 .......4                205 ..........LED/CFG0_3                                                                                                                                                                               153 ..........TPFON7
        RXER7 .......5                  204 ..........LED/CFG0_2                                                                                                                                                                            152 ..........GNDA
                                            203 ..........LED/CFG0_1                                                                                                                                                                        151 ..........TPFON6
         TXEN7 .......6                         202 ..........LED/CFG1_3                                                                                                                                                                    150 ..........TPFOP6
       TXD7_0 .......7                             201 ..........LED/CFG1_2                                                                                                                                                                 149 ..........VCCT
       TXD7_1 .......8                                 200 ..........LED/CFG1_1                                                                                                                                                             148 ..........VCCR
       RXD6_1 .......9                                     199 ..........LED/CFG2_3                                                                                                                                                         147 ..........TPFIN6
       RXD6_0 .......10                                       198 ..........LED/CFG2_2                                                                                                                                                      146 ..........TPFIP6
     CRS_DV6 .......11                                            197 ..........LED/CFG2_1                                                                                                                                                  145 ..........GNDA
        RXER6 .......12                                               196 ..........LED/CFG3_3                                                                                                                                              144 ..........GNDA
         TXEN6 .......13                                                  195 ..........LED/CFG3_2                                                                                                                                          143 ..........TPFIP5
       TXD6_0 .......14                                                      194 ..........LED/CFG3_1                                                                                                                                       142 ..........TPFIN5
         VCCIO .......15                                                         193 ..........VCCIO                                                                                                                                        141 ..........VCCR
                                                                                     192 ..........GNDD                                                                                                                                     140 ..........TPFOP5
          GNDD .......16                                                                191 ..........LED/CFG4_3                                                                                                                            139 ..........TPFON5
       TXD6_1 .......17                                                                     190 ..........LED/CFG4_2                                                                                                                        138 ..........GNDA
       RXD5_1 .......18                                                                         189 ..........LED/CFG4_1                                                                                                                    137 ..........TPFON4
       RXD5_0 .......19                                                                            188 ..........LED/CFG5_3                                                                                                                 136 ..........TPFOP4
     CRS_DV5 .......20                                                                                 187 ..........LED/CFG5_2                                                                                                             135 ..........VCCT
                                                                                                           186 ..........LED/CFG5_1                                                                                                         134 ..........VCCR
        RXER5 ...... 21                                                                                       185 ..........LED/CFG6_3                                                                                                      133 ..........TPFIN4
                                                                                                                  184 ..........LED/CFG6_2                                                                                                  132 ..........TPFIP4
         TXEN5 .......22                                                                                              183 ..........LED/CFG6_1                                                                                              131 ..........GNDA
       TXD5_0 .......23                                                                                                   182 ..........LED/CFG7_3                                                                                          130 ..........GNDA
       TXD5_1 .......24                                                                                                      181 ..........LED/CFG7_2                                                                                       129 ..........TPFIP3
       RXD4_1 .......25                                                                                                          180 ..........LED/CFG7_1                                                                                   128 ..........TPFIN3
       RXD4_0 .......26                                                                                                              179 ..........VCCD                                                                                     127 ..........VCCR
     CRS_DV4 .......27                                                                                                                  178 ..........GNDD                                                                                  126 ..........VCCT
        RXER4 .......28                                                                                                                     177 ..........LEDS0                                                                             125 ..........TPFOP3
         TXEN4 .......29                                                                                                                        176 ..........LEDS1                                                                         124 ..........TPFON3
       TXD4_0 .......30                                                                                                                            175 ..........LEDS2                                                                      123 ..........GNDA
         VCCIO .......31                                                                                                                               174 ..........LEDS3                                                                  122 ..........TPFON2
                                                                                                                                                           173 ..........LEDS4                                                              121 ..........TPFOP2
          GNDD .......32                                                                                                                                       172 ..........LEDS5                                                          120 ..........VCCR
       TXD4_1 .......33                                                                                                                                           171 ..........LEDS6                                                       119 ..........TPFIN2
       RXD3_1 .......34                                                                                                                                               170 ..........LEDS7                                                   118 ..........TPFIP2
       RXD3_0 .......35                                                                                                                                                   169 ..........LEDLATCH                                            117 ..........GNDA
     CRS_DV3 .......36                                                                                                                                                       168 ..........LEDCLK                                           116 ..........GNDA
        RXER3 .......37                                                                                                                                                          167 .......... TRST                                        115 ..........TPFIP1
         TXEN3 .......38                                                                                                                                                             166 ..........TCK                                      114 ..........TPFIN1
       TXD3_0 .......39                                                                                                                                                                 165 ..........TMS                                   113 ..........VCCR
       TXD3_1 .......40                                                                                                                                                                     164 ..........TDO                               112 ..........VCCT
       RXD2_1 .......41                                                                                                                                                                         163 ..........TDI                           111 ..........TPFOP1
       RXD2_0 .......42                                                                                                                                                                            162 ..........SD/TP4                     110 ..........TPFON1
     CRS_DV2 .......43                                                                                                                                                                                 161 ..........SD/TP5                 109 ..........GNDA
        RXER2 .......44                                                                                                                                                                                    160 ..........SD/TP6             108 ..........TPFON0
         TXEN2 .......45                                                                                                                                                                                       159 ..........SD/TP7         107 ..........TPFOP0
       TXD2_0 .......46                                                                                                                                                                                           158 ..........GNDA        106 ..........VCCR
       TXD2_1 .......47                                                                                                                                                                                               157 ..........TPFIP7  105 ..........TPFIN0

          GNDD .......48  Part #  LXT9781 XX  Rev #
          GNDD .......49  LOT #   XXXXXX
          GNDD .......50  FPO #   XXXXXXXX
          GNDD .......51
         VCCIO .......52  GNDD ...... 53
                             RXD1_1 ...... 54
                                 RXD1_0 ...... 55
                                     CRS_DV1 ...... 56
                                        RXER1 ...... 57

                                            TXEN1 ...... 58
                                                TXD1_0 ...... 59
                                                   TXD1_1 ...... 60
                                                       RXD0_1 ...... 61
                                                           RXD0_0 ...... 62
                                                              CRS_DV0 ...... 63
                                                                  RXER0 ...... 64
                                                                      TXEN0 ...... 65
                                                                          TXD0_0 ...... 66

                                                                             VCCIO ...... 67
                                                                                 GNDD ...... 68
                                                                                     TXD0_1 ...... 69

                                                                                        MDC ...... 70
                                                                                            MDIO ...... 71
                                                                                                GNDD ...... 72
                                                                                                   GNDD ...... 73
                                                                                                       GNDD ...... 74
                                                                                                           GNDD ...... 75
                                                                                                              TxSLEW_0 ...... 76
                                                                                                                  TxSLEW_1 ...... 77
                                                                                                                      GNDS ...... 78
                                                                                                                          PAUSE ...... 79
                                                                                                                             VCCD ...... 80
                                                                                                                                 GNDD ...... 81
                                                                                                                                     PWRDWN ...... 82
                                                                                                                                        RESET ...... 83
                                                                                                                                            MDINT ...... 84
                                                                                                                                                MDDIS ...... 85
                                                                                                                                                   GNDD ...... 86
                                                                                                                                                       GNDD ...... 87
                                                                                                                                                           VCCD ...... 88
                                                                                                                                                               GNDD ...... 89
                                                                                                                                                                  GNDD ...... 90
                                                                                                                                                                      GNDD ...... 91
                                                                                                                                                                          REFCLK ...... 92
                                                                                                                                                                             ADD_0 ...... 93
                                                                                                                                                                                 ADD_1 ...... 94
                                                                                                                                                                                     ADD_2 ...... 95
                                                                                                                                                                                        ADD_3 ...... 96
                                                                                                                                                                                            ADD_4 ...... 97
                                                                                                                                                                                                SD/TP3 ...... 98
                                                                                                                                                                                                   SD/TP2 ...... 99
                                                                                                                                                                                                       SD/TP1 ...... 100
                                                                                                                                                                                                           SD/TP0 ...... 101
                                                                                                                                                                                                               RBIAS ...... 102
                                                                                                                                                                                                                  GNDA ...... 103
                                                                                                                                                                                                                      TPFIP0 ...... 104

1. Ports 6 and 7 are available only on the LXT9781. These ports are not bonded out on the LXT9761.
Package Topside Markings

        Marking                                                                      Definition

Part #                    LXT9781 is the unique identifier for this product family.
Rev #                     Identifies the particular silicon "stepping" (Refer to Specification Update for additional stepping
Lot #                     information.)
FPO #                     Identifies the batch.
                          Identifies the Finish Process Order.

10                                                                                                                                                                                                                                          Datasheet
                                        Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

   Figure 3. LXT9781 PBGA Pin Assignments

   1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20

A  N/C     N/C   QCLK   GNDD      LED/ LED/ LED/ LED/ LED/ LED/ LED/                   VCCD   LEDS_4 LEDS_3 LEDS_7  TRST  SD6/  VCCT   TP    TP   A
                                CFG1_2 CFG2_2 CFG3_1 CFG4_2 CFG5_2 CFG6_1 CFG7_3                                          TP6         FIN7  FIP7

B  N/C    GNDD CRS_DV7  QSTAT     LED/    LED/ LED/    GNDD      LED/    LED/  VCCD    VCCD LEDS_1 LEDS_5    LED    TMS   SD5/  VCCT    TP   TP   B
                                CFG0_1  CFG2_3 CFG3_3          CFG5_3  CFG6_2                                CLK          TP5         FON7  FOP7

C  RXD7   RXD7   GNDD   VCCIO     LED/    LED/ LED/      LED/    LED/    LED/    LED/  GNDD   LEDS_2 LEDS_6  TDO    SD4/  SD7/  GNDA   TP     TP  C
     _1     _0                  CFG0_3  CFG1_3 CFG2_1  CFG4_1  CFG6_3  CFG7_2  CFG7_1                               TP4   TP7         FOP6  FON6

D  RXER7  TXEN7  TXD7   TXD7    VCCIO     LED/ LED/ LED/ LED/            LED/  GNDD    LEDS LED     TDI      TCK    GNDA VCCR GNDA     TP    TP   D
                   _0     _1            CFG0_2 CFG1_1 CFG3_2 CFG4_3    CFG5_1            _0 LATCH                                     FIP6  FIN6

E  RXD6   GNDD   RXD6   GNDD                                                                                              E VCCR GNDA VCCT VCCT
     _1            _0

F CRS_DV6 RXER6 TXEN6   TXD6                           TOP VIEW                                                           GNDA  GNDA   TP    TP   F
                          _0                           LXT9781BC                                                                      FIN5  FIP5

G VCCIO   TXD6   GNDD GNDD                                                                                                GNDA  GNDA    TP   TP   G
            _1                                                                                                                        FON5  FOP5

H  RXD5   GNDD   RXD5   CRS_                                                                                              VCCR GNDA     TP    TP  H
     _1            _0    DV5                                                                                                          FOP4  FON4

J                TXD5 TXD5                                     GNDD GNDD GNDD GNDD                                        VCCR GNDA    TP    TP   J
   RXER5 TXEN5 _0                                                                                                                     FIN4  FIP4
                        _1

K  GNDD   RXD4   RXD4   CRS_                                   GNDD GNDD GNDD GNDD                                        GNDA GNDA VCCT VCCT     K
            _1     _0    DV4

L  RXER4 TXEN4   TXD4   TXD4_1                                 GNDD GNDD GNDD GNDD                                        GNDA GNDA VCCT VCCT     L
                   _0

M VCCIO GNDD GNDD GNDD                                         GNDD GNDD GNDD GNDD                                        VCCR  GNDA   TP    TP   M
                                                                                                                                      FIN3  FIP3

N  RXD3   RXD3   CRS_   RXER3                                                                                             VCCR  GNDA    TP   TP   N
     _1     _0    DV3                                                                                                                 FON3  FOP3

P  TXEN3 GNDD    TXD3   TXD3                                                                                              GNDA  GNDA   TP     TP  P
                   _0     _1                                                                                                          FOP2  FON2

R  RXD2 RXD2 CRS_                                                                                                         GNDA GNDA    TP    TP   R
                 DV2 RXER2                                                                                                            FIP2  FIN2
   _1      _0

T  TXEN2  TXD2   TXD2   GNDD                                                                                              T VCCR GNDA VCCT VCCT
            _0     _1

U  N/C     N/C   N/C    N/C     GNDD    RXD0  RXD0     GNDD    N/C TxSLEW_1 GNDD       MDINT  SD1/  SD2/     SD3/   GNDA  VCCR  GNDA   TP   U TP
                                          _1    _0                                            TP1   TP2      TP3                      FIN1
                                                                                                                                            FIP1

V  VCCIO  RXD1          TXD1    GNDD    CRS_  TXD0     MDC     N/C     GNDS GNDD RESET ADD_2 ADD_1 ADD_3            SD0/  RBIAS GNDA    TP   TP   V
            _1 RXER1      _1             DV0    _0                                                                  TP0               FON1  FOP1

W  N/C    GNDD TXEN1    TXD1    GNDD RXER0 TXD0_1 MDIO         N/C     PAUSE GNDD PWRDWN GNDD GNDD ADD_0 ADD_4 GNDA VCCT               TP     TP  W
                          _0                                                                                                          FOP0  FON0

Y  N/C    RXD1 CRS_     N/C TXEN0 VCCIO       N/C TxSLEW_0 VCCD VCCD VCCD MDDIS GNDD GNDD REFCLK GNDD GNDD VCCT                        TP    TP   Y
                                                                                                                                      FIP0  FIN0
           _0    DV1

   1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20

1. Ports 6 and 7 are available only on the LXT9781.

Datasheet                                                                                                                                            11
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII
     Figure 4. LXT9761 PQFP Pin Assignments

                           208 ..........VCCIO
                              207 ..........QCLK
                                  206 ..........QSTAT
                                      205 ..........LED/CFG0_3
                                         204 ..........LED/CFG0_2
                                             203 ..........LED/CFG0_1
                                                 202 ..........LED/CFG1_3
                                                    201 ..........LED/CFG1_2
                                                        200 ..........LED/CFG1_1
                                                            199 ..........LED/CFG2_3
                                                               198 ..........LED/CFG2_2
                                                                   197 ..........LED/CFG2_1
                                                                       196 ..........N/C
                                                                           195 ..........N/C
                                                                              194 ..........N/C
                                                                                  193 ..........VCCIO
                                                                                      192 ..........GNDD
                                                                                         191 ..........N/C
                                                                                             190 ..........N/C
                                                                                                 189 ..........N/C
                                                                                                    188 ..........LED/CFG3_3
                                                                                                        187 ..........LED/CFG3_2
                                                                                                            186 ..........LED/CFG3_1
                                                                                                               185 ..........LED/CFG4_3
                                                                                                                   184 ..........LED/CFG4_2
                                                                                                                       183 ..........LED/CFG4_1
                                                                                                                           182 ..........LED/CFG5_3
                                                                                                                              181 ..........LED/CFG5_2
                                                                                                                                  180 ..........LED/CFG5_1
                                                                                                                                      179 ..........VCCD
                                                                                                                                         178 ..........GNDD
                                                                                                                                             177 ..........LEDS0
                                                                                                                                                 176 ..........LEDS1
                                                                                                                                                    175 ..........LEDS2
                                                                                                                                                        174 ..........LEDS3
                                                                                                                                                            173 ..........LEDS4
                                                                                                                                                                172 ..........LEDS5
                                                                                                                                                                   171 ..........LEDS6
                                                                                                                                                                       170 ..........LEDS7
                                                                                                                                                                           169 ..........LEDLATCH
                                                                                                                                                                              168 ..........LEDCLK
                                                                                                                                                                                  167 .......... TRST
                                                                                                                                                                                      166 ..........TCK
                                                                                                                                                                                         165 ..........TMS
                                                                                                                                                                                             164 ..........TDO
                                                                                                                                                                                                 163 ..........TDI
                                                                                                                                                                                                    162 ..........N/C
                                                                                                                                                                                                        161 ..........SD/TP3
                                                                                                                                                                                                            160 ..........SD/TP4
                                                                                                                                                                                                                159 ..........SD/TP5
                                                                                                                                                                                                                   158 ..........GNDA
                                                                                                                                                                                                                       157 ..........TPFIP5

         GNDD ...... 1     Part # LXT9761 XX          Rev                                                                                                                                                                                 156 ..........TPFIN5
      RXD5_1 ...... 2                                                                                                                                                                                                                     155 ..........VCCR
      RXD5_0 ...... 3      LOT # XXXXXX                                                                                                                                                                                                   154 ..........TPFOP5
    CRS_DV5 ...... 4                                                                                                                                                                                                                      153 ..........TPFON5
       RXER5 ...... 5      FPO # XXXXXXXX                                                                                                                                                                                                 152 ..........GNDA
                                                                                                                                                                                                                                          151 ..........TPFON4
        TXEN5 ...... 6                                                                                                                                                                                                                    150 ..........TPFOP4
      TXD5_0 ...... 7                                                                                                                                                                                                                     149 ..........VCCT
      TXD5_1 ...... 8                                                                                                                                                                                                                     148 ..........VCCR
      RXD4_1 ...... 9                                                                                                                                                                                                                     147 ..........TPFIN4
      RXD4_0 ...... 10                                                                                                                                                                                                                    146 ..........TPFIP4
    CRS_DV4 ...... 11                                                                                                                                                                                                                     145 ..........GNDA
       RXER4 ...... 12                                                                                                                                                                                                                    144 ..........GNDA
        TXEN4 ...... 13                                                                                                                                                                                                                   143 ..........TPFIP3
      TXD4_0 ...... 14                                                                                                                                                                                                                    142 ..........TPFIN3
                                                                                                                                                                                                                                          141 ..........VCCR
        VCCIO ...... 15                                                                                                                                                                                                                   140 ..........TPFOP3
         GNDD ...... 16                                                                                                                                                                                                                   139 ..........TPFON3
      TXD4_1 ...... 17                                                                                                                                                                                                                    138 ..........GNDA
      RXD3_1 ...... 18                                                                                                                                                                                                                    137 ..........N/C
      RXD3_0 ...... 19                                                                                                                                                                                                                    136 ..........N/C
    CRS_DV3 ...... 20                                                                                                                                                                                                                     135 ..........N/C
       RXER3 ...... 21                                                                                                                                                                                                                    134 ..........N/C
        TXEN3 ...... 22                                                                                                                                                                                                                   133 ..........N/C
      TXD3_0 ...... 23                                                                                                                                                                                                                    132 ..........N/C
      TXD3_1 ...... 24                                                                                                                                                                                                                    131 ..........N/C
                                                                                                                                                                                                                                          130 ..........N/C
            N/C ...... 25                                                                                                                                                                                                                 129 ..........N/C
            N/C ...... 26                                                                                                                                                                                                                 128 ..........N/C
            N/C ...... 27                                                                                                                                                                                                                 127 ..........N/C
            N/C ...... 28                                                                                                                                                                                                                 126 ..........N/C
            N/C ...... 29                                                                                                                                                                                                                 125 ..........N/C
            N/C ...... 30                                                                                                                                                                                                                 124 ..........N/C
        VCCIO ...... 31                                                                                                                                                                                                                   123 ..........GNDA
         GNDD ...... 32                                                                                                                                                                                                                   122 ..........TPFON2
            N/C ...... 33                                                                                                                                                                                                                 121 ..........TPFOP2
            N/C ...... 34                                                                                                                                                                                                                 120 ..........VCCR
            N/C ...... 35                                                                                                                                                                                                                 119 ..........TPFIN2
            N/C ...... 36                                                                                                                                                                                                                 118 ..........TPFIP2
            N/C ...... 37                                                                                                                                                                                                                 117 ..........GNDA
            N/C ...... 38                                                                                                                                                                                                                 116 ..........GNDA
            N/C ...... 39                                                                                                                                                                                                                 115 ..........TPFIP1
            N/C ...... 40                                                                                                                                                                                                                 114 ..........TPFIN1
      RXD2_1 ...... 41                                                                                                                                                                                                                    113 ..........VCCR
      RXD2_0 ...... 42                                                                                                                                                                                                                    112 ..........VCCT
    CRS_DV2 ...... 43                                                                                                                                                                                                                     111 ..........TPFOP1
       RXER2 ...... 44                                                                                                                                                                                                                    110 ..........TPFON1
        TXEN2 ...... 45                                                                                                                                                                                                                   109 ..........GNDA
      TXD2_0 ...... 46                                                                                                                                                                                                                    108 ..........TPFON0
      TXD2_1 ...... 47                                                                                                                                                                                                                    107 ..........TPFOP0
         GNDD ...... 48                                                                                                                                                                                                                   106 ..........VCCR
         GNDD ...... 49                                                                                                                                                                                                                   105 ..........TPFIN0
         GNDD ...... 50
         GNDD ...... 51
        VCCIO ...... 52

                           GNDD .......53
                              RXD1_1 .......54
                                  RXD1_0 .......55
                                      CRS_DV1 .......56
                                          RXER1 .......57

                                             TXEN1 .......58
                                                 TXD1_0 .......59
                                                     TXD1_1 .......60
                                                        RXD0_1 .......61
                                                            RXD0_0 .......62
                                                                CRS_DV0 .......63
                                                                   RXER0 .......64
                                                                       TXEN0 .......65
                                                                           TXD0_0 .......66

                                                                              VCCIO .......67
                                                                                  GNDD .......68
                                                                                      TXD0_1 .......69

                                                                                          MDC .......70
                                                                                             MDIO .......71
                                                                                                 GNDD .......72
                                                                                                     GNDD .......73
                                                                                                        GNDD .......74
                                                                                                            GNDD .......75
                                                                                                                TxSLEW_0 .......76
                                                                                                                   TxSLEW_1 .......77
                                                                                                                       GNDS .......78
                                                                                                                           PAUSE .......79
                                                                                                                              VCCD .......80
                                                                                                                                  GNDD .......81
                                                                                                                                      PWRDWN .......82
                                                                                                                                          RESET .......83
                                                                                                                                             MDINT .......84
                                                                                                                                                 MDDIS .......85
                                                                                                                                                     VCCD .......86
                                                                                                                                                        GNDD .......87
                                                                                                                                                            VCCD .......88
                                                                                                                                                                GNDD .......89
                                                                                                                                                                   GNDD .......90
                                                                                                                                                                       GNDD .......91
                                                                                                                                                                           REFCLK .......92
                                                                                                                                                                               ADD_0 .......93
                                                                                                                                                                                  ADD_1 .......94
                                                                                                                                                                                      ADD_2 .......95
                                                                                                                                                                                          ADD_3 .......96
                                                                                                                                                                                             ADD_4 .......97

                                                                                                                                                                                                 N/C .......98
                                                                                                                                                                                                     SD/TP2 .......99
                                                                                                                                                                                                        SD/TP1 .......100
                                                                                                                                                                                                            SD/TP0 .......101
                                                                                                                                                                                                                RBIAS .......102

                                                                                                                                                                                                                   GNDA .......103
                                                                                                                                                                                                                       TPFIP0 .......104

1. Ports 6 and 7 are available only on the LXT9781.
Package Topside Markings

        Marking                                                                             Definition
Part #                     LXT9761 is the unique identifier for this product family.
Rev #                      Identifies the particular silicon "stepping" (Refer to Specification Update for additional stepping information.)
Lot #                      Identifies the batch.
FPO #                      Identifies the Finish Process Order.

12                                                                                                                                                                                                                                           Datasheet
                         Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Table 1. LXT97x1 RMII Signal Descriptions

9761 Pin#     9781 Pin#
  PQFP
                         Symbol  Type1                     Signal Description2, 3

           PQFP  PBGA

                                 RMII Data Interface Pins

                                           Reference Clock. 50 MHz RMII reference clock is required

92         92    Y15 REFCLK      I         at this pin. The LXT97x1 samples RMII inputs on the rising
                                           edge of REFCLK, and drives RMII outputs on the falling

                                           edge.

66         66    V7      TXD0_0            Transmit Data - Port 0. Inputs containing 2-bit parallel di-bits
69
           69    W7 TXD0_1       I         to be transmitted from port 0 are clocked in synchronously to

                                           REFCLK.

59         59    W4 TXD1_0                 Transmit Data - Port 1. Inputs containing 2-bit parallel di-bits
60
           60    V4      TXD1_1  I         to be transmitted from port 1 are clocked in synchronously to

                                           REFCLK.

46         46    T2      TXD2_0            Transmit Data - Port 2. Inputs containing 2-bit parallel di-bits
47
           47    T3      TXD2_1  I         to be transmitted from port 2 are clocked in synchronously to

                                           REFCLK.

23         39    P3      TXD3_0            Transmit Data - Port 3. Inputs containing 2-bit parallel di-bits
24
           40    P4      TXD3_1  I         to be transmitted from port 3 are clocked in synchronously to

                                           REFCLK.

14         30    L3      TXD4_0            Transmit Data - Port 4. Inputs containing 2-bit parallel di-bits
17
           33    L4      TXD4_1  I         to be transmitted from port 4 are clocked in synchronously to

                                           REFCLK.

7          23    J3      TXD5_0            Transmit Data - Port 5. Inputs containing 2-bit parallel di-bits
8
           24    J4      TXD5_1  I         to be transmitted from port 5 are clocked in synchronously to

                                           REFCLK.

           14    F4      TXD6_0            Transmit Data - Port 6. Inputs containing 2-bit parallel di-bits

          17    G2      TXD6_1  I         to be transmitted from port 6 are clocked in synchronously to

                                           REFCLK.

           7     D3      TXD7_0            Transmit Data - Port 7. Inputs containing 2-bit parallel di-bits

          8     D4      TXD7_1  I         to be transmitted from port 7 are clocked in synchronously to

                                           REFCLK.

                 Y5

65         65    W3 TXEN0

58         58    T1      TXEN1
45         45            TXEN2
22                                         Transmit Enable - Ports 0 - 7. Active High input enables
13         38    P1      TXEN3
6                                I         respective port transmitter. This signal must be synchronous
          29    L2      TXEN4
                                           to the REFCLK.
           22            TXEN5
           13    J2      TXEN6

          6     F3      TXEN7

                 D2

62         62    U7      RXD0_0  O         Receive Data - Port 0. Receive data signals (2-bit parallel di-
61         61                              bits) are driven synchronously to REFCLK.
                 U6      RXD0_1

55         55    Y2      RXD1_0  O         Receive Data - Port 1. Receive data signals (2-bit parallel di-
54         54                              bits) are driven synchronously to REFCLK.
                 V2      RXD1_1

1. Type Column Coding: I = Input, O = Output, OD = Open Drain
2. The LXT97x1 supports the 802.3 MDIO register set. Specific bits in the registers are referenced using an "X.Y" notation,

   where X is the register number (0-32) and Y is the bit number (0-15).
3. Ports 6 and 7 are available only on the LXT9781. These pins are not bonded out on the LXT9761.

Datasheet                                                                                                                    13
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

    Table 1. LXT97x1 RMII Signal Descriptions (Continued)

9761 Pin#     9781 Pin#
  PQFP
                         Symbol   Type1                    Signal Description2, 3

           PQFP  PBGA

    42     42    R2      RXD2_0   O      Receive Data - Port 2. Receive data signals (2-bit parallel di-
    41                                   bits) are driven synchronously to REFCLK.
           41    R1      RXD2_1

    19     35    N2      RXD3_0   O      Receive Data - Port 3. Receive data signals (2-bit parallel di-
    18                                   bits) are driven synchronously to REFCLK.
           34    N1      RXD3_1

    10     26    K3      RXD4_0   O      Receive Data - Port 4. Receive data signals (2-bit parallel di-
    9      25                            bits) are driven synchronously to REFCLK.
                 K2      RXD4_1

    3      19    H3      RXD5_0   O      Receive Data - Port 5. Receive data signals (2-bit parallel
    2                                    di-bits) are driven synchronously to REFCLK.
           18    H1      RXD5_1

          10    E3      RXD6_0   O      Receive Data - Port 6. Receive data signals (2-bit parallel di-
          9                             bits) are driven synchronously to REFCLK.
                 E1      RXD6_1

          3     C2      RXD7_0   O      Receive Data - Port 7. Receive data signals (2-bit parallel
          2                             di-bits) are driven synchronously to REFCLK.
                 C1      RXD7_1

                 V6

    63     63    Y3      CRS_DV0

    56     56    R3      CRS_DV1         Carrier Sense/Receive Data Valid - Ports 0 - 7. On
    43     43            CRS_DV2

    20     36    N3      CRS_DV3  O      detection of valid carrier, these signals are asserted
    11     27                            asynchronously with respect to REFCLK. CRS_DVn is
                 K4      CRS_DV4

    4      20    H4      CRS_DV5         deasserted on loss of carrier, synchronous to REFCLK.
          11            CRS_DV6

          4     F1      CRS_DV7

                 B3

                 W6

    64     64    V3      RXER0

    57     57    R4      RXER1
    44     44            RXER2
    21                                   Receive Error - Ports 0 - 7. These signals are synchronous
    12     37    N4      RXER3
    5                             O      to the respective REFCLK. Active High indicates that
          28    L1      RXER4
                                         received code group is invalid, or that PLL is not locked.
           21            RXER5
           12    J1      RXER6

          5     F2      RXER7

                 D1

1. Type Column Coding: I = Input, O = Output, OD = Open Drain
2. The LXT97x1 supports the 802.3 MDIO register set. Specific bits in the registers are referenced using an "X.Y" notation,

   where X is the register number (0-32) and Y is the bit number (0-15).
3. Ports 6 and 7 are available only on the LXT9781. These pins are not bonded out on the LXT9761.

14                                                                                 Datasheet
                           Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Table 1. LXT97x1 RMII Signal Descriptions (Continued)

9761 Pin#       9781 Pin#
  PQFP
                           Symbol  Type1                     Signal Description2, 3

           PQFP  PBGA

                                RMII Control Interface Pins

                                          Management Data Clock. Clock for the MDIO serial data

70         70         V8   MDC        I   channel.

                                          Maximum frequency is 8 MHz.

71         71         W8 MDIO      I/O    Management Data Input/Output. Bidirectional serial data
                                          channel for PHY/STA communication.

                                          Management Data Interrupt. When bit 18.1 = 1, an active

84         84    U12 MDINT         OD Low output on this pin indicates status change. Interrupt is

                                          cleared when Register 19 is read.

                                          Management Disable.

                                          When MDDIS is High, the MDIO is disabled from read and

                                          write operations.

85         85    Y12 MDDIS            I   When MDDIS is Low at power up or reset, the Hardware
                                          Control Interface pins control only the initial or "default"

                                          values of their respective register bits. After the power-up/

                                          reset cycle is complete, bit control reverts to the MDIO serial

                                          channel.

1. Type Column Coding: I = Input, O = Output, OD = Open Drain
2. The LXT97x1 supports the 802.3 MDIO register set. Specific bits in the registers are referenced using an "X.Y" notation,

   where X is the register number (0-32) and Y is the bit number (0-15).
3. Ports 6 and 7 are available only on the LXT9781. These pins are not bonded out on the LXT9761.

Table 2. LXT97x1 Signal Detect/TP Select Signal Descriptions

9761       9781 Pin#
Pin#
                           Symbol  Type1                     Signal Description2
PQFP
           PQFP  PBGA

101        101   V16 SD0/TP0              Signal Detect - Ports 0 - 7. Tying the SD/TPn pins High or to

100        100   U13 SD1/TP1              a PECL input sets bit 16.0 = 1 and the respective port is

99         99    U14 SD2/TP2              forced to FX mode. In the absence of an active link, the pin

161        98    U15 SD3/TP3              must be pulled High to enable loopback in FX mode. Do not

                                   I      enable Auto-Negotiation if FX mode is selected.

160        162   C16 SD4/TP4              The SD/TPn pins have internal pull-downs. When not using

159        161   B17 SD5/TP5              FX mode, SD/TPn pins should be tied to GNDA.

          160   A17 SD6/TP6              TP Select - Ports 0 - 7. Tying the SD/TPn pins Low sets bit
                                          16.0 = 0 and forces the respective port to TP mode.
          159   C17 SD7/TP7

1. Type Column Coding: I = Input, O = Output.
2. Ports 6 and 7 are available only on the LXT9781. These pins are not bonded out on the LXT9761.

Datasheet                                                                                                                    15
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

    Table 3. LXT97x1 Network Interface Signal Descriptions

    9761             9781          Symbol           Type1              Signal Description2
    Pin#             Pin#

    PQFP   PQFP            PBGA

107, 108   107, 108   W19, W20     TPFOP0, TPFON0                     Twisted-Pair/Fiber Outputs,
111, 110   111, 110   V20, V19     TPFOP1, TPFON1                     Positive & Negative - Ports 0-7.
121, 122   121, 122   P19, P20     TPFOP2, TPFON2
140, 139   125, 124   N20, N19     TPFOP3, TPFON3                     During 100BASE-TX or 10BASE-T operation,
150, 151   136, 137   H19, H20     TPFOP4, TPFON4
154, 153   140, 139   G20, G19     TPFOP5, TPFON5   AO                TPFO pins drive 802.3 compliant pulses onto
           150, 151   C19, C20     TPFOP6, TPFON6                     the line.
  ,      154, 153   B20, B19     TPFOP7, TPFON7
  ,                                                                 During 100BASE-FX operation, TPFO pins
                                                                      produce differential PECL outputs for fiber
                                                                      transceivers.

104, 105   104, 105   Y19, Y20     TPFIP0, TPFIN0                     Twisted-Pair/Fiber Inputs,
115, 114   115, 114   U20, U19     TPFIP1, TPFIN1                     Positive & Negative - Ports 0-7.
118, 119   118, 119   R19, R20     TPFIP2, TPFIN2
143, 142   129, 128   M20, M19     TPFIP3, TPFIN3                     During 100BASE-TX or 10BASE-T operation,
146, 147   132, 133    J20, J19    TPFIP4, TPFIN4
157, 156   143, 142   F20, F19     TPFIP5, TPFIN5   AI                TPFI pins receive differential 100BASE-TX or
           146, 147   D19, D20     TPFIP6, TPFIN6                     10BASE-T signals from the line.
  ,      157, 156   A20, A19     TPFIP7, TPFIN7
  ,                                                                 During 100BASE-FX operation, TPFI pins
                                                                      receive differential PECL inputs from fiber
                                                                      transceivers.

1. Type Column Coding: I = Input, O = Output.
2. Ports 6 and 7 are available only on the LXT9781. These pins are not bonded out on the LXT9761.

    Table 4. LXT97x1 JTAG Test Signal Descriptions

    PQFP   9781 PBGA       Symbol  Type2                              Signal Description
    Pin#1       Pin#

    163    D14        TDI          I, IP           Test Data Input. Test data sampled with respect to the rising edge
                                                   of TCK.

    164    C15        TDO          O               Test Data Output. Test data driven with respect to the falling edge
                                                   of TCK.

    165    B16        TMS          I, IP           Test Mode Select.

    166    D15        TCK          I, ID           Test Clock. Clock input for JTAG test (REFCLK).

    167    A16        TRST         I, IP           Test Reset. Reset input for JTAG test.

1. Pin numbers apply to both the LXT9761 and the LXT9781.
2. Type Column Coding: I = Input, O = Output, IP = weak Internal Pull-up, ID = weak Internal pull-Down.

16                                                                                                       Datasheet
                        Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Table 5. LXT97x1 Miscellaneous Signal Descriptions

PQFP   9781 PBGA  Symbol    Type2                      Signal Description3
Pin#1       Pin#

                                   Tx Output Slew Controls 0 and 1. These pins select the TX output
                                   slew rate (rise and fall time) as follows:

                                   TxSLEW_1 TxSLEW_0 Slew Rate (Rise and Fall Time)

76         Y8     TxSLEW_0  I      0                0          2.5 ns

77         U10    TxSLEW_1         0                1          3.1 ns

                                   1                0          3.7 ns

                                   1                1          4.3 ns

                                   Pause. Sets the default value of bit 4.10 (PAUSE). When High, the

79         W10    PAUSE     I      LXT97x1 advertises Pause capabilities on all ports during auto-

                                   negotiation.

82         W12    PWRDWN    I      Power-Down. When High, forces the LXT97x1 into global power-down
                                   mode. Refer to "Power-Down Mode" on page 27 for more information.

83         V12    RESET     I      Reset. This active Low input is OR'ed with the control register Reset bit
                                   (0.15). When held Low, all outputs are forced to inactive state.

                                   Address . Sets base address. Each port adds its port number
                                   (starting with 0) to this address to determine its PHY address.

97         W16    ADD_4     I      Port 0 Address = Base + 0.

96         V15    ADD_3     I      Port 1 Address = Base + 1.

95         V13    ADD_2     I      Port 2 Address = Base + 2.

94         V14    ADD_1     I      Port 3 Address = Base + 3.

93                ADD_0     I      Port 4 Address = Base + 4.

           W15                     Port 5 Address = Base + 5.

                                   Port 6 Address = Base + 6 (LXT9781 Only).

                                   Port 7 Address = Base + 7 (LXT9781 Only).

102        V17    RBIAS     AI     Bias. This pin provides bias current for the internal circuitry. Must be tied

                                   to ground through a 22.1 k 1% resistor.

206        B4     QSTAT     O      Quick Status. Provides continuous PHY status updates, without the
                                   need for constant polling.

207        A3     QCLK      I      Quick Clock. Clock used for sending out QSTAT information. Maximum
                                   frequency is 25 MHz.

1. Pin numbers apply to both the LXT9761 and the LXT9781.
2. Type Column Coding: I = Input, O = Output, A = Analog, IP = weak Internal Pull-up, ID = weak Internal pull-Down.
3. The LXT97x1 supports the 802.3 MDIO register set. Specific bits in the registers are referenced using an "X.Y" notation,

   where X is the register number (0-32) and Y is the bit number (0-15).

Datasheet                                                                                                                    17
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

    Table 6. LXT97x1 Power Supply Signal Descriptions

    PQFP                         9781 PBGA              Symbol  Type               Signal Description
    Pin#1                             Pin#

LXT9761/81:                 A12, B11, B12, Y9, Y10,     VCCD    -     Digital Power Supply - Core. +3.3V supply
80, 88, 179                 Y11                                       for core digital circuits.

LXT9761 Only:
86

                                                                      Digital Power Supply - I/O Ring. +3.3V

15, 31, 52, 67, 193, 208 C4, D5, G1, M1, V1, Y6 VCCIO           -     supply for digital I/O circuits. Regardless of
                                                                      the IO supply, digital I/O pins remain tolerant

                                                                      of 5V signal levels.

LXT9761/81:                 D17, E17, H17, J17,         VCCR    -     Analog Power Supply. +3.3V supply for all
                            M17, N17, T17, U17                        analog receive circuits.
106, 113, 120, 141, 148,
155

LXT9781 Only:
127, 134

LXT9761/81:                 A18, B18, E19, E20,         VCCT    -     Analog Power Supply. +3.3V supply for all
112, 149                    K19, K20, L19, L20,                       analog transmit circuits.
                            T19, T20, W18, Y18
LXT9781 Only:
126, 135

LXT9761/81:                 A4, B2, B8, C3, C12,                      Digital Ground. Ground return for both core
1, 16, 32, 48-51, 53, 68,
72-75, 81, 87, 89, 90, 91,  D11, E2, E4, G3, G4, H2,    GNDD    -     and I/O digital supplies (VCCD and VCCIO).
178, 192                    J9 - J12, K1, K9 - K12, L9                All ground pins can be tied together using a
                            - L12, M2, M3, M4, M9 -
LXT9781 Only:               M12, P2, T4, U5, U8,                      single ground plane.
86                          U11, V5, V11, W2, W5,
                            W11,W13, W14, Y13,
                            Y14, Y16, Y17

103, 109, 116, 117, 123,    C18, D16, D18, E18,                       Analog Ground. Ground return for analog
138, 144, 145, 152, 158     F17, F18, G17, G18,
(LXT9761 and LXT9781)       H18, J18, K17, K18,         GNDA    -     supply. All ground pins can be tied together
                            L17, L18, M18, N18,
130, 131 (LXT9781 Only)     P17, P18, R17, R18,                       using a single ground plane.
                            T18, U16, U18, V18,
                            W17

                                                                      Substrate Ground. Ground for chip

78                          V10                         GNDS    -     substrate. All ground pins can be tied

                                                                      together using a single ground plane.

1. Unless otherwise noted, pin numbers apply to both the LXT9761 and the LXT9781.

18                                                                                                     Datasheet
                            Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Table 7. LXT97x1 LED Signal Descriptions

9761             9781        Symbol      Type1                  Signal Description2
Pin#             Pin#

PQFP       PQFP        PBGA

                                                Serial LEDs 0 - 7. Each serial LED output indicates a

                       D12                      particular status condition for every port. Bit 0 is assigned

177        177         B13 LEDS_0               to Port 0, bit 1 to Port 1, etc. There are 8 possible LEDs

176        176         C13   LEDS_1             per port, for a total of 48 display LEDs. However, typical
175        175               LEDS_2
                                                equipment designs use no more than 3 LEDs per port,

174        174         A14 LEDS_3        O      selected by the designer. Using per-event, rather than
                                                per-port outputs reduces the number of serial shift
173        173         A13 LEDS_4

172        172         B14   LEDS_5             registers required. Instead of requiring an external serial-
171        171               LEDS_6
                                                to-parallel shift register for each port, this method

170        170         C14 LEDS_7               requires only one per LED type, reducing board space

                       A15                      and component costs. Refer to "Serial LED Functions"

                                                on page 38 for details.

168        168         B15 LEDCLK        O      LED Clock. 1 MHz clock for LED serial data output.

169        169         D13 LEDLATCH      O      LED Framing. Framing signal for serial LED outputs.

                                                Port 0 LED Drivers 1 -3. These pins drive LED

                                                indicators for Port 0. Each LED can display one of

203        203         B5    LED/CFG0_1         several available status conditions as selected by the
                                                LED Configuration Register (refer to Table 48 on page 74

204        204         D6    LED/CFG0_2  I/OD/OS for details).

205        205         C5    LED/CFG0_3         Port 0 Configuration Inputs 1-3. When operating in
                                                Hardware Control Mode, these pins also provide
                                                configuration control options (refer to Table 9 on page 29
                                                for details).

                                                Port 1 LED Drivers 1 -3. These pins drive LED

                                                indicators for Port 1. Each LED can display one of

200        200         D7    LED/CFG1_1         several available status conditions as selected by the
                                                LED Configuration Register (refer to Table 48 on page 74

201        201         A5    LED/CFG1_2  I/OD/OS for details).

202        202         C6    LED/CFG1_3         Port 1 Configuration Inputs 1-3. When operating in
                                                Hardware Control Mode, these pins also provide

                                                configuration control options (refer to Table 9 on page 29

                                                for details).

                                                Port 2 LED Drivers 1 -3. These pins drive LED

                                                indicators for Port 2. Each LED can display one of

197        197         C7    LED/CFG2_1         several available status conditions as selected by the
                                                LED Configuration Register (refer to Table 48 on page 74

198        198         A6    LED/CFG2_2  I/OD/OS for details).

199        199         B6    LED/CFG2_3         Port 2 Configuration Inputs 1-3. When operating in
                                                Hardware Control Mode, these pins also provide
                                                configuration control options (refer to Table 9 on page 29
                                                for details).

                                                Port 3 LED Drivers 1 -3. These pins drive LED

                                                indicators for Port 3. Each LED can display one of

186        194         A7    LED/CFG3_1         several available status conditions as selected by the
                                                LED Configuration Register (refer to Table 48 on page 74

187        195         D8    LED/CFG3_2  I/OD/OS for details).

188        196         B7    LED/CFG3_3         Port 3 Configuration Inputs 1-3. When operating in
                                                Hardware Control Mode, these pins also provide
                                                configuration control options (refer to Table 9 on page 29
                                                for details).

1. Type Column Coding: I = Input, O = Output, A = Analog, OD = Open Drain, OS = Open Source.
2. Ports 6 and 7 are available only on the LXT9781. These pins are not bonded out on the LXT9761.

Datasheet                                                                                               19
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

    Table 7. LXT97x1 LED Signal Descriptions (Continued)

    9761                9781          Symbol    Type1                  Signal Description2
    Pin#                Pin#

    PQFP  PQFP                PBGA

                                                        Port 4 LED Drivers 1 -3. These pins drive LED

    183            189        C8    LED/CFG4_1          indicators for Port 4. Each LED can display one of
                                                        several available status conditions as selected by the
                                                        LED Configuration Register (refer to Table 48 on page 74

    184            190        A8    LED/CFG4_2  I/OD/OS for details).

    185            191        D9    LED/CFG4_3          Port 4 Configuration Inputs 1-3. When operating in
                                                        Hardware Control Mode, these pins also provide

                                                        configuration control options (refer to Table 9 on page 29
                                                        for details).

                                                        Port 5 LED Drivers 1 -3. These pins drive LED

                                                        indicators for Port 5. Each LED can display one of

    180            186        D10 LED/CFG5_1            several available status conditions as selected by the
                                                        LED Configuration Register (refer to Table 48 on page 74

    181            187        A9    LED/CFG5_2  I/OD/OS for details).

    182            188        B9    LED/CFG5_3          Port 5 Configuration Inputs 1-3. When operating in
                                                        Hardware Control Mode, these pins also provide

                                                        configuration control options (refer to Table 9 on page 29

                                                        for details).

                                                        Port 6 LED Drivers 1 -3. These pins drive LED

                                                        indicators for Port 6. Each LED can display one of

                  183        A10 LED/CFG6_1            several available status conditions as selected by the
                                                        LED Configuration Register (refer to Table 48 on page 74

                  184        B10   LED/CFG6_2  I/OD/OS for details).

                  185        C9    LED/CFG6_3          Port 6 Configuration Inputs 1-3. When operating in
                                                        Hardware Control Mode, these pins also provide
                                                        configuration control options (refer to Table 9 on page 29
                                                        for details).

                                                        Port 7 LED Drivers 1 -3. These pins drive LED

                                                        indicators for Port 7. Each LED can display one of

                  180        C11 LED/CFG7_1            several available status conditions as selected by the
                                                        LED Configuration Register (refer to Table 48 on page 74

                  181        C10 LED/CFG7_2    I/OD/OS for details).

                  182        A11 LED/CFG7_3            Port 7 Configuration Inputs 1-3. When operating in
                                                        Hardware Control Mode, these pins also provide
                                                        configuration control options (refer to Table 9 on page 29
                                                        for details).

1. Type Column Coding: I = Input, O = Output, A = Analog, OD = Open Drain, OS = Open Source.
2. Ports 6 and 7 are available only on the LXT9781. These pins are not bonded out on the LXT9761.

    Table 8. Unused Pins

    LXT9761 PQFP              LXT9781 PBGA      Symbol  Type           Signal Description
           Pin#1                     Pin#

25-30, 33-40, 98,       A1,A2,B1,U1,U2,U3,U4,                          No Connection. These pins should be left
124-137, 162,                                                          unconnected.
189-191, 194-196        U9,V9,W1,W9,            N/C     

                        Y1,Y4,Y7

1. These pins are used for the two additional ports available on the LXT9781. They are not bonded out on the LXT9761.

20                                                                                                 Datasheet
           Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

2.0        Functional Description

2.1        Introduction

2.1.1      The LXT9781 is an eight-port Fast Ethernet 10/100 Transceiver that supports 10 Mbps and 100
           Mbps networks. It complies with all applicable requirements of IEEE 802.3. The LXT9781
2.1.2      provides a Reduced MII (RMII) for each individual network port to interface with multiple 10/100
           MACs. Each port can directly drive either a 100BASE-TX line (up to 100 meters) or a 10BASE-T
           line (up to 185 meters). The LXT9781 also supports 100BASE-FX operation via a Pseudo-ECL
           (PECL) interface. The LXT9761 offers the same features and functionality in a six-port device.
           This data sheet uses the singular designation "LXT97x1" to refer to both devices.

           OSPTM Architecture

           Intel's LXT97x1 incorporates high-efficiency Optimal Signal ProcessingTM design techniques,
           combining the best properties of digital and analog signal processing to produce a truly optimal
           device.

           The receiver utilizes decision feedback equalization to increase noise and cross-talk immunity by
           as much as 3 dB over an ideal all-analog equalizer. Using OSP mixed-signal processing techniques
           in the receive equalizer avoids the quantization noise and calculation truncation errors found in
           traditional DSP-based receivers (typically complex DSP engines with A/D converters). The result
           is improved receiver noise and cross-talk performance.

           The OSP architecture also requires substantially less computational logic than traditional DSP-
           based designs. This lowers power consumption and also reduces the logic switching noise
           generated by DSP engines clocked at speeds up to 125 MHz. The logic switching noise can be a
           considerable source of EMI generated on the device's power supplies.

           The OSP-based LXT97x1 provides improved data recovery, EMI performance and power
           consumption.

           Comprehensive Functionality

           The LXT97x1 performs all functions of the Physical Coding Sublayer (PCS) and Physical Media
           Attachment (PMA) sublayer as defined in the IEEE 802.3 100BASE-X specification. This device
           also performs all functions of the Physical Media Dependent (PMD) sublayer for 100BASE-TX
           connections.

           On power-up, the LXT97x1 reads its configuration pins to check for forced operation settings. If
           not configured for forced operation, each port uses auto-negotiation/parallel detection to
           automatically determine line operating conditions. If the PHY device on the other side of the link
           supports auto-negotiation, the LXT97x1 will auto-negotiate with it using Fast Link Pulse (FLP)
           Bursts. If the PHY partner does not support auto-negotiation, the LXT97x1 will automatically
           detect the presence of either link pulses (10 Mbps PHY) or Idle symbols (100 Mbps PHY) and set
           its operating conditions accordingly.

           The LXT97x1 provides half-duplex and full-duplex operation at 100 Mbps and 10 Mbps.

Datasheet                          21
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

2.2      Interface Descriptions

2.2.1    10/100 Network Interface

                  The LXT97x1 supports both 10BASE-T and 100BASE-TX Ethernet over twisted-pair, or 100
                  Mbps Ethernet over fiber media (100BASE-FX). Each network interface port consists of four
                  external pins (two differential signal pairs). The pins are shared between twisted-pair (TP) and
                  fiber. The LXT97x1 pinout is designed to interface seamlessly with dual-high stacked RJ45
                  connectors. Refer to Table 3 for specific pin assignments.

                  The LXT97x1 output drivers generate either 100BASE-TX, 10BASE-T, or 100BASE-FX output.
                  When not transmitting data, the LXT97x1 generates 802.3-compliant link pulses or idle code.
                  Input signals are decoded either as a 100BASE-TX, 100-BASE-FX, or 10BASE-T input,
                  depending on the mode selected. Auto-negotiation/parallel detection or manual control is used to
                  determine the speed of this interface.

    Figure 5. LXT97x1 Interfaces

         RMII                              TXENn      TPFOPn  Network
         DATA                             TXDn_0      TPFONn     I/F
                                          TXDn_1
           I/F                                        TPFIPn
                                           RXDn_0     TPFINn
         MDIO                              RXDn_1
         Mgmt                              CRS_DVn

           I/F                               RXERn

                                          MDIO
                                          MDC
                                          MDINT

                                          MDDIS

                                     VCC  LED/CFGn_n  RBIAS   22.1k
                                          LEDS_n
         Port LEDs/                       LEDLAT      VCCIO                    +3.3V
         Hardware                         LEDCLK      VCCD                     +3.3V
         Control I/F                                  GNDD
                                          ADD                     .01uF
           Quick                          QSTAT
           Status                         QCLK

             I/F

2.2.1.1  Twisted-Pair Interface

         When operating at 100 Mbps, MLT3 symbols are continuously transmitted and received. When not
         transmitting data, the LXT97x1 generates "IDLE" symbols.

         During 10 Mbps operation, Manchester-encoded data is exchanged. When no data is being
         exchanged, the line is left in an idle state.

         The LXT97x1 supports either 100BASE-TX or 10BASE-T connections over 100, Category 5,
         Unshielded Twisted Pair (UTP). Only a transformer, series capacitors, load resistors, RJ45 and
         bypass capacitors are required to complete this interface. On the receive side, the internal

22                                                                                    Datasheet
           Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

2.2.1.2    impedance is high enough that it has no practical effect on the external termination circuit. On the
           transmit side, Intel's patented waveshaping technology shapes the outgoing signal to help reduce
2.2.2      the need for external EMI filters. Four slew rate settings (refer to Table 5 on page 17) allow the
2.2.3      designer to match the output waveform to the magnetic characteristics.

2.2.3.1    Fiber Interface

           The LXT97x1 provides a PECL interface that complies with the ANSI X3.166 specification. This
           interface is suitable for driving a fiber-optic coupler.

           Fiber ports cannot be enabled via auto-negotiation; they must be enabled via the Hardware Control
           Interface or MDIO registers.

           RMII Interface

           The LXT97x1 provides a separate RMII for each network port, each complying with the RMII
           standard. The RMII includes both a data interface and an MDIO management interface.

           Configuration Management Interface

           The LXT97x1 provides both an MDIO Management interface and a Hardware Control interface
           (via the LED/CFG pins) for device configuration and management. Mode control selection is
           provided via the MDDIS pin as shown in Table 1.

           MDIO Management Interface

           The LXT97x1 supports the IEEE 802.3 MII Management Interface also known as the Management
           Data Input/Output (MDIO) Interface. This interface allows upper-layer devices to monitor and
           control the state of the LXT97x1. The MDIO interface consists of a physical connection, a specific
           protocol that runs across the connection, and an internal set of addressable registers. Some
           registers are required and their functions are defined by the IEEE 802.3 specification. Additional
           registers allow for expanded functionality. Specific bits in the registers are referenced using an
           "X.Y" notation, where X is the register number (0-32) and Y is the bit number (0-15).

           The physical interface consists of a data line (MDIO) and clock line (MDC). Operation of this
           interface is controlled by the MDDIS input pin. When MDDIS is High, the MDIO read and write
           operations are disabled and the Hardware Control Interface provides primary configuration control.
           When MDDIS is Low, the MDIO port is enabled for both read and write operations and the
           Hardware Control Interface is not used. The timing for the MDIO Interface is shown in Table 30 on
           page 60. MDIO read and write cycles are shown in Figure 7 (read) and Figure 8 (write).

           MII Addressing

           The protocol allows one controller to communicate with multiple LXT97x1 chips. Pins
           ADD_ determine the base address. Each port adds its port number (0 through 5 for the
           LXT9761, or 0 through 7 for the LXT9781) to the base address to obtain its port address as shown
           in Figure 6.

Datasheet  23
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

    Figure 6. Port Address Scheme

                                               BASE ADDR
                                               (ex. ADDR=4)

                                 LXT9781

                                 Port 0           PHY ADDR (BASE+0)
                                 Port 1           ex. 4
                                 Port 2
                                                  PHY ADDR (BASE+1)
                                                  ex. 5

                                                  PHY ADDR (BASE+2)
                                                  ex. 6

                                 Port 3           PHY ADDR (BASE+3)
                                 Port 4           ex. 7
                                 Port 5
                                 Port 6           PHY ADDR (BASE+4)
                                                  ex. 8

                                                  PHY ADDR (BASE+5)
                                                  ex. 9

                                                  PHY ADDR (BASE+4)
                                                  ex. 10

                                 Port 7 PHY ADDR (BASE+5)
                                            ex. 11

                              1. Ports 6 and 7 not available on the LXT9761.

    Figure 7. Management Interface Read Frame Structure

MDC

MDIO        32 "1"s        0         1      1     0        A4         A3           A0  R4     R3  R0            Z0         D15 D15D14 D14D1 D1 D0

(Read)

    High Z  Preamble             ST            Op Code                PHY Address      Register Address          Turn      Data                        Idle
                                                                                                                Around

                                                           Write                                                           Read

    Figure 8. Management Interface Write Frame Structure

    MDC

MDIO       32 "1"s           0          1     0        1         A4  A3           A0  R4     R3         R0     1       0  D15 D14        D1       D0
(Write)

            Idle Preamble            ST           Op Code             PHY Address             Register Address      Turn            Data               Idle
                                                                                                                   Around

                                                                                       Write

24                                                                                                                                                     Datasheet
                     Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

             MII Interrupts

              The LXT97x1 provides a single interrupt pin available to all ports. Interrupt logic is shown in
              Figure 9. The LXT97x1 also provides two dedicated interrupt registers for each port. Register 18
              provides interrupt enable and mask functions and Register 19 provides interrupt status. Setting bit
              18.1 = 1, enables a port to request interrupt via the MDINT pin. An active Low on this pin indicates
              a status change on the LXT97x1. However, because it is a shared interrupt, it does not indicate
              which port is requesting service.

              Interrupts may be caused by any one of the following conditions:

             Auto-negotiation complete.
             Speed status change.
             Duplex status change.
             Link status change.

Figure 9. Interrupt Logic

Event X Enable Reg

                     AND

Event X Status Reg           OR                           ...      Port     Interrupt Pin
                                         AND                        Combine
    ...                                                   Per port  Logic
                          Interrupt Enable
          Per Event
Force Interrupt

1. Interrupt (Event) Status Register is cleared on read.
2. X = Any Interrupt capability

2.2.3.2    Hardware Control Interface

2.3        The LXT97x1 provides a Hardware Control Interface for applications where the MDIO is not
           desired. The Hardware Control Interface uses the three LED driver pins for each port.
2.3.1
           Operating Requirements

           Power Requirements

           The LXT97x1 requires four power supply inputs: VCCD, VCCT, VCCR, and VCCIO. The digital
           and analog circuits require 3.3 V supplies (VCCD, VCCT and VCCR). These inputs may be
           supplied from a single source although decoupling is required to each respective ground.

           An additional supply may be used for the RMII (VCCIO). VCCIO should be supplied from the
           same power source used to supply the controller on the other side of the RMII interface. Refer to
           Table 18 on page 53 for RMII I/O characteristics.

Datasheet                                                                    25
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

2.3.2    As a matter of good practice, these supplies should be as clean as possible. Typical filtering and
         decoupling are shown in Figure 21 on page 47.
2.3.2.1
         Clock Requirements
2.4
         Reference Clock
2.4.1
2.4.2    The LXT97x1 requires a constant 50 MHz reference clock (REFCLK). The reference clock is used
         to generate transmit signals and recover receive signals. A crystal-based clock is recommended
         over a derived clock (i.e, PLL-based) to minmize transmit jitter. Refer to Table 19 on page 53 for
         clock timing requirements.

         Initialization

         When the LXT97x1 is first powered on, reset, or encounters a link failure state, it checks the MDIO
         register configuration bits to determine the line speed and operating conditions to use for the
         network link. The configuration bits may be set by the Hardware Control or MDIO interface as
         shown in Figure 10.

         MDIO Control Mode

         In the MDIO Control mode, the LXT97x1 reads the Hardware Control Interface pins to set the
         initial (default) values of the MDIO registers. Once the initial values are set, bit control reverts to
         the MDIO interface.

         Hardware Control Mode

         In the Hardware Control Mode, LXT97x1 disables direct write operations to the MDIO registers
         via the MDIO Interface. On power-up or hardware reset the LXT97x1 reads the Hardware Control
         Interface pins and sets the MDIO registers accordingly.

         The following modes are available using either Hardware Control or MDIO Control:

          Force network link to 100FX (Fiber).
          Force network link operation to:

              100TX, Full-Duplex.
              100TX, Half-Duplex.
              10BASE-T, Full-Duplex.
              10BASE-T, Half-Duplex.

          Allow auto-negotiation / parallel-detection.

         When the network link is forced to a specific configuration, the LXT97x1 immediately begins
         operating the network interface as commanded. When auto-negotiation is enabled, the LXT97x1
         begins the auto-negotiation / parallel-detection operation.

26                                                                     Datasheet
           Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Figure 10. Initialization Sequence

               Power-up or Reset
               Read H/W Control

                      Interface

           Initialize MDIO Registers

           MDIO Control                      MDDIS Voltage   Hardware Control
                 Mode                              Level?             Mode

                                        Low                 High

           Pass Control to MDIO                             Disable MDIO Read and
           Interface (Read/Write)                                Write Operations

                      Software
                        Reset?

                                    Yes

           Reset MDIO Registers to
               values read at H/W

            Control Interface at last
                 Hardware Reset

2.4.3      Power-Down Mode

2.4.3.1    The LXT97x1 offers both global and per-port power-down modes.

2.4.3.2    Global (Hardware) Power Down

           The global power-down mode is controlled by PWRDWN pin 82 (PQFP) or W12 (PBGA). When
           PWRDWN is High, the following conditions are true:

             All LXT97x1 ports and clock are shut down.
             All outputs are tri-stated.
             All weak pad pull-up and pull-down resistors are disabled.
             The MDIO registers are not accessible.
             The MDIO registers are reset after power down.

           Port (Software) Power Down

           Individual port power-down control is provided by bit 0.11 in the respective port Control Registers
           (refer to Table 35 on page 65). During individual port power-down, the following conditions are
           true:

             The individual port is shut down.
             The MDIO registers remain accessible.
             The MDIO registers are unaffected.

Datasheet                                                                          27
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

2.4.4  Reset

       The LXT97x1 provides both hardware and software resets. Configuration control of Auto-
       Negotiation, speed and duplex mode selection is handled differently for each. During a hardware
       reset, settings for bits 0.13, 0.12 and 0.8 are read in from the pins (refer to Table 9 on page 29 for
       pin settings and to Table 35 on page 65 for register bit definitions).

       During a software reset (0.15 = 1), these bit settings are not re-read from the pins. They revert back
       to the values that were read in during the last hardware reset. Therefore, any changes to pin values
       made since the last hardware reset will not be detected during a software reset.

       During a hardware reset, register information is unavailable for 1 ms after de-assertion of the reset.
       During a software reset (0.15 = 1) the registers are available for reading. The reset bit should be
       polled to see when the part has completed reset (0.15 = 0).

2.4.5  Hardware Configuration Settings

       The LXT97x1 provides a hardware option to set the initial device configuration. The hardware
       option uses the three LED/CFG driver pins for each port. This provides three control bits per port,
       as listed in Table 9. The LED drivers can operate as either open drain or open source circuits as
       shown in Figure 11. The LED/CFG pins are sensitive to polarity and will automatically pull up
       or pull down to configure for either open drain or open source circuits (10 mA max current rating)
       as required by the hardware configuration. In applications where all ports are configured the same,
       several pins may be tied together with a single resistor.

         Note: Auto-Negotiation must be disabled before selecting fiber operation.

.

     Figure 11. Hardware Control Settings

                                                      VCC

                           Configuration Bit = 1
       LED/CFG Pin

       LED/CFG Pin
                           Configuration Bit = 0

            1. LEDs will automatically correct their
               polarity upon power-up or reset.

28                                                                                  Datasheet
                         Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Table 9. Hardware Configuration Settings

Desired Configuration         Pin Settings                                  Resulting Register Bit Values

                              LED/CFGn_1       Control Register                         AN Advertisement Register

AutoNeg    Speed   Duplex  1  2             3  AutoNeg Speed FD                         100FD 100TX 10 FD 10T
  Mode     Mode     Mode

                                               0.12                      0.13 0.8       4.8  4.7           4.6  4.5

                   Half    0  0             0                                        0
                                                                         0
           10                                                                                    XXXX2
                                                                                     1
                   Full    0  0             1                                                Auto-Negotiation
                                                                                     0        Advertisement
Disabled                                       0                         1

                   Half    0  1             0                                        1

           100

                   Full    0  1             1

                   Half    1  0             0                               0           0

           100                                                                                             0    0

Enabled3           Full    1  0             1                               1           1

                                               1                         1                   1

                   Half    1  1             0                               0           0                  0

           10/100                                                                                               1

                   Full    1  1             1                               1           1                  1

1. These pins set the default values for registers 0 and 4 accordingly.
2. X = Don't Care.
3. Do not select Fiber mode with Auto-Negotiation enabled.

2.5        Link Establishment

2.5.1      Auto-Negotiation

2.5.1.1    The LXT97x1 attempts to auto-negotiate with its counter-part across the link by sending Fast Link
2.5.1.2    Pulse (FLP) bursts. Each burst consists of 33 link pulses spaced 62.5 s apart. Odd link pulses
2.5.1.3    (clock pulses) are always present. Even link pulses (data pulses) may be present or absent to
           indicate a "1" or a "0". Each FLP burst exchanges 16 bits of data, which are referred to as a
           "page". All devices that support auto-negotiation must implement the "Base Page" defined by
           IEEE 802.3 (registers 4 and 5). The LXT97x1 also supports the optional `Next Page' function
           (registers 7 and 8).

           Base Page Exchange

           By exchanging Base Pages, the LXT97x1 and its link partner communicate their capabilities to
           each other. Both sides must receive at least three identical base pages for negotiation to proceed.
           Each side finds the highest common capabilities that both sides support. Both sides then exchange
           more pages, and finally agree on the operating state of the line.

           Next Page Exchange

           Additional information, above that required by base page exchange is also sent via "Next Pages'.
           The LXT97x1 fully supports the 802.3 method of negotiation via Next Page exchange.

           Controlling Auto-Negotiation

           When auto-negotiation is controlled by software, the following steps are recommended:

Datasheet                                                                                                          29
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

                  After power-up, power-down, or reset, the power-down recovery time, (see Table 31 on

                      page 61), must be exhausted before proceeding.

                  Set the auto-negotiation advertisement bits.
                  Enable auto-negotiation (set MDIO bit 0.12 = 1).

       Note: Do not enable Auto-Negotiation if fiber mode is selected.

2.5.2  Parallel Detection

                  In parallel with auto-negotiation, the LXT97x1 also monitors for 10 Mbps Normal Link Pulses
                  (NLP) or 100 Mbps Idle symbols. If either is detected, the device automatically reverts to the
                  corresponding operating mode. Parallel detection allows the LXT97x1 to communicate with
                  devices that do not support auto-negotiation.

    Figure 12. Auto-Negotiation Operation

                         Power-Up, Reset,
                            Link Failure

                                   Start

             Disable     0.12 = 0                   0.12 = 1                Enable
       Auto-Negotiation            Check Value                Auto-Neg/Parallel Detection

                                   0.12

       Go To Forced                Attempt Auto-              Listen for 100TX  Listen for 10T
          Settings                  Negotiation                 Idle Symbols     Link Pulses

            Done                           YES                Link Set          NO

2.6    RMII Operation

       The LXT97x1 provides an independent Reduced MII port for each network port. Each RMII uses
       four signals to pass received data to the MAC: RXDn, RXERn, and CRS_DVn (where n
       reflects the port number). Three signals are used to transmit data from the MAC: TXDn_,
       and TXENn. Both Receive and transmit signals are clocked by REFCLK. Data transmission
       across the RMII is implemented in di-bit pairs which equal a 4-bit-wide nibble.

30                                                                                              Datasheet
                     Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

2.6.1      Reference Clock

           The LXT97x1 requires a 50 MHz reference clock (REFCLK). The LXT97x1 samples the RMII
           input signals on the rising edge of REFCLK and drives RMII output signals on the falling edge.

2.6.2      Transmit Enable

           TXENn must be asserted and de-asserted synchronously with REFCLK. The MAC must assert
           TXENn the same time as the first nibble of preamble. TXENn must be de-asserted after the last bit
           of the packet.

2.6.3      Carrier Sense & Data Valid

           The LXT97x1 asserts CRS_DVn when it detects activity on the line. However, RXDn outputs
           zeros until the received data is decoded and available for transfer to the controller.

2.6.4      Receive Error

           Whenever the LXT97x1 receives an errored symbol from the network, it asserts RXERn. When it
           detects a bad Start-of-Stream Delimiter (SSD) it drives a "10" jam pattern on the RXD pins to
           indicate a false carrier event.

2.6.5      Loopback

              A test loopback function is available for 100 Mbps RMII testing. Bits 0.8, 0.13 and 0.14 must be
              set High for correct operation. When data is looped back, whatever the MAC transmits is looped
              back in its entirety, including the preamble. In FX mode, the respective SIGDET pin must be
              pulled High to enable loopback.

Figure 13. Loopback Paths

           LXT97x1

           MII      10T   Digital  100X  Analog    FX Driver
                Loopback  Block                    TX Driver
                                   Loopback Block

2.6.6      Out of Band Signalling

           The LXT97x1 has the capability of encoding status information in the RXData stream during IPG.
           Refer to the section on Monitoring Operations (page 42) for details.

Datasheet                                                                                           31
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

2.6.7       4B/5B Coding Operations

                  The 100BASE-X protocol specifies the use of a 5-bit symbol code on the network media.
                  However, data is normally transmitted across the RMII interface in 2-bit nibblets or "di-bits". The
                  LXT97x1 incorporates a parallel/serial converter that translates between di-bit pairs and 4-bit
                  nibbles, and a 4B/5B encoder/decoder circuit that translates between 4-bit nibbles and 5-bit
                  symbols for the 100BASE-X connection. Figure 14 shows the data conversion flow from nibbles to
                  symbols. Table 10 on page 34 shows 4B/5B symbol coding (not all symbols are valid).

    Figure 14. RMII Data Flow

    Reduced MII Mode Data Flow

            Parallel                                                                    +1
               to
                                                                     Scramble        0                           0  0
             Serial
D0 D0                 D0 D1 D2 D3       4B/5B  S0 S1 S2 S3 S4           De-    MLT3                               -1
             Serial                                                  Scramble
D1 D1          to                4-bit                        5-bit                          Transition = 1.
                               nibbles                     symbols                         No Transition = 0.
    di-bit  Parallel                                                                  All transitions must follow
    pairs                                                                            pattern: 0, +1, 0, -1, 0, +1...

1. An independent RMII port serves each independent Network port. Network port configurations are independently
   selectable.

2. The Scrambler can be bypassed by setting 16.12 = 0.

2.7         100 Mbps Operation

2.7.1       100BASE-X Network Operations

            During 100BASE-X operation, the LXT97x1 transmits and receives 5-bit symbols across the
            network link. Figure 15 shows the structure of a standard frame packet. When the MAC is not
            actively transmitting data, the LXT97x1 sends out Idle symbols on the line.

            In 100TX mode, the LXT97x1 scrambles the data and transmits it to the network using MLT-3 line
            code. The MLT-3 signals received from the network are descrambled and decoded and sent across
            the RMII to the MAC.

            In 100FX mode, the LXT97x1 transmits and receives NRZI signals across the PECL interface. An
            external 100FX transceiver module is required to complete the fiber connection.

            As shown in Figure 15, the MAC starts each transmission with a preamble pattern. As soon as the
            LXT97x1 detects the start of preamble, it transmits a J/K Start of Stream Delimiter (SSD) symbol
            to the network. It then encodes and transmits the rest of the packet, including the balance of the
            preamble, the Start of Frame Delimiter (SFD), packet data, and CRC. Once the packet ends, the
            LXT97x1 transmits the T/R End of Stream Delimiter (ESD) symbol and then returns to
            transmitting Idle symbols.

32                                                                                          Datasheet
                                    Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Figure 15. 100BASE-X Frame Format

         64-Bit Preamble            Destination and Source   Packet Length  Data Field  Frame Check Field InterFrame Gap / Idle Code
             (8 Octets)             Address (6 Octets each)
                                                             (2 Octets) (Pad to minimum packet size) (4 Octets)  (> 12 Octets)

P0 P1 P6 SFD DA DA SA SA L1 L2 D0 D1 Dn CRC I0                                                                   IFG

Replaced by        Start-of-Frame                                                                  Replaced by
/J/K/ code-groups  Delimiter (SFD)                                                             /T/R/ code-groups
Start-of-Stream                                                                         End-of-Stream Delimiter (ESD)
Delimiter (SSD)

2.7.2              100BASE-X Protocol Sublayer Operations

2.7.2.1            With respect to the 7-layer communications model, the LXT97x1 is a Physical Layer 1 (PHY)
                   device. The LXT97x1 implements the Physical Coding Sublayer (PCS), Physical Medium
                   Attachment (PMA), and Physical Medium Dependent (PMD) sublayers of the reference model
                   defined by the IEEE 802.3u specification. The following paragraphs discuss LXT97x1 operation
                   from the reference model point of view.

                   PCS Sublayer

                   The Physical Coding Sublayer (PCS) provides the RMII interface, as well as the 4B/5B encoding/
                   decoding function.

                   For 100TX and 100FX operation, the PCS layer provides IDLE symbols to the PMD-layer line
                   driver as long as TXEN is de-asserted.

                   For 10T operation, the PCS layer merely provides a bus interface and serialization/de-serialization
                   function. 10T operation does not use the 4B/5B encoder.

                   Preamble Handling

                   When the MAC asserts TXEN, the PCS substitutes a /J/K symbol pair, also known as the Start of
                   Stream Delimiter (SSD), for the first two nibbles received across the RMII. The PCS layer
                   continues to encode the remaining RMII data, following Table 10 on page 34, until TXEN is de-
                   asserted. It then returns to supplying IDLE symbols to the line driver.

                   In the receive direction, the PCS layer performs the opposite function, substituting two preamble
                   nibbles for the SSD.

                   Dribble Bits

                   The LXT97x1 handles dribbles bits in all modes. If between 1-4 dribble bits are received, the
                   nibble will be passed across the RMII. If between 5-7 dribble bits are received, the second nibble
                   will not be sent onto the RMII bus.

Datasheet                                                                                                                             33
LXT9761/9781 -- Fast Ethernet 10/100 Multi-Port Transceiver with RMII

    Figure 16. Protocol Sublayers

                                               MII Interface

                  PCS       LXT97x1
               Sublayer
                                                 Encoder/Decoder
                                             Serializer/De-serializer

                  PMA                 Link/Carrier Detect
               Sublayer
                             Scrambler/                  PECL Interface
                  PMD       De-scrambler
               Sublayer                           Fiber Transceiver

                                      100BASE-TX                                 100BASE-FX

    Table 10. 4B/5B Coding

    Code Type  4B Code      Name      5B Code                                    Interpretation
                3210                  43210

               0000                0  11110       Data 0

               0001                1  01001       Data 1

               0010                2  10100       Data 2

               0011                3  10101       Data 3

               0100                4  01010       Data 4

               0101                5  01011       Data 5

               0110                6  01110       Data 6

    DATA       0111                7  01111       Data 7

               1000                8  10010       Data 8

               1001                9  10011       Data 9

               1010                A  10110       Data A

               1011                B  10111       Data B

               1100                C  11010       Data C

               1101                D  11011       Data D

               1110                E  11100       Data E

               1111                F  11101       Data F

1. The /I/ (Idle) code group is sent continuously between frames.
2. The /J/ and /K/ (SSD) code groups are always sent in pairs; /K/ follows /J/.
3. The /T/ and /R/ (ESD) code groups are always sent in pairs; /R/ follows /T/.
4. An /H/ (Error) code group is used to signal an error condition.

34                                                                                               Datasheet
                      Fast Ethernet 10/100 Multi-Port Transceiver with RMII -- LXT9761/9781

Table 10. 4B/5B Coding (Continued)

Code Type  4B Code       Name       5B Code                                      Interpretation
            3210                    43210

IDLE       undefined     I1         1 1 1 11  Idle. Used as inter-stream fill code
                                    11000     Start-of-Stream Delimiter (SSD), part 1 of 2
           0101          J2         10001     Start-of-Stream Delimiter (SSD), part 2 of 2
                                    01101     End-of-Stream Delimiter (ESD), part 1 of 2
CONTROL    0101          K2         00111     End-of-Stream Delimiter (ESD), part 2 of 2
                                    00100     Transmit Error. Used to force signaling errors
           undefined     T3

           undefined     R3

           undefined     H4

           undefined     Invalid    00000     Invalid

           undefined     Invalid    00001     Invalid

           undefined     Invalid    00010     Invalid

INVALID    undefined     Invalid    00011     Invalid

           undefined     Invalid    00101     Invalid

           undefined     Invalid    00110     Invalid

           undefined     Invalid    01000     Invalid

           undefined     Invalid    01100     Invalid

           undefined     Invalid    10000     Invalid

           undefined     Invalid    11001     Invalid

1. The /I/ (Idle) code group is sent continuously between frames.
2. The /J/ and /K/ (SSD) code groups are always sent in pairs; /K/ follows /J/.
3. The /T/ and /R/ (ESD) code groups are always sent in pairs; /R/ follows /T/.
4. An /H/ (Error) code group is used to signal an error condition.

2.7.2.2    PMA Sublayer

           Link

           In 100Mbps mode, the LXT97x1 establishes a link whenever the scrambler becomes locked and
           remains locked for approximately 50 ms. Whenever the scrambler loses lock (
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