厂商名称:Linear ( ADI )


FEATURES                                                                                                              LTC6802-1

n Measures up to 12 Li-Ion Cells in Series (60V Max)                                                                     Multicell
n Stackable Architecture Enables >1000V Systems                                                     Battery Stack Monitor
n 0.25% Maximum Total Measurement Error
n 13ms to Measure All Cells in a System                                                     DESCRIPTION
n Cell Balancing:
                                                                                            The LTC6802-1 is a complete battery monitoring IC that
      On-Chip Passive Cell Balancing Switches                                               includes a 12-bit ADC, a precision voltage reference, a
      Provision for Off-Chip Passive Balancing                                              high voltage input multiplexer and a serial interface. Each
n Two Thermistor Inputs Plus On-Board                                                       LTC6802-1 can measure up to 12 series connected bat-
   Temperature Sensor                                                                       tery cells with an input common mode voltage up to 60V.
n 1MHz Daisy-Chainable Serial Interface                                                     In addition, multiple LTC6802-1 devices can be placed in
n High EMI Immunity                                                                         series to monitor the voltage of each cell in a long battery
n Delta Sigma Converter with Built-In Noise Filter                                          string. The unique level-shifting serial interface allows the
n Open Wire Connection Fault Detection                                                      serial ports of these devices to be daisy-chained without
n Low Power Modes                                                                           optocouplers or isolators.
n 44-Lead SSOP Package
                                                                                            When multiple LTC6802-1 devices are connected in series
APPLICATIONS                                                                                they can operate simultaneously, permitting all cell voltages
                                                                                            in the stack to be measured within 13ms.
n Electric and Hybrid Electric Vehicles
n High Power Portable Equipment                                                             To minimize power, the LTC6802-1 offers a measure mode,
n Backup Battery Systems                                                                    which simply monitors each cell for overvoltage and un-
n High Voltage Data Acquisition Systems                                                     dervoltage conditions. A standby mode is also provided.

L, LT, LTC, LTM, Linear Technology and the Linear logo are registered trademarks of Linear  Each cell input has an associated MOSFET switch for
Technology Corporation. All other trademarks are the property of their respective owners.   discharging overcharged cells.

                                                                                            For large battery stack applications requiring individually
                                                                                            addressable serial communications, see the LTC6802-2.

TYPICAL APPLICATION                                             LTC6802-1 SERIAL DATA                                            Measurement Error Over
                                                                               TO LTC6802-1                                       Extended Temperature
                  NEXT 12-CELL
                   PACK ABOVE


                                                                DIE TEMP                    ABOVE                                 0.30
                                                                REGISTERS                                 MEASUREMENT ERROR (%)   0.20          7 REPRESENTATIVE
                                                                    AND                                                           0.15                  UNITS
                                                                 CONTROL                                                          0.05

12-CELL                          MUX                                                                                                  0
BATTERY                                                                                                                          0.10
STRING                                                                                                                           0.20
                                                                12-BIT                                                           0.30
                                                                                                                                       50 25
                        V                            EXTERNAL   VOLTAGE                    SERIAL DATA
                       100k NTC                       TEMP      REFERENCE                   TO LTC6802-1

         NEXT 12-CELL                                                                       BELOW                                               0 25 50 75        100 125
         PACK BELOW                                                                                                                             TEMPERATURE (C)
                                                                           68021 TA01a                                                                              68021 TA01b




ABSOLUTE MAXIMUM RATINGS                                                        PIN CONFIGURATION

(Note 1)                                                                                                   TOP VIEW

Total Supply Voltage (V+ to V).................................60V                              CSBO 1              44 CSBI
Input Voltage (Relative to V)                                                                   SDOI 2              43 SDO
                                                                                                 SCKO 3              42 SDI
   C1 ............................................................ 0.3V to 9V                                       41 SCKI
   C12 .......................................... V+ 0.6V to V+ + 0.3V                            V+ 4             40 VMODE
   Cn (Note 5) ......................... 0.3V to min (9 n, 60V)                                 C12 5             39 GPIO2
   Sn (Note 5) ......................... 0.3V to min (9 n, 60V)                                 S12 6             38 GPIO1
   CSBO, SCKO, SDOI .................. V+ 0.6V to V+ + 0.3V                                      C11 7             37 WDTB
   All other pins ........................................... 0.3V to 7V                          S11 8             36 MMB
Voltage Between Inputs                                                                             C10 9             35 TOS
   Cn to Cn-1................................................ 0.3V to 9V                          S10 10            34 VREG
   Sn to Cn-1................................................ 0.3V to 9V                           C9 11            33 VREF
   C12 to C8 ............................................... 0.3V to 25V                           S9 12            32 VTEMP2
   C8 to C4................................................. 0.3V to 25V                           C8 13            31 VTEMP1
   C4 to V ................................................. 0.3V to 25V                          S8 14            30 NC
Operating Temperature Range .................40C to 85C                                          C7 15            29 V
Specified Temperature Range .................. 40C to 85C                                        S7 16            28 S1
Junction Temperature ........................................... 150C                              C6 17            27 C1
Storage Temperature Range .................. 65C to 150C                                         S6 18            26 S2
                                                                                                    C5 19            25 C2
*n = 1 to 12                                                                                        S5 20            24 S3
                                                                                                    C4 21            23 C3
                                                                                                    S4 22

                                                                                                           G PACKAGE
                                                                                                   44-LEAD PLASTIC SSOP

                                                                                                 TJMAX = 150C, JA = 70C/W


                                                                                                                     40C to 85C
LTC6802IG-1#PBF   LTC6802IG-1#TRPBF LTC6802G-1                                  44-Lead Plastic SSOP

Consult LTC Marketing for parts specified with wider operating temperature ranges.
Consult LTC Marketing for information on non-standard lead based finish parts.

For more information on lead free part marking, go to:
For more information on tape and reel specifications, go to:



ELECTRICAL CHARACTERISTICS The l denotes the specifications which apply over the full operating

temperature range, otherwise specifications are at TA = 25C. V+ = 43.2V, V = 0V, unless otherwise noted.

SYMBOL PARAMETER                                 CONDITIONS                                            MIN TYP MAX UNITS

DC Specifications

VACC  Measurement Resolution                     Quantization of the ADC                            l           1.5        mV/Bit
                                                 (Note 2)                                                                     mV
      ADC Offset Voltage                                                                            l 0.5           0.5

      ADC Gain Error                             (Note 2)                                                0.12       0.12  %
                                                                                                    l 0.22
                                                                                                                     0.22  %

VERR  Total Measurement Error                    (Note 4)

                                                 VCELL = 0V                                                     0.8        mV
                                                 VCELL = 2.3V
                                                 VCELL = 2.3V                                          2.8          2.8   mV
                                                 VCELL = 3.6V
                                                 VCELL = 3.6V                                       l 5.1           5.1   mV
                                                 VCELL = 4.2V
                                                 VCELL = 4.2V                                          4.3          4.3   mV
                                                 VCELL = 4.6V
                                                 VTEMP = 2.3V                                       l 7.9           7.9   mV
                                                 VTEMP = 3.6V
                                                 VTEMP = 4.2V                                          5            5     mV

                                                                                                    l 9.2           9.2   mV

                                                                                                                8         mV

                                                                                                    l 5.1           5.1   mV

                                                                                                    l 7.9           7.9   mV

                                                                                                    l 9.2           9.2   mV

VCELL Cell Voltage Range                         Full Scale Voltage Range                                       5          V

VCM   Common Mode Voltage Range Measured Range of Inputs CN for <0.25% Gain Error, N = 3 to 11 l 3.7                 5N   V
      Relative to V
                                                 Range of Input C3 for <1% Gain Error               l 1.8            15    V

                                                 Range of Input C2 for <0.25% Gain Error            l 1.2            10    V

                                                 Range of Input C1 for <0.25% Gain Error            l0               5     V

      Overvoltage (OV) Detection Level           Programmed for 4.2V                                l 4.182 4.200 4.218    V

      Undervoltage (UV) Detection Level          Programmed for 2.3V                                l 2.290 2.300 2.310    V

      Die Temperature Measurement Error          Error in Measurement at 125C                                  3          C
                                                 RLOAD = 100k to V
VREF  Reference Pin Voltage                                                                            3.020 3.065 3.110   V

                                                                                                    l 3.015 3.065 3.115    V

      Reference Voltage Temperature Coefficient                                                                 8          ppm/C

      Reference Voltage Thermal Hysteresis 25C to 85C and 25C to 40C                                       100        ppm

      Reference Voltage Long Term Drift                                                                         60         ppm/khr

VREG  Regulator Pin Voltage                      10 < V+ < 50, No Load                              l 4.5       5.0  5.5   V
                                                 ILOAD = 4mA
                                                                                                    l 4.1       4.8        V

      Regulator Pin Short Circuit Current Limit                                                     l5          8          mA

VS    Supply Voltage, V+ Relative to V          VERR Specifications Met                            l 10             50    V
                                                 Timing Specifications Met                          l4
                                                                                                                     50    V

IB    Input Bias Current                         In/Out of Pins C1 Thru C12
                                                 When Measuring Cells
                                                 When Not Measuring Cells                           l 10            10    A

                                                                                                                1          nA

IS    Supply Current, Active                     Current Into the V+ Pin when Measuring Voltages                0.8 1.1    mA

                                                 with the ADC                                       l                1.2   mA

IM    Supply Current, Monitor Mode               Average Current Into the V+ Pin While Monitoring

                                                 for UV and OV Conditions

                                                 Continuous Monitoring (CDC = 2)                                800        A

                                                 Monitor Every 130ms (CDC = 5)                                  225        A

                                                 Monitor Every 500ms (CDC = 6)                                  150        A

                                                 Monitor Every 2s (CDC = 7)                                     100        A

IQS   Supply Current, Idle                       Current into the V+ Pin When Idle                     35       60   80    A
                                                 All Serial Port Pins at Logic `1'
                                                                                                    l 30             85    A

ICS   Supply Current, Serial I/O                 All Serial Port Pins at Logic `0' VMODE = 0, This  l3               4.5   mA
                                                 Current is Added to IS or IQS



ELECTRICAL CHARACTERISTICS The l denotes the specifications which apply over the full operating

temperature range, otherwise specifications are at TA = 25C. V+ = 43.2V, V = 0V, unless otherwise noted.

SYMBOL PARAMETER                         CONDITIONS                                  MIN TYP MAX UNITS

      Discharge Switch On-Resistance     VCELL > 3V (Note 3)                      l       10   20                                                
      Temperature Range
                                                                                  l 40        85           C

      Thermal Shutdown Temperature                                                        145               C

      Thermal Shutdown Hysteresis                                                         5                 C

Voltage Mode Timing Specifications

tCYCLE Measurement Cycle Time            Time Required to Measure 11 or 12 Cells  l 11    13   16           ms
                                         Time Required to Measure Up to 10 Cells
                                         Time Required to Measure 1 Cell          l 9.2   11 13.5           ms

                                                                                     1    1.2 1.5           ms

t1    SDI Valid to SCKI Rising Setup                                              l 10                      ns
                                                                                  l 250
t2    SDI Valid to SCKI Rising Hold                                               l 400                     ns
                                                                                  l 400
t3    SCKI Low                                                                    l 400                     ns
                                                                                  l 100
t4    SCKI High                                                                   l 100                     ns
t5    CSBI Pulse Width                                                            l                         ns

t6    SCKI Rising to CSBI Rising                                                                            ns

t7    CSBI Falling to SCKI Rising                                                                           ns

t8    SCKI Falling to SDO Valid                                                                250          ns

      Clock Frequency                                                                          1            MHz

      Watchdog Timer Time Out Period                                              l1           2.5                                                s

Timing Specifications

tPD1  CSBI to CSBO                       CCSBO = 150pF                            l            600          ns
                                         CSCKO = 150pF
tPD2  SCKI to SCKO                       CSDOI = 150pF                            l            300          ns
                                         CSDO = 150pF
tPD3  SDI to SDOI Write Delay                                                     l            300          ns

tPD4  SDOI to SDI Read Delay                                                      l            300          ns

Voltage Mode Digital I/O Specifications

VIH   Digital Input Voltage High         Pins SCKI, SDI, and CSBI                 l2                                                              V
                                         Pins SCKI, SDI, and CSBI                 l
VIL   Digital Input Voltage Low          Pin SDO; Sinking 500A                    l            0.8                                                V

VOL   Digital Output Voltage Low                                                               0.3                                                V

Current Mode Digital I/O Specifications

IIH1  Digital Input Current High         Pins CSBI, SCKI, and SDI (Write)         l            10           A
                                         Pins CSBI, SCKI, and SDI (Write)
IIL1  Digital Input Current Low          Pin SDOI (Read)                          l 1000                    A
                                         Pin SDOI (Read)
IIH2  Digital Input Current High         Pins CSBO, SCKO, and SDOI (Write)        l            1000        A
                                         Pins CSBO, SCKO, and SDOI (Write)
IIL2  Digital Input Current Low          Pin SDI (Read)                           l 10                     A
                                         Pin SDI (Read)
IOH1  Digital Output Current High                                                 l       3    10           A

IOL1  Digital Output Current Low                                                  l 1000 1200 1650          A

IOH2  Digital Output Current High                                                 l 1650 1200 1000       A

IOL2  Digital Output Current Low                                                  l 10   3   0            A

Note 1: Stresses beyond those listed under Absolute Maximum Ratings     Note 3: Due to the contact resistance of the production tester, this
may cause permanent damage to the device. Exposure to any Absolute      specification is tested to relaxed limits. The 20 limit is guaranteed by
Maximum Rating condition for extended periods may affect device         design.
reliability and lifetime.
                                                                        Note 4: VCELL refers to the voltage applied across the following pin
Note 2: The ADC specifications are guaranteed by the Total Measurement  combinations: Cn to Cn-1 for n = 2 to 12, C1 to V. VTEMP refers to the
Error (VERR) specification.                                             voltage applied from VTEMP1 or VTEMP2 to V.
                                                                        Note 5: These absolute maximum ratings apply provided that the voltage
                                                                        between inputs do not exceed their absolute maximum ratings.




                                  Cell Measurement Total                                                                                                               Cell Measurement Total                                                       Measurement Gain Error
                                                                                                                                                                       Unadjusted Error                                                             Hysteresis
                                  Unadjusted Error                                                                                                                     vs Input Resistance
                             10      TA = 40C                                                                                                                     10                                                                                TA = 85C TO 25C

TOTAL UNADJUSTED ERROR (mV)  8       TA = 25C                                                                                         TOTAL UNADJUSTED ERROR (mV)  0                                                                            20

                             6       TA = 85C                                                                                                                      10
                                     TA = 125C

                             4                                                                                                                                      20                                                 NUMBER OF UNITS

                             2                                                                                                                                      30                                                                          15


                             2                                                                                                                                     40      RS = 1k                                                             10

                             4                                                                                                                                     50      RS = 2k
                                                                                                                                                                             RS = 5k

                             6                                                                                                                                     60      RS = 10k                                                            5

                             8                                                                                                                                            RS IN SERIES WITH CN AND CN-1
                                                                                                                                                                    70 NO EXTERNAL CAPACITANCE ON

                             10     0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0                                                                                               CN AND CN-1                                                           0
                                  0                                                                                                                                 80                                                                          250200150100 50 0 50 100 150 200

                                                                                                                                                                         0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0                                           CHANGE IN GAIN ERROR (ppm)

                                         CELL VOLTAGE (V)                                                                                                                       CELL VOLTAGE (V)                                                                                                                                             68021 G03

                                                              68021 G01                                                                                                                                      68021 G02

                                Measurement Gain Error                                                                                                                  Cell Measurement Common Mode                                               ADC Normal Mode Rejection
                                Hysteresis                                                                                                                              Rejection                                                                  vs Frequency

                             20                                                                                                                                        0                                                                         0
                                  TA = 45C TO 25C                                                                                                                       VCM(IN) = 5VP-P
                                                                                                                                                                           72dB REJECTION                                                        10
NUMBER OF UNITS                                                                                                                                                     10 CORRESPONDS TO                                                           20
                             16                                                                                                                                            LESS THAN 1 BIT

                             14                                                                                                                                     20 AT ADC OUTPUT

                             12                                                                                                        REJECTION (db)               30                                                 REJECTION (db)           30

                             10                                                                                                                                     40                                                                          40

                              8                                                                                                                                     50                                                                          50

                              6                                                                                                                                     60                                                                          60

                              4                                                                                                                                     70                                                                          70         100  1k              10k      100k
                                                                                                                                                                        10 100 1k 10k 100k 1M 10M                                                    10
                              2                                                                                                                                                                                                                                                        68021 G06
                                                                                                                                                                                FREQUENCY (Hz)                                                                    FREQUENCY (Hz)
                              250200150100 50 0 50 100 150 200                                                                                                                                          68021 G05

                                          CHANGE IN GAIN ERROR (ppm)

                                                                                                                            68021 G04

                                ADC INL                                                                                                                                ADC DNL                                                                      Cell Input Bias Current in Standby

                             2.0                                                                                                                                    1.0                                                                          50

                             1.5                                                                                                                                    0.8

                                                                                                                                                                    0.6                                                                          40

                             1.0                                                                                                                                    0.4                                                 C PIN BIAS CURRENT (nA)

INL (BITS)                   0.5                                                                                                       DNL (BITS)                   0.2                                                                          30
                             0                                                                                                                                      0
            0.5                                                                                                                                                    0.2                                                                                                                    C12

                                                                                                                                                                    0.4                                                                         10

            1.0                                                                                                                                                    0.6

            1.5                                                                                                                                                    0.8                                                                            0                 C2 TO C11
            2.0                  0  1          2   3      4  5                                                                                                     1.0  0  1         2  3               4  5
                                                                                                                                                                                                                                                    40 20
                                                                                                                                                                                                                                                             0 20 40 60 80 100 120

                                                INPUT (V)                                                                                                                              INPUT (V)                                                             TEMPERATURE (C)

                                                              68021 G07                                                                                                                                      68021 G08                                                                 68021 G09



                            Cell Input Bias Current During                                                                                                                          Supply Current                                                                                                           Supply Current
                            Conversion                                                                                                                                              vs Supply Voltage Standby                                                                                                vs Supply Voltage in CDC = 2

                        2.70                                                                                                                                                     60                                                                                                                      0.90
                               CELL INPUT = 3.6V                                                                                                                                                                                                                                                                CDC = 2 (CONTINUOUS
                                                                                                                                                     STANDBY SUPPLY CURRENT (A)  50                                                                                                                             CELL CONVERSIONS)
                        2.65                                                                                                                                                                                        TA = 85C
C PIN BIAS CURRENT (A)  2.60                                                                                                                                                     40                                                                                                 SUPPLY CURRENT (mA)
                                                                                                                                                                                                                                                                                                                                               TA = 85C
                                                                                                                                                                                                                          TA = 40C                                                                     0.80
                        2.55                                                                                                                                                                                                                                                                                             TA = 25C


                        2.50                                                                                                                                                                                                                                                                                                                    TA = 40C
                        2.45                                                                                                                                                                  TA = 25C

                        2.40                                                                                                                                                     10                                                                                                                      0.65

                        2.35                        0 20 40 60 80 100 120                                                                                                        0                                                                                                                       0.60     10 20 30 40 50 60
                            40 20                                                                                                                                                0 10 20 30 40 50 60                                                                                                         0

                                                    TEMPERATURE (C)                                                                                                                     SUPPLY VOLTAGE (V)                                                                                                              SUPPLY VOLTAGE (V)

                                                                          68021 G10                                                                                                                                  68021 G11                                                                                                                              68021 G12

DIFFERENCE BETWEEN INTERNAL DIE TEMPERATURE    Internal Die Temperature                                                                                                               External Temperature                                                                                         VREF Output Voltage
   MEASUREMENT AND AMBIENT TEMPERATURE (C)    Measurement                                                                                                                            Measurement Total Unadjusted                                                                                 vs Temperature
                                               vs Ambient Temperature                                                                                                                 Error vs Input
                                             5                                                                                                                                   10      TA = 40C
                                                 VS = 43.2V
                                                                                                                                                                                         TA = 25C                                                                                            3.068

                                             3                                                                                             TOTAL UNADJUSTED ERROR (mV)           5       TA = 85C

                                                                                                                                                                                         TA = 105C                                                                                           3.066

                                             2                                                                                                                                   0

                                             1                                                                                                                                                                                                                                      VREF (V)  3.064

                                             0                                                                                                                                   5

                                             1                                                                                                                                                                                                                                               3.062

                                             2                                                                                                                                  10                                                                                                          3.060

                                             3                 DEVICE IN STANDBY PRIOR TO                                                                                       15                                                                                                          3.058
                                             4                 MAKING DIE MEASUREMENTS
                                             5                 TO MINIMIZE SELF-HEATING                                                                                         20     0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0                                                                       5 REPRESENTATIVE UNITS                               100 125
                                                                                                                                                                                      0                                                                                                       3.056
                                               50  25 0 25 50 75 100 125                                                                                                                 TEMPERATURE INPUT VOLTAGE (V)                                                                                                                                         68021 G15
                                                        AMBIENT TEMPERATURE (C)                                                                                                                                                                                                                    50 25 0 25 50 75
                                                                                                                                                                                                                                                                         68021 G14                                    TEMPERATURE (C)
                                                                                                                                68021 G13

                            VREF Load Regulation                                                                                                          VREF Line Regulation                                                                                                                              VREG Load Regulation

                        3.09                                                                                                                         3.074                                                                                                                                               5.4
                                                                                                                                                              NO EXTERNAL LOAD ON VREF, CDC = 2
                                                                                                                                                              (CONTINUOUS CELL CONVERSIONS)                                                                                                              5.2
                                                                                                                                                                                                                                                                                                         5.0 TA = 85C


VREF (V)                3.07                                              TA = 25C                                                        VREF (V)  3.070                                                TA = 25C                                                                 VREG (V)             4.8 TA = 25C
                                  TA = 85C             TA = 40C                                                                                   3.068                                                TA = 85C                                                                                      4.6 TA = 40C
                                                                                                                                                     3.066                                               TA = 40C
                        3.06                                                                                                                         3.064                                                                                                                                               4.4

                                                                                                                                                     3.062                                                                                                                                               4.2

                        3.04                        10  100                   1000                                                                   3.060                               10 20 30 40 50 60                                                                                               4.0
                              0                                                                                                                             0                                                                                                                                                0 1 2 3 4 5 6 7 8 9 10
                                                                          68021 G16
                                                    SOURCING CURRENT (A)                                                                                                                 SUPPLY VOLTAGE (V)                                                                                                       SUPPLY CURRENT (mA)

                                                                                                                                                                                                                                      68021 G17                                                                                                             68021 G18




                                                                                                                                                                                            Internal Discharge Resistance

                                     VREG Line Regulation                                                                                                                                   vs Cell Voltage

                                  5.5                                                                                                                                                   50                    TA = 45C

                                                                     TA = 85C                                                                                                          45                    TA = 25C
                                                                                                                                                               DISCHARGE RESISTANCE ()  40                    TA = 85C
                                                                                                                                                                                                              TA = 105C


VREG (V)                          4.5                 TA = 40C                                                                                                                        30

                                         TA = 25C                                                                                                                                      25

                                  4.0                                                                                                                                                   20


                                  3.5                                                                                                                                                   10
                                         NO EXTERNAL LOAD ON VREG, CDC = 2                                                                                                              5
                                      5  (CONTINUOUS CELL CONVERSIONS)
                                         15 25 35 45                            55                                                                                                        0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0
                                               SUPPLY VOLTAGE (V)
                                                                                68021 G19                                                                                                   CELL VOLTAGE (V)

                                                                                                                                                                                                              68021 G20

                                     Die Temperature Increase vs                                                                                                    Cell Conversion Time
                                     Discharge Current in Internal FET
INCREASE IN DIE TEMPERATURE (C)       ALL 12 CELLS AT 3.6V                                                                                                    13.15

                                  45 VS = 43.2V                                                                                                                13.10
                                  40 TA = 25C

                                  35                                                                                                     CONVERSION TIME (ms)

                                  30                                                                                                                           13.05

                                         12 CELLS

                                  25     DISCHARGING  6 CELLS                                                                                                  13.00

                                  20                  DISCHARGING                                                                                              12.95

                                  15                  1 CELL                                                                                                   12.90

                                  10                  DISCHARGING

                                  5                                                                                                                            12.85

                                  0                                                                                                                            12.80                        0 20 40 60 80 100 120
                                    0 10 20 30 40 50 60 70 80                                                                                                        40 20

                                          DISCHARGE CURRENT PER CELL (mA)                                                                                                                   TEMPERATURE (C)

                                                                                                                              68021 G21                                                                       68021 G22



PIN FUNCTIONS                                                   V (Pin 29): Connect V to the most negative potential in
                                                                the series of cells.
CSBO (Pin 1): Chip Select Output (Active Low). CSBO is
a buffered version of the chip select input, CSBI. CSBO         NC (Pin 30): Pin 30 is internally connected to V through
drives the next IC in the daisy chain. See Serial Port in the   10. Pin 30 can be left unconnected or connected to pin
Applications Information section.                               29 on the PCB.

SDOI (Pin 2): Serial Data I/O Pin. SDOI transfers data to       VTEMP1, VTEMP2 (Pins 31, 32): Temperature Sensor Inputs.
and from the next IC in the daisy chain. See Serial Port in     The ADC measures the voltage on VTEMPx with respect to
the Applications Information section.                           V and stores the result in the TMP registers. The ADC
                                                                measurements are relative to the VREF pin voltage. Therefore
SCKO (Pin 3): Serial Clock Output. SCKO is a buffered ver-      a simple thermistor and resistor combination connected
sion of SCKI. SCKO drives the next IC in the daisy chain.       to the VREF pin can be used to monitor temperature. The
See Serial Port in the Applications Information section.        VTEMP inputs can also be general purpose ADC inputs.

V+ (Pin 4): Tie pin 4 to the most positive potential in the     VREF (Pin 33): 3.075V Voltage Reference Output. This pin
battery stack. Typically V+ is the same potential as C12.       should be bypassed with a 1F capacitor. The VREF pin can
                                                                drive a 100k resistive load connected to V. Larger loads
C12, C11, C10, C9, C8, C7, C6, C5, C4, C3, C2, C1 (Pins         should be buffered with an LT6003 op amp, or similar
5, 7, 9, 11, 13, 15, 17, 19, 21, 23, 25, 27): C1 through        device.
C12 are the inputs for monitoring battery cell voltages.
Up to 12 cells can be monitored. The lowest potential is        VREG (Pin 34): Linear Voltage Regulator Output. This pin
tied to pin V. The next lowest potential is tied to C1 and     should be bypassed with a 1F capacitor. The VREG pin is
so forth. See the figures in the Applications Information       capable of supplying up to 4mA to an external load. The
section for more details on connecting batteries to the         VREG pin does not sink current.
                                                                TOS (Pin 35): Top of Stack Input. Tie TOS to VREG when
The LTC6802-1 can monitor a series connection of up             the LTC6802-1 is the top device in a daisy chain. Tie TOS
to 12 cells. Each cell in a series connection must have         to V when the LTC6802-1 is any other device in a daisy
a common mode voltage that is greater than or equal to          chain. When TOS is tied to VREG, the LTC6802-1 ignores
the cells below it.                                             the SDOI input. When TOS is tied to V, the LTC6802-1
                                                                expects data to be passed to and from the SDOI pin.
S12, S11, S10, S9, S8, S7, S6, S5, S4, S3, S2, S1 (Pins
6, 8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28): S1 though        MMB (Pin 36): Monitor Mode (Active Low) Input. When
S12 pins are used to balance battery cells. If one cell in a    MMB is low (same potential as V), the LTC6802-1 goes
series becomes over charged, an S output can be used to         into monitor mode. See Modes of Operation in the Ap-
discharge the cell. Each S output has an internal N-channel     plications Information section.
MOSFET for discharging. See the Block Diagram. The NMOS
has a maximum on resistance of 20. An external resistor         WDTB (Pin 37): Watchdog Timer Output (Active Low). If
should be connected in series with the NMOS to dissipate        there is no activity on the SCKI pin for 2.5 seconds, the
heat outside of the LTC6802-1 package. When using the           WDTB output is asserted. The WDTB pin is an open drain
internal MOSFETs to discharge cells, the die temperature        NMOS output. When asserted it pulls the output down
should be monitored. See Power Dissipation and Thermal          to V and resets the configuration register to its default
Shutdown in the Applications Information section.               state. See Watchdog Timer Circuit in the Applications
                                                                Information section.
The S pins also feature an internal 10k pull-up resistor. This
allows the S pins to be used to drive the gates of external
P-channel MOSFETs for higher discharge capability.



PIN FUNCTIONS                                                  standard TTL logic levels. Connect VMODE to VREG when
                                                               the LTC6802-1 is the bottom device in a daisy chain.
GPIO1, GPIO2 (Pins 38, 39): General Purpose Input/Out-
put. The operation of these pins depends on the state of       When VMODE is connected to V, the SCKI, SDI, and CSBI
the MMB pin.                                                   pins are configured as current inputs and outputs, and SDO
                                                               is unused. Connect VMODE to V when the LTC6802-1 is
When MMB is high, the pins behave as traditional GPIOs.        being driven by another LTC6802-1 in a daisy chain.
By writing a "0" to a GPIO configuration register bit, the
open drain output is activated and the pin is pulled to V.    SCKI (Pin 41): Serial Clock Input. The SCKI pin interfaces
By writing a logic "1" to the configuration register bit, the  to any logic gate (TTL levels) if VMODE is tied to VREG. SCKI
corresponding GPIO pin is high impedance. An external          must be driven by the SCKO pin of another LTC6802-1 if
resistor is needed to pull the pin up to VREG.                 VMODE is tied to V. See Serial Port in the Applications
                                                               Information section.
By reading the configuration register locations GPIO1
and GPIO2, the state of the pins can be determined. For        SDI (Pin 42): Serial Data Input. The SDI pin interfaces to
example, if a "0" is written to register bit GPIO1, a "0" is   any logic gate (TTL levels) if VMODE is tied to VREG. SDI
always read back because the output NMOSFET pulls pin          must be driven by the SDOI pin of another LTC6802-1 if
38 to V. If a "1" is written to register bit GPIO1, the pin   VMODE is tied to V. See Serial Port in the Applications
becomes high impedance. Either a "1" or a "0" is read          Information section.
back, depending on the voltage present at pin 38. The
GPIOs makes it possible to turn on/off circuitry around        SDO (Pin 43): Serial Data Output. The SDO pin is an NMOS
the LTC6802-1, or read logic values from a circuit around      open drain output if VMODE is tied to VREG. SDO is not used
the LTC6802-1.                                                 if VMODE is tied to V. See Serial Port in the Applications
                                                               Information section.
When the MMB pin is low, the GPIO pins and the WDTB
pin are treated as inputs that set the number of cells to      CSBI (Pin 44): Chip Select (Active Low) Input. The CSBI
be monitored. See Monitor Mode in the Applications             pin interfaces to any logic gate (TTL levels) if VMODE is tied
Information section.                                           to VREG. CSBI must be driven by the CSBO pin of another
                                                               LTC6802-1 if VMODE is tied to V. See Serial Port in the
VMODE (Pin 40): Voltage Mode Input. When VMODE is tied to      Applications Information section.
VREG, the SCKI, SDI, SDO, and CSBI pins are configured as
voltage inputs and outputs. This means these pins accept





5                                                                  REGULATOR                                                                                                 34
    C12                                                                                                                                                               VREG
                                                                   WATCHDOG                                                                                                    37
6                                                                     TIMER                                                                                           WDTB
                                                A/D CONVERTER  12       RESULTS                                                                                                3
7                                                                       REGISTER                                                                                      SCKO
    C11                   MUX
                                                                            AND                                                                                                2
               10k                                                 COMMUNICATIONS                                                                                     SDOI
    S3                                                                                                                                                                CSBO

25                                                                                                                                                                            44
    C2                                                                                                                                                                 CSBI
26                                                                                                                                                                     SDO
27                                                                                                                                                                      SDI
               10k                                                                                                                                                            41
    S1                                         REFERENCE                                                                                                                       40
29 V                                                              CONTROL
               10                                                                                                                                                              39
    NC                                                                                                                                                                         38



                     DIE       EXTERNAL
                    TEMP       TEMP

                          VTEMP1 VTEMP2  VREF

                          31   32        33                                                                                                                           68021 BD


TIMING DIAGRAM                                                                             LTC6802-1

                                 Timing Diagram of the Serial Interface              t7

          t1                     t4                                      t6


SDI       D3                     D2                          D1          D0          D7 ... D4        D3



SDO   D4                D3       D2                                          D0      D7 ... D4        D3

      PREVIOUS COMMAND                                                               CURRENT COMMAND  68021 TD

OPERATION                                                    internal discharge. Figure 4 shows the S pin controlling
                                                             an external balancing circuit. It is important to note that
THEORY OF OPERATION                                          the LTC6802-1 makes no decisions about turning on/off
                                                             the internal MOSFETs. This is completely controlled by
The LTC6802-1 is a data acquisition IC capable of mea-       the host processor. The host processor writes values to
suring the voltage of 12 series connected battery cells.     a configuration register inside the LTC6802-1 to control
An input multiplexer connects the batteries to a 12-bit      the switches. The watchdog timer on the LTC6802-1 will
delta-sigma analog to digital converter (ADC). An internal   turn off the discharge switches if communication with the
10ppm voltage reference combined with the ADC give the       host processor is interrupted.
LTC6802-1 its outstanding measurement accuracy. The
inherent benefits of the delta-sigma ADC versus other types  OPEN CONNECTION DETECTION
of ADCs (e.g. successive approximation) are explained
in Advantages of Delta-Sigma ADCs in the Applications        When a cell input (C pin) is open, it affects two cell mea-
Information section.                                         surements. Figure 2 shows an open connection to C3,
                                                             in an application without external filtering between the C
Communication between the LTC6802-1 and a host pro-          pins and the cells. During normal ADC conversions (that
cessor is handled by a SPI compatible serial interface. As   is, using the STCVAD command), the LTC6802 will give
shown in Figure 1, the LTC6802-1's can pass data up and      near zero readings for B3 and B4 when C3 is open. The
down a stack of devices using simple diodes for isolation.   zero reading for B3 occurs because during the measure-
This operation is described in Serial Port in the Applica-   ment of B3, the ADC input resistance will pull C3 to the
tions Information section.                                   C2 potential. Similarly, during the measurement of B4, the
                                                             ADC input resistance pulls C3 to the C4 potential.
The LTC6802-1 also contains circuitry to balance cell volt-
ages. Internal MOSFETs can be used to discharge cells.                                                                                                                           68021fa
These internal MOSFETs can also be used to control external
balancing circuits. Figure 1 illustrates cell balancing by                         11


BATTERY         LTC6802-1  BATTERIES #25 TO #84

  350V                     LTC6802-1 ICs #3 TO #7

          SDOI  SDO                                                    LTC6802-1
                                                                 CSBO IC #2 CSBI

          SCKO  SDI                                              SDOI     SDO

          V+    SCKI                                             SCKO     SDI

          C12   VMODE                                            V+       SCKI

          S12   GPIO2                                            C12      VMODE

          C11   GPIO1                                            S12      GPIO2

          S11   WDTB                                             C11      GPIO1

          C10   MMB                                              S11      WDTB

          S10   TOS                                              C10      MMB

          C9    VREG                                             S10      TOS

          S9    VREF                                             C9       VREG

          C8    VTEMP2                                           S9       VREF

          S8    VTEMP1                                           C8       VTEMP2

          C7    NC                                               S8       VTEMP1

          S7    V-                                               C7       NC

          C6    S1                                               S7       V-

          S6    C1                                               C6       S1

          C5    S2                                               S6       C1

          S5    C2                                               C5       S2

          C4    S3                                               S5       C2

          S4    C3                                               C4       S3

                                                                 S4       C3

                           V2                              V1                     3V

                LTC6802-1  OE2                              OE1                    MPU
          CSBO IC #1 CSBI                                                 CS
                                                                          MISO          MODULE
          SDOI  SDO                                                       MOSI              IO
          SCKO  SDI

          V+    SCKI

          C12   VMODE      V2+                              V1

          S12   GPIO2      V2                              V1+       3V

          C11   GPIO1                              DIGITAL

          S11   WDTB       ISOLATOR

          C10   MMB

          S10   TOS

          C9    VREG

          S9    VREF

          C8    VTEMP2

          S8    VTEMP1

          C7    NC

          S7    V-

          C6    S1

          S6    C1

          C5    S2

          S5    C2

          C4    S3

          S4    C3

                                                                                                                                                                                                                68021 F01

     Figure 1. 96-Cell Battery Stack, Daisy Chain Interface. This is a Simplified Schematic Showing the Basic Multi-IC Architecture




             C4                                                        LTC6802-1                                                                                                                                       pulled down by the 100A current source during the B3
                                                      100A                                                                                                                                                             cell measurement AND during the B4 cell measurement.
    B4                                                                                                                                                                                                                 This will tend to decrease the B3 measurement result and
                                  C3                                                                                                                                                                                   increase the B4 measurement result relative to the normal
                                                                                                                                                                                                                       STCVAD command. The biggest change is observed in the
    B3                                MUX                                                                                                                                                                              B4 measurement when C3 is open. So, the best method to
                                                                                                                                                                                                                       detect an open wire at input C3 is to look for an increase
             C2                                                                                                                                                                                                        in the measurement of the cell connected between inputs
                                                                                                                                                                                                                       C3 and C4 (cell B4).
             V                                                                                                                                                                                                        Thus the following algorithm can be used to detect an
                                                                                                                                                                                                                       open connection to cell pin CN:
                                                                                                                                       68021 F02
                                                                                                                                                                                                                       (1) Issue a STCVAD command (ADC convert without 100A
             Figure 2. Open Connection                                                                                                                                                                                     current sources).

B4      CF4                           C4                               LTC6802-1                                                                                                                                       (2) Issue a RDCV command and store all cell measure-
                                      C3              100A                                                                                                                                                                 ments into array CELLA(N).
B3      CF3
                                                 MUX                                                                                                                                                                   (3) Issue a STOWAD command (ADC convert with 100A
                                      C2                                                                                                                                                                                   current sources).
                                      V                                                                                                                                                                               (4) Issue a RDCV command and store all cell measure-
                                                                                                                                                                                                                           ments into array CELLB(N).
                                                                                                                                                                                                            68021 F03
                                                                                                                                                                                                                       (5) For each value of N from 1 to 11:
            Figure 3. Open Connection with RC Filtering
                                                                                                                                                                                                                           If CELLB(N+1) CELLA(N+1)  +200mV, then CN is
Figure 3 shows an open connection at the same point in                                                                                                                                                                     open, otherwise it is not open.
the cell stack as Figure 2, but this time there is an external
filter network still connected to C3. Depending on the value                                                                                                                                                           The +200mV threshold is chosen to provide tolerance for
of the capacitor remaining on C3, a normal measurement                                                                                                                                                                 errors in the measurement with the 100A current source
of B3 and B4 may not give near-zero readings, since the                                                                                                                                                                connected. Even without an open connection there is al-
C3 pin is not truly open. In fact, with a large external ca-                                                                                                                                                           ways some difference between a cell measured with and
pacitance on C3, the C3 voltage will be charged midway                                                                                                                                                                 without the 100A current source because of the IR drop
between C2 and C4 after several cycles of measuring cells                                                                                                                                                              across the finite resistance of the MUX switches. On the
B3 and B4. Thus the measurements for B3 and B4 may                                                                                                                                                                     other hand, with capacitors larger than 0.1F remaining
indicate a valid cell voltage when in fact the exact state of                                                                                                                                                          on an otherwise open C pin, the 100A current source
B3 and B4 is unknown.                                                                                                                                                                                                  may not be enough to move the open C pin 200mV with
                                                                                                                                                                                                                       a single STOWAD command. If the STOWAD command
To reliably detect an open connection, the command                                                                                                                                                                     is repeated several times, the large external capacitor will
STOWAD is provided. With this command, two 100A                                                                                                                                                                        discharge enough to create a 200mV change in cell read-
current sources are connected to the ADC inputs and                                                                                                                                                                    ings. To detect an open connection with larger than 0.1F
turned on during all cell conversions. Referring again to                                                                                                                                                              capacitance still on the pin, one must repeat step (3) above
Figure 3, with the STOWAD command, the C3 pin will be                                                                                                                                                                  a number of times before proceeding to step (4).

                                                                                                                                                                                                                       The algorithm above determines if the CN pin is open
                                                                                                                                                                                                                       based on measurements of the N+1 Cell. For example, in
                                                                                                                                                                                                                       a 12-cell system, the algorithm finds opens on pins C1



OPERATION                                                      A/D CONVERTER DIGITAL SELF TEST

through C11 by looking at the measurements of cells B2         Two self test commands can be used to verify the func-
through B12. Therefore the algorithm cannot be used to         tionality of the digital portions of the ADC. The self tests
determine if the topmost C pin is open. Fortunately, an open   also verify the cell voltage registers and temperature
wire from the battery to the top C pin usually means the V+    monitoring registers. During these self tests a test signal
pin is also floating. When this happens, the readings for      is applied to the ADC. If the circuitry is working properly
the top battery cell will always be 0V, indicating a failure.  all cell voltage and temperature registers will contain
If the top C pin is open yet V+ is still connected, then the   identical codes. For Self Test 1 the registers will contain
best way to detect an open connection to the top C pin         0x555. For Self Test 2, the registers will contain 0xAAA.
is by comparing the sum of all cell measurements using         The time required for the self test function is the same as
the STCVAD command to an auxiliary measurement of the          required to measure all cell voltages or all temperature
sum of all the cells, using a method similar to that shown     sensors. Perform the self test function with CDC[2:0] set
in Figure 18. A significantly lower result for the calculated  to 1 in the configuration register.
sum of all 12 cells suggests an open connection to the top
C pin, provided it was already determined that no other        USING THE S PINS AS DIGITAL OUTPUTS OR
C pin is open.                                                 GATE DRIVERS

DISCHARGING DURING CELL MEASUREMENTS                           The S outputs include an internal 10k pull-up resistor.
                                                               Therefore the S pins will behave as a digital output when
The primary cell voltage A/D measurement commands              loaded with a high impedance, e.g. the gate of an external
(STCVAD and STOWAD) automatically turn off a cell's            MOSFET. For applications requiring high battery discharge
discharge switch while its voltage is being measured. The      currents, connect a discrete PMOS switch device and suit-
discharge switches for the cell above and the cell below will  able discharge resistor to the cell, and the gate terminal
also be turned off during the measurement. For example,        to the S output pin, as illustrated in Figure 4.
discharge switches S4, S5, and S6 will be disabled while
cell 5 is being measured.                                                                                    C(n)
In some systems it may be desirable to allow discharging
to continue during cell voltage measurements. The cell         15  3.3k
voltage A/D conversion commands STCVDC and STOWDC
allow any enabled discharge switches to remain on during       1W                      S(n)
cell voltage measurements. This feature allows the system
to perform a self-test to verify the discharge functionality   VISHAY CRCW2512 SERIES
and multiplexer operation.
                                                                                       C(n 1)
All discharge switches are automatically disabled during
OV and UV comparison measurements.                                                                                                                                                        68021 F04

                                                               Figure 4. External Discharge FET Connection (One Cell Shown)



OPERATION                                                     to the device using the current-mode serial interface. The
                                                              problem is exacerbated when operating with a large volt-
POWER DISSIPATION AND THERMAL SHUTDOWN                        age between V+ and V or when the thermal conductivity
                                                              of the system is poor.
The MOSFETs connected to the pins S1 through S12 can be
used to discharge battery cells. An external resistor should  If the temperature detected on the device goes above ap-
be used to limit the power dissipated by the MOSFETs. The     proximately 145C, the configuration registers will be reset
maximum power dissipation in the MOSFETs is limited by        to default states, turning off all discharge switches and
the amount of heat that can be tolerated by the LTC6802-1.    disabling A/D conversions. When a thermal shutdown has
Excessive heat results in elevated die temperatures. The      occurred, the THSD bit in the temperature register group
electrical characteristics are guaranteed for die tempera-    will go high. The bit is cleared by performing a read of the
tures up to 85C. Little or no degradation will be observed   temperature registers (RDTMP command).
in the measurement accuracy for die temperatures up
to 105C. Damage may occur near 150C, therefore the          Since thermal shutdown interrupts normal operation, the
recommended maximum die temperature is 125C.                 internal temperature monitor should be used to determine
                                                              when the device temperature is approaching unacceptable
To protect the LTC6802-1 from damage due to overheating,      levels.
a thermal shutdown circuit is included. Overheating of the
device can occur when dissipating significant power in the
cell discharge switches or when communicating frequently



APPLICATIONS INFORMATION                                                         USING THE GENERAL PURPOSE INPUTS/OUTPUTS
                                                                                 (GPIO1, GPIO2)
                                                                                 The LTC6802-1 has two general purpose digital inputs/out-
The LTC6802-1 can typically be used with as few as four                          puts. By writing a GPIO configuration register bit to a logic
cells. The minimum number of cells is governed by the                            low, the open drain output can be activated. The GPIOs
supply voltage requirements of the LTC6802-1. The sum                            give the user the ability to turn on/off circuitry around the
of the cell voltages must be 10V to guarantee that all                           LTC6802-1. One example might be a circuit to verify the
electrical specifications are met.                                               operation of the system.

Figure 5 shows an example of the LTC6802-1 when used                             When a GPIO configuration bit is written to a logic high,
to monitor seven cells. The lowest C inputs connect to the                       the corresponding GPIO pin may be used as an input.
seven cells and the upper C inputs connect to V+. Other                          The read back value of that bit will be the logic level that
configurations, e.g. 9 cells, would be configured in the                         appears at the GPIO pin.
same way: the lowest C inputs connected to the battery
cells and the unused C inputs connected to V+. The unused                        When the MMB pin is low, the GPIO pins and the WDTB
inputs will result in a reading of 0V for those channels.                        pin are treated as inputs that set the number of cells to
                                                                                 be monitored. See the Monitor Mode section.
The ADC can also be commanded to measure a stack of
cells by making 10 or 12 measurements, depending on                              WATCHDOG TIMER CIRCUIT
the state of the CELL10 bit in the control register. Data
from all 10 or 12 measurements must be down loaded                               The LTC6802-1 includes a watchdog timer circuit. If no
when reading the conversion results. The ADC can be                              activity is detected on the SCKI pin for 2.5 seconds, the
commanded to measure any individual cell voltage.                                WDTB open drain output is asserted low. The WDTB pin
                                                                                 remains low until an edge is detected on the SCKI pin.
    NEXT LOWER GROUP OF 7 CELLS   V+                                             When the watchdog timer circuit times out, the configura-
                                  C12                                            tion bits are reset to their default (power-up) state.
                                  C11                                            In the power-up state, the S outputs are off. Therefore, the
                                  S11                                            watchdog timer provides a means to turn off cell discharg-
                                  C10                                            ing should communications to the MPU be interrupted.
                                  S10                                            The IC is in the minimum power standby mode after a
                                  C9                                             time out. Note that externally pulling the WDTB pin low
                                  S9                                             will not reset the configuration bits.
                                  S8                                             The watchdog timer operation is disabled when MMB
                                  C7                                             is low.
                                  C6                                             When reading the configuration register, byte CFG0 bit 7
                                  S6                                             will reflect the state of the WDTB pin.
                                  S5                                             REVISION CODE
                                  S4                                             The temperature register group contains a 3-bit revision
                                  C3                                             code. If software detection of device revision is neces-
                                  S3                                             sary, then contact the factory for details. Otherwise, the
                                  C2                                             code can be ignored. In all cases, however, the values of
                                  S2                                             all bits must be used when calculating the packet error
                                  C1                                             code (PEC) CRC byte on data reads.
                                  V-                                                                                                                                                                 68021fa

                                                                      68021 F05

    Figure 5. Monitoring 7 Cells with the LTC6802-1


APPLICATIONS INFORMATION                                         If fewer than 12 cells are connected to the LTC6802-1
                                                                 then it is necessary to mask the unused input channels.
MODES OF OPERATION                                               The MCxI bits in the configuration registers are used to
                                                                 mask channels. If the CELL10 bit is high, then the inputs
The LTC6802-1 has three modes of operation: standby,             for cells 11 and 12 are automatically masked.
measure and monitor. Standby mode is a power saving state
where all circuits except the serial interface are turned off.   The LTC6802-1 can monitor UV and OV conditions con-
In measure mode, the LTC6802-1 is used to measure cell           tinuously. Alternatively, the duty cycle of the UV and OV
voltages and store the results in memory. Measure mode           comparisons can be reduced or turned off to lower the
will also monitor each cell voltage for overvoltage (OV)         overall power consumption. The CDC bits are used to
and undervoltage (UV) conditions. In monitor mode, the           control the duty cycle.
device will only monitor cells for UV and OV conditions.
A signal is output on the SDO pin to indicate the UV/OV          To initiate cell voltage measurements while in measure
status. The serial interface is disabled in monitor mode.        mode, a Start A/D Conversion and Poll Status command
                                                                 must be sent. After the command has been sent, the
Standby Mode                                                     LTC6802-1 will send the A/D converter status using either
                                                                 the toggle polling or the level polling method, as described
The LTC6802-1 defaults (powers up) to standby mode.              in the Serial Port section. If the CELL10 bit is high, then
Standby mode is the lowest possible supply current state.        only the bottom 10 cell voltages will be measured, thereby
All circuits are turned off except the serial interface and the  reducing power consumption and measurement time. By
voltage regulator. For the lowest possible standby current       default the CELL10 bit is low, enabling measurement of all
consumption all SPI logic inputs should be set to a logic        12 cell voltages. During cell voltage measurement com-
1 level. The LTC6802-1 can be programmed for standby             mands, UV and OV flag conditions, reflected in the flag
mode by setting the comparator duty cycle configuration          register group, are also updated. When the measurements
bits, CDC[2:0], to 0. If the part is put into standby mode       are complete, the part will go back to monitoring UV and
while ADC measurements are in progress, the measure-             OV conditions at the rate designated by the CDC bits.
ments will be interrupted and the cell voltage registers will
be in an indeterminate state. To exit standby mode, the          Monitor Mode
CDC bits must be written to a value other than 0.
                                                                 The LTC6802-1 can be used as a simple monitoring circuit
Measure Mode                                                     with no serial interface by pulling the MMB pin low. When
                                                                 in this mode, the interrupt status is indicated on the SDO
LTC6802-1 is in measure mode when the CDC bits are               pin using the toggle polling mode described in the Serial
programmed with a value from 1 to 7. The IC monitors             Port section. Unlike serial port polling commands, how-
each cell voltage and produces an interrupt signal on the        ever, the toggling is independent of the state of the CSBI
SDO pin indicating all cell voltages are within the UV and       pin. See Figure 6.
OV limits. There are two methods for indicating the UV/OV
interrupt status: toggle polling (using a 1kHz output signal)    When the MMB pin is low, all the device configuration
and level polling (using a high or low output signal). The       values are reset to the default states shown in Table 12.
polling methods are described in the Serial Port section.        When MMB is held low the VUV, VOV, and CDC register
                                                                 values are ignored. Instead VUV and VOV use factory-
The UV/OV limits are set by the VUV and VOV values in            programmed setings. CDC is set to state 5. The number
the configuration registers. When a cell voltage exceeds         of cells to be monitored is set by the logic levels on the
the UV/OV limits a bit is set in the flag register. The UV       WDTB and GPIO pins, as shown in Table 1.
and OV flag status for each cell can be determined using
the Read Flag Register Group.




    LTC6802-1         BATTERY POSITIVE        LTC6802-1
                              350V      CSBO IC #8 CSBI

    CSBI       CSBO                     SDOI             SDO
    SDO        SDOI
    SDI        SCKO                     SCKO             SDI
    VMODE         V+                    V+               SCKI
    GPIO2        C12
    GPIO1        S12                    C12          VMODE
    WDTB         C11
    MMB          S11                    S12          GPIO2
    TOS          C10
    VREG         S10                    C11          GPIO1
    VTEMP2        C9                    S11          WDTB
    VTEMP1        S9
    NC            C8                    C10              MMB
    V-            S8
    S1            C7                    S10              TOS
    C1            S7
    S2            C6                    C9               VREG
    C2            S6
    S3            C5                    S9               VREF
    C3            S5
                  C4                    C8           VTEMP2
                                        S8           VTEMP1

                                        C7               NC

                                        S7               V-

                                        C6               S1

                                        S6               C1

                                        C5               S2

                                        S5               C2

                                        C4               S3

                                        S4               C3

                                                               IC #3 TO IC #7

    LTC6802-1                                 LTC6802-1

    CSBI       CSBO                     CSBO  IC #2      CSBI
    SDO        SDOI
    SDI        SCKO                     SDOI             SDO
    VMODE         V+                    SCKO             SDI
    GPIO2        C12
    GPIO1        S12                    V+               SCKI
    WDTB         C11
    MMB          S11                    C12          VMODE
    TOS          C10
    VREG         S10                    S12          GPIO2
    VTEMP2        C9                    C11          GPIO1
    VTEMP1        S9
    NC            C8                    S11          WDTB
    V-            S8
    S1            C7                    C10              MMB
    C1            S7
    S2            C6                    S10              TOS
    C2            S6
    S3            C5                    C9               VREG
    C3            S5
                  C4                    S9               VREF
                                        C8           VTEMP2

                                        S8           VTEMP1

                                        C7               NC

                                        S7               V-

                                        C6               S1

                                        S6               C1

                                        C5               S2

                                        S5               C2

                                        C4               S3

                                        S4               C3

                                                               V2-           V1-                                                                                                                                                                                                                                                                                                                                                                           3V  MODULE
    LTC6802-1                                 LTC6802-1        OE2           OE1                                                                                                                                                                                                                                                                                                                                                                          MPU
                                        CSBO IC #1 CSBI
    CSBI       CSBO                                                                                                                                                                                                                                                                                                                                                                                                                                    CS
    SDO        SDOI                     SDOI             SDO                                                                                                                                                                                                                                                                                                                                                                                           MISO
    SDI        SCKO                                                                                                                                                                                                                                                                                                                                                                                                                                    MOSI
    SCKI                                SCKO             SDI                                                                                                                                                                                                                                                                                                                                                                                           CLK
    VMODE         V+
    GPIO2        C12                    V+               SCKI
    GPIO1        S12
    WDTB         C11                    C12          VMODE     V2+           V1-
    MMB          S11
    TOS          C10                    S12          GPIO2     V2-           V1+  3V
    VREG         S10
    VREF                                C11          GPIO1          DIGITAL
    VTEMP2        C9
    VTEMP1        S9                    S11          WDTB      ISOLATOR
    NC            C8
    V-            S8                    C10              MMB
    S1            C7
    C1            S7                    S10              TOS
    S2            C6
    C2            S6                    C9               VREG
    S3            C5
    C3            S5                    S9               VREF
                  S4                    C8           VTEMP2

                                        S8           VTEMP1

                                        C7               NC

                                        S7               V-

                                        C6               S1

                                        S6               C1

                                        C5               S2

                                        S5               C2

                                        C4               S3

                                        S4               C3

                                                                                                                                                                                                                                                                                                                                                                                                                                            68021 F06

    Figure 6. Redundant Monitoring Circuit. This is a Simplified Schematic to Show the General Architecture




Table 1. Monitor Mode Cell Selection                         are always outputs that can drive the next higher device
                                                             in a stack. SDI is a data input when writing to a stack of
WDTB GPIO2 GPIO1                      CELL INPUTS MONITORED  devices. For devices not at the bottom of a stack, SDI is a
                                                             data output when reading from the stack. SDOI is a data
0  0  0                               Cells 1 to 5           output when writing to and a data input when reading from
                                                             a stack of devices. SDO is an open drain output that is only
0  0  1                               Cells 1 to 6           used on the bottom device of a stack, where it may be tied
                                                             with SDI, if desired, to form a single, bi-directional port.
0  1  0                               Cells 1 to 7           The SDO pin on the bottom device of a stack requires a
                                                             pull-up resistor. For devices up in the stack, SDO should
0  1  1                               Cells 1 to 8           be tied to the local V or left floating.

1  0  0                               Cells 1 to 9           To communicate between daisy-chained devices, the
                                                             high side port pins of a lower device (CSBO, SCKO, and
1  0  1                               Cells 1 to 10          SDOI) must be connected through PN junction diodes to
                                                             the respective low side port pins of the next higher device
1  1  0                               Cells 1 to 11          (CSBI, SCKI, and SDI). In this configuration, the devices
                                                             communicate using current rather than voltage. To signal
1  1  1                               Cells 1 to 12          a logic high from the lower device to the higher device,
                                                             the lower device sinks a smaller current from the higher
If MMB is low then brought high, all device configuration    device pin. To signal a logic low, the lower device sinks
values are reset to the default states including the VUV,    a larger current. Likewise, to signal a logic high from
VOV, and CDC configuration bits.                             the higher device to the lower device, the higher device
                                                             sources a larger current to the lower device pin. To signal
SERIAL PORT                                                  a logic low, the higher device sources a smaller current.
                                                             See Figure 7.
                                                             Standby current consumed in the current mode serial inter-
The LTC6802-1 has an SPI bus compatible serial port.         face is minimized when CSBI, SCKI, and SDI are all high.
Several devices can be daisy chained in series.
                                                              VSENSE +   LOW SIDE PORT
There are two sets of serial port pins, designated as low    (WRITE)   ON HIGHER DEVICE
side and high side. The low side and high side ports enable
devices to be daisy chained even when they operate at dif-                                   READ 1
ferent power supply potentials. In a typical configuration,
the positive power supply of the first, bottom device is
connected to the negative power supply of the second, top
device, as shown in Figure 1. When devices are stacked in
this manner, they can be daisy chained by connecting the
high side port of the bottom device to the low side port of
the top device. With this arrangement, the master writes to
or reads from the cascaded devices as if they formed one
long shift register. The LTC6802-1 translates the voltage
level of the signals between the low side and high side
ports to pass data up and down the battery stack.

Physical Layer                                               WRITE

On the LTC6802-1, seven pins comprise the low side and                   HIGH SIDE PORT  VSENSE +
high side ports. The low side pins are CSBI, SCKI, SDI,                 ON LOWER DEVICE  (READ)
and SDO. The high side pins are CSBO, SCKO and SDOI.
CSBI and SCKI are always inputs, driven by the master                                                                                                                                   68021 F07
or by the next lower device in a stack. CSBO and SCKO
                                                                    Figure 7. Current Mode Interface



APPLICATIONS INFORMATION                                       Data Transfers: Every byte consists of 8 bits. Bytes are
                                                               transferred with the most significant bit (MSB) first. On a
The voltage mode pin (VMODE) determines whether the low        write, the data value on SDI is latched into the device on
side serial port is configured as voltage mode or current      the rising edge of SCKI (Figure 8). Similarly, on a read,
mode. For the bottom device in a daisy-chain stack, this       the data value output on SDO is valid during the rising
pin must be pulled high (tied to VREG). The other devices      edge of SCKI and transitions on the falling edge of SCKI
in the daisy chain must have this pin pulled low (tied to V)  (Figure 9).
to designate current mode communication. To designate
the top-of-stack device for polling commands, the TOS          CSBI must remain low for the entire duration of a com-
pin on the top device of a daisy chain must be tied high.      mand sequence, including between a command byte and
The other devices in the stack must have TOS tied low.         subsequent data. On a write command, data is latched in
See Figure 1.                                                  on the rising edge of CSBI.

Data Link Layer                                                After a polling command has been entered, the SDO output
                                                               will immediately be driven by the polling state, with the
Clock Phase And Polarity: The LTC6802-1 SPI-compat-            SCKI input ignored (Figure 10). See the Toggle Polling
ible interface is configured to operate in a system using      and Level Polling sections.
CPHA=1 and CPOL=1. Consequently, data on SDI must
be stable during the rising edge of SCKI.



SDI               MSB (CMD)  BIT6 (CMD)                        LSB (CMD)  MSB (DATA)              LSB (DATA)

                                                                                                              68021 F08

                             Figure 8. Transmission Format (Write)



SDI               MSB (CMD)  BIT6 (CMD)                        LSB (CMD)

             SDO                                                                      MSB (DATA)  LSB (DATA)

20                           Figure 9. Transmission Format (Read)                                             68021 F09





SDI   MSB (CMD)  BIT6 (CMD)                                   LSB (CMD)

SDO                                                                      POLL STATE

                                                                                                                                                                                                                                          68021 F10

                 Figure 10. Transmission Format (Poll)

Network Layer                                                 device A and top device B), the data will be output in the
                                                              following order:
Broadcast Commands: A broadcast command is one to
which all devices on the bus will respond. See the Bus           FLGR0(A), FLGR1(A), FLGR2(A), PEC(A), FLGR0(B),
Protocols and Commands sections.                                 FLGR1(B), FLGR2(B), PEC(B)

In daisy chained configurations, all devices in the chain     Toggle Polling: Toggle polling allows a robust determina-
receive the command bytes simultaneously. For example,        tion both of device states and of the integrity of the con-
to initiate A/D conversions in a stack of devices, a single   nections between the devices in a stack. Toggle polling
STCVAD command byte is sent, and all devices will start       is enabled when the LVLPL bit is low. After entering a
conversions at the same time. For read and write com-         polling command, the data out line will be driven by the
mands, a single command byte is sent, and then the stacked    slave devices based on their status. When polling for the
devices effectively turn into a cascaded shift register, in   A/D converter status, data out will be low when any device
which data is shifted through each device to the next higher  is busy performing an A/D conversion and will toggle at
(on a write) or the next lower (on a read) device in the      1kHz when no device is busy. Similarly, when polling for
stack. See the Serial Command Examples section.               interrupt status, the output will be low when any device
                                                              has an interrupt condition and will toggle at 1kHz when
PEC Byte: The Packet Error Code (PEC) byte is a CRC           none has an interrupt condition.
value calculated for all of the bits in a register group in
the order they are read, using the following characteristic   Toggle Polling--Daisy-Chained Broadcast Polling: The
polynomial:                                                   SDO pin (bottom device) or SDI pin (stacked devices) will
                                                              be low if a device is busy/in interrupt. If it is not busy/not
   x8 + x2 + x + 1                                            in interrupt, the device will pass the signal from the SDOI
                                                              input to data out (if not the top-of-stack device) or toggle
On a read command, after sending the last byte of a register  the data out line at 1kHz (if the top-of-stack device).
group, the device will shift out the calculated PEC, MSB
first. For daisy-chained devices, after the PEC is read from  The master pulls CSBI high to exit polling.
the first device, the data from any daisy-chained devices
will follow in the same order. For example, when read-        Level polling: Level polling is enabled when the LVLPL
ing the flag registers from two stacked devices (bottom       bit is high. After entering a polling command, the data
                                                              out line will be driven by the slave devices based on their
                                                              status. When polling for the A/D converter status, data



APPLICATIONS INFORMATION                                        conversion time to pass before reading the results. The
                                                                second method is to hold CSBI low after an A/D start
out will be low when any device is busy performing an           command has been sent. The A/D conversion status will be
A/D conversion and will be high when no device is busy.         output on SDO. A problem with the second method is that
Similarly, when polling for interrupt status, the output will   the controller is not free to do other serial communication
be low when any device has an interrupt condition and will      while waiting for A/D conversions to complete. The third
be high when none has an interrupt condition.                   method overcomes this limitation. The controller can send
                                                                an A/D start command, perform other tasks, and then
Level polling--Daisy-Chained Broadcast Polling: The SDO         send a Poll A/D Converter Status (PLADC) command to
pin (bottom device) or SDI pin (stacked devices) will be        determine the status of the A/D conversions.
low if a device is busy/in interrupt. If it is not busy/not in
interrupt, the device will pass the level from the SDOI input   For OV/UV interrupt status, the Poll Interrupt Status (PLINT)
to data out (if not the top-of-stack device) or hold the data   command can be used to quickly determine whether
out line high (if the top-of-stack device). Therefore, if any   any cell in a stack is in an overvoltage or undervoltage
device in the chain is busy or in interrupt, the SDO signal     condition.
at the bottom of the stack will be low. If all devices are
not busy/not in interrupt, the SDO signal at the bottom of      Bus Protocols
the stack will be high.
                                                                There are 3 different protocol formats, depicted in Table 3
The master pulls CSBI high to exit polling.                     through Table 5. Table 2 is the key for reading the protocol
Polling Methods: For A/D conversions, three methods can
be used to determine A/D completion. First, a controller
can start an A/D conversion and wait for the specified

Table 2. Protocol Key

PEC      Packet error code (CRC-8)                                            Master-to-slave

N        Number of bits                                                       Slave-to-master

...      Continuation of protocol                                             Complete byte of data

Table 3. Broadcast Poll Command


Command                Poll Data

Table 4. Broadcast Read

     8                    8                     8               8                              8                  8
                                         Data Byte High
Command  Data Byte Low              ...                         PEC                Shift Byte 1              ...  Shift Byte N
Table 5. Broadcast Write                 Data Byte High

     8                    8                                     8                                    8

Command  Data Byte Low              ...                         Shift Byte 1  ...              Shift Byte N



APPLICATIONS INFORMATION                                  WRCFG    0x01
Commands                                                  RDCV     0x02
Table 6. Command Codes                                    RDTMP    0x04
Write Configuration Register Group                        STCVAD
Read Configuration Register Group                                  0x06
Read Cell Voltage Register Group                          STOWAD
Read Flag Register Group                                           0x08
Read Temperature Register Group                           STTMPAD
Start Cell Voltage A/D Conversions and Poll Status                 0x10 (all cell voltage inputs)
                                                          PLADC    0x11 (cell 1 only)
Start Open Wire A/D Conversions and Poll Status           PLINT    0x12 (cell 2 only)
                                                          STCVDC   ...
Start Temperature A/D Conversions and Poll Status                  0x1A (cell 10 only)
                                                          STOWDC   0x1B (cell 11 only, if CELL10 bit=0)
Poll A/D Converter Status                                          0x1C (cell 12 only, if CELL10 bit=0)
Poll Interrupt Status                                              0x1D (unused)
Start Cell Voltage A/D Conversions and Poll Status, with           0x1E (cell self test 1; all CV=0x555)
Discharge Permitted                                                0x1F (cell self test 2; all CV=0xAAA)

Start Open Wire A/D Conversions and Poll Status, with              0x20 (all cell voltage inputs)
Discharge Permitted                                                0x21 (cell 1 only)
                                                                   0x22 (cell 2 only)
                                                                   0x2A (cell 10 only)
                                                                   0x2B (cell 11 only, if CELL10 bit=0)
                                                                   0x2C (cell 12 only, if CELL10 bit=0)
                                                                   0x2D (unused)
                                                                   0x2E (cell self test 1; all CV=0x555)
                                                                   0x2F (cell self test 2; all CV=0xAAA)

                                                                   0x30 (all temperature inputs)
                                                                   0x31 (external temp 1 only)
                                                                   0x32 (external temp 2 only)
                                                                   0x33 (internal temp only)
                                                                   0x34--0x3D (unused)
                                                                   0x3E (temp self test 1; all TMP=0x555)
                                                                   0x3F (temp self test 2; all TMP=0xAAA)



                                                                   0x60 (all cell voltage inputs)
                                                                   0x61 (cell 1 only)
                                                                   0x62 (cell 2 only)
                                                                   0x6A (cell 10 only)
                                                                   0x6B (cell 11 only, if CELL10 bit=0)
                                                                   0x6C (cell 12 only, if CELL10 bit=0)
                                                                   0x6D (unused)
                                                                   0x6E (cell self test 1; all CV=0x555)
                                                                   0x6F (cell self test 2; all CV=0xAAA)

                                                                   0x70 (all cell voltage inputs)
                                                                   0x71 (cell 1 only)
                                                                   0x72 (cell 2 only)
                                                                   0x7A (cell 10 only)
                                                                   0x7B (cell 11 only, if CELL10 bit=0)
                                                                   0x7C (cell 12 only, if CELL10 bit=0)
                                                                   0x7D (unused)
                                                                   0x7E (cell self test 1; all CV=0x555)
                                                                   0x7F (cell self test 2; all CV=0xAAA)




Memory Map
Table 7 through Table 12 show the memory map for the
LTC6802-1. Table 12 gives bit descriptions.

Table 7. Configuration (CFG) Register Group

REGISTER RD/WR  BIT 7                      BIT 6   BIT 5    BIT 4    BIT 3                        BIT 2    BIT 1    BIT 0
                                                  GPIO1    LVLPL    CELL10                       CDC[2]   CDC[1]   CDC[0]
CFGR0   RD/WR   WDT      GPIO2                    DCC6     DCC5      DCC4                         DCC3     DCC2     DCC1
                                                   MC2I     MC1I    DCC12                        DCC11    DCC10     DCC9
CFGR1   RD/WR   DCC8                       DCC7   MC10I     MC9I     MC8I                         MC7I     MC6I     MC5I
                                                  VUV[5]   VUV[4]   VUV[3]                       VUV[2]   VUV[1]   VUV[0]
CFGR2   RD/WR   MC4I                       MC3I   VOV[5]   VOV[4]   VOV[3]                       VOV[2]   VOV[1]   VOV[0]

CFGR3   RD/WR   MC12I    MC11I                                                                    BIT 2    BIT 1    BIT 0
                                                                                                 C1V[2]   C1V[1]   C1V[0]
CFGR4   RD/WR   VUV[7]   VUV[6]                                                                 C1V[10]   C1V[9]   C1V[8]
                                                                                                 C2V[6]   C2V[5]   C2V[4]
CFGR5   RD/WR   VOV[7]   VOV[6]                                                                  C3V[2]   C3V[1]   C3V[0]
                                                                                                C3V[10]   C3V[9]   C3V[8]
Table 8. Cell Voltage (CV) Register Group                                                        C4V[6]   C4V[5]   C4V[4]
                                                                                                 C5V[2]   C5V[1]   C5V[0]
REGISTER RD/WR  BIT 7                      BIT 6  BIT 5    BIT 4    BIT 3                       C5V[10]   C5V[9]   C5V[8]
                                                                                                 C6V[6]   C6V[5]   C6V[4]
CVR00   RD      C1V[7]   C1V[6]                   C1V[5]   C1V[4]   C1V[3]                       C7V[2]   C7V[1]   C7V[0]
                                                                                                C7V[10]   C7V[9]   C7V[8]
CVR01   RD      C2V[3]   C2V[2]                   C2V[1]   C2V[0]   C1V[11]                      C8V[6]   C8V[5]   C8V[4]
                                                                                                 C9V[2]   C9V[1]   C9V[0]
CVR02   RD      C2V[11]  C2V[10]                  C2V[9]   C2V[8]   C2V[7]                      C9V[10]   C9V[9]   C9V[8]
                                                                                                C10V[6]   C10V[5]  C10V[4]
CVR03   RD      C3V[7]   C3V[6]                   C3V[5]   C3V[4]   C3V[3]                      C11V[2]   C11V[1]  C11V[0]
                                                                                                C11V[10]  C11V[9]  C11V[8]
CVR04   RD      C4V[3]   C4V[2]                   C4V[1]   C4V[0]   C3V[11]                     C12V[6]   C12V[5]  C12V[4]

CVR05   RD      C4V[11]  C4V[10]                  C4V[9]   C4V[8]   C4V[7]

CVR06   RD      C5V[7]   C5V[6]                   C5V[5]   C5V[4]   C5V[3]

CVR07   RD      C6V[3]   C6V[2]                   C6V[1]   C6V[0]   C5V[11]

CVR08   RD      C6V[11]  C6V[10]                  C6V[9]   C6V[8]   C6V[7]

CVR09   RD      C7V[7]   C7V[6]                   C7V[5]   C7V[4]   C7V[3]

CVR10   RD      C8V[3]   C8V[2]                   C8V[1]   C8V[0]   C7V[11]

CVR11   RD      C8V[11]  C8V[10]                  C8V[9]   C8V[8]   C8V[7]

CVR12   RD      C9V[7]   C9V[6]                   C9V[5]   C9V[4]   C9V[3]

CVR13   RD      C10V[3]  C10V[2]                  C10V[1]  C10V[0]  C9V[11]

CVR14   RD      C10V[11] C10V[10]                 C10V[9]  C10V[8]  C10V[7]

CVR15*  RD      C11V[7]  C11V[6]                  C11V[5]  C11V[4]  C11V[3]

CVR16*  RD      C12V[3]  C12V[2]                  C12V[1]  C12V[0]  C11V[11]

CVR17*  RD      C12V[11] C12V[10]                 C12V[9]  C12V[8]  C12V[7]

*Registers CVR15, CVR16, and CVR17 can only be read if the CELL10 bit in register CFGR0 is low




Table 9. Flag (FLG) Register Group

REGISTER RD/WR  BIT 7               BIT 6    BIT 5     BIT 4     BIT 3                            BIT 2      BIT 1       BIT 0
                                                                                                  C2UV       C1OV        C1UV
FLGR0  RD       C4OV                C4UV     C3OV      C3UV      C2OV                             C6UV       C5OV        C5UV
                                                                                                  C10UV      C9OV        C9UV
FLGR1  RD       C8OV                C8UV     C7OV      C7UV      C6OV
                                                                                                                         BIT 0
FLGR2  RD       C12OV*              C12UV*   C11OV*    C11UV*    C10OV                                                 ETMP1[0]
* Bits C11UV, C12UV, C11OV, and C12OV are always low if the CELL10 bit in register CFGR0 is high                       ETMP2[4]
Table 10. Temperature (TMP) Register Group                                                                              ITMP[8]

REGISTER RD/WR  BIT 7               BIT 6      BIT 5     BIT 4      BIT 3                            BIT 2     BIT 1     BIT 0
                                             ETMP1[5]  ETMP1[4]  ETMP1[3]                         ETMP1[2]   ETMP1[1]   PEC[0]
TMPR0  RD       ETMP1[7] ETMP1[6]            ETMP2[1]  ETMP2[0]  ETMP1[11]                        ETMP1[10]  ETMP1[9]
                                             ETMP2[9]  ETMP2[8]  ETMP2[7]                         ETMP2[6]   ETMP2[5]
TMPR1  RD       ETMP2[3] ETMP2[2]             ITMP[5]   ITMP[4]   ITMP[3]                          ITMP[2]    ITMP[1]
                                                                  ITMP[11]                         ITMP[10]   ITMP[9]
TMPR2  RD       ETMP2[11] ETMP2[10]           REV[0]     THSD

TMPR3  RD       ITMP[7]             ITMP[6]

TMPR4  RD       REV[2]              REV[1]

Table 11. Packet Error Code (PEC)

REGISTER RD/WR  BIT 7                BIT 6   BIT 5     BIT 4     BIT 3                            BIT 2      BIT 1
                                    PEC[6]   PEC[5]    PEC[4]    PEC[3]                           PEC[2]     PEC[1]
PEC    RD       PEC[7]




Table 12. Memory Bit Descriptions

NAME DESCRIPTION                       VALUES

                                                  UV/OV COMPARATOR                  VREF POWERED DOWN                      CELL VOLTAGE

                                       CDC                   PERIOD                 BETWEEN MEASUREMENTS MEASUREMENT TIME

                                           0      N/A (Comparator Off)                   Yes                                 N/A
                                       (default)     Standby Mode

                                       1          N/A (Comparator Off)                   No                                  13ms

                                       2                     13ms                        No                                  13ms
CDC  Comparator Duty Cycle             3                     130ms                       No

                                       4                     500ms                       No                                  13ms

                                       5*                    130ms                       Yes                                 21ms

                                       6                     500ms                       Yes                                 21ms

                                       7                     2000ms                      Yes                                 21ms

                                       *when MMB pin is low, the CDC value is set to 5

CELL10 10-Cell Mode                    0=12-cell mode (default); 1=10-cell mode

LVLPL Level Polling Mode               0=toggle polling (default); 1=level polling

GPIO1 GPIO1 Pin Control                Write: 0=GPIO1 pin pull down on; 1=GPIO1 pin pull down off (default)
                                       Read: 0=GPIO1 pin at logic `0'; 1=GPIO1 pin at logic `1'

GPIO2 GPIO2 Pin Control                Write: 0=GPIO2 pin pull down on; 1=GPIO2 pin pull down off (default)
                                       Read: 0=GPIO2 pin at logic `0'; 1=GPIO2 pin at logic `1'

WDT  Watchdog Timer                    Read Only: 0=WDTB pin at logic `0'; 1=WDTB pin at logic `1'

DCCx Discharge Cell x                  x=1..12 0=turn off shorting switch for cell `x' (default); 1=turn on shorting switch

VUV  Undervoltage Comparison Voltage*  Comparison voltage = VUV * 16 * 1.5mV

                                       (default VUV=0. When MMB pin is low a factory programmed comparison voltage is used)

VOV  Overvoltage Comparison Voltage*   Comparison voltage = VOV * 16 * 1.5mV

                                       (default VOV=0. When MMB pin is low a factory programmed comparison voltage is used)

MCxI Mask Cell x Interrupts            x=1..12 0=enable interrupts for cell `x' (default)
                                                   1=turn off interrupts and clear flags for cell `x'

CxV  Cell x Voltage*                   x=1..12 12-bit ADC measurement value for cell `x'
                                                   cell voltage for cell `x' = CxV * 1.5mV
                                                   reads as 0xFFF while A/D conversion in progress

CxUV Cell x Undervoltage Flag          x=1..12 cell voltage compared to VUV comparison voltage
                                                   0=cell `x' not flagged for under voltage condition; 1=cell `x' flagged

CxOV Cell x Overvoltage Flag           x=1..12 cell voltage compared to VOV comparison voltage
                                                   0=cell `x' not flagged for over voltage condition; 1=cell `x' flagged

ETMPx External Temperature Measurement* Temperature measurement voltage = ETMPx * 1.5mV

THSD Thermal Shutdown Status           0= thermal shutdown has not occurred; 1=thermal shutdown has occurred
                                       Status cleared to `0' on read of Thermal Register Group

REV  Revision Code                     Device revision code

ITMP Internal Temperature Measurement* Temperature measurement voltage = ITMP * 1.5mV = 8mV * T(K)

PEC  Packet Error Code                 CRC value for reads

*Voltage determinations use the decimal value of the registers, 0 to 4095 for 12-bit and 0 to 255 for 8-bit registers





LTC6802-1 (Daisy Chained Configuration)

Examples below use a configuration of three stacked
devices: bottom (B), middle (M), and top (T)

Write Configuration Registers

   1. Pull CSBI low
   2. Send WRCFG command byte
   3. Send CFGR0 byte for top device, then CFGR1 (T), CFGR2 (T), ... CFGR5 (T)
   4. Send CFGR0 byte for middle device, then CFGR1 (M), CFGR2 (M), ... CFGR5 (M)
   5. Send CFGR0 byte for bottom device, then CFGR1 (B), CFGR2 (B), ... CFGR5 (B)
   6. Pull CSBI high; data latched into all devices on rising edge of CSBI

   Calculation of serial interface time for sequence above:
       Number of devices in stack= N
       Number of bytes in sequence = B = 1 command byte and 6 data bytes per device = 1+6*N
       Serial port frequency per bit = F
       Time = (1/F) * B * 8 bits/byte = (1/F) * (1+6*N) * 8
       Time for 3 cell-stacks example above, with 1MHz serial port = (1/1000000) * (1+6*3)*8 = 152us

Read Cell Voltage Registers (12 Cell Mode)

   1. Pull CSBI low
   2. Send RDCV command byte
   3. Read CVR00 byte of bottom device, then CVR01 (B), CVR02 (B), ... CVR17 (B), and then PEC (B)
   4. Read CVR00 byte of middle device, then CVR01 (M), CVR02 (M), ... CVR17 (M), and then PEC (M)
   5. Read CVR00 byte for top device, then CVR01 (T), CVR02 (T), ... CVR17 (T), and then PEC (T)
   6. Pull CSBI high

   Calculation of serial interface time for sequence above:
       Number of devices in stack= N
       Number of bytes in sequence = B = 1 command byte, and 18 data bytes plus 1 PEC byte per device = 1+19*N
       Serial port frequency per bit = F
       Time = (1/F) * B * 8 bits/byte = (1/F) * (1+19*N) * 8
       Time for 3-cell example above, with 1MHz serial port = (1/1000000) * (1+19*3)*8 =464us

Start Cell Voltage A/D Conversions and Poll Status (Toggle Polling)

   1. Pull CSBI low
   2. Send STCVAD command byte (all devices in stack start A/D conversions simultaneously)
   3. SDO output from bottom device pulled low for approximately 12ms
   4. SDO output toggles at 1kHz rate, indicating conversions complete for all devices in daisy chain
   5. Pull CSBI high to exit polling




Poll Interrupt Status (Level Polling)

   1. Pull CSBI low
   2. Send PLINT command byte
   3. SDO output from bottom device pulled low if any device has an interrupt condition; otherwise, SDO high
   4. Pull CSBI high to exit polling


Overview                                                                        various situations that should be considered when plan-
                                                                                ning protection circuitry. The first five scenarios are to be
Care should always be taken when using high energy                              anticipated during production and appropriate protection
sources such as batteries. There are numerous ways that                         is included within the LTC6802-1 device itself.
systems can be [mis-]configured that might affect a bat-
tery system during its useful lifespan. Table 13 shows the

Table 13. LTC6802-1 Failure Mechanism Effect Analysis

SCENARIO                            EFFECT                                                  DESIGN MITIGATION

Cell input open-circuit (random) Power-up sequence at IC inputs                             Clamp diodes at each pin to V+ & V (within IC) provide
                                                                                            alternate power-path.

Cell input open-circuit (random) Differential input voltage overstress                      Zener diodes across each cell voltage input pair (within IC)
                                                                                            limits stress.

Top cell input connection loss (V+) Power will come from highest connected cell input       Clamp diodes at each pin to V+ & V (within IC) provide
                                         or via data port fault current                     alternate power-path. Diode conduction at data ports will impair
                                                                                            communication with higher-potential units.

Bottom cell input connection loss   Power will come from lowest connected cell input or     Clamp diodes at each pin to V+ & V (within IC) provide
(V)                                via data port fault current                             alternate power-path. Diode conduction at data ports will impair
                                                                                            communication with higher-potential units.
Disconnection of a harness          Loss of supply connection to the IC
between a group of battery cells                                                            Clamp diodes at each pin to V+ & V (within IC) provide an
and the IC (in a system of stacked                                                          alternate power-path if there are other devices (which can
groups)                                                                                     supply power) connected to the LTC6802-1. Diode conduction
                                                                                            at data ports will impair communication with higher-potential

Data link disconnection between     Break of "daisy chain" communication (no stress         All units above the disconnection will enter standby mode
stacked LTC6802-1 units.            to ICs). Communication will be lost to devices          within 2 seconds of disconnect. Discharge switches are
                                    above the disconnection. The devices below the          disabled in standby mode.
                                    disconnection are still able to communicate and
                                    perform all functions, however, the polling feature is

Cell-pack integrity, break between Daisy-chain voltage reversal up to full stack potential Use series protection diodes with top-port I/O connections

stacked units                       during pack discharge                                   (RS07J for up to 600V). Use isolated data link at bottom-most

                                                                                            data port.

Cell-pack integrity, break between Daisy-chain positive overstress during charging          Add redundant current path link
stacked units

Cell-pack integrity, break within Cell input reverse overstress during discharge            Add parallel Schottky diodes across each cell for load-path
stacked unit                                                                                redundancy. Diode and connections must handle full operating
                                                                                            current of stack, will limit stress on IC

Cell-pack integrity, break within Cell input positive overstress during charge              Add SCR across each cell for charge-path redundancy. SCR
stacked unit                                                                                and connections must handle full charging current of stack, will
                                                                                            limit stress on IC by selection of trigger Zener



APPLICATIONS INFORMATION                                                                                   clamping potential. The Zener diodes labeled ZCLAMP are
                                                                                                           higher voltage devices with an initial reverse breakdown
Battery Interconnection Integrity                                                                          of 30V snapping back to 25V. The forward voltage drop
                                                                                                           of all Zeners is 0.5V. Refer to this diagram in the event of
The FMEA scenarios that are potentially most damaging are                                                  unpredictable voltage clamping or current flow. Limiting
those that involve a break in the stack of battery cells. When                                             the current flow at any pin to 10mA will prevent damage
the battery stack has a discontinuity between groupings                                                    to the IC.
of cells monitored by LTC6802-1 ICs, any load will force
a large reverse potential on the daisy-chain connection.                                                                                                                                       LTC6802-1
This situation might occur in a modular battery system                                                     V+
during initial installation or a service procedure. The daisy
chain ports are protected from the reverse potential in this                                                                                                                                       SCKO
scenario by external series high-voltage diodes required in                                                C12
the upper-port data connections as shown in Figure 11.
During the charging phase of operation, this fault would
lead to forward biasing of daisy-chain ESD clamps that                                                                                                                                              SDOI
would also lead to part damage. An alternative connection                                                  C11
to carry current during this scenario will avoid this stress
from being applied (Figure 11).                                                                            S11                                         CSBO




                                          LTC6802-1                                                        S9
                         V- (NEXT HIGHER IN STACK)
                                 SDO SDI SCKI CSBI
PROTECT      OPTIONAL                                                                                      S8
AGAINST   REDUNDANT                                               RS07J (3x)
   BREAK     CURRENT                     SDOI SCKO CSBO
    HERE           PATH  V+                                                                                S7
                                (NEXT LOWER IN STACK)                                                      C6

                                                                                                68021 F11  S6


Figure 11. Reverse-Voltage Protection for the                                                              S5                                          CSBI
Daisy-Chain (One Link Connection Shown)

                                                                                                           C4                                          SDO

Internal Protection Diodes                                                                                 S4                                          SDI

Each pin of the LTC6802-1 has protection diodes to help                                                    C3                                          SCKI
prevent damage to the internal device structures caused
by external application of voltages beyond the supply rails                                                S3                                          VMODE
as shown in Figure 12.                                                                                                                       ZCLAMP    GPIO2

The diodes shown are conventional silicon diodes with a                                                    C2
forward breakdown voltage of 0.5V. The unlabeled zener
diode structures have a reverse breakdown characteristic                                                   S2                                          GPIO1
which initially breaks down at 12V then snaps back to a 7V
                                                                                                           C1                                          WDTB

                                                                                                           S1                                          MMB

                                                                                                           V                                          TOS

                                                                                                                                                       68021 F12

                                                                                                                Figure 12. Internal Protection Diodes



APPLICATIONS INFORMATION                                       The V+ pin is powered from the top cell potential of the
                                                               monitored cell group. A decoupling network of 20 /100nF
Cell-Voltage Filtering                                         is recommended.

The LTC6802-1 employs a sampling system to perform             READING EXTERNAL TEMPERATURE PROBES
its analog-to-digital conversions and provides a conver-
sion result that is essentially an average over the 0.5ms      Using Dedicated Inputs
conversion window, provided there isn't noise aliasing with
respect to the delta-sigma modulator rate of 512kHz. This      The LTC6802-1 includes two channels of ADC input, VTEMP1
indicates that a lowpass filter with useful attenuation at     and VTEMP2, that are intended to monitor thermistors
500kHz may be beneficial. Since the delta-sigma integra-       (tempco about 4%/C generally) or diodes (2.2mV/C
tion bandwidth is about 1kHz, the filter corner need not       typical) located within the cell array. Sensors can be
be lower than this to assure accurate conversions.             powered directly from VREF as shown in Figure 14 (up to
                                                               60A total).
Series resistors of 100 may be inserted in the input
paths without introducing meaningful measurement               For sensors that require higher drive currents, a buffer op
error, provided only external discharge switch FETs are        amp may be used as shown in Figure 15. Power for the
being used. Shunt capacitors may be added from the cell        sensor is actually sourced indirectly from the VREG pin
inputs to V, creating RC filtering as shown in Figure 13.
Note that this filtering is not compatible with use of the     LTC6802-1                         100k 100k
internal discharge switches to carry current since this
would induce settling errors at the time of conversion as                   VREG   1F                 100k
any activated switches temporarily open to provide Kelvin                    VREF            1F       NTC
mode cell sensing. As a discharge switch opens, cell wiring              VTEMP2
resistance will also form a small voltage step (recovery                 VTEMP1                                    100k
of the small IR drop), so keeping the frequency cutoff of                                                          NTC
the filter relatively high will allow adequate settling prior                  NC
to the actual conversion. A guard time of about 60s is                         V-
provided in the ADC timing, so a 16kHz LP is optimal and
offers about 30dB of noise rejection.                                                                 68021 F14

No resistor should be placed in series with the V pin.        Figure 14. Driving Thermistors Directly from VREF
Because the supply current flows from the V pin, any
resistance on this pin could generate a significant conver-                        +
sion error for CELL1.


           100  100nF    C(n)
                                                               LTC6802-1                         10k             10k
                       C(n 1)                                              VREF                10k
                                                                         VTEMP2                  NTC
           100  100nF                                                    VTEMP1


                       68021 F13

Figure 13. Adding RC Filtering to the Cell Inputs                                                     10k
(One Cell Connection Shown)                                                                           NTC

                                                                                                           68021 F15

                                                               Figure 15. Buffering VREF for Higher-Current Sensors



APPLICATIONS INFORMATION                                                      diode will therefore dominate the readout from the VTEMP
                                                                              inputs that the diodes are connected to. In this scenario,
in this case. Probe loads up to about 1mA maximum are                         the specific location or distribution of heat is not known,
supported in this configuration. Since VREF is shutdown                       but such information may not be important in practice.
during the LTC6802-1 idle and shutdown modes, the                             Figure 17 shows the basic concept.
thermistor drive is also shut off and thus power dissipa-
tion minimized. Since VREG remains always on, the buffer                      In any of the sensor configurations shown, a full-scale
op amp (LT6000 shown) is selected for its ultralow power                      cold readout would be an indication of a failed-open sen-
consumption (10A).                                                            sor connection to the LTC6802-1.

Expanding Probe Count                                                         ADDING CALIBRATION AND
                                                                              FULL-STACK MEASUREMENTS
The LTC6802-1 provides general purpose I/O pins, GPIO1
and GPIO2, that may be used to control multiplexing of                        By adding multiplexing hardware, additional signals can
several temperature probes. Using just one of the GPIO                        be digitized by the CELL1 ADC channel. One useful signal
pins, the sensor count can double to four as shown in                         to provide is a high-accuracy voltage reference, such as
Figure 16. Using both GPIO pins, up to eight sensor inputs                    from an LT1461A-4. By periodic readings of this signal,
can be supported.                                                             host software can provide correction of the LTC6802-1
                                                                              readings to improve the accuracy over that of the internal
Using Diodes to Monitor Temperatures in Multiple                              LTC6802-1 reference, and/or validate ADC operation. An-
Locations                                                                     other useful signal is a measure of the total stack potential.
                                                                              This provides a redundant operational measurement of the
Another method of multiple sensor support is possible                         cells in the event of a malfunction in the normal acquisi-
without the use of any GPIO pins. If the sensors are PN                       tion process, or as a faster means of monitoring the entire
diodes and several used in parallel, then the hottest diode
will produce the lowest forward voltage and effectively
establish the input signal to the VTEMP input(s). The hottest

LTC6802-1                     SN74LVC1G3157
          GPIO1             OR SIMILAR DEVICE

                 100k 100k                                                    LTC6802-1                     200k
                                                   100k                                  VREG
  VREG           100k                               NTC                                   VREF
   VREF          1F                     100k                                          VTEMP2
VTEMP2                                  NTC                                           VTEMP1
                                                                   68021 F16                NC
     NC                                                                                     V-


Figure 16. Expanding Sensor Count with Multiplexing                                                                                                                                                                     68021 F17

                                                                              Figure 17. Using Diode Sensors as Hot-Spot Detectors



APPLICATIONS INFORMATION                                      selection can be made between the reference (4.096V) or
                                                              the full-stack voltage divider (GPOI2 set low will select the
stack potential. Figure 18 shows a means of providing both    reference). During idle time when the LTC6802-1 WTB signal
of these features. A resistor divider is used to provide a    goes low, the external circuitry goes into a power down
low-voltage representation of the full stack potential (C12   condition, reducing battery drain to a minimum. When not
to C0 voltage) with MOSFETs that decouple the divider         actively performing measurements, GPIO1 should be set
current under unneeded conditions. Other MOSFETs, in          low and GPIO2 should be set high to achieve the lowest
conjunction with an op amp having a shutdown mode,            power state for the configuration shown.
form a voltage selector that allows measurement of the
normal cell1 potential (when GPIO1 is low) or a buffered
MUX signal. When the MUX is active (GPIO1 is high),

CELL12                                                       TP0610K

                                                      2.2M            1M
                      GPIO2           0 = REF_EN
                      GPIO1           0 = CELL1
                                                  1M  1M 10M                    LT1461A-4
           LTC6802-1                  1M                                        DNC DNC
                                                                                VIN DNC
                                                      2N7002                    SD VOUT    4.096V
                                                                                GND DNC
                                      1F 2N7002                       90.9k

                                  V-      150         TP0610K                             2.2F
                                 C1       100nF                                 +
CELL1                                                                                             VDD CH0 CH1 SEL
                  TP0610K TP0610K                                                                       TC4W53FU
        100                                                           SD LT1636
                                                                                                  COM INH VEE VSS


                                                                                                                                                                68021 F18

Figure 18. Providing Measurement of Calibration Reference and Full-Stack Voltage Through CELL1 Port



APPLICATIONS INFORMATION                                      supply generated by an LTC1693-2 configured as a 200kHz
                                                              oscillator. The DC/DC function provides an unregulated
PROVIDING HIGH-SPEED OPTO-ISOLATION                           logic voltage (~4V) to the opto-coupler isolated side,
OF THE SPI DATA-PORT                                          from energy provided by host-furnished 5V. This circuit
                                                              provides totally galvanic isolation between the batteries
Isolation techniques that are capable of supporting the       and the host processor, with an insulation rating of 560V
1Mbps data rate of the LTC6802-1 require more power           continuous, 2500V transient.
on the isolated (battery) side than can be furnished by
the VREG output of the LTC6802-1. To keep battery drain
minimal, this means that a DC/DC function must be imple-
mented along with a suitable data isolation circuit, such as
shown in Figure 19. Here an optimal Avago 4-channel (3/1
bidirectional) opto-coupler is used, with a simple isolated

                                                              330   100k                                       +5V_HOST
                      3.57k 3.57k 3.57k                                                                        SDI

           CSBI                                                     TP0610K                  100k
            SDI                                                           330

           SCKI                                                                             330
           VREG                                                                                       TP0610K

                          100nF                                                                                             SDO


                                                   ACSL-6410                                                            GND_HOST
                                                                                                      470pF 20k
                          ISOLATED VLOGIC                                1F
                          BAT54S           BAT54S                   VCC1 IN1
                                                                    OUT1 GND1               68021 F19
                      1F                   6 1                    VCC2 IN2
                                                                    OUT2 GND2
                                           4       3

           V-                              PE68386

                          Figure 19. Providing an Isolated High-Speed Data Interface




PCB LAYOUT CONSIDERATIONS                                      The LTC6802-1 employs a delta sigma analog to digital
                                                               converter for voltage measurement. The architecture of
The VREG and VREF pins should be bypassed with a 1F            delta sigma converters can vary considerably, but the
capacitor for best performance.                                common characteristic is that the input is sampled many
                                                               times over the course of a conversion and then filtered or
The LTC6802-1 is capable of operation with as much as          averaged to produce the digital output code. In contrast,
60V between V+ and V. Care should be taken on the PCB         a SAR converter takes a single snapshot of the input
layout to maintain physical separation of traces at different  voltage and then performs the conversion on this single
potentials. The pinout of the LTC6802-1 was chosen to          sample. For measurements in a noisy environment, a
facilitate this physical separation. Figure 20 shows the DC    delta sigma converter provides distinct advantages over
voltage on each pin with respect to V when twelve 3.6V        a SAR converter.
battery cells are connected to the LTC6802-1. There is no
more then 5.5V between any two adjacent pins. The pack-        While SAR converters can have high sample rates, the full-
age body is used to separate the highest voltage (43.5V)       power bandwidth of a SAR converter is often greater than
from the lowest voltage (0V).                                  1MHz, which means the converter is sensitive to noise out
                                                               to this frequency. And many SAR converters have much
             LTC6802-1                                         higher bandwidths up to 50MHz and beyond. It is pos-
                                                               sible to filter the input, but if the converter is multiplexed
42.5V  CSBO             CSBI       0V TO 5.5V                  to measure several input channels a separate filter will be
42.5V                              0V TO 5.5V                  required for each channel. A low frequency filter cannot
42.5V  SDOI             SDO        0V TO 5.5V                  reside between a multiplexer and an ADC and achieve a
43.2V                              0V TO 5.5V                  high scan rate across multiple channels. Another conse-
43.2V  SCKO             SDI        0V TO 5.5V                  quence of filtering a SAR ADC is that any noise reduction
43.2V                              0V TO 5.5V                  gained by filtering the input cancels the benefit of having
39.6V  V+               SCKI       0V TO 5.5V                  a high sample rate in the first place, since the filter will
39.6V                              0V TO 5.5V                  take many conversion cycles to settle.
       C12   VMODE                 0V TO 5.5V
  36V                              0V TO 5.5V                  For a given sample rate, a delta sigma converter can
  36V  S12   GPIO2                 5.5V                        achieve excellent noise rejection while settling completely
32.4V                              3.1V                        in a single conversion something that a filtered SAR con-
32.4V  C11   GPIO1                 1.5V                        verter cannot do. Noise rejection is particularly important
28.8V                              1.5V                        in high voltage switching controllers, where switching
28.8V  S11   WDTB                  0V                          noise will invariably be present in the measured voltage.
25.2V                              0V                          Other advantages of delta sigma converters are that they
25.2V  C10              MMB        3.6V                        are inherently monotonic, meaning they have no missing
21.6V                              3.6V                        codes, and they have excellent DC specifications.
21.6V  S10              TOS        7.2V
  18V                              7.2V
  18V  C9               VREG       10.8V
14.4V                              10.8V
14.4V  S9               VREF

       C8    VTEMP2

       S8    VTEMP1

       C7               NC

       S7               V-

       C6               S1

       S6               C1

       C5               S2

       S5               C2

       C4               S3

       S4               C3

                        68021 F20

Figure 20. Typical Pin Voltages for 12 3.6V Cells



APPLICATIONS INFORMATION                                                          10

Converter Details                                                                 0

The LTC6802-1's ADC has a second order delta sigma              FILTER GAIN (dB)  10
modulator followed by a Sinc2, finite impulse response
(FIR) digital filter. The front-end sample rate is 512ksps,                       20
which greatly reduces input filtering requirements. A
simple 16kHz, 1 pole filter composed of a 100 resistor                            30
and a 0.1F capacitor at each input will provide adequate
filtering for most applications. These component values                           40
will not degrade the DC accuracy of the ADC.
Each conversion consists of two phases an autozero
phase and a measurement phase. The ADC is autozeroed                              60      100  1k              10k      100k
at each conversion, greatly improving CMRR. The second                                 10
half of the conversion is the actual measurement.                                                                    68021 F20
                                                                                                FREQUENCY (Hz)
Noise Rejection
                                                                Figure 21. Noise Filtering of the LTC6802-1 ADC
Figure 21 shows the frequency response of the ADC.
The rolloff follows a Sinc2 response, with the first notch      the SAR will have a slower response to input signals. For
at 4kHz. Also shown is the response of a 1 pole, 850Hz          example, a step input applied to the input of the 850Hz filter
filter (187s time constant) which has the same integrated       will take 1.55ms to settle to 12 bits of precision, while the
response to wideband noise as the LTC6802-1's ADC,              LTC6802-1 ADC settles in a single 1ms conversion cycle.
which is about 1350Hz. This means that if wideband noise        This also means that very high sample rates do not provide
is applied to the LTC6802-1 input, the increase in noise        any additional information because the analog filter limits
seen at the digital output will be the same as an ADC with      the frequency response.
a wide bandwidth (such as a SAR) preceded by a perfect
1350Hz brickwall lowpass filter.                                While higher order active filters may provide some im-
                                                                provement, their complexity makes them impractical for
Thus if an analog filter is placed in front of a SAR converter  high-channel count measurements as a single filter would
to achieve the same noise rejection as the LTC6802-1 ADC,       be required for each input.

                                                                Also note that the Sinc2 response has a 2nd order rolloff
                                                                envelope, providing an additional benefit over a single
                                                                pole analog filter.




                                                                   G Package
                                                       44-Lead Plastic SSOP (5.3mm)
                                                    (Reference LTC DWG # 05-08-1754 Rev )

                                                             1.25 p0.12                                 12.50 13.10*
                                                                                                        (.492 .516)

                                                                         44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23

7.8 8.2                                                    5.3 5.7

                                                                                                                                             7.40 8.20
                                                                                                                                            (.291 .323)

                                    0.25 p0.05               0.50

               RECOMMENDED SOLDER PAD LAYOUT                             1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22


                            5.00 5.60*                      1.65 1.85                                                                    2.0
                           (.197 .221)                     (.065 .073)                                                                  (.079)

PARTING                                             0o 8o

            0.10 0.25              0.55 0.95**                         0.50                                   SEATING
           (.004 .010)            (.022 .037)                        (.01968)                                 PLANE

                                     1.25                                  BSC     0.20 0.30         0.05
                                    (.0492)                                        (.008 .012)      (.002)
                                      REF                                               TYP
                                                                                                  G44 SSOP 0607 REV

           NOTE:                                              *DIMENSIONS DO NOT INCLUDE MOLD FLASH OR PROTRUSIONS,
                                                                THE PARTING LINE. MOLD FLASH SHALL NOT EXCEED .15mm PER SIDE
                                                             **LENGTH OF LEAD FOR SOLDERRING TO A SUBSTRATE
                                       (INCHES)               THE MAXIMUM DIMENSION DOES NOT INCLUDE DAMBAR PROTRUSIONS.
                                                                DAMBAR PROTRUSIONS DO NOT EXCEED 0.13mm PER SIDE
           4. DRAWING NOT TO SCALE



REVISION HISTORY                                                                                                LTC6802-1

REV DATE DESCRIPTION                                                                                                     PAGE NUMBER
   A 01/10 Text Changes to Description                                                                                            1
                     Additions to Absolute Maximum Ratings                                                                        2
                     Changes to Electrical Characteristics                                                                       3, 4
                     Changes to Graph G02                                                                                         5
                     Text Changes to Pin Functions                                                                                8
                     Open Connection Detection Section Replaced
                     Text Changes to Operation Section                                                                         11, 13
                     Figures 1, 6 Title Changes                                                                              11, 13, 14
                     Text Changes to Applications Information Section
                     Edits to Tables 6, 7, 12, 13                                                                              12, 18
                     Edit to Figure 12                                                                                   16, 28, 29, 30, 31
                     Edit to Typical Application
                                                                                                                           23, 24, 26, 28

Information furnished by Linear Technology Corporation is believed to be accurate and reliable.                       68021fa
However, no responsibility is assumed for its use. Linear Technology Corporation makes no representa-
tion that the interconnection of its circuits as described herein will not infringe on existing patent rights.  37


                                                          Cascadable 12-Cell Li-Ion Battery Monitor

          CASCADED SPI PORT   CSBO                                                           PRTR5V0U4D
           TO NEXT LTC6802-1  SDIO
                              SCKO     RS07J RS07J RS07J                          1                      6

BLM31PG330SN1L                100             20 100

                                                                                  2                      5

CMHZ5265B         BAT46W

                                                                                  3                      4
                                                                                                                                        1M 1M 1M
BAT46W            BAT46W

BAT46W            BAT46W                      1           LTC6802-1      44                                         100
       20                                                                                                   100
                                                  CSBO             CSBI                                                                           CSBI       MAIN SPI PORT
                  BAT46W                      2                            43                                        20                           SDO*       TO HOST P OR
                                                                                                            100                                   SDI        NEXT LTC6802-1
                                                  SDOI             SDO                                                                            SCKI
                                              3                            42
      100nF       C12FILTER                                                       1M                     *REQUIRES 1k PULL-UP RESISTOR AT HOST DEVICE
                              DC12                SCKO              SDI                   1M             (SIGNAL NOT USED FOR CURRENT-MODE COMMUNICATION)
   REPEAT INPUT                               4 V+                         41
    CIRCUITS FOR  C11FILTER                   5                                   1M
CELL3 TO CELL12               DC11                                 SCKI
                                                  C12                      40               1F
                  C10FILTER                   6                                                   1F
                              DC10                               VMODE 39
                                                  S12            GPIO2
                   C9FILTER                   7
                               DC9                                         38
                                                   C11           GPIO1
                   C8FILTER                    8                           37
                                                   S11           WDTB
                   C7FILTER                    9                           36
                               DC7            10 C10
                                                                  MMB 35
                   C6FILTER                        S10                TOS
                               DC6            11                             34
                                              12 C9
                   C5FILTER                                          VREG 33
                               DC5                 S9                VREF 32
                                              13                 VTEMP2 31
                   C4FILTER                        C8            VTEMP1 30
                               DC4            14                                                         3+ 8                        10k
                                                                      NC                                                                               NTC2
                   C3FILTER                        S8                  V- 29                                                     1
                               DC3            15                                                             1/2 LT6004                        100
                                                   C7                 S1                                 2                         10nF
                                              17 S7                         27                                     4
                                              18                            26
                                              19 S6                  S2
                                                   C5                     25
                                                   S5                     24
                                                   C4                     23
                                              22                     C3

                                              100                        C2FILTER                        5+ 8

CELL2                               SI2351DS              100nF                                                                  7   10k
                                                                                                             1/2 LT6004                                NTC1
                                              MM3Z12VT1                  PDZ7.5B
                                                                                     DC2                 6                                    100
           33                 475
CELL1                               SI2351DS                                       C1FILTER                        4                10nF

                                              100          3.3k

                                              MM3Z12VT1                  PDZ7.5B

                  33                                      3.3k                        DC1
                                                                                     68021 TA02


PART NUMBER       DESCRIPTION                                                        COMMENTS
                  Multicell Battery Stack Monitor with an Individually               Functionality equivalent to LTC6802-1, Allows for Parallel Communication
                  Addressable Serial Interface                                       Battery Stack Topologies

38 Linear Technology Corporation                                                                                                                                                          68021fa
             1630 McCarthy Blvd., Milpitas, CA 95035-7417                                                                                             LT 0110 REV A PRINTED IN USA
              (408) 432-1900  FAX: (408) 434-0507
                                                                                                                                     LINEAR TECHNOLOGY CORPORATION 2009
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