厂商名称:Linear ( ADI )



FEATURES                                                                                  Electrical Specifications Subject to Change

n Measures up to 12 Li-Ion Cells in Series (60V Max)                                                     LTC6802-1
n Stackable Architecture Enables >1000V Systems
n 0.25% Maximum Total Measurement Error                                                                     Multicell
n 13ms to Measure All Cells in a System                                                Battery Stack Monitor
n Cell Balancing:
      On-Chip Passive Cell Balancing Switches
      Provision for Off-Chip Passive Balancing                                 The LTC6802-1 is a complete battery monitoring IC that
n Two Thermistor Inputs Plus On-board                                          includes a 12-bit ADC, a precision voltage reference, a
   Temperature Sensor                                                          high voltage input multiplexer and a serial interface. Each
n 1MHz Serial Interface with Packet Error Checking                             LTC6802-1 can measure up to 12 series connected battery
n High EMI Immunity                                                            cells with an input common mode voltage up to 60V. Using
n Delta Sigma Converter With Built In Noise Filter                             a unique level-shifting serial interface, multiple LTC6802-1
n Open Wire Connection Fault Detection                                         devices can be connected in series, without optocouplers
n Low Power Modes                                                              or isolators, allowing for monitoring of every cell in a long
n 44-Lead SSOP Package                                                         string of series-connected batteries.

APPLICATIONS                                                                   When multiple LTC6802-1 devices are connected in series
                                                                               they can operate simultaneously, permitting all cell voltages
n Electric and Hybrid Electric Vehicles                                        in the stack to be measured within 13ms.
n High Power Portable Equipment
n Backup Battery Systems                                                       To minimize power, the LTC6802-1 offers a measure mode
n High Voltage Data Acquisition Systems                                        to monitor each cell for overvoltage and undervoltage
                                                                               conditions. A standby mode is also provided.

                                                                               Each cell input has an associated MOSFET switch for
                                                                               discharging overcharged cells.

                                                                               The related LTC6802-2 offers an individually addressable
                                                                               serial interface.

                                                                               L, LT, LTC and LTM are registered trademarks of Linear Technology Corporation. All other
                                                                               trademarks are the property of their respective owners.


         NEXT 12-CELL    Typical Application                                                                        Measurement Error Over
         PACK ABOVE                                                                                                  Extended Temperature
                                              LTC6802-1                        SERIAL DATA                           0.30
                                                                               TO LTC6802-1                          0.25
                                              DIE TEMP                         ABOVE                                 0.15
12-CELL                                                REGISTERS                             MEASUREMENT ERROR (%)   0.05
BATTERY                                                     AND
STRING                                                                                                                  0
                                                        CONTROL                                                     0.05
                                 MUX                                                                                0.15
                                                         12-BIT                                                     0.25
                                                         ADC                                                        0.30

                        V                    10ppm VOLTAGE                    SERIAL DATA                                50 25  0 25 50 75 100 125
                       100k NTC                 REFERENCE                      TO LTC6802-1                                        TEMPERATURE (C)
         NEXT 12-CELL            TEMP                                          BELOW
         PACK BELOW
                                                                  68021 TA01a




ABSOLUTE MAXIMUM RATINGS                                                        PIN CONFIGURATION

(Note 1)                                                                                                   TOP VIEW

Total Supply Voltage (V+ to V) .................................60V                             CSBO 1              44 CSBI
Input Voltage (Relative to V)                                                                   SDOI 2              43 SDO
                                                                                                 SCKO 3              42 SDI
   C1 ............................................................ 0.7V to 9V                                       41 SCKI
   C12 ..........................................V+ 0.7V to V+ + 0.7V                             V+ 4             40 VMODE
   Sn pins ............................... Cn-1 0.7V to Cn-1 + 9V                                C12 5             39 GPIO2
   CSBO, SCKO, SDOI..................V+ 1.4V to V+ + 0.7V                                        S12 6             38 GPIO1
   All other pins ........................................... 0.7V to 7V                          C11 7             37 WDTB
Voltage Between Inputs                                                                             S11 8             36 MMB
   Cn to Cn-1 ............................................... 0.7V to 9V                          C10 9             25 TOS
Input Current                                                                                      S10 10            34 VREG
   All Pins ............................................................10mA                       C9 11            33 VREF
Operating Temperature Range.................. 40C to 85C                                         S9 12            32 VTEMP2
Specified Temperature Range .................. 40C to 85C                                        C8 13            31 VTEMP1
Junction Temperature ........................................... 150C                              S8 14            30 NC
Storage Temperature Range................... 65C to 150C                                         C7 15            29 V
                                                                                                    S7 16            28 S1
*n = 2 to 11                                                                                        C6 17            27 C1
                                                                                                    S6 18            26 S2
                                                                                                    C5 19            25 C2
                                                                                                    S5 20            24 S3
                                                                                                    C4 21            23 C3
                                                                                                    S4 22

                                                                                                           G PACKAGE
                                                                                                   44-LEAD PLASTIC SSOP

                                                                                                 TJMAX = 150C, JA = 70C/W


                                                                                                                     40C to 85C
LTC6802IG-1#PBF   LTC6802IG-1#TRPBF LTC6802IG-1                                     44-Lead Plastic SSOP

Consult LTC Marketing for parts specified with wider operating temperature ranges.
Consult LTC Marketing for information on non-standard lead based finish parts.

For more information on lead free part marking, go to:
For more information on tape and reel specifications, go to:



ELECTRICAL CHARACTERISTICS The l denotes the specifications which apply over the full operating

temperature range, otherwise specifications are at TA = 25C. V+ = 43.2V, V = 0V, unless otherwise noted.

SYMBOL PARAMETER                                  CONDITIONS                                           MIN TYP MAX            UNITS

DC Specifications

VACC   Measurement Resolution                     Quantization of the ADC                           l            1.5          mV/Bit
                                                  (Note 2)                                                                       mV
       ADC Offset Voltage                                                                           l 0.5              0.5

       ADC Gain Error                             (Note 2)                                                0.12         0.12  %
                                                                                                    l 0.22
                                                                                                                        0.22  %

VERR   Total Measurement Error                    (Note 4)                                                       0.75         mV

VCELL  Cell Voltage Range                         VCELL = 0V                                           2.76            2.76  mV
VCM    Common Mode Voltage Range Measured         VCELL = 2.3V
       Relative to V                             VCELL = 2.3V                                      l 5.06             5.06  mV
                                                  VCELL = 3.6V
                                                  VCELL = 3.6V                                         4.32            4.32  mV
                                                  VCELL = 4.2V
                                                  VCELL = 4.2V                                      l 7.92             7.92  mV
                                                  VCELL = 4.6V
                                                  VTEMP = 2.3V                                         5.04            5.04  mV
                                                  VTEMP = 3.6V
                                                  VTEMP = 4.2V                                      l 9.24             9.24  mV

                                                  Full Scale Voltage Range                                       8           mV

                                                  Range of Inputs C4 thru C11                          2.76            2.76  mV

                                                  Range of Input C3                                    4.32            4.32  mV

                                                  Range of Inputs C1, C2                               5.04            5.04  mV

                                                                                                                 5.175        V

                                                                                                    l 3.7               V+    V
                                                                                                    l 1.8
                                                                                                    l0                  15    V

                                                                                                                        10    V

       Overvoltage (OV) Detection Level           Programmed for 4.2V                               l 4.182 4.200 4.218       V

       Undervoltage (UV) Detection Level          Programmed for 2.3V                               l 2.290 2.300 2.310       V

       Die Temperature Measurement Error          Error in Measurement at 125C                     l                   10   C
                                                  RLOAD = 100k to V
VREF   Reference Pin Voltage                                                                           3.040 3.072 3.105      V

                                                                                                    l 3.035 3.072 3.110       V

       Reference Voltage Temperature Coefficient                                                                 5            ppm/C

       Reference Voltage Thermal Hysteresis 25C to 85C and 25C to 40C                                       100          ppm

       Reference Voltage Long Term Drift                                                                         60           ppm/khr

VREG   Regulator Pin Voltage                      10 < V+ < 50, No Load                             l 4.5        5.0    5.5   V
                                                  ILOAD = 4mA
                                                                                                    l 4.1        5.0          V

       Regulator Pin Short Circuit Current Limit                                                    l5                        mA

VS     Supply Voltage, V+ Relative to V          VERR Specifications Met                           l 10                50    V
                                                  Timing Specifications Met                         l4
                                                                                                                        50    V

IB     Input Bias Current                         In/Out of Pins C1 Thru C12
                                                  When Measuring Cells
                                                  When Not Measuring Cells                             10              10    A

                                                                                                                 100          pA

IS     Supply Current, Active                     Current Into the V+ Pin when Measuring Voltages                1      1.1   mA

                                                  with the ADC                                      l                   1.2   mA

IM     Supply Current, Monitor Mode               Average Current Into the V+ Pin While Monitoring

                                                  for UV and OV Conditions

                                                  Continuous Monitoring                                          950          A

                                                  Monitor Every 130ms                                            300          A

                                                  Monitor Every 500ms                                            175          A

                                                  Monitor Every 2s                                               130          A

IQS    Supply Current, Idle                       Current into the V+ Pin When Idle                              50     55    A
                                                  All Serial Port Pins at Logic `1'
                                                                                                    l                   60    A

ICS    Supply Current, Serial I/O                 Current into the V+ Pin During Serial                3.1 3.6 4.3            mA

                                                  Communications. All Serial Port Pins at Logic `0' l 3.0               4.5   mA

                                                  VMODE = 0, This Current is Added to IS or IQS



ELECTRICAL CHARACTERISTICS The l denotes the specifications which apply over the full operating

temperature range, otherwise specifications are at TA = 25C. V+ = 43.2V, V = 0V, unless otherwise noted.

SYMBOL PARAMETER                         CONDITIONS                                  MIN TYP MAX            UNITS
      Discharge Switch On-Resistance     VCELL > 3V (Note 3)                      l      10   20                C
      Temperature Range                                                                                         C
                                                                                  l 40       85                C

      Thermal Shutdown Temperature                                                       145                   ms
      Thermal Shutdown Hysteresis                                                        5                     ms
Voltage Mode Timing Specifications                                                                              ns
tCYCLE Measurement Cycle Time            Time Required to Measure 11 or 12 Cells  l                13           ns
                                                                                                   11           ns
                                         Time Required to Measure Up to 10 Cells  l      2                      ns
                                         Time Required to Measure 1 Cell                                        ns
t1    SDI Valid to SCKI Rising Setup                                              l 10
t2    SDI Valid to SCKI Rising Hold                                               l 200
t3    SCKI Low                                                                    l 400                         ns
t4    SCKI High                                                                   l 400                         ns

t5    CSBI Pulse Width                                                            l 400                          V
t6    SCKI Rising to CSBI Rising                                                  l 100                          V

t7    CSBI Falling to SCKI Rising                                                 l 100                         A
t8    SCKI Falling to SDO Valid                                                   l           200               A
      Clock Frequency                                                             l           1                 A
      Watchdog Timer Time Out Period                                              l1          2                 A
Timing Specifications

tPD1  CSBI to CSBO                       CCSBO = 150pF                            l           600
                                         CSCKO = 150pF
tPD2  SCKI to SCKO                       CSDOI = 150pF                            l           300
                                         CSDO = 150pF
tPD3  SDI to SDOI Write Delay                                                     l           300

tPD4  SDOI to SDO Read Delay                                                      l           300

Voltage Mode Digital I/O Specifications

VIH   Digital Input Voltage High         Pins VMODE, SCKI, SDI, and CSBI          l2
                                         Pins VMODE, SCKI, SDI, and CSBI
VIL   Digital Input Voltage Low          Pin SDO; Sinking 500A                    l           0.8

VOL   Digital Output Voltage Low                                                  l           0.3

Current Mode Digital I/O Specifications

IIH1  Digital Input Current High         Pins CSBI, SCKI, and SDI (Write)         l      3    5
                                         Pins CSBI, SCKI, and SDI (Write)
IIL1  Digital Input Current Low          Pin SDOI (Read)                          l 1000 1200 1500
                                         Pin SDOI (Read)
IIH2  Digital Input Current High         Pins CSBO, SCKO, and SDOI (Write)        l 1500 1200 1000
                                         Pins CSBO, SCKO, and SDOI (Write)
IIL2  Digital Input Current Low          Pin SDI (Read)                           l 5   3
                                         Pin SDI (Read)
IOH1  Digital Output Current High                                                 l      3    5

IOL1  Digital Output Current Low                                                  l 1000 1200 1500

IOH2  Digital Output Current High                                                 l 1500 1200 1000

IOL2  Digital Output Current Low                                                  l 5   3   0

Note 1: Stresses beyond those listed under Absolute Maximum Ratings     Note 3. Due to the contact resistance of the production tester, this
may cause permanent damage to the device. Exposure to any Absolute      specification is tested to relaxed limits. The 20 limit is guaranteed by
Maximum Rating condition for extended periods may affect device         design.
reliability and lifetime.
                                                                        Note 4. VCELL refers to the voltage applied across the following pin
Note 2. The ADC specifications are guaranteed by the Total Measurement  combinations: V+ to C11, Cn to Cn-1 for n = 2 to 11, C1 to V. VTEMP refers
Error (VERR) specification.                                             to the voltage applied from VTEMP1 or VTEMP2 to V



PIN FUNCTIONS                                                   V (Pin 29): Connect V to the most negative potential in
                                                                the series of cells.
CSBO (Pin 1): Chip Select Output (Active Low). CSBO is
a buffered version of the chip select input, CSBI. CSBO         NC (Pin 30): Pin 30 is internally connected to V through
drives the next IC in the daisy chain. See Serial Port in the   10. Pin 30 can be left unconnected or connected to pin
Applications Information section.                               29 on the PCB.

SDOI (Pin 2): Serial Data I/O Pin. SDOI transfers data to       VTEMP1, VTEMP2 (Pins 31, 32): Temperature Sensor Inputs.
and from the next IC in the daisy chain. See Serial Port in     The ADC measures the voltage on VTEMPx with respect to
the Applications Information section.                           V and stores the result in the TMP registers. The ADC
                                                                measurements are relative to the VREF pin voltage. Therefore
SCKO (Pin 3): Serial Clock Output. SCKO is a buffered ver-      a simple thermistor and resistor combination connected
sion of SCKI. SCKO drives the next IC in the daisy chain.       to the VREF pin can be used to monitor temperature. The
See Serial Port in the Applications Information section.        VTEMP inputs can also be general purpose ADC inputs.
                                                                Any voltage from 0V to 5.125V referenced to V can be
V+ (Pin 4): Tie pin 4 to the most positive potential in the     measured.
battery stack. Typically V+ is the same potential as C12.
                                                                VREF (Pin 33): 3.075V Voltage Reference Output. This pin
C12, C11, C10, C9, C8, C7, C6, C5, C4, C3, C2, C1 (Pins         should be bypassed with a 1F capacitor. The VREF pin can
5, 7, 9, 11, 13, 15, 17, 19, 21, 23, 25, 27): C1 through        drive a 100k resistive load connected to V. Larger loads
C12 are the inputs for monitoring battery cell voltages.        should be buffered with an LT6003 op amp, or similar
Up to 12 cells can be monitored. The lowest potential is        device.
tied to pin V. The next lowest potential is tied to C1 and
so forth. See the figures in the Applications Information       VREG (Pin 34): Linear Voltage Regulator Output. This pin
section for more details on connecting batteries to the         should be bypassed with a 1F capacitor. The VREG pin is
LTC6802-1.                                                      capable of supplying up to 4mA to an external load. The
                                                                VREG pin does not sink current.
The LTC6802-1 can monitor a series connection of up to
12 cells. The LTC6802-1 cannot monitor parallel combina-        TOS (Pin 35): Top of Stack Input. Tie TOS to VREG when
tions of series cells. For example, 3 parallel groups of 4      the LTC6802-1 is the top device in a daisy chain. Tie TOS
series cells are not allowed.                                   to V when the LTC6802-1 is any other device in a daisy
                                                                chain. When TOS is tied to VREG, the LTC6802-1 ignores
S12, S11, S10, S9, S8, S7, S6, S5, S4, S3, S2, S1 (Pins         the SDOI input. When TOS is tied to V, the LTC6802-1
6, 8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28): S1 though        expects data to be passed to and from the SDOI pin.
S12 pins are used to balance battery cells. If one cell in a
series becomes over charged, an S output can be used to         MMB (Pin 36): Monitor Mode (Active Low) Input. When
discharge the cell. Each S output has an internal N-channel     MMB is low (same potential as V), the LTC6802-1 goes
MOSFET for discharging. See the Block Diagram. The NMOS         into monitor mode. See Modes of Operation in the Ap-
has a maximum on resistance of 20. An external resistor         plications Information section.
should be connected in series with the NMOS to dissipate
heat outside of the LTC6802-1 package. When using the           WDTB (Pin 37): Watchdog Timer Output (Active Low).
internal MOSFETs to discharge cells, the die temperature        If there is no activity on the SCKI pin for 2 seconds, the
should be monitored. See Power Dissipation and Thermal          WDTB output is asserted. The WDTB pin is an open drain
Shutdown in the Applications Information section.               NMOS output. When asserted it pulls the output down to
                                                                V and resets the configuration register to its default state.
The S pins also feature an internal 10k pull-up resistor. This  The watchdog timer function can be disabled by setting
allows the S pins to be used to drive the gates of external     WDTEN = 0 in the configuration register. See Watchdog
MOSFETs for higher discharge capability.                        Timer Circuit in the Applications Information section.



PIN FUNCTIONS                                                  standard TTL logic levels. Connect VMODE to VREG when
                                                               the LTC6802-1 is the bottom device in a daisy chain.
GPIO1, GPIO2 (Pins 38, 39): General Purpose Input/Out-
put. The operation of these pins depends on the state of       When VMODE is connected to V, the SCKI, SDI, and CSBI
the MMB pin.                                                   pins are configured as current inputs and outputs, and SDO
                                                               is unused. Connect VMODE to V when the LTC6802-1 is
When MMB is high, the pins behave as traditional GPIOs.        being driven by another LTC6802-1 in a daisy chain.
By writing a "0" to a GPIO configuration register bit, the
open drain output is activated and the pin is pulled to V.    SCKI (Pin 41): Serial Clock Input. The SCKI pin interfaces
By writing a logic "1" to the configuration register bit, the  to any logic gate (TTL levels) if VMODE is tied to VREG. SCKI
corresponding GPIO pin is high impedance. An external          must be driven by the SCKO pin of another LTC6802-1 if
resistor is needed to pull the pin up to VREG.                 VMODE is tied to V. See Serial Port in the Applications
                                                               Information section.
By reading the configuration register locations GPIO1
and GPIO2, the state of the pins can be determined. For        SDI (Pin 42): Serial Data Input. The SDI pin interfaces to
example, if a "0" is written to register bit GPIO1, a "0" is   any logic gate (TTL levels) if VMODE is tied to VREG. SDI
always read back because the output NMOSFET pulls pin          must be driven by the SDOI pin of another LTC6802-1 if
38 to V. If a "1" is written to register bit GPIO1, the pin   VMODE is tied to V. See Serial Port in the Applications
becomes high impedance. Either a "1" or a "0" is read          Information section.
back, depending on the voltage present at pin 38. The
GPIOs makes it possible to turn on/off circuitry around        SDO (Pin 43): Serial Data Output. The SDO pin is an NMOS
the LTC6802-1, or read logic values from a circuit around      open drain output if VMODE is tied to VREG. SDO is not used
the LTC6802-1.                                                 if VMODE is tied to V. See Serial Port in the Applications
                                                               Information section.
When the MMB pin is low, the GPIO pins and the WDTB
pin are treated as inputs that set the number of cells to      CSBI (Pin 44): Chip Select (Active Low) Input. The CSBI
be monitored. See Monitor Mode in the Applications             pin interfaces to any logic gate (TTL levels) if VMODE is tied
Information section.                                           to VREG. CSBI must be driven by the CSBO pin of another
                                                               LTC6802-1 if VMODE is tied to V. See Serial Port in the
VMODE (Pin 40): Voltage Mode Input. When VMODE is tied to      Applications Information section.
VREG, the SCKI, SDI, SDO, and CSBI pins are configured as
voltage inputs and outputs. This means these pins accept





5                                                                  REGULATOR                                                                                                 34
    C12                                                                                                                                                               VREG
                                                                   WATCHDOG                                                                                                    37
6                                                                     TIMER                                                                                           WDTB
                                                A/D CONVERTER  12       RESULTS                                                                                                3
7                                                                       REGISTER                                                                                      SCKO
    C11                   MUX
                                                                            AND                                                                                                2
               10k                                                 COMMUNICATIONS                                                                                     SDOI
    S3                                                                                                                                                                CSBO

25                                                                                                                                                                            44
    C2                                                                                                                                                                 CSBI
26                                                                                                                                                                     SDO
27                                                                                                                                                                      SDI
               10k                                                                                                                                                            41
    S1                                         REFERENCE                                                                                                                       40
29 V                                                              CONTROL
               10                                                                                                                                                              39
    NC                                                                                                                                                                         38



                     DIE       EXTERNAL
                    TEMP       TEMP

                          VTEMP1 VTEMP2  VREF

                          31   32        33                                                                                                                           68021 BD




                                  Timing Diagram of the Serial Interface

           t1                     t4                                      t6
                          t2                    t3                                               t7


SDI        D3                     D2                         D1           D0                         D7 ... D4  D3




SDO   D4                D3        D2                         D1           D0                         D7 ... D4  D3

      PREVIOUS COMMAND                                                            CURRENT COMMAND               6915 TD

OPERATION                                                    the internal MOSFETs. This is completely controlled by
                                                             the host processor. The host processor writes values to a
THEORY OF OPERATION                                          configuration register inside the LTC6802-1 to control the
                                                             switches. The watchdog timer on the LTC6802-1 can be
The LTC6802-1 is a data acquisition IC capable of mea-       used to turn off the discharge switches if communication
suring the voltage of 12 series connected battery cells.     with the host processor is interrupted.
An input multiplexer connects the batteries to a 12-bit
delta-sigma analog to digital converter (ADC). An internal   OPEN CONNECTION DETECTION
10ppm voltage reference combined with the ADC give the
LTC6802-1 its outstanding measurement accuracy. The          The open connection detection algorithm assures that an
inherent benefits of the delta-sigma ADC vs other types      open circuit is not misinterpreted as a valid cell reading.
of ADCs (e.g. successive approximation) are explained
in Advantages of Delta-Sigma ADCs in the Applications        In the absence of external noise filtering, the input resis-
Information section.                                         tance of the ADC will cause open wires to produce a near
                                                             zero reading. Internal current sources can be used to
Communication between the LTC6802-1 and a host pro-          determine if the wire is truly open. For example, an open
cessor is handled by a SPI compatible serial interface. As   on input C3 will result in a near zero reading for both cells
shown in Figure 1, the LTC6802-1's can pass data up and      connected to C3. For illustration these cells are labeled B3
down a stack of devices using simple diodes for isolation.   and B4 in Figure 2. If a near zero reading is encountered
This operation is described in Serial Port in the Applica-   for B3 and B4, the MPU can command the LTC6802-1 to
tions Information section.                                   place 100A current sources from the ADC inputs to V.
                                                             If input C3 is open, the new reading will show B3 to be
The LTC6802-1 also contains circuitry to balance cell volt-  zero and B4 to be full-scale.
ages. Internal MOSFETs can be used to discharge cells.
These internal MOSFETs can also be used to control external  Some applications may include external noise filtering to
balancing circuits. Figure 1 illustrates cell balancing by   improve the quality of the ADC readings. When an RC net-
internal discharge. Figure 4 shows the S pin controlling     work is used to filter noise, an open wire may not produce
an external balancing circuit. It is important to note that
the LTC6802-1 makes no decisions about turning on/off                                                                                                                             68021p



BATTERY         LTC6802-1        BATTERIES #25#84
POSITIVE                                   AND

  350V                           LTC6802-1 ICs #3#7

          CSBO  IC #8      CSBI                                            LTC6802-1

          SDOI             SDO                                       CSBO     IC #2   CSBI

          SCKO             SDI                                       SDOI             SDO

          V+               SCKI                                      SCKO             SDI

          C12          VMODE                                         V+               SCKI

          S12          GPIO2                                         C12             VMODE

          C11          GPIO1                                         S12             GPIO2

          S11          WDTB                                          C11             GPIO1

          C10              MMB                                       S11             WDTB

          S10              TOS                                       C10              MMB

          C9               VREG                                      S10              TOS

          S9               VREF                                      C9               VREG

          C8           VTEMP2                                        S9               VREF

          S8           VTEMP1                                        C8              VTEMP2

          C7               NC                                        S8              VTEMP1

          S7               V-                                        C7               NC

          C6               S1                                        S7               V-

          S6               C1                                        C6               S1

          C5               S2                                        S6               C1

          S5               C2                                        C5               S2

          C4               S3                                        S5               C2

          S4               C3                                        C4               S3

                                                                     S4               C3

                                 V2                            V1                             3V

                LTC6802-1        OE2                           OE1                             MPU
          CSBO  IC #1      CSBI                                                       MISO          MODULE
                                                                                      MOSI              IO
          SDOI             SDO                                                        CLK

          SCKO             SDI

          V+               SCKI

          C12          VMODE     V2+                            V1

          S12          GPIO2     V2                            V1+       3V

          C11          GPIO1                          DIGITAL

          S11          WDTB                           ISOLATOR

          C10              MMB

          S10              TOS

          C9               VREG

          S9               VREF

          C8           VTEMP2

          S8           VTEMP1

          C7               NC

          S7               V-

          C6               S1

          S6               C1

          C5               S2

          S5               C2

          C4               S3

          S4               C3

                                                                                                                                                                                             68021 F01

Figure 1. 96-Cell Battery Stack, Daisy Chain Interface. This Application Schematic illustrates the Simplest Possible System




             C4                                                        LTC6802-1                                                                                                                          DISCHARGING DURING CELL MEASUREMENTS
    B4                                                                                                                                                                                                    The primary cell voltage A/D measurement commands
                                  C3                                                                                                                                                                      (STCVAD and STOWAD) automatically turn off a cell's
                                                                                                                                                                                                          discharge switch while its voltage is being measured. The
    B3                                MUX                                                                                                                                                                 discharge switches for the cell above and the cell below will
                                                                                                                                                                                                          also be turned off during the measurement. For example,
             C2                                                                                                                                                                                           discharge switches S4, S5, and S6 will be disabled while
                                                                                                                                                                                                          cell 5 is being measured.
             V                                                                                                                                                                                           In some systems it may be desirable to allow discharging
                                                                                                                                                                                                          to continue during cell voltage measurements. The cell
                                                                                                                                                                                 68021 F02                voltage A/D conversion commands STCVDC and STOWDC
                                                                                                                                                                                                          allow any enabled discharge switches to remain on during
                      Figure 2. Open Connection                                                                                                                                                           cell voltage measurements. This feature allows the system
                                                                                                                                                                                                          to perform a self-test to verify the discharge functionality
a zero reading because the ADC input resistance is too                                                                                                                                                    and multiplexer operation.
large to discharge the capacitors on the input pin.
                                                                                                                                                                                                          When using the STCVDC for all cells (command 0x60),
Consider the example in Figure 3 where input C3 is open.                                                                                                                                                  for each cell (CN) that is discharging, the adjacent lower
After several cycles of measuring battery cells B3 and B4,                                                                                                                                                cell (CN-1) will return a cell voltage value near 0V. To avoid
the ADC input resistance charges capacitors CF3 and CF4.                                                                                                                                                  misinterpretation of the cell voltages read after using this
The resulting potential on input C3 will be approximately                                                                                                                                                 command, there are two recommendations:
midway between C2 and C4. The ADC readings of B3 and
B4 may indicate a valid cell voltage when in fact the exact                                                                                                                                               1. Use the STCVDC command for all cell voltages (com-
state of B3 and B4 is unknown. If the 100A current sources                                                                                                                                                   mand 0x60) with only one discharge switch on at a
are engaged, the potential at C3 will be pulled down. The                                                                                                                                                    time. The value returned for the cell directly below the
ADC reading for B3 will approach zero and the reading                                                                                                                                                        cell being discharged will be invalid and read close to
for B4 will approach full scale. The amount of change in                                                                                                                                                     0V. The voltage reading of all other cells, including the
the cell voltage reading is a function of the external filter                                                                                                                                                cell being discharged, will be valid.
capacitor and time that the 100A current sources are
connected to the cell.                                                                                                                                                                                    2. Use the individual cell commands with discharge
                                                                                                                                                                                                             permitted (STCVDC commands 0x61 thru 0x6c) and
B4      CF4                           C4                               LTC6802-1                                                                                                                             only turn on the discharge switch for the cell being
                                      C3              100A                                                                                                                                                   measured. The voltage reading for the individual cell
B3      CF3                                                                                                                                                                                                  being measured and discharged will be valid.
                                      C2                                                                                                                                                                  All discharge switches are automatically disabled during
                                      C1                                                                                                                                                                  OV and UV comparison measurements.
                                                                                                                                                                                                          A/D CONVERTER DIGITAL SELF TEST
                                                                                                                                                                                               68021 F03
                                                                                                                                                                                                          Two self test commands can be used to verify the func-
            Figure 3. Open Connection with RC Filtering                                                                                                                                                   tionality of the digital portions of the ADC. The self tests
                                                                                                                                                                                                          also verify the cell voltage registers and temperature
10                                                                                                                                                                                                        monitoring registers. During these self tests a test signal
                                                                                                                                                                                                          is applied to the ADC. If the circuitry is working properly
                                                                                                                                                                                                          all cell voltage and temperature registers will contain


OPERATION                                                                                                                             Excessive heat results in elevated die temperatures. The
                                                                                                                                      electrical characteristics are guaranteed for die tempera-
identical codes. For Self Test 1 the registers will contain                                                                           tures up to 85C. Little or no degradation will be observed
0x555. For Self Test 2, the registers will contain 0xAAA.                                                                             in the measurement accuracy for die temperatures up
The time required for the self test function is the same as                                                                           to 105C. Damage may occur near 150C, therefore the
required to measure all cell voltages or all temperature                                                                              recommended maximum die temperature is 125C.
sensors. Perform the self test function with CDC[2:0] set
to 1 in the configuration register.                                                                                                   To protect the LTC6802-1 from damage due to overheating,
                                                                                                                                      a thermal shutdown circuit is included. Overheating of the
USING THE S PINS AS DIGITAL OUTPUTS OR                                                                                                device can occur when dissipating significant power in the
GATE DRIVERS                                                                                                                          cell discharge switches or when communicating frequently
                                                                                                                                      to the device using the current-mode serial interface. The
The S outputs include an internal 10k pull-up resistor.                                                                               problem is exacerbated when operating with a large volt-
Therefore the S pins will behave as a digital output when                                                                             age between V+ and V or when the thermal conductivity
loaded with a high impedance, e.g. the gate of an external                                                                            of the system is poor.
MOSFET. For applications requiring high battery discharge
currents, connect a discrete PMOS switch device and suit-                                                                             The thermal shutdown circuit is enabled whenever the
able discharge resistor to the cell, and the gate terminal                                                                            device is not in standby mode (see Modes of Operation).
to the S output pin, as illustrated in Figure 4.                                                                                      For the LTC6802-1, the thermal shutdown circuit will also
                                                                                                                                      be enabled when any current mode input or output is
                                              C(n)                                                                                    sinking or sourcing current. If the temperature detected
SI2351DS                                                                                                                              on the device goes above approximately 145C, the con-
                                                                                                                                      figuration registers will be reset to default states, turning
15                      S(n)                                                                                                          off all discharge switches and disabling A/D conversions.
                                                                                                                                      Also, for the LTC6802-1, the current mode interface will
1W                                                                                                                                    not operate until the overtemperature condition goes away.
                                                                                                                                      When a thermal shutdown has occurred, the THSD bit
VISHAY CRCW2512 SERIES                                                                                                                in the temperature register group will go high. The bit is
                                                                                                                                      cleared by performing a read of the temperature registers
                        C(n 1)                                                                                                      (RDTMP command).

                                                                                                                           68021 F04  Since thermal shutdown interrupts normal operation, the
                                                                                                                                      internal temperature monitor should be used to determine
Figure 4. External Discharge FET Connection (One Cell Shown)                                                                          when the device temperature is approaching unacceptable

The MOSFETs connected to the pins S1 through S12 can be
used to discharge battery cells. An external resistor should
be used to limit the power dissipated by the MOSFETs. The
maximum power dissipation in the MOSFETs is limited by
the amount of heat that can be tolerated by the LTC6802-1.

APPLICATIONS INFORMATION                                                                                                              Figure 5 shows an example of the LTC6802-1 when used
                                                                                                                                      to monitor seven cells. The lowest C inputs connect to the
USING THE LTC6802-1 WITH LESS THAN 12 CELLS                                                                                           seven cells and the upper C inputs connect to V+. Other
                                                                                                                                      configurations, e.g. 9 cells, would be configured in the
The LTC6802-1 can be used with as few as four cells.                                                                                  same way: the lowest C inputs connected to the battery
The minimum number of cells is governed by the supply                                                                                 cells and the unused C inputs connected to V+. The unused
voltage requirements of the LTC6802-1. The sum of the                                                                                 inputs will result in a reading of 0V for those channels.
cell voltages must be 10V to guarantee that all electrical
specifications are met.                                                                                                                                                                                                                                    68021p



NEXT HIGHER GROUP OF 7 CELLS        LTC6802-1                                The read back value of that bit will be the logic level that
NEXT LOWER GROUP OF 7 CELLS   V+                                             appears at the GPIO pin.
                              S12                                            When the MMB pin is low, the GPIO pins and the WDTB
                              C11                                            pin are treated as inputs that set the number of cells to
                              S11                                            be monitored. See the Monitor Mode section.
                              S10                                            WATCHDOG TIMER CIRCUIT
                              S9                                             The LTC6802-1 includes a watchdog timer circuit. If no
                              C8                                             activity is detected on the SCKI pin for 2 seconds, the
                              S8                                             WDTB open drain output is asserted low. The WDTB pin
                              C7                                             remains low until an edge is detected on the SCKI pin.
                              C6                                             When the watchdog timer circuit times out, the configura-
                              S6                                             tion bits are reset to their default (power-up) state.
                              S5                                             In the power-up state, the S outputs are off. Therefore, the
                              C4                                             watchdog timer provides a means to turn off cell discharg-
                              S4                                             ing should communications to the MPU be interrupted.
                              C3                                             The IC is in the minimum power standby mode after a
                              S3                                             time out. Note that externally pulling the WDTB pin low
                              C2                                             will not reset the configuration bits.
                              C1                                             The configuration bit WDTEN (byte CNFG0, bit 7) allows
                              S1                                             the user to disable the watchdog timer operation. The
                              V-                                             default value is WDTEN = 1 (enabled).

                                                                  68021 F05  The watchdog timer operation is disabled when MMB
                                                                             is low.
Figure 5. Monitoring 7 Cells with the LTC6802-1
                                                                             When reading the configuration register, byte CNFG0 bit
The ADC can also be commanded to measure a stack of                          7 will reflect the state of the WDTB pin, independent of
cells by making 10 or 12 measurements, depending on                          what value was written to the WDTEN bit. Consequently,
the state of the CELL10 bit in the control register. Data                    if the watchdog timer is disabled by writing the WDTEN
from all 10 or 12 measurements must be down loaded                           bit to 0, the WDTB pin can be used as a general purpose
when reading the conversion results. The ADC can be                          input, with the read value of the WDTEN bit reflecting an
commanded to measure any individual cell voltage.                            input applied to the WDTB pin.

                                                                             The temperature register group contains a 3-bit revision
The LTC6802-1 has two general purpose digital inputs/out-                    code. If software detection of device revision is neces-
puts. By writing a GPIO configuration register bit to a logic                sary, then contact the factory for details. Otherwise, the
low, the open drain output can be activated. The GPIOs                       code can be ignored. In all cases, however, the values of
give the user the ability to turn on/off circuitry around the                all bits must be used when calculating the packet error
LTC6802-1. One example might be a circuit to verify the                      code (PEC) CRC byte on data reads.
operation of the system.

When a GPIO configuration bit is written to a logic high,
the corresponding GPIO pin may be used as an input.



APPLICATIONS INFORMATION                                         If fewer than 12 cells are connected to the LTC6802-1
                                                                 then it is necessary to mask the unused input channels.
MODES OF OPERATION                                               The MCxI bits in the configuration registers are used to
                                                                 mask channels. If the CELL10 bit is high, then the inputs
The LTC6802-1 has three modes of operation: standby,             for cells 11 and 12 are automatically masked.
measure, and monitor. Standby mode is a power saving
state where all circuits except the serial interface are turned  The LTC6802-1 can monitor UV and OV conditions con-
off. In measure mode, the LTC6802-1 is used to measure           tinuously. Alternatively, the duty cycle of the UV and OV
cell voltages and store the results in memory. Measure           comparisons can be reduced or turned off to lower the
mode will also monitor each cell voltage for overvoltage         overall power consumption. The CDC bits are used to
(OV) and undervoltage (UV) conditions. In monitor mode,          control the duty cycle.
the device will only monitor cells for UV and OV conditions.
A signal is output on the SDO pin to indicate the UV/OV          To initiate cell voltage measurements while in measure
status. The serial interface is disabled.                        mode, a Start A/D Conversion and Poll Status command
                                                                 must be sent. After the command has been sent, the
Standby Mode                                                     LTC6802-1 will send the A/D converter status using either
                                                                 the toggle polling or the level polling method, as described
The LTC6802-1 defaults (powers up) to standby mode.              in the Serial Port section. If the CELL10 bit is high, then
Standby mode is the lowest possible supply current state.        only the bottom 10 cell voltages will be measured, thereby
All circuits are turned off except the serial interface and the  reducing power consumption and measurement time. By
voltage regulator. For the lowest possible standby current       default the CELL10 bit is low, enabling measurement of all
consumption all SPI logic inputs should be set to a logic        12 cell voltages. During cell voltage measurement com-
1 level. The LTC6802-1 can be programmed for standby             mands, UV and OV flag conditions, reflected in the flag
mode by setting the comparator duty cycle configuration          register group, are also updated. When the measurements
bits, CDC[2:0], to 0. If the part is put into standby mode       are complete, the part will go back to monitoring UV and
while ADC measurements are in progress, the measure-             OV conditions at the rate designated by the CDC bits.
ments will be interrupted and the cell voltage registers will
be in an indeterminate state. To exit standby mode, the          Monitor Mode
CDC bits must be written to a value other than 0.
                                                                 The LTC6802-1 can be used as a simple monitoring circuit
Measure Mode                                                     with no serial interface by pulling the MMB pin low. When
                                                                 in this mode, the interrupt status is indicated on the SDO
LTC6802-1 is in measure mode when the CDC bits are               pin using the toggle polling mode described in the Serial
programmed with a value from 1 to 7. The IC monitors             Port section. Unlike serial port polling commands, how-
each cell voltage and produces an interrupt signal on the        ever, the toggling is independent of the state of the CSBI
SDO pin indicating all cell voltages are within the UV and       pin. See Figure 6.
OV limits. There are two methods for indicating the UV/OV
interrupt status: toggle polling (using a 1kHz output signal)    When the MMB pin is low, all the device configuration
and level polling (using a high or low output signal). The       values are reset to the default states shown in Table 12.
polling methods are described in the Serial Port section.        When MMB is held low the VUV, VOV, and CDC register
                                                                 values are ignored. Instead VUV and VOV use factory-
The UV/OV limits are set by the VUV and VOV values in            programmed setings. CDC is set to state 5. The number
the configuration registers. When a cell voltage exceeds         of cells to be monitored is set by the logic levels on the
the UV/OV limits a bit is set in the flag register. The UV       WDTB and GPIO pins, as shown in Table 1.
and OV flag status for each cell can be determined using
the Read Flag Register Group.




    LTC6802-1         BATTERY POSITIVE        LTC6802-1

    CSBI       CSBO                     CSBO  IC #8      CSBI
    SDO        SDOI
    SDI        SCKO                     SDOI             SDO
    VMODE         V+                    SCKO             SDI
    GPIO2        C12
    GPIO1        S12                    V+               SCKI
    WDTB         C11
    MMB          S11                    C12          VMODE
    TOS          C10
    VREG         S10                    S12          GPIO2
    VTEMP2        C9                    C11          GPIO1
    VTEMP1        S9
    NC            C8                    S11          WDTB
    V-            S8
    S1            C7                    C10              MMB
    C1            S7
    S2            C6                    S10              TOS
    C2            S6
    S3            C5                    C9               VREG
    C3            S5
                  C4                    S9               VREF
                                        C8           VTEMP2

                                        S8           VTEMP1

                                        C7               NC

                                        S7               V-

                                        C6               S1

                                        S6               C1

                                        C5               S2

                                        S5               C2

                                        C4               S3

                                        S4               C3

                                                                                IC #3 TO IC #7

    LTC6802-1                                 LTC6802-1
                                        CSBO IC #2 CSBI
    CSBI       CSBO
    SDO        SDOI                     SDOI             SDO
    SDI        SCKO
    SCKI                                SCKO             SDI
    VMODE         V+
    GPIO2        C12                    V+               SCKI
    GPIO1        S12
    WDTB         C11                    C12          VMODE
    MMB          S11
    TOS          C10                    S12          GPIO2
    VREG         S10
    VREF                                C11          GPIO1
    VTEMP2        C9
    VTEMP1        S9                    S11          WDTB
    NC            C8
    V-            S8                    C10              MMB
    S1            C7
    C1            S7                    S10              TOS
    S2            C6
    C2            S6                    C9               VREG
    S3            C5
    C3            S5                    S9               VREF
                  S4                    C8           VTEMP2

                                        S8           VTEMP1

                                        C7               NC

                                        S7               V-

                                        C6               S1

                                        S6               C1

                                        C5               S2

                                        S5               C2

                                        C4               S3

                                        S4               C3

                                                                                V2-           V1-                     3V  MODULE
    LTC6802-1                                 LTC6802-1                         OE2           OE1                    MPU

    CSBI       CSBO                     CSBO  IC #1      CSBI                                                     CS
    SDO        SDOI                                                                                               MISO
    SDI        SCKO                     SDOI             SDO                                                      MOSI
    SCKI                                                                                                          CLK
    VMODE         V+                    SCKO             SDI
    GPIO2        C12
    GPIO1        S12                    V+               SCKI
    WDTB         C11
    MMB          S11                    C12          VMODE                      V2+           V1-
    TOS          C10
    VREG         S10                    S12          GPIO2                      V2-           V1+  3V
    VTEMP2        C9                    C11          GPIO1                           DIGITAL
    VTEMP1        S9
    NC            C8                    S11          WDTB                       ISOLATOR
    V-            S8
    S1            C7                    C10              MMB
    C1            S7
    S2            C6                    S10              TOS
    C2            S6
    S3            C5                    C9               VREG
    C3            S5
                  C4                    S9               VREF
                                        C8           VTEMP2

                                        S8           VTEMP1

                                        C7               NC

                                        S7               V-

                                        C6               S1

                                        S6               C1

                                        C5               S2

                                        S5               C2

                                        C4               S3

                                        S4               C3

                                                                                                       68021 F06

                                        Figure 6. Redundant Monitoring Circuit




Table 1. Monitor Mode Cell Selection                         are always outputs that can drive the next higher device
                                                             in a stack. SDI is a data input when writing to a stack of
WDTB GPIO2 GPIO1                      CELL INPUTS MONITORED  devices. For devices not at the bottom of a stack, SDI is a
                                                             data output when reading from the stack. SDOI is a data
0  0  0                               Cells 1 to 5           output when writing to and a data input when reading from
                                                             a stack of devices. SDO is an open drain output that is only
0  0  1                               Cells 1 to 6           used on the bottom device of a stack, where it may be tied
                                                             with SDI, if desired, to form a single, bi-directional port.
0  1  0                               Cells 1 to 7           The SDO pin on the bottom device of a stack requires a
                                                             pull-up resistor. For devices up in the stack, SDO should
0  1  1                               Cells 1 to 8           be tied to the local V or left floating.

1  0  0                               Cells 1 to 9           To communicate between daisy-chained devices, the
                                                             high side port pins of a lower device (CSBO, SCKO, and
1  0  1                               Cells 1 to 10          SDOI) must be connected through PN junction diodes to
                                                             the respective low side port pins of the next higher device
1  1  0                               Cells 1 to 11          (CSBI, SCKI, and SDI). In this configuration, the devices
                                                             communicate using current rather than voltage. To signal
1  1  1                               Cells 1 to 12          a logic high from the lower device to the higher device,
                                                             the lower device sinks a smaller current from the higher
If MMB is low then brought high, all device configuration    device pin. To signal a logic low, the lower device sinks
values are reset to the default states including the VUV,    a larger current. Likewise, to signal a logic high from
VOV, and CDC configuration bits.                             the higher device to the lower device, the higher device
                                                             sources a larger current to the lower device pin. To signal
SERIAL PORT                                                  a logic low, the higher device sources a smaller current.
                                                             See Figure 7.
                                                             Standby current consumed in the current mode serial inter-
The LTC6802-1 has an SPI bus compatible serial port.         face is minimized when CSBI, SCKI, and SDI are all high.
Several devices can be daisy chained in series.
                                                              VSENSE +   LOW SIDE PORT
There are two sets of serial port pins, designated as low    (WRITE)   ON HIGHER DEVICE
side and high side. The low side and high side ports enable
devices to be daisy chained even when they operate at dif-                                   READ 1
ferent power supply potentials. In a typical configuration,
the positive power supply of the first, bottom device is
connected to the negative power supply of the second, top
device, as shown in Figure 1. When devices are stacked in
this manner, they can be daisy chained by connecting the
high side port of the bottom device to the low side port of
the top device. With this arrangement, the master writes to
or reads from the cascaded devices as if they formed one
long shift register. The LTC6802-1 translates the voltage
level of the signals between the low side and high side
ports to pass data up and down the battery stack.

Physical Layer                                               WRITE

On the LTC6802-1, seven pins comprise the low side and                   HIGH SIDE PORT  VSENSE +
high side ports. The low side pins are CSBI, SCKI, SDI,                 ON LOWER DEVICE  (READ)
and SDO. The high side pins are CSBO, SCKO and SDOI.
CSBI and SCKI are always inputs, driven by the master                                                                                                                                   68021 F07
or by the next lower device in a stack. CSBO and SCKO
                                                                    Figure 7. Current Mode Interface



APPLICATIONS INFORMATION                                       Data Transfers: Every byte consists of 8 bits. Bytes are
                                                               transferred with the most significant bit (MSB) first. On a
The voltage mode pin (VMODE) determines whether the low        write, the data value on SDI is latched into the device on
side serial port is configured as voltage mode or current      the rising edge of SCKI (Figure 8). Similarly, on a read,
mode. For the bottom device in a daisy-chain stack, this       the data value output on SDO is valid during the rising
pin must be pulled high (tied to VREG). The other devices      edge of SCKI and transitions on the falling edge of SCKI
in the daisy chain must have this pin pulled low (tied to V)  (Figure 9).
to designate current mode communication. To designate
the top-of-stack device for polling commands, the TOS          CSBI must remain low for the entire duration of a com-
pin on the top device of a daisy chain must be tied high.      mand sequence, including between a command byte and
The other devices in the stack must have TOS tied low.         subsequent data. On a write command, data is latched in
See Figure 1.                                                  on the rising edge of CSBI.

Data Link Layer                                                After a polling command has been entered, the SDO output
                                                               will immediately be driven by the polling state, with the
Clock Phase And Polarity: The LTC6802-1 SPI-compat-            SCKI input ignored (Figure 10). See the Toggle Polling
ible interface is configured to operate in a system using      and Level Polling sections.
CPHA=1 and CPOL=1. Consequently, data on SDI must
be stable during the rising edge of SCKI.



SDI               MSB (CMD)  BIT6 (CMD)                        LSB (CMD)  MSB (DATA)              LSB (DATA)

                                                                                                              68021 F08

                             Figure 8. Transmission Format (Write)



SDI               MSB (CMD)  BIT6 (CMD)                        LSB (CMD)

             SDO                                                                      MSB (DATA)  LSB (DATA)

16                           Figure 9. Transmission Format (Read)                                             68021 F09





SDI   MSB (CMD)  BIT6 (CMD)                                   LSB (CMD)

SDO                                                                      POLL STATE

                                                                                                                                                                                                                                          68021 F10

                 Figure 10. Transmission Format (Poll)

Network Layer                                                 device A and top device B), the data will be output in the
                                                              following order:
Broadcast Commands: A broadcast command is one to
which all devices on the bus will respond, regardless of         FLGR0(A), FLGR1(A), FLGR2(A), PEC(A), FLGR0(B),
device address. See the Bus Protocols and Commands               FLGR1(B), FLGR2(B), PEC(B)
                                                              Toggle Polling: Toggle polling allows a robust determina-
In daisy chained configurations, all devices in the chain     tion both of device states and of the integrity of the con-
receive the command bytes simultaneously. For example,        nections between the devices in a stack. Toggle polling
to initiate A/D conversions in a stack of devices, a single   is enabled when the LVLPL bit is low. After entering a
STCVAD command byte is sent, and all devices will start       polling command, the data out line will be driven by the
conversions at the same time. For read and write com-         slave devices based on their status. When polling for the
mands, a single command byte is sent, and then the stacked    A/D converter status, data out will be low when any device
devices effectively turn into a cascaded shift register, in   is busy performing an A/D conversion and will toggle at
which data is shifted through each device to the next higher  1kHz when no device is busy. Similarly, when polling for
(on a write) or the next lower (on a read) device in the      interrupt status, the output will be low when any device
stack. See the Serial Command Examples section.               has an interrupt condition and will toggle at 1kHz when
                                                              none has an interrupt condition.
PEC Byte: The Packet Error Code (PEC) byte is a CRC
value calculated for all of the bits in a register group in   Toggle Polling--Daisy-Chained Broadcast Polling: The
the order they are read, using the following characteristic   SDO pin (bottom device) or SDI pin (stacked devices) will
polynomial:                                                   be low if a device is busy/in interrupt. If it is not busy/not
                                                              in interrupt, the device will pass the signal from the SDOI
   x8 + x2 + x + 1                                            input to data out (if not the top-of-stack device) or toggle
                                                              the data out line at 1kHz (if the top-of-stack device).
On a read command, after sending the last byte of a register
group, the device will shift out the calculated PEC, MSB      The master pulls CSBI high to exit polling.
first. For daisy-chained devices, after the PEC is read from
the first device, the data from any daisy-chained devices     Level polling: Level polling is enabled when the LVLPL
will follow in the same order. For example, when read-        bit is high. After entering a polling command, the data
ing the flag registers from two stacked devices (bottom       out line will be driven by the slave devices based on their
                                                              status. When polling for the A/D converter status, data



APPLICATIONS INFORMATION                                        conversion time to pass before reading the results. The
                                                                second method is to hold CSBI low after an A/D start
out will be low when any device is busy performing an           command has been sent. The A/D conversion status will be
A/D conversion and will be high when no device is busy.         output on SDO. A problem with the second method is that
Similarly, when polling for interrupt status, the output will   the controller is not free to do other serial communication
be low when any device has an interrupt condition and will      while waiting for A/D conversions to complete. The third
be high when none has an interrupt condition.                   method overcomes this limitation. The controller can send
                                                                an A/D start command, perform other tasks, and then
Level polling--Daisy-Chained Broadcast Polling: The SDO         send a Poll A/D Converter Status (PLADC) command to
pin (bottom device) or SDI pin (stacked devices) will be        determine the status of the A/D conversions.
low if a device is busy/in interrupt. If it is not busy/not in
interrupt, the device will pass the level from the SDOI input   For OV/UV interrupt status, the Poll Interrupt Status (PLINT)
to data out (if not the top-of-stack device) or hold the data   command can be used to quickly determine whether
out line high (if the top-of-stack device). Therefore, if any   any cell in a stack is in an overvoltage or undervoltage
device in the chain is busy or in interrupt, the SDO signal     condition.
at the bottom of the stack will be low. If all devices are
not busy/not in interrupt, the SDO signal at the bottom of      Bus Protocols
the stack will be high.
                                                                There are 3 different protocol formats, depicted in Table 3
The master pulls CSBI high to exit polling.                     through Table 5. Table 2 is the key for reading the protocol
Polling Methods: For A/D conversions, three methods can
be used to determine A/D completion. First, a controller
can start an A/D conversion and wait for the specified

Table 2. Protocol Key

PEC      Packet error code (CRC-8)                                            Master-to-slave

N        Number of bits                                                       Slave-to-master

...      Continuation of protocol                                             Complete byte of data

Table 3. Broadcast Poll Command


Command                Poll Data

Table 4. Broadcast Read

     8                    8                     8               8                              8                  8
                                         Data Byte High
Command  Data Byte Low              ...                         PEC                Shift Byte 1              ...  Shift Byte N
Table 5. Broadcast Write                 Data Byte High

     8                    8                                     8                                    8

Command  Data Byte Low              ...                         Shift Byte 1  ...              Shift Byte N



APPLICATIONS INFORMATION                                  WRCFG    0x01
Commands                                                  RDCV     0x02
Table 6. Command Codes                                    RDTMP    0x04
Write Configuration Register Group                        STCVAD
Read Configuration Register Group                                  0x06
Read Cell Voltage Register Group                          STOWAD
Read Flag Register Group                                           0x08
Read Temperature Register Group                           STTMPAD
Start Cell Voltage A/D Conversions and Poll Status                 0x10 (all cell voltage inputs)
                                                          PLADC    0x11 (cell 1 only)
Start Open Wire A/D Conversions and Poll Status           PLINT    0x12 (cell 2 only)
                                                          STCVDC   ...
Start Temperature A/D Conversions and Poll Status                  0x1A (cell 10 only)
                                                          STOWDC   0x1B (cell 11 only, if CELL10 bit=0)
Poll A/D Converter Status                                          0x1C (cell 12 only, if CELL10 bit=0)
Poll Interrupt Status                                              0x1D (unused)
Start Cell Voltage A/D Conversions and Poll Status, with           0x1E (cell self test 1; all CV=0x555)
Discharge Permitted                                                0x1F (cell self test 2; all CV=0xAAA)

Start Open Wire A/D Conversions and Poll Status, with              0x20 (all cell voltage inputs)
Discharge Permitted                                                0x21 (cell 1 only)
                                                                   0x22 (cell 2 only)
                                                                   0x2A (cell 10 only)
                                                                   0x2B (cell 11 only, if CELL10 bit=0)
                                                                   0x2C (cell 12 only, if CELL10 bit=0)
                                                                   0x2D (unused)
                                                                   0x2E (cell self test 1; all CV=0x555)
                                                                   0x2F (cell self test 2; all CV=0xAAA)

                                                                   0x30 (all temperature inputs)
                                                                   0x31 (external temp 1 only)
                                                                   0x32 (external temp 1 only)
                                                                   0x33 (internal temp only)
                                                                   0x34--0x3D (unused)
                                                                   0x3E (temp self test 1; all TMP=0x555)
                                                                   0x3F (temp self test 2; all TMP=0xAAA)



                                                                   0x60 (all cell voltage inputs)
                                                                   0x61 (cell 1 only)
                                                                   0x62 (cell 2 only)
                                                                   0x6A (cell 10 only)
                                                                   0x6B (cell 11 only, if CELL10 bit=0)
                                                                   0x6C (cell 12 only, if CELL10 bit=0)
                                                                   0x6D (unused)
                                                                   0x6E (cell self test 1; all CV=0x555)
                                                                   0x6F (cell self test 2; all CV=0xAAA)

                                                                   0x70 (all cell voltage inputs)
                                                                   0x71 (cell 1 only)
                                                                   0x72 (cell 2 only)
                                                                   0x7A (cell 10 only)
                                                                   0x7B (cell 11 only, if CELL10 bit=0)
                                                                   0x7C (cell 12 only, if CELL10 bit=0)
                                                                   0x7D (unused)
                                                                   0x7E (cell self test 1; all CV=0x555)
                                                                   0x7F (cell self test 2; all CV=0xAAA)




Memory Map
Table 7 through Table 12 show the memory map for the
LTC6802-1. Table 12 gives bit descriptions.

Table 7. Configuration (CFG) Register Group

REGISTER RD/WR  BIT 7                      BIT 6   BIT 5    BIT 4    BIT 3                        BIT 2    BIT 1    BIT 0
                                                  GPIO1    LVLPL    CELL10                       CDC[2]   CDC[1]   CDC[0]
CFGR0   RD/WR   WDTEN    GPIO2                    DCC6     DCC5      DCC4                         DCC3     DCC2     DCC1
                                                   MC2I     MC1I    DCC12                        DCC11    DCC10     DCC9
CFGR1   RD/WR   DCC8                       DCC7   MC10I     MC9I     MC8I                         MC7I     MC6I     MC5I
                                                  VUV[5]   VUV[4]   VUV[3]                       VUV[2]   VUV[1]   VUV[0]
CFGR2   RD/WR   MC4I                       MC3I   VOV[5]   VOV[4]   VOV[3]                       VOV[2]   VOV[1]   VOV[0]

CFGR3   RD/WR   MC12I    MC11I                                                                    BIT 2    BIT 1    BIT 0
                                                                                                 C1V[2]   C1V[1]   C1V[0]
CFGR4   RD/WR   VUV[7]   VUV[6]                                                                 C1V[10]   C1V[9]   C1V[8]
                                                                                                 C2V[6]   C2V[5]   C2V[4]
CFGR5   RD/WR   VOV[7]   VOV[6]                                                                  C3V[2]   C3V[1]   C3V[0]
                                                                                                C3V[10]   C3V[9]   C3V[8]
Table 8. Cell Voltage (CV) Register Group                                                        C4V[6]   C4V[5]   C4V[4]
                                                                                                 C5V[2]   C5V[1]   C5V[0]
REGISTER RD/WR  BIT 7                      BIT 6  BIT 5    BIT 4    BIT 3                       C5V[10]   C5V[9]   C5V[8]
                                                                                                 C6V[6]   C6V[5]   C6V[4]
CVR00   RD      C1V[7]   C1V[6]                   C1V[5]   C1V[4]   C1V[3]                       C7V[2]   C7V[1]   C7V[0]
                                                                                                C7V[10]   C7V[9]   C7V[8]
CVR01   RD      C2V[3]   C2V[2]                   C2V[1]   C2V[0]   C1V[11]                      C8V[6]   C8V[5]   C8V[4]
                                                                                                 C9V[2]   C9V[1]   C9V[0]
CVR02   RD      C2V[11]  C2V[10]                  C2V[9]   C2V[8]   C2V[7]                      C9V[10]   C9V[9]   C9V[8]
                                                                                                C10V[6]   C10V[5]  C10V[4]
CVR03   RD      C3V[7]   C3V[6]                   C3V[5]   C3V[4]   C3V[3]                      C11V[2]   C11V[1]  C11V[0]
                                                                                                C11V[10]  C11V[9]  C11V[8]
CVR04   RD      C4V[3]   C4V[2]                   C4V[1]   C4V[0]   C3V[11]                     C12V[6]   C12V[5]  C12V[4]

CVR05   RD      C4V[11]  C4V[10]                  C4V[9]   C4V[8]   C4V[7]

CVR06   RD      C5V[7]   C5V[6]                   C5V[5]   C5V[4]   C5V[3]

CVR07   RD      C6V[3]   C6V[2]                   C6V[1]   C6V[0]   C5V[11]

CVR08   RD      C6V[11]  C6V[10]                  C6V[9]   C6V[8]   C6V[7]

CVR09   RD      C7V[7]   C7V[6]                   C7V[5]   C7V[4]   C7V[3]

CVR10   RD      C8V[3]   C8V[2]                   C8V[1]   C8V[0]   C7V[11]

CVR11   RD      C8V[11]  C8V[10]                  C8V[9]   C8V[8]   C8V[7]

CVR12   RD      C9V[7]   C9V[6]                   C9V[5]   C9V[4]   C9V[3]

CVR13   RD      C10V[3]  C10V[2]                  C10V[1]  C10V[0]  C9V[11]

CVR14   RD      C10V[11] C10V[10]                 C10V[9]  C10V[8]  C10V[7]

CVR15*  RD      C11V[7]  C11V[6]                  C11V[5]  C11V[4]  C11V[3]

CVR16*  RD      C12V[3]  C12V[2]                  C12V[1]  C12V[0]  C11V[11]

CVR17*  RD      C12V[11] C12V[10]                 C12V[9]  C12V[8]  C12V[7]

*Registers CVR15, CVR16, and CVR17 can only be read if the CELL10 bit in register CFGR0 is low




Table 9. Flag (FLG) Register Group

REGISTER RD/WR  BIT 7               BIT 6    BIT 5     BIT 4     BIT 3                            BIT 2      BIT 1       BIT 0
                                                                                                  C2UV       C1OV        C1UV
FLGR0  RD       C4OV                C4UV     C3OV      C3UV      C2OV                             C6UV       C5OV        C5UV
                                                                                                  C10UV      C9OV        C9UV
FLGR1  RD       C8OV                C8UV     C7OV      C7UV      C6OV
                                                                                                                         BIT 0
FLGR2  RD       C12OV*              C12UV*   C11OV*    C11UV*    C10OV                                                 ETMP1[0]
* Bits C11UV, C12UV, C11OV, and C12OV are always low if the CELL10 bit in register CFGR0 is high                       ETMP2[4]
Table 10. Temperature (TMP) Register Group                                                                              ITMP[8]

REGISTER RD/WR  BIT 7               BIT 6      BIT 5     BIT 4      BIT 3                            BIT 2     BIT 1     BIT 0
                                             ETMP1[5]  ETMP1[4]  ETMP1[3]                         ETMP1[2]   ETMP1[1]   PEC[0]
TMPR0  RD       ETMP1[7] ETMP1[6]            ETMP2[1]  ETMP2[0]  ETMP1[11]                        ETMP1[10]  ETMP1[9]
                                             ETMP2[9]  ETMP2[8]  ETMP2[7]                         ETMP2[6]   ETMP2[5]
TMPR1  RD       ETMP2[3] ETMP2[2]             ITMP[5]   ITMP[4]   ITMP[3]                          ITMP[2]    ITMP[1]
                                                                  ITMP[11]                         ITMP[10]   ITMP[9]
TMPR2  RD       ETMP2[11] ETMP2[10]           REV[0]     THSD

TMPR3  RD       ITMP[7]             ITMP[6]

TMPR4  RD       REV[2]              REV[1]

Table 11. Packet Error Code (PEC)

REGISTER RD/WR  BIT 7                BIT 6   BIT 5     BIT 4     BIT 3                            BIT 2      BIT 1
                                    PEC[6]   PEC[5]    PEC[4]    PEC[3]                           PEC[2]     PEC[1]
PEC    RD       PEC[7]




Table 12. Memory Bit Descriptions

NAME DESCRIPTION                       VALUES

                                                  UV/OV COMPARATOR                  VREF POWERED DOWN                      CELL VOLTAGE

                                       CDC                   PERIOD                 BETWEEN MEASUREMENTS MEASUREMENT TIME

                                           0      N/A (Comparator Off)                   Yes                                 N/A
                                       (default)     Standby Mode

                                       1          N/A (Comparator Off)                   No                                  13ms

                                       2                     13ms                        No                                  13ms
CDC  Comparator Duty Cycle             3                     130ms                       No

                                       4                     500ms                       No                                  13ms

                                       5*                    130ms                       Yes                                 21ms

                                       6                     500ms                       Yes                                 21ms

                                       7                     2000ms                      Yes                                 21ms

                                       *when MMB pin is low, the CDC value is set to 5

CELL10 10-Cell Mode                    0=12-cell mode (default); 1=10-cell mode

LVLPL Level Polling Mode               0=toggle polling (default); 1=level polling

GPIO1 GPIO1 Pin Control                Write: 0=GPIO1 pin pull down on; 1=GPIO1 pin pull down off (default)
                                       Read: 0=GPIO1 pin at logic `0'; 1=GPIO1 pin at logic `1'

GPIO2 GPIO2 Pin Control                Write: 0=GPIO2 pin pull down on; 1=GPIO2 pin pull down off (default)
                                       Read: 0=GPIO2 pin at logic `0'; 1=GPIO2 pin at logic `1'

WDTEN Watchdog Timer Enable            Write: 0=watchdog timer disabled; 1=watchdog timer enabled (default)
                                       Read: 0=WDTB pin at logic `0'; 1=WDTB pin at logic `1'

DCCx Discharge Cell x                  x=1..12 0=turn off shorting switch for cell `x' (default); 1=turn on shorting switch

VUV  Undervoltage Comparison Voltage*  Comparison voltage = VUV * 16 * 1.5mV

                                       (default VUV=0. When MMB pin is low a factory programmed comparison voltage is used)

VOV  Overvoltage Comparison Voltage*   Comparison voltage = VOV * 16 * 1.5mV

                                       (default VOV=0. When MMB pin is low a factory programmed comparison voltage is used)

MCxI Mask Cell x Interrupts            x=1..12 0=enable interrupts for cell `x' (default)
                                                   1=turn off interrupts and clear flags for cell `x'

CxV  Cell x Voltage*                   x=1..12 12-bit ADC measurement value for cell `x'
                                                   cell voltage for cell `x' = CxV * 1.5mV
                                                   reads as 0xFFF while A/D conversion in progress

CxUV Cell x Undervoltage Flag          x=1..12 cell voltage compared to VUV comparison voltage
                                                   0=cell `x' not flagged for under voltage condition; 1=cell `x' flagged

CxOV Cell x Overvoltage Flag           x=1..12 cell voltage compared to VOV comparison voltage
                                                   0=cell `x' not flagged for over voltage condition; 1=cell `x' flagged

ETMPx External Temperature Measurement* Temperature measurement voltage = ETMPx * 1.5mV

THSD Thermal Shutdown Status           0= thermal shutdown has not occurred; 1=thermal shutdown has occurred
                                       Status cleared to `0' on read of Thermal Register Group

REV  Revision Code                     Device revision code

ITMP Internal Temperature Measurement* Temperature measurement voltage = ITMP * 1.5mV = 8mV * T(K)

PEC  Packet Error Code                 CRC value for reads

*Voltage determinations use the decimal value of the registers, 0 to 4095 for 12-bit and 0 to 255 for 8-bit registers





LTC6802-1 (Daisy Chained Configuration)

Examples below use a configuration of three stacked
devices: bottom (B), middle (M), and top (T)

Write Configuration Registers

   1. Pull CSBI low
   2. Send WRCFG command byte
   3. Send CFGR0 byte for top device, then CFGR1 (T), CFGR2 (T), ... CFGR5 (T)
   4. Send CFGR0 byte for middle device, then CFGR1 (M), CFGR2 (M), ... CFGR5 (M)
   5. Send CFGR0 byte for bottom device, then CFGR1 (B), CFGR2 (B), ... CFGR5 (B)
   6. Pull CSBI high; data latched into all devices on rising edge of CSBI

   Calculation of serial interface time for sequence above:
       Number of devices in stack= N
       Number of bytes in sequence = B = 1 command byte and 6 data bytes per device = 1+6*N
       Serial port frequency per bit = F
       Time = (1/F) * B * 8 bits/byte = (1/F) * (1+6*N) * 8
       Time for 3-cell example above, with 1MHz serial port = (1/1000000) * (1+6*3)*8 = 152us

Read Cell Voltage Registers (12 Cell Mode)

   1. Pull CSBI low
   2. Send RDCV command byte
   3. Read CVR00 byte of bottom device, then CVR01 (B), CVR02 (B), ... CVR17 (B), and then PEC (B)
   4. Read CVR00 byte of middle device, then CVR01 (M), CVR02 (M), ... CVR17 (M), and then PEC (M)
   5. Read CVR00 byte for top device, then CVR01 (T), CVR02 (T), ... CVR17 (T), and then PEC (T)
   6. Pull CSBI high

   Calculation of serial interface time for sequence above:
       Number of devices in stack= N
       Number of bytes in sequence = B = 1 command byte, and 18 data bytes plus 1 PEC byte per device = 1+19*N
       Serial port frequency per bit = F
       Time = (1/F) * B * 8 bits/byte = (1/F) * (1+19*N) * 8
       Time for 3-cell example above, with 1MHz serial port = (1/1000000) * (1+19*3)*8 =464us

Start Cell Voltage A/D Conversions and Poll Status (Toggle Polling)

   1. Pull CSBI low
   2. Send STCVAD command byte (all devices in stack start A/D conversions simultaneously)
   3. SDO output from bottom device pulled low for approximately 12ms
   4. SDO output toggles at 1kHz rate, indicating conversions complete for all devices in daisy chain
   5. Pull CSBI high to exit polling




Poll Interrupt Status (Level Polling)

   1. Pull CSBI low
   2. Send PLINT command byte
   3. SDO output from bottom device pulled low if any device has an interrupt condition; otherwise, SDO high
   4. Pull CSBI high to exit polling

FAULT PROTECTION                                                                assembly and service procedures that might affect a bat-
                                                                                tery system during its useful lifespan. Table 13 shows the
Overview                                                                        various situations that should be considered when plan-
Care should always be taken when using high energy                              ning protection circuitry. The first five scenarios are to be
sources such as batteries. There are numerous ways that                         anticipated during production and appropriate protection
systems can be [mis-]configured when considering the                            is included within the LTC6802-1 device itself.

Table 13. LTC6802-1 Failure Mechanism Effect Analysis

SCENARIO                             EFFECT                                                  DESIGN MITIGATION

Cell input open-circuit (random) Power-up sequence at IC inputs                              Clamp diodes at each pin to V+ & V (within IC) provide
                                                                                             alternate power-path.

Cell input open-circuit (random)     Differential input voltage overstress                   Zener diodes across each cell voltage input pair (within IC)
Top cell input connection loss (V+)                                                          limits stress.
                                     Power will come from highest connected cell input
Bottom cell input connection loss    or via data port fault current                          Clamp diodes at each pin to V+ & V (within IC) provide
(V)                                                                                         alternate power-path. Diode conduction at data ports will impair
                                     Power will come from lowest connected cell input or     communication with higher-potential units.
                                     via data port fault current
                                                                                             Clamp diodes at each pin to V+ & V (within IC) provide
                                                                                             alternate power-path. Diode conduction at data ports will impair
                                                                                             communication with higher-potential units.

Disconnection of a harness           Loss of supply connection to the IC                     Clamp diodes at each pin to V+ & V (within IC) provide an
between a group of battery cells                                                             alternate power-path if there are other devices (which can
and the IC (in a system of stacked                                                           supply power) connected to the LTC6802-1. Diode conduction
groups)                                                                                      at data ports will impair communication with higher-potential

Data link disconnection between      Break of "daisy chain" communication (no stress         If the watchdog timer is enabled, all units above the
stacked LTC6802-1 units.             to ICs). Communication will be lost to devices          disconnection will enter standby mode within 2 seconds of
                                     above the disconnection. The devices below the          disconnect. Discharge switches are disabled in standby mode.
                                     disconnection are still able to communicate and
                                     perform all functions, however, the polling feature is

Cell-pack integrity, break between Daisy-chain voltage reversal up to full stack potential Use series protection diodes with top-port I/O connections

stacked units                        during pack discharge                                   (RS07J for up to 600V). Use isolated data link at bottom-most

                                                                                             data port.

Cell-pack integrity, break between Daisy-chain positive overstress during charging           Add redundant current path link
stacked units

Cell-pack integrity, break within Cell input reverse overstress during discharge             Add parallel Schottky diodes across each cell for load-path
stacked unit                                                                                 redundancy. Diode and connections must handle full operating
                                                                                             current of stack, will limit stress on IC

Cell-pack integrity, break within Cell input positive overstress during charge               Add SCR across each cell for charge-path redundancy. SCR
stacked unit                                                                                 and connections must handle full charging current of stack, will
                                                                                             limit stress on IC by selection of trigger Zener



APPLICATIONS INFORMATION                                                                                   unpredictable voltage clamping or current flow. Limiting
                                                                                                           the current flow at any pin to 10mA will prevent damage
Battery Interconnection Integrity                                                                          to the IC.

The FMEA scenarios involving a break in the stack of battery                                                                                                                                   LTC6802-1
cells are potentially the most damaging. In the case where                                                 V+
the battery stack has a discontinuity between groupings
of cells monitored by LTC6802-1 ICs, any load will force                                                                                                                                           SCKO
a large reverse potential on the daisy-chain connection.                                                   C12
This situation might occur in a modular battery system
during initial installation or a service procedure. The daisy                                              S12
chain ports are protected from the reverse potential in this
scenario by external series high-voltage diodes required in                                                                                                                                         SDOI
the upper-port data connections as shown in Figure 11.                                                     C11

During the charging phase of operation, this fault would                                                   S11                                         CSBO
lead to forward biasing of daisy-chain ESD clamps that                                                                                       ZCLAMP
would also lead to part damage. An alternative connection
to carry current during this scenario will avoid this stress                                               C10
from being applied (Figure 11).






                                          LTC6802-1                                                        S7
                         V- (NEXT HIGHER IN STACK)                                                                                           ZCLAMP

                                 SDO SDI SCKI CSBI                                                         C6

                                                                  RS07J (3x)                               S6

PROTECT      OPTIONAL                    SDOI SCKO CSBO                                                    C5
                                                                                                           S5                                          CSBI
   BREAK     CURRENT                     LTC6802-1
    HERE           PATH         (NEXT LOWER IN STACK)

                                                                                                68021 F11  C4                                          SDO

                                                                                                           S4                                          SDI

                                                                                                           C3                                          SCKI

Figure 11. Reverse-Voltage Protection for the                                                              S3                                          VMODE
Daisy-Chain (One Link Connection Shown)                                                                                                      ZCLAMP    GPIO2


Internal Protection Diodes                                                                                 S2                                          GPIO1

Each pin of the LTC6802-1 has protection diodes to help                                                    C1                                          WDTB
prevent damage to the internal device structures caused
by external application of voltages beyond the supply rails                                                S1                                          MMB
as shown in Figure 12.
                                                                                                           V                                          TOS
The diodes shown are conventional silicon diodes with a
forward breakdown voltage of 0.5V. The unlabeled zener                                                                                                 68021 F12
diode structures have a reverse breakdown characteristic
which initially breaks down at 12V then snaps back to a 7V                                                      Figure 12. Internal Protection Diodes
clamping potential. The zener diodes labeled ZCLAMP are
higher voltage devices with an initial reverse breakdown                                                   Cell-Voltage Filtering
of 30V snapping back to 25V. The forward voltage drop
of all zeners is 0.5V. Refer to this diagram in the event of                                               The LTC6802-1 employs a sampling system to perform
                                                                                                           its analog-to-digital conversions and provides a conver-
                                                                                                           sion result that is essentially an average over the 0.5ms
                                                                                                           conversion window, provided there isn't noise aliasing with
                                                                                                           respect to the delta-sigma modulator rate of 512kHz. This
                                                                                                           indicates that a lowpass filter with useful attenuation at



APPLICATIONS INFORMATION                                       LTC6802-1                         100k 100k

500kHz may be beneficial. Since the delta-sigma integra-                    VREG   1F                 100k
tion bandwidth is about 1kHz, the filter corner need not                     VREF            1F       NTC
be lower than this to assure accurate conversions.                       VTEMP2
                                                                         VTEMP1                                    100k
Series resistors of 100 may be inserted in the input                                                               NTC
paths without introducing meaningful measurement                               NC
error, provided only external discharge switch FETs are                        V-
being used. Shunt capacitors may be added from the cell
inputs to V, creating RC filtering as shown in Figure 13.                                            68021 F14
Note that this filtering is not compatible with use of the
internal discharge switches to carry current since this        Figure 14. Driving Thermistors Directly from VREF
would induce settling errors at the time of conversion as
any activated switches temporarily open to provide Kelvin      For sensors that require higher drive currents, a buffer op
mode cell sensing. As a discharge switch opens, cell wiring
resistance will also form a small voltage step (recovery       amp may be used as shown in Figure 15. Power for the
of the small IR drop), so keeping the frequency cutoff of
the filter relatively high will allow adequate settling prior  sensor is actually sourced indirectly from the VREG pin
to the actual conversion. A guard time of about 60s is         in this case. Probe loads up to about 1mA maximum are
provided in the ADC timing, so a 16kHz LP is optimal and
offers about 30dB of noise rejection.                          supported in this configuration. Since VREF is shutdown
                                                               during the LTC6802-1 idle and shutdown modes, the
No resistor should be placed in series with the V pin.
Because the supply current flows from the V pin, any          thermistor drive is also shut off and thus power dissipa-
resistance on this pin could generate a significant conver-
sion error for CELL1.                                          tion minimized. Since VREG remains always on, the buffer
                                                               op amp (LT6000 shown) is selected for its ultralow power

                                                               consumption (10A).

                          C(n)                                                     +



                S(n)                                           LTC6802-1                         10k             10k

           100            C(n 1)                                          VREG
                100nF                                                        VREF
                                                                         VTEMP2                  10k
                                       68021 F13                         VTEMP1                  NTC


Figure 13. Adding RC Filtering to the Cell Inputs                                                     10k
(One Cell Connection Shown)                                                                           NTC

                                                                                                           68021 F15

READING EXTERNAL TEMPERATURE PROBES                            Figure 15. Buffering VREF for Higher-Current Sensors

Using Dedicated Inputs                                         Expanding Probe Count

The LTC6802-1 includes two channels of ADC input, VTEMP1       The LTC6802-1 provides general purpose I/O pins, GPIO1
and VTEMP2, that are intended to monitor thermistors           and GPIO2, that may be used to control multiplexing of
(tempco about 4%/C generally) or diodes (2.2mV/C           several temperature probes. Using just one of the GPIO
typical) located within the cell array. Sensors can be         pins, the sensor count can double to four as shown in
powered directly from VREF as shown in Figure 14 (up to
60A total).



APPLICATIONS INFORMATION                                                                                                                                                         ADDING CALIBRATION AND
                                                                                                                                                                                 FULL-STACK MEASUREMENTS
Figure 16. Using both GPIO pins, up to eight sensor inputs
can be supported.                                                                                                                                                                By adding multiplexing hardware, additional signals can
                                                                                                                                                                                 be digitized by the CELL1 ADC channel. One useful signal
Another method of multiple sensor support is possible                                                                                                                            to provide is a high-accuracy voltage reference, such as
without the use of any GPIO pins. If the sensors are PN                                                                                                                          from an LT1461A-4. By periodic readings of this signal,
diodes and several used in parallel, then the hottest diode                                                                                                                      host software can provide correction of the LTC6802-1
will produce the lowest forward voltage and effectively                                                                                                                          readings to improve the accuracy over that of the internal
establish the input signal to the VTEMP input(s). The hottest                                                                                                                    LTC6802-1 reference, and/or validate ADC operation. An-
diode will therefore dominate the readout from the VTEMP                                                                                                                         other useful signal is a measure of the total stack potential.
inputs that the diodes are connected to. In this scenario,                                                                                                                       This provides a redundant operational measurement of the
the specific location or distribution of heat is not known,                                                                                                                      cells in the event of a malfunction in the normal acquisi-
but such information may not be important in practice.                                                                                                                           tion process, or as a faster means of monitoring the entire
Figure 17 shows the basic concept.                                                                                                                                               stack potential. Figure 18 shows a means of providing both
                                                                                                                                                                                 of these features. A resistor divider is used to provide a
In any of the sensor configurations shown, a full-scale                                                                                                                          low-voltage representation of the full stack potential (C12
cold readout would be an indication of a failed-open sen-                                                                                                                        to C0 voltage) with MOSFETs that decouple the divider
sor connection to the LTC6802-1.                                                                                                                                                 current under unneeded conditions. Other MOSFETs, in
                                                                                                                                                                                 conjunction with an op amp having a shutdown mode,
LTC6802-1                            SN74LVC1G3157                                                                                                                               form a voltage selector that allows measurement of the
          GPIO1                    OR SIMILAR DEVICE                                                                                                                             normal cell1 potential (when GPIO1 is low) or a buffered
                                                                                                                                                                                 MUX signal. When the MUX is active (GPIO1 is high),
                 100k 100k                                                                                                                                                       selection can be made between the reference (4.096V) or
                                                                                                                                                                                 the full-stack voltage divider (GPOI2 set low will select the
  VREG           100k                                           100k                                                                                                             reference). During idle time when the LTC6802-1 WTB signal
   VREF          1F                                              NTC                                                                                                             goes low, the external circuitry goes into a power down
VTEMP2                                                                                                                                                                           condition, reducing battery drain to a minimum. When not
VTEMP1                                               100k                                                                                                                        actively performing measurements, GPIO1 should be set
                                                     NTC                                                                                                                         low and GPIO2 should be set high to achieve the lowest
     NC                                                                                                                                                                          power state for the configuration shown.
      V-                                       100k
                                               NTC                                                                                                                               PROVIDING HIGH-SPEED OPTO-ISOLATION
                                                                                                                                                                                 OF THE SPI DATA-PORT
                                   NTC                                                                                                                                           Isolation techniques that are capable of supporting the
                                                                                                                                                                                 1Mbps data rate of the LTC6802-1 require more power
                                                                                                                                                                      68021 F16  on the isolated (battery) side than can be furnished by
                                                                                                                                                                                 the VREG output of the LTC6802-1. To keep battery drain
Figure 16. Expanding Sensor Count with Multiplexing                                                                                                                              minimal, this means that a DC/DC function must be imple-
                                                                                                                                                                                 mented along with a suitable data isolation circuit, such as
                 LTC6802-1                     200k                                                                                                                              shown in Figure 19. Here an optimal Avago 4-channel (3/1
                                   200k                                                                                                                                          bidirectional) opto-coupler is used, with a simple isolated
                            VREG                                                                                                                                                 supply generated by an LTC1693-2 configured as a 200kHz
                             VREF                                                                                                                                                oscillator. The DC/DC function provides an unregulated
                         VTEMP1                                                                                                                                                                                                                                                                       68021p

                               NC                                                                                                                                                                      27

                                                                                                                                          68021 F17

Figure 17. Using Diode Sensors as Hot-Spot Detectors


           CELL12                                                           TP0610K

                                                                      2.2M           1M
                                   GPIO2              0 = REF_EN
                                   GPIO1              0 = CELL1
                                                                  1M       1M 10M                   LT1461A-4
                        LTC6802-1                     1M                                            DNC DNC
                                                                                                    VIN DNC
                                                                           2N7002                   SD VOUT        4.096V
                                                                                                    GND DNC
                                                      1F 2N7002                      90.9k

                                                  V-      150              TP0610K                            2.2F
                                                 C1       100nF                                     +
           CELL1                                                                                                      VDD CH0 CH1 SEL
                                  TP0610K TP0610K                                                                           TC4W53FU
                        100                                                                SD LT1636
                                                                                                                      COM INH VEE VSS


                                                                                                                                        68021 F18

           Figure 18. Providing Measurement of Calibration Reference and Full-Stack Voltage Through CELL1 Port

                                                                                     330               100k                                        +5V_HOST
                        3.57k 3.57k 3.57k                                                                                                          SDI

           CSBI                                                                                       TP0610K                    100k
            SDI                                                                                               330

           SCKI                                                                                                      330
           VREG                                                                                                                TP0610K

                            100nF                                                                      4.99k                                        SDO
                   249                                                                                                             470pF 20k

LTC6802-1                                                                                                                        10k

                                                                     ACSL-6410                                                            68021 F19

                            ISOLATED VLOGIC                                                                 1F

                            BAT54S                        BAT54S                                       VCC1 IN1
                                                                                                       OUT1 GND1
                        1F                                        6 1                                VCC2 IN2
                                                                                                       OUT2 GND2
                                                                  4   3

           V-                                                     PE68386

                            Figure 19. Providing an Isolated High-Speed Data Interface




logic voltage (~4V) to the opto-coupler isolated side,         The LTC6802-1 employs a delta sigma analog to digital
from energy provided by host-furnished 5V. This circuit        converter for voltage measurement. The architecture of
provides totally galvanic isolation between the batteries      delta sigma converters can vary considerably, but the
and the host processor, with an insulation rating of 560V      common characteristic is that the input is sampled many
continuous, 2500V transient.                                   times over the course of a conversion and then filtered or
                                                               averaged to produce the digital output code. In contrast,
PCB LAYOUT CONSIDERATIONS                                      a SAR converter takes a single snapshot of the input
                                                               voltage and then performs the conversion on this single
The VREG and VREF pins should be bypassed with a 1F            sample. For measurements in a noisy environment, a
capacitor for best performance.                                delta sigma converter provides distinct advantages over
                                                               a SAR converter.
The LTC6802-1 is capable of operation with as much as
60V between V+ and V. Care should be taken on the PCB         While SAR converters can have high sample rates, the full-
layout to maintain physical separation of traces at different  power bandwidth of a SAR converter is often greater than
potentials. The pinout of the LTC6802-1 was chosen to          1MHz, which means the converter is sensitive to noise out
facilitate this physical separation. Figure 20 shows the DC    to this frequency. And many SAR converters have much
voltage on each pin with respect to V when twelve 3.6V        higher bandwidths up to 50MHz and beyond. It is pos-
battery cells are connected to the LTC6802-1. There is no      sible to filter the input, but if the converter is multiplexed
more then 5.5V between any two adjacent pins. The pack-        to measure several input channels a separate filter will be
age body is used to separate the highest voltage (43.5V)       required for each channel. A low frequency filter cannot
from the lowest voltage (0V).                                  reside between a multiplexer and an ADC and achieve a
                                                               high scan rate across multiple channels. Another conse-
             LTC6802-1                                         quence of filtering a SAR ADC is that any noise reduction
                                                               gained by filtering the input cancels the benefit of having
42.5V  CSBO             CSBI       0V TO 5.5V                  a high sample rate in the first place, since the filter will
42.5V                              0V TO 5.5V                  take many conversion cycles to settle.
42.5V  SDOI             SDO        0V TO 5.5V
43.2V                              0V TO 5.5V                  For a given sample rate, a delta sigma converter can
43.2V  SCKO             SDI        0V TO 5.5V                  achieve excellent noise rejection while settling completely
43.2V                              0V TO 5.5V                  in a single conversion something that a filtered SAR con-
39.6V  V+               SCKI       0V TO 5.5V                  verter cannot do. Noise rejection is particularly important
39.6V                              0V TO 5.5V                  in high voltage switching controllers, where switching
       C12   VMODE                 0V TO 5.5V                  noise will invariably be present in the measured voltage.
  36V                              0V TO 5.5V                  Other advantages of delta sigma converters are that they
  36V  S12   GPIO2                 5.5V                        are inherently monotonic, meaning they have no missing
32.4V                              3.1V                        codes, and they have excellent DC specifications.
32.4V  C11   GPIO1                 1.5V
28.8V                              1.5V
28.8V  S11   WDTB                  0V
25.2V                              0V
25.2V  C10              MMB        3.6V
21.6V                              3.6V
21.6V  S10              TOS        7.2V
  18V                              7.2V
  18V  C9               VREG       10.8V
14.4V                              10.8V
14.4V  S9               VREF

       C8    VTEMP2

       S8    VTEMP1

       C7               NC

       S7               V-

       C6               S1

       S6               C1

       C5               S2

       S5               C2

       C4               S3

       S4               C3

                        68021 F20

Figure 20. Typical Pin Voltages for 12 3.6V Cells



APPLICATIONS INFORMATION                                                          10

Converter Details                                                                 0

The LTC6802-1's ADC has a second order delta sigma              FILTER GAIN (dB)  10
modulator followed by a Sinc2, finite impulse response
(FIR) digital filter. The front-end sample rate is 512ksps,                       20
which greatly reduces input filtering requirements. A
simple 16kHz, 1 pole filter composed of a 100 resistor                            30
and a 0.1F capacitor at each input will provide adequate
filtering for most applications. These component values                           40
will not degrade the DC accuracy of the ADC.
Each conversion consists of two phases an autozero
phase and a measurement phase. The ADC is autozeroed                              60      100  1k              10k      100k
at each conversion, greatly improving CMRR. The second                                 10
half of the conversion is the actual measurement.                                                                    68021 F20
                                                                                                FREQUENCY (Hz)
Noise Rejection
                                                                Figure 21. Noise Filtering of the LTC6802-1 ADC
Figure 21 shows the frequency response of the ADC.
The rolloff follows a Sinc2 response, with the first notch      the SAR will have a slower response to input signals. For
at 4kHz. Also shown is the response of a 1 pole, 850Hz          example, a step input applied to the input of the 850Hz filter
filter (187s time constant) which has the same integrated       will take 1.55ms to settle to 12 bits of precision, while the
response to wideband noise as the LTC6802-1's ADC,              LTC6802-1 ADC settles in a single 1ms conversion cycle.
which is about 1350Hz. This means that if wideband noise        This also means that very high sample rates do not provide
is applied to the LTC6802-1 input, the increase in noise        any additional information because the analog filter limits
seen at the digital output will be the same as an ADC with      the frequency response.
a wide bandwidth (such as a SAR) preceded by a perfect
1350Hz brickwall lowpass filter.                                While higher order active filters may provide some im-
                                                                provement, their complexity makes them impractical for
Thus if an analog filter is placed in front of a SAR converter  high-channel count measurements as a single filter would
to achieve the same noise rejection as the LTC6802-1 ADC,       be required for each input.

                                                                Also note that the Sinc2 response has a 2nd order rolloff
                                                                envelope, providing an additional benefit over a single
                                                                pole analog filter.




                                                                   G Package
                                                       44-Lead Plastic SSOP (5.3mm)
                                                    (Reference LTC DWG # 05-08-1754 Rev )

                                                             1.25 0.12                                 12.50 13.10*
                                                                                                        (.492 .516)

                                                                         44 43 42 41 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23

7.8 8.2                                                    5.3 5.7

                                                                                                                                                     7.40 8.20
                                                                                                                                                    (.291 .323)

                                    0.25 0.05               0.50

               RECOMMENDED SOLDER PAD LAYOUT                             1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22


                            5.00 5.60*                      1.65 1.85                                                                            2.0
                           (.197 .221)                     (.065 .073)                                                                          (.079)

PARTING                                             0 8

            0.10 0.25              0.55 0.95**                         0.50                                                                                     SEATING
           (.004 .010)            (.022 .037)                        (.01968)                                                                                   PLANE

                                     1.25                                  BSC     0.20 0.30                                                           0.05
                                    (.0492)                                        (.008 .012)                                                        (.002)
                                      REF                                               TYP
                                                                                                                                                    G44 SSOP 0607 REV

           NOTE:                                              *DIMENSIONS DO NOT INCLUDE MOLD FLASH OR PROTRUSIONS,
                                                                THE PARTING LINE. MOLD FLASH SHALL NOT EXCEED .15mm PER SIDE
                                                             **LENGTH OF LEAD FOR SOLDERRING TO A SUBSTRATE
                                       (INCHES)                 DAMBAR PROTRUSIONS DO NOT EXCEED 0.13mm PER SIDE

           4. DRAWING NOT TO SCALE


                                    Information furnished by Linear Technology Corporation is believed to be accurate and reliable.                               68021p
                                    However, no responsibility is assumed for its use. Linear Technology Corporation makes no representa-
                                    tion that the interconnection of its circuits as described herein will not infringe on existing patent rights.          31


PART NUMBER  DESCRIPTION                                           COMMENTS
             Multicell Battery Stack Monitor with Parallel Addressed Functionality equivalent to LTC6802-1, Allows for Individually Addressable

             Serial Interface                                      Battery Stack Topologies

32 Linear Technology Corporation                                                                                                                    68021p
             1630 McCarthy Blvd., Milpitas, CA 95035-7417                                                               LT 0808 PRINTED IN USA
              (408) 432-1900  FAX: (408) 434-0507
                                                                                              LINEAR TECHNOLOGY CORPORATION 2008
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