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LS7184

器件型号:LS7184
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厂商名称:LSI [LSI Computer Systems]
厂商官网:http://www.lsicsi.com/
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LS7184器件文档内容

LSI/CSI                                                             LS7183/LS7184

U L LSI Computer Systems, Inc. 1235 Walt Whitman Road, Melville, NY 11747 (631) 271-0400 FAX (631) 271-0405

A3800

                  QUADRATURE CLOCK CONVERTER                                                      August 2001

FEATURES:                                                           PIN ASSIGNMENT - TOP VIEW
x1, x2 and x4 resolution
Programmable output pulse width (200ns to 140s)                   RBIAS 1           LS7183  8 UPCK
Excellent regulation of output pulse width                        VDD(+V) 2     LSI          7 DNCK
TTL and low voltage CMOS compatible I/Os                           VSS(-V) 3                 6 MODE
+3V to +5.5V operation (VDD-VSS)
LS7183, LS7184 (DIP)                                                        A4               5  B

  LS7183-S, LS7184-S (SOIC) - See Figure 1                          RBIAS    1         LS7184  8 CLK
                                                                                  LSI          7 UP/DN
DESCRIPTION:                                                        VDD(+V)  2
The LS7183 and LS7184 are monolithic CMOS silicon gate
quadrature clock converters. Quadrature clocks derived from
optical or magnetic encoders, when applied to the A and B
inputs of the LS7183/LS7184, are converted to strings of Up
Clocks and Down Clocks (LS7183) or to a Clock and an Up/
Down direction control (LS7184). These outputs can be in-
terfaced directly with standard Up/Down counters for direc-
tion and position sensing of the encoder.

INPUT/OUTPUT DESCRIPTION:                                           VSS(-V) 3                  6 MODE
RBIAS (Pin 1)                                                                A4                5B
Input for external component connection. A resistor connected
between this input and VSS adjusts the output clock pulse                                                  FIGURE 1
width (Tow).
                                                                    LS7183 - DNCK (Pin 7)
VDD (Pin 2)                                                         In LS7183, this is the DOWN Clock Output. This output
Supply Voltage positive terminal.                                   consists of low-going pulses generated when A input
                                                                    lags the B input.
VSS (Pin 3)
Supply Voltage negative terminal.

A, B (Pin 4, Pin 5)                                                 LS7184LV - UP/DN (Pin 7)
Quadrature Clock inputs A and B. Directional output pulses are      In LS7184, this is the count direction indication output.
generated from the A and B clocks according to Fig. 2. A and B      When A input leads the B input, the UP/DN output goes
inputs have built-in immunity for noise signals less than 50ns      high indicating that the count direction is UP. When A
duration (Validation delay, TVD). The A and B inputs are in-        input lags the B input, UP/DN output goes low,
hibited during the occurrence of a directional output clock         indicating that the count direction is DOWN.
(UPCK or DNCK), so that spurious clocks resulting from en-
coder dither are rejected.                                          LS7183 - UPCK (Pin 8)
                                                                    In LS7083LV, this is the UP Clock output. This output
MODE (Pin 6)                                                        consists of low-going pulses generated when A input
MODE is a 3-state input to select resolution x1, x2 or x4. The      leads the B input.
input quadrature clock rate is multiplied by factors of 1, 2 and 4
in x1, x2 and x4 mode respectively in producing the output          LS7184 - CLK (Pin 8)
UP/DN clocks (See Fig. 2). x1, x2 and x4 modes selected by          In LS7184, this is the combined UP Clock and DOWN
the MODE input logic levels are as follows:                         Clock output. The count direction at any instant is
                                                                    indicated by the UP/DN output (Pin 7).
      Mode = 0 : x1 selected
      Mode = 1 : x2 selected                                        NOTE: For the LS7184, the timing of CLK and UP/DN
      Mode = Float : x4 selected                                    requires that the counter interfacing with LS7184 counts
                                                                    on the rising edge of the CLK pulses.

7183/84-071201-1
ABSOLUTE MAXIMUM RATINGS:

PARAMETER                        SYMBOL            VALUE                      UNITS
DC Supply Voltage                 VDD - VSS          7.0                        V
Voltage at any input                                                            V
Operating temperature                VIN     VSS - .3 to VDD + .3              C
Storage temperature                  TA         -20 to +85                     C
                                    TSTG        -55 to +150

DC ELECTRICAL CHARACTERISTICS:
(Unless otherwise specified VDD = 3V to 5V and TA = -20C to 85C)

PARAMETER                 SYMBOL MIN         TYPE                   MAX       UNITS  CONDITON
Supply Voltage                                 -                    5.5         V   -
Supply current           VDD    3.0           30                    45         A   VDD = 3V
                                                                    150         A   VDD = 5V
MODE input:              IDD    -            110

                          IDD    -

Logic 0                   Vml    -           -                      0.6       V      -
Logic 1
Logic float               Vmh    VDD -0.6    -                      -         V      -

                          Vmf (VDD/2) - 0.5 VDD/2 (VDD/2) + 0.5 V                    -

Logic 0 input current     Iml    -           3.0                    5.0       A     VDD = 3V

                          Iml    -           12.0                   16.0      A     VDD = 5V

Logic 1 input current     Imh    -           -3.0                   -5.0      A     VDD = 3V

                          Imh    -           -12.0                  -16.0     A     VDD = 5V

A,B inputs:               VABl   -           -                      0.3VDD    V      -
Logic 0                                                                 -
Logic 1                   VABh   0.7VDD      -                         10     V      -
Input current
                          IABlk  -           0                                nA     -

RBIAS input:              RB     5k          -                      10M       ohm -
External resistor

All outputs:

Sink current              Iol    -1.2        -1.8                   -         mA     Vo = 0.5V, VDD = 3V

                          Iol    -2.5        -3.5                   -         mA     Vo = 0.5V, VDD = 5V

Source current            Ioh    1.2         1.8                    -         mA     Vo = 2.5V, VDD = 3V

                          Ioh    2.5         3.5                    -         mA     Vo = 4.5V, VDD = 5V

TRANSIENT CHARACTERISTICS
(TA = -20C to 85C)

PARAMETER                 SYMBOL MIN         TYPE                   MAX       UNITS CONDITON
                                                -                     -
Output Clock Pulse Width  TOW    190                                          ns     See Fig. 2

A,B inputs:               TVD    -           25                     50        ns     VDD = 5V
Validation Delay

                          TVD    -           50                     100       ns     VDD = 3V

Phase Delay               TPS    TVD +TOW    -                      Infinite  s      -

Pulse Width               TPW    2TPS        -                      Infinite  s      -

Frequency                 fA,B   -           -                      1/(2TPW)  Hz     -

   Inupt to Output Delay  TDS    -           200                    270       ns     VDD = 3V

7183/84-070601-2          TDS    -           110                    150       ns     VDD = 5V
                                           FORWARD                       REVERSE

         A                   TPW

         B                        TPS      TPS

UPCLK                                                  TDS
(7183LV)
DNCLK                     2       4             1   4       2
(7183LV)
CLK                                        TOW
(7184LV)
UP/DN                                                          2         4        1                       4  2
(7184LV)
                          2       4        1        4       2  2         4        1                       4  2

                             NOTE: Output clocks labelled 1, 2 and 4 have the following interpretations.
                                1: Generated in x1, x2 and x4 modes
                                2: Generated in x2 and x4 modes only
                                4: Generated in x4 mode only

                             FIGURE 2. LS7183, LS7184 INPUT/OUTPUT TIMING

      A4          FILTER                   INHIBIT            DIRECTION        MUX                        8 UPCK or CLK
                  FILTER                   LOGIC                               AND                        7 DNCK or UP/DN
      B5                                                          PULSE     BUFFER
RBIAS 1                                              MODE
                  CURRENT         V DD              DECODE
MODE 6             MIRROR              1M
   V DD 2
   V SS 3                            1M

                             FIGURE 3. LS7183, LS7184 BLOCK DIAGRAM

                                                                            The information included herein is believed to be
                                                                            accurate and reliable. However, LSI Computer Systems,
                                                                            Inc. assumes no responsibilities for inaccuracies, nor for
                                                                            any infringements of patent rights of others which may
                                                                            result from its use.

7183/84-071201-3
                                                                                                  RBIAS vs Tow

                                                       10000

                                                       9000

                                                       8000

                                                       7000

                                               Tow,ns  6000

                                                       5000

                                                       4000

                                                       3000

                                                       2000

                                                       1000

                                                                    0

                                                                       5     10     20            51       100  220      430       750

                                                                                                  R, kohm

                                                                          Figure 4. Bias resistance vs pulse width. R in k.
                                                                                                      RBIAS vs Tow

                                                                160

                                                                140

                                                                120

                                                       Tow, us  100

                                                                    80

                                                                    60

                                                                    40

                                                                    20

                                                                       0

                                                                          1      2         3          5.1       6.8  8.2           10

                                                                                                  R, Mohm

                                                                             Figure 5. Bias resistance vs pulse width. R in M.

                                                                                                           SPDT (On - Off - On)
                                                                                                                                                                                   +V

                                                                +V                  +V

                                            6                       2                         16                                      10K                                                            +V
                                                                                          V DD                                                                                                           16
                                            MODE         V DD                                                                   6          2
                                                                             5                                                                                                                        V DD
                                                                          8      CK-UP                                          MODE       V DD                                        15
                                                            UPCK
                  A CLOCK 4 A                                                4      40193                       A CLOCK  4                                       8                            CK
ENCODER B CLOCK 5                              LS7183                                                           B CLOCK      A                         CLK                                             4516
                                                                          7                           ENCODER
                                         B                                                                               5            LS7184                                           10
                                                             DNCK                                                            B                                   7                             UP/DN
                                                                                    CK-DN
                                                                                                                                                    UP/DN                                             Vss
                         1                                                                                                                                                                               8
                              RBIAS               Vss                               Vss                                   1            Vss
                                                      3                                 8                                      RBIAS             3
                  RB
                                                                                                                     RB

FIGURE 6A. TYPICAL APPLICATION FOR LS7183 IN x4 MODE

                                                                                                      FIGURE 6B. TYPICAL APPLICATION FOR LS7184 WITH MODE SELECTION

7183/84-082301-4
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