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LPC11U24FBD48/301,

器件型号:LPC11U24FBD48/301,
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:NXP
厂商官网:https://www.nxp.com
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器件描述

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LPC11U24FBD48/301,器件文档内容

LPC11U2x

32-bit ARM Cortex-M0 microcontroller; up to 32 kB flash; up
to 10 kB SRAM and 4 kB EEPROM; USB device; USART

Rev. 2 -- 13 January 2012  Product data sheet

1. General description

                              The LPC11U2x are an ARM Cortex-M0 based, low-cost 32-bit MCU family, designed for
                              8/16-bit microcontroller applications, offering performance, low power, simple instruction
                              set and memory addressing together with reduced code size compared to existing 8/16-bit
                              architectures.

                              The LPC11U2x operate at CPU frequencies of up to 50 MHz.

                              Equipped with a highly flexible and configurable Full-Speed USB 2.0 device controller, the
                              LPC11U2x brings unparalleled design flexibility and seamless integration to today's
                              demanding connectivity solutions.

                              The peripheral complement of the LPC11U2x includes up to 32 kB of flash memory, up to
                              10 kB of SRAM data memory and 4 kB EEPROM, one Fast-mode Plus I2C-bus interface,
                              one RS-485/EIA-485 USART with support for synchronous mode and smart card
                              interface, two SSP interfaces, four general-purpose counter/timers, a 10-bit ADC
                              (Analog-to-Digital Converter), and up to 54 general-purpose I/O pins.

2. Features and benefits

                               System:
                                    ARM Cortex-M0 processor, running at frequencies of up to 50 MHz.
                                    ARM Cortex-M0 built-in Nested Vectored Interrupt Controller (NVIC).
                                    Non-Maskable Interrupt (NMI) input selectable from several input sources.
                                    System tick timer.

                               Memory:
                                    Up to 32 kB on-chip flash program memory.
                                    Up to 4 kB on-chip EEPROM data memory; byte erasable and byte programmable.
                                    Up to 10 kB SRAM data memory.
                                    16 kB boot ROM.
                                    In-System Programming (ISP) and In-Application Programming (IAP) for flash and
                                       EEPROM via on-chip bootloader software.
                                    ROM-based USB drivers. Flash updates via USB supported.
                                    ROM-based 32-bit integer division routines.

                               Debug options:
                                    Standard JTAG (Joint Test Action Group) test interface for BSDL (Boundary Scan
                                       Description Language).
                                    Serial Wire Debug.
NXP Semiconductors              LPC11U2x

                    32-bit ARM Cortex-M0 microcontroller

                     Digital peripherals:
                          Up to 54 General-Purpose I/O (GPIO) pins with configurable pull-up/pull-down
                             resistors, repeater mode, and open-drain mode.
                          Up to 8 GPIO pins can be selected as edge and level sensitive interrupt sources.
                          Two GPIO grouped interrupt modules enable an interrupt based on a
                             programmable pattern of input states of a group of GPIO pins.
                          High-current source output driver (20 mA) on one pin.
                          High-current sink driver (20 mA) on true open-drain pins.
                          Four general-purpose counter/timers with a total of up to 5 capture inputs and 13
                             match outputs.
                          Programmable Windowed WatchDog Timer (WWDT) with a dedicated, internal
                             low-power WatchDog Oscillator (WDO).

                     Analog peripherals:
                          10-bit ADC with input multiplexing among eight pins.

                     Serial interfaces:
                          USB 2.0 full-speed device controller.
                          USART (Universal Synchronous Asynchronous Receiver/Transmitter) with
                             fractional baud rate generation, internal FIFO, a full modem control handshake
                             interface, and support for RS-485/9-bit mode and synchronous mode. USART
                             supports an asynchronous smart card interface (ISO 7816-3).
                          Two SSP (Synchronous Serial Port) controllers with FIFO and multi-protocol
                             capabilities.
                          I2C-bus interface supporting the full I2C-bus specification and Fast-mode Plus with
                             a data rate of up to 1 Mbit/s with multiple address recognition and monitor mode.

                     Clock generation:
                          Crystal Oscillator with an operating range of 1 MHz to 25 MHz (system oscillator).
                          12 MHz high-frequency Internal RC oscillator (IRC) that can optionally be used as
                             a system clock.
                          Internal low-power, low-frequency WatchDog Oscillator (WDO) with programmable
                             frequency output.
                          PLL allows CPU operation up to the maximum CPU rate with the system oscillator
                             or the IRC as clock sources.
                          A second, dedicated PLL is provided for USB.
                          Clock output function with divider that can reflect the crystal oscillator, the main
                             clock, the IRC, or the watchdog oscillator.

                     Power control:
                          Integrated PMU (Power Management Unit) to minimize power consumption during
                             Sleep, Deep-sleep, Power-down, and Deep power-down modes.
                          Power profiles residing in boot ROM provide optimized performance and minimized
                             power consumption for any given application through one simple function call.
                          Four reduced power modes: Sleep, Deep-sleep, Power-down, and Deep
                             power-down.
                          Processor wake-up from Deep-sleep and Power-down modes via reset, selectable
                             GPIO pins, watchdog interrupt, or USB port activity.
                          Processor wake-up from Deep power-down mode using one special function pin.
                          Power-On Reset (POR).
                          Brownout detect with four separate thresholds for interrupt and forced reset.

LPC11U2X            All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

Product data sheet             Rev. 2 -- 13 January 2012                                                             2 of 70
NXP Semiconductors                                                         LPC11U2x

                                                               32-bit ARM Cortex-M0 microcontroller

                               Unique device serial number for identification.
                               Single 3.3 V power supply (1.8 V to 3.6 V).
                               Temperature range 40 C to +85 C.
                               Available as LQFP64, LQFP48, TFBGA48, and HVQFN33 packages.

3. Applications

                     Consumer peripherals                       Handheld scanners
                     Medical                                    USB audio devices
                     Industrial control

4. Ordering information

Table 1. Ordering information

Type number         Package

                    Name        Description                                                                           Version

LPC11U23FBD48/301 LQFP48 plastic low profile quad flat package; 48 leads; body 7  7  1.4 mm SOT313-2

LPC11U24FHI33/301 HVQFN33 plastic thermal enhanced very thin quad flat package; no leads; 33                          n/a

                                terminals; body 5  5  0.85 mm

LPC11U24FBD48/301 LQFP48 plastic low profile quad flat package; 48 leads; body 7  7  1.4 mm SOT313-2

LPC11U24FET48/301 TFBGA48 plastic thin fine-pitch ball grid array package; 48 balls; body 4.5  4.5  SOT1155-2
                                                  0.7 mm

LPC11U24FHN33/401 HVQFN33 plastic thermal enhanced very thin quad flat package; no leads; 33                          n/a

                                terminals; body 7  7  0.85 mm

LPC11U24FBD48/401 LQFP48 plastic low profile quad flat package; 48 leads; body 7  7  1.4 mm SOT313-2

LPC11U24FBD64/401 LQFP64 plastic low profile quad flat package; 64 leads; body 10  10  1.4 mm SOT314-2

                    4.1 Ordering options

Table 2. Part ordering options

Part Number         Flash EEPROM Main USB USB I2C-bus SSP ADC                                                         GPIO Package

                    (kB) (kB)   SRAM SRAM       FM+                                                         channels

                                (kB) (kB)

LPC11U23FBD48/301 24 1          6            2  11             28                                                     40 LQFP48

LPC11U24FHI33/301 32 2          6            2  11             28                                                     26 HVQFN33 (5  5 )

LPC11U24FBD48/301 32 2          6            2  11             28                                                     40 LQFP48

LPC11U24FET48/301 32 2          6            2  11             28                                                     40 TFBGA48

LPC11U24FHN33/401 32 4          8            2  11             28                                                     26 HVQFN33 (7  7)

LPC11U24FBD48/401 32 4          8            2  11             28                                                     40 LQFP48

LPC11U24FBD64/401 32 4          8            2  11             28                                                     54 LQFP64

LPC11U2X                        All information provided in this document is subject to legal disclaimers.             NXP B.V. 2012. All rights reserved.

Product data sheet                         Rev. 2 -- 13 January 2012                                                                       3 of 70
NXP Semiconductors                                                                                   LPC11U2x

5. Block diagram                                                                         32-bit ARM Cortex-M0 microcontroller

                                    SWD, JTAG                              XTALIN XTALOUT                                         RESET

                          LPC11U2x                                  SYSTEM OSCILLATOR
                                                                                IRC, WDO
                                    TEST/DEBUG                                            BOD                                             CLOCK            CLKOUT
                                     INTERFACE                                            POR                                        GENERATION,
                                                                                                                                  POWER CONTROL,          USB_DP
                                         ARM                                                                                                              USB_DM
                                    CORTEX-M0                                                                                            SYSTEM           USB_VBUS
                                                                                                                                       FUNCTIONS          USB_FTOGGLE,
                                                                                                                                                          USB_CONNECT
                                                         EEPROM                                                                          PLL0  USB PLL
                                                          1/2/4 kB                                                                master                  AD[7:0]
                                        system bus         FLASH    SRAM          ROM                                                                     SCL, SDA
                                                         24/32 kB   8/10 kB       16 kB                                                                   SCK0, SSEL0,
                                               slave                                                                                                      MISO0, MOSI0
                          HIGH-SPEED                  slave         slave         slave                                                                   SCK1, SSEL1,
                                                                                                                                                          MISO1, MOSI1
GPIO ports 0/1                 GPIO                   AHB-LITE BUS                                                                           USB DEVICE
                                                                                                                                  slave CONTROLLER

                     RXD                                            slave
                     TXD
   DCD, DSR(1), RI(1)                                                 AHB TO APB
     CTS, RTS, DTR                                                       BRIDGE
                   SCLK
   CT16B0_MAT[1:0]                    USART/                                                   10-bit ADC
                          SMARTCARD INTERFACE                                                    I2C-BUS
       CT16B0_CAP0                                                                                 SSP0
                          16-bit COUNTER/TIMER 0                                                   SSP1
   CT16B1_MAT[1:0]        16-bit COUNTER/TIMER 1                                                  IOCON
       CT16B1_CAP0        32-bit COUNTER/TIMER 0
                          32-bit COUNTER/TIMER 1                                         SYSTEM CONTROL
  CT32B0_MAT[3:0]                                                                                  PMU

       CT32B0_CAP0

  CT32B1_MAT[3:0]
CT32B1_CAP[1:0](2)

                          WINDOWED WATCHDOG
                                       TIMER

GPIO pins                       GPIO INTERRUPTS
GPIO pins                 GPIO GROUP0 INTERRUPTS
GPIO pins                 GPIO GROUP1 INTERRUPTS

                                                                                                                                               002aag333

       (1) Not available on HVQFN33 packages.
       (2) CT32B1_CAP1 available in TFBGA48/LQFP64 packages only.

Fig 1. Block diagram

LPC11U2X                                              All information provided in this document is subject to legal disclaimers.                         NXP B.V. 2012. All rights reserved.

Product data sheet                                               Rev. 2 -- 13 January 2012                                                                                    4 of 70
NXP Semiconductors                                                                                                                                     LPC11U2x

6. Pinning information                                                                                                                     32-bit ARM Cortex-M0 microcontroller

                  6.1 Pinning

                                                     terminal 1      32 PIO0_19/TXD/CT32B0_MAT1
                                                    index area            31 PIO0_18/RXD/CT32B0_MAT0
                                                                               30 PIO0_17/RTS/CT32B0_CAP0/SCLK
                                       PIO1_19/DTR/SSEL1 1                          29 VDD
                                               RESET/PIO0_0 2                            28 PIO1_15/DCD/CT16B0_MAT2/SCK1
                                                                                              27 PIO0_23/AD7
PIO0_1/CLKOUT/CT32B0_MAT2/USB_FTOGGLE 3                                                             26 PIO0_16/AD5/CT32B1_MAT3/WAKEUP
                                                         XTALIN 4                                        25 SWDIO/PIO0_15/AD4/CT32B1_MAT2

                                                      XTALOUT 5      LPC11U24                                                              24 TRST/PIO0_14/AD3/CT32B1_MAT1
                                                              VDD 6    33 VSS                                                              23 TDO/PIO0_13/AD2/CT32B1_MAT0
                                                                                                                                           22 TMS/PIO0_12/AD1/CT32B1_CAP0
                                  PIO0_20/CT16B1_CAP0 7                                                                                    21 TDI/PIO0_11/AD0/CT32B0_MAT3
                          PIO0_2/SSEL0/CT16B0_CAP0 8                                                                                       20 PIO0_22/AD6/CT16B1_MAT1/MISO1
                                                                                                                                           19 SWCLK/PIO0_10/SCK0/CT16B0_MAT2
                                                                                                                                           18 PIO0_9/MOSI0/CT16B0_MAT1
                                                                                                                                           17 PIO0_8/MISO0/CT16B0_MAT0

                                                                     PIO0_3/USB_VBUS 9                                                     002aag621
                                                                          PIO0_4/SCL 10
                                                                               PIO0_5/SDA 11

                                                                                    PIO0_21/CT16B1_MAT0/MOSI1 12
                                                                                         USB_DM 13
                                                                                              USB_DP 14

                                                                                                    PIO0_6/USB_CONNECT/SCK0 15
                                                                                                         PIO0_7/CTS 16

                                                                     Transparent top view

Fig 2. Pin configuration (HVQFN33)

LPC11U2X                            All information provided in this document is subject to legal disclaimers.                                        NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                          LPC11U2x

                                32-bit ARM Cortex-M0 microcontroller

                    ball A1     LPC11U24FET48/301

                    index area

                                12345678

                             A
                             B
                             C
                             D
                             E
                             F
                             G
                             H

                                                                                                                                                 002aag623

                                                                                               Transparent top view

                    Fig 3. Pin configuration (TFBGA48)

LPC11U2X            All information provided in this document is subject to legal disclaimers.                                                               NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                                                                                  LPC11U2x

                                                                                        32-bit ARM Cortex-M0 microcontroller

                                                                     48 PIO1_16/RI/CT16B0_CAP0
                                                                          47 PIO0_19/TXD/CT32B0_MAT1
                                                                               46 PIO0_18/RXD/CT32B0_MAT0
                                                                                    45 PIO0_17/RTS/CT32B0_CAP0/SCLK
                                                                                         44 VDD
                                                                                              43 PIO1_15/DCD/CT16B0_MAT2/SCK1
                                                                                                    42 PIO0_23/AD7
                                                                                                         41 VSS
                                                                                                              40 PIO0_16/AD5/CT32B1_MAT3/WAKEUP
                                                                                                                   39 SWDIO/PIO0_15/AD4/CT32B1_MAT2
                                                                                                                        38 PIO1_22/RI/MOSI1
                                                                                                                              37 PIO1_14/DSR/CT16B0_MAT1/RXD

                                  PIO1_25/CT32B0_MAT1 1              LPC11U23FBD48/301                                                                         36 PIO1_13/DTR/CT16B0_MAT0/TXD
                                       PIO1_19/DTR/SSEL1 2           LPC11U24FBD48/301                                                                         35 TRST/PIO0_14/AD3/CT32B1_MAT1
                                               RESET/PIO0_0 3        LPC11U24FBD48/401                                                                         34 TDO/PIO0_13/AD2/CT32B1_MAT0
                                                                                                                                                               33 TMS/PIO0_12/AD1/CT32B1_CAP0
PIO0_1/CLKOUT/CT32B0_MAT2/USB_FTOGGLE 4                                                                                                                        32 TDI/PIO0_11/AD0/CT32B0_MAT3
                                                              VSS 5                                                                                            31 PIO1_29/SCK0/CT32B0_CAP1
                                                                                                                                                               30 PIO0_22/AD6/CT16B1_MAT1/MISO1
                                                         XTALIN 6                                                                                              29 SWCLK/PIO0_10/SCK0/CT16B0_MAT2
                                                      XTALOUT 7                                                                                                28 PIO0_9/MOSI0/CT16B0_MAT1
                                                                                                                                                               27 PIO0_8/MISO0/CT16B0_MAT0
                                                              VDD 8                                                                                            26 PIO1_21/DCD/MISO1
                                  PIO0_20/CT16B1_CAP0 9                                                                                                        25 PIO1_31
                          PIO0_2/SSEL0/CT16B0_CAP0 10
                           PIO1_26/CT32B0_MAT2/RXD 11                                                                                                         002aag622
                           PIO1_27/CT32B0_MAT3/TXD 12

                                                                     PIO1_20/DSR/SCK1 13
                                                                          PIO0_3/USB_VBUS 14

                                                                               PIO0_4/SCL 15
                                                                                    PIO0_5/SDA 16
                                                                                         PIO0_21/CT16B1_MAT0/MOSI1 17
                                                                                              PIO1_23/CT16B1_MAT1/SSEL1 18

                                                                                                    USB_DM 19
                                                                                                         USB_DP 20
                                                                                                              PIO1_24/CT32B0_MAT0 21
                                                                                                                   PIO0_6/USB_CONNECT/SCK0 22
                                                                                                                        PIO0_7/CTS 23
                                                                                                                              PIO1_28/CT32B0_CAP0/SCLK 24

Fig 4. Pin configuration (LQFP48)

LPC11U2X                           All information provided in this document is subject to legal disclaimers.                                                 NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                                                              LPC11U2x

                                                                    32-bit ARM Cortex-M0 microcontroller

                       64 PIO1_6
                            63 PIO1_16
                                 62 PIO0_19
                                      61 PIO0_18
                                           60 PIO0_17
                                                59 PIO1_12
                                                      58 VDD
                                                           57 PIO1_15
                                                                56 PIO0_23
                                                                     55 PIO1_9
                                                                          54 VSS
                                                                                53 PIO0_16
                                                                                     52 SWDIO/PIO0_15
                                                                                          51 PIO1_22
                                                                                               50 PIO1_3
                                                                                                    49 PIO1_14

          PIO1_0 1                               LPC11U24FBD64/401                                                            48 VDD
         PIO1_25 2                                                                                                            47 PIO1_13
         PIO1_19 3                                                                                                            46 TRST/PIO0_14
RESET/PIO0_0 4                                                                                                                45 TDO/PIO0_13
                                                                                                                              44 TMS/PIO0_12
          PIO0_1 5                                                                                                            43 PIO1_11
          PIO1_7 6                                                                                                            42 TDI/PIO0_11
                                                                                                                              41 PIO1_29
               VSS 7                                                                                                          40 PIO0_22
          XTALIN 8                                                                                                            39 PIO1_8
       XTALOUT 9                                                                                                              38 SWCLK/PIO0_10
                                                                                                                              37 PIO0_9
               VDD 10                                                                                                         36 PIO0_8
         PIO0_20 11                                                                                                           35 PIO1_21
         PIO1_10 12                                                                                                           34 PIO1_2
                                                                                                                              33 VDD
          PIO0_2 13
         PIO1_26 14                                                                                                          002aag624
         PIO1_27 15

          PIO1_4 16

                       PIO1_1 17
                            PIO1_20 18

                                 PIO0_3 19
                                      PIO0_4 20
                                           PIO0_5 21
                                                PIO0_21 22
                                                      PIO1_17 23
                                                           PIO1_23 24
                                                                USB_DM 25
                                                                     USB_DP 26
                                                                          PIO1_24 27
                                                                                PIO1_18 28
                                                                                     PIO0_6 29
                                                                                          PIO0_7 30
                                                                                               PIO1_28 31
                                                                                                    PIO1_5 32

             See Table 3 for the full pin name.

Fig 5. Pin configuration (LQFP64)

LPC11U2X                                         All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

Product data sheet                                          Rev. 2 -- 13 January 2012                                                             8 of 70
NXP Semiconductors                                                            LPC11U2x

                                                                  32-bit ARM Cortex-M0 microcontroller

6.2 Pin description

        Table 3 shows all pins and their assigned digital or analog functions in order of the GPIO
        port number. The default function after reset is listed first. All port pins have internal
        pull-up resistors enabled after reset except for the true open-drain pins PIO0_4 and
        PIO0_5.

                    Every port pin has a corresponding IOCON register for programming the digital or analog
                    function, the pull-up/pull-down configuration, the repeater, and the open-drain modes.

                    The USART, counter/timer, and SSP functions are available on more than one port pin.

Table 3. Pin description  Pin HVQFN33                     Reset Type Description
Symbol                          Pin TFBGA48
                                       Pin LQFP48         state
                                              Pin LQFP64
                                                          [1]

RESET/PIO0_0              2 C1 3 4 [2] I; PU I                    RESET -- External reset input with 20 ns glitch filter.
                                                                  A LOW-going pulse as short as 50 ns on this pin
PIO0_1/CLKOUT/                                            -  I/O  resets the device, causing I/O ports and peripherals to
CT32B0_MAT2/                                                      take on their default states, and processor execution
USB_FTOGGLE               3 C2 4 5 [3] I; PU I/O                  to begin at address 0. This pin also serves as the
                                                                  debug select input. LOW level selects the JTAG
PIO0_2/SSEL0/                                             -  O    boundary scan. HIGH level selects the ARM SWD
CT16B0_CAP0                                                       debug mode.
PIO0_3/USB_VBUS                                           -  O
                                                                  PIO0_0 -- General purpose digital input/output pin.
PIO0_4/SCL                                                -  O
                                                                  PIO0_1 -- General purpose digital input/output pin. A
PIO0_5/SDA                8 F1 10 13 [3] I; PU I/O                LOW level on this pin during reset starts the ISP
                                                                  command handler or the USB device enumeration.
LPC11U2X                                                  -  I/O
                                                                  CLKOUT -- Clockout pin.
Product data sheet                                        -  I
                                                                  CT32B0_MAT2 -- Match output 2 for 32-bit timer 0.
                          9 H2 14 19 [3] I; PU I/O
                                                                  USB_FTOGGLE -- USB 1 ms Start-of-Frame signal.
                                                          -  I
                                                                  PIO0_2 -- General purpose digital input/output pin.
                          10 G3 15 20 [4] I; IA I/O
                                                                  SSEL0 -- Slave select for SSP0.
                                                          -  I/O
                                                                  CT16B0_CAP0 -- Capture input 0 for 16-bit timer 0.
                          11 H3 16 21 [4] I; IA I/O
                                                                  PIO0_3 -- General purpose digital input/output pin. A
                                                          -  I/O  LOW level on this pin during reset starts the ISP
                                                                  command handler. A HIGH level during reset starts
                                                                  the USB device enumeration.

                                                                  USB_VBUS -- Monitors the presence of USB bus
                                                                  power.

                                                                  PIO0_4 -- General purpose digital input/output pin
                                                                  (open-drain).

                                                                  SCL -- I2C-bus clock input/output (open-drain).
                                                                  High-current sink only if I2C Fast-mode Plus is
                                                                  selected in the I/O configuration register.

                                                                  PIO0_5 -- General purpose digital input/output pin
                                                                  (open-drain).

                                                                  SDA -- I2C-bus data input/output (open-drain).
                                                                  High-current sink only if I2C Fast-mode Plus is
                                                                  selected in the I/O configuration register.

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                                     Rev. 2 -- 13 January 2012                                                             9 of 70
NXP Semiconductors      Pin HVQFN33                                                LPC11U2x
                              Pin TFBGA48
Table 3. Pin description             Pin LQFP48                                       32-bit ARM Cortex-M0 microcontroller
Symbol                                      Pin LQFP64
                                                        Reset Type Description
                                                        state

                                                        [1]

PIO0_6/USB_CONNECT/ 15 H6 22 29 [3] I; PU I/O                   PIO0_6 -- General purpose digital input/output pin.
                                                                USB_CONNECT -- Signal used to switch an external
SCK0                                                    -  O    1.5 k resistor under software control. Used with the
                                                                SoftConnect USB feature.
                                                        -  I/O  SCK0 -- Serial clock for SSP0.
                                                                PIO0_7 -- General purpose digital input/output pin
PIO0_7/CTS          16 G7 23 30 [5] I; PU I/O                   (high-current output driver).
                                                                CTS -- Clear To Send input for USART.
                                                        -  I    PIO0_8 -- General purpose digital input/output pin.
                                                                MISO0 -- Master In Slave Out for SSP0.
PIO0_8/MISO0/       17 F8 27 36 [3] I; PU I/O                   CT16B0_MAT0 -- Match output 0 for 16-bit timer 0.
CT16B0_MAT0                                                     PIO0_9 -- General purpose digital input/output pin.
                                                        -  I/O  MOSI0 -- Master Out Slave In for SSP0.
                                                                CT16B0_MAT1 -- Match output 1 for 16-bit timer 0.
                                                        -  O    SWCLK -- Serial wire clock and test clock TCK for
                                                                JTAG interface.
PIO0_9/MOSI0/       18 F7 28 37 [3] I; PU I/O                   PIO0_10 -- General purpose digital input/output pin.
CT16B0_MAT1                                                     SCK0 -- Serial clock for SSP0.
                                                        -  I/O  CT16B0_MAT2 -- Match output 2 for 16-bit timer 0.
                                                                TDI -- Test Data In for JTAG interface.
                                                        -  O    PIO0_11 -- General purpose digital input/output pin.
                                                                AD0 -- A/D converter, input 0.
SWCLK/PIO0_10/SCK0/ 19 E7 29 38 [3] I; PU I                     CT32B0_MAT3 -- Match output 3 for 32-bit timer 0.
CT16B0_MAT2                                                     TMS -- Test Mode Select for JTAG interface.
                                                                PIO_12 -- General purpose digital input/output pin.
                                                        -  I/O  AD1 -- A/D converter, input 1.
                                                                CT32B1_CAP0 -- Capture input 0 for 32-bit timer 1.
                                                        -  O    TDO -- Test Data Out for JTAG interface.
                                                                PIO0_13 -- General purpose digital input/output pin.
                                                        -  O    AD2 -- A/D converter, input 2.
                                                                CT32B1_MAT0 -- Match output 0 for 32-bit timer 1.
TDI/PIO0_11/AD0/    21 D8 32 42 [6] I; PU I                     TRST -- Test Reset for JTAG interface.
CT32B0_MAT3                                                     PIO0_14 -- General purpose digital input/output pin.
                                                        -  I/O  AD3 -- A/D converter, input 3.
                                                                CT32B1_MAT1 -- Match output 1 for 32-bit timer 1.
                                                        -  I    SWDIO -- Serial wire debug input/output.
                                                                PIO0_15 -- General purpose digital input/output pin.
                                                        -  O    AD4 -- A/D converter, input 4.
                                                                CT32B1_MAT2 -- Match output 2 for 32-bit timer 1.
TMS/PIO0_12/AD1/    22 C7 33 44 [6] I; PU I
CT32B1_CAP0
                                                        -  I/O

                                                        -  I

                                                        -  I

TDO/PIO0_13/AD2/    23 C8 34 45 [6] I; PU O
CT32B1_MAT0
                                                        -  I/O

                                                        -  I

                                                        -  O

TRST/PIO0_14/AD3/   24 B7 35 46 [6] I; PU I
CT32B1_MAT1
                                                        -  I/O

                                                        -  I

                                                        -  O

SWDIO/PIO0_15/AD4/  25 B6 39 52 [6] I; PU I/O
CT32B1_MAT2
                                                        -  I/O

                                                        -  I

                                                        -  O

LPC11U2X                  All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

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NXP Semiconductors      Pin HVQFN33                                                LPC11U2x
                              Pin TFBGA48
Table 3. Pin description             Pin LQFP48                                       32-bit ARM Cortex-M0 microcontroller
Symbol                                      Pin LQFP64
                                                        Reset Type Description
                                                        state

                                                        [1]

PIO0_16/AD5/        26 A6 40 53 [6] I; PU I/O                   PIO0_16 -- General purpose digital input/output pin.
                                                                AD5 -- A/D converter, input 5.
CT32B1_MAT3/WAKEUP                                      -  I    CT32B1_MAT3 -- Match output 3 for 32-bit timer 1.
                                                                WAKEUP -- Deep power-down mode wake-up pin
                                                        -  O    with 20 ns glitch filter. Pull this pin HIGH externally to
                                                                enter Deep power-down mode. Pull this pin LOW to
                                                        -  I    exit Deep power-down mode. A LOW-going pulse as
                                                                short as 50 ns wakes up the part.
PIO0_17/RTS/        30 A3 45 60 [3] I; PU I/O                   PIO0_17 -- General purpose digital input/output pin.
CT32B0_CAP0/SCLK                                                RTS -- Request To Send output for USART.
                                                        -  O    CT32B0_CAP0 -- Capture input 0 for 32-bit timer 0.
                                                                SCLK -- Serial clock input/output for USART in
                                                        -  I    synchronous mode.
                                                                PIO0_18 -- General purpose digital input/output pin.
                                                        -  I/O  RXD -- Receiver input for USART. Used in UART ISP
                                                                mode.
PIO0_18/RXD/        31 B3 46 61 [3] I; PU I/O                   CT32B0_MAT0 -- Match output 0 for 32-bit timer 0.
CT32B0_MAT0                                                     PIO0_19 -- General purpose digital input/output pin.
                                                        -  I    TXD -- Transmitter output for USART. Used in UART
                                                                ISP mode.
                                                        -  O    CT32B0_MAT1 -- Match output 1 for 32-bit timer 0.
                                                                PIO0_20 -- General purpose digital input/output pin.
PIO0_19/TXD/        32 B2 47 62 [3] I; PU I/O                   CT16B1_CAP0 -- Capture input 0 for 16-bit timer 1.
CT32B0_MAT1                                                     PIO0_21 -- General purpose digital input/output pin.
                                                        -  O    CT16B1_MAT0 -- Match output 0 for 16-bit timer 1.
                                                                MOSI1 -- Master Out Slave In for SSP1.
                                                        -  O    PIO0_22 -- General purpose digital input/output pin.
                                                                AD6 -- A/D converter, input 6.
PIO0_20/CT16B1_CAP0 7 F2 9 11 [3] I; PU I/O                     CT16B1_MAT1 -- Match output 1 for 16-bit timer 1.
                                                                MISO1 -- Master In Slave Out for SSP1.
                                                        -  I    PIO0_23 -- General purpose digital input/output pin.
                                                                AD7 -- A/D converter, input 7.
PIO0_21/CT16B1_MAT0/ 12 G4 17 22 [3] I; PU I/O                  PIO1_0 -- General purpose digital input/output pin.
                                                                CT32B1_MAT0 -- Match output 0 for 32-bit timer 1.
MOSI1                                                   -  O    PIO1_1 -- General purpose digital input/output pin.
                                                                CT32B1_MAT1 -- Match output 1 for 32-bit timer 1.
                                                        -  I/O  PIO1_2 -- General purpose digital input/output pin.
                                                                CT32B1_MAT2 -- Match output 2 for 32-bit timer 1.
PIO0_22/AD6/        20 E8 30 40 [6] I; PU I/O
CT16B1_MAT1/MISO1
                                                        -  I

                                                        -  O

                                                        -  I/O

PIO0_23/AD7         27 A5 42 56 [6] I; PU I/O

                                                        -  I

PIO1_0/CT32B1_MAT0 - - - 1 [3] I; PU I/O

                                                        -  O

PIO1_1/CT32B1_MAT1 - - - 17 [3] I; PU I/O

                                                        -  O

PIO1_2/CT32B1_MAT2 - - - 34 [3] I; PU I/O

                                                        -  O

LPC11U2X                  All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

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NXP Semiconductors      Pin HVQFN33                                                LPC11U2x
                              Pin TFBGA48
Table 3. Pin description             Pin LQFP48                                       32-bit ARM Cortex-M0 microcontroller
Symbol                                      Pin LQFP64
                                                        Reset Type Description
                                                        state

                                                        [1]

PIO1_3/CT32B1_MAT3 - - - 50 [3] I; PU I/O                          PIO1_3 -- General purpose digital input/output pin.
                                                                   CT32B1_MAT3 -- Match output 3 for 32-bit timer 1.
                                                        -  O       PIO1_4 -- General purpose digital input/output pin.
                                                                   CT32B1_CAP0 -- Capture input 0 for 32-bit timer 1.
PIO1_4/CT32B1_CAP0 - - - 16 [3] I; PU I/O                          PIO1_5 -- General purpose digital input/output pin.
                                                                   CT32B1_CAP1 -- Capture input 1 for 32-bit timer 1.
                                                        -  I       PIO1_6 -- General purpose digital input/output pin.
                                                                   PIO1_7 -- General purpose digital input/output pin.
PIO1_5/CT32B1_CAP1 - H8 - 32 [3] I; PU I/O                         PIO1_8 -- General purpose digital input/output pin.
                                                                   PIO1_9 -- General purpose digital input/output pin.
                                                        -  I       PIO1_10 -- General purpose digital input/output pin.
                                                                   PIO1_11 -- General purpose digital input/output pin.
PIO1_6              - - - 64 [3] I; PU I/O                         PIO1_12 -- General purpose digital input/output pin.
                                                                   PIO1_13 -- General purpose digital input/output pin.
PIO1_7              - - - 6 [3] I; PU I/O                          DTR -- Data Terminal Ready output for USART.
                                                                   CT16B0_MAT0 -- Match output 0 for 16-bit timer 0.
PIO1_8              - - - 39 [3] I; PU I/O                         TXD -- Transmitter output for USART.
                                                                   PIO1_14 -- General purpose digital input/output pin.
PIO1_9              - - - 55 [3] I; PU I/O                         DSR -- Data Set Ready input for USART.
                                                                   CT16B0_MAT1 -- Match output 1 for 16-bit timer 0.
PIO1_10             - - - 12 [3] I; PU I/O                         RXD -- Receiver input for USART.
                                                                   PIO1_15 -- General purpose digital input/output pin.
PIO1_11             - - - 43 [3] I; PU I/O                         DCD -- Data Carrier Detect input for USART.
                                                                   CT16B0_MAT2 -- Match output 2 for 16-bit timer 0.
PIO1_12             - - - 59 [3] I; PU I/O                         SCK1 -- Serial clock for SSP1.
                                                                   PIO1_16 -- General purpose digital input/output pin.
PIO1_13/DTR/        - B8 36 47 [3] I; PU I/O                       RI -- Ring Indicator input for USART.
CT16B0_MAT0/TXD                                                    CT16B0_CAP0 -- Capture input 0 for 16-bit timer 0.
                                                        -  O       PIO1_17 -- General purpose digital input/output pin.
                                                                   CT16B0_CAP1 -- Capture input 1 for 16-bit timer 0.
                                                        -  O       RXD -- Receiver input for USART.
                                                                   PIO1_18 -- General purpose digital input/output pin.
                                                        -  O       CT16B1_CAP1 -- Capture input 1 for 16-bit timer 1.
                                                                   TXD -- Transmitter output for USART.
PIO1_14/DSR/        - A8 37 49 [3] I; PU I/O                       PIO1_19 -- General purpose digital input/output pin.
CT16B0_MAT1/RXD                                                    DTR -- Data Terminal Ready output for USART.
                                                        -  I       SSEL1 -- Slave select for SSP1.

                                                        -  O

                                                        -  I

PIO1_15/DCD/        28 A4 43 57 [3] I; PU I/O
CT16B0_MAT2/SCK1                                                I

                                                        -  O

                                                        -  I/O

PIO1_16/RI/         - A2 48 63 [3] I; PU I/O
CT16B0_CAP0
                                                        -  I

                                                        -  I

PIO1_17/CT16B0_CAP1/ - - - 23 [3] I; PU I/O

RXD                                                     -  I

                                                        -  I

PIO1_18/CT16B1_CAP1/ - - - 28 [3] I; PU I/O

TXD                                                     -  I

                                                        -  O

PIO1_19/DTR/SSEL1   1 B1 2 3 [3] I; PU I/O

                                                        -  O

                                                        -  I/O

LPC11U2X                  All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

Product data sheet                   Rev. 2 -- 13 January 2012                                                           12 of 70
NXP Semiconductors      Pin HVQFN33                                                LPC11U2x
                              Pin TFBGA48
Table 3. Pin description             Pin LQFP48                                       32-bit ARM Cortex-M0 microcontroller
Symbol                                      Pin LQFP64
                                                        Reset Type Description
                                                        state

                                                        [1]

PIO1_20/DSR/SCK1    -     H1 13 18 [3] I; PU I/O                PIO1_20 -- General purpose digital input/output pin.
                                                                DSR -- Data Set Ready input for USART.
                                                        -  I    SCK1 -- Serial clock for SSP1.
                                                                PIO1_21 -- General purpose digital input/output pin.
                                                        -  I/O  DCD -- Data Carrier Detect input for USART.
                                                                MISO1 -- Master In Slave Out for SSP1.
PIO1_21/DCD/MISO1   -     G8 26 35 [3] I; PU I/O                PIO1_22 -- General purpose digital input/output pin.
                                                                RI -- Ring Indicator input for USART.
                                                        -  I    MOSI1 -- Master Out Slave In for SSP1.
                                                                PIO1_23 -- General purpose digital input/output pin.
                                                        -  I/O  CT16B1_MAT1 -- Match output 1 for 16-bit timer 1.
                                                                SSEL1 -- Slave select for SSP1.
PIO1_22/RI/MOSI1    -     A7 38 51 [3] I; PU I/O                PIO1_24 -- General purpose digital input/output pin.
                                                                CT32B0_MAT0 -- Match output 0 for 32-bit timer 0.
                                                        -  I    PIO1_25 -- General purpose digital input/output pin.
                                                                CT32B0_MAT1 -- Match output 1 for 32-bit timer 0.
                                                        -  I/O  PIO1_26 -- General purpose digital input/output pin.
                                                                CT32B0_MAT2 -- Match output 2 for 32-bit timer 0.
PIO1_23/CT16B1_MAT1/ -    H4 18 24 [3] I; PU I/O                RXD -- Receiver input for USART.
SSEL1                                                           PIO1_27 -- General purpose digital input/output pin.
                                                        -  O    CT32B0_MAT3 -- Match output 3 for 32-bit timer 0.
PIO1_24/CT32B0_MAT0 -                                           TXD -- Transmitter output for USART.
                                                        -  I/O  PIO1_28 -- General purpose digital input/output pin.
PIO1_25/CT32B0_MAT1 -                                           CT32B0_CAP0 -- Capture input 0 for 32-bit timer 0.
                          G6 21 27 [3] I; PU I/O                SCLK -- Serial clock input/output for USART in
PIO1_26/CT32B0_MAT2/ -                                          synchronous mode.
RXD                                                     -  O    PIO1_29 -- General purpose digital input/output pin.
                                                                SCK0 -- Serial clock for SSP0.
PIO1_27/CT32B0_MAT3/ -    A1 1 2 [3] I; PU I/O                  CT32B0_CAP1 -- Capture input 1 for 32-bit timer 0.
TXD                                                             PIO1_31 -- General purpose digital input/output pin.
                                                        -  O    USB_DM -- USB bidirectional D line.
PIO1_28/CT32B0_CAP0/ -                                          USB_DP -- USB bidirectional D+ line.
SCLK                      G2 11 14 [3] I; PU I/O                Input to the oscillator circuit and internal clock
                                                                generator circuits. Input voltage must not exceed
                                                        -  O    1.8 V.

                                                        -  I

                          G1 12 15 [3] I; PU I/O

                                                        -  O

                                                        -  O

                          H7 24 31 [3] I; PU I/O

                                                        -  I

                                                        -  I/O

PIO1_29/SCK0/       - D7 31 41 [3] I; PU I/O
CT32B0_CAP1
                                                        -  I/O
PIO1_31
USB_DM                                                  -  I
USB_DP
XTALIN              - - 25 - [3] I; PU I/O

                    13 G5 19 25 [7] F                      -

                    14 H5 20 26 [7] F                      -

                    4 D1 6 8 [8] -                         -

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NXP Semiconductors      Pin HVQFN33                                                LPC11U2x
                              Pin TFBGA48
Table 3. Pin description             Pin LQFP48                                       32-bit ARM Cortex-M0 microcontroller
Symbol                                      Pin LQFP64
                                                        Reset Type Description
                                                        state

                                                        [1]

XTALOUT             5 E1 7 9 [8] -                         -  Output from the oscillator amplifier.
VDD
                    6; B4; 8; 10;                       -  -  Supply voltage to the internal regulator, the external
VSS
                    29 E2 44 33;                              rail, and the ADC. Also used as the ADC reference

                                     48;                      voltage.

                                     58

                    33 B5; 5; 7;                        -  -  Ground.

                          D2 41 54

[1] Pin state at reset for default function: I = Input; O = Output; PU = internal pull-up enabled; IA = inactive, no pull-up/down enabled;
      F = floating; If the pins are not used, tie floating pins to ground or power to minimize power consumption.

[2] See Figure 31 for the reset pad configuration. RESET functionality is not available in Deep power-down mode. Use the WAKEUP pin to
      reset the chip and wake up from Deep power-down mode. An external pull-up resistor is required on this pin for the Deep power-down
      mode.

[3] 5 V tolerant pad providing digital I/O functions with configurable pull-up/pull-down resistors and configurable hysteresis (see Figure 30).

[4] I2C-bus pins compliant with the I2C-bus specification for I2C standard mode, I2C Fast-mode, and I2C Fast-mode Plus.

[5] 5 V tolerant pad providing digital I/O functions with configurable pull-up/pull-down resistors and configurable hysteresis (see Figure 30);
      includes high-current output driver.

[6] 5 V tolerant pad providing digital I/O functions with configurable pull-up/pull-down resistors, configurable hysteresis, and analog input.
      When configured as a ADC input, digital section of the pad is disabled and the pin is not 5 V tolerant (see Figure 30); includes digital
      input glitch filter.

[7] Pad provides USB functions. It is designed in accordance with the USB specification, revision 2.0 (Full-speed and Low-speed mode
      only). This pad is not 5 V tolerant.

[8] When the system oscillator is not used, connect XTALIN and XTALOUT as follows: XTALIN can be left floating or can be grounded
      (grounding is preferred to reduce susceptibility to noise). Leave XTALOUT floating.

7. Functional description

                    7.1 On-chip flash programming memory

                            The LPC11U2x contain 24 kB or 32 kB on-chip flash program memory. The flash can be
                            programmed using In-System Programming (ISP) or In-Application Programming (IAP)
                            via the on-chip boot loader software.

                    7.2 EEPROM

                            The LPC11U2x contain 1 kB, 2 kB, or 4 kB of on-chip byte-erasable and
                            byte-programmable EEPROM data memory. The EEPROM can be programmed using
                            In-Application Programming (IAP) via the on-chip boot loader software.

                    7.3 SRAM

                            The LPC11U2x contain a total of 8 kB or 10 kB on-chip static RAM memory.

                    7.4 On-chip ROM

                    The on-chip ROM contains the boot loader and the following Application Programming
                    Interfaces (APIs):

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NXP Semiconductors              LPC11U2x

                    32-bit ARM Cortex-M0 microcontroller

                            In-System Programming (ISP) and In-Application Programming (IAP) support for flash
                            IAP support for EEPROM
                            USB API
                            Power profiles for configuring power consumption and PLL settings
                            32-bit integer division routines

                    7.5 Memory map

                            The LPC11U2x incorporates several distinct memory regions, shown in the following
                            figures. Figure 6 shows the overall map of the entire address space from the user
                            program viewpoint following reset. The interrupt vector area supports address remapping.

                            The AHB (Advanced High-performance Bus) peripheral area is 2 MB in size and is divided
                            to allow for up to 128 peripherals. The APB (Advanced Peripheral Bus) peripheral area is
                            512 kB in size and is divided to allow for up to 32 peripherals. Each peripheral of either
                            type is allocated 16 kB of space. This addressing scheme allows simplifying the address
                            decoding for each peripheral.

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                                                                    32-bit ARM Cortex-M0 microcontroller

4 GB                     LPC11U2x                   0xFFFF FFFF
                            reserved
                                                    0xE010 0000
                    private peripheral bus          0xE000 0000

                    reserved

                                                    0x5000 4000                                           APB peripherals   0x4008 0000
                                                    0x5000 0000
                                    GPIO                                                                  25 - 31 reserved  0x4006 4000
                                  reserved          0x4008 4000
                                                    0x4008 0000  24                                       GPIO GROUP1 INT
                                     USB            0x4000 0000                                                                            0x4006 0000
                             APB peripherals
                                                    0x2000 4800  23                                       GPIO GROUP0 INT 0x4005 C000
                                 reserved           0x2000 4000
                                                    0x2000 0000  22                                       SSP1              0x4005 8000
                             2 kB USB RAM                                                                                   0x4004 C000
                                  reserved          0x1FFF 4000                                           20 - 21 reserved
                                  reserved          0x1FFF 0000
   1 GB                                                          19                                       GPIO interrupts   0x4004 C000
0.5 GB                       16 kB boot ROM         0x1000 2000
                                                    0x1000 1800  18                                       system control    0x4004 8000
  0 GB                            reserved          0x1000 0000
                    8 kB SRAM (LPC11U2x/401)                     17                                       IOCON             0x4004 4000
                    6 kB SRAM (LPC11U2x/301)
                                                                 16                                       SSP0              0x4004 0000
                                  reserved
                                                                 15 flash/EEPROM controller
                                                                                                            0x4003 C000

                                                                 14                                       PMU               0x4003 8000

                                                                                                          10 - 13 reserved

                                                                                                                            0x4002 8000

                                                                 9                                        reserved          0x4002 4000

                                                                 8                                        reserved          0x4002 0000

                                                                 7                                        ADC               0x4001 C000

                                                                 6                                        32-bit counter/timer 1 0x4001 8000

                                                                 5                                        32-bit counter/timer 0 0x4001 4000

                                                                 4                                        16-bit counter/timer 1 0x4001 0000

                                                                 3                                        16-bit counter/timer 0 0x4000 C000

                                                                 2 USART/SMART CARD 0x4000 8000

                                                                 1                                        WWDT              0x4000 4000

                                                    0x0000 8000  0                                        I2C-bus           0x4000 0000
                                                    0x0000 6000
                    32 kB on-chip flash (LPC11U24)  0x0000 0000                                   0x0000 00C0
                    24 kB on-chip flash (LPC11U23)               active interrupt vectors

                                                                                                  0x0000 0000

                                                                                                                            002aag594

Fig 6. LPC11U2x memory map

          7.6 Nested Vectored Interrupt Controller (NVIC)

                   The Nested Vectored Interrupt Controller (NVIC) is part of the Cortex-M0. The tight
                   coupling to the CPU allows for low interrupt latency and efficient processing of late arriving
                   interrupts.

         7.6.1 Features

                   Controls system exceptions and peripheral interrupts.
                   In the LPC11U2x, the NVIC supports 24 vectored interrupts.

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          Four programmable interrupt priority levels, with hardware priority level masking.
          Software interrupt generation.

7.6.2 Interrupt sources

          Each peripheral device has one interrupt line connected to the NVIC but can have several
          interrupt flags. Individual interrupt flags can also represent more than one interrupt
          source.

7.7 IOCON block

          The IOCON block allows selected pins of the microcontroller to have more than one
          function. Configuration registers control the multiplexers to allow connection between the
          pin and the on-chip peripherals.

          Connect peripherals to the appropriate pins before activating the peripheral and before
          enabling any related interrupt. . Activity of any enabled peripheral function that is not
          mapped to a related pin is treated as undefined.

7.7.1 Features

          Programmable pull-up, pull-down, or repeater mode.
          All GPIO pins (except PIO0_4 and PIO0_5) are pulled up to 3.3 V (VDD = 3.3 V) if their

               pull-up resistor is enabled.

          Programmable pseudo open-drain mode.
          Programmable 10 ns glitch filter on pins PIO0_22, PIO0_23, and PIO0_11 to

               PIO0_16. The glitch filter is turned off by default.

          Programmable hysteresis.
          Programmable input inverter.

7.8 General-Purpose Input/Output GPIO

          The GPIO registers control device pin functions that are not connected to a specific
          peripheral function. Pins can be dynamically configured as inputs or outputs. Multiple
          outputs can be set or cleared in one write operation.

          LPC11U2x use accelerated GPIO functions:

          GPIO registers are a dedicated AHB peripheral so that the fastest possible I/O timing

               can be achieved.

          Entire port value can be written in one instruction.

          Any GPIO pin providing a digital function can be programmed to generate an interrupt on
          a level, a rising or falling edge, or both.

          The GPIO block consists of three parts:

           1. The GPIO ports.
           2. The GPIO pin interrupt block to control eight GPIO pins selected as pin interrupts.
           3. Two GPIO group interrupt blocks to control two combined interrupts from all GPIO

               pins.

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7.8.1 Features

            GPIO pins can be configured as input or output by software.
            All GPIO pins default to inputs with interrupt disabled at reset.
            Pin registers allow pins to be sensed and set individually.
            Up to eight GPIO pins can be selected from all GPIO pins to create an edge- or

                 level-sensitive GPIO interrupt request.

            Any pin or pins in each port can trigger a port interrupt.

   7.9 USB interface

            The Universal Serial Bus (USB) is a 4-wire bus that supports communication between a
            host and one or more (up to 127) peripherals. The host controller allocates the USB
            bandwidth to attached devices through a token-based protocol. The bus supports
            hot-plugging and dynamic configuration of the devices. The host controller initiates all
            transactions.

            The LPC11U2x USB interface consists of a full-speed device controller with on-chip PHY
            (PHYsical layer) for device functions.

            Remark: Configure the LPC11U2x in default power mode with the power profiles before
            using the USB (see Section 7.17.5.1). Do not use the USB with the part in performance,
            efficiency, or low-power mode.

7.9.1 Full-speed USB device controller

            The device controller enables 12 Mbit/s data exchange with a USB Host controller. It
            consists of a register interface, serial interface engine, and endpoint buffer memory. The
            serial interface engine decodes the USB data stream and writes data to the appropriate
            endpoint buffer. The status of a completed USB transfer or error condition is indicated via
            status registers. If enabled, an interrupt is generated.

7.9.1.1 Features

            Dedicated USB PLL available.
            Fully compliant with USB 2.0 specification (full speed).
            Supports 10 physical (5 logical) endpoints including one control endpoint.
            Single and double buffering supported.
            Each non-control endpoint supports bulk, interrupt, or isochronous endpoint types.
            Supports wake-up from Deep-sleep mode and Power-down mode on USB activity

                 and remote wake-up.

            Supports SoftConnect.

7.10 USART

            The LPC11U2x contains one USART.

            The USART includes full modem control, support for synchronous mode, and a smart
            card interface. The RS-485/9-bit mode allows both software address detection and
            automatic address detection using 9-bit mode.

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            The USART uses a fractional baud rate generator. Standard baud rates such as
            115200 Bd can be achieved with any crystal frequency above 2 MHz.

7.10.1 Features

            Maximum USART data bit rate of 3.125 Mbit/s.
            16 byte receive and transmit FIFOs.
            Register locations conform to 16C550 industry standard.
            Receiver FIFO trigger points at 1 B, 4 B, 8 B, and 14 B.
            Built-in fractional baud rate generator covering wide range of baud rates without a

                 need for external crystals of particular values.

            Fractional divider for baud rate control, auto baud capabilities and FIFO control

                 mechanism that enables software flow control implementation.

            Support for RS-485/9-bit mode.
            Support for modem control.
            Support for synchronous mode.
            Includes smart card interface.

7.11 SSP serial I/O controller

            The SSP controllers operate on a SSP, 4-wire SSI, or Microwire bus. It can interact with
            multiple masters and slaves on the bus. Only a single master and a single slave can
            communicate on the bus during a given data transfer. The SSP supports full duplex
            transfers, with frames of 4 bit to 16 bit of data flowing from the master to the slave and
            from the slave to the master. In practice, often only one of these data flows carries
            meaningful data.

7.11.1 Features

            Maximum SSP speed of 25 Mbit/s (master) or 4.17 Mbit/s (slave) (in SSP mode)
            Compatible with Motorola SPI (Serial Peripheral Interface), 4-wire Texas Instruments

                 SSI (Serial Synchronous Interface), and National Semiconductor Microwire buses

            Synchronous serial communication
            Master or slave operation
            8-frame FIFOs for both transmit and receive
            4-bit to 16-bit frame

7.12 I2C-bus serial I/O controller

            The LPC11U2x contain one I2C-bus controller.

            The I2C-bus is bidirectional for inter-IC control using only two wires: a Serial CLock line
            (SCL) and a Serial DAta line (SDA). Each device is recognized by a unique address and
            can operate as either a receiver-only device (e.g., an LCD driver) or a transmitter with the
            capability to both receive and send information (such as memory). Transmitters and/or
            receivers can operate in either master or slave mode, depending on whether the chip has
            to initiate a data transfer or is only addressed. The I2C-bus is a multi-master bus, and
            more than one bus master connected to the interface can be controlled the bus.

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7.12.1 Features

            The I2C-interface is an I2C-bus compliant interface with open-drain pins. The I2C-bus

                 interface supports Fast-mode Plus with bit rates up to 1 Mbit/s.

            Easy to configure as master, slave, or master/slave.
            Programmable clocks allow versatile rate control.
            Bidirectional data transfer between masters and slaves.
            Multi-master bus (no central master).
            Arbitration between simultaneously transmitting masters without corruption of serial

                 data on the bus.

            Serial clock synchronization allows devices with different bit rates to communicate via

                 one serial bus.

            Serial clock synchronization can be used as a handshake mechanism to suspend and

                 resume serial transfer.

            The I2C-bus can be used for test and diagnostic purposes.
            The I2C-bus controller supports multiple address recognition and a bus monitor mode.

7.13 10-bit ADC

            The LPC11U2x contains one ADC. It is a single 10-bit successive approximation ADC with
            eight channels.

7.13.1 Features

            10-bit successive approximation ADC.
            Input multiplexing among 8 pins.
            Power-down mode.
            Measurement range 0 V to VDD.
            10-bit conversion time  2.44 s (up to 400 kSamples/s).
            Burst conversion mode for single or multiple inputs.
            Optional conversion on transition of input pin or timer match signal.
            Individual result registers for each ADC channel to reduce interrupt overhead.

7.14 General purpose external event counter/timers

          The LPC11U2x includes two 32-bit counter/timers and two 16-bit counter/timers. The
          counter/timer is designed to count cycles of the system derived clock. It can optionally
          generate interrupts or perform other actions at specified timer values, based on four
          match registers. Each counter/timer also includes one capture input to trap the timer value
          when an input signal transitions, optionally generating an interrupt.

7.14.1 Features

            A 32-bit/16-bit timer/counter with a programmable 32-bit/16-bit prescaler.
            Counter or timer operation.
            One capture channel per timer, that can take a snapshot of the timer value when an

                 input signal transitions. A capture event can also generate an interrupt.

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            Four match registers per timer that allow:

                  Continuous operation with optional interrupt generation on match.
                  Stop timer on match with optional interrupt generation.
                  Reset timer on match with optional interrupt generation.

            Up to four external outputs corresponding to match registers, with the following

                 capabilities:
                  Set LOW on match.
                  Set HIGH on match.
                  Toggle on match.
                  Do nothing on match.

            The timer and prescaler can be configured to be cleared on a designated capture

                 event. This feature permits easy pulse-width measurement by clearing the timer on
                 the leading edge of an input pulse and capturing the timer value on the trailing edge.

7.15 System tick timer

            The ARM Cortex-M0 includes a system tick timer (SYSTICK) that is intended to generate
            a dedicated SYSTICK exception at a fixed time interval (typically 10 ms).

7.16 Windowed WatchDog Timer (WWDT)

            The purpose of the WWDT is to prevent an unresponsive system state. If software fails to
            update the watchdog within a programmable time window, the watchdog resets the
            microcontroller

7.16.1 Features

            Internally resets chip if not periodically reloaded during the programmable time-out

                 period.

            Optional windowed operation requires reload to occur between a minimum and

                 maximum time period, both programmable.

            Optional warning interrupt can be generated at a programmable time before watchdog

                 time-out.

            Software enables the WWDT, but a hardware reset or a watchdog reset/interrupt is

                 required to disable the WWDT.

            Incorrect feed sequence causes reset or interrupt, if enabled.
            Flag to indicate watchdog reset.
            Programmable 24-bit timer with internal prescaler.
            Selectable time period from (Tcy(WDCLK)  256  4) to (Tcy(WDCLK)  224  4) in

                 multiples of Tcy(WDCLK)  4.

            The Watchdog Clock (WDCLK) source can be selected from the IRC or the dedicated

                 watchdog oscillator (WDO). The clock source selection provides a wide range of
                 potential timing choices of watchdog operation under different power conditions.

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7.17 Clocking and power control

7.17.1 Integrated oscillators

            The LPC11U2x include three independent oscillators: the system oscillator, the Internal
            RC oscillator (IRC), and the watchdog oscillator. Each oscillator can be used for more
            than one purpose as required in a particular application.

            Following reset, the LPC11U2x operates from the internal RC oscillator until software
            switches to a different clock source. The IRC allows the system to operate without any
            external crystal and the bootloader code to operate at a known frequency.

            See Figure 7 for an overview of the LPC11U2x clock generation.

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                                                 SYSTEM CLOCK system clock                                                                 CPU, system control,
                                                      DIVIDER                                                                              PMU

                                                                                                                      n

                                                                                                                                           memories,
                                                                                                                                           peripheral clocks

                                                                                                                SYSAHBCLKCTRLn
                                                                                                                (AHB clock enable)

       IRC oscillator               main clock                                                                   SSP0 PERIPHERAL
watchdog oscillator                                                                                                CLOCK DIVIDER
                                                                                                                                  SSP0
                               MAINCLKSEL                                                                       USART PERIPHERAL  UART
                            (main clock select)                                                                    CLOCK DIVIDER  SSP1

    IRC oscillator         SYSTEM PLL                                                                            SSP1 PERIPHERAL
system oscillator                                                                                                  CLOCK DIVIDER

     SYSPLLCLKSEL
(system PLL clock select)

system oscillator          USB PLL                                                                              USB 48 MHz CLOCK
                                                                                                                        DIVIDER
                                                                                                                                  USB

USBPLLCLKSEL                                                  USBUEN
(USB clock select)                                 (USB clock update enable)

                                                        IRC oscillator                                          CLKOUT PIN CLOCK  CLKOUT pin
                                                    system oscillator                                                   DIVIDER
                                                 watchdog oscillator

                                                          CLKOUTUEN
                                                   (CLKOUT update enable)

                                                                               IRC oscillator                                     WDT

                                                                        watchdog oscillator                                        002aaf892
                                                                                                 WDCLKSEL

                                                                                             (WDT clock select)

Fig 7. LPC11U2x clocking generation block diagram

7.17.1.1 Internal RC oscillator

              The IRC can be used as the clock source for the WDT, and/or as the clock that drives the
              system PLL and then the CPU. The nominal IRC frequency is 12 MHz.

              Upon power-up, any chip reset, or wake-up from Deep power-down mode, the LPC11U2x
              use the IRC as the clock source. Software can later switch to one of the other available
              clock sources.

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7.17.1.2 System oscillator

              The system oscillator can be used as the clock source for the CPU, with or without using
              the PLL. On the LPC11U2x, use the system oscillator to provide the clock source to USB.

              The system oscillator operates at frequencies of 1 MHz to 25 MHz. This frequency can be
              boosted to a higher frequency, up to the maximum CPU operating frequency, by the
              system PLL.

7.17.1.3 Watchdog oscillator

              The watchdog oscillator can be used as a clock source that directly drives the CPU, the
              watchdog timer, or the CLKOUT pin. The watchdog oscillator nominal frequency is
              programmable between 7.8 kHz and 1.7 MHz. The frequency spread over processing and
              temperature is 40 % (see also Table 13).

7.17.2 System PLL and USB PLL

              The LPC11U2x contain a system PLL and a dedicated PLL for generating the 48 MHz
              USB clock. The system and USB PLLs are identical.

              The PLL accepts an input clock frequency in the range of 10 MHz to 25 MHz. The input
              frequency is multiplied up to a high frequency with a Current Controlled Oscillator (CCO).
              The multiplier can be an integer value from 1 to 32. The CCO operates in the range of
              156 MHz to 320 MHz. To support this frequency range, an additional divider keeps the
              CCO within its frequency range while the PLL is providing the desired output frequency.
              The output divider can be set to divide by 2, 4, 8, or 16 to produce the output clock. The
              PLL output frequency must be lower than 100 MHz. Since the minimum output divider
              value is 2, it is insured that the PLL output has a 50 % duty cycle. The PLL is turned off
              and bypassed following a chip reset. Software can enable the PLL later. The program
              must configure and activate the PLL, wait for the PLL to lock, and then connect to the PLL
              as a clock source. The PLL settling time is 100 s.

7.17.3 Clock output

              The LPC11U2x feature a clock output function that routes the IRC oscillator, the system
              oscillator, the watchdog oscillator, or the main clock to an output pin.

7.17.4 Wake-up process

              The LPC11U2x begin operation by using the 12 MHz IRC oscillator as the clock source at
              power-up and when awakened from Deep power-down mode . This mechanism allows
              chip operation to resume quickly. If the application uses the main oscillator or the PLL,
              software must enable these components and wait for them to stabilize. Only then can the
              system use the PLL and main oscillator as a clock source.

7.17.5 Power control

              The LPC11U2x support various power control features. There are four special modes of
              processor power reduction: Sleep mode, Deep-sleep mode, Power-down mode, and
              Deep power-down mode. The CPU clock rate can also be controlled as needed by
              changing clock sources, reconfiguring PLL values, and/or altering the CPU clock divider
              value. This power control mechanism allows a trade-off of power versus processing speed
              based on application requirements. In addition, a register is provided for shutting down the
              clocks to individual on-chip peripherals. This register allows fine-tuning of power

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              consumption by eliminating all dynamic power use in any peripherals that are not required
              for the application. Selected peripherals have their own clock divider which provides even
              better power control.

7.17.5.1 Power profiles
              The power consumption in Active and Sleep modes can be optimized for the application
              through simple calls to the power profile. The power configuration routine configures the
              LPC11U2x for one of the following power modes:

             Default mode corresponding to power configuration after reset.
             CPU performance mode corresponding to optimized processing capability.
             Efficiency mode corresponding to optimized balance of current consumption and CPU

                   performance.

             Low-current mode corresponding to lowest power consumption.

              In addition, the power profile includes routines to select the optimal PLL settings for a
              given system clock and PLL input clock.

              Remark: When using the USB, configure the LPC11U2x in Default mode.

7.17.5.2 Sleep mode
              When Sleep mode is entered, the clock to the core is stopped. Resumption from the Sleep
              mode does not need any special sequence but re-enabling the clock to the ARM core.

              In Sleep mode, execution of instructions is suspended until either a reset or interrupt
              occurs. Peripheral functions continue operation during Sleep mode and can generate
              interrupts to cause the processor to resume execution. Sleep mode eliminates dynamic
              power used by the processor itself, by memory systems and related controllers, and by
              internal buses.

7.17.5.3 Deep-sleep mode
              In Deep-sleep mode, the LPC11U2x is in Sleep-mode and all peripheral clocks and all
              clock sources are off except for the IRC. The IRC output is disabled unless the IRC is
              selected as input to the watchdog timer. In addition all analog blocks are shut down and
              the flash is in stand-by mode. In Deep-sleep mode, the application can keep the watchdog
              oscillator and the BOD circuit running for self-timed wake-up and BOD protection.

              The LPC11U2x can wake up from Deep-sleep mode via reset, selected GPIO pins, a
              watchdog timer interrupt, or an interrupt generating USB port activity.

              Deep-sleep mode saves power and allows for short wake-up times.

7.17.5.4 Power-down mode
              In Power-down mode, the LPC11U2x is in Sleep-mode and all peripheral clocks and all
              clock sources are off except for watchdog oscillator if selected. In addition all analog
              blocks and the flash are shut down. In Power-down mode, the application can keep the
              BOD circuit running for BOD protection.

              The LPC11U2x can wake up from Power-down mode via reset, selected GPIO pins, a
              watchdog timer interrupt, or an interrupt generating USB port activity.

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              Power-down mode reduces power consumption compared to Deep-sleep mode at the
              expense of longer wake-up times.

7.17.5.5 Deep power-down mode
              In Deep power-down mode, power is shut off to the entire chip except for the WAKEUP
              pin. The LPC11U2x can wake up from Deep power-down mode via the WAKEUP pin.

              The LPC11U2x can be prevented from entering Deep power-down mode by setting a lock
              bit in the PMU block. Locking out Deep power-down mode enables the application to keep
              the watchdog timer or the BOD running at all times.

              When entering Deep power-down mode, an external pull-up resistor is required on the
              WAKEUP pin to hold it HIGH. Pull the RESET pin HIGH to prevent it from floating while in
              Deep power-down mode.

7.17.6 System control

7.17.6.1 Reset
              Reset has four sources on the LPC11U2x: the RESET pin, the Watchdog reset, power-on
              reset (POR), and the BrownOut Detection (BOD) circuit. The RESET pin is a Schmitt
              trigger input pin. Assertion of chip reset by any source, once the operating voltage attains
              a usable level, starts the IRC and initializes the flash controller.

              A LOW-going pulse as short as 50 ns resets the part.

              When the internal Reset is removed, the processor begins executing at address 0, which
              is initially the Reset vector mapped from the boot block. At that point, all of the processor
              and peripheral registers have been initialized to predetermined values.

              In Deep power-down mode, an external pull-up resistor is required on the RESET pin.

7.17.6.2 Brownout detection
              The LPC11U2x includes four levels for monitoring the voltage on the VDD pin. If this
              voltage falls below one of the four selected levels, the BOD asserts an interrupt signal to
              the NVIC. This signal can be enabled for interrupt in the Interrupt Enable Register in the
              NVIC to cause a CPU interrupt. Alternatively, software can monitor the signal by reading a
              dedicated status register. Four additional threshold levels can be selected to cause a
              forced reset of the chip.

7.17.6.3 Code security (Code Read Protection - CRP)
              CRP provides different levels of security in the system so that access to the on-chip flash
              and use of the Serial Wire Debugger (SWD) and In-System Programming (ISP) can be
              restricted. Programming a specific pattern into a dedicated flash location invokes CRP.
              IAP commands are not affected by the CRP.

              In addition, ISP entry via the PIO0_1 pin can be disabled without enabling CRP. For
              details, see the LPC11Uxx user manual.

              There are three levels of Code Read Protection:

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CAUTION             1. CRP1 disables access to the chip via the SWD and allows partial flash update
                        (excluding flash sector 0) using a limited set of the ISP commands. This mode is
                        useful when CRP is required and flash field updates are needed but all sectors cannot
                        be erased.

                    2. CRP2 disables access to the chip via the SWD and only allows full flash erase and
                        update using a reduced set of the ISP commands.

                    3. Running an application with level CRP3 selected, fully disables any access to the chip
                        via the SWD pins and the ISP. This mode effectively disables ISP override using
                        PIO0_1 pin as well. If necessary, the application must provide a flash update
                        mechanism using IAP calls or using a call to the reinvoke ISP command to enable
                        flash update via the USART.

                         If level three Code Read Protection (CRP3) is selected, no future factory testing can be
                         performed on the device.

                       In addition to the three CRP levels, sampling of pin PIO0_1 for valid user code can be
                       disabled. For details, see the LPC11Uxx user manual.

         7.17.6.4 APB interface
                       The APB peripherals are located on one APB bus.

         7.17.6.5 AHBLite
                       The AHBLite connects the CPU bus of the ARM Cortex-M0 to the flash memory, the main
                       static RAM, and the ROM.

         7.17.6.6 External interrupt inputs
                       All GPIO pins can be level or edge sensitive interrupt inputs.

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7.18 Emulation and debugging

          Debug functions are integrated into the ARM Cortex-M0. Serial wire debug functions are
          supported in addition to a standard JTAG boundary scan. The ARM Cortex-M0 is
          configured to support up to four breakpoints and two watch points.

          The RESET pin selects between the JTAG boundary scan (RESET = LOW) and the ARM
          SWD debug (RESET = HIGH). The ARM SWD debug port is disabled while the
          LPC11U2x is in reset.

          To perform boundary scan testing, follow these steps:

           1. Erase any user code residing in flash.
           2. Power up the part with the RESET pin pulled HIGH externally.
           3. Wait for at least 250 s.
           4. Pull the RESET pin LOW externally.
           5. Perform boundary scan operations.
           6. Once the boundary scan operations are completed, assert the TRST pin to enable the

               SWD debug mode, and release the RESET pin (pull HIGH).

          Remark: The JTAG interface cannot be used for debug purposes.

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8. Limiting values

Table 4. Limiting values
In accordance with the Absolute Maximum Rating System (IEC 60134).[1]

Symbol      Parameter                     Conditions                                                                  Min   Max    Unit
                                                                                                                      1.8   3.6    V
VDD         supply voltage (core and
                                                                                                                  [2] 0.5   +5.5   V
            external rail)
                                                                                                                  [3] -     100    mA
VI          input voltage                 5 V tolerant I/O pins; only valid                                       [3] -     100    mA
                                                                                                                            100    mA
                                          when the VDD supply voltage is                                              -
                                          present                                                                           +150   C
                                                                                                                  [4] 65    150    C
IDD         supply current                per supply pin                                                              -     1.5    W
ISS         ground current                per ground pin                                                              -
Ilatch      I/O latch-up current          (0.5VDD) < VI < (1.5VDD);                                                         +6500  V
                                          Tj < 125 C                                                              [5] 6500
Tstg        storage temperature           non-operating
Tj(max)     maximum junction temperature
Ptot(pack)  total power dissipation (per  based on package heat transfer, not
            package)                      device power consumption

VESD        electrostatic discharge voltage human body model; all pins

[1] The following applies to the limiting values:
      a) This product includes circuitry designed for the protection of its internal devices from the damaging effects of excessive static
           charge. Nonetheless, it is suggested that conventional precautions be taken to avoid applying greater than the rated maximum.
      b) Parameters are valid over operating temperature range unless otherwise specified. All voltages are with respect to VSS unless
           otherwise noted.

[2] Including voltage on outputs in 3-state mode.

[3] The peak current is limited to 25 times the corresponding maximum current.

[4] The maximum non-operating storage temperature is different than the temperature for required shelf life which can be determined
      based on required shelf lifetime. Refer to the JEDEC spec (J-STD-033B.1) for further details.

[5] Human body model: equivalent to discharging a 100 pF capacitor through a 1.5 k series resistor.

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9. Static characteristics

Table 5. Static characteristics
Tamb = 40 C to +85 C, unless otherwise specified.

Symbol Parameter               Conditions                                Min                                  Typ[1]   Max  Unit
                                                                     [2] 1.8                                  3.3
VDD   supply voltage (core                                                                                             3.6  V

      and external rail)

IDD   supply current           Active mode; VDD = 3.3 V;
                               Tamb = 25 C; code

                                    while(1){}

                               executed from flash;

                               system clock = 12 MHz                 [3][4][5] -                              2        -    mA
                                                                                                              7
                               system clock = 50 MHz                 [6][7][8]                                1        -    mA

                               Sleep mode;                           [4][5][6] -                              360      -    mA
                               VDD = 3.3 V; Tamb = 25 C;                                                      2
                                                                     [7][8][9]                                220
                               system clock = 12 MHz
                                                                     [3][4][5] -
                               Deep-sleep mode; VDD = 3.3 V;                                                           -    A
                               Tamb = 25 C                           [6][7][8]
                                                                                                                       -    A
                               Power-down mode; VDD = 3.3 V;           [4][7] -
                               Tamb = 25 C                                                                             -    nA
                                                                              -
                               Deep power-down mode;
                               VDD = 3.3 V; Tamb = 25 C                 [10] -

Standard port pins, RESET

IIL   LOW-level input current VI = 0 V; on-chip pull-up resistor                                           -  0.5      10   nA

                               disabled

IIH   HIGH-level input         VI = VDD; on-chip pull-down resistor                                        -  0.5      10   nA
                               disabled
      current

IOZ   OFF-state output         VO = 0 V; VO = VDD; on-chip                                                 -  0.5      10   nA
                               pull-up/down resistors disabled
      current

VI    input voltage            pin configured to provide a digital   [11][12] 0                               -        5.0  V
                               function
                                                                     [13]

VO    output voltage           output active                                                               0  -        VDD  V

VIH   HIGH-level input                                                                                     0.7VDD -    -    V

      voltage

VIL   LOW-level input voltage                                                                              -  -        0.3VDD V

Vhys  hysteresis voltage                                                                                   -  0.4      -    V

VOH   HIGH-level output        2.0 V  VDD  3.6 V; IOH = 4 mA                                               VDD  0.4 -  -    V
                               1.8 V  VDD < 2.0 V; IOH = 3 mA
      voltage                                                                                              VDD  0.4 -  -    V

VOL   LOW-level output         2.0 V  VDD  3.6 V; IOL = 4 mA                                               -  -        0.4  V
                               1.8 V  VDD < 2.0 V; IOL = 3 mA
      voltage                                                                                              -  -        0.4  V

IOH   HIGH-level output        VOH = VDD  0.4 V;                                                           4  -        -    mA
                                  2.0 V  VDD  3.6 V
      current

                               1.8 V  VDD < 2.0 V                                                          3  -        -    mA

LPC11U2X                       All information provided in this document is subject to legal disclaimers.               NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                                                                LPC11U2x

                                                                      32-bit ARM Cortex-M0 microcontroller

Table 5. Static characteristics ...continued
Tamb = 40 C to +85 C, unless otherwise specified.

Symbol Parameter                Conditions                                                                  Min  Typ[1]  Max  Unit

IOL   LOW-level output          VOL = 0.4 V                                                                 4    -       -    mA
                                   2.0 V  VDD  3.6 V
      current

                                1.8 V  VDD < 2.0 V                                                          3    -       -    mA

IOHS  HIGH-level short-circuit VOH = 0 V                              [14] -                                     -       45   mA

      output current

IOLS  LOW-level short-circuit VOL = VDD                               [14] -                                     -       50   mA

      output current

Ipd   pull-down current         VI = 5 V                                                                    10   50      150  A
                                VI = 0 V;
Ipu   pull-up current                                                                                       15   50      85   A
                                   2.0 V  VDD  3.6 V
                                   1.8 V  VDD < 2.0 V                                                       10   50      85   A
                                VDD < VI < 5 V
                                                                                                            0    0       0    A

High-drive output pin (PIO0_7)

IIL   LOW-level input current VI = 0 V; on-chip pull-up resistor                                            -    0.5     10   nA

                                disabled

IIH   HIGH-level input          VI = VDD; on-chip pull-down resistor                                        -    0.5     10   nA
                                disabled
      current

IOZ   OFF-state output          VO = 0 V; VO = VDD; on-chip                                                 -    0.5     10   nA
                                pull-up/down resistors disabled
      current

VI    input voltage             pin configured to provide a digital   [11][12] 0                                 -       5.0  V
                                function
                                                                      [13]

VO    output voltage            output active                                                               0    -       VDD  V

VIH   HIGH-level input                                                                                      0.7VDD -     -    V

      voltage

VIL   LOW-level input voltage                                                                               -    -       0.3VDD V

Vhys  hysteresis voltage                                                                                    0.4  -       -    V

VOH   HIGH-level output         2.5 V  VDD  3.6 V; IOH = 20 mA                                              VDD  0.4 -   -    V
                                1.8 V  VDD < 2.5 V; IOH = 12 mA
      voltage                                                                                               VDD  0.4 -   -    V

VOL   LOW-level output          2.0 V  VDD  3.6 V; IOL = 4 mA                                               -    -       0.4  V
                                1.8 V  VDD < 2.0 V; IOL = 3 mA
      voltage                                                                                               -    -       0.4  V

IOH   HIGH-level output         VOH = VDD  0.4 V;                                                           20   -       -    mA
                                2.5 V  VDD  3.6 V
      current

                                1.8 V  VDD < 2.5 V                                                          12   -       -    mA

IOL   LOW-level output          VOL = 0.4 V                                                                 4    -       -    mA
                                   2.0 V  VDD  3.6 V
      current

                                1.8 V  VDD < 2.0 V                                                          3    -       -    mA

IOLS  LOW-level short-circuit VOL = VDD                               [14] -                                     -       50   mA

      output current

Ipd   pull-down current         VI = 5 V                                                                    10   50      150  A
                                VI = 0 V
Ipu   pull-up current                                                                                       15   50      85   A
                                   2.0 V  VDD  3.6 V
                                   1.8 V  VDD < 2.0 V                                                       10   50      85   A
                                VDD < VI < 5 V
                                                                                                            0    0       0    A

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Product data sheet                         Rev. 2 -- 13 January 2012                                                                        31 of 70
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                                                                          32-bit ARM Cortex-M0 microcontroller

Table 5. Static characteristics ...continued
Tamb = 40 C to +85 C, unless otherwise specified.

Symbol Parameter                  Conditions                                      Min                         Typ[1]   Max     Unit
                                                                                                                               V
I2C-bus pins (PIO0_4 and PIO0_5)                                                  0.7VDD                                       V
                                                                                  -                                            V
VIH     HIGH-level input                                                          -                           -        -       mA
                                                                                  3.5
        voltage                                                                                                                mA
                                                                                  3
VIL     LOW-level input voltage                                                   20                          -        0.3VDD  A
                                                                                                              0.05VDD  -       A
Vhys    hysteresis voltage                                                        16                          -        -       V
                                                                            [15] -                                             V
IOL     LOW-level output          VOL = 0.4 V; I2C-bus pins configured                                                         A
                                  as standard mode pins                           -                                            V
        current                                                                                                                V
                                                                                  0.5                                          V
                                     2.0 V  VDD  3.6 V                            0.5                         -        -       V

IOL     LOW-level output             1.8 V  VDD < 2.0 V                      [2] -                            -        -       V
                                  VOL = 0.4 V; I2C-bus pins configured       [2] -                                             V
        current                   as Fast-mode Plus pins                     [2] 0.2                                           pF
                                                                             [2] 0.8                                          
                                     2.0 V  VDD  3.6 V                       [2] 0.8                          -        -
                                     1.8 V  VDD < 2.0 V
ILI     input leakage current     VI = VDD                                   [2] -                            2        4
                                  VI = 5 V                                   [2] 2.8
                                                                             [2] -                            10       22
                                                                          [16][2] 36
Oscillator pins

Vi(xtal) crystal input voltage                                                                                1.8      1.95
Vo(xtal) crystal output voltage
USB pins                                                                                                      1.8      1.95

IOZ     OFF-state output          0 V < VI < 3.3 V                                                            -        10

        current

VBUS    bus supply voltage                                                                                    -        5.25
VDI
        differential input        (D+)  (D)                                                                   -        -
        sensitivity voltage

VCM     differential common       includes VDI range                                                          -        2.5

        mode voltage range

Vth(rs)se single-ended receiver                                                                               -        2.0
             switching threshold

             voltage

VOL     LOW-level output          for low-/full-speed;                                                        -        0.18
        voltage                   RL of 1.5 k to 3.6 V
VOH
        HIGH-level output         driven; for low-/full-speed;                                                -        3.5
Ctrans  voltage                   RL of 15 k to GND
ZDRV
        transceiver capacitance pin to GND                                                                    -        20

        driver output             with 33  series resistor; steady state                                      -        44.1
        impedance for driver      drive
        which is not high-speed
        capable

[1] Typical ratings are not guaranteed. The values listed are at room temperature (25 C), nominal supply voltages.
[2] For USB operation 3.0 V  VDD  3.6 V. Guaranteed by design.
[3] IRC enabled; system oscillator disabled; system PLL disabled.
[4] IDD measurements were performed with all pins configured as GPIO outputs driven LOW and pull-up resistors disabled.
[5] BOD disabled.
[6] All peripherals disabled in the AHBCLKCTRL register. Peripheral clocks to USART, SSP0/1 disabled in the SYSCON block.

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[7] USB_DP and USB_DM pulled LOW externally.
[8] Low-current mode PWR_LOW_CURRENT selected when running the set_power routine in the power profiles.
[9] IRC disabled; system oscillator enabled; system PLL enabled.
[10] WAKEUP pin pulled HIGH externally. An external pull-up resistor is required on the RESET pin for the Deep power-down mode.
[11] Including voltage on outputs in 3-state mode.
[12] VDD supply voltage must be present.
[13] 3-state outputs go into 3-state mode in Deep power-down mode.
[14] Allowed as long as the current limit does not exceed the maximum current allowed by the device.
[15] To VSS.
[16] Includes external resistors of 33   1 % on USB_DP and USB_DM.

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Table 6. ADC static characteristics
Tamb = 40 C to +85 C unless otherwise specified; ADC frequency 4.5 MHz, VDD = 2.5 V to 3.6 V.

Symbol   Parameter                     Conditions  Min                                                             Typ  Max  Unit
                                                                                                                        VDD  V
VIA      analog input voltage                      0                                                               -    1    pF
Cia      analog input capacitance                                                                                       1    LSB
ED       differential linearity error              -                                                               -    1.5  LSB
EL(adj)  integral non-linearity                                                                                         3.5  LSB
EO       offset error                              [1][2] -                                                        -    0.6  %
EG       gain error                                                                                                     4    LSB
ET       absolute error                            [3] -                                                           -    40   k
Rvsi     voltage source interface
         resistance                                [4] -                                                           -    2.5  M

                                                   [5] -                                                           -

                                                   [6] -                                                           -

                                                   -                                                               -

Ri       input resistance                          [7][8] -                                                        -

[1] The ADC is monotonic, there are no missing codes.

[2] The differential linearity error (ED) is the difference between the actual step width and the ideal step width. See Figure 8.
[3] The integral non-linearity (EL(adj)) is the peak difference between the center of the steps of the actual and the ideal transfer curve after

      appropriate adjustment of gain and offset errors. See Figure 8.

[4] The offset error (EO) is the absolute difference between the straight line which fits the actual curve and the straight line which fits the
      ideal curve. See Figure 8.

[5] The gain error (EG) is the relative difference in percent between the straight line fitting the actual transfer curve after removing offset
      error, and the straight line which fits the ideal transfer curve. See Figure 8.

[6] The absolute error (ET) is the maximum difference between the center of the steps of the actual transfer curve of the non-calibrated
      ADC and the ideal transfer curve. See Figure 8.

[7] Tamb = 25 C; maximum sampling frequency fs = 400 kSamples/s and analog input capacitance Cia = 1 pF.
[8] Input resistance Ri depends on the sampling frequency fs: Ri = 1 / (fs  Cia).

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                                                                                                                              error       error
                                                                                                                                EO         EG

1023                                                                                             (2)
1022
1021
1020
1019
1018

          7                                                                                           (1)
code
out

          6

5

                                                                                            (5)
4

                                                                                  (4)
3

                                                                                         (3)
2

1                                   1 LSB

                                    (ideal)

0                                                                                                     1018 1019 1020 1021 1022 1023 1024

                    1      2  3  4  5                      6  7

             offset error                                     VIA (LSBideal)
                  EO
                                                                                                      1 LSB = VDD - VSS
                                                                                                                        1024  002aaf426

       (1) Example of an actual transfer curve.
       (2) The ideal transfer curve.
       (3) Differential linearity error (ED).
       (4) Integral non-linearity (EL(adj)).
       (5) Center of a step of the actual transfer curve.

Fig 8. ADC characteristics

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                    9.1 BOD static characteristics

                    Table 7. BOD static characteristics[1]
                    Tamb = 25 C.

                    Symbol Parameter  Conditions              Min                                    Typ   Max Unit

                    Vth  threshold voltage interrupt level 0

                                      assertion               -                                      1.65  -  V

                                      de-assertion            -                                      1.80  -  V

                                      interrupt level 1

                                      assertion               -                                      2.22  -  V

                                      de-assertion            -                                      2.35  -  V

                                      interrupt level 2

                                      assertion               -                                      2.52  -  V

                                      de-assertion            -                                      2.66  -  V

                                      interrupt level 3

                                      assertion               -                                      2.80  -  V

                                      de-assertion            -                                      2.90  -  V

                                      reset level 0

                                      assertion               -                                      1.46  -  V

                                      de-assertion            -                                      1.63  -  V

                                      reset level 1

                                      assertion               -                                      2.06  -  V

                                      de-assertion            -                                      2.15  -  V

                                      reset level 2

                                      assertion               -                                      2.35  -  V

                                      de-assertion            -                                      2.43  -  V

                                      reset level 3

                                      assertion               -                                      2.63  -  V

                                      de-assertion            -                                      2.71  -  V

                    [1] Interrupt levels are selected by writing the level value to the BOD control register BODCTRL, see the
                          LPC11Uxx user manual.

                    9.2 Power consumption

                            Power measurements in Active, Sleep, and Deep-sleep modes were performed under the
                            following conditions (see the LPC11Uxx user manual):

                            Configure all pins as GPIO with pull-up resistor disabled in the IOCON block.
                            Configure GPIO pins as outputs using the GPIOnDIR registers.
                            Write 0 to all GPIOnDATA registers to drive the outputs LOW.

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                          9                                                                                                  002aag749
                    IDD
                    (mA)                                                                                      48 MHz(2)

                          6                                                                                   36 MHz(2)
                                                                                                              24 MHz(2)
                          3                                                                                   12 MHz(1)

                    0

                    1.8           2.4                                                                    3.0                 3.6

                                                                                                                    VDD (V)

                              Conditions: Tamb = 25 C; Active mode entered executing code while(1){} from flash;

                                 internal pull-up resistors disabled; BOD disabled; all peripherals disabled in the
                                 SYSAHBCLKCTRL register; all peripheral clocks disabled; low-current mode; USB_DP and
                                 USB_DM pulled LOW externally.

                           (1) System oscillator and system PLL disabled; IRC enabled.

                           (2) System oscillator and system PLL enabled; IRC disabled.

                    Fig 9. Typical supply current versus regulator supply voltage VDD in active mode

                          9                                                                                                  002aag750
                    IDD
                    (mA)                                                                                 48 MHz(2)

                          6                                                                              36 MHz(2)
                                                                                                         24 MHz(2)
                          3                                                                              12 MHz(1)

                    0

                    -40      -15       10  35                                                                       60       85

                                                                                                                         temperature (C)

                              Conditions: VDD = 3.3 V; Active mode entered executing code while(1){} from flash; internal pull-up

                                 resistors disabled; BOD disabled; all peripherals disabled in the SYSAHBCLKCTRL register; all
                                 peripheral clocks disabled; low-current mode; USB_DP and USB_DM pulled LOW externally.
                           (1) System oscillator and system PLL disabled; IRC enabled.
                           (2) System oscillator and system PLL enabled; IRC disabled.

                    Fig 10. Typical supply current versus temperature in Active mode

LPC11U2X                     All information provided in this document is subject to legal disclaimers.                      NXP B.V. 2012. All rights reserved.

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                                                                          32-bit ARM Cortex-M0 microcontroller

                          4                                                                                                                002aag751
                    IDD
                    (mA)                                                                                 48 MHz(2)
                                                                                                         36 MHz(2)
                          3                                                                              24 MHz(2)
                                                                                                         12 MHz(1)
                          2

                          1

                    0

                    -40      -15                                      10  35                             60  85

                                                                                                         temperature (C)

                                 Conditions: VDD = 3.3 V; Sleep mode entered from flash; internal pull-up resistors disabled; BOD
                                 disabled; all peripherals disabled in the SYSAHBCLKCTRL register; all peripheral clocks disabled;
                                 low-current mode; USB_DP and USB_DM pulled LOW externally.
                           (1) System oscillator and system PLL disabled; IRC enabled.
                           (2) System oscillator and system PLL enabled; IRC disabled.

                    Fig 11. Typical supply current versus temperature in Sleep mode

                       385                                                                                   002aag745
                    IDD
                    (A)           VDD = 3.6 V
                                  VDD = 3.3 V
                       375

                       365

                                                         VDD = 2.0 V
                    355

                                                         VDD = 1.8 V

                    345

                    -40      -15                                      10  35                             60  85

                                                                                                         temperature (C)

                                 Conditions: BOD disabled; all oscillators and analog blocks turned off in the PDSLEEPCFG
                                 register; USB_DP and USB_DM pulled LOW externally.

                    Fig 12. Typical supply current versus temperature in Deep-sleep mode

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                                     32-bit ARM Cortex-M0 microcontroller

                        20                                                                                                              002aag746

                    IDD                                                                                 VDD = 3.6 V, 3.3 V
                    (A)                                                                                         VDD = 2.0 V
                                                                                                                VDD = 1.8 V
                        15

                    10

                    5

                    0

                    -40     -15  10  35                                                                 60  85

                                                                                                        temperature (C)

                                 Conditions: BOD disabled; all oscillators and analog blocks turned off in the PDSLEEPCFG
                                 register; USB_DP and USB_DM pulled LOW externally.

                    Fig 13. Typical supply current versus temperature in Power-down mode

                       0.8                                                                                                    002aag747
                    IDD
                    (A)                                                                                 VDD = 3.6 V
                                                                                                        VDD = 3.3 V
                       0.6                                                                              VDD = 2.0 V
                                                                                                        VDD = 1.8 V
                       0.4

                    0.2

                    0

                    -40     -15  10  35                                                                 60  85

                                                                                                        temperature (C)

                    Fig 14. Typical supply current versus temperature in Deep power-down mode

                    9.3 Peripheral power consumption

                            The supply current per peripheral is measured as the difference in supply current between
                            the peripheral block enabled and the peripheral block disabled in the SYSAHBCLKCFG
                            and PDRUNCFG (for analog blocks) registers. All other blocks are disabled in both
                            registers and no code is executed. Measured on a typical sample at Tamb = 25 C. Unless
                            noted otherwise, the system oscillator and PLL are running in both measurements.

                            The supply currents are shown for system clock frequencies of 12 MHz and 48 MHz.

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                                                          32-bit ARM Cortex-M0 microcontroller

                    Table 8. Power consumption for individual analog and digital blocks

                    Peripheral     Typical supply current in Notes
                                   mA

                                   n/a  12 MHz 48 MHz

                    IRC            0.27 -     -        System oscillator running; PLL off; independent

                                                       of main clock frequency.

                    System oscillator 0.22 -  -        IRC running; PLL off; independent of main clock

                    at 12 MHz                          frequency.

                    Watchdog       0.004 -    -        System oscillator running; PLL off; independent

                    oscillator at                      of main clock frequency.

                    500 kHz/2

                    BOD            0.051 -    -        Independent of main clock frequency.

                    Main PLL       -    0.21 -         -

                    ADC            -    0.08 0.29 -

                    CLKOUT         -    0.12 0.47 Main clock divided by 4 in the CLKOUTDIV

                                                       register.

                    CT16B0         -    0.02 0.06 -

                    CT16B1         -    0.02 0.06 -

                    CT32B0         -    0.02 0.07 -

                    CT32B1         -    0.02 0.06 -

                    GPIO           -    0.23 0.88 GPIO pins configured as outputs and set to

                                                       LOW. Direction and pin state are maintained if

                                                       the GPIO is disabled in the SYSAHBCLKCFG

                                                       register.

                    IOCONFIG       -    0.03 0.10 -

                    I2C            -    0.04 0.13 -

                    ROM            -    0.04 0.15 -

                    SPI0           -    0.12 0.45 -

                    SPI1           -    0.12 0.45 -

                    UART           -    0.22 0.82 -

                    WWDT           -    0.02 0.06 Main clock selected as clock source for the

                                                       WDT.

                    USB            -    -     1.2      -

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                    9.4 Electrical pin characteristics      32-bit ARM Cortex-M0 microcontroller

                       3.6                                                                                  002aae990

                    VOH             T = 85 C
                    (V)                  25 C

                       3.2             -40 C

                    2.8

                    2.4

                    2

                             0  10              20      30                                                  40          50            60

                                                                                                                            IOH (mA)

                                 Conditions: VDD = 3.3 V; on pin PIO0_7.

                    Fig 15. High-drive output: Typical HIGH-level output voltage VOH versus HIGH-level
                                output current IOH.

                         60                                                                                                      002aaf019

                     IOL                                                                                    T = 85 C
                    (mA)                                                                                         25 C

                         40                                                                                    -40 C

                    20

                    0

                             0                  0.2                                                         0.4                       0.6

                                                                                                                        VOL (V)

                                 Conditions: VDD = 3.3 V; on pins PIO0_4 and PIO0_5.

                    Fig 16. I2C-bus pins (high current sink): Typical LOW-level output current IOL versus
                                LOW-level output voltage VOL

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                                                 32-bit ARM Cortex-M0 microcontroller

                         15                                                                                                       002aae991

                     IOL                                                                                    T = 85 C
                    (mA)                                                                                         25 C

                         10                                                                                    -40 C

                    5

                    0

                             0              0.2                                                             0.4                   0.6

                                                                                                                        VOL (V)

                                 Conditions: VDD = 3.3 V; standard port pins and PIO0_7.

                    Fig 17. Typical LOW-level output current IOL versus LOW-level output voltage VOL

                       3.6                                                                                                        002aae992
                    VOH
                    (V)         T = 85 C
                                     25 C
                       3.2
                                   -40 C
                       2.8

                    2.4

                    2

                             0              8                                                               16                    24

                                                                                                                        IOH (mA)

                                 Conditions: VDD = 3.3 V; standard port pins.

                    Fig 18. Typical HIGH-level output voltage VOH versus HIGH-level output source current
                                IOH

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                        10                                                                                    002aae988

                     Ipu
                    (A)

                       -10

                    -30

                            T = 85 C
                                 25 C

                                -40 C
                    -50

                    -70

                            0           1           2  3                                                   4          5

                                                                                                              VI (V)

                                 Conditions: VDD = 3.3 V; standard port pins.

                    Fig 19. Typical pull-up current Ipu versus input voltage VI

                        80                                                                                    002aae989

                     Ipd                T = 85 C
                    (A)                      25 C

                        60                 -40 C

                    40

                    20

                    0

                            0           1           2  3                                                   4          5

                                                                                                              VI (V)

                                 Conditions: VDD = 3.3 V; standard port pins.

                    Fig 20. Typical pull-down current Ipd versus input voltage VI

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10. Dynamic characteristics

10.1 Flash memory

                    Table 9. Flash characteristics
                    Tamb = 40 C to +85 C, unless otherwise specified.

                    Symbol Parameter                Conditions                                            Min Typ             Max  Unit
                                                                                                                                   cycles
                    Nendu     endurance                                                                   [1] 10000 100000 -       years
                    tret      retention time                                                                                       years
                                                    powered                                               10       -          -    ms
                                                    unpowered
                                                                                                          20       -          -

                    ter       erase time            sector or multiple                                    95       100        105

                                                    consecutive sectors

                    tprog     programming time                                                            [2] 0.95 1          1.05 ms

                    [1] Number of program/erase cycles.

                    [2] Programming times are given for writing 256 bytes from RAM to the flash. Data must be written to the flash
                          in blocks of 256 bytes.

                    Table 10. EEPROM characteristics
                    Tamb = 40 C to +85 C; VDD = 2.7 V to 3.6 V. Based on JEDEC NVM qualification. Failure rate <
                    10 ppm for parts as specified below.

                    Symbol Parameter                Conditions          Min                                   Typ          Max Unit

                    fclk      clock frequency                           200                                   375          400 kHz
                    Nendu     endurance                                 100 000                               1 000 000
                    tret      retention time                            100                                   200          -       cycles
                                                                        150                                   300
                                                    powered                                                                -       years
                                                    unpowered
                                                                                                                           -       years

                    ter       erase time            64 bytes            -                                     1.8          -       ms

                    tprog     programming           64 bytes            -                                     1.1          -       ms

                              time

10.2 External clock

                    Table 11. Dynamic characteristic: external clock
                    Tamb = 40 C to +85 C; VDD over specified ranges.[1]

                    Symbol Parameter                Conditions             Min                                     Typ[2]  Max     Unit
                                                                                                                   -       25      MHz
                    fosc      oscillator frequency                         1                                       -       1000    ns
                    Tcy(clk)  clock cycle time                             40                                      -       -       ns
                    tCHCX     clock HIGH time                              Tcy(clk)  0.4                           -       -       ns
                    tCLCX     clock LOW time                               Tcy(clk)  0.4                           -       5       ns
                    tCLCH     clock rise time                              -                                       -       5       ns
                    tCHCL     clock fall time                              -

                    [1] Parameters are valid over operating temperature range unless otherwise specified.

                    [2] Typical ratings are not guaranteed. The values listed are at room temperature (25 C), nominal supply
                          voltages.

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                                                                                  32-bit ARM Cortex-M0 microcontroller

                                                                tCHCL      tCLCX             tCHCX
                                                                                            tCLCH

                                                                                   Tcy(clk)

                                                                                                                                                                             002aaa907

                    Fig 21. External clock timing (with an amplitude of at least Vi(RMS) = 200 mV)

10.3 Internal oscillators

                    Table 12. Dynamic characteristics: IRC
                    Tamb = 40 C to +85 C; 2.7 V  VDD  3.6 V[1].

                    Symbol Parameter                                   Conditions                                Min    Typ[2]      Max                                                 Unit
                                                                                                                 11.88  12          12.12                                               MHz
                    fosc(RC)         internal RC oscillator            -

                                     frequency

                    [1] Parameters are valid over operating temperature range unless otherwise specified.

                    [2] Typical ratings are not guaranteed. The values listed are at room temperature (25 C), nominal supply
                          voltages.

                     12.15                                                                                                          002aaf403
                       f
                                                VDD = 3.6 V
                    (MHz)                                3.3 V
                     12.05                               3.0 V
                                                         2.7 V
                     11.95                               2.4 V
                                                         2.0 V

                              11.85

                               -40              -15                    10          35                                   60          85

                                                                                                                        temperature (C)

                                 Conditions: Frequency values are typical values. 12 MHz  1 % accuracy is guaranteed for
                                 2.7 V  VDD  3.6 V and Tamb = 40 C to +85 C. Variations between parts may cause the IRC to
                                 fall outside the 12 MHz  1 % accuracy specification for voltages below 2.7 V.

                    Fig 22. Internal RC oscillator frequency versus temperature

                    Table 13.  Dynamic characteristics: Watchdog oscillator
                    Symbol
                    fosc(int)  Parameter             Conditions                                                                Min  Typ[1] Max Unit
                                                                                                                        [2][3] -    7.8 - kHz
                               internal oscillator DIVSEL = 0x1F, FREQSEL = 0x1
                                                                                                                        [2][3] -    1700 - kHz
                               frequency             in the WDTOSCCTRL register;

                                                     DIVSEL = 0x00, FREQSEL = 0xF
                                                     in the WDTOSCCTRL register

                    [1] Typical ratings are not guaranteed. The values listed are at nominal supply voltages.

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                    [2] The typical frequency spread over processing and temperature (Tamb = 40 C to +85 C) is 40 %.
                    [3] See the LPC11Uxx user manual.

         10.4 I/O pins

                    Table 14. Dynamic characteristics: I/O pins[1]
                    Tamb = 40 C to +85 C; 3.0 V  VDD  3.6 V.

                    Symbol Parameter Conditions                                                          Min  Typ     Max  Unit

                    tr       rise time pin configured as output                                          3.0  -       5.0  ns

                    tf       fall time  pin configured as output                                         2.5  -       5.0  ns

                    [1] Applies to standard port pins and RESET pin.

         10.5 I2C-bus

Table 15. Dynamic characteristic: I2C-bus pins[1]
Tamb = 40 C to +85 C.[2]

Symbol   Parameter                      Conditions                    Min                                        Max       Unit
                                                                      0                                          100       kHz
fSCL     SCL clock                      Standard-mode                 0                                          400       kHz
                                        Fast-mode                     0                                          1         MHz
         frequency                                                    -                                          300       ns

                                        Fast-mode Plus                20 + 0.1  Cb                               300       ns
                                                                      -                                          120       ns
tf       fall time           [4][5][6][7] of both SDA and SCL         4.7                                        -         s
                                                                      1.3                                        -         s
                                        signals                       0.5                                        -         s
                                                                      4.0                                        -         s
                                        Standard-mode                 0.6                                        -         s
                                                                      0.26                                       -         s
                                        Fast-mode                     0                                          -         s
                                                                      0                                          -         s
                                        Fast-mode Plus                0                                          -         s
                                                                      250                                        -         ns
tLOW     LOW period of the              Standard-mode                 100                                        -         ns
         SCL clock                      Fast-mode                     50                                         -         ns

                                        Fast-mode Plus

tHIGH    HIGH period of the             Standard-mode
         SCL clock                      Fast-mode

                                        Fast-mode Plus

tHD;DAT  data hold time      [3][4][8]  Standard-mode
                                        Fast-mode

                                        Fast-mode Plus

tSU;DAT  data set-up time    [9][10]    Standard-mode
                                        Fast-mode

                                        Fast-mode Plus

[1] See the I2C-bus specification UM10204 for details.

[2] Parameters are valid over operating temperature range unless otherwise specified.

[3] tHD;DAT is the data hold time that is measured from the falling edge of SCL; applies to data in transmission and the acknowledge.

[4] A device must internally provide a hold time of at least 300 ns for the SDA signal (with respect to the VIH(min) of the SCL signal) to
      bridge the undefined region of the falling edge of SCL.

[5] Cb = total capacitance of one bus line in pF.
[6] The maximum tf for the SDA and SCL bus lines is specified at 300 ns. The maximum fall time for the SDA output stage tf is specified at

      250 ns. This allows series protection resistors to be connected in between the SDA and the SCL pins and the SDA/SCL bus lines
      without exceeding the maximum specified tf.

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[7] In Fast-mode Plus, fall time is specified the same for both output stage and bus timing. If series resistors are used, designers should
      allow for this when considering bus timing.

[8] The maximum tHD;DAT could be 3.45 s and 0.9 s for Standard-mode and Fast-mode but must be less than the maximum of tVD;DAT or
      tVD;ACK by a transition time (see UM10204). This maximum must only be met if the device does not stretch the LOW period (tLOW) of the
      SCL signal. If the clock stretches the SCL, the data must be valid by the set-up time before it releases the clock.

[9] tSU;DAT is the data set-up time that is measured with respect to the rising edge of SCL; applies to data in transmission and the
      acknowledge.

[10] A Fast-mode I2C-bus device can be used in a Standard-mode I2C-bus system but the requirement tSU;DAT = 250 ns must then be met.
      This will automatically be the case if the device does not stretch the LOW period of the SCL signal. If such a device does stretch the
      LOW period of the SCL signal, it must output the next data bit to the SDA line tr(max) + tSU;DAT = 1000 + 250 = 1250 ns (according to the
      Standard-mode I2C-bus specification) before the SCL line is released. Also the acknowledge timing must meet this set-up time.

                  tf  tf                              tSU;DAT                                                        tVD;DAT
         70 %
SDA 30 %                70 %               70 %                               tHIGH
                         30 %              30 %
SCL                                      tHD;DAT               70 %                  70 %
                                                               30 %                  30 %
                                                70 %
                                                 30 %                   tLOW

S                              1 / fSCL

                                                                                                                              002aaf425

Fig 23. I2C-bus pins clock timing

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           10.6 SSP interface

Table 16. Dynamic characteristics of SPI pins in SPI mode

Symbol Parameter             Conditions                    Min                                           Typ  Max                Unit

SPI master (in SPI mode)                                                                                      -                  ns
                                                                                                                                 ns
Tcy(clk)   clock cycle time  full-duplex mode   [1]        50                                            -    -                  ns

                             when only transmitting [1] 40                                                    -                  ns
                                                                                                              -                  ns
tDS        data set-up time  in SPI mode        [2]        15                                            -    10                 ns
                                                                                                              -                  ns
                             2.4 V  VDD  3.6 V                                                                                   ns
                                                                                                              -
                             2.0 V  VDD < 2.4 V [2] 20                                                        -                  ns
                                                                                                              -                  ns
                             1.8 V  VDD < 2.0 V [2] 24                                                   -    3  Tcy(PCLK) + 11  ns
                                                                                                              2  Tcy(PCLK) + 5   ns
tDH        data hold time    in SPI mode        [2]        0                                             -                       ns

tv(Q)      data output valid time in SPI mode   [2]        -                                             -

th(Q)      data output hold time in SPI mode    [2]        0                                             -

SPI slave (in SPI mode)

Tcy(PCLK)  PCLK cycle time                                 20                                            -
tDS
tDH        data set-up time  in SPI mode        [3][4] 0                                                 -
tv(Q)
th(Q)      data hold time    in SPI mode        [3][4] 3  Tcy(PCLK) + 4 -

           data output valid time in SPI mode   [3][4] -                                                 -

           data output hold time in SPI mode    [3][4] -                                                 -

[1] Tcy(clk) = (SSPCLKDIV  (1 + SCR)  CPSDVSR) / fmain. The clock cycle time derived from the SPI bit rate Tcy(clk) is a function of the
      main clock frequency fmain, the SPI peripheral clock divider (SSPCLKDIV), the SPI SCR parameter (specified in the SSP0CR0 register),
      and the SPI CPSDVSR parameter (specified in the SPI clock prescale register).

[2] Tamb = 40 C to 85 C.

[3] Tcy(clk) = 12  Tcy(PCLK).

[4] Tamb = 25 C; for normal voltage supply range: VDD = 3.3 V.

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                                                        Tcy(clk)       tclk(H)                                      tclk(L)

                    SCK (CPOL = 0)                tv(Q)                                                                      th(Q)
                    SCK (CPOL = 1)       DATA VALID
                                                                              DATA VALID
                                  MOSI  DATA VALID
                                  MISO                                 tDS                                          tDH             CPHA = 1

                                                                                   DATA VALID

                                                 tv(Q)                                                              th(Q)
                                         DATA VALID
                    MOSI                                          DATA VALID
                    MISO                DATA VALID
                                                                  tDS  tDH                                                          CPHA = 0

                                                                       DATA VALID                                                        002aae829

                    Fig 24. SSP master timing in SPI mode

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                                                   SCK (CPOL = 0)                                      32-bit ARM Cortex-M0 microcontroller
                                                   SCK (CPOL = 1)
                                                                                        Tcy(clk)       tclk(H)  tclk(L)
                                                                 MOSI
                                                                 MISO                                  tDS      tDH

                                                                       DATA VALID                               DATA VALID

                                                                                 tv(Q)                                      th(Q)  CPHA = 1
                                                                        DATA VALID
                                                                                                              DATA VALID

                                                                                                  tDS  tDH

                    MOSI                                               DATA VALID                 DATA VALID
                    MISO
                                                                                 tv(Q)                          th(Q)              CPHA = 0
                                                                        DATA VALID                                                 002aae830
                                                                                                  DATA VALID

                    Fig 25. SSP slave timing in SPI mode

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                                                                                                                                         32-bit ARM Cortex-M0 microcontroller

11. Application information

                 11.1 Suggested USB interface solutions

                              VDD

                              USB_CONNECT

                    LPC11Uxx                   soft-connect switch

                                                                                                                                  R1                   USB-B
                                                                                                                                  1.5 k                connector

                                                                                 USB_VBUS                                                002aaf893
                                                                                 USB_DP RS = 33
                                                                                 USB_DM RS = 33
                                                                                 VSS

Fig 26. USB interface on a self-powered device

                              VDD

                    LPC11Uxx                                      R1
                                                                  1.5 k
                                                                                                                                                      USB-B
                              USB_VBUS                                                                                                                connector

                              USB_DP RS = 33                                                                                             002aaf894
                              USB_DM RS = 33
                              VSS

Fig 27. USB interface on a bus-powered device

11.2 XTAL input

                    The input voltage to the on-chip oscillators is limited to 1.8 V. If the oscillator is driven by a
                    clock in slave mode, it is recommended that the input be coupled through a capacitor with
                    Ci = 100 pF. To limit the input voltage to the specified range, choose an additional
                    capacitor to ground Cg which attenuates the input voltage by a factor Ci/(Ci + Cg). In slave
                    mode, a minimum of 200 mV (RMS) is needed.

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                                                            LPC1xxx

                                                         XTALIN

                                                            Ci       Cg

                                                            100 pF

                                                                                                                               002aae788

                      Fig 28. Slave mode operation of the on-chip oscillator

                    In slave mode, couple the input clock signal with a capacitor of 100 pF (Figure 28), with an
                    amplitude between 200 mV (RMS) and 1000 mV (RMS). This signal corresponds to a
                    square wave signal with a signal swing of between 280 mV and 1.4 V. The XTALOUT pin
                    in this configuration can be left unconnected.

                    External components and models used in oscillation mode are shown in Figure 29 and in
                    Table 17 and Table 18. Since the feedback resistance is integrated on chip, only a crystal
                    and the capacitances CX1 and CX2 need to be connected externally in case of
                    fundamental mode oscillation (L, CL and RS represent the fundamental frequency).
                    Capacitance CP in Figure 29 represents the parallel package capacitance and must not be
                    larger than 7 pF. Parameters FOSC, CL, RS and CP are supplied by the crystal
                    manufacturer.

                    LPC1xxx

                                                                                                   L

                    XTALIN                         XTALOUT

                                                                                                =  CL  CP

                                             XTAL

                                                                                                   RS

                    CX1                             CX2

                                                                                                                                                                         002aaf424

                    Fig 29. Oscillator modes and models: oscillation mode of operation and external crystal
                                model used for CX1/CX2 evaluation

                    Table 17. Recommended values for CX1/CX2 in oscillation mode (crystal and external
                                    components parameters) low frequency mode

                    Fundamental oscillation  Crystal load           Maximum crystal                    External load
                    frequency FOSC           capacitance CL         series resistance RS               capacitors CX1, CX2

                    1 MHz - 5 MHz            10 pF                  < 300                              18 pF, 18 pF

                                             20 pF                  < 300                              39 pF, 39 pF

                                             30 pF                  < 300                              57 pF, 57 pF

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                    Table 17. Recommended values for CX1/CX2 in oscillation mode (crystal and external
                                    components parameters) low frequency mode

                    Fundamental oscillation  Crystal load    Maximum crystal                    External load
                    frequency FOSC           capacitance CL  series resistance RS               capacitors CX1, CX2

                    5 MHz - 10 MHz           10 pF           < 300                              18 pF, 18 pF

                                             20 pF           < 200                              39 pF, 39 pF

                                             30 pF           < 100                              57 pF, 57 pF

                    10 MHz - 15 MHz          10 pF           < 160                              18 pF, 18 pF

                                             20 pF           < 60                               39 pF, 39 pF

                    15 MHz - 20 MHz          10 pF           < 80                               18 pF, 18 pF

                    Table 18. Recommended values for CX1/CX2 in oscillation mode (crystal and external
                                    components parameters) high frequency mode

                    Fundamental oscillation  Crystal load    Maximum crystal                    External load
                    frequency FOSC           capacitance CL  series resistance RS               capacitors CX1, CX2

                    15 MHz - 20 MHz          10 pF           < 180                              18 pF, 18 pF

                                             20 pF           < 100                              39 pF, 39 pF

                    20 MHz - 25 MHz          10 pF           < 160                              18 pF, 18 pF

                                             20 pF           < 80                               39 pF, 39 pF

11.3 XTAL Printed-Circuit Board (PCB) layout guidelines

          Follow these guidelines for PCB layout:

          Connect the crystal on the PCB as close as possible to the oscillator input and output

               pins of the chip.

          Take care that the load capacitors Cx1, Cx2, and Cx3 in case of third overtone crystal

               use have a common ground plane.

          Connect the external components to the ground plain.
          To keep parasitics and the noise coupled in via the PCB as small as possible, keep

               loops as small as possible.

          Choose smaller values of Cx1 and Cx2 if parasitics of the PCB layout increase.

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11.4 Standard I/O pad configuration

         Figure 30 shows the possible pin modes for standard I/O pins with analog input function:

          Digital output driver
          Digital input: Pull-up enabled/disabled
          Digital input: Pull-down enabled/disabled
          Digital input: Repeater mode enabled/disabled
          Analog input

                      pin configured     output            output enable                                                        VDD
                    as digital output                                                                                           ESD
                                                               pull-up enable
                                 driver                     pull-down enable                                                                        PIN
                                                                                                                                    ESD

                                                                                                                     VDD        VSS

                                                                                                                     weak
                                                                                                                     pull-up

                    pin configured       repeater mode                                                               weak
                    as digital input               enable                                                            pull-down

                                         data input

                                                            select analog input

                     pin configured      analog input                                                                                002aaf304
                    as analog input

                    Fig 30. Standard I/O pad configuration

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11.5 Reset pad configuration

                                                        VDD                                                 VDD
                                                                                                            ESD
                                                                VDD

                                                     Rpu

                    reset      20 ns RC                                                                                     PIN
                           GLITCH FILTER                                                               ESD

                                                                                                       VSS       002aaf274

                    Fig 31. Reset pad configuration

11.6 ADC usage notes

         The following guidelines show how to increase the performance of the ADC in a noisy
         environment beyond the ADC specifications listed in Table 6:

          The ADC input trace must be short and as close as possible to the LPC11U2x chip.
          Shield The ADC input traces from fast switching digital signals and noisy power

               supply lines.

          The ADC and the digital core share the same power supply. Therefore, filter the power

               supply line adequately.

          To improve the ADC performance in a noisy environment, put the device in Sleep

               mode during the ADC conversion.

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12. Package outline                                                                              32-bit ARM Cortex-M0 microcontroller

HVQFN33: plastic thermal enhanced very thin quad flat package; no leads;
33 terminals; body 7 x 7 x 0.85 mm

                                                         D                  BA

            terminal 1
            index area

                                                                                   E   A     A1

                                                                                                                                                               c

                                                                                                                                              detail X

                                                       e1   b           v CAB                                                                           C
                                             e                                                                                                              y
                                   9                               16   wC                                                              y1 C
                    L
                         8                                              17
                                                                             e
                    Eh                                                             e2

                        1           33                                  24

            terminal 1          32                             25                                                                                         X

            index area              Dh

                                                               0            2.5           5 mm

Dimensions                                                                  scale

Unit        A(1) A1 b           c D(1) Dh E(1) Eh e e1 e2 L                                  v   w                                      y y1

max 1.00 0.05 0.35                  7.1 4.85 7.1 4.85                                  0.75

mm nom 0.85 0.02 0.28 0.2 7.0 4.70 7.0 4.70 0.65 4.55 4.55 0.60 0.1 0.05 0.08 0.1

min 0.80 0.00 0.23                  6.9 4.55 6.9 4.55                                  0.45

Note                                                                                                                                                                            hvqfn33_po
1. Plastic or metal protrusions of 0.075 mm maximum per side are not included.
                                                                                                                                                                       Issue date
Outline                                                     References                                                                        European                 09-03-17
version                                                                                                                                       projection               09-03-23
                           IEC      JEDEC                               JEITA
                                                                                                                                                                NXP B.V. 2012. All rights reserved.
                                                                        ---
                                                                                                                                                                                  56 of 70
Fig 32. Package outline HVQFN33 (7 x 7 x 0.85 mm)

LPC11U2X                                                    All information provided in this document is subject to legal disclaimers.

Product data sheet                                                     Rev. 2 -- 13 January 2012
NXP Semiconductors                                                                                                  LPC11U2x

                                                                                                        32-bit ARM Cortex-M0 microcontroller

HVQFN33: plastic thermal enhanced very thin quad flat package; no leads;
32 terminals; body 5 x 5 x 0.85 mm

                                     D                                               BA

terminal 1
index area

                                                                                                        A

                                                                                        E                            A1

                                                                                                                                                     c

                                                                                                                         detail X

                                                                                                                                               C
                                     e1

                           e             1/2 e b                                        v CAB              y1 C                                   y

                                                                                        wC

                       9                                                     16

         L

                    8                                                            17

                                                                                     e

            Eh                                                                              e2

                                                                                     1/2 e

                    1                                                            24

terminal 1             32                                                    25

index area

                                     Dh                                                                                              X

                                                                          0              2.5         5 mm
Dimensions (mm are the original dimensions)                                             scale

Unit(1) A(1) A1 b               c D(1) Dh E(1) Eh e e1 e2 L                                          v     w             y y1

max                 0.05 0.30        5.1 3.75 5.1 3.75                                          0.5

mm nom 0.85                     0.2                                              0.5 3.5 3.5         0.1 0.05 0.05 0.1

min                 0.00 0.18        4.9 3.45 4.9 3.45                                          0.3

Note                                                                                                                                                        hvqfn33f_po
1. Plastic or metal protrusions of 0.075 mm maximum per side are not included.
                                                                                                                                                     Issue date
Outline                                           References                                                             European
version                                                                                                                  projection                  11-10-11
                           IEC           JEDEC                                   JEITA                                                               11-10-17

                                         MO-220

Fig 33. Package outline HVQFN33 (5 x 5 x 0.85 mm)

LPC11U2X                                 All information provided in this document is subject to legal disclaimers.                                  NXP B.V. 2012. All rights reserved.

Product data sheet                                  Rev. 2 -- 13 January 2012                                                                                           57 of 70
NXP Semiconductors                                                                                                          LPC11U2x

                                                                                                                32-bit ARM Cortex-M0 microcontroller

LQFP48: plastic low profile quad flat package; 48 leads; body 7 x 7 x 1.4 mm                                                                         SOT313-2

                                                                                                       c

         y
                                                     X

            36                                    25                           A
    37
                                                         24 Z E

                                                                     e         E HE                             A     A2                                        (A 3)
                                                                                                                           A1
                                                                     wM                                                                                                   
    48                      pin 1 index                            bp                                                                                  Lp
               1                                         13                                                                                         L
                   e                    wM                                                                                           detail X
                            bp                    12

                                  D               ZD               vM A
                                 HD
                                                         B
                                                                           vM B

                                                         0               2.5                              5 mm

                                                                   scale

DIMENSIONS (mm are the original dimensions)

             A                              c D(1) E(1) e                HD HE L                                Lp      v      w     y ZD (1) ZE (1)
UNIT max. A1 A2 A3 bp

mm  1.6   0.20        1.45  0.25  0.27      0.18  7.1    7.1  0.5        9.15 9.15                        1     0.75    0.2    0.12  0.1  0.95 0.95  7o
          0.05        1.35        0.17      0.12  6.9    6.9             8.85 8.85                              0.45                      0.55 0.55  0o

Note
1. Plastic or metal protrusions of 0.25 mm maximum per side are not included.

OUTLINE                                                REFERENCES                                                               EUROPEAN   ISSUE DATE
VERSION                                                                                                                        PROJECTION
                         IEC                      JEDEC            JEITA                                                                     00-01-19
SOT313-2              136E05                                                                                                                 03-02-25
                                            MS-026

Fig 34. Package outline LQFP48 (SOT313-2)

LPC11U2X                                    All information provided in this document is subject to legal disclaimers.                      NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                                                                                           LPC11U2x

                                                                                                 32-bit ARM Cortex-M0 microcontroller

LQFP64: plastic low profile quad flat package; 64 leads; body 10 x 10 x 1.4 mm                                                                                   SOT314-2

       y                                        X                                          c
                                                                                  A
            48                                          33
      49                                                      32 Z E

                                                                      e                          A A2                                                            (A 3)
                                                                                   E HE                    A1
                                                                                                                                                                           
                                                                    wM                                                                                   Lp
                                                                   bp                                                                                  L

      64                       pin 1 index                  17
              1                                       16
                                                      ZD                                                                            detail X

                        e                                                  vM A

                                 bp         wM

                                       D                           B
                                                                       vM B
                                     HD

                                                                0          2.5           5 mm

                                                                           scale

DIMENSIONS (mm are the original dimensions)

UNIT    A           A1     A2    A3         bp  c D(1) E(1) e              HD HE L               Lp v                            w     y      Z D (1)  Z    (1)  
      max.                                                                                                                                                E

mm    1.6           0.20   1.45  0.25     0.27  0.18  10.1   10.1     0.5  12.15 12.15        1  0.75                       0.2  0.12  0.1    1.45 1.45          7o
                    0.05   1.35           0.17  0.12  9.9    9.9           11.85 11.85           0.45                                         1.05 1.05          0o

Note
1. Plastic or metal protrusions of 0.25 mm maximum per side are not included.

OUTLINE                                               REFERENCES                                                                  EUROPEAN                ISSUE DATE
VERSION                                                                                                                          PROJECTION
                                 IEC                  JEDEC                JEITA                                                                            00-01-19
SOT314-2                       136E10                                                                                                                       03-02-25
                                                MS-026

Fig 35. Package outline LQFP64 (SOT314-2)

LPC11U2X                                        All information provided in this document is subject to legal disclaimers.                              NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                                                                                    LPC11U2x

                                                                                          32-bit ARM Cortex-M0 microcontroller

TFBGA48: plastic thin fine-pitch ball grid array package; 48 balls; body 4.5 x 4.5 x 0.7 mm                                              SOT1155-2

                                                       D                   BA

            ball A1
            index area

                                                                                  E    A  A2

                                                                                                                A1

                                                                                                                      detail X

                                    e1                                                                                            C
                                                                                                                                      y
                                 e                        1/2 e b          v C A B                             y1 C
                                                                           w C                                                     X

                         H                                                   e
                         G
                         F                                                         e2
                         E                                                 1/2 e
                         D
                         C  12345678
                         B
                         A

            ball A1
            index area

                                                          0                               5 mm

Dimensions                                                                 scale

Unit        A A1 A2 b D E e e1 e2 v w y y1

        max 1.10 0.30 0.80 0.35 4.6 4.6
mm nom 0.95 0.25 0.70 0.30 4.5 4.5 0.5 3.5 3.5 0.15 0.05 0.08 0.1

        min 0.85 0.20 0.65 0.25 4.4 4.4

Outline                                                        References                                             European                          sot1155-2_po
                                                                                                                      projection
version                     IEC     JEDEC                                  JEITA                                                                 Issue date
                                                                                                                                                  11-01-18
SOT1155-2                                                 ---                                                                                     11-03-01

Fig 36. Package outline TFBGA48 (SOT1155-2)                                                                                              NXP B.V. 2012. All rights reserved.

LPC11U2X                            All information provided in this document is subject to legal disclaimers.                                              60 of 70

Product data sheet                             Rev. 2 -- 13 January 2012
NXP Semiconductors                                                                              LPC11U2x

13. Soldering                                                                       32-bit ARM Cortex-M0 microcontroller

  Footprint information for reflow soldering of HVQFN33 package

                            see detail X        Hx
                                                Gx

                                                                     P

                            Hy Gy SLy           nSPx                                                                           Ay
                                                                   nSPy                                                  By

                                C

                                                                                 D
                                                                     SLx
                                                                      Bx
                                                                      Ax

   solder land                                                                                                                                     0.60
   solder paste                                                                                                                                   0.30
   occupied area
                                                                                                                                      detail X

Dimensions in mm

P           Ax      Ay  Bx  By            C  D  Gx Gy Hx                            Hy SLx SLy nSPx nSPy

0.5 5.95 5.95 4.25 4.25 0.85 0.27 5.25 5.25 6.2                                     6.2 3.75 3.75                                  3  3

Issue date  11-11-15                                                                                                                                     002aag766
            11-11-20

Fig 37. Reflow soldering for the HVQFN33 (5x5) package

LPC11U2X                                     All information provided in this document is subject to legal disclaimers.                   NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                                                                     LPC11U2x

                                                                           32-bit ARM Cortex-M0 microcontroller

Footprint information for reflow soldering of HVQFN33 package

                                             OID = 8.20 OA                     W = 0.30 CU

                                           PID = 7.25 PA+OA

                                            OwDtot = 5.10 OA

                                                 evia = 4.25
                                        0.20 SR
                                        chamfer (4)

                                                                 e = 0.65

OIE = 8.20 OA
      OwEtot = 5.10 OA

             EHS = 4.85 CU
                    4.55 SR

                         SEhtot = 2.70 SP
                                  GapE = 0.70 SP

                                         SPE = 1.00 SP
                                                                                                                                             0.45 DM

                                                                                                                                                    evia = 1.05
                                                                                                                                                           evia = 4.25
                                                                                                                                                                  LbE = 5.80 CU
                                                                                                                                                                         PIE = 7.25 PA+OA
                                                                                                                                                                                LaE = 7.95 CU

                      SPD = 1.00 SP                                            0.45 DM

                                                               GapD = 0.70 SP

                                                         evia = 2.40                                       B-side
                                                     SDhtot = 2.70 SP
                                                                                                                      Solder resist
                                                          4.55 SR                                                     covered via
                                                     DHS = 4.85 CU
                                                     LbD = 5.80 CU                                                    0.30 PH
                                                     LaD = 7.95 CU                                                      0.60 SR cover
                                                                                                                        0.60 CU

                                                                                                  (A-side fully covered)
                                                                                                   number of vias: 20

solder land           solder land plus solder paste

solder paste deposit  solder resist                  Remark:                                      001aao134
occupied area         Dimensions in mm               Stencil thickness: 0.125 mm

Fig 38. Reflow soldering for the HVQFN33 (7x7) package

LPC11U2X              All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

Product data sheet               Rev. 2 -- 13 January 2012                                                           62 of 70
NXP Semiconductors                                                                        LPC11U2x

                                                                              32-bit ARM Cortex-M0 microcontroller

Footprint information for reflow soldering of LQFP48 package                                                                       SOT313-2

                                                                 Hx
                                                                 Gx

                                                P2           P1      (0.125)

                    Hy Gy                                                                                                   By Ay

                                     C              D2 (8)                   D1

                    solder land                                  Bx
                    occupied area                                Ax

                                                               Generic footprint pattern
                                            Refer to the package outline drawing for actual layout

DIMENSIONS in mm

P1 P2               Ax     Ay           Bx  By      C  D1 D2 Gx Gy Hx Hy

0.500 0.560 10.350 10.350 7.350 7.350 1.500 0.280 0.500 7.500 7.500 10.650 10.650                                                             sot313-2_fr

Fig 39. Reflow soldering for the LQFP48 package                                                                              NXP B.V. 2012. All rights reserved.

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Product data sheet                                         Rev. 2 -- 13 January 2012
NXP Semiconductors                                                                                    LPC11U2x

  Footprint information for reflow soldering of TFBGA48 package                           32-bit ARM Cortex-M0 microcontroller

                                                                                                                                           SOT1155-2

                                                                                      Hx
                                                         P
                                 P

                        Hy

                                                                                                                               see detail X

                    solder land                                                                                                   SL
                    solder paste deposit                                                                                          SP
                    solder land plus solder paste                                                                                 SR
                    occupied area
                    solder resist                                                                                              detail X

DIMENSIONS in mm

P  SL               SP  SR  Hx  Hy

0.50 0.225 0.275 0.325 4.75 4.75                                                                                                             sot1155-2_fr

Fig 40. Reflow soldering for the TFBGA48 package

LPC11U2X                                           All information provided in this document is subject to legal disclaimers.                NXP B.V. 2012. All rights reserved.

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                                                                              32-bit ARM Cortex-M0 microcontroller

Footprint information for reflow soldering of LQFP64 package                                                                       SOT314-2

                                                                 Hx
                                                                 Gx

                                                P2           P1      (0.125)

                    Hy Gy                                                                                                   By Ay

                                     C              D2 (8)                   D1

                    solder land                                  Bx
                    occupied area                                Ax

                                                               Generic footprint pattern
                                            Refer to the package outline drawing for actual layout

DIMENSIONS in mm

P1  P2 Ax                  Ay           Bx  By  C            D1 D2 Gx Gy Hx Hy

0.500 0.560 13.300 13.300 10.300 10.300 1.500 0.280 0.400 10.500 10.500 13.550 13.550                                                         sot314-2_fr

Fig 41. Reflow soldering for the LQFP64 package                                                                              NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                                                      LPC11U2x

                                                            32-bit ARM Cortex-M0 microcontroller

14. Abbreviations

                    Table 19. Abbreviations

                    Acronym  Description

                    A/D      Analog-to-Digital

                    ADC      Analog-to-Digital Converter

                    AHB      Advanced High-performance Bus

                    APB      Advanced Peripheral Bus

                    BOD      BrownOut Detection

                    GPIO     General Purpose Input/Output

                    JTAG     Joint Test Action Group

                    PLL      Phase-Locked Loop

                    RC       Resistor-Capacitor

                    SPI      Serial Peripheral Interface

                    SSI      Serial Synchronous Interface

                    SSP      Synchronous Serial Port

                    TAP      Test Access Port

                    USART    Universal Synchronous Asynchronous Receiver/Transmitter

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NXP Semiconductors                                                                       LPC11U2x

                                                                             32-bit ARM Cortex-M0 microcontroller

15. Revision history

Table 20. Revision history

Document ID         Release date Data sheet status    Change notice                                       Supersedes
                                                                                                          LPC11U2X v.1
LPC11U2X v.2        20120113  Product data sheet      -
Modifications:                                                                                            -
                            Use of USB with power profiles specified (Section 7.17.5.1).

                            Power consumption data added in Section 9.2.

                            SSP dynamic characteristics added (Table 16).

                            IRC dynamic characteristics added (Table 12).

                            Data sheet status changed to Product data sheet.

LPC11U2X v.1        20111129  Preliminary data sheet  -

LPC11U2X                      All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

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NXP Semiconductors                                                                             LPC11U2x

                                                                                   32-bit ARM Cortex-M0 microcontroller

16. Legal information

16.1 Data sheet status

Document status[1][2]           Product status[3]  Definition
Objective [short] data sheet    Development        This document contains data from the objective specification for product development.
Preliminary [short] data sheet  Qualification      This document contains data from the preliminary specification.
Product [short] data sheet      Production         This document contains the product specification.

[1] Please consult the most recently issued document before initiating or completing a design.

[2] The term `short data sheet' is explained in section "Definitions".

[3] The product status of device(s) described in this document may have changed since this document was published and may differ in case of multiple devices. The latest product status
        information is available on the Internet at URL http://www.nxp.com.

16.2 Definitions                                                                   Suitability for use -- NXP Semiconductors products are not designed,
                                                                                   authorized or warranted to be suitable for use in life support, life-critical or
Draft -- The document is a draft version only. The content is still under          safety-critical systems or equipment, nor in applications where failure or
internal review and subject to formal approval, which may result in                malfunction of an NXP Semiconductors product can reasonably be expected
modifications or additions. NXP Semiconductors does not give any                   to result in personal injury, death or severe property or environmental
representations or warranties as to the accuracy or completeness of                damage. NXP Semiconductors and its suppliers accept no liability for
information included herein and shall have no liability for the consequences of    inclusion and/or use of NXP Semiconductors products in such equipment or
use of such information.                                                           applications and therefore such inclusion and/or use is at the customer's own
                                                                                   risk.
Short data sheet -- A short data sheet is an extract from a full data sheet
with the same product type number(s) and title. A short data sheet is intended     Applications -- Applications that are described herein for any of these
for quick reference only and should not be relied upon to contain detailed and     products are for illustrative purposes only. NXP Semiconductors makes no
full information. For detailed and full information see the relevant full data     representation or warranty that such applications will be suitable for the
sheet, which is available on request via the local NXP Semiconductors sales        specified use without further testing or modification.
office. In case of any inconsistency or conflict with the short data sheet, the
full data sheet shall prevail.                                                     Customers are responsible for the design and operation of their applications
                                                                                   and products using NXP Semiconductors products, and NXP Semiconductors
Product specification -- The information and data provided in a Product            accepts no liability for any assistance with applications or customer product
data sheet shall define the specification of the product as agreed between         design. It is customer's sole responsibility to determine whether the NXP
NXP Semiconductors and its customer, unless NXP Semiconductors and                 Semiconductors product is suitable and fit for the customer's applications and
customer have explicitly agreed otherwise in writing. In no event however,         products planned, as well as for the planned application and use of
shall an agreement be valid in which the NXP Semiconductors product is             customer's third party customer(s). Customers should provide appropriate
deemed to offer functions and qualities beyond those described in the              design and operating safeguards to minimize the risks associated with their
Product data sheet.                                                                applications and products.

16.3 Disclaimers                                                                   NXP Semiconductors does not accept any liability related to any default,
                                                                                   damage, costs or problem which is based on any weakness or default in the
Limited warranty and liability -- Information in this document is believed to      customer's applications or products, or the application or use by customer's
be accurate and reliable. However, NXP Semiconductors does not give any            third party customer(s). Customer is responsible for doing all necessary
representations or warranties, expressed or implied, as to the accuracy or         testing for the customer's applications and products using NXP
completeness of such information and shall have no liability for the               Semiconductors products in order to avoid a default of the applications and
consequences of use of such information. NXP Semiconductors takes no               the products or of the application or use by customer's third party
responsibility for the content in this document if provided by an information      customer(s). NXP does not accept any liability in this respect.
source outside of NXP Semiconductors.
                                                                                   Limiting values -- Stress above one or more limiting values (as defined in
In no event shall NXP Semiconductors be liable for any indirect, incidental,       the Absolute Maximum Ratings System of IEC 60134) will cause permanent
punitive, special or consequential damages (including - without limitation - lost  damage to the device. Limiting values are stress ratings only and (proper)
profits, lost savings, business interruption, costs related to the removal or      operation of the device at these or any other conditions above those given in
replacement of any products or rework charges) whether or not such                 the Recommended operating conditions section (if present) or the
damages are based on tort (including negligence), warranty, breach of              Characteristics sections of this document is not warranted. Constant or
contract or any other legal theory.                                                repeated exposure to limiting values will permanently and irreversibly affect
                                                                                   the quality and reliability of the device.
Notwithstanding any damages that customer might incur for any reason
whatsoever, NXP Semiconductors' aggregate and cumulative liability towards         Terms and conditions of commercial sale -- NXP Semiconductors
customer for the products described herein shall be limited in accordance          products are sold subject to the general terms and conditions of commercial
with the Terms and conditions of commercial sale of NXP Semiconductors.            sale, as published at http://www.nxp.com/profile/terms, unless otherwise
                                                                                   agreed in a valid written individual agreement. In case an individual
Right to make changes -- NXP Semiconductors reserves the right to make             agreement is concluded only the terms and conditions of the respective
changes to information published in this document, including without               agreement shall apply. NXP Semiconductors hereby expressly objects to
limitation specifications and product descriptions, at any time and without        applying the customer's general terms and conditions with regard to the
notice. This document supersedes and replaces all information supplied prior       purchase of NXP Semiconductors products by customer.
to the publication hereof.
                                                                                   No offer to sell or license -- Nothing in this document may be interpreted or
                                                                                   construed as an offer to sell products that is open for acceptance or the grant,
                                                                                   conveyance or implication of any license under any copyrights, patents or
                                                                                   other industrial or intellectual property rights.

LPC11U2X                                           All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

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                                                                                    32-bit ARM Cortex-M0 microcontroller

Export control -- This document as well as the item(s) described herein             whenever customer uses the product for automotive applications beyond
may be subject to export control regulations. Export might require a prior          NXP Semiconductors' specifications such use shall be solely at customer's
authorization from competent authorities.                                           own risk, and (c) customer fully indemnifies NXP Semiconductors for any
                                                                                    liability, damages or failed product claims resulting from customer design and
Non-automotive qualified products -- Unless this data sheet expressly               use of the product for automotive applications beyond NXP Semiconductors'
states that this specific NXP Semiconductors product is automotive qualified,       standard warranty and NXP Semiconductors' product specifications.
the product is not suitable for automotive use. It is neither qualified nor tested
in accordance with automotive testing or application requirements. NXP              16.4 Trademarks
Semiconductors accepts no liability for inclusion and/or use of
non-automotive qualified products in automotive equipment or applications.          Notice: All referenced brands, product names, service names and trademarks
                                                                                    are the property of their respective owners.
In the event that customer uses the product for design-in and use in                I2C-bus -- logo is a trademark of NXP B.V.
automotive applications to automotive specifications and standards, customer
(a) shall use the product without NXP Semiconductors' warranty of the
product for such automotive applications, use and specifications, and (b)

17. Contact information

For more information, please visit: http://www.nxp.com
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LPC11U2X            All information provided in this document is subject to legal disclaimers.   NXP B.V. 2012. All rights reserved.

Product data sheet             Rev. 2 -- 13 January 2012                                                           69 of 70
NXP Semiconductors                                                                                       LPC11U2x

                                                                                             32-bit ARM Cortex-M0 microcontroller

18. Contents

1         General description . . . . . . . . . . . . . . . . . . . . . . 1        7.17.5    Power control . . . . . . . . . . . . . . . . . . . . . . . . . 24
                                                                                   7.17.5.1  Power profiles . . . . . . . . . . . . . . . . . . . . . . . . 25
2         Features and benefits . . . . . . . . . . . . . . . . . . . . 1          7.17.5.2  Sleep mode . . . . . . . . . . . . . . . . . . . . . . . . . . 25
                                                                                   7.17.5.3  Deep-sleep mode. . . . . . . . . . . . . . . . . . . . . . 25
3         Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3   7.17.5.4  Power-down mode . . . . . . . . . . . . . . . . . . . . . 25
                                                                                   7.17.5.5  Deep power-down mode . . . . . . . . . . . . . . . . 26
4         Ordering information . . . . . . . . . . . . . . . . . . . . . 3         7.17.6    System control . . . . . . . . . . . . . . . . . . . . . . . . 26
                                                                                   7.17.6.1  Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
4.1       Ordering options . . . . . . . . . . . . . . . . . . . . . . . . 3       7.17.6.2  Brownout detection . . . . . . . . . . . . . . . . . . . . 26
                                                                                   7.17.6.3  Code security (Code Read Protection - CRP) 26
5         Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . 4      7.17.6.4  APB interface . . . . . . . . . . . . . . . . . . . . . . . . . 27
                                                                                   7.17.6.5  AHBLite . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
6         Pinning information . . . . . . . . . . . . . . . . . . . . . . 5        7.17.6.6  External interrupt inputs . . . . . . . . . . . . . . . . . 27
                                                                                   7.18      Emulation and debugging . . . . . . . . . . . . . . . 28
6.1       Pinning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

6.2       Pin description . . . . . . . . . . . . . . . . . . . . . . . . . 9

7         Functional description . . . . . . . . . . . . . . . . . . 14

7.1       On-chip flash programming memory . . . . . . . 14                        8         Limiting values . . . . . . . . . . . . . . . . . . . . . . . . 29
7.2       EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
7.3       SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14    9         Static characteristics . . . . . . . . . . . . . . . . . . . 30
7.4       On-chip ROM . . . . . . . . . . . . . . . . . . . . . . . . . 14
7.5       Memory map. . . . . . . . . . . . . . . . . . . . . . . . . . 15         9.1       BOD static characteristics . . . . . . . . . . . . . . . 36
7.6       Nested Vectored Interrupt Controller (NVIC) . 16
7.6.1     Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16    9.2       Power consumption . . . . . . . . . . . . . . . . . . . 36
7.6.2     Interrupt sources. . . . . . . . . . . . . . . . . . . . . . . 17
7.7       IOCON block . . . . . . . . . . . . . . . . . . . . . . . . . 17         9.3       Peripheral power consumption . . . . . . . . . . . 39
7.7.1     Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
7.8       General-Purpose Input/Output GPIO . . . . . . . 17                       9.4       Electrical pin characteristics. . . . . . . . . . . . . . 41
7.8.1     Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
7.9       USB interface . . . . . . . . . . . . . . . . . . . . . . . . 18         10        Dynamic characteristics. . . . . . . . . . . . . . . . . 44
7.9.1     Full-speed USB device controller . . . . . . . . . . 18
7.9.1.1   Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18    10.1      Flash memory . . . . . . . . . . . . . . . . . . . . . . . . 44
7.10      USART . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
7.10.1    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19    10.2      External clock. . . . . . . . . . . . . . . . . . . . . . . . . 44
7.11      SSP serial I/O controller . . . . . . . . . . . . . . . . . 19
7.11.1    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19    10.3      Internal oscillators . . . . . . . . . . . . . . . . . . . . . 45
7.12      I2C-bus serial I/O controller . . . . . . . . . . . . . . 19
7.12.1    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20    10.4      I/O pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
7.13      10-bit ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
7.13.1    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20    10.5      I2C-bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
7.14      General purpose external event
          counter/timers . . . . . . . . . . . . . . . . . . . . . . . . . 20      10.6      SSP interface . . . . . . . . . . . . . . . . . . . . . . . . . 48
7.14.1    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
7.15      System tick timer . . . . . . . . . . . . . . . . . . . . . . 21         11        Application information . . . . . . . . . . . . . . . . . 51
7.16      Windowed WatchDog Timer (WWDT) . . . . . . 21
7.16.1    Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21    11.1      Suggested USB interface solutions . . . . . . . . 51
7.17      Clocking and power control . . . . . . . . . . . . . . 22
7.17.1    Integrated oscillators . . . . . . . . . . . . . . . . . . . 22          11.2      XTAL input . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
7.17.1.1  Internal RC oscillator . . . . . . . . . . . . . . . . . . . 23
7.17.1.2  System oscillator . . . . . . . . . . . . . . . . . . . . . . 24         11.3      XTAL Printed-Circuit Board (PCB) layout
7.17.1.3  Watchdog oscillator . . . . . . . . . . . . . . . . . . . . 24
7.17.2    System PLL and USB PLL . . . . . . . . . . . . . . . 24                            guidelines. . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
7.17.3    Clock output . . . . . . . . . . . . . . . . . . . . . . . . . . 24
7.17.4    Wake-up process . . . . . . . . . . . . . . . . . . . . . . 24           11.4      Standard I/O pad configuration . . . . . . . . . . . 54

                                                                                   11.5      Reset pad configuration . . . . . . . . . . . . . . . . . 55

                                                                                   11.6      ADC usage notes. . . . . . . . . . . . . . . . . . . . . . 55

                                                                                   12        Package outline. . . . . . . . . . . . . . . . . . . . . . . . 56

                                                                                   13        Soldering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

                                                                                   14        Abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . 66

                                                                                   15        Revision history . . . . . . . . . . . . . . . . . . . . . . . 67

                                                                                   16        Legal information . . . . . . . . . . . . . . . . . . . . . . 68

                                                                                   16.1      Data sheet status . . . . . . . . . . . . . . . . . . . . . . 68

                                                                                   16.2      Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

                                                                                   16.3      Disclaimers . . . . . . . . . . . . . . . . . . . . . . . . . . 68

                                                                                   16.4      Trademarks . . . . . . . . . . . . . . . . . . . . . . . . . . 69

                                                                                   17        Contact information . . . . . . . . . . . . . . . . . . . . 69

                                                                                   18        Contents. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

                                                                                   Please be aware that important notices concerning this document and the product(s)
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                                                                                                                                                            Date of release: 13 January 2012
                                                                                                                                                             Document identifier: LPC11U2X

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