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LM3S2965-IQC20-A0T

器件型号:LM3S2965-IQC20-A0T
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:ETC2
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器件描述

32-BIT, FLASH, 50 MHz, RISC MICROCONTROLLER, PQFP100

32位, FLASH, 50 MHz, 精简指令集微控制器, PQFP100

参数

LM3S2965-IQC20-A0T功能数量 1
LM3S2965-IQC20-A0T端子数量 100
LM3S2965-IQC20-A0T最大工作温度 85 Cel
LM3S2965-IQC20-A0T最小工作温度 -40 Cel
LM3S2965-IQC20-A0T最大供电/工作电压 2.75 V
LM3S2965-IQC20-A0T最小供电/工作电压 2.25 V
LM3S2965-IQC20-A0T额定供电电压 2.5 V
LM3S2965-IQC20-A0T外部数据总线宽度 0.0
LM3S2965-IQC20-A0T输入输出总线数量 56
LM3S2965-IQC20-A0T线速度 50 MHz
LM3S2965-IQC20-A0T加工封装描述 绿色, MS-026BED, LQFP-100
LM3S2965-IQC20-A0T无铅 Yes
LM3S2965-IQC20-A0T欧盟RoHS规范 Yes
LM3S2965-IQC20-A0T中国RoHS规范 Yes
LM3S2965-IQC20-A0T状态 ACTIVE
LM3S2965-IQC20-A0T包装形状 SQUARE
LM3S2965-IQC20-A0T包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
LM3S2965-IQC20-A0T表面贴装 Yes
LM3S2965-IQC20-A0T端子形式 GULL WING
LM3S2965-IQC20-A0T端子间距 0.5000 mm
LM3S2965-IQC20-A0T端子涂层
LM3S2965-IQC20-A0T端子位置
LM3S2965-IQC20-A0T包装材料 塑料/环氧树脂
LM3S2965-IQC20-A0T温度等级 INDUSTRIAL
LM3S2965-IQC20-A0TADC通道 Yes
LM3S2965-IQC20-A0T地址总线宽度 0.0
LM3S2965-IQC20-A0T位数 32
LM3S2965-IQC20-A0T最大FCLK时钟频率 50 MHz
LM3S2965-IQC20-A0T微处理器类型 精简指令集微控制器
LM3S2965-IQC20-A0TPWM通道 Yes
LM3S2965-IQC20-A0TROM编程 FLASH

LM3S2965-IQC20-A0T器件文档内容

                  PRELIMINARY

                  LM3S2965 Microcontroller

                                                      DATA SHEET

DS-LM3S2965-1972  Copyright 2007 Luminary Micro, Inc.
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2               November 30, 2007

   Preliminary
                                LM3S2965 Microcontroller

Table of Contents

About This Document .................................................................................................................... 21
Audience .............................................................................................................................................. 21
About This Manual ................................................................................................................................ 21
Related Documents ............................................................................................................................... 21
Documentation Conventions .................................................................................................................. 21

1      Architectural Overview ...................................................................................................... 23
1.1    Product Features ...................................................................................................................... 23
1.2    Target Applications .................................................................................................................... 29
1.3    High-Level Block Diagram ......................................................................................................... 30
1.4    Functional Overview .................................................................................................................. 31
1.4.1  ARM CortexTM-M3 ..................................................................................................................... 31
1.4.2  Motor Control Peripherals .......................................................................................................... 31
1.4.3  Analog Peripherals .................................................................................................................... 32
1.4.4  Serial Communications Peripherals ............................................................................................ 33
1.4.5  System Peripherals ................................................................................................................... 34
1.4.6  Memory Peripherals .................................................................................................................. 35
1.4.7  Additional Features ................................................................................................................... 36
1.4.8  Hardware Details ...................................................................................................................... 36

2      ARM Cortex-M3 Processor Core ...................................................................................... 38
2.1    Block Diagram .......................................................................................................................... 39
2.2    Functional Description ............................................................................................................... 39
2.2.1  Serial Wire and JTAG Debug ..................................................................................................... 39
2.2.2  Embedded Trace Macrocell (ETM) ............................................................................................. 40
2.2.3  Trace Port Interface Unit (TPIU) ................................................................................................. 40
2.2.4  ROM Table ............................................................................................................................... 40
2.2.5  Memory Protection Unit (MPU) ................................................................................................... 40
2.2.6  Nested Vectored Interrupt Controller (NVIC) ................................................................................ 40

3      Memory Map ....................................................................................................................... 44

4      Interrupts ............................................................................................................................ 46

5      JTAG Interface .................................................................................................................... 49
5.1    Block Diagram .......................................................................................................................... 50
5.2    Functional Description ............................................................................................................... 50
5.2.1  JTAG Interface Pins .................................................................................................................. 51
5.2.2  JTAG TAP Controller ................................................................................................................. 52
5.2.3  Shift Registers .......................................................................................................................... 53
5.2.4  Operational Considerations ........................................................................................................ 53
5.3    Initialization and Configuration ................................................................................................... 56
5.4    Register Descriptions ................................................................................................................ 56
5.4.1  Instruction Register (IR) ............................................................................................................. 56
5.4.2  Data Registers .......................................................................................................................... 58

6      System Control ................................................................................................................... 60
6.1    Functional Description ............................................................................................................... 60
6.1.1  Device Identification .................................................................................................................. 60
6.1.2  Reset Control ............................................................................................................................ 60

November 30, 2007               3

                   Preliminary
Table of Contents

6.1.3  Power Control ........................................................................................................................... 63
6.1.4  Clock Control ............................................................................................................................ 63
6.1.5  System Control ......................................................................................................................... 65
6.2    Initialization and Configuration ................................................................................................... 66
6.3    Register Map ............................................................................................................................ 66
6.4    Register Descriptions ................................................................................................................ 67

7      Hibernation Module .......................................................................................................... 121
7.1    Block Diagram ........................................................................................................................ 122
7.2    Functional Description ............................................................................................................. 122
7.2.1  Register Access Timing ........................................................................................................... 122
7.2.2  Clock Source .......................................................................................................................... 123
7.2.3  Battery Management ............................................................................................................... 123
7.2.4  Real-Time Clock ...................................................................................................................... 123
7.2.5  Non-Volatile Memory ............................................................................................................... 124
7.2.6  Power Control ......................................................................................................................... 124
7.2.7  Interrupts and Status ............................................................................................................... 124
7.3    Initialization and Configuration ................................................................................................. 125
7.3.1  Initialization ............................................................................................................................. 125
7.3.2  RTC Match Functionality (No Hibernation) ................................................................................ 125
7.3.3  RTC Match/Wake-Up from Hibernation ..................................................................................... 125
7.3.4  External Wake-Up from Hibernation .......................................................................................... 126
7.3.5  RTC/External Wake-Up from Hibernation .................................................................................. 126
7.4    Register Map .......................................................................................................................... 126
7.5    Register Descriptions .............................................................................................................. 127

8      Internal Memory ............................................................................................................... 140
8.1    Block Diagram ........................................................................................................................ 140
8.2    Functional Description ............................................................................................................. 140
8.2.1  SRAM Memory ........................................................................................................................ 140
8.2.2  Flash Memory ......................................................................................................................... 141
8.3    Flash Memory Initialization and Configuration ........................................................................... 142
8.3.1  Flash Programming ................................................................................................................. 142
8.3.2  Nonvolatile Register Programming ........................................................................................... 143
8.4    Register Map .......................................................................................................................... 143
8.5    Flash Register Descriptions (Flash Control Offset) ..................................................................... 144
8.6    Flash Register Descriptions (System Control Offset) .................................................................. 151

9      General-Purpose Input/Outputs (GPIOs) ....................................................................... 164
9.1    Functional Description ............................................................................................................. 164
9.1.1  Data Control ........................................................................................................................... 165
9.1.2  Interrupt Control ...................................................................................................................... 166
9.1.3  Mode Control .......................................................................................................................... 167
9.1.4  Commit Control ....................................................................................................................... 167
9.1.5  Pad Control ............................................................................................................................. 167
9.1.6  Identification ........................................................................................................................... 167
9.2    Initialization and Configuration ................................................................................................. 167
9.3    Register Map .......................................................................................................................... 169
9.4    Register Descriptions .............................................................................................................. 170

4                               November 30, 2007

                   Preliminary
                                LM3S2965 Microcontroller

10 General-Purpose Timers ................................................................................................. 205
10.1 Block Diagram ........................................................................................................................ 205
10.2 Functional Description ............................................................................................................. 206
10.2.1 GPTM Reset Conditions .......................................................................................................... 207
10.2.2 32-Bit Timer Operating Modes .................................................................................................. 207
10.2.3 16-Bit Timer Operating Modes .................................................................................................. 208
10.3 Initialization and Configuration ................................................................................................. 212
10.3.1 32-Bit One-Shot/Periodic Timer Mode ....................................................................................... 212
10.3.2 32-Bit Real-Time Clock (RTC) Mode ......................................................................................... 213
10.3.3 16-Bit One-Shot/Periodic Timer Mode ....................................................................................... 213
10.3.4 16-Bit Input Edge Count Mode ................................................................................................. 214
10.3.5 16-Bit Input Edge Timing Mode ................................................................................................ 214
10.3.6 16-Bit PWM Mode ................................................................................................................... 215
10.4 Register Map .......................................................................................................................... 215
10.5 Register Descriptions .............................................................................................................. 216

11 Watchdog Timer ............................................................................................................... 241
11.1 Block Diagram ........................................................................................................................ 241
11.2 Functional Description ............................................................................................................. 241
11.3 Initialization and Configuration ................................................................................................. 242
11.4 Register Map .......................................................................................................................... 242
11.5 Register Descriptions .............................................................................................................. 243

12 Analog-to-Digital Converter (ADC) ................................................................................. 264
12.1 Block Diagram ........................................................................................................................ 265
12.2 Functional Description ............................................................................................................. 265
12.2.1 Sample Sequencers ................................................................................................................ 265
12.2.2 Module Control ........................................................................................................................ 266
12.2.3 Hardware Sample Averaging Circuit ......................................................................................... 267
12.2.4 Analog-to-Digital Converter ...................................................................................................... 267
12.2.5 Test Modes ............................................................................................................................. 267
12.2.6 Internal Temperature Sensor .................................................................................................... 267
12.3 Initialization and Configuration ................................................................................................. 268
12.3.1 Module Initialization ................................................................................................................. 268
12.3.2 Sample Sequencer Configuration ............................................................................................. 268
12.4 Register Map .......................................................................................................................... 269
12.5 Register Descriptions .............................................................................................................. 270

13 Universal Asynchronous Receivers/Transmitters (UARTs) ......................................... 297
13.1 Block Diagram ........................................................................................................................ 298
13.2 Functional Description ............................................................................................................. 298
13.2.1 Transmit/Receive Logic ........................................................................................................... 298
13.2.2 Baud-Rate Generation ............................................................................................................. 299
13.2.3 Data Transmission .................................................................................................................. 300
13.2.4 Serial IR (SIR) ......................................................................................................................... 300
13.2.5 FIFO Operation ....................................................................................................................... 301
13.2.6 Interrupts ................................................................................................................................ 301
13.2.7 Loopback Operation ................................................................................................................ 302
13.2.8 IrDA SIR block ........................................................................................................................ 302
13.3 Initialization and Configuration ................................................................................................. 302
13.4 Register Map .......................................................................................................................... 303

November 30, 2007               5

                   Preliminary
Table of Contents

13.5 Register Descriptions .............................................................................................................. 304

14 Synchronous Serial Interface (SSI) ................................................................................ 338
14.1 Block Diagram ........................................................................................................................ 338
14.2 Functional Description ............................................................................................................. 338
14.2.1 Bit Rate Generation ................................................................................................................. 339
14.2.2 FIFO Operation ....................................................................................................................... 339
14.2.3 Interrupts ................................................................................................................................ 339
14.2.4 Frame Formats ....................................................................................................................... 340
14.3 Initialization and Configuration ................................................................................................. 347
14.4 Register Map .......................................................................................................................... 348
14.5 Register Descriptions .............................................................................................................. 349
15 Inter-Integrated Circuit (I2C) Interface ............................................................................ 375
15.1 Block Diagram ........................................................................................................................ 375
15.2 Functional Description ............................................................................................................. 375
15.2.1 I2C Bus Functional Overview .................................................................................................... 376
15.2.2 Available Speed Modes ........................................................................................................... 378
15.2.3 Interrupts ................................................................................................................................ 379
15.2.4 Loopback Operation ................................................................................................................ 379
15.2.5 Command Sequence Flow Charts ............................................................................................ 380
15.3 Initialization and Configuration ................................................................................................. 386
15.4 I2C Register Map ..................................................................................................................... 387
15.5 Register Descriptions (I2C Master) ........................................................................................... 388
15.6 Register Descriptions (I2C Slave) ............................................................................................. 401

16 Controller Area Network (CAN) Module ......................................................................... 410
16.1 Controller Area Network Overview ............................................................................................ 410
16.2 Controller Area Network Features ............................................................................................ 410
16.3 Controller Area Network Block Diagram .................................................................................... 411
16.4 Controller Area Network Functional Description ......................................................................... 412
16.4.1 Initialization ............................................................................................................................. 412
16.4.2 Operation ............................................................................................................................... 413
16.4.3 Transmitting Message Objects ................................................................................................. 413
16.4.4 Configuring a Transmit Message Object .................................................................................... 413
16.4.5 Updating a Transmit Message Object ....................................................................................... 414
16.4.6 Accepting Received Message Objects ...................................................................................... 414
16.4.7 Receiving a Data Frame .......................................................................................................... 415
16.4.8 Receiving a Remote Frame ...................................................................................................... 415
16.4.9 Receive/Transmit Priority ......................................................................................................... 415
16.4.10 Configuring a Receive Message Object .................................................................................... 415
16.4.11 Handling of Received Message Objects .................................................................................... 416
16.4.12 Handling of Interrupts .............................................................................................................. 416
16.4.13 Bit Timing Configuration Error Considerations ........................................................................... 417
16.4.14 Bit Time and Bit Rate ............................................................................................................... 417
16.4.15 Calculating the Bit Timing Parameters ...................................................................................... 419
16.5 Controller Area Network Register Map ...................................................................................... 421
16.6 Register Descriptions .............................................................................................................. 423

17 Analog Comparators ....................................................................................................... 451
17.1 Block Diagram ........................................................................................................................ 452

6                               November 30, 2007

                   Preliminary
                                                                                                                             LM3S2965 Microcontroller

17.2 Functional Description ............................................................................................................. 452
17.2.1 Internal Reference Programming .............................................................................................. 454
17.3 Initialization and Configuration ................................................................................................. 455
17.4 Register Map .......................................................................................................................... 455
17.5 Register Descriptions .............................................................................................................. 456

18 Pulse Width Modulator (PWM) ........................................................................................ 464
18.1 Block Diagram ........................................................................................................................ 464
18.2 Functional Description ............................................................................................................. 464
18.2.1 PWM Timer ............................................................................................................................. 464
18.2.2 PWM Comparators .................................................................................................................. 465
18.2.3 PWM Signal Generator ............................................................................................................ 466
18.2.4 Dead-Band Generator ............................................................................................................. 467
18.2.5 Interrupt/ADC-Trigger Selector ................................................................................................. 467
18.2.6 Synchronization Methods ......................................................................................................... 467
18.2.7 Fault Conditions ...................................................................................................................... 468
18.2.8 Output Control Block ............................................................................................................... 468
18.3 Initialization and Configuration ................................................................................................. 468
18.4 Register Map .......................................................................................................................... 469
18.5 Register Descriptions .............................................................................................................. 471

19 Quadrature Encoder Interface (QEI) ............................................................................... 500
19.1 Block Diagram ........................................................................................................................ 500
19.2 Functional Description ............................................................................................................. 501
19.3 Initialization and Configuration ................................................................................................. 503
19.4 Register Map .......................................................................................................................... 504
19.5 Register Descriptions .............................................................................................................. 504

20 Pin Diagram ...................................................................................................................... 517

21 Signal Tables .................................................................................................................... 518

22 Operating Characteristics ............................................................................................... 533

23 Electrical Characteristics ................................................................................................ 534
23.1 DC Characteristics .................................................................................................................. 534
23.1.1 Maximum Ratings ................................................................................................................... 534
23.1.2 Recommended DC Operating Conditions .................................................................................. 534
23.1.3 On-Chip Low Drop-Out (LDO) Regulator Characteristics ............................................................ 535
23.1.4 Power Specifications ............................................................................................................... 535
23.1.5 Flash Memory Characteristics .................................................................................................. 537
23.2 AC Characteristics ................................................................................................................... 537
23.2.1 Load Conditions ...................................................................................................................... 537
23.2.2 Clocks .................................................................................................................................... 537
23.2.3 Analog-to-Digital Converter ...................................................................................................... 538
23.2.4 Analog Comparator ................................................................................................................. 539
23.2.5 I2C ......................................................................................................................................... 539
23.2.6 Hibernation Module ................................................................................................................. 540
23.2.7 Synchronous Serial Interface (SSI) ........................................................................................... 540
23.2.8 JTAG and Boundary Scan ........................................................................................................ 542
23.2.9 General-Purpose I/O ............................................................................................................... 543
23.2.10 Reset ..................................................................................................................................... 544

November 30, 2007               7

                   Preliminary
Table of Contents

24     Package Information ........................................................................................................ 546

A      Serial Flash Loader .......................................................................................................... 548
A.1    Serial Flash Loader ................................................................................................................. 548
A.2    Interfaces ............................................................................................................................... 548
A.2.1  UART ..................................................................................................................................... 548
A.2.2  SSI ......................................................................................................................................... 548
A.3    Packet Handling ...................................................................................................................... 549
A.3.1  Packet Format ........................................................................................................................ 549
A.3.2  Sending Packets ..................................................................................................................... 549
A.3.3  Receiving Packets ................................................................................................................... 549
A.4    Commands ............................................................................................................................. 550
A.4.1  COMMAND_PING (0X20) ........................................................................................................ 550
A.4.2  COMMAND_GET_STATUS (0x23) ........................................................................................... 550
A.4.3  COMMAND_DOWNLOAD (0x21) ............................................................................................. 550
A.4.4  COMMAND_SEND_DATA (0x24) ............................................................................................. 551
A.4.5  COMMAND_RUN (0x22) ......................................................................................................... 551
A.4.6  COMMAND_RESET (0x25) ..................................................................................................... 551

B      Register Quick Reference ............................................................................................... 553

C      Ordering and Contact Information ................................................................................. 573
C.1    Ordering Information ................................................................................................................ 573
C.2    Kits ......................................................................................................................................... 573
C.3    Company Information .............................................................................................................. 573
C.4    Support Information ................................................................................................................. 574

8                               November 30, 2007

                   Preliminary
                                LM3S2965 Microcontroller

List of Figures

Figure 1-1. Stellaris 2000 Series High-Level Block Diagram ............................................................... 30
Figure 2-1. CPU Block Diagram ......................................................................................................... 39
Figure 2-2. TPIU Block Diagram ........................................................................................................ 40
Figure 5-1. JTAG Module Block Diagram ............................................................................................ 50
Figure 5-2. Test Access Port State Machine ....................................................................................... 53
Figure 5-3. IDCODE Register Format ................................................................................................. 58
Figure 5-4. BYPASS Register Format ................................................................................................ 59
Figure 5-5. Boundary Scan Register Format ....................................................................................... 59
Figure 6-1. External Circuitry to Extend Reset .................................................................................... 61
Figure 7-1. Hibernation Module Block Diagram ................................................................................. 122
Figure 8-1. Flash Block Diagram ...................................................................................................... 140
Figure 9-1. GPIO Port Block Diagram ............................................................................................... 165
Figure 9-2. GPIODATA Write Example ............................................................................................. 166
Figure 9-3. GPIODATA Read Example ............................................................................................. 166
Figure 10-1. GPTM Module Block Diagram ........................................................................................ 206
Figure 10-2. 16-Bit Input Edge Count Mode Example .......................................................................... 210
Figure 10-3. 16-Bit Input Edge Time Mode Example ........................................................................... 211
Figure 10-4. 16-Bit PWM Mode Example ............................................................................................ 212
Figure 11-1. WDT Module Block Diagram .......................................................................................... 241
Figure 12-1. ADC Module Block Diagram ........................................................................................... 265
Figure 12-2. Internal Temperature Sensor Characteristic ..................................................................... 268
Figure 13-1. UART Module Block Diagram ......................................................................................... 298
Figure 13-2. UART Character Frame ................................................................................................. 299
Figure 13-3. IrDA Data Modulation ..................................................................................................... 301
Figure 14-1. SSI Module Block Diagram ............................................................................................. 338
Figure 14-2. TI Synchronous Serial Frame Format (Single Transfer) .................................................... 340
Figure 14-3. TI Synchronous Serial Frame Format (Continuous Transfer) ............................................ 341
Figure 14-4. Freescale SPI Format (Single Transfer) with SPO=0 and SPH=0 ...................................... 342
Figure 14-5. Freescale SPI Format (Continuous Transfer) with SPO=0 and SPH=0 .............................. 342
Figure 14-6. Freescale SPI Frame Format with SPO=0 and SPH=1 ..................................................... 343
Figure 14-7. Freescale SPI Frame Format (Single Transfer) with SPO=1 and SPH=0 ........................... 344
Figure 14-8. Freescale SPI Frame Format (Continuous Transfer) with SPO=1 and SPH=0 .................... 344
Figure 14-9. Freescale SPI Frame Format with SPO=1 and SPH=1 ..................................................... 345
Figure 14-10. MICROWIRE Frame Format (Single Frame) .................................................................... 346
Figure 14-11. MICROWIRE Frame Format (Continuous Transfer) ......................................................... 347
Figure 14-12. MICROWIRE Frame Format, SSIFss Input Setup and Hold Requirements ........................ 347
Figure 15-1. I2C Block Diagram ......................................................................................................... 375
Figure 15-2. I2C Bus Configuration .................................................................................................... 376
Figure 15-3. START and STOP Conditions ......................................................................................... 376
Figure 15-4. Complete Data Transfer with a 7-Bit Address ................................................................... 377
Figure 15-5. R/S Bit in First Byte ........................................................................................................ 377
Figure 15-6. Data Validity During Bit Transfer on the I2C Bus ............................................................... 377
Figure 15-7. Master Single SEND ...................................................................................................... 380
Figure 15-8. Master Single RECEIVE ................................................................................................. 381
Figure 15-9. Master Burst SEND ....................................................................................................... 382

November 30, 2007               9

                   Preliminary
Table of Contents

Figure 15-10. Master Burst RECEIVE .................................................................................................. 383
Figure 15-11. Master Burst RECEIVE after Burst SEND ........................................................................ 384
Figure 15-12. Master Burst SEND after Burst RECEIVE ........................................................................ 385
Figure 15-13. Slave Command Sequence ............................................................................................ 386
Figure 16-1. CAN Module Block Diagram ........................................................................................... 411
Figure 16-2. CAN Bit Time ................................................................................................................ 418
Figure 17-1. Analog Comparator Module Block Diagram ..................................................................... 452
Figure 17-2. Structure of Comparator Unit .......................................................................................... 453
Figure 17-3. Comparator Internal Reference Structure ........................................................................ 454
Figure 18-1. PWM Module Block Diagram .......................................................................................... 464
Figure 18-2. PWM Count-Down Mode ................................................................................................ 465
Figure 18-3. PWM Count-Up/Down Mode .......................................................................................... 466
Figure 18-4. PWM Generation Example In Count-Up/Down Mode ....................................................... 466
Figure 18-5. PWM Dead-Band Generator ........................................................................................... 467
Figure 19-1. QEI Block Diagram ........................................................................................................ 501
Figure 19-2. Quadrature Encoder and Velocity Predivider Operation .................................................... 502
Figure 20-1. Pin Connection Diagram ................................................................................................ 517
Figure 23-1. Load Conditions ............................................................................................................ 537
Figure 23-2. I2C Timing ..................................................................................................................... 540
Figure 23-3. Hibernation Module Timing ............................................................................................. 540
Figure 23-4. SSI Timing for TI Frame Format (FRF=01), Single Transfer Timing Measurement .............. 541
Figure 23-5. SSI Timing for MICROWIRE Frame Format (FRF=10), Single Transfer ............................. 541
Figure 23-6. SSI Timing for SPI Frame Format (FRF=00), with SPH=1 ................................................. 542
Figure 23-7. JTAG Test Clock Input Timing ......................................................................................... 543
Figure 23-8. JTAG Test Access Port (TAP) Timing .............................................................................. 543
Figure 23-9. JTAG TRST Timing ........................................................................................................ 543
Figure 23-10. External Reset Timing (RST) .......................................................................................... 544
Figure 23-11. Power-On Reset Timing ................................................................................................. 545
Figure 23-12. Brown-Out Reset Timing ................................................................................................ 545
Figure 23-13. Software Reset Timing ................................................................................................... 545
Figure 23-14. Watchdog Reset Timing ................................................................................................. 545
Figure 24-1. 100-Pin LQFP Package .................................................................................................. 546

10               November 30, 2007

    Preliminary
                                LM3S2965 Microcontroller

List of Tables

Table 1.     Documentation Conventions ............................................................................................ 21
Table 3-1.   Memory Map ................................................................................................................... 44
Table 4-1.   Exception Types .............................................................................................................. 46
Table 4-2.   Interrupts ........................................................................................................................ 47
Table 5-1.   JTAG Port Pins Reset State ............................................................................................. 51
Table 5-2.   JTAG Instruction Register Commands ............................................................................... 56
Table 6-1.   System Control Register Map ........................................................................................... 66
Table 7-1.   Hibernation Module Register Map ................................................................................... 126
Table 8-1.   Flash Protection Policy Combinations ............................................................................. 142
Table 8-2.   Flash Resident Registers ............................................................................................... 143
Table 8-3.   Flash Register Map ........................................................................................................ 143
Table 9-1.   GPIO Pad Configuration Examples ................................................................................. 168
Table 9-2.   GPIO Interrupt Configuration Example ............................................................................ 168
Table 9-3.   GPIO Register Map ....................................................................................................... 169
Table 10-1.  Available CCP Pins ........................................................................................................ 206
Table 10-2.  16-Bit Timer With Prescaler Configurations ..................................................................... 209
Table 10-3.  Timers Register Map ...................................................................................................... 215
Table 11-1.  Watchdog Timer Register Map ........................................................................................ 242
Table 12-1.  Samples and FIFO Depth of Sequencers ........................................................................ 265
Table 12-2.  ADC Register Map ......................................................................................................... 269
Table 13-1.  UART Register Map ....................................................................................................... 303
Table 14-1.  SSI Register Map .......................................................................................................... 349
Table 15-1.  Examples of I2C Master Timer Period versus Speed Mode ............................................... 378
Table 15-2.  Inter-Integrated Circuit (I2C) Interface Register Map ......................................................... 387
Table 15-3.  Write Field Decoding for I2CMCS[3:0] Field (Sheet 1 of 3) ................................................ 392
Table 16-1.  Transmit Message Object Bit Settings ............................................................................. 414
Table 16-2.  Receive Message Object Bit Settings .............................................................................. 416
Table 16-3.  CAN Protocol Ranges .................................................................................................... 418
Table 16-4.  CAN Register Map ......................................................................................................... 421
Table 17-1.  Comparator 0 Operating Modes ...................................................................................... 453
Table 17-2.  Comparator 1 Operating Modes ..................................................................................... 453
Table 17-3.  Comparator 2 Operating Modes ...................................................................................... 454
Table 17-4.  Internal Reference Voltage and ACREFCTL Field Values ................................................. 454
Table 17-5.  Analog Comparators Register Map ................................................................................. 456
Table 18-1.  PWM Register Map ........................................................................................................ 469
Table 19-1.  QEI Register Map .......................................................................................................... 504
Table 21-1.  Signals by Pin Number ................................................................................................... 518
Table 21-2.  Signals by Signal Name ................................................................................................. 522
Table 21-3.  Signals by Function, Except for GPIO ............................................................................. 527
Table 21-4.  GPIO Pins and Alternate Functions ................................................................................. 531
Table 22-1.  Temperature Characteristics ........................................................................................... 533
Table 22-2.  Thermal Characteristics ................................................................................................. 533
Table 23-1.  Maximum Ratings .......................................................................................................... 534
Table 23-2.  Recommended DC Operating Conditions ........................................................................ 534
Table 23-3.  LDO Regulator Characteristics ....................................................................................... 535
Table 23-4.  Detailed Power Specifications ........................................................................................ 536

November 30, 2007               11

                   Preliminary
Table of Contents

Table 23-5.   Flash Memory Characteristics ........................................................................................ 537
Table 23-6.   Phase Locked Loop (PLL) Characteristics ....................................................................... 537
Table 23-7.   Clock Characteristics ..................................................................................................... 537
Table 23-8.   Crystal Characteristics ................................................................................................... 538
Table 23-9.   ADC Characteristics ....................................................................................................... 538
Table 23-10.  Analog Comparator Characteristics ................................................................................. 539
Table 23-11.  Analog Comparator Voltage Reference Characteristics .................................................... 539
Table 23-12.  I2C Characteristics ......................................................................................................... 539
Table 23-13.  Hibernation Module Characteristics ................................................................................. 540
Table 23-14.  SSI Characteristics ........................................................................................................ 540
Table 23-15.  JTAG Characteristics ..................................................................................................... 542
Table 23-16.  GPIO Characteristics ..................................................................................................... 544
Table 23-17.  Reset Characteristics ..................................................................................................... 544
Table C-1.    Part Ordering Information ............................................................................................... 573

12                              November 30, 2007

                   Preliminary
                                LM3S2965 Microcontroller

List of Registers

System Control .............................................................................................................................. 60
Register 1: Device Identification 0 (DID0), offset 0x000 ....................................................................... 68
Register 2: Brown-Out Reset Control (PBORCTL), offset 0x030 .......................................................... 70
Register 3: LDO Power Control (LDOPCTL), offset 0x034 ................................................................... 71
Register 4: Raw Interrupt Status (RIS), offset 0x050 ........................................................................... 72
Register 5: Interrupt Mask Control (IMC), offset 0x054 ........................................................................ 73
Register 6: Masked Interrupt Status and Clear (MISC), offset 0x058 .................................................... 74
Register 7: Reset Cause (RESC), offset 0x05C .................................................................................. 75
Register 8: Run-Mode Clock Configuration (RCC), offset 0x060 .......................................................... 76
Register 9: XTAL to PLL Translation (PLLCFG), offset 0x064 .............................................................. 80
Register 10: Run-Mode Clock Configuration 2 (RCC2), offset 0x070 ...................................................... 81
Register 11: Deep Sleep Clock Configuration (DSLPCLKCFG), offset 0x144 .......................................... 83
Register 12: Device Identification 1 (DID1), offset 0x004 ....................................................................... 84
Register 13: Device Capabilities 0 (DC0), offset 0x008 ......................................................................... 86
Register 14: Device Capabilities 1 (DC1), offset 0x010 ......................................................................... 87
Register 15: Device Capabilities 2 (DC2), offset 0x014 ......................................................................... 89
Register 16: Device Capabilities 3 (DC3), offset 0x018 ......................................................................... 91
Register 17: Device Capabilities 4 (DC4), offset 0x01C ......................................................................... 94
Register 18: Run Mode Clock Gating Control Register 0 (RCGC0), offset 0x100 .................................... 95
Register 19: Sleep Mode Clock Gating Control Register 0 (SCGC0), offset 0x110 .................................. 97
Register 20: Deep Sleep Mode Clock Gating Control Register 0 (DCGC0), offset 0x120 ......................... 99
Register 21: Run Mode Clock Gating Control Register 1 (RCGC1), offset 0x104 ................................... 101
Register 22: Sleep Mode Clock Gating Control Register 1 (SCGC1), offset 0x114 ................................. 104
Register 23: Deep Sleep Mode Clock Gating Control Register 1 (DCGC1), offset 0x124 ....................... 107
Register 24: Run Mode Clock Gating Control Register 2 (RCGC2), offset 0x108 ................................... 110
Register 25: Sleep Mode Clock Gating Control Register 2 (SCGC2), offset 0x118 ................................. 112
Register 26: Deep Sleep Mode Clock Gating Control Register 2 (DCGC2), offset 0x128 ....................... 114
Register 27: Software Reset Control 0 (SRCR0), offset 0x040 ............................................................. 116
Register 28: Software Reset Control 1 (SRCR1), offset 0x044 ............................................................. 118
Register 29: Software Reset Control 2 (SRCR2), offset 0x048 ............................................................. 120

Hibernation Module ..................................................................................................................... 121
Register 1: Hibernation RTC Counter (HIBRTCC), offset 0x000 ......................................................... 128
Register 2: Hibernation RTC Match 0 (HIBRTCM0), offset 0x004 ....................................................... 129
Register 3: Hibernation RTC Match 1 (HIBRTCM1), offset 0x008 ....................................................... 130
Register 4: Hibernation RTC Load (HIBRTCLD), offset 0x00C ........................................................... 131
Register 5: Hibernation Control (HIBCTL), offset 0x010 ..................................................................... 132
Register 6: Hibernation Interrupt Mask (HIBIM), offset 0x014 ............................................................. 134
Register 7: Hibernation Raw Interrupt Status (HIBRIS), offset 0x018 .................................................. 135
Register 8: Hibernation Masked Interrupt Status (HIBMIS), offset 0x01C ............................................ 136
Register 9: Hibernation Interrupt Clear (HIBIC), offset 0x020 ............................................................. 137
Register 10: Hibernation RTC Trim (HIBRTCT), offset 0x024 ............................................................... 138
Register 11: Hibernation Data (HIBDATA), offset 0x030-0x12C ............................................................ 139

Internal Memory ........................................................................................................................... 140
Register 1: Flash Memory Address (FMA), offset 0x000 .................................................................... 145
Register 2: Flash Memory Data (FMD), offset 0x004 ......................................................................... 146

November 30, 2007               13

                   Preliminary
Table of Contents

Register 3:   Flash Memory Control (FMC), offset 0x008 ..................................................................... 147
Register 4:   Flash Controller Raw Interrupt Status (FCRIS), offset 0x00C ............................................ 149
Register 5:   Flash Controller Interrupt Mask (FCIM), offset 0x010 ........................................................ 150
Register 6:   Flash Controller Masked Interrupt Status and Clear (FCMISC), offset 0x014 ..................... 151
Register 7:   USec Reload (USECRL), offset 0x140 ............................................................................ 152
Register 8:   Flash Memory Protection Read Enable 0 (FMPRE0), offset 0x130 and 0x200 ................... 153
Register 9:   Flash Memory Protection Program Enable 0 (FMPPE0), offset 0x134 and 0x400 ............... 154
Register 10:  User Debug (USER_DBG), offset 0x1D0 ......................................................................... 155
Register 11:  User Register 0 (USER_REG0), offset 0x1E0 .................................................................. 156
Register 12:  User Register 1 (USER_REG1), offset 0x1E4 .................................................................. 157
Register 13:  Flash Memory Protection Read Enable 1 (FMPRE1), offset 0x204 .................................... 158
Register 14:  Flash Memory Protection Read Enable 2 (FMPRE2), offset 0x208 .................................... 159
Register 15:  Flash Memory Protection Read Enable 3 (FMPRE3), offset 0x20C ................................... 160
Register 16:  Flash Memory Protection Program Enable 1 (FMPPE1), offset 0x404 ............................... 161
Register 17:  Flash Memory Protection Program Enable 2 (FMPPE2), offset 0x408 ............................... 162
Register 18:  Flash Memory Protection Program Enable 3 (FMPPE3), offset 0x40C ............................... 163

General-Purpose Input/Outputs (GPIOs) ................................................................................... 164
Register 1: GPIO Data (GPIODATA), offset 0x000 ............................................................................ 171
Register 2: GPIO Direction (GPIODIR), offset 0x400 ......................................................................... 172
Register 3: GPIO Interrupt Sense (GPIOIS), offset 0x404 .................................................................. 173
Register 4: GPIO Interrupt Both Edges (GPIOIBE), offset 0x408 ........................................................ 174
Register 5: GPIO Interrupt Event (GPIOIEV), offset 0x40C ................................................................ 175
Register 6: GPIO Interrupt Mask (GPIOIM), offset 0x410 ................................................................... 176
Register 7: GPIO Raw Interrupt Status (GPIORIS), offset 0x414 ........................................................ 177
Register 8: GPIO Masked Interrupt Status (GPIOMIS), offset 0x418 ................................................... 178
Register 9: GPIO Interrupt Clear (GPIOICR), offset 0x41C ................................................................ 179
Register 10: GPIO Alternate Function Select (GPIOAFSEL), offset 0x420 ............................................ 180
Register 11: GPIO 2-mA Drive Select (GPIODR2R), offset 0x500 ........................................................ 182
Register 12: GPIO 4-mA Drive Select (GPIODR4R), offset 0x504 ........................................................ 183
Register 13: GPIO 8-mA Drive Select (GPIODR8R), offset 0x508 ........................................................ 184
Register 14: GPIO Open Drain Select (GPIOODR), offset 0x50C ......................................................... 185
Register 15: GPIO Pull-Up Select (GPIOPUR), offset 0x510 ................................................................ 186
Register 16: GPIO Pull-Down Select (GPIOPDR), offset 0x514 ........................................................... 187
Register 17: GPIO Slew Rate Control Select (GPIOSLR), offset 0x518 ................................................ 188
Register 18: GPIO Digital Enable (GPIODEN), offset 0x51C ................................................................ 189
Register 19: GPIO Lock (GPIOLOCK), offset 0x520 ............................................................................ 190
Register 20: GPIO Commit (GPIOCR), offset 0x524 ............................................................................ 191
Register 21: GPIO Peripheral Identification 4 (GPIOPeriphID4), offset 0xFD0 ....................................... 193
Register 22: GPIO Peripheral Identification 5 (GPIOPeriphID5), offset 0xFD4 ....................................... 194
Register 23: GPIO Peripheral Identification 6 (GPIOPeriphID6), offset 0xFD8 ....................................... 195
Register 24: GPIO Peripheral Identification 7 (GPIOPeriphID7), offset 0xFDC ...................................... 196
Register 25: GPIO Peripheral Identification 0 (GPIOPeriphID0), offset 0xFE0 ....................................... 197
Register 26: GPIO Peripheral Identification 1 (GPIOPeriphID1), offset 0xFE4 ....................................... 198
Register 27: GPIO Peripheral Identification 2 (GPIOPeriphID2), offset 0xFE8 ....................................... 199
Register 28: GPIO Peripheral Identification 3 (GPIOPeriphID3), offset 0xFEC ...................................... 200
Register 29: GPIO PrimeCell Identification 0 (GPIOPCellID0), offset 0xFF0 .......................................... 201
Register 30: GPIO PrimeCell Identification 1 (GPIOPCellID1), offset 0xFF4 .......................................... 202
Register 31: GPIO PrimeCell Identification 2 (GPIOPCellID2), offset 0xFF8 .......................................... 203

14                              November 30, 2007

                   Preliminary
                                LM3S2965 Microcontroller

Register 32: GPIO PrimeCell Identification 3 (GPIOPCellID3), offset 0xFFC ......................................... 204

General-Purpose Timers ............................................................................................................. 205
Register 1: GPTM Configuration (GPTMCFG), offset 0x000 .............................................................. 217
Register 2: GPTM TimerA Mode (GPTMTAMR), offset 0x004 ............................................................ 218
Register 3: GPTM TimerB Mode (GPTMTBMR), offset 0x008 ............................................................ 220
Register 4: GPTM Control (GPTMCTL), offset 0x00C ........................................................................ 222
Register 5: GPTM Interrupt Mask (GPTMIMR), offset 0x018 .............................................................. 225
Register 6: GPTM Raw Interrupt Status (GPTMRIS), offset 0x01C ..................................................... 227
Register 7: GPTM Masked Interrupt Status (GPTMMIS), offset 0x020 ................................................ 228
Register 8: GPTM Interrupt Clear (GPTMICR), offset 0x024 .............................................................. 229
Register 9: GPTM TimerA Interval Load (GPTMTAILR), offset 0x028 ................................................. 231
Register 10: GPTM TimerB Interval Load (GPTMTBILR), offset 0x02C ................................................ 232
Register 11: GPTM TimerA Match (GPTMTAMATCHR), offset 0x030 ................................................... 233
Register 12: GPTM TimerB Match (GPTMTBMATCHR), offset 0x034 .................................................. 234
Register 13: GPTM TimerA Prescale (GPTMTAPR), offset 0x038 ........................................................ 235
Register 14: GPTM TimerB Prescale (GPTMTBPR), offset 0x03C ....................................................... 236
Register 15: GPTM TimerA Prescale Match (GPTMTAPMR), offset 0x040 ........................................... 237
Register 16: GPTM TimerB Prescale Match (GPTMTBPMR), offset 0x044 ........................................... 238
Register 17: GPTM TimerA (GPTMTAR), offset 0x048 ........................................................................ 239
Register 18: GPTM TimerB (GPTMTBR), offset 0x04C ....................................................................... 240

Watchdog Timer ........................................................................................................................... 241
Register 1: Watchdog Load (WDTLOAD), offset 0x000 ...................................................................... 244
Register 2: Watchdog Value (WDTVALUE), offset 0x004 ................................................................... 245
Register 3: Watchdog Control (WDTCTL), offset 0x008 ..................................................................... 246
Register 4: Watchdog Interrupt Clear (WDTICR), offset 0x00C .......................................................... 247
Register 5: Watchdog Raw Interrupt Status (WDTRIS), offset 0x010 .................................................. 248
Register 6: Watchdog Masked Interrupt Status (WDTMIS), offset 0x014 ............................................. 249
Register 7: Watchdog Test (WDTTEST), offset 0x418 ....................................................................... 250
Register 8: Watchdog Lock (WDTLOCK), offset 0xC00 ..................................................................... 251
Register 9: Watchdog Peripheral Identification 4 (WDTPeriphID4), offset 0xFD0 ................................. 252
Register 10: Watchdog Peripheral Identification 5 (WDTPeriphID5), offset 0xFD4 ................................. 253
Register 11: Watchdog Peripheral Identification 6 (WDTPeriphID6), offset 0xFD8 ................................. 254
Register 12: Watchdog Peripheral Identification 7 (WDTPeriphID7), offset 0xFDC ................................ 255
Register 13: Watchdog Peripheral Identification 0 (WDTPeriphID0), offset 0xFE0 ................................. 256
Register 14: Watchdog Peripheral Identification 1 (WDTPeriphID1), offset 0xFE4 ................................. 257
Register 15: Watchdog Peripheral Identification 2 (WDTPeriphID2), offset 0xFE8 ................................. 258
Register 16: Watchdog Peripheral Identification 3 (WDTPeriphID3), offset 0xFEC ................................. 259
Register 17: Watchdog PrimeCell Identification 0 (WDTPCellID0), offset 0xFF0 .................................... 260
Register 18: Watchdog PrimeCell Identification 1 (WDTPCellID1), offset 0xFF4 .................................... 261
Register 19: Watchdog PrimeCell Identification 2 (WDTPCellID2), offset 0xFF8 .................................... 262
Register 20: Watchdog PrimeCell Identification 3 (WDTPCellID3 ), offset 0xFFC .................................. 263

Analog-to-Digital Converter (ADC) ............................................................................................. 264
Register 1: ADC Active Sample Sequencer (ADCACTSS), offset 0x000 ............................................. 271
Register 2: ADC Raw Interrupt Status (ADCRIS), offset 0x004 ........................................................... 272
Register 3: ADC Interrupt Mask (ADCIM), offset 0x008 ..................................................................... 273
Register 4: ADC Interrupt Status and Clear (ADCISC), offset 0x00C .................................................. 274
Register 5: ADC Overflow Status (ADCOSTAT), offset 0x010 ............................................................ 275
Register 6: ADC Event Multiplexer Select (ADCEMUX), offset 0x014 ................................................. 276

November 30, 2007               15

                   Preliminary
Table of Contents

Register 7:   ADC Underflow Status (ADCUSTAT), offset 0x018 ........................................................... 279
Register 8:   ADC Sample Sequencer Priority (ADCSSPRI), offset 0x020 ............................................. 280
Register 9:   ADC Processor Sample Sequence Initiate (ADCPSSI), offset 0x028 ................................. 281
Register 10:  ADC Sample Averaging Control (ADCSAC), offset 0x030 ................................................. 282
Register 11:  ADC Sample Sequence Input Multiplexer Select 0 (ADCSSMUX0), offset 0x040 ............... 283
Register 12:  ADC Sample Sequence Control 0 (ADCSSCTL0), offset 0x044 ........................................ 285
Register 13:  ADC Sample Sequence Result FIFO 0 (ADCSSFIFO0), offset 0x048 ................................ 288
Register 14:  ADC Sample Sequence Result FIFO 1 (ADCSSFIFO1), offset 0x068 ................................ 288
Register 15:  ADC Sample Sequence Result FIFO 2 (ADCSSFIFO2), offset 0x088 ................................ 288
Register 16:  ADC Sample Sequence Result FIFO 3 (ADCSSFIFO3), offset 0x0A8 ............................... 288
Register 17:  ADC Sample Sequence FIFO 0 Status (ADCSSFSTAT0), offset 0x04C ............................. 289
Register 18:  ADC Sample Sequence FIFO 1 Status (ADCSSFSTAT1), offset 0x06C ............................. 289
Register 19:  ADC Sample Sequence FIFO 2 Status (ADCSSFSTAT2), offset 0x08C ............................ 289
Register 20:  ADC Sample Sequence FIFO 3 Status (ADCSSFSTAT3), offset 0x0AC ............................ 289
Register 21:  ADC Sample Sequence Input Multiplexer Select 1 (ADCSSMUX1), offset 0x060 ............... 290
Register 22:  ADC Sample Sequence Input Multiplexer Select 2 (ADCSSMUX2), offset 0x080 ............... 290
Register 23:  ADC Sample Sequence Control 1 (ADCSSCTL1), offset 0x064 ........................................ 291
Register 24:  ADC Sample Sequence Control 2 (ADCSSCTL2), offset 0x084 ........................................ 291
Register 25:  ADC Sample Sequence Input Multiplexer Select 3 (ADCSSMUX3), offset 0x0A0 ............... 293
Register 26:  ADC Sample Sequence Control 3 (ADCSSCTL3), offset 0x0A4 ........................................ 294
Register 27:  ADC Test Mode Loopback (ADCTMLB), offset 0x100 ....................................................... 295

Universal Asynchronous Receivers/Transmitters (UARTs) ..................................................... 297
Register 1: UART Data (UARTDR), offset 0x000 ............................................................................... 305
Register 2: UART Receive Status/Error Clear (UARTRSR/UARTECR), offset 0x004 ........................... 307
Register 3: UART Flag (UARTFR), offset 0x018 ................................................................................ 309
Register 4: UART IrDA Low-Power Register (UARTILPR), offset 0x020 ............................................. 311
Register 5: UART Integer Baud-Rate Divisor (UARTIBRD), offset 0x024 ............................................ 312
Register 6: UART Fractional Baud-Rate Divisor (UARTFBRD), offset 0x028 ....................................... 313
Register 7: UART Line Control (UARTLCRH), offset 0x02C ............................................................... 314
Register 8: UART Control (UARTCTL), offset 0x030 ......................................................................... 316
Register 9: UART Interrupt FIFO Level Select (UARTIFLS), offset 0x034 ........................................... 318
Register 10: UART Interrupt Mask (UARTIM), offset 0x038 ................................................................. 320
Register 11: UART Raw Interrupt Status (UARTRIS), offset 0x03C ...................................................... 322
Register 12: UART Masked Interrupt Status (UARTMIS), offset 0x040 ................................................. 323
Register 13: UART Interrupt Clear (UARTICR), offset 0x044 ............................................................... 324
Register 14: UART Peripheral Identification 4 (UARTPeriphID4), offset 0xFD0 ..................................... 326
Register 15: UART Peripheral Identification 5 (UARTPeriphID5), offset 0xFD4 ..................................... 327
Register 16: UART Peripheral Identification 6 (UARTPeriphID6), offset 0xFD8 ..................................... 328
Register 17: UART Peripheral Identification 7 (UARTPeriphID7), offset 0xFDC ..................................... 329
Register 18: UART Peripheral Identification 0 (UARTPeriphID0), offset 0xFE0 ...................................... 330
Register 19: UART Peripheral Identification 1 (UARTPeriphID1), offset 0xFE4 ...................................... 331
Register 20: UART Peripheral Identification 2 (UARTPeriphID2), offset 0xFE8 ...................................... 332
Register 21: UART Peripheral Identification 3 (UARTPeriphID3), offset 0xFEC ..................................... 333
Register 22: UART PrimeCell Identification 0 (UARTPCellID0), offset 0xFF0 ........................................ 334
Register 23: UART PrimeCell Identification 1 (UARTPCellID1), offset 0xFF4 ........................................ 335
Register 24: UART PrimeCell Identification 2 (UARTPCellID2), offset 0xFF8 ........................................ 336
Register 25: UART PrimeCell Identification 3 (UARTPCellID3), offset 0xFFC ........................................ 337

16                              November 30, 2007

                   Preliminary
                                LM3S2965 Microcontroller

Synchronous Serial Interface (SSI) ............................................................................................ 338
Register 1: SSI Control 0 (SSICR0), offset 0x000 .............................................................................. 350
Register 2: SSI Control 1 (SSICR1), offset 0x004 .............................................................................. 352
Register 3: SSI Data (SSIDR), offset 0x008 ...................................................................................... 354
Register 4: SSI Status (SSISR), offset 0x00C ................................................................................... 355
Register 5: SSI Clock Prescale (SSICPSR), offset 0x010 .................................................................. 357
Register 6: SSI Interrupt Mask (SSIIM), offset 0x014 ......................................................................... 358
Register 7: SSI Raw Interrupt Status (SSIRIS), offset 0x018 .............................................................. 360
Register 8: SSI Masked Interrupt Status (SSIMIS), offset 0x01C ........................................................ 361
Register 9: SSI Interrupt Clear (SSIICR), offset 0x020 ....................................................................... 362
Register 10: SSI Peripheral Identification 4 (SSIPeriphID4), offset 0xFD0 ............................................. 363
Register 11: SSI Peripheral Identification 5 (SSIPeriphID5), offset 0xFD4 ............................................. 364
Register 12: SSI Peripheral Identification 6 (SSIPeriphID6), offset 0xFD8 ............................................. 365
Register 13: SSI Peripheral Identification 7 (SSIPeriphID7), offset 0xFDC ............................................ 366
Register 14: SSI Peripheral Identification 0 (SSIPeriphID0), offset 0xFE0 ............................................. 367
Register 15: SSI Peripheral Identification 1 (SSIPeriphID1), offset 0xFE4 ............................................. 368
Register 16: SSI Peripheral Identification 2 (SSIPeriphID2), offset 0xFE8 ............................................. 369
Register 17: SSI Peripheral Identification 3 (SSIPeriphID3), offset 0xFEC ............................................ 370
Register 18: SSI PrimeCell Identification 0 (SSIPCellID0), offset 0xFF0 ............................................... 371
Register 19: SSI PrimeCell Identification 1 (SSIPCellID1), offset 0xFF4 ............................................... 372
Register 20: SSI PrimeCell Identification 2 (SSIPCellID2), offset 0xFF8 ............................................... 373
Register 21: SSI PrimeCell Identification 3 (SSIPCellID3), offset 0xFFC ............................................... 374

Inter-Integrated Circuit (I2C) Interface ........................................................................................ 375
Register 1: I2C Master Slave Address (I2CMSA), offset 0x000 ........................................................... 389
Register 2: I2C Master Control/Status (I2CMCS), offset 0x004 ........................................................... 390
Register 3: I2C Master Data (I2CMDR), offset 0x008 ......................................................................... 394
Register 4: I2C Master Timer Period (I2CMTPR), offset 0x00C ........................................................... 395
Register 5: I2C Master Interrupt Mask (I2CMIMR), offset 0x010 ......................................................... 396
Register 6: I2C Master Raw Interrupt Status (I2CMRIS), offset 0x014 ................................................. 397
Register 7: I2C Master Masked Interrupt Status (I2CMMIS), offset 0x018 ........................................... 398
Register 8: I2C Master Interrupt Clear (I2CMICR), offset 0x01C ......................................................... 399
Register 9: I2C Master Configuration (I2CMCR), offset 0x020 ............................................................ 400
Register 10: I2C Slave Own Address (I2CSOAR), offset 0x000 ............................................................ 402
Register 11: I2C Slave Control/Status (I2CSCSR), offset 0x004 ........................................................... 403
Register 12: I2C Slave Data (I2CSDR), offset 0x008 ........................................................................... 405
Register 13: I2C Slave Interrupt Mask (I2CSIMR), offset 0x00C ........................................................... 406
Register 14: I2C Slave Raw Interrupt Status (I2CSRIS), offset 0x010 ................................................... 407
Register 15: I2C Slave Masked Interrupt Status (I2CSMIS), offset 0x014 .............................................. 408
Register 16: I2C Slave Interrupt Clear (I2CSICR), offset 0x018 ............................................................ 409

Controller Area Network (CAN) Module ..................................................................................... 410
Register 1: CAN Control (CANCTL), offset 0x000 ............................................................................. 424
Register 2: CAN Status (CANSTS), offset 0x004 ............................................................................... 426
Register 3: CAN Error Counter (CANERR), offset 0x008 ................................................................... 429
Register 4: CAN Bit Timing (CANBIT), offset 0x00C .......................................................................... 430
Register 5: CAN Interrupt (CANINT), offset 0x010 ............................................................................. 432
Register 6: CAN Test (CANTST), offset 0x014 .................................................................................. 433
Register 7: CAN Baud Rate Prescalar Extension (CANBRPE), offset 0x018 ....................................... 435

November 30, 2007               17

                   Preliminary
Table of Contents

Register 8:   CAN IF1 Command Request (CANIF1CRQ), offset 0x020 ................................................ 436
Register 9:   CAN IF2 Command Request (CANIF2CRQ), offset 0x080 ................................................ 436
Register 10:  CAN IF1 Command Mask (CANIF1CMSK), offset 0x024 .................................................. 437
Register 11:  CAN IF2 Command Mask (CANIF2CMSK), offset 0x084 .................................................. 437
Register 12:  CAN IF1 Mask 1 (CANIF1MSK1), offset 0x028 ................................................................ 440
Register 13:  CAN IF2 Mask 1 (CANIF2MSK1), offset 0x088 ................................................................ 440
Register 14:  CAN IF1 Mask 2 (CANIF1MSK2), offset 0x02C ................................................................ 441
Register 15:  CAN IF2 Mask 2 (CANIF2MSK2), offset 0x08C ................................................................ 441
Register 16:  CAN IF1 Arbitration 1 (CANIF1ARB1), offset 0x030 ......................................................... 442
Register 17:  CAN IF2 Arbitration 1 (CANIF2ARB1), offset 0x090 ......................................................... 442
Register 18:  CAN IF1 Arbitration 2 (CANIF1ARB2), offset 0x034 ......................................................... 443
Register 19:  CAN IF2 Arbitration 2 (CANIF2ARB2), offset 0x094 ......................................................... 443
Register 20:  CAN IF1 Message Control (CANIF1MCTL), offset 0x038 .................................................. 444
Register 21:  CAN IF2 Message Control (CANIF2MCTL), offset 0x098 .................................................. 444
Register 22:  CAN IF1 Data A1 (CANIF1DA1), offset 0x03C ................................................................. 446
Register 23:  CAN IF1 Data A2 (CANIF1DA2), offset 0x040 ................................................................. 446
Register 24:  CAN IF1 Data B1 (CANIF1DB1), offset 0x044 ................................................................. 446
Register 25:  CAN IF1 Data B2 (CANIF1DB2), offset 0x048 ................................................................. 446
Register 26:  CAN IF2 Data A1 (CANIF2DA1), offset 0x09C ................................................................. 446
Register 27:  CAN IF2 Data A2 (CANIF2DA2), offset 0x0A0 ................................................................. 446
Register 28:  CAN IF2 Data B1 (CANIF2DB1), offset 0x0A4 ................................................................. 446
Register 29:  CAN IF2 Data B2 (CANIF2DB2), offset 0x0A8 ................................................................. 446
Register 30:  CAN Transmission Request 1 (CANTXRQ1), offset 0x100 ................................................ 447
Register 31:  CAN Transmission Request 2 (CANTXRQ2), offset 0x104 ................................................ 447
Register 32:  CAN New Data 1 (CANNWDA1), offset 0x120 ................................................................. 448
Register 33:  CAN New Data 2 (CANNWDA2), offset 0x124 ................................................................. 448
Register 34:  CAN Message 1 Interrupt Pending (CANMSG1INT), offset 0x140 ..................................... 449
Register 35:  CAN Message 2 Interrupt Pending (CANMSG2INT), offset 0x144 ..................................... 449
Register 36:  CAN Message 1 Valid (CANMSG1VAL), offset 0x160 ....................................................... 450
Register 37:  CAN Message 2 Valid (CANMSG2VAL), offset 0x164 ....................................................... 450

Analog Comparators ................................................................................................................... 451
Register 1: Analog Comparator Masked Interrupt Status (ACMIS), offset 0x00 .................................... 457
Register 2: Analog Comparator Raw Interrupt Status (ACRIS), offset 0x04 ......................................... 458
Register 3: Analog Comparator Interrupt Enable (ACINTEN), offset 0x08 ........................................... 459
Register 4: Analog Comparator Reference Voltage Control (ACREFCTL), offset 0x10 ......................... 460
Register 5: Analog Comparator Status 0 (ACSTAT0), offset 0x20 ....................................................... 461
Register 6: Analog Comparator Status 1 (ACSTAT1), offset 0x40 ....................................................... 461
Register 7: Analog Comparator Status 2 (ACSTAT2), offset 0x60 ....................................................... 461
Register 8: Analog Comparator Control 0 (ACCTL0), offset 0x24 ....................................................... 462
Register 9: Analog Comparator Control 1 (ACCTL1), offset 0x44 ....................................................... 462
Register 10: Analog Comparator Control 2 (ACCTL2), offset 0x64 ...................................................... 462

Pulse Width Modulator (PWM) .................................................................................................... 464
Register 1: PWM Master Control (PWMCTL), offset 0x000 ................................................................ 472
Register 2: PWM Time Base Sync (PWMSYNC), offset 0x004 ........................................................... 473
Register 3: PWM Output Enable (PWMENABLE), offset 0x008 .......................................................... 474
Register 4: PWM Output Inversion (PWMINVERT), offset 0x00C ....................................................... 475
Register 5: PWM Output Fault (PWMFAULT), offset 0x010 ................................................................ 476
Register 6: PWM Interrupt Enable (PWMINTEN), offset 0x014 ........................................................... 477

18                              November 30, 2007

                   Preliminary
                                LM3S2965 Microcontroller

Register 7:   PWM Raw Interrupt Status (PWMRIS), offset 0x018 ........................................................ 478
Register 8:   PWM Interrupt Status and Clear (PWMISC), offset 0x01C ................................................ 479
Register 9:   PWM Status (PWMSTATUS), offset 0x020 ...................................................................... 480
Register 10:  PWM0 Control (PWM0CTL), offset 0x040 ....................................................................... 481
Register 11:  PWM1 Control (PWM1CTL), offset 0x080 ....................................................................... 481
Register 12:  PWM2 Control (PWM2CTL), offset 0x0C0 ...................................................................... 481
Register 13:  PWM0 Interrupt and Trigger Enable (PWM0INTEN), offset 0x044 .................................... 483
Register 14:  PWM1 Interrupt and Trigger Enable (PWM1INTEN), offset 0x084 .................................... 483
Register 15:  PWM2 Interrupt and Trigger Enable (PWM2INTEN), offset 0x0C4 .................................... 483
Register 16:  PWM0 Raw Interrupt Status (PWM0RIS), offset 0x048 .................................................... 485
Register 17:  PWM1 Raw Interrupt Status (PWM1RIS), offset 0x088 .................................................... 485
Register 18:  PWM2 Raw Interrupt Status (PWM2RIS), offset 0x0C8 ................................................... 485
Register 19:  PWM0 Interrupt Status and Clear (PWM0ISC), offset 0x04C ........................................... 486
Register 20:  PWM1 Interrupt Status and Clear (PWM1ISC), offset 0x08C ........................................... 486
Register 21:  PWM2 Interrupt Status and Clear (PWM2ISC), offset 0x0CC ........................................... 486
Register 22:  PWM0 Load (PWM0LOAD), offset 0x050 ....................................................................... 487
Register 23:  PWM1 Load (PWM1LOAD), offset 0x090 ....................................................................... 487
Register 24:  PWM2 Load (PWM2LOAD), offset 0x0D0 ....................................................................... 487
Register 25:  PWM0 Counter (PWM0COUNT), offset 0x054 ................................................................ 488
Register 26:  PWM1 Counter (PWM1COUNT), offset 0x094 ................................................................ 488
Register 27:  PWM2 Counter (PWM2COUNT), offset 0x0D4 ............................................................... 488
Register 28:  PWM0 Compare A (PWM0CMPA), offset 0x058 ............................................................. 489
Register 29:  PWM1 Compare A (PWM1CMPA), offset 0x098 ............................................................. 489
Register 30:  PWM2 Compare A (PWM2CMPA), offset 0x0D8 ............................................................. 489
Register 31:  PWM0 Compare B (PWM0CMPB), offset 0x05C ............................................................. 490
Register 32:  PWM1 Compare B (PWM1CMPB), offset 0x09C ............................................................. 490
Register 33:  PWM2 Compare B (PWM2CMPB), offset 0x0DC ............................................................ 490
Register 34:  PWM0 Generator A Control (PWM0GENA), offset 0x060 ................................................ 491
Register 35:  PWM1 Generator A Control (PWM1GENA), offset 0x0A0 ................................................ 491
Register 36:  PWM2 Generator A Control (PWM2GENA), offset 0x0E0 ................................................ 491
Register 37:  PWM0 Generator B Control (PWM0GENB), offset 0x064 ................................................ 494
Register 38:  PWM1 Generator B Control (PWM1GENB), offset 0x0A4 ................................................ 494
Register 39:  PWM2 Generator B Control (PWM2GENB), offset 0x0E4 ................................................ 494
Register 40:  PWM0 Dead-Band Control (PWM0DBCTL), offset 0x068 ................................................ 497
Register 41:  PWM1 Dead-Band Control (PWM1DBCTL), offset 0x0A8 ................................................. 497
Register 42:  PWM2 Dead-Band Control (PWM2DBCTL), offset 0x0E8 ................................................ 497
Register 43:  PWM0 Dead-Band Rising-Edge Delay (PWM0DBRISE), offset 0x06C ............................. 498
Register 44:  PWM1 Dead-Band Rising-Edge Delay (PWM1DBRISE), offset 0x0AC ............................. 498
Register 45:  PWM2 Dead-Band Rising-Edge Delay (PWM2DBRISE), offset 0x0EC ............................. 498
Register 46:  PWM0 Dead-Band Falling-Edge-Delay (PWM0DBFALL), offset 0x070 ............................. 499
Register 47:  PWM1 Dead-Band Falling-Edge-Delay (PWM1DBFALL), offset 0x0B0 ............................. 499
Register 48:  PWM2 Dead-Band Falling-Edge-Delay (PWM2DBFALL), offset 0x0F0 ............................. 499

Quadrature Encoder Interface (QEI) .......................................................................................... 500
Register 1: QEI Control (QEICTL), offset 0x000 ................................................................................ 505
Register 2: QEI Status (QEISTAT), offset 0x004 ................................................................................ 507
Register 3: QEI Position (QEIPOS), offset 0x008 .............................................................................. 508
Register 4: QEI Maximum Position (QEIMAXPOS), offset 0x00C ....................................................... 509
Register 5: QEI Timer Load (QEILOAD), offset 0x010 ....................................................................... 510

November 30, 2007               19

                   Preliminary
Table of Contents

Register 6:   QEI Timer (QEITIME), offset 0x014 ................................................................................. 511
Register 7:   QEI Velocity Counter (QEICOUNT), offset 0x018 ............................................................. 512
Register 8:   QEI Velocity (QEISPEED), offset 0x01C .......................................................................... 513
Register 9:   QEI Interrupt Enable (QEIINTEN), offset 0x020 ............................................................... 514
Register 10:  QEI Raw Interrupt Status (QEIRIS), offset 0x024 ............................................................. 515
Register 11:  QEI Interrupt Status and Clear (QEIISC), offset 0x028 ..................................................... 516

20                              November 30, 2007

                   Preliminary
                                                                                 LM3S2965 Microcontroller

About This Document

This data sheet provides reference information for the LM3S2965 microcontroller, describing the
functional blocks of the system-on-chip (SoC) device designed around the ARM CortexTM-M3
core.

Audience

                This manual is intended for system software developers, hardware designers, and application
                developers.

About This Manual

                This document is organized into sections that correspond to each major feature.

Related Documents

                The following documents are referenced by the data sheet, and available on the documentation CD
                or from the Luminary Micro web site at www.luminarymicro.com:

                 ARM CortexTM-M3 Technical Reference Manual

                 ARM CoreSight Technical Reference Manual

                 ARM v7-M Architecture Application Level Reference Manual

                The following related documents are also referenced:

                 IEEE Standard 1149.1-Test Access Port and Boundary-Scan Architecture

                This documentation list was current as of publication date. Please check the Luminary Micro web
                site for additional documentation, including application notes and white papers.

Documentation Conventions

                This document uses the conventions shown in Table 1 on page 21.

Table 1. Documentation Conventions

Notation           Meaning

General Register Notation

REGISTER           APB registers are indicated in uppercase bold. For example, PBORCTL is the Power-On and
                   Brown-Out Reset Control register. If a register name contains a lowercase n, it represents more
                   than one register. For example, SRCRn represents any (or all) of the three Software Reset Control
                   registers: SRCR0, SRCR1 , and SRCR2.

bit                A single bit in a register.

bit field          Two or more consecutive and related bits.

offset 0xnnn       A hexadecimal increment to a register's address, relative to that module's base address as specified
                   in "Memory Map" on page 44.

Register N         Registers are numbered consecutively throughout the document to aid in referencing them. The
                   register number has no meaning to software.

November 30, 2007                                                                                            21

                            Preliminary
About This Document

    Notation             Meaning
    reserved             Register bits marked reserved are reserved for future use. In most cases, reserved bits are set to
                         0; however, user software should not rely on the value of a reserved bit. To provide software
    yy:xx                compatibility with future products, the value of a reserved bit should be preserved across a
    Register Bit/Field   read-modify-write operation.
    Types                The range of register bits inclusive from xx to yy. For example, 31:15 means bits 15 through 31 in
    RC                   that register.
    RO                   This value in the register bit diagram indicates whether software running on the controller can
    R/W                  change the value of the bit field.
    R/W1C                Software can read this field. The bit or field is cleared by hardware after reading the bit/field.
                         Software can read this field. Always write the chip reset value.
    W1C                  Software can read or write this field.
                         Software can read or write this field. A write of a 0 to a W1C bit does not affect the bit value in the
    WO                   register. A write of a 1 clears the value of the bit in the register; the remaining bits remain unchanged.
    Register Bit/Field
    Reset Value          This register type is primarily used for clearing interrupt status bits where the read operation
    0                    provides the interrupt status and the write of the read value clears only the interrupts being reported
    1                    at the time the register was read.
    -                    Software can write this field. A write of a 0 to a W1C bit does not affect the bit value in the register.
    Pin/Signal Notation  A write of a 1 clears the value of the bit in the register; the remaining bits remain unchanged. A
    []                   read of the register returns no meaningful data.
    pin
    signal               This register is typically used to clear the corresponding bit in an interrupt register.
    assert a signal      Only a write by software is valid; a read of the register returns no meaningful data.
                         This value in the register bit diagram shows the bit/field value after any reset, unless noted.
    deassert a signal
    SIGNAL               Bit cleared to 0 on chip reset.
                         Bit set to 1 on chip reset.
    SIGNAL               Nondeterministic.
    Numbers
    X                    Pin alternate function; a pin defaults to the signal without the brackets.
                         Refers to the physical connection on the package.
    0x                   Refers to the electrical signal encoding of a pin.
                         Change the value of the signal from the logically False state to the logically True state. For active
                         High signals, the asserted signal value is 1 (High); for active Low signals, the asserted signal value
                         is 0 (Low). The active polarity (High or Low) is defined by the signal name (see SIGNAL and SIGNAL
                         below).
                         Change the value of the signal from the logically True state to the logically False state.
                         Signal names are in uppercase and in the Courier font. An overbar on a signal name indicates that
                         it is active Low. To assert SIGNAL is to drive it Low; to deassert SIGNAL is to drive it High.
                         Signal names are in uppercase and in the Courier font. An active High signal has no overbar. To
                         assert SIGNAL is to drive it High; to deassert SIGNAL is to drive it Low.

                         An uppercase X indicates any of several values is allowed, where X can be any legal pattern. For
                         example, a binary value of 0X00 can be either 0100 or 0000, a hex value of 0xX is 0x0 or 0x1, and
                         so on.
                         Hexadecimal numbers have a prefix of 0x. For example, 0x00FF is the hexadecimal number FF.

                         All other numbers within register tables are assumed to be binary. Within conceptual information,
                         binary numbers are indicated with a b suffix, for example, 1011b, and decimal numbers are written
                         without a prefix or suffix.

22                                    November 30, 2007

                         Preliminary
                                                                                                                             LM3S2965 Microcontroller

1 Architectural Overview

                The Luminary Micro Stellaris family of microcontrollers--the first ARM CortexTM-M3 based
                controllers--brings high-performance 32-bit computing to cost-sensitive embedded microcontroller
                applications. These pioneering parts deliver customers 32-bit performance at a cost equivalent to
                legacy 8- and 16-bit devices, all in a package with a small footprint.
                The Stellaris family offers efficient performance and extensive integration, favorably positioning
                the device into cost-conscious applications requiring significant control-processing and connectivity
                capabilities. The Stellaris LM3S1000 series extends the Stellaris family with larger on-chip
                memories, enhanced power management, and expanded I/O and control capabilities. The Stellaris
                LM3S2000 series, designed for Controller Area Network (CAN) applications, extends the Stellaris
                family with Bosch CAN networking technology, the golden standard in short-haul industrial networks.
                The Stellaris LM3S2000 series also marks the first integration of CAN capabilities with the
                revolutionary Cortex-M3 core. The Stellaris LM3S6000 series combines both a 10/100 Ethernet
                Media Access Control (MAC) and Physical (PHY) layer, marking the first time that integrated
                connectivity is available with an ARM Cortex-M3 MCU and the only integrated 10/100 Ethernet MAC
                and PHY available in an ARM architecture MCU. The Stellaris LM3S8000 series combines Bosch
                Controller Area Network technology with both a 10/100 Ethernet Media Access Control (MAC) and
                Physical (PHY) layer.

                The LM3S2965 microcontroller is targeted for industrial applications, including remote monitoring,
                electronic point-of-sale machines, test and measurement equipment, network appliances and
                switches, factory automation, HVAC and building control, gaming equipment, motion control, medical
                instrumentation, and fire and security.

                For applications requiring extreme conservation of power, the LM3S2965 microcontroller features
                a Battery-backed Hibernation module to efficiently power down the LM3S2965 to a low-power state
                during extended periods of inactivity. With a power-up/power-down sequencer, a continuous time
                counter (RTC), a pair of match registers, an APB interface to the system bus, and dedicated
                non-volatile memory, the Hibernation module positions the LM3S2965 microcontroller perfectly for
                battery applications.

                In addition, the LM3S2965 microcontroller offers the advantages of ARM's widely available
                development tools, System-on-Chip (SoC) infrastructure IP applications, and a large user community.
                Additionally, the microcontroller uses ARM's Thumb-compatible Thumb-2 instruction set to reduce
                memory requirements and, thereby, cost. Finally, the LM3S2965 microcontroller is code-compatible
                to all members of the extensive Stellaris family; providing flexibility to fit our customers' precise
                needs.

                Luminary Micro offers a complete solution to get to market quickly, with evaluation and development
                boards, white papers and application notes, an easy-to-use peripheral driver library, and a strong
                support, sales, and distributor network.

1.1 Product Features

                The LM3S2965 microcontroller includes the following product features:

                 32-Bit RISC Performance

                     32-bit ARM CortexTM-M3 v7M architecture optimized for small-footprint embedded
                         applications

November 30, 2007               23

                   Preliminary
Architectural Overview

                     System timer (SysTick), providing a simple, 24-bit clear-on-write, decrementing, wrap-on-zero
                         counter with a flexible control mechanism

                     Thumb-compatible Thumb-2-only instruction set processor core for high code density
                     50-MHz operation
                     Hardware-division and single-cycle-multiplication
                     Integrated Nested Vectored Interrupt Controller (NVIC) providing deterministic interrupt

                         handling
                     42 interrupts with eight priority levels
                     Memory protection unit (MPU), providing a privileged mode for protected operating system

                         functionality
                     Unaligned data access, enabling data to be efficiently packed into memory
                     Atomic bit manipulation (bit-banding), delivering maximum memory utilization and streamlined

                         peripheral control
                 Internal Memory

                     256 KB single-cycle flash
                         User-managed flash block protection on a 2-KB block basis
                         User-managed flash data programming
                         User-defined and managed flash-protection block

                     64 KB single-cycle SRAM
                 General-Purpose Timers

                     Four General-Purpose Timer Modules (GPTM), each of which provides two 16-bit timers.
                         Each GPTM can be configured to operate independently:
                         As a single 32-bit timer
                         As one 32-bit Real-Time Clock (RTC) to event capture
                         For Pulse Width Modulation (PWM)
                         To trigger analog-to-digital conversions

                     32-bit Timer modes
                         Programmable one-shot timer
                         Programmable periodic timer
                         Real-Time Clock when using an external 32.768-KHz clock as the input

24               November 30, 2007

    Preliminary
                                                                                                           LM3S2965 Microcontroller

         User-enabled stalling in periodic and one-shot mode when the controller asserts the CPU
             Halt flag during debug

         ADC event trigger
    16-bit Timer modes

         General-purpose timer function with an 8-bit prescaler
         Programmable one-shot timer
         Programmable periodic timer
         User-enabled stalling when the controller asserts CPU Halt flag during debug
         ADC event trigger
    16-bit Input Capture modes
         Input edge count capture
         Input edge time capture
    16-bit PWM mode
         Simple PWM mode with software-programmable output inversion of the PWM signal
ARM FiRM-compliant Watchdog Timer
    32-bit down counter with a programmable load register
    Separate watchdog clock with an enable
    Programmable interrupt generation logic with interrupt masking
    Lock register protection from runaway software
    Reset generation logic with an enable/disable
    User-enabled stalling when the controller asserts the CPU Halt flag during debug
Controller Area Network (CAN)
    Supports CAN protocol version 2.0 part A/B
    Bit rates up to 1Mb/s
    32 message objects, each with its own identifier mask
    Maskable interrupt
    Disable automatic retransmission mode for TTCAN
    Programmable loop-back mode for self-test operation
Synchronous Serial Interface (SSI)

November 30, 2007               25

                   Preliminary
Architectural Overview

         Two SSI modules, each with the following features:
         Master or slave operation
         Programmable clock bit rate and prescale
         Separate transmit and receive FIFOs, 16 bits wide, 8 locations deep
         Programmable interface operation for Freescale SPI, MICROWIRE, or Texas Instruments

            synchronous serial interfaces
         Programmable data frame size from 4 to 16 bits
         Internal loopback test mode for diagnostic/debug testing
     UART
         Three fully programmable 16C550-type UARTs with IrDA support
         Separate 16x8 transmit (TX) and 16x12 receive (RX) FIFOs to reduce CPU interrupt service

            loading
         Programmable baud-rate generator with fractional divider
         Programmable FIFO length, including 1-byte deep operation providing conventional

            double-buffered interface
         FIFO trigger levels of 1/8, 1/4, 1/2, 3/4, and 7/8
         Standard asynchronous communication bits for start, stop, and parity
         False-start-bit detection
         Line-break generation and detection
     ADC
         Single- and differential-input configurations
         Four 10-bit channels (inputs) when used as single-ended inputs
         Sample rate of one million samples/second
         Flexible, configurable analog-to-digital conversion
         Four programmable sample conversion sequences from one to eight entries long, with

            corresponding conversion result FIFOs
         Each sequence triggered by software or internal event (timers, analog comparators, PWM

            or GPIO)
         On-chip temperature sensor
     Analog Comparators
         Three independent integrated analog comparators

26                                   November 30, 2007

                        Preliminary
                                                                                                           LM3S2965 Microcontroller

    Configurable for output to: drive an output pin, generate an interrupt, or initiate an ADC sample
        sequence

    Compare external pin input to external pin input or to internal programmable voltage reference
I2C

    Two I2C modules
    Master and slave receive and transmit operation with transmission speed up to 100 Kbps in

        Standard mode and 400 Kbps in Fast mode
    Interrupt generation
    Master with arbitration and clock synchronization, multimaster support, and 7-bit addressing

        mode
PWM

    Three PWM generator blocks, each with one 16-bit counter, two comparators, a PWM
        generator, and a dead-band generator

    One 16-bit counter
         Runs in Down or Up/Down mode
         Output frequency controlled by a 16-bit load value
         Load value updates can be synchronized
         Produces output signals at zero and load value

    Two PWM comparators
         Comparator value updates can be synchronized
         Produces output signals on match

    PWM generator
         Output PWM signal is constructed based on actions taken as a result of the counter and
             PWM comparator output signals
         Produces two independent PWM signals

    Dead-band generator
         Produces two PWM signals with programmable dead-band delays suitable for driving a
             half-H bridge
         Can be bypassed, leaving input PWM signals unmodified

    Flexible output control block with PWM output enable of each PWM signal
         PWM output enable of each PWM signal

November 30, 2007               27

                   Preliminary
Architectural Overview

             Optional output inversion of each PWM signal (polarity control)
             Optional fault handling for each PWM signal
             Synchronization of timers in the PWM generator blocks
             Synchronization of timer/comparator updates across the PWM generator blocks
             Interrupt status summary of the PWM generator blocks
         Can initiate an ADC sample sequence
     QEI
         Two QEI modules
         Hardware position integrator tracks the encoder position
         Velocity capture using built-in timer
         Interrupt generation on index pulse, velocity-timer expiration, direction change, and quadrature
            error detection
     GPIOs
         3-56 GPIOs, depending on configuration
         5-V-tolerant input/outputs
         Programmable interrupt generation as either edge-triggered or level-sensitive
         Bit masking in both read and write operations through address lines
         Can initiate an ADC sample sequence
         Programmable control for GPIO pad configuration:
             Weak pull-up or pull-down resistors
             2-mA, 4-mA, and 8-mA pad drive
             Slew rate control for the 8-mA drive
             Open drain enables
             Digital input enables
     Power
         On-chip Low Drop-Out (LDO) voltage regulator, with programmable output user-adjustable
            from 2.25 V to 2.75 V
         Hibernation module handles the power-up/down 3.3 V sequencing and control for the core
            digital logic and analog circuits
         Low-power options on controller: Sleep and Deep-sleep modes

28                                   November 30, 2007

                        Preliminary
                                LM3S2965 Microcontroller

                     Low-power options for peripherals: software controls shutdown of individual peripherals
                     User-enabled LDO unregulated voltage detection and automatic reset
                     3.3-V supply brown-out detection and reporting via interrupt or reset
                 Flexible Reset Sources
                     Power-on reset (POR)
                     Reset pin assertion
                     Brown-out (BOR) detector alerts to system power drops
                     Software reset
                     Watchdog timer reset
                     Internal low drop-out (LDO) regulator output goes unregulated
                 Additional Features
                     Six reset sources
                     Programmable clock source control
                     Clock gating to individual peripherals for power savings
                     IEEE 1149.1-1990 compliant Test Access Port (TAP) controller
                     Debug access via JTAG and Serial Wire interfaces
                     Full JTAG boundary scan
                 Industrial-range 100-pin RoHS-compliant LQFP package

1.2 Target Applications

                 Remote monitoring
                 Electronic point-of-sale (POS) machines
                 Test and measurement equipment
                 Network appliances and switches
                 Factory automation
                 HVAC and building control
                 Gaming equipment
                 Motion control
                 Medical instrumentation
                 Fire and security

November 30, 2007                                                                                              29

                   Preliminary
Architectural Overview

                 Power and energy
                 Transportation

1.3 High-Level Block Diagram

                Figure 1-1 on page 30 represents the full set of features in the Stellaris 2000 series of devices;
                not all features may be available on the LM3S2965 microcontroller.
                Figure 1-1. Stellaris 2000 Series High-Level Block Diagram

30               November 30, 2007

    Preliminary
                                LM3S2965 Microcontroller

1.4      Functional Overview

1.4.1    The following sections provide an overview of the features of the LM3S2965 microcontroller. The
1.4.1.1  page number in parenthesis indicates where that feature is discussed in detail. Ordering and support
1.4.1.2  information can be found in "Ordering and Contact Information" on page 573.

1.4.1.3  ARM CortexTM-M3

1.4.2    Processor Core (see page 38)

         All members of the Stellaris product family, including the LM3S2965 microcontroller, are designed
         around an ARM CortexTM-M3 processor core. The ARM Cortex-M3 processor provides the core for
         a high-performance, low-cost platform that meets the needs of minimal memory implementation,
         reduced pin count, and low-power consumption, while delivering outstanding computational
         performance and exceptional system response to interrupts.

         "ARM Cortex-M3 Processor Core" on page 38 provides an overview of the ARM core; the core is
         detailed in the ARM CortexTM-M3 Technical Reference Manual.

         System Timer (SysTick)

         Cortex-M3 includes an integrated system timer, SysTick. SysTick provides a simple, 24-bit
         clear-on-write, decrementing, wrap-on-zero counter with a flexible control mechanism. The counter
         can be used in several different ways, for example:

          An RTOS tick timer which fires at a programmable rate (for example, 100 Hz) and invokes a
             SysTick routine.

          A high-speed alarm timer using the system clock.

          A variable rate alarm or signal timer--the duration is range-dependent on the reference clock
             used and the dynamic range of the counter.

          A simple counter. Software can use this to measure time to completion and time used.

          An internal clock source control based on missing/meeting durations. The COUNTFLAG bit-field
             in the control and status register can be used to determine if an action completed within a set
             duration, as part of a dynamic clock management control loop.

         Nested Vectored Interrupt Controller (NVIC)

         The LM3S2965 controller includes the ARM Nested Vectored Interrupt Controller (NVIC) on the
         ARM Cortex-M3 core. The NVIC and Cortex-M3 prioritize and handle all exceptions. All exceptions
         are handled in Handler Mode. The processor state is automatically stored to the stack on an
         exception, and automatically restored from the stack at the end of the Interrupt Service Routine
         (ISR). The vector is fetched in parallel to the state saving, which enables efficient interrupt entry.
         The processor supports tail-chaining, which enables back-to-back interrupts to be performed without
         the overhead of state saving and restoration. Software can set eight priority levels on 7 exceptions
         (system handlers) and 42 interrupts.

         "Interrupts" on page 46 provides an overview of the NVIC controller and the interrupt map. Exceptions
         and interrupts are detailed in the ARM CortexTM-M3 Technical Reference Manual.

         Motor Control Peripherals

         To enhance motor control, the LM3S2965 controller features Pulse Width Modulation (PWM) outputs
         and the Quadrature Encoder Interface (QEI).

November 30, 2007               31

                   Preliminary
Architectural Overview

1.4.2.1  PWM

1.4.2.2  Pulse width modulation (PWM) is a powerful technique for digitally encoding analog signal levels.
1.4.3    High-resolution counters are used to generate a square wave, and the duty cycle of the square
1.4.3.1  wave is modulated to encode an analog signal. Typical applications include switching power supplies
         and motor control.

         On the LM3S2965, PWM motion control functionality can be achieved through:

          Dedicated, flexible motion control hardware using the PWM pins

          The motion control features of the general-purpose timers using the CCP pins

         PWM Pins (see page 464)

         The LM3S2965 PWM module consists of three PWM generator blocks and a control block. Each
         PWM generator block contains one timer (16-bit down or up/down counter), two comparators, a
         PWM signal generator, a dead-band generator, and an interrupt/ADC-trigger selector. The control
         block determines the polarity of the PWM signals, and which signals are passed through to the pins.

         Each PWM generator block produces two PWM signals that can either be independent signals or
         a single pair of complementary signals with dead-band delays inserted. The output of the PWM
         generation blocks are managed by the output control block before being passed to the device pins.

         CCP Pins (see page 211)

         The General-Purpose Timer Module's CCP (Capture Compare PWM) pins are software programmable
         to support a simple PWM mode with a software-programmable output inversion of the PWM signal.

         QEI (see page 500)

         A quadrature encoder, also known as a 2-channel incremental encoder, converts linear displacement
         into a pulse signal. By monitoring both the number of pulses and the relative phase of the two signals,
         you can track the position, direction of rotation, and speed. In addition, a third channel, or index
         signal, can be used to reset the position counter.

         The Stellaris quadrature encoder with index (QEI) module interprets the code produced by a
         quadrature encoder wheel to integrate position over time and determine direction of rotation. In
         addition, it can capture a running estimate of the velocity of the encoder wheel. The LM3S2965
         microcontroller includes two QEI modules, which enables control of two motors at the same time.

         Analog Peripherals

         To handle analog signals, the LM3S2965 microcontroller offers an Analog-to-Digital Converter
         (ADC).

         For support of analog signals, the LM3S2965 microcontroller offers three analog comparators.

         ADC (see page 264)

         An analog-to-digital converter (ADC) is a peripheral that converts a continuous analog voltage to a
         discrete digital number.

         The LM3S2965 ADC module features 10-bit conversion resolution and supports four input channels,
         plus an internal temperature sensor. Four buffered sample sequences allow rapid sampling of up
         to eight analog input sources without controller intervention. Each sample sequence provides flexible
         programming with fully configurable input source, trigger events, interrupt generation, and sequence
         priority.

32                                   November 30, 2007

                        Preliminary
                                LM3S2965 Microcontroller

1.4.3.2  Analog Comparators (see page 451)

1.4.4    An analog comparator is a peripheral that compares two analog voltages, and provides a logical
1.4.4.1  output that signals the comparison result.
1.4.4.2  The LM3S2965 microcontroller provides three independent integrated analog comparators that can
         be configured to drive an output or generate an interrupt or ADC event.
         A comparator can compare a test voltage against any one of these voltages:

          An individual external reference voltage

          A shared single external reference voltage

          A shared internal reference voltage

         The comparator can provide its output to a device pin, acting as a replacement for an analog
         comparator on the board, or it can be used to signal the application via interrupts or triggers to the
         ADC to cause it to start capturing a sample sequence. The interrupt generation and ADC triggering
         logic is separate. This means, for example, that an interrupt can be generated on a rising edge and
         the ADC triggered on a falling edge.

         Serial Communications Peripherals

         The LM3S2965 controller supports both asynchronous and synchronous serial communications
         with:

          Three fully programmable 16C550-type UARTs

          Two SSI modules

          Two I2C modules

          Two CAN units

         UART (see page 297)

         A Universal Asynchronous Receiver/Transmitter (UART) is an integrated circuit used for RS-232C
         serial communications, containing a transmitter (parallel-to-serial converter) and a receiver
         (serial-to-parallel converter), each clocked separately.
         The LM3S2965 controller includes three fully programmable 16C550-type UARTs that support data
         transfer speeds up to 460.8 Kbps. (Although similar in functionality to a 16C550 UART, it is not
         register-compatible.) In addition, each UART is capable of supporting IrDA.
         Separate 16x8 transmit (TX) and 16x12 receive (RX) FIFOs reduce CPU interrupt service loading.
         The UART can generate individually masked interrupts from the RX, TX, modem status, and error
         conditions. The module provides a single combined interrupt when any of the interrupts are asserted
         and are unmasked.

         SSI (see page 338)

         Synchronous Serial Interface (SSI) is a four-wire bi-directional communications interface.
         The LM3S2965 controller includes two SSI modules that provide the functionality for synchronous
         serial communications with peripheral devices, and can be configured to use the Freescale SPI,
         MICROWIRE, or TI synchronous serial interface frame formats. The size of the data frame is also
         configurable, and can be set between 4 and 16 bits, inclusive.

November 30, 2007               33

                   Preliminary
Architectural Overview

1.4.4.3  Each SSI module performs serial-to-parallel conversion on data received from a peripheral device,
         and parallel-to-serial conversion on data transmitted to a peripheral device. The TX and RX paths
1.4.4.4  are buffered with internal FIFOs, allowing up to eight 16-bit values to be stored independently.
1.4.5
1.4.5.1  Each SSI module can be configured as either a master or slave device. As a slave device, the SSI
         module can also be configured to disable its output, which allows a master device to be coupled
         with multiple slave devices.

         Each SSI module also includes a programmable bit rate clock divider and prescaler to generate the
         output serial clock derived from the SSI module's input clock. Bit rates are generated based on the
         input clock and the maximum bit rate is determined by the connected peripheral.

         I2C (see page 375)

         The Inter-Integrated Circuit (I2C) bus provides bi-directional data transfer through a two-wire design
         (a serial data line SDA and a serial clock line SCL).

         The I2C bus interfaces to external I2C devices such as serial memory (RAMs and ROMs), networking
         devices, LCDs, tone generators, and so on. The I2C bus may also be used for system testing and
         diagnostic purposes in product development and manufacture.

         The LM3S2965 controller includes two I2C modules that provide the ability to communicate to other
         IC devices over an I2C bus. The I2C bus supports devices that can both transmit and receive (write
         and read) data.

         Devices on the I2C bus can be designated as either a master or a slave. Each I2C module supports
         both sending and receiving data as either a master or a slave, and also supports the simultaneous
         operation as both a master and a slave. The four I2C modes are: Master Transmit, Master Receive,
         Slave Transmit, and Slave Receive.
         A Stellaris I2C module can operate at two speeds: Standard (100 Kbps) and Fast (400 Kbps).

         Both the I2C master and slave can generate interrupts. The I2C master generates interrupts when
         a transmit or receive operation completes (or aborts due to an error). The I2C slave generates
         interrupts when data has been sent or requested by a master.

         Controller Area Network (see page 410)

         Controller Area Network (CAN) is a multicast shared serial-bus standard for connecting electronic
         control units (ECUs). CAN was specifically designed to be robust in electromagnetically noisy
         environments and can utilize a differential balanced line like RS-485 or a more robust twisted-pair
         wire. Originally created for automotive purposes, now it is used in many embedded control
         applications (for example, industrial or medical). Bit rates up to 1Mb/s are possible at network lengths
         below 40 meters. Decreased bit rates allow longer network distances (for example, 125 Kb/s at
         500m).

         A transmitter sends a message to all CAN nodes (broadcasting). Each node decides on the basis
         of the identifier received whether it should process the message. The identifier also determines the
         priority that the message enjoys in competition for bus access. Each CAN message can transmit
         from 0 to 8 bytes of user information. The LM3S2965 includes two CAN units.

         System Peripherals

         Programmable GPIOs (see page 164)

         General-purpose input/output (GPIO) pins offer flexibility for a variety of connections.

34                                   November 30, 2007

                        Preliminary
                                LM3S2965 Microcontroller

1.4.5.2  The Stellaris GPIO module is composed of eight physical GPIO blocks, each corresponding to an
         individual GPIO port. The GPIO module is FiRM-compliant (compliant to the ARM Foundation IP
1.4.5.3  for Real-Time Microcontrollers specification) and supports 3-56 programmable input/output pins.
         The number of GPIOs available depends on the peripherals being used (see "Signal Tables" on page
1.4.6    518 for the signals available to each GPIO pin).
1.4.6.1
1.4.6.2  The GPIO module features programmable interrupt generation as either edge-triggered or
         level-sensitive on all pins, programmable control for GPIO pad configuration, and bit masking in
         both read and write operations through address lines.

         Four Programmable Timers (see page 205)

         Programmable timers can be used to count or time external events that drive the Timer input pins.
         The Stellaris General-Purpose Timer Module (GPTM) contains four GPTM blocks. Each GPTM
         block provides two 16-bit timers/counters that can be configured to operate independently as timers
         or event counters, or configured to operate as one 32-bit timer or one 32-bit Real-Time Clock (RTC).
         Timers can also be used to trigger analog-to-digital (ADC) conversions.

         When configured in 32-bit mode, a timer can run as a Real-Time Clock (RTC), one-shot timer or
         periodic timer. When in 16-bit mode, a timer can run as a one-shot timer or periodic timer, and can
         extend its precision by using an 8-bit prescaler. A 16-bit timer can also be configured for event
         capture or Pulse Width Modulation (PWM) generation.

         Watchdog Timer (see page 241)

         A watchdog timer can generate nonmaskable interrupts (NMIs) or a reset when a time-out value is
         reached. The watchdog timer is used to regain control when a system has failed due to a software
         error or to the failure of an external device to respond in the expected way.
         The Stellaris Watchdog Timer module consists of a 32-bit down counter, a programmable load
         register, interrupt generation logic, and a locking register.

         The Watchdog Timer can be configured to generate an interrupt to the controller on its first time-out,
         and to generate a reset signal on its second time-out. Once the Watchdog Timer has been configured,
         the lock register can be written to prevent the timer configuration from being inadvertently altered.

         Memory Peripherals

         The LM3S2965 controller offers both single-cycle SRAM and single-cycle Flash memory.

         SRAM (see page 140)

         The LM3S2965 static random access memory (SRAM) controller supports 64 KB SRAM. The internal
         SRAM of the Stellaris devices is located at offset 0x0000.0000 of the device memory map. To
         reduce the number of time-consuming read-modify-write (RMW) operations, ARM has introduced
         bit-banding technology in the new Cortex-M3 processor. With a bit-band-enabled processor, certain
         regions in the memory map (SRAM and peripheral space) can use address aliases to access
         individual bits in a single, atomic operation.

         Flash (see page 141)

         The LM3S2965 Flash controller supports 256 KB of flash memory. The flash is organized as a set
         of 1-KB blocks that can be individually erased. Erasing a block causes the entire contents of the
         block to be reset to all 1s. These blocks are paired into a set of 2-KB blocks that can be individually
         protected. The blocks can be marked as read-only or execute-only, providing different levels of code
         protection. Read-only blocks cannot be erased or programmed, protecting the contents of those
         blocks from being modified. Execute-only blocks cannot be erased or programmed, and can only

November 30, 2007               35

                   Preliminary
Architectural Overview

1.4.7    be read by the controller instruction fetch mechanism, protecting the contents of those blocks from
1.4.7.1  being read by either the controller or by a debugger.
1.4.7.2
         Additional Features
1.4.7.3
1.4.7.4  Memory Map (see page 44)
1.4.8
         A memory map lists the location of instructions and data in memory. The memory map for the
         LM3S2965 controller can be found in "Memory Map" on page 44. Register addresses are given as
         a hexadecimal increment, relative to the module's base address as shown in the memory map.

         The ARM CortexTM-M3 Technical Reference Manual provides further information on the memory
         map.

         JTAG TAP Controller (see page 49)

         The Joint Test Action Group (JTAG) port provides a standardized serial interface for controlling the
         Test Access Port (TAP) and associated test logic. The TAP, JTAG instruction register, and JTAG
         data registers can be used to test the interconnects of assembled printed circuit boards, obtain
         manufacturing information on the components, and observe and/or control the inputs and outputs
         of the controller during normal operation. The JTAG port provides a high degree of testability and
         chip-level access at a low cost.

         The JTAG port is comprised of the standard five pins: TRST, TCK, TMS, TDI, and TDO. Data is
         transmitted serially into the controller on TDI and out of the controller on TDO. The interpretation of
         this data is dependent on the current state of the TAP controller. For detailed information on the
         operation of the JTAG port and TAP controller, please refer to the IEEE Standard 1149.1-Test
         Access Port and Boundary-Scan Architecture.

         The Luminary Micro JTAG controller works with the ARM JTAG controller built into the Cortex-M3
         core. This is implemented by multiplexing the TDO outputs from both JTAG controllers. ARM JTAG
         instructions select the ARM TDO output while Luminary Micro JTAG instructions select the Luminary
         Micro TDO outputs. The multiplexer is controlled by the Luminary Micro JTAG controller, which has
         comprehensive programming for the ARM, Luminary Micro, and unimplemented JTAG instructions.

         System Control and Clocks (see page 60)

         System control determines the overall operation of the device. It provides information about the
         device, controls the clocking of the device and individual peripherals, and handles reset detection
         and reporting.

         Hibernation Module (see page 121)

         The Hibernation module provides logic to switch power off to the main processor and peripherals,
         and to wake on external or time-based events. The Hibernation module includes power-sequencing
         logic, a real-time clock with a pair of match registers, low-battery detection circuitry, and interrupt
         signalling to the processor. It also includes 64 32-bit words of non-volatile memory that can be used
         for saving state during hibernation.

         Hardware Details

         Details on the pins and package can be found in the following sections:

          "Pin Diagram" on page 517

          "Signal Tables" on page 518

36                                   November 30, 2007

                        Preliminary
                                           LM3S2965 Microcontroller

"Operating Characteristics" on page 533
"Electrical Characteristics" on page 534
"Package Information" on page 546

November 30, 2007                          37

                   Preliminary
ARM Cortex-M3 Processor Core

2 ARM Cortex-M3 Processor Core

                The ARM Cortex-M3 processor provides the core for a high-performance, low-cost platform that
                meets the needs of minimal memory implementation, reduced pin count, and low power consumption,
                while delivering outstanding computational performance and exceptional system response to
                interrupts. Features include:

                 Compact core.

                 Thumb-2 instruction set, delivering the high-performance expected of an ARM core in the memory
                    size usually associated with 8- and 16-bit devices; typically in the range of a few kilobytes of
                    memory for microcontroller class applications.

                 Rapid application execution through Harvard architecture characterized by separate buses for
                    instruction and data.

                 Exceptional interrupt handling, by implementing the register manipulations required for handling
                    an interrupt in hardware.

                 Memory protection unit (MPU) to provide a privileged mode of operation for complex applications.

                 Migration from the ARM7TM processor family for better performance and power efficiency.

                 Full-featured debug solution with a:

                     Serial Wire JTAG Debug Port (SWJ-DP)

                     Flash Patch and Breakpoint (FPB) unit for implementing breakpoints

                     Data Watchpoint and Trigger (DWT) unit for implementing watchpoints, trigger resources,
                         and system profiling

                     Instrumentation Trace Macrocell (ITM) for support of printf style debugging

                     Trace Port Interface Unit (TPIU) for bridging to a Trace Port Analyzer
                The Stellaris family of microcontrollers builds on this core to bring high-performance 32-bit computing
                to cost-sensitive embedded microcontroller applications, such as factory automation and control,
                industrial control power devices, building and home automation, and stepper motors.
                For more information on the ARM Cortex-M3 processor core, see the ARM CortexTM-M3 Technical
                Reference Manual. For information on SWJ-DP, see the ARM CoreSight Technical Reference
                Manual.

38               November 30, 2007

    Preliminary
                                                                            LM3S2965 Microcontroller

2.1 Block Diagram

                Figure 2-1. CPU Block Diagram

                          Nested     Interrupts        CM3 Core                ARM                           Serial
                         Vectored      Sleep                                Cortex-M3                         Wire
                         Interrupt    Debug      Instructions Data                                           Output
                         Controller                     Memory                                               Trace
                                                      Protection                                  Trace Port
                                                          Unit                                     Port (SWO)
                                                                                                Interface
                                                                                                   Unit

                                                 Flash                  Data Instrumentation      Private
                                              Patch and             Watchpoint Trace Macrocell  Peripheral
                                              Breakpoint            and Trace
                                                                                                    Bus
                         Private Peripheral                                                     (external)
                                  Bus
                                                                                                  ROM
                               (internal)                                                         Table

                             Adv. High-                                     Adv. Peripheral
                              Perf. Bus                                            Bus
                            Access Port
                                                                     Bus                        I-code bus
                                                                    Matrix                      D-code bus
                                                                                                System bus
       Serial Wire JTAG
           Debug Port

2.2    Functional Description

2.2.1  Important: The ARM CortexTM-M3 Technical Reference Manual describes all the features of an
                       ARM Cortex-M3 in detail. However, these features differ based on the implementation.
                       This section describes the Stellaris implementation.

       Luminary Micro has implemented the ARM Cortex-M3 core as shown in Figure 2-1 on page 39. As
       noted in the ARM CortexTM-M3 Technical Reference Manual, several Cortex-M3 components are
       flexible in their implementation: SW/JTAG-DP, ETM, TPIU, the ROM table, the MPU, and the Nested
       Vectored Interrupt Controller (NVIC). Each of these is addressed in the sections that follow.

       Serial Wire and JTAG Debug

       Luminary Micro has replaced the ARM SW-DP and JTAG-DP with the ARM CoreSightTM-compliant
       Serial Wire JTAG Debug Port (SWJ-DP) interface. This means Chapter 12, "Debug Port," of the
       ARM CortexTM-M3 Technical Reference Manual does not apply to Stellaris devices.

       The SWJ-DP interface combines the SWD and JTAG debug ports into one module. See the
       CoreSightTM Design Kit Technical Reference Manual for details on SWJ-DP.

November 30, 2007                                                                               39

                                               Preliminary
ARM Cortex-M3 Processor Core

2.2.2  Embedded Trace Macrocell (ETM)
2.2.3
       ETM was not implemented in the Stellaris devices. This means Chapters 15 and 16 of the ARM
       CortexTM-M3 Technical Reference Manual can be ignored.

       Trace Port Interface Unit (TPIU)

       The TPIU acts as a bridge between the Cortex-M3 trace data from the ITM, and an off-chip Trace
       Port Analyzer. The Stellaris devices have implemented TPIU as shown in Figure 2-2 on page 40.
       This is similar to the non-ETM version described in the ARM CortexTM-M3 Technical Reference
       Manual, however, SWJ-DP only provides SWV output for the TPIU.

       Figure 2-2. TPIU Block Diagram

       Debug    ATB           Asynchronous FIFO  Trace Out     Serial Wire
        ATB   Interface                          (serializer)  Trace Port
       Slave
        Port                                                     (SWO)

       APB      APB
       Slave  Interface
        Port

2.2.4  ROM Table
2.2.5
2.2.6  The default ROM table was implemented as described in the ARM CortexTM-M3 Technical
       Reference Manual.

       Memory Protection Unit (MPU)

       The Memory Protection Unit (MPU) is included on the LM3S2965 controller and supports the standard
       ARMv7 Protected Memory System Architecture (PMSA) model. The MPU provides full support for
       protection regions, overlapping protection regions, access permissions, and exporting memory
       attributes to the system.

       Nested Vectored Interrupt Controller (NVIC)

       The Nested Vectored Interrupt Controller (NVIC):

        Facilitates low-latency exception and interrupt handling

        Controls power management

        Implements system control registers

40                                                             November 30, 2007

                              Preliminary
                                LM3S2965 Microcontroller

2.2.6.1  The NVIC supports up to 240 dynamically reprioritizable interrupts each with up to 256 levels of
2.2.6.2  priority. The NVIC and the processor core interface are closely coupled, which enables low latency
         interrupt processing and efficient processing of late arriving interrupts. The NVIC maintains knowledge
         of the stacked (nested) interrupts to enable tail-chaining of interrupts.

         You can only fully access the NVIC from privileged mode, but you can pend interrupts in user-mode
         if you enable the Configuration Control Register (see the ARM CortexTM-M3 Technical Reference
         Manual). Any other user-mode access causes a bus fault.

         All NVIC registers are accessible using byte, halfword, and word unless otherwise stated.

         All NVIC registers and system debug registers are little endian regardless of the endianness state
         of the processor.

         Interrupts

         The ARM CortexTM-M3 Technical Reference Manual describes the maximum number of interrupts
         and interrupt priorities. The LM3S2965 microcontroller supports 42 interrupts with eight priority
         levels.

         System Timer (SysTick)

         Cortex-M3 includes an integrated system timer, SysTick. SysTick provides a simple, 24-bit
         clear-on-write, decrementing, wrap-on-zero counter with a flexible control mechanism. The counter
         can be used in several different ways, for example:

          An RTOS tick timer which fires at a programmable rate (for example, 100 Hz) and invokes a
             SysTick routine.

          A high-speed alarm timer using the system clock.

          A variable rate alarm or signal timer--the duration is range-dependent on the reference clock
             used and the dynamic range of the counter.

          A simple counter. Software can use this to measure time to completion and time used.

          An internal clock source control based on missing/meeting durations. The COUNTFLAG bit-field
             in the control and status register can be used to determine if an action completed within a set
             duration, as part of a dynamic clock management control loop.

         Functional Description

         The timer consists of three registers:

          A control and status counter to configure its clock, enable the counter, enable the SysTick
             interrupt, and determine counter status.

          The reload value for the counter, used to provide the counter's wrap value.

          The current value of the counter.

         A fourth register, the SysTick Calibration Value Register, is not implemented in the Stellaris devices.

         When enabled, the timer counts down from the reload value to zero, reloads (wraps) to the value
         in the SysTick Reload Value register on the next clock edge, then decrements on subsequent clocks.
         Writing a value of zero to the Reload Value register disables the counter on the next wrap. When
         the counter reaches zero, the COUNTFLAG status bit is set. The COUNTFLAG bit clears on reads.

November 30, 2007               41

                   Preliminary
ARM Cortex-M3 Processor Core

    Writing to the Current Value register clears the register and the COUNTFLAG status bit. The write
    does not trigger the SysTick exception logic. On a read, the current value is the value of the register
    at the time the register is accessed.

    If the core is in debug state (halted), the counter will not decrement. The timer is clocked with respect
    to a reference clock. The reference clock can be the core clock or an external clock source.

    SysTick Control and Status Register

    Use the SysTick Control and Status Register to enable the SysTick features. The reset is
    0x0000.0000.

    Bit/Field Name Type Reset Description

    31:17  reserved RO 0 Software should not rely on the value of a reserved bit. To provide compatibility with
                                              future products, the value of a reserved bit should be preserved across a
                                              read-modify-write operation.

    16 COUNTFLAG R/W 0 Returns 1 if timer counted to 0 since last time this was read. Clears on read by
                                                    application. If read by the debugger using the DAP, this bit is cleared on read-only
                                                    if the MasterType bit in the AHB-AP Control Register is set to 0. Otherwise, the
                                                    COUNTFLAG bit is not changed by the debugger read.

    15:3   reserved RO 0 Software should not rely on the value of a reserved bit. To provide compatibility with

                              future products, the value of a reserved bit should be preserved across a

                              read-modify-write operation.

    2 CLKSOURCE R/W 0 0 = external reference clock. (Not implemented for Stellaris microcontrollers.)

                              1 = core clock.

                              If no reference clock is provided, it is held at 1 and so gives the same time as the
                              core clock. The core clock must be at least 2.5 times faster than the reference clock.
                              If it is not, the count values are unpredictable.

    1      TICKINT R/W 0 1 = counting down to 0 pends the SysTick handler.

                              0 = counting down to 0 does not pend the SysTick handler. Software can use the
                              COUNTFLAG to determine if ever counted to 0.

    0      ENABLE R/W 0 1 = counter operates in a multi-shot way. That is, counter loads with the Reload

                              value and then begins counting down. On reaching 0, it sets the COUNTFLAG to

                              1 and optionally pends the SysTick handler, based on TICKINT. It then loads the

                              Reload value again, and begins counting.

                              0 = counter disabled.

    SysTick Reload Value Register

    Use the SysTick Reload Value Register to specify the start value to load into the current value
    register when the counter reaches 0. It can be any value between 1 and 0x00FF.FFFF. A start value
    of 0 is possible, but has no effect because the SysTick interrupt and COUNTFLAG are activated
    when counting from 1 to 0.

    Therefore, as a multi-shot timer, repeated over and over, it fires every N+1 clock pulse, where N is
    any value from 1 to 0x00FF.FFFF. So, if the tick interrupt is required every 100 clock pulses, 99
    must be written into the RELOAD. If a new value is written on each tick interrupt, so treated as single
    shot, then the actual count down must be written. For example, if a tick is next required after 400
    clock pulses, 400 must be written into the RELOAD.

    Bit/Field Name Type Reset Description

    31:24 reserved RO         0 Software should not rely on the value of a reserved bit. To provide compatibility with
                                    future products, the value of a reserved bit should be preserved across a read-modify-write
                                    operation.

42                                                                          November 30, 2007

                              Preliminary
                                                            LM3S2965 Microcontroller

Bit/Field Name Type Reset Description
   23:0 RELOAD W1C - Value to load into the SysTick Current Value Register when the counter reaches 0.

SysTick Current Value Register
Use the SysTick Current Value Register to find the current value in the register.

Bit/Field Name Type Reset Description

31:24 reserved RO  0 Software should not rely on the value of a reserved bit. To provide compatibility with
                         future products, the value of a reserved bit should be preserved across a
                         read-modify-write operation.

23:0 CURRENT W1C - Current value at the time the register is accessed. No read-modify-write protection is
                                             provided, so change with care.

                   This register is write-clear. Writing to it with any value clears the register to 0. Clearing
                   this register also clears the COUNTFLAG bit of the SysTick Control and Status Register.

SysTick Calibration Value Register
The SysTick Calibration Value register is not implemented.

November 30, 2007                                                                                       43

                   Preliminary
Memory Map

3 Memory Map

       The memory map for the LM3S2965 controller is provided in Table 3-1 on page 44.

       In this manual, register addresses are given as a hexadecimal increment, relative to the module's
       base address as shown in the memory map. See also Chapter 4, "Memory Map" in the ARM
       CortexTM-M3 Technical Reference Manual.

       Important: In Table 3-1 on page 44, addresses not listed are reserved.

Table 3-1. Memory Mapa

Start             End          Description                                        For details on
                                                                                  registers, see
Memory            0x0003.FFFF  On-chip flash b                                    page ...
0x0000.0000       0x2000.FFFF  Bit-banded on-chip SRAMc
0x2000.0000       0x21FF.FFFF  Reserved non-bit-banded SRAM space                 144
0x2010.0000       0x23FF.FFFF  Bit-band alias of 0x2000.0000 through 0x200F.FFFF  144
0x2200.0000       0x3FFF.FFFF  Reserved non-bit-banded SRAM space                 -
0x2400.0000                                                                       140
FiRM Peripherals  0x4000.0FFF  Watchdog timer                                     -
0x4000.0000       0x4000.4FFF  GPIO Port A
0x4000.4000       0x4000.5FFF  GPIO Port B                                        243
0x4000.5000       0x4000.6FFF  GPIO Port C                                        170
0x4000.6000       0x4000.7FFF  GPIO Port D                                        170
0x4000.7000       0x4000.8FFF  SSI0                                               170
0x4000.8000       0x4000.9FFF  SSI1                                               170
0x4000.9000       0x4000.CFFF  UART0                                              349
0x4000.C000       0x4000.DFFF  UART1                                              349
0x4000.D000       0x4000.EFFF  UART2                                              304
0x4000.E000                                                                       304
Peripherals       0x4002.07FF  I2C Master 0                                       304
0x4002.0000       0x4002.0FFF  I2C Slave 0
0x4002.0800       0x4002.17FF  I2C Master 1                                       388
0x4002.1000       0x4002.1FFF  I2C Slave 1                                        401
0x4002.1800       0x4002.4FFF  GPIO Port E                                        388
0x4002.4000       0x4002.5FFF  GPIO Port F                                        401
0x4002.5000       0x4002.6FFF  GPIO Port G                                        170
0x4002.6000       0x4002.7FFF  GPIO Port H                                        170
0x4002.7000       0x4002.8FFF  PWM                                                170
0x4002.8000       0x4002.CFFF  QEI0                                               170
0x4002.C000       0x4002.DFFF  QEI1                                               471
0x4002.D000       0x4003.0FFF  Timer0                                             504
0x4003.0000       0x4003.1FFF  Timer1                                             504
0x4003.1000                                                                       216
                                                                                  216

44                                                                                November 30, 2007

                               Preliminary
                                                                                                              LM3S2965 Microcontroller

Start                   End                                      Description                                          For details on
                                                                                                                      registers, see
0x4003.2000             0x4003.2FFF                              Timer2                                               page ...
                                                                                                                      216
0x4003.3000             0x4003.3FFF                              Timer3                                               216
                                                                                                                      270
0x4003.8000             0x4003.8FFF                              ADC                                                  451
                                                                                                                      423
0x4003.C000             0x4003.CFFF                              Analog Comparators                                   423
                                                                                                                      127
0x4004.0000             0x4004.0FFF                              CAN0 Controller                                      144
                                                                                                                      67
0x4004.1000             0x4004.1FFF                              CAN1 Controller                                      -

0x400F.C000             0x400F.CFFF                              Hibernation Module                                   ARM
                                                                                                                      CortexTM-M3
0x400F.D000             0x400F.DFFF                              Flash control                                        Technical
                                                                                                                      Reference
0x400F.E000             0x400F.EFFF                              System control                                       Manual

0x4200.0000             0x43FF.FFFF                              Bit-banded alias of 0x4000.0000 through 0x400F.FFFF  -
                                                                                                                      -
Private Peripheral Bus                                                                                                -

0xE000.0000             0xE000.0FFF                              Instrumentation Trace Macrocell (ITM)

0xE000.1000             0xE000.1FFF                              Data Watchpoint and Trace (DWT)

0xE000.2000             0xE000.2FFF                              Flash Patch and Breakpoint (FPB)

0xE000.3000             0xE000.DFFF                              Reserved

0xE000.E000             0xE000.EFFF                              Nested Vectored Interrupt Controller (NVIC)

0xE000.F000             0xE003.FFFF                              Reserved

0xE004.0000             0xE004.0FFF                              Trace Port Interface Unit (TPIU)

0xE004.1000             0xE004.1FFF                              Reserved

0xE004.2000             0xE00F.FFFF                              Reserved

0xE010.0000             0xFFFF.FFFF                              Reserved for vendor peripherals

a. All reserved space returns a bus fault when read or written.
b. The unavailable flash will bus fault throughout this range.
c. The unavailable SRAM will bus fault throughout this range.

November 30, 2007                                                                                                     45

                                                                 Preliminary
Interrupts

4 Interrupts

            The ARM Cortex-M3 processor and the Nested Vectored Interrupt Controller (NVIC) prioritize and
            handle all exceptions. All exceptions are handled in Handler Mode. The processor state is
            automatically stored to the stack on an exception, and automatically restored from the stack at the
            end of the Interrupt Service Routine (ISR). The vector is fetched in parallel to the state saving, which
            enables efficient interrupt entry. The processor supports tail-chaining, which enables back-to-back
            interrupts to be performed without the overhead of state saving and restoration.

            Table 4-1 on page 46 lists all the exceptions. Software can set eight priority levels on seven of these
            exceptions (system handlers) as well as on 42 interrupts (listed in Table 4-2 on page 47).

            Priorities on the system handlers are set with the NVIC System Handler Priority registers. Interrupts
            are enabled through the NVIC Interrupt Set Enable register and prioritized with the NVIC Interrupt
            Priority registers. You can also group priorities by splitting priority levels into pre-emption priorities
            and subpriorities. All the interrupt registers are described in Chapter 8, "Nested Vectored Interrupt
            Controller" in the ARM CortexTM-M3 Technical Reference Manual.

            Internally, the highest user-settable priority (0) is treated as fourth priority, after a Reset, NMI, and
            a Hard Fault. Note that 0 is the default priority for all the settable priorities.

            If you assign the same priority level to two or more interrupts, their hardware priority (the lower the
            position number) determines the order in which the processor activates them. For example, if both
            GPIO Port A and GPIO Port B are priority level 1, then GPIO Port A has higher priority.

            See Chapter 5, "Exceptions" and Chapter 8, "Nested Vectored Interrupt Controller" in the ARM
            CortexTM-M3 Technical Reference Manual for more information on exceptions and interrupts.

            Note: In Table 4-2 on page 47 interrupts not listed are reserved.

            Table 4-1. Exception Types

            Exception Type     Position Prioritya Description

            -                  0        -         Stack top is loaded from first entry of vector table on reset.
            Reset
                               1        -3 (highest) Invoked on power up and warm reset. On first instruction, drops to lowest
            Non-Maskable
            Interrupt (NMI)                       priority (and then is called the base level of activation). This is

                                                  asynchronous.

                               2        -2        Cannot be stopped or preempted by any exception but reset. This is

                                                  asynchronous.

            Hard Fault         3           -1     An NMI is only producible by software, using the NVIC Interrupt Control
                                        settable  State register.
            Memory Management  4
                                                  All classes of Fault, when the fault cannot activate due to priority or the
                                                  configurable fault handler has been disabled. This is synchronous.

                                                  MPU mismatch, including access violation and no match. This is
                                                  synchronous.

                                                  The priority of this exception can be changed.

            Bus Fault          5        settable Pre-fetch fault, memory access fault, and other address/memory related

                                                  faults. This is synchronous when precise and asynchronous when

                                                  imprecise.

            Usage Fault          6      settable  You can enable or disable this fault.
                                                  Usage fault, such as undefined instruction executed or illegal state
            -                  7-10         -     transition attempt. This is synchronous.
            SVCall              11      settable  Reserved.
                                                  System service call with SVC instruction. This is synchronous.

46                                                                                                November 30, 2007

                                            Preliminary
                                                               LM3S2965 Microcontroller

Exception Type         Position Prioritya Description

Debug Monitor          12      settable Debug monitor (when not halting). This is synchronous, but only active

                                      when enabled. It does not activate if lower priority than the current

                                      activation.

-                      13      -      Reserved.

PendSV                 14      settable Pendable request for system service. This is asynchronous and only

                                      pended by software.

SysTick                15      settable System tick timer has fired. This is asynchronous.

Interrupts             16 and  settable Asserted from outside the ARM Cortex-M3 core and fed through the NVIC
                       above                 (prioritized). These are all asynchronous. Table 4-2 on page 47 lists the
                                             interrupts on the LM3S2965 controller.

a. 0 is the default priority for all the settable priorities.

Table 4-2. Interrupts

   Interrupt (Bit in Interrupt Registers) Description

                   0           GPIO Port A

                   1           GPIO Port B

                   2           GPIO Port C

                   3           GPIO Port D

                   4           GPIO Port E

                   5           UART0

                   6           UART1

                   7           SSI0

                   8           I2C0

                   9           PWM Fault

                   10          PWM Generator 0

                   11          PWM Generator 1

                   12          PWM Generator 2

                   13          QEI0

                   14          ADC Sequence 0

                   15          ADC Sequence 1

                   16          ADC Sequence 2

                   17          ADC Sequence 3

                   18          Watchdog timer

                   19          Timer0 A

                   20          Timer0 B

                   21          Timer1 A

                   22          Timer1 B

                   23          Timer2 A

                   24          Timer2 B

                   25          Analog Comparator 0

                   26          Analog Comparator 1

                   27          Analog Comparator 2

                   28          System Control

                   29          Flash Control

November 30, 2007                                                                                            47

                                     Preliminary
Interrupts

            Interrupt (Bit in Interrupt Registers) Description

            30  GPIO Port F

            31  GPIO Port G

            32  GPIO Port H

            33  UART2

            34  SSI1

            35  Timer3 A

            36  Timer3 B

            37  I2C1

            38  QEI1

            39  CAN0

            40  CAN1

            43  Hibernation Module

48                                                              November 30, 2007

                      Preliminary
                                                                                                                             LM3S2965 Microcontroller

5 JTAG Interface

                The Joint Test Action Group (JTAG) port is an IEEE standard that defines a Test Access Port and
                Boundary Scan Architecture for digital integrated circuits and provides a standardized serial interface
                for controlling the associated test logic. The TAP, Instruction Register (IR), and Data Registers (DR)
                can be used to test the interconnections of assembled printed circuit boards and obtain manufacturing
                information on the components. The JTAG Port also provides a means of accessing and controlling
                design-for-test features such as I/O pin observation and control, scan testing, and debugging.
                The JTAG port is comprised of the standard five pins: TRST, TCK, TMS, TDI, and TDO. Data is
                transmitted serially into the controller on TDI and out of the controller on TDO. The interpretation of
                this data is dependent on the current state of the TAP controller. For detailed information on the
                operation of the JTAG port and TAP controller, please refer to the IEEE Standard 1149.1-Test
                Access Port and Boundary-Scan Architecture.
                The Luminary Micro JTAG controller works with the ARM JTAG controller built into the Cortex-M3
                core. This is implemented by multiplexing the TDO outputs from both JTAG controllers. ARM JTAG
                instructions select the ARM TDO output while Luminary Micro JTAG instructions select the Luminary
                Micro TDO outputs. The multiplexer is controlled by the Luminary Micro JTAG controller, which has
                comprehensive programming for the ARM, Luminary Micro, and unimplemented JTAG instructions.
                The JTAG module has the following features:

                 IEEE 1149.1-1990 compatible Test Access Port (TAP) controller

                 Four-bit Instruction Register (IR) chain for storing JTAG instructions

                 IEEE standard instructions:

                     BYPASS instruction

                     IDCODE instruction

                     SAMPLE/PRELOAD instruction

                     EXTEST instruction

                     INTEST instruction

                 ARM additional instructions:

                     APACC instruction

                     DPACC instruction

                     ABORT instruction

                 Integrated ARM Serial Wire Debug (SWD)

                See the ARM CortexTM-M3 Technical Reference Manual for more information on the ARM JTAG
                controller.

November 30, 2007               49

                   Preliminary
JTAG Interface

5.1 Block Diagram

                Figure 5-1. JTAG Module Block Diagram

    TRST             TAP Controller
     TCK
     TMS

                TDI  Instruction Register (IR)

                     BYPASS Data Register                 TDO
                     Boundary Scan Data Register
                     IDCODE Data Register              Cortex-M3
                     ABORT Data Register               Debug
                     DPACC Data Register               Port
                     APACC Data Register

5.2 Functional Description

                A high-level conceptual drawing of the JTAG module is shown in Figure 5-1 on page 50. The JTAG
                module is composed of the Test Access Port (TAP) controller and serial shift chains with parallel
                update registers. The TAP controller is a simple state machine controlled by the TRST, TCK and
                TMS inputs. The current state of the TAP controller depends on the current value of TRST and the
                sequence of values captured on TMS at the rising edge of TCK. The TAP controller determines when
                the serial shift chains capture new data, shift data from TDI towards TDO, and update the parallel
                load registers. The current state of the TAP controller also determines whether the Instruction
                Register (IR) chain or one of the Data Register (DR) chains is being accessed.

                The serial shift chains with parallel load registers are comprised of a single Instruction Register (IR)
                chain and multiple Data Register (DR) chains. The current instruction loaded in the parallel load
                register determines which DR chain is captured, shifted, or updated during the sequencing of the
                TAP controller.

                Some instructions, like EXTEST and INTEST, operate on data currently in a DR chain and do not
                capture, shift, or update any of the chains. Instructions that are not implemented decode to the
                BYPASS instruction to ensure that the serial path between TDI and TDO is always connected (see
                Table 5-2 on page 56 for a list of implemented instructions).

                See "JTAG and Boundary Scan" on page 542 for JTAG timing diagrams.

50                                                     November 30, 2007

                     Preliminary
                                                                        LM3S2965 Microcontroller

5.2.1    JTAG Interface Pins

         The JTAG interface consists of five standard pins: TRST, TCK, TMS, TDI, and TDO. These pins and
         their associated reset state are given in Table 5-1 on page 51. Detailed information on each pin
         follows.

         Table 5-1. JTAG Port Pins Reset State

         Pin Name  Data Direction  Internal Pull-Up Internal Pull-Down  Drive Strength  Drive Value
            TRST         Input                                                 N/A           N/A
             TCK         Input     Enabled      Disabled                       N/A           N/A
             TMS         Input                                                 N/A           N/A
             TDI         Input     Enabled      Disabled                       N/A           N/A
             TDO        Output
                                   Enabled      Disabled                  2-mA driver      High-Z

                                   Enabled      Disabled

                                   Enabled      Disabled

5.2.1.1  Test Reset Input (TRST)
5.2.1.2
5.2.1.3  The TRST pin is an asynchronous active Low input signal for initializing and resetting the JTAG TAP
         controller and associated JTAG circuitry. When TRST is asserted, the TAP controller resets to the
         Test-Logic-Reset state and remains there while TRST is asserted. When the TAP controller enters
         the Test-Logic-Reset state, the JTAG Instruction Register (IR) resets to the default instruction,
         IDCODE.

         By default, the internal pull-up resistor on the TRST pin is enabled after reset. Changes to the pull-up
         resistor settings on GPIO Port B should ensure that the internal pull-up resistor remains enabled
         on PB7/TRST; otherwise JTAG communication could be lost.

         Test Clock Input (TCK)

         The TCK pin is the clock for the JTAG module. This clock is provided so the test logic can operate
         independently of any other system clocks. In addition, it ensures that multiple JTAG TAP controllers
         that are daisy-chained together can synchronously communicate serial test data between
         components. During normal operation, TCK is driven by a free-running clock with a nominal 50%
         duty cycle. When necessary, TCK can be stopped at 0 or 1 for extended periods of time. While TCK
         is stopped at 0 or 1, the state of the TAP controller does not change and data in the JTAG Instruction
         and Data Registers is not lost.

         By default, the internal pull-up resistor on the TCK pin is enabled after reset. This assures that no
         clocking occurs if the pin is not driven from an external source. The internal pull-up and pull-down
         resistors can be turned off to save internal power as long as the TCK pin is constantly being driven
         by an external source.

         Test Mode Select (TMS)

         The TMS pin selects the next state of the JTAG TAP controller. TMS is sampled on the rising edge
         of TCK. Depending on the current TAP state and the sampled value of TMS, the next state is entered.
         Because the TMS pin is sampled on the rising edge of TCK, the IEEE Standard 1149.1 expects the
         value on TMS to change on the falling edge of TCK.

         Holding TMS high for five consecutive TCK cycles drives the TAP controller state machine to the
         Test-Logic-Reset state. When the TAP controller enters the Test-Logic-Reset state, the JTAG
         Instruction Register (IR) resets to the default instruction, IDCODE. Therefore, this sequence can
         be used as a reset mechanism, similar to asserting TRST. The JTAG Test Access Port state machine
         can be seen in its entirety in Figure 5-2 on page 53.

November 30, 2007                                                                                    51

                                   Preliminary
JTAG Interface

5.2.1.4  By default, the internal pull-up resistor on the TMS pin is enabled after reset. Changes to the pull-up
5.2.1.5  resistor settings on GPIO Port C should ensure that the internal pull-up resistor remains enabled
5.2.2    on PC1/TMS; otherwise JTAG communication could be lost.

         Test Data Input (TDI)

         The TDI pin provides a stream of serial information to the IR chain and the DR chains. TDI is
         sampled on the rising edge of TCK and, depending on the current TAP state and the current
         instruction, presents this data to the proper shift register chain. Because the TDI pin is sampled on
         the rising edge of TCK, the IEEE Standard 1149.1 expects the value on TDI to change on the falling
         edge of TCK.

         By default, the internal pull-up resistor on the TDI pin is enabled after reset. Changes to the pull-up
         resistor settings on GPIO Port C should ensure that the internal pull-up resistor remains enabled
         on PC2/TDI; otherwise JTAG communication could be lost.

         Test Data Output (TDO)

         The TDO pin provides an output stream of serial information from the IR chain or the DR chains.
         The value of TDO depends on the current TAP state, the current instruction, and the data in the
         chain being accessed. In order to save power when the JTAG port is not being used, the TDO pin
         is placed in an inactive drive state when not actively shifting out data. Because TDO can be connected
         to the TDI of another controller in a daisy-chain configuration, the IEEE Standard 1149.1 expects
         the value on TDO to change on the falling edge of TCK.

         By default, the internal pull-up resistor on the TDO pin is enabled after reset. This assures that the
         pin remains at a constant logic level when the JTAG port is not being used. The internal pull-up and
         pull-down resistors can be turned off to save internal power if a High-Z output value is acceptable
         during certain TAP controller states.

         JTAG TAP Controller

         The JTAG TAP controller state machine is shown in Figure 5-2 on page 53. The TAP controller
         state machine is reset to the Test-Logic-Reset state on the assertion of a Power-On-Reset (POR)
         or the assertion of TRST. Asserting the correct sequence on the TMS pin allows the JTAG module
         to shift in new instructions, shift in data, or idle during extended testing sequences. For detailed
         information on the function of the TAP controller and the operations that occur in each state, please
         refer to IEEE Standard 1149.1.

52                           November 30, 2007

                Preliminary
                                                            LM3S2965 Microcontroller

       Figure 5-2. Test Access Port State Machine

          Test Logic Reset

       1           0

           Run Test Idle           Select DR Scan           Select IR Scan
                                1                        1                       1

       0                                      0                       0

                                        Capture DR                Capture IR
                                   1                        1

                                                 0                        0

                                   Shift DR                 Shift IR

                                                   1  0     1                 0

                                   Exit 1 DR                Exit 1 IR
                                                     1                       1

                                          0                       0

                                   Pause DR                 Pause IR

                                                   1  0     1                 0

                                          Exit 2 DR                Exit 2 IR
                                   0                        0

                                                 1                        1

                                   Update DR                Update IR
                                       10                       10

5.2.3  Shift Registers
5.2.4
       The Shift Registers consist of a serial shift register chain and a parallel load register. The serial shift
       register chain samples specific information during the TAP controller's CAPTURE states and allows
       this information to be shifted out of TDO during the TAP controller's SHIFT states. While the sampled
       data is being shifted out of the chain on TDO, new data is being shifted into the serial shift register
       on TDI. This new data is stored in the parallel load register during the TAP controller's UPDATE
       states. Each of the shift registers is discussed in detail in "Register Descriptions" on page 56.

       Operational Considerations

       There are certain operational considerations when using the JTAG module. Because the JTAG pins
       can be programmed to be GPIOs, board configuration and reset conditions on these pins must be
       considered. In addition, because the JTAG module has integrated ARM Serial Wire Debug, the
       method for switching between these two operational modes is described below.

November 30, 2007                                                                   53

                                   Preliminary
JTAG Interface

5.2.4.1  GPIO Functionality

         When the controller is reset with either a POR or RST, the JTAG/SWD port pins default to their
         JTAG/SWD configurations. The default configuration includes enabling digital functionality (setting
         GPIODEN to 1), enabling the pull-up resistors (setting GPIOPUR to 1), and enabling the alternate
         hardware function (setting GPIOAFSEL to 1) for the PB7 and PC[3:0] JTAG/SWD pins.

         It is possible for software to configure these pins as GPIOs after reset by writing 0s to PB7 and
         PC[3:0] in the GPIOAFSEL register. If the user does not require the JTAG/SWD port for debugging
         or board-level testing, this provides five more GPIOs for use in the design.

         Caution If the JTAG pins are used as GPIOs in a design, PB7 and PC2 cannot have external pull-down
         resistors connected to both of them at the same time. If both pins are pulled Low during reset, the
         controller has unpredictable behavior. If this happens, remove one or both of the pull-down resistors,
         and apply RST or power-cycle the part.

         In addition, it is possible to create a software sequence that prevents the debugger from connecting to
         the Stellaris microcontroller. If the program code loaded into flash immediately changes the JTAG
         pins to their GPIO functionality, the debugger may not have enough time to connect and halt the
         controller before the JTAG pin functionality switches. This may lock the debugger out of the part. This
         can be avoided with a software routine that restores JTAG functionality based on an external or software
         trigger.

         The commit control registers provide a layer of protection against accidental programming of critical
         hardware peripherals. Writes to protected bits of the GPIO Alternate Function Select (GPIOAFSEL)
         register (see page 180) are not committed to storage unless the GPIO Lock (GPIOLOCK) register
         (see page 190) has been unlocked and the appropriate bits of the GPIO Commit (GPIOCR) register
         (see page 191) have been set to 1.

         Recovering a "Locked" Device
         If software configures any of the JTAG/SWD pins as GPIO and loses the ability to communicate
         with the debugger, there is a debug sequence that can be used to recover the device. Performing
         a total of ten JTAG-to-SWD and SWD-to-JTAG switch sequences while holding the device in reset
         mass erases the flash memory. The sequence to recover the device is:

         1. Assert and hold the RST signal.

         2. Perform the JTAG-to-SWD switch sequence.

         3. Perform the SWD-to-JTAG switch sequence.

         4. Perform the JTAG-to-SWD switch sequence.

         5. Perform the SWD-to-JTAG switch sequence.

         6. Perform the JTAG-to-SWD switch sequence.

         7. Perform the SWD-to-JTAG switch sequence.

         8. Perform the JTAG-to-SWD switch sequence.

         9. Perform the SWD-to-JTAG switch sequence.

         10. Perform the JTAG-to-SWD switch sequence.

         11. Perform the SWD-to-JTAG switch sequence.

54                           November 30, 2007

                Preliminary
                                LM3S2965 Microcontroller

5.2.4.2  12. Release the RST signal.

         The JTAG-to-SWD and SWD-to-JTAG switch sequences are described in "ARM Serial Wire Debug
         (SWD)" on page 55. When performing switch sequences for the purpose of recovering the debug
         capabilities of the device, only steps 1 and 2 of the switch sequence need to be performed.

         ARM Serial Wire Debug (SWD)

         In order to seamlessly integrate the ARM Serial Wire Debug (SWD) functionality, a serial-wire
         debugger must be able to connect to the Cortex-M3 core without having to perform, or have any
         knowledge of, JTAG cycles. This is accomplished with a SWD preamble that is issued before the
         SWD session begins.

         The preamble used to enable the SWD interface of the SWJ-DP module starts with the TAP controller
         in the Test-Logic-Reset state. From here, the preamble sequences the TAP controller through the
         following states: Run Test Idle, Select DR, Select IR, Test Logic Reset, Test Logic Reset, Run Test
         Idle, Run Test Idle, Select DR, Select IR, Test Logic Reset, Test Logic Reset, Run Test Idle, Run
         Test Idle, Select DR, Select IR, and Test Logic Reset states.

         Stepping through this sequences of the TAP state machine enables the SWD interface and disables
         the JTAG interface. For more information on this operation and the SWD interface, see the ARM
         CortexTM-M3 Technical Reference Manual and the ARM CoreSight Technical Reference Manual.

         Because this sequence is a valid series of JTAG operations that could be issued, the ARM JTAG
         TAP controller is not fully compliant to the IEEE Standard 1149.1. This is the only instance where
         the ARM JTAG TAP controller does not meet full compliance with the specification. Due to the low
         probability of this sequence occurring during normal operation of the TAP controller, it should not
         affect normal performance of the JTAG interface.

         JTAG-to-SWD Switching

         To switch the operating mode of the Debug Access Port (DAP) from JTAG to SWD mode, the
         external debug hardware must send a switch sequence to the device. The 16-bit switch sequence
         for switching to SWD mode is defined as b1110011110011110, transmitted LSB first. This can also
         be represented as 16'hE79E when transmitted LSB first. The complete switch sequence should
         consist of the following transactions on the TCK/SWCLK and TMS/SWDIO signals:

         1. Send at least 50 TCK/SWCLK cycles with TMS/SWDIO set to 1. This ensures that both JTAG and
              SWD are in their reset/idle states.

         2. Send the 16-bit JTAG-to-SWD switch sequence, 16'hE79E.

         3. Send at least 50 TCK/SWCLK cycles with TMS/SWDIO set to 1. This ensures that if SWJ-DP was
              already in SWD mode, before sending the switch sequence, the SWD goes into the line reset
              state.

         SWD-to-JTAG Switching

         To switch the operating mode of the Debug Access Port (DAP) from SWD to JTAG mode, the
         external debug hardware must send a switch sequence to the device. The 16-bit switch sequence
         for switching to JTAG mode is defined as b1110011110011110, transmitted LSB first. This can also
         be represented as 16'hE73C when transmitted LSB first. The complete switch sequence should
         consist of the following transactions on the TCK/SWCLK and TMS/SWDIO signals:

         1. Send at least 50 TCK/SWCLK cycles with TMS/SWDIO set to 1. This ensures that both JTAG and
              SWD are in their reset/idle states.

November 30, 2007               55

                   Preliminary
JTAG Interface

         2. Send the 16-bit SWD-to-JTAG switch sequence, 16'hE73C.

         3. Send at least 5 TCK/SWCLK cycles with TMS/SWDIO set to 1. This ensures that if SWJ-DP was
              already in JTAG mode, before sending the switch sequence, the JTAG goes into the Test Logic
              Reset state.

5.3 Initialization and Configuration

                After a Power-On-Reset or an external reset (RST), the JTAG pins are automatically configured for
                JTAG communication. No user-defined initialization or configuration is needed. However, if the user
                application changes these pins to their GPIO function, they must be configured back to their JTAG
                functionality before JTAG communication can be restored. This is done by enabling the five JTAG
                pins (PB7 and PC[3:0]) for their alternate function using the GPIOAFSEL register.

5.4      Register Descriptions

5.4.1    There are no APB-accessible registers in the JTAG TAP Controller or Shift Register chains. The
         registers within the JTAG controller are all accessed serially through the TAP Controller. The registers
         can be broken down into two main categories: Instruction Registers and Data Registers.

         Instruction Register (IR)

         The JTAG TAP Instruction Register (IR) is a four-bit serial scan chain with a parallel load register
         connected between the JTAG TDI and TDO pins. When the TAP Controller is placed in the correct
         states, bits can be shifted into the Instruction Register. Once these bits have been shifted into the
         chain and updated, they are interpreted as the current instruction. The decode of the Instruction
         Register bits is shown in Table 5-2 on page 56. A detailed explanation of each instruction, along
         with its associated Data Register, follows.

         Table 5-2. JTAG Instruction Register Commands

         IR[3:0]      Instruction  Description

                0000  EXTEST       Drives the values preloaded into the Boundary Scan Chain by the SAMPLE/PRELOAD
                                   instruction onto the pads.

                0001  INTEST       Drives the values preloaded into the Boundary Scan Chain by the SAMPLE/PRELOAD
                                   instruction into the controller.

                0010 SAMPLE / PRELOAD Captures the current I/O values and shifts the sampled values out of the Boundary Scan
                                                           Chain while new preload data is shifted in.

                1000  ABORT        Shifts data into the ARM Debug Port Abort Register.

                1010  DPACC        Shifts data into and out of the ARM DP Access Register.

                1011  APACC        Shifts data into and out of the ARM AC Access Register.

                1110  IDCODE       Loads manufacturing information defined by the IEEE Standard 1149.1 into the IDCODE
                                   chain and shifts it out.

                1111  BYPASS       Connects TDI to TDO through a single Shift Register chain.

         All Others   Reserved     Defaults to the BYPASS instruction to ensure that TDI is always connected to TDO.

5.4.1.1  EXTEST Instruction

         The EXTEST instruction does not have an associated Data Register chain. The EXTEST instruction
         uses the data that has been preloaded into the Boundary Scan Data Register using the
         SAMPLE/PRELOAD instruction. When the EXTEST instruction is present in the Instruction Register,
         the preloaded data in the Boundary Scan Data Register associated with the outputs and output
         enables are used to drive the GPIO pads rather than the signals coming from the core. This allows

56                                                                                             November 30, 2007

                                   Preliminary
                                LM3S2965 Microcontroller

5.4.1.2  tests to be developed that drive known values out of the controller, which can be used to verify
5.4.1.3  connectivity.

5.4.1.4  INTEST Instruction
5.4.1.5
5.4.1.6  The INTEST instruction does not have an associated Data Register chain. The INTEST instruction
         uses the data that has been preloaded into the Boundary Scan Data Register using the
         SAMPLE/PRELOAD instruction. When the INTEST instruction is present in the Instruction Register,
         the preloaded data in the Boundary Scan Data Register associated with the inputs are used to drive
         the signals going into the core rather than the signals coming from the GPIO pads. This allows tests
         to be developed that drive known values into the controller, which can be used for testing. It is
         important to note that although the RST input pin is on the Boundary Scan Data Register chain, it
         is only observable.

         SAMPLE/PRELOAD Instruction

         The SAMPLE/PRELOAD instruction connects the Boundary Scan Data Register chain between
         TDI and TDO. This instruction samples the current state of the pad pins for observation and preloads
         new test data. Each GPIO pad has an associated input, output, and output enable signal. When the
         TAP controller enters the Capture DR state during this instruction, the input, output, and output-enable
         signals to each of the GPIO pads are captured. These samples are serially shifted out of TDO while
         the TAP controller is in the Shift DR state and can be used for observation or comparison in various
         tests.

         While these samples of the inputs, outputs, and output enables are being shifted out of the Boundary
         Scan Data Register, new data is being shifted into the Boundary Scan Data Register from TDI.
         Once the new data has been shifted into the Boundary Scan Data Register, the data is saved in the
         parallel load registers when the TAP controller enters the Update DR state. This update of the
         parallel load register preloads data into the Boundary Scan Data Register that is associated with
         each input, output, and output enable. This preloaded data can be used with the EXTEST and
         INTEST instructions to drive data into or out of the controller. Please see "Boundary Scan Data
         Register" on page 59 for more information.

         ABORT Instruction

         The ABORT instruction connects the associated ABORT Data Register chain between TDI and
         TDO. This instruction provides read and write access to the ABORT Register of the ARM Debug
         Access Port (DAP). Shifting the proper data into this Data Register clears various error bits or initiates
         a DAP abort of a previous request. Please see the "ABORT Data Register" on page 59 for more
         information.

         DPACC Instruction

         The DPACC instruction connects the associated DPACC Data Register chain between TDI and
         TDO. This instruction provides read and write access to the DPACC Register of the ARM Debug
         Access Port (DAP). Shifting the proper data into this register and reading the data output from this
         register allows read and write access to the ARM debug and status registers. Please see "DPACC
         Data Register" on page 59 for more information.

         APACC Instruction

         The APACC instruction connects the associated APACC Data Register chain between TDI and
         TDO. This instruction provides read and write access to the APACC Register of the ARM Debug
         Access Port (DAP). Shifting the proper data into this register and reading the data output from this
         register allows read and write access to internal components and buses through the Debug Port.
         Please see "APACC Data Register" on page 59 for more information.

November 30, 2007               57

                   Preliminary
JTAG Interface

5.4.1.7  IDCODE Instruction
5.4.1.8
         The IDCODE instruction connects the associated IDCODE Data Register chain between TDI and
         TDO. This instruction provides information on the manufacturer, part number, and version of the
         ARM core. This information can be used by testing equipment and debuggers to automatically
         configure their input and output data streams. IDCODE is the default instruction that is loaded into
         the JTAG Instruction Register when a power-on-reset (POR) is asserted, TRST is asserted, or the
         Test-Logic-Reset state is entered. Please see "IDCODE Data Register" on page 58 for more
         information.

         BYPASS Instruction

         The BYPASS instruction connects the associated BYPASS Data Register chain between TDI and
         TDO. This instruction is used to create a minimum length serial path between the TDI and TDO ports.
         The BYPASS Data Register is a single-bit shift register. This instruction improves test efficiency by
         allowing components that are not needed for a specific test to be bypassed in the JTAG scan chain
         by loading them with the BYPASS instruction. Please see "BYPASS Data Register" on page 58 for
         more information.

5.4.2    Data Registers
5.4.2.1
         The JTAG module contains six Data Registers. These include: IDCODE, BYPASS, Boundary Scan,
         APACC, DPACC, and ABORT serial Data Register chains. Each of these Data Registers is discussed
         in the following sections.

         IDCODE Data Register

         The format for the 32-bit IDCODE Data Register defined by the IEEE Standard 1149.1 is shown in
         Figure 5-3 on page 58. The standard requires that every JTAG-compliant device implement either
         the IDCODE instruction or the BYPASS instruction as the default instruction. The LSB of the IDCODE
         Data Register is defined to be a 1 to distinguish it from the BYPASS instruction, which has an LSB
         of 0. This allows auto configuration test tools to determine which instruction is the default instruction.

         The major uses of the JTAG port are for manufacturer testing of component assembly, and program
         development and debug. To facilitate the use of auto-configuration debug tools, the IDCODE
         instruction outputs a value of 0x3BA00477. This value indicates an ARM Cortex-M3, Version 1
         processor. This allows the debuggers to automatically configure themselves to work correctly with
         the Cortex-M3 during debug.

         Figure 5-3. IDCODE Register Format

5.4.2.2  BYPASS Data Register

         The format for the 1-bit BYPASS Data Register defined by the IEEE Standard 1149.1 is shown in
         Figure 5-4 on page 59. The standard requires that every JTAG-compliant device implement either
         the BYPASS instruction or the IDCODE instruction as the default instruction. The LSB of the BYPASS
         Data Register is defined to be a 0 to distinguish it from the IDCODE instruction, which has an LSB
         of 1. This allows auto configuration test tools to determine which instruction is the default instruction.

58                                           November 30, 2007

                Preliminary
                                                                                    LM3S2965 Microcontroller

         Figure 5-4. BYPASS Register Format

5.4.2.3  Boundary Scan Data Register

         The format of the Boundary Scan Data Register is shown in Figure 5-5 on page 59. Each GPIO
         pin, in a counter-clockwise direction from the JTAG port pins, is included in the Boundary Scan Data
         Register. Each GPIO pin has three associated digital signals that are included in the chain. These
         signals are input, output, and output enable, and are arranged in that order as can be seen in the
         figure. In addition to the GPIO pins, the controller reset pin, RST, is included in the chain. Because
         the reset pin is always an input, only the input signal is included in the Data Register chain.

         When the Boundary Scan Data Register is accessed with the SAMPLE/PRELOAD instruction, the
         input, output, and output enable from each digital pad are sampled and then shifted out of the chain
         to be verified. The sampling of these values occurs on the rising edge of TCK in the Capture DR
         state of the TAP controller. While the sampled data is being shifted out of the Boundary Scan chain
         in the Shift DR state of the TAP controller, new data can be preloaded into the chain for use with
         the EXTEST and INTEST instructions. These instructions either force data out of the controller, with
         the EXTEST instruction, or into the controller, with the INTEST instruction.

         Figure 5-5. Boundary Scan Register Format

         TDI       I  O         O  ... I            O       O    I  I  O         O  ... I            O       O TDO
                   N  U         E                N  U       E    N  N  U         E                N  U       E
                      T                             T                  T                             T

                      GPIO PB6                      GPIO m     RST     GPIO m+1                      GPIO n

5.4.2.4  For detailed information on the order of the input, output, and output enable bits for each of the
5.4.2.5  GPIO ports, please refer to the Stellaris Family Boundary Scan Description Language (BSDL) files,
5.4.2.6  downloadable from www.luminarymicro.com.

         APACC Data Register

         The format for the 35-bit APACC Data Register defined by ARM is described in the ARM
         CortexTM-M3 Technical Reference Manual.

         DPACC Data Register

         The format for the 35-bit DPACC Data Register defined by ARM is described in the ARM
         CortexTM-M3 Technical Reference Manual.

         ABORT Data Register

         The format for the 35-bit ABORT Data Register defined by ARM is described in the ARM
         CortexTM-M3 Technical Reference Manual.

November 30, 2007                                                                                                   59

                                                    Preliminary
System Control

6 System Control

6.1      System control determines the overall operation of the device. It provides information about the
         device, controls the clocking to the core and individual peripherals, and handles reset detection and
6.1.1    reporting.
6.1.2
6.1.2.1  Functional Description
6.1.2.2
         The System Control module provides the following capabilities:
6.1.2.3
          Device identification, see "Device Identification" on page 60

          Local control, such as reset (see "Reset Control" on page 60), power (see "Power
             Control" on page 63) and clock control (see "Clock Control" on page 63)

          System control (Run, Sleep, and Deep-Sleep modes), see "System Control" on page 65

         Device Identification

         Seven read-only registers provide software with information on the microcontroller, such as version,
         part number, SRAM size, flash size, and other features. See the DID0, DID1, and DC0-DC4 registers.

         Reset Control

         This section discusses aspects of hardware functions during reset as well as system software
         requirements following the reset sequence.

         CMOD0 and CMOD1 Test-Mode Control Pins

         Two pins, CMOD0 and CMOD1, are defined for use by Luminary Micro for testing the devices during
         manufacture. They have no end-user function and should not be used. The CMOD pins should be
         connected to ground.

         Reset Sources

         The controller has five sources of reset:

         1. External reset input pin (RST) assertion, see "RST Pin Assertion" on page 60.

         2. Power-on reset (POR), see "Power-On Reset (POR)" on page 61.

         3. Internal brown-out (BOR) detector, see "Brown-Out Reset (BOR)" on page 61.

         4. Software-initiated reset (with the software reset registers), see "Software Reset" on page 62.

         5. A watchdog timer reset condition violation, see "Watchdog Timer Reset" on page 62.

         After a reset, the Reset Cause (RESC) register is set with the reset cause. The bits in this register
         are sticky and maintain their state across multiple reset sequences, except when an internal POR
         is the cause, and then all the other bits in the RESC register are cleared except for the POR indicator.

         RST Pin Assertion

         The external reset pin (RST) resets the controller. This resets the core and all the peripherals except
         the JTAG TAP controller (see "JTAG Interface" on page 49). The external reset sequence is as
         follows:

60                             November 30, 2007

                  Preliminary
                                                                            LM3S2965 Microcontroller

         1. The external reset pin (RST) is asserted and then de-asserted.

         2. The internal reset is released and the core loads from memory the initial stack pointer, the initial
              program counter, the first instruction designated by the program counter, and begins execution.
              A few clocks cycles from RST de-assertion to the start of the reset sequence is necessary for
              synchronization.

6.1.2.4  The external reset timing is shown in Figure 23-10 on page 544.

         Power-On Reset (POR)

         The Power-On Reset (POR) circuit monitors the power supply voltage (VDD). The POR circuit
         generates a reset signal to the internal logic when the power supply ramp reaches a threshold value
         (VTH). If the application only uses the POR circuit, the RST input needs to be connected to the power
         supply (VDD) through a pull-up resistor (1K to 10K ).

         The device must be operating within the specified operating parameters at the point when the on-chip
         power-on reset pulse is complete. The 3.3-V power supply to the device must reach 3.0 V within
         10 msec of it crossing 2.0 V to guarantee proper operation. For applications that require the use of
         an external reset to hold the device in reset longer than the internal POR, the RST input may be
         used with the circuit as shown in Figure 6-1 on page 61.

         Figure 6-1. External Circuitry to Extend Reset

         D1        R1            Stellaris
                           RST

                       R2
                   C1

6.1.2.5  The R1 and C1 components define the power-on delay. The R2 resistor mitigates any leakage from
         the RST input. The diode (D1) discharges C1 rapidly when the power supply is turned off.
         The Power-On Reset sequence is as follows:

         1. The controller waits for the later of external reset (RST) or internal POR to go inactive.

         2. The internal reset is released and the core loads from memory the initial stack pointer, the initial
              program counter, the first instruction designated by the program counter, and begins execution.

         The internal POR is only active on the initial power-up of the controller. The Power-On Reset timing
         is shown in Figure 23-11 on page 545.

         Note: The power-on reset also resets the JTAG controller. An external reset does not.

         Brown-Out Reset (BOR)

         A drop in the input voltage resulting in the assertion of the internal brown-out detector can be used
         to reset the controller. This is initially disabled and may be enabled by software.

         The system provides a brown-out detection circuit that triggers if the power supply (VDD) drops
         below a brown-out threshold voltage (VBTH). If a brown-out condition is detected, the system may
         generate a controller interrupt or a system reset.

November 30, 2007                                                           61

                                            Preliminary
System Control

6.1.2.6  Brown-out resets are controlled with the Power-On and Brown-Out Reset Control (PBORCTL)
6.1.2.7  register. The BORIOR bit in the PBORCTL register must be set for a brown-out condition to trigger
         a reset.

         The brown-out reset is equivelent to an assertion of the external RST input and the reset is held
         active until the proper VDD level is restored. The RESC register can be examined in the reset interrupt
         handler to determine if a Brown-Out condition was the cause of the reset, thus allowing software to
         determine what actions are required to recover.

         The internal Brown-Out Reset timing is shown in Figure 23-12 on page 545.

         Software Reset

         Software can reset a specific peripheral or generate a reset to the entire system .

         Peripherals can be individually reset by software via three registers that control reset signals to each
         peripheral (see the SRCRn registers). If the bit position corresponding to a peripheral is set and
         subsequently cleared, the peripheral is reset. The encoding of the reset registers is consistent with
         the encoding of the clock gating control for peripherals and on-chip functions (see "System
         Control" on page 65). Note that all reset signals for all clocks of the specified unit are asserted as
         a result of a software-initiated reset.

         The entire system can be reset by software by setting the SYSRESETREQ bit in the Cortex-M3
         Application Interrupt and Reset Control register resets the entire system including the core. The
         software-initiated system reset sequence is as follows:

         1. A software system reset is initiated by writing the SYSRESETREQ bit in the ARM Cortex-M3
              Application Interrupt and Reset Control register.

         2. An internal reset is asserted.

         3. The internal reset is deasserted and the controller loads from memory the initial stack pointer,
              the initial program counter, and the first instruction designated by the program counter, and
              then begins execution.

         The software-initiated system reset timing is shown in Figure 23-13 on page 545.

         Watchdog Timer Reset

         The watchdog timer module's function is to prevent system hangs. The watchdog timer can be
         configured to generate an interrupt to the controller on its first time-out, and to generate a reset
         signal on its second time-out.

         After the first time-out event, the 32-bit counter is reloaded with the value of the Watchdog Timer
         Load (WDTLOAD) register, and the timer resumes counting down from that value. If the timer counts
         down to its zero state again before the first time-out interrupt is cleared, and the reset signal has
         been enabled, the watchdog timer asserts its reset signal to the system. The watchdog timer reset
         sequence is as follows:

         1. The watchdog timer times out for the second time without being serviced.

         2. An internal reset is asserted.

         3. The internal reset is released and the controller loads from memory the initial stack pointer, the
              initial program counter, the first instruction designated by the program counter, and begins
              execution.

62                           November 30, 2007

                Preliminary
                                                                          LM3S2965 Microcontroller

         The watchdog reset timing is shown in Figure 23-14 on page 545.

6.1.3    Power Control

6.1.4    The Stellaris microcontroller provides an integrated LDO regulator that may be used to provide
6.1.4.1  power to the majority of the controller's internal logic. The LDO regulator provides software a
         mechanism to adjust the regulated value, in small increments (VSTEP), over the range of 2.25 V
         to 2.75 V (inclusive)--or 2.5 V 10%. The adjustment is made by changing the value of the VADJ
         field in the LDO Power Control (LDOPCTL) register.

         Note:     The use of the LDO is optional. The internal logic may be supplied by the on-chip LDO or
                   by an external regulator. If the LDO is used, the LDO output pin is connected to the VDD25
                   pins on the printed circuit board. The LDO requires decoupling capacitors on the printed
                   circuit board. If an external regulator is used, it is strongly recommended that the external
                   regulator supply the controller only and not be shared with other devices on the printed
                   circuit board.

         Clock Control

         System control determines the control of clocks in this part.

         Fundamental Clock Sources

         There are four clock sources for use in the device:

          Internal Oscillator (IOSC): The internal oscillator is an on-chip clock source. It does not require
             the use of any external components. The frequency of the internal oscillator is 12 MHz 30%.
             Applications that do not depend on accurate clock sources may use this clock source to reduce
             system cost. The internal oscillator is the clock source the device uses during and following POR.
             If the main oscillator is required, software must enable the main oscillator following reset and
             allow the main oscillator to stabilize before changing the clock reference.

          Main Oscillator: The main oscillator provides a frequency-accurate clock source by one of two
             means: an external single-ended clock source is connected to the OSC0 input pin, or an external
             crystal is connected across the OSC0 input and OSC1 output pins. The crystal value allowed
             depends on whether the main oscillator is used as the clock reference source to the PLL. If so,
             the crystal must be one of the supported frequencies between 3.579545 MHz through 8.192
             MHz (inclusive). If the PLL is not being used, the crystal may be any one of the supported
             frequencies between 1 MHz and 8.192 MHz. The single-ended clock source range is from DC
             through the specified speed of the device. The supported crystals are listed in the XTAL bit in
             the RCC register (see page 76).

          Internal 30-kHz Oscillator: The internal 30-kHz oscillator is similar to the internal oscillator,
             except that it provides an operational frequency of 30 kHz 30%. It is intended for use during
             Deep-Sleep power-saving modes. This power-savings mode benefits from reduced internal
             switching and also allows the main oscillator to be powered down.

          External Real-Time Oscillator: The external real-time oscillator provides a low-frequency,
             accurate clock reference. It is intended to provide the system with a real-time clock source. The
             real-time oscillator is part of the Hibernation Module ("Hibernation Module" on page 121) and may
             also provide an accurate source of Deep-Sleep or Hibernate mode power savings.

         The internal system clock (sysclk), is derived from any of the four sources plus two others: the output
         of the internal PLL, and the internal oscillator divided by four (3 MHz 30%). The frequency of the
         PLL clock reference must be in the range of 3.579545 MHz to 8.192 MHz (inclusive).

November 30, 2007                                                         63

                   Preliminary
System Control

6.1.4.2  The Run-Mode Clock Configuration (RCC) and Run-Mode Clock Configuration 2 (RCC2)
6.1.4.3  registers provide control for the system clock. The RCC2 register is provided to extend fields that
         offer additional encodings over the RCC register. When used, the RCC2 register field values are
6.1.4.4  used by the logic over the corresponding field in the RCC register. In particular, RCC2 provides for
6.1.4.5  a larger assortment of clock configuration options.

         Crystal Configuration for the Main Oscillator (MOSC)

         The main oscillator supports the use of a select number of crystals. If the main oscillator is used by
         the PLL as a reference clock, the supported range of crystals is 3.579545 to 8.192 MHz, otherwise,
         the range of supported crystals is 1 to 8.192 MHz.

         The XTAL bit in the RCC register (see page 76) describes the available crystal choices and default
         programming values.

         Software configures the RCC register XTAL field with the crystal number. If the PLL is used in the
         design, the XTAL field value is internally translated to the PLL settings.

         PLL Frequency Configuration

         The PLL is disabled by default during power-on reset and is enabled later by software if required.
         Software configures the PLL input reference clock source, specifies the output divisor to set the
         system clock frequency, and enables the PLL to drive the output.

         If the main oscillator provides the clock reference to the PLL, the translation provided by hardware
         and used to program the PLL is available for software in the XTAL to PLL Translation (PLLCFG)
         register (see page 80). The internal translation provides a translation within 1% of the targeted
         PLL VCO frequency.

         The Crystal Value field (XTAL) on page 76 describes the available crystal choices and default
         programming of the PLLCFG register. The crystal number is written into the XTAL field of the
         Run-Mode Clock Configuration (RCC) register. Any time the XTAL field changes, the new settings
         are translated and the internal PLL settings are updated.

         PLL Modes

         The PLL has two modes of operation: Normal and Power-Down

          Normal: The PLL multiplies the input clock reference and drives the output.

          Power-Down: Most of the PLL internal circuitry is disabled and the PLL does not drive the output.

         The modes are programmed using the RCC/RCC2 register fields (see page 76 and page 81).

         PLL Operation

         If the PLL configuration is changed, the PLL output frequency is unstable until it reconverges (relocks)
         to the new setting. The time between the configuration change and relock is TREADY (see Table
         23-6 on page 537). During this time, the PLL is not usable as a clock reference.

         The PLL is changed by one of the following:

          Change to the XTAL value in the RCC register--writes of the same value do not cause a relock.

          Change in the PLL from Power-Down to Normal mode.

         A counter is defined to measure the TREADY requirement. The counter is clocked by the main
         oscillator. The range of the main oscillator has been taken into account and the down counter is set

64                           November 30, 2007

                Preliminary
                                LM3S2965 Microcontroller

6.1.5  to 0x1200 (that is, ~600 s at an 8.192 MHz external oscillator clock). . Hardware is provided to
       keep the PLL from being used as a system clock until the TREADY condition is met after one of the
       two changes above. It is the user's responsibility to have a stable clock source (like the main oscillator)
       before the RCC/RCC2 register is switched to use the PLL.

       System Control

       For power-savings purposes, the RCGCn , SCGCn , and DCGCn registers control the clock gating
       logic for each peripheral or block in the system while the controller is in Run, Sleep, and Deep-Sleep
       mode, respectively.

       In Run mode, the processor executes code. In Sleep mode, the clock frequency of the active
       peripherals is unchanged, but the processor is not clocked and therefore no longer executes code.
       In Deep-Sleep mode, the clock frequency of the active peripherals may change (depending on the
       Run mode clock configuration) in addition to the processor clock being stopped. An interrupt returns
       the device to Run mode from one of the sleep modes; the sleep modes are entered on request from
       the code. Each mode is described in more detail below.

       There are four levels of operation for the device defined as:

        Run Mode. Run mode provides normal operation of the processor and all of the peripherals that
           are currently enabled by the RCGCn registers. The system clock can be any of the available
           clock sources including the PLL.

        Sleep Mode. Sleep mode is entered by the Cortex-M3 core executing a WFI (Wait for
           Interrupt) instruction. Any properly configured interrupt event in the system will bring the
           processor back into Run mode. See the system control NVIC section of the ARM CortexTM-M3
           Technical Reference Manual for more details.

           In Sleep mode, the Cortex-M3 processor core and the memory subsystem are not clocked.
           Peripherals are clocked that are enabled in the SCGCn register when auto-clock gating is enabled
           (see the RCC register) or the RCGCn register when the auto-clock gating is disabled. The system
           clock has the same source and frequency as that during Run mode.

        Deep-Sleep Mode. Deep-Sleep mode is entered by first writing the Deep Sleep Enable bit in
           the ARM Cortex-M3 NVIC system control register and then executing a WFI instruction. Any
           properly configured interrupt event in the system will bring the processor back into Run mode.
           See the system control NVIC section of the ARM CortexTM-M3 Technical Reference Manual
           for more details.

           The Cortex-M3 processor core and the memory subsystem are not clocked. Peripherals are
           clocked that are enabled in the DCGCn register when auto-clock gating is enabled (see the RCC
           register) or the RCGCn register when auto-clock gating is disabled. The system clock source is
           the main oscillator by default or the internal oscillator specified in the DSLPCLKCFG register if
           one is enabled. When the DSLPCLKCFG register is used, the internal oscillator is powered up,
           if necessary, and the main oscillator is powered down. If the PLL is running at the time of the
           WFI instruction, hardware will power the PLL down and override the SYSDIV field of the active
           RCC/RCC2 register to be /16 or /64, respectively. When the Deep-Sleep exit event occurs,
           hardware brings the system clock back to the source and frequency it had at the onset of
           Deep-Sleep mode before enabling the clocks that had been stopped during the Deep-Sleep
           duration.

        Hibernate Mode. In this mode, the power supplies are turned off to the main part of the device
           and only the Hibernation module's circuitry is active. An external wake event or RTC event is
           required to bring the device back to Run mode. The Cortex-M3 processor and peripherals outside

November 30, 2007               65

                   Preliminary
System Control

                of the Hibernation module see a normal "power on" sequence and the processor starts running
                code. It can determine that it has been restarted from Hibernate mode by inspecting the
                Hibernation module registers.

6.2 Initialization and Configuration

                The PLL is configured using direct register writes to the RCC/RCC2 register. If the RCC2 register
                is being used, the USERCC2 bit must be set and the appropriate RCC2 bit/field is used. The steps
                required to successfully change the PLL-based system clock are:

                1. Bypass the PLL and system clock divider by setting the BYPASS bit and clearing the USESYS
                     bit in the RCC register. This configures the system to run off a "raw" clock source (using the
                     main oscillator or internal oscillator) and allows for the new PLL configuration to be validated
                     before switching the system clock to the PLL.

                2. Select the crystal value (XTAL) and oscillator source (OSCSRC), and clear the PWRDN bit in
                     RCC/RCC2. Setting the XTAL field automatically pulls valid PLL configuration data for the
                     appropriate crystal, and clearing the PWRDN bit powers and enables the PLL and its output.

                3. Select the desired system divider (SYSDIV) in RCC/RCC2 and set the USESYS bit in RCC. The
                     SYSDIV field determines the system frequency for the microcontroller.

       4. Wait for the PLL to lock by polling the PLLLRIS bit in the Raw Interrupt Status (RIS) register.
       5. Enable use of the PLL by clearing the BYPASS bit in RCC/RCC2.

6.3 Register Map

                Table 6-1 on page 66 lists the System Control registers, grouped by function. The offset listed is a
                hexadecimal increment to the register's address, relative to the System Control base address of
                0x400F.E000.

                Note: Spaces in the System Control register space that are not used are reserved for future or
                           internal use by Luminary Micro, Inc. Software should not modify any reserved memory
                           address.

Table 6-1. System Control Register Map

Offset Name     Type                    Reset  Description              See
                                                                        page
0x000  DID0     RO                      -      Device Identification 0
0x004  DID1                                                              68
0x008  DC0      RO                      -      Device Identification 1   84
0x010  DC1                                                               86
0x014  DC2      RO    0x00FF.007F Device Capabilities 0                  87
0x018  DC3                                                               89
0x01C  DC4      RO    0x0311.33FF Device Capabilities 1                  91
0x030  PBORCTL                                                           94
0x034  LDOPCTL  RO    0x070F.5337 Device Capabilities 2                  70
                                                                         71
                RO    0x3F0F.B7FF Device Capabilities 3

                RO    0x0000.00FF Device Capabilities 4

                R/W   0x0000.7FFD Brown-Out Reset Control

                R/W   0x0000.0000 LDO Power Control

66                                                                      November 30, 2007

                                           Preliminary
                                                    LM3S2965 Microcontroller

Offset Name        Type   Reset        Description                                                   See
                                                                                                     page
0x040 SRCR0         R/W    0x00000000  Software Reset Control 0                                       116
0x044 SRCR1         R/W    0x00000000  Software Reset Control 1                                       118
0x048 SRCR2         R/W    0x00000000  Software Reset Control 2                                       120
0x050 RIS            RO   0x0000.0000  Raw Interrupt Status
0x054 IMC           R/W   0x0000.0000  Interrupt Mask Control                                         72
0x058 MISC         R/W1C  0x0000.0000  Masked Interrupt Status and Clear                              73
0x05C RESC          R/W                Reset Cause                                                    74
0x060 RCC           R/W            -   Run-Mode Clock Configuration                                   75
0x064 PLLCFG         RO   0x07AE.3AD1  XTAL to PLL Translation                                        76
0x070 RCC2          R/W                Run-Mode Clock Configuration 2                                 80
0x100 RCGC0         R/W            -   Run Mode Clock Gating Control Register 0                       81
0x104 RCGC1         R/W   0x0780.2800  Run Mode Clock Gating Control Register 1                       95
0x108 RCGC2         R/W    0x00000040  Run Mode Clock Gating Control Register 2                       101
0x110 SCGC0         R/W    0x00000000  Sleep Mode Clock Gating Control Register 0                     110
0x114 SCGC1         R/W    0x00000000  Sleep Mode Clock Gating Control Register 1                     97
0x118 SCGC2         R/W    0x00000040  Sleep Mode Clock Gating Control Register 2                     104
0x120 DCGC0         R/W    0x00000000  Deep Sleep Mode Clock Gating Control Register 0                112
0x124 DCGC1         R/W    0x00000000  Deep Sleep Mode Clock Gating Control Register 1                99
0x128 DCGC2         R/W    0x00000040  Deep Sleep Mode Clock Gating Control Register 2                107
0x144 DSLPCLKCFG    R/W    0x00000000  Deep Sleep Clock Configuration                                 114
                           0x00000000                                                                 83
                          0x0780.0000

6.4 Register Descriptions

                All addresses given are relative to the System Control base address of 0x400F.E000.

November 30, 2007                                                                                    67

                          Preliminary
System Control

                  Register 1: Device Identification 0 (DID0), offset 0x000

                  This register identifies the version of the device.

Device Identification 0 (DID0)

Base 0x400F.E000
Offset 0x000
Type RO, reset -

           31     30  29        28         27  26  25          24           23  22  21  20         19           18  17  16

       reserved       VER                         reserved                                  CLASS

    Type RO       RO  RO        RO  RO         RO  RO          RO  RO           RO  RO  RO  RO                  RO  RO  RO

Reset      0      0   0         1          0   0            0  0            0   0   0   0          0            0   0               1

           15     14  13        12         11  10           9  8            7   6   5   4          3            2   1               0

                                    MAJOR                                                   MINOR

    Type RO       RO  RO        RO  RO         RO  RO          RO  RO           RO  RO  RO  RO                  RO  RO  RO

Reset          -  -   -         -          -   -            -  -            -   -   -   -          -            -   -               -

    Bit/Field          Name         Type           Reset       Description
       31             reserved       RO               0
                                                               Software should not rely on the value of a reserved bit. To provide
     30:28              VER          RO             0x1        compatibility with future products, the value of a reserved bit should be
                                                               preserved across a read-modify-write operation.

                                                               DID0 Version
                                                               This field defines the DID0 register format version. The version number
                                                               is numeric. The value of the VER field is encoded as follows:

                                                               Value Description
                                                               0x1 First revision of the DID0 register format, for Stellaris

                                                                         Fury-class devices .

    27:24             reserved             RO      0x0         Software should not rely on the value of a reserved bit. To provide
    23:16             CLASS
                                                               compatibility with future products, the value of a reserved bit should be

                                                               preserved across a read-modify-write operation.

                                           RO      0x1         Device Class

                                                               The CLASS field value identifies the internal design from which all mask
                                                               sets are generated for all devices in a particular product line. The CLASS
                                                               field value is changed for new product lines, for changes in fab process
                                                               (for example, a remap or shrink), or any case where the MAJOR or MINOR
                                                               fields require differentiation from prior devices. The value of the CLASS
                                                               field is encoded as follows (all other encodings are reserved):

                                                               Value Description
                                                               0x0 Stellaris Sandstorm-class devices.
                                                               0x1 Stellaris Fury-class devices.

68                                                                                                      November 30, 2007

                                                               Preliminary
                                                    LM3S2965 Microcontroller

Bit/Field           Name  Type  Reset  Description
  15:8             MAJOR   RO      -
                                       Major Revision
   7:0             MINOR   RO      -   This field specifies the major revision number of the device. The major
                                       revision reflects changes to base layers of the design. The major revision
                                       number is indicated in the part number as a letter (A for first revision, B
                                       for second, and so on). This field is encoded as follows:

                                       Value Description
                                       0x0 Revision A (initial device)
                                       0x1 Revision B (first base layer revision)
                                       0x2 Revision C (second base layer revision)

                                       and so on.

                                       Minor Revision
                                       This field specifies the minor revision number of the device. The minor
                                       revision reflects changes to the metal layers of the design. The MINOR
                                       field value is reset when the MAJOR field is changed. This field is numeric
                                       and is encoded as follows:

                                       Value Description
                                       0x0 Initial device, or a major revision update.
                                       0x1 First metal layer change.
                                       0x2 Second metal layer change.

                                       and so on.

November 30, 2007                                   69

                                       Preliminary
System Control

               Register 2: Brown-Out Reset Control (PBORCTL), offset 0x030

               This register is responsible for controlling reset conditions after initial power-on reset.

Brown-Out Reset Control (PBORCTL)

Base 0x400F.E000
Offset 0x030
Type R/W, reset 0x0000.7FFD

       31       30           29  28  27    26  25     24           23       22  21  20  19  18              17   16

                                                               reserved

    Type RO     RO           RO  RO  RO    RO  RO     RO       RO           RO  RO  RO  RO  RO              RO   RO

Reset  0        0            0   0   0     0   0            0            0  0   0   0   0   0               0    0

       15       14           13  12  11    10  9            8            7  6   5   4   3   2               1    0

                                                  reserved                                                  BORIOR reserved

    Type RO     RO           RO  RO  RO    RO  RO     RO       RO           RO  RO  RO  RO  RO              R/W  RO

Reset  0        0            0   0   0     0   0            0            0  0   0   0   0   0               0    0

    Bit/Field        Name            Type      Reset  Description
      31:2          reserved          RO        0x0
        1           BORIOR           R/W              Software should not rely on the value of a reserved bit. To provide
                                                  0   compatibility with future products, the value of a reserved bit should be
        0           reserved          RO              preserved across a read-modify-write operation.
                                                  0
                                                      BOR Interrupt or Reset

                                                      This bit controls how a BOR event is signaled to the controller. If set, a
                                                      reset is signaled. Otherwise, an interrupt is signaled.

                                                      Software should not rely on the value of a reserved bit. To provide
                                                      compatibility with future products, the value of a reserved bit should be
                                                      preserved across a read-modify-write operation.

70                                                                                          November 30, 2007

                                                      Preliminary
                                                                                             LM3S2965 Microcontroller

           Register 3: LDO Power Control (LDOPCTL), offset 0x034

           The VADJ field in this register adjusts the on-chip output voltage (VOUT).

LDO Power Control (LDOPCTL)

Base 0x400F.E000
Offset 0x034
Type R/W, reset 0x0000.0000

       31  30      29        28  27    26        25     24           23        22  21   20   19         18   17   16

                                                           reserved

Type RO    RO      RO        RO  RO    RO        RO     RO     RO              RO  RO   RO   RO         RO   RO   RO

Reset  0   0       0         0   0            0  0      0            0         0   0    0    0          0    0    0

       15  14      13        12  11    10        9      8            7         6   5    4    3          2    1    0

                                    reserved                                                      VADJ

Type RO    RO      RO        RO  RO    RO        RO     RO     RO              RO  R/W  R/W  R/W        R/W  R/W  R/W

Reset  0   0       0         0   0            0  0      0            0         0   0    0    0          0    0    0

Bit/Field           Name         Type            Reset  Description
  31:6             reserved       RO                0
                                                        Software should not rely on the value of a reserved bit. To provide
   5:0               VADJ        R/W              0x0   compatibility with future products, the value of a reserved bit should be
                                                        preserved across a read-modify-write operation.

                                                        LDO Output Voltage

                                                        This field sets the on-chip output voltage. The programming values for
                                                        the VADJ field are provided below.

                                                        Value            VOUT (V)
                                                        0x00             2.50

                                                        0x01             2.45

                                                        0x02             2.40

                                                        0x03             2.35

                                                        0x04             2.30

                                                        0x05             2.25

                                                        0x06-0x3F Reserved

                                                        0x1B             2.75

                                                        0x1C             2.70

                                                        0x1D             2.65

                                                        0x1E             2.60

                                                        0x1F             2.55

November 30, 2007                                                                                                     71

                                                        Preliminary
System Control

               Register 4: Raw Interrupt Status (RIS), offset 0x050

               Central location for system control raw interrupts. These are set and cleared by hardware.

Raw Interrupt Status (RIS)

Base 0x400F.E000
Offset 0x050
Type RO, reset 0x0000.0000

       31       30          29  28  27        26  25     24           23  22       21  20  19          18  17  16

                                                            reserved

    Type RO     RO          RO  RO  RO        RO  RO     RO  RO           RO       RO  RO  RO          RO  RO  RO

Reset  0        0           0   0   0         0   0      0            0   0        0   0            0  0   0   0

       15       14          13  12  11        10  9      8            7   6        5   4            3  2   1   0

                                    reserved                              PLLLRIS         reserved         BORRIS reserved

    Type RO     RO          RO  RO  RO        RO  RO     RO  RO           RO       RO  RO  RO          RO  RO  RO

Reset  0        0           0   0   0         0   0      0            0   0        0   0            0  0   0   0

    Bit/Field         Name          Type          Reset  Description
      31:7          reserved         RO              0
        6           PLLLRIS          RO              0   Software should not rely on the value of a reserved bit. To provide
       5:2          reserved         RO              0   compatibility with future products, the value of a reserved bit should be
        1           BORRIS           RO              0   preserved across a read-modify-write operation.

        0           reserved         RO              0   PLL Lock Raw Interrupt Status

                                                         This bit is set when the PLL TREADY Timer asserts.

                                                         Software should not rely on the value of a reserved bit. To provide
                                                         compatibility with future products, the value of a reserved bit should be
                                                         preserved across a read-modify-write operation.

                                                         Brown-Out Reset Raw Interrupt Status

                                                         This bit is the raw interrupt status for any brown-out conditions. If set,
                                                         a brown-out condition is currently active. This is an unregistered signal
                                                         from the brown-out detection circuit. An interrupt is reported if the BORIM
                                                         bit in the IMC register is set and the BORIOR bit in the PBORCTL register
                                                         is cleared.

                                                         Software should not rely on the value of a reserved bit. To provide
                                                         compatibility with future products, the value of a reserved bit should be
                                                         preserved across a read-modify-write operation.

72                                                                                                     November 30, 2007

                                                         Preliminary
                                                                                           LM3S2965 Microcontroller

           Register 5: Interrupt Mask Control (IMC), offset 0x054

           Central location for system control interrupt masks.

Interrupt Mask Control (IMC)

Base 0x400F.E000
Offset 0x054
Type R/W, reset 0x0000.0000

       31  30                29  28  27        26  25     24           23  22      21  20  19          18  17   16

                                                             reserved

Type RO    RO                RO  RO  RO        RO  RO     RO  RO           RO      RO  RO  RO          RO  RO   RO

Reset  0   0                 0   0   0         0   0      0            0   0       0   0            0  0   0    0

       15  14                13  12  11        10  9      8            7   6       5   4            3  2   1    0

                                     reserved                              PLLLIM         reserved         BORIM reserved

Type RO    RO                RO  RO  RO        RO  RO     RO  RO           R/W     RO  RO  RO          RO  R/W  RO

Reset  0   0                 0   0   0         0   0      0            0   0       0   0            0  0   0    0

Bit/Field           Name             Type          Reset  Description
  31:7             reserved           RO              0
    6              PLLLIM            R/W              0   Software should not rely on the value of a reserved bit. To provide
                                                          compatibility with future products, the value of a reserved bit should be
   5:2             reserved           RO              0   preserved across a read-modify-write operation.
    1              BORIM             R/W              0
                                                          PLL Lock Interrupt Mask
    0              reserved           RO              0
                                                          This bit specifies whether a current limit detection is promoted to a
                                                          controller interrupt. If set, an interrupt is generated if PLLLRIS in RIS
                                                          is set; otherwise, an interrupt is not generated.

                                                          Software should not rely on the value of a reserved bit. To provide
                                                          compatibility with future products, the value of a reserved bit should be
                                                          preserved across a read-modify-write operation.

                                                          Brown-Out Reset Interrupt Mask

                                                          This bit specifies whether a brown-out condition is promoted to a
                                                          controller interrupt. If set, an interrupt is generated if BORRIS is set;
                                                          otherwise, an interrupt is not generated.

                                                          Software should not rely on the value of a reserved bit. To provide
                                                          compatibility with future products, the value of a reserved bit should be
                                                          preserved across a read-modify-write operation.

November 30, 2007                                                                                                   73

                                                          Preliminary
System Control

               Register 6: Masked Interrupt Status and Clear (MISC), offset 0x058

               Central location for system control result of RIS AND IMC to generate an interrupt to the controller.
               All of the bits are R/W1C and this action also clears the corresponding raw interrupt bit in the RIS
               register (see page 72).

Masked Interrupt Status and Clear (MISC)

Base 0x400F.E000
Offset 0x058
Type R/W1C, reset 0x0000.0000

       31       30  29         28  27        26  25     24           23  22       21  20  19          18  17  16

                                                           reserved

    Type RO     RO  RO         RO  RO        RO  RO     RO  RO           RO       RO  RO  RO          RO  RO  RO

Reset  0        0   0          0   0         0   0      0            0   0        0   0            0  0   0   0

       15       14  13         12  11        10  9      8            7   6        5   4            3  2   1   0

                                   reserved                              PLLLMIS         reserved         BORMIS reserved

    Type RO     RO  RO         RO  RO        RO  RO     RO  RO R/W1C RO               RO  RO          RO R/W1C RO

Reset  0        0   0          0   0         0   0      0            0   0        0   0            0  0   0   0

    Bit/Field         Name          Type         Reset  Description
      31:7          reserved         RO             0
        6           PLLLMIS        R/W1C            0   Software should not rely on the value of a reserved bit. To provide
                                                        compatibility with future products, the value of a reserved bit should be
       5:2          reserved         RO             0   preserved across a read-modify-write operation.
        1           BORMIS         R/W1C            0
        0           reserved                        0   PLL Lock Masked Interrupt Status
                                     RO                 This bit is set when the PLL TREADY timer asserts. The interrupt is cleared
                                                        by writing a 1 to this bit.

                                                        Software should not rely on the value of a reserved bit. To provide
                                                        compatibility with future products, the value of a reserved bit should be
                                                        preserved across a read-modify-write operation.

                                                        BOR Masked Interrupt Status
                                                        The BORMIS is simply the BORRIS ANDed with the mask value, BORIM.

                                                        Software should not rely on the value of a reserved bit. To provide
                                                        compatibility with future products, the value of a reserved bit should be
                                                        preserved across a read-modify-write operation.

74                                                                                                    November 30, 2007

                                                        Preliminary
                                                                                           LM3S2965 Microcontroller

           Register 7: Reset Cause (RESC), offset 0x05C

           This register is set with the reset cause after reset. The bits in this register are sticky and maintain
           their state across multiple reset sequences, except when an external reset is the cause, and then
           all the other bits in the RESC register are cleared.

Reset Cause (RESC)

Base 0x400F.E000
Offset 0x05C
Type R/W, reset -

       31          30  29        28  27    26        25     24           23  22  21   20   19   18   17   16

                                                               reserved

Type RO            RO  RO        RO  RO    RO        RO     RO  RO           RO  RO   RO   RO   RO   RO   RO

Reset  0           0   0         0   0            0  0      0            0   0   0    0    0    0    0    0

       15          14  13        12  11    10        9      8            7   6   5    4    3    2    1    0

                                        reserved                                 LDO  SW   WDT  BOR  POR  EXT

Type RO            RO  RO        RO  RO    RO        RO     RO  RO           RO  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0           0   0         0   0            0  0      0            0   0   -    -    -    -    -    -

Bit/Field               Name         Type            Reset  Description
  31:6                 reserved       RO                0
    5                                R/W                -   Software should not rely on the value of a reserved bit. To provide
                         LDO                                compatibility with future products, the value of a reserved bit should be
    4                                R/W                -   preserved across a read-modify-write operation.
    3                     SW         R/W                -
    2                    WDT         R/W                -   LDO Reset
    1                    BOR         R/W                -   When set, indicates the LDO circuit has lost regulation and has
    0                    POR         R/W                -   generated a reset event.
                         EXT
                                                            Software Reset
                                                            When set, indicates a software reset is the cause of the reset event.

                                                            Watchdog Timer Reset
                                                            When set, indicates a watchdog reset is the cause of the reset event.

                                                            Brown-Out Reset
                                                            When set, indicates a brown-out reset is the cause of the reset event.

                                                            Power-On Reset
                                                            When set, indicates a power-on reset is the cause of the reset event.

                                                            External Reset
                                                            When set, indicates an external reset (RST assertion) is the cause of
                                                            the reset event.

November 30, 2007                                                                                             75

                                                            Preliminary
System Control

               Register 8: Run-Mode Clock Configuration (RCC), offset 0x060

               This register is defined to provide source control and frequency speed.

Run-Mode Clock Configuration (RCC)

Base 0x400F.E000
Offset 0x060
Type R/W, reset 0x07AE.3AD1

       31       30           29          28  27    26       25   24             23   22   21   20                  19   18         17   16

                            reserved         ACG               SYSDIV                USESYSDIV reserved USEPWMDIV       PWMDIV          reserved

    Type RO     RO          RO           RO  R/W   R/W      R/W  R/W            R/W  R/W  RO   R/W                 R/W  R/W        R/W  RO

Reset  0                 0            0  0   0     1        1          1        1    0    0    0                   1            1  1    0

       15       14           13          12  11    10       9          8        7    6    5    4                   3            2  1    0

               reserved     PWRDN reserved BYPASS reserved                XTAL            OSCSRC                      reserved     IOSCDIS MOSCDIS

    Type RO     RO          R/W          RO  R/W   RO       R/W  R/W            R/W  R/W  R/W  R/W                 RO   RO         R/W  R/W

Reset  0                 0            1  1   1     0        1          0        1    1    0    1                   0            0  0    1

    Bit/Field                Name            Type       Reset    Description
     31:28                  reserved          RO         0x0
                                                                 Software should not rely on the value of a reserved bit. To provide
       27                     ACG            R/W           0     compatibility with future products, the value of a reserved bit should be
                                                                 preserved across a read-modify-write operation.

                                                                 Auto Clock Gating

                                                                 This bit specifies whether the system uses the Sleep-Mode Clock
                                                                 Gating Control (SCGCn) registers and Deep-Sleep-Mode Clock
                                                                 Gating Control (DCGCn) registers if the controller enters a Sleep or
                                                                 Deep-Sleep mode (respectively). If set, the SCGCn or DCGCn registers
                                                                 are used to control the clocks distributed to the peripherals when the
                                                                 controller is in a sleep mode. Otherwise, the Run-Mode Clock Gating
                                                                 Control (RCGCn) registers are used when the controller enters a sleep
                                                                 mode.

                                                                 The RCGCn registers are always used to control the clocks in Run
                                                                 mode.

                                                                 This allows peripherals to consume less power when the controller is
                                                                 in a sleep mode and the peripheral is unused.

76                                                                                                                      November 30, 2007

                                                                Preliminary
                                                             LM3S2965 Microcontroller

Bit/Field       Name    Type  Reset  Description
26:23        SYSDIV    R/W    0xF
                                     System Clock Divisor
   22      USESYSDIV    R/W      0
   21         reserved   RO      0   Specifies which divisor is used to generate the system clock from the
   20                   R/W      0   PLL output.
           USEPWMDIV
                                     The PLL VCO frequency is 400 MHz.

                                     Value Divisor (BYPASS=1) Frequency (BYPASS=0)

                                     0x0 reserved  reserved

                                     0x1 /2        reserved

                                     0x2 /3        reserved

                                     0x3 /4        50 MHz

                                     0x4 /5        40 MHz

                                     0x5 /6        33.33 MHz

                                     0x6 /7        28.57 MHz

                                     0x7 /8        25 MHz

                                     0x8 /9        22.22 MHz

                                     0x9 /10       20 MHz

                                     0xA /11       18.18 MHz

                                     0xB /12       16.67 MHz

                                     0xC /13       15.38 MHz

                                     0xD /14       14.29 MHz

                                     0xE /15       13.33 MHz

                                     0xF /16       12.5 MHz (default)

                                     When reading the Run-Mode Clock Configuration (RCC) register (see
                                     page 76), the SYSDIV value is MINSYSDIV if a lower divider was
                                     requested and the PLL is being used. This lower value is allowed to
                                     divide a non-PLL source.

                                     Enable System Clock Divider

                                     Use the system clock divider as the source for the system clock. The
                                     system clock divider is forced to be used when the PLL is selected as
                                     the source.

                                     Software should not rely on the value of a reserved bit. To provide
                                     compatibility with future products, the value of a reserved bit should be
                                     preserved across a read-modify-write operation.

                                     Enable PWM Clock Divisor
                                     Use the PWM clock divider as the source for the PWM clock.

November 30, 2007                                                                                77

                                     Preliminary
System Control

    Bit/Field     Name    Type  Reset  Description
     19:17      PWMDIV    R/W    0x7
                                       PWM Unit Clock Divisor
     16:14      reserved   RO
       13       PWRDN     R/W          This field specifies the binary divisor used to predivide the system clock
       12       reserved   RO          down for use as the timing reference for the PWM module. This clock
       11       BYPASS    R/W          is only power 2 divide and rising edge is synchronous without phase
                                       shift from the system clock.
       10       reserved   RO
                                       Value Divisor
                                       0x0 /2
                                       0x1 /4
                                       0x2 /8
                                       0x3 /16
                                       0x4 /32
                                       0x5 /64
                                       0x6 /64
                                       0x7 /64 (default)

                                0      Software should not rely on the value of a reserved bit. To provide

                                       compatibility with future products, the value of a reserved bit should be

                                       preserved across a read-modify-write operation.

                                1      PLL Power Down

                                       This bit connects to the PLL PWRDN input. The reset value of 1 powers
                                       down the PLL.

                                1      Software should not rely on the value of a reserved bit. To provide

                                       compatibility with future products, the value of a reserved bit should be

                                       preserved across a read-modify-write operation.

                                1      PLL Bypass

                                       Chooses whether the system clock is derived from the PLL output or
                                       the OSC source. If set, the clock that drives the system is the OSC
                                       source. Otherwise, the clock that drives the system is the PLL output
                                       clock divided by the system divider.

                                       Note:        The ADC must be clocked from the PLL or directly from a
                                                    14-MHz to 18-MHz clock source to operate properly. While
                                                    the ADC works in a 14-18 MHz range, to maintain a 1 M
                                                    sample/second rate, the ADC must be provided a 16-MHz
                                                    clock source.

                                0      Software should not rely on the value of a reserved bit. To provide

                                       compatibility with future products, the value of a reserved bit should be

                                       preserved across a read-modify-write operation.

78                                                     November 30, 2007

                                       Preliminary
                                                                              LM3S2965 Microcontroller

Bit/Field     Name    Type  Reset  Description
   9:6        XTAL    R/W    0xB
                                   Crystal Value
   5:4     OSCSRC     R/W
   3:2      reserved   RO          This field specifies the crystal value attached to the main oscillator. The
    1      IOSCDIS    R/W          encoding for this field is provided below.
    0      MOSCDIS    R/W
                                   Value        Crystal Frequency (MHz) Crystal Frequency (MHz)

                                         0x0    Not Using the PLL             Using the PLL
                                         0x1
                                         0x2                1.000                     reserved
                                         0x3
                                         0x4                1.8432                    reserved
                                         0x5
                                         0x6                2.000                     reserved
                                         0x7
                                         0x8                2.4576                    reserved
                                         0x9
                                         0xA                            3.579545 MHz
                                         0xB
                                        0xC                             3.6864 MHz
                                        0xD
                                         0xE                                  4 MHz
                                         0xF
                                                                        4.096 MHz

                                                                        4.9152 MHz

                                                                              5 MHz

                                                                        5.12 MHz

                                                                        6 MHz (reset value)

                                                                        6.144 MHz

                                                                        7.3728 MHz

                                                                              8 MHz

                                                                        8.192 MHz

                            0x1    Oscillator Source

                                   Picks among the four input sources for the OSC. The values are:

                                   Value Input Source
                                   0x0 Main oscillator (default)
                                   0x1 Internal oscillator (default)
                                   0x2 Internal oscillator / 4 (this is necessary if used as input to PLL)
                                   0x3 reserved

                            0x0    Software should not rely on the value of a reserved bit. To provide

                                   compatibility with future products, the value of a reserved bit should be

                                   preserved across a read-modify-write operation.

                            0      Internal Oscillator Disable

                                   0: Internal oscillator (IOSC) is enabled.

                                   1: Internal oscillator is disabled.

                            1      Main Oscillator Disable

                                   0: Main oscillator is enabled.

                                   1: Main oscillator is disabled (default).

November 30, 2007                                                                                       79

                                   Preliminary
System Control

               Register 9: XTAL to PLL Translation (PLLCFG), offset 0x064

               This register provides a means of translating external crystal frequencies into the appropriate PLL
               settings. This register is initialized during the reset sequence and updated anytime that the XTAL
               field changes in the Run-Mode Clock Configuration (RCC) register (see page 76).

               The PLL frequency is calculated using the PLLCFG field values, as follows:

               PLLFreq = OSCFreq * F / (R + 1)

XTAL to PLL Translation (PLLCFG)

Base 0x400F.E000
Offset 0x064
Type RO, reset -

       31         30        29        28  27    26  25     24           23  22  21  20  19  18  17  16

                                                              reserved

    Type RO       RO        RO        RO  RO    RO  RO     RO  RO           RO  RO  RO  RO  RO  RO  RO

Reset  0                 0  0         0   0     0   0      0            0   0   0   0   0   0   0   0

       15         14        13        12  11    10  9      8            7   6   5   4   3   2   1   0

               reserved                             F                                       R

    Type RO       RO        RO        RO  RO    RO  RO     RO  RO           RO  RO  RO  RO  RO  RO  RO

Reset  0                 0  -         -   -     -   -      -            -   -   -   -   -   -   -   -

    Bit/Field                Name         Type      Reset  Description
     31:14                  reserved       RO        0x0
                                                           Software should not rely on the value of a reserved bit. To provide
      13:5                      F          RO          -   compatibility with future products, the value of a reserved bit should be
       4:0                      R          RO          -   preserved across a read-modify-write operation.

                                                           PLL F Value
                                                           This field specifies the value supplied to the PLL's F input.

                                                           PLL R Value
                                                           This field specifies the value supplied to the PLL's R input.

80                                                                                          November 30, 2007

                                                           Preliminary
                                                                                                 LM3S2965 Microcontroller

           Register 10: Run-Mode Clock Configuration 2 (RCC2), offset 0x070

           This register overrides the RCC equivalent register fields when the USERCC2 bit is set. This allows
           RCC2 to be used to extend the capabilities, while also providing a means to be backward-compatible
           to previous parts. The fields within the RCC2 register occupy the same bit positions as they do
           within the RCC register as LSB-justified.

           The SYSDIV2 field is wider so that additional larger divisors are possible. This allows a lower system
           clock frequency for improved Deep Sleep power consumption.

Run-Mode Clock Configuration 2 (RCC2)

Base 0x400F.E000
Offset 0x070
Type R/W, reset 0x0780.2800

       31       30      29           28   27     26   25     24           23  22   21       20   19        18  17          16

       USERCC2          reserved                 SYSDIV2                                         reserved

Type R/W        RO      RO           R/W  R/W    R/W  R/W    R/W       R/W    RO   RO       RO   RO        RO  RO          RO

Reset  0             0            0  0    0      1    1             1     1   0    0        0    0         0            0  0

       15       14      13           12   11     10   9             8     7   6    5        4    3         2            1  0

           reserved     PWRDN2 reserved BYPASS2           reserved                 OSCSRC2                    reserved

Type RO         RO      R/W          RO   R/W    RO   RO     RO        RO     R/W  R/W      R/W  RO        RO  RO          RO

Reset  0             0            1  0    1      0    0             0     0   0    0        0    0         0            0  0

Bit/Field                  Name           Type        Reset  Description
   31                   USERCC2           R/W            0
                         reserved          RO                Use RCC2
30:29                  SYSDIV2           R/W          0x0   When set, overrides the RCC register fields.
28:23                                                0x0F
                         reserved          RO                Software should not rely on the value of a reserved bit. To provide
22:14                  PWRDN2            R/W          0x0   compatibility with future products, the value of a reserved bit should be
   13                    reserved          RO            1   preserved across a read-modify-write operation.
   12                   BYPASS2           R/W            0
   11                                                    1   System Clock Divisor
                                                             Specifies which divisor is used to generate the system clock from the
                                                             PLL output.
                                                             The PLL VCO frequency is 400 MHz.
                                                             This field is wider than the RCC register SYSDIV field in order to provide
                                                             additional divisor values. This permits the system clock to be run at
                                                             much lower frequencies during Deep Sleep mode. For example, where
                                                             the RCC register SYSDIV encoding of 1111 provides /16, the RCC2
                                                             register SYSDIV2 encoding of 111111 provides /64.

                                                             Software should not rely on the value of a reserved bit. To provide
                                                             compatibility with future products, the value of a reserved bit should be
                                                             preserved across a read-modify-write operation.

                                                             Power-Down PLL
                                                             When set, powers down the PLL.

                                                             Software should not rely on the value of a reserved bit. To provide
                                                             compatibility with future products, the value of a reserved bit should be
                                                             preserved across a read-modify-write operation.

                                                             Bypass PLL
                                                             When set, bypasses the PLL for the clock source.

November 30, 2007                                                                                                              81

                                                             Preliminary
System Control

    Bit/Field      Name    Type  Reset  Description
      10:7       reserved   RO    0x0
       6:4      OSCSRC2    R/W          Software should not rely on the value of a reserved bit. To provide
                                  0x0   compatibility with future products, the value of a reserved bit should be
       3:0       reserved   RO          preserved across a read-modify-write operation.

                                        System Clock Source

                                        Value Description
                                        0x0 Main oscillator (MOSC)
                                        0x1 Internal oscillator (IOSC)
                                        0x2 Internal oscillator / 4
                                        0x3 30 kHz internal oscillator
                                        0x7 32 kHz external oscillator

                                 0      Software should not rely on the value of a reserved bit. To provide

                                        compatibility with future products, the value of a reserved bit should be

                                        preserved across a read-modify-write operation.

82                                                   November 30, 2007

                                        Preliminary
                                                                                                 LM3S2965 Microcontroller

           Register 11: Deep Sleep Clock Configuration (DSLPCLKCFG), offset 0x144

           This register provides configuration information for the hardware control of Deep Sleep Mode.

Deep Sleep Clock Configuration (DSLPCLKCFG)

Base 0x400F.E000
Offset 0x144
Type R/W, reset 0x0780.0000

       31  30                29  28   27        26   25     24           23  22   21        20   19          18  17          16

           reserved                             DSDIVORIDE                                       reserved

Type RO    RO                RO  R/W  R/W       R/W  R/W    R/W  R/W         RO   RO        RO   RO          RO  RO          RO

Reset  0   0                 0   0    0         1    1      1            1   0    0         0    0           0            0      0

       15  14                13  12   11        10   9      8            7   6    5         4    3           2            1      0

                                      reserved                                    DSOSCSRC                      reserved

Type RO    RO                RO  RO   RO        RO   RO     RO   RO          R/W  R/W       R/W  RO          RO  RO          RO

Reset  0   0                 0   0    0         0    0      0            0   0    0         0    0           0            0      0

Bit/Field          Name               Type           Reset  Description
31:29           reserved              RO             0x0
28:23        DSDIVORIDE              R/W            0x0F   Software should not rely on the value of a reserved bit. To provide
                                                            compatibility with future products, the value of a reserved bit should be
  22:7           reserved              RO             0x0   preserved across a read-modify-write operation.
   6:4        DSOSCSRC                R/W             0x0
                                                            Divider Field Override

                                                            6-bit system divider field to override when Deep-Sleep occurs with PLL
                                                            running.

                                                            Software should not rely on the value of a reserved bit. To provide
                                                            compatibility with future products, the value of a reserved bit should be
                                                            preserved across a read-modify-write operation.

                                                            Clock Source
                                                            When set, forces IOSC to be clock source during Deep Sleep mode.

                                                            Value Name Description

                                                            0x0 NOORIDE No override to the oscillator clock source is done

                                                            0x1 IOSC             Use internal 12 MHz oscillator as source

                                                            0x3 30kHz Use 30 kHz internal oscillator

                                                            0x7 32kHz Use 32 kHz external oscillator

3:0                  reserved         RO             0x0    Software should not rely on the value of a reserved bit. To provide

                                                            compatibility with future products, the value of a reserved bit should be

                                                            preserved across a read-modify-write operation.

November 30, 2007                                                                                                                   83

                                                            Preliminary
System Control

               Register 12: Device Identification 1 (DID1), offset 0x004

               This register identifies the device family, part number, temperature range, pin count, and package
               type.

Device Identification 1 (DID1)

Base 0x400F.E000
Offset 0x004
Type RO, reset -

           31     30       29   28  27    26        25   24           23  22    21  20       19   18    17                   16

                      VER                     FAM                                      PARTNO

    Type RO       RO       RO   RO  RO    RO        RO   RO      RO       RO    RO  RO       RO   RO    RO                   RO

Reset      0      0        0    1   0     0         0    0            0   1     0   1          0  1     0                    1

           15     14       13   12  11    10        9    8            7   6     5   4          3  2     1                    0

               PINCOUNT                   reserved                        TEMP          PKG       ROHS      QUAL

    Type RO       RO       RO   RO  RO    RO        RO   RO      RO       RO    RO  RO       RO   RO    RO                   RO

Reset      0      1        0    0   0     0         0    0            0   0     1   0          1  1     -                    -

    Bit/Field            Name       Type      Reset      Description
     31:28               VER         RO        0x1
                                                         DID1 Version
                                                         This field defines the DID1 register format version. The version number
                                                         is numeric. The value of the VER field is encoded as follows (all other
                                                         encodings are reserved):

                                                         Value Description
                                                         0x1 First revision of the DID1 register format, indicating a Stellaris

                                                                   Fury-class device.

    27:24                FAM        RO              0x0  Family

                                                         This field provides the family identification of the device within the
                                                         Luminary Micro product portfolio. The value is encoded as follows (all
                                                         other encodings are reserved):

                                                         Value Description

                                                         0x0 Stellaris family of microcontollers, that is, all devices with
                                                                  external part numbers starting with LM3S.

    23:16             PARTNO        RO              0x55 Part Number

                                                         This field provides the part number of the device within the family. The
                                                         value is encoded as follows (all other encodings are reserved):

                                                         Value Description
                                                         0x55 LM3S2965

    15:13             PINCOUNT      RO              0x2  Package Pin Count

                                                         This field specifies the number of pins on the device package. The value
                                                         is encoded as follows (all other encodings are reserved):

                                                         Value Description
                                                         0x2 100-pin package

84                                                                                                November 30, 2007

                                                         Preliminary
                                                                LM3S2965 Microcontroller

Bit/Field           Name     Type  Reset  Description
  12:8             reserved   RO      0
   7:5                        RO          Software should not rely on the value of a reserved bit. To provide
                    TEMP            0x1   compatibility with future products, the value of a reserved bit should be
   4:3                        RO          preserved across a read-modify-write operation.
                     PKG
    2                         RO          Temperature Range
   1:0              ROHS      RO          This field specifies the temperature rating of the device. The value is
                    QUAL                  encoded as follows (all other encodings are reserved):

                                          Value Description
                                          0x1 Industrial temperature range (-40C to 85C)

                                   0x1    Package Type

                                          This field specifies the package type. The value is encoded as follows
                                          (all other encodings are reserved):

                                          Value Description
                                          0x1 LQFP package

                                   1      RoHS-Compliance

                                          This bit specifies whether the device is RoHS-compliant. A 1 indicates
                                          the part is RoHS-compliant.

                                   -      Qualification Status

                                          This field specifies the qualification status of the device. The value is
                                          encoded as follows (all other encodings are reserved):

                                          Value Description
                                          0x0 Engineering Sample (unqualified)
                                          0x1 Pilot Production (unqualified)
                                          0x2 Fully Qualified

November 30, 2007                                                               85

                                          Preliminary
System Control

               Register 13: Device Capabilities 0 (DC0), offset 0x008

               This register is predefined by the part and can be used to verify features.

Device Capabilities 0 (DC0)

Base 0x400F.E000
Offset 0x008
Type RO, reset 0x00FF.007F

          31    30          29  28  27    26  25      24       23   22  21       20         19         18  17  16

                                                         SRAMSZ

    Type RO     RO          RO  RO  RO    RO  RO      RO  RO        RO  RO       RO         RO         RO  RO  RO

Reset     0     0           0   0   0     0   0       0          1  1         1  1          1          1   1   1

          15    14          13  12  11    10  9       8          7  6         5  4          3          2   1   0

                                                      FLASHSZ

    Type RO     RO          RO  RO  RO    RO  RO      RO  RO        RO  RO       RO         RO         RO  RO  RO

Reset     0     0           0   0   0     0   0       0          0  1         1  1          1          1   1   1

    Bit/Field         Name          Type       Reset  Description
     31:16          SRAMSZ           RO       0x00FF  SRAM Size
                                                      Indicates the size of the on-chip SRAM memory.
                                                      Value Description
                                                      0x00FF 64 KB of SRAM

    15:0            FLASHSZ         RO        0x007F Flash Size

                                                      Indicates the size of the on-chip flash memory.

                                                      Value Description
                                                      0x007F 256 KB of Flash

86                                                                                                     November 30, 2007

                                                  Preliminary
                                                                                                 LM3S2965 Microcontroller

           Register 14: Device Capabilities 1 (DC1), offset 0x010

           This register provides a list of features available in the system. The Stellaris family uses this register
           format to indicate the availability of the following family features in the specific device: CANs, PWM,
           ADC, Watchdog timer, Hibernation module, and debug capabilities. This register also indicates the
           maximum clock frequency and maximum ADC sample rate. The format of this register is consistent
           with the RCGC0, SCGC0, and DCGC0 clock control registers and the SRCR0 software reset control
           register.

Device Capabilities 1 (DC1)

Base 0x400F.E000
Offset 0x010
Type RO, reset 0x0311.33FF

       31  30               29  28          27    26  25     24           23  22        21  20   19  18        17  16

                               reserved               CAN1 CAN0               reserved      PWM      reserved      ADC

Type RO    RO               RO  RO          RO    RO  RO     RO  RO           RO        RO  RO   RO  RO        RO  RO

Reset  0   0                0            0  0     0   1      1            0   0         0   1    0   0         0   1

       15  14               13  12          11    10  9      8            7   6         5   4    3   2         1   0

           MINSYSDIV                              MAXADCSPD      MPU          HIB TEMPSNS PLL    WDT SWO SWD JTAG

Type RO    RO               RO  RO          RO    RO  RO     RO  RO           RO        RO  RO   RO  RO        RO  RO

Reset  0   0                1            1  0     0   1      1            1   1         1   1    1   1         1   1

Bit/Field          Name                     Type      Reset  Description
31:26           reserved                    RO          0
   25                                        RO          1   Software should not rely on the value of a reserved bit. To provide
   24              CAN1                      RO          1   compatibility with future products, the value of a reserved bit should be
23:21             CAN0                      RO          0   preserved across a read-modify-write operation.
   20            reserved                    RO          1
19:17             PWM                       RO          0   CAN Module 1 Present
   16            reserved                    RO          1   When set, indicates that CAN unit 1 is present.
15:12              ADC                      RO
               MINSYSDIV                               0x3   CAN Module 0 Present
                                                             When set, indicates that CAN unit 0 is present.

                                                             Software should not rely on the value of a reserved bit. To provide
                                                             compatibility with future products, the value of a reserved bit should be
                                                             preserved across a read-modify-write operation.

                                                             PWM Module Present
                                                             When set, indicates that the PWM module is present.

                                                             Software should not rely on the value of a reserved bit. To provide
                                                             compatibility with future products, the value of a reserved bit should be
                                                             preserved across a read-modify-write operation.

                                                             ADC Module Present
                                                             When set, indicates that the ADC module is present.

                                                             System Clock Divider
                                                             Minimum 4-bit divider value for system clock. The reset value is
                                                             hardware-dependent. See the RCC register for how to change the
                                                             system clock divisor using the SYSDIV bit.

                                                             Value Description
                                                             0x3 Specifies a 50-MHz CPU clock with a PLL divider of 4.

November 30, 2007                                                                                                      87

                                                             Preliminary
System Control

    Bit/Field        Name   Type  Reset  Description
      11:8      MAXADCSPD    RO    0x3   Max ADC Speed
                                         Indicates the maximum rate at which the ADC samples data.
        7             MPU    RO          Value Description
                                         0x3 1M samples/second
        6              HIB   RO
        5         TEMPSNS    RO   1      MPU Present
        4                    RO
        3             PLL    RO          When set, indicates that the Cortex-M3 Memory Protection Unit (MPU)
        2             WDT    RO          module is present. See the ARM Cortex-M3 Technical Reference Manual
        1            SWO     RO          for details on the MPU.
        0             SWD    RO
                     JTAG         1      Hibernation Module Present

                                         When set, indicates that the Hibernation module is present.

                                  1      Temp Sensor Present

                                         When set, indicates that the on-chip temperature sensor is present.

                                  1      PLL Present

                                         When set, indicates that the on-chip Phase Locked Loop (PLL) is
                                         present.

                                  1      Watchdog Timer Present

                                         When set, indicates that a watchdog timer is present.

                                  1      SWO Trace Port Present

                                         When set, indicates that the Serial Wire Output (SWO) trace port is
                                         present.

                                  1      SWD Present

                                         When set, indicates that the Serial Wire Debugger (SWD) is present.

                                  1      JTAG Present

                                         When set, indicates that the JTAG debugger interface is present.

88                                                                   November 30, 2007

                                         Preliminary
                                                                                                            LM3S2965 Microcontroller

           Register 15: Device Capabilities 2 (DC2), offset 0x014

           This register provides a list of features available in the system. The Stellaris family uses this register
           format to indicate the availability of the following family features in the specific device: Analog
           Comparators, General-Purpose Timers, I2Cs, QEIs, SSIs, and UARTs. The format of this register
           is consistent with the RCGC1, SCGC1, and DCGC1 clock control registers and the SRCR1 software
           reset control register.

Device Capabilities 2 (DC2)

Base 0x400F.E000
Offset 0x014
Type RO, reset 0x070F.5337

       31        30         29   28    27    26        25     24           23  22          21           20  19  18  17  16

                       reserved              COMP2 COMP1 COMP0                             reserved         TIMER3 TIMER2 TIMER1 TIMER0

Type RO          RO         RO   RO    RO    RO        RO     RO    RO         RO          RO           RO  RO  RO  RO  RO

Reset  0         0          0    0     0            1  1      1            0            0            0  0   1   1   1   1

       15         14       13     12   11    10          9      8          7            6    5          4   3   2   1   0

       reserved  I2C1  reserved  I2C0     reserved     QEI1   QEI0            reserved     SSI1         SSI0 reserved UART2 UART1 UART0

Type RO          RO       RO     RO    RO    RO         RO     RO   RO         RO           RO          RO  RO  RO  RO  RO
                   1        0      1                     1      1                            1
Reset  0                               0            0                      0            0               1   0   1   1   1

Bit/Field               Name           Type            Reset  Description
31:27                 reserved         RO                0
   26                  COMP2            RO                1   Software should not rely on the value of a reserved bit. To provide
   25                  COMP1            RO                1   compatibility with future products, the value of a reserved bit should be
   24                  COMP0            RO                1   preserved across a read-modify-write operation.
23:20                 reserved         RO                0
   19                  TIMER3           RO                1   Analog Comparator 2 Present
   18                  TIMER2           RO                1   When set, indicates that analog comparator 2 is present.
   17                  TIMER1           RO                1
   16                  TIMER0           RO                1   Analog Comparator 1 Present
   15                  reserved         RO                0   When set, indicates that analog comparator 1 is present.

                                                              Analog Comparator 0 Present
                                                              When set, indicates that analog comparator 0 is present.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

                                                              Timer 3 Present
                                                              When set, indicates that General-Purpose Timer module 3 is present.

                                                              Timer 2 Present
                                                              When set, indicates that General-Purpose Timer module 2 is present.

                                                              Timer 1 Present
                                                              When set, indicates that General-Purpose Timer module 1 is present.

                                                              Timer 0 Present
                                                              When set, indicates that General-Purpose Timer module 0 is present.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

November 30, 2007                                                                                                           89

                                                              Preliminary
System Control

    Bit/Field    Name     Type  Reset  Description
       14         I2C1     RO      1
       13       reserved   RO      0   I2C Module 1 Present
       12         I2C0     RO      1   When set, indicates that I2C module 1 is present.
                reserved   RO      0
     11:10        QEI1     RO      1   Software should not rely on the value of a reserved bit. To provide
        9         QEI0     RO      1   compatibility with future products, the value of a reserved bit should be
        8       reserved   RO      0   preserved across a read-modify-write operation.
       7:6        SSI1     RO      1
        5         SSI0     RO      1   I2C Module 0 Present
        4       reserved   RO      0   When set, indicates that I2C module 0 is present.
        3       UART2      RO      1
        2       UART1      RO      1   Software should not rely on the value of a reserved bit. To provide
        1       UART0      RO      1   compatibility with future products, the value of a reserved bit should be
        0                              preserved across a read-modify-write operation.

                                       QEI1 Present
                                       When set, indicates that QEI module 1 is present.

                                       QEI0 Present
                                       When set, indicates that QEI module 0 is present.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       SSI1 Present
                                       When set, indicates that SSI module 1 is present.

                                       SSI0 Present
                                       When set, indicates that SSI module 0 is present.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       UART2 Present
                                       When set, indicates that UART module 2 is present.

                                       UART1 Present
                                       When set, indicates that UART module 1 is present.

                                       UART0 Present
                                       When set, indicates that UART module 0 is present.

90                                                  November 30, 2007

                                       Preliminary
                                                                                                LM3S2965 Microcontroller

           Register 16: Device Capabilities 3 (DC3), offset 0x018

           This register provides a list of features available in the system. The Stellaris family uses this register
           format to indicate the availability of the following family features in the specific device: Analog
           Comparator I/Os, CCP I/Os, ADC I/Os, and PWM I/Os.

Device Capabilities 3 (DC3)

Base 0x400F.E000
Offset 0x018
Type RO, reset 0x3F0F.B7FF

       31  30               29    28  27    26  25     24            23  22  21           20    19    18    17    16

           reserved         CCP5 CCP4 CCP3 CCP2 CCP1 CCP0                   reserved            ADC3 ADC2 ADC1 ADC0

Type RO    RO               RO    RO  RO    RO  RO     RO            RO  RO  RO           RO    RO    RO    RO    RO

Reset  0             0      1     1   1     1   1      1             0   0            0   0     1     1     1     1

       15  14               13    12  11    10  9      8             7   6            5      4     3     2     1     0

       PWMFAULT reserved C2PLUS C2MINUS reserved C1PLUS C1MINUS C0O  C0PLUS C0MINUS PWM5  PWM4  PWM3  PWM2  PWM1  PWM0

Type RO    RO               RO    RO  RO    RO  RO     RO            RO  RO  RO             RO    RO    RO    RO    RO
                                                                                             1     1     1     1     1
Reset  1             0      1     1   0     1   1      1             1   1            1

Bit/Field                Name         Type      Reset  Description
31:30                  reserved       RO          0
   29                                  RO          1   Software should not rely on the value of a reserved bit. To provide
   28                    CCP5          RO          1   compatibility with future products, the value of a reserved bit should be
   27                    CCP4          RO          1   preserved across a read-modify-write operation.
   26                    CCP3          RO          1
   25                    CCP2          RO          1   CCP5 Pin Present
   24                    CCP1          RO          1   When set, indicates that Capture/Compare/PWM pin 5 is present.
23:20                   CCP0          RO          0
   19                   reserved       RO          1   CCP4 Pin Present
   18                    ADC3          RO          1   When set, indicates that Capture/Compare/PWM pin 4 is present.
                         ADC2
                                                       CCP3 Pin Present
                                                       When set, indicates that Capture/Compare/PWM pin 3 is present.

                                                       CCP2 Pin Present
                                                       When set, indicates that Capture/Compare/PWM pin 2 is present.

                                                       CCP1 Pin Present
                                                       When set, indicates that Capture/Compare/PWM pin 1 is present.

                                                       CCP0 Pin Present
                                                       When set, indicates that Capture/Compare/PWM pin 0 is present.

                                                       Software should not rely on the value of a reserved bit. To provide
                                                       compatibility with future products, the value of a reserved bit should be
                                                       preserved across a read-modify-write operation.

                                                       ADC3 Pin Present
                                                       When set, indicates that ADC pin 3 is present.

                                                       ADC2 Pin Present
                                                       When set, indicates that ADC pin 2 is present.

November 30, 2007                                                                                                     91

                                                       Preliminary
System Control

    Bit/Field       Name    Type  Reset  Description
       17           ADC1     RO      1
       16           ADC0     RO      1   ADC1 Pin Present
       15       PWMFAULT     RO      1   When set, indicates that ADC pin 1 is present.
       14         reserved   RO      0
       13         C2PLUS     RO      1   ADC0 Pin Present
       12        C2MINUS     RO      1   When set, indicates that ADC pin 0 is present.
       11         reserved   RO      0
       10         C1PLUS     RO      1   PWM Fault Pin Present
        9        C1MINUS     RO      1   When set, indicates that the PWM Fault pin is present.
        8            C0O     RO      1
        7         C0PLUS     RO      1   Software should not rely on the value of a reserved bit. To provide
        6        C0MINUS     RO      1   compatibility with future products, the value of a reserved bit should be
        5          PWM5      RO      1   preserved across a read-modify-write operation.
        4          PWM4      RO      1
        3          PWM3      RO      1   C2+ Pin Present
        2          PWM2      RO      1   When set, indicates that the analog comparator 2 (+) input pin is present.

                                         C2- Pin Present
                                         When set, indicates that the analog comparator 2 (-) input pin is present.

                                         Software should not rely on the value of a reserved bit. To provide
                                         compatibility with future products, the value of a reserved bit should be
                                         preserved across a read-modify-write operation.

                                         C1+ Pin Present
                                         When set, indicates that the analog comparator 1 (+) input pin is present.

                                         C1- Pin Present
                                         When set, indicates that the analog comparator 1 (-) input pin is present.

                                         C0o Pin Present
                                         When set, indicates that the analog comparator 0 output pin is present.

                                         C0+ Pin Present
                                         When set, indicates that the analog comparator 0 (+) input pin is present.

                                         C0- Pin Present
                                         When set, indicates that the analog comparator 0 (-) input pin is present.

                                         PWM5 Pin Present
                                         When set, indicates that the PWM pin 5 is present.

                                         PWM4 Pin Present
                                         When set, indicates that the PWM pin 4 is present.

                                         PWM3 Pin Present
                                         When set, indicates that the PWM pin 3 is present.

                                         PWM2 Pin Present
                                         When set, indicates that the PWM pin 2 is present.

92                                                    November 30, 2007

                                         Preliminary
                                                   LM3S2965 Microcontroller

Bit/Field          Name  Type  Reset  Description
    1              PWM1   RO      1   PWM1 Pin Present
                                      When set, indicates that the PWM pin 1 is present.
    0              PWM0   RO      1   PWM0 Pin Present
                                      When set, indicates that the PWM pin 0 is present.

November 30, 2007                                                                         93

                                      Preliminary
System Control

               Register 17: Device Capabilities 4 (DC4), offset 0x01C

               This register provides a list of features available in the system. The Stellaris family uses this register
               format to indicate the availability of the following family features in the specific device: Ethernet MAC
               and PHY, GPIOs, and CCP I/Os. The format of this register is consistent with the RCGC2, SCGC2,
               and DCGC2 clock control registers and the SRCR2 software reset control register.

Device Capabilities 4 (DC4)

Base 0x400F.E000
Offset 0x01C
Type RO, reset 0x0000.00FF

       31       30          29  28  27          26  25     24           23  22  21  20  19  18  17  16

                                                              reserved

    Type RO     RO          RO  RO  RO          RO  RO     RO  RO           RO  RO  RO  RO  RO  RO  RO

Reset  0        0           0   0            0  0   0      0            0   0   0   0   0   0   0   0

       15       14          13  12  11          10  9      8            7   6   5   4   3   2   1   0

                                   reserved                    GPIOH GPIOG GPIOF GPIOE GPIOD GPIOC GPIOB GPIOA

    Type RO     RO          RO  RO  RO          RO  RO     RO  RO           RO  RO  RO  RO  RO  RO  RO

Reset  0        0           0   0            0  0   0      0            1   1   1   1   1   1   1   1

    Bit/Field        Name           Type            Reset  Description
      31:8          reserved         RO                0
        7            GPIOH           RO                1   Software should not rely on the value of a reserved bit. To provide
        6           GPIOG            RO                1   compatibility with future products, the value of a reserved bit should be
        5            GPIOF           RO                1   preserved across a read-modify-write operation.
        4            GPIOE           RO                1
        3            GPIOD           RO                1   GPIO Port H Present
        2            GPIOC           RO                1   When set, indicates that GPIO Port H is present.
        1            GPIOB           RO                1
        0            GPIOA           RO                1   GPIO Port G Present
                                                           When set, indicates that GPIO Port G is present.

                                                           GPIO Port F Present
                                                           When set, indicates that GPIO Port F is present.

                                                           GPIO Port E Present
                                                           When set, indicates that GPIO Port E is present.

                                                           GPIO Port D Present
                                                           When set, indicates that GPIO Port D is present.

                                                           GPIO Port C Present
                                                           When set, indicates that GPIO Port C is present.

                                                           GPIO Port B Present
                                                           When set, indicates that GPIO Port B is present.

                                                           GPIO Port A Present
                                                           When set, indicates that GPIO Port A is present.

94                                                                                          November 30, 2007

                                                           Preliminary
                                                                                                         LM3S2965 Microcontroller

           Register 18: Run Mode Clock Gating Control Register 0 (RCGC0), offset 0x100

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC0 is the
           clock configuration register for running operation, SCGC0 for Sleep operation, and DCGC0 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Run Mode Clock Gating Control Register 0 (RCGC0)

Base 0x400F.E000
Offset 0x100
Type R/W, reset 0x00000040

       31  30               29  28          27    26   25       24         23  22        21  20          19   18        17         16

                               reserved                CAN1   CAN0             reserved      PWM              reserved            ADC

Type RO    RO               RO  RO          RO    RO   R/W     R/W  RO         RO        RO  R/W         RO   RO        RO        R/W
                                                                 0                                                                  0
Reset  0   0                0            0  0     0    0                   0   0         0            0  0    0         0

       15  14               13  12          11    10   9      8            7   6         5            4    3  2         1         0

              reserved                            MAXADCSPD         reserved HIB            reserved     WDT            reserved

Type RO    RO               RO  RO          R/W   R/W  R/W    R/W   RO         R/W       RO  RO          R/W  RO        RO        RO
                                                                                                           0
Reset  0   0                0            0  0     0    0      0            0   0         0            0       0         0         0

Bit/Field           Name                    Type       Reset  Description
31:26             reserved                  RO           0
   25                                       R/W           0   Software should not rely on the value of a reserved bit. To provide
   24               CAN1                    R/W           0   compatibility with future products, the value of a reserved bit should be
23:21              CAN0                     RO           0   preserved across a read-modify-write operation.
   20              reserved                 R/W           0
                     PWM                                      CAN1 Clock Gating Control
19:17                                       RO           0
                   reserved                                   This bit controls the clock gating for CAN unit 1. If set, the unit receives
                                                              a clock and functions. Otherwise, the unit is unclocked and disabled.

                                                              CAN0 Clock Gating Control

                                                              This bit controls the clock gating for CAN unit 0. If set, the unit receives
                                                              a clock and functions. Otherwise, the unit is unclocked and disabled.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

                                                              PWM Clock Gating Control

                                                              This bit controls the clock gating for the PWM module. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, a read or write to the unit generates
                                                              a bus fault.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

November 30, 2007                                                                                                                    95

                                                              Preliminary
System Control

    Bit/Field        Name    Type  Reset  Description
       16             ADC    R/W      0
                   reserved   RO          ADC0 Clock Gating Control
     15:12      MAXADCSPD    R/W      0
      11:8                            0   This bit controls the clock gating for SAR ADC module 0. If set, the unit
                   reserved   RO          receives a clock and functions. Otherwise, the unit is unclocked and
        7              HIB   R/W          disabled. If the unit is unclocked, a read or write to the unit generates
        6                     RO          a bus fault.
       5:4         reserved  R/W
        3             WDT     RO          Software should not rely on the value of a reserved bit. To provide
       2:0                                compatibility with future products, the value of a reserved bit should be
                   reserved               preserved across a read-modify-write operation.

                                          ADC Sample Speed

                                          This field sets the rate at which the ADC samples data. You cannot set
                                          the rate higher than the maximum rate. You can set the sample rate by
                                          setting the MAXADCSPD bit as follows:

                                          Value Description
                                          0x3 1M samples/second
                                          0x2 500K samples/second
                                          0x1 250K samples/second
                                          0x0 125K samples/second

                                   0      Software should not rely on the value of a reserved bit. To provide

                                          compatibility with future products, the value of a reserved bit should be

                                          preserved across a read-modify-write operation.

                                   0      HIB Clock Gating Control

                                          This bit controls the clock gating for the Hibernation module. If set, the
                                          unit receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled.

                                   0      Software should not rely on the value of a reserved bit. To provide

                                          compatibility with future products, the value of a reserved bit should be

                                          preserved across a read-modify-write operation.

                                   0      WDT Clock Gating Control

                                          This bit controls the clock gating for the WDT module. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, a read or write to the unit generates
                                          a bus fault.

                                   0      Software should not rely on the value of a reserved bit. To provide

                                          compatibility with future products, the value of a reserved bit should be

                                          preserved across a read-modify-write operation.

96                                                                  November 30, 2007

                                          Preliminary
                                                                                                     LM3S2965 Microcontroller

           Register 19: Sleep Mode Clock Gating Control Register 0 (SCGC0), offset
           0x110

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC0 is the
           clock configuration register for running operation, SCGC0 for Sleep operation, and DCGC0 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Sleep Mode Clock Gating Control Register 0 (SCGC0)

Base 0x400F.E000
Offset 0x110
Type R/W, reset 0x00000040

       31  30      29        28         27    26   25       24         23  22        21  20          19   18        17         16

                           reserved                CAN1   CAN0             reserved      PWM              reserved            ADC

Type RO    RO      RO        RO         RO    RO   R/W     R/W  RO         RO        RO  R/W         RO   RO        RO        R/W
                                                             0                                                                  0
Reset  0   0            0            0  0     0    0                   0   0         0            0  0    0         0

       15  14      13        12         11    10   9      8            7   6         5            4    3  2         1         0

              reserved                        MAXADCSPD         reserved HIB            reserved     WDT            reserved

Type RO    RO      RO        RO         R/W   R/W  R/W    R/W   RO         R/W       RO  RO          R/W  RO        RO        RO
                                                                                                       0
Reset  0   0            0            0  0     0    0      0            0   0         0            0       0         0         0

Bit/Field           Name                Type       Reset  Description
31:26             reserved              RO           0
   25                                   R/W           0   Software should not rely on the value of a reserved bit. To provide
   24               CAN1                R/W           0   compatibility with future products, the value of a reserved bit should be
23:21              CAN0                 RO           0   preserved across a read-modify-write operation.
   20              reserved             R/W           0
                     PWM                                  CAN1 Clock Gating Control
19:17                                   RO           0
                   reserved                               This bit controls the clock gating for CAN unit 1. If set, the unit receives
                                                          a clock and functions. Otherwise, the unit is unclocked and disabled.

                                                          CAN0 Clock Gating Control

                                                          This bit controls the clock gating for CAN unit 0. If set, the unit receives
                                                          a clock and functions. Otherwise, the unit is unclocked and disabled.

                                                          Software should not rely on the value of a reserved bit. To provide
                                                          compatibility with future products, the value of a reserved bit should be
                                                          preserved across a read-modify-write operation.

                                                          PWM Clock Gating Control

                                                          This bit controls the clock gating for the PWM module. If set, the unit
                                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                                          disabled. If the unit is unclocked, a read or write to the unit generates
                                                          a bus fault.

                                                          Software should not rely on the value of a reserved bit. To provide
                                                          compatibility with future products, the value of a reserved bit should be
                                                          preserved across a read-modify-write operation.

November 30, 2007                                                                                                                97

                                                          Preliminary
System Control

    Bit/Field        Name    Type  Reset  Description
       16             ADC    R/W      0
                   reserved   RO          ADC0 Clock Gating Control
     15:12      MAXADCSPD    R/W      0
      11:8                            0   This bit controls the clock gating for SAR ADC module 0. If set, the unit
                   reserved   RO          receives a clock and functions. Otherwise, the unit is unclocked and
        7              HIB   R/W          disabled. If the unit is unclocked, a read or write to the unit generates
        6                     RO          a bus fault.
       5:4         reserved  R/W
        3             WDT     RO          Software should not rely on the value of a reserved bit. To provide
       2:0                                compatibility with future products, the value of a reserved bit should be
                   reserved               preserved across a read-modify-write operation.

                                          ADC Sample Speed

                                          This field sets the rate at which the ADC samples data. You cannot set
                                          the rate higher than the maximum rate. You can set the sample rate by
                                          setting the MAXADCSPD bit as follows:

                                          Value Description
                                          0x3 1M samples/second
                                          0x2 500K samples/second
                                          0x1 250K samples/second
                                          0x0 125K samples/second

                                   0      Software should not rely on the value of a reserved bit. To provide

                                          compatibility with future products, the value of a reserved bit should be

                                          preserved across a read-modify-write operation.

                                   0      HIB Clock Gating Control

                                          This bit controls the clock gating for the Hibernation module. If set, the
                                          unit receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled.

                                   0      Software should not rely on the value of a reserved bit. To provide

                                          compatibility with future products, the value of a reserved bit should be

                                          preserved across a read-modify-write operation.

                                   0      WDT Clock Gating Control

                                          This bit controls the clock gating for the WDT module. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, a read or write to the unit generates
                                          a bus fault.

                                   0      Software should not rely on the value of a reserved bit. To provide

                                          compatibility with future products, the value of a reserved bit should be

                                          preserved across a read-modify-write operation.

98                                                                  November 30, 2007

                                          Preliminary
                                                                                                     LM3S2965 Microcontroller

           Register 20: Deep Sleep Mode Clock Gating Control Register 0 (DCGC0),
           offset 0x120

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC0 is the
           clock configuration register for running operation, SCGC0 for Sleep operation, and DCGC0 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Deep Sleep Mode Clock Gating Control Register 0 (DCGC0)

Base 0x400F.E000
Offset 0x120
Type R/W, reset 0x00000040

       31  30      29        28         27    26   25     24           23  22        21    20        19   18        17         16

                           reserved                CAN1 CAN0               reserved      PWM              reserved            ADC

Type RO    RO      RO        RO         RO    RO   R/W    R/W  RO          RO        RO  R/W         RO   RO        RO        R/W
                                                                                           0                                    0
Reset  0   0            0            0  0     0    0      0            0   0         0               0    0         0

       15  14      13        12         11    10   9      8            7   6         5            4    3  2         1         0

              reserved                        MAXADCSPD        reserved HIB             reserved     WDT            reserved

Type RO    RO      RO        RO         R/W   R/W  R/W    R/W  RO          R/W       RO  RO          R/W  RO        RO        RO
                                                                                                       0
Reset  0   0            0            0  0     0    0      0            0   0         0            0       0         0         0

Bit/Field           Name                Type       Reset  Description
31:26             reserved              RO           0
   25                                   R/W           0   Software should not rely on the value of a reserved bit. To provide
   24               CAN1                R/W           0   compatibility with future products, the value of a reserved bit should be
23:21              CAN0                 RO           0   preserved across a read-modify-write operation.
   20              reserved             R/W           0
                     PWM                                  CAN1 Clock Gating Control
19:17                                   RO           0
                   reserved                               This bit controls the clock gating for CAN unit 1. If set, the unit receives
                                                          a clock and functions. Otherwise, the unit is unclocked and disabled.

                                                          CAN0 Clock Gating Control

                                                          This bit controls the clock gating for CAN unit 0. If set, the unit receives
                                                          a clock and functions. Otherwise, the unit is unclocked and disabled.

                                                          Software should not rely on the value of a reserved bit. To provide
                                                          compatibility with future products, the value of a reserved bit should be
                                                          preserved across a read-modify-write operation.

                                                          PWM Clock Gating Control

                                                          This bit controls the clock gating for the PWM module. If set, the unit
                                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                                          disabled. If the unit is unclocked, a read or write to the unit generates
                                                          a bus fault.

                                                          Software should not rely on the value of a reserved bit. To provide
                                                          compatibility with future products, the value of a reserved bit should be
                                                          preserved across a read-modify-write operation.

November 30, 2007                                                                                                                99

                                                          Preliminary
System Control

Bit/Field            Name    Type  Reset  Description
   16                 ADC    R/W      0
                   reserved   RO          ADC0 Clock Gating Control
15:12          MAXADCSPD    R/W      0
  11:8                                0   This bit controls the clock gating for SAR ADC module 0. If set, the unit
                   reserved   RO          receives a clock and functions. Otherwise, the unit is unclocked and
    7                  HIB   R/W          disabled. If the unit is unclocked, a read or write to the unit generates
    6                         RO          a bus fault.
   5:4             reserved  R/W
    3                 WDT     RO          Software should not rely on the value of a reserved bit. To provide
   2:0                                    compatibility with future products, the value of a reserved bit should be
                   reserved               preserved across a read-modify-write operation.

                                          ADC Sample Speed

                                          This field sets the rate at which the ADC samples data. You cannot set
                                          the rate higher than the maximum rate. You can set the sample rate by
                                          setting the MAXADCSPD bit as follows:

                                          Value Description
                                          0x3 1M samples/second
                                          0x2 500K samples/second
                                          0x1 250K samples/second
                                          0x0 125K samples/second

                                   0      Software should not rely on the value of a reserved bit. To provide

                                          compatibility with future products, the value of a reserved bit should be

                                          preserved across a read-modify-write operation.

                                   0      HIB Clock Gating Control

                                          This bit controls the clock gating for the Hibernation module. If set, the
                                          unit receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled.

                                   0      Software should not rely on the value of a reserved bit. To provide

                                          compatibility with future products, the value of a reserved bit should be

                                          preserved across a read-modify-write operation.

                                   0      WDT Clock Gating Control

                                          This bit controls the clock gating for the WDT module. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, a read or write to the unit generates
                                          a bus fault.

                                   0      Software should not rely on the value of a reserved bit. To provide

                                          compatibility with future products, the value of a reserved bit should be

                                          preserved across a read-modify-write operation.

100                                                                 November 30, 2007

                                          Preliminary
                                                                                                             LM3S2965 Microcontroller

           Register 21: Run Mode Clock Gating Control Register 1 (RCGC1), offset 0x104

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC1 is the
           clock configuration register for running operation, SCGC1 for Sleep operation, and DCGC1 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Run Mode Clock Gating Control Register 1 (RCGC1)

Base 0x400F.E000
Offset 0x104
Type R/W, reset 0x00000000

       31        30         29   28    27    26        25     24           23  22          21           20   19   18   17   16

                       reserved              COMP2 COMP1 COMP0                             reserved          TIMER3 TIMER2 TIMER1 TIMER0

Type RO          RO         RO   RO    RO    R/W       R/W    R/W   RO         RO          RO           RO   R/W  R/W  R/W  R/W

Reset  0         0          0    0     0            0  0      0            0            0            0  0    0    0    0    0

       15         14       13     12   11    10          9      8          7            6    5          4    3    2    1    0

       reserved  I2C1  reserved  I2C0     reserved     QEI1   QEI0            reserved     SSI1         SSI0 reserved UART2 UART1 UART0

Type RO          R/W      RO     R/W   RO    RO        R/W    R/W   RO         RO          R/W          R/W  RO   R/W  R/W  R/W
                   0        0      0                     0      0                            0
Reset  0                               0            0                      0            0               0    0    0    0    0

Bit/Field               Name           Type            Reset  Description
31:27                 reserved         RO                0
   26                  COMP2           R/W                0   Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
   25                  COMP1           R/W                0   preserved across a read-modify-write operation.

   24                  COMP0           R/W                0   Analog Comparator 2 Clock Gating

23:20                 reserved         RO                0   This bit controls the clock gating for analog comparator 2. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                              a bus fault.

                                                              Analog Comparator 1 Clock Gating

                                                              This bit controls the clock gating for analog comparator 1. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                              a bus fault.

                                                              Analog Comparator 0 Clock Gating

                                                              This bit controls the clock gating for analog comparator 0. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                              a bus fault.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

November 30, 2007                                                                                                           101

                                                              Preliminary
System Control

Bit/Field        Name     Type  Reset  Description
   19           TIMER3    R/W      0
                                       Timer 3 Clock Gating Control
   18           TIMER2    R/W      0
                                       This bit controls the clock gating for General-Purpose Timer module 3.
   17           TIMER1    R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
                                       unclocked and disabled. If the unit is unclocked, reads or writes to the
   16           TIMER0    R/W      0   unit will generate a bus fault.

   15           reserved   RO      0   Timer 2 Clock Gating Control
   14             I2C1    R/W      0
   13                      RO      0   This bit controls the clock gating for General-Purpose Timer module 2.
   12           reserved  R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
11:10            I2C0     RO      0   unclocked and disabled. If the unit is unclocked, reads or writes to the
    9                     R/W      0   unit will generate a bus fault.
                reserved
                  QEI1                 Timer 1 Clock Gating Control

                                       This bit controls the clock gating for General-Purpose Timer module 1.
                                       If set, the unit receives a clock and functions. Otherwise, the unit is
                                       unclocked and disabled. If the unit is unclocked, reads or writes to the
                                       unit will generate a bus fault.

                                       Timer 0 Clock Gating Control

                                       This bit controls the clock gating for General-Purpose Timer module 0.
                                       If set, the unit receives a clock and functions. Otherwise, the unit is
                                       unclocked and disabled. If the unit is unclocked, reads or writes to the
                                       unit will generate a bus fault.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       I2C1 Clock Gating Control

                                       This bit controls the clock gating for I2C module 1. If set, the unit receives
                                       a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       I2C0 Clock Gating Control

                                       This bit controls the clock gating for I2C module 0. If set, the unit receives
                                       a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       QEI1 Clock Gating Control

                                       This bit controls the clock gating for QEI module 1. If set, the unit
                                       receives a clock and functions. Otherwise, the unit is unclocked and
                                       disabled. If the unit is unclocked, reads or writes to the unit will generate
                                       a bus fault.

102                                                 November 30, 2007

                                       Preliminary
                                                       LM3S2965 Microcontroller

Bit/Field           Name     Type  Reset  Description
    8                QEI0    R/W      0
                                          QEI0 Clock Gating Control
   7:6             reserved   RO      0
    5                SSI1    R/W      0   This bit controls the clock gating for QEI module 0. If set, the unit
    4                SSI0    R/W      0   receives a clock and functions. Otherwise, the unit is unclocked and
    3                         RO      0   disabled. If the unit is unclocked, reads or writes to the unit will generate
    2              reserved  R/W      0   a bus fault.
                   UART2
    1                        R/W      0   Software should not rely on the value of a reserved bit. To provide
                   UART1                  compatibility with future products, the value of a reserved bit should be
    0                        R/W      0   preserved across a read-modify-write operation.
                   UART0
                                          SSI1 Clock Gating Control

                                          This bit controls the clock gating for SSI module 1. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          SSI0 Clock Gating Control

                                          This bit controls the clock gating for SSI module 0. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          UART2 Clock Gating Control

                                          This bit controls the clock gating for UART module 2. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, reads or writes to the unit will generate
                                          a bus fault.

                                          UART1 Clock Gating Control

                                          This bit controls the clock gating for UART module 1. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, reads or writes to the unit will generate
                                          a bus fault.

                                          UART0 Clock Gating Control

                                          This bit controls the clock gating for UART module 0. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, reads or writes to the unit will generate
                                          a bus fault.

November 30, 2007                                      103

                                          Preliminary
System Control

           Register 22: Sleep Mode Clock Gating Control Register 1 (SCGC1), offset
           0x114

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC1 is the
           clock configuration register for running operation, SCGC1 for Sleep operation, and DCGC1 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Sleep Mode Clock Gating Control Register 1 (SCGC1)

Base 0x400F.E000
Offset 0x114
Type R/W, reset 0x00000000

       31        30    29        28    27    26        25     24           23  22          21           20   19   18   17   16

                       reserved              COMP2 COMP1 COMP0                             reserved          TIMER3 TIMER2 TIMER1 TIMER0

Type RO          RO    RO        RO    RO    R/W       R/W    R/W   RO         RO          RO           RO   R/W  R/W  R/W  R/W

Reset  0         0     0         0     0            0  0      0            0            0            0  0    0    0    0    0

       15         14       13     12   11    10          9      8          7            6    5          4    3    2    1    0

       reserved  I2C1  reserved  I2C0     reserved     QEI1   QEI0            reserved     SSI1         SSI0 reserved UART2 UART1 UART0

Type RO          R/W      RO     R/W   RO    RO        R/W    R/W   RO         RO          R/W          R/W  RO   R/W  R/W  R/W
                   0        0      0                     0      0                            0
Reset  0                               0            0                      0            0               0    0    0    0    0

Bit/Field               Name           Type            Reset  Description
31:27                 reserved         RO                0
   26                  COMP2           R/W                0   Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
   25                  COMP1           R/W                0   preserved across a read-modify-write operation.

   24                  COMP0           R/W                0   Analog Comparator 2 Clock Gating

23:20                 reserved         RO                0   This bit controls the clock gating for analog comparator 2. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                              a bus fault.

                                                              Analog Comparator 1 Clock Gating

                                                              This bit controls the clock gating for analog comparator 1. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                              a bus fault.

                                                              Analog Comparator 0 Clock Gating

                                                              This bit controls the clock gating for analog comparator 0. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                              a bus fault.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

104                                                                                                               November 30, 2007

                                                              Preliminary
                                                       LM3S2965 Microcontroller

Bit/Field           Name     Type  Reset  Description
   19              TIMER3    R/W      0
                                          Timer 3 Clock Gating Control
   18              TIMER2    R/W      0
                                          This bit controls the clock gating for General-Purpose Timer module 3.
   17              TIMER1    R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
                                          unclocked and disabled. If the unit is unclocked, reads or writes to the
   16              TIMER0    R/W      0   unit will generate a bus fault.

   15              reserved   RO      0   Timer 2 Clock Gating Control
   14                I2C1    R/W      0
   13                         RO      0   This bit controls the clock gating for General-Purpose Timer module 2.
   12              reserved  R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
11:10               I2C0     RO      0   unclocked and disabled. If the unit is unclocked, reads or writes to the
    9                        R/W      0   unit will generate a bus fault.
                   reserved
                     QEI1                 Timer 1 Clock Gating Control

                                          This bit controls the clock gating for General-Purpose Timer module 1.
                                          If set, the unit receives a clock and functions. Otherwise, the unit is
                                          unclocked and disabled. If the unit is unclocked, reads or writes to the
                                          unit will generate a bus fault.

                                          Timer 0 Clock Gating Control

                                          This bit controls the clock gating for General-Purpose Timer module 0.
                                          If set, the unit receives a clock and functions. Otherwise, the unit is
                                          unclocked and disabled. If the unit is unclocked, reads or writes to the
                                          unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          I2C1 Clock Gating Control

                                          This bit controls the clock gating for I2C module 1. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          I2C0 Clock Gating Control

                                          This bit controls the clock gating for I2C module 0. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          QEI1 Clock Gating Control

                                          This bit controls the clock gating for QEI module 1. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, reads or writes to the unit will generate
                                          a bus fault.

November 30, 2007                                      105

                                          Preliminary
System Control

Bit/Field        Name     Type  Reset  Description
    8             QEI0    R/W      0
                                       QEI0 Clock Gating Control
   7:6          reserved   RO      0
    5             SSI1    R/W      0   This bit controls the clock gating for QEI module 0. If set, the unit
    4             SSI0    R/W      0   receives a clock and functions. Otherwise, the unit is unclocked and
    3                      RO      0   disabled. If the unit is unclocked, reads or writes to the unit will generate
    2           reserved  R/W      0   a bus fault.
                UART2
    1                     R/W      0   Software should not rely on the value of a reserved bit. To provide
                UART1                  compatibility with future products, the value of a reserved bit should be
    0                     R/W      0   preserved across a read-modify-write operation.
                UART0
                                       SSI1 Clock Gating Control

                                       This bit controls the clock gating for SSI module 1. If set, the unit receives
                                       a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       SSI0 Clock Gating Control

                                       This bit controls the clock gating for SSI module 0. If set, the unit receives
                                       a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       UART2 Clock Gating Control

                                       This bit controls the clock gating for UART module 2. If set, the unit
                                       receives a clock and functions. Otherwise, the unit is unclocked and
                                       disabled. If the unit is unclocked, reads or writes to the unit will generate
                                       a bus fault.

                                       UART1 Clock Gating Control

                                       This bit controls the clock gating for UART module 1. If set, the unit
                                       receives a clock and functions. Otherwise, the unit is unclocked and
                                       disabled. If the unit is unclocked, reads or writes to the unit will generate
                                       a bus fault.

                                       UART0 Clock Gating Control

                                       This bit controls the clock gating for UART module 0. If set, the unit
                                       receives a clock and functions. Otherwise, the unit is unclocked and
                                       disabled. If the unit is unclocked, reads or writes to the unit will generate
                                       a bus fault.

106                                                 November 30, 2007

                                       Preliminary
                                                                                                             LM3S2965 Microcontroller

           Register 23: Deep Sleep Mode Clock Gating Control Register 1 (DCGC1),
           offset 0x124

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC1 is the
           clock configuration register for running operation, SCGC1 for Sleep operation, and DCGC1 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Deep Sleep Mode Clock Gating Control Register 1 (DCGC1)

Base 0x400F.E000
Offset 0x124
Type R/W, reset 0x00000000

       31        30    29        28    27    26        25     24           23  22          21           20   19   18   17   16

                       reserved              COMP2 COMP1 COMP0                             reserved          TIMER3 TIMER2 TIMER1 TIMER0

Type RO          RO    RO        RO    RO    R/W       R/W    R/W   RO         RO          RO           RO   R/W  R/W  R/W  R/W

Reset  0         0     0         0     0            0  0      0            0            0            0  0    0    0    0    0

       15         14       13     12   11    10          9      8          7            6    5          4    3    2    1    0

       reserved  I2C1  reserved  I2C0     reserved     QEI1   QEI0            reserved     SSI1         SSI0 reserved UART2 UART1 UART0

Type RO          R/W      RO     R/W   RO    RO        R/W    R/W   RO         RO          R/W          R/W  RO   R/W  R/W  R/W
                   0        0      0                     0      0                            0
Reset  0                               0            0                      0            0               0    0    0    0    0

Bit/Field               Name           Type            Reset  Description
31:27                 reserved         RO                0
   26                  COMP2           R/W                0   Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
   25                  COMP1           R/W                0   preserved across a read-modify-write operation.

   24                  COMP0           R/W                0   Analog Comparator 2 Clock Gating

23:20                 reserved         RO                0   This bit controls the clock gating for analog comparator 2. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                              a bus fault.

                                                              Analog Comparator 1 Clock Gating

                                                              This bit controls the clock gating for analog comparator 1. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                              a bus fault.

                                                              Analog Comparator 0 Clock Gating

                                                              This bit controls the clock gating for analog comparator 0. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                              a bus fault.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

November 30, 2007                                                                                                           107

                                                              Preliminary
System Control

Bit/Field        Name     Type  Reset  Description
   19           TIMER3    R/W      0
                                       Timer 3 Clock Gating Control
   18           TIMER2    R/W      0
                                       This bit controls the clock gating for General-Purpose Timer module 3.
   17           TIMER1    R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
                                       unclocked and disabled. If the unit is unclocked, reads or writes to the
   16           TIMER0    R/W      0   unit will generate a bus fault.

   15           reserved   RO      0   Timer 2 Clock Gating Control
   14             I2C1    R/W      0
   13                      RO      0   This bit controls the clock gating for General-Purpose Timer module 2.
   12           reserved  R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
11:10            I2C0     RO      0   unclocked and disabled. If the unit is unclocked, reads or writes to the
    9                     R/W      0   unit will generate a bus fault.
                reserved
                  QEI1                 Timer 1 Clock Gating Control

                                       This bit controls the clock gating for General-Purpose Timer module 1.
                                       If set, the unit receives a clock and functions. Otherwise, the unit is
                                       unclocked and disabled. If the unit is unclocked, reads or writes to the
                                       unit will generate a bus fault.

                                       Timer 0 Clock Gating Control

                                       This bit controls the clock gating for General-Purpose Timer module 0.
                                       If set, the unit receives a clock and functions. Otherwise, the unit is
                                       unclocked and disabled. If the unit is unclocked, reads or writes to the
                                       unit will generate a bus fault.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       I2C1 Clock Gating Control

                                       This bit controls the clock gating for I2C module 1. If set, the unit receives
                                       a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       I2C0 Clock Gating Control

                                       This bit controls the clock gating for I2C module 0. If set, the unit receives
                                       a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       QEI1 Clock Gating Control

                                       This bit controls the clock gating for QEI module 1. If set, the unit
                                       receives a clock and functions. Otherwise, the unit is unclocked and
                                       disabled. If the unit is unclocked, reads or writes to the unit will generate
                                       a bus fault.

108                                                 November 30, 2007

                                       Preliminary
                                                       LM3S2965 Microcontroller

Bit/Field           Name     Type  Reset  Description
    8                QEI0    R/W      0
                                          QEI0 Clock Gating Control
   7:6             reserved   RO      0
    5                SSI1    R/W      0   This bit controls the clock gating for QEI module 0. If set, the unit
    4                SSI0    R/W      0   receives a clock and functions. Otherwise, the unit is unclocked and
    3                         RO      0   disabled. If the unit is unclocked, reads or writes to the unit will generate
    2              reserved  R/W      0   a bus fault.
                   UART2
    1                        R/W      0   Software should not rely on the value of a reserved bit. To provide
                   UART1                  compatibility with future products, the value of a reserved bit should be
    0                        R/W      0   preserved across a read-modify-write operation.
                   UART0
                                          SSI1 Clock Gating Control

                                          This bit controls the clock gating for SSI module 1. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          SSI0 Clock Gating Control

                                          This bit controls the clock gating for SSI module 0. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          UART2 Clock Gating Control

                                          This bit controls the clock gating for UART module 2. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, reads or writes to the unit will generate
                                          a bus fault.

                                          UART1 Clock Gating Control

                                          This bit controls the clock gating for UART module 1. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, reads or writes to the unit will generate
                                          a bus fault.

                                          UART0 Clock Gating Control

                                          This bit controls the clock gating for UART module 0. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, reads or writes to the unit will generate
                                          a bus fault.

November 30, 2007                                      109

                                          Preliminary
System Control

           Register 24: Run Mode Clock Gating Control Register 2 (RCGC2), offset 0x108

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC2 is the
           clock configuration register for running operation, SCGC2 for Sleep operation, and DCGC2 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Run Mode Clock Gating Control Register 2 (RCGC2)

Base 0x400F.E000
Offset 0x108
Type R/W, reset 0x00000000

       31       30          29  28  27          26  25     24           23  22   21   20   19   18   17   16

                                                              reserved

Type RO         RO          RO  RO  RO          RO  RO     RO  RO           RO   RO   RO   RO   RO   RO   RO

Reset  0        0           0   0            0  0   0      0            0   0    0    0    0    0    0    0

       15       14          13  12  11          10  9      8            7   6    5    4    3    2    1    0

                                   reserved                    GPIOH GPIOG GPIOF GPIOE GPIOD GPIOC GPIOB GPIOA

Type RO         RO          RO  RO  RO          RO  RO     RO  R/W          R/W  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0        0           0   0            0  0   0      0            0   0    0    0    0    0    0    0

Bit/Field            Name           Type            Reset  Description
  31:8              reserved         RO                0
    7                GPIOH          R/W                0   Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
    6               GPIOG           R/W                0   preserved across a read-modify-write operation.

    5                GPIOF          R/W                0   Port H Clock Gating Control

    4                GPIOE          R/W                0   This bit controls the clock gating for Port H. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port G Clock Gating Control

                                                           This bit controls the clock gating for Port G. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port F Clock Gating Control

                                                           This bit controls the clock gating for Port F. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port E Clock Gating Control

                                                           This bit controls the clock gating for Port E. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

110                                                                                             November 30, 2007

                                                           Preliminary
                                                    LM3S2965 Microcontroller

Bit/Field          Name   Type  Reset  Description
    3              GPIOD  R/W      0
    2              GPIOC  R/W      0   Port D Clock Gating Control
    1              GPIOB  R/W      0
    0              GPIOA  R/W      0   This bit controls the clock gating for Port D. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port C Clock Gating Control

                                       This bit controls the clock gating for Port C. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port B Clock Gating Control

                                       This bit controls the clock gating for Port B. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port A Clock Gating Control

                                       This bit controls the clock gating for Port A. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

November 30, 2007                                   111

                                       Preliminary
System Control

           Register 25: Sleep Mode Clock Gating Control Register 2 (SCGC2), offset
           0x118

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC2 is the
           clock configuration register for running operation, SCGC2 for Sleep operation, and DCGC2 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Sleep Mode Clock Gating Control Register 2 (SCGC2)

Base 0x400F.E000
Offset 0x118
Type R/W, reset 0x00000000

       31       30          29  28  27          26  25     24           23  22   21   20   19   18   17   16

                                                              reserved

Type RO         RO          RO  RO  RO          RO  RO     RO  RO           RO   RO   RO   RO   RO   RO   RO

Reset  0        0           0   0            0  0   0      0            0   0    0    0    0    0    0    0

       15       14          13  12  11          10  9      8            7   6    5    4    3    2    1    0

                                   reserved                    GPIOH GPIOG GPIOF GPIOE GPIOD GPIOC GPIOB GPIOA

Type RO         RO          RO  RO  RO          RO  RO     RO  R/W          R/W  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0        0           0   0            0  0   0      0            0   0    0    0    0    0    0    0

Bit/Field            Name           Type            Reset  Description
  31:8              reserved         RO                0
    7                GPIOH          R/W                0   Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
    6               GPIOG           R/W                0   preserved across a read-modify-write operation.

    5                GPIOF          R/W                0   Port H Clock Gating Control

    4                GPIOE          R/W                0   This bit controls the clock gating for Port H. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port G Clock Gating Control

                                                           This bit controls the clock gating for Port G. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port F Clock Gating Control

                                                           This bit controls the clock gating for Port F. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port E Clock Gating Control

                                                           This bit controls the clock gating for Port E. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

112                                                                                             November 30, 2007

                                                           Preliminary
                                                    LM3S2965 Microcontroller

Bit/Field          Name   Type  Reset  Description
    3              GPIOD  R/W      0
    2              GPIOC  R/W      0   Port D Clock Gating Control
    1              GPIOB  R/W      0
    0              GPIOA  R/W      0   This bit controls the clock gating for Port D. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port C Clock Gating Control

                                       This bit controls the clock gating for Port C. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port B Clock Gating Control

                                       This bit controls the clock gating for Port B. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port A Clock Gating Control

                                       This bit controls the clock gating for Port A. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

November 30, 2007                                   113

                                       Preliminary
System Control

           Register 26: Deep Sleep Mode Clock Gating Control Register 2 (DCGC2),
           offset 0x128

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC2 is the
           clock configuration register for running operation, SCGC2 for Sleep operation, and DCGC2 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Deep Sleep Mode Clock Gating Control Register 2 (DCGC2)

Base 0x400F.E000
Offset 0x128
Type R/W, reset 0x00000000

       31       30  29        28  27          26  25     24           23  22   21   20   19   18   17   16

                                                            reserved

Type RO         RO  RO        RO  RO          RO  RO     RO  RO           RO   RO   RO   RO   RO   RO   RO

Reset  0        0   0         0            0  0   0      0            0   0    0    0    0    0    0    0

       15       14  13        12  11          10  9      8            7   6    5    4    3    2    1    0

                                 reserved                    GPIOH GPIOG GPIOF GPIOE GPIOD GPIOC GPIOB GPIOA

Type RO         RO  RO        RO  RO          RO  RO     RO  R/W          R/W  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0        0   0         0            0  0   0      0            0   0    0    0    0    0    0    0

Bit/Field            Name         Type            Reset  Description
  31:8              reserved       RO                0
    7                GPIOH        R/W                0   Software should not rely on the value of a reserved bit. To provide
                                                         compatibility with future products, the value of a reserved bit should be
    6               GPIOG         R/W                0   preserved across a read-modify-write operation.

    5                GPIOF        R/W                0   Port H Clock Gating Control

    4                GPIOE        R/W                0   This bit controls the clock gating for Port H. If set, the unit receives a
                                                         clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                         the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                         Port G Clock Gating Control

                                                         This bit controls the clock gating for Port G. If set, the unit receives a
                                                         clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                         the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                         Port F Clock Gating Control

                                                         This bit controls the clock gating for Port F. If set, the unit receives a
                                                         clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                         the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                         Port E Clock Gating Control

                                                         This bit controls the clock gating for Port E. If set, the unit receives a
                                                         clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                         the unit is unclocked, reads or writes to the unit will generate a bus fault.

114                                                                                           November 30, 2007

                                                         Preliminary
                                                    LM3S2965 Microcontroller

Bit/Field          Name   Type  Reset  Description
    3              GPIOD  R/W      0
    2              GPIOC  R/W      0   Port D Clock Gating Control
    1              GPIOB  R/W      0
    0              GPIOA  R/W      0   This bit controls the clock gating for Port D. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port C Clock Gating Control

                                       This bit controls the clock gating for Port C. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port B Clock Gating Control

                                       This bit controls the clock gating for Port B. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port A Clock Gating Control

                                       This bit controls the clock gating for Port A. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

November 30, 2007                                   115

                                       Preliminary
System Control

           Register 27: Software Reset Control 0 (SRCR0), offset 0x040

           Writes to this register are masked by the bits in the Device Capabilities 1 (DC1) register.

Software Reset Control 0 (SRCR0)

Base 0x400F.E000
Offset 0x040
Type R/W, reset 0x00000000

       31       30          29  28          27        26    25     24         23  22        21    20        19   18        17         16

                               reserved                   CAN1   CAN0             reserved      PWM              reserved            ADC

Type RO         RO          RO  RO          RO        RO   R/W    R/W  RO         RO        RO  R/W         RO   RO        RO        R/W
                                                             0      0                             0                                    0
Reset  0        0           0            0  0         0                       0   0         0               0    0         0

       15       14          13  12          11        10  9      8            7   6         5            4    3  2         1         0

                                            reserved                              HIB          reserved     WDT            reserved

Type RO         RO          RO  RO          RO        RO  RO     RO    RO         R/W       RO  RO          R/W  RO        RO        RO
                                                                                                              0
Reset  0        0           0            0  0         0   0      0            0   0         0            0       0         0         0

Bit/Field            Name                   Type          Reset  Description
31:26              reserved                 RO              0
   25                                       R/W              0   Software should not rely on the value of a reserved bit. To provide
   24                CAN1                   R/W              0   compatibility with future products, the value of a reserved bit should be
23:21               CAN0                    RO              0   preserved across a read-modify-write operation.
   20               reserved                R/W              0
19:17                PWM                    RO              0   CAN1 Reset Control
   16               reserved                R/W              0   Reset control for CAN unit 1.
  15:7                ADC                    RO              0
    6               reserved                R/W              0   CAN0 Reset Control
   5:4                                       RO              0   Reset control for CAN unit 0.
    3                  HIB                  R/W              0
                    reserved                                     Software should not rely on the value of a reserved bit. To provide
                                                                 compatibility with future products, the value of a reserved bit should be
                      WDT                                        preserved across a read-modify-write operation.

                                                                 PWM Reset Control
                                                                 Reset control for PWM module.

                                                                 Software should not rely on the value of a reserved bit. To provide
                                                                 compatibility with future products, the value of a reserved bit should be
                                                                 preserved across a read-modify-write operation.

                                                                 ADC0 Reset Control
                                                                 Reset control for SAR ADC module 0.

                                                                 Software should not rely on the value of a reserved bit. To provide
                                                                 compatibility with future products, the value of a reserved bit should be
                                                                 preserved across a read-modify-write operation.

                                                                 HIB Reset Control
                                                                 Reset control for the Hibernation module.

                                                                 Software should not rely on the value of a reserved bit. To provide
                                                                 compatibility with future products, the value of a reserved bit should be
                                                                 preserved across a read-modify-write operation.

                                                                 WDT Reset Control
                                                                 Reset control for Watchdog unit.

116                                                                                                              November 30, 2007

                                                                 Preliminary
                                                       LM3S2965 Microcontroller

Bit/Field           Name     Type  Reset  Description
   2:0             reserved   RO      0
                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

November 30, 2007                                      117

                                          Preliminary
System Control

           Register 28: Software Reset Control 1 (SRCR1), offset 0x044

           Writes to this register are masked by the bits in the Device Capabilities 2 (DC2) register.

Software Reset Control 1 (SRCR1)

Base 0x400F.E000
Offset 0x044
Type R/W, reset 0x00000000

       31        30         29   28    27    26        25     24           23  22          21           20   19   18   17   16

                       reserved              COMP2 COMP1 COMP0                             reserved          TIMER3 TIMER2 TIMER1 TIMER0

Type RO          RO         RO   RO    RO    R/W       R/W    R/W   RO         RO          RO           RO   R/W  R/W  R/W  R/W

Reset  0         0          0    0     0            0  0      0            0            0            0  0    0    0    0    0

       15         14       13     12   11    10          9      8          7            6    5          4    3    2    1    0

       reserved  I2C1  reserved  I2C0     reserved     QEI1   QEI0            reserved     SSI1         SSI0 reserved UART2 UART1 UART0

Type RO          R/W      RO     R/W   RO    RO        R/W    R/W   RO         RO          R/W          R/W  RO   R/W  R/W  R/W
                   0        0      0                     0      0                            0
Reset  0                               0            0                      0            0               0    0    0    0    0

Bit/Field               Name           Type            Reset  Description
31:27                 reserved         RO                0
   26                  COMP2           R/W                0   Software should not rely on the value of a reserved bit. To provide
   25                  COMP1           R/W                0   compatibility with future products, the value of a reserved bit should be
   24                  COMP0           R/W                0   preserved across a read-modify-write operation.
23:20                 reserved         RO                0
   19                  TIMER3          R/W                0   Analog Comp 2 Reset Control
   18                  TIMER2          R/W                0   Reset control for analog comparator 2.
   17                  TIMER1          R/W                0
   16                  TIMER0          R/W                0   Analog Comp 1 Reset Control
   15                  reserved         RO                0   Reset control for analog comparator 1.
   14                                  R/W                0
                         I2C1                                 Analog Comp 0 Reset Control
                                                              Reset control for analog comparator 0.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

                                                              Timer 3 Reset Control
                                                              Reset control for General-Purpose Timer module 3.

                                                              Timer 2 Reset Control
                                                              Reset control for General-Purpose Timer module 2.

                                                              Timer 1 Reset Control
                                                              Reset control for General-Purpose Timer module 1.

                                                              Timer 0 Reset Control
                                                              Reset control for General-Purpose Timer module 0.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

                                                              I2C1 Reset Control
                                                              Reset control for I2C unit 1.

118                                                                                                               November 30, 2007

                                                              Preliminary
                                                       LM3S2965 Microcontroller

Bit/Field           Name     Type  Reset  Description
   13              reserved   RO      0
   12                        R/W      0   Software should not rely on the value of a reserved bit. To provide
                     I2C0     RO      0   compatibility with future products, the value of a reserved bit should be
11:10             reserved  R/W      0   preserved across a read-modify-write operation.
    9                        R/W      0
    8                QEI1     RO      0   I2C0 Reset Control
   7:6               QEI0    R/W      0   Reset control for I2C unit 0.
    5              reserved  R/W      0
    4                SSI1     RO      0   Software should not rely on the value of a reserved bit. To provide
    3                SSI0    R/W      0   compatibility with future products, the value of a reserved bit should be
    2              reserved  R/W      0   preserved across a read-modify-write operation.
    1              UART2     R/W      0
    0              UART1                  QEI1 Reset Control
                   UART0                  Reset control for QEI unit 1.

                                          QEI0 Reset Control
                                          Reset control for QEI unit 0.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          SSI1 Reset Control
                                          Reset control for SSI unit 1.

                                          SSI0 Reset Control
                                          Reset control for SSI unit 0.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          UART2 Reset Control
                                          Reset control for UART unit 2.

                                          UART1 Reset Control
                                          Reset control for UART unit 1.

                                          UART0 Reset Control
                                          Reset control for UART unit 0.

November 30, 2007                                      119

                                          Preliminary
System Control

           Register 29: Software Reset Control 2 (SRCR2), offset 0x048

           Writes to this register are masked by the bits in the Device Capabilities 4 (DC4) register.

Software Reset Control 2 (SRCR2)

Base 0x400F.E000
Offset 0x048
Type R/W, reset 0x00000000

       31       30          29  28  27          26  25     24           23  22   21   20   19   18   17   16

                                                              reserved

Type RO         RO          RO  RO  RO          RO  RO     RO  RO           RO   RO   RO   RO   RO   RO   RO

Reset  0        0           0   0            0  0   0      0            0   0    0    0    0    0    0    0

       15       14          13  12  11          10  9      8            7   6    5    4    3    2    1    0

                                   reserved                    GPIOH GPIOG GPIOF GPIOE GPIOD GPIOC GPIOB GPIOA

Type RO         RO          RO  RO  RO          RO  RO     RO  R/W          R/W  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0        0           0   0            0  0   0      0            0   0    0    0    0    0    0    0

Bit/Field            Name           Type            Reset  Description
  31:8              reserved         RO                0
    7                GPIOH          R/W                0   Software should not rely on the value of a reserved bit. To provide
    6               GPIOG           R/W                0   compatibility with future products, the value of a reserved bit should be
    5                GPIOF          R/W                0   preserved across a read-modify-write operation.
    4                GPIOE          R/W                0
    3                GPIOD          R/W                0   Port H Reset Control
    2                GPIOC          R/W                0   Reset control for GPIO Port H.
    1                GPIOB          R/W                0
    0                GPIOA          R/W                0   Port G Reset Control
                                                           Reset control for GPIO Port G.

                                                           Port F Reset Control
                                                           Reset control for GPIO Port F.

                                                           Port E Reset Control
                                                           Reset control for GPIO Port E.

                                                           Port D Reset Control
                                                           Reset control for GPIO Port D.

                                                           Port C Reset Control
                                                           Reset control for GPIO Port C.

                                                           Port B Reset Control
                                                           Reset control for GPIO Port B.

                                                           Port A Reset Control
                                                           Reset control for GPIO Port A.

120                                                                                             November 30, 2007

                                                           Preliminary
                                                                                                                             LM3S2965 Microcontroller

7 Hibernation Module

                The Hibernation Module manages removal and restoration of power to the rest of the microcontroller
                to provide a means for reducing power consumption. When the processor and peripherals are idle,
                power can be completely removed with only the Hibernation Module remaining powered. Power
                can be restored based on an external signal, or at a certain time using the built-in real-time clock
                (RTC). The Hibernation module can be independently supplied from a battery or an auxiliary power
                supply.
                The Hibernation module has the following features:
                 Power-switching logic to discrete external regulator
                 Dedicated pin for waking from an external signal
                 Low-battery detection, signaling, and interrupt generation
                 32-bit real-time counter (RTC)
                 Two 32-bit RTC match registers for timed wake-up and interrupt generation
                 Clock source from a 32.768-kHz external oscillator or a 4.194304-MHz crystal
                 RTC predivider trim for making fine adjustments to the clock rate
                 64 32-bit words of non-volatile memory
                 Programmable interrupts for RTC match, external wake, and low battery events

November 30, 2007               121

                   Preliminary
Hibernation Module

7.1 Block Diagram

                Figure 7-1. Hibernation Module Block Diagram

       XOSC0               HIBCTL.CLK32EN   Pre-Divider                       Interrupts  Interrupts
       XOSC1                                  HIBRTCT                         HIBIM        to CPU
                                 /128                                         HIBRIS
        WAKE        HIBCTL.CLKSEL          RTC                                HIBMIS        HIB
                                              HIBRTCC                         HIBIC
                             Non-Volatile                     MATCH0/1
                               Memory       HIBRTCLD
                              HIBDATA       HIBRTCM0           LOWBAT
                                            HIBRTCM1

       VDD                                 Low Battery                         Power
       VBAT                                   Detect                         Sequence

                                                                                Logic

                    HIBCTL.LOWBATEN                           HIBCTL.PWRCUT
                                                              HIBCTL.RTCWEN
                                                              HIBCTL.EXTWEN
                                                              HIBCTL.VABORT

7.2    Functional Description

7.2.1  The Hibernation module controls the power to the processor with an enable signal (HIB) that signals
       an external voltage regulator to turn off. The Hibernation module power is determined dynamically.
       The supply voltage of the Hibernation module is the larger of the main voltage source (VDD) or the
       battery/auxilliary voltage source (VBAT). A voting circuit indicates the larger and an internal power
       switch selects the appropriate voltage source. The Hibernation module also has a separate clock
       source to maintain a real-time clock (RTC). Once in hibernation, the module signals an external
       voltage regulator to turn back on the power when an external pin (WAKE) is asserted, or when the
       internal RTC reaches a certain value. The Hibernation module can also detect when the battery
       voltage is low, and optionally prevent hibernation when this occurs.

       Power-up from a power cut to code execution is defined as the regulator turn-on time (specifed at
       tHIB_TO_VDD maximum) plus the normal chip POR (see "Hibernation Module" on page 540).

       Register Access Timing

       Because the Hibernation module has an independent clocking domain, certain registers must be
       written only with a timing gap between accesses. The delay time is tHIB_REG_WRITE, therefore software
       must guarantee that a delay of tHIB_REG_WRITE is inserted between back-to-back writes to certain
       Hibernation registers, or between a write followed by a read to those same registers. There is no

122                                                                                       November 30, 2007

                                           Preliminary
                                LM3S2965 Microcontroller

7.2.2  restriction on timing for back-to-back reads from the Hibernation module. Refer to "Register
7.2.3  Descriptions" on page 127 for details about which registers are subject to this timing restriction.
7.2.4
       Clock Source

       The Hibernation module must be clocked by an external source, even if the RTC feature will not be
       used. An external oscillator or crystal can be used for this purpose. To use a crystal, a 4.194304-MHz
       crystal is connected to the XOSC0 and XOSC1 pins. This clock signal is divided by 128 internally to
       produce the 32.768-kHz clock reference. To use a more precise clock source, a 32.768-kHz oscillator
       can be connected to the XOSC0 pin.

       The clock source is enabled by setting the CLK32EN bit of the HIBCTL register. The type of clock
       source is selected by setting the CLKSEL bit to 0 for a 4.194304-MHz clock source, and to 1 for a
       32.768-kHz clock source. If the bit is set to 0, the input clock is divided by 128, resulting in a
       32.768-kHz clock source. If a crystal is used for the clock source, the software must leave a delay
       of tXOSC_SETTLE after setting the CLK32EN bit and before any other accesses to the Hibernation
       module registers. The delay allows the crystal to power up and stabilize. If an oscillator is used for
       the clock source, no delay is needed.

       Battery Management

       The Hibernation module can be independently powered by a battery or an auxiliary power source.
       The module can monitor the voltage level of the battery and detect when the voltage becomes too
       low. When this happens, an interrupt can be generated. The module can also be configured so that
       it will not go into Hibernate mode if the battery voltage is too low.

       Note that the Hibernation module draws power from whichever source (VBAT or VDD) has the higher
       voltage. Therefore, it is important to design the circuit to ensure that VDD is higher that VBAT under
       nominal conditions or else the Hibernation module draws power from the battery even when VDD
       is available.

       The Hibernation module can be configured to detect a low battery condition by setting the LOWBATEN
       bit of the HIBCTL register. In this configuration, the LOWBAT bit of the HIBRIS register will be set
       when the battery level is low. If the VABORT bit is also set, then the module is prevented from entering
       Hibernation mode when a low battery is detected. The module can also be configured to generate
       an interrupt for the low-battery condition (see "Interrupts and Status" on page 124).

       Real-Time Clock

       The Hibernation module includes a 32-bit counter that increments once per second with a proper
       clock source and configuration (see "Clock Source" on page 123). The 32.768-kHz clock signal is
       fed into a predivider register which counts down the 32.768-kHz clock ticks to achieve a once per
       second clock rate for the RTC. The rate can be adjusted to compensate for inaccuracies in the clock
       source by using the predivider trim register. This register has a nominal value of 0x7FFF, and is
       used for one second out of every 64 seconds to divide the input clock. This allows the software to
       make fine corrections to the clock rate by adjusting the predivider trim register up or down from
       0x7FFF. The predivider trim should be adjusted up from 0x7FFF in order to slow down the RTC
       rate, and down from 0x7FFF in order to speed up the RTC rate.

       The Hibernation module includes two 32-bit match registers that are compared to the value of the
       RTC counter. The match registers can be used to wake the processor from hibernation mode, or
       to generate an interrupt to the processor if it is not in hibernation.

       The RTC must be enabled with the RTCEN bit of the HIBCTL register. The value of the RTC can be
       set at any time by writing to the HIBRTCLD register. The predivider trim can be adjusted by reading
       and writing the HIBRTCT register. The predivider uses this register once every 64 seconds to adjust

November 30, 2007               123

                   Preliminary
Hibernation Module

7.2.5  the clock rate. The two match registers can be set by writing to the HIBRTCM0 and HIBRTCM1
7.2.6  registers. The RTC can be configured to generate interrupts by using the interrupt registers (see
       "Interrupts and Status" on page 124).
7.2.7
       Non-Volatile Memory

       The Hibernation module contains 64 32-bit words of memory which are retained during hibernation.
       This memory is powered from the battery or auxiliary power supply during hibernation. The processor
       software can save state information in this memory prior to hibernation, and can then recover the
       state upon waking. The non-volatile memory can be accessed through the HIBDATA registers.

       Power Control

       The Hibernation module controls power to the processor through the use of the HIB pin, which is
       intended to be connected to the enable signal of the external regulator(s) providing 3.3 V and/or
       2.5 V to the microcontroller. When the HIB signal is asserted by the Hibernation module, the external
       regulator is turned off and no longer powers the microcontroller. The Hibernation module remains
       powered from the VBAT supply, which could be a battery or an auxiliary power source. Hibernation
       mode is initiated by the microcontroller setting the HIBREQ bit of the HIBCTL register. Prior to doing
       this, a wake-up condition must be configured, either from the external WAKE pin, or by using an RTC
       match.

       The Hibernation module is configured to wake from the external WAKE pin by setting the PINWEN
       bit of the HIBCTL register. It is configured to wake from RTC match by setting the RTCWEN bit. Either
       one or both of these bits can be set prior to going into hibernation. The WAKE pin includes a weak
       internal pull-up. Note that both the HIB and WAKE pins use the Hibernation module's internal power
       supply as the logic 1 reference.

       When the Hibernation module wakes, the microcontroller will see a normal power-on reset. It can
       detect that the power-on was due to a wake from hibernation by examining the raw interrupt status
       register (see "Interrupts and Status" on page 124) and by looking for state data in the non-volatile
       memory (see "Non-Volatile Memory" on page 124).

       When the HIB signal deasserts, enabling the external regulator, the external regulator must reach
       the operating voltage within tHIB_TO_VDD.

       Interrupts and Status

       The Hibernation module can generate interrupts when the following conditions occur:

        Assertion of WAKE pin

        RTC match

        Low battery detected

       All of the interrupts are ORed together before being sent to the interrupt controller, so the Hibernate
       module can only generate a single interrupt request to the controller at any given time. The software
       interrupt handler can service multiple interrupt events by reading the HIBMIS register. Software can
       also read the status of the Hibernation module at any time by reading the HIBRIS register which
       shows all of the pending events. This register can be used at power-on to see if a wake condition
       is pending, which indicates to the software that a hibernation wake occurred.

       The events that can trigger an interrupt are configured by setting the appropriate bits in the HIBIM
       register. Pending interrupts can be cleared by writing the corresponding bit in the HIBIC register.

124                              November 30, 2007

                    Preliminary
                                LM3S2965 Microcontroller

7.3    Initialization and Configuration

7.3.1  The Hibernation module can be configured in several different combinations. The following sections
       show the recommended programming sequence for various scenarios. The examples below assume
7.3.2  that a 32.768-kHz oscillator is used, and thus always show bit 2 (CLKSEL) of the HIBCTL register
7.3.3  set to 1. If a 4.194304-MHz crystal is used instead, then the CLKSEL bit remains cleared. Because
       the Hibernation module runs at 32 kHz and is asynchronous to the rest of the system, software must
       allow a delay of tHIB_REG_WRITE after writes to certain registers (see "Register Access
       Timing" on page 122). The registers that require a delay are denoted with a footnote in
       Table 7-1 on page 126.

       Initialization

       The clock source must be enabled first, even if the RTC will not be used. If a 4.194304-MHz crystal
       is used, perform the following steps:

       1. Write 0x40 to the HIBCTL register at offset 0x10 to enable the crystal and select the divide-by-128
            input path.

       2. Wait for a time of tXOSC_SETTLE for the crystal to power up and stabilize before performing any
            other operations with the Hibernation module.

       If a 32.678-kHz oscillator is used, then perform the following steps:

       1. Write 0x44 to the HIBCTL register at offset 0x10 to enable the oscillator input.

       2. No delay is necessary.

       The above is only necessary when the entire system is initialized for the first time. If the processor
       is powered due to a wake from hibernation, then the Hibernation module has already been powered
       up and the above steps are not necessary. The software can detect that the Hibernation module
       and clock are already powered by examining the CLK32EN bit of the HIBCTL register.

       RTC Match Functionality (No Hibernation)

       The following steps are needed to use the RTC match functionality of the Hibernation module:

       1. Write the required RTC match value to one of the HIBRTCMn registers at offset 0x004 or 0x008.

       2. Write the required RTC load value to the HIBRTCLD register at offset 0x00C.

       3. Set the required RTC match interrupt mask in the RTCALT0 and RTCALT1 bits (bits 1:0) in the
            HIBIM register at offset 0x014.

       4. Write 0x0000.0041 to the HIBCTL register at offset 0x010 to enable the RTC to begin counting.

       RTC Match/Wake-Up from Hibernation

       The following steps are needed to use the RTC match and wake-up functionality of the Hibernation
       module:

       1. Write the required RTC match value to the HIBRTCMn registers at offset 0x004 or 0x008.

       2. Write the required RTC load value to the HIBRTCLD register at offset 0x00C.

       3. Write any data to be retained during power cut to the HIBDATA register at offsets 0x030-0x12C.

November 30, 2007               125

                   Preliminary
Hibernation Module

        4. Set the RTC Match Wake-Up and start the hibernation sequence by writing 0x0000.004F to the
             HIBCTL register at offset 0x010.

7.3.4   External Wake-Up from Hibernation

        The following steps are needed to use the Hibernation module with the external WAKE pin as the
        wake-up source for the microcontroller:

        1. Write any data to be retained during power cut to the HIBDATA register at offsets 0x030-0x12C.

        2. Enable the external wake and start the hibernation sequence by writing 0x0000.0056 to the
             HIBCTL register at offset 0x010.

7.3.5 RTC/External Wake-Up from Hibernation

        1. Write the required RTC match value to the HIBRTCMn registers at offset 0x004 or 0x008.

        2. Write the required RTC load value to the HIBRTCLD register at offset 0x00C.
        3. Write any data to be retained during power cut to the HIBDATA register at offsets 0x030-0x12C.

        4. Set the RTC Match/External Wake-Up and start the hibernation sequence by writing 0x0000.005F
             to the HIBCTL register at offset 0x010.

7.4 Register Map

                Table 7-1 on page 126 lists the Hibernation registers. All addresses given are relative to the Hibernation
                Module base address at 0x400F.C000.

                Note: HIBRTCC, HIBRTCM0, HIBRTCM1, HIBRTCLD, HIBRTCT, and HIBDATA are on the
                           Hibernation module clock domain and require a delay of tHIB_REG_WRITE between write
                           accesses. See "Register Access Timing" on page 122.

Table 7-1. Hibernation Module Register Map

Offset Name         Type   Reset            Description                          See
                                                                                 page
0x000 HIBRTCC         RO   0x0000.0000      Hibernation RTC Counter               128
                     R/W   0xFFFF.FFFF      Hibernation RTC Match 0               129
0x004 HIBRTCM0       R/W   0xFFFF.FFFF      Hibernation RTC Match 1               130
                     R/W   0xFFFF.FFFF      Hibernation RTC Load                  131
0x008 HIBRTCM1       R/W   0x0000.0000      Hibernation Control                   132
                     R/W   0x0000.0000      Hibernation Interrupt Mask            134
0x00C HIBRTCLD        RO   0x0000.0000      Hibernation Raw Interrupt Status      135
                      RO   0x0000.0000      Hibernation Masked Interrupt Status   136
0x010 HIBCTL        R/W1C  0x0000.0000      Hibernation Interrupt Clear           137
                     R/W   0x0000.7FFF      Hibernation RTC Trim                  138
0x014 HIBIM
                     R/W   0x0000.0000      Hibernation Data                      139
0x018 HIBRIS

0x01C HIBMIS

0x020 HIBIC

0x024 HIBRTCT

0x030-  HIBDATA
0x12C

126                                                                              November 30, 2007

                                            Preliminary
                                                                                                                             LM3S2965 Microcontroller

7.5 Register Descriptions

                The remainder of this section lists and describes the Hibernation module registers, in numerical
                order by address offset.

November 30, 2007               127

                   Preliminary
Hibernation Module

           Register 1: Hibernation RTC Counter (HIBRTCC), offset 0x000

           This register is the current 32-bit value of the RTC counter.

Hibernation RTC Counter (HIBRTCC)

Base 0x400F.C000
Offset 0x000
Type RO, reset 0x0000.0000

       31  30               29  28  27    26  25  24           23  22  21  20  19  18  17  16

                                                      RTCC

Type RO    RO               RO  RO  RO    RO  RO  RO        RO     RO  RO  RO  RO  RO  RO  RO

Reset  0   0                0   0   0     0   0   0            0   0   0   0   0   0   0   0

       15  14               13  12  11    10  9   8            7   6   5   4   3   2   1   0

                                                      RTCC

Type RO    RO               RO  RO  RO    RO  RO  RO        RO     RO  RO  RO  RO  RO  RO  RO

Reset  0   0                0   0   0     0   0   0            0   0   0   0   0   0   0   0

Bit/Field           Name            Type      Reset Description
  31:0              RTCC
                                    RO 0x0000.0000 RTC Counter

                                                                  A read returns the 32-bit counter value. This register is read-only. To
                                                                  change the value, use the HIBRTCLD register.

128                                                                                November 30, 2007

                                                  Preliminary
                                                                                     LM3S2965 Microcontroller

           Register 2: Hibernation RTC Match 0 (HIBRTCM0), offset 0x004

           This register is the 32-bit match 0 register for the RTC counter.

Hibernation RTC Match 0 (HIBRTCM0)

Base 0x400F.C000
Offset 0x004
Type R/W, reset 0xFFFF.FFFF

       31  30                29  28   27    26   25   24          23  22   21   20   19   18                              17   16

                                                          RTCM0

Type R/W   R/W     R/W           R/W  R/W   R/W  R/W  R/W  R/W        R/W  R/W  R/W  R/W  R/W                             R/W  R/W

Reset  1   1                 1   1    1     1    1    1           1   1    1    1    1    1                               1    1

       15  14                13  12   11    10   9    8           7   6    5    4    3    2                               1    0

                                                          RTCM0

Type R/W   R/W     R/W           R/W  R/W   R/W  R/W  R/W  R/W        R/W  R/W  R/W  R/W  R/W                             R/W  R/W

Reset  1   1                 1   1    1     1    1    1           1   1    1    1    1    1                               1    1

Bit/Field           Name              Type       Reset Description
  31:0             RTCM0
                                      R/W 0xFFFF.FFFF RTC Match 0
                                                                    A write loads the value into the RTC match register.
                                                                    A read returns the current match value.

November 30, 2007                                                                                                              129

                                                     Preliminary
Hibernation Module

           Register 3: Hibernation RTC Match 1 (HIBRTCM1), offset 0x008

           This register is the 32-bit match 1 register for the RTC counter.

Hibernation RTC Match 1 (HIBRTCM1)

Base 0x400F.C000
Offset 0x008
Type R/W, reset 0xFFFF.FFFF

       31  30                29  28   27    26   25   24          23  22   21   20   19   18                              17   16

                                                          RTCM1

Type R/W   R/W      R/W          R/W  R/W   R/W  R/W  R/W  R/W        R/W  R/W  R/W  R/W  R/W                             R/W  R/W

Reset  1   1                 1   1    1     1    1    1           1   1    1    1    1    1                               1    1

       15  14                13  12   11    10   9    8           7   6    5    4    3    2                               1    0

                                                          RTCM1

Type R/W   R/W      R/W          R/W  R/W   R/W  R/W  R/W  R/W        R/W  R/W  R/W  R/W  R/W                             R/W  R/W

Reset  1   1                 1   1    1     1    1    1           1   1    1    1    1    1                               1    1

Bit/Field            Name             Type       Reset Description
  31:0              RTCM1
                                      R/W 0xFFFF.FFFF RTC Match 1
                                                                    A write loads the value into the RTC match register.
                                                                    A read returns the current match value.

130                                                                                       November 30, 2007

                                                     Preliminary
                                                                                     LM3S2965 Microcontroller

           Register 4: Hibernation RTC Load (HIBRTCLD), offset 0x00C

           This register is the 32-bit value loaded into the RTC counter.

Hibernation RTC Load (HIBRTCLD)

Base 0x400F.C000
Offset 0x00C
Type R/W, reset 0xFFFF.FFFF

       31  30                29  28   27    26   25   24          23  22   21   20   19   18   17                                 16

                                                          RTCLD

Type R/W   R/W     R/W           R/W  R/W   R/W  R/W  R/W  R/W        R/W  R/W  R/W  R/W  R/W  R/W                                R/W

Reset  1   1                 1   1    1     1    1    1           1   1    1    1    1    1    1                                  1

       15  14                13  12   11    10   9    8           7   6    5    4    3    2    1                                  0

                                                          RTCLD

Type R/W   R/W     R/W           R/W  R/W   R/W  R/W  R/W  R/W        R/W  R/W  R/W  R/W  R/W  R/W                                R/W

Reset  1   1                 1   1    1     1    1    1           1   1    1    1    1    1    1                                  1

Bit/Field          Name               Type       Reset Description
  31:0             RTCLD
                                      R/W 0xFFFF.FFFF RTC Load
                                                                    A write loads the current value into the RTC counter (RTCC).
                                                                    A read returns the 32-bit load value.

November 30, 2007                                                                                                                 131

                                                     Preliminary
Hibernation Module

           Register 5: Hibernation Control (HIBCTL), offset 0x010

           This register is the control register for the Hibernation module.

Hibernation Control (HIBCTL)

Base 0x400F.C000
Offset 0x010
Type R/W, reset 0x0000.0000

       31  30                29  28  27          26  25     24           23  22   21   20   19   18   17   16

                                                               reserved

Type RO    RO                RO  RO  RO          RO  RO     RO  RO           RO   RO   RO   RO   RO   RO   RO

Reset  0   0                 0   0            0  0   0      0            0   0    0    0    0    0    0    0

       15  14                13  12  11          10  9      8            7   6    5    4    3    2    1    0

                                    reserved                    VABORT CLK32EN LOWBATEN PINWEN RTCWEN CLKSEL HIBREQ RTCEN

Type RO    RO                RO  RO  RO          RO  RO     RO  R/W          R/W  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0   0                 0   0            0  0   0      0            0   0    0    0    0    0    0    0

Bit/Field          Name              Type            Reset  Description
  31:8           reserved             RO             0x00
    7            VABORT              R/W                    Software should not rely on the value of a reserved bit. To provide
    6           CLK32EN              R/W                0   compatibility with future products, the value of a reserved bit should be
                                                        0   preserved across a read-modify-write operation.
    5          LOWBATEN              R/W
    4            PINWEN              R/W                0   Power Cut Abort Enable
                                                        0   0: Power cut occurs during a low-battery alert
    3           RTCWEN               R/W                    1: Power cut is aborted
                                                        0
                                                            32-kHz Oscillator Enable
                                                            0: Disabled
                                                            1: Enabled
                                                            This bit must be enabled to use the Hibernation module. If a crystal is
                                                            used, then software should wait 20 ms after setting this bit to allow the
                                                            crystal to power up and stabilize.

                                                            Low Battery Monitoring Enable
                                                            0: Disabled
                                                            1: Enabled
                                                            When set, low battery voltage detection is enabled.

                                                            External WAKE Pin Enable
                                                            0: Disabled
                                                            1: Enabled
                                                            When set, an external event on the WAKE pin will re-power the device.

                                                            RTC Wake-up Enable
                                                            0: Disabled
                                                            1: Enabled
                                                            When set, an RTC match event (RTCM0 or RTCM1) will re-power the
                                                            device based on the RTC counter value matching the corresponding
                                                            match register 0 or 1.

132                                                                                              November 30, 2007

                                                            Preliminary
                                                     LM3S2965 Microcontroller

Bit/Field           Name   Type  Reset  Description
    2              CLKSEL  R/W      0
    1              HIBREQ  R/W      0   Hibernation Module Clock Select
                                        0: Use Divide by 128 output. Use this value for a 4-MHz crystal.
    0              RTCEN   R/W      0   1: Use raw output. Use this value for a 32-kHz oscillator.

                                        Hibernation Request
                                        0: Disabled
                                        1: Hibernation initiated
                                        After a wake-up event, this bit is cleared by hardware.

                                        RTC Timer Enable
                                        0: Disabled
                                        1: Enabled

November 30, 2007                                                                                         133

                                        Preliminary
Hibernation Module

           Register 6: Hibernation Interrupt Mask (HIBIM), offset 0x014

           This register is the interrupt mask register for the Hibernation module interrupt sources.

Hibernation Interrupt Mask (HIBIM)

Base 0x400F.C000
Offset 0x014
Type R/W, reset 0x0000.0000

       31  30                29  28  27    26     25       24           23  22  21          20  19   18   17   16

                                                              reserved

Type RO    RO                RO  RO  RO    RO     RO       RO  RO           RO  RO    RO        RO   RO   RO   RO

Reset  0   0                 0   0   0     0            0  0            0   0   0           0   0    0    0    0

       15  14                13  12  11    10           9  8            7   6   5           4   3    2    1    0

                                              reserved                                          EXTW LOWBAT RTCALT1 RTCALT0

Type RO    RO                RO  RO  RO    RO     RO       RO  RO           RO  RO    RO        R/W  R/W  R/W  R/W

Reset  0   0                 0   0   0     0            0  0            0   0   0           0   0    0    0    0

Bit/Field        Name                Type      Reset Description
  31:4         reserved
    3                                RO 0x000.0000 Software should not rely on the value of a reserved bit. To provide
    2            EXTW                                              compatibility with future products, the value of a reserved bit should be
    1          LOWBAT                                              preserved across a read-modify-write operation.
    0          RTCALT1
               RTCALT0               R/W       0           External Wake-Up Interrupt Mask

                                                           0: Masked

                                                           1: Unmasked

                                     R/W       0           Low Battery Voltage Interrupt Mask

                                                           0: Masked

                                                           1: Unmasked

                                     R/W       0           RTC Alert1 Interrupt Mask

                                                           0: Masked

                                                           1: Unmasked

                                     R/W       0           RTC Alert0 Interrupt Mask

                                                           0: Masked

                                                           1: Unmasked

134                                                                                                  November 30, 2007

                                                           Preliminary
                                                                                                LM3S2965 Microcontroller

           Register 7: Hibernation Raw Interrupt Status (HIBRIS), offset 0x018

           This register is the raw interrupt status for the Hibernation module interrupt sources.

Hibernation Raw Interrupt Status (HIBRIS)

Base 0x400F.C000
Offset 0x018
Type RO, reset 0x0000.0000

       31  30               29  28  27     26     25       24           23  22  21          20       19  18  17  16

                                                              reserved

Type RO    RO               RO  RO  RO     RO     RO       RO  RO           RO  RO          RO    RO     RO  RO  RO

Reset  0   0                0   0   0      0            0  0            0   0   0           0        0   0   0   0

       15  14               13  12  11     10           9  8            7   6   5           4        3   2   1   0

                                              reserved                                            EXTW LOWBAT RTCALT1 RTCALT0

Type RO    RO               RO  RO  RO     RO     RO       RO  RO           RO  RO          RO    RO     RO  RO  RO

Reset  0   0                0   0   0      0            0  0            0   0   0           0        0   0   0   0

Bit/Field            Name           Type       Reset Description
  31:4             reserved
                                    RO 0x000.0000 Software should not rely on the value of a reserved bit. To provide
    3                EXTW                                         compatibility with future products, the value of a reserved bit should be
    2              LOWBAT                                         preserved across a read-modify-write operation.
    1              RTCALT1
    0              RTCALT0          RO         0           External Wake-Up Raw Interrupt Status

                                    RO         0           Low Battery Voltage Raw Interrupt Status

                                    RO         0           RTC Alert1 Raw Interrupt Status

                                    RO         0           RTC Alert0 Raw Interrupt Status

November 30, 2007                                                                                                135

                                                           Preliminary
Hibernation Module

           Register 8: Hibernation Masked Interrupt Status (HIBMIS), offset 0x01C

           This register is the masked interrupt status for the Hibernation module interrupt sources.

Hibernation Masked Interrupt Status (HIBMIS)

Base 0x400F.C000
Offset 0x01C
Type RO, reset 0x0000.0000

       31  30               29  28  27    26        25        24           23  22  21  20         19       18  17  16

                                                                 reserved

Type RO    RO               RO  RO  RO    RO        RO        RO  RO           RO  RO  RO         RO       RO  RO  RO

Reset  0   0                0   0   0         0            0  0            0   0   0   0          0        0   0   0

       15  14               13  12  11    10               9  8            7   6   5   4          3        2   1   0

                                                 reserved                                         EXTW LOWBAT RTCALT1 RTCALT0

Type RO    RO               RO  RO  RO    RO        RO        RO  RO           RO  RO  RO         RO       RO  RO  RO

Reset  0   0                0   0   0         0            0  0            0   0   0   0          0        0   0   0

Bit/Field        Name               Type         Reset Description
  31:4         reserved
                                    RO 0x000.0000 Software should not rely on the value of a reserved bit. To provide
    3            EXTW                                             compatibility with future products, the value of a reserved bit should be
    2          LOWBAT                                             preserved across a read-modify-write operation.
    1          RTCALT1
    0          RTCALT0              RO           0            External Wake-Up Masked Interrupt Status

                                    RO           0            Low Battery Voltage Masked Interrupt Status

                                    RO           0            RTC Alert1 Masked Interrupt Status

                                    RO           0            RTC Alert0 Masked Interrupt Status

136                                                                                                        November 30, 2007

                                                              Preliminary
                                                                                                  LM3S2965 Microcontroller

           Register 9: Hibernation Interrupt Clear (HIBIC), offset 0x020

           This register is the interrupt write-one-to-clear register for the Hibernation module interrupt sources.

Hibernation Interrupt Clear (HIBIC)

Base 0x400F.C000
Offset 0x020
Type R/W1C, reset 0x0000.0000

       31  30      29          28    27     26     25       24           23  22  21  20           19    18  17  16

                                                               reserved

Type RO    RO      RO          RO    RO     RO     RO       RO  RO           RO  RO  RO           RO    RO  RO  RO

Reset  0   0       0           0     0      0            0  0            0   0   0   0               0  0   0   0

       15  14      13          12    11     10           9  8            7   6   5   4               3  2   1   0

                                               reserved                                           EXTW LOWBAT RTCALT1 RTCALT0

Type RO    RO      RO          RO    RO     RO     RO       RO  RO           RO  RO  RO R/W1C R/W1C R/W1C R/W1C

Reset  0   0       0           0     0      0            0  0            0   0   0   0               0  0   0   0

Bit/Field            Name            Type       Reset Description
  31:4             reserved
    3                                RO 0x000.0000 Software should not rely on the value of a reserved bit. To provide
    2                EXTW                                          compatibility with future products, the value of a reserved bit should be
    1              LOWBAT                                          preserved across a read-modify-write operation.
    0              RTCALT1
                   RTCALT0           R/W1C      0           External Wake-Up Masked Interrupt Clear

                                                            Reads return an indeterminate value.

                                     R/W1C      0           Low Battery Voltage Masked Interrupt Clear

                                                            Reads return an indeterminate value.

                                     R/W1C      0           RTC Alert1 Masked Interrupt Clear

                                                            Reads return an indeterminate value.

                                     R/W1C      0           RTC Alert0 Masked Interrupt Clear

                                                            Reads return an indeterminate value.

November 30, 2007                                                                                               137

                                                            Preliminary
Hibernation Module

           Register 10: Hibernation RTC Trim (HIBRTCT), offset 0x024

           This register contains the value that is used to trim the RTC clock predivider. It represents the
           computed underflow value that is used during the trim cycle. It is represented as 0x7FFF N clock
           cycles.

Hibernation RTC Trim (HIBRTCT)

Base 0x400F.C000
Offset 0x024
Type R/W, reset 0x0000.7FFF

       31  30                29   28   27    26   25      24         23   22   21   20   19   18   17   16

                                                             reserved

Type RO    RO                RO   RO   RO    RO   RO      RO         RO   RO   RO   RO   RO   RO   RO   RO

Reset  0   0                 0    0    0     0    0       0            0  0    0    0    0    0    0    0

       15  14                13   12   11