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LM3S2110-IRN50-B0

器件型号:LM3S2110-IRN50-B0
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:ETC2
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器件描述

32-BIT, FLASH, RISC MICROCONTROLLER, PQFP100

32位, FLASH, 精简指令集微控制器, PQFP100

参数
LM3S2110-IRN50-B0端子数量 100
LM3S2110-IRN50-B0最大工作温度 85 Cel
LM3S2110-IRN50-B0最大供电/工作电压 2.75 V
LM3S2110-IRN50-B0最小供电/工作电压 2.25 V
LM3S2110-IRN50-B0额定供电电压 2.5 V
LM3S2110-IRN50-B0外部数据总线宽度 0.0
LM3S2110-IRN50-B0输入输出总线数量 40
LM3S2110-IRN50-B0线速度 25 MHz
LM3S2110-IRN50-B0加工封装描述 绿色, MS-026BED, LQFP-100
LM3S2110-IRN50-B0无铅 Yes
LM3S2110-IRN50-B0欧盟RoHS规范 Yes
LM3S2110-IRN50-B0中国RoHS规范 Yes
LM3S2110-IRN50-B0状态 ACTIVE
LM3S2110-IRN50-B0包装形状 SQUARE
LM3S2110-IRN50-B0包装尺寸 FLATPACK
LM3S2110-IRN50-B0表面贴装 Yes
LM3S2110-IRN50-B0端子形式 GULL WING
LM3S2110-IRN50-B0端子间距 0.5000 mm
LM3S2110-IRN50-B0端子涂层
LM3S2110-IRN50-B0端子位置
LM3S2110-IRN50-B0包装材料 塑料/环氧树脂
LM3S2110-IRN50-B0温度等级 INDUSTRIAL
LM3S2110-IRN50-B0ADC通道 Yes
LM3S2110-IRN50-B0地址总线宽度 0.0
LM3S2110-IRN50-B0位数 32
LM3S2110-IRN50-B0最大FCLK时钟频率 0.0320 MHz
LM3S2110-IRN50-B0微处理器类型 精简指令集微控制器
LM3S2110-IRN50-B0PWM通道 Yes
LM3S2110-IRN50-B0ROM编程 FLASH

LM3S2110-IRN50-B0器件文档内容

                                PRELIMINARY

                                LM3S2110 Microcontroller

                                                                   DATA SHEET

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2               November 29, 2007

   Preliminary
                                LM3S2110 Microcontroller

Table of Contents

About This Document .................................................................................................................... 18
Audience .............................................................................................................................................. 18
About This Manual ................................................................................................................................ 18
Related Documents ............................................................................................................................... 18
Documentation Conventions .................................................................................................................. 18

1      Architectural Overview ...................................................................................................... 20
1.1    Product Features ...................................................................................................................... 20
1.2    Target Applications .................................................................................................................... 25
1.3    High-Level Block Diagram ......................................................................................................... 26
1.4    Functional Overview .................................................................................................................. 27
1.4.1  ARM CortexTM-M3 ..................................................................................................................... 27
1.4.2  Motor Control Peripherals .......................................................................................................... 27
1.4.3  Analog Peripherals .................................................................................................................... 28
1.4.4  Serial Communications Peripherals ............................................................................................ 28
1.4.5  System Peripherals ................................................................................................................... 30
1.4.6  Memory Peripherals .................................................................................................................. 31
1.4.7  Additional Features ................................................................................................................... 31
1.4.8  Hardware Details ...................................................................................................................... 32

2      ARM Cortex-M3 Processor Core ...................................................................................... 33
2.1    Block Diagram .......................................................................................................................... 34
2.2    Functional Description ............................................................................................................... 34
2.2.1  Serial Wire and JTAG Debug ..................................................................................................... 34
2.2.2  Embedded Trace Macrocell (ETM) ............................................................................................. 35
2.2.3  Trace Port Interface Unit (TPIU) ................................................................................................. 35
2.2.4  ROM Table ............................................................................................................................... 35
2.2.5  Memory Protection Unit (MPU) ................................................................................................... 35
2.2.6  Nested Vectored Interrupt Controller (NVIC) ................................................................................ 35

3      Memory Map ....................................................................................................................... 39

4      Interrupts ............................................................................................................................ 41

5      JTAG Interface .................................................................................................................... 43
5.1    Block Diagram .......................................................................................................................... 44
5.2    Functional Description ............................................................................................................... 44
5.2.1  JTAG Interface Pins .................................................................................................................. 45
5.2.2  JTAG TAP Controller ................................................................................................................. 46
5.2.3  Shift Registers .......................................................................................................................... 47
5.2.4  Operational Considerations ........................................................................................................ 47
5.3    Initialization and Configuration ................................................................................................... 50
5.4    Register Descriptions ................................................................................................................ 50
5.4.1  Instruction Register (IR) ............................................................................................................. 50
5.4.2  Data Registers .......................................................................................................................... 52

6      System Control ................................................................................................................... 54
6.1    Functional Description ............................................................................................................... 54
6.1.1  Device Identification .................................................................................................................. 54
6.1.2  Reset Control ............................................................................................................................ 54

November 29, 2007               3

                   Preliminary
Table of Contents

6.1.3  Power Control ........................................................................................................................... 57
6.1.4  Clock Control ............................................................................................................................ 57
6.1.5  System Control ......................................................................................................................... 59
6.2    Initialization and Configuration ................................................................................................... 59
6.3    Register Map ............................................................................................................................ 60
6.4    Register Descriptions ................................................................................................................ 61

7      Internal Memory ............................................................................................................... 110
7.1    Block Diagram ........................................................................................................................ 110
7.2    Functional Description ............................................................................................................. 110
7.2.1  SRAM Memory ........................................................................................................................ 110
7.2.2  Flash Memory ......................................................................................................................... 111
7.3    Flash Memory Initialization and Configuration ........................................................................... 112
7.3.1  Flash Programming ................................................................................................................. 112
7.3.2  Nonvolatile Register Programming ........................................................................................... 113
7.4    Register Map .......................................................................................................................... 113
7.5    Flash Register Descriptions (Flash Control Offset) ..................................................................... 114
7.6    Flash Register Descriptions (System Control Offset) .................................................................. 121

8      General-Purpose Input/Outputs (GPIOs) ....................................................................... 134
8.1    Functional Description ............................................................................................................. 134
8.1.1  Data Control ........................................................................................................................... 135
8.1.2  Interrupt Control ...................................................................................................................... 136
8.1.3  Mode Control .......................................................................................................................... 137
8.1.4  Commit Control ....................................................................................................................... 137
8.1.5  Pad Control ............................................................................................................................. 137
8.1.6  Identification ........................................................................................................................... 137
8.2    Initialization and Configuration ................................................................................................. 137
8.3    Register Map .......................................................................................................................... 138
8.4    Register Descriptions .............................................................................................................. 140

9      General-Purpose Timers ................................................................................................. 175
9.1    Block Diagram ........................................................................................................................ 175
9.2    Functional Description ............................................................................................................. 176
9.2.1  GPTM Reset Conditions .......................................................................................................... 176
9.2.2  32-Bit Timer Operating Modes .................................................................................................. 177
9.2.3  16-Bit Timer Operating Modes .................................................................................................. 178
9.3    Initialization and Configuration ................................................................................................. 182
9.3.1  32-Bit One-Shot/Periodic Timer Mode ....................................................................................... 182
9.3.2  32-Bit Real-Time Clock (RTC) Mode ......................................................................................... 183
9.3.3  16-Bit One-Shot/Periodic Timer Mode ....................................................................................... 183
9.3.4  16-Bit Input Edge Count Mode ................................................................................................. 184
9.3.5  16-Bit Input Edge Timing Mode ................................................................................................ 184
9.3.6  16-Bit PWM Mode ................................................................................................................... 185
9.4    Register Map .......................................................................................................................... 185
9.5    Register Descriptions .............................................................................................................. 186

10     Watchdog Timer ............................................................................................................... 211
10.1   Block Diagram ........................................................................................................................ 211
10.2   Functional Description ............................................................................................................. 211
10.3   Initialization and Configuration ................................................................................................. 212

4                               November 29, 2007

                   Preliminary
                                LM3S2110 Microcontroller

10.4 Register Map .......................................................................................................................... 212
10.5 Register Descriptions .............................................................................................................. 213

11      Universal Asynchronous Receivers/Transmitters (UARTs) ......................................... 234
11.1    Block Diagram ........................................................................................................................ 235
11.2    Functional Description ............................................................................................................. 235
11.2.1  Transmit/Receive Logic ........................................................................................................... 235
11.2.2  Baud-Rate Generation ............................................................................................................. 236
11.2.3  Data Transmission .................................................................................................................. 237
11.2.4  Serial IR (SIR) ......................................................................................................................... 237
11.2.5  FIFO Operation ....................................................................................................................... 238
11.2.6  Interrupts ................................................................................................................................ 238
11.2.7  Loopback Operation ................................................................................................................ 239
11.2.8  IrDA SIR block ........................................................................................................................ 239
11.3    Initialization and Configuration ................................................................................................. 239
11.4    Register Map .......................................................................................................................... 240
11.5    Register Descriptions .............................................................................................................. 241

12 Synchronous Serial Interface (SSI) ................................................................................ 275
12.1 Block Diagram ........................................................................................................................ 275
12.2 Functional Description ............................................................................................................. 275
12.2.1 Bit Rate Generation ................................................................................................................. 276
12.2.2 FIFO Operation ....................................................................................................................... 276
12.2.3 Interrupts ................................................................................................................................ 276
12.2.4 Frame Formats ....................................................................................................................... 277
12.3 Initialization and Configuration ................................................................................................. 284
12.4 Register Map .......................................................................................................................... 285
12.5 Register Descriptions .............................................................................................................. 286

13 Inter-Integrated Circuit (I2C) Interface ............................................................................ 312
13.1 Block Diagram ........................................................................................................................ 312
13.2 Functional Description ............................................................................................................. 312
13.2.1 I2C Bus Functional Overview .................................................................................................... 313
13.2.2 Available Speed Modes ........................................................................................................... 315
13.2.3 Interrupts ................................................................................................................................ 316
13.2.4 Loopback Operation ................................................................................................................ 316
13.2.5 Command Sequence Flow Charts ............................................................................................ 316
13.3 Initialization and Configuration ................................................................................................. 323
13.4 I2C Register Map ..................................................................................................................... 324
13.5 Register Descriptions (I2C Master) ........................................................................................... 325
13.6 Register Descriptions (I2C Slave) ............................................................................................. 338

14 Controller Area Network (CAN) Module ......................................................................... 347
14.1 Controller Area Network Overview ............................................................................................ 347
14.2 Controller Area Network Features ............................................................................................ 347
14.3 Controller Area Network Block Diagram .................................................................................... 348
14.4 Controller Area Network Functional Description ......................................................................... 349
14.4.1 Initialization ............................................................................................................................. 349
14.4.2 Operation ............................................................................................................................... 350
14.4.3 Transmitting Message Objects ................................................................................................. 350
14.4.4 Configuring a Transmit Message Object .................................................................................... 350

November 29, 2007               5

                   Preliminary
Table of Contents

14.4.5 Updating a Transmit Message Object ....................................................................................... 351
14.4.6 Accepting Received Message Objects ...................................................................................... 351
14.4.7 Receiving a Data Frame .......................................................................................................... 352
14.4.8 Receiving a Remote Frame ...................................................................................................... 352
14.4.9 Receive/Transmit Priority ......................................................................................................... 352
14.4.10 Configuring a Receive Message Object .................................................................................... 352
14.4.11 Handling of Received Message Objects .................................................................................... 353
14.4.12 Handling of Interrupts .............................................................................................................. 353
14.4.13 Bit Timing Configuration Error Considerations ........................................................................... 354
14.4.14 Bit Time and Bit Rate ............................................................................................................... 354
14.4.15 Calculating the Bit Timing Parameters ...................................................................................... 356
14.5 Controller Area Network Register Map ...................................................................................... 358
14.6 Register Descriptions .............................................................................................................. 360

15 Analog Comparators ....................................................................................................... 388
15.1 Block Diagram ........................................................................................................................ 389
15.2 Functional Description ............................................................................................................. 389
15.2.1 Internal Reference Programming .............................................................................................. 391
15.3 Initialization and Configuration ................................................................................................. 392
15.4 Register Map .......................................................................................................................... 392
15.5 Register Descriptions .............................................................................................................. 393

16 Pulse Width Modulator (PWM) ........................................................................................ 401
16.1 Block Diagram ........................................................................................................................ 401
16.2 Functional Description ............................................................................................................. 401
16.2.1 PWM Timer ............................................................................................................................. 401
16.2.2 PWM Comparators .................................................................................................................. 402
16.2.3 PWM Signal Generator ............................................................................................................ 403
16.2.4 Dead-Band Generator ............................................................................................................. 404
16.2.5 Interrupt Selector ..................................................................................................................... 404
16.2.6 Synchronization Methods ......................................................................................................... 404
16.2.7 Fault Conditions ...................................................................................................................... 404
16.2.8 Output Control Block ............................................................................................................... 405
16.3 Initialization and Configuration ................................................................................................. 405
16.4 Register Map .......................................................................................................................... 406
16.5 Register Descriptions .............................................................................................................. 407

17 Pin Diagram ...................................................................................................................... 436

18 Signal Tables .................................................................................................................... 437

19 Operating Characteristics ............................................................................................... 449

20 Electrical Characteristics ................................................................................................ 450
20.1 DC Characteristics .................................................................................................................. 450
20.1.1 Maximum Ratings ................................................................................................................... 450
20.1.2 Recommended DC Operating Conditions .................................................................................. 450
20.1.3 On-Chip Low Drop-Out (LDO) Regulator Characteristics ............................................................ 451
20.1.4 Power Specifications ............................................................................................................... 451
20.1.5 Flash Memory Characteristics .................................................................................................. 452
20.2 AC Characteristics ................................................................................................................... 453
20.2.1 Load Conditions ...................................................................................................................... 453
20.2.2 Clocks .................................................................................................................................... 453

6                               November 29, 2007

                   Preliminary
                                LM3S2110 Microcontroller

20.2.3 Analog Comparator ................................................................................................................. 454
20.2.4 I2C ......................................................................................................................................... 454

20.2.5 Synchronous Serial Interface (SSI) ........................................................................................... 455
20.2.6 JTAG and Boundary Scan ........................................................................................................ 456
20.2.7 General-Purpose I/O ............................................................................................................... 458
20.2.8 Reset ..................................................................................................................................... 458

21 Package Information ........................................................................................................ 461

A      Serial Flash Loader .......................................................................................................... 463
A.1    Serial Flash Loader ................................................................................................................. 463
A.2    Interfaces ............................................................................................................................... 463
A.2.1  UART ..................................................................................................................................... 463
A.2.2  SSI ......................................................................................................................................... 463
A.3    Packet Handling ...................................................................................................................... 464
A.3.1  Packet Format ........................................................................................................................ 464
A.3.2  Sending Packets ..................................................................................................................... 464
A.3.3  Receiving Packets ................................................................................................................... 464
A.4    Commands ............................................................................................................................. 465
A.4.1  COMMAND_PING (0X20) ........................................................................................................ 465
A.4.2  COMMAND_GET_STATUS (0x23) ........................................................................................... 465
A.4.3  COMMAND_DOWNLOAD (0x21) ............................................................................................. 465
A.4.4  COMMAND_SEND_DATA (0x24) ............................................................................................. 466
A.4.5  COMMAND_RUN (0x22) ......................................................................................................... 466
A.4.6  COMMAND_RESET (0x25) ..................................................................................................... 466

B Register Quick Reference ............................................................................................... 468

C Ordering and Contact Information ................................................................................. 484
C.1 Ordering Information ................................................................................................................ 484
C.2 Kits ......................................................................................................................................... 484
C.3 Company Information .............................................................................................................. 484
C.4 Support Information ................................................................................................................. 485

November 29, 2007               7

                   Preliminary
Table of Contents

List of Figures

Figure 1-1. Stellaris 2000 Series High-Level Block Diagram ............................................................... 26
Figure 2-1. CPU Block Diagram ......................................................................................................... 34
Figure 2-2. TPIU Block Diagram ........................................................................................................ 35
Figure 5-1. JTAG Module Block Diagram ............................................................................................ 44
Figure 5-2. Test Access Port State Machine ....................................................................................... 47
Figure 5-3. IDCODE Register Format ................................................................................................. 52
Figure 5-4. BYPASS Register Format ................................................................................................ 53
Figure 5-5. Boundary Scan Register Format ....................................................................................... 53
Figure 6-1. External Circuitry to Extend Reset .................................................................................... 55
Figure 7-1. Flash Block Diagram ...................................................................................................... 110
Figure 8-1. GPIO Port Block Diagram ............................................................................................... 135
Figure 8-2. GPIODATA Write Example ............................................................................................. 136
Figure 8-3. GPIODATA Read Example ............................................................................................. 136
Figure 9-1. GPTM Module Block Diagram ........................................................................................ 176
Figure 9-2. 16-Bit Input Edge Count Mode Example .......................................................................... 180
Figure 9-3. 16-Bit Input Edge Time Mode Example ........................................................................... 181
Figure 9-4. 16-Bit PWM Mode Example ............................................................................................ 182
Figure 10-1. WDT Module Block Diagram .......................................................................................... 211
Figure 11-1. UART Module Block Diagram ......................................................................................... 235
Figure 11-2. UART Character Frame ................................................................................................. 236
Figure 11-3. IrDA Data Modulation ..................................................................................................... 238
Figure 12-1. SSI Module Block Diagram ............................................................................................. 275
Figure 12-2. TI Synchronous Serial Frame Format (Single Transfer) .................................................... 278
Figure 12-3. TI Synchronous Serial Frame Format (Continuous Transfer) ............................................ 278
Figure 12-4. Freescale SPI Format (Single Transfer) with SPO=0 and SPH=0 ...................................... 279
Figure 12-5. Freescale SPI Format (Continuous Transfer) with SPO=0 and SPH=0 .............................. 279
Figure 12-6. Freescale SPI Frame Format with SPO=0 and SPH=1 ..................................................... 280
Figure 12-7. Freescale SPI Frame Format (Single Transfer) with SPO=1 and SPH=0 ........................... 281
Figure 12-8. Freescale SPI Frame Format (Continuous Transfer) with SPO=1 and SPH=0 .................... 281
Figure 12-9. Freescale SPI Frame Format with SPO=1 and SPH=1 ..................................................... 282
Figure 12-10. MICROWIRE Frame Format (Single Frame) .................................................................... 283
Figure 12-11. MICROWIRE Frame Format (Continuous Transfer) ......................................................... 284
Figure 12-12. MICROWIRE Frame Format, SSIFss Input Setup and Hold Requirements ........................ 284
Figure 13-1. I2C Block Diagram ......................................................................................................... 312
Figure 13-2. I2C Bus Configuration .................................................................................................... 313
Figure 13-3. START and STOP Conditions ......................................................................................... 313
Figure 13-4. Complete Data Transfer with a 7-Bit Address ................................................................... 314
Figure 13-5. R/S Bit in First Byte ........................................................................................................ 314
Figure 13-6. Data Validity During Bit Transfer on the I2C Bus ............................................................... 314
Figure 13-7. Master Single SEND ...................................................................................................... 317
Figure 13-8. Master Single RECEIVE ................................................................................................. 318
Figure 13-9. Master Burst SEND ....................................................................................................... 319
Figure 13-10. Master Burst RECEIVE .................................................................................................. 320
Figure 13-11. Master Burst RECEIVE after Burst SEND ........................................................................ 321
Figure 13-12. Master Burst SEND after Burst RECEIVE ........................................................................ 322

8                               November 29, 2007

                   Preliminary
                                                                                                                              LM3S2110 Microcontroller

Figure 13-13. Slave Command Sequence ............................................................................................ 323
Figure 14-1. CAN Module Block Diagram ........................................................................................... 348
Figure 14-2. CAN Bit Time ................................................................................................................ 355
Figure 15-1. Analog Comparator Module Block Diagram ..................................................................... 389
Figure 15-2. Structure of Comparator Unit .......................................................................................... 390
Figure 15-3. Comparator Internal Reference Structure ........................................................................ 391
Figure 16-1. PWM Module Block Diagram .......................................................................................... 401
Figure 16-2. PWM Count-Down Mode ................................................................................................ 402
Figure 16-3. PWM Count-Up/Down Mode .......................................................................................... 403
Figure 16-4. PWM Generation Example In Count-Up/Down Mode ....................................................... 403
Figure 16-5. PWM Dead-Band Generator ........................................................................................... 404
Figure 17-1. Pin Connection Diagram ................................................................................................ 436
Figure 20-1. Load Conditions ............................................................................................................ 453
Figure 20-2. I2C Timing ..................................................................................................................... 455
Figure 20-3. SSI Timing for TI Frame Format (FRF=01), Single Transfer Timing Measurement .............. 455
Figure 20-4. SSI Timing for MICROWIRE Frame Format (FRF=10), Single Transfer ............................. 456
Figure 20-5. SSI Timing for SPI Frame Format (FRF=00), with SPH=1 ................................................. 456
Figure 20-6. JTAG Test Clock Input Timing ......................................................................................... 457
Figure 20-7. JTAG Test Access Port (TAP) Timing .............................................................................. 458
Figure 20-8. JTAG TRST Timing ........................................................................................................ 458
Figure 20-9. External Reset Timing (RST) .......................................................................................... 459
Figure 20-10. Power-On Reset Timing ................................................................................................. 459
Figure 20-11. Brown-Out Reset Timing ................................................................................................ 459
Figure 20-12. Software Reset Timing ................................................................................................... 460
Figure 20-13. Watchdog Reset Timing ................................................................................................. 460
Figure 21-1. 100-Pin LQFP Package .................................................................................................. 461

November 29, 2007               9

                   Preliminary
Table of Contents

List of Tables

Table 1.     Documentation Conventions ............................................................................................ 18
Table 3-1.   Memory Map ................................................................................................................... 39
Table 4-1.   Exception Types .............................................................................................................. 41
Table 4-2.   Interrupts ........................................................................................................................ 42
Table 5-1.   JTAG Port Pins Reset State ............................................................................................. 45
Table 5-2.   JTAG Instruction Register Commands ............................................................................... 50
Table 6-1.   System Control Register Map ........................................................................................... 60
Table 7-1.   Flash Protection Policy Combinations ............................................................................. 112
Table 7-2.   Flash Resident Registers ............................................................................................... 113
Table 7-3.   Flash Register Map ........................................................................................................ 113
Table 8-1.   GPIO Pad Configuration Examples ................................................................................. 137
Table 8-2.   GPIO Interrupt Configuration Example ............................................................................ 138
Table 8-3.   GPIO Register Map ....................................................................................................... 139
Table 9-1.   Available CCP Pins ........................................................................................................ 176
Table 9-2.   16-Bit Timer With Prescaler Configurations ..................................................................... 179
Table 9-3.   Timers Register Map ...................................................................................................... 185
Table 10-1.  Watchdog Timer Register Map ........................................................................................ 212
Table 11-1.  UART Register Map ....................................................................................................... 240
Table 12-1.  SSI Register Map .......................................................................................................... 285
Table 13-1.  Examples of I2C Master Timer Period versus Speed Mode ............................................... 315
Table 13-2.  Inter-Integrated Circuit (I2C) Interface Register Map ......................................................... 324
Table 13-3.  Write Field Decoding for I2CMCS[3:0] Field (Sheet 1 of 3) ................................................ 329
Table 14-1.  Transmit Message Object Bit Settings ............................................................................. 351
Table 14-2.  Receive Message Object Bit Settings .............................................................................. 353
Table 14-3.  CAN Protocol Ranges .................................................................................................... 355
Table 14-4.  CAN Register Map ......................................................................................................... 358
Table 15-1.  Comparator 0 Operating Modes ...................................................................................... 390
Table 15-2.  Comparator 1 Operating Modes ..................................................................................... 390
Table 15-3.  Comparator 2 Operating Modes ...................................................................................... 391
Table 15-4.  Internal Reference Voltage and ACREFCTL Field Values ................................................. 391
Table 15-5.  Analog Comparators Register Map ................................................................................. 393
Table 16-1.  PWM Register Map ........................................................................................................ 406
Table 18-1.  Signals by Pin Number ................................................................................................... 437
Table 18-2.  Signals by Signal Name ................................................................................................. 441
Table 18-3.  Signals by Function, Except for GPIO ............................................................................. 444
Table 18-4.  GPIO Pins and Alternate Functions ................................................................................. 447
Table 19-1.  Temperature Characteristics ........................................................................................... 449
Table 19-2.  Thermal Characteristics ................................................................................................. 449
Table 20-1.  Maximum Ratings .......................................................................................................... 450
Table 20-2.  Recommended DC Operating Conditions ........................................................................ 450
Table 20-3.  LDO Regulator Characteristics ....................................................................................... 451
Table 20-4.  Detailed Power Specifications ........................................................................................ 452
Table 20-5.  Flash Memory Characteristics ........................................................................................ 452
Table 20-6.  Phase Locked Loop (PLL) Characteristics ....................................................................... 453
Table 20-7.  Clock Characteristics ..................................................................................................... 453
Table 20-8.  Crystal Characteristics ................................................................................................... 453

10                              November 29, 2007

                   Preliminary
                                LM3S2110 Microcontroller

Table 20-9.   Analog Comparator Characteristics ................................................................................. 454
Table 20-10.  Analog Comparator Voltage Reference Characteristics .................................................... 454
Table 20-11.  I2C Characteristics ......................................................................................................... 454
Table 20-12.  SSI Characteristics ........................................................................................................ 455
Table 20-13.  JTAG Characteristics ..................................................................................................... 456
Table 20-14.  GPIO Characteristics ..................................................................................................... 458
Table 20-15.  Reset Characteristics ..................................................................................................... 458
Table C-1.    Part Ordering Information ............................................................................................... 484

November 29, 2007               11

                   Preliminary
Table of Contents

List of Registers

System Control .............................................................................................................................. 54
Register 1: Device Identification 0 (DID0), offset 0x000 ....................................................................... 62
Register 2: Brown-Out Reset Control (PBORCTL), offset 0x030 .......................................................... 64
Register 3: LDO Power Control (LDOPCTL), offset 0x034 ................................................................... 65
Register 4: Raw Interrupt Status (RIS), offset 0x050 ........................................................................... 66
Register 5: Interrupt Mask Control (IMC), offset 0x054 ........................................................................ 67
Register 6: Masked Interrupt Status and Clear (MISC), offset 0x058 .................................................... 68
Register 7: Reset Cause (RESC), offset 0x05C .................................................................................. 69
Register 8: Run-Mode Clock Configuration (RCC), offset 0x060 .......................................................... 70
Register 9: XTAL to PLL Translation (PLLCFG), offset 0x064 .............................................................. 74
Register 10: Run-Mode Clock Configuration 2 (RCC2), offset 0x070 ...................................................... 75
Register 11: Deep Sleep Clock Configuration (DSLPCLKCFG), offset 0x144 .......................................... 77
Register 12: Device Identification 1 (DID1), offset 0x004 ....................................................................... 78
Register 13: Device Capabilities 0 (DC0), offset 0x008 ......................................................................... 80
Register 14: Device Capabilities 1 (DC1), offset 0x010 ......................................................................... 81
Register 15: Device Capabilities 2 (DC2), offset 0x014 ......................................................................... 83
Register 16: Device Capabilities 3 (DC3), offset 0x018 ......................................................................... 85
Register 17: Device Capabilities 4 (DC4), offset 0x01C ......................................................................... 87
Register 18: Run Mode Clock Gating Control Register 0 (RCGC0), offset 0x100 .................................... 88
Register 19: Sleep Mode Clock Gating Control Register 0 (SCGC0), offset 0x110 .................................. 90
Register 20: Deep Sleep Mode Clock Gating Control Register 0 (DCGC0), offset 0x120 ......................... 92
Register 21: Run Mode Clock Gating Control Register 1 (RCGC1), offset 0x104 .................................... 94
Register 22: Sleep Mode Clock Gating Control Register 1 (SCGC1), offset 0x114 .................................. 96
Register 23: Deep Sleep Mode Clock Gating Control Register 1 (DCGC1), offset 0x124 ......................... 98
Register 24: Run Mode Clock Gating Control Register 2 (RCGC2), offset 0x108 ................................... 100
Register 25: Sleep Mode Clock Gating Control Register 2 (SCGC2), offset 0x118 ................................. 102
Register 26: Deep Sleep Mode Clock Gating Control Register 2 (DCGC2), offset 0x128 ....................... 104
Register 27: Software Reset Control 0 (SRCR0), offset 0x040 ............................................................. 106
Register 28: Software Reset Control 1 (SRCR1), offset 0x044 ............................................................. 107
Register 29: Software Reset Control 2 (SRCR2), offset 0x048 ............................................................. 109

Internal Memory ........................................................................................................................... 110
Register 1: Flash Memory Address (FMA), offset 0x000 .................................................................... 115
Register 2: Flash Memory Data (FMD), offset 0x004 ......................................................................... 116
Register 3: Flash Memory Control (FMC), offset 0x008 ..................................................................... 117
Register 4: Flash Controller Raw Interrupt Status (FCRIS), offset 0x00C ............................................ 119
Register 5: Flash Controller Interrupt Mask (FCIM), offset 0x010 ........................................................ 120
Register 6: Flash Controller Masked Interrupt Status and Clear (FCMISC), offset 0x014 ..................... 121
Register 7: USec Reload (USECRL), offset 0x140 ............................................................................ 122
Register 8: Flash Memory Protection Read Enable 0 (FMPRE0), offset 0x130 and 0x200 ................... 123
Register 9: Flash Memory Protection Program Enable 0 (FMPPE0), offset 0x134 and 0x400 ............... 124
Register 10: User Debug (USER_DBG), offset 0x1D0 ......................................................................... 125
Register 11: User Register 0 (USER_REG0), offset 0x1E0 .................................................................. 126
Register 12: User Register 1 (USER_REG1), offset 0x1E4 .................................................................. 127
Register 13: Flash Memory Protection Read Enable 1 (FMPRE1), offset 0x204 .................................... 128
Register 14: Flash Memory Protection Read Enable 2 (FMPRE2), offset 0x208 .................................... 129

12                              November 29, 2007

                   Preliminary
                                LM3S2110 Microcontroller

Register 15:  Flash Memory Protection Read Enable 3 (FMPRE3), offset 0x20C ................................... 130
Register 16:  Flash Memory Protection Program Enable 1 (FMPPE1), offset 0x404 ............................... 131
Register 17:  Flash Memory Protection Program Enable 2 (FMPPE2), offset 0x408 ............................... 132
Register 18:  Flash Memory Protection Program Enable 3 (FMPPE3), offset 0x40C ............................... 133

General-Purpose Input/Outputs (GPIOs) ................................................................................... 134
Register 1: GPIO Data (GPIODATA), offset 0x000 ............................................................................ 141
Register 2: GPIO Direction (GPIODIR), offset 0x400 ......................................................................... 142
Register 3: GPIO Interrupt Sense (GPIOIS), offset 0x404 .................................................................. 143
Register 4: GPIO Interrupt Both Edges (GPIOIBE), offset 0x408 ........................................................ 144
Register 5: GPIO Interrupt Event (GPIOIEV), offset 0x40C ................................................................ 145
Register 6: GPIO Interrupt Mask (GPIOIM), offset 0x410 ................................................................... 146
Register 7: GPIO Raw Interrupt Status (GPIORIS), offset 0x414 ........................................................ 147
Register 8: GPIO Masked Interrupt Status (GPIOMIS), offset 0x418 ................................................... 148
Register 9: GPIO Interrupt Clear (GPIOICR), offset 0x41C ................................................................ 149
Register 10: GPIO Alternate Function Select (GPIOAFSEL), offset 0x420 ............................................ 150
Register 11: GPIO 2-mA Drive Select (GPIODR2R), offset 0x500 ........................................................ 152
Register 12: GPIO 4-mA Drive Select (GPIODR4R), offset 0x504 ........................................................ 153
Register 13: GPIO 8-mA Drive Select (GPIODR8R), offset 0x508 ........................................................ 154
Register 14: GPIO Open Drain Select (GPIOODR), offset 0x50C ......................................................... 155
Register 15: GPIO Pull-Up Select (GPIOPUR), offset 0x510 ................................................................ 156
Register 16: GPIO Pull-Down Select (GPIOPDR), offset 0x514 ........................................................... 157
Register 17: GPIO Slew Rate Control Select (GPIOSLR), offset 0x518 ................................................ 158
Register 18: GPIO Digital Enable (GPIODEN), offset 0x51C ................................................................ 159
Register 19: GPIO Lock (GPIOLOCK), offset 0x520 ............................................................................ 160
Register 20: GPIO Commit (GPIOCR), offset 0x524 ............................................................................ 161
Register 21: GPIO Peripheral Identification 4 (GPIOPeriphID4), offset 0xFD0 ....................................... 163
Register 22: GPIO Peripheral Identification 5 (GPIOPeriphID5), offset 0xFD4 ....................................... 164
Register 23: GPIO Peripheral Identification 6 (GPIOPeriphID6), offset 0xFD8 ....................................... 165
Register 24: GPIO Peripheral Identification 7 (GPIOPeriphID7), offset 0xFDC ...................................... 166
Register 25: GPIO Peripheral Identification 0 (GPIOPeriphID0), offset 0xFE0 ....................................... 167
Register 26: GPIO Peripheral Identification 1 (GPIOPeriphID1), offset 0xFE4 ....................................... 168
Register 27: GPIO Peripheral Identification 2 (GPIOPeriphID2), offset 0xFE8 ....................................... 169
Register 28: GPIO Peripheral Identification 3 (GPIOPeriphID3), offset 0xFEC ...................................... 170
Register 29: GPIO PrimeCell Identification 0 (GPIOPCellID0), offset 0xFF0 .......................................... 171
Register 30: GPIO PrimeCell Identification 1 (GPIOPCellID1), offset 0xFF4 .......................................... 172
Register 31: GPIO PrimeCell Identification 2 (GPIOPCellID2), offset 0xFF8 .......................................... 173
Register 32: GPIO PrimeCell Identification 3 (GPIOPCellID3), offset 0xFFC ......................................... 174

General-Purpose Timers ............................................................................................................. 175
Register 1: GPTM Configuration (GPTMCFG), offset 0x000 .............................................................. 187
Register 2: GPTM TimerA Mode (GPTMTAMR), offset 0x004 ............................................................ 188
Register 3: GPTM TimerB Mode (GPTMTBMR), offset 0x008 ............................................................ 190
Register 4: GPTM Control (GPTMCTL), offset 0x00C ........................................................................ 192
Register 5: GPTM Interrupt Mask (GPTMIMR), offset 0x018 .............................................................. 195
Register 6: GPTM Raw Interrupt Status (GPTMRIS), offset 0x01C ..................................................... 197
Register 7: GPTM Masked Interrupt Status (GPTMMIS), offset 0x020 ................................................ 198
Register 8: GPTM Interrupt Clear (GPTMICR), offset 0x024 .............................................................. 199
Register 9: GPTM TimerA Interval Load (GPTMTAILR), offset 0x028 ................................................. 201
Register 10: GPTM TimerB Interval Load (GPTMTBILR), offset 0x02C ................................................ 202

November 29, 2007               13

                   Preliminary
Table of Contents

Register 11:  GPTM TimerA Match (GPTMTAMATCHR), offset 0x030 ................................................... 203
Register 12:  GPTM TimerB Match (GPTMTBMATCHR), offset 0x034 .................................................. 204
Register 13:  GPTM TimerA Prescale (GPTMTAPR), offset 0x038 ........................................................ 205
Register 14:  GPTM TimerB Prescale (GPTMTBPR), offset 0x03C ....................................................... 206
Register 15:  GPTM TimerA Prescale Match (GPTMTAPMR), offset 0x040 ........................................... 207
Register 16:  GPTM TimerB Prescale Match (GPTMTBPMR), offset 0x044 ........................................... 208
Register 17:  GPTM TimerA (GPTMTAR), offset 0x048 ........................................................................ 209
Register 18:  GPTM TimerB (GPTMTBR), offset 0x04C ....................................................................... 210

Watchdog Timer ........................................................................................................................... 211
Register 1: Watchdog Load (WDTLOAD), offset 0x000 ...................................................................... 214
Register 2: Watchdog Value (WDTVALUE), offset 0x004 ................................................................... 215
Register 3: Watchdog Control (WDTCTL), offset 0x008 ..................................................................... 216
Register 4: Watchdog Interrupt Clear (WDTICR), offset 0x00C .......................................................... 217
Register 5: Watchdog Raw Interrupt Status (WDTRIS), offset 0x010 .................................................. 218
Register 6: Watchdog Masked Interrupt Status (WDTMIS), offset 0x014 ............................................. 219
Register 7: Watchdog Test (WDTTEST), offset 0x418 ....................................................................... 220
Register 8: Watchdog Lock (WDTLOCK), offset 0xC00 ..................................................................... 221
Register 9: Watchdog Peripheral Identification 4 (WDTPeriphID4), offset 0xFD0 ................................. 222
Register 10: Watchdog Peripheral Identification 5 (WDTPeriphID5), offset 0xFD4 ................................. 223
Register 11: Watchdog Peripheral Identification 6 (WDTPeriphID6), offset 0xFD8 ................................. 224
Register 12: Watchdog Peripheral Identification 7 (WDTPeriphID7), offset 0xFDC ................................ 225
Register 13: Watchdog Peripheral Identification 0 (WDTPeriphID0), offset 0xFE0 ................................. 226
Register 14: Watchdog Peripheral Identification 1 (WDTPeriphID1), offset 0xFE4 ................................. 227
Register 15: Watchdog Peripheral Identification 2 (WDTPeriphID2), offset 0xFE8 ................................. 228
Register 16: Watchdog Peripheral Identification 3 (WDTPeriphID3), offset 0xFEC ................................. 229
Register 17: Watchdog PrimeCell Identification 0 (WDTPCellID0), offset 0xFF0 .................................... 230
Register 18: Watchdog PrimeCell Identification 1 (WDTPCellID1), offset 0xFF4 .................................... 231
Register 19: Watchdog PrimeCell Identification 2 (WDTPCellID2), offset 0xFF8 .................................... 232
Register 20: Watchdog PrimeCell Identification 3 (WDTPCellID3 ), offset 0xFFC .................................. 233

Universal Asynchronous Receivers/Transmitters (UARTs) ..................................................... 234
Register 1: UART Data (UARTDR), offset 0x000 ............................................................................... 242
Register 2: UART Receive Status/Error Clear (UARTRSR/UARTECR), offset 0x004 ........................... 244
Register 3: UART Flag (UARTFR), offset 0x018 ................................................................................ 246
Register 4: UART IrDA Low-Power Register (UARTILPR), offset 0x020 ............................................. 248
Register 5: UART Integer Baud-Rate Divisor (UARTIBRD), offset 0x024 ............................................ 249
Register 6: UART Fractional Baud-Rate Divisor (UARTFBRD), offset 0x028 ....................................... 250
Register 7: UART Line Control (UARTLCRH), offset 0x02C ............................................................... 251
Register 8: UART Control (UARTCTL), offset 0x030 ......................................................................... 253
Register 9: UART Interrupt FIFO Level Select (UARTIFLS), offset 0x034 ........................................... 255
Register 10: UART Interrupt Mask (UARTIM), offset 0x038 ................................................................. 257
Register 11: UART Raw Interrupt Status (UARTRIS), offset 0x03C ...................................................... 259
Register 12: UART Masked Interrupt Status (UARTMIS), offset 0x040 ................................................. 260
Register 13: UART Interrupt Clear (UARTICR), offset 0x044 ............................................................... 261
Register 14: UART Peripheral Identification 4 (UARTPeriphID4), offset 0xFD0 ..................................... 263
Register 15: UART Peripheral Identification 5 (UARTPeriphID5), offset 0xFD4 ..................................... 264
Register 16: UART Peripheral Identification 6 (UARTPeriphID6), offset 0xFD8 ..................................... 265
Register 17: UART Peripheral Identification 7 (UARTPeriphID7), offset 0xFDC ..................................... 266
Register 18: UART Peripheral Identification 0 (UARTPeriphID0), offset 0xFE0 ...................................... 267

14                              November 29, 2007

                   Preliminary
                                LM3S2110 Microcontroller

Register 19:  UART Peripheral Identification 1 (UARTPeriphID1), offset 0xFE4 ...................................... 268
Register 20:  UART Peripheral Identification 2 (UARTPeriphID2), offset 0xFE8 ...................................... 269
Register 21:  UART Peripheral Identification 3 (UARTPeriphID3), offset 0xFEC ..................................... 270
Register 22:  UART PrimeCell Identification 0 (UARTPCellID0), offset 0xFF0 ........................................ 271
Register 23:  UART PrimeCell Identification 1 (UARTPCellID1), offset 0xFF4 ........................................ 272
Register 24:  UART PrimeCell Identification 2 (UARTPCellID2), offset 0xFF8 ........................................ 273
Register 25:  UART PrimeCell Identification 3 (UARTPCellID3), offset 0xFFC ........................................ 274

Synchronous Serial Interface (SSI) ............................................................................................ 275

Register 1: SSI Control 0 (SSICR0), offset 0x000 .............................................................................. 287

Register 2: SSI Control 1 (SSICR1), offset 0x004 .............................................................................. 289

Register 3: SSI Data (SSIDR), offset 0x008 ...................................................................................... 291

Register 4: SSI Status (SSISR), offset 0x00C ................................................................................... 292

Register 5: SSI Clock Prescale (SSICPSR), offset 0x010 .................................................................. 294

Register 6: SSI Interrupt Mask (SSIIM), offset 0x014 ......................................................................... 295

Register 7: SSI Raw Interrupt Status (SSIRIS), offset 0x018 .............................................................. 297

Register 8: SSI Masked Interrupt Status (SSIMIS), offset 0x01C ........................................................ 298

Register 9: SSI Interrupt Clear (SSIICR), offset 0x020 ....................................................................... 299

Register 10: SSI Peripheral Identification 4 (SSIPeriphID4), offset 0xFD0 ............................................. 300

Register 11: SSI Peripheral Identification 5 (SSIPeriphID5), offset 0xFD4 ............................................. 301

Register 12: SSI Peripheral Identification 6 (SSIPeriphID6), offset 0xFD8 ............................................. 302

Register 13: SSI Peripheral Identification 7 (SSIPeriphID7), offset 0xFDC ............................................ 303

Register 14: SSI Peripheral Identification 0 (SSIPeriphID0), offset 0xFE0 ............................................. 304

Register 15: SSI Peripheral Identification 1 (SSIPeriphID1), offset 0xFE4 ............................................. 305

Register 16: SSI Peripheral Identification 2 (SSIPeriphID2), offset 0xFE8 ............................................. 306

Register 17: SSI Peripheral Identification 3 (SSIPeriphID3), offset 0xFEC ............................................ 307

Register 18: SSI PrimeCell Identification 0 (SSIPCellID0), offset 0xFF0 ............................................... 308

Register 19: SSI PrimeCell Identification 1 (SSIPCellID1), offset 0xFF4 ............................................... 309

Register 20: SSI PrimeCell Identification 2 (SSIPCellID2), offset 0xFF8 ............................................... 310

Register 21: SSI PrimeCell Identification 3 (SSIPCellID3), offset 0xFFC ............................................... 311

Inter-Integrated Circuit (I2C) Interface ........................................................................................ 312
Register 1: I2C Master Slave Address (I2CMSA), offset 0x000 ........................................................... 326
Register 2: I2C Master Control/Status (I2CMCS), offset 0x004 ........................................................... 327
Register 3: I2C Master Data (I2CMDR), offset 0x008 ......................................................................... 331
Register 4: I2C Master Timer Period (I2CMTPR), offset 0x00C ........................................................... 332

Register 5:   I2C Master Interrupt Mask (I2CMIMR), offset 0x010 ......................................................... 333
Register 6:   I2C Master Raw Interrupt Status (I2CMRIS), offset 0x014 ................................................. 334
Register 7:   I2C Master Masked Interrupt Status (I2CMMIS), offset 0x018 ........................................... 335
Register 8:   I2C Master Interrupt Clear (I2CMICR), offset 0x01C ......................................................... 336
Register 9:   I2C Master Configuration (I2CMCR), offset 0x020 ............................................................ 337

Register 10:  I2C Slave Own Address (I2CSOAR), offset 0x000 ............................................................ 339
Register 11:  I2C Slave Control/Status (I2CSCSR), offset 0x004 ........................................................... 340
Register 12:  I2C Slave Data (I2CSDR), offset 0x008 ........................................................................... 342
Register 13:  I2C Slave Interrupt Mask (I2CSIMR), offset 0x00C ........................................................... 343
Register 14:  I2C Slave Raw Interrupt Status (I2CSRIS), offset 0x010 ................................................... 344
Register 15:  I2C Slave Masked Interrupt Status (I2CSMIS), offset 0x014 .............................................. 345
Register 16:  I2C Slave Interrupt Clear (I2CSICR), offset 0x018 ............................................................ 346

November 29, 2007               15

                   Preliminary
Table of Contents

Controller Area Network (CAN) Module ..................................................................................... 347
Register 1: CAN Control (CANCTL), offset 0x000 ............................................................................. 361
Register 2: CAN Status (CANSTS), offset 0x004 ............................................................................... 363
Register 3: CAN Error Counter (CANERR), offset 0x008 ................................................................... 366
Register 4: CAN Bit Timing (CANBIT), offset 0x00C .......................................................................... 367
Register 5: CAN Interrupt (CANINT), offset 0x010 ............................................................................. 369
Register 6: CAN Test (CANTST), offset 0x014 .................................................................................. 370
Register 7: CAN Baud Rate Prescalar Extension (CANBRPE), offset 0x018 ....................................... 372
Register 8: CAN IF1 Command Request (CANIF1CRQ), offset 0x020 ................................................ 373
Register 9: CAN IF2 Command Request (CANIF2CRQ), offset 0x080 ................................................ 373
Register 10: CAN IF1 Command Mask (CANIF1CMSK), offset 0x024 .................................................. 374
Register 11: CAN IF2 Command Mask (CANIF2CMSK), offset 0x084 .................................................. 374
Register 12: CAN IF1 Mask 1 (CANIF1MSK1), offset 0x028 ................................................................ 377
Register 13: CAN IF2 Mask 1 (CANIF2MSK1), offset 0x088 ................................................................ 377
Register 14: CAN IF1 Mask 2 (CANIF1MSK2), offset 0x02C ................................................................ 378
Register 15: CAN IF2 Mask 2 (CANIF2MSK2), offset 0x08C ................................................................ 378
Register 16: CAN IF1 Arbitration 1 (CANIF1ARB1), offset 0x030 ......................................................... 379
Register 17: CAN IF2 Arbitration 1 (CANIF2ARB1), offset 0x090 ......................................................... 379
Register 18: CAN IF1 Arbitration 2 (CANIF1ARB2), offset 0x034 ......................................................... 380
Register 19: CAN IF2 Arbitration 2 (CANIF2ARB2), offset 0x094 ......................................................... 380
Register 20: CAN IF1 Message Control (CANIF1MCTL), offset 0x038 .................................................. 381
Register 21: CAN IF2 Message Control (CANIF2MCTL), offset 0x098 .................................................. 381
Register 22: CAN IF1 Data A1 (CANIF1DA1), offset 0x03C ................................................................. 383
Register 23: CAN IF1 Data A2 (CANIF1DA2), offset 0x040 ................................................................. 383
Register 24: CAN IF1 Data B1 (CANIF1DB1), offset 0x044 ................................................................. 383
Register 25: CAN IF1 Data B2 (CANIF1DB2), offset 0x048 ................................................................. 383
Register 26: CAN IF2 Data A1 (CANIF2DA1), offset 0x09C ................................................................. 383
Register 27: CAN IF2 Data A2 (CANIF2DA2), offset 0x0A0 ................................................................. 383
Register 28: CAN IF2 Data B1 (CANIF2DB1), offset 0x0A4 ................................................................. 383
Register 29: CAN IF2 Data B2 (CANIF2DB2), offset 0x0A8 ................................................................. 383
Register 30: CAN Transmission Request 1 (CANTXRQ1), offset 0x100 ................................................ 384
Register 31: CAN Transmission Request 2 (CANTXRQ2), offset 0x104 ................................................ 384
Register 32: CAN New Data 1 (CANNWDA1), offset 0x120 ................................................................. 385
Register 33: CAN New Data 2 (CANNWDA2), offset 0x124 ................................................................. 385
Register 34: CAN Message 1 Interrupt Pending (CANMSG1INT), offset 0x140 ..................................... 386
Register 35: CAN Message 2 Interrupt Pending (CANMSG2INT), offset 0x144 ..................................... 386
Register 36: CAN Message 1 Valid (CANMSG1VAL), offset 0x160 ....................................................... 387
Register 37: CAN Message 2 Valid (CANMSG2VAL), offset 0x164 ....................................................... 387

Analog Comparators ................................................................................................................... 388
Register 1: Analog Comparator Masked Interrupt Status (ACMIS), offset 0x00 .................................... 394
Register 2: Analog Comparator Raw Interrupt Status (ACRIS), offset 0x04 ......................................... 395
Register 3: Analog Comparator Interrupt Enable (ACINTEN), offset 0x08 ........................................... 396
Register 4: Analog Comparator Reference Voltage Control (ACREFCTL), offset 0x10 ......................... 397
Register 5: Analog Comparator Status 0 (ACSTAT0), offset 0x20 ....................................................... 398
Register 6: Analog Comparator Status 1 (ACSTAT1), offset 0x40 ....................................................... 398
Register 7: Analog Comparator Status 2 (ACSTAT2), offset 0x60 ....................................................... 398
Register 8: Analog Comparator Control 0 (ACCTL0), offset 0x24 ....................................................... 399
Register 9: Analog Comparator Control 1 (ACCTL1), offset 0x44 ....................................................... 399

16                              November 29, 2007

                   Preliminary
                                                                                                                              LM3S2110 Microcontroller

Register 10: Analog Comparator Control 2 (ACCTL2), offset 0x64 ...................................................... 399

Pulse Width Modulator (PWM) .................................................................................................... 401
Register 1: PWM Master Control (PWMCTL), offset 0x000 ................................................................ 408
Register 2: PWM Time Base Sync (PWMSYNC), offset 0x004 ........................................................... 409
Register 3: PWM Output Enable (PWMENABLE), offset 0x008 .......................................................... 410
Register 4: PWM Output Inversion (PWMINVERT), offset 0x00C ....................................................... 411
Register 5: PWM Output Fault (PWMFAULT), offset 0x010 ................................................................ 412
Register 6: PWM Interrupt Enable (PWMINTEN), offset 0x014 ........................................................... 413
Register 7: PWM Raw Interrupt Status (PWMRIS), offset 0x018 ........................................................ 414
Register 8: PWM Interrupt Status and Clear (PWMISC), offset 0x01C ................................................ 415
Register 9: PWM Status (PWMSTATUS), offset 0x020 ...................................................................... 416
Register 10: PWM0 Control (PWM0CTL), offset 0x040 ....................................................................... 417
Register 11: PWM0 Interrupt Enable (PWM0INTEN), offset 0x044 ...................................................... 419
Register 12: PWM0 Raw Interrupt Status (PWM0RIS), offset 0x048 .................................................... 421
Register 13: PWM0 Interrupt Status and Clear (PWM0ISC), offset 0x04C ........................................... 422
Register 14: PWM0 Load (PWM0LOAD), offset 0x050 ....................................................................... 423
Register 15: PWM0 Counter (PWM0COUNT), offset 0x054 ................................................................ 424
Register 16: PWM0 Compare A (PWM0CMPA), offset 0x058 ............................................................. 425
Register 17: PWM0 Compare B (PWM0CMPB), offset 0x05C ............................................................. 426
Register 18: PWM0 Generator A Control (PWM0GENA), offset 0x060 ................................................ 427
Register 19: PWM0 Generator B Control (PWM0GENB), offset 0x064 ................................................ 430
Register 20: PWM0 Dead-Band Control (PWM0DBCTL), offset 0x068 ................................................ 433
Register 21: PWM0 Dead-Band Rising-Edge Delay (PWM0DBRISE), offset 0x06C ............................. 434
Register 22: PWM0 Dead-Band Falling-Edge-Delay (PWM0DBFALL), offset 0x070 ............................. 435

November 29, 2007               17

                   Preliminary
About This Document

About This Document

    This data sheet provides reference information for the LM3S2110 microcontroller, describing the
    functional blocks of the system-on-chip (SoC) device designed around the ARM CortexTM-M3
    core.

Audience

                This manual is intended for system software developers, hardware designers, and application
                developers.

About This Manual

                This document is organized into sections that correspond to each major feature.

Related Documents

                The following documents are referenced by the data sheet, and available on the documentation CD
                or from the Luminary Micro web site at www.luminarymicro.com:

                 ARM CortexTM-M3 Technical Reference Manual

                 ARM CoreSight Technical Reference Manual

                 ARM v7-M Architecture Application Level Reference Manual

                The following related documents are also referenced:

                 IEEE Standard 1149.1-Test Access Port and Boundary-Scan Architecture

                This documentation list was current as of publication date. Please check the Luminary Micro web
                site for additional documentation, including application notes and white papers.

Documentation Conventions

                This document uses the conventions shown in Table 1 on page 18.

    Table 1. Documentation Conventions

    Notation         Meaning

    General Register Notation

    REGISTER         APB registers are indicated in uppercase bold. For example, PBORCTL is the Power-On and
                     Brown-Out Reset Control register. If a register name contains a lowercase n, it represents more
                     than one register. For example, SRCRn represents any (or all) of the three Software Reset Control
                     registers: SRCR0, SRCR1 , and SRCR2.

    bit              A single bit in a register.

    bit field        Two or more consecutive and related bits.

    offset 0xnnn     A hexadecimal increment to a register's address, relative to that module's base address as specified
                     in "Memory Map" on page 39.

    Register N       Registers are numbered consecutively throughout the document to aid in referencing them. The
                     register number has no meaning to software.

18                                                                               November 29, 2007

                               Preliminary
                                  LM3S2110 Microcontroller

Notation             Meaning
reserved             Register bits marked reserved are reserved for future use. In most cases, reserved bits are set to
                     0; however, user software should not rely on the value of a reserved bit. To provide software
yy:xx                compatibility with future products, the value of a reserved bit should be preserved across a
Register Bit/Field   read-modify-write operation.
Types                The range of register bits inclusive from xx to yy. For example, 31:15 means bits 15 through 31 in
RC                   that register.
RO                   This value in the register bit diagram indicates whether software running on the controller can
R/W                  change the value of the bit field.
R/W1C                Software can read this field. The bit or field is cleared by hardware after reading the bit/field.
                     Software can read this field. Always write the chip reset value.
W1C                  Software can read or write this field.
                     Software can read or write this field. A write of a 0 to a W1C bit does not affect the bit value in the
WO                   register. A write of a 1 clears the value of the bit in the register; the remaining bits remain unchanged.
Register Bit/Field
Reset Value          This register type is primarily used for clearing interrupt status bits where the read operation
0                    provides the interrupt status and the write of the read value clears only the interrupts being reported
1                    at the time the register was read.
-                    Software can write this field. A write of a 0 to a W1C bit does not affect the bit value in the register.
Pin/Signal Notation  A write of a 1 clears the value of the bit in the register; the remaining bits remain unchanged. A
[]                   read of the register returns no meaningful data.
pin
signal               This register is typically used to clear the corresponding bit in an interrupt register.
assert a signal      Only a write by software is valid; a read of the register returns no meaningful data.
                     This value in the register bit diagram shows the bit/field value after any reset, unless noted.
deassert a signal
SIGNAL               Bit cleared to 0 on chip reset.
                     Bit set to 1 on chip reset.
SIGNAL               Nondeterministic.
Numbers
X                    Pin alternate function; a pin defaults to the signal without the brackets.
                     Refers to the physical connection on the package.
0x                   Refers to the electrical signal encoding of a pin.
                     Change the value of the signal from the logically False state to the logically True state. For active
                     High signals, the asserted signal value is 1 (High); for active Low signals, the asserted signal value
                     is 0 (Low). The active polarity (High or Low) is defined by the signal name (see SIGNAL and SIGNAL
                     below).
                     Change the value of the signal from the logically True state to the logically False state.
                     Signal names are in uppercase and in the Courier font. An overbar on a signal name indicates that
                     it is active Low. To assert SIGNAL is to drive it Low; to deassert SIGNAL is to drive it High.
                     Signal names are in uppercase and in the Courier font. An active High signal has no overbar. To
                     assert SIGNAL is to drive it High; to deassert SIGNAL is to drive it Low.

                     An uppercase X indicates any of several values is allowed, where X can be any legal pattern. For
                     example, a binary value of 0X00 can be either 0100 or 0000, a hex value of 0xX is 0x0 or 0x1, and
                     so on.
                     Hexadecimal numbers have a prefix of 0x. For example, 0x00FF is the hexadecimal number FF.

                     All other numbers within register tables are assumed to be binary. Within conceptual information,
                     binary numbers are indicated with a b suffix, for example, 1011b, and decimal numbers are written
                     without a prefix or suffix.

November 29, 2007                 19

                     Preliminary
Architectural Overview

1 Architectural Overview

                The Luminary Micro Stellaris family of microcontrollers--the first ARM CortexTM-M3 based
                controllers--brings high-performance 32-bit computing to cost-sensitive embedded microcontroller
                applications. These pioneering parts deliver customers 32-bit performance at a cost equivalent to
                legacy 8- and 16-bit devices, all in a package with a small footprint.
                The Stellaris family offers efficient performance and extensive integration, favorably positioning
                the device into cost-conscious applications requiring significant control-processing and connectivity
                capabilities. The Stellaris LM3S1000 series extends the Stellaris family with larger on-chip
                memories, enhanced power management, and expanded I/O and control capabilities. The Stellaris
                LM3S2000 series, designed for Controller Area Network (CAN) applications, extends the Stellaris
                family with Bosch CAN networking technology, the golden standard in short-haul industrial networks.
                The Stellaris LM3S2000 series also marks the first integration of CAN capabilities with the
                revolutionary Cortex-M3 core. The Stellaris LM3S6000 series combines both a 10/100 Ethernet
                Media Access Control (MAC) and Physical (PHY) layer, marking the first time that integrated
                connectivity is available with an ARM Cortex-M3 MCU and the only integrated 10/100 Ethernet MAC
                and PHY available in an ARM architecture MCU. The Stellaris LM3S8000 series combines Bosch
                Controller Area Network technology with both a 10/100 Ethernet Media Access Control (MAC) and
                Physical (PHY) layer.

                The LM3S2110 microcontroller is targeted for industrial applications, including remote monitoring,
                electronic point-of-sale machines, test and measurement equipment, network appliances and
                switches, factory automation, HVAC and building control, gaming equipment, motion control, medical
                instrumentation, and fire and security.

                In addition, the LM3S2110 microcontroller offers the advantages of ARM's widely available
                development tools, System-on-Chip (SoC) infrastructure IP applications, and a large user community.
                Additionally, the microcontroller uses ARM's Thumb-compatible Thumb-2 instruction set to reduce
                memory requirements and, thereby, cost. Finally, the LM3S2110 microcontroller is code-compatible
                to all members of the extensive Stellaris family; providing flexibility to fit our customers' precise
                needs.

                Luminary Micro offers a complete solution to get to market quickly, with evaluation and development
                boards, white papers and application notes, an easy-to-use peripheral driver library, and a strong
                support, sales, and distributor network.

1.1 Product Features

                The LM3S2110 microcontroller includes the following product features:

                 32-Bit RISC Performance

                     32-bit ARM CortexTM-M3 v7M architecture optimized for small-footprint embedded
                         applications

                     System timer (SysTick), providing a simple, 24-bit clear-on-write, decrementing, wrap-on-zero
                         counter with a flexible control mechanism

                     Thumb-compatible Thumb-2-only instruction set processor core for high code density

                     25-MHz operation

                     Hardware-division and single-cycle-multiplication

20                                   November 29, 2007

                        Preliminary
                                LM3S2110 Microcontroller

    Integrated Nested Vectored Interrupt Controller (NVIC) providing deterministic interrupt
        handling

    26 interrupts with eight priority levels
    Memory protection unit (MPU), providing a privileged mode for protected operating system

        functionality
    Unaligned data access, enabling data to be efficiently packed into memory
    Atomic bit manipulation (bit-banding), delivering maximum memory utilization and streamlined

        peripheral control
Internal Memory

    64 KB single-cycle flash
         User-managed flash block protection on a 2-KB block basis
         User-managed flash data programming
         User-defined and managed flash-protection block

    16 KB single-cycle SRAM
General-Purpose Timers

    Three General-Purpose Timer Modules (GPTM), each of which provides two 16-bit timers.
        Each GPTM can be configured to operate independently:
         As a single 32-bit timer
         As one 32-bit Real-Time Clock (RTC) to event capture
         For Pulse Width Modulation (PWM)

    32-bit Timer modes
         Programmable one-shot timer
         Programmable periodic timer
         Real-Time Clock when using an external 32.768-KHz clock as the input
         User-enabled stalling in periodic and one-shot mode when the controller asserts the CPU
             Halt flag during debug

    16-bit Timer modes
         General-purpose timer function with an 8-bit prescaler
         Programmable one-shot timer
         Programmable periodic timer
         User-enabled stalling when the controller asserts CPU Halt flag during debug

November 29, 2007               21

                   Preliminary
Architectural Overview

                     16-bit Input Capture modes
                         Input edge count capture
                         Input edge time capture

                     16-bit PWM mode
                         Simple PWM mode with software-programmable output inversion of the PWM signal

                 ARM FiRM-compliant Watchdog Timer
                     32-bit down counter with a programmable load register
                     Separate watchdog clock with an enable
                     Programmable interrupt generation logic with interrupt masking
                     Lock register protection from runaway software
                     Reset generation logic with an enable/disable
                     User-enabled stalling when the controller asserts the CPU Halt flag during debug

                 Controller Area Network (CAN)
                     Supports CAN protocol version 2.0 part A/B
                     Bit rates up to 1Mb/s
                     32 message objects, each with its own identifier mask
                     Maskable interrupt
                     Disable automatic retransmission mode for TTCAN
                     Programmable loop-back mode for self-test operation

                 Synchronous Serial Interface (SSI)
                     Master or slave operation
                     Programmable clock bit rate and prescale
                     Separate transmit and receive FIFOs, 16 bits wide, 8 locations deep
                     Programmable interface operation for Freescale SPI, MICROWIRE, or Texas Instruments
                         synchronous serial interfaces
                     Programmable data frame size from 4 to 16 bits
                     Internal loopback test mode for diagnostic/debug testing

                 UART
                     Fully programmable 16C550-type UART with IrDA support

22               November 29, 2007

    Preliminary
                                LM3S2110 Microcontroller

    Separate 16x8 transmit (TX) and 16x12 receive (RX) FIFOs to reduce CPU interrupt service
        loading

    Programmable baud-rate generator with fractional divider
    Programmable FIFO length, including 1-byte deep operation providing conventional

        double-buffered interface
    FIFO trigger levels of 1/8, 1/4, 1/2, 3/4, and 7/8
    Standard asynchronous communication bits for start, stop, and parity
    False-start-bit detection
    Line-break generation and detection
Analog Comparators
    Three independent integrated analog comparators
    Configurable for output to: drive an output pin or generate an interrupt
    Compare external pin input to external pin input or to internal programmable voltage reference
I2C
    Master and slave receive and transmit operation with transmission speed up to 100 Kbps in

        Standard mode and 400 Kbps in Fast mode
    Interrupt generation
    Master with arbitration and clock synchronization, multimaster support, and 7-bit addressing

        mode
PWM

    One PWM generator blocks, each with one 16-bit counter, two comparators, a PWM generator,
        and a dead-band generator

    One 16-bit counter
         Runs in Down or Up/Down mode
         Output frequency controlled by a 16-bit load value
         Load value updates can be synchronized
         Produces output signals at zero and load value

    Two PWM comparators
         Comparator value updates can be synchronized
         Produces output signals on match

    PWM generator

November 29, 2007               23

                   Preliminary
Architectural Overview

             Output PWM signal is constructed based on actions taken as a result of the counter and
                 PWM comparator output signals

             Produces two independent PWM signals
         Dead-band generator

             Produces two PWM signals with programmable dead-band delays suitable for driving a
                 half-H bridge

             Can be bypassed, leaving input PWM signals unmodified
         Flexible output control block with PWM output enable of each PWM signal

             PWM output enable of each PWM signal
             Optional output inversion of each PWM signal (polarity control)
             Optional fault handling for each PWM signal
             Synchronization of timers in the PWM generator blocks
             Synchronization of timer/comparator updates across the PWM generator blocks
             Interrupt status summary of the PWM generator blocks
     GPIOs
         11-40 GPIOs, depending on configuration
         5-V-tolerant input/outputs
         Programmable interrupt generation as either edge-triggered or level-sensitive
         Bit masking in both read and write operations through address lines
         Programmable control for GPIO pad configuration:
             Weak pull-up or pull-down resistors
             2-mA, 4-mA, and 8-mA pad drive
             Slew rate control for the 8-mA drive
             Open drain enables
             Digital input enables
     Power
         On-chip Low Drop-Out (LDO) voltage regulator, with programmable output user-adjustable
            from 2.25 V to 2.75 V
         Low-power options on controller: Sleep and Deep-sleep modes
         Low-power options for peripherals: software controls shutdown of individual peripherals

24                                   November 29, 2007

                        Preliminary
                                LM3S2110 Microcontroller

                     User-enabled LDO unregulated voltage detection and automatic reset
                     3.3-V supply brown-out detection and reporting via interrupt or reset
                 Flexible Reset Sources
                     Power-on reset (POR)
                     Reset pin assertion
                     Brown-out (BOR) detector alerts to system power drops
                     Software reset
                     Watchdog timer reset
                     Internal low drop-out (LDO) regulator output goes unregulated
                 Additional Features
                     Six reset sources
                     Programmable clock source control
                     Clock gating to individual peripherals for power savings
                     IEEE 1149.1-1990 compliant Test Access Port (TAP) controller
                     Debug access via JTAG and Serial Wire interfaces
                     Full JTAG boundary scan
                 Industrial-range 100-pin RoHS-compliant LQFP package

1.2 Target Applications

                 Remote monitoring
                 Electronic point-of-sale (POS) machines
                 Test and measurement equipment
                 Network appliances and switches
                 Factory automation
                 HVAC and building control
                 Gaming equipment
                 Motion control
                 Medical instrumentation
                 Fire and security
                 Power and energy

November 29, 2007                                                                            25

                   Preliminary
Architectural Overview

                 Transportation

1.3 High-Level Block Diagram

                Figure 1-1 on page 26 represents the full set of features in the Stellaris 2000 series of devices;
                not all features may be available on the LM3S2110 microcontroller.
                Figure 1-1. Stellaris 2000 Series High-Level Block Diagram

26               November 29, 2007

    Preliminary
                                LM3S2110 Microcontroller

1.4      Functional Overview

1.4.1    The following sections provide an overview of the features of the LM3S2110 microcontroller. The
1.4.1.1  page number in parenthesis indicates where that feature is discussed in detail. Ordering and support
1.4.1.2  information can be found in "Ordering and Contact Information" on page 484.

1.4.1.3  ARM CortexTM-M3

1.4.2    Processor Core (see page 33)

         All members of the Stellaris product family, including the LM3S2110 microcontroller, are designed
         around an ARM CortexTM-M3 processor core. The ARM Cortex-M3 processor provides the core for
         a high-performance, low-cost platform that meets the needs of minimal memory implementation,
         reduced pin count, and low-power consumption, while delivering outstanding computational
         performance and exceptional system response to interrupts.

         "ARM Cortex-M3 Processor Core" on page 33 provides an overview of the ARM core; the core is
         detailed in the ARM CortexTM-M3 Technical Reference Manual.

         System Timer (SysTick)

         Cortex-M3 includes an integrated system timer, SysTick. SysTick provides a simple, 24-bit
         clear-on-write, decrementing, wrap-on-zero counter with a flexible control mechanism. The counter
         can be used in several different ways, for example:

          An RTOS tick timer which fires at a programmable rate (for example, 100 Hz) and invokes a
             SysTick routine.

          A high-speed alarm timer using the system clock.

          A variable rate alarm or signal timer--the duration is range-dependent on the reference clock
             used and the dynamic range of the counter.

          A simple counter. Software can use this to measure time to completion and time used.

          An internal clock source control based on missing/meeting durations. The COUNTFLAG bit-field
             in the control and status register can be used to determine if an action completed within a set
             duration, as part of a dynamic clock management control loop.

         Nested Vectored Interrupt Controller (NVIC)

         The LM3S2110 controller includes the ARM Nested Vectored Interrupt Controller (NVIC) on the
         ARM Cortex-M3 core. The NVIC and Cortex-M3 prioritize and handle all exceptions. All exceptions
         are handled in Handler Mode. The processor state is automatically stored to the stack on an
         exception, and automatically restored from the stack at the end of the Interrupt Service Routine
         (ISR). The vector is fetched in parallel to the state saving, which enables efficient interrupt entry.
         The processor supports tail-chaining, which enables back-to-back interrupts to be performed without
         the overhead of state saving and restoration. Software can set eight priority levels on 7 exceptions
         (system handlers) and 26 interrupts.

         "Interrupts" on page 41 provides an overview of the NVIC controller and the interrupt map. Exceptions
         and interrupts are detailed in the ARM CortexTM-M3 Technical Reference Manual.

         Motor Control Peripherals

         To enhance motor control, the LM3S2110 controller features Pulse Width Modulation (PWM) outputs.

November 29, 2007               27

                   Preliminary
Architectural Overview

1.4.2.1  PWM

1.4.3    Pulse width modulation (PWM) is a powerful technique for digitally encoding analog signal levels.
1.4.3.1  High-resolution counters are used to generate a square wave, and the duty cycle of the square
1.4.4    wave is modulated to encode an analog signal. Typical applications include switching power supplies
         and motor control.
         On the LM3S2110, PWM motion control functionality can be achieved through:

          Dedicated, flexible motion control hardware using the PWM pins

          The motion control features of the general-purpose timers using the CCP pins

         PWM Pins (see page 401)
         The LM3S2110 PWM module consists of one PWM generator blocks and a control block. Each
         PWM generator block contains one timer (16-bit down or up/down counter), two comparators, a
         PWM signal generator, a dead-band generator, and an interrupt. The control block determines the
         polarity of the PWM signals, and which signals are passed through to the pins.
         Each PWM generator block produces two PWM signals that can either be independent signals or
         a single pair of complementary signals with dead-band delays inserted. The output of the PWM
         generation blocks are managed by the output control block before being passed to the device pins.

         CCP Pins (see page 181)
         The General-Purpose Timer Module's CCP (Capture Compare PWM) pins are software programmable
         to support a simple PWM mode with a software-programmable output inversion of the PWM signal.

         Analog Peripherals

         For support of analog signals, the LM3S2110 microcontroller offers three analog comparators.

         Analog Comparators (see page 388)

         An analog comparator is a peripheral that compares two analog voltages, and provides a logical
         output that signals the comparison result.
         The LM3S2110 microcontroller provides three independent integrated analog comparators that can
         be configured to drive an output or generate an interrupt .
         A comparator can compare a test voltage against any one of these voltages:

          An individual external reference voltage

          A shared single external reference voltage

          A shared internal reference voltage

         The comparator can provide its output to a device pin, acting as a replacement for an analog
         comparator on the board, or it can be used to signal the application via interrupts to cause it to start
         capturing a sample sequence.

         Serial Communications Peripherals

         The LM3S2110 controller supports both asynchronous and synchronous serial communications
         with:

          One fully programmable 16C550-type UART

28                                   November 29, 2007

                        Preliminary
                                LM3S2110 Microcontroller

1.4.4.1   One SSI module
1.4.4.2
1.4.4.3   One I2C module

          One CAN unit

         UART (see page 234)

         A Universal Asynchronous Receiver/Transmitter (UART) is an integrated circuit used for RS-232C
         serial communications, containing a transmitter (parallel-to-serial converter) and a receiver
         (serial-to-parallel converter), each clocked separately.

         The LM3S2110 controller includes one fully programmable 16C550-type UARTthat supports data
         transfer speeds up to 460.8 Kbps. (Although similar in functionality to a 16C550 UART, it is not
         register-compatible.) In addition, each UART is capable of supporting IrDA.

         Separate 16x8 transmit (TX) and 16x12 receive (RX) FIFOs reduce CPU interrupt service loading.
         The UART can generate individually masked interrupts from the RX, TX, modem status, and error
         conditions. The module provides a single combined interrupt when any of the interrupts are asserted
         and are unmasked.

         SSI (see page 275)

         Synchronous Serial Interface (SSI) is a four-wire bi-directional communications interface.

         The LM3S2110 controller includes one SSI module that provides the functionality for synchronous
         serial communications with peripheral devices, and can be configured to use the Freescale SPI,
         MICROWIRE, or TI synchronous serial interface frame formats. The size of the data frame is also
         configurable, and can be set between 4 and 16 bits, inclusive.

         The SSI module performs serial-to-parallel conversion on data received from a peripheral device,
         and parallel-to-serial conversion on data transmitted to a peripheral device. The TX and RX paths
         are buffered with internal FIFOs, allowing up to eight 16-bit values to be stored independently.

         The SSI module can be configured as either a master or slave device. As a slave device, the SSI
         module can also be configured to disable its output, which allows a master device to be coupled
         with multiple slave devices.

         The SSI module also includes a programmable bit rate clock divider and prescaler to generate the
         output serial clock derived from the SSI module's input clock. Bit rates are generated based on the
         input clock and the maximum bit rate is determined by the connected peripheral.

         I2C (see page 312)

         The Inter-Integrated Circuit (I2C) bus provides bi-directional data transfer through a two-wire design
         (a serial data line SDA and a serial clock line SCL).

         The I2C bus interfaces to external I2C devices such as serial memory (RAMs and ROMs), networking
         devices, LCDs, tone generators, and so on. The I2C bus may also be used for system testing and
         diagnostic purposes in product development and manufacture.

         The LM3S2110 controller includes one I2C module that provides the ability to communicate to other
         IC devices over an I2C bus. The I2C bus supports devices that can both transmit and receive (write
         and read) data.

         Devices on the I2C bus can be designated as either a master or a slave. The I2C module supports
         both sending and receiving data as either a master or a slave, and also supports the simultaneous
         operation as both a master and a slave. The four I2C modes are: Master Transmit, Master Receive,
         Slave Transmit, and Slave Receive.

November 29, 2007               29

                   Preliminary
Architectural Overview

1.4.4.4  A Stellaris I2C module can operate at two speeds: Standard (100 Kbps) and Fast (400 Kbps).

1.4.5    Both the I2C master and slave can generate interrupts. The I2C master generates interrupts when
1.4.5.1  a transmit or receive operation completes (or aborts due to an error). The I2C slave generates
         interrupts when data has been sent or requested by a master.
1.4.5.2
1.4.5.3  Controller Area Network (see page 347)

         Controller Area Network (CAN) is a multicast shared serial-bus standard for connecting electronic
         control units (ECUs). CAN was specifically designed to be robust in electromagnetically noisy
         environments and can utilize a differential balanced line like RS-485 or a more robust twisted-pair
         wire. Originally created for automotive purposes, now it is used in many embedded control
         applications (for example, industrial or medical). Bit rates up to 1Mb/s are possible at network lengths
         below 40 meters. Decreased bit rates allow longer network distances (for example, 125 Kb/s at
         500m).

         A transmitter sends a message to all CAN nodes (broadcasting). Each node decides on the basis
         of the identifier received whether it should process the message. The identifier also determines the
         priority that the message enjoys in competition for bus access. Each CAN message can transmit
         from 0 to 8 bytes of user information. The LM3S2110 includes one CAN units.

         System Peripherals

         Programmable GPIOs (see page 134)

         General-purpose input/output (GPIO) pins offer flexibility for a variety of connections.
         The Stellaris GPIO module is composed of eight physical GPIO blocks, each corresponding to an
         individual GPIO port. The GPIO module is FiRM-compliant (compliant to the ARM Foundation IP
         for Real-Time Microcontrollers specification) and supports 11-40 programmable input/output pins.
         The number of GPIOs available depends on the peripherals being used (see "Signal Tables" on page
         437 for the signals available to each GPIO pin).

         The GPIO module features programmable interrupt generation as either edge-triggered or
         level-sensitive on all pins, programmable control for GPIO pad configuration, and bit masking in
         both read and write operations through address lines.

         Three Programmable Timers (see page 175)

         Programmable timers can be used to count or time external events that drive the Timer input pins.
         The Stellaris General-Purpose Timer Module (GPTM) contains three GPTM blocks. Each GPTM
         block provides two 16-bit timers/counters that can be configured to operate independently as timers
         or event counters, or configured to operate as one 32-bit timer or one 32-bit Real-Time Clock (RTC).

         When configured in 32-bit mode, a timer can run as a Real-Time Clock (RTC), one-shot timer or
         periodic timer. When in 16-bit mode, a timer can run as a one-shot timer or periodic timer, and can
         extend its precision by using an 8-bit prescaler. A 16-bit timer can also be configured for event
         capture or Pulse Width Modulation (PWM) generation.

         Watchdog Timer (see page 211)

         A watchdog timer can generate nonmaskable interrupts (NMIs) or a reset when a time-out value is
         reached. The watchdog timer is used to regain control when a system has failed due to a software
         error or to the failure of an external device to respond in the expected way.
         The Stellaris Watchdog Timer module consists of a 32-bit down counter, a programmable load
         register, interrupt generation logic, and a locking register.

30                                   November 29, 2007

                        Preliminary
                                LM3S2110 Microcontroller

1.4.6    The Watchdog Timer can be configured to generate an interrupt to the controller on its first time-out,
1.4.6.1  and to generate a reset signal on its second time-out. Once the Watchdog Timer has been configured,
         the lock register can be written to prevent the timer configuration from being inadvertently altered.
1.4.6.2
         Memory Peripherals
1.4.7
1.4.7.1  The LM3S2110 controller offers both single-cycle SRAM and single-cycle Flash memory.

1.4.7.2  SRAM (see page 110)

         The LM3S2110 static random access memory (SRAM) controller supports 16 KB SRAM. The internal
         SRAM of the Stellaris devices is located at offset 0x0000.0000 of the device memory map. To
         reduce the number of time-consuming read-modify-write (RMW) operations, ARM has introduced
         bit-banding technology in the new Cortex-M3 processor. With a bit-band-enabled processor, certain
         regions in the memory map (SRAM and peripheral space) can use address aliases to access
         individual bits in a single, atomic operation.

         Flash (see page 111)

         The LM3S2110 Flash controller supports 64 KB of flash memory. The flash is organized as a set
         of 1-KB blocks that can be individually erased. Erasing a block causes the entire contents of the
         block to be reset to all 1s. These blocks are paired into a set of 2-KB blocks that can be individually
         protected. The blocks can be marked as read-only or execute-only, providing different levels of code
         protection. Read-only blocks cannot be erased or programmed, protecting the contents of those
         blocks from being modified. Execute-only blocks cannot be erased or programmed, and can only
         be read by the controller instruction fetch mechanism, protecting the contents of those blocks from
         being read by either the controller or by a debugger.

         Additional Features

         Memory Map (see page 39)

         A memory map lists the location of instructions and data in memory. The memory map for the
         LM3S2110 controller can be found in "Memory Map" on page 39. Register addresses are given as
         a hexadecimal increment, relative to the module's base address as shown in the memory map.

         The ARM CortexTM-M3 Technical Reference Manual provides further information on the memory
         map.

         JTAG TAP Controller (see page 43)

         The Joint Test Action Group (JTAG) port provides a standardized serial interface for controlling the
         Test Access Port (TAP) and associated test logic. The TAP, JTAG instruction register, and JTAG
         data registers can be used to test the interconnects of assembled printed circuit boards, obtain
         manufacturing information on the components, and observe and/or control the inputs and outputs
         of the controller during normal operation. The JTAG port provides a high degree of testability and
         chip-level access at a low cost.

         The JTAG port is comprised of the standard five pins: TRST, TCK, TMS, TDI, and TDO. Data is
         transmitted serially into the controller on TDI and out of the controller on TDO. The interpretation of
         this data is dependent on the current state of the TAP controller. For detailed information on the
         operation of the JTAG port and TAP controller, please refer to the IEEE Standard 1149.1-Test
         Access Port and Boundary-Scan Architecture.

         The Luminary Micro JTAG controller works with the ARM JTAG controller built into the Cortex-M3
         core. This is implemented by multiplexing the TDO outputs from both JTAG controllers. ARM JTAG
         instructions select the ARM TDO output while Luminary Micro JTAG instructions select the Luminary

November 29, 2007               31

                   Preliminary
Architectural Overview

1.4.7.3  Micro TDO outputs. The multiplexer is controlled by the Luminary Micro JTAG controller, which has
1.4.8    comprehensive programming for the ARM, Luminary Micro, and unimplemented JTAG instructions.

         System Control and Clocks (see page 54)

         System control determines the overall operation of the device. It provides information about the
         device, controls the clocking of the device and individual peripherals, and handles reset detection
         and reporting.

         Hardware Details

         Details on the pins and package can be found in the following sections:

          "Pin Diagram" on page 436

          "Signal Tables" on page 437

          "Operating Characteristics" on page 449

          "Electrical Characteristics" on page 450

          "Package Information" on page 461

32                                   November 29, 2007

                        Preliminary
                                                                                                                              LM3S2110 Microcontroller

2 ARM Cortex-M3 Processor Core

                The ARM Cortex-M3 processor provides the core for a high-performance, low-cost platform that
                meets the needs of minimal memory implementation, reduced pin count, and low power consumption,
                while delivering outstanding computational performance and exceptional system response to
                interrupts. Features include:

                 Compact core.

                 Thumb-2 instruction set, delivering the high-performance expected of an ARM core in the memory
                    size usually associated with 8- and 16-bit devices; typically in the range of a few kilobytes of
                    memory for microcontroller class applications.

                 Rapid application execution through Harvard architecture characterized by separate buses for
                    instruction and data.

                 Exceptional interrupt handling, by implementing the register manipulations required for handling
                    an interrupt in hardware.

                 Memory protection unit (MPU) to provide a privileged mode of operation for complex applications.

                 Migration from the ARM7TM processor family for better performance and power efficiency.

                 Full-featured debug solution with a:

                     Serial Wire JTAG Debug Port (SWJ-DP)

                     Flash Patch and Breakpoint (FPB) unit for implementing breakpoints

                     Data Watchpoint and Trigger (DWT) unit for implementing watchpoints, trigger resources,
                         and system profiling

                     Instrumentation Trace Macrocell (ITM) for support of printf style debugging

                     Trace Port Interface Unit (TPIU) for bridging to a Trace Port Analyzer
                The Stellaris family of microcontrollers builds on this core to bring high-performance 32-bit computing
                to cost-sensitive embedded microcontroller applications, such as factory automation and control,
                industrial control power devices, building and home automation, and stepper motors.
                For more information on the ARM Cortex-M3 processor core, see the ARM CortexTM-M3 Technical
                Reference Manual. For information on SWJ-DP, see the ARM CoreSight Technical Reference
                Manual.

November 29, 2007               33

                   Preliminary
ARM Cortex-M3 Processor Core

2.1 Block Diagram

                Figure 2-1. CPU Block Diagram

                          Nested     Interrupts        CM3 Core                ARM                           Serial
                         Vectored      Sleep                                Cortex-M3                         Wire
                         Interrupt    Debug      Instructions Data                                           Output
                         Controller                     Memory                                               Trace
                                                      Protection                                  Trace Port
                                                          Unit                                     Port (SWO)
                                                                                                Interface
                                                                                                   Unit

                                                 Flash                  Data Instrumentation      Private
                                              Patch and             Watchpoint Trace Macrocell  Peripheral
                                              Breakpoint            and Trace
                                                                                                    Bus
                         Private Peripheral                                                     (external)
                                  Bus
                                                                                                  ROM
                               (internal)                                                         Table

                             Adv. High-                                     Adv. Peripheral
                              Perf. Bus                                            Bus
                            Access Port
                                                                     Bus                        I-code bus
                                                                    Matrix                      D-code bus
                                                                                                System bus
       Serial Wire JTAG
           Debug Port

2.2    Functional Description

2.2.1  Important: The ARM CortexTM-M3 Technical Reference Manual describes all the features of an
                       ARM Cortex-M3 in detail. However, these features differ based on the implementation.
                       This section describes the Stellaris implementation.

       Luminary Micro has implemented the ARM Cortex-M3 core as shown in Figure 2-1 on page 34. As
       noted in the ARM CortexTM-M3 Technical Reference Manual, several Cortex-M3 components are
       flexible in their implementation: SW/JTAG-DP, ETM, TPIU, the ROM table, the MPU, and the Nested
       Vectored Interrupt Controller (NVIC). Each of these is addressed in the sections that follow.

       Serial Wire and JTAG Debug

       Luminary Micro has replaced the ARM SW-DP and JTAG-DP with the ARM CoreSightTM-compliant
       Serial Wire JTAG Debug Port (SWJ-DP) interface. This means Chapter 12, "Debug Port," of the
       ARM CortexTM-M3 Technical Reference Manual does not apply to Stellaris devices.

       The SWJ-DP interface combines the SWD and JTAG debug ports into one module. See the
       CoreSightTM Design Kit Technical Reference Manual for details on SWJ-DP.

34                                                                                     November 29, 2007

                                               Preliminary
                                                               LM3S2110 Microcontroller

2.2.2  Embedded Trace Macrocell (ETM)
2.2.3
       ETM was not implemented in the Stellaris devices. This means Chapters 15 and 16 of the ARM
       CortexTM-M3 Technical Reference Manual can be ignored.

       Trace Port Interface Unit (TPIU)

       The TPIU acts as a bridge between the Cortex-M3 trace data from the ITM, and an off-chip Trace
       Port Analyzer. The Stellaris devices have implemented TPIU as shown in Figure 2-2 on page 35.
       This is similar to the non-ETM version described in the ARM CortexTM-M3 Technical Reference
       Manual, however, SWJ-DP only provides SWV output for the TPIU.

       Figure 2-2. TPIU Block Diagram

       Debug         ATB      Asynchronous FIFO  Trace Out     Serial Wire
        ATB        Interface                     (serializer)  Trace Port
       Slave
        Port                                                     (SWO)

       APB           APB
       Slave       Interface
        Port

2.2.4  ROM Table
2.2.5
2.2.6  The default ROM table was implemented as described in the ARM CortexTM-M3 Technical
       Reference Manual.

       Memory Protection Unit (MPU)

       The Memory Protection Unit (MPU) is included on the LM3S2110 controller and supports the standard
       ARMv7 Protected Memory System Architecture (PMSA) model. The MPU provides full support for
       protection regions, overlapping protection regions, access permissions, and exporting memory
       attributes to the system.

       Nested Vectored Interrupt Controller (NVIC)

       The Nested Vectored Interrupt Controller (NVIC):

        Facilitates low-latency exception and interrupt handling

        Controls power management

        Implements system control registers

November 29, 2007                                                           35

                              Preliminary
ARM Cortex-M3 Processor Core

2.2.6.1  The NVIC supports up to 240 dynamically reprioritizable interrupts each with up to 256 levels of
2.2.6.2  priority. The NVIC and the processor core interface are closely coupled, which enables low latency
         interrupt processing and efficient processing of late arriving interrupts. The NVIC maintains knowledge
         of the stacked (nested) interrupts to enable tail-chaining of interrupts.

         You can only fully access the NVIC from privileged mode, but you can pend interrupts in user-mode
         if you enable the Configuration Control Register (see the ARM CortexTM-M3 Technical Reference
         Manual). Any other user-mode access causes a bus fault.

         All NVIC registers are accessible using byte, halfword, and word unless otherwise stated.

         All NVIC registers and system debug registers are little endian regardless of the endianness state
         of the processor.

         Interrupts

         The ARM CortexTM-M3 Technical Reference Manual describes the maximum number of interrupts
         and interrupt priorities. The LM3S2110 microcontroller supports 26 interrupts with eight priority
         levels.

         System Timer (SysTick)

         Cortex-M3 includes an integrated system timer, SysTick. SysTick provides a simple, 24-bit
         clear-on-write, decrementing, wrap-on-zero counter with a flexible control mechanism. The counter
         can be used in several different ways, for example:

          An RTOS tick timer which fires at a programmable rate (for example, 100 Hz) and invokes a
             SysTick routine.

          A high-speed alarm timer using the system clock.

          A variable rate alarm or signal timer--the duration is range-dependent on the reference clock
             used and the dynamic range of the counter.

          A simple counter. Software can use this to measure time to completion and time used.

          An internal clock source control based on missing/meeting durations. The COUNTFLAG bit-field
             in the control and status register can be used to determine if an action completed within a set
             duration, as part of a dynamic clock management control loop.

         Functional Description

         The timer consists of three registers:

          A control and status counter to configure its clock, enable the counter, enable the SysTick
             interrupt, and determine counter status.

          The reload value for the counter, used to provide the counter's wrap value.

          The current value of the counter.

         A fourth register, the SysTick Calibration Value Register, is not implemented in the Stellaris devices.

         When enabled, the timer counts down from the reload value to zero, reloads (wraps) to the value
         in the SysTick Reload Value register on the next clock edge, then decrements on subsequent clocks.
         Writing a value of zero to the Reload Value register disables the counter on the next wrap. When
         the counter reaches zero, the COUNTFLAG status bit is set. The COUNTFLAG bit clears on reads.

36                                         November 29, 2007

                              Preliminary
                                                                                    LM3S2110 Microcontroller

Writing to the Current Value register clears the register and the COUNTFLAG status bit. The write
does not trigger the SysTick exception logic. On a read, the current value is the value of the register
at the time the register is accessed.

If the core is in debug state (halted), the counter will not decrement. The timer is clocked with respect
to a reference clock. The reference clock can be the core clock or an external clock source.

SysTick Control and Status Register

Use the SysTick Control and Status Register to enable the SysTick features. The reset is
0x0000.0000.

Bit/Field Name Type Reset Description

31:17              reserved RO 0 Software should not rely on the value of a reserved bit. To provide compatibility with
                                                      future products, the value of a reserved bit should be preserved across a
                                                      read-modify-write operation.

16 COUNTFLAG R/W 0 Returns 1 if timer counted to 0 since last time this was read. Clears on read by
                                                application. If read by the debugger using the DAP, this bit is cleared on read-only
                                                if the MasterType bit in the AHB-AP Control Register is set to 0. Otherwise, the
                                                COUNTFLAG bit is not changed by the debugger read.

15:3               reserved RO 0 Software should not rely on the value of a reserved bit. To provide compatibility with

                   future products, the value of a reserved bit should be preserved across a

                   read-modify-write operation.

2 CLKSOURCE R/W 0 0 = external reference clock. (Not implemented for Stellaris microcontrollers.)

                   1 = core clock.

                   If no reference clock is provided, it is held at 1 and so gives the same time as the
                   core clock. The core clock must be at least 2.5 times faster than the reference clock.
                   If it is not, the count values are unpredictable.

1                  TICKINT R/W 0 1 = counting down to 0 pends the SysTick handler.

                   0 = counting down to 0 does not pend the SysTick handler. Software can use the
                   COUNTFLAG to determine if ever counted to 0.

0                  ENABLE R/W 0 1 = counter operates in a multi-shot way. That is, counter loads with the Reload

                   value and then begins counting down. On reaching 0, it sets the COUNTFLAG to

                   1 and optionally pends the SysTick handler, based on TICKINT. It then loads the

                   Reload value again, and begins counting.

                   0 = counter disabled.

SysTick Reload Value Register

Use the SysTick Reload Value Register to specify the start value to load into the current value
register when the counter reaches 0. It can be any value between 1 and 0x00FF.FFFF. A start value
of 0 is possible, but has no effect because the SysTick interrupt and COUNTFLAG are activated
when counting from 1 to 0.

Therefore, as a multi-shot timer, repeated over and over, it fires every N+1 clock pulse, where N is
any value from 1 to 0x00FF.FFFF. So, if the tick interrupt is required every 100 clock pulses, 99
must be written into the RELOAD. If a new value is written on each tick interrupt, so treated as single
shot, then the actual count down must be written. For example, if a tick is next required after 400
clock pulses, 400 must be written into the RELOAD.

Bit/Field Name Type Reset Description

31:24 reserved RO  0 Software should not rely on the value of a reserved bit. To provide compatibility with
                         future products, the value of a reserved bit should be preserved across a read-modify-write
                         operation.

November 29, 2007                                                                                                 37

                   Preliminary
ARM Cortex-M3 Processor Core

    Bit/Field Name Type Reset Description
       23:0 RELOAD W1C - Value to load into the SysTick Current Value Register when the counter reaches 0.

    SysTick Current Value Register
    Use the SysTick Current Value Register to find the current value in the register.

    Bit/Field Name Type Reset Description

    31:24 reserved RO         0 Software should not rely on the value of a reserved bit. To provide compatibility with
                                    future products, the value of a reserved bit should be preserved across a
                                    read-modify-write operation.

    23:0 CURRENT W1C - Current value at the time the register is accessed. No read-modify-write protection is
                                                 provided, so change with care.

                              This register is write-clear. Writing to it with any value clears the register to 0. Clearing
                              this register also clears the COUNTFLAG bit of the SysTick Control and Status Register.

    SysTick Calibration Value Register
    The SysTick Calibration Value register is not implemented.

38                                                                                     November 29, 2007

                              Preliminary
                                                         LM3S2110 Microcontroller

3 Memory Map

       The memory map for the LM3S2110 controller is provided in Table 3-1 on page 39.

       In this manual, register addresses are given as a hexadecimal increment, relative to the module's
       base address as shown in the memory map. See also Chapter 4, "Memory Map" in the ARM
       CortexTM-M3 Technical Reference Manual.

       Important: In Table 3-1 on page 39, addresses not listed are reserved.

Table 3-1. Memory Mapa

Start                   End          Description                                          For details on
                                                                                          registers, see
Memory                  0x0000.FFFF  On-chip flash b                                      page ...
0x0000.0000             0x2000.3FFF  Bit-banded on-chip SRAMc
0x2000.0000             0x21FF.FFFF  Reserved non-bit-banded SRAM space                   114
0x2010.0000             0x23FF.FFFF  Bit-band alias of 0x2000.0000 through 0x200F.FFFF    114
0x2200.0000             0x3FFF.FFFF  Reserved non-bit-banded SRAM space                   -
0x2400.0000                                                                               110
FiRM Peripherals        0x4000.0FFF                                                       -
0x4000.0000             0x4000.4FFF
0x4000.4000             0x4000.5FFF  Watchdog timer                                       213
0x4000.5000             0x4000.6FFF
0x4000.6000             0x4000.7FFF  GPIO Port A                                          140
0x4000.7000             0x4000.8FFF
0x4000.8000             0x4000.CFFF  GPIO Port B                                          140
0x4000.C000
Peripherals             0x4002.07FF  GPIO Port C                                          140
0x4002.0000             0x4002.0FFF
0x4002.0800             0x4002.4FFF  GPIO Port D                                          140
0x4002.4000             0x4002.5FFF
0x4002.5000             0x4002.6FFF  SSI0                                                 286
0x4002.6000             0x4002.7FFF
0x4002.7000             0x4002.8FFF  UART0                                                241
0x4002.8000             0x4003.0FFF
0x4003.0000             0x4003.1FFF  I2C Master 0                                         325
0x4003.1000             0x4003.2FFF
0x4003.2000             0x4003.CFFF  I2C Slave 0                                          338
0x4003.C000             0x4004.0FFF
0x4004.0000             0x400F.DFFF  GPIO Port E                                          140
0x400F.D000             0x400F.EFFF
0x400F.E000             0x43FF.FFFF  GPIO Port F                                          140
0x4200.0000
Private Peripheral Bus               GPIO Port G                                          140

                                     GPIO Port H                                          140

                                     PWM                                                  407

                                     Timer0                                               186

                                     Timer1                                               186

                                     Timer2                                               186

                                     Analog Comparators                                   388

                                     CAN0 Controller                                      360

                                     Flash control                                        114

                                     System control                                       61

                                     Bit-banded alias of 0x4000.0000 through 0x400F.FFFF  -

November 29, 2007                                                                              39

                                     Preliminary
Memory Map

Start        End                                                 Description                                  For details on
                                                                                                              registers, see
0xE000.0000  0xE000.0FFF                                         Instrumentation Trace Macrocell (ITM)        page ...
                                                                                                              ARM
0xE000.1000  0xE000.1FFF                                         Data Watchpoint and Trace (DWT)              CortexTM-M3
                                                                                                              Technical
0xE000.2000  0xE000.2FFF                                         Flash Patch and Breakpoint (FPB)             Reference
                                                                                                              Manual
0xE000.3000  0xE000.DFFF                                         Reserved
                                                                                                              -
0xE000.E000  0xE000.EFFF                                         Nested Vectored Interrupt Controller (NVIC)  -
                                                                                                              -
0xE000.F000  0xE003.FFFF                                         Reserved

0xE004.0000  0xE004.0FFF                                         Trace Port Interface Unit (TPIU)

0xE004.1000  0xE004.1FFF                                         Reserved

0xE004.2000  0xE00F.FFFF                                         Reserved

0xE010.0000  0xFFFF.FFFF                                         Reserved for vendor peripherals

a. All reserved space returns a bus fault when read or written.
b. The unavailable flash will bus fault throughout this range.
c. The unavailable SRAM will bus fault throughout this range.

40                                                                                                            November 29, 2007

                                                                 Preliminary
                                                     LM3S2110 Microcontroller

4 Interrupts

The ARM Cortex-M3 processor and the Nested Vectored Interrupt Controller (NVIC) prioritize and
handle all exceptions. All exceptions are handled in Handler Mode. The processor state is
automatically stored to the stack on an exception, and automatically restored from the stack at the
end of the Interrupt Service Routine (ISR). The vector is fetched in parallel to the state saving, which
enables efficient interrupt entry. The processor supports tail-chaining, which enables back-to-back
interrupts to be performed without the overhead of state saving and restoration.

Table 4-1 on page 41 lists all the exceptions. Software can set eight priority levels on seven of these
exceptions (system handlers) as well as on 26 interrupts (listed in Table 4-2 on page 42).

Priorities on the system handlers are set with the NVIC System Handler Priority registers. Interrupts
are enabled through the NVIC Interrupt Set Enable register and prioritized with the NVIC Interrupt
Priority registers. You can also group priorities by splitting priority levels into pre-emption priorities
and subpriorities. All the interrupt registers are described in Chapter 8, "Nested Vectored Interrupt
Controller" in the ARM CortexTM-M3 Technical Reference Manual.

Internally, the highest user-settable priority (0) is treated as fourth priority, after a Reset, NMI, and
a Hard Fault. Note that 0 is the default priority for all the settable priorities.

If you assign the same priority level to two or more interrupts, their hardware priority (the lower the
position number) determines the order in which the processor activates them. For example, if both
GPIO Port A and GPIO Port B are priority level 1, then GPIO Port A has higher priority.

See Chapter 5, "Exceptions" and Chapter 8, "Nested Vectored Interrupt Controller" in the ARM
CortexTM-M3 Technical Reference Manual for more information on exceptions and interrupts.

Note: In Table 4-2 on page 42 interrupts not listed are reserved.

Table 4-1. Exception Types

Exception Type     Position Prioritya Description

-                  0        -         Stack top is loaded from first entry of vector table on reset.
Reset
                   1        -3 (highest) Invoked on power up and warm reset. On first instruction, drops to lowest
Non-Maskable
Interrupt (NMI)                       priority (and then is called the base level of activation). This is

                                      asynchronous.

                   2        -2        Cannot be stopped or preempted by any exception but reset. This is

                                      asynchronous.

Hard Fault         3           -1     An NMI is only producible by software, using the NVIC Interrupt Control
                            settable  State register.
Memory Management  4
                                      All classes of Fault, when the fault cannot activate due to priority or the
                                      configurable fault handler has been disabled. This is synchronous.

                                      MPU mismatch, including access violation and no match. This is
                                      synchronous.

                                      The priority of this exception can be changed.

Bus Fault          5        settable Pre-fetch fault, memory access fault, and other address/memory related

                                      faults. This is synchronous when precise and asynchronous when

                                      imprecise.

Usage Fault          6      settable  You can enable or disable this fault.
                                      Usage fault, such as undefined instruction executed or illegal state
-                  7-10         -     transition attempt. This is synchronous.
SVCall              11      settable  Reserved.
                                      System service call with SVC instruction. This is synchronous.

November 29, 2007                                                                                           41

                                Preliminary
Interrupts

            Exception Type      Position Prioritya Description

            Debug Monitor          12   settable Debug monitor (when not halting). This is synchronous, but only active

                                               when enabled. It does not activate if lower priority than the current

                                               activation.

            -                      13   -      Reserved.

            PendSV                 14   settable Pendable request for system service. This is asynchronous and only

                                               pended by software.

            SysTick                15   settable System tick timer has fired. This is asynchronous.

            Interrupts          16 and  settable Asserted from outside the ARM Cortex-M3 core and fed through the NVIC
                                above                 (prioritized). These are all asynchronous. Table 4-2 on page 42 lists the
                                                      interrupts on the LM3S2110 controller.

            a. 0 is the default priority for all the settable priorities.

            Table 4-2. Interrupts

               Interrupt (Bit in Interrupt Registers) Description

                            0           GPIO Port A

                            1           GPIO Port B

                            2           GPIO Port C

                            3           GPIO Port D

                            4           GPIO Port E

                            5           UART0

                            7           SSI0

                            8           I2C0

                            9           PWM Fault

                            10          PWM Generator 0

                            18          Watchdog timer

                            19          Timer0 A

                            20          Timer0 B

                            21          Timer1 A

                            22          Timer1 B

                            23          Timer2 A

                            24          Timer2 B

                            25          Analog Comparator 0

                            26          Analog Comparator 1

                            27          Analog Comparator 2

                            28          System Control

                            29          Flash Control

                            30          GPIO Port F

                            31          GPIO Port G

                            32          GPIO Port H

                            39          CAN0

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                                              Preliminary
                                                                                                                              LM3S2110 Microcontroller

5 JTAG Interface

                The Joint Test Action Group (JTAG) port is an IEEE standard that defines a Test Access Port and
                Boundary Scan Architecture for digital integrated circuits and provides a standardized serial interface
                for controlling the associated test logic. The TAP, Instruction Register (IR), and Data Registers (DR)
                can be used to test the interconnections of assembled printed circuit boards and obtain manufacturing
                information on the components. The JTAG Port also provides a means of accessing and controlling
                design-for-test features such as I/O pin observation and control, scan testing, and debugging.
                The JTAG port is comprised of the standard five pins: TRST, TCK, TMS, TDI, and TDO. Data is
                transmitted serially into the controller on TDI and out of the controller on TDO. The interpretation of
                this data is dependent on the current state of the TAP controller. For detailed information on the
                operation of the JTAG port and TAP controller, please refer to the IEEE Standard 1149.1-Test
                Access Port and Boundary-Scan Architecture.
                The Luminary Micro JTAG controller works with the ARM JTAG controller built into the Cortex-M3
                core. This is implemented by multiplexing the TDO outputs from both JTAG controllers. ARM JTAG
                instructions select the ARM TDO output while Luminary Micro JTAG instructions select the Luminary
                Micro TDO outputs. The multiplexer is controlled by the Luminary Micro JTAG controller, which has
                comprehensive programming for the ARM, Luminary Micro, and unimplemented JTAG instructions.
                The JTAG module has the following features:

                 IEEE 1149.1-1990 compatible Test Access Port (TAP) controller

                 Four-bit Instruction Register (IR) chain for storing JTAG instructions

                 IEEE standard instructions:

                     BYPASS instruction

                     IDCODE instruction

                     SAMPLE/PRELOAD instruction

                     EXTEST instruction

                     INTEST instruction

                 ARM additional instructions:

                     APACC instruction

                     DPACC instruction

                     ABORT instruction

                 Integrated ARM Serial Wire Debug (SWD)

                See the ARM CortexTM-M3 Technical Reference Manual for more information on the ARM JTAG
                controller.

November 29, 2007               43

                   Preliminary
JTAG Interface

5.1 Block Diagram

                Figure 5-1. JTAG Module Block Diagram

    TRST             TAP Controller
     TCK
     TMS

                TDI  Instruction Register (IR)

                     BYPASS Data Register                 TDO
                     Boundary Scan Data Register
                     IDCODE Data Register              Cortex-M3
                     ABORT Data Register               Debug
                     DPACC Data Register               Port
                     APACC Data Register

5.2 Functional Description

                A high-level conceptual drawing of the JTAG module is shown in Figure 5-1 on page 44. The JTAG
                module is composed of the Test Access Port (TAP) controller and serial shift chains with parallel
                update registers. The TAP controller is a simple state machine controlled by the TRST, TCK and
                TMS inputs. The current state of the TAP controller depends on the current value of TRST and the
                sequence of values captured on TMS at the rising edge of TCK. The TAP controller determines when
                the serial shift chains capture new data, shift data from TDI towards TDO, and update the parallel
                load registers. The current state of the TAP controller also determines whether the Instruction
                Register (IR) chain or one of the Data Register (DR) chains is being accessed.

                The serial shift chains with parallel load registers are comprised of a single Instruction Register (IR)
                chain and multiple Data Register (DR) chains. The current instruction loaded in the parallel load
                register determines which DR chain is captured, shifted, or updated during the sequencing of the
                TAP controller.

                Some instructions, like EXTEST and INTEST, operate on data currently in a DR chain and do not
                capture, shift, or update any of the chains. Instructions that are not implemented decode to the
                BYPASS instruction to ensure that the serial path between TDI and TDO is always connected (see
                Table 5-2 on page 50 for a list of implemented instructions).

                See "JTAG and Boundary Scan" on page 456 for JTAG timing diagrams.

44                                                     November 29, 2007

                     Preliminary
                                                                        LM3S2110 Microcontroller

5.2.1    JTAG Interface Pins

         The JTAG interface consists of five standard pins: TRST, TCK, TMS, TDI, and TDO. These pins and
         their associated reset state are given in Table 5-1 on page 45. Detailed information on each pin
         follows.

         Table 5-1. JTAG Port Pins Reset State

         Pin Name  Data Direction  Internal Pull-Up Internal Pull-Down  Drive Strength  Drive Value
            TRST         Input                                                 N/A           N/A
             TCK         Input     Enabled      Disabled                       N/A           N/A
             TMS         Input                                                 N/A           N/A
             TDI         Input     Enabled      Disabled                       N/A           N/A
             TDO        Output
                                   Enabled      Disabled                  2-mA driver      High-Z

                                   Enabled      Disabled

                                   Enabled      Disabled

5.2.1.1  Test Reset Input (TRST)
5.2.1.2
5.2.1.3  The TRST pin is an asynchronous active Low input signal for initializing and resetting the JTAG TAP
         controller and associated JTAG circuitry. When TRST is asserted, the TAP controller resets to the
         Test-Logic-Reset state and remains there while TRST is asserted. When the TAP controller enters
         the Test-Logic-Reset state, the JTAG Instruction Register (IR) resets to the default instruction,
         IDCODE.

         By default, the internal pull-up resistor on the TRST pin is enabled after reset. Changes to the pull-up
         resistor settings on GPIO Port B should ensure that the internal pull-up resistor remains enabled
         on PB7/TRST; otherwise JTAG communication could be lost.

         Test Clock Input (TCK)

         The TCK pin is the clock for the JTAG module. This clock is provided so the test logic can operate
         independently of any other system clocks. In addition, it ensures that multiple JTAG TAP controllers
         that are daisy-chained together can synchronously communicate serial test data between
         components. During normal operation, TCK is driven by a free-running clock with a nominal 50%
         duty cycle. When necessary, TCK can be stopped at 0 or 1 for extended periods of time. While TCK
         is stopped at 0 or 1, the state of the TAP controller does not change and data in the JTAG Instruction
         and Data Registers is not lost.

         By default, the internal pull-up resistor on the TCK pin is enabled after reset. This assures that no
         clocking occurs if the pin is not driven from an external source. The internal pull-up and pull-down
         resistors can be turned off to save internal power as long as the TCK pin is constantly being driven
         by an external source.

         Test Mode Select (TMS)

         The TMS pin selects the next state of the JTAG TAP controller. TMS is sampled on the rising edge
         of TCK. Depending on the current TAP state and the sampled value of TMS, the next state is entered.
         Because the TMS pin is sampled on the rising edge of TCK, the IEEE Standard 1149.1 expects the
         value on TMS to change on the falling edge of TCK.

         Holding TMS high for five consecutive TCK cycles drives the TAP controller state machine to the
         Test-Logic-Reset state. When the TAP controller enters the Test-Logic-Reset state, the JTAG
         Instruction Register (IR) resets to the default instruction, IDCODE. Therefore, this sequence can
         be used as a reset mechanism, similar to asserting TRST. The JTAG Test Access Port state machine
         can be seen in its entirety in Figure 5-2 on page 47.

November 29, 2007                                                                                    45

                                   Preliminary
JTAG Interface

5.2.1.4  By default, the internal pull-up resistor on the TMS pin is enabled after reset. Changes to the pull-up
5.2.1.5  resistor settings on GPIO Port C should ensure that the internal pull-up resistor remains enabled
5.2.2    on PC1/TMS; otherwise JTAG communication could be lost.

         Test Data Input (TDI)

         The TDI pin provides a stream of serial information to the IR chain and the DR chains. TDI is
         sampled on the rising edge of TCK and, depending on the current TAP state and the current
         instruction, presents this data to the proper shift register chain. Because the TDI pin is sampled on
         the rising edge of TCK, the IEEE Standard 1149.1 expects the value on TDI to change on the falling
         edge of TCK.

         By default, the internal pull-up resistor on the TDI pin is enabled after reset. Changes to the pull-up
         resistor settings on GPIO Port C should ensure that the internal pull-up resistor remains enabled
         on PC2/TDI; otherwise JTAG communication could be lost.

         Test Data Output (TDO)

         The TDO pin provides an output stream of serial information from the IR chain or the DR chains.
         The value of TDO depends on the current TAP state, the current instruction, and the data in the
         chain being accessed. In order to save power when the JTAG port is not being used, the TDO pin
         is placed in an inactive drive state when not actively shifting out data. Because TDO can be connected
         to the TDI of another controller in a daisy-chain configuration, the IEEE Standard 1149.1 expects
         the value on TDO to change on the falling edge of TCK.

         By default, the internal pull-up resistor on the TDO pin is enabled after reset. This assures that the
         pin remains at a constant logic level when the JTAG port is not being used. The internal pull-up and
         pull-down resistors can be turned off to save internal power if a High-Z output value is acceptable
         during certain TAP controller states.

         JTAG TAP Controller

         The JTAG TAP controller state machine is shown in Figure 5-2 on page 47. The TAP controller
         state machine is reset to the Test-Logic-Reset state on the assertion of a Power-On-Reset (POR)
         or the assertion of TRST. Asserting the correct sequence on the TMS pin allows the JTAG module
         to shift in new instructions, shift in data, or idle during extended testing sequences. For detailed
         information on the function of the TAP controller and the operations that occur in each state, please
         refer to IEEE Standard 1149.1.

46                           November 29, 2007

                Preliminary
                                                            LM3S2110 Microcontroller

       Figure 5-2. Test Access Port State Machine

          Test Logic Reset

       1           0

           Run Test Idle           Select DR Scan           Select IR Scan
                                1                        1                       1

       0                                      0                       0

                                        Capture DR                Capture IR
                                   1                        1

                                                 0                        0

                                   Shift DR                 Shift IR

                                                   1  0     1                 0

                                   Exit 1 DR                Exit 1 IR
                                                     1                       1

                                          0                       0

                                   Pause DR                 Pause IR

                                                   1  0     1                 0

                                          Exit 2 DR                Exit 2 IR
                                   0                        0

                                                 1                        1

                                   Update DR                Update IR
                                       10                       10

5.2.3  Shift Registers
5.2.4
       The Shift Registers consist of a serial shift register chain and a parallel load register. The serial shift
       register chain samples specific information during the TAP controller's CAPTURE states and allows
       this information to be shifted out of TDO during the TAP controller's SHIFT states. While the sampled
       data is being shifted out of the chain on TDO, new data is being shifted into the serial shift register
       on TDI. This new data is stored in the parallel load register during the TAP controller's UPDATE
       states. Each of the shift registers is discussed in detail in "Register Descriptions" on page 50.

       Operational Considerations

       There are certain operational considerations when using the JTAG module. Because the JTAG pins
       can be programmed to be GPIOs, board configuration and reset conditions on these pins must be
       considered. In addition, because the JTAG module has integrated ARM Serial Wire Debug, the
       method for switching between these two operational modes is described below.

November 29, 2007                                                                   47

                                   Preliminary
JTAG Interface

5.2.4.1  GPIO Functionality

         When the controller is reset with either a POR or RST, the JTAG/SWD port pins default to their
         JTAG/SWD configurations. The default configuration includes enabling digital functionality (setting
         GPIODEN to 1), enabling the pull-up resistors (setting GPIOPUR to 1), and enabling the alternate
         hardware function (setting GPIOAFSEL to 1) for the PB7 and PC[3:0] JTAG/SWD pins.

         It is possible for software to configure these pins as GPIOs after reset by writing 0s to PB7 and
         PC[3:0] in the GPIOAFSEL register. If the user does not require the JTAG/SWD port for debugging
         or board-level testing, this provides five more GPIOs for use in the design.

         Caution If the JTAG pins are used as GPIOs in a design, PB7 and PC2 cannot have external pull-down
         resistors connected to both of them at the same time. If both pins are pulled Low during reset, the
         controller has unpredictable behavior. If this happens, remove one or both of the pull-down resistors,
         and apply RST or power-cycle the part.

         In addition, it is possible to create a software sequence that prevents the debugger from connecting to
         the Stellaris microcontroller. If the program code loaded into flash immediately changes the JTAG
         pins to their GPIO functionality, the debugger may not have enough time to connect and halt the
         controller before the JTAG pin functionality switches. This may lock the debugger out of the part. This
         can be avoided with a software routine that restores JTAG functionality based on an external or software
         trigger.

         The commit control registers provide a layer of protection against accidental programming of critical
         hardware peripherals. Writes to protected bits of the GPIO Alternate Function Select (GPIOAFSEL)
         register (see page 150) are not committed to storage unless the GPIO Lock (GPIOLOCK) register
         (see page 160) has been unlocked and the appropriate bits of the GPIO Commit (GPIOCR) register
         (see page 161) have been set to 1.

         Recovering a "Locked" Device
         If software configures any of the JTAG/SWD pins as GPIO and loses the ability to communicate
         with the debugger, there is a debug sequence that can be used to recover the device. Performing
         a total of ten JTAG-to-SWD and SWD-to-JTAG switch sequences while holding the device in reset
         mass erases the flash memory. The sequence to recover the device is:

         1. Assert and hold the RST signal.

         2. Perform the JTAG-to-SWD switch sequence.

         3. Perform the SWD-to-JTAG switch sequence.

         4. Perform the JTAG-to-SWD switch sequence.

         5. Perform the SWD-to-JTAG switch sequence.

         6. Perform the JTAG-to-SWD switch sequence.

         7. Perform the SWD-to-JTAG switch sequence.

         8. Perform the JTAG-to-SWD switch sequence.

         9. Perform the SWD-to-JTAG switch sequence.

         10. Perform the JTAG-to-SWD switch sequence.

         11. Perform the SWD-to-JTAG switch sequence.

48                           November 29, 2007

                Preliminary
                                LM3S2110 Microcontroller

5.2.4.2  12. Release the RST signal.

         The JTAG-to-SWD and SWD-to-JTAG switch sequences are described in "ARM Serial Wire Debug
         (SWD)" on page 49. When performing switch sequences for the purpose of recovering the debug
         capabilities of the device, only steps 1 and 2 of the switch sequence need to be performed.

         ARM Serial Wire Debug (SWD)

         In order to seamlessly integrate the ARM Serial Wire Debug (SWD) functionality, a serial-wire
         debugger must be able to connect to the Cortex-M3 core without having to perform, or have any
         knowledge of, JTAG cycles. This is accomplished with a SWD preamble that is issued before the
         SWD session begins.

         The preamble used to enable the SWD interface of the SWJ-DP module starts with the TAP controller
         in the Test-Logic-Reset state. From here, the preamble sequences the TAP controller through the
         following states: Run Test Idle, Select DR, Select IR, Test Logic Reset, Test Logic Reset, Run Test
         Idle, Run Test Idle, Select DR, Select IR, Test Logic Reset, Test Logic Reset, Run Test Idle, Run
         Test Idle, Select DR, Select IR, and Test Logic Reset states.

         Stepping through this sequences of the TAP state machine enables the SWD interface and disables
         the JTAG interface. For more information on this operation and the SWD interface, see the ARM
         CortexTM-M3 Technical Reference Manual and the ARM CoreSight Technical Reference Manual.

         Because this sequence is a valid series of JTAG operations that could be issued, the ARM JTAG
         TAP controller is not fully compliant to the IEEE Standard 1149.1. This is the only instance where
         the ARM JTAG TAP controller does not meet full compliance with the specification. Due to the low
         probability of this sequence occurring during normal operation of the TAP controller, it should not
         affect normal performance of the JTAG interface.

         JTAG-to-SWD Switching

         To switch the operating mode of the Debug Access Port (DAP) from JTAG to SWD mode, the
         external debug hardware must send a switch sequence to the device. The 16-bit switch sequence
         for switching to SWD mode is defined as b1110011110011110, transmitted LSB first. This can also
         be represented as 16'hE79E when transmitted LSB first. The complete switch sequence should
         consist of the following transactions on the TCK/SWCLK and TMS/SWDIO signals:

         1. Send at least 50 TCK/SWCLK cycles with TMS/SWDIO set to 1. This ensures that both JTAG and
              SWD are in their reset/idle states.

         2. Send the 16-bit JTAG-to-SWD switch sequence, 16'hE79E.

         3. Send at least 50 TCK/SWCLK cycles with TMS/SWDIO set to 1. This ensures that if SWJ-DP was
              already in SWD mode, before sending the switch sequence, the SWD goes into the line reset
              state.

         SWD-to-JTAG Switching

         To switch the operating mode of the Debug Access Port (DAP) from SWD to JTAG mode, the
         external debug hardware must send a switch sequence to the device. The 16-bit switch sequence
         for switching to JTAG mode is defined as b1110011110011110, transmitted LSB first. This can also
         be represented as 16'hE73C when transmitted LSB first. The complete switch sequence should
         consist of the following transactions on the TCK/SWCLK and TMS/SWDIO signals:

         1. Send at least 50 TCK/SWCLK cycles with TMS/SWDIO set to 1. This ensures that both JTAG and
              SWD are in their reset/idle states.

November 29, 2007               49

                   Preliminary
JTAG Interface

         2. Send the 16-bit SWD-to-JTAG switch sequence, 16'hE73C.

         3. Send at least 5 TCK/SWCLK cycles with TMS/SWDIO set to 1. This ensures that if SWJ-DP was
              already in JTAG mode, before sending the switch sequence, the JTAG goes into the Test Logic
              Reset state.

5.3 Initialization and Configuration

                After a Power-On-Reset or an external reset (RST), the JTAG pins are automatically configured for
                JTAG communication. No user-defined initialization or configuration is needed. However, if the user
                application changes these pins to their GPIO function, they must be configured back to their JTAG
                functionality before JTAG communication can be restored. This is done by enabling the five JTAG
                pins (PB7 and PC[3:0]) for their alternate function using the GPIOAFSEL register.

5.4      Register Descriptions

5.4.1    There are no APB-accessible registers in the JTAG TAP Controller or Shift Register chains. The
         registers within the JTAG controller are all accessed serially through the TAP Controller. The registers
         can be broken down into two main categories: Instruction Registers and Data Registers.

         Instruction Register (IR)

         The JTAG TAP Instruction Register (IR) is a four-bit serial scan chain with a parallel load register
         connected between the JTAG TDI and TDO pins. When the TAP Controller is placed in the correct
         states, bits can be shifted into the Instruction Register. Once these bits have been shifted into the
         chain and updated, they are interpreted as the current instruction. The decode of the Instruction
         Register bits is shown in Table 5-2 on page 50. A detailed explanation of each instruction, along
         with its associated Data Register, follows.

         Table 5-2. JTAG Instruction Register Commands

         IR[3:0]      Instruction  Description

                0000  EXTEST       Drives the values preloaded into the Boundary Scan Chain by the SAMPLE/PRELOAD
                                   instruction onto the pads.

                0001  INTEST       Drives the values preloaded into the Boundary Scan Chain by the SAMPLE/PRELOAD
                                   instruction into the controller.

                0010 SAMPLE / PRELOAD Captures the current I/O values and shifts the sampled values out of the Boundary Scan
                                                           Chain while new preload data is shifted in.

                1000  ABORT        Shifts data into the ARM Debug Port Abort Register.

                1010  DPACC        Shifts data into and out of the ARM DP Access Register.

                1011  APACC        Shifts data into and out of the ARM AC Access Register.

                1110  IDCODE       Loads manufacturing information defined by the IEEE Standard 1149.1 into the IDCODE
                                   chain and shifts it out.

                1111  BYPASS       Connects TDI to TDO through a single Shift Register chain.

         All Others   Reserved     Defaults to the BYPASS instruction to ensure that TDI is always connected to TDO.

5.4.1.1  EXTEST Instruction

         The EXTEST instruction does not have an associated Data Register chain. The EXTEST instruction
         uses the data that has been preloaded into the Boundary Scan Data Register using the
         SAMPLE/PRELOAD instruction. When the EXTEST instruction is present in the Instruction Register,
         the preloaded data in the Boundary Scan Data Register associated with the outputs and output
         enables are used to drive the GPIO pads rather than the signals coming from the core. This allows

50                                                                                             November 29, 2007

                                   Preliminary
                                LM3S2110 Microcontroller

5.4.1.2  tests to be developed that drive known values out of the controller, which can be used to verify
5.4.1.3  connectivity.

5.4.1.4  INTEST Instruction
5.4.1.5
5.4.1.6  The INTEST instruction does not have an associated Data Register chain. The INTEST instruction
         uses the data that has been preloaded into the Boundary Scan Data Register using the
         SAMPLE/PRELOAD instruction. When the INTEST instruction is present in the Instruction Register,
         the preloaded data in the Boundary Scan Data Register associated with the inputs are used to drive
         the signals going into the core rather than the signals coming from the GPIO pads. This allows tests
         to be developed that drive known values into the controller, which can be used for testing. It is
         important to note that although the RST input pin is on the Boundary Scan Data Register chain, it
         is only observable.

         SAMPLE/PRELOAD Instruction

         The SAMPLE/PRELOAD instruction connects the Boundary Scan Data Register chain between
         TDI and TDO. This instruction samples the current state of the pad pins for observation and preloads
         new test data. Each GPIO pad has an associated input, output, and output enable signal. When the
         TAP controller enters the Capture DR state during this instruction, the input, output, and output-enable
         signals to each of the GPIO pads are captured. These samples are serially shifted out of TDO while
         the TAP controller is in the Shift DR state and can be used for observation or comparison in various
         tests.

         While these samples of the inputs, outputs, and output enables are being shifted out of the Boundary
         Scan Data Register, new data is being shifted into the Boundary Scan Data Register from TDI.
         Once the new data has been shifted into the Boundary Scan Data Register, the data is saved in the
         parallel load registers when the TAP controller enters the Update DR state. This update of the
         parallel load register preloads data into the Boundary Scan Data Register that is associated with
         each input, output, and output enable. This preloaded data can be used with the EXTEST and
         INTEST instructions to drive data into or out of the controller. Please see "Boundary Scan Data
         Register" on page 53 for more information.

         ABORT Instruction

         The ABORT instruction connects the associated ABORT Data Register chain between TDI and
         TDO. This instruction provides read and write access to the ABORT Register of the ARM Debug
         Access Port (DAP). Shifting the proper data into this Data Register clears various error bits or initiates
         a DAP abort of a previous request. Please see the "ABORT Data Register" on page 53 for more
         information.

         DPACC Instruction

         The DPACC instruction connects the associated DPACC Data Register chain between TDI and
         TDO. This instruction provides read and write access to the DPACC Register of the ARM Debug
         Access Port (DAP). Shifting the proper data into this register and reading the data output from this
         register allows read and write access to the ARM debug and status registers. Please see "DPACC
         Data Register" on page 53 for more information.

         APACC Instruction

         The APACC instruction connects the associated APACC Data Register chain between TDI and
         TDO. This instruction provides read and write access to the APACC Register of the ARM Debug
         Access Port (DAP). Shifting the proper data into this register and reading the data output from this
         register allows read and write access to internal components and buses through the Debug Port.
         Please see "APACC Data Register" on page 53 for more information.

November 29, 2007               51

                   Preliminary
JTAG Interface

5.4.1.7  IDCODE Instruction
5.4.1.8
         The IDCODE instruction connects the associated IDCODE Data Register chain between TDI and
         TDO. This instruction provides information on the manufacturer, part number, and version of the
         ARM core. This information can be used by testing equipment and debuggers to automatically
         configure their input and output data streams. IDCODE is the default instruction that is loaded into
         the JTAG Instruction Register when a power-on-reset (POR) is asserted, TRST is asserted, or the
         Test-Logic-Reset state is entered. Please see "IDCODE Data Register" on page 52 for more
         information.

         BYPASS Instruction

         The BYPASS instruction connects the associated BYPASS Data Register chain between TDI and
         TDO. This instruction is used to create a minimum length serial path between the TDI and TDO ports.
         The BYPASS Data Register is a single-bit shift register. This instruction improves test efficiency by
         allowing components that are not needed for a specific test to be bypassed in the JTAG scan chain
         by loading them with the BYPASS instruction. Please see "BYPASS Data Register" on page 52 for
         more information.

5.4.2    Data Registers
5.4.2.1
         The JTAG module contains six Data Registers. These include: IDCODE, BYPASS, Boundary Scan,
         APACC, DPACC, and ABORT serial Data Register chains. Each of these Data Registers is discussed
         in the following sections.

         IDCODE Data Register

         The format for the 32-bit IDCODE Data Register defined by the IEEE Standard 1149.1 is shown in
         Figure 5-3 on page 52. The standard requires that every JTAG-compliant device implement either
         the IDCODE instruction or the BYPASS instruction as the default instruction. The LSB of the IDCODE
         Data Register is defined to be a 1 to distinguish it from the BYPASS instruction, which has an LSB
         of 0. This allows auto configuration test tools to determine which instruction is the default instruction.

         The major uses of the JTAG port are for manufacturer testing of component assembly, and program
         development and debug. To facilitate the use of auto-configuration debug tools, the IDCODE
         instruction outputs a value of 0x3BA00477. This value indicates an ARM Cortex-M3, Version 1
         processor. This allows the debuggers to automatically configure themselves to work correctly with
         the Cortex-M3 during debug.

         Figure 5-3. IDCODE Register Format

5.4.2.2  BYPASS Data Register

         The format for the 1-bit BYPASS Data Register defined by the IEEE Standard 1149.1 is shown in
         Figure 5-4 on page 53. The standard requires that every JTAG-compliant device implement either
         the BYPASS instruction or the IDCODE instruction as the default instruction. The LSB of the BYPASS
         Data Register is defined to be a 0 to distinguish it from the IDCODE instruction, which has an LSB
         of 1. This allows auto configuration test tools to determine which instruction is the default instruction.

52                                           November 29, 2007

                Preliminary
                                                                                    LM3S2110 Microcontroller

         Figure 5-4. BYPASS Register Format

5.4.2.3  Boundary Scan Data Register

         The format of the Boundary Scan Data Register is shown in Figure 5-5 on page 53. Each GPIO
         pin, in a counter-clockwise direction from the JTAG port pins, is included in the Boundary Scan Data
         Register. Each GPIO pin has three associated digital signals that are included in the chain. These
         signals are input, output, and output enable, and are arranged in that order as can be seen in the
         figure. In addition to the GPIO pins, the controller reset pin, RST, is included in the chain. Because
         the reset pin is always an input, only the input signal is included in the Data Register chain.

         When the Boundary Scan Data Register is accessed with the SAMPLE/PRELOAD instruction, the
         input, output, and output enable from each digital pad are sampled and then shifted out of the chain
         to be verified. The sampling of these values occurs on the rising edge of TCK in the Capture DR
         state of the TAP controller. While the sampled data is being shifted out of the Boundary Scan chain
         in the Shift DR state of the TAP controller, new data can be preloaded into the chain for use with
         the EXTEST and INTEST instructions. These instructions either force data out of the controller, with
         the EXTEST instruction, or into the controller, with the INTEST instruction.

         Figure 5-5. Boundary Scan Register Format

         TDI       I  O         O  ... I            O       O    I  I  O         O  ... I            O       O TDO
                   N  U         E                N  U       E    N  N  U         E                N  U       E
                      T                             T                  T                             T

                      GPIO PB6                      GPIO m     RST     GPIO m+1                      GPIO n

5.4.2.4  For detailed information on the order of the input, output, and output enable bits for each of the
5.4.2.5  GPIO ports, please refer to the Stellaris Family Boundary Scan Description Language (BSDL) files,
5.4.2.6  downloadable from www.luminarymicro.com.

         APACC Data Register

         The format for the 35-bit APACC Data Register defined by ARM is described in the ARM
         CortexTM-M3 Technical Reference Manual.

         DPACC Data Register

         The format for the 35-bit DPACC Data Register defined by ARM is described in the ARM
         CortexTM-M3 Technical Reference Manual.

         ABORT Data Register

         The format for the 35-bit ABORT Data Register defined by ARM is described in the ARM
         CortexTM-M3 Technical Reference Manual.

November 29, 2007                                                                                                   53

                                                    Preliminary
System Control

6 System Control

6.1      System control determines the overall operation of the device. It provides information about the
         device, controls the clocking to the core and individual peripherals, and handles reset detection and
6.1.1    reporting.
6.1.2
6.1.2.1  Functional Description
6.1.2.2
         The System Control module provides the following capabilities:
6.1.2.3
          Device identification, see "Device Identification" on page 54

          Local control, such as reset (see "Reset Control" on page 54), power (see "Power
             Control" on page 57) and clock control (see "Clock Control" on page 57)

          System control (Run, Sleep, and Deep-Sleep modes), see "System Control" on page 59

         Device Identification

         Seven read-only registers provide software with information on the microcontroller, such as version,
         part number, SRAM size, flash size, and other features. See the DID0, DID1, and DC0-DC4 registers.

         Reset Control

         This section discusses aspects of hardware functions during reset as well as system software
         requirements following the reset sequence.

         CMOD0 and CMOD1 Test-Mode Control Pins

         Two pins, CMOD0 and CMOD1, are defined for use by Luminary Micro for testing the devices during
         manufacture. They have no end-user function and should not be used. The CMOD pins should be
         connected to ground.

         Reset Sources

         The controller has five sources of reset:

         1. External reset input pin (RST) assertion, see "RST Pin Assertion" on page 54.

         2. Power-on reset (POR), see "Power-On Reset (POR)" on page 55.

         3. Internal brown-out (BOR) detector, see "Brown-Out Reset (BOR)" on page 55.

         4. Software-initiated reset (with the software reset registers), see "Software Reset" on page 56.

         5. A watchdog timer reset condition violation, see "Watchdog Timer Reset" on page 56.

         After a reset, the Reset Cause (RESC) register is set with the reset cause. The bits in this register
         are sticky and maintain their state across multiple reset sequences, except when an internal POR
         is the cause, and then all the other bits in the RESC register are cleared except for the POR indicator.

         RST Pin Assertion

         The external reset pin (RST) resets the controller. This resets the core and all the peripherals except
         the JTAG TAP controller (see "JTAG Interface" on page 43). The external reset sequence is as
         follows:

54                             November 29, 2007

                  Preliminary
                                                                            LM3S2110 Microcontroller

         1. The external reset pin (RST) is asserted and then de-asserted.

         2. The internal reset is released and the core loads from memory the initial stack pointer, the initial
              program counter, the first instruction designated by the program counter, and begins execution.
              A few clocks cycles from RST de-assertion to the start of the reset sequence is necessary for
              synchronization.

6.1.2.4  The external reset timing is shown in Figure 20-9 on page 459.

         Power-On Reset (POR)

         The Power-On Reset (POR) circuit monitors the power supply voltage (VDD). The POR circuit
         generates a reset signal to the internal logic when the power supply ramp reaches a threshold value
         (VTH). If the application only uses the POR circuit, the RST input needs to be connected to the power
         supply (VDD) through a pull-up resistor (1K to 10K ).

         The device must be operating within the specified operating parameters at the point when the on-chip
         power-on reset pulse is complete. The 3.3-V power supply to the device must reach 3.0 V within
         10 msec of it crossing 2.0 V to guarantee proper operation. For applications that require the use of
         an external reset to hold the device in reset longer than the internal POR, the RST input may be
         used with the circuit as shown in Figure 6-1 on page 55.

         Figure 6-1. External Circuitry to Extend Reset

         D1        R1            Stellaris
                           RST

                       R2
                   C1

6.1.2.5  The R1 and C1 components define the power-on delay. The R2 resistor mitigates any leakage from
         the RST input. The diode (D1) discharges C1 rapidly when the power supply is turned off.
         The Power-On Reset sequence is as follows:

         1. The controller waits for the later of external reset (RST) or internal POR to go inactive.

         2. The internal reset is released and the core loads from memory the initial stack pointer, the initial
              program counter, the first instruction designated by the program counter, and begins execution.

         The internal POR is only active on the initial power-up of the controller. The Power-On Reset timing
         is shown in Figure 20-10 on page 459.

         Note: The power-on reset also resets the JTAG controller. An external reset does not.

         Brown-Out Reset (BOR)

         A drop in the input voltage resulting in the assertion of the internal brown-out detector can be used
         to reset the controller. This is initially disabled and may be enabled by software.

         The system provides a brown-out detection circuit that triggers if the power supply (VDD) drops
         below a brown-out threshold voltage (VBTH). If a brown-out condition is detected, the system may
         generate a controller interrupt or a system reset.

November 29, 2007                                                           55

                                            Preliminary
System Control

6.1.2.6  Brown-out resets are controlled with the Power-On and Brown-Out Reset Control (PBORCTL)
6.1.2.7  register. The BORIOR bit in the PBORCTL register must be set for a brown-out condition to trigger
         a reset.

         The brown-out reset is equivelent to an assertion of the external RST input and the reset is held
         active until the proper VDD level is restored. The RESC register can be examined in the reset interrupt
         handler to determine if a Brown-Out condition was the cause of the reset, thus allowing software to
         determine what actions are required to recover.

         The internal Brown-Out Reset timing is shown in Figure 20-11 on page 459.

         Software Reset

         Software can reset a specific peripheral or generate a reset to the entire system .

         Peripherals can be individually reset by software via three registers that control reset signals to each
         peripheral (see the SRCRn registers). If the bit position corresponding to a peripheral is set and
         subsequently cleared, the peripheral is reset. The encoding of the reset registers is consistent with
         the encoding of the clock gating control for peripherals and on-chip functions (see "System
         Control" on page 59). Note that all reset signals for all clocks of the specified unit are asserted as
         a result of a software-initiated reset.

         The entire system can be reset by software by setting the SYSRESETREQ bit in the Cortex-M3
         Application Interrupt and Reset Control register resets the entire system including the core. The
         software-initiated system reset sequence is as follows:

         1. A software system reset is initiated by writing the SYSRESETREQ bit in the ARM Cortex-M3
              Application Interrupt and Reset Control register.

         2. An internal reset is asserted.

         3. The internal reset is deasserted and the controller loads from memory the initial stack pointer,
              the initial program counter, and the first instruction designated by the program counter, and
              then begins execution.

         The software-initiated system reset timing is shown in Figure 20-12 on page 460.

         Watchdog Timer Reset

         The watchdog timer module's function is to prevent system hangs. The watchdog timer can be
         configured to generate an interrupt to the controller on its first time-out, and to generate a reset
         signal on its second time-out.

         After the first time-out event, the 32-bit counter is reloaded with the value of the Watchdog Timer
         Load (WDTLOAD) register, and the timer resumes counting down from that value. If the timer counts
         down to its zero state again before the first time-out interrupt is cleared, and the reset signal has
         been enabled, the watchdog timer asserts its reset signal to the system. The watchdog timer reset
         sequence is as follows:

         1. The watchdog timer times out for the second time without being serviced.

         2. An internal reset is asserted.

         3. The internal reset is released and the controller loads from memory the initial stack pointer, the
              initial program counter, the first instruction designated by the program counter, and begins
              execution.

56                           November 29, 2007

                Preliminary
                                                                          LM3S2110 Microcontroller

         The watchdog reset timing is shown in Figure 20-13 on page 460.

6.1.3    Power Control

6.1.4    The Stellaris microcontroller provides an integrated LDO regulator that may be used to provide
6.1.4.1  power to the majority of the controller's internal logic. The LDO regulator provides software a
         mechanism to adjust the regulated value, in small increments (VSTEP), over the range of 2.25 V
         to 2.75 V (inclusive)--or 2.5 V 10%. The adjustment is made by changing the value of the VADJ
         field in the LDO Power Control (LDOPCTL) register.

         Note:     The use of the LDO is optional. The internal logic may be supplied by the on-chip LDO or
                   by an external regulator. If the LDO is used, the LDO output pin is connected to the VDD25
                   pins on the printed circuit board. The LDO requires decoupling capacitors on the printed
                   circuit board. If an external regulator is used, it is strongly recommended that the external
                   regulator supply the controller only and not be shared with other devices on the printed
                   circuit board.

         Clock Control

         System control determines the control of clocks in this part.

         Fundamental Clock Sources

         There are four clock sources for use in the device:

          Internal Oscillator (IOSC): The internal oscillator is an on-chip clock source. It does not require
             the use of any external components. The frequency of the internal oscillator is 12 MHz 30%.
             Applications that do not depend on accurate clock sources may use this clock source to reduce
             system cost. The internal oscillator is the clock source the device uses during and following POR.
             If the main oscillator is required, software must enable the main oscillator following reset and
             allow the main oscillator to stabilize before changing the clock reference.

          Main Oscillator: The main oscillator provides a frequency-accurate clock source by one of two
             means: an external single-ended clock source is connected to the OSC0 input pin, or an external
             crystal is connected across the OSC0 input and OSC1 output pins. The crystal value allowed
             depends on whether the main oscillator is used as the clock reference source to the PLL. If so,
             the crystal must be one of the supported frequencies between 3.579545 MHz through 8.192
             MHz (inclusive). If the PLL is not being used, the crystal may be any one of the supported
             frequencies between 1 MHz and 8.192 MHz. The single-ended clock source range is from DC
             through the specified speed of the device. The supported crystals are listed in the XTAL bit in
             the RCC register (see page 70).

          Internal 30-kHz Oscillator: The internal 30-kHz oscillator is similar to the internal oscillator,
             except that it provides an operational frequency of 30 kHz 30%. It is intended for use during
             Deep-Sleep power-saving modes. This power-savings mode benefits from reduced internal
             switching and also allows the main oscillator to be powered down.

         The internal system clock (sysclk), is derived from any of the four sources plus two others: the output
         of the internal PLL, and the internal oscillator divided by four (3 MHz 30%). The frequency of the
         PLL clock reference must be in the range of 3.579545 MHz to 8.192 MHz (inclusive).

         The Run-Mode Clock Configuration (RCC) and Run-Mode Clock Configuration 2 (RCC2)
         registers provide control for the system clock. The RCC2 register is provided to extend fields that
         offer additional encodings over the RCC register. When used, the RCC2 register field values are

November 29, 2007                                                         57

                   Preliminary
System Control

6.1.4.2  used by the logic over the corresponding field in the RCC register. In particular, RCC2 provides for
6.1.4.3  a larger assortment of clock configuration options.

6.1.4.4  Crystal Configuration for the Main Oscillator (MOSC)
6.1.4.5
         The main oscillator supports the use of a select number of crystals. If the main oscillator is used by
         the PLL as a reference clock, the supported range of crystals is 3.579545 to 8.192 MHz, otherwise,
         the range of supported crystals is 1 to 8.192 MHz.

         The XTAL bit in the RCC register (see page 70) describes the available crystal choices and default
         programming values.

         Software configures the RCC register XTAL field with the crystal number. If the PLL is used in the
         design, the XTAL field value is internally translated to the PLL settings.

         PLL Frequency Configuration

         The PLL is disabled by default during power-on reset and is enabled later by software if required.
         Software configures the PLL input reference clock source, specifies the output divisor to set the
         system clock frequency, and enables the PLL to drive the output.

         If the main oscillator provides the clock reference to the PLL, the translation provided by hardware
         and used to program the PLL is available for software in the XTAL to PLL Translation (PLLCFG)
         register (see page 74). The internal translation provides a translation within 1% of the targeted
         PLL VCO frequency.

         The Crystal Value field (XTAL) on page 70 describes the available crystal choices and default
         programming of the PLLCFG register. The crystal number is written into the XTAL field of the
         Run-Mode Clock Configuration (RCC) register. Any time the XTAL field changes, the new settings
         are translated and the internal PLL settings are updated.

         PLL Modes

         The PLL has two modes of operation: Normal and Power-Down

          Normal: The PLL multiplies the input clock reference and drives the output.

          Power-Down: Most of the PLL internal circuitry is disabled and the PLL does not drive the output.

         The modes are programmed using the RCC/RCC2 register fields (see page 70 and page 75).

         PLL Operation

         If the PLL configuration is changed, the PLL output frequency is unstable until it reconverges (relocks)
         to the new setting. The time between the configuration change and relock is TREADY (see Table
         20-6 on page 453). During this time, the PLL is not usable as a clock reference.

         The PLL is changed by one of the following:

          Change to the XTAL value in the RCC register--writes of the same value do not cause a relock.

          Change in the PLL from Power-Down to Normal mode.

         A counter is defined to measure the TREADY requirement. The counter is clocked by the main
         oscillator. The range of the main oscillator has been taken into account and the down counter is set
         to 0x1200 (that is, ~600 s at an 8.192 MHz external oscillator clock). . Hardware is provided to
         keep the PLL from being used as a system clock until the TREADY condition is met after one of the

58                           November 29, 2007

                Preliminary
                                LM3S2110 Microcontroller

6.1.5  two changes above. It is the user's responsibility to have a stable clock source (like the main oscillator)
       before the RCC/RCC2 register is switched to use the PLL.
6.2
       System Control

       For power-savings purposes, the RCGCn , SCGCn , and DCGCn registers control the clock gating
       logic for each peripheral or block in the system while the controller is in Run, Sleep, and Deep-Sleep
       mode, respectively.

       In Run mode, the processor executes code. In Sleep mode, the clock frequency of the active
       peripherals is unchanged, but the processor is not clocked and therefore no longer executes code.
       In Deep-Sleep mode, the clock frequency of the active peripherals may change (depending on the
       Run mode clock configuration) in addition to the processor clock being stopped. An interrupt returns
       the device to Run mode from one of the sleep modes; the sleep modes are entered on request from
       the code. Each mode is described in more detail below.

       There are four levels of operation for the device defined as:

        Run Mode. Run mode provides normal operation of the processor and all of the peripherals that
           are currently enabled by the RCGCn registers. The system clock can be any of the available
           clock sources including the PLL.

        Sleep Mode. Sleep mode is entered by the Cortex-M3 core executing a WFI (Wait for
           Interrupt) instruction. Any properly configured interrupt event in the system will bring the
           processor back into Run mode. See the system control NVIC section of the ARM CortexTM-M3
           Technical Reference Manual for more details.

           In Sleep mode, the Cortex-M3 processor core and the memory subsystem are not clocked.
           Peripherals are clocked that are enabled in the SCGCn register when auto-clock gating is enabled
           (see the RCC register) or the RCGCn register when the auto-clock gating is disabled. The system
           clock has the same source and frequency as that during Run mode.

        Deep-Sleep Mode. Deep-Sleep mode is entered by first writing the Deep Sleep Enable bit in
           the ARM Cortex-M3 NVIC system control register and then executing a WFI instruction. Any
           properly configured interrupt event in the system will bring the processor back into Run mode.
           See the system control NVIC section of the ARM CortexTM-M3 Technical Reference Manual
           for more details.

           The Cortex-M3 processor core and the memory subsystem are not clocked. Peripherals are
           clocked that are enabled in the DCGCn register when auto-clock gating is enabled (see the RCC
           register) or the RCGCn register when auto-clock gating is disabled. The system clock source is
           the main oscillator by default or the internal oscillator specified in the DSLPCLKCFG register if
           one is enabled. When the DSLPCLKCFG register is used, the internal oscillator is powered up,
           if necessary, and the main oscillator is powered down. If the PLL is running at the time of the
           WFI instruction, hardware will power the PLL down and override the SYSDIV field of the active
           RCC/RCC2 register to be /16 or /64, respectively. When the Deep-Sleep exit event occurs,
           hardware brings the system clock back to the source and frequency it had at the onset of
           Deep-Sleep mode before enabling the clocks that had been stopped during the Deep-Sleep
           duration.

       Initialization and Configuration

       The PLL is configured using direct register writes to the RCC/RCC2 register. If the RCC2 register
       is being used, the USERCC2 bit must be set and the appropriate RCC2 bit/field is used. The steps
       required to successfully change the PLL-based system clock are:

November 29, 2007               59

                   Preliminary
System Control

    1. Bypass the PLL and system clock divider by setting the BYPASS bit and clearing the USESYS
         bit in the RCC register. This configures the system to run off a "raw" clock source (using the
         main oscillator or internal oscillator) and allows for the new PLL configuration to be validated
         before switching the system clock to the PLL.

    2. Select the crystal value (XTAL) and oscillator source (OSCSRC), and clear the PWRDN bit in
         RCC/RCC2. Setting the XTAL field automatically pulls valid PLL configuration data for the
         appropriate crystal, and clearing the PWRDN bit powers and enables the PLL and its output.

    3. Select the desired system divider (SYSDIV) in RCC/RCC2 and set the USESYS bit in RCC. The
         SYSDIV field determines the system frequency for the microcontroller.

    4. Wait for the PLL to lock by polling the PLLLRIS bit in the Raw Interrupt Status (RIS) register.

    5. Enable use of the PLL by clearing the BYPASS bit in RCC/RCC2.

6.3 Register Map

                Table 6-1 on page 60 lists the System Control registers, grouped by function. The offset listed is a
                hexadecimal increment to the register's address, relative to the System Control base address of
                0x400F.E000.

                Note: Spaces in the System Control register space that are not used are reserved for future or
                           internal use by Luminary Micro, Inc. Software should not modify any reserved memory
                           address.

Table 6-1. System Control Register Map

Offset Name     Type                    Reset  Description                        See
                                                                                  page
0x000 DID0        RO           -               Device Identification 0
0x004 DID1        RO           -               Device Identification 1             62
0x008 DC0         RO   0x003F.001F             Device Capabilities 0               78
0x010 DC1         RO   0x0110.709F             Device Capabilities 1               80
0x014 DC2         RO   0x0707.1011             Device Capabilities 2               81
0x018 DC3         RO   0x0F00.B7C3             Device Capabilities 3               83
0x01C DC4         RO   0x0000.00FF             Device Capabilities 4               85
0x030 PBORCTL    R/W   0x0000.7FFD             Brown-Out Reset Control             87
0x034 LDOPCTL    R/W   0x0000.0000             LDO Power Control                   64
0x040 SRCR0      R/W   0x00000000              Software Reset Control 0            65
0x044 SRCR1      R/W   0x00000000              Software Reset Control 1            106
0x048 SRCR2      R/W   0x00000000              Software Reset Control 2            107
0x050 RIS         RO   0x0000.0000             Raw Interrupt Status                109
0x054 IMC        R/W   0x0000.0000             Interrupt Mask Control              66
0x058 MISC      R/W1C  0x0000.0000             Masked Interrupt Status and Clear   67
0x05C RESC       R/W           -               Reset Cause                         68
                                                                                   69

60                                                                                November 29, 2007

                                        Preliminary
                                                                     LM3S2110 Microcontroller

Offset Name        Type  Reset  Description                                                          See
                                                                                                     page
0x060  RCC         R/W   0x07AE.3AD1 Run-Mode Clock Configuration
0x064  PLLCFG                                                                                         70
0x070  RCC2        RO    -      XTAL to PLL Translation                                               74
0x100  RCGC0                                                                                          75
0x104  RCGC1       R/W   0x0780.2800 Run-Mode Clock Configuration 2                                   88
0x108  RCGC2                                                                                          94
0x110  SCGC0       R/W   0x00000040 Run Mode Clock Gating Control Register 0                          100
0x114  SCGC1                                                                                          90
0x118  SCGC2       R/W   0x00000000 Run Mode Clock Gating Control Register 1                          96
0x120  DCGC0                                                                                          102
0x124  DCGC1       R/W   0x00000000 Run Mode Clock Gating Control Register 2                          92
0x128  DCGC2                                                                                          98
0x144  DSLPCLKCFG  R/W   0x00000040 Sleep Mode Clock Gating Control Register 0                        104
                                                                                                      77
                   R/W   0x00000000 Sleep Mode Clock Gating Control Register 1

                   R/W   0x00000000 Sleep Mode Clock Gating Control Register 2

                   R/W   0x00000040 Deep Sleep Mode Clock Gating Control Register 0

                   R/W   0x00000000 Deep Sleep Mode Clock Gating Control Register 1

                   R/W   0x00000000 Deep Sleep Mode Clock Gating Control Register 2

                   R/W   0x0780.0000 Deep Sleep Clock Configuration

6.4 Register Descriptions

                All addresses given are relative to the System Control base address of 0x400F.E000.

November 29, 2007                                                                                    61

                            Preliminary
System Control

                  Register 1: Device Identification 0 (DID0), offset 0x000

                  This register identifies the version of the device.

Device Identification 0 (DID0)

Base 0x400F.E000
Offset 0x000
Type RO, reset -

           31     30  29        28         27  26  25          24           23  22  21  20         19           18  17  16

       reserved       VER                         reserved                                  CLASS

    Type RO       RO  RO        RO  RO         RO  RO          RO  RO           RO  RO  RO  RO                  RO  RO  RO

Reset      0      0   0         1          0   0            0  0            0   0   0   0          0            0   0               1

           15     14  13        12         11  10           9  8            7   6   5   4          3            2   1               0

                                    MAJOR                                                   MINOR

    Type RO       RO  RO        RO  RO         RO  RO          RO  RO           RO  RO  RO  RO                  RO  RO  RO

Reset          -  -   -         -          -   -            -  -            -   -   -   -          -            -   -               -

    Bit/Field          Name         Type           Reset       Description
       31             reserved       RO               0
                                                               Software should not rely on the value of a reserved bit. To provide
     30:28              VER          RO             0x1        compatibility with future products, the value of a reserved bit should be
                                                               preserved across a read-modify-write operation.

                                                               DID0 Version
                                                               This field defines the DID0 register format version. The version number
                                                               is numeric. The value of the VER field is encoded as follows:

                                                               Value Description
                                                               0x1 First revision of the DID0 register format, for Stellaris

                                                                         Fury-class devices .

    27:24             reserved             RO      0x0         Software should not rely on the value of a reserved bit. To provide
    23:16             CLASS
                                                               compatibility with future products, the value of a reserved bit should be

                                                               preserved across a read-modify-write operation.

                                           RO      0x1         Device Class

                                                               The CLASS field value identifies the internal design from which all mask
                                                               sets are generated for all devices in a particular product line. The CLASS
                                                               field value is changed for new product lines, for changes in fab process
                                                               (for example, a remap or shrink), or any case where the MAJOR or MINOR
                                                               fields require differentiation from prior devices. The value of the CLASS
                                                               field is encoded as follows (all other encodings are reserved):

                                                               Value Description
                                                               0x0 Stellaris Sandstorm-class devices.
                                                               0x1 Stellaris Fury-class devices.

62                                                                                                      November 29, 2007

                                                               Preliminary
                                                    LM3S2110 Microcontroller

Bit/Field           Name  Type  Reset  Description
  15:8             MAJOR   RO      -
                                       Major Revision
   7:0             MINOR   RO      -   This field specifies the major revision number of the device. The major
                                       revision reflects changes to base layers of the design. The major revision
                                       number is indicated in the part number as a letter (A for first revision, B
                                       for second, and so on). This field is encoded as follows:

                                       Value Description
                                       0x0 Revision A (initial device)
                                       0x1 Revision B (first base layer revision)
                                       0x2 Revision C (second base layer revision)

                                       and so on.

                                       Minor Revision
                                       This field specifies the minor revision number of the device. The minor
                                       revision reflects changes to the metal layers of the design. The MINOR
                                       field value is reset when the MAJOR field is changed. This field is numeric
                                       and is encoded as follows:

                                       Value Description
                                       0x0 Initial device, or a major revision update.
                                       0x1 First metal layer change.
                                       0x2 Second metal layer change.

                                       and so on.

November 29, 2007                                   63

                                       Preliminary
System Control

               Register 2: Brown-Out Reset Control (PBORCTL), offset 0x030

               This register is responsible for controlling reset conditions after initial power-on reset.

Brown-Out Reset Control (PBORCTL)

Base 0x400F.E000
Offset 0x030
Type R/W, reset 0x0000.7FFD

       31       30           29  28  27    26  25     24           23       22  21  20  19  18              17   16

                                                               reserved

    Type RO     RO           RO  RO  RO    RO  RO     RO       RO           RO  RO  RO  RO  RO              RO   RO

Reset  0        0            0   0   0     0   0            0            0  0   0   0   0   0               0    0

       15       14           13  12  11    10  9            8            7  6   5   4   3   2               1    0

                                                  reserved                                                  BORIOR reserved

    Type RO     RO           RO  RO  RO    RO  RO     RO       RO           RO  RO  RO  RO  RO              R/W  RO

Reset  0        0            0   0   0     0   0            0            0  0   0   0   0   0               0    0

    Bit/Field        Name            Type      Reset  Description
      31:2          reserved          RO        0x0
        1           BORIOR           R/W              Software should not rely on the value of a reserved bit. To provide
                                                  0   compatibility with future products, the value of a reserved bit should be
        0           reserved          RO              preserved across a read-modify-write operation.
                                                  0
                                                      BOR Interrupt or Reset

                                                      This bit controls how a BOR event is signaled to the controller. If set, a
                                                      reset is signaled. Otherwise, an interrupt is signaled.

                                                      Software should not rely on the value of a reserved bit. To provide
                                                      compatibility with future products, the value of a reserved bit should be
                                                      preserved across a read-modify-write operation.

64                                                                                          November 29, 2007

                                                      Preliminary
                                                                                             LM3S2110 Microcontroller

           Register 3: LDO Power Control (LDOPCTL), offset 0x034

           The VADJ field in this register adjusts the on-chip output voltage (VOUT).

LDO Power Control (LDOPCTL)

Base 0x400F.E000
Offset 0x034
Type R/W, reset 0x0000.0000

       31  30      29        28  27    26        25     24           23        22  21   20   19         18   17   16

                                                           reserved

Type RO    RO      RO        RO  RO    RO        RO     RO     RO              RO  RO   RO   RO         RO   RO   RO

Reset  0   0       0         0   0            0  0      0            0         0   0    0    0          0    0    0

       15  14      13        12  11    10        9      8            7         6   5    4    3          2    1    0

                                    reserved                                                      VADJ

Type RO    RO      RO        RO  RO    RO        RO     RO     RO              RO  R/W  R/W  R/W        R/W  R/W  R/W

Reset  0   0       0         0   0            0  0      0            0         0   0    0    0          0    0    0

Bit/Field           Name         Type            Reset  Description
  31:6             reserved       RO                0
                                                        Software should not rely on the value of a reserved bit. To provide
   5:0               VADJ        R/W              0x0   compatibility with future products, the value of a reserved bit should be
                                                        preserved across a read-modify-write operation.

                                                        LDO Output Voltage

                                                        This field sets the on-chip output voltage. The programming values for
                                                        the VADJ field are provided below.

                                                        Value            VOUT (V)
                                                        0x00             2.50

                                                        0x01             2.45

                                                        0x02             2.40

                                                        0x03             2.35

                                                        0x04             2.30

                                                        0x05             2.25

                                                        0x06-0x3F Reserved

                                                        0x1B             2.75

                                                        0x1C             2.70

                                                        0x1D             2.65

                                                        0x1E             2.60

                                                        0x1F             2.55

November 29, 2007                                                                                                     65

                                                        Preliminary
System Control

               Register 4: Raw Interrupt Status (RIS), offset 0x050

               Central location for system control raw interrupts. These are set and cleared by hardware.

Raw Interrupt Status (RIS)

Base 0x400F.E000
Offset 0x050
Type RO, reset 0x0000.0000

       31       30          29  28  27        26  25     24           23  22       21  20  19          18  17  16

                                                            reserved

    Type RO     RO          RO  RO  RO        RO  RO     RO  RO           RO       RO  RO  RO          RO  RO  RO

Reset  0        0           0   0   0         0   0      0            0   0        0   0            0  0   0   0

       15       14          13  12  11        10  9      8            7   6        5   4            3  2   1   0

                                    reserved                              PLLLRIS         reserved         BORRIS reserved

    Type RO     RO          RO  RO  RO        RO  RO     RO  RO           RO       RO  RO  RO          RO  RO  RO

Reset  0        0           0   0   0         0   0      0            0   0        0   0            0  0   0   0

    Bit/Field         Name          Type          Reset  Description
      31:7          reserved         RO              0
        6           PLLLRIS          RO              0   Software should not rely on the value of a reserved bit. To provide
       5:2          reserved         RO              0   compatibility with future products, the value of a reserved bit should be
        1           BORRIS           RO              0   preserved across a read-modify-write operation.

        0           reserved         RO              0   PLL Lock Raw Interrupt Status

                                                         This bit is set when the PLL TREADY Timer asserts.

                                                         Software should not rely on the value of a reserved bit. To provide
                                                         compatibility with future products, the value of a reserved bit should be
                                                         preserved across a read-modify-write operation.

                                                         Brown-Out Reset Raw Interrupt Status

                                                         This bit is the raw interrupt status for any brown-out conditions. If set,
                                                         a brown-out condition is currently active. This is an unregistered signal
                                                         from the brown-out detection circuit. An interrupt is reported if the BORIM
                                                         bit in the IMC register is set and the BORIOR bit in the PBORCTL register
                                                         is cleared.

                                                         Software should not rely on the value of a reserved bit. To provide
                                                         compatibility with future products, the value of a reserved bit should be
                                                         preserved across a read-modify-write operation.

66                                                                                                     November 29, 2007

                                                         Preliminary
                                                                                           LM3S2110 Microcontroller

           Register 5: Interrupt Mask Control (IMC), offset 0x054

           Central location for system control interrupt masks.

Interrupt Mask Control (IMC)

Base 0x400F.E000
Offset 0x054
Type R/W, reset 0x0000.0000

       31  30                29  28  27        26  25     24           23  22      21  20  19          18  17   16

                                                             reserved

Type RO    RO                RO  RO  RO        RO  RO     RO  RO           RO      RO  RO  RO          RO  RO   RO

Reset  0   0                 0   0   0         0   0      0            0   0       0   0            0  0   0    0

       15  14                13  12  11        10  9      8            7   6       5   4            3  2   1    0

                                     reserved                              PLLLIM         reserved         BORIM reserved

Type RO    RO                RO  RO  RO        RO  RO     RO  RO           R/W     RO  RO  RO          RO  R/W  RO

Reset  0   0                 0   0   0         0   0      0            0   0       0   0            0  0   0    0

Bit/Field           Name             Type          Reset  Description
  31:7             reserved           RO              0
    6              PLLLIM            R/W              0   Software should not rely on the value of a reserved bit. To provide
                                                          compatibility with future products, the value of a reserved bit should be
   5:2             reserved           RO              0   preserved across a read-modify-write operation.
    1              BORIM             R/W              0
                                                          PLL Lock Interrupt Mask
    0              reserved           RO              0
                                                          This bit specifies whether a current limit detection is promoted to a
                                                          controller interrupt. If set, an interrupt is generated if PLLLRIS in RIS
                                                          is set; otherwise, an interrupt is not generated.

                                                          Software should not rely on the value of a reserved bit. To provide
                                                          compatibility with future products, the value of a reserved bit should be
                                                          preserved across a read-modify-write operation.

                                                          Brown-Out Reset Interrupt Mask

                                                          This bit specifies whether a brown-out condition is promoted to a
                                                          controller interrupt. If set, an interrupt is generated if BORRIS is set;
                                                          otherwise, an interrupt is not generated.

                                                          Software should not rely on the value of a reserved bit. To provide
                                                          compatibility with future products, the value of a reserved bit should be
                                                          preserved across a read-modify-write operation.

November 29, 2007                                                                                                   67

                                                          Preliminary
System Control

               Register 6: Masked Interrupt Status and Clear (MISC), offset 0x058

               Central location for system control result of RIS AND IMC to generate an interrupt to the controller.
               All of the bits are R/W1C and this action also clears the corresponding raw interrupt bit in the RIS
               register (see page 66).

Masked Interrupt Status and Clear (MISC)

Base 0x400F.E000
Offset 0x058
Type R/W1C, reset 0x0000.0000

       31       30  29         28  27        26  25     24           23  22       21  20  19          18  17  16

                                                           reserved

    Type RO     RO  RO         RO  RO        RO  RO     RO  RO           RO       RO  RO  RO          RO  RO  RO

Reset  0        0   0          0   0         0   0      0            0   0        0   0            0  0   0   0

       15       14  13         12  11        10  9      8            7   6        5   4            3  2   1   0

                                   reserved                              PLLLMIS         reserved         BORMIS reserved

    Type RO     RO  RO         RO  RO        RO  RO     RO  RO R/W1C RO               RO  RO          RO R/W1C RO

Reset  0        0   0          0   0         0   0      0            0   0        0   0            0  0   0   0

    Bit/Field         Name          Type         Reset  Description
      31:7          reserved         RO             0
        6           PLLLMIS        R/W1C            0   Software should not rely on the value of a reserved bit. To provide
                                                        compatibility with future products, the value of a reserved bit should be
       5:2          reserved         RO             0   preserved across a read-modify-write operation.
        1           BORMIS         R/W1C            0
        0           reserved                        0   PLL Lock Masked Interrupt Status
                                     RO                 This bit is set when the PLL TREADY timer asserts. The interrupt is cleared
                                                        by writing a 1 to this bit.

                                                        Software should not rely on the value of a reserved bit. To provide
                                                        compatibility with future products, the value of a reserved bit should be
                                                        preserved across a read-modify-write operation.

                                                        BOR Masked Interrupt Status
                                                        The BORMIS is simply the BORRIS ANDed with the mask value, BORIM.

                                                        Software should not rely on the value of a reserved bit. To provide
                                                        compatibility with future products, the value of a reserved bit should be
                                                        preserved across a read-modify-write operation.

68                                                                                                    November 29, 2007

                                                        Preliminary
                                                                                           LM3S2110 Microcontroller

           Register 7: Reset Cause (RESC), offset 0x05C

           This register is set with the reset cause after reset. The bits in this register are sticky and maintain
           their state across multiple reset sequences, except when an external reset is the cause, and then
           all the other bits in the RESC register are cleared.

Reset Cause (RESC)

Base 0x400F.E000
Offset 0x05C
Type R/W, reset -

       31          30  29        28  27    26        25     24           23  22  21   20   19   18   17   16

                                                               reserved

Type RO            RO  RO        RO  RO    RO        RO     RO  RO           RO  RO   RO   RO   RO   RO   RO

Reset  0           0   0         0   0            0  0      0            0   0   0    0    0    0    0    0

       15          14  13        12  11    10        9      8            7   6   5    4    3    2    1    0

                                        reserved                                 LDO  SW   WDT  BOR  POR  EXT

Type RO            RO  RO        RO  RO    RO        RO     RO  RO           RO  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0           0   0         0   0            0  0      0            0   0   -    -    -    -    -    -

Bit/Field               Name         Type            Reset  Description
  31:6                 reserved       RO                0
    5                                R/W                -   Software should not rely on the value of a reserved bit. To provide
                         LDO                                compatibility with future products, the value of a reserved bit should be
    4                                R/W                -   preserved across a read-modify-write operation.
    3                     SW         R/W                -
    2                    WDT         R/W                -   LDO Reset
    1                    BOR         R/W                -   When set, indicates the LDO circuit has lost regulation and has
    0                    POR         R/W                -   generated a reset event.
                         EXT
                                                            Software Reset
                                                            When set, indicates a software reset is the cause of the reset event.

                                                            Watchdog Timer Reset
                                                            When set, indicates a watchdog reset is the cause of the reset event.

                                                            Brown-Out Reset
                                                            When set, indicates a brown-out reset is the cause of the reset event.

                                                            Power-On Reset
                                                            When set, indicates a power-on reset is the cause of the reset event.

                                                            External Reset
                                                            When set, indicates an external reset (RST assertion) is the cause of
                                                            the reset event.

November 29, 2007                                                                                             69

                                                            Preliminary
System Control

               Register 8: Run-Mode Clock Configuration (RCC), offset 0x060

               This register is defined to provide source control and frequency speed.

Run-Mode Clock Configuration (RCC)

Base 0x400F.E000
Offset 0x060
Type R/W, reset 0x07AE.3AD1

       31       30           29          28  27    26       25   24             23   22   21   20                  19   18         17   16

                            reserved         ACG               SYSDIV                USESYSDIV reserved USEPWMDIV       PWMDIV          reserved

    Type RO     RO          RO           RO  R/W   R/W      R/W  R/W            R/W  R/W  RO   R/W                 R/W  R/W        R/W  RO

Reset  0                 0            0  0   0     1        1          1        1    0    0    0                   1            1  1    0

       15       14           13          12  11    10       9          8        7    6    5    4                   3            2  1    0

               reserved     PWRDN reserved BYPASS reserved                XTAL            OSCSRC                      reserved     IOSCDIS MOSCDIS

    Type RO     RO          R/W          RO  R/W   RO       R/W  R/W            R/W  R/W  R/W  R/W                 RO   RO         R/W  R/W

Reset  0                 0            1  1   1     0        1          0        1    1    0    1                   0            0  0    1

    Bit/Field                Name            Type       Reset    Description
     31:28                  reserved          RO         0x0
                                                                 Software should not rely on the value of a reserved bit. To provide
       27                     ACG            R/W           0     compatibility with future products, the value of a reserved bit should be
                                                                 preserved across a read-modify-write operation.

                                                                 Auto Clock Gating

                                                                 This bit specifies whether the system uses the Sleep-Mode Clock
                                                                 Gating Control (SCGCn) registers and Deep-Sleep-Mode Clock
                                                                 Gating Control (DCGCn) registers if the controller enters a Sleep or
                                                                 Deep-Sleep mode (respectively). If set, the SCGCn or DCGCn registers
                                                                 are used to control the clocks distributed to the peripherals when the
                                                                 controller is in a sleep mode. Otherwise, the Run-Mode Clock Gating
                                                                 Control (RCGCn) registers are used when the controller enters a sleep
                                                                 mode.

                                                                 The RCGCn registers are always used to control the clocks in Run
                                                                 mode.

                                                                 This allows peripherals to consume less power when the controller is
                                                                 in a sleep mode and the peripheral is unused.

70                                                                                                                      November 29, 2007

                                                                Preliminary
                                                             LM3S2110 Microcontroller

Bit/Field       Name    Type  Reset  Description
26:23        SYSDIV    R/W    0xF
                                     System Clock Divisor
   22      USESYSDIV    R/W      0
   21         reserved   RO      0   Specifies which divisor is used to generate the system clock from the
   20                   R/W      0   PLL output.
           USEPWMDIV
                                     The PLL VCO frequency is 400 MHz.

                                     Value Divisor (BYPASS=1) Frequency (BYPASS=0)

                                     0x0 reserved  reserved

                                     0x1 /2        reserved

                                     0x2 /3        reserved

                                     0x3 /4        reserved

                                     0x4 /5        reserved

                                     0x5 /6        reserved

                                     0x6 /7        reserved

                                     0x7 /8        25 MHz

                                     0x8 /9        22.22 MHz

                                     0x9 /10       20 MHz

                                     0xA /11       18.18 MHz

                                     0xB /12       16.67 MHz

                                     0xC /13       15.38 MHz

                                     0xD /14       14.29 MHz

                                     0xE /15       13.33 MHz

                                     0xF /16       12.5 MHz (default)

                                     When reading the Run-Mode Clock Configuration (RCC) register (see
                                     page 70), the SYSDIV value is MINSYSDIV if a lower divider was
                                     requested and the PLL is being used. This lower value is allowed to
                                     divide a non-PLL source.

                                     Enable System Clock Divider

                                     Use the system clock divider as the source for the system clock. The
                                     system clock divider is forced to be used when the PLL is selected as
                                     the source.

                                     Software should not rely on the value of a reserved bit. To provide
                                     compatibility with future products, the value of a reserved bit should be
                                     preserved across a read-modify-write operation.

                                     Enable PWM Clock Divisor
                                     Use the PWM clock divider as the source for the PWM clock.

November 29, 2007                                                                                71

                                     Preliminary
System Control

    Bit/Field     Name    Type  Reset  Description
     19:17      PWMDIV    R/W    0x7
                                       PWM Unit Clock Divisor
     16:14      reserved   RO
       13       PWRDN     R/W          This field specifies the binary divisor used to predivide the system clock
       12       reserved   RO          down for use as the timing reference for the PWM module. This clock
       11       BYPASS    R/W          is only power 2 divide and rising edge is synchronous without phase
       10       reserved   RO          shift from the system clock.

                                       Value Divisor
                                       0x0 /2
                                       0x1 /4
                                       0x2 /8
                                       0x3 /16
                                       0x4 /32
                                       0x5 /64
                                       0x6 /64
                                       0x7 /64 (default)

                                0      Software should not rely on the value of a reserved bit. To provide

                                       compatibility with future products, the value of a reserved bit should be

                                       preserved across a read-modify-write operation.

                                1      PLL Power Down

                                       This bit connects to the PLL PWRDN input. The reset value of 1 powers
                                       down the PLL.

                                1      Software should not rely on the value of a reserved bit. To provide

                                       compatibility with future products, the value of a reserved bit should be

                                       preserved across a read-modify-write operation.

                                1      PLL Bypass

                                       Chooses whether the system clock is derived from the PLL output or
                                       the OSC source. If set, the clock that drives the system is the OSC
                                       source. Otherwise, the clock that drives the system is the PLL output
                                       clock divided by the system divider.

                                0      Software should not rely on the value of a reserved bit. To provide

                                       compatibility with future products, the value of a reserved bit should be

                                       preserved across a read-modify-write operation.

72                                                     November 29, 2007

                                       Preliminary
                                                                              LM3S2110 Microcontroller

Bit/Field     Name    Type  Reset  Description
   9:6        XTAL    R/W    0xB
                                   Crystal Value
   5:4     OSCSRC     R/W
   3:2      reserved   RO          This field specifies the crystal value attached to the main oscillator. The
    1      IOSCDIS    R/W          encoding for this field is provided below.
    0      MOSCDIS    R/W
                                   Value        Crystal Frequency (MHz) Crystal Frequency (MHz)

                                         0x0    Not Using the PLL             Using the PLL
                                         0x1
                                         0x2                1.000                     reserved
                                         0x3
                                         0x4                1.8432                    reserved
                                         0x5
                                         0x6                2.000                     reserved
                                         0x7
                                         0x8                2.4576                    reserved
                                         0x9
                                         0xA                            3.579545 MHz
                                         0xB
                                        0xC                             3.6864 MHz
                                        0xD
                                         0xE                                  4 MHz
                                         0xF
                                                                        4.096 MHz

                                                                        4.9152 MHz

                                                                              5 MHz

                                                                        5.12 MHz

                                                                        6 MHz (reset value)

                                                                        6.144 MHz

                                                                        7.3728 MHz

                                                                              8 MHz

                                                                        8.192 MHz

                            0x1    Oscillator Source

                                   Picks among the four input sources for the OSC. The values are:

                                   Value Input Source
                                   0x0 Main oscillator (default)
                                   0x1 Internal oscillator (default)
                                   0x2 Internal oscillator / 4 (this is necessary if used as input to PLL)
                                   0x3 reserved

                            0x0    Software should not rely on the value of a reserved bit. To provide

                                   compatibility with future products, the value of a reserved bit should be

                                   preserved across a read-modify-write operation.

                            0      Internal Oscillator Disable

                                   0: Internal oscillator (IOSC) is enabled.

                                   1: Internal oscillator is disabled.

                            1      Main Oscillator Disable

                                   0: Main oscillator is enabled.

                                   1: Main oscillator is disabled (default).

November 29, 2007                                                                                       73

                                   Preliminary
System Control

               Register 9: XTAL to PLL Translation (PLLCFG), offset 0x064

               This register provides a means of translating external crystal frequencies into the appropriate PLL
               settings. This register is initialized during the reset sequence and updated anytime that the XTAL
               field changes in the Run-Mode Clock Configuration (RCC) register (see page 70).

               The PLL frequency is calculated using the PLLCFG field values, as follows:

               PLLFreq = OSCFreq * F / (R + 1)

XTAL to PLL Translation (PLLCFG)

Base 0x400F.E000
Offset 0x064
Type RO, reset -

       31         30        29        28  27    26  25     24           23  22  21  20  19  18  17  16

                                                              reserved

    Type RO       RO        RO        RO  RO    RO  RO     RO  RO           RO  RO  RO  RO  RO  RO  RO

Reset  0                 0  0         0   0     0   0      0            0   0   0   0   0   0   0   0

       15         14        13        12  11    10  9      8            7   6   5   4   3   2   1   0

               reserved                             F                                       R

    Type RO       RO        RO        RO  RO    RO  RO     RO  RO           RO  RO  RO  RO  RO  RO  RO

Reset  0                 0  -         -   -     -   -      -            -   -   -   -   -   -   -   -

    Bit/Field                Name         Type      Reset  Description
     31:14                  reserved       RO        0x0
                                                           Software should not rely on the value of a reserved bit. To provide
      13:5                      F          RO          -   compatibility with future products, the value of a reserved bit should be
       4:0                      R          RO          -   preserved across a read-modify-write operation.

                                                           PLL F Value
                                                           This field specifies the value supplied to the PLL's F input.

                                                           PLL R Value
                                                           This field specifies the value supplied to the PLL's R input.

74                                                                                          November 29, 2007

                                                           Preliminary
                                                                                                 LM3S2110 Microcontroller

           Register 10: Run-Mode Clock Configuration 2 (RCC2), offset 0x070

           This register overrides the RCC equivalent register fields when the USERCC2 bit is set. This allows
           RCC2 to be used to extend the capabilities, while also providing a means to be backward-compatible
           to previous parts. The fields within the RCC2 register occupy the same bit positions as they do
           within the RCC register as LSB-justified.

           The SYSDIV2 field is wider so that additional larger divisors are possible. This allows a lower system
           clock frequency for improved Deep Sleep power consumption.

Run-Mode Clock Configuration 2 (RCC2)

Base 0x400F.E000
Offset 0x070
Type R/W, reset 0x0780.2800

       31       30      29           28   27     26   25     24           23  22   21       20   19        18  17          16

       USERCC2          reserved                 SYSDIV2                                         reserved

Type R/W        RO      RO           R/W  R/W    R/W  R/W    R/W       R/W    RO   RO       RO   RO        RO  RO          RO

Reset  0             0            0  0    0      1    1             1     1   0    0        0    0         0            0  0

       15       14      13           12   11     10   9             8     7   6    5        4    3         2            1  0

           reserved     PWRDN2 reserved BYPASS2           reserved                 OSCSRC2                    reserved

Type RO         RO      R/W          RO   R/W    RO   RO     RO        RO     R/W  R/W      R/W  RO        RO  RO          RO

Reset  0             0            1  0    1      0    0             0     0   0    0        0    0         0            0  0

Bit/Field                  Name           Type        Reset  Description
   31                   USERCC2           R/W            0
                         reserved          RO                Use RCC2
30:29                  SYSDIV2           R/W          0x0   When set, overrides the RCC register fields.
28:23                                                0x0F
                         reserved          RO                Software should not rely on the value of a reserved bit. To provide
22:14                  PWRDN2            R/W          0x0   compatibility with future products, the value of a reserved bit should be
   13                    reserved          RO            1   preserved across a read-modify-write operation.
   12                   BYPASS2           R/W            0
   11                                                    1   System Clock Divisor
                                                             Specifies which divisor is used to generate the system clock from the
                                                             PLL output.
                                                             The PLL VCO frequency is 400 MHz.
                                                             This field is wider than the RCC register SYSDIV field in order to provide
                                                             additional divisor values. This permits the system clock to be run at
                                                             much lower frequencies during Deep Sleep mode. For example, where
                                                             the RCC register SYSDIV encoding of 1111 provides /16, the RCC2
                                                             register SYSDIV2 encoding of 111111 provides /64.

                                                             Software should not rely on the value of a reserved bit. To provide
                                                             compatibility with future products, the value of a reserved bit should be
                                                             preserved across a read-modify-write operation.

                                                             Power-Down PLL
                                                             When set, powers down the PLL.

                                                             Software should not rely on the value of a reserved bit. To provide
                                                             compatibility with future products, the value of a reserved bit should be
                                                             preserved across a read-modify-write operation.

                                                             Bypass PLL
                                                             When set, bypasses the PLL for the clock source.

November 29, 2007                                                                                                              75

                                                             Preliminary
System Control

    Bit/Field      Name    Type  Reset  Description
      10:7       reserved   RO    0x0
       6:4      OSCSRC2    R/W          Software should not rely on the value of a reserved bit. To provide
                                  0x0   compatibility with future products, the value of a reserved bit should be
       3:0       reserved   RO          preserved across a read-modify-write operation.

                                        System Clock Source

                                        Value Description
                                        0x0 Main oscillator (MOSC)
                                        0x1 Internal oscillator (IOSC)
                                        0x2 Internal oscillator / 4
                                        0x3 30 kHz internal oscillator
                                        0x7 32 kHz external oscillator

                                 0      Software should not rely on the value of a reserved bit. To provide

                                        compatibility with future products, the value of a reserved bit should be

                                        preserved across a read-modify-write operation.

76                                                   November 29, 2007

                                        Preliminary
                                                                                                 LM3S2110 Microcontroller

           Register 11: Deep Sleep Clock Configuration (DSLPCLKCFG), offset 0x144

           This register provides configuration information for the hardware control of Deep Sleep Mode.

Deep Sleep Clock Configuration (DSLPCLKCFG)

Base 0x400F.E000
Offset 0x144
Type R/W, reset 0x0780.0000

       31  30                29  28   27        26   25     24           23  22   21        20   19          18  17          16

           reserved                             DSDIVORIDE                                       reserved

Type RO    RO                RO  R/W  R/W       R/W  R/W    R/W  R/W         RO   RO        RO   RO          RO  RO          RO

Reset  0   0                 0   0    0         1    1      1            1   0    0         0    0           0            0      0

       15  14                13  12   11        10   9      8            7   6    5         4    3           2            1      0

                                      reserved                                    DSOSCSRC                      reserved

Type RO    RO                RO  RO   RO        RO   RO     RO   RO          R/W  R/W       R/W  RO          RO  RO          RO

Reset  0   0                 0   0    0         0    0      0            0   0    0         0    0           0            0      0

Bit/Field          Name               Type           Reset  Description
31:29           reserved              RO             0x0
28:23        DSDIVORIDE              R/W            0x0F   Software should not rely on the value of a reserved bit. To provide
                                                            compatibility with future products, the value of a reserved bit should be
  22:7           reserved              RO             0x0   preserved across a read-modify-write operation.
   6:4        DSOSCSRC                R/W             0x0
                                                            Divider Field Override

                                                            6-bit system divider field to override when Deep-Sleep occurs with PLL
                                                            running.

                                                            Software should not rely on the value of a reserved bit. To provide
                                                            compatibility with future products, the value of a reserved bit should be
                                                            preserved across a read-modify-write operation.

                                                            Clock Source
                                                            When set, forces IOSC to be clock source during Deep Sleep mode.

                                                            Value Name Description

                                                            0x0 NOORIDE No override to the oscillator clock source is done

                                                            0x1 IOSC             Use internal 12 MHz oscillator as source

                                                            0x3 30kHz Use 30 kHz internal oscillator

                                                            0x7 32kHz Use 32 kHz external oscillator

3:0                  reserved         RO             0x0    Software should not rely on the value of a reserved bit. To provide

                                                            compatibility with future products, the value of a reserved bit should be

                                                            preserved across a read-modify-write operation.

November 29, 2007                                                                                                                   77

                                                            Preliminary
System Control

               Register 12: Device Identification 1 (DID1), offset 0x004

               This register identifies the device family, part number, temperature range, pin count, and package
               type.

Device Identification 1 (DID1)

Base 0x400F.E000
Offset 0x004
Type RO, reset -

           31     30       29   28  27    26        25   24           23  22    21  20       19   18    17                   16

                      VER                     FAM                                      PARTNO

    Type RO       RO       RO   RO  RO    RO        RO   RO      RO       RO    RO  RO       RO   RO    RO                   RO

Reset      0      0        0    1   0     0         0    0            0   1     0   1          0  0     0                    1

           15     14       13   12  11    10        9    8            7   6     5   4          3  2     1                    0

               PINCOUNT                   reserved                        TEMP          PKG       ROHS      QUAL

    Type RO       RO       RO   RO  RO    RO        RO   RO      RO       RO    RO  RO       RO   RO    RO                   RO

Reset      0      1        0    0   0     0         0    0            0   0     1   0          1  1     -                    -

    Bit/Field            Name       Type      Reset      Description
     31:28               VER         RO        0x1
                                                         DID1 Version
                                                         This field defines the DID1 register format version. The version number
                                                         is numeric. The value of the VER field is encoded as follows (all other
                                                         encodings are reserved):

                                                         Value Description
                                                         0x1 First revision of the DID1 register format, indicating a Stellaris

                                                                   Fury-class device.

    27:24                FAM        RO              0x0  Family

                                                         This field provides the family identification of the device within the
                                                         Luminary Micro product portfolio. The value is encoded as follows (all
                                                         other encodings are reserved):

                                                         Value Description

                                                         0x0 Stellaris family of microcontollers, that is, all devices with
                                                                  external part numbers starting with LM3S.

    23:16             PARTNO        RO              0x51 Part Number

                                                         This field provides the part number of the device within the family. The
                                                         value is encoded as follows (all other encodings are reserved):

                                                         Value Description
                                                         0x51 LM3S2110

    15:13             PINCOUNT      RO              0x2  Package Pin Count

                                                         This field specifies the number of pins on the device package. The value
                                                         is encoded as follows (all other encodings are reserved):

                                                         Value Description
                                                         0x2 100-pin package

78                                                                                                November 29, 2007

                                                         Preliminary
                                                                LM3S2110 Microcontroller

Bit/Field           Name     Type  Reset  Description
  12:8             reserved   RO      0
   7:5                        RO          Software should not rely on the value of a reserved bit. To provide
                    TEMP            0x1   compatibility with future products, the value of a reserved bit should be
   4:3                        RO          preserved across a read-modify-write operation.
                     PKG
    2                         RO          Temperature Range
   1:0              ROHS      RO          This field specifies the temperature rating of the device. The value is
                    QUAL                  encoded as follows (all other encodings are reserved):

                                          Value Description
                                          0x1 Industrial temperature range (-40C to 85C)

                                   0x1    Package Type

                                          This field specifies the package type. The value is encoded as follows
                                          (all other encodings are reserved):

                                          Value Description
                                          0x1 LQFP package

                                   1      RoHS-Compliance

                                          This bit specifies whether the device is RoHS-compliant. A 1 indicates
                                          the part is RoHS-compliant.

                                   -      Qualification Status

                                          This field specifies the qualification status of the device. The value is
                                          encoded as follows (all other encodings are reserved):

                                          Value Description
                                          0x0 Engineering Sample (unqualified)
                                          0x1 Pilot Production (unqualified)
                                          0x2 Fully Qualified

November 29, 2007                                                               79

                                          Preliminary
System Control

               Register 13: Device Capabilities 0 (DC0), offset 0x008

               This register is predefined by the part and can be used to verify features.

Device Capabilities 0 (DC0)

Base 0x400F.E000
Offset 0x008
Type RO, reset 0x003F.001F

          31    30          29  28  27    26  25      24       23   22       21  20         19         18  17  16

                                                         SRAMSZ

    Type RO     RO          RO  RO  RO    RO  RO      RO  RO        RO       RO  RO         RO         RO  RO  RO

Reset     0     0           0   0   0     0   0       0          0  0        1   1          1          1   1   1

          15    14          13  12  11    10  9       8          7  6        5   4          3          2   1   0

                                                      FLASHSZ

    Type RO     RO          RO  RO  RO    RO  RO      RO  RO        RO       RO  RO         RO         RO  RO  RO

Reset     0     0           0   0   0     0   0       0          0  0        0   1          1          1   1   1

    Bit/Field         Name          Type       Reset  Description
     31:16          SRAMSZ           RO       0x003F  SRAM Size
                                                      Indicates the size of the on-chip SRAM memory.
                                                      Value Description
                                                      0x003F 16 KB of SRAM

    15:0            FLASHSZ         RO        0x001F Flash Size

                                                      Indicates the size of the on-chip flash memory.

                                                      Value Description
                                                      0x001F 64 KB of Flash

80                                                                                                     November 29, 2007

                                                  Preliminary
                                                                                                       LM3S2110 Microcontroller

           Register 14: Device Capabilities 1 (DC1), offset 0x010

           This register provides a list of features available in the system. The Stellaris family uses this register
           format to indicate the availability of the following family features in the specific device: CANs, PWM,
           ADC, Watchdog timer, Hibernation module, and debug capabilities. This register also indicates the
           maximum clock frequency and maximum ADC sample rate. The format of this register is consistent
           with the RCGC0, SCGC0, and DCGC0 clock control registers and the SRCR0 software reset control
           register.

Device Capabilities 1 (DC1)

Base 0x400F.E000
Offset 0x010
Type RO, reset 0x0110.709F

       31  30               29  28        27    26     25         24         23  22        21      20   19       18   17           16
                                                                CAN0                             PWM
                                reserved                                         reserved         RO    RO          reserved      RO
                                                                 RO                                      0                         0
Type RO    RO               RO  RO        RO    RO     RO          1  RO         RO        RO      1     3       RO   RO           0
                                                                   8                                   WDT                       JTAG
Reset  0   0                0   0         0     0            0               0   0            0    4    RO       0            0   RO
                                                                 RO                               PLL    1                         1
       15  14               13  12        11    10           9     0    7        6            5   RO               2    1

           MINSYSDIV                               reserved           MPU           reserved       1             SWO  SWD

Type RO    RO               RO  RO        RO    RO     RO              RO        RO        RO                     RO   RO
                                                                        1                                          1    1
Reset  0   1                1   1         0     0            0                   0            0

Bit/Field          Name                   Type      Reset       Description
31:25           reserved                  RO          0
   24                                      RO          1        Software should not rely on the value of a reserved bit. To provide
23:21             CAN0                    RO          0        compatibility with future products, the value of a reserved bit should be
   20            reserved                  RO          1        preserved across a read-modify-write operation.
19:16                                     RO          0
15:12             PWM                     RO                   CAN Module 0 Present
                 reserved                            0x7        When set, indicates that CAN unit 0 is present.
               MINSYSDIV
                                                                Software should not rely on the value of a reserved bit. To provide
                                                                compatibility with future products, the value of a reserved bit should be
                                                                preserved across a read-modify-write operation.

                                                                PWM Module Present
                                                                When set, indicates that the PWM module is present.

                                                                Software should not rely on the value of a reserved bit. To provide
                                                                compatibility with future products, the value of a reserved bit should be
                                                                preserved across a read-modify-write operation.

                                                                System Clock Divider
                                                                Minimum 4-bit divider value for system clock. The reset value is
                                                                hardware-dependent. See the RCC register for how to change the
                                                                system clock divisor using the SYSDIV bit.

                                                                Value Description
                                                                0x7 Specifies a 25-MHz clock with a PLL divider of 8.

11:8               reserved               RO        0           Software should not rely on the value of a reserved bit. To provide

                                                                compatibility with future products, the value of a reserved bit should be

                                                                preserved across a read-modify-write operation.

November 29, 2007                                                                                                                    81

                                                                Preliminary
System Control

    Bit/Field    Name     Type  Reset  Description
        7         MPU      RO      1
                                       MPU Present
       6:5      reserved   RO      0   When set, indicates that the Cortex-M3 Memory Protection Unit (MPU)
        4          PLL     RO      1   module is present. See the ARM Cortex-M3 Technical Reference Manual
        3         WDT      RO      1   for details on the MPU.
        2         SWO      RO      1
        1         SWD      RO      1   Software should not rely on the value of a reserved bit. To provide
        0         JTAG     RO      1   compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       PLL Present
                                       When set, indicates that the on-chip Phase Locked Loop (PLL) is
                                       present.

                                       Watchdog Timer Present
                                       When set, indicates that a watchdog timer is present.

                                       SWO Trace Port Present
                                       When set, indicates that the Serial Wire Output (SWO) trace port is
                                       present.

                                       SWD Present
                                       When set, indicates that the Serial Wire Debugger (SWD) is present.

                                       JTAG Present
                                       When set, indicates that the JTAG debugger interface is present.

82                                                  November 29, 2007

                                       Preliminary
                                                                                            LM3S2110 Microcontroller

           Register 15: Device Capabilities 2 (DC2), offset 0x014

           This register provides a list of features available in the system. The Stellaris family uses this register
           format to indicate the availability of the following family features in the specific device: Analog
           Comparators, General-Purpose Timers, I2Cs, QEIs, SSIs, and UARTs. The format of this register
           is consistent with the RCGC1, SCGC1, and DCGC1 clock control registers and the SRCR1 software
           reset control register.

Device Capabilities 2 (DC2)

Base 0x400F.E000
Offset 0x014
Type RO, reset 0x0707.1011

       31  30               29  28    27    26  25     24           23  22  21        20    19  18        17  16

                     reserved               COMP2 COMP1 COMP0               reserved            TIMER2 TIMER1 TIMER0

Type RO    RO               RO  RO    RO    RO  RO     RO        RO     RO  RO        RO    RO  RO        RO  RO

Reset  0   0                0   0     0     1   1      1            0   0   0         0     0   1         1   1

       15  14               13   12   11    10  9      8            7   6   5         4     3   2         1       0

           reserved             I2C0                   reserved                       SSI0      reserved      UART0

Type RO    RO               RO  RO    RO    RO  RO     RO        RO     RO  RO        RO    RO  RO        RO    RO
                                  1                                                                               1
Reset  0   0                0         0     0   0      0            0   0   0         1     0   0         0

Bit/Field             Name            Type      Reset  Description
31:27               reserved          RO          0
   26                COMP2             RO          1   Software should not rely on the value of a reserved bit. To provide
   25                COMP1             RO          1   compatibility with future products, the value of a reserved bit should be
   24                COMP0             RO          1   preserved across a read-modify-write operation.
23:19               reserved          RO          0
   18                TIMER2            RO          1   Analog Comparator 2 Present
   17                TIMER1            RO          1   When set, indicates that analog comparator 2 is present.
   16                TIMER0            RO          1
15:13               reserved          RO          0   Analog Comparator 1 Present
   12                                  RO          1   When set, indicates that analog comparator 1 is present.
                       I2C0
                                                       Analog Comparator 0 Present
                                                       When set, indicates that analog comparator 0 is present.

                                                       Software should not rely on the value of a reserved bit. To provide
                                                       compatibility with future products, the value of a reserved bit should be
                                                       preserved across a read-modify-write operation.

                                                       Timer 2 Present
                                                       When set, indicates that General-Purpose Timer module 2 is present.

                                                       Timer 1 Present
                                                       When set, indicates that General-Purpose Timer module 1 is present.

                                                       Timer 0 Present
                                                       When set, indicates that General-Purpose Timer module 0 is present.

                                                       Software should not rely on the value of a reserved bit. To provide
                                                       compatibility with future products, the value of a reserved bit should be
                                                       preserved across a read-modify-write operation.

                                                       I2C Module 0 Present
                                                       When set, indicates that I2C module 0 is present.

November 29, 2007                                                                                                 83

                                                       Preliminary
System Control

    Bit/Field    Name     Type  Reset  Description
      11:5      reserved   RO      0
        4                  RO      1   Software should not rely on the value of a reserved bit. To provide
       3:1        SSI0     RO      0   compatibility with future products, the value of a reserved bit should be
        0       reserved   RO      1   preserved across a read-modify-write operation.
                UART0
                                       SSI0 Present
                                       When set, indicates that SSI module 0 is present.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       UART0 Present
                                       When set, indicates that UART module 0 is present.

84                                                  November 29, 2007

                                       Preliminary
                                                                                            LM3S2110 Microcontroller

           Register 16: Device Capabilities 3 (DC3), offset 0x018

           This register provides a list of features available in the system. The Stellaris family uses this register
           format to indicate the availability of the following family features in the specific device: Analog
           Comparator I/Os, CCP I/Os, ADC I/Os, and PWM I/Os.

Device Capabilities 3 (DC3)

Base 0x400F.E000
Offset 0x018
Type RO, reset 0x0F00.B7C3

       31  30               29  28  27    26  25     24           23  22            21  20  19          18  17  16

              reserved              CCP3 CCP2 CCP1 CCP0                                    reserved

Type RO    RO               RO  RO  RO    RO  RO     RO  RO           RO            RO  RO  RO          RO  RO  RO

Reset  0   0                0   0   1     1   1      1            0   0             0   0            0  0   0   0

       15  14               13  12  11    10  9      8            7   6             5   4            3  2   1   0

       PWMFAULT reserved C2PLUS C2MINUS reserved C1PLUS C1MINUS C0O C0PLUS C0MINUS         reserved         PWM1 PWM0

Type RO    RO               RO  RO  RO    RO  RO     RO  RO           RO            RO  RO  RO          RO  RO  RO

Reset  1   0                1   1   0     1   1      1            1   1             0   0            0  0   1   1

Bit/Field          Name             Type      Reset  Description
31:28           reserved            RO          0
   27                                RO          1   Software should not rely on the value of a reserved bit. To provide
   26              CCP3              RO          1   compatibility with future products, the value of a reserved bit should be
   25              CCP2              RO          1   preserved across a read-modify-write operation.
   24              CCP1              RO          1
23:16             CCP0              RO          0   CCP3 Pin Present
   15            reserved            RO          1   When set, indicates that Capture/Compare/PWM pin 3 is present.
   14          PWMFAULT              RO          0
   13            reserved            RO          1   CCP2 Pin Present
   12            C2PLUS              RO          1   When set, indicates that Capture/Compare/PWM pin 2 is present.
                C2MINUS
                                                     CCP1 Pin Present
                                                     When set, indicates that Capture/Compare/PWM pin 1 is present.

                                                     CCP0 Pin Present
                                                     When set, indicates that Capture/Compare/PWM pin 0 is present.

                                                     Software should not rely on the value of a reserved bit. To provide
                                                     compatibility with future products, the value of a reserved bit should be
                                                     preserved across a read-modify-write operation.

                                                     PWM Fault Pin Present
                                                     When set, indicates that the PWM Fault pin is present.

                                                     Software should not rely on the value of a reserved bit. To provide
                                                     compatibility with future products, the value of a reserved bit should be
                                                     preserved across a read-modify-write operation.

                                                     C2+ Pin Present
                                                     When set, indicates that the analog comparator 2 (+) input pin is present.

                                                     C2- Pin Present
                                                     When set, indicates that the analog comparator 2 (-) input pin is present.

November 29, 2007                                                                                                   85

                                                     Preliminary
System Control

    Bit/Field     Name    Type  Reset  Description
       11       reserved   RO      0
       10       C1PLUS     RO      1   Software should not rely on the value of a reserved bit. To provide
        9       C1MINUS    RO      1   compatibility with future products, the value of a reserved bit should be
        8                  RO      1   preserved across a read-modify-write operation.
        7          C0O     RO      1
        6       C0PLUS     RO      1   C1+ Pin Present
       5:2      C0MINUS    RO      0   When set, indicates that the analog comparator 1 (+) input pin is present.
        1       reserved   RO      1
        0         PWM1     RO      1   C1- Pin Present
                  PWM0                 When set, indicates that the analog comparator 1 (-) input pin is present.

                                       C0o Pin Present
                                       When set, indicates that the analog comparator 0 output pin is present.

                                       C0+ Pin Present
                                       When set, indicates that the analog comparator 0 (+) input pin is present.

                                       C0- Pin Present
                                       When set, indicates that the analog comparator 0 (-) input pin is present.

                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       PWM1 Pin Present
                                       When set, indicates that the PWM pin 1 is present.

                                       PWM0 Pin Present
                                       When set, indicates that the PWM pin 0 is present.

86                                                  November 29, 2007

                                       Preliminary
                                                                                        LM3S2110 Microcontroller

           Register 17: Device Capabilities 4 (DC4), offset 0x01C

           This register provides a list of features available in the system. The Stellaris family uses this register
           format to indicate the availability of the following family features in the specific device: Ethernet MAC
           and PHY, GPIOs, and CCP I/Os. The format of this register is consistent with the RCGC2, SCGC2,
           and DCGC2 clock control registers and the SRCR2 software reset control register.

Device Capabilities 4 (DC4)

Base 0x400F.E000
Offset 0x01C
Type RO, reset 0x0000.00FF

       31  30               29  28  27          26  25     24           23  22  21  20  19  18  17  16

                                                              reserved

Type RO    RO               RO  RO  RO          RO  RO     RO  RO           RO  RO  RO  RO  RO  RO  RO

Reset  0   0                0   0            0  0   0      0            0   0   0   0   0   0   0   0

       15  14               13  12  11          10  9      8            7   6   5   4   3   2   1   0

                                   reserved                    GPIOH GPIOG GPIOF GPIOE GPIOD GPIOC GPIOB GPIOA

Type RO    RO               RO  RO  RO          RO  RO     RO  RO           RO  RO  RO  RO  RO  RO  RO

Reset  0   0                0   0            0  0   0      0            1   1   1   1   1   1   1   1

Bit/Field           Name            Type            Reset  Description
  31:8             reserved          RO                0
    7               GPIOH            RO                1   Software should not rely on the value of a reserved bit. To provide
    6              GPIOG             RO                1   compatibility with future products, the value of a reserved bit should be
    5               GPIOF            RO                1   preserved across a read-modify-write operation.
    4               GPIOE            RO                1
    3               GPIOD            RO                1   GPIO Port H Present
    2               GPIOC            RO                1   When set, indicates that GPIO Port H is present.
    1               GPIOB            RO                1
    0               GPIOA            RO                1   GPIO Port G Present
                                                           When set, indicates that GPIO Port G is present.

                                                           GPIO Port F Present
                                                           When set, indicates that GPIO Port F is present.

                                                           GPIO Port E Present
                                                           When set, indicates that GPIO Port E is present.

                                                           GPIO Port D Present
                                                           When set, indicates that GPIO Port D is present.

                                                           GPIO Port C Present
                                                           When set, indicates that GPIO Port C is present.

                                                           GPIO Port B Present
                                                           When set, indicates that GPIO Port B is present.

                                                           GPIO Port A Present
                                                           When set, indicates that GPIO Port A is present.

November 29, 2007                                                                                       87

                                                           Preliminary
System Control

               Register 18: Run Mode Clock Gating Control Register 0 (RCGC0), offset 0x100

               This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
               function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
               disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
               The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
               disabled. It is the responsibility of software to enable the ports necessary for the application. Note
               that these registers may contain more bits than there are interfaces, functions, or units to control.
               This is to assure reasonable code compatibility with other family and future parts. RCGC0 is the
               clock configuration register for running operation, SCGC0 for Sleep operation, and DCGC0 for
               Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
               specifies that the system uses sleep modes.

Run Mode Clock Gating Control Register 0 (RCGC0)

Base 0x400F.E000
Offset 0x100
Type R/W, reset 0x00000040

       31       30          29  28        27    26  25            24         23  22        21    20   19  18  17          16
                                                                CAN0                           PWM
                                reserved                         R/W             reserved      R/W    RO     reserved
                                                                                                       0
    Type RO     RO          RO  RO        RO    RO  RO             0  RO         RO        RO    0     3  RO  RO          RO
                                                                   8                             4   WDT
Reset  0        0           0   0         0     0            0               0   0         0         R/W  0            0  0
                                                                 RO                             RO     0
       15       14          13  12        11    10           9     0         7   6         5     0        2            1  0

                                                   reserved                                                   reserved

    Type RO     RO          RO  RO        RO    RO  RO                RO         RO        RO             RO  RO          RO

Reset  0        0           0   0         0     0            0               0   0         0              0            0  0

    Bit/Field        Name                 Type      Reset       Description
     31:25          reserved               RO          0
       24                                 R/W          0        Software should not rely on the value of a reserved bit. To provide
     23:21           CAN0                  RO          0        compatibility with future products, the value of a reserved bit should be
       20           reserved              R/W          0        preserved across a read-modify-write operation.

      19:4            PWM                  RO          0        CAN0 Clock Gating Control
        3                                 R/W          0
                    reserved                                    This bit controls the clock gating for CAN unit 0. If set, the unit receives
                      WDT                                       a clock and functions. Otherwise, the unit is unclocked and disabled.

                                                                Software should not rely on the value of a reserved bit. To provide
                                                                compatibility with future products, the value of a reserved bit should be
                                                                preserved across a read-modify-write operation.

                                                                PWM Clock Gating Control

                                                                This bit controls the clock gating for the PWM module. If set, the unit
                                                                receives a clock and functions. Otherwise, the unit is unclocked and
                                                                disabled. If the unit is unclocked, a read or write to the unit generates
                                                                a bus fault.

                                                                Software should not rely on the value of a reserved bit. To provide
                                                                compatibility with future products, the value of a reserved bit should be
                                                                preserved across a read-modify-write operation.

                                                                WDT Clock Gating Control

                                                                This bit controls the clock gating for the WDT module. If set, the unit
                                                                receives a clock and functions. Otherwise, the unit is unclocked and
                                                                disabled. If the unit is unclocked, a read or write to the unit generates
                                                                a bus fault.

88                                                                                                        November 29, 2007

                                                                Preliminary
                                                       LM3S2110 Microcontroller

Bit/Field           Name     Type  Reset  Description
   2:0             reserved   RO      0
                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

November 29, 2007                                      89

                                          Preliminary
System Control

               Register 19: Sleep Mode Clock Gating Control Register 0 (SCGC0), offset
               0x110

               This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
               function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
               disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
               The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
               disabled. It is the responsibility of software to enable the ports necessary for the application. Note
               that these registers may contain more bits than there are interfaces, functions, or units to control.
               This is to assure reasonable code compatibility with other family and future parts. RCGC0 is the
               clock configuration register for running operation, SCGC0 for Sleep operation, and DCGC0 for
               Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
               specifies that the system uses sleep modes.

Sleep Mode Clock Gating Control Register 0 (SCGC0)

Base 0x400F.E000
Offset 0x110
Type R/W, reset 0x00000040

       31       30  29        28        27    26  25            24         23  22        21    20   19  18  17          16
                                                              CAN0                           PWM
                              reserved                         R/W             reserved      R/W    RO     reserved
                                                                                                     0
    Type RO     RO  RO        RO        RO    RO  RO             0  RO         RO        RO    0     3  RO  RO          RO
                                                                 8                             4   WDT
Reset  0        0   0         0         0     0            0               0   0         0         R/W  0            0  0
                                                               RO                             RO     0
       15       14  13        12        11    10           9     0         7   6         5     0        2            1  0

                                                 reserved                                                   reserved

    Type RO     RO  RO        RO        RO    RO  RO                RO         RO        RO             RO  RO          RO

Reset  0        0   0         0         0     0            0               0   0         0              0            0  0

    Bit/Field        Name               Type      Reset       Description
     31:25          reserved             RO          0
       24                               R/W          0        Software should not rely on the value of a reserved bit. To provide
     23:21           CAN0                RO          0        compatibility with future products, the value of a reserved bit should be
       20           reserved            R/W          0        preserved across a read-modify-write operation.

      19:4            PWM                RO          0        CAN0 Clock Gating Control
        3                               R/W          0
                    reserved                                  This bit controls the clock gating for CAN unit 0. If set, the unit receives
                      WDT                                     a clock and functions. Otherwise, the unit is unclocked and disabled.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

                                                              PWM Clock Gating Control

                                                              This bit controls the clock gating for the PWM module. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, a read or write to the unit generates
                                                              a bus fault.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

                                                              WDT Clock Gating Control

                                                              This bit controls the clock gating for the WDT module. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, a read or write to the unit generates
                                                              a bus fault.

90                                                                                                      November 29, 2007

                                                              Preliminary
                                                       LM3S2110 Microcontroller

Bit/Field           Name     Type  Reset  Description
   2:0             reserved   RO      0
                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

November 29, 2007                                      91

                                          Preliminary
System Control

               Register 20: Deep Sleep Mode Clock Gating Control Register 0 (DCGC0),
               offset 0x120

               This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
               function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
               disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
               The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
               disabled. It is the responsibility of software to enable the ports necessary for the application. Note
               that these registers may contain more bits than there are interfaces, functions, or units to control.
               This is to assure reasonable code compatibility with other family and future parts. RCGC0 is the
               clock configuration register for running operation, SCGC0 for Sleep operation, and DCGC0 for
               Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
               specifies that the system uses sleep modes.

Deep Sleep Mode Clock Gating Control Register 0 (DCGC0)

Base 0x400F.E000
Offset 0x120
Type R/W, reset 0x00000040

       31       30  29        28        27    26  25          24           23  22        21    20   19  18  17          16
                                                                                             PWM
                              reserved                        CAN0             reserved      R/W    RO     reserved
                                                                                                     0
    Type RO     RO  RO        RO        RO    RO  RO          R/W   RO         RO        RO    0     3  RO  RO          RO
                                                                                               4   WDT
Reset  0        0   0         0         0     0            0  0            0   0         0         R/W  0            0  0
                                                                                              RO     0
       15       14  13        12        11    10           9  8            7   6         5     0        2            1  0

                                                 reserved                                                   reserved

    Type RO     RO  RO        RO        RO    RO  RO          RO    RO         RO        RO             RO  RO          RO

Reset  0        0   0         0         0     0            0  0            0   0         0              0            0  0

    Bit/Field        Name               Type      Reset       Description
     31:25          reserved             RO          0
       24                               R/W          0        Software should not rely on the value of a reserved bit. To provide
     23:21           CAN0                RO          0        compatibility with future products, the value of a reserved bit should be
       20           reserved            R/W          0        preserved across a read-modify-write operation.

      19:4            PWM                RO          0        CAN0 Clock Gating Control
        3                               R/W          0
                    reserved                                  This bit controls the clock gating for CAN unit 0. If set, the unit receives
                      WDT                                     a clock and functions. Otherwise, the unit is unclocked and disabled.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

                                                              PWM Clock Gating Control

                                                              This bit controls the clock gating for the PWM module. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, a read or write to the unit generates
                                                              a bus fault.

                                                              Software should not rely on the value of a reserved bit. To provide
                                                              compatibility with future products, the value of a reserved bit should be
                                                              preserved across a read-modify-write operation.

                                                              WDT Clock Gating Control

                                                              This bit controls the clock gating for the WDT module. If set, the unit
                                                              receives a clock and functions. Otherwise, the unit is unclocked and
                                                              disabled. If the unit is unclocked, a read or write to the unit generates
                                                              a bus fault.

92                                                                                                      November 29, 2007

                                                              Preliminary
                                                       LM3S2110 Microcontroller

Bit/Field           Name     Type  Reset  Description
   2:0             reserved   RO      0
                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

November 29, 2007                                      93

                                          Preliminary
System Control

               Register 21: Run Mode Clock Gating Control Register 1 (RCGC1), offset 0x104

               This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
               function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
               disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
               The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
               disabled. It is the responsibility of software to enable the ports necessary for the application. Note
               that these registers may contain more bits than there are interfaces, functions, or units to control.
               This is to assure reasonable code compatibility with other family and future parts. RCGC1 is the
               clock configuration register for running operation, SCGC1 for Sleep operation, and DCGC1 for
               Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
               specifies that the system uses sleep modes.

Run Mode Clock Gating Control Register 1 (RCGC1)

Base 0x400F.E000
Offset 0x104
Type R/W, reset 0x00000000

       31       30          29     28    27    26   25     24           23  22  21        20    19  18        17   16

                         reserved              COMP2 COMP1 COMP0                reserved            TIMER2 TIMER1 TIMER0

    Type RO     RO          RO     RO    RO    R/W  R/W    R/W       RO     RO  RO        RO    RO  R/W       R/W  R/W

Reset  0        0           0      0     0     0    0      0            0   0   0         0     0   0         0    0

       15       14          13     12    11    10   9      8            7   6   5         4     3   2         1        0

               reserved            I2C0                    reserved                       SSI0      reserved       UART0

    Type RO     RO          RO     R/W   RO    RO   RO     RO        RO     RO  RO        R/W   RO  RO        RO    R/W
                                                                                                                       0
Reset  0        0           0      0     0     0    0      0            0   0   0         0     0   0         0

    Bit/Field             Name           Type       Reset  Description
     31:27               reserved         RO           0
       26                COMP2           R/W           0   Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
       25                COMP1           R/W           0   preserved across a read-modify-write operation.

       24                COMP0           R/W           0   Analog Comparator 2 Clock Gating

     23:19               reserved         RO           0   This bit controls the clock gating for analog comparator 2. If set, the unit
                                                           receives a clock and functions. Otherwise, the unit is unclocked and
                                                           disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                           a bus fault.

                                                           Analog Comparator 1 Clock Gating

                                                           This bit controls the clock gating for analog comparator 1. If set, the unit
                                                           receives a clock and functions. Otherwise, the unit is unclocked and
                                                           disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                           a bus fault.

                                                           Analog Comparator 0 Clock Gating

                                                           This bit controls the clock gating for analog comparator 0. If set, the unit
                                                           receives a clock and functions. Otherwise, the unit is unclocked and
                                                           disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                           a bus fault.

                                                           Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
                                                           preserved across a read-modify-write operation.

94                                                                                                  November 29, 2007

                                                           Preliminary
                                                       LM3S2110 Microcontroller

Bit/Field           Name     Type  Reset  Description
   18              TIMER2    R/W      0
                                          Timer 2 Clock Gating Control
   17              TIMER1    R/W      0
                                          This bit controls the clock gating for General-Purpose Timer module 2.
   16              TIMER0    R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
                                          unclocked and disabled. If the unit is unclocked, reads or writes to the
15:13             reserved   RO      0   unit will generate a bus fault.
   12                I2C0    R/W      0
  11:5                        RO      0   Timer 1 Clock Gating Control
    4              reserved  R/W      0
   3:1               SSI0     RO      0   This bit controls the clock gating for General-Purpose Timer module 1.
    0                        R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
                   reserved               unclocked and disabled. If the unit is unclocked, reads or writes to the
                   UART0                  unit will generate a bus fault.

                                          Timer 0 Clock Gating Control

                                          This bit controls the clock gating for General-Purpose Timer module 0.
                                          If set, the unit receives a clock and functions. Otherwise, the unit is
                                          unclocked and disabled. If the unit is unclocked, reads or writes to the
                                          unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          I2C0 Clock Gating Control

                                          This bit controls the clock gating for I2C module 0. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          SSI0 Clock Gating Control

                                          This bit controls the clock gating for SSI module 0. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          UART0 Clock Gating Control

                                          This bit controls the clock gating for UART module 0. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, reads or writes to the unit will generate
                                          a bus fault.

November 29, 2007                                      95

                                          Preliminary
System Control

               Register 22: Sleep Mode Clock Gating Control Register 1 (SCGC1), offset
               0x114

               This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
               function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
               disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
               The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
               disabled. It is the responsibility of software to enable the ports necessary for the application. Note
               that these registers may contain more bits than there are interfaces, functions, or units to control.
               This is to assure reasonable code compatibility with other family and future parts. RCGC1 is the
               clock configuration register for running operation, SCGC1 for Sleep operation, and DCGC1 for
               Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
               specifies that the system uses sleep modes.

Sleep Mode Clock Gating Control Register 1 (SCGC1)

Base 0x400F.E000
Offset 0x114
Type R/W, reset 0x00000000

       31       30       29        28    27    26   25     24           23  22  21        20    19  18        17   16

                         reserved              COMP2 COMP1 COMP0                reserved            TIMER2 TIMER1 TIMER0

    Type RO     RO       RO        RO    RO    R/W  R/W    R/W       RO     RO  RO        RO    RO  R/W       R/W  R/W

Reset  0        0        0         0     0     0    0      0            0   0   0         0     0   0         0    0

       15       14       13        12    11    10   9      8            7   6   5         4     3   2         1        0

               reserved            I2C0                    reserved                       SSI0      reserved       UART0

    Type RO     RO       RO        R/W   RO    RO   RO     RO        RO     RO  RO        R/W   RO  RO        RO    R/W
                                                                                                                       0
Reset  0        0        0         0     0     0    0      0            0   0   0         0     0   0         0

    Bit/Field             Name           Type       Reset  Description
     31:27               reserved         RO           0
       26                COMP2           R/W           0   Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
       25                COMP1           R/W           0   preserved across a read-modify-write operation.

       24                COMP0           R/W           0   Analog Comparator 2 Clock Gating

     23:19               reserved         RO           0   This bit controls the clock gating for analog comparator 2. If set, the unit
                                                           receives a clock and functions. Otherwise, the unit is unclocked and
                                                           disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                           a bus fault.

                                                           Analog Comparator 1 Clock Gating

                                                           This bit controls the clock gating for analog comparator 1. If set, the unit
                                                           receives a clock and functions. Otherwise, the unit is unclocked and
                                                           disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                           a bus fault.

                                                           Analog Comparator 0 Clock Gating

                                                           This bit controls the clock gating for analog comparator 0. If set, the unit
                                                           receives a clock and functions. Otherwise, the unit is unclocked and
                                                           disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                           a bus fault.

                                                           Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
                                                           preserved across a read-modify-write operation.

96                                                                                                  November 29, 2007

                                                           Preliminary
                                                       LM3S2110 Microcontroller

Bit/Field           Name     Type  Reset  Description
   18              TIMER2    R/W      0
                                          Timer 2 Clock Gating Control
   17              TIMER1    R/W      0
                                          This bit controls the clock gating for General-Purpose Timer module 2.
   16              TIMER0    R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
                                          unclocked and disabled. If the unit is unclocked, reads or writes to the
15:13             reserved   RO      0   unit will generate a bus fault.
   12                I2C0    R/W      0
  11:5                        RO      0   Timer 1 Clock Gating Control
    4              reserved  R/W      0
   3:1               SSI0     RO      0   This bit controls the clock gating for General-Purpose Timer module 1.
    0                        R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
                   reserved               unclocked and disabled. If the unit is unclocked, reads or writes to the
                   UART0                  unit will generate a bus fault.

                                          Timer 0 Clock Gating Control

                                          This bit controls the clock gating for General-Purpose Timer module 0.
                                          If set, the unit receives a clock and functions. Otherwise, the unit is
                                          unclocked and disabled. If the unit is unclocked, reads or writes to the
                                          unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          I2C0 Clock Gating Control

                                          This bit controls the clock gating for I2C module 0. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          SSI0 Clock Gating Control

                                          This bit controls the clock gating for SSI module 0. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          UART0 Clock Gating Control

                                          This bit controls the clock gating for UART module 0. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, reads or writes to the unit will generate
                                          a bus fault.

November 29, 2007                                      97

                                          Preliminary
System Control

               Register 23: Deep Sleep Mode Clock Gating Control Register 1 (DCGC1),
               offset 0x124

               This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
               function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
               disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
               The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
               disabled. It is the responsibility of software to enable the ports necessary for the application. Note
               that these registers may contain more bits than there are interfaces, functions, or units to control.
               This is to assure reasonable code compatibility with other family and future parts. RCGC1 is the
               clock configuration register for running operation, SCGC1 for Sleep operation, and DCGC1 for
               Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
               specifies that the system uses sleep modes.

Deep Sleep Mode Clock Gating Control Register 1 (DCGC1)

Base 0x400F.E000
Offset 0x124
Type R/W, reset 0x00000000

       31       30       29        28    27    26   25     24           23  22  21        20    19  18        17   16

                         reserved              COMP2 COMP1 COMP0                reserved            TIMER2 TIMER1 TIMER0

    Type RO     RO       RO        RO    RO    R/W  R/W    R/W       RO     RO  RO        RO    RO  R/W       R/W  R/W

Reset  0        0        0         0     0     0    0      0            0   0   0         0     0   0         0    0

       15       14       13        12    11    10   9      8            7   6   5         4     3   2         1        0

               reserved            I2C0                    reserved                       SSI0      reserved       UART0

    Type RO     RO       RO        R/W   RO    RO   RO     RO        RO     RO  RO        R/W   RO  RO        RO    R/W
                                                                                                                       0
Reset  0        0        0         0     0     0    0      0            0   0   0         0     0   0         0

    Bit/Field             Name           Type       Reset  Description
     31:27               reserved         RO           0
       26                COMP2           R/W           0   Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
       25                COMP1           R/W           0   preserved across a read-modify-write operation.

       24                COMP0           R/W           0   Analog Comparator 2 Clock Gating

     23:19               reserved         RO           0   This bit controls the clock gating for analog comparator 2. If set, the unit
                                                           receives a clock and functions. Otherwise, the unit is unclocked and
                                                           disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                           a bus fault.

                                                           Analog Comparator 1 Clock Gating

                                                           This bit controls the clock gating for analog comparator 1. If set, the unit
                                                           receives a clock and functions. Otherwise, the unit is unclocked and
                                                           disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                           a bus fault.

                                                           Analog Comparator 0 Clock Gating

                                                           This bit controls the clock gating for analog comparator 0. If set, the unit
                                                           receives a clock and functions. Otherwise, the unit is unclocked and
                                                           disabled. If the unit is unclocked, reads or writes to the unit will generate
                                                           a bus fault.

                                                           Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
                                                           preserved across a read-modify-write operation.

98                                                                                                  November 29, 2007

                                                           Preliminary
                                                       LM3S2110 Microcontroller

Bit/Field           Name     Type  Reset  Description
   18              TIMER2    R/W      0
                                          Timer 2 Clock Gating Control
   17              TIMER1    R/W      0
                                          This bit controls the clock gating for General-Purpose Timer module 2.
   16              TIMER0    R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
                                          unclocked and disabled. If the unit is unclocked, reads or writes to the
15:13             reserved   RO      0   unit will generate a bus fault.
   12                I2C0    R/W      0
  11:5                        RO      0   Timer 1 Clock Gating Control
    4              reserved  R/W      0
   3:1               SSI0     RO      0   This bit controls the clock gating for General-Purpose Timer module 1.
    0                        R/W      0   If set, the unit receives a clock and functions. Otherwise, the unit is
                   reserved               unclocked and disabled. If the unit is unclocked, reads or writes to the
                   UART0                  unit will generate a bus fault.

                                          Timer 0 Clock Gating Control

                                          This bit controls the clock gating for General-Purpose Timer module 0.
                                          If set, the unit receives a clock and functions. Otherwise, the unit is
                                          unclocked and disabled. If the unit is unclocked, reads or writes to the
                                          unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          I2C0 Clock Gating Control

                                          This bit controls the clock gating for I2C module 0. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          SSI0 Clock Gating Control

                                          This bit controls the clock gating for SSI module 0. If set, the unit receives
                                          a clock and functions. Otherwise, the unit is unclocked and disabled. If
                                          the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                          Software should not rely on the value of a reserved bit. To provide
                                          compatibility with future products, the value of a reserved bit should be
                                          preserved across a read-modify-write operation.

                                          UART0 Clock Gating Control

                                          This bit controls the clock gating for UART module 0. If set, the unit
                                          receives a clock and functions. Otherwise, the unit is unclocked and
                                          disabled. If the unit is unclocked, reads or writes to the unit will generate
                                          a bus fault.

November 29, 2007                                      99

                                          Preliminary
System Control

           Register 24: Run Mode Clock Gating Control Register 2 (RCGC2), offset 0x108

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC2 is the
           clock configuration register for running operation, SCGC2 for Sleep operation, and DCGC2 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Run Mode Clock Gating Control Register 2 (RCGC2)

Base 0x400F.E000
Offset 0x108
Type R/W, reset 0x00000000

       31       30          29  28  27          26  25     24           23  22   21   20   19   18   17   16

                                                              reserved

Type RO         RO          RO  RO  RO          RO  RO     RO  RO           RO   RO   RO   RO   RO   RO   RO

Reset  0        0           0   0            0  0   0      0            0   0    0    0    0    0    0    0

       15       14          13  12  11          10  9      8            7   6    5    4    3    2    1    0

                                   reserved                    GPIOH GPIOG GPIOF GPIOE GPIOD GPIOC GPIOB GPIOA

Type RO         RO          RO  RO  RO          RO  RO     RO  R/W          R/W  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0        0           0   0            0  0   0      0            0   0    0    0    0    0    0    0

Bit/Field            Name           Type            Reset  Description
  31:8              reserved         RO                0
    7                GPIOH          R/W                0   Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
    6               GPIOG           R/W                0   preserved across a read-modify-write operation.

    5                GPIOF          R/W                0   Port H Clock Gating Control

    4                GPIOE          R/W                0   This bit controls the clock gating for Port H. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port G Clock Gating Control

                                                           This bit controls the clock gating for Port G. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port F Clock Gating Control

                                                           This bit controls the clock gating for Port F. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port E Clock Gating Control

                                                           This bit controls the clock gating for Port E. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

100                                                                                             November 29, 2007

                                                           Preliminary
                                                    LM3S2110 Microcontroller

Bit/Field          Name   Type  Reset  Description
    3              GPIOD  R/W      0
    2              GPIOC  R/W      0   Port D Clock Gating Control
    1              GPIOB  R/W      0
    0              GPIOA  R/W      0   This bit controls the clock gating for Port D. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port C Clock Gating Control

                                       This bit controls the clock gating for Port C. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port B Clock Gating Control

                                       This bit controls the clock gating for Port B. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port A Clock Gating Control

                                       This bit controls the clock gating for Port A. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

November 29, 2007                                   101

                                       Preliminary
System Control

           Register 25: Sleep Mode Clock Gating Control Register 2 (SCGC2), offset
           0x118

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC2 is the
           clock configuration register for running operation, SCGC2 for Sleep operation, and DCGC2 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Sleep Mode Clock Gating Control Register 2 (SCGC2)

Base 0x400F.E000
Offset 0x118
Type R/W, reset 0x00000000

       31       30          29  28  27          26  25     24           23  22   21   20   19   18   17   16

                                                              reserved

Type RO         RO          RO  RO  RO          RO  RO     RO  RO           RO   RO   RO   RO   RO   RO   RO

Reset  0        0           0   0            0  0   0      0            0   0    0    0    0    0    0    0

       15       14          13  12  11          10  9      8            7   6    5    4    3    2    1    0

                                   reserved                    GPIOH GPIOG GPIOF GPIOE GPIOD GPIOC GPIOB GPIOA

Type RO         RO          RO  RO  RO          RO  RO     RO  R/W          R/W  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0        0           0   0            0  0   0      0            0   0    0    0    0    0    0    0

Bit/Field            Name           Type            Reset  Description
  31:8              reserved         RO                0
    7                GPIOH          R/W                0   Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
    6               GPIOG           R/W                0   preserved across a read-modify-write operation.

    5                GPIOF          R/W                0   Port H Clock Gating Control

    4                GPIOE          R/W                0   This bit controls the clock gating for Port H. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port G Clock Gating Control

                                                           This bit controls the clock gating for Port G. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port F Clock Gating Control

                                                           This bit controls the clock gating for Port F. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                           Port E Clock Gating Control

                                                           This bit controls the clock gating for Port E. If set, the unit receives a
                                                           clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                           the unit is unclocked, reads or writes to the unit will generate a bus fault.

102                                                                                             November 29, 2007

                                                           Preliminary
                                                    LM3S2110 Microcontroller

Bit/Field          Name   Type  Reset  Description
    3              GPIOD  R/W      0
    2              GPIOC  R/W      0   Port D Clock Gating Control
    1              GPIOB  R/W      0
    0              GPIOA  R/W      0   This bit controls the clock gating for Port D. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port C Clock Gating Control

                                       This bit controls the clock gating for Port C. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port B Clock Gating Control

                                       This bit controls the clock gating for Port B. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port A Clock Gating Control

                                       This bit controls the clock gating for Port A. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

November 29, 2007                                   103

                                       Preliminary
System Control

           Register 26: Deep Sleep Mode Clock Gating Control Register 2 (DCGC2),
           offset 0x128

           This register controls the clock gating logic. Each bit controls a clock enable for a given interface,
           function, or unit. If set, the unit receives a clock and functions. Otherwise, the unit is unclocked and
           disabled (saving power). If the unit is unclocked, reads or writes to the unit will generate a bus fault.
           The reset state of these bits is 0 (unclocked) unless otherwise noted, so that all functional units are
           disabled. It is the responsibility of software to enable the ports necessary for the application. Note
           that these registers may contain more bits than there are interfaces, functions, or units to control.
           This is to assure reasonable code compatibility with other family and future parts. RCGC2 is the
           clock configuration register for running operation, SCGC2 for Sleep operation, and DCGC2 for
           Deep-Sleep operation. Setting the ACG bit in the Run-Mode Clock Configuration (RCC) register
           specifies that the system uses sleep modes.

Deep Sleep Mode Clock Gating Control Register 2 (DCGC2)

Base 0x400F.E000
Offset 0x128
Type R/W, reset 0x00000000

       31       30  29        28  27          26  25     24           23  22   21   20   19   18   17   16

                                                            reserved

Type RO         RO  RO        RO  RO          RO  RO     RO  RO           RO   RO   RO   RO   RO   RO   RO

Reset  0        0   0         0            0  0   0      0            0   0    0    0    0    0    0    0

       15       14  13        12  11          10  9      8            7   6    5    4    3    2    1    0

                                 reserved                    GPIOH GPIOG GPIOF GPIOE GPIOD GPIOC GPIOB GPIOA

Type RO         RO  RO        RO  RO          RO  RO     RO  R/W          R/W  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0        0   0         0            0  0   0      0            0   0    0    0    0    0    0    0

Bit/Field            Name         Type            Reset  Description
  31:8              reserved       RO                0
    7                GPIOH        R/W                0   Software should not rely on the value of a reserved bit. To provide
                                                         compatibility with future products, the value of a reserved bit should be
    6               GPIOG         R/W                0   preserved across a read-modify-write operation.

    5                GPIOF        R/W                0   Port H Clock Gating Control

    4                GPIOE        R/W                0   This bit controls the clock gating for Port H. If set, the unit receives a
                                                         clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                         the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                         Port G Clock Gating Control

                                                         This bit controls the clock gating for Port G. If set, the unit receives a
                                                         clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                         the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                         Port F Clock Gating Control

                                                         This bit controls the clock gating for Port F. If set, the unit receives a
                                                         clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                         the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                                         Port E Clock Gating Control

                                                         This bit controls the clock gating for Port E. If set, the unit receives a
                                                         clock and functions. Otherwise, the unit is unclocked and disabled. If
                                                         the unit is unclocked, reads or writes to the unit will generate a bus fault.

104                                                                                           November 29, 2007

                                                         Preliminary
                                                    LM3S2110 Microcontroller

Bit/Field          Name   Type  Reset  Description
    3              GPIOD  R/W      0
    2              GPIOC  R/W      0   Port D Clock Gating Control
    1              GPIOB  R/W      0
    0              GPIOA  R/W      0   This bit controls the clock gating for Port D. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port C Clock Gating Control

                                       This bit controls the clock gating for Port C. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port B Clock Gating Control

                                       This bit controls the clock gating for Port B. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

                                       Port A Clock Gating Control

                                       This bit controls the clock gating for Port A. If set, the unit receives a
                                       clock and functions. Otherwise, the unit is unclocked and disabled. If
                                       the unit is unclocked, reads or writes to the unit will generate a bus fault.

November 29, 2007                                   105

                                       Preliminary
System Control

           Register 27: Software Reset Control 0 (SRCR0), offset 0x040

           Writes to this register are masked by the bits in the Device Capabilities 1 (DC1) register.

Software Reset Control 0 (SRCR0)

Base 0x400F.E000
Offset 0x040
Type R/W, reset 0x00000000

       31       30          29  28        27    26  25            24         23  22        21    20   19  18  17          16
                                                                CAN0                           PWM
                                reserved                         R/W             reserved      R/W    RO     reserved
                                                                                                       0
Type RO         RO          RO  RO        RO    RO  RO             0  RO         RO        RO    0     3  RO  RO          RO
                                                                   8                             4   WDT
Reset  0        0           0   0         0     0            0               0   0         0         R/W  0            0  0
                                                                 RO                             RO     0
       15       14          13  12        11    10           9     0         7   6         5     0        2            1  0

                                                   reserved                                                   reserved

Type RO         RO          RO  RO        RO    RO  RO                RO         RO        RO             RO  RO          RO

Reset  0        0           0   0         0     0            0               0   0         0              0            0  0

Bit/Field            Name                 Type      Reset       Description
31:25              reserved               RO          0
   24                                     R/W          0        Software should not rely on the value of a reserved bit. To provide
23:21               CAN0                  RO          0        compatibility with future products, the value of a reserved bit should be
   20               reserved              R/W          0        preserved across a read-modify-write operation.
  19:4                                     RO          0
    3                 PWM                 R/W          0        CAN0 Reset Control
   2:0              reserved               RO          0        Reset control for CAN unit 0.

                      WDT                                       Software should not rely on the value of a reserved bit. To provide
                    reserved                                    compatibility with future products, the value of a reserved bit should be
                                                                preserved across a read-modify-write operation.

                                                                PWM Reset Control
                                                                Reset control for PWM module.

                                                                Software should not rely on the value of a reserved bit. To provide
                                                                compatibility with future products, the value of a reserved bit should be
                                                                preserved across a read-modify-write operation.

                                                                WDT Reset Control
                                                                Reset control for Watchdog unit.

                                                                Software should not rely on the value of a reserved bit. To provide
                                                                compatibility with future products, the value of a reserved bit should be
                                                                preserved across a read-modify-write operation.

106                                                                                                       November 29, 2007

                                                                Preliminary
                                                                                             LM3S2110 Microcontroller

           Register 28: Software Reset Control 1 (SRCR1), offset 0x044

           Writes to this register are masked by the bits in the Device Capabilities 2 (DC2) register.

Software Reset Control 1 (SRCR1)

Base 0x400F.E000
Offset 0x044
Type R/W, reset 0x00000000

       31  30               29  28    27    26   25     24           23  22  21        20    19  18        17   16

                     reserved               COMP2 COMP1 COMP0                reserved            TIMER2 TIMER1 TIMER0

Type RO    RO               RO  RO    RO    R/W  R/W    R/W       RO     RO  RO        RO    RO  R/W       R/W  R/W

Reset  0   0                0   0     0     0    0      0            0   0   0         0     0   0         0    0

       15  14               13  12    11    10   9      8            7   6   5         4     3   2         1        0

           reserved             I2C0                    reserved                       SSI0      reserved       UART0

Type RO    RO               RO  R/W   RO    RO   RO     RO        RO     RO  RO        R/W   RO  RO        RO    R/W
                                                                                                                    0
Reset  0   0                0   0     0     0    0      0            0   0   0         0     0   0         0

Bit/Field             Name            Type       Reset  Description
31:27               reserved          RO           0
   26                COMP2            R/W           0   Software should not rely on the value of a reserved bit. To provide
   25                COMP1            R/W           0   compatibility with future products, the value of a reserved bit should be
   24                COMP0            R/W           0   preserved across a read-modify-write operation.
23:19               reserved          RO           0
   18                TIMER2           R/W           0   Analog Comp 2 Reset Control
   17                TIMER1           R/W           0   Reset control for analog comparator 2.
   16                TIMER0           R/W           0
15:13               reserved          RO           0   Analog Comp 1 Reset Control
   12                                 R/W           0   Reset control for analog comparator 1.
  11:5                 I2C0            RO           0
                     reserved                           Analog Comp 0 Reset Control
                                                        Reset control for analog comparator 0.

                                                        Software should not rely on the value of a reserved bit. To provide
                                                        compatibility with future products, the value of a reserved bit should be
                                                        preserved across a read-modify-write operation.

                                                        Timer 2 Reset Control
                                                        Reset control for General-Purpose Timer module 2.

                                                        Timer 1 Reset Control
                                                        Reset control for General-Purpose Timer module 1.

                                                        Timer 0 Reset Control
                                                        Reset control for General-Purpose Timer module 0.

                                                        Software should not rely on the value of a reserved bit. To provide
                                                        compatibility with future products, the value of a reserved bit should be
                                                        preserved across a read-modify-write operation.

                                                        I2C0 Reset Control
                                                        Reset control for I2C unit 0.

                                                        Software should not rely on the value of a reserved bit. To provide
                                                        compatibility with future products, the value of a reserved bit should be
                                                        preserved across a read-modify-write operation.

November 29, 2007                                                                                               107

                                                        Preliminary
System Control

Bit/Field        Name     Type  Reset  Description
    4             SSI0    R/W      0
   3:1          reserved   RO      0   SSI0 Reset Control
                                       Reset control for SSI unit 0.
    0           UART0     R/W      0
                                       Software should not rely on the value of a reserved bit. To provide
                                       compatibility with future products, the value of a reserved bit should be
                                       preserved across a read-modify-write operation.

                                       UART0 Reset Control
                                       Reset control for UART unit 0.

108                                                 November 29, 2007

                                       Preliminary
                                                                                           LM3S2110 Microcontroller

           Register 29: Software Reset Control 2 (SRCR2), offset 0x048

           Writes to this register are masked by the bits in the Device Capabilities 4 (DC4) register.

Software Reset Control 2 (SRCR2)

Base 0x400F.E000
Offset 0x048
Type R/W, reset 0x00000000

       31  30               29  28  27          26  25     24           23  22   21   20   19   18   17   16

                                                              reserved

Type RO    RO               RO  RO  RO          RO  RO     RO  RO           RO   RO   RO   RO   RO   RO   RO

Reset  0   0                0   0            0  0   0      0            0   0    0    0    0    0    0    0

       15  14               13  12  11          10  9      8            7   6    5    4    3    2    1    0

                                   reserved                    GPIOH GPIOG GPIOF GPIOE GPIOD GPIOC GPIOB GPIOA

Type RO    RO               RO  RO  RO          RO  RO     RO  R/W          R/W  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0   0                0   0            0  0   0      0            0   0    0    0    0    0    0    0

Bit/Field           Name            Type            Reset  Description
  31:8             reserved          RO                0
    7               GPIOH           R/W                0   Software should not rely on the value of a reserved bit. To provide
    6              GPIOG            R/W                0   compatibility with future products, the value of a reserved bit should be
    5               GPIOF           R/W                0   preserved across a read-modify-write operation.
    4               GPIOE           R/W                0
    3               GPIOD           R/W                0   Port H Reset Control
    2               GPIOC           R/W                0   Reset control for GPIO Port H.
    1               GPIOB           R/W                0
    0               GPIOA           R/W                0   Port G Reset Control
                                                           Reset control for GPIO Port G.

                                                           Port F Reset Control
                                                           Reset control for GPIO Port F.

                                                           Port E Reset Control
                                                           Reset control for GPIO Port E.

                                                           Port D Reset Control
                                                           Reset control for GPIO Port D.

                                                           Port C Reset Control
                                                           Reset control for GPIO Port C.

                                                           Port B Reset Control
                                                           Reset control for GPIO Port B.

                                                           Port A Reset Control
                                                           Reset control for GPIO Port A.

November 29, 2007                                                                                         109

                                                           Preliminary
Internal Memory

7 Internal Memory

                The LM3S2110 microcontroller comes with 16 KB of bit-banded SRAM and 64 KB of flash memory.
                The flash controller provides a user-friendly interface, making flash programming a simple task.
                Flash protection can be applied to the flash memory on a 2-KB block basis.

7.1 Block Diagram

       Figure 7-1. Flash Block Diagram

                                                    Flash Timing
                                                       USECRL

                 Cortex-M3   ICode                  Flash Control
                             DCode
                                                          FMA
                                                          FMD                      Flash Array
                                                          FMC
                 System Bus                              FCRIS
                                                          FCIM
                                                       FCMISC

                 Bridge      APB

                 SRAM Array       Flash Protection                 User Registers
                                                                    USER_DBG
                                       FMPREn                      USER_REG0
                                       FMPPEn                      USER_REG1

7.2    Functional Description

7.2.1  This section describes the functionality of both the flash and SRAM memories.

       SRAM Memory

       The internal SRAM of the Stellaris devices is located at address 0x2000.0000 of the device memory
       map. To reduce the number of time consuming read-modify-write (RMW) operations, ARM has
       introduced bit-banding technology in the Cortex-M3 processor. With a bit-band-enabled processor,
       certain regions in the memory map (SRAM and peripheral space) can use address aliases to access
       individual bits in a single, atomic operation.

       The bit-band alias is calculated by using the formula:

110                                                                                November 29, 2007

                                        Preliminary
                                LM3S2110 Microcontroller

7.2.2    bit-band alias = bit-band base + (byte offset * 32) + (bit number * 4)
7.2.2.1
7.2.2.2  For example, if bit 3 at address 0x2000.1000 is to be modified, the bit-band alias is calculated as:

         0x2200.0000 + (0x1000 * 32) + (3 * 4) = 0x2202.000C

         With the alias address calculated, an instruction performing a read/write to address 0x2202.000C
         allows direct access to only bit 3 of the byte at address 0x2000.1000.

         For details about bit-banding, please refer to Chapter 4, "Memory Map" in the ARM CortexTM-M3
         Technical Reference Manual.

         Flash Memory

         The flash is organized as a set of 1-KB blocks that can be individually erased. Erasing a block
         causes the entire contents of the block to be reset to all 1s. An individual 32-bit word can be
         programmed to change bits that are currently 1 to a 0. These blocks are paired into a set of 2-KB
         blocks that can be individually protected. The protection allows blocks to be marked as read-only
         or execute-only, providing different levels of code protection. Read-only blocks cannot be erased
         or programmed, protecting the contents of those blocks from being modified. Execute-only blocks
         cannot be erased or programmed, and can only be read by the controller instruction fetch mechanism,
         protecting the contents of those blocks from being read by either the controller or by a debugger.

         See also "Serial Flash Loader" on page 463 for a preprogrammed flash-resident utility used to
         download code to the flash memory of a device without the use of a debug interface.

         Flash Memory Timing

         The timing for the flash is automatically handled by the flash controller. However, in order to do so,
         it must know the clock rate of the system in order to time its internal signals properly. The number
         of clock cycles per microsecond must be provided to the flash controller for it to accomplish this
         timing. It is software's responsibility to keep the flash controller updated with this information via the
         USec Reload (USECRL) register.

         On reset, the USECRL register is loaded with a value that configures the flash timing so that it works
         with the maximum clock rate of the part. If software changes the system operating frequency, the
         new operating frequency minus 1 (in MHz) must be loaded into USECRL before any flash
         modifications are attempted. For example, if the device is operating at a speed of 20 MHz, a value
         of 0x13 (20-1) must be written to the USECRL register.

         Flash Memory Protection

         The user is provided two forms of flash protection per 2-KB flash blocks in one pair of 32-bit wide
         registers. The protection policy for each form is controlled by individual bits (per policy per block)
         in the FMPPEn and FMPREn registers.

          Flash Memory Protection Program Enable (FMPPEn): If set, the block may be programmed
             (written) or erased. If cleared, the block may not be changed.

          Flash Memory Protection Read Enable (FMPREn): If set, the block may be executed or read
             by software or debuggers. If cleared, the block may only be executed. The contents of the memory
             block are prohibited from being accessed as data and traversing the DCode bus.

         The policies may be combined as shown in Table 7-1 on page 112.

November 29, 2007               111

                   Preliminary
Internal Memory

         Table 7-1. Flash Protection Policy Combinations

         FMPPEn FMPREn Protection

                 0  0 Execute-only protection. The block may only be executed and may not be written or erased. This mode

                    is used to protect code.

                 1  0 The block may be written, erased or executed, but not read. This combination is unlikely to be used.

                 0  1 Read-only protection. The block may be read or executed but may not be written or erased. This mode

                    is used to lock the block from further modification while allowing any read or execute access.

                 1  1 No protection. The block may be written, erased, executed or read.

         An access that attempts to program or erase a PE-protected block is prohibited. A controller interrupt
         may be optionally generated (by setting the AMASK bit in the FIM register) to alert software developers
         of poorly behaving software during the development and debug phases.

         An access that attempts to read an RE-protected block is prohibited. Such accesses return data
         filled with all 0s. A controller interrupt may be optionally generated to alert software developers of
         poorly behaving software during the development and debug phases.

         The factory settings for the FMPREn and FMPPEn registers are a value of 1 for all implemented
         banks. This implements a policy of open access and programmability. The register bits may be
         changed by writing the specific register bit. The changes are not permanent until the register is
         committed (saved), at which point the bit change is permanent. If a bit is changed from a 1 to a 0
         and not committed, it may be restored by executing a power-on reset sequence. Details on
         programming these bits are discussed in "Nonvolatile Register Programming" on page 113.

7.3 Flash Memory Initialization and Configuration

7.3.1    Flash Programming
7.3.1.1
         The Stellaris devices provide a user-friendly interface for flash programming. All erase/program
         operations are handled via three registers: FMA, FMD, and FMC.

         To program a 32-bit word

         1. Write source data to the FMD register.

         2. Write the target address to the FMA register.

         3. Write the flash write key and the WRITE bit (a value of 0xA442.0001) to the FMC register.

7.3.1.2  4. Poll the FMC register until the WRITE bit is cleared.

         To perform an erase of a 1-KB page

         1. Write the page address to the FMA register.

         2. Write the flash write key and the ERASE bit (a value of 0xA442.0002) to the FMC register.

7.3.1.3  3. Poll the FMC register until the ERASE bit is cleared.

         To perform a mass erase of the flash

         1. Write the flash write key and the MERASE bit (a value of 0xA442.0004) to the FMC register.

         2. Poll the FMC register until the MERASE bit is cleared.

112                                                                                       November 29, 2007

                                              Preliminary
                                                                       LM3S2110 Microcontroller

7.3.2  Nonvolatile Register Programming

       This section discusses how to update registers that are resident within the flash memory itself.
       These registers exist in a separate space from the main flash array and are not affected by an
       ERASE or MASS ERASE operation. These nonvolatile registers are updated by using the COMT bit
       in the FMC register to activate a write operation. For the USER_DBG register, the data to be written
       must be loaded into the FMD register before it is "committed". All other registers are R/W and can
       have their operation tried before committing them to nonvolatile memory.

       Important: These registers can only have bits changed from 1 to 0 by the user and there is no
                       mechanism for the user to erase them back to a 1 value.

       In addition, the USER_REG0, USER_REG1, and USER_DBG use bit 31 (NW) of their respective
       registers to indicate that they are available for user write. These three registers can only be written
       once whereas the flash protection registers may be written multiple times. Table 7-2 on page 113
       provides the FMA address required for commitment of each of the registers and the source of the
       data to be written when the COMT bit of the FMC register is written with a value of 0xA442.0008.
       After writing the COMT bit, the user may poll the FMC register to wait for the commit operation to
       complete.

       Table 7-2. Flash Resident Registersa

       Register to be Committed FMA Value Data Source

       FMPRE0                  0x0000.0000 FMPRE0

       FMPRE1                  0x0000.0002 FMPRE1

       FMPRE2                  0x0000.0004 FMPRE2

       FMPRE3                  0x0000.0008 FMPRE3

       FMPPE0                  0x0000.0001 FMPPE0

       FMPPE1                  0x0000.0003 FMPPE1

       FMPPE2                  0x0000.0005 FMPPE2

       FMPPE3                  0x0000.0007 FMPPE3

       USER_REG0               0x8000.0000 USER_REG0

       USER_REG1               0x8000.0001 USER_REG1

       USER_DBG                0x7510.0000 FMD

       a. Which FMPREn and FMPPEn registers are available depend on the flash size of your particular Stellaris device.

7.4 Register Map

                Table 7-3 on page 113 lists the Flash memory and control registers. The offset listed is a hexadecimal
                increment to the register's address. The FMA, FMD, FMC, FCRIS, FCIM, and FCMISC registers
                are relative to the Flash control base address of 0x400F.D000. The FMPREn, FMPPEn, USECRL,
                USER_DBG, and USER_REGn registers are relative to the System Control base address of
                0x400F.E000.

Table 7-3. Flash Register Map

Offset Name                    Type  Reset         Description         See
                                                                       page
Flash Control Offset
                                                                        115
0x000 FMA                      R/W   0x0000.0000 Flash Memory Address

November 29, 2007                                                                                                         113

                                     Preliminary
Internal Memory

  Offset Name           Type      Reset    Description                                         See
                                                                                               page
  0x004 FMD             R/W   0x0000.0000  Flash Memory Data                                    116
  0x008 FMC             R/W   0x0000.0000  Flash Memory Control                                 117
  0x00C FCRIS            RO   0x0000.0000  Flash Controller Raw Interrupt Status                119
  0x010 FCIM            R/W   0x0000.0000  Flash Controller Interrupt Mask                      120
  0x014 FCMISC         R/W1C  0x0000.0000  Flash Controller Masked Interrupt Status and Clear   121
System Control Offset
  0x130 FMPRE0         R/W    0xFFFF.FFFF Flash Memory Protection Read Enable 0                123
  0x200 FMPRE0
  0x134 FMPPE0         R/W    0xFFFF.FFFF Flash Memory Protection Read Enable 0                123
  0x400 FMPPE0
  0x140 USECRL         R/W    0xFFFF.FFFF Flash Memory Protection Program Enable 0             124
  0x1D0 USER_DBG
  0x1E0 USER_REG0      R/W    0xFFFF.FFFF Flash Memory Protection Program Enable 0             124
  0x1E4 USER_REG1
  0x204 FMPRE1         R/W    0x16         USec Reload                                         122
  0x208 FMPRE2
  0x20C FMPRE3         R/W    0xFFFF.FFFE User Debug                                           125
  0x404 FMPPE1
  0x408 FMPPE2         R/W    0xFFFF.FFFF User Register 0                                      126
  0x40C FMPPE3
                       R/W    0xFFFF.FFFF User Register 1                                      127

                       R/W    0x0000.0000 Flash Memory Protection Read Enable 1                128

                       R/W    0x0000.0000 Flash Memory Protection Read Enable 2                129

                       R/W    0x0000.0000 Flash Memory Protection Read Enable 3                130

                       R/W    0x0000.0000 Flash Memory Protection Program Enable 1             131

                       R/W    0x0000.0000 Flash Memory Protection Program Enable 2             132

                       R/W    0x0000.0000 Flash Memory Protection Program Enable 3             133

7.5 Flash Register Descriptions (Flash Control Offset)

                The remainder of this section lists and describes the Flash Memory registers, in numerical order by
                address offset. Registers in this section are relative to the Flash control base address of 0x400F.D000.

114                                                                              November 29, 2007

                                    Preliminary
                                                                                         LM3S2110 Microcontroller

           Register 1: Flash Memory Address (FMA), offset 0x000

           During a write operation, this register contains a 4-byte-aligned address and specifies where the
           data is written. During erase operations, this register contains a 1 KB-aligned address and specifies
           which page is erased. Note that the alignment requirements must be met by software or the results
           of the operation are unpredictable.

Flash Memory Address (FMA)

Base 0x400F.D000
Offset 0x000
Type R/W, reset 0x0000.0000

       31  30                29   28   27    26   25     24           23  22   21   20   19   18   17   16

                                                            reserved

Type RO    RO                RO   RO   RO    RO   RO     RO   RO          RO   RO   RO   RO   RO   RO   RO

Reset  0   0                 0    0    0     0    0      0            0   0    0    0    0    0    0    0

       15  14                13   12   11    10   9      8            7   6    5    4    3    2    1    0

                                                            OFFSET

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W    R/W  R/W         R/W  R/W  R/W  R/W  R/W  R/W  R/W

Reset  0   0                 0    0    0     0    0      0            0   0    0    0    0    0    0    0

Bit/Field           Name               Type       Reset  Description
31:16             reserved             RO         0x0
                                                         Software should not rely on the value of a reserved bit. To provide
  15:0             OFFSET              R/W         0x0   compatibility with future products, the value of a reserved bit should be
                                                         preserved across a read-modify-write operation.

                                                         Address Offset

                                                         Address offset in flash where operation is performed, except for
                                                         nonvolatile registers (see "Nonvolatile Register Programming" on page
                                                         113 for details on values for this field).

November 29, 2007                                                                                       115

                                                         Preliminary
Internal Memory

           Register 2: Flash Memory Data (FMD), offset 0x004

           This register contains the data to be written during the programming cycle or read during the read
           cycle. Note that the contents of this register are undefined for a read access of an execute-only
           block. This register is not used during the erase cycles.

Flash Memory Data (FMD)

Base 0x400F.D000
Offset 0x004
Type R/W, reset 0x0000.0000

       31  30                29   28   27    26   25     24           23  22   21         20   19   18   17   16

                                                              DATA

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W    R/W        R/W   R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0         0           0    0    0     0    0      0            0   0    0          0    0    0    0    0

       15  14                13   12   11    10   9      8            7   6    5          4    3    2    1    0

                                                              DATA

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W    R/W        R/W   R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0         0           0    0    0     0    0      0            0   0    0          0    0    0    0    0

Bit/Field           Name               Type       Reset  Description
  31:0              DATA               R/W         0x0   Data Value
                                                         Data value for write operation.

116                                                                                                 November 29, 2007

                                                         Preliminary
                                                                                        LM3S2110 Microcontroller

           Register 3: Flash Memory Control (FMC), offset 0x008

           When this register is written, the flash controller initiates the appropriate access cycle for the location
           specified by the Flash Memory Address (FMA) register (see page 115). If the access is a write
           access, the data contained in the Flash Memory Data (FMD) register (see page 116) is written.

           This is the final register written and initiates the memory operation. There are four control bits in the
           lower byte of this register that, when set, initiate the memory operation. The most used of these
           register bits are the ERASE and WRITE bits.

           It is a programming error to write multiple control bits and the results of such an operation are
           unpredictable.

Flash Memory Control (FMC)

Base 0x400F.D000
Offset 0x008
Type R/W, reset 0x0000.0000

       31  30                29  28  27    26  25          24           23  22  21  20  19   18   17   16

                                                              WRKEY

Type WO    WO                WO  WO  WO    WO  WO          WO  WO           WO  WO  WO  WO   WO   WO   WO

Reset  0   0                 0   0   0     0            0  0            0   0   0   0   0    0    0    0

       15  14                13  12  11    10           9  8            7   6   5   4   3    2    1    0

                                              reserved                                  COMT MERASE ERASE WRITE

Type RO    RO                RO  RO  RO    RO  RO          RO  RO           RO  RO  RO  R/W  R/W  R/W  R/W

Reset  0   0                 0   0   0     0            0  0            0   0   0   0   0    0    0    0

Bit/Field            Name            Type      Reset       Description
31:16             WRKEY             WO         0x0
  15:4             reserved           RO        0x0        Flash Write Key
    3               COMT             R/W
                                                  0        This field contains a write key, which is used to minimize the incidence
    2              MERASE            R/W                   of accidental flash writes. The value 0xA442 must be written into this
                                                  0        field for a write to occur. Writes to the FMC register without this WRKEY
                                                           value are ignored. A read of this field returns the value 0.

                                                           Software should not rely on the value of a reserved bit. To provide
                                                           compatibility with future products, the value of a reserved bit should be
                                                           preserved across a read-modify-write operation.

                                                           Commit Register Value

                                                           Commit (write) of register value to nonvolatile storage. A write of 0 has
                                                           no effect on the state of this bit.

                                                           If read, the state of the previous commit access is provided. If the
                                                           previous commit access is complete, a 0 is returned; otherwise, if the
                                                           commit access is not complete, a 1 is returned.

                                                           This can take up to 50 s.

                                                           Mass Erase Flash Memory

                                                           If this bit is set, the flash main memory of the device is all erased. A
                                                           write of 0 has no effect on the state of this bit.

                                                           If read, the state of the previous mass erase access is provided. If the
                                                           previous mass erase access is complete, a 0 is returned; otherwise, if
                                                           the previous mass erase access is not complete, a 1 is returned.

                                                           This can take up to 250 ms.

November 29, 2007                                                                                      117

                                                           Preliminary
Internal Memory

Bit/Field         Name  Type  Reset  Description
    1            ERASE  R/W      0
                                     Erase a Page of Flash Memory
    0            WRITE  R/W      0
                                     If this bit is set, the page of flash main memory as specified by the
                                     contents of FMA is erased. A write of 0 has no effect on the state of this
                                     bit.

                                     If read, the state of the previous erase access is provided. If the previous
                                     erase access is complete, a 0 is returned; otherwise, if the previous
                                     erase access is not complete, a 1 is returned.

                                     This can take up to 25 ms.

                                     Write a Word into Flash Memory

                                     If this bit is set, the data stored in FMD is written into the location as
                                     specified by the contents of FMA. A write of 0 has no effect on the state
                                     of this bit.

                                     If read, the state of the previous write update is provided. If the previous
                                     write access is complete, a 0 is returned; otherwise, if the write access
                                     is not complete, a 1 is returned.

                                     This can take up to 50 s.

118                                               November 29, 2007

                                     Preliminary
                                                                                           LM3S2110 Microcontroller

           Register 4: Flash Controller Raw Interrupt Status (FCRIS), offset 0x00C

           This register indicates that the flash controller has an interrupt condition. An interrupt is only signaled
           if the corresponding FCIM register bit is set.

Flash Controller Raw Interrupt Status (FCRIS)

Base 0x400F.D000
Offset 0x00C
Type RO, reset 0x0000.0000

       31  30               29  28  27    26      25     24           23       22  21  20  19  18  17  16

                                                                  reserved

Type RO    RO               RO  RO  RO    RO      RO     RO       RO           RO  RO  RO  RO  RO  RO  RO

Reset  0   0                0   0   0          0  0            0            0  0   0   0   0   0   0   0

       15  14               13  12  11    10      9            8            7  6   5   4   3   2   1   0

                                                     reserved                                      PRIS ARIS

Type RO    RO               RO  RO  RO    RO      RO     RO       RO           RO  RO  RO  RO  RO  RO  RO

Reset  0   0                0   0   0          0  0            0            0  0   0   0   0   0   0   0

Bit/Field           Name            Type          Reset  Description
  31:2             reserved          RO           0x00
    1                                RO                  Software should not rely on the value of a reserved bit. To provide
                     PRIS                            0   compatibility with future products, the value of a reserved bit should be
    0                                RO                  preserved across a read-modify-write operation.
                     ARIS                            0
                                                         Programming Raw Interrupt Status

                                                         This bit indicates the current state of the programming cycle. If set, the
                                                         programming cycle completed; if cleared, the programming cycle has
                                                         not completed. Programming cycles are either write or erase actions
                                                         generated through the Flash Memory Control (FMC) register bits (see
                                                         page 117).

                                                         Access Raw Interrupt Status

                                                         This bit indicates if the flash was improperly accessed. If set, the program
                                                         tried to access the flash counter to the policy as set in the Flash Memory
                                                         Protection Read Enable (FMPREn) and Flash Memory Protection
                                                         Program Enable (FMPPEn) registers. Otherwise, no access has tried
                                                         to improperly access the flash.

November 29, 2007                                                                                      119

                                                         Preliminary
Internal Memory

           Register 5: Flash Controller Interrupt Mask (FCIM), offset 0x010

           This register controls whether the flash controller generates interrupts to the controller.

Flash Controller Interrupt Mask (FCIM)

Base 0x400F.D000
Offset 0x010
Type R/W, reset 0x0000.0000

       31  30                29  28  27     26  25     24           23       22  21  20  19  18         17   16

                                                                reserved

Type RO    RO                RO  RO  RO     RO  RO     RO       RO           RO  RO  RO  RO  RO         RO   RO

Reset  0         0           0   0      0   0   0            0            0  0   0   0   0   0          0    0

       15  14                13  12     11  10  9            8            7  6   5   4   3   2          1    0

                                                   reserved                                      PMASK AMASK

Type RO    RO                RO  RO  RO     RO  RO     RO       RO           RO  RO  RO  RO  RO         R/W  R/W

Reset  0         0           0   0      0   0   0            0            0  0   0   0   0   0          0    0

Bit/Field            Name            Type       Reset  Description
  31:2              reserved          RO        0x00
    1               PMASK            R/W               Software should not rely on the value of a reserved bit. To provide
                                                   0   compatibility with future products, the value of a reserved bit should be
    0               AMASK            R/W               preserved across a read-modify-write operation.
                                                   0
                                                       Programming Interrupt Mask

                                                       This bit controls the reporting of the programming raw interrupt status
                                                       to the controller. If set, a programming-generated interrupt is promoted
                                                       to the controller. Otherwise, interrupts are recorded but suppressed from
                                                       the controller.

                                                       Access Interrupt Mask

                                                       This bit controls the reporting of the access raw interrupt status to the
                                                       controller. If set, an access-generated interrupt is promoted to the
                                                       controller. Otherwise, interrupts are recorded but suppressed from the
                                                       controller.

120                                                                                          November 29, 2007

                                                       Preliminary
                                                                                       LM3S2110 Microcontroller

           Register 6: Flash Controller Masked Interrupt Status and Clear (FCMISC),
           offset 0x014

           This register provides two functions. First, it reports the cause of an interrupt by indicating which
           interrupt source or sources are signalling the interrupt. Second, it serves as the method to clear the
           interrupt reporting.

Flash Controller Masked Interrupt Status and Clear (FCMISC)

Base 0x400F.D000
Offset 0x014
Type R/W1C, reset 0x0000.0000

       31  30      29          28  27     26  25     24           23       22  21  20  19  18  17  16

                                                              reserved

Type RO    RO      RO          RO  RO     RO  RO     RO       RO           RO  RO  RO  RO  RO  RO  RO

Reset  0   0       0           0   0      0   0            0            0  0   0   0   0   0   0   0

       15  14      13          12  11     10  9            8            7  6   5   4   3   2   1   0

                                                 reserved                                      PMISC AMISC

Type RO    RO      RO          RO  RO     RO  RO     RO       RO           RO  RO  RO  RO  RO R/W1C R/W1C

Reset  0   0       0           0   0      0   0            0            0  0   0   0   0   0   0   0

Bit/Field           Name            Type      Reset  Description
  31:2             reserved          RO       0x00
    1               PMISC          R/W1C             Software should not rely on the value of a reserved bit. To provide
                                                 0   compatibility with future products, the value of a reserved bit should be
    0               AMISC          R/W1C             preserved across a read-modify-write operation.
                                                 0
                                                     Programming Masked Interrupt Status and Clear

                                                     This bit indicates whether an interrupt was signaled because a
                                                     programming cycle completed and was not masked. This bit is cleared
                                                     by writing a 1. The PRIS bit in the FCRIS register (see page 119) is also
                                                     cleared when the PMISC bit is cleared.

                                                     Access Masked Interrupt Status and Clear

                                                     This bit indicates whether an interrupt was signaled because an improper
                                                     access was attempted and was not masked. This bit is cleared by writing
                                                     a 1. The ARIS bit in the FCRIS register is also cleared when the AMISC
                                                     bit is cleared.

7.6 Flash Register Descriptions (System Control Offset)

                The remainder of this section lists and describes the Flash Memory registers, in numerical order by
                address offset. Registers in this section are relative to the System Control base address of
                0x400F.E000.

November 29, 2007                                                                                  121

                                                     Preliminary
Internal Memory

           Register 7: USec Reload (USECRL), offset 0x140

           Note: Offset is relative to System Control base address of 0x400F.E000

           This register is provided as a means of creating a 1-s tick divider reload value for the flash controller.
           The internal flash has specific minimum and maximum requirements on the length of time the high
           voltage write pulse can be applied. It is required that this register contain the operating frequency
           (in MHz -1) whenever the flash is being erased or programmed. The user is required to change this
           value if the clocking conditions are changed for a flash erase/program operation.

USec Reload (USECRL)

Base 0x400F.E000
Offset 0x140
Type R/W, reset 0x16

       31             30  29        28  27          26  25     24           23  22   21   20         19   18   17   16

                                                                  reserved

Type RO               RO  RO        RO  RO          RO  RO     RO  RO           RO   RO   RO         RO   RO   RO   RO

Reset  0              0   0         0            0  0   0      0            0   0    0    0          0    0    0    0

       15             14  13        12  11          10  9      8            7   6    5    4          3    2    1    0

                                       reserved                                                USEC

Type RO               RO  RO        RO  RO          RO  RO     RO  R/W          R/W  R/W  R/W        R/W  R/W  R/W  R/W

Reset  0              0   0         0            0  0   0      0            0   0    0    1          1    0    0    0

Bit/Field                  Name         Type            Reset  Description
  31:8                    reserved       RO             0x00
                                                               Software should not rely on the value of a reserved bit. To provide
   7:0                     USEC         R/W             0x18   compatibility with future products, the value of a reserved bit should be
                                                               preserved across a read-modify-write operation.

                                                               Microsecond Reload Value

                                                               MHz -1 of the controller clock when the flash is being erased or
                                                               programmed.

                                                               USEC should be set to 0x18 (24 MHz) whenever the flash is being erased
                                                               or programmed.

122                                                                                                       November 29, 2007

                                                               Preliminary
                                                                                          LM3S2110 Microcontroller

           Register 8: Flash Memory Protection Read Enable 0 (FMPRE0), offset 0x130
           and 0x200

           Note: This register is aliased for backwards compatability.

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register stores the read-only protection bits for each 2-KB flash block (FMPPEn stores the
           execute-only bits). This register is loaded during the power-on reset sequence. The factory settings
           for the FMPREn and FMPPEn registers are a value of 1 for all implemented banks. This achieves
           a policy of open access and programmability. The register bits may be changed by writing the
           specific register bit. However, this register is R/W0; the user can only change the protection bit from
           a 1 to a 0 (and may NOT change a 0 to a 1). The changes are not permanent until the register is
           committed (saved), at which point the bit change is permanent. If a bit is changed from a 1 to a 0
           and not committed, it may be restored by executing a power-on reset sequence. For additional
           information, see the "Flash Memory Protection" section.

Flash Memory Protection Read Enable 0 (FMPRE0)

Base 0x400F.D000
Offset 0x130 and 0x200
Type R/W, reset 0xFFFF.FFFF

       31  30                29  28   27    26   25   24          23  22   21      20     19   18   17   16

                                                      READ_ENABLE

Type R/W   R/W     R/W           R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W     R/W    R/W  R/W  R/W  R/W

Reset  1   1                 1   1    1     1    1    1           1   1    1       1      1    1    1    1

       15  14                13  12   11    10   9    8           7   6    5       4      3    2    1    0

                                                      READ_ENABLE

Type R/W   R/W     R/W           R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W     R/W    R/W  R/W  R/W  R/W

Reset  1   1                 1   1    1     1    1    1           1   1    1       1      1    1    1    1

Bit/Field        Name                 Type       Reset Description
  31:0     READ_ENABLE
                                      R/W 0xFFFFFFFF Flash Read Enable

                                                                    Enables 2-KB flash blocks to be executed or read. The policies may be
                                                                    combined as shown in the table "Flash Protection Policy Combinations".

                                                      Value           Description

                                                      0xFFFFFFFF Enables 64 KB of flash.

November 29, 2007                                                                                        123

                                                     Preliminary
Internal Memory

           Register 9: Flash Memory Protection Program Enable 0 (FMPPE0), offset
           0x134 and 0x400

           Note: This register is aliased for backwards compatability.

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register stores the execute-only protection bits for each 2-KB flash block (FMPREn stores the
           execute-only bits). This register is loaded during the power-on reset sequence. The factory settings
           for the FMPREn and FMPPEn registers are a value of 1 for all implemented banks. This achieves
           a policy of open access and programmability. The register bits may be changed by writing the
           specific register bit. However, this register is R/W0; the user can only change the protection bit from
           a 1 to a 0 (and may NOT change a 0 to a 1). The changes are not permanent until the register is
           committed (saved), at which point the bit change is permanent. If a bit is changed from a 1 to a 0
           and not committed, it may be restored by executing a power-on reset sequence. For additional
           information, see the "Flash Memory Protection" section.

Flash Memory Protection Program Enable 0 (FMPPE0)

Base 0x400F.D000
Offset 0x134 and 0x400
Type R/W, reset 0xFFFF.FFFF

       31  30                29  28   27    26   25   24          23  22   21      20     19   18   17   16

                                                      PROG_ENABLE

Type R/W   R/W      R/W          R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W     R/W    R/W  R/W  R/W  R/W

Reset  1         1           1   1    1     1    1    1           1   1    1       1      1    1    1    1

       15  14                13  12   11    10   9    8           7   6    5       4      3    2    1    0

                                                      PROG_ENABLE

Type R/W   R/W      R/W          R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W     R/W    R/W  R/W  R/W  R/W

Reset  1         1           1   1    1     1    1    1           1   1    1       1      1    1    1    1

Bit/Field         Name                Type       Reset Description
  31:0     PROG_ENABLE
                                      R/W 0xFFFFFFFF Flash Programming Enable

                                                                    Configures 2-KB flash blocks to be execute only. The policies may be
                                                                    combined as shown in the table "Flash Protection Policy Combinations".

                                                      Value           Description

                                                      0xFFFFFFFF Enables 64 KB of flash.

124                                                                                            November 29, 2007

                                                     Preliminary
                                                                                      LM3S2110 Microcontroller

           Register 10: User Debug (USER_DBG), offset 0x1D0

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register provides a write-once mechanism to disable external debugger access to the device
           in addition to 27 additional bits of user-defined data. The DBG0 bit (bit 0) is set to 0 from the factory
           and the DBG1 bit (bit 1) is set to 1, which enables external debuggers. Changing the DBG1 bit to 0
           disables any external debugger access to the device permanently, starting with the next power-up
           cycle of the device. The NOTWRITTEN bit (bit 31) indicates that the register is available to be written
           and is controlled through hardware to ensure that the register is only written once.

User Debug (USER_DBG)

Base 0x400F.E000
Offset 0x1D0
Type R/W, reset 0xFFFF.FFFE

       31  30      29        28   27    26      25        24     23  22     21   20   19   18               17   16

       NW                                                      DATA

Type R/W   R/W     R/W       R/W  R/W   R/W  R/W          R/W  R/W   R/W    R/W  R/W  R/W  R/W              R/W  R/W

Reset  1   1       1         1    1     1       1         1      1   1      1    1    1    1                1    1

       15  14      13        12   11    10      9         8      7   6      5    4    3    2                1    0

                                                    DATA                                                    DBG1 DBG0

Type R/W   R/W     R/W       R/W  R/W   R/W  R/W          R/W  R/W   R/W    R/W  R/W  R/W  R/W              R/W  R/W

Reset  1   1       1         1    1     1       1         1      1   1      1    1    1    1                1    0

Bit/Field          Name           Type       Reset Description
   31               NW
  30:2             DATA           R/W        1      User Debug Not Written

    1              DBG1                             Specifies that this 32-bit dword has not been written.
    0              DBG0
                                  R/W 0x1FFFFFFF User Data

                                                                Contains the user data value. This field is initialized to all 1s and can
                                                                only be written once.

                                  R/W        1      Debug Control 1

                                                    The DBG1 bit must be 1 and DBG0 must be 0 for debug to be available.

                                  R/W        0      Debug Control 0

                                                    The DBG1 bit must be 1 and DBG0 must be 0 for debug to be available.

November 29, 2007                                                                                                125

                                                    Preliminary
Internal Memory

           Register 11: User Register 0 (USER_REG0), offset 0x1E0

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register provides 31 bits of user-defined data that is non-volatile and can only be written once.
           Bit 31 indicates that the register is available to be written and is controlled through hardware to
           ensure that the register is only written once. The write-once characteristics of this register are useful
           for keeping static information like communication addresses that need to be unique per part and
           would otherwise require an external EEPROM or other non-volatile device.

User Register 0 (USER_REG0)

Base 0x400F.E000
Offset 0x1E0
Type R/W, reset 0xFFFF.FFFF

       31  30                29  28   27    26      25  24           23  22   21   20   19   18                 17   16

       NW                                                    DATA

Type R/W   R/W      R/W          R/W  R/W   R/W  R/W    R/W        R/W   R/W  R/W  R/W  R/W  R/W                R/W  R/W

Reset  1         1           1   1    1     1       1   1            1   1    1    1    1    1                  1    1

       15  14                13  12   11    10      9   8            7   6    5    4    3    2                  1    0

                                                             DATA

Type R/W   R/W      R/W          R/W  R/W   R/W  R/W    R/W        R/W   R/W  R/W  R/W  R/W  R/W                R/W  R/W

Reset  1         1           1   1    1     1       1   1            1   1    1    1    1    1                  1    1

Bit/Field           Name              Type       Reset Description
   31                NW
                                      R/W        1      Not Written
  30:0              DATA
                                                        Specifies that this 32-bit dword has not been written.

                                      R/W 0x7FFFFFFF User Data

                                                                    Contains the user data value. This field is initialized to all 1s and can
                                                                    only be written once.

126                                                                                          November 29, 2007

                                                        Preliminary
                                                                                        LM3S2110 Microcontroller

           Register 12: User Register 1 (USER_REG1), offset 0x1E4

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register provides 31 bits of user-defined data that is non-volatile and can only be written once.
           Bit 31 indicates that the register is available to be written and is controlled through hardware to
           ensure that the register is only written once. The write-once characteristics of this register are useful
           for keeping static information like communication addresses that need to be unique per part and
           would otherwise require an external EEPROM or other non-volatile device.

User Register 1 (USER_REG1)

Base 0x400F.E000
Offset 0x1E4
Type R/W, reset 0xFFFF.FFFF

       31  30                29  28   27    26      25  24           23  22   21   20   19   18                 17   16

       NW                                                    DATA

Type R/W   R/W     R/W           R/W  R/W   R/W  R/W    R/W        R/W   R/W  R/W  R/W  R/W  R/W                R/W  R/W

Reset  1   1                 1   1    1     1       1   1            1   1    1    1    1    1                  1    1

       15  14                13  12   11    10      9   8            7   6    5    4    3    2                  1    0

                                                             DATA

Type R/W   R/W     R/W           R/W  R/W   R/W  R/W    R/W        R/W   R/W  R/W  R/W  R/W  R/W                R/W  R/W

Reset  1   1                 1   1    1     1       1   1            1   1    1    1    1    1                  1    1

Bit/Field          Name               Type       Reset Description
   31               NW
                                      R/W        1      Not Written
  30:0             DATA
                                                        Specifies that this 32-bit dword has not been written.

                                      R/W 0x7FFFFFFF User Data

                                                                    Contains the user data value. This field is initialized to all 1s and can
                                                                    only be written once.

November 29, 2007                                                                                                    127

                                                        Preliminary
Internal Memory

           Register 13: Flash Memory Protection Read Enable 1 (FMPRE1), offset 0x204

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register stores the read-only protection bits for each 2-KB flash block (FMPPEn stores the
           execute-only bits). This register is loaded during the power-on reset sequence. The factory settings
           for the FMPREn and FMPPEn registers are a value of 1 for all implemented banks. This achieves
           a policy of open access and programmability. The register bits may be changed by writing the
           specific register bit. However, this register is R/W0; the user can only change the protection bit from
           a 1 to a 0 (and may NOT change a 0 to a 1). The changes are not permanent until the register is
           committed (saved), at which point the bit change is permanent. If a bit is changed from a 1 to a 0
           and not committed, it may be restored by executing a power-on reset sequence. For additional
           information, see the "Flash Memory Protection" section.

Flash Memory Protection Read Enable 1 (FMPRE1)

Base 0x400F.E000
Offset 0x204
Type R/W, reset 0x0000.0000

       31  30                29   28   27    26   25   24          23  22   21         20   19   18   17   16

                                                       READ_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0         0           0    0    0     0    0    0           0   0            0  0    0    0    0    0

       15  14                13   12   11    10   9    8           7   6            5  4    3    2    1    0

                                                       READ_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0         0           0    0    0     0    0    0           0   0            0  0    0    0    0    0

Bit/Field              Name            Type       Reset Description
  31:0           READ_ENABLE
                                       R/W 0x00000000 Flash Read Enable

                                                                     Enables 2-KB flash blocks to be executed or read. The policies may be
                                                                     combined as shown in the table "Flash Protection Policy Combinations".

                                                       Value           Description

                                                       0x00000000 Enables 64 KB of flash.

128                                                                                              November 29, 2007

                                                      Preliminary
                                                                                            LM3S2110 Microcontroller

           Register 14: Flash Memory Protection Read Enable 2 (FMPRE2), offset 0x208

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register stores the read-only protection bits for each 2-KB flash block (FMPPEn stores the
           execute-only bits). This register is loaded during the power-on reset sequence. The factory settings
           for the FMPREn and FMPPEn registers are a value of 1 for all implemented banks. This achieves
           a policy of open access and programmability. The register bits may be changed by writing the
           specific register bit. However, this register is R/W0; the user can only change the protection bit from
           a 1 to a 0 (and may NOT change a 0 to a 1). The changes are not permanent until the register is
           committed (saved), at which point the bit change is permanent. If a bit is changed from a 1 to a 0
           and not committed, it may be restored by executing a power-on reset sequence. For additional
           information, see the "Flash Memory Protection" section.

Flash Memory Protection Read Enable 2 (FMPRE2)

Base 0x400F.E000
Offset 0x208
Type R/W, reset 0x0000.0000

       31  30                29   28   27    26   25   24          23  22   21         20   19   18   17   16

                                                       READ_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0   0                 0    0    0     0    0    0           0   0            0  0    0    0    0    0

       15  14                13   12   11    10   9    8           7   6            5  4    3    2    1    0

                                                       READ_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0   0                 0    0    0     0    0    0           0   0            0  0    0    0    0    0

Bit/Field        Name                  Type       Reset Description
  31:0     READ_ENABLE
                                       R/W 0x00000000 Flash Read Enable

                                                                     Enables 2-KB flash blocks to be executed or read. The policies may be
                                                                     combined as shown in the table "Flash Protection Policy Combinations".

                                                       Value           Description

                                                       0x00000000 Enables 64 KB of flash.

November 29, 2007                                                                                          129

                                                      Preliminary
Internal Memory

           Register 15: Flash Memory Protection Read Enable 3 (FMPRE3), offset 0x20C

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register stores the read-only protection bits for each 2-KB flash block (FMPPEn stores the
           execute-only bits). This register is loaded during the power-on reset sequence. The factory settings
           for the FMPREn and FMPPEn registers are a value of 1 for all implemented banks. This achieves
           a policy of open access and programmability. The register bits may be changed by writing the
           specific register bit. However, this register is R/W0; the user can only change the protection bit from
           a 1 to a 0 (and may NOT change a 0 to a 1). The changes are not permanent until the register is
           committed (saved), at which point the bit change is permanent. If a bit is changed from a 1 to a 0
           and not committed, it may be restored by executing a power-on reset sequence. For additional
           information, see the "Flash Memory Protection" section.

Flash Memory Protection Read Enable 3 (FMPRE3)

Base 0x400F.E000
Offset 0x20C
Type R/W, reset 0x0000.0000

       31  30                29   28   27    26   25   24          23  22   21         20   19   18   17   16

                                                       READ_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0         0           0    0    0     0    0    0           0   0            0  0    0    0    0    0

       15  14                13   12   11    10   9    8           7   6            5  4    3    2    1    0

                                                       READ_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0         0           0    0    0     0    0    0           0   0            0  0    0    0    0    0

Bit/Field              Name            Type       Reset Description
  31:0           READ_ENABLE
                                       R/W 0x00000000 Flash Read Enable

                                                                     Enables 2-KB flash blocks to be executed or read. The policies may be
                                                                     combined as shown in the table "Flash Protection Policy Combinations".

                                                       Value           Description

                                                       0x00000000 Enables 64 KB of flash.

130                                                                                              November 29, 2007

                                                      Preliminary
                                                                                            LM3S2110 Microcontroller

           Register 16: Flash Memory Protection Program Enable 1 (FMPPE1), offset
           0x404

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register stores the execute-only protection bits for each 2-KB flash block (FMPREn stores the
           execute-only bits). This register is loaded during the power-on reset sequence. The factory settings
           for the FMPREn and FMPPEn registers are a value of 1 for all implemented banks. This achieves
           a policy of open access and programmability. The register bits may be changed by writing the
           specific register bit. However, this register is R/W0; the user can only change the protection bit from
           a 1 to a 0 (and may NOT change a 0 to a 1). The changes are not permanent until the register is
           committed (saved), at which point the bit change is permanent. If a bit is changed from a 1 to a 0
           and not committed, it may be restored by executing a power-on reset sequence. For additional
           information, see the "Flash Memory Protection" section.

Flash Memory Protection Program Enable 1 (FMPPE1)

Base 0x400F.E000
Offset 0x404
Type R/W, reset 0x0000.0000

       31  30                29   28   27    26   25   24          23  22   21         20   19   18   17   16

                                                       PROG_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0   0                 0    0    0     0    0    0           0   0            0  0    0    0    0    0

       15  14                13   12   11    10   9    8           7   6            5  4    3    2    1    0

                                                       PROG_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0   0                 0    0    0     0    0    0           0   0            0  0    0    0    0    0

Bit/Field         Name                 Type       Reset Description
  31:0     PROG_ENABLE
                                       R/W 0x00000000 Flash Programming Enable

                                                                     Configures 2-KB flash blocks to be execute only. The policies may be
                                                                     combined as shown in the table "Flash Protection Policy Combinations".

                                                       Value           Description

                                                       0x00000000 Enables 64 KB of flash.

November 29, 2007                                                                                          131

                                                      Preliminary
Internal Memory

           Register 17: Flash Memory Protection Program Enable 2 (FMPPE2), offset
           0x408

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register stores the execute-only protection bits for each 2-KB flash block (FMPREn stores the
           execute-only bits). This register is loaded during the power-on reset sequence. The factory settings
           for the FMPREn and FMPPEn registers are a value of 1 for all implemented banks. This achieves
           a policy of open access and programmability. The register bits may be changed by writing the
           specific register bit. However, this register is R/W0; the user can only change the protection bit from
           a 1 to a 0 (and may NOT change a 0 to a 1). The changes are not permanent until the register is
           committed (saved), at which point the bit change is permanent. If a bit is changed from a 1 to a 0
           and not committed, it may be restored by executing a power-on reset sequence. For additional
           information, see the "Flash Memory Protection" section.

Flash Memory Protection Program Enable 2 (FMPPE2)

Base 0x400F.E000
Offset 0x408
Type R/W, reset 0x0000.0000

       31  30                29   28   27    26   25   24          23  22   21         20   19   18   17   16

                                                       PROG_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0         0           0    0    0     0    0    0           0   0            0  0    0    0    0    0

       15  14                13   12   11    10   9    8           7   6            5  4    3    2    1    0

                                                       PROG_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0         0           0    0    0     0    0    0           0   0            0  0    0    0    0    0

Bit/Field         Name                 Type       Reset Description
  31:0     PROG_ENABLE
                                       R/W 0x00000000 Flash Programming Enable

                                                                     Configures 2-KB flash blocks to be execute only. The policies may be
                                                                     combined as shown in the table "Flash Protection Policy Combinations".

                                                       Value           Description

                                                       0x00000000 Enables 64 KB of flash.

132                                                                                              November 29, 2007

                                                      Preliminary
                                                                                            LM3S2110 Microcontroller

           Register 18: Flash Memory Protection Program Enable 3 (FMPPE3), offset
           0x40C

           Note: Offset is relative to System Control base address of 0x400FE000.

           This register stores the execute-only protection bits for each 2-KB flash block (FMPREn stores the
           execute-only bits). This register is loaded during the power-on reset sequence. The factory settings
           for the FMPREn and FMPPEn registers are a value of 1 for all implemented banks. This achieves
           a policy of open access and programmability. The register bits may be changed by writing the
           specific register bit. However, this register is R/W0; the user can only change the protection bit from
           a 1 to a 0 (and may NOT change a 0 to a 1). The changes are not permanent until the register is
           committed (saved), at which point the bit change is permanent. If a bit is changed from a 1 to a 0
           and not committed, it may be restored by executing a power-on reset sequence. For additional
           information, see the "Flash Memory Protection" section.

Flash Memory Protection Program Enable 3 (FMPPE3)

Base 0x400F.E000
Offset 0x40C
Type R/W, reset 0x0000.0000

       31  30                29   28   27    26   25   24          23  22   21         20   19   18   17   16

                                                       PROG_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0   0                 0    0    0     0    0    0           0   0            0  0    0    0    0    0

       15  14                13   12   11    10   9    8           7   6            5  4    3    2    1    0

                                                       PROG_ENABLE

Type R/W   R/W               R/W  R/W  R/W   R/W  R/W  R/W    R/W      R/W  R/W        R/W  R/W  R/W  R/W  R/W

Reset  0   0                 0    0    0     0    0    0           0   0            0  0    0    0    0    0

Bit/Field         Name                 Type       Reset Description
  31:0     PROG_ENABLE
                                       R/W 0x00000000 Flash Programming Enable

                                                                     Configures 2-KB flash blocks to be execute only. The policies may be
                                                                     combined as shown in the table "Flash Protection Policy Combinations".

                                                       Value           Description

                                                       0x00000000 Enables 64 KB of flash.

November 29, 2007                                                                                          133

                                                      Preliminary
General-Purpose Input/Outputs (GPIOs)

8 General-Purpose Input/Outputs (GPIOs)

                The GPIO module is composed of eight physical GPIO blocks, each corresponding to an individual
                GPIO port (Port A, Port B, Port C, Port D, Port E, Port F, Port G, and Port H). The GPIO module is
                FiRM-compliant and supports 11-40 programmable input/output pins, depending on the peripherals
                being used.
                The GPIO module has the following features:
                 Programmable control for GPIO interrupts

                     Interrupt generation masking
                     Edge-triggered on rising, falling, or both
                     Level-sensitive on High or Low values
                 5-V-tolerant input/outputs
                 Bit masking in both read and write operations through address lines
                 Programmable control for GPIO pad configuration
                     Weak pull-up or pull-down resistors
                     2-mA, 4-mA, and 8-mA pad drive
                     Slew rate control for the 8-mA drive
                     Open drain enables
                     Digital input enables

8.1 Functional Description

                Important: All GPIO pins are tri-stated by default (GPIOAFSEL=0, GPIODEN=0, GPIOPDR=0,
                                and GPIOPUR=0), with the exception of the five JTAG/SWD pins (PB7 and PC[3:0]).
                                The JTAG/SWD pins default to their JTAG/SWD functionality (GPIOAFSEL=1,
                                GPIODEN=1 and GPIOPUR=1). A Power-On-Reset (POR) or asserting RST puts both
                                groups of pins back to their default state.

                Each GPIO port is a separate hardware instantiation of the same physical block (see Figure
                8-1 on page 135). The LM3S2110 microcontroller contains eight ports and thus eight of these physical
                GPIO blocks.

134               November 29, 2007

     Preliminary
                                                                                               LM3S2110 Microcontroller

         Figure 8-1. GPIO Port Block Diagram

                         Commit               Mode          DEMUX  Pad Input
                         Control             Control               Pad Output
                                         GPIOAFSEL          MUX    Pad Output Enable  Digital  Package I/O Pin
                       GPIOLOCK                                                       I/O Pad
                         GPIOCR    GPIO Input
                                   GPIO Output              MUX
         Alternate Input           GPIO Output Enable
         Alternate Output
         Alternate Output Enable

                           Data
                         Control

                       GPIODATA
                        GPIODIR

         Interrupt  Interrupt           Pad
                     Control         Control

                     GPIOIS        GPIODR2R
                    GPIOIBE        GPIODR4R
                    GPIOIEV        GPIODR8R
                     GPIOIM         GPIOSLR
                    GPIORIS        GPIOPUR
                    GPIOMIS        GPIOPDR
                    GPIOICR        GPIOODR
                                   GPIODEN

                                  Identification Registers

                    GPIOPeriphID0  GPIOPeriphID4       GPIOPCellID0
                    GPIOPeriphID1  GPIOPeriphID5       GPIOPCellID1
                    GPIOPeriphID2  GPIOPeriphID6       GPIOPCellID2
                    GPIOPeriphID3  GPIOPeriphID7       GPIOPCellID3

8.1.1    Data Control
8.1.1.1
8.1.1.2  The data control registers allow software to configure the operational modes of the GPIOs. The data
         direction register configures the GPIO as an input or an output while the data register either captures
         incoming data or drives it out to the pads.

         Data Direction Operation

         The GPIO Direction (GPIODIR) register (see page 142) is used to configure each individual pin as
         an input or output. When the data direction bit is set to 0, the GPIO is configured as an input and
         the corresponding data register bit will capture and store the value on the GPIO port. When the data
         direction bit is set to 1, the GPIO is configured as an output and the corresponding data register bit
         will be driven out on the GPIO port.

         Data Register Operation

         To aid in the efficiency of software, the GPIO ports allow for the modification of individual bits in the
         GPIO Data (GPIODATA) register (see page 141) by using bits [9:2] of the address bus as a mask.
         This allows software drivers to modify individual GPIO pins in a single instruction, without affecting
         the state of the other pins. This is in contrast to the "typical" method of doing a read-modify-write
         operation to set or clear an individual GPIO pin. To accommodate this feature, the GPIODATA
         register covers 256 locations in the memory map.

         During a write, if the address bit associated with that data bit is set to 1, the value of the GPIODATA
         register is altered. If it is cleared to 0, it is left unchanged.

November 29, 2007                                                                              135

                                                            Preliminary
General-Purpose Input/Outputs (GPIOs)

8.1.2  For example, writing a value of 0xEB to the address GPIODATA + 0x098 would yield as shown in
       Figure 8-2 on page 136, where u is data unchanged by the write.

       Figure 8-2. GPIODATA Write Example
              ADDR[9:2] 9 8 7 6 5 4 3 2 1 0
                    0x098 0 0 1 0 0 1 1 0 1 0

                     0xEB 1 1 1 0 1 0 1 1

             GPIODATA u u 1 u u 0 1 u

                                        76543210

       During a read, if the address bit associated with the data bit is set to 1, the value is read. If the
       address bit associated with the data bit is set to 0, it is read as a zero, regardless of its actual value.
       For example, reading address GPIODATA + 0x0C4 yields as shown in Figure 8-3 on page 136.

       Figure 8-3. GPIODATA Read Example
              ADDR[9:2] 9 8 7 6 5 4 3 2 1 0
                    0x0C4 0 0 1 1 0 0 0 1 0 0

             GPIODATA 1 0 1 1 1 1 1 0

        Returned Value 0 0 1 1 0 0 0 0

                                        76543210

       Interrupt Control

       The interrupt capabilities of each GPIO port are controlled by a set of seven registers. With these
       registers, it is possible to select the source of the interrupt, its polarity, and the edge properties.
       When one or more GPIO inputs cause an interrupt, a single interrupt output is sent to the interrupt
       controller for the entire GPIO port. For edge-triggered interrupts, software must clear the interrupt
       to enable any further interrupts. For a level-sensitive interrupt, it is assumed that the external source
       holds the level constant for the interrupt to be recognized by the controller.
       Three registers are required to define the edge or sense that causes interrupts:

        GPIO Interrupt Sense (GPIOIS) register (see page 143)

        GPIO Interrupt Both Edges (GPIOIBE) register (see page 144)

        GPIO Interrupt Event (GPIOIEV) register (see page 145)

       Interrupts are enabled/disabled via the GPIO Interrupt Mask (GPIOIM) register (see page 146).
       When an interrupt condition occurs, the state of the interrupt signal can be viewed in two locations:
       the GPIO Raw Interrupt Status (GPIORIS) and GPIO Masked Interrupt Status (GPIOMIS) registers
       (see page 147 and page 148). As the name implies, the GPIOMIS register only shows interrupt
       conditions that are allowed to be passed to the controller. The GPIORIS register indicates that a
       GPIO pin meets the conditions for an interrupt, but has not necessarily been sent to the controller.
       Interrupts are cleared by writing a 1 to the GPIO Interrupt Clear (GPIOICR) register (see page 149).

136                                                 November 29, 2007

                                       Preliminary
                                                                                    LM3S2110 Microcontroller

            When programming the following interrupt control registers, the interrupts should be masked (GPIOIM
            set to 0). Writing any value to an interrupt control register (GPIOIS, GPIOIBE, or GPIOIEV) can
            generate a spurious interrupt if the corresponding bits are enabled.

8.1.3       Mode Control

            The GPIO pins can be controlled by either hardware or software. When hardware control is enabled
            via the GPIO Alternate Function Select (GPIOAFSEL) register (see page 150), the pin state is
            controlled by its alternate function (that is, the peripheral). Software control corresponds to GPIO
            mode, where the GPIODATA register is used to read/write the corresponding pins.

8.1.4       Commit Control

            The commit control registers provide a layer of protection against accidental programming of critical
            hardware peripherals. Writes to protected bits of the GPIO Alternate Function Select (GPIOAFSEL)
            register (see page 150) are not committed to storage unless the GPIO Lock (GPIOLOCK) register
            (see page 160) has been unlocked and the appropriate bits of the GPIO Commit (GPIOCR) register
            (see page 161) have been set to 1.

8.1.5       Pad Control

            The pad control registers allow for GPIO pad configuration by software based on the application
            requirements. The pad control registers include the GPIODR2R, GPIODR4R, GPIODR8R, GPIOODR,
            GPIOPUR, GPIOPDR, GPIOSLR, and GPIODEN registers.

8.1.6       Identification

            The identification registers configured at reset allow software to detect and identify the module as
            a GPIO block. The identification registers include the GPIOPeriphID0-GPIOPeriphID7 registers as
            well as the GPIOPCellID0-GPIOPCellID3 registers.

8.2 Initialization and Configuration

                To use the GPIO, the peripheral clock must be enabled by setting the appropriate GPIO Port bit
                field (GPIOn) in the RCGC2 register.

                On reset, all GPIO pins (except for the five JTAG pins) are configured out of reset to be undriven
                (tristate): GPIOAFSEL=0, GPIODEN=0, GPIOPDR=0, and GPIOPUR=0. Table 8-1 on page 137
                shows all possible configurations of the GPIO pads and the control register settings required to
                achieve them. Table 8-2 on page 138 shows how a rising edge interrupt would be configured for pin
                2 of a GPIO port.

Table 8-1. GPIO Pad Configuration Examples

Configuration          GPIO Register Bit Valuea

                       AFSEL DIR     ODR            DEN  PUR      PDR      DR2R     DR4R     DR8R     SLR
                                                               ?        ?       X        X        X        X
Digital Input (GPIO)   0          0              0  1          ?        ?        ?        ?        ?        ?
                                                              X        X        X        X        X        X
Digital Output (GPIO)  0          1              0  1
                                                              X        X         ?        ?        ?        ?
Open Drain Input       0          0              1  1
                                                              X        X         ?        ?        ?        ?
(GPIO)

Open Drain Output      0          1              1  1

(GPIO)

Open Drain             1          X              1  1

Input/Output (I2C)

November 29, 2007                                                                                              137

                                                    Preliminary
General-Purpose Input/Outputs (GPIOs)

Configuration          GPIO Register Bit Valuea

                       AFSEL      DIR            ODR      DEN       PUR       PDR       DR2R     DR4R     DR8R      SLR
                                       X               0        1         ?         ?        X        X        X         X
Digital Input (Timer           1                                          ?         ?         ?        ?        ?         ?
                                       X               0        1         ?         ?         ?        ?        ?         ?
CCP)                                                                      ?         ?         ?        ?        ?         ?
                                                                          ?         ?         ?        ?        ?         ?
Digital Output (PWM)           1                                          0         0        X        X        X         X
                                                                          ?         ?         ?        ?        ?         ?
Digital Output (Timer          1     X              0     1

PWM)

Digital Input/Output           1     X              0     1

(SSI)

Digital Input/Output           1     X              0     1

(UART)

Analog Input                   0     0              0     0
(Comparator)

Digital Output                 1     X              0     1
(Comparator)

a. X=Ignored (don't care bit)

?=Can be either 0 or 1, depending on the configuration

Table 8-2. GPIO Interrupt Configuration Example

Register        Desired        Pin 2 Bit Valuea
GPIOIS          Interrupt
                Event          7          6               5         4         3         2                 1         0
                Trigger                                          X         X         X         0                 X         X
                                  X              X                                   X         0                 X         X
                   0=edge                                                            X         1                 X         X

                1=level                                                              0         1                 0         0

GPIOIBE         0=single          X              X        X         X

                edge

                1=both
                edges

GPIOIEV 0=Low level,              X              X        X         X

                or negative

                edge

                1=High level,
                 or positive

                     edge

GPIOIM          0=masked          0              0        0         0

                       1=not
                      masked

a. X=Ignored (don't care bit)

8.3 Register Map

                Table 8-3 on page 139 lists the GPIO registers. The offset listed is a hexadecimal increment to the
                register's address, relative to that GPIO port's base address:

                 GPIO Port A: 0x4000.4000

                 GPIO Port B: 0x4000.5000

                 GPIO Port C: 0x4000.6000

138                                                                                                       November 29, 2007

                                                          Preliminary
                                                                                 LM3S2110 Microcontroller

GPIO Port D: 0x4000.7000
GPIO Port E: 0x4002.4000
GPIO Port F: 0x4002.5000
GPIO Port G: 0x4002.6000
GPIO Port H: 0x4002.7000

Important: The GPIO registers in this chapter are duplicated in each GPIO block, however,
                depending on the block, all eight bits may not be connected to a GPIO pad. In those
                cases, writing to those unconnected bits has no effect and reading those unconnected
                bits returns no meaningful data.

Note:              The default reset value for the GPIOAFSEL, GPIOPUR, and GPIODEN registers are
                   0x0000.0000 for all GPIO pins, with the exception of the five JTAG/SWD pins (PB7 and
                   PC[3:0]). These five pins default to JTAG/SWD functionality. Because of this, the default
                   reset value of these registers for GPIO Port B is 0x0000.0080 while the default reset value
                   for Port C is 0x0000.000F.

                   The default register type for the GPIOCR register is RO for all GPIO pins, with the exception
                   of the five JTAG/SWD pins (PB7 and PC[3:0]). These five pins are currently the only
                   GPIOs that are protected by the GPIOCR register. Because of this, the register type for
                   GPIO Port B7 and GPIO Port C[3:0] is R/W.

                   The default reset value for the GPIOCR register is 0x0000.00FF for all GPIO pins, with the
                   exception of the five JTAG/SWD pins (PB7 and PC[3:0]). To ensure that the JTAG port
                   is not accidentally programmed as a GPIO, these five pins default to non-commitable.
                   Because of this, the default reset value of GPIOCR for GPIO Port B is 0x0000.007F while
                   the default reset value of GPIOCR for Port C is 0x0000.00F0.

Table 8-3. GPIO Register Map

Offset Name                   Type      Reset    Description                     See
                                                                                 page
0x000 GPIODATA                R/W   0x0000.0000  GPIO Data                        141
0x400 GPIODIR                 R/W   0x0000.0000  GPIO Direction                   142
0x404 GPIOIS                  R/W   0x0000.0000  GPIO Interrupt Sense             143
0x408 GPIOIBE                 R/W   0x0000.0000  GPIO Interrupt Both Edges        144
0x40C GPIOIEV                 R/W   0x0000.0000  GPIO Interrupt Event             145
0x410 GPIOIM                  R/W   0x0000.0000  GPIO Interrupt Mask              146
0x414 GPIORIS                  RO   0x0000.0000  GPIO Raw Interrupt Status        147
0x418 GPIOMIS                  RO   0x0000.0000  GPIO Masked Interrupt Status     148
0x41C GPIOICR                 W1C   0x0000.0000  GPIO Interrupt Clear             149
0x420 GPIOAFSEL               R/W                GPIO Alternate Function Select   150
0x500 GPIODR2R                R/W           -    GPIO 2-mA Drive Select           152
0x504 GPIODR4R                R/W   0x0000.00FF  GPIO 4-mA Drive Select           153
                                    0x0000.0000

November 29, 2007                                                                139

                                    Preliminary
General-Purpose Input/Outputs (GPIOs)

Offset Name          Type                  Reset    Description                       See
                                                                                      page
0x508 GPIODR8R       R/W               0x0000.0000  GPIO 8-mA Drive Select             154
0x50C GPIOODR        R/W               0x0000.0000  GPIO Open Drain Select             155
0x510 GPIOPUR        R/W                            GPIO Pull-Up Select                156
0x514 GPIOPDR        R/W                       -    GPIO Pull-Down Select              157
0x518 GPIOSLR        R/W               0x0000.0000  GPIO Slew Rate Control Select      158
0x51C GPIODEN        R/W               0x0000.0000  GPIO Digital Enable                159
0x520 GPIOLOCK       R/W                            GPIO Lock                          160
0x524 GPIOCR                                   -    GPIO Commit                        161
0xFD0 GPIOPeriphID4    -               0x0000.0001  GPIO Peripheral Identification 4   163
0xFD4 GPIOPeriphID5   RO                            GPIO Peripheral Identification 5   164
0xFD8 GPIOPeriphID6   RO                       -    GPIO Peripheral Identification 6   165
0xFDC GPIOPeriphID7   RO               0x0000.0000  GPIO Peripheral Identification 7   166
0xFE0 GPIOPeriphID0   RO               0x0000.0000  GPIO Peripheral Identification 0   167
0xFE4 GPIOPeriphID1   RO               0x0000.0000  GPIO Peripheral Identification 1   168
0xFE8 GPIOPeriphID2   RO               0x0000.0000  GPIO Peripheral Identification 2   169
0xFEC GPIOPeriphID3   RO               0x0000.0061  GPIO Peripheral Identification 3   170
0xFF0 GPIOPCellID0    RO               0x0000.0000  GPIO PrimeCell Identification 0    171
0xFF4 GPIOPCellID1    RO               0x0000.0018  GPIO PrimeCell Identification 1    172
0xFF8 GPIOPCellID2    RO               0x0000.0001  GPIO PrimeCell Identification 2    173
0xFFC GPIOPCellID3    RO               0x0000.000D  GPIO PrimeCell Identification 3    174
                      RO               0x0000.00F0
                                       0x0000.0005
                                       0x0000.00B1

8.4 Register Descriptions

                The remainder of this section lists and describes the GPIO registers, in numerical order by address
                offset.

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