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LH28F008SA-85

器件型号:LH28F008SA-85
厂商名称:SHARP
厂商官网:http://sharp-world.com/products/device/
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器件描述

8M (1M 】 8) Flash Memory

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LH28F008SA-85器件文档内容

LH28F008SA                                                    8M (1M 8) Flash Memory

FEATURES                                      40-PIN TSOP     TOP VIEW

Very High-Performance Read                  A19          1  40 NC
                                                              39 NC
    85 ns Maximum Access Time                A18          2  38 WE

High-Density Symmetrically Blocked          A17          3  37 OE
                                                              36 RY/BY
   Architecture                               A16          4
    Sixteen 64K Blocks                                       35 DQ7
                                              A15          5  34 DQ6
Extended Cycling Capability                                 33 DQ5
                                              A14          6  32 DQ4
    100,000 Block Erase Cycles                               31 VCC
    1.6 Million Block Erase Cycles per Chip  A13          7  30 GND
                                                              29 GND
Automated Byte Write and Block Erase        A12          8  28 DQ3
                                                              27 DQ2
    Command User Interface                   CE 9            26 DQ1
    Status Register                                          25 DQ0
                                               VCC 10         24 A0
System Performance Enhancements               VPP 11        23 A1
   RY / BY Status Output                   PWD 12          22 A2
                                                              21 A3
    Erase Suspend Capability                 A11 13
                                              A10 14
Deep-Powerdown Mode                          A9 15
                                               A8 16
    0.20 A ICC Typical                       A7 17
                                               A6 18
SRAM-Compatible Write Interface              A5 19
                                               A4 20
Hardware Data Protection Feature
                                                                                                                                      28F008SA-1
    Erase/Write Lockout during
      Power Transitions                       Figure 1. 40-Pin TSOP Configuration

Independent Software Vendor Support

    Microsoft Flash File SystemTM (FFS)

ETOXTM Nonvolatile Flash Technology

    12 V Byte Write/Block Erase

Industry Standard Packaging

    40-Pin 1.2 mm 10 mm 20 mm
      TSOP (Type I) Package

    44-Pin 600-mil SOP Package

                                                                        1
LH28F008SA                                                                                          8M (1M 8) Flash Memory

   44-PIN SOP                      TOP VIEW                                                            The LH28F008SA is offered in 40-pin TSOP (stan-
                                                                                                    dard) package. Pin assignments simplify board layout
                VPP 1    44 VCC                                                                     when integrating multiple devices in a flash memory
                 RP 2    43 CE                                                                      array or subsystem. This device uses an integrated
                 A11 3   42 A12                                                                     Command User Interface and state machine for simpli-
                 A10 4   41 A13                                                                     fied block erasure and byte write. The LH28F008SA
                  A9 5   40 A14                                                                     memory map consists of 16 separately erasable
                  A8 6   39 A15                                                                     64K blocks.
                  A7 7   38 A16
                  A6 8   37 A17                                                                        SHARP's LH28F008SA employs advanced CMOS
                  A5 9   36 A18                                                                     circuitry for systems requiring low power consumption
                  A4 10  35 A19                                                                     and noise immunity. Its 85 ns access time provides
                 NC 11   34 NC                                                                      superior performance when compared with magnetic
                 NC 12   33 NC                                                                      storage media. A deep powerdown mode lowers power
                         32 NC                                                                      consumption to 1 W typical throughVCC, crucial in por-
                  A3 13  31 NC                                                                      table computing, handheld instrumentation and other
                  A2 14                                                                             low-power applications. The PWD power control input
                  A1 15  30 WE                                                                      also provides absolute data protection during system
                  A0 16  29 OE                                                                      power up/down.
               DQ0 17    28 RY/BY
                DQ1 18   27 DQ7                                                                     DESCRIPTION
               DQ2 19    26 DQ6
               DQ3 20    25 DQ5                                                                        The LH28F008SA is a high-performance 8M
               GND 21    24 DQ4                                                                     (8,388,608 bit) memory organized at 1M (1,048,576
                         23 VCC                                                                     bytes) of 8 bits each. Sixteen 64K (65,536 Byte) blocks
               GND 22                                                                               are included on the LH28F008SA. A memory map is
                                                                                                    shown in Figure 4 of this specification. A block erase
                                                                                       28F008SA-16  operation erases one of the sixteen blocks of memory
                                                                                                    in typically 1.6 seconds, independent of the remaining
   Figure 2. 44-Pin SOP Configuration                                                               blocks. Each block can be independently erased and
                                                                                                    written 100,000 cyles. Erase Suspend mode allows sys-
INTRODUCTION                                                                                        tem software to suspend block erase to read data or
                                                                                                    execute code from any other block of the LH28F008SA.
   SHARP'S LH28F008SA 8M Flash FileTM Memory is
the highest density nonvolatile read/write solution for                                                The LH28F008SA is available in the 40-pin TSOP
solid state storage. The LH28F008SA's extended                                                      (Thin Small Outline Package, 1.2 mm thick) package.
cycling, symmetrically blocked architecture, fast access                                            Pinouts are shown in Figure 1 of this specification.
time, write automation and low power consumption pro-
vide a more reliable, lower power, lighter weight and                                                  The Command User Interface serves as the inter-
higher performance alternative to traditional rotating disk                                         face between the microprocessor or microcontroller and
technology. The LH28F008SA brings new capabilities                                                  the internal operation of the LH28F008SA.
to portable computing. Application and operating sys-
tem software stored in resident flash memory arrays                                                    Byte Write and Block Erase Automation allow byte
provide instant-on rapid execute-in-place and protec-                                               write and block erase operations to be executed using
tion from obsolescence through in-system software                                                   a two-write command sequence to the Command User
updates. Resident software also extends system bat-                                                 Interface. The internal Write State Machine (WSM)
tery life and increases relaibility by reducing disk drive                                          automatically executes the algorithms and timings nec-
accesses.                                                                                           essary for byte write and block erase operations,
                                                                                                    including verifications, thereby unburdening the micro-
   For high density data acquisition applications, the                                              processor or microcontroller. Writing of memory data is
LH28F008SA offers a more cost-effective and reliable                                                performed in byte increments typically within 9 s, an
alternative to SRAM and battery. Traditional high                                                   80% improvement over current flash memory products.
density embedded applications, such as telecommuni-                                                 IPP byte write and block erase currents are 10 mA typi-
cations, can take advantage of the LH28F008SA's                                                     cal, 30 mA maximum. VPP byte write and block erase
nonvolatility, blocking and minimal system code require-                                            voltage is 11.4 V to 12.5 V.
ments for flexible firmware and modular software
designs.                                                                                               The Status Register indicates the status of the WSM
                                                                                                    and when the WSM successfully completes the desired
                                                                                                    byte write or block erase operation.

2
8M (1M 8) Flash Memory                                                          LH28F008SA

                                           DQ0 - DQ7

                              OUTPUT                        INPUT
                              BUFFER                       BUFFER

                                           IDENTIFIER                             I/O LOGIC
                                           REGISTER
                                  OUTPUT                      DATA
                              MULTIPLEXER    STATUS        REGISTER
                                            REGISTER

                                                     DATA            COMMAND                 CE
                                              COMPARATOR                 USER                WE
                                                                                             OE
                                                Y-GATING             INTERFACE               PWD

A0 - A19   INPUT                           16 64KB BLOCKS            WRITE STATE             RY/BY
          BUFFER                                                        MACHINE

          ADDRESS  Y-DECODER  ...                                    PROGRAM/
            LATCH  X-DECODER                                            ERASE

                                                                      VOLTAGE                VPP
                                                                       SWITCH
                                                                                             VCC
          ADDRESS                                                                            GND
          COUNTER

                                                                                  28F008SA-2

                          Figure 3. LH28F008SA Block Diagram

                                                                                             3
LH28F008SA                                     8M (1M 8) Flash Memory

PIN DESCRIPTION

   SYMBOL     TYPE          NAME AND FUNCTION

   A0 - A19 INPUT           ADDRESS INPUTS: For memory addresses. Addresses are internally latched during
                            a write cycle.

   DQ0 - DQ7  INPUT/OUTPUT  DATA INPUT/OUTPUTS: Inputs data and commands during Command User Interface
                            write cycles; outputs data during memory array. Status Register and Identifier read
                            cycles. The data pins are active high and float to tri-state off when the chip is deselected
                            or the outputs are disabled. Data is internally latched during a write cycle.

   CE        INPUT         CHIP ENABLE: Activates the device's control logic input buffers, decoders, and

                            sense amplifiers. CE is active low: CE high deselects the memory device and

                            reduces power consumption to standby levels.

   PWD INPUT                POWERDOWN: Puts the device in deep powerdown mode. PWD is active low; PWD
                            high gates normal operation. PWD also locks out block erase or byte write
                            operations when active low, providing data protection during power transitions.

   OE        INPUT         OUTPUT ENABLE: Gates the device's outputs through the data buffers during a

                            read cycle. OE is active low.

   WE         INPUT         WRITE ENABLE: Controls writes to the Command User Interface and array blocks.
                            WE is active low. Addresses and data are latched on the rising edge of the
                            WE Pulse.

   RY/BY OUTPUT          READY/BUSY: Indicates the status of the internal Write State Machine. When low, it

                            indicates that the WSM is performing a block erase or byte write operation. RY/BY

                            high indicates that the WSM is ready for new commands, block erase is suspended or

                            the device is in deep powerdown mode. RY/BYis always active and does NOT float

                            to tri-state off when the chip is deselected or data outputs are disabled.

   VPP        SUPPLY        BLOCK ERASE/BYTE WRITE POWER SUPPLY: for erasing blocks of the array or
              SUPPLY        writing bytes of each block.
   VCC                      NOTE: With VPP < VPPLMAX, memory contents cannot be altered.
   GND
                            DEVICE POWER SUPPLY: (5 V 10%, 5 V 5%)

                            GROUND

4
8M (1M 8) Flash Memory                                                                    LH28F008SA

   The RY /BY output gives an additional indicator of      MEMORY MAP
WSM activity, providing capability for both hardware sig-
nal of status (versus software polling) and status mask-      FFFFF       64KB BLOCK
ing (interrupt masking for background erase, for                          64KB BLOCK
example). Status polling using RY /BY minimizes both        F0000      64KB BLOCK
CPU overhead and system power consumption. When               EFFFF       64KB BLOCK
low, RY/ BY indicates that theWSM is performing a block                 64KB BLOCK
erase or byte write operation. RY/ BY high indicates that  E0000       64KB BLOCK
the WSM is ready for new commands, block erase is             DFFFF       64KB BLOCK
suspended or the device is in deep power down mode.                       64KB BLOCK
                                                              D0000       64KB BLOCK
   Maximum access time is 85 ns (tACC) over the com-          CFFFF       64KB BLOCK
mercial temperature range (0C to +70C) and over VCC                     64KB BLOCK
supply voltage range (4.5 V to 5.5 V and 4.75 V to            C0000       64KB BLOCK
5.25 V). ICC active current (CMOS Read) is 20 mA typi-        BFFFF       64KB BLOCK
cal, 35 mA maximum at 8 MHz.                                              64KB BLOCK
                                                              B0000       64KB BLOCK
   When the CE and PWD pins are at VCC, the ICC             AFFFF       64KB BLOCK
CMOS Standby mode is enabled.
                                                              A0000
   A Deep Powerdown mode is enabled when the PWD              9FFFF
pin is at GND, minimizing power consumption and pro-
viding write protection. ICC current in deep power down        90000
is 0.20 A typical. Reset time of 400 ns is required from     8FFFF
PWD switching high until outputs are valid to read
attempts. Equivalently, the device has a wake time of          80000
1 s from PWD high until writes to the Command User           7FFFF
Interface are recognized by the LH28F008SA. With PWD
at GND, the WSM is reset and the Status Register is            70000
cleared.                                                      6FFFF

PRINCIPLES OF OPERATION                                        60000
                                                              5FFFF
   The LH28F008SA includes on-chip write automation
to manage write and erase functions. The Write State           50000
Machine allows for 100% TTL-level control inputs; fixed       4FFFF
power supplies during block erasure and byte write; and
minimal processor overhead with SRAM like interface            40000
timings.                                                      3FFFF

   After initial device powerup, or after return from deep     30000
powerdown mode (see Bus Operations), the                      2FFFF
LH28F008SA functions as a read-only memory. Manipu-
lation of external memory-control pins allow array read,       20000
standby and output disable operations. Both Status            1FFFF
Register and intelligent identifiers can also be accessed
through the Command User Interface whenVPP = VPPL.             10000
                                                              0FFFF
   This same subset of operations is also available when
high voltage is applied to the VPP pin. In addition, high      00000
voltage on VPP enables successful block erasure and
byte writing of the device. All functions associated with                                   28F008SA-4
altering memory contents - byte write, block erase,
status and intelligent identifier - are accessed via the              Figure 4. Memory Map
Command User Interface and verified through the
Status Register.                                                 Commands are written using standard microproces-
                                                              sor write timings. Command User Interface contents
                                                              serve as input to the WSM, which controls the block
                                                              erase and byte write circuitry. Write cycles also inter-
                                                              nally latch addresses and data needed for byte write or
                                                              block erase operations. With the appropriate command
                                                              written to the register, standard microprocessor read
                                                              timings output array data, access the intelligent identi-
                                                              fier codes, or output byte write and block erase status
                                                              for verification.

                                                                                            5
LH28F008SA                                                                                               8M (1M 8) Flash Memory

   SA0 - SA16                    SA1 - SA16               A0 - A19             A0 - A19                              12 V  GPIO
   LA17 - LA20                   LA17 - LA20         CE                                                                    RESET
                                                                                                            VPP
                 LATCH          SA0                                                                      SWITCH
                                LA21 - LA22
                                               CSL1

   SBHE                  SBHE                  CSH1                            CE

                 PSTART                                                        VPP
                 PCMD                                                                                    VPP
   80386SL PM/IO
                 PW/R                                                          WE
                                                             CS     LH28F008SA
                                                       TO OTHER                          LH28F008SA
                                                     LH28F008SA's

                                      PLD     WR    WE

                                                                               OE

   FLSHDCS                                     RD    OE

   PRDY                                        CS1

   VGACS                                       CS2                 RY/BY
                                                                        DQ0 - DQ7
                                CTRL           CS3                             PWD
                                                                                        RY/BY
   SD0 - SD15 XCVR                                                                            DQ0 - DQ7

                                                                    FD0 - FD7      FD8 - FD15

       82360SL  INT      RY/BY
   CONTROLLER

                         RESET

                PWRGOOD

                                      EPLD(s)  RD
                                               WR
                                               RY/BY1
                                               RY/BY2

                                                            RY/BY
                                                      FROM OTHER
                                                      LH28F008SA's

                                                                      PWD

                                                                              PWD
                                                                         TO OTHER
                                                                        LH28F008SA

                                                                             PAIRS

                                                                                                                                                                                                                              28F008SA-3

   Figure 3. LH28F008SA Array Interface to 386SL Microprocessor Superset through PI Bus
                   (Including RY /BY Masking and Selective Powerdown), for DRAM
                              Backup during System SUSPEND, Resident O/S and
                                 Applications and Motherboard Solid-State Disk.

6
8M (1M 8) Flash Memory                                                                 LH28F008SA

   Interface software to initiate and poll progress of              Data Protection
internal byte write and block erase can be stored in any
of the LH28F008SA blocks. This code is copied to, and                  Depending on the application, the system designer
executed from, system RAM during actual flash memory                may choose to make the VPP power switchable (avail-
update. After successful completion of byte write                   able only when memory byte writes/block erases are
and/or block erase, code/data reads from the                        required) or hardwired to VPPH. When VPP =
LH28F008SA are again possible via the Read Array
command. Erase suspend/resume capability allows                        VPPL, memory contents cannot be altered. The
system software to suspend block erase to read data                 LH28F008SA Command User interface architecture pro-
and execute code from any other block.                              vides protection from unwanted byte write or block erase
                                                                    operations even when high voltage is applied to VPP.
Command User Interface and                                          Additionally, all functions are disabled whenever VCC is
Write Automation                                                    below the write lockout voltage VLKO, or when PWD is
                                                                    at VIL. The LH28F008SA accomodates either design
   An on-chip state machine controls block erase and                practice and encourages optimization of the processor-
byte write, freeing the system processor for other tasks.           memory interface.
After receiving the Erase Setup and Erase Confirm com-
mands, the state machine controls block pre-condition-                 The two-step byte write/block erase Command User
ing and erase, returning progress via the Status Register           Interface write sequence provides additional software
and RY /BY output. Byte write is similarly controlled, af-       write protection.
ter destination address and expected data are supplied.
The program and erase algorithms of past standard                   BUS OPERATION
Flash memories are now regulated by the state ma-
chine, including pulse repetition where required and in-               Flash memory reads, erases and writes in-system
ternal verification and margining of data.                          via the local CPU. All bus cycles to or from the flash
                                                                    memory conform to standard microprocessor bus
Bus Operations                                                      cycles.

                                                                    Read

                                                                       The LH28F008SA has three read modes. The
                                                                    memory can be read from any of its blocks, and infor-
                                                                    mation can be read from the intelligent identifier or Sta-
                                                                    tus Register. VPP can be at either VPPL or VPPH.

         MODE                 PWD CE OE WE                      A0   VPP DQ0 - DQ7 RY /BY NOTE

Read                          VIH    VIL  VIL                  VIH  X    X  DOUT    X    1, 2, 3

Output Disable                VIH    VIL  VIH                  VIH  X    X  High-Z  X    3

Standby                       VIH    VIH  X                    X    X    X  High-Z  X    3

Deep Power Down               VIL    X    X                    X    X    X  High-Z  VOH

Intelligent Identifier (Mfr)  VIH    VIL  VIL                  VIH  VIL  X  89H     VOH

Intelligent Identifier (Device) VIH  VIL  VIL                  VIH  VIH  X  A2H     VOH

Write                         VIH    VIL  VIH                  VIL  X    X  DIN     X    3, 4, 5

NOTES:

1. Refer to DC Characteristics. When VPP = VPPL, memory contents can be read but not written or erased.
2. X can be VIL or VIH for control pins and addresses, and VPPL or VPPH for VPP. See DC Characteristics for VPPL and VPPH voltages.
3. RY /BY is VOL when the Write State Machine is executing internal block erase or byte write algorithms. It is VOH when the WSM is

    not busy, in Erase Suspend mode or deep powerdown mode.

4. Command writes involving block erase or byte write are only successfully executed when VPP = VPPH.
5. Refer to the Command Definitions Table for valid DIN during a write operation.

                                                                                                                                        7
LH28F008SA                                                                 8M (1M 8) Flash Memory

   The first task is to write the appropriate read mode    the status of OE . If the LH28F008SA is deselected dur-
command to the Command User Interface (array, intel-       ing block erase or byte write, the device will continue
ligent identifier, or Status Register). The LH28F008SA     functioning and consuming normal active power until
automatically resets to Read Array mode upon initial       the operation completes.
device powerup or after exit from deep powerdown.The
LH28F008SA has four control pins, two of which must        Deep Power-Down
be logically active to obtain data at the outputs. Chip
Enable (CE ) is the device selection control, and when       The LH28F008SA offers a deep power-down feature,
active enables the selected memory device. Output          entered when PWD is at VIL. Current draw through VCC
Enable (OE ) is the data input/output (DQ0 - DQ7)         is 0.20 A typical in deep powerdown mode, with cur-
direction control, and when active drives data from the    rent draw through VPP typically 0.1 A. During read
selected memory onto the I/O bus. PWD and WE must        modes, PWD-low deselects the memory, places output
also be at VIH. Figure 8 illustrates read bus cycle wave-  drivers in a high-impedence state and turns off all inter-
forms.                                                     nal circuits. The LH28F008SA requires time tPHQV (see
                                                           AC Characteristics-Read-Only Operations) after return
Output Disable                                             from powerdown until initial memory access outputs are
                                                           valid. After this wakeup interval, normal operation is re-
   With OE at a logic-high level (VIH), the device out-  stored. The Command User interface is reset to Read
puts are disabled. Output pins (DQ0 - DQ7) are placed      Array, and the upper 5 bits of the Status Register are
in a high-impedance state.                                 cleared to value 100,000, upon return to normal opera-
                                                           tion.
Standby
                                                              During block erase or byte write modes, PWD low
   CE at a logic-high level (VIH) places the LH28F008SA  will abort either operation. Memory contents of the block
in standby mode. Standby operation disables much of        being altered are no longer valid as the data will be par-
the LH28F008SA's circuitry and substantially reduces       tially written or erased. Time tPHWL after PWD goes to
device power consumption. The outputs (DQ0 - DQ7)          logic-high (VIH) is required before another command can
are placed in a high-impedance state independent of        be written.

Command Definitions

                                    BUS   FIRST BUS CYCLE               SECOND BUS CYCLE
                                  CYCLES                            OPER. ADDRESS DATA
   COMMAND                         REQ'D                                                                                       NOTE
                                                                                                                                  1
                                          OPER. ADDRESS DATA
                                                                                                                               2, 3, 4
Read Array/Reset                  1       Write            X   FFH                                                                3

Intelligent Identifier            3       Write            X   90H  Read   IA  IID                                                2

Read Status Register              2       Write            X   70H  Read   X   SRD                                             2, 3, 5
                                                                                                                               2, 3, 5
Clear Status Register             1       Write            X   50H

Erase Setup/Erase Confirm         2       Write            BA  20H  Write  BA  D0H

Erase Suspend/Erase Resume        2       Write            X   B0H  Write  X   D0H

Byte Write Setup/Write            2       Write            WA  40H  Write  WD  WD

Alternate Byte Write Setup/Write  2       Write            WA  10H  Write  WD  WD

NOTES:
1. Bus operations are defined in Bus Operations Table.
2. IA = Identifier Address: D0H for manufacturer code, 01H for device code.

    BA = Address within the block being erased.
    WA = Address of memory location to be written.
3. SRD = Data read from Status Register. See Status Register Definitions Table for a description of the Status Register bits.
    WD = Data to be written at location WA. Data is latched on the rising edge of WE .
    IID = Data read from intelligent identifiers.
4. Following the intelligent identifier command, two read operations access manufacture and device codes.
5. Either 40H or 10H are recognized by the WSM as the Byte Write Setup command.
6. Commands other than those shown above are reserved by Intel for future device implementations and should not be used.

8
8M (1M 8) Flash Memory                                                  LH28F008SA

Intelligent Identifier Operation                              data information needed to execute the command. Erase
                                                              Setup and Erase Confirm commands require both
   The intelligent identifier operation outputs the manu-     appropriate command data and an address within the
facturer code 89H; and the device code, A2H for the           block to be erased. The Byte Write Setup command
LH28F008SA. The system CPU can then automatically             requires both appropriate command data and the ad-
match the device with its proper block erase and byte         dress of the location to be written, while the Byte Write
write algorithms.                                             command consists of the data to be written and the
                                                              address of the location to be written.
   The manufacturer and device-codes are read via the
Command User Interface. Following a write of 90H to              The Command User Interface is written by bringing
the Command User Interface, a read from address               WE to a logic-low level (VIL) while CE is low. Addresses
location 00000H outputs the manufacturer code (89H).          and data are latched on the rising edge of WE . Stan-
A read from address 00001H outputs the device code            dard microprocessor write timings are used.
(A2H). It is not necessary to have high voltage applied
to VPP to read the intelligent identifiers from the Com-         Refer to AC Write Characteristics and the AC Wave-
mand User Interface.                                          forms for Write Operations, Figure 9, for specific timing
                                                              parameters.
Write
                                                              COMMAND DEFINITIONS
   Writes to the Command User Interface enable read-
ing of device data and intelligent identifiers. They also        When VPPL is applied to theVPP pin, read operations
control inspection and clearing of the Status Register.       from the Status Register, intelligent identifiers, or array
Additionally, when VPP = VPPH, the Command User               blocks are enabled. Placing VPPH on VPP enables suc-
Interface controls block erasure and byte write. The con-     cessful byte write and block erase operations as well.
tents of the interface register serve as input to the inter-
nal state machine.                                               Device operations are selected by writing specific
                                                              commands into the Command User Interface. Command
   The Command User Interface itself does not occupy          Definitions Table defines the LH28F008SA commands.
an addressable memory location.The interface register
is a latch used to store the command and address and

Status Register Definitions

WSMS  ESS                 ES                   BWS            VPPS  R  R  R

7     6                               5        4              3     2  1  0

SR.7  = WRITE STATE MACHINE STATUS (WSMS)                     NOTES:
          1 = Ready                                           1. RY /BY or the Write State Machine Status bit must first be
          0 = Busy
                                                                  checked to determine byte write or block erase operation,
SR.6  = ERASE-SUSPEND STATUS (ESS)                                before the Byte Write or Erase Status bit are checked to
          1 = Erase Suspended                                     success.
          0 = Erase in Progress/Completed
                                                              2. If the Byte Write AND Erase Status bits are set to '1's
SR.5  = ERASE STATUS (ES)                                         during a block erase attempt, an improper command se-
          1 = Error in Block Erasure                              quence was entered. Attempt the operation again.
          0 = Successful Block Erase
                                                              3. If VPP low status is detected, the Status Register must be
SR.4  = BYTE WRITE STATUS (BWS)                                   cleared before another byte write or block erase operation
          1 = Error in Byte Write                                 is attempted. The VPP Status bit, unlike an A/D converter,
          0 = Successful Byte Write                               does not provide continuous indication of VPP level. The
                                                                  WSM interrogates the VPP level only after the byte write or
SR.3  = VPP STATUS (VPPS)                                         block erase command sequences have been entered and
          1 = VPP Low Detect, Operation Abort                     informs the system if VPP has not been switched on. The
          0 = VPP OK                                              VPP Status bit is not gauranteed to report accurate feed-
                                                                  back between VPPL and VPPH.

                                                              4. SR.2 - SR.0 = Reserved for future enhancements.
                                                                  These bits are reserved for future use and should be
                                                                  masked out when polling the Status Register.

                                                                                                                                9
LH28F008SA                                                  8M (1M 8) Flash Memory

Read Array Command                                             Additionally, the VPP Status bit (SR.3) MUST be re-
                                                            set by system software before further byte writes or block
   Upon initial device powerup and after exit from deep     erases are attempted. To clear the Status Register, the
powerdown mode, the LH28F008SA defaults to Read             Clear Status Register command (50H) is written to the
Array mode. This operation is also initiated by writing     Command User Interface. The Clear Status Register
FFH into the Command User Interface. Microprocessor         command is functional when VPP = VPPL or VPPH.
read cycles retrieve array data. The device remains en-
abled for reads until the Command User Interface con-       Erase Setup/Erase Confirm Commands
tents are altered. Once the internalWrite State Machine
has started a block erase or byte write operation, the         Erase is executed one block at a time, initiated by a
device will not recognize the Read Array command, until     two-cycle command sequence. An Erase Setup com-
the WSM has completed its operation. The Read Array         mand (20H) is first written to the Command User Inter-
command is functional when VPP = VPPL or VPPH.              face, followed by the Erase Confirm command (D0H).
                                                            These commands require both appropriate sequenc-
Intelligent Identifier Command                              ing and an address within the block to be erased to FFH.
                                                            Block preconditioning, erase and verify are all handled
   The LH28F008SA contains an intelligent identifier        internally by the Write State Machine, invisible to the
operation, initiated by writing 90H into the Command        system. After the two-command erase sequence is writ-
User Interface. Following the command write, a read         ten to it, the LH28F008SA automatically outputs Status
cycle from address 00000H retrieves the manufacturer        Register data when read (see Block Erase Flowchart).
code of 89H. A read cycle from address 00001H               The CPU can detect the completion of the erase event
returns the device code of A2H.To terminate the opera-      by analyzing the output of the RY /BY pin, or the WSM
tion, it is necessary to write another valid command into   Status bit of the Status Register.
the register. Like the Read Array command, the intelli-
gent identifier command is functional when VPP = VPPL          When erase is completed, the Erase Status bit should
or VPPH.                                                    be checked. If erase error is detected, the Status Reg-
                                                            ister should be cleared. The Command User Interface
Read Status Register Command                                remains in Read Status Register mode until further com-
                                                            mands are issued to it.
   The LH28F008SA contains a Status Register which
may be read to determine when a byte write or block            This two-step sequence of set-up followed by
erase operation is complete, and whether that opera-        execution insures that memory contents are not
tion completed successfully. The Status Register may        accidentially erased. Also, reliable block erasure can only
be read at any time by writing the Read Status Register     occur when VPP = VPPH. In the absence of this high
command (70H) to the Command User Interface. After          voltage, memory contents are protected against era-
writing this command, all subsequent read operations        sure. If block erase is attempted while VPP = VPPL, the
output data from the Status Register, until another valid   VPP Status bit will be set to '1'. Erase attempts while
command is written to the Command User Interface.           VPPL < VPP < VPPH produce spurious results and should
The contents of the Status Register are latched on the      not be attempted.
falling edge of OE or CE , whichever occurs last in the
read cycle. OE or CE must to toggled to VIH before      Erase Suspend/Erase Resume Commands
further reads to update the Status Register latch.
The Read Status Register command functions when                The Erase Suspend command allows block erase
VPP = VPPL or VPPH.                                         interruption in order to read data from another block of
                                                            memory. Once the erase process starts, writing the
Clear Status Register Command                               Erase Suspend command (B0H) to the Command User
                                                            Interface requests that the WSM suspend the erase
   The Erase Status and Byte Write Status bits are set      sequence at a predetermined point in the erase algo-
to '1's by theWrite State Machine and can only be reset     rithm. The LH28F008SA continues to output Status
by the Clear Status Register Command. These bits            Register data when read, after the Erase Suspend com-
indicate various failure conditions (see Status Register    mand is written to it. Polling the WSM Status and Erase
Definitions). By allowing system software to control the    Suspend Status bits will determined when the erase
resetting of these bits, several operations may be per-     operation has been suspended (both will be set to '1').
formed (such as cumulatively writing several bytes or       RY /BY will also transition to VOH.
erasing multiple blocks in sequence). The Status Reg-
ister may then be polled to determine if an error
occurred during that sequence. This adds flexibility to
the way the device may be used.

10
8M (1M 8) Flash Memory                                      LH28F008SA

   At this point, a Read Array command can be written         AUTOMATED BYTE WRITE
to the Command User Interface to read data from blocks
other than that which is suspended. The only other valid         The LH28F008SA integrates the Quick-Pulse pro-
commands at this time are Read Status Register (70H)          gramming algorithm using the Command User Interface,
and Erase Resume (D0H), at which time the WSM will            Status Register and Write State Machine (WSM).
continue with the erase process. The Erase Suspend            On-chip integration dramatically simplifies system soft-
Status and WSM Status bits of the Status Register will        ware and provides processor interface timings to the
be automatically cleared and RY /BY will return to VOL.    Command User Interface and Status Register. WSM
After the Erase Resume command is written to it, the          operation, internal verifyandV PP high voltage presence
LH28F008SA automatically outputs Status Register data         are monitored and reported via the RY/BY output and
when read (see Erase Suspend/Resume                           appropriate Status Register bits. Figure 5 shows a sys-
Flowchart). VPP must remain at VPPH while the                 tem software flowchart for device byte write. The entire
LH28F008SA is in Erase Suspend.                               sequence is performed with VPP at VPPH.

Byte Write Setup/Write Commands                                  Byte write abort occurs when PWD transitions toVIL,
                                                              or VPP drops to VPPL. Although the WSM is halted, byte
   Byte write is executed by a two-command sequence.          data is partially written at the location where byte write
The Byte Write Setup command (40H) is written to the          aborted. Block erasure, or a repeat of byte write, is re-
Command User Interface, followed by a second write            quired to initialize this data to a known value.
specifying the address and data (latched on the rising
edge of WE ) to be written. The WSM then takes over,         AUTOMATED BLOCK ERASE
controlling the byte write and write verify algorithms
internally. After the two-command byte write sequence            As above, the Quick-Erase algorithm is now imple-
is written to it, the LH28F008SA automatically outputs        mented internally, including all preconditioning of block
Status Register data when read (see Byte Write Flow-          data. WSM operation, erase success and VPP high volt-
chart). The CPU can detect the completion of the byte         age presence are monitored and reported through
write event by analyzing the output of the RY/ BY pin, or  RY /BY and the Status Register. Additionally, if a com-
the WSM Status bit of the Status Register. Only the Read      mand other than Erase Confirm is written to the device
Status Register command is valid while byte write is          following Erase Setup, both the Erase Status and Byte
active.                                                       Write Status bits will be set to '1's. When issuing the
                                                              Erase Setup and Erase Confirm commands, they should
   When byte write is complete, the Byte Write Status         be written to an address within the address range of the
bit should be checked. If byte write error is detected,       block to be erased. Figure 6 shows a system software
the Status Register should be cleared. The internal           flowchart for block erase.
WSM verify only detects errors for '1's that do not suc-
cessfully write to '0's. The Command User Interface re-          Erase typically takes 1.6 seconds per block.
mains in Read Status Register mode until further              The Erase Suspend/Erase Resume command
commands are issued to it. If byte write is attempted         sequence allows suspension of this erase operation to
while VPP = VPPL, the VPP Status bit will be set to '1'.      read data from a block other than that in which erase is
Byte write attempts while VPPL < VPP < VPPH produce           being performed. A system software flowchart is shown
spurious results and should not be attempted.                 in Figure 7.

EXTENDED BLOCK ERASE/BYTE                                        The entire sequence is performed with VPP at VPPH.
WRITE CYCLING                                                 Abort occurs when PWD transitions to VIL or VPP fails
                                                              to VPPL, while erase is in progress. Block data is par-
   The LH28F008SA is designed for 100,000 byte write/         tially erased by this operation, and a repeat of erase is
block erase cycles on each of the sixteen 64K blocks.         required to obtain a fully erased block.
Low electric fields, advanced oxides and minimal oxide
area per cell subjected to the tunneling electric field
combine to greatly reduce oxide stress and the prob-
ability of failure. A 20M solid-state drive using an array
of LH28F008SAs has a MTBF (Mean Time Between
Failure) of 33.3 million hours(1), over 600 times more
reliable than equivalent rotating disk technology.

                                                              11
LH28F008SA                                                           8M (1M 8) Flash Memory

DESIGN CONSIDERATIONS                                                ally, for every 8 devices, a 4.7 F electrolytic capacitor
                                                                     should be placed at the array's power supply connec-
Three-Line Output Control                                            tion betweenVCC and GND.The bulk capacitor will over-
                                                                     come voltage slumps caused by PC board trace
   The LH28F008SA will often be used in large memory                 inductances.
arrays. Intel provides three control inputs to accommo-
date multiple memory connections. Three-line control                 VPP Trace on Printed Circuit Boards
provides for:
                                                                        Writing flash memories, while they reside in the
Lowest possible memory power dissipation                           target system, requires that the printed circuit board
                                                                     designer pay attention to the VPP power supply trace.
Complete assurance that data bus contention will                   The VPP pin supplies the memory cell current for writ-
                                                                     ing and erasing. Use similar trace widths and layout con-
   not occur                                                         siderations given to the VCC power bus. Adequate VPP
                                                                     Supply traces and decoupling will decrease VPP volt-
   To efficiently use these control input, an address de-            age spikes and overshoots.
coder should enable CE, while OE should be connected
to all memory devices and the system's READ control                  VCC, VPP, PWD Transitions and the
line. This assures that only selected memory devices                 Command/Status Registers
have active outputs while deselected memory devices
are in Standby Mode. Finally, PWD should either be tied                 Byte write and block erase completion are not guar-
to the system RESET, or connected to VCC if unused.                  anteed if VPP drops below VPPH. If the VPP Status bit
                                                                     of the Status Register (SR.3) is set to '1', a Clear Status
NOTE:                                                                Register command MUST be issued before further byte
1. Assumptions: 10K file written every 10 minutes.                   write/block erase attempts are allowed by the WSM.
                                                                     Otherwise, the Byte Write (SR.4) or Erase (SR.5) Sta-
    (20M array 10K file) = 2,000 file writes before erase required.  tus bits of the Status Register will be set to '1's if error is
    (2000 files writes/erase) (100,000 cycles per LH28F008SA       detected. PWD transitions to VIL during byte write and
    block) = 200 million file writes. (200 106 file writes) 10   block erase also abort the operations. Data is partially
    minutes/write) 1 hr/60 minutes) = 33.3 102 MTBF.             altered in either case, and the command sequence must
                                                                     be repeated after normal operation is restored. Device
RY / BY and Byte Write/Block Erase Polling                        poweroff, or PWD transitions to VIL, clear the Status
                                                                     Register to initial value 10,000 for the upper 5 bits.
   RY /BY is a full CMOS output that provides a hard-
ware method of detecting byte write and block erase                     The Command User Interface latches commands as
completion. It transitions low time tWHRL after a write or           issued by system software and is not altered by VPP or
erase command sequence is written to the                             CE transitions or WSM actions. Its state upon power
LH28F008SA, and returns to VOH when the WSM has                      up, after exit from deep powerdown or after VCC transi-
finished executing the internal algorithm.                           tions below VLKO, is Read Array Mode.

   RY / BY can be connected to the interrupt input of the            After byte write or block erase is complete, even
system CPU or controller. It is active at all times, not             after VPP transitions down to VPPL, the Command User
instated if the LH28F008SA CE or OE inputs are brought             Interface must be reset to Read Array mode via the Read
to VIH. RY /BY is also VOH when the device is in Erase            Array command if access to the memory array is
Suspend or deep powerdown modes.                                     desired.

Power Supply Decoupling                                              Power Up/Down Protection

   Flash memory power switching characteristics                         The LH28F008SA is designed to offer protection
require careful device decoupling. System designers are              against accidental block erasure or byte writing during
interested in 3 supply current issues: standby current               power transitions. Upon power-up, the LH28F008SA is
levels (ISB), active current levels (ICC) and transient              indifferent as to which power supply, VPP or VCC, pow-
peaks produced by falling and rising edges of CE. Tran-             ers up first. Power supply sequencing is not required.
sient current magnitudes depend on the device outputs'               Internal circuitry in the LH28F008SA ensures that the
capacitive and inductive loading. Two-line control and               Command User Interface is reset to the Read Array
proper decoupling capacitor selection will supress tran-             mode on power up.
sient voltage peaks. Each device should have a 0.1 F
ceramic capacitor connected between each VCC and
GND, and between its VPP and GND. These high fre-
quency, low inherent-inductance capacitors should be
placed as close as possible to package leads. Addition-

12
8M (1M 8) Flash Memory                                                      LH28F008SA

         START                        BUS      COMMAND              COMMENTS
                                 OPERATION
WRITE 40H (10H),
  BYTE ADDRESS                   Write         Byte Write Data = 40H (10H)

    WRITE BYTE                                 Setup                Addr = Byte to be written
  ADDRESS/DATA
                                 Write         Byte Write Data to be written
          WSM NO                                                  Addr = Byte to be written
        READY?
                                 Standby/Read                       Check RY/BY
              YES                                                   VOH = Ready, VOL = Busy
    FULL STATUS
CHECK IF DESIRED                                                                   or

    BYTE WRITE                                                      Read Status Register
    COMPLETED                                                       Check SR.7
                                                                    1 = Ready, 0 = Busy
                                                                    Toggle OE or CE to update
                                                                    Status Register

                                 Repeat for subsequent bytes.

                                 Full status check can be done after each byte or after a
                                 sequence of bytes.

                                 Write FFH after the last byte write operation to reset the
                                 device to Read Array Mode.

FULL STATUS CHECK PROCEDURE

STATUS REGISTER                       BUS      COMMAND              COMMENTS
     DATA READ                   OPERATION
      (see above)

SR.3 = 0 NO        VPP RANGE     Optional                           CPU may already have read
     ?               ERROR         Read                             Status Register data in WSM
                                                                    Ready polling above
      YES                        Standby
                                                                    Check SR.3
                                 Standby                            1 = VPP Low Detect

                                                                    Check SR.4
                                                                    1 = Byte Write Error

SR.4 = 0 NO BYTE WRITE           SR.3 must be cleared, if set during a byte write attempt,
                                 before further attempts are allowed by the Write State
?                         ERROR  Machine.

           YES                   SR.4 is only cleared by the Clear Status Register Command,
                                 in cases where multiple bytes are written before full status is
BYTE WRITE                       checked.
SUCCESSFUL
                                 If error is detected, clear the Status Register before
                                 attempting retry or other error recovery.

                                                                                               28F008SA-5

                          Figure 5. Automated Byte Write Flowchart

                                                                                                  13
LH28F008SA                                                                     8M (1M 8) Flash Memory

    START                                             BUS      COMMAND         COMMENTS
                                                 OPERATION

        WRITE 20H                                Write         Erase           Data = 20H
    BLOCK ADDRESS                                Write         Setup           Addr = Within block to be
                                                                               erased
                                                               Erase
                                                                               Data = D0H
        WRITE D0H                                                              Addr = Within block to be
    BLOCK ADDRESS                                                              erased

                                                 Standby/Read                  Check RY/BY
                                                                               VOH = Ready, VOL = Busy
      WSM NO           NO ERASE SUSPEND
    READY?                                 LOOP                                               or

                       SUSPEND YES                                             Read Status Register
                        ERASE?                                                 Check SR.7
                                                                               1 = Ready, 0 = Busy
                  YES                                                          Toggle OE or CE to update
                                                                               Status Register
        FULL STATUS
    CHECK IF DESIRED                             Repeat for subsequent bytes.

                                                 Full status check can be done after each block or after a
                                                 sequence of blocks.

    BLOCK ERASE                                  Write FFH after the last block erase operation to reset the
     COMPLETED                                   device to Read Array Mode.

    FULL STATUS CHECK PROCEDURE                       BUS      COMMAND         COMMENTS
                                                 OPERATION
     STATUS REGISTER
           DATA READ                             Optional                      CPU may already have read
           (see above)                             Read                        Status Register data in WSM
                                                                               Ready polling above
    SR.3 = 0 NO        VPP RANGE                 Standby
         ?               ERROR                                                 Check SR.3
                                                 Standby                       1 = VPP Low Detect
          YES
                                                                               Check SR.4, 5
                                                                               Both 1 = Command Sequence
                                                                               Error

    SR.4, 5 = 1 YES    COMMAND                   Standby                       Check SR.5
          ?            SEQUENCE                                                1 = Block Erase Error

             NO           ERROR

                                                 SR.3 must be cleared, if set during a block erase attempt,
                                                 before further attempts are allowed by the Write State
                                                 Machine.

    SR.5 = 0 NO BLOCK ERASE                      SR.5 is only cleared by the Clear Status Register Command,
                                                 in cases where multiple blocks are erased before full status is
    ?                  ERROR                     checked.

               YES                               If error is detected, clear the Status Register before attempting
                                                 retry or other error recovery.
    BLOCK ERASE
    SUCCESSFUL

                                                                                                              28F008SA-6

                       Figure 6. Automated Block Erase Flowchart

14
8M (1M 8) Flash Memory                                                                                    LH28F008SA

     START                           BUS                    COMMAND          COMMENTS
                                OPERATION
  WRITE B0H                                                   Erase          Data = B0H
                                    Write                   Suspend
  WRITE 70H
                                    Write                   Read             Data = 70H
READ STATUS
  REGISTER                                                  Status Register

    SR.7 = 1 NO                 Standby/Read                                 Check RY/BY
         ?                                                                   VOH = Ready,
           YES                  Standby                                      VOL = Busy or Read
                                                                             Status Register
    SR.6 = 1 NO                 Write                       Read Array
         ?                      Read                                         Check SR.7
                     ERASE HAS                                               1 = Ready, 0 = Busy
           YES COMPLETED        Write                       Erase Resume     Toggle OE or CE to Update
                                                                             Status Register
  WRITE FFH
                                                                             Check SR.6
                                                                             1 = Suspended

                                                                             Data = FFH

                                                                             Read array data from block
                                                                             other than that being erased.

                                                                             Data = D0H

   DONE NO
READING

       ?

         YES

WRITE D0H

CONTINUE ERASE                                                                                              28F008SA-7

                  Figure 7. Erase Suspend/Erase Resume Flowchart

   A system designer must guard against spurious            device operation, but also for data retention during
writes for VCC voltages above VLKO when VPP is active.      system idle time. Flash nonvolatility increases usable
Since both WE and CE must be low for a command          battery life, because the LH28F008SA does not con-
write, driving either to VIH will inhibit writes. The Com-  sume any power to retain code or data when the sys-
mand User Interface architecture provides an added          tem is off.
level of protection since alteration of memory contents
only occurs after successful completion of the two-setup       In addition, the LH28F008SA's deep powerdown
command sequences.                                          mode ensures extremely low power dissipation even
                                                            when system power is applied. For example, portable
   Finally, the device is disabled until PWD is brought to  PCs and other power sensitive applications, using an
VIH, regardless of the state of its control inputs. This    array of LH28F008SAs for solid-state storage, can lower
provides an additional level of memory protection.          PWD to VIL in standby or sleep modes, producing neg-
                                                            ligible power consumption. If access to the LH28F008SA
Power Dissipation                                           is again needed, the part can again be read, following
                                                            the tPHQV and tPHWL wakeup cycles required after PWD
   When designing portable systems, designers must          is first raised back toVIH. See AC Characteristics - Read-
consider battery power consumption not only during          Only and Write Operations and Figures 8 and 9 for more
                                                            information.

                                                                                                                        15
LH28F008SA                                                                              8M (1M 8) Flash Memory

ABSOLUTE MAXIMUM RATINGS*                                                *WARNING: Stressing the device beyond the "Abso-

Operating Temperature                                                     lute Maximum Ratings" may cause permanent dam-
During Read ......................................... 0C to +70C1       age. These are stress ratings only. Operation beyond
During Block Erase/Byte Write ............... 0C to +70C                the "Operating Conditions" is not recommended and
Temperature Under Bias ..................... -10C to +80C               extended exposure beyond the "Operating Conditions"
StorageTemperature ......................... -65C to +125C              may affect device reliability.
Voltage on Any Pin (except VCC and VPP)

   with Respect to GND ..................... -2.0 V to +7.0 V2
VPP Program Voltage with Respect to GND during

   Block Erase/Byte Write .............-2.0 V to +14.0 V2, 3
VCC Supply Voltage with Respect

   to GND ........................................... -2.0 V to +7.0 V2
Output Short Circuit Current .......................... 100 mA4

OPERATING CONDITIONS

SYMBOL      PARAMETER                                   MIN.  MAX. UNITS NOTE

    TA Operating Temperature                            0     70.0       C

    VCC VCC Supply Voltage (10%) 4.50                         5.50       V   5

    VCC VCC Supply Voltage (5%) 4.75                          5.25       V   5

NOTES:

1. Operating temperature is for commercial product defined by this specification.

2. Minimum DC voltage is -0.5 V on input/output pins. During transitions, this level may undershoot to -2.0 V for periods < 20 ns.

    Maximum DC voltage on input/output pins is VCC + 0.5 V which, during transitions, may overshoot to VCC + 2.0 V for periods < 20 ns.
3. Maximum DC voltage on VPP may overshoot to +14.0 V for periods < 20 ns.
4. Output shorted for no more than one second. No more than one output shorted at a time.

5. 5% VCC specification reference the LH28F008SA-85 in its High Speed configuration, 10% VCC specifications reference the
    LH28F008SA-85 in its Standard configuration, and the LH28F008SA-12.

DC CHARACTERISTICS

SYMBOL      PARAMETER          TYP. MIN. MAX. UNITS                             TEST CONDITIONS               NOTE

     ILI  Input Load Current                                  1.0       A VCC = VCC MAX., VIN = VCC or GND  1
    ILO   Output Leakage Current
                                                              10.0 A VCC = VCC MAX., VOUT = VCC or GND 1
    ICCS                                      1.0
          VCC Standby Current                                 2.0        mA VCC = VCC MAX., CE = PWD = VIH

                                              30              100.0 A VCC = VCC MAX.,                        1, 3

                                                                             CE = PWD = Vcc 0.2 V

    ICCD  VCC Deep Power Down  0.20                           1.2        A  PWD = GND 0.2                   1
          Current
                                                                             IOUT (RY /BY ) = 0 mA

                                                    20                          VCC = VCC MAX., CE = GND
    ICCR VCC Read Current
                                                              35.0 mA f = 8 MHz, IOUT = 0 mA
                                                    25                             CMOS Inputs

                                                                                                                                             1

                                                                                VCC = VCC MAX., CE = VIL

                                                              50.0 mA f = 8 MHz, IOUT = 0 mA
                                                                                   TTL Inputs

16
8M (1M 8) Flash Memory                                                                                          LH28F008SA

DC Characteristics (Continued)

SYMBOL  PARAMETER                        TYP.  MIN. MAX. UNITS TEST CONDITIONS                                    NOTE
                                          10                                                                         1
ICCW    VCC Byte Write Current            10         30      mA Byte Write in Progress                               1
ICCE    VCC Block Erase Current            5
                                          1         30      mA Block Erase in Progress                            1, 2
                                          90                                                                        1
ICCES VCC Erase Suspend Current          0.10        10      mA  Block Erase Suspended                               1
                                          10                                                                        1
                                          10                     CE = VIH                                         1
                                          90                                                                        1
                                                     10     A VPP  VCC
                                          12                                                                        3
IPPS VPP Standby Current                             200     A VPP  VCC                                            3
                                                                                                                     4
IPPD    VPP Deep Power Down Current                  5.0     A PWD = GND 0.2 V
IPPW    VPP Byte Write Current
                                                     30      mA  VPP = VPPH
                                                                 Byte Write in Progress

IPPE VPP Block Erase Current                         30      mA  VPP = VPPH,
                                                                 Block Erase in Progress

IPPES VPP Erase Suspend Current                      200     A  VPP = VPPH,
VIL Input Low Voltage                                           Block Erase Suspended
VIH Input High Voltage
VOL Output Low Voltage                        -0.5  0.8     V

                                               2.0 VCC + 0.5 V

                                                     0.45    V   VCC = VCC MIN.
                                                                 IOL = 5.8 mA

VOH Output High Voltage                        2.4           V   VCC = VCC MIN.
                                                                 IOL = 2.5 mA

VPPL    VPP during Normal Operations           0.0   6.5     V
VPPH
VLKO    VPP during Write/Erase                 11.4 12.6     V
        Operations
                                               2.0           V
        VCC Erase/Write Lock Voltage

Capacitance5

   TA = 25C, f = 1MHz

SYMBOL  PARAMETER         TYP. MAX. UNITS TEST CONDITIONS

CIN Input Capacitance            6    8        pF VIN = 0 V

COUT Output Capacitance          8    12       pF VIN = 0 V

NOTES:

1. All currents are in RMS unless otherwise noted. Typical values at VCC = 5.0 V, VPP = 12.0 V, T = 25C.
    These currents are valid for all product versions (package and speeds).

2. ICCES is specified with the device deseleted. If the LH28F008SA is read while in Erase Suspend Mode,
    current draw is the sum of ICCES and ICCR.

3. Includes RY /BY .

4. Block Erases/Byte Writes are inhibited when VPP = VPPL and not guaranteed in the range between VPPH and VPPL.
5. Sampled, not 100% tested.

                                                                                                                  17
LH28F008SA                                                                                                                                    8M (1M 8) Flash Memory

AC INPUT/OUTPUT                                                                                                  HIGH SPEED AC INPUT/OUTPUT
REFERENCE WAVEFORM1                                                                                              REFERENCE WAVEFORM2

2.4          2.0                               2.0                                                               3.0
                                                   OUTPUT                                                              INPUT 1.5
      INPUT  0.8     TEST POINTS                                                                                                  TEST POINTS                     1.5 OUTPUT
                                               0.8                                                               0.0
0.45

NOTE:                                                                                                            NOTE:

AC test inputs are driven at VOH (2.4 VTTL) for a Logic '1' and VOL                                              AC test inputs are driven at 3.0 V for a Logic '1' and 0.0 V for a
(0.45 VTTL) for a Logic '0.' Input timing begins at VIH (2.0 VTTL)
and VIL (0.8 VTTL). Output timing ends at VIH and VIL. Input rise                                                Logic '0'. Input timing begins, and output timing ends at 1.5 V.
and fall times (10% to 90%) < 10 ns.
                                                                                                                 Input rise and fall times (10% to 90%) < 10 ns.  28F008SA-9
                                                                                                     28F008SA-8

AC TESTING LOAD CIRCUIT1                                                                                         HIGH SPEED AC TESTING LOAD CIRCUIT2

                             1.3 V                                                                                                            1.3 V
                                   1N914                                                                                                            1N914

             DEVICE          RL                                                                                         DEVICE                RL
             UNDER                        OUT                                                                           UNDER                             OUT

              TEST            CL                                                                                         TEST                  CL

NOTE:                                          28F008SA-10                                                       NOTE:                                            28F008SA-11

CL = 100 pF                                                                                                      CL = 30 pF
CL Includes Jig Capacitance                                                                                      CL Includes Jig Capacitance
RL = 3.3 k                                                                                                       RL = 3.3 k

NOTES:
1. Testing characteristics for LH28F008SA-85 in Standard

    configuration, and LH28F008SA-12.
2. Testing characteristics for LH28F008SA-85 in

    High Speed configuration

18
8M (1M 8) Flash Memory                                                           LH28F008SA

AC CHARACTERISTICS - Read Only Operations1

                                     LH28F008SA-854 LH28F008SA-855 LH28F008SA-125

SYMBOL  PARAMETER                    VCC 5%  VCC 10%  VCC 10%                UNIT NOTE

                                     MIN. MAX. MIN. MAX. MIN. MAX.

tAVAV tAC Read Cycle Time            85        90         120                      ns

tAVQV tACC Address to Output Delay       85        90          120                 ns

tELQV tCE CE to Output Delay            85        90          120                 ns                                       2

tPHQV tPWH PWD High to Output Delay      400       400         400                 ns

tGLQV tOE OE to Output Delay            40        45          50                  ns 2

tELQX tLZ CE to Output Low Z        0         0          0                        ns 3

tEHQZ tHZ CE High to Output High Z      55        55          55                  ns 3

tGLQX tOLZ OE to Output Low Z       0         0          0                        ns 3

tGHQZ tDF OE High to Output High Z      30        30          30                  ns 3

        Output Hold from

tOH Addresses, CE or OE            0         0          0                        ns 3

        change, whichever is first

NOTES:
1. See AC Input/Output Reference Waveform for timing measurements.
2. OE may be delayed up to tCE - tOE after the falling edge of CE without impact on tCE.
3. Sampled, not 100% tested.
4. See High Speed AC Input/Output Reference Waveforms and High Speed AC Testing Load circuits for testing characteristics.
5. See AC Input/Output Reference Waveforms and AC Testing Load Circuits for testing characteristics.

                                                                                                                               19
LH28F008SA                                                                               8M (1M 8) Flash Memory

                        VCC POWER-UP                  DEVICE AND  OUTPUTS  DATA     ...                           VCC
                    VIH                                 ADDRESS   ENABLED  VALID    ...  STANDBY POWER-DOWN
                                                                                          tEHQZ
                    VIL               STANDBY SELECTION

    ADDRESSES (A)                                                 ADDRESSES STABLE

                                                                  tAVAV

            CE (E)  VIH                                                             ...
                    VIL

    OE (G)          VIH                                                             ...
                    VIL
                                                                                                   tGHQZ

         WE (W) VIH         HIGH-Z                        tGLQV                                   tOH     HIGH-Z
                       VIL                   tELQV
                                                                                 ...
    DATA (D/Q) VOH                                   tGLQX                 VALID O. U. T.PUT
                      VOL                     tELQX

              VCC 5.0 V                        tAVQV
                    GND

                                      tPHQV

    PWD (P) VIH
                   VIL

                                                                                                                  28F008SA-12

                            Figure 8. AC Waveform for Read Operations

20
8M (1M 8) Flash Memory                                                                LH28F008SA

AC CHARACTERISTICS - Write Operations1

SYMBOL        PARAMETER                 LH28F008SA-857  LH28F008SA-858  LH28F008SA-128  UNIT  NOTE
                                            VCC 5%        VCC 10%       VCC 10%

                                         MIN. MAX.       MIN. MAX.       MIN. MAX.

tAVAV tWC Write Cycle Time              85              90              120             ns

tPHWL   tPS   PWD High Recovery to WE   1               1               1               s    2
              Going Low

tELWL tCS CE Setup to WE Going Low 10                  10              10              ns

tWLWH tWP WE Pulse Width                40              40              40              ns

tVPWH tVPS VPP Setup to WE Going High 100               100             100             ns    2

tAVWH   tAS   Address Setup to WE       40              40              40              ns    3
              Going High

tDVWH   tOS   Data Setup to WE          40              40              40              ns    4
              Going High

tWHDX tDH Data Hold from WE High        5               5               5               ns

tWHAX tAH Address Hold from WE High 5                   5               5               ns

tWHEH tOH OE Hold from WE High         10              10              10              ns

tWHWL tWHP WE Pulse Width High          30              30              30              ns

tWHRL         WE High to RY/BY Going       100             100             100        ns

              Low

tWHQV1        Duration of Byte Write    6               6               6               s
              Operation

tWHQV2        Duration of Block Erase   0.3             0.3             0.3             s
              Operation

tWHGL         Write Recovery before Read 0              0               0               s

tQVVL   tVPH  VPP Hold from Valid SRD,  0               0               0               ns

              RY /BY High

NOTES:

1. Read timing characteristics during erase and byte write operations are the same as during read-only operations.

    Refer to AC Characteristics for Read-Only Operations.

2. Sampled, not 100% tested.

3. Refer to Command Definitions Table for Valid AIN for byte write or block erasure.
4. Refer to Command Definitions Table for valid DIN for byte write or block erasure.
5. The on-chip Write State Machine incorporates all byte write and block erase system functions and overhead of standard Intel flash

    memory, including byte program and verify (byte write) and block precondition, precondition verify, erase and erase verify (block erase).
6. Byte write and block erase durations are measure to completion (SR.7 = 1. RY / BY = VOH). VPP should be held at VPPH until determina-

    tion of byte write/block erase success (SR.3/4/5 = 0).

7. See High Speed AC Input/Output Reference Waveforms and High Speed AC Testing Load Circuits for testing characteristics.

8. See AC Input/Output Reference Waveforms and AC Testing Load Circuits for testing characteristics.

                                                                                                 21
LH28F008SA                                                                                                  8M (1M 8) Flash Memory

BLOCK ERASE AND BYTE WRITE PERFORMANCE

    PARAMETER      LH28F008SA-85                            LH28F008SA-12                  UNIT      NOTE
               TYP.1 MIN. MAX.                          TYP.1 MIN. MAX.
                                                                                                        2
Block Erase Time 1.6                             10 1.6                               10   s            2

Block Write Time 0.6                             2.1 0.6                              2.1  s

NOTES:

1. 25C, 12.0 VPP.
2. Excludes System-Level Overhead.

                                    VCC    WRITE BYTE        WRITE VALID              AUTOMATED       READ STATUS      WRITE READ
                               POWER-UP     WRITE OR    ADDRESS AND DATA              BYTE WRITE     REGISTER DATA  ARRAY COMMAND
                             AND STANDBY                                               OR ERASE
                                          ERASE SETUP     (BYTE WRITE) OR
    ADDRESSES (A) VIH                       COMMAND       ERASE CONFIRM                   DELAY
                             VIL
                                                 AIN          COMMAND

                                                 tAVAV            AIN

                                                               tAVWH    tWHAX

    CE (E) VIH
               VIL

                                          tELWL                                           tWHGL
                                                                                          tWHQV1, 2
                                                 tWHEH

    OE (G)     VIH
               VIL

                                                        tWHWL

    WE (W)     VIH
               VIL

                                          tWLWH

                                                      tDVWH
                                                          tWHDX

    DATA (D/Q) VIH HIGH-Z                        DIN                  DIN                            VALID          DIN
                       VIL                                                     tWHRL                  SRD
                                                                                                                              28F008SA-13
                       tPHWL                                                                         tQVVL

    RY/BY (R)  VOH
               VOL

                  VIH
    PWD (P) VIL

                                                                 tVPWH

              VPPH
              VPPL
    VPP (V) VIH

                VIL

                                          Figure 9. AC Waveform for Write Operations

22
8M (1M 8) Flash Memory                                                                   LH28F008SA

ALTERNATIVE CE - CONTROLLED WRITES

SYMBOL        PARAMETER                    LH28F008SA-856  LH28F008SA-857  LH28F008SA-127  UNIT                                   NOTE
                                                VCC 5%       VCC 10%       VCC 10%

                                            MIN. MAX.       MIN. MAX.       MIN. MAX.

tAVAV tWC Write Cycle Time                 85              90              120             ns

tPHEL   tPS   PWD High Recovery to CE     1               1               1               s 2

              Going Low

tWLEL tWS WE Setup to CE Going Low 0                      0               0               ns

tELEH tCP CE Pulse Width                 50              50              50              ns

tVPEH tVPS VPP Setup to CE Going High 100                 100             100             ns 2

tAVEH   tAS   Address Setup to CE Going  40              40              40              ns 3

              High

tDVEH tDS Data Setup to CE Going High 40                  40              40              ns 4

tEHDX tDH Data Hold from CE High          5               5               5               ns

tEHAX tAH Address Hold from CE High 5                     5               5               ns

tEHWH tWH WE Hold from CE High            0               0               0               ns

tEHEL tEPH CE Pulse Width High           25              25              25              ns

tEHRL         CE High to RY /BY             100             100             100        ns

              Going Low

tEHOV1        Duration of Byte Write       6               6               6               s 5
              Operation

tEHOV2        Duration of Block Erase      0.3             0.3             0.3             s                                      5
              Operation

tEHGL         Write Recovery before Read 0                 0               0               s

tQVVL   tVPH  VPP Hold from Valid SRD,     0               0               0               ns 2, 5

              RY /BY High

NOTE:

1. Chip-Enable Controlled Writes: Write operations are driven by the valid combinations of CE and WE . In systems where
    CE defines the write pulsewidth (within a longer WE timing waveform), all setup, hold and inactive WE times should be
    measured relative to the CE waveform.

2. Sampled, not 100% tested.

3. Refer to Command Definitions Table for valid AIN for byte write or block erasure.
4. Refer to Command Definitions Table for valid DIN for byte write or block erasure.
5. Byte write and block erase durations are measured to completion (SR.7 = 1, RY /BY = VOH). VPP should be held at VPPH until

    determination of byte write/block erase success (SR.3/4/5 = 0).

6. See High Speed AC Input/Output Reference Waveforms and High Speed AC Testing Load Circuits for testing characteristics.

7. See AC Input/Output Reference Waveforms and AC Testing Load Circuits for testing characteristics.

                                                                                                                                     23
LH28F008SA                                                                                            8M (1M 8) Flash Memory

                                VCC    WRITE BYTE               WRITE VALID               AUTOMATED    READ STATUS      WRITE READ
                           POWER-UP     WRITE OR           ADDRESS AND DATA               BYTE WRITE  REGISTER DATA  ARRAY COMMAND
                         AND STANDBY                                                       OR ERASE
                                      ERASE SETUP            (BYTE WRITE) OR
ADDRESSES (A) VIH                       COMMAND              ERASE CONFIRM                    DELAY
                          VIL
                                             AIN                 COMMAND

                                            tAVAV                   AIN

                                                                    tAVEH  tEHAX

    WE (W) VIH                               tWLEL
                 VIL

                                                    tEHWH                                 tEHGL
                                                                                          tEHQV1, 2
    OE (G)      VIH
                VIL

                                                         tEHEL

    CE (E) VIH
                VIL

                                             tELEH

                                                         tDVEH
                                                             tEHDX

    DATA (D/Q) VIH HIGH-Z                           DIN                    DIN                        VALID          DIN
                       VIL                                                         tEHRL               SRD
                                                                                                                              28F008SA-14
                                      tPHEL                                                           tQVVL

    RY/BY  (R)  VOH
                VOL

    PWD (P)     VIH
                VIL

                                                                    tVPEH

             VPPH
              VPPL
    VPP (V) VIH

                VIL

                                      Figure 10. Alternate AC Waveform for Write Operations

24
8M (1M 8) Flash Memory                                                                                 LH28F008SA

44SOP (SOP044-P-0600)

0.50 [0.020]  1.27 [0.050]
0.30 [0.012]  TYP.

44                           23

                                13.40 [0.528] 16.40 [0.646]                  14.40 [0.567]
                                13.00 [0.512] 15.60 [0.614]

    1                        22                                 SEE
                                                              DETAIL
              28.40 [1.118]                                                                 2.9 [0.114]
              28.00 [1.102]                                              0.20 [0.008]       2.5 [0.098] DETAIL
                                                                         0.10 [0.004]
                                                                                                     1.275 [0.050]
                             0.15 [0.006]

                                          1.275 [0.050]                                    0.25 [0.010]
                                                                                           0.05 [0.002]
                                                                2.9 [0.114]
                                                                2.5 [0.098]  3.25 [0.128]
                                                                             2.45 [0.096]

                                                0.25 [0.010]                                                             0 - 10
                                                0.05 [0.002]                                             0.80 [0.031]

                                          1.275 [0.050]                                                                               44SOP

DIMENSIONS IN MM [INCHES]  MAXIMUM LIMIT
                           MINIMUM LIMIT

                                                                                                                    25
LH28F008SA                                                                   8M (1M 8) Flash Memory
   40TSOP (TSOP040-P-1020)
                                                                 40
       1

                                                                 0.50 [0.020]              10.20 [0.402]
                                                                 TYP.                      9.80 [0.386]

                                                                 0.25 [0.010]
                                                                 0.15 [0.006]

     20                                                          21
    SEE DETAIL
                                                                             1.10 [0.043]
                                                                             0.90 [0.035]

                                                                      1.19     0.49 [0.019]  DETAIL
                                                                     [0.047]   0.39 [0.015]
                                                                     MAX.

                                                                                           0.125 [0.005]

                            18.60 [0.732]                                      0.49 [0.019]  0 - 10
                            18.20 [0.717]
                                                                               0.39 [0.015]
                            19.30 [0.760]
                            18.70 [0.736]                                                    0.18 [0.007]
                                                                                             0.08 [0.003]
                            20.30 [0.799]
                            19.70 [0.776]

                           MAXIMUM LIMIT                                     0.22 [0.009]
                           MINIMUM LIMIT                                     0.02 [0.001]

DIMENSIONS IN MM [INCHES]                                                                                  40TSOP

ORDERING INFORMATION

    LH28F008SA  X           -##

    Device Type Package Speed

                                 85       85   Access Time (ns)
                                 12       120

                                 T 40-pin, 1.2 mm x 10 mm x 20 mm TSOP (Type I) (TSOP040-P-1020)
                                 N 44-pin, 600-mil SOP (SOP044-P-0600)

                                                   8M (1M x 8) Flash Memory
Example: LH28F008SAT-85 (8M (1M x 8) Flash Memory, 85 ns, 40-pin TSOP)

                                                                                             28F008SA-15

26
8M (1M 8) Flash Memory                                                                          LH28F008SA

LIFE SUPPORT POLICY
SHARP components should not be used in medical devices with life support functions or in safety equipment (or similiar applications
where component failure would result in loss of life or physical harm) without the written approval of an officer of the SHARP Corporation.

WARRANTY
SHARP warrants to Customer that the Products will be free from defects in material and workmanship under normal use and service for
a period of one year from the date of invoice. Customer's exclusive remedy for breach of this warranty is that SHARP will either (i) repair
or replace, at its option, any Product which fails during the warranty period because of such defect (if Customer promptly reported the
failure to SHARP in writing) or, (ii) if SHARP is unable to repair or replace, SHARP will refund the purchase price of the Product upon its
return to SHARP. This warranty does not apply to any Product which has been subjected to misuse, abnormal service or handling, or
which has been altered or modified in design or construction, or which has been serviced or repaired by anyone other than SHARP. The
warranties set forth herein are in lieu of, and exclusive of, all other warranties, express or implied. ALL EXPRESS AND IMPLIED
WARRANTIES OF MERCHANTABILITY, FITNESS FOR USE AND FITNESS FOR A PARTICULAR PURPOSE ARE SPECIFICALLY
EXCLUDED.

SHARP reserves the right to make changes in specifications at any time and without notice. SHARP does not assume any responsibility
for the use of any circuitry described; no circuit patent licenses are implied.

                                                                EUROPE                           ASIA

NORTH AMERICA                                                    SHARP Electronics (Europe) GmbH  SHARP Corporation
                                                                 Microelectronics Division        Integrated Circuits Group
SHARP Electronics Corporation                                    Sonninstrae 3                   2613-1 Ichinomoto-Cho
Microelectronics Group                                           20097 Hamburg, Germany           Tenri-City, Nara, 632, Japan
5700 NW Pacific Rim Blvd., M/S 20                                Phone: (49) 40 2376-2286         Phone: (07436) 5-1321
Camas, WA 98607, U.S.A.                                          Telex: 2161867 (HEEG D)          Telex: LABOMETA-B J63428
Phone: (360) 834-2500                                            Facsimile: (49) 40 2376-2232     Facsimile: (07436) 5-1532
Telex: 49608472 (SHARPCAM)
Facsimile: (360) 834-8903                                                                             Reference Code SMT96105
http://www.sharpmeg.com

1997 by SHARP Corporation
Issued July 1994
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