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LFSCM3GA15EP1-6F900C

器件型号:LFSCM3GA15EP1-6F900C
器件类别:半导体    可编程逻辑器件   
文件大小:20915.23KB,共10页
厂商名称:Lattice
厂商官网:http://www.latticesemi.com
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器件描述

FPGA - Field Programmable Gate Array 15.2K LUTs MACO 3G SERDES 1.2V -6 Spd

参数
产品属性属性值
产品种类:
Product Category:
FPGA - Field Programmable Gate Array
制造商:
Manufacturer:
Lattice
RoHS:No
产品:
Product:
SCM
Number of Logic Elements:15000
Number of Logic Array Blocks - LABs:1875
Number of I/Os:300 I/O
工作电源电压:
Operating Supply Voltage:
1.2 V
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
fpBGA-900
封装:
Packaging:
Tray
商标:
Brand:
Lattice
Distributed RAM:240 kbit
Embedded Block RAM - EBR:1.03 Mbit
高度:
Height:
1.65 mm
长度:
Length:
31 mm
Maximum Operating Frequency:700 MHz
Moisture Sensitive:Yes
系列:
Series:
LFSCM3GA15EP1-6F
工厂包装数量:
Factory Pack Quantity:
27
电源电压-最大:
Supply Voltage - Max:
1.26 V
电源电压-最小:
Supply Voltage - Min:
950 mV
Total Memory:1.27 Mbit
宽度:
Width:
31 mm

LFSCM3GA15EP1-6F900C器件文档内容

LatticeSC/M Family Data Sheet

DS1004 Version 02.4, December 2011
                                                  LatticeSC/M Family Data Sheet

                                                                                         Introduction

January 2010                                                                                        Data Sheet DS1004

Features                                                              –    1 to 7.8 Mbits memory

  High Performance FPGA Fabric                                       –    True Dual Port/Pseudo Dual Port/Single

   • 15K to 115K four input Look-up Tables (LUT4s)                         Port

   • 139 to 942 I/Os                                                  –    Dedicated FIFO logic for all block RAM

   • 700MHz global clock; 1GHz edge clocks                            –    500MHz performance

                                                                  •  Additional 240K to 1.8Mbits distributed RAM

   4 to 32 High Speed SERDES and flexiPCS™                        sysCLOCK™ Network

   (per Device)                                                    • Eight analog PLLs per device

   • Performance ranging from 600Mbps to 3.8Gbps                      –    Frequency range from 15MHz to 1GHz

   • Excellent Rx jitter tolerance (0.8UI at                          –    Spread spectrum support

      3.125Gbps)

   • Low Tx jitter (0.25UI typical at 3.125Gbps)                   • 12 DLLs per device with direct control of I/O

   • Built-in Pre-emphasis and equalization                           delay

   • Low power (typically 105mW per channel)                          –    Frequency range from 100MHz to 700MHz

   •  Embedded Physical Coding Sublayer (PCS)                     • Extensive clocking network

      provides pre-engineered implementation for the                  –    700MHz primary and 325 MHz secondary

      following standards:                                                 clocks

      –  GbE, XAUI, PCI Express, SONET, Serial Rapi-                  –    1GHz I/O-connected edge clocks

         dIO, 1G Fibre Channel, 2G Fibre Channel                   • Precision Clock Divider

  2Gbps High Performance PURESPEED™ I/O                              –    Phase matched x2 and x4 division of incom-

   • Supports the following performance bandwidths                         ing clocks

      –  Differential I/O up to 2Gbps DDR                         • Dynamic Clock Select (DCS)

         (1GHz Clock)                                                 –    Glitch free clock MUX

      –  Single-ended memory interfaces up to                     Masked Array for Cost Optimization

         800Mbps                                                   (MACO™) Blocks

   •  144 Tap programmable Input Delay (INDEL)                     • On-chip structured ASIC Blocks provide pre-

      block on every I/O dynamically aligns data to                   engineered IP for low power, low cost system

      clock for robust performance                                    level integration

      –  Dynamic bit Adaptive Input Logic (AIL) mon-              High Performance System Bus

         itoring and control circuitry per pin that auto-          • Ties FPGA elements together with a standard

         matically ensures proper set-up and hold                     bus framework

      –  Dynamic bus: uses control bus from DLL                       –    Connects to peripheral user interfaces for

      –  Static per bit                                                    run-time dynamic configuration

   • Electrical standards supported:                              System Level Support

      –  LVCMOS 3.3/2.5/1.8/1.5/1.2, LVTTL                         • IEEE standard 1149.1 Boundary Scan, plus 

      –  SSTL 3/2/18 I, II; HSTL 18/15 I, II                          ispTRACY™ internal logic analyzer

      –  PCI, PCI-X                                                • IEEE Standard 1532 in-system configuration

      –  LVDS, Mini-LVDS, Bus-LVDS, MLVDS,                         • 1.2V and 1.0V operation

         LVPECL, RSDS                                              • Onboard oscillator for initialization and general

   • Programmable On Die Termination (ODT)                            use

      –  Includes Thevenin Equivalent and low                      • Embedded PowerPC microprocessor interface

         power VTT termination options                             • Low cost wire-bond and high pin count flip-chip

  Memory Intensive FPGA                                              packaging

   • sysMEM™ embedded Block RAM                                    • Low cost SPI Flash RAM configuration

© 2010 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand

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www.latticesemi.com                                        1-1                                DS1004 Introduction_01.7
                                                                                                                     Introduction

Lattice Semiconductor                                                                   LatticeSC/M Family Data Sheet

Table 1-1. LatticeSC Family Selection Guide1

                  Device                       SC15               SC25                  SC40                 SC80            SC115

LUT4s (K)                                      15                         25            40                   80                                115

sysMEM Blocks (18Kb)                           56                         104           216                  308                               424

Embedded Memory (Mbits)                        1.03                       1.92          3.98                 5.68                              7.8

Max. Distributed Memory (Mbits)                0.24                       0.41          0.65                 1.28                              1.84

Number of 3.8Gbps SERDES (Max.)                8                          16            16                   32                                32

DLLs                                           12                         12            12                   12                                12

Analog PLLs                                    8                          8             8                    8                                 8

MACO Blocks                                    4                          6             10                   10                                12

Package I/O/SERDES Combinations (1mm ball pitch)

256-ball fpBGA (17 x 17mm)                     139/4

900-ball fpBGA (31 x 31mm)                     300/8              378/8

1020-ball fcBGA (33 x 33mm)2                                      476/16                562/16

1152-ball fcBGA (35 x 35mm)3                                                            604/16               660/16          660/16

1704-ball fcBGA (42.5 x 42.5mm)3                                                                             904/32          942/32

1.  The information in this preliminary data sheet is by definition not final and subject to change. Please consult the Lattice web site and your

    local Lattice sales office to ensure you have the latest information regarding the specifications for these products as you make critical

    design decisions.

2.  Organic fcBGA converted to organic fcBGA revision 2 per PCN #02A-10.

3.  Ceramic fcBGA converted to organic fcBGA per PCN #01A-10.

The LatticeSCM devices add MACO-enabled IP functionality to the base LatticeSC                               devices. Table  1-2 shows               the

type and number of each pre-engineered IP core.

Table 1-2. LatticeSCM Family

                  Device                       SCM15              SCM25                 SCM40                SCM80           SCM115

flexiMAC Blocks

    • 1GbE Mode                                1                          2             2                    2                                 4

    • 10GbE Mode

    • PCI Express Mode

SPI4.2 Blocks                                  1                          2             2                    2                                 2

Memory Controller Blocks

    • DDR/DDR2 DRAM Mode

    • QDR II/II+ SRAM Mode                     1                          2             2                    2                                 2

    • RLDRAM I

    • RLDRAM II CIO/SIO

Low-Speed CDR Blocks                           0                          0             2                    2                                 2

PCI Express LTSSM (PHY) Blocks                 1                          0             2                    2                                 2

Note: See each IP core user’s guide for  more  information about  support for specific  LatticeSCM devices.

Introduction

The LatticeSC family of FPGAs combines a high-performance FPGA fabric, high-speed SERDES, high-perfor-

mance I/Os and large embedded RAM in a single industry leading architecture. This FPGA family is fabricated in a

state of the art technology to provide one of the highest performing FPGAs in the industry.

This family of devices includes features to meet the needs of today’s communication network systems. These fea-

tures include SERDES with embedded advance PCS (Physical Coding sub-layer), up to 7.8 Mbits of sysMEM

embedded block RAM, dedicated logic to support system level standards such as RAPIDIO, SPI4.2, SFI-4, UTO-

PIA, XGMII and CSIX. The devices in this family feature clock multiply, divide and phase shift PLLs, numerous

                                                                  1-2
                                                                                                         Introduction

Lattice Semiconductor                                                        LatticeSC/M Family Data Sheet

DLLs and dynamic glitch free clock MUXs which are required in today’s high end system designs. High-speed,

high-bandwidth I/O make this family ideal for high-throughput systems.

The ispLEVER® design tool from Lattice allows large complex designs to be efficiently implemented using the Lat-

ticeSC family of FPGA devices. Synthesis library support for LatticeSC is available for popular logic synthesis tools.

The ispLEVER tool uses the synthesis tool output along with the constraints from its floor planning tools to place

and route the design in the LatticeSC device. The ispLEVER tool extracts the timing from the routing and back-

annotates it into the design for timing verification.

Lattice provides many pre-designed IP (Intellectual Property) ispLeverCORE™ modules for the LatticeSC family.

By using these IPs as standardized blocks, designers are free to concentrate on the unique aspects of their design,

increasing their productivity.

Innovative high-performance FPGA architecture, high-speed SERDES with PCS support, sysMEM embedded

memory and high performance I/O are combined in the LatticeSC to provide excellent performance for today’s

leading edge systems designs. Table 1-3 details the performance of several common functions implemented within

the LatticeSC.

Table1-3. Speed Performance for Typical Functions1

                                         Functions                           Performance (MHz)2

                32-bit Address Decoder                                       539

                64-bit Address Decoder                                       517

                32:1 Multiplexer                                             779

                64-bit Adder (ripple)                                        353

                32x8 Distributed Single Port (SP) RAM                        768

                64-bit Counter (up or down counter, non-loadable)            369

                True Dual-Port 1024x18 bits                                  372

                FIFO Port A: x36 bits, B: x9 bits                            375

                1.  For additional information, see Typical Building  BLock  Function Performance table

                    in this data sheet.

                2.  Advance information (-7 speed grade).

                                                           1-3
                             LatticeSC/M Family Data Sheet

                                                                                    Architecture

December 2008                                                                                     Data Sheet DS1004

Architecture Overview

The LatticeSC architecture contains an array of logic blocks surrounded by Programmable I/O Cells (PIC). Inter-

spersed between the rows of logic blocks are rows of sysMEM Embedded Block RAM (EBR). The upper left and

upper right corners of the devices contain SERDES blocks and their associated PCS blocks, as show in Figure 2-1.

Top left and top right corner of the device contain blocks of SERDES. Each block of SERDES contains four chan-

nels (quad). Each channel contains a single serializer and de-serializer, synchronization and word alignment logic.

The SERDES quad connects with the Physical Coding Sub-layer (PCS) blocks that contain logic to simultaneously

perform alignment, coding, de-coding and other functions. The SERDES quad block has separate supply, ground

and reference voltage pins.

The PICs contain logic to facilitate the conditioning of signals to and from the I/O before they leave or enter the

FPGA fabric. The block provides DDR and shift register capabilities that act as a gearbox between high speed I/O

and the FPGA fabric. The blocks also contain programmable Adaptive Input Logic that adjusts the delay applied to

signals as they enter the device to optimize setup and hold times and ensure robust performance.

sysMEM EBRs are large dedicated fast memory blocks. They can be configured as RAM, ROM or FIFO. These

blocks have dedicated logic to simplify the implementation of FIFOs.

The PFU, PIC and EBR blocks are arranged in a two-dimensional grid with rows and columns as shown in

Figure 2-1. These blocks are connected with many vertical and horizontal routing channel resources. The place

and route software tool automatically allocates these routing resources.

The corners contain the sysCLOCK Analog Phase Locked Loop (PLL) and Delay Locked Loop (DLL) Blocks. The

PLLs have multiply, divide and phase shifting capability; they are used to manage the phase relationship of the

clocks. The LatticeSC architecture provides eight analog PLLs per device and 12 DLLs. The DLLs provide a simple

delay capability and can also be used to calibrate other delays within the device.

Every device in the family has a JTAG Port with internal Logic Analyzer (ispTRACY) capability. The sysCONFIG™

port which allows for serial or parallel device configuration. The system bus simplifies the connections of the exter-

nal microprocessor to the device for tasks such as SERDES and PCS configuration or interface to the general

FPGA logic. The LatticeSC devices use 1.2V as their core voltage operation with 1.0V operation also possible.

© 2008 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand

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www.latticesemi.com          2-1                                                    DS1004 Architecture_02.0
                                                                      Architecture

Lattice Semiconductor                                    LatticeSC/M Family Data Sheet

Figure 2-1. Simplified Block Diagram  (Top  Level)

                         Quad SERDES                     Quad SERDES

sysCLOCK

Analog PLLs

                                                                      Physical Coding

                                                                      Sublayer (PCS)

sysCLOCK DLLs

Programmable

I/O Cell (PIC) includes

PURESPEED I/O Interface

                                                                      Structured ASIC

                                                                      Block (MACO)

Each PIC                                                              Programmable

contains four                                                         Function

Programmable                                                          Unit (PFU)

I/Os (PIO)

                                                                      sysMEM Embedded

                                                                      Block RAM (EBR)

Three PICs

per four PFUs

sysCLOCK

Analog PLLs

                                                                      sysCLOCK DLLs

                                                    2-2
                                                                                                                                Architecture

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PFU Blocks

The core of the LatticeSC devices consists of PFU blocks. The PFUs can be programmed to perform Logic, Arith-

metic, Distributed RAM and Distributed ROM functions.

Each PFU block consists of four interconnected slices, numbered 0-3 as shown in Figure 2-2. All the interconnec-

tions to and from PFU blocks are from routing. There are 53 inputs and 25 outputs associated with each PFU block.

Figure 2-2. PFU Diagram

                                                                   From

                                                                   Routing

            LUT4 &               LUT4 &  LUT4 &            LUT4 &           LUT4 &            LUT4 &  LUT4 &            LUT4 &

            CARRY                CARRY   CARRY             CARRY            CARRY             CARRY   CARRY             CARRY

                       Slice  0                  Slice  1                           Slice  2                  Slice  3

            D                         D       D                 D                D                 D       D                 D

       FF/                       FF/     FF/               FF/              FF/               FF/     FF/               FF/

       Latch                  Latch      Latch             Latch         Latch                Latch   Latch             Latch

                                                                   To

                                                                   Routing

Slice

Each slice contains two LUT4 lookup tables feeding two registers (programmed to be in FF or Latch mode), and

some associated logic that allows the LUTs to be combined to implement 5, 6, 7 and 8 Input LUTs (LUT5, LUT6,

LUT7 and LUT8). There is control logic to perform set/reset functions (programmable as synchronous/asynchro-

nous), clock select, chip-select and wider RAM/ROM functions. Figure 2-3 shows an overview of the internal logic

of the slice. The registers in the slice can be configured for positive/negative and edge/level clocks.

There are 14 input signals: 13 signals from routing and one from the carry-chain (from adjacent slice or PFU).

There are seven outputs: six to routing and one to carry-chain (to adjacent PFU). Table 2-1 lists the signals associ-

ated with each slice.

                                                                   2-3
                                                                                                                        Architecture

Lattice Semiconductor                                                                     LatticeSC/M Family Data Sheet

Figure 2-3. Slice Diagram

                                           FCO from Slice/PFU,

                                           FCI into Different Slice/PFU

                                                                                          Slice

                                                                                                        OFX1

                                 A1                        CO                                           F1

                                 B1                            F

                                 C1                LUT4 &                                 D             Q1

                                 D1                CARRY                                         FF/

                                                                                                 Latch

                                                           CI

          From                   M1                                                                                 To

          Routing                M0                                                                                 Routing

                                                                                 LUT                    OFX0

                                                                               Expansion

                                                                                 Mux

                                 A0                        CO

                                 B0                                                                     F0

                                 C0                LUT4 &      F

                                 D0                CARRY

                                                                         OFX0             D             Q0

                                                                                                 FF/

                                                           CI                                    Latch

          Control Signals        CE

          selected and           CLK

          inverted per           LSR

          slice in routing

                                                FCI into Slice/PFU,

          Note: some interslice            FCO from Different Slice/PFU

          signals not shown.

Table 2-1. Slice Signal Descriptions

Function                Type               Signal Names                                   Description

Input                  Data signal         A0, B0, C0, D0      Inputs to LUT4

Input                  Data signal         A1, B1, C1, D1      Inputs to LUT4

Input           Multi-purpose              M0                  Multipurpose Input

Input           Multi-purpose              M1                  Multipurpose Input

Input           Control signal             CE                  Clock Enable

Input           Control signal             LSR                 Local Set/Reset

Input           Control signal             CLK                 System Clock

Input           Inter-PFU signal           FCI                 Fast Carry In1

Output             Data signals            F0, F1              LUT4 output register bypass signals

Output             Data signals            Q0, Q1              Register Outputs

Output             Data signals            OFX0                Output of a LUT5 MUX

Output             Data signals            OFX1                Output of a LUT6, LUT7, LUT82 MUX depending on       the  slice

Output          Inter-PFU signal           FCO                 For the right most PFU the fast carry chain output2

1. See Figure 2-2 for connection details.

2. Requires two PFUs.

                                                               2-4
                                                                                                         Architecture

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Modes of Operation

Each Slice is capable of four modes of operation: Logic, Ripple, RAM and ROM. Table 2-2 lists the modes and the

capability of the Slice blocks.

Table 2-2. Slice Modes

                                 Logic               Ripple                           RAM    ROM

   PFU Slice                     LUT 4x2 or LUT 5x1  2-bit Arithmetic Unit         SPR 16x2  ROM 16x2

                                                                                   DPR 16x2

Logic Mode

In this mode, the LUTs in each Slice are configured as combinatorial lookup tables. A LUT4 can have 16 possible

input combinations. Any logic function with four inputs can be generated by programming this lookup table. Since

there are two LUT4s per Slice, a LUT5 can be constructed within one Slice. Larger lookup tables such as LUT6,

LUT7 and LUT8 can be constructed by concatenating other Slices in the PFU.

Ripple Mode

Ripple mode allows the efficient implementation of small arithmetic functions. In ripple mode, the following func-

tions can be implemented by each Slice:

  Addition 2-bit

  Subtraction 2-bit

  Up counter 2-bit

  Down counter 2-bit

  Comparator functions of A and         B  inputs

   - A greater-than-or-equal-to B

   - A not-equal-to B

   - A less-than-or-equal-to B

Ripple Mode includes an optional configuration that performs arithmetic using fast carry chain methods. In this con-

figuration (also referred to as CCU2 mode) two additional signals, Carry Generate and Carry Propagate, are gener-

ated on a per slice basis to allow fast arithmetic functions to be constructed by concatenating Slices.

RAM Mode

In this mode, distributed RAM can be constructed using each LUT block as a 16x1-bit memory. Through the combi-

nation of LUTs and Slices, a variety of different memories can be constructed.

The Lattice design tools support the creation of a variety of different size memories. Where appropriate, the soft-

ware will construct these using distributed memory primitives that represent the capabilities of the Slice. Table 2-3

shows the number of Slices required to implement different distributed RAM primitives. Dual port memories involve

the pairing of two Slices, one Slice functions as the read-write port. The other companion Slice supports the read-

only port. For more information on RAM mode, please see details of additional technical documentation at the end

of this data sheet.

Table 2-3. Number of Slices Required For Implementing Distributed RAM

                                                     SPR16x2                DPR16x2

                                 Number of Slices                1                 2

                                 Note: SPR = Single Port RAM, DPR = Dual Port RAM

ROM Mode

The ROM mode uses the same principal as the RAM modes, but without the Write port. Pre-loading is accom-

plished through the programming interface during configuration.

                                                     2-5
                                                                                                            Architecture

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PFU Modes of Operation

Slices can be combined within a PFU to form larger functions. Table 2-4 tabulates          these modes      and      documents     the

functionality possible at the PFU level.

Table 2-4. PFU Modes of Operation

                          Logic                 Ripple                       RAM                    ROM

                          LUT 4x8 or      2-bit Add x 4                      SPR 16x2 x 4  ROM 16x1 x 8

            MUX 2x1 x 8                                                      DPR 16x2 x 2

                          LUT 5x4 or      2-bit Sub x 4                      SPR 16x4 x 2  ROM 16x2 x 4

            MUX 4x1 x 4                                                      DPR 16x4 x 1

                          LUT 6x2 or      2-bit Counter x 4                  SPR 16x8 x 1  ROM 16x4 x 2

            MUX 8x1 x 2

                          LUT 7x1 or      2-bit Comp x 4                                   ROM 16x8 x1

            MUX 16x1 x 1

Routing

There are many resources provided in the LatticeSC devices to route signals individually or as busses with related

control signals. The routing resources consist of switching circuitry, buffers and metal interconnect (routing) seg-

ments.

The inter-PFU connections are made with x1 (spans two PFU), x2 (spans three PFU) and x6 (spans seven PFU)

resources. The x1 and x2 connections provide fast and efficient connections in horizontal, vertical and diagonal

directions. All connections are buffered to ensure high-speed operation even with long high-fanout connections.

The ispLEVER design tool takes the output of the synthesis tool and places and routes the design. Generally, the

place and route tool is completely automatic, although an interactive routing editor is available to optimize the

design.

sysCLOCK Network

The LatticeSC devices have three distinct clock networks for use in distributing high-performance clocks within the

device: primary clocks, secondary clocks and edge clocks. In addition to these dedicated clock networks, users are

free to route clocks within the device using the general purpose routing. Figure 2-4 shows the clock resources

available to each slice.

Figure 2-4. Slice Clock Selection

                                 Primary Clock          12

                          Secondary Clock               6

                                      Routing                                              Clock to Slice

                                          GND

                          Note: GND is available to switch off the network.

Primary Clock Sources

LatticeSC devices have a wide variety of primary clock sources               available.    Primary  clocks  sources  consists  of  the

following:

• Primary clock input pins

• Edge clock input pins

• Two outputs per DLL

                                                             2-6
                                                                                                                                           Architecture

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•     Two outputs per PLL

•     Clock divider outputs

•     Digital Clock Select (DCS) block outputs

•     Three outputs per SERDES quad

Figure 2-5 shows the arrangement of the primary                     clock     sources.

Figure 2-5. Clock Sources

                                                                    Edge           Primary/

                                                                    Clock          Edge Clock

                                                                    PIOs           PIOs

            PLL                                                                                                                       PLL

            PLL                        SERDES                       DCS            DCS                   SERDES                       PLL

            DLL                                                                    Clock Dividers    (3  per SERDES  Channel)         DLL

                           (3     per  SERDES Channel)

Primary/    DLL                                                                                                                       DLL       Primary/

Edge Clock                                                                                                                                      Edge Clock

PIOs                                                                                                                                            PIOs

                                                                              4

Edge Clock                                                                                                                                      Edge Clock

PIOs                                                                                                                                            PIOs

            DCS                                                                                                                            DCS

                                                           Primary Clock Sources

            DCS                        24                                                                      24                          DCS

Primary/                   Clock                                                                                               Clock            Primary/

Edge Clock       Dividers                                                                                            Dividers                   Edge Clock

PIOs        DLL                                                                                                                       DLL       PIOs

            DLL                                                                                                                       DLL

            DLL                                                            8                                                          DLL

            DLL                                                                                                                       DLL

            PLL                            Clock Dividers                                      Clock Dividers                         PLL

                                                                    DCS            DCS

            PLL                                                                                                                       PLL

                                       Edge             Primary/                             Edge        Primary/

                                       Clock            Edge Clock                           Clock       Edge Clock

                                       PIOs             PIOs                                   PIOs      PIOs

Primary Clock Routing

The clock routing structure in LatticeSC devices consists of 12 Primary Clock lines per quadrant. The primary

clocks are generated from 64:1 MUXs located in each quadrant. Three of the inputs to each 64:1 MUX comes from

local routing, one is connected to GND and rest of the 60 inputs are from the primary clock sources. Figure 2-6

shows this clock routing.

                                                                              2-7
                                                                                                         Architecture

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Figure 2-6. Per Quadrant Clock Selection

             12 feedlines per quadrant6s0tiPmriemsa4ry+C1l2ocfkeeSdoliunrecsesfrom upper and lower half

                  From Local                   From Local                         From Local

                             Routing  60       Routing     60                     Routing     60

                             3            GND  3               GND                3               GND

                                      12 Prim1a2ryPrCimloacrkypCelrocQkusadrants

   Note: GND is available to switch off the network.

Secondary Clocks

In addition to the primary clock network and edge clocks the LatticeSC devices also contain a secondary clock net-

work. Built of X6 style routing elements this secondary clock network is ideal for routing slower speed clock and

control signals throughout the device preserving high-speed clock networks for the most timing critical signals.

Edge Clocks

LatticeSC devices have a number of high-speed edge clocks that are intended for use with the PIOs in the imple-

mentation of high-speed interfaces. There are eight edge clocks per bank for the top and bottom of the device. The

left and right sides have eight edge clocks per side for both banks located on that side. Figure 2-7 shows the

arrangement of edge clocks.

Edge clock resources can be driven from a variety of sources. Edge clock resources can be driven from:

•  Edge clock PIOs in the same bank

•  Primary clock PIOs in the same bank

•  Routing

•  Adjacent PLLs and DLLs

•  ELSR output from the clock divider

                                                               2-8
                                                                                                     Architecture

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Figure 2-7. Edge Clock Resources

                                                   Bank 1

                                   SERDES                                                    SERDES

                         Bank                              Edge clock                        Bank

                         7                                                                   2

                         Bank                                                                Bank

                         6                                                                   3

                                           Bank 5                                    Bank 4

Precision Clock Divider

Each set of edge clocks has four high-speed dividers associated with it. These are intended for generating a slower

speed system clock from the high-speed edge clock. The block operates in a DIV2 or DIV4 mode and maintains a

known phase relationship between the divided down clock and high-speed clock based on the release of its reset

signal. The clock dividers can be fed from selected PIOs, PLLs and routing. The clock divider outputs serve as pri-

mary clock sources. This circuit also generates an edge local set/reset (ELSR) signal which is fed to the PIOs via

the edge clock network and is used for the rest of the I/O gearing logic.

Figure 2-8. Clock Divider Circuit

                                                                                                     Divided clock

                                           S/R     S/R                               S/R     S/R

Clock derived

from selected

PIOs, PLLs and

routing

         LSR                                                                                         ELSR

                                   Register chain to synchronize LSR to clock input

Dynamic Clock Select (DCS)

The DCS is a global clock buffer with smart multiplexer functions. It takes two independent input clock sources and

outputs a clock signal without any glitches or runt pulses. This is achieved irrespective of where the select signal is

                                                   2-9
                                                                                                Architecture

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toggled. There are eight DCS blocks  per  device,  located  in  pairs at the  center of each side. Figure 2-9 illustrates

the DCS Block diagram.

Figure 2-9. DCS Block Diagram

                                          CLK0

                                          CLK1     DCS          DCSOUT

                                          SEL

Figure 2-10 shows timing waveforms for one of the DCS operating modes. The DCS block can be programmed to

other modes. For more information on the DCS, please see details of additional technical documentation at the end

of this data sheet.

Figure 2-10. DCS Waveforms

                        CLK0

                        CLK1

                        SEL

                        DCSOUT

Clock Boosting

There are programmable delays available in the clock signal paths in the PFU, PIC and EBR blocks. These allow

setup and clock-to-output times to be traded to meet critical timing without slowing the system clock. If this feature

is enabled then the design tool automatically uses these delays to improve timing performance.

Global Set/Reset

There is a global set/reset (GSR) network on the device that is distributed to all FFs, PLLs, DLLs and other blocks

on the device. This GSR network can operate in two modes:

a) asynchronous - no clock is required to get into or out of the reset state.

b) synchronous - The global GSR net is synchronized to a user selected clock. In this mode it continues to be

asynchronous to get into the reset state, but is synchronous to get out of the reset state. This allows all reg-

isters on the device to become operational in the same clock period. The synchronous GSR goes out of

reset in two cycles from the clock edge where the setup time of the FF was met (not from the GSR being

released).

sysCLOCK Phase Locked Loops (PLLs)

The sysCLOCK PLLs provide the ability to synthesize clock frequencies. Each PLL has four dividers associated

with it: input clock divider, feedback divider and two clock output dividers. The input divider is used to divide the

input clock signal, while the feedback divider is used to multiply the input clock signal.

                                                   2-10
                                                                                                Architecture

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The setup and hold times of the device can be improved by programming a delay in the feedback or input path of

the PLL which will advance or delay the output clock with reference to the input clock. This delay can be either pro-

grammed during configuration or can be adjusted dynamically.

The Phase Select block can modify the phase of the clock signal if desired. The Spread Spectrum block supports

the modulation of the PLL output frequency. This reduces the peak energy in the fundamental and its harmonics

providing for lower EMI (Electro Magnetic Interference).

The sysCLOCK PLL can be configured at power-up and then, if desired, reconfigured dynamically through the

serial memory interface bus which connects with the on-chip system bus. For example, the user can select inputs,

loop filters, divider setting, delay settings and phase shift settings. The user can also directly access the SMI bus

through the routing.

The PLL clock input, from pin or routing, feeds into an input divider. There are four sources of feedback signal to

the feedback divider: from the clock net, directly from the voltage controlled oscillator (VCO) output, from the rout-

ing or from an external pin. The signal from the input clock divider and the feedback divider are passed through the

programmable delay before entering the phase frequency detector (PFD) unit. The output of this PFD is used to

control the voltage controlled oscillator. There is a PLL_LOCK signal to indicate that VCO has locked on to the

input clock signal. Figure 2-11 shows the sysCLOCK PLL diagram.

Figure 2-11. PLL Diagram

                                                                                                CLKOP

        CLKI              Div  Prog                                                        Div

                               Delay                       VCO/

                                      PFD                  Loop Filter

        CLKFB                  Prog                                     Phase   Prog       Div  CLKOS

                          Div  Delay                                    Adjust  Delay

        RSTN                   Optional Internal Feedback

                                                                                From PFD        LOCK

For more information on the PLL, please see details of additional technical documentation at the end of this data

sheet.

Spread Spectrum Clocking (SSC)

The PLL supports spread spectrum clocking to reduce peak EMI by using “down-spread” modulation. The spread

spectrum operation will vary the output frequency (at 30KHz to 500KHz) in a range that is between its nominal

value, down to a frequency that is a programmable 1%, 2%, or 3% lower than normal.

Digital Locked Loop (DLLs)

In addition to PLLs, the LatticeSC devices have up to 12 DLLs per device. DLLs assist in the management of clocks

and strobes. DLLs are well suited to applications where the clock may be stopped or transferring jitter from input to

output is important, for example forward clocked interfaces. PLLs are good for applications requiring the lowest out-

put jitter or jitter filtering. All DLL outputs are routed as primary/edge clock sources.

The DLL has two independent clock outputs, CLKOP and CLKOS. These outputs can individually select one of the

outputs from the tapped delay line. The CLKOS has optional fine phase shift and divider blocks to allow this output

to be further modified, if required. The fine phase shift block allows the CLKOS output to phase shifted a further 45,

22.5 or 11.25 degrees relative to its normal position. LOCK output signal is asserted when the DLL is locked. The

ALU HOLD signal setting allows users to freeze the DLL at its current delay setting.

                                                           2-11
                                                                                                    Architecture

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There is a Digital Control (DCNTL) bus available from the DLL block. This Digital Control bus is available to the

delay lines in the PIC blocks in the adjacent banks. The UDDCNTL signal allows the user to latch the current value

on the digital control bus.

Figure 2-12 shows the DLL block diagram of the DLL inputs and outputs. The output of the phase frequency detec-

tor controls an arithmetic logic unit (ALU) to add or subtract one delay tap. The digital output of this ALU is used to

control the delay value of the delay chain and this digital code is transmitted via the DCNTL bus.

The sysCLOCK DLL can be configured at power-up, then, if desired, reconfigured dynamically through the Serial

Memory Interface bus which interfaces with the on-chip Microprocessor Interface (MPI) bus. In addition, users can

drive the SMI interface from routing if desired.

The user can configure the DLL for many common functions such as clock injection match and single delay cell.

Lattice provides primitives in its design for time reference delay (DDR memory) and clock injection delay removal.

Figure 2-12. DLL Diagram

   CLKI                                                            Phase Adj  Duty50                CLKOP

                                   PFD                      Delay

   CLKFB                                                    Chain                                   CLKOS

                                                  ALU              Phase Adj  Duty50

   ALUHOLD                                                                                          LOCK

                                                                   DCNTL                            DCNTL

   UDDCNTL                                                         Gen

   RSTN

PLL/DLL Cascading

The LatticeSC devices have been designed to allow certain combinations of PLL and DLL cascading. The allow-

able combinations are as follows:

•  PLL to PLL

•  PLL to DLL

•  DLL to DLL

•  DLL to PLL

DLLs are used to shift the clock in relation to the data for source synchronous inputs. PLLs are used for frequency

synthesis and clock generation for source synchronous interfaces. Cascading PLL and DLL blocks allows applica-

tions to utilize the unique benefits of both DLL and PLLs.

When cascading the DLL to the PLL, the DLL can be used to drive the PLL to create fine phase shifts of an input

clock signal. Figure 2-13 shows a shift of all outputs for CLKOP and CLKOS out in time.

                                                            2-12
                                                                                Architecture

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Figure 2-13. DLL to PLL

                                                                         CLKOP

        CLKI                       DLL                   CLKOS  PLL

                                                                         CLKOS

                                   SMI Bus

Figure 2-14 shows a shift of only  CLKOP out  in  time.

Figure 2-14. PLL to DLL

        CLKI                       PLL                   CLKOP  DLL      CLKOS

                                                                SMI Bus

Figure 2-15 shows a shift of only CLKOS out in time.

Figure 2-15. PLL to DLL

        CLKI                       PLL                   CLKOS  DLL      CLKOS

                                                                SMI Bus

For further information on the DLL, please see details of additional technical documentation at the end of this data

sheet.

sysMEM Memory Block

The sysMEM block can implement single port, true dual port, pseudo dual port or FIFO memories. Dedicated FIFO

support logic allows the LatticeSC devices to efficiently implement FIFOs without consuming LUTs or routing

resources for flag generation. Each block can be used in a variety of depths and widths as shown in Table 2-5.

Memory with ranges from x1 to x18 in all modes: single port, pseudo-dual port and FIFO also providing x36.

                                                         2-13
                                                                                      Architecture

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Table  2-5.  sysMEM  Block  Configurations

                            Memory Mode                      Configurations

                                                             16,384 x 1

                                                             8,192 x 2

                            Single Port                      4,096 x 4

                                                             2,048 x 9

                                                             1,024 x 18

                                                             512 x 36

                                                             16,384 x 1

                                                             8,192 x 2

                            True Dual Port                   4,096 x 4

                                                             2,048 x 9

                                                             1,024 x 18

                                                             16,384 x 1

                                                             8,192 x 2

                            Pseudo Dual Port                 4,096 x 4

                                                             2,048 x 9

                                                             1,024 x 18

                                                             512 x 36

                                                             16,384 x 1

                                                             8,192 x 2

                            FIFO                             4,096 x 4

                                                             2,048 x 9

                                                             1,024 x 18

                                                             512 x 36

Bus Size Matching

All of the multi-port memory modes support different widths on each of the ports. The RAM bits are mapped LSB

word 0 to MSB word 0, LSB word 1 to MSB word 1 and so on. Although the word size and number of words for

each port varies, this mapping scheme applies to each port.

RAM Initialization and ROM Operation

If desired, the contents of the RAM can be pre-loaded during device configuration. By preloading the RAM block

during the chip configuration cycle and disabling the write controls, the sysMEM block can also be utilized as a

ROM.

Single, Dual and Pseudo-Dual Port Modes

In all the sysMEM RAM modes the input data and address for the ports are registered at the input of the memory

array. The output data of the memory is optionally registered at the output. A clock is required even in asynchro-

nous read mode.

The EBR memory supports two forms of write behavior for dual port operation:

1.  Normal — data on the output appears only during a read cycle. During a write cycle, the data (at the current

    address) does not appear on the output.

2.  Write Through — a copy of the input data appears at the output of the same port.

FIFO Configuration

The FIFO has a write port with Data-in, WCE, WE and WCLK signals. There is a separate read port with Data-out,

RCE, RE and RCLK signals. The FIFO internally generates Almost Full, Full, Almost Empty, and Empty Flags. The

Full and Almost Full flags are registered with WCLK. The Empty and Almost Empty flags are registered with RCLK.

                                              2-14
                                                                                  Architecture

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EBR Asynchronous Reset

EBR asynchronous reset or GSR (if used) can only be applied if all clock enables are low for a clock cycle before the

reset is applied and released a clock cycle after the low-to-high transition of the reset, as shown in Figure 2-16.

Figure 2-16. EBR Asynchronous Reset (Including GSR) Timing Diagram

                        Reset

                        Clock

                        Clock

                        Enable

If all clock enables remain enabled, the EBR asynchronous reset or GSR may only be applied and released after

the EBR read and write clock inputs are in a steady state condition for a minimum of 1/fMAX (EBR clock). The reset

release must adhere to the EBR synchronous reset setup time before the next active read or write clock edge.

If an EBR is pre-loaded during configuration, the GSR input must be disabled or the release of the GSR during

device Wake Up must occur before the release of the device I/Os becoming active.

These instructions apply to all EBR RAM, ROM, FIFO and shift register implementations. For the EBR FIFO mode,

the GSR signal is always enabled and the WE and RE signals act like the clock enable signals in Figure 2-16. The

reset timing rules apply to the RPReset input vs. the RE input and the RST input vs. the WE and RE inputs. Both

RST and RPReset are always asynchronous EBR inputs. For the EBR shift register mode, the GSR signal is

always enabled and the local RESET pin is always asynchronous.

Note that there are no reset restrictions if the EBR synchronous reset is used and the EBR GSR input is disabled.

For more information about on-chip memory, see TN1094, On-Chip Memory Usage Guide for LatticeSC Devices.

Programmable I/O Cells (PIC)

Each PIC contains four PIOs connected to their respective PURESPEED I/O Buffer which are then connected to

the PADs as shown in Figure 2-17. The PIO Block supplies the output data (DO) and the Tri-state control signal

(TO) to PURESPEED I/O buffer, and receives input (DI) from the buffer. The PIO contains advanced capabilities to

allow the support of speeds up to 2Gbps. These include dedicated shift and DDR logic and adaptive input logic.

The dedicated resources simplify the design of robust interfaces.

                                2-15
                                                                                                         Architecture

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Figure 2-17. PIC Diagram

                                   PIO A

TD                                 Tristate

                                   Register Block

                                                 IOLT0

                                                  DO

                                                                                       TO

OPOS0

ONEG0

OPOS1

ONEG1                                                                                              PADA

OPOS2                                                                                              "T"

ONEG2                                     Output        DO

OPOS3                              Register Block

ONEG3

                                                            PURESPEED

                                                                                       I/O Buffer

INCK

INDD

INFF

IPOS0

INEG0                                             DI

IPOS1                                                   DI

INEG1

IPOS2

INEG2                                     Input

IPOS3                              Register Block

INEG3                              (including

RUNAIL                             delay and

LOCK                               AIL elements*)

CLK                       HCLKOUT

CE                        LCLKOUT

                          CEO

LSR                       LSRO

GSRN                      GSR

ELSR                      LSRO

ECLK                      HCLKIN

                          LCLKIN

                          Control  Update Block

                          Muxes

UPDATE                                    POS Update

                                          NEG Update

                                   PIO B                                                           PADB

                                                                                                   “C”

                                   PIO C                                                           PADC

                                                                                                   “T”

                                                                                                   PADD

                                   PIO D                                                           “C”

        *AIL only on A or C pads located on the left, right and bottom of the device.

The A/B PIOs on the left and the right of the device can be paired to form a differentiated driver. The A/B and C/D

PIOs on all sides of the device can be paired to form differential receivers. Either A or C PIOs on all sides except

the one on top also provide a connection to an adaptive input logic capability that facilitates the implementation of

                                          2-16
                                                                                                                      Architecture

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high-speed interfaces in the LatticeSC devices.  Figure 2-18       shows                 how  differential receivers  and  drivers  are

arranged between PIOs.

Figure 2-18. Differential Drivers and Receivers

                                PIO A                                                         PADA "T"

                                PIO B                                                         PADB "C"

                                PIO C                                                         PADC "T"

                                PIO D                                                         PADD "C"

                   *Differential Driver only available on right and left of the device.

PIO

The PIO contains five blocks: an input register block, output register block, tristate register block, update block, and

a control logic block. These blocks contain registers for both single data rate (SDR), double data rate (DDR), and

shift register operation along with the necessary clock and selection logic.

Input Register Block

The input register block contains delay elements and registers that can be used to condition signals before they are

passed to the device core. Figure 2-20 show the diagram of the input register block. The signal from the PURE-

SPEED I/O buffer (DI) enters the input register block and can be used for three purposes, as a source for the com-

binatorial (INDD) and clock outputs (INCK), the input into the SDR register/latch block and the input to the delay

block. The output of the delay block can be used as combinatorial (INDD) and clock (INCK) outputs, an input to the

DDR/Shift Register Block or an input into the SDR register block.

Input SDR Register/Latch Block

The SDR register/latch block has a latch and a register/latch that can be used in a variety of combinations to pro-

vide a registered or latched output (INFF). The latch operates off high-speed input clocks and latches data on the

positive going edge. The register/latch operates off the low-speed input clock and registers/latches data on the

positive going edge. Both the latch and the register/latch have a clock enable input that is driven by the input clock

enable. In addition both have a variety of programmable options for set/reset including, set or reset, asynchronous

or synchronous Local Set Reset LSR (LSR has precedence over CE) and Global Set Reset GSR enable or disable.

The register and latch LSR inputs are driven from LSRI, which is generated from the PIO control MUX. The GSR

inputs are driven from the GSR output of the PIO control MUX, which allows the global set-reset to be disabled on

a PIO basis.

Input Delay Block

The delay block uses 144 tapped delay lines to obtain coarse and fine delay resolution. These delays can be

adjusted during configuration or automatically via DLL or AIL blocks. The Adaptive Input Logic (AIL) uses this delay

block to adjust automatically the delay in the data path to ensure that it has sufficient setup and hold time.

The delay line in this block matches the delay line that is used in the 12 on-chip DLLs. The delay line can be set via

configuration bits or driven from a calibration bus that allows the setting to be controlled either from one of the on-

chip DLLs or user logic. Controlling the delay from one of the on-chip DLLs allow the delay to be calibrated to the

DLL clock and hence compensated for the variations in process, voltage and temperature.

                                                 2-17
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Adaptive Input Logic (AIL) Overview

The Adaptive Input Logic (AIL) provides the ability of the input logic to dynamically find a solution by monitoring

multiple samples of the input data. The input data signal from the input buffer is run through a delay chain. Data,

transitions, jitter, noise are all contained inside of the delay chain. The AIL will then search the delay chain for a

clean sampling point for data. Once found the AIL will monitor and walk with the data dynamically. This novel

approach of using a delay chain to create multiple copies of the data provides a lower power solution than overs-

ampling data with a higher speed clock. Figure 2-19 provides a high level view of the AIL methodology.

Figure 2-19. LatticeSC AIL Delay of Input Data Waveform

         Input Data Signal

                                                                                        Delay Chain

                                     AIL Acquisition Window

The AIL slides the acquisition window through the delay chain searching for stable data based solely on data tran-

sitions. A specific training pattern is not required to perform this bit alignment, simply data transitions. The size of

the acquisition window is user-selectable allowing the AIL to operate over the full range of the PURESPEED I/O

range. Based on dynamic user control the AIL can either continuously adjust the window location based on data

edge detection or it can be locked to a specific delay.

The AIL operates on single data and double data rate interfaces and is available on most FPGA input pins on the

LatticeSC device and all buffer types. The AIL block is low power using only 0.003 mW/MHz typical (6 mW @ 2

Gbps) for PRBS 27 data. Multiple AIL inputs can be used to create a bus with a FPGA circuit to realign the bus to a

common clock cycle. The FPGA circuit to realign the bus is required and is provided by Lattice as a reference

design.

For more information on the LatticeSC AIL please refer to TN1158 LatticeSC PURESPEED I/O Adaptive Input

Logic User’s Guide.

Input DDR/Shift Block

The DDR/Shift block contains registers and associated logic that support DDR and shift register functions using the

high-speed clock and the associated transfer to the low-speed clock domain. It functions as a gearbox allowing

high-speed incoming data to be passed into the FPGA fabric. Each PIO supports DDR and x2 shift functions. If

desired PIOs A and B or C and D can be combined to form x4 shift functions. The PIOs A and C on the left, right

and bottom of the device also contain an optional Adaptive Input Logic (AIL) element. This logic automatically

aligns incoming data with the clock allowing for easy design of high-speed interfaces. Figure 2-21 shows a simpli-

fied block diagram of the shift register block. The shift block in conjunction with the update and clock divider blocks

automatically handles the hand off between the low-speed and high-speed clock domains.

                                                         2-18
                                                                                                                                   Architecture

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Figure 2-20. Input Register Block1

                                           CLKENABLE

                                                                                             CLKDISABLE

                                                                                                                       INDD

                                                                                                                       INCK

                                                                         SDR Register/Latch Block

                                                                                                                       INFF

                                                                                     D-Type/

                                                                                      Latch

                                    Latch                                                                                     To

                                                                                                                       Routing

DI               Delay                                                   DDR/Shift Register Block                      IPOS0

(from            Block                                                   • DDR                                         IPOS1

PURESPEED                                  Optional                      • DDR + half clock                            INEG0

I/O Buffer)                                Adaptive                      • DDR + shift x1                              INEG1

                                           Input                         • DDR + shift x2

                                           Logic2                        • DDR + shift x43

                                                                         • Shift x1                                    LCLKIN (ECLK/SCLK)

                                                                         • Shift x2                                    HCLKIN (ECLK/SCLK)

                                                                         • Shift x43

                                                                                                                       LOCK

                                                                                                                       RUNAIL

                                                                                                                       DCNTL[0:8]

                                                                                                                       (From DLL)

             1.  UPDATE, Set and Reset not shown for clarity

             2.  Adaptive input logic is only available in selected PIO

             3.  By four shift modes utilize DDR/shift register block from paired PIO.

             4.  CLKDISABLE is used to block the transitions on the DQS pin during post-amble. Its main use     is to

                 disable DQS (typically found in DDR memory interfaces) or other clock signals. It can also be  used

                 to disable any/all input signals to save power.

                                                                         2-19
                                                                                                    Architecture

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Figure 2-21. Input DDR/Shift Register    Block

                        From paired PIO          To paired PIO

                        for wide muxing          for wide muxing

                                                                  Bypass  used for DDR

                                                                                                    IPOS0

Data Input                                                                                          (Can act as IPOS2

(From Delay Block)                                                                                  when paired)

                                                                                                    IPOS1

                                                                                                    (Can act as IPOS3

                                                                                                    when paired)

HCLKIN

LCLKIN

POS Update

NEG Update

                                                                  Bypass used for DDR

                                                                                                    INEG0

                                                                                                    (Can act as INEG2

                                                                                                    when paired)

                                                                  Used for DDR with

                                                                  Half Clock Transfer

                                                                                                    INEG1

                                                                                                    (Can act as INEG3

                                                                                                    when paired)

                        From paired PIO

                        for wide muxing          To paired PIO

                                                 for wide muxing

Output Register Block

The output register block provides the ability to register signals from the core of the device before they are passed

to the PURESPEED I/O buffers. The block contains a register for SDR operation and a group of registers for DDR

and shift register operation. The output signal (DO) can be derived directly from one of the inputs (bypass mode),

the SDR register or the DDR/shift register block. Figure 2-22 shows the diagram of the Output Register Block.

Output SDR Register/Latch Block

The SDR register operates on the positive edge of the high-speed clock. It has clock enable that is driven by the

clock enable output signal generated by the control MUX. In addition it has a variety of programmable options for

set/reset including, set or reset, asynchronous or synchronous Local Set Reset LSR (LSR has precedence over

CE) and Global Set Reset GSR enable or disable. The register LSR input is driven from LSRO, which is generated

from the PIO control MUX. The GSR inputs is driven from the GSR output of the PIO control MUX, which allows the

global set-reset to be disabled on a PIO basis.

Output DDR/Shift Block

The DDR/Shift block contains registers and associated logic that support DDR and shift register functions using the

high-speed clock and the associated transfer from the low-speed clock domain. It functions as a gearbox allowing

low-speed parallel data from the FPGA fabric be output as a higher speed serial stream. Each PIO supports DDR

and x2 shift functions. If desired PIOs A and B or C and D can be combined to form x4 shift functions. Figure 2-22

shows a simplified block diagram of the shift register block.

                                                 2-20
                                                                                                                   Architecture

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Figure 2-22. Output Register Block1

                                                                                                         To

                                                                                       Tri-state

                                                                                                    Block

                                                                             SDR

                                                                             Register

                   OPOS0              DDR/Shift Register Block

From               ONEG0              • DDR

Routing            OPOS1              • DDR + half clock                                                       DO

                   ONEG1              • DDR + shift x2                                                         (to PURESPEED

                                      • DDR + shift x42                                                        I/O Buffer)

From               LCLKOUT            • Shift x2

Control            HCLKOUT            • Shift x42

MUX

                              Notes:

                              1. CE, Update, Set and Reset not shown for clarity.

                              2. By four shift modes utilizes DDR/Shift register block from paired       PIO.

                              3. DDR/Shift register block shared with tristate block.

Figure 2-23. Output/Tristate  DDR/Shift Register Block

                                                          From paired PIO              To paired PIO

                              Bypass Used for             ( x4 shift modes)            (x4 shift modes)

                              DDR/DDRX Modes

OPOS0

(Can act as OPOS2                                                                                                  Shift x2 / x4

when paired)                                                                                                                Output

OPOS1

(Can act as OPOS3

when paired)

LCLKOUT                                                                                                                     TSDDR/DDRX

HCLKOUT

POS Update

NEG Update                                                                                                                  ODDR/DDR/

                                                                                                                              X2/X4

                                                   From paired PIO                     To paired PIO

                              Bypass Used for      ( x4 shift modes)                   (x4 shift modes)

                              DDR/DDRX Modes

ONEG0

(Can act as ONEG2

when paired)

ONEG1

(Can act as ONEG3

when paired)

                                                          2-21
                                                                                                               Architecture

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Tristate Register Block

The tristate register block provides the ability to register tri-state control signals from the core of the device before

they are passed to the PURESPEED I/O buffers. The block contains a register for SDR operation and a group of

three registers for DDR and shift register operation. The output signal tri-state control signal (TO) can be derived

directly from one of the inputs (bypass mode), the SDR shift register, the DDR registers or the data associated with

the buffer (for open drain emulation). Figure 2-24 shows the diagram of the Tristate Register Block.

Tristate SDR Register/Latch Block

The SDR register operates on the positive edge of the high-speed clock. In it has a variety of programmable

options for set/reset including, set or reset, asynchronous or synchronous Local Set Reset LSR and Global Set

Reset GSR enable or disable. The register LSR input is driven from LSRO, which is generated from the PIO control

MUX. The GSR input is driven from the GSR output of the PIO control MUX, which allows the global set-reset to be

disabled on a PIO basis.

Tristate DDR/Shift Register Block

The DDR/Shift block is shared with the output block allowing DDR support using the high-speed clock and the

associated transfer from the low-speed clock domain. It functions as a gearbox allowing low–speed parallel data

from the FPGA fabric to provide a high-speed tri-state control stream.

There is a special mode for DDR-II memory interfaces where the termination is controlled by the output tristate sig-

nal. During WRITE cycle when the FPGA is driving the lines, the parallel terminations are turned off. During READ

cycle when the FPGA is receiving data, the parallel terminations are turned on.

Figure 2-24. Tristate Register Block1

                          TD

                                      VCC

                                      GND

From                OPOS1              DDR/Shift Register Block2

Routing             ONEG1              • DDR                                                               TO

From                                   • DDR + half clock                                                  (To PURESPEED

Control             LCLKOUT                                                                                I/O Buffer)

MUX                 HCLKOUT

                              Notes:

                              1. CE, Update, Set and Reset not shown for clarity.             From Output

                              2. DDR/Shift Register Block shared with output register block.

I/O Architecture Rules

Table 2-6 shows the PIO usage for x1, x2, x4 gearing. The checkmarks in the columns show the specific PIOs that

are used for each gearing mode. When using x2 or x4 gearing, any PIO which is not used for gearing can still be

used as an output.

                                                           2-22
                                                                                                    Architecture

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Table  2-6.  Input/Output/Tristate Gearing Resource Rules

                                            Input/Output Logic                   Tri-State/Bidi

              PIO                       x1  x2                        x4         x1     x2/x4

              A                         ?   ?                         ?          ?      N/A

              B                         ?   No I/O Logic      No    I/O Logic    ?      N/A

              C                         ?   ?                 No    I/O Logic    ?      N/A

              D                         ?   No I/O Logic      No    I/O Logic    ?      N/A

              Note: Pin can still be used without I/O logic.

Control Logic Block

The control logic block allows the modification of control signals selected by the routing before they are used in the

PIO. It can optionally invert all signals passing through it except the Global Set/Reset. Global Set/Reset can be

enabled or disabled. It can route either the edge clock or the clock to the high-speed clock nets. The clock provided

to the PIO by routing is used as the slow-speed clocks. In addition this block contains delays that can be inserted in

the clock nets to enable Lattice’s unique cycle boosting capability.

Update Block

The update block is used to generate the POS update and NEG update signals used by the DDR/Shift register

blocks within the PIO. Note the update block is only required in shift modes. This is required in order to do the high

speed to low speed handoff. One of these update signals is also selected and output from the PIC as the signal

UPDATE. It consists of a shift chain that operates off either the high-speed input or output clock. The values of each

register in the chain are set or reset depending on the desired mode of operation. The set/reset signal is generated

from either the edge reset ELSR or the local reset LSR. These signals are optionally inverted by the Control Logic

Block and provided to the update block as ELSRUP and LSRUP. The Lattice design tools automatically configure

and connect the update block when one of the DDR or shift register primitives is used.

Figure 2-25. Update Block

                                                                         ÷1/2/4         POS Update

                                                                                        NEG Update

              HCLKUP

              ESLRUP                                                                    UPDATE

              LSRUP

              LCLKUP

PURESPEED I/O Buffer

Each I/O is associated with a flexible buffer referred to as PURESPEED I/O buffer. These buffers are arranged

around the periphery of the device in seven groups referred to as Banks. The PURESPEED I/O buffers allow users

to implement the wide variety of standards that are found in today’s systems including LVCMOS, SSTL, HSTL,

LVDS and LVPECL. The availability of programmable on-chip termination for both input and output use, further

enhances the utility of these buffers.

                                                              2-23
                                                                                     Architecture

Lattice Semiconductor                                       LatticeSC/M Family Data Sheet

PURESPEED I/O Buffer Banks

LatticeSC devices have seven PURESPEED I/O buffer banks; each is capable of supporting multiple I/O stan-

dards. Each PURESPEED I/O bank has its own I/O supply voltage (VCCIO), and two voltage references VREF1 and

VREF2 resources allowing each bank to be completely independent from each other. Figure 2-26 shows the seven

banks and their associated supplies. Table 2-7 lists the maximum number of I/Os per bank for the whole LatticeSC

family.

In the LatticeSC devices, single-ended output buffers and ratioed input buffers (LVTTL, LVCMOS, PCI33 and PCIX33)

are powered using VCCIO. In addition to the bank VCCIO supplies, the LatticeSC devices have a VCC core logic power

supply, and a VCCAUX supply that power all differential and referenced buffers. VCCAUX also powers a predriver of

single-ended output buffers to enhance buffer performance.

Each bank can support up to two separate VREF voltages, VREF1 and VREF2 that set the threshold for the refer-

enced input buffers. In the LatticeSC devices any I/O pin in a bank can be configured to be a dedicated reference

voltage supply pin. Each I/O is individually configurable based on the bank’s supply and reference voltages.

Differential drivers have user selectable internal or external bias. External bias is brought in by the VREF1 pin in

the bank. External bias for differential buffers is needed for applications that requires tighter than standard output

common mode range.

Since a bank can have only one external bias circuit for differential drivers, LVDS and RSDS differential outputs can

be mixed in a bank.

If a differential driver is configured in a bank, one pin in that bank becomes a DIFFR pin. This DIFFR pin must be

connected to ground via an external 1K +/-1% ohm resistor. Note that differential drivers are not supported in

banks 1, 4 and 5.

In addition, there are dedicated Terminating Supply (VTT) pins to be used as terminating voltage for one of the two

ways to perform parallel terminations. These VTT pins are available in banks 2-7, these pins are not available in

some packages. When VTT termination is not required, or used to provide the common mode termination voltage

(VCMT), these pins can be left unconnected on the device. If the internal or external VCMT function for differential

input termination is used, the VTT pins should be unconnected and allowed to float.

There are further restrictions on the use of VTT pins, for additional details refer to technical information at the end of

this data sheet.

                            2-24
                                                                                                                                                                                    Architecture

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Figure 2-26. LatticeSC Banks

                                                                                        GND  VREF2[1]  VREF1[1]  VCCIO1

                                         SERDES                                                                                             SERDES

                                                                                             Bank 1

               VCCIO7                                                                                                                                                     VCCIO2

               VREF1[7]                       Bank 7                                                                                                    Bank 2            VREF1[2]

               VTT7                                                                                                                                                       VTT2

               VREF2[7]                                                                                                                                                   VREF2[2]

               GND                                                                                                                                                        GND

               VCCIO6                                                                                                                                                     VCCIO3

               VREF1[6]                       Bank 6                                                                                                    Bank 3            VREF1[3]

               VTT6                                                                                                                                                       VTT[3]

               VREF2[6]                                                                                                                                                   VREF2[3]

               GND                                                                                                                                                        GND

                                                              Bank            5                                          Bank            4

                                                      VCCIO5  VREF1[5]  VTT5  VREF2[5]  GND                      VCCIO4  VREF1[4]  VTT4  VREF2[4]  GND

Table  2-7. Maximum       Number of I/Os Per Bank in LatticeSC Family

       Device                       LFSC/M15                  LFSC/M25                                           LFSC/M40                                       LFSC/M80          LFSC/M115

       Bank1                        104                                       80                                         136                                    80                  136

       Bank2                        28                                        36                                         60                                     96                  136

       Bank3                        60                                        84                                         96                                     132                 156

       Bank4                        72                                  100                                              124                                    184                 208

       Bank5                        72                                  100                                              124                                    184                 208

       Bank6                        60                                        84                                         96                                     132                 156

       Bank7                        28                                        36                                         60                                     96                  136

       Note: Not all the  I/Os  of  the Banks are     available in all the                   packages

The LatticeSC devices contain three types of PURESPEED I/O buffers:

1.  Left and Right Sides (Banks 2, 3, 6 and 7)

    These buffers can support LVCMOS standards up to 2.5V. A differential output driver (for LVDS and RSDS) is

    provided on all primary PIO pairs (A and B) and differential receivers are available on all pairs. Complimentary

    drivers are available. Adaptive input logic is available on PIOs A or C.

2.  Top Side (Bank 1)

    These buffers can support LVCMOS standards up to 3.3V, including PCI33, PCI-X33 and SSTL-33. Differential

    receivers are provided on all PIO pairs but differential drivers for LVDS and RSDS are not available. Adaptive

    input logic is not available on this side. Complimentary output drivers are available.

                                                                                             2-25
                                                                                                             Architecture

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3.  Bottom Side (Banks 4 and 5)

    These buffers can support LVCMOS standards up to 3.3V, including PCI33, PCI-X33 and SSTL-33. Differential

    receivers are provided on all PIO pairs but true HLVDS and RSDS differential drivers are not available. Adap-

    tive input logic is available on PIOs A or C.

Table 2-8 lists the standards supported by each side.

Table 2-8. I/O Standards Supported by Different Banks

                               Top Side                 Right Side                  Bottom Side                 Left Side

    Description                Banks 1                  Banks 2-3                     Banks 4-5              Banks 6-7

I/O Buffer Type        Single-ended,              Single-ended, Differen-     Single-ended,           Single-ended, Differen-

                       Differential Receiver       tial Receiver and Driver    Differential Receiver    tial Receiver and Driver

Output Standards       LVTTL                       LVCMOS25                    LVTTL                    LVCMOS25

Supported              LVCMOS33                    LVCMOS18                    LVCMOS33                 LVCMOS18

                       LVCMOS25                    LVCMOS15                    LVCMOS25                 LVCMOS15

                       LVCMOS18                    LVCMOS12                    LVCMOS18                 LVCMOS12

                       LVCMOS15                    SSTL18_I, II                LVCMOS15                 SSTL18_I, II

                       LVCMOS12                    SSTL25_ I, II               LVCMOS12                 SSTL25_ I, II

                       SSTL18_I, II                HSTL15_I,III                SSTL18_I, II             HSTL15_I,III

                       SSTL25_ I, II               HSTL18_I,II,III             SSTL25_ I, II            HSTL18_I,II,III

                       SSTL33_ I, II               PCIX15                      SSTL33_ I, II            PCIX15

                       HSTL15_I, II, III1, IV1     SSTL18D_I, II               HSTL15_I, II, III1, IV1  SSTL18D_I, II

                       HSTL18_I, II,III1, IV1      SSTL25D_I, II               HSTL18_I, II,III1, IV1   SSTL25D_I, II

                       SSTL18D_I, II               HSTL15D_I, II               SSTL18D_I, II            HSTL15D_I, II

                       SSTL25D_I, II               HSTL18D_I, II               SSTL25D_I, II            HSTL18D_I, II

                       SSTL33D_I, II               LVDS/RSDS                   SSTL33D_I, II            LVDS/RSDS

                       HSTL15D_I, II               Mini-LVDS                   HSTL15D_I, II            Mini-LVDS

                       HSTL18D_I, II               MLVDS/BLVDS                 HSTL18D_I, II            MLVDS/BLVDS

                       PCI33                       GTL2, GTL+2                 PCI33                    GTL2, GTL+2

                       PCIX15                                                  PCIX15

                       PCIX33                                                  PCIX33

                       AGP1X33                                                 AGP1X33

                       AGP2X33                                                 AGP2X33

                       MLVDS/BLVDS                                             MLVDS/BLVDS

                       GTL2, GTL+2                                             GTL2, GTL+2

Input Standards       Single-ended,               Single-ended,               Single-ended,            Single-ended,

Supported              Differential                Differential                Differential             Differential

Clock Inputs           Single-ended,               Single-ended,               Single-ended,            Single-ended,

                       Differential                Differential                Differential             Differential

Differential Output   LVDS/MLVDS/BLVDS/           MLVDS/BLVDS/                LVDS/MLVDS/BLVDS/        MLVDS/BLVDS/

Support via Emulation  LVPECL                      LVPECL                      LVPECL                   LVPECL

AIL Support            No                          Yes                         Yes                      Yes

1.  Input only.

2.  Input only. Outputs supported by bussing multiple outputs together.

Supported Standards

The LatticeSC PURESPEED I/O buffer supports both single-ended and differential standards. Single-ended stan-

dards can be further subdivided into LVCMOS, LVTTL and other standards. The buffers support the LVTTL, LVC-

MOS 12, 15, 18, 25 and 33 standards. In the LVCMOS and LVTTL modes, the buffer has individually configurable

options for drive strength, termination resistance, bus maintenance (weak pull-up, weak pull-down, or a bus-keeper

latch) and open drain. Other single-ended standards supported include SSTL, HSTL, GTL (input only), GTL+ (input

only), PCI33, PCIX33, PCIX15, AGP-1X33 and AGP-2X33. Differential standards supported include LVDS, RSDS,

BLVDS, MLVDS, LVPECL, differential SSTL and differential HSTL. Tables 12 and 13 show the I/O standards

(together with their supply and reference voltages) supported by the LatticeSC devices. The tables also provide the

available internal termination schemes. For further information on utilizing the PURESPEED I/O buffer to support a

variety of standards please see details of additional technical documentation at the end of this data sheet.

                                                                         2-26
                                                                                                                       Architecture

Lattice Semiconductor                                                                     LatticeSC/M Family Data Sheet

Table 2-9. Supported Input Standards

      Input Standard        VREF (Nom.)  VCCIO1 (Nom.)                                            On-chip Termination

Single Ended Interfaces

LVTTL333                    —            3.3                                    None

LVCMOS 33, 25, 18, 15, 123  —            3.3/2.5/1.8/1.5/1.2                    None

PCI33, PCIX33, AGP1X333     —            3.3                                    None

PCIX15                      0.75         1.52                                   None / VCCIO / 2: 50, 60/ VTT: 60, 75, 120, 210

AGP2X33                     1.32         —                                      None

HSTL18_I, II                0.9          1.82                                   None / VCCIO / 2: 50, 60/ VTT: 60, 75, 120, 210

HSTL18_III, IV              1.08         1.82                                   None / VCCIO: 50

HSTL15_I, II                0.75         1.52                                   None / VCCIO / 2: 50, 60/ VTT: 60, 75, 120, 210

HSTL15_III, IV              0.9          1.52                                   None / VCCIO: 50

SSTL33_I, II                1.5          3.3                                    None

SSTL25_I, II                1.25         2.52                                   None / VCCIO / 2: 50, 60/ VTT: 60, 75, 120, 210

SSTL18_I, II                0.9          1.82                                   None / VCCIO / 2: 50, 60/ VTT: 60, 75, 120, 210

GTL+, GTL                   1.0 / 0.8    1.5 / 1.22                             None / VCCIO: 50

Differential Interfaces

SSTL18D_I, II               —            1.82                                   None / Diff: 120, 150, 220, 420/ Diff to VCMT: 120,     150,

                                                                                220, 420 / VCCIO / 2: 50, 60/ VTT: 60, 75, 120, 210

SSTL25D_I, II               —            2.52                                   None / Diff: 120, 150, 220, 420/ Diff to VCMT: 120,     150,

                                                                                220, 420 / VCCIO / 2: 50, 60/ VTT: 60, 75, 120, 210

SSTL33D_I, II               —            3.3                                    None

HSTL15D_I, II               —            1.52                                   None / Diff: 120, 150, 220, 420/ Diff to VCMT: 120,     150,

                                                                                220, 420 / VCCIO / 2: 50, 60/ VTT: 60, 75, 120, 210

HSTL18D_I, II               —            1.82                                   None / Diff: 120, 150, 220, 420/ Diff to VCMT: 120,     150,

                                                                                220, 420 / VCCIO / 2: 50, 60/ VTT: 60, 75, 120, 210

LVDS                        —            —                                      None / Diff: 120, 150, 220, 240/ Diff to VCMT: 120,     150,

                                                                                220, 240

Mini-LVDS                   —            —                                      None / Diff: 120, 150 / Diff to VCMT: 120, 150

BLVDS25                     —            —                                      None

MLVDS25                     —            —                                      None

RSDS                        —            —                                      None / Diff: 120, 150, 220, 240/ Diff to VCMT: 120,     150,

                                                                                220, 240

LVPECL33                    —            2.5                                   None / Diff: 120, 150, 220, 240/ Diff to VCMT: 120,     150,

                                                                                220, 240

1.  When not specified VCCIO can be set anywhere in the valid operating range.

2.  VCCIO needed for on-chip termination to VCCIO/2 or VCCIO only. VCCIO is not specified for off-chip termination or VTT termination.

3.  All ratioed input buffers and dedicated pin input buffers include hysteresis with a typical value of 50mV.

                                            2-27
                                                                                                                       Architecture

Lattice Semiconductor                                                                   LatticeSC/M Family Data Sheet

Table 2-10. Supported Output Standards4

      Output Standard                   Drive                           VCCIO (Nom)            On-chip Output Termination

Single-ended Interfaces

LVTTL/D1                                8mA, 16mA, 24mA                        3.3      None.

LVCMOS33/D1                             8mA, 16mA, 24mA                        3.3      None

LVCMOS25/D1, 2                          4mA, 8mA, 12mA, 16mA,                  2.5      None, series:  25,  33, 50, 100

LVCMOS18/D1, 2                          4mA, 8mA, 12mA, 16mA,                  1.8      None, series:  25,  33, 50, 100

LVCMOS15/D1, 2                          4mA, 8mA, 12mA, 16mA,                  1.5      None, series:  25,  33, 50, 100

LVCMOS12/D1, 2                          2mA, 4mA, 8mA, 12mA                    1.2      None, series:  25,  33, 50, 100

PCIX15                                  N/A                                    1.5      None

PCI33, PCIX33, AGP1X33,                 N/A                                    3.3      None

AGP2X33

HSTL18_I                                N/A                                    1.8      None, series:  50

HSTL18_II                               N/A                                    1.8      None, series:  25,  series + parallel    to  VCCIO/

                                                                                        2: 25 + 60

HSTL15_I                                N/A                                    1.5      None, series:  50

HSTL15_II                               N/A                                    1.5      None, series:  25,  series + parallel    to  VCCIO/

                                                                                        2: 25 + 60

SSTL33_I                                N/A                                    3.3      None

SSTL33_II                               N/A                                    3.3      None

SSTL25_I                                N/A                                    2.5      None, series:  50

SSTL25_II                               N/A                                    2.5      None, series:  33,  series + parallel    to  VCCIO/

                                                                                        2: 33+ 60

SSTL18_ I                               N/A                                    1.8      None, series:  33

SSTL18_II                               N/A                                    1.8      None, series:  33,  series + parallel    to  VCCIO/

                                                                                        2: 33+ 60

Differential Interfaces

SSTL18D_I                               N/A                                    1.8      None, series:  33

SSTL25D_I                               N/A                                    2.5      None, series:  50

SSTL18D_II, SSTL25D_II                  N/A                             1.2/2.5/3.3     None, series:  33,  series  +  parallel  to  VCCIO/

                                                                                        2: 33+ 60

SSTL33D_I, II                           N/A                                    3.3      None

HSTL15D_I, HSTL18D_I                    N/A                                    1.5/1.8  None, series:  50

HST15D_II, HSTL18D_II                   N/A                                    1.5/1.8  None, series:  25,  series  +  parallel  to  VCCIO/

                                                                                        2: 25 + 60

LVDS                                    2mA, 3.5mA, 4mA, 6mA                   N/A      None

Mini-LVDS                               3.5mA, 4mA, 6mA                        N/A      None

BLVDS25                                 N/A                                    N/A      None

MLVDS25                                 N/A                                    N/A      None

LVPECL333                               N/A                                    3.3      None

RSDS                                    2mA, 3.5mA, 4mA, 6mA                   N/A      None

1.  D refers to open drain capability.

2.  User can select either drive current or driver impedances but  not  both.

3.  Emulated with external resistors.

4.  No GTL or GTL+ support.

PCI Clamp

A programmable PCI clamp is available on the top and bottom banks of the device. The PCI clamp can be turned

“ON” or “OFF” on each pin independently. The PCI clamp is used when implementing a 3.3V PCI interface. The

                                                                        2-28
                                                                     Architecture

Lattice Semiconductor                                                LatticeSC/M Family Data Sheet

PCI Specification, Revision 2.2 requires the use of clamping diodes for 3.3V operation. For more information on the

PCI interface, please refer to the PCI Specification, Revision 2.2.

Programmable Slew Rate Control

All output and bidirectional buffers have an optional programmable output slew rate control that can be configured

for either low noise or high-speed performance. Each I/O pin has an individual slew rate control. This allows

designers to specify slew rate control on a pin-by-pin basis. This slew rate control affects both the rising and falling

edges.

Programmable Termination

Many of the I/O standards supported by the LatticeSC devices require termination at the transmitter, receiver or both.

The SC devices provide the capability to implement many kinds of termination on-chip, minimizing stub lengths and

hence improving performance. Utilizing this feature also has the benefit of reducing the number of discrete compo-

nents required on the circuit board. The termination schemes can be split into two categories single-ended and differ-

ential.

Single Ended Termination

Single Ended Outputs: The SC devices support a number of different terminations for single ended outputs:

•        Series

•        Parallel to VCCIO or GND

•        Parallel to VCCIO/2

•        Parallel to VCCIO/2 combined with series

Figure 2-27 shows the single ended output schemes that are supported. The nominal values of the termination resis-

tors are shown in Table 2-10.

                                                   2-29
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Lattice Semiconductor                                          LatticeSC/M Family Data Sheet

Figure 2-27. Output Termination Schemes

Termination Type          Discrete Off-Chip Solution           Lattice On-Chip Solution

Series termination                           Zo                Zo

(controlled output                                        Zo                              Zo

impedance)

                          ON-chip        OFF-chip                  ON-chip      OFF-chip

                                                 VCCIO or GND               VCCIO or GND

                                         Zo                             Zo

Parallel termination to

VCCIO, or parallel                                        Zo                              Zo

driving end               ON-chip        OFF-chip                  ON-chip      OFF-chip

                                                                   VCCIO

                                                 VCCIO/2

                                                                   2Zo

                                         Zo

Parallel termination to                                                                   Zo

VCCIO/2 driving end                                       Zo

                                                                   2Zo

                          ON-chip        OFF-chip                  GND

                                                                   ON-chip      OFF-chip

                                                   VCCIO/2                      VCCIO/2

Combined series +                                  Zo                       Zo

parallel termination to                  Rs                    Rs

VCCIO/2 at driving end                                    Zo                              Zo

(only series termination  ON-chip        OFF-chip                  ON-chip      OFF-chip

moved on-chip)

                                                                   VCCIO

                                                   VCCIO/2

Combined series +                                                  2Zo

                                         Rs        Zo          Rs

parallel to VCCIO/2                                       Zo                              Zo

driving end                                                        2Zo

                          ON-chip        OFF-chip                  GND

                                                                   ON-chip      OFF-chip

                                                   2-30
                                                                                                                Architecture

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Single Ended Inputs: The SC devices support a number of different termination schemes for single ended inputs:

•  Parallel to VCCIO or GND

•  Parallel to VCCIO/2

•  Parallel to VTT

Figure 2-28 shows the single ended input schemes that are supported. The nominal values of the termination resis-

tors are shown in Table 2-9.

Figure 2-28. Input Termination Schemes

Termination Type                   Discrete Off-Chip Solution           Lattice On-Chip Solution

                                   VCCIO or GND                                                        VCCIO or GND

Parallel termination to                  Zo                                                            Zo

to VCCIO, or parallel to       Zo                                   Zo

GND receiving end

                                   OFF-chip      ON-chip                                     OFF-chip  ON-chip

                                   VCCIO2                                                                       VCCIO

                                                                                                       2Zo

                                         Zo

Parallel termination to                                             Zo

VCCIO/2 receiving end          Zo                                                                      2Zo

                                                                                                                GND

                                   OFF-chip      ON-chip

                                                                                             OFF-chip  ON-chip

                                    VTT                                                                    VTT

                                         Zo                                                            Zo

Parallel termination to        Zo                                   Zo

VTT at receiving end

                                   OFF-chip      ON-chip                                     OFF-chip  ON-chip

In many situations designers can chose whether to use Thevenin or parallel to VTT termination. The Thevenin

approach has the benefit of not requiring a termination voltage to be applied to the device. The parallel to VTT

approach consumes less power.

VTT Termination Resources

Each I/O bank, except bank 1, has a number of VTT pins that must be connected if VTT is used. Note VTT pins can

sink or source current and the power supply they are connected to must be able to handle the relatively high currents

associated with the termination circuits. Note: VTT is not available in all package styles.

On-chip parallel termination to VTT is supported at the receiving end only. On-chip parallel output termination to VTT is

not supported.

The VTT internal bus is also connected to the internal VCMT node. Thus in one bank designers can implement either

VTT termination or VCMT termination for differential inputs.

DDRII/RLDRAMII Termination Support

The DDR II memory and RLDRAMII (in Bidirection Data mode) standards require that the on-chip termination to VTT

be turned on when a pin is an input and off when the pin is an output. The LatticeSC devices contain the required cir-

cuitry to support this behavior. For additional detail refer to technical information at the end of the data sheet.

                                                              2-31
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Differential Input Termination

The LatticeSC device allows two types of differential termination. The first is a single resistor across the differential

inputs. The second is a center-tapped system where each input is terminated to the on-chip termination bus VCMT.

The VCMT bus is DC-coupled through an internal capacitor to ground.

Figure 2-29 shows the differential termination schemes and Table 2-9 shows the nominal values of the termination

resistors.

Figure 2-29. Differential Termination Scheme

Termination Type                Discrete Off-Chip Solution           Lattice On-Chip Solution

                                Zo                                   Zo

                                     2Zo                    +                                   2Zo      +

Differential termination                                    -                                            -

                                Zo                                   Zo

                                     OFF-chip      ON-chip               OFF-chip               ON-chip

                                Zo                                   Zo

                                     Zo                                                         Zo

Differential and common         GND                         +                      VCMT                  +

mode termination                                            -                                            -

                                     Zo                                                         Zo

                                Zo                                   Zo            GND

                                     OFF-chip      ON-chip           OFF-chip      ON-chip

Calibration

There are two calibration sources that are associated with the termination scheme used in the LatticeSC devices:

•       DIFFR – This pin occurs in each bank that supports differential drivers and must be connected through a

        1K+/-1% resistor to ground if differential outputs are used. Note that differential drivers are not supported in

        banks 1, 4 and 5.

•       XRES – There is one of these pins per device. It is used for several functions including calibrating on-chip

        termination. This pin should always be connected through a 1K+/-1% resistor to ground.

The LatticeSC devices support two modes of calibration:

•       Continuous – In this mode the SC devices continually calibrate the termination resistances. Calibration hap-

        pens several times a second. Using this mode ensures that termination resistances remain calibrated as

        the silicon junction temperature changes.

•       User Request – In this mode the calibration circuit operates continuously. However, the termination resistor

        values are only updated on the assertion of the calibration_update signal available to the core logic.

For more information on calibration, refer to the details of additional technical documentation at the end of this data

sheet.

Hot Socketing

The LatticeSC devices have been carefully designed to ensure predictable behavior during power-up and power-

down. To ensure proper power sequencing, care must be taken during power-up and power-down as described

below. During power-up and power-down sequences, the I/Os remain in tristate until the power supply voltage is

high enough to ensure reliable operation. In addition, leakage into I/O pins is controlled to within specified limits,

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Lattice Semiconductor                                             LatticeSC/M Family Data Sheet

this allows for easy integration with the rest of the system. These capabilities make the LatticeSC ideal for many

multiple power supply and hot-swap applications. The maximum current during hot socketing is 4mA. See Hot

Socketing Specifications in Chapter 3 of this data sheet.

Power-Up Requirements

To prevent high power supply and input pin currents, each VCC, VCC12, VCCAUX, VCCIO and VCCJ power sup-

plies must have a monotonic ramp up time of 75 ms or less to reach its minimum operating voltage. Apart from

VCC and VCC12, which have an additional requirement, and VCCIO and VCCAUX, which also have an additional

requirement, the VCC, VCC12, VCCAUX, VCCIO and VCCJ power supplies can ramp up in any order, with no

restriction on the time between them. However, the ramp time for each must be 75 ms or less. Configuration of the

device will not proceed until the last power supply has reached its minimum operating voltage.

Additional Requirement for VCC and VCC12:

VCC12 must always be higher than VCC. This condition must be maintained at ALL times, including during power-

up and power-down. Note that for 1.2V only operation, it is advisable to source both of these supplies from the

same power supply.

Additional Requirement for VCCIO and VCCAUX:

If any VCCIOs are 1.2/1.5/1.8V, then VCCAUX MUST be applied before them. If any VCCIO is 1.2/1.5/1.8V and is

powered up before VCCAUX, then when VCCAUX is powered up, it may drag VCCIO up with it as it crosses

through the VCCIO value. (Note: If the VCCIO supply is capable of sinking current, as well as the more usual

sourcing capability, this behavior is eliminated. However, the amount of current that the supply needs to sink is

unknown and is likely to be in the hundreds of milliamps range).

Power-Down Requirements

To prevent high power supply and input pin currents, power must be removed monotonically from either VCC or

VCCAUX (and must reach the power-down trip point of 0.5V for VCC, 0.95V for VCCAUX) before power is removed

monotonically from VCC12, any of the VCCIOs, or VCCJ. Note that VCC12 can be removed at the same time as

VCC, but it cannot be removed earlier. In many applications, VCC and VCC12 will be sourced from the same power

supply and so will be removed together. For systems where disturbance of the user pins is a don't care condition,

the power supplies can be removed in any order as long as they power down monotonically within 200ms of each

other.

Additionally, if any banks have VCCIO=3.3V nominal (potentially banks 1, 4, 5) then VCCIO for those banks must

not be lower than VCCAUX during power-down. The normal variation in ramp-up times of power supplies and volt-

age regulators is not a concern here.

Note: The SERDES power supplies are NOT included in these requirements and have no specific sequencing

requirements. However, when using the SERDES with VDDIB or VDDOB that is greater than 1.2V (1.5V nominal

for example), the SERDES should not be left in a steady state condition with the 1.5V power applied and the 1.2V

power not applied. Both the 1.2V and 1.5V power should be applied to the SERDES at nominally the same time.

The normal variation in the ramp-up times of power supplies and voltage regulators is not a concern here.

SERDES Power Supply Sequencing Requirements

When using the SERDES with 1.5V VDDIB or VDDOB supplies, the SERDES should not be left in a steady state

condition with the 1.5V power applied and the 1.2V power not applied. Both the 1.2V and the 1.5V power should be

applied to the SERDES at nominally the same time. The normal variation in ramp-up times of power supples and

voltage regulators is not a concern.

Additional Requirement for SERDES Power Supply

All VCC12 pins need to be connected on all devices independent of functionality used on the device. This analog

supply is used by both the RX and TX portions of the SERDES and is used to control the core SERDES logic

regardless of the SERDES being used in the design. VDDIB and VDDOB are used as supplies for the terminations

on the CML input and output buffers. If a particular channel is not used, these can be UNCONNECTED (floating).

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Lattice Semiconductor                                                    LatticeSC/M Family Data Sheet

VDDAX25 needs to be connected independent of the use of the SERDES. This supply is used to control the

SERDES CML I/O regardless of the SERDES being used in the design.

Supported Source Synchronous Interfaces

The LatticeSC devices contain a variety of hardware, such as delay elements, DDR registers and PLLs, to simplify

the implementation of Source Synchronous interfaces. Table 2-11 lists Source Synchronous and DDR/QDR stan-

dards supported in the LatticeSC. For additional detail refer to technical information at the end of the data sheet.

Table 2-11. Source Synchronous Standards Table1

Source Synchronous Standard                 Clocking                Speeds (MHz)                 Data Rate (Mbps)

RapidIO                                     DDR                          500                              1000

SPI4.2 (POS-PHY4)/NPSI                      DDR                          500                              1000

SFI4/XSBI                                   DDR                          334                              667

                                            SDR                          667

XGMII                                       DDR                     156.25                                312

CSIX                                        SDR                          250                              250

QDRII/QDRII+ memory interface               DDR                          300                              600

DDR memory interface                        DDR                          240                              480

DDRII memory interface                      DDR                          333                              667

RLDRAM memory interface                     DDR                          400                              800

1. Memory width is dependent on the system  design and limited  by  the number of I/Os  in  the  device.

flexiPCS™ (Physical Coding Sublayer Block)

flexiPCS Functionality

The LatticeSC family combines a high-performance FPGA fabric, high-performance I/Os and large embedded

RAM in a single industry leading architecture. LatticeSC devices also feature up to 32 channels of embedded

SERDES with associated Physical Coding Sublayer (PCS) logic. The flexiPCS logic can be configured to support

numerous industry standard high-speed data transfer protocols.

Each channel of flexiPCS logic contains dedicated transmit and receive SERDES for high-speed, full-duplex serial

data transfers at data rates up to 3.8 Gbps. The PCS logic in each channel can be configured to support an array of

popular data protocols including SONET (STS-12/STS-12c, STS-48/STS-48c, and TFI-5 support of 10 Gbps or

above), Gigabit Ethernet (compliant to the IEEE 1000BASE-X specification), 1.02 or 2.04 Gbps Fibre Channel,

PCI-Express, and Serial RapidIO. In addition, the protocol based logic can be fully or partially bypassed in a num-

ber of configurations to allow users flexibility in designing their own high-speed data interface.

Protocols requiring data rates above 3.8 Gbps can be accommodated by dedicating either one pair or all four chan-

nels in one flexiPCS quad block to one data link. One quad can support full-duplex serial data transfers at data

rates up to 15.2 Gbps. A single flexiPCS quad can be configured to support 10Gb Ethernet (with a fully compliant

XAUI interface), 10Gb Fibre Channel, and x4 PCI-Express and 4x RapidIO.

The flexiPCS also provides bypass modes that allow a direct 8-bit or 10-bit interface from the SERDES to the

FPGA logic which can also be geared to run at 1/2 speed for a 16-bit or 20-bit interface to the FPGA logic. Each

SERDES pin can be DC coupled independently and can allow for both high-speed and low-speed operation down

to DC rates on the same SERDES pin, as required by some Serial Digital Video applications.

The ispLEVER design tools from Lattice support all modes of the flexiPCS. Most modes are dedicated to applica-

tions associated with a specific industry standard data protocol. Other more general purpose modes allow a user to

define their own operation. With ispLEVER, the user can define the mode for each quad in a design. Nine modes

are currently supported by the ispLEVER design flow:

                                                      2-34
                                                                                                                                                                                   Architecture

Lattice Semiconductor                                                                                                        LatticeSC/M Family Data Sheet

•  8-bit SERDES Only

•  10-bit SERDES Only

•  SONET (STS-12/STS-48)

•  Gigabit Ethernet

•  Fibre Channel

•  XAUI

•  Serial RapidIO

•  PCI-Express

•  Generic 8b10b

flexiPCS Quad

The flexiPCS logic is arranged in quads containing logic for four independent full-duplex data channels. Each

device in the LatticeSC family has up to eight quads of flexiPCS logic. The LatticeSC Family Selection Guide table

on the first page of this data sheet contains the number of flexiPCS channels present on the chip. Note that in some

packages (particularly lower pin count packages), not all channels from all quads on a given device may be bonded

to package pins.

Each quad supports up to four channels of full-duplex data and can be programmed into any one of several proto-

col based modes. Each quad requires its own reference clock which can be sourced externally or from the FPGA

logic. The user can utilize between one and four channels in a quad, depending on the application.

Figure 2-30 shows an example of four flexiPCS quads in a LatticeSC device. Quads are labeled according to the

address of their software controlled registers.

Figure   2-30.             LatticeSC flexiPCS

                                    flexiPCS                            flexiPCS                                             flexiPCS                            flexiPCS

                                    Quad 360                            Quad 361                                             Quad 3E1                            Quad 3E0

                                    High Speed                          High Speed                                           High Speed                          High Speed

                                    Serial Data                         Serial Data                                          Serial Data                         Serial Data

                                    SERDES Interface                    SERDES Interface           FPGA Logic I/Os           SERDES Interface                    SERDES Interface

                           Logic    Logic    Logic    Logic    Logic    Logic    Logic    Logic                     Logic    Logic    Logic    Logic    Logic    Logic    Logic    Logic

                           PCS      PCS      PCS      PCS      PCS      PCS      PCS      PCS                       PCS      PCS      PCS      PCS      PCS      PCS      PCS      PCS

                           0        1        2        3        0        1        2        3                         3        2        1        0        3        2        1        0

                           Channel  Channel  Channel  Channel  Channel  Channel  Channel  Channel                   Channel  Channel  Channel  Channel  Channel  Channel  Channel  Channel

         F PGA Logic I/Os                                                                          FPGA Logic                                                                               F PGA Logic I/Os

                                    flexiPCS                            flexiPCS                                             flexiPCS                            flexiPCS

                                    Quad 360                            Quad 361                                             Quad 3E1                            Quad 3E0

                                    PCS/FPGA                            PCS/FPGA                                             PCS/FPGA                            PCS/FPGA

                                    Interface                           Interface                                            Interface                           Interface

                                                                                                   FPGA Logic I/Os

Since each quad has its own reference clock, different quads can support different standards on                                                                                             the               same  chip.

This feature makes the LatticeSC family of devices ideal for bridging between different standards.

                                                                                                   2-35
                                                                                                        Architecture

Lattice Semiconductor                                       LatticeSC/M Family Data Sheet

flexiPCS quads are not dedicated solely to industry standard protocols. Each quad (and each channel within a

quad) can be programmed for many user defined data manipulation modes. For example, modes governing user-

defined word alignment and multi-channel alignment can be programmed for non-standard protocol applications.

For more information on the functions and use of the flexiPCS, refer to the LatticeSC/M Family flexiPCS Data

Sheet.

System Bus

Each LatticeSC device connects the FPGA elements with a standardized bus framework referred to as a System

Bus. Multiple bus masters optimize system performance by sharing resources between different bus masters such

as the MPI and configuration logic. The wide data bus configuration of 32 bits with 4-bit parity supports high-band-

width, data intensive applications.

There are two types of interfaces on the System Bus, master and slave. A master interface has the ability to per-

form actions on the bus, such as writes and reads to and from a specific address. A slave interface responds to the

actions of a master by accepting data and address on a write and providing data on a read. The System Bus has a

memory map which describes each of the slave peripherals that is connected on the bus. Using the addresses

listed in the memory map, a master interface can access each of the slave peripherals on the System Bus. Any and

all peripherals on the System Bus can be used at the same time. Table 2-12 list all of the available user peripherals

on the System Bus after device power-up.

Table 2-12. System Bus User Peripherals

                                     Peripheral             Name                        Interface Type

        Micro Processor Interface                           MPI                         Master

        User Master Interface                               UMI                         Master

        User Slave Interface                                USI                         Slave

        Serial Management Interface (PLL, DLL, User Logic)  SMI                         Slave

        Physical Coding Sublayer                            PCS                         Slave

        Direct FPGA Access                                  DFA                         Slave

The peripherals listed in Table 2-12 can be added when the System Bus module is created using Module IP/Man-

ager (ispLEVER Module/IP Manager).

Figure 2-31 also lists the existing peripherals on the System Bus. The gray boxes are available only during configu-

ration. Refer to Lattice technical note TN1080, LatticeSC sysCONFIG Usage Guide, for configuration options. The

Status and Config box refers to internal System Bus registers. This document presents all the interfaces listed in

Table 2-12 in detail to help the user utilize the desired functions of the System Bus.

                                                 2-36
                                                                                                    Architecture

Lattice Semiconductor                                                          LatticeSC/M Family Data Sheet

Figure 2-31. LatticeSC System Bus Interfaces

                              DFA  SMI               CONFIG    STATUS and      USI

(Direct Access                     (PLL, DLL,        (MASTER)  CONFIG          (SLAVE)

from MPI)                          USER LOGIC)                 (SYS REG)

                                                System Bus

                              MPI  PCS (LEFT, RIGHT            EBR INIT        UMI

(MASTER)                           and INTER-QUAD)             (WRITE)         (MASTER)

                                   (SLAVE)

Several interfaces exist between the System Bus and other FPGA elements. The MPI interface acts as a bridge

between the external microprocessor bus and System Bus. The MPI may work in an independent clock domain

from the System Bus if the System Bus clock is not sourced from the external microprocessor clock. Pipelined

operation allows high-speed memory interface to the EBR and peripheral access without the requirement for addi-

tional cycles on the bus. Burst transfers allow optimal use of the memory interface by giving advance information of

the nature of the transfers.

Details for the majority of the peripherals can be found in the associated technical documentation, see details at

the end of this data sheet. Additional details of the MPI are provided below.

Microprocessor Interface (MPI)

The LatticeSC family devices have a dedicated synchronous MPI function block. The MPI is programmable to oper-

ate with PowerPC/PowerQUICC MPC860/MPC8260 series microprocessors. The MPI implements an 8-, 16-, or

32-bit interface with 1-bit, 2-bit, or 4-bit parity to the host processor (PowerPC) that can be used for configuration

and read-back of the FPGA as well as for user-defined data processing and general monitoring of FPGA functions.

The control portion of the MPI is available following power-up of the FPGA if the mode pins specify MPI mode, even

if the FPGA is not yet configured. The width of the data port is selectable among 8-, 16-, or 32-bit and the parity bus

can be 1-, 2-, or 4-bit. In configuration mode the data and parity bus width are related to the state of the M[0:3]

mode pins. For post-configuration use, the MPI must be included in the configuration bit stream by using an MPI

library element in your design from the ispLEVER primitive library, or by setting the bit of the MPI configuration con-

trol register prior to the start of configuration. The user can also enable and disable the parity bus through the con-

figuration bit stream. These pads can be used as general I/O when they are not needed for MPI use.

The MPI block also provides the capability to interface directly to the FPGA fabric with a databus after configura-

tion.The bus protocol is still handled by the MPI block but the direct FPGA access allows high-speed block data

transfers such as DMA transactions. Figure 2-32 shows one of the ways a PowerPC is connected to MPI.

                                                     2-37
                                                                                                 Architecture

Lattice Semiconductor                                                               LatticeSC/M  Family Data Sheet

Figure  2-32.  PowerPCI  and  MPI  Schematic

                                   PowerPC                      LatticeSC     FPGA

                                   TSZ[0:1]                     MPI_TSZ[0:1]

                                   RETRY                        MPI_RTRY

                                            TEA                 MPI_TEA

                                   BURST                        MPI_BURST

                                                    1, 2,   4

                                   DP[0:m]                      DP[0:m]       DOUT  To Daisy-

                                                    8, 16,  32                CCLK  Chained

                                            D[0:n]              D[0:n]              Devices

                                   A[14:31]                     PPC_A[14:31]

                                   CLKOUT                       MPI_CLK

                                   RD/WR                        MPI_RW

                                            TA                  MPI_ACK

                                            BDIP                MPI_BDIP

                                            IRQx                MPI_IRQ

                                            TS                  MPI_STRB      DONE

                                                                CS0           INIT

                                                                CS1           HDC

                                                                              LDC

                                                    Bus

                                                    Controller

Configuration and Testing

The following section describes the configuration and testing features of the LatticeSC family of devices.

IEEE 1149.1-Compliant Boundary Scan Testability

All LatticeSC devices have boundary scan cells that are accessed through an IEEE 1149.1 compliant test access

port (TAP). This allows functional testing of the circuit board, on which the device is mounted, through a serial scan

path that can access all critical logic nodes. Internal registers are linked internally, allowing test data to be shifted in

and loaded directly onto test nodes, or test data to be captured and shifted out for verification. The test access port

consists of dedicated I/Os: TDI, TDO, TCK and TMS. The test access port has its own supply voltage VCCJ and can

operate with LVCMOS33, 25 and 18 standards. For additional detail refer to technical information at the end of the

data sheet.

Device Configuration

All LatticeSC devices contain three possible ports that can be used for device configuration. The serial port, which

supports bit-wide configuration, and the sysCONFIG port that supports both byte-wide and serial configuration.

The MPI port supports 8-bit, 16-bit or 32-bit configuration.

The serial port supports both the IEEE Std. 1149.1 Boundary Scan specification and the IEEE Std. 1532 In-System

Configuration specification. The sysCONFIG port is a 20-pin interface with six of the I/Os used as dedicated pins

and the rest being dual-use pins. When sysCONFIG mode is not used, these dual-use pins are available for gen-

eral purpose I/O. All I/Os for the sysCONFIG and MPI ports are in I/O bank #1.

On power-up, the FPGA SRAM is ready to be configured with the sysCONFIG port active. The IEEE 1149.1 serial

mode can be activated any time after power-up by sending the appropriate command through the TAP port. Once a

configuration port is selected, that port is locked and another configuration port cannot be activated until the next

re-initialization sequence. For additional detail refer to technical information at the end of the data sheet.

                                                               2-38
                                                                                                          Architecture

Lattice Semiconductor                                                   LatticeSC/M Family Data Sheet

Internal Logic Analyzer Capability (ispTRACY)

All LatticeSC devices support an internal logic analyzer diagnostic feature. The diagnostic features provide capabil-

ities similar to an external logic analyzer, such as programmable event and trigger condition and deep trace mem-

ory. This feature is enabled by Lattice’s ispTRACY. The ispTRACY utility is added into the user design at compile

time. For additional detail refer to technical information at the end of the data sheet.

Temperature Sensing

Lattice provides a way to monitor the die temperature by using a temperature-sensing diode that is designed into

every LatticeSC device. The difference in VBE of the diode at two different forward currents varies with temperature.

This relationship is shown in Figure 2-33. The accuracy of the temperature-sensing diode is typically +/- 10°C.

On packages that include PROBE_GND, the most accurate measurements will occur between the TEMP pin and

the PROBE_GND pin. On packages that do not include PROBE_GND, measurements should be made between

the TEMP pin and board ground.

This temperature-sensing diode is designed to work with an external temperature sensor such as the Maxim

1617A. The Maxim 1617A is configured to measure difference in VBE (of the temperature-sensing diode) at 10µA

and at 100µA. This difference in VBE voltage varies with temperature at approximately 1.64 mV/°C. A typical device

with a 85°C junction temperature will measure approximately 593mV. For additional detail refer to TN1115, Tem-

perature Sensing Diode in LatticeSC Devices.

Figure 2-33. Sensing Diode Typical Characteristics

                      0.88

                      0.80

                                                          100A

                      0.75                                10A

                      0.70

             Voltage  0.65

                                                                                          VBE difference

                      0.65                                                                increases with

                                                                                          temperature

                      0.55

                      0.50

                            -50  -25  0       25    50    75    100     125

                                              Junction Temperature (C)

Oscillator

Every LatticeSC device has an internal CMOS oscillator, which is used as a master serial clock for configuration

and is also available as a potential general purpose clock (MCK) for the FPGA core. There is a K divider (divide by

2/4/8/16/32/64/128) available with this oscillator to get lower MCK frequencies. This clock is available as a general

purpose clock signal to the software routing tool. For additional detail refer to technical information at the end of the

data sheet.

                                                    2-39
                                                    Architecture

Lattice Semiconductor                               LatticeSC/M Family Data Sheet

Density Shifting

The LatticeSC family has been designed to ensure that different density devices in the same package have the

same pin-out. Furthermore, the architecture ensures a high success rate when performing design migration from

lower density parts to higher density parts. In many cases, it is also possible to shift a lower utilization design tar-

geted for a high-density device to a lower density device. However, the exact details of the final resource utilization

will impact the likely success in each case.

                                              2-40
                                           LatticeSC/M Family Data Sheet

                                           DC and Switching Characteristics

December 2011                                                                                                                        Data Sheet DS1004

Absolute Maximum Ratings

Supply Voltage VCC, VCC12, VDDIB, VDDOB. . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5 to 1.6V

Supply Voltage VCCAUX, VDDAX25, VTT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5 to 2.75V

Supply Voltage VCCJ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5 to 3.6V

Supply Voltage VCCIO (Banks 1, 4, 5) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5 to 3.6V

Supply Voltage VCCIO (Banks 2, 3, 6, 7) . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5 to 2.75V

Input or I/O Tristate Voltage Applied (Banks 1, 4, 5) . . . . . . . . . . . . . . . . . . . -0.5 to 3.6V

Input or I/O Tristate Voltage Applied (Banks 2, 3, 6, 7) . . . . . . . . . . . . . . . . -0.5 to 2.75V

Storage Temperature (Ambient). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -65 to 150°C

Junction Temperature Under Bias (Tj)       ..............................                        +125°C

Notes:

1. Stress above those listed under the “Absolute Maximum Ratings” may cause permanent damage to the device. Functional               operation                          of  the

    device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

2. Compliance with the Lattice Thermal Management document is required.

3. All voltages referenced to GND.

4. Undershoot and overshoot of -2V to (VIHMAX +2) volts is permitted for a duration of <20ns.

Recommended Operating Conditions

        Symbol                             Parameter                                             Min.                      Max.          Units

VCC5                Core Supply Voltage (Nominal 1.2V Operation)                                 0.95                      1.26                                         V

VCCAUX6             Programmable I/O Auxiliary Supply Voltage                                    2.375                     2.625                                        V

VCCIO1, 2, 5, 6     Programmable I/O Driver Supply Voltage (Banks 1, 4, 5)                       1.14                      3.45                                         V

VCCIO1, 2, 5, 6     Programmable I/O Driver Supply Voltage (Banks 2, 3, 6, 7)                    1.14                      2.625                                        V

                    Internal 1.2V Power Supply Voltage for Configuration Logic and

VCC124, 5           FPGA PLL, SERDES PLL Power Supply Voltage and SERDES                         1.14                      1.26                                         V

                    Analog Supply Voltage

VDDIB               SERDES Input Buffer Supply Voltage                                           1.14                      1.575                                        V

VDDOB               SERDES Output Buffer Supply Voltage                                          1.14                      1.575                                        V

VDDAX25             SERDES Termination Auxiliary Supply Voltage                                  2.375                     2.625                                        V

VCCJ1, 5            Supply Voltage for IEEE 1149.1 Test Access Port                              1.71                      3.45                                         V

VTT2, 3             Programmable I/O Termination Power Supply                                    0.5                       VCCAUX - 0.5                                 V

tJCOM               Junction Temperature, Commercial Operation                                                          0  +85                                          C

tJIND               Junction Temperature, Industrial Operation                                   -40                       105                                          C

1.  If VCCIO or VCCJ is set to 2.5V, they must be connected to the same power supply as VCCAUX.

2.  See recommended voltages by I/O standard in subsequent table.

3.  When VTT termination is not required, or used to provide the common mode termination voltage (VCMT), these pins can be left unconnected

    on the device.

4.  VCC12 cannot be lower than VCC at any time. For 1.2V operation, it is recommended that the VCC and VCC12 supplies be tied together with

    proper noise decoupling between the digital VCC and analog VCC12 supplies.

5.  VCC, VCCIO (all banks), VCC12 and VCCJ must reach their minimum values before configuration will proceed.

6.  If VCCIO for a bank is nominally 1.2V/1.5V/1.8V, then VCCAUX must always be higher than VCCIO during power up.

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                                                                                          DC and Switching Characteristics

Lattice Semiconductor                                                                                 LatticeSC/M Family Data Sheet

Power Supply Ramp Rates

Symbol                           Parameter                                       Condition                       Min.    Typ.         Max        Units

tRAMP      Power supply ramp rates for all power supplies            Over process, voltage,                     3.45    —            —          mV/µs

                                                                     temperature                                 —       —            75         ms

1. See the Power-up and Power-Down requirements section for more details on power sequencing.

2. From 0.5V to minimum operating voltage.

Hot Socketing Specifications1

Symbol                                   Parameter                                     Condition                 Min.    Typ.         Max        Units

IDK        Programmable and dedicated Input or I/O leakage                      0 <= VIN <= VIH (MAX)            —       —            ±1500      µA

           current2, 3, 4, 5, 6

IHDIN      SERDES average input current when device powered                                                      —       —            4          mA

           down and inputs driven7

1.  See Hot Socket power up/down information in Chapter 2 of this document.

2.  Assumes monotonic rise/fall rates for all power supplies.

3.  Sensitive to power supply sequencing as described in hot socketing section.

4.  Assumes power supplies are between 0 and maximum recommended operations conditions.

5.  IDK is additive to IPU, IPD or IBH.

6.  Represents DC conditions. For the first 20ns after hot insertion, current specification is 8 mA.

7.  Assumes that the device is powered down with all supplies grounded, both P and N inputs driven           by  a CML  driver with   maximum  allowed

    VDDOB of 1.575V, 8b/10b data and internal AC coupling.

DC Electrical Characteristics5

                                                Over Recommended Operating Conditions

Symbol              Parameter                                  Condition                              Min.3              Typ.         Max.       Units

IIL, IIH1  Input or I/O Low leakage             0  VIN  VIH (MAX)                                   —                  —            10         µA

IPU        I/O Active Pull-up Current           0  VIN  0.7 VCCIO                                   -30                —            -210       µA

IPD        I/O Active Pull-down Cur-            VIL (MAX)  VIN  VIH (MAX)                           30                 —            210        µA

           rent

IBHLS      Bus Hold  Low         Sustaining    VIN  =  VIL  (MAX)                                    30                 —            —          µA

           Current

IBHHS      Bus Hold  High        Sustaining    VIN  =  0.7VCCIO                                      -30                —            —          µA

           Current

IBHLO      Bus Hold Low Overdrive              0  VIN  VIH (MAX)                                   —                  —            210        µA

           Current

IBHLH      Bus Hold High Overdrive             0  VIN  VIH (MAX)                                   —                  —            -210       µA

           Current

ICL        PCI Low Clamp Current                -3 < VIN  -1                             -25 + (VIN + 1)/0.015          —            —          mA

ICH        PCI High Clamp Current               VCC + 4 > VIN  VCC + 1                   25 + (VIN - VCC -1)/           —            —          mA

                                                                                                      0.015

VBHT       Bus Hold trip Points                 0  VIN  VIH (MAX)                         VIL (MAX)                    —            VIH (MIN)  V

           I/O Capacitance2                     VCCIO = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V,

C1                                              VCC = 1.2V, VCCIP2 = 1.2V,                            —                  8            —          pf

                                                VCCAUX = 2.5, VIO = 0 to VIH (MAX)

C32        Dedicated Input                      VCCIO = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V,

           Capacitance2                         VCC = 1.2V, VCCIP2 = 1.2V,                            —                  6            —          pf

                                                VCCAUX = 2.5, VIO = 0 to VIH (MAX)

1. Input or I/O leakage current is measured with the pin configured as an input or as an  I/O with the output    driver  tri-stated.  It is not measured

    with the output driver active. Bus maintenance circuits are disabled.

2.  TA 25°C, f = 1.0MHz

3.  IPU, IPD, IBHLS and IBHHS have minimum values of 15 or -15µA if VCCIO is set to 1.2V  nominal.

4.  This table does not apply to SERDES pins.

5. For programmable I/Os.

                                                                           3-2
                                                                                            DC and Switching Characteristics

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Initialization and Standby Supply Current

The table below indicates initialization and standby supply current while operating at 85°C junction temperature

(TJ), which is the high end of the commercial temperature range, and 105°C, which is the high end of the industrial

temperature range. This data assumes all outputs are tri-stated and all inputs are configured as LVCMOS and held

at VCCIO or GND. The remaining SERDES supply current for VDDIB and VDDOB is detailed in the SERDES section

of this data sheet. For power at your design temperature, it is recommended to use the Power Calculator tool which

is accessible in ispLEVER or can be used as a standalone tool. For more information on supply current, see the

reference to additional technical documentation available at the end of this data sheet.

                                Over Recommended Operating Conditions

                                                                                            25°C        85°C        105°C

                                                                                            Typ.1       Max.2       Max.2   Units

Symbol     Condition                               Parameter       Device                   All    -5, -6      -7   -5, -6

                                                                   LFSC/M15                 65     449         678  755     mA

                                                                   LFSC/M25                 113    798     1255     1343    mA

           (VCC = 1.2V +/- 5%)  Core Operating Power Supply        LFSC/M40                 159    1178    2006     1981    mA

                                Current

                                                                   LFSC/M80                 276    2122    3827     3569    mA

ICC                                                                LFSC/M115                454    3376        —    5679    mA

                                                                   LFSC/M15                 45     312         471  524     mA

                                                                   LFSC/M25                 79     554         872  933     mA

           (VCC = 1.0V +/- 5%)  Core Operating Power Supply        LFSC/M40                 110    818     1393     1375    mA

                                Current

                                                                   LFSC/M80                 191    1473    2658     2478    mA

                                                                   LFSC/M115                315    2344        —    3943    mA

                                                                   LFSC/M15                 23     39          59   35      mA

                                1.2V Power Supply Current for      LFSC/M25                 25     50          78   56      mA

ICC12                           Configuration Logic, FPGA PLL,     LFSC/M40                 31     78          133  89      mA

                                SERDES PLL and SERDES

                                Analog Supplies                    LFSC/M80                 50     108         195  123     mA

                                                                   LFSC/M115                65     131         —    154     mA

                                                                   LFSC/M15                 7      12          19   14      mA

                                                                   LFSC/M25                 9      16          25   18      mA

ICCAUX                          Auxiliary Operating Power Supply   LFSC/M40                 12     23          39   25      mA

                                Current

                                                                   LFSC/M80                 13     25          45   23      mA

                                                                   LFSC/M115                16     27          —    26      mA

                                                                   LFSC/M15                 0.1    0.2         0.3  0.2     mA

                                                                   LFSC/M25                 0.3    0.6         1.0  0.7     mA

ICCIO and                       Bank Power Supply Current         LFSC/M40                 0.4    0.9         1.5  1.0     mA

ICCJ                            (per bank)

                                                                   LFSC/M80                 0.5    1.1         2.1  1.3     mA

                                                                   LFSC/M115                0.7    1.5         —    1.8     mA

1. ICC is specified at TJ = 25°C and typical VCC.

2. ICC is specified at the respective commercial and industrial maximum TJ and VCC limits.

                                                              3-3
                                                                                            DC and Switching Characteristics

Lattice Semiconductor                                                                       LatticeSC/M Family Data Sheet

PURESPEED I/O Recommended Operating Conditions

                                  VCCIO (V)                                                            VREF (V)

                 Standard  Min.   Typ.                                                Max.  Min.       Typ.      Max.

LVCMOS 33                  3.135  3.3                                       3.465           —          —         —

LVCMOS 25                  2.375  2.5                                       2.625           —          —         —

LVCMOS 18                  1.71   1.8                                                 1.89  —          —         —

LVCMOS 15                  1.425  1.5                                       1.575           —          —         —

LVCMOS 12                  1.14   1.2                                                 1.26  —          —         —

LVTTL                      3.135  3.3                                       3.465           —          —         —

PCI33                      3.135  3.3                                       3.465           —          —         —

PCIX33                     3.135  3.3                                       3.465           —          —         —

PCIX15                     1.425  1.5                                       1.575           0.49VCCIO  0.5VCCIO  0.51VCCIO

AGP1X33                    3.135  3.3                                       3.465           —          —         —

AGP2X33                    3.135  3.3                                       3.465           0.39VCCIO  0.4VCCIO  0.41VCCIO

SSTL18_I, II3              1.71   1.8                                                 1.89  0.833      0.9       0.969

SSTL25_I, II3              2.375  2.5                                       2.625           1.15       1.25      1.35

SSTL33_I, II3              3.135  3.3                                       3.465           1.3        1.5       1.7

HSTL15_I, II3              1.425  1.5                                       1.575           0.68       0.75      0.9

HSTL15_III1, 3 and IV1, 3  1.425  1.5                                       1.575           0.68       0.9       0.9

HSTL 18_I3, II3            1.71   1.8                                                 1.89  0.816      0.9       1.08

HSTL 18_ III1, 3, IV1, 3   1.71   1.8                                                 1.89  0.816      1.08      1.08

GTL121, 3, GTLPLUS151, 3   —                                        —                 —     0.882      1.0       1.122

LVDS                       —                                        —                 —     —          —         —

Mini-LVDS                  —                                        —                 —     —          —         —

RSDS                       —                                        —                 —     —          —         —

LVPECL33 (outputs)2        3.135  3.3                                       3.465           —          —         —

LVPECL33 (inputs)2, 4      —       2.5                                               —     —          —         —

BLVDS252, 3                2.375  2.5                                       2.625           —          —         —

MLVDS252, 3                2.375  2.5                                       2.625           —          —         —

SSTL18D_I3, II3            1.71   1.8                                                 1.89  —          —         —

SSTL25D_I3, II3            2.375  2.5                                       2.625           —          —         —

SSTL33D_I3, II3            3.135  3.3                                       3.465           —          —         —

HSTL15D_I3, II3            1.425  1.5                                       1.575           —          —         —

HSTL18D_I3, II3            1.71   1.8                                                 1.89  —          —         —

1.  Input only.

2.  Inputs on chip. Outputs are implemented with the addition of external resisters.

3.  Input for this standard does not depend on the value of VCCIO.

4.  Inputs for this standard cannot be in 3.3V VCCIO banks ( 2.5V only).

                                                                       3-4
                                                                               DC and Switching Characteristics

Lattice Semiconductor                                                              LatticeSC/M Family Data Sheet

PURESPEED I/O Single-Ended DC Electrical Characteristics

                                            Over Recommended Operating Conditions

Input/Output                     VIL                  VIH                VOL Max.  VOH Min.      IOL           IOH

Standard               Min. (V)  Max. (V)        Min. (V)      Max. (V)  (V)       (V)           (mA)          (mA)

LVCMOS 33              -0.3                 0.8  2             3.465     0.4       2.4           24, 16, 8     -24, -16, -8

                                                                         0.2       VCCIO - 0.2   0.1           -0.1

LVTTL                  -0.3                 0.8  2             3.465     0.4       2.4           24, 16, 8     -24, -16, -8

                                                                         0.2       VCCIO - 0.2   0.1           -0.1

LVCMOS 25              -0.3                 0.7  1.7           2.65      0.4       VCCIO - 0.4   16, 12, 8, 4  -16, -12, -8, -4

                                                                         0.2       VCCIO - 0.2   0.1           -0.1

LVCMOS 18              -0.3      0.35VCCIO       0.65VCCIO     2.65      0.4       VCCIO - 0.4   16, 12, 8, 4  -16, -12, -8, -4

                                                                         0.2       VCCIO - 0.2   0.1           -0.1

LVCMOS 15              -0.3      0.35VCCIO       0.65VCCIO     2.65      0.4       VCCIO - 0.4   16, 12, 8, 4  -16, -12, -8, -4

                                                                         0.2       VCCIO - 0.2   0.1           -0.1

LVCMOS 12              -0.3      0.35VCCIO       0.65VCCIO     2.65      0.3       VCCIO - 0.3   12, 8, 4, 2   -12, -8, -4, -2

                                                                         0.2       VCCIO - 0.2   0.1           -0.1

PCIX15                 -0.3      0.3VCCIO        0.5VCCIO      1.5       0.1VCCIO  0.9VCCIO      1.5           -0.5

PCI33                  -0.3      0.3VCCIO        0.5VCCIO      3.465     0.1VCCIO  0.9VCCIO      1.5           -0.5

PCIX33                 -0.3      0.35VCCIO       0.5VCCIO      3.465     0.1VCCIO  0.9VCCIO      1.5           -0.5

AGP-1X, AGP-2X         -0.3      0.3VCCIO        0.5VCCIO      3.465     0.1VCCIO  0.9VCCIO      1.5           -0.5

SSTL3_I                -0.3      VREF - 0.2      VREF + 0.2    3.465     0.7       VCCIO - 1.1   8             -8

SSTS3_I OST2           -0.3      VREF - 0.2      VREF + 0.2    3.465     0.9       VCCIO - 1.3   8             -8

SSTL3_II               -0.3      VREF - 0.2      VREF + 0.2    3.465     0.5       VCCIO - 0.9   16            -16

SSTL3_II OST2          -0.3      VREF - 0.2      VREF + 0.2    3.465     0.9       VCCIO - 0.13  16            -16

SSTL2_I                -0.3      VREF - 0.18     VREF + 0.18   2.65      0.54      VCCIO - 0.62  7.6           -7.6

SSTL2_I OST2           -0.3      VREF - 0.18     VREF + 0.18   2.65      0.73      VCCIO - 0.81  7.6           -7.6

SSTL2_II               -0.3      VREF - 0.18     VREF + 0.18   2.65      0.35      VCCIO - 0.43  15.2          -15.2

SSTL2_II OST2          -0.3      VREF - 0.18     VREF + 0.18   2.65      0.73      VCCIO - 0.81  15.2          -15.2

SSTL18_I               -0.3      VREF - 0.125    VREF + 0.125  2.65      0.28      VCCIO - 0.28  13.4          -13.4

SSTL18_II              -0.3      VREF - 0.125    VREF + 0.125  2.65      0.28      VCCIO - 0.28  13.4          -13.4

HSTL15_I               -0.3      VREF - 0.1      VREF + 0.1    2.65      0.4       VCCIO - 0.4   8             -8

HSTL15_II              -0.3      VREF - 0.1      VREF + 0.1    2.65      0.4       VCCIO - 0.4   16            -16

HSTL15_III1            -0.3      VREF - 0.1      VREF + 0.1    2.65      N/A       N/A           N/A           N/A

HSTL15_IV1             -0.3      VREF - 0.1      VREF + 0.1    2.65      N/A       N/A           N/A           N/A

HSTL18_I               -0.3      VREF - 0.1      VREF + 0.1    2.65      0.4       VCCIO - 0.4   9.6           -9.6

HSTL18_II              -0.3      VREF - 0.1      VREF + 0.1    2.65      0.4       VCCIO - 0.4   19.2          -19.2

HSTL18_III1            -0.3      VREF - 0.1      VREF + 0.1    2.65      N/A       N/A           N/A           N/A

HSTL18_IV1             -0.3      VREF - 0.1      VREF + 0.1    2.65      N/A       N/A           N/A           N/A

GTL121,                -0.3      VREF - 0.2      VREF + 0.2    N/A       N/A       N/A           N/A           N/A

GTLPLUS151

1. Input only.

2. Input with on-chip  series termination.

                                                               3-5
                                                                                              DC and Switching Characteristics

Lattice Semiconductor                                                                                  LatticeSC/M Family Data Sheet

PURESPEED I/O Differential Electrical Characteristics

LVDS

                                            Over Recommended Operating Conditions

Parameter

     Symbol               Parameter Description                 Test Conditions                            Min.          Typ.        Max.  Units

VINP, VINM           Input voltage                                                                               0       —           2.4   V

VTHD                 Differential input threshold (Q-Q)                                                    +/-100        —           —     mV

VCM                  Input common mode voltage                                                             0.05          1.2         2.35  V

IIN                  Input current                              Power on or power off                            —       —          +/-10  µA

VOH                  Output high voltage for VOP or VOM         RT = 100 Ohm                                     —       1.38        1.60  V

VOL                  Output low voltage for VOP or VOM          RT = 100 Ohm                               0.9V          1.03        —     V

VOD                  Output voltage differential                (VOP - VOM), RT = 100 Ohm                  250           350         450   mV

VOD                 Change in VOD between high and                                                              —       —           50    mV

                     low

VOS                  Output voltage offset                      (VOP - VOM)/2, RT = 100 Ohm                1.125         1.20       1.375  V

VOS                 Change in VOS between H and L                                                               —       —           50    mV

ISAB                 Output short circuit current               VOD = 0V Driver outputs                          —       —           12    mA

                                                                shorted

TR, TF               Output rise and fall times, 20% to                       —                                  —       500         ps    TR, TF

                     80%

Notes:

1. Data is for 3.5mA differential current drive. Other differential driver current options are available.

2.   If the low power mode of the input buffer is used, the minimum VCM is 600 mV.

Mini-LVDS

                                            Over Recommended Operating Conditions

Parameter Symbol                                   Description                           Min.                    Typ.          Max.        Units

ZO                        Single-ended PCB trace impedance                               30                         50         75          ohms

RT                        Differential termination resistance                            60                      100           150         ohms

VOD                       Output voltage, differential, |VOP - VOM|                      300                        —          600         mV

VOS                       Output voltage, common mode, |VOP + VOM|/2                     1                          1.2        1.4         V

VOD                      Change in VOD, between H and L                                 —                          —          50          mV

VID                      Change in VOS, between H and L                                 —                          —          50          mV

VTHD                      Input voltage, differential, |VINP - VINM|                     200                        —          600         mV

VCM                       Input voltage, common mode, |VINP + VINM|/2                    0.3+(VTHD/2)               —    2.1-(VTHD/2)

TR, TF                    Output rise and fall times, 20% to 80%                         —                          —          500         ps

TODUTY                    Output clock duty cycle                                        45                         —          55          %

TIDUTY                    Input clock duty cycle                                         40                         —          60          %

Note: Data  is  for  6mA  differential current drive. Other differential driver current  options are available.

                                                                         3-6
                                                                                       DC and Switching Characteristics

Lattice Semiconductor                                                                     LatticeSC/M Family Data Sheet

RSDS

                       Over Recommended Operating                                      Conditions

Parameter Symbol       Description                                                     Min.        Typ.  Max.  Units

VOD               Output voltage, differential, RT = 100 ohms                          100         200   600   mV

VOS               Output voltage, common mode                                          0.5         1.2   1.5   V

IRSDS             Differential driver output current                                   1           2     6     mA

VTHD              Input voltage differential                                           100         —     —     mV

VCM               Input common mode voltage                                            0.3         —     1.5   V

TR, TF            Output rise and fall times, 20% to 80%                               —           500   —     ps

TODUTY            Output clock duty cycle                                              45          50    55    %

Note: Data is for 2mA drive. Other differential driver current options are available.

                                                          3-7
                                                                                             DC and Switching Characteristics

Lattice Semiconductor                                                                          LatticeSC/M Family Data Sheet

Differential HSTL and SSTL

Differential HSTL and SSTL outputs are implemented as a pair of complementary single-ended outputs. All allow-

able single-ended output classes (class I and class II) are supported in this mode.

MLVDS

The LatticeSC devices support the MLVDS standard. This industry standard is emulated using controlled imped-

ance complementary LVCMOS outputs in conjunction with a parallel external resistor across the driver outputs.

MLVDS is intended for use when multi-drop and bi-directional multi-point differential signaling is required. The

scheme shown in Figure 3-1 is one possible solution for bi-directional multi-point differential signals.

Figure 3-1. MLVDS Multi-Point Output Example

                                          Heavily loaded backplane, effective Zo ~ 50 to 70 ohms differential

                 2.5V                                                                                                        2.5V

             50                 50-70 ohms, +/- 1%                                             50-70 ohms, +/- 1%                  50

                 2.5V                                                                                                        2.5V

             50                                                                                                                    50

                 +                                                        .  .  .                                            +

                 -                                                                                                           -

                                2.5V      2.5V               +  -                  2.5V        2.5V                +  -

                                      50            50                                   50          50

Table  3-1.  MLVDS  DC Conditions1

                                          Over Recommended Operating Conditions

                                                                                             Nominal

                       Symbol                           Description                Zo = 50     Zo = 70                Units

                       ZOUT               Output impedance                               50                    50     ohm

                       RTLEFT             Left end termination                           50                    70     ohm

                       RTRIGHT            Right end termination                          50                    70     ohm

                       VOH                Output high voltage                            1.50  1.575                  V

                       VOL                Output low voltage                             1.00  0.925                  V

                       VOD                Output differential voltage                    0.50        0.65             V

                       VCM                Output common mode voltage                     1.25        1.25             V

                       IDC                DC output current                              20.0        18.5             mA

                       1. For input buffer, see LVDS table.

                                                                     3-8
                                                                                             DC and Switching Characteristics

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BLVDS

The LatticeSC devices support BLVDS standard. This standard is emulated using controlled impedance comple-

mentary LVCMOS outputs in conjunction with a parallel external resistor across the driver outputs. BLVDS is

intended for use when multi-drop and bi-directional multi-point differential signaling is required. The scheme shown

in Figure 3-2 is one possible solution for bi-directional multi-point differential signals.

Figure 3-2. BLVDS Multi-point Output Example

                                            Heavily loaded backplane, effective Zo ~ 45 to 90 ohms differential

                  2.5V                                                                                                         2.5V

             100                 45-90 ohms, +/- 1%                                            45-90 ohms, +/- 1%                    100

                  2.5V                                                                                                         2.5V

             100                                                                                                                     100

                  +                                                      .  .  .                                               +

                  -                                                                                                            -

                                 2.5V       2.5V              +   -               2.5V         2.5V                  +  -

                                       100           100                                100          100

Table  3-2.  BLVDS   DC Conditions1

                                            Over Recommended Operating Conditions

                                                                                             Nominal

                        Symbol                            Description             Zo = 45      Zo = 90                  Units

                        ZOUT                Output impedance                            100          100                ohm

                        RTLEFT              Left end termination                        45                       90     ohm

                        RTRIGHT             Right end termination                       45                       90     ohm

                        VOH                 Output high voltage                         1.375        1.48                  V

                        VOL                 Output low voltage                          1.125        1.02                  V

                        VOD                 Output differential voltage                 0.25         0.46                  V

                        VCM                 Output common mode voltage                  1.25         1.25                  V

                        IDC                 DC output current                           11.2         10.2               mA

                        1. For input buffer, see LVDS table.

                                                                       3-9
                                                                            DC and Switching Characteristics

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LVPECL

The LatticeSC devices support differential LVPECL standard. This standard is emulated using controlled imped-

ance   complementary    LVCMOS     outputs  in  conjunction     with  a  parallel  resistor  across     the    driver     outputs.  The

scheme shown in Figure 3-3 is one possible solution for point-to-point signals.

Figure 3-3. Differential LVPECL

                             3.3V           85 ohms

             24mA                               +/-1%

             ~16 ohms

                                                                150                             100                    +

                             3.3V                               ohms               Zback        ohms                   -

                                            85 ohms

                                                +/-1%

             24mA                                         Transmission line, Zo = 100 ohm differential

             ~16 ohms

                             ON-chip        OFF-chip

Table  3-3.  LVPECL DC Conditions1

                                   Over Recommended Operating               Conditions

                       Symbol               Description                     Nominal                     Units

                   ZOUT            Output impedance                                16                   ohm

                   RS              Driver series resistor                          85                   ohm

                   RP              Driver parallel resistor                        150                  ohm

                   RT              Receiver termination                            100                  ohm

                   VOH             Output high voltage                             2.03                 V

                   VOL             Output low voltage                              1.27                 V

                   VOD             Output differential voltage                     0.76                 V

                   VCM             Output common mode voltage                      1.65                 V

                   ZBACK           Back impedance                                  86                   ohm

                   IDC             DC output current                               12.6                 mA

                   1. For input  buffer, see LVDS table.

For further information on LVPECL, BLVDS, MLVDS and other differential interfaces please see                   details    of  additional

technical documentation at the end of this data sheet.

On-die Differential Common Mode Termination

                        Symbol              Description               Min.  Typ.          Max.          Units

                       CCMT        Capacitance VCMT to GND               —         40        —          pF

                                                                3-10
                                                                   DC and Switching Characteristics

Lattice Semiconductor                                              LatticeSC/M Family Data Sheet

Typical Building Block Function Performance

              Over Recommended Commercial Operating Conditions     at  VCC   =  1.2V +/-  5%

Pin  to  Pin  Performance (LVCMOS25 12 mA Drive)

                                        Function                       -7*      Units

              Basic Functions

              32-bit Decoder                                           6.65     ns

              Combinatorial (Pin to LUT to Pin)                        5.58     ns

              Embedded Memory Functions (Single Port RAM)

              Pin to EBR Input Register Setup (Global Clock)           1.66     ns

              EBR Output Clock to Pin (Global Clock)                   8.54     ns

              Distributed (PFU) RAM (Single Port RAM)

              Pin to PFU RAM Register Setup (Global Clock)             1.32     ns

              PFU RAM Clock to Pin (Global Clock)                      6.83     ns

              *Typical performance per function

Register-to-Register Performance

                                        Function                       -7*      Units

              Basic Functions

              32-Bit Decoder                                           539      MHz

              64-Bit Decoder                                           517      MHz

              16:1 MUX                                                 1003     MHz

              32:1 MUX                                                 798      MHz

              16-Bit Adder                                             672      MHz

              64-Bit Adder                                             353      MHz

              16-Bit Counter                                           719      MHz

              64-Bit Counter                                           369      MHz

              32x8 SP RAM (PFU, Output Registered)                     768      MHz

              128x8 SP RAM (PFU, Output Registered)                    545      MHz

              Embedded Memory Functions

              Single Port RAM (512x36 Bits)                            372      MHz

              True Dual Port RAM 1024x18 Bits (No EBR Out Reg)         326      MHz

              True dual port RAM 1024x18 Bits (EBR Reg)                372      MHz

              FIFO port (A: x36 bits, B: x9 Bits, No EBR Out Reg)      353      MHz

              FIFO port (A: x36 bits, B: x9 Bits, EBR Reg)             375      MHz

              True DP RAM Width Cascading (1024x72)                    372      MHz

              DSP Functions

              9x9 1-stage Multiplier                                   209      MHz

              18x18 1-Stage Multiplier                                 155      MHz

              9x9 3-Stage Pipelined Multiplier                         373      MHz

              18x18 4-Stage Pipelined Multiplier                       314      MHz

              9x9 Constant Multiplier                                  372      MHz

              *Typical performance per function

                                                      3-11
                                        DC and Switching Characteristics

Lattice Semiconductor                   LatticeSC/M Family Data Sheet

Switching Characteristics

All devices are 100% functionally tested. Listed below are representative values of internal and external timing

parameters. For more specific, more precise, and worst-case guaranteed data at a particular temperature and volt-

age, use the values reported by the static timing analyzer in the ispLEVER design tool from Lattice and back-anno-

tate to the simulation net list.

                                  3-12
                                                                                        DC and Switching Characteristics

Lattice Semiconductor                                                                     LatticeSC/M Family Data Sheet

LatticeSC/M External Switching Characteristics3

                Over Recommended Commercial Operating Conditions at VCC = 1.2V +/- 5%

                                                                                -7               -6               -5

Parameter                     Description                      Min.                 Max.  Min.       Max.  Min.       Max.  Units

General I/O Pin Parameters (using Primary Clock without PLL)2

tCO        Global Clock Input to Output - PIO Output Reg-      2.83                 5.74  2.83       6.11  2.83       6.49                  ns

           ister

tSU        Global Clock Input Setup - PIO Input Register       -0.66                —     -0.66      —     -0.66      —                     ns

           without fixed input delay

tH         Global Clock Input Hold - PIO Input Register        1.73                 —     1.95       —     2.16       —                     ns

           without fixed input delay

tSU_IDLY   Global Clock Input Setup - PIO Input Register       0.86                 —     1.03       —     1.20       —                     ns

           with input delay

tH_IDLY    Global Clock Input Hold - PIO Input Register        -0.17                —     -0.17      —     -0.17      —                     ns

           with input delay

fMAX_PFU   Global Clock frequency of PFU register                   —               700   —          700   —          700                  MHz

fMAX_IO    Global Clock frequency of I/O register                   —               1000  —          1000  —          1000                 MHz

tGC_SKEW   Global Clock skew                                        —               89    —          103   —          116                   ps

General I/O Pin Parameters (using Primary Clock with PLL)1, 2

tCO        Global Clock Input to Output - PIO Output Reg-      2.25                 4.81  2.25       5.08  2.25       5.37                  ns

           ister

tSU        Global Clock Input Setup - PIO Input Register       -0.07                —     -0.07      —     -0.07      —                     ns

           without fixed input delay

tH         Global Clock Input Hold - PIO Input Register        0.80                 —     0.93       —     1.04       —                     ns

           without fixed input delay

General I/O Pin Parameters (using Edge Clock without PLL)2

tCO        Edge Clock Input to Output - PIO Output Regis-      2.38                 4.77  2.38       5.04  2.38       5.33                  ns

           ter

tSU        Edge Clock Input Setup - PIO Input Register         -0.08                —     -0.08      —     -0.08      —                     ns

           without fixed input delay

tH         Edge Clock Input Hold - PIO Input Register          0.49                 —     0.58       —     0.66       —                     ns

tSU_IDLY   Edge Clock Input Setup - PIO Input Register         0.81                 —     0.97       —     1.12       —                     ns

           with input delay

tH_IDLY    Edge Clock Input Hold - PIO Input Register with     -0.34                —     -0.34      —     -0.34      —                     ns

           input delay

tEC_SKEW   Edge Clock skew                                          —               28    —          32    —          36                    ps

General I/O Pin Parameters (using Latch FF without PLL)2

tSU        Latch FF, Input Setup - PIO Input Register with-    -0.14                —     -0.14      —     -0.14      —                     ns

           out fixed input delay

tH         Latch FF, Input Hold - PIO Input Register without   0.58                 —     0.68       —     0.77       —                     ns

           fixed input delay

tSU_IDLY   Latch FF, Input Setup - PIO Input Register with     0.70                 —     0.68       —     0.77       —                     ns

           input delay

tH_IDLY    Latch FF, Input Hold - PIO Input Register with      -0.30                —     -0.30      —     -0.30      —                     ns

           input delay

1.  No PLL delay tuning (clock injection removal mode, system clock feedback).

2.  Using LVCMOS25 12mA I/O. Timing adders for other supported I/O technologies are specified in the LatticeSC Family Timing Adders table.

3.  Complete Timing Parameters for a user design are incorporated when running ispLEVER. This is a sampling of the key timing parameters.

    Timing specs are for non-AIL applications.

                                                              3-13
                                                                      DC and Switching Characteristics

Lattice Semiconductor                                                    LatticeSC/M Family Data Sheet

LatticeSC/M        Family Timing Adders

                   Over Recommended Operating Conditions              at VCC  = 1.2V +/-  5%

                                                          -7                  -6                  -5

      Buffer Type          Description            Min.        Max.    Min.        Max.    Min.        Max.    Units

Input Adjusters

LVDS               LVDS                           -0.031      -0.031  -0.011      -0.011  0.009       0.009   ns

RSDS               RSDS                           -0.031      -0.031  -0.011      -0.011  0.009       0.009   ns

BLVDS25            BLVDS                          -0.031      -0.031  -0.011      -0.011  0.009       0.009   ns

MLVDS25            MLVDS                          -0.031      -0.031  -0.011      -0.011  0.009       0.009   ns

LVPECL33           LVPECL                         -0.031      -0.031  -0.011      -0.011  0.009       0.009   ns

HSTL18_I           HSTL_18 class I                -0.013      -0.015  0.015       0.007   0.042       0.029   ns

HSTL18_II          HSTL_18 class II               -0.013      -0.015  0.015       0.007   0.042       0.029   ns

HSTL18_III         HSTL_18 class III              -0.016      -0.018  0.008       0.003   0.032       0.023   ns

HSTL18_IV          HSTL_18 class IV               -0.016      -0.018  0.008       0.003   0.032       0.023   ns

HSTL18D_I          Differential HSTL 18 class I   0.006       0.001   0.029       0.024   0.052       0.046   ns

HSTL18D_II         Differential HSTL 18 class II  0.006       0.001   0.029       0.024   0.052       0.046   ns

HSTL15_I           HSTL_15 class I                -0.005      -0.016  0.026       -0.001  0.057       0.014   ns

HSTL15_II          HSTL_15 class II               -0.005      -0.016  0.026       -0.001  0.057       0.014   ns

HSTL15_III         HSTL_15 class III              -0.013      -0.015  0.015       0.007   0.042       0.029   ns

HSTL15_IV          HSTL_15 class IV               -0.013      -0.015  0.015       0.007   0.042       0.029   ns

HSTL15D_I          Differential HSTL 15 class I   -0.021      -0.022  0.001       -0.009  0.022       0.003   ns

HSTL15D_II         Differential HSTL 15 class II  -0.021      -0.022  0.001       -0.009  0.022       0.003   ns

SSTL33_I           SSTL_3 class I                 -0.036      -0.061  -0.181      -0.313  -0.326      -0.565  ns

SSTL33_II          SSTL_3 class II                -0.036      -0.061  -0.181      -0.313  -0.326      -0.565  ns

SSTL33D_I          Differential SSTL_3 class I    0.012       0.012   0.034       0.028   0.055       0.043   ns

SSTL33D_II         Differential SSTL_3 class II   0.012       0.012   0.034       0.028   0.055       0.043   ns

SSTL25_I           SSTL_2 class I                 0.003       -0.008  0.03        0.011   0.058       0.03    ns

SSTL25_II          SSTL_2 class II                0.003       -0.008  0.03        0.011   0.058       0.03    ns

SSTL25D_I          Differential SSTL_2 class I    0.006       0       0.031       0.023   0.056       0.046   ns

SSTL25D_II         Differential SSTL_2 class II   0.006       0       0.031       0.023   0.056       0.046   ns

SSTL18_I           SSTL_18 class I                -0.013      -0.015  0.015       0.007   0.042       0.029   ns

SSTL18_II          SSTL_18 class II               -0.013      -0.015  0.015       0.007   0.042       0.029   ns

SSTL18D_I          Differential SSTL_18 class I   0.006       0.001   0.029       0.024   0.052       0.046   ns

SSTL18D_II         Differential SSTL_18 class II  0.006       0.001   0.029       0.024   0.052       0.046   ns

LVTTL33            LVTTL                          0.034       0.034   -0.05       -0.05   -0.134      -0.134  ns

LVCMOS33           LVCMOS 3.3                     0.034       0.034   -0.05       -0.05   -0.134      -0.134  ns

LVCMOS25           LVCMOS 2.5                     0           0       0           0           0       0       ns

LVCMOS18           LVCMOS 1.8                     -0.068      -0.068  -0.087      -0.087  -0.105      -0.105  ns

LVCMOS15           LVCMOS 1.5                     -0.131      -0.131  -0.186      -0.186  -0.241      -0.241  ns

LVCMOS12           LVCMOS 1.2                     -0.238      -0.238  -0.364      -0.364  -0.49       -0.49   ns

PCI33              PCI                            0.034       0.034   -0.05       -0.05   -0.134      -0.134  ns

PCIX33             PCI-X 3.3                      0.034       0.034   -0.05       -0.05   -0.134      -0.134  ns

PCIX15             PCI-X 1.5                      -0.005      -0.016  0.026       -0.001  0.057       0.014   ns

AGP1X33            AGP-1X 3.3                     0.034       0.034   -0.05       -0.05   -0.134      -0.134  ns

AGP2X33            AGP-2X                         -0.036      -0.061  -0.181      -0.313  -0.326      -0.565  ns

                                                     3-14
                                                                      DC and Switching Characteristics

Lattice Semiconductor                                                    LatticeSC/M Family Data Sheet

LatticeSC/M        Family Timing Adders (Continued)

                   Over Recommended Operating Conditions at VCC               = 1.2V +/-  5%

                                                          -7                  -6                  -5

      Buffer Type          Description            Min.        Max.    Min.        Max.    Min.        Max.    Units

GTLPLUS15          GTLPLUS15                      -0.013      -0.017  0.012       0.004   0.037       0.024   ns

GTL12              GTL12                          -0.063      -0.071  -0.007      -0.048  0.056       -0.032  ns

Output Adjusters

LVDS               LVDS                           0.708       0.854   0.856       1.021   1.005       1.189   ns

RSDS               RSDS                           0.708       0.854   0.856       1.021   1.005       1.189   ns

BLVDS25            BLVDS                          -0.129      0.05    -0.136      0.069   -0.136      0.083   ns

MLVDS25            MLVDS                          -0.059      0.059   -0.057      0.096   -0.054      0.133   ns

LVPECL33           LVPECL                         -0.334      -0.181  -0.325      -1.389  -0.315      -2.598  ns

HSTL18_I           HSTL_18 class I                0.132       0.209   0.153       0.24    0.175       0.272   ns

HSTL18_II          HSTL_18 class II               0.24        0.176   0.268       0.255   0.298       0.333   ns

HSTL18D_I          Differential HSTL 18 class I   0.132       0.209   0.153       0.24    0.175       0.272   ns

HSTL18D_II         Differential HSTL 18 class II  0.24        0.176   0.268       0.255   0.298       0.333   ns

HSTL15_I           HSTL_15 class I                0.096       0.172   0.112       0.198   0.129       0.224   ns

HSTL15_II          HSTL_15 class II               0.208       0.131   0.233       0.203   0.259       0.275   ns

HSTL15D_I          Differential HSTL 15 class I   0.096       0.172   0.112       0.198   0.129       0.224   ns

HSTL15D_II         Differential HSTL 15 class II  0.208       0.131   0.233       0.203   0.259       0.275   ns

SSTL33_I           SSTL_3 class I                 0.133       0.177   0.11        0.166   0.088       0.154   ns

SSTL33_II          SSTL_3 class II                0.173       0.247   0.164       0.253   0.156       0.258   ns

SSTL33D_I          Differential SSTL_3 class I    0.133       0.177   0.11        0.166   0.088       0.154   ns

SSTL33D_II         Differential SSTL_3 class II   0.173       0.247   0.164       0.253   0.156       0.258   ns

SSTL25_I           SSTL_2 class I                 0.215       0.125   0.239       0.228   0.264       0.331   ns

SSTL25_II          SSTL_2 class II                0.277       0.181   0.311       0.284   0.345       0.387   ns

SSTL25D_I          Differential SSTL_2 class I    0.215       0.125   0.239       0.228   0.264       0.331   ns

SSTL25D_II         Differential SSTL_2 class II   0.277       0.181   0.311       0.284   0.345       0.387   ns

SSTL18_I           SSTL_2 class I                 0.16        0.081   0.179       0.173   0.199       0.265   ns

SSTL18_II          SSTL_2 class II                0.238       0.15    0.263       0.244   0.295       0.338   ns

SSTL18D_I          Differential SSTL_2 class I    0.16        0.081   0.179       0.173   0.199       0.265   ns

SSTL18D_II         Differential SSTL_2 class II   0.238       0.15    0.263       0.244   0.295       0.338   ns

LVTTL33_8mA        LVTTL 8mA drive                -0.346      -0.165  -0.496      -0.296  -0.646      -0.428  ns

LVTTL33_16mA       LVTTL 16mA drive               -0.11       -0.18   -0.218      -0.32   -0.325      -0.46   ns

LVTTL33_24mA       LVTTL 24mA drive               -0.012      -0.18   -0.099      -0.321  -0.185      -0.463  ns

LVCMOS33_8mA       LVCMOS 3.3 8mA drive           -0.346      -0.165  -0.496      -0.296  -0.646      -0.428  ns

LVCMOS33_16mA      LVCMOS 3.3 16mA drive          -0.11       -0.18   -0.218      -0.32   -0.325      -0.46   ns

LVCMOS33_24mA      LVCMOS 3.3 24mA drive          -0.012      -0.18   -0.099      -0.321  -0.185      -0.463  ns

LVCMOS25_4mA       LVCMOS 2.5 4mA drive           -0.174      0.004   -0.195      0.002   -0.215      0       ns

LVCMOS25_8mA       LVCMOS 2.5 8mA drive           0           0       0           0           0       0       ns

LVCMOS25_12mA      LVCMOS 2.5 12mA drive          0.094       -0.025  0.107       0.096   0.12        0.216   ns

LVCMOS25_16mA      LVCMOS 2.5 16mA drive          0.145       -0.054  0.162       0.063   0.181       0.179   ns

LVCMOS25_OD        LVCMOS 2.5 open drain          0.073       -0.125  0.081       -0.081  0.091       -0.09   ns

LVCMOS18_4mA       LVCMOS 1.8 4mA drive           -0.278      -0.099  -0.312      -0.115  -0.345      -0.131  ns

LVCMOS18_8mA       LVCMOS 1.8 8mA drive           -0.073      -0.078  -0.078      -0.084  -0.083      -0.089  ns

                                                     3-15
                                                          DC and Switching Characteristics

Lattice Semiconductor                                        LatticeSC/M Family Data Sheet

LatticeSC/M    Family Timing Adders (Continued)

               Over Recommended Operating Conditions at VCC       = 1.2V +/-  5%

                                              -7                  -6                  -5

Buffer Type            Description    Min.        Max.    Min.        Max.    Min.        Max.    Units

LVCMOS18_12mA  LVCMOS 1.8 12mA drive  0.024       -0.106  0.019       -0.004  0.016       0.099   ns

LVCMOS18_16mA  LVCMOS 1.8 16mA drive  0.074       -0.134  0.08        -0.022  0.088       0.089   ns

LVCMOS18_OD    LVCMOS 1.8 open drain  0.002       -0.206  0           -0.196  -0.002      -0.221  ns

LVCMOS15_4mA   LVCMOS 1.5 4mA drive   -0.344      -0.164  -0.379      -0.186  -0.412      -0.209  ns

LVCMOS15_8mA   LVCMOS 1.5 8mA drive   -0.125      -0.137  -0.145      -0.157  -0.164      -0.176  ns

LVCMOS15_12mA  LVCMOS 1.5 12mA drive  -0.027      -0.166  -0.043      -0.07   -0.059      0.026   ns

LVCMOS15_16mA  LVCMOS 1.5 16mA drive  0.025       -0.195  0.013       -0.089  0.003       0.017   ns

LVCMOS15_OD    LVCMOS 1.5 open drain  -0.047      -0.267  -0.067      -0.267  -0.087      -0.299  ns

LVCMOS12_2mA   LVCMOS 1.2 2mA drive   -0.473      -0.293  -0.505      -0.317  -0.537      -0.34   ns

LVCMOS12_4mA   LVCMOS 1.2 4mA drive   -0.218      -0.239  -0.25       -0.271  -0.28       -0.303  ns

LVCMOS12_8mA   LVCMOS 1.2 8mA drive   -0.109      -0.269  -0.143      -0.181  -0.176      -0.093  ns

LVCMOS12_12mA  LVCMOS 1.2 12mA drive  -0.054      -0.3    -0.085      -0.203  -0.114      -0.106  ns

LVCMOS12_OD    LVCMOS 1.2 open drain  -0.126      -0.371  -0.166      -0.398  -0.204      -0.43   ns

PCI33          PCI                    -0.216      -0.791  -0.417      -1.263  -0.618      -1.735  ns

PCIX33         PCI-X 3.3              -0.216      -0.791  -0.417      -1.263  -0.618      -1.735  ns

PCIX15         PCI-X 1.5              0.208       0.227   0.233       0.312   0.259       0.398   ns

AGP1X33        AGP-1X 3.3             -0.216      -0.791  -0.417      -1.263  -0.618      -1.735  ns

AGP2X33        AGP-2X                 -0.216      -0.791  -0.417      -1.263  -0.618      -1.735  ns

                                      3-16
                                                                                DC and Switching Characteristics

Lattice Semiconductor                                                               LatticeSC/M Family Data Sheet

LatticeSC/M Internal Timing Parameters1

             Over Recommended Commercial Operating                      Conditions at      VCC = 1.2V +/- 5%

                                                                                -7                 -6                 -5

Parameter    Symbol                            Description              Min.        Max.   Min.        Max.   Min.        Max.   Units

PFU Logic Mode Timing

tLUT4_PFU    CTOF_DEL           LUT4 delay (A to D inputs to F output)  —           0.045  —           0.050  —           0.054  ns

tLUT5_PFU    MTOOFX_DEL         LUT5 delay (inputs to output)           —           0.152  —           0.172  —           0.192  ns

tLSR_PFU     LSR_DEL            Set/Reset to output (asynchronous)      —           0.378  —           0.426  —           0.474  ns

tSUM_PFU     M_SET              Clock to Mux (M0,M1) input setup        0.113       —      0.131       —      0.148       —      ns

                                time

tHM_PFU      M_HLD              Clock to Mux (M0,M1) input hold time    -0.041      —      -0.046      —      -0.052      —      ns

tSUD_PFU     DIN_SET            Clock to D input setup time             0.072       —      0.083       —      0.094       —      ns

tHD_PFU      DIN_HLD            Clock to D input hold time              -0.028      —      -0.032      —      -0.035      —      ns

tCK2Q_PFU    REG_DEL            Clock to Q delay, D-type register       —           0.224  —           0.252  —           0.279  ns

                                configuration

tLE2Q_PFU    LTCH_DEL           Clock to Q delay latch configuration    —           0.294  —           0.331  —           0.367  ns

tLD2Q_PFU    TLTCH_DEL          D to Q throughput delay when latch is   —           0.300  —           0.338  —           0.376  ns

                                enabled

PFU Memory Mode Timing

tCORAM_PFU   CLKTOF_DEL         Clock to Output                         —           0.575  —           0.649  —           0.724  ns

tSUDATA_PFU  DIN_SET            Data Setup Time                         -0.024      —      -0.026      —      -0.027      —      ns

tHDATA_PFU   DIN_HLD            Data Hold Time                          0.075       —      0.084       —      0.094       —      ns

tSUADDR_PFU  WAD_SET            Address Setup Time                      -0.176      —      -0.196      —      -0.215      —      ns

tHADDR_PFU   WAD_HLD            Address Hold Time                       0.110       —      0.124       —      0.138       —      ns

tSUWREN_PFU  WE_SET             Write/Read Enable Setup Time            0.014       —      0.019       —      0.024       —      ns

tHWREN_PFU   WE_HLD             Write/Read Enable Hold Time             0.078       —      0.086       —      0.094       —      ns

PIC Timing

PIO Input/Output Buffer Timing

tIN_PIO      IN_DEL             Input Buffer Delay(LVCMOS25)            —           0.578  —           0.661  —           0.744  ns

tOUT_PIO     DOPADI_DEL         Output Buffer Delay(LVCMOS25)           —           2.712  —           3.027  —           3.395  ns

tSUI_PIO     DIN_SET            Input Register Setup Time (Data         0.277       —      0.312       —      0.348       —      ns

                                Before Clock)

tHI_PIO      DIN_HLD            Input Register Hold Time (Data after    -0.267      —      -0.306      —      -0.345      —      ns

                                Clock)

tCOO_PIO     CK_DEL             Output Register Clock to Output         —           0.513  —           0.571  —           0.639  ns

                                Delay

tSUCE_PIO    CE_SET             Input Register Clock Enable Setup       —           0.000  —           0.000  —           0.000  ns

                                Time

tHCE_PIO     CE_HLD             Input Register Clock Enable Hold        —           0.129  —           0.145  —           0.161  ns

                                Time

tSULSR_PIO   LSR_SET            Set/Reset Setup Time                    0.057       —      0.060       —      0.063       —      ns

tHLSR_PIO    LSR_HLD            Set/Reset Hold Time                     -0.151      —      -0.159      —      -0.169      —      ns

tLE2Q_PIO    CK_DEL             Input Register Clock to Q delay latch   —           0.335  —           0.372  —           0.410  ns

                                configuration

tLD2Q_PIO    DIN_DEL            Input Register D to Q throughput        —           0.578  —           0.647  —           0.717  ns

                                delay when latch is enabled

                                                               3-17
                                                                       DC and Switching Characteristics

Lattice Semiconductor                                                      LatticeSC/M Family Data Sheet

LatticeSC/M Internal Timing Parameters1 (Continued)

             Over Recommended Commercial Operating Conditions at VCC = 1.2V +/- 5%

                                                                       -7                 -6                 -5

Parameter    Symbol                    Description             Min.        Max.   Min.        Max.   Min.        Max.   Units

EBR Timing

tCO_EBR      CK_Q_DEL     Clock (Read) to output from Address  —           1.900  —           2.116  —           2.335                        ns

                          or Data

tCOO_EBR     CK_Q_DEL     Clock (Write) to output from EBR     0.390       —      0.444       —      0.498       —                            ns

                          output Register

tSUDATA_EBR  D_CK_SET     Setup Data to EBR Memory (Write      -0.173      —      -0.192      —      -0.210      —                            ns

                          clk)

tHDATA_EBR   D_CK_HLD     Hold Data to EBR Memory (Write clk)  0.276       —      0.305       —      0.335       —                            ns

tSUADDR_EBR  A_CK_SET     Setup Address to EBR Memory          -0.165      —      -0.182      —      -0.200      —                            ns

                          (Write clk)

tHADDR_EBR   A_CK_HLD     Hold Address to EBR Memory (Write    0.269       —      0.298       —      0.327       —                            ns

                          clk)

tSUWREN_EBR  CE_CK_SET    Setup Write/Read Enable to EBR       0.225       —      0.226       —      0.226       —                            ns

                          Memory (Write/Read clk)

tHWREN_EBR   CE_CK_HLD    Hold Write/Read Enable to EBR        0.073       —      0.095       —      0.116       —                            ns

                          Memory (write/read clk)

tSUCE_EBR    CS_CK_SET    Clock Enable Setup Time to EBR       0.261       —      0.269       —      0.276       —                            ns

                          Output Register (Read clk)

tHCE_EBR     CS_CK_HLD    Clock Enable Hold Time to EBR Out-   0.023       —      0.039       —      0.055       —                            ns

                          put Register (Read clk)

tRSTO_EBR    RESET_Q_DEL  Reset To Output Delay Time from      —           0.589  —           0.673  —           0.757                        ns

                          EBR Output Register (asynchronous)

Cycle Boosting Timing

tDEL1        DEL1         Cycle boosting delay 1 applies to    —           0.480  —           0.524  —           0.570                        ns

                          PIO, PFU, EBR

tDEL2        DEL2         Cycle boosting delay 2 applies to    —           0.922  —           1.005  —           1.090                        ns

                          PIO, PFU, EBR

tDEL3        DEL3         Cycle boosting delay 3 applies to    —           1.366  —           1.488  —           1.612                        ns

                          PIO, PFU, EBR

1. Complete timing parameters for a user design will be incorporated when running ispLEVER. This is a sampling of the key timing parameters.

                                                      3-18
                                                                                          DC and Switching Characteristics

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Input Delay Block/AIL Timing

Parameter       Description                                               Min.                                Typ.         Max.                 Units

tFDEL           Fine delay time                                           35                                  45                 80             ps

tCDEL           Coarse delay time                                         1120                                1440         2560                 ps

jtAIL           AIL jitter tolerance               1- ((N1 * tFDEL) / (Clock Period))                                                           UI

1. N = number of fine delays used in a particular AIL setting

GSR Timing

                                                                                 -7                           -6                     -5

Parameter       Description                                    VCC        Min.            Max.       Min.          Max.    Min.           Max.  Units

tSYNC_GSR_MAX   Maximum operating frequency for               1.14V          —           438        —             417     —              398   MHz

                synchronous GSR                                0.95V          —           378        —             355     —              337   MHz

tASYNC_GSR_MPW  Minimum pulse width of                         —              —           —          —             —       3.3            —         ns

                asynchronous input

Note: Synchronous GSR goes out of reset in two cycles from     the clock  edge where      the setup  time of  the  FF was  met.

Internal System Bus Timing

                                                                                 -7                           -6                     -5

Parameter                             Description                         Min.            Max.       Min.          Max.    Min.           Max.  Units

tHCLK           Maximum operating frequency for internal                      —           200        —             200     —              200   MHz

                system bus HCLK.

Note: There is no minimum frequency. If HCLK is sourced from the embedded oscillator, the minimum frequency                limitation of  the oscillator/

divider is about 0.3 MHz. Refer to the osciallator data for missing configuration modes.

                                                                  3-19
                                                                            DC and Switching Characteristics

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Timing Diagrams

PFU Timing Diagrams

Figure 3-4. Slice Single/Dual Port Write Cycle                Timing

                                               CK

                                               WRE

                                               AD        AD

                                               DI        D

                                               DO   Old Data          D

Notes:

• Rising Edge for latching WREN, WAD and DATAIN.

• WREN must continue past falling edge clock.

• Data output occurs on negative edge.

Figure 3-5. Slice Single/Dual Port Read Cycle                 Timing

                                        CK

                       WRE

                                        AD          AD

                                        DO     Old Data                  D

                                                              3-20
                                                                                                DC and Switching Characteristics

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EBR Memory Timing Diagrams

Figure 3-6. Read Mode

CLKA

CSA

WEA

ADA                    A0                         A1                       A0                            A1                      A0

                       tSU  tH

DIA                    D0                         D1

                            tACCESS                   tACCESS                 tACCESS                    tACCESS                     tACCESS

DOA                                  Invalid  Data                                              D0                               D1            D0

Note: Input data and address are registered at the positive edge of  the  clock and output      data appears              after  the positive  of the  clock.

Figure 3-7. Read Mode with Input Registers Only

CLKA

CSA

WEA

ADA                         A0                    A1                      A0                                                     A1

                       tSU      tH

DIA                         D0                    D1

                                                                              tACCESS                                                tACCESS

DOA                                 Invalid Data                                                         D0                                    D1

                                                                               output is  only  updated  during  a  read  cycle

                                                                     3-21
                                                                                                          DC and Switching Characteristics

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Figure 3-8. Read Mode with Input and Output Registers

                          CLKA

                          CSA

                          WEA

                          ADA                         A0              A1                       A0             A1                               A0

                                                    tSU   tH

                          DIA                         D0              D1

                          DOA                       Mem(n)    data from previous read                         D0                               D1                D0

                                                                                       DOA

                                                                                                          tACCESS                                        tACCESS

              DOA (Registered)                                Mem(n)  data from previous read                                              D0            D1

                                                                                       output is only updated during a read cycle

Figure  3-9. Write Through            (SP       Read/Write On Port A, Input Registers Only)

                    CLKA

                    CSA

                    WEA

                                                                                                   Three  consecutive writes       to  A0

                    ADA                         A0            A1                                              A0

                                      tSU       tH

                    DIA                         D0            D1                       D2                 D3                               D4

                                                    tACCESS           tACCESS               tACCESS                                            tACCESS

                    DOA         Data  from Prev Read          D0                       D1                 D2                               D3            D4

                                      or Write

Note:  Input  data  and address are registered at the         positive edge of  the    clock and output data appears after                 the positive  of the  clock.

                                                                                3-22
                                                                                                             DC and Switching Characteristics

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Figure 3-10. FIFO Reset Waveform

                                                                                           Asynchronous RESET, RESET pulse width (tRW),

                                                                                tRW        RESET to Flag valid (tRSF), RESET hold time (tRSH)

                   RST

                                                                     tRSU             tRSH

                         RE

                                                                          tRSF

                   EF, AE flags

                                                                     tRSU             tRSH

                         WE

                                                                          tRSF

                   FF, AF flags

                   DO

Note: RE  and WE must be deactivated tRSU before the Positive FIFO              reset edge and enabled tRSH after the                      FIFO  reset  negative  edge.

Figure    3-11. Read Pointer Reset Waveform

                                                                                     RESET pulse width (tRW), RESET to Flag valid (tRSF),

                         RST_B                                       tRW             RESET hold time (tRSH)

                         RE                                  tRSU    tRSH

                         RCLK

                                                       tRSF                           tACCESS_E

                         EF, AE flags

                         WE                                  tRSU    tRSH

                         WCLK

                                                                                tACCESS_F

                         FF, AF flags

Note: RE  and  WE  must  be deactivated  tRSU  before  the Positive  FIFO       reset edge and enabled tRSH after the                      FIFO  reset  negative  edge.

                                                                                3-23
                                                                       DC and Switching Characteristics

Lattice Semiconductor                                                         LatticeSC/M Family Data Sheet

Figure 3-12. Waveforms First   Read   after Full Flag

              CS

                                            Last Write  (FIFO  FULL)

            WCLK

                                      tSU1  tH1

            WE

            FF (flag)                 tCO                              tSKEW                   tCO

            RCLK

                                                                              tSU1        tH1

                                                                                                    First Read

            RE

Figure  3-13. Waveform  First  Write  after Empty Flag

        CS

                                            Last Read (FIFO    Empty)

        RCLK

                                      tSU1  tH1

        RE

        EF (flag)                     tCO                              tSKEW                        tCO

        WCLK

                                                                                    tSU1       tH1

                                                                                                         First Write

        WE

                                                        3-24
                                                                                     DC and Switching Characteristics

Lattice Semiconductor                                                                         LatticeSC/M Family Data Sheet

sysCLOCK PLL Timing

                                       Over Recommended Operating Conditions

Parameter           Description                               Conditions                      Min.             Typ  Max.  Units

fIN        Input Clock Frequency (CLKI, CLKFB)                                                2                —    1000  MHz

fOUT       Output Clock Frequency (CLKOP,                                                     1.5625           —    1000  MHz

           CLKOS)

fVCO       PLL VCO Frequency                                                                  100              —    1000  MHz

fPFD       Phase Detector Input Frequency                                                     2                —    700   MHz

AC Characteristics

tDT        Output Clock Duty Cycle                            Default duty cycle selected     45               —    55    %

                                                              (at 50% levels)

tOPJIT1    Output Clock Period Jitter                         2 MHz  fPFD  10 MHz           —                —    200   ps

                                                              fPFD > 10 MHz                   —                —    100   ps

tCPJIT1    Output Clock Cycle-to-Cycle Jitter                                                 —                —    100   ps

           Output Clock-to-Clock Skew (Between

tSKEW      Two Outputs with the Same Phase Set-                                               —                —    20    ps

           ting)

tLOCK      PLL Lock-in Time                                                                   —                —    1     ms

tIPJIT     Input Clock Period Jitter                                                          —                —    ±250  ps

tHI        Input Clock High Time                              At 80% level                    350              —    —     ps

tLO        Input Clock Low Time                               At 20% level                    350              —    —     ps

tRSWA      Analog Reset Signal Pulse Width                                                    100              —    —     ns

tRSWD      Digital Reset Signal Pulse Width                                                   3                —    —     ns

tDEL       Timeshift Delay Step Size                                                          40               80   120   ps

tRANGE     Timeshift Delay Range                                                              —            +/- 560  —     ps

fSS        Spread Spectrum Modulation Frequency                                               30               —    500   KHz

% Spread   Percentage Downspread for SS Mode                                                  0.5              —    1.5   %

           VCO Clock Phase Adjustment Accuracy                                                -5               —    5     °

1. Values are measured with FPGA logic active, no additional  I/Os toggling and REFCLK total  jitter = 30  ps

                                                              3-25
                                                                                  DC and Switching Characteristics

Lattice Semiconductor                                                                       LatticeSC/M Family Data Sheet

sysCLOCK DLL Timing

                                           Over Recommended Operating Conditions

Parameter                 Description                                 Conditions                         Min.    Typ.  Max.     Units

fIN             Input Clock Frequency (CLKI, CLKFB)                                                      100     —     700      MHz

fOUTOP          Output Clock Frequency (CLKOP)                                                           100     —     700      MHz

fOUTOS          Output Clock Frequency (CLKOS)                                                           25      —     700      MHz

AC Characteristics

                                                                Output Clock Duty Cycle (at 50%

tDUTY           Output Clock Duty Cycle                         levels, 50% duty cycle input clock,      38      —     62       %

                                                                duty cycle correction turned off,

                                                                time reference delay mode)

                                                                Output Clock Duty Cycle (at 50%

tDUTYRD         Output Clock Duty Cycle                         levels, arbitrary duty cycle input       45      —     55       %

                                                                clock, duty cycle correction turned

                                                                on, time reference delay mode)

                                                                Output Clock Duty Cycle (at 50%

tDUTYCIR        Output Clock Duty Cycle                         levels, arbitrary duty cycle input       40      —     60       %

                                                                clock, duty cycle correction turned

                                                                on, clock injection removal mode)

tOPJIT1         Output Clock Period Jitter                                                               —       —     200      ps

tCPJIT1         Output Clock Cycle-to-Cycle Jitter                                                       —       —     200      ps

                Output Clock to Clock Skew (Between

tSKEW           Two Outputs with the Same Phase                                                         —       —     100      ps

                Setting)

tLOCK           DLL Lock-in Time                                                                         8       —     18500    cycles

tIDUTY          Input Clock Duty Cycle                          Applies to all operating conditions      35      —     65       %

tIPJIT          Input Clock Period Jitter                                                                —       —     +/- 250  ps

tHI             Input Clock High Time                           At 80% level                             500     —     —        ps

tLO             Input Clock Low Time                            At 20% level                             500     —     —        ps

tRSWD           Reset Signal Pulse Width                                                                 3       —     —        ns

tFDEL           Timeshift Delay Step Size                                                                35      45    80       ps

                Delay Through the DLL when No Delay

tDLL            Taps are Chosen but Not in Bypass                                                        —       760   —        ps

                Mode.

1. Values  are  measured with FPGA logic active, no additional  I/Os toggling and REFCLK total jitter =  30 ps.

                                                                3-26
                                                                            DC and Switching Characteristics

Lattice Semiconductor                                                           LatticeSC/M Family Data Sheet

LatticeSC/M sysCONFIG Port Timing

                                   Over Recommended Operating Conditions

     Parameter                               Description                        Min.           Max.         Units

General Configuration Timing

tSMODE             M[3:0] Setup Time to INITN High                              0              —            ns

tHMODE             M[3:0] Hold Time from INITN High                             600            —            ns

tRW                RESETN Pulse Width Low to Start Reconfiguration (1.2 V)      50 (or 100 at  —            ns

                                                                                0.95V)

tPGW               PROGRAMN Pulse Width Low to Start Reconfiguration (1.2   V)  50 (or 100 at  —            ns

                                                                                0.95V)

fESB_CLK_FRQ       System Bus ESB_CLK Frequency (No Wait States)                —              133          MHz

sysCONFIG Master Parallel Configuration Mode

tSMB               D[7:0] Setup Time to RCLK High                               6              —            ns

tHMB               D[7:0] Hold Time to RCLK High                                0              —            ns

                   RCLK Low Time (Non-compressed Bitstreams)                    0.5            0.5          CCLK

tCLMB                                                                                                       periods

                   RCLK Low Time (Compressed Bitstreams)                        0.5            7.5          CCLK

                                                                                                            periods

tCHMB              RCLK High Time                                               0.5            0.5          CCLK

                                                                                                            periods

sysCONFIG     SPI  Port

tCFGX              INITN High to CSCK Low                                       —              80           ns

tCSSPI             INITN High to CSSPIN Low                                     0              2            µs

tSCK               CSCK Low before CSSPIN Low                                   0              —            ns

tSOCDO             CSCK Low to Output Valid                                     —              15           ns

tCSPID             CSSPIN Low to CSCK high Setup Time                           —              15           ns

fMAXSPI            Max CCLK Frequency - SPI Flash Fast Read     Opcode  (0x0B)  —              50           MHz

                   (SPIFASTN=0)

tSUSPI             SOSPI/D0 Data Setup Time Before CSCK                         7              —            ns

tHSPI              SOSPI/D0 Data Hold Time After CSCK                           2              —            ns

                   Master Clock Frequency                                       Selected       Selected     MHz

                                                                                value - 30%    value + 30%

                   Duty Cycle                                                   40             60           %

sysCONFIG     Master Serial Configuration Mode

tSMS               DIN Setup Time                                               4.4            —            ns

tHMS               DIN Hold Time                                                0              —            ns

fCMS               CCLK Frequency (No Divider)                                  90             190          MHz

fC_DIV             CCLK Frequency (Div 128)                                     0.70           1.48         MHz

tD                 CCLK to DOUT Delay                                           —              7.5          ns

sysCONFIG     Master Parallel Configuration Mode

tAVMP              RCLK to Address Valid                                        —              10           ns

tSMP               D[7:0] Setup Time to RCLK High                               6              —            ns

tHMP               D[7:0] Hold Time to RCLK High                                0              —            ns

tCLMP              RCLK Low Time (Non-compressed Bitstream)                     7.5            7.5          CCLK

                   RCLK Low Time (Compressed Bitstream)                         0.5            63.5         periods

tCHMP              RCLK High Time                                               0.5            0.5          CCLK

                                                                                                            periods

tDMP               CCLK to DOUT                                                 —              7.5          ns

                                                          3-27
                                                                                   DC and Switching Characteristics

Lattice Semiconductor                                                               LatticeSC/M Family Data Sheet

LatticeSC/M sysCONFIG Port Timing (Continued)

                                       Over Recommended Operating Conditions

     Parameter                                    Description                                 Min.       Max.        Units

sysCONFIG Asynchronous Peripheral Configuration Mode

tWRAP                WRN, CS0N and CS1 Pulse Width                                            5           -          ns

tSAP                 D[7:0] Setup Time                                                        1.5         -          ns

tRDYAP               RDY Delay                                                                —           8          ns

tBAP                 RDY Low                                                                  1           8          CCLK

                                                                                                                     periods

tWR2AP               Earliest WRN After RDY Goes   High                                       0           —          ns

tDENAP               RDN to D[7:0] Enable/Disable                                             —           7.5        ns

tDAP                 CCLK to DOUT                                                             —           7.5        ns

sysCONFIG     Slave  Serial Configuration Mode

tSSS                 DIN Setup Time                                                           5.2         —          ns

tHSS                 DIN Hold Time                                                            0           —          ns

tCHSS                CCLK High Time                                                           3.75        —          ns

tCLSS                CCLK Low Time                                                            3.75        —          ns

fCSS                 CCLK Frequency                                                           —           150        MHz

tDSS                 CCLK to DOUT                                                             —           7.5        ns

sysCONFIG     Slave  Parallel Configuration Mode

tS1SP                CS0N, CS1, WRN Setup Time                                                5.2         —          ns

tH1SP                CS0N, CS1, WRN Hold Time                                                 0           —          ns

tS2SP                D[7:0] Setup Time                                                        5.2         —          ns

tH2SP                D[7:0] Hold Time                                                         0           —          ns

tCHSP                CCLK High Time                                                           3.75        —          ns

tCL                  CCLK Low Time                                                            3.75        —          ns

fCSP                 CCLK Frequency                                                           —           150        MHz

sysCONFIG MPI   Port

                                                                          -7              -6              -5

     Parameter                       Description               Min.           Max.  Min.      Max.  Min.       Max.  Units

tMPICTRL_SET         MPI Control (MPCSTRBN, MPCWRN,                  4.9      —     5.2       —     5.5        —     ns

                     MPCCLK, etc.) to MPCCLK Setup Time

tMPIADR_SET          MPI Address to MPCCLK Setup Time                3.9      —     4.2       —     4.5        —     ns

tMPIDAT_SET          MPI Write Data to MPCCLK Setup Time             4.9      —     5.2       —     5.5        —     ns

tMPIDPAR_SET         MPI Write Parity Data to MPCCLK Setup           3.9      —     4.2       —     4.5        —     ns

                     Time

tMPI_HLD             All Hold Times                                  0        —     0         —     0          —     ns

tMPICTRL_DEL         MPCCLK to MPI Control (MPCTA, MPC-              —        5.6   —         6.7   —          8.7   ns

                     TEA, MPCRETRY)

tMPIDAT_DEL          MPCCLK to MPI Data                              —        5.6   —         6.7   —          8.7   ns

tMPIDPAR_DEL         MPCCLK to MPI Parity Data                       —        4.9   —         5.7   —          7.7   ns

fMPI_CLK_FRQ         MPCCLK Frequency                                —        100   —         83    —          66    MHz

                                                               3-28
                                                                                    DC and Switching Characteristics

Lattice Semiconductor                                                                      LatticeSC/M Family Data Sheet

JTAG Port     Timing Specifications

                                        Over Recommended Operating                 Conditions

      Symbol                            Parameter                                   Min.                 Max.             Units

fMAX                                                                                —                    25               MHz

tBTCP                 TCK [BSCAN] Clock Pulse Width                                 40                   —                ns

tBTCPH                TCK [BSCAN] Clock Pulse Width High                            20                   —                ns

tBTCPL                TCK [BSCAN] Clock Pulse Width Low                             20                   —                ns

tBTS                  TCK [BSCAN] Setup Time                                        8                    —                ns

tBTH                  TCK [BSCAN] Hold Time                                         10                   —                ns

tBTRF                 TCK [BSCAN] Rise/Fall Time                                    50                   —                mV/ns

tBTCO                 TAP Controller Falling Edge of Clock to Valid Output          —                    10               ns

tBTCODIS              TAP Controller Falling Edge of Clock to Valid Disable         —                    10               ns

tBTCOEN               TAP Controller Falling Edge of Clock to Valid Enable          —                    10               ns

tBTCRS                BSCAN Test Capture Register Setup Time                        8                    —                ns

tBTCRH                BSCAN Test Capture Register Hold Time                         10                   —                ns

tBUTCO                BSCAN Test Update Register, Falling Edge of Clock             —                    25               ns

                      to Valid Output

tBTUODIS              BSCAN Test Update Register, Falling Edge of Clock             —                    25               ns

                      to Valid Disable

tBTUPOEN              BSCAN Test Update Register, Falling Edge of Clock             —                    25               ns

                      to Valid Enable

Figure 3-14. JTAG Port Timing Waveforms

              TMS

              TDI

                                                  tBTS          tBTH

                       tBTCPH                     tBTCPL                                   tBTCP

              TCK

                                             tBTCOEN                         tBTCO                              tBTCODIS

              TDO                                               Valid Data                        Valid  Data

                                                  tBTCRS        tBTCRH

          Data to be

          captured                                        Data  Captured

          from I/O

                                              tBTUPOEN                             tBUTCO                       tBTUODIS

          Data to be                                                  Valid  Data                        Valid  Data

          driven out

              to I/O

                                                                3-29
                                                                        DC and Switching Characteristics

Lattice Semiconductor                                                            LatticeSC/M Family Data Sheet

Switching Test Conditions

Figure 3-15 shows the output test load that is used for AC testing. The specific values for resistance, capacitance,

voltage, and other test conditions are shown in Table 3-4.

Figure 3-15. Output Test Load, LVTTL and LVCMOS Standards

                                DUT                                     Test Poi nt

                                                                  CL

Table  3-4. Test Fixture Required Components, Non-Terminated Interfaces

       Test Condition                                             CL             Timing Ref.              VT

                                                                        LVCMOS 3.3 = 1.5V                 —

                                                                        LVCMOS 2.5 = VCCIO/2              —

       LVTTL and other LVCMOS settings (L -> H, H -> L)           30pF  LVCMOS 1.8 = VCCIO/2              —

                                                                        LVCMOS 1.5 = VCCIO/2              —

                                                                        LVCMOS 1.2 = VCCIO/2              —

       LVCMOS 2.5 I/O (Z -> H)                                          VCCIO/2                           VOL

       LVCMOS 2.5 I/O (Z -> L)                                    30pF  VCCIO/2                           VOH

       LVCMOS 2.5 I/O (H -> Z)                                          VOH - 0.15                        VOL

       LVCMOS 2.5 I/O (L -> Z)                                          VOL + 0.15                        VOH

       Note: Output test conditions for all other interfaces are determined by the respective standards.

                                                            3-30
                                             LatticeSC/M Family Data Sheet

                                                                         Pinout Information

January 2008                                                                                   Data Sheet DS1004

Signal Descriptions

              Signal Name               I/O                                Description

General Purpose

                                             [Edge] indicates the edge of the device on which the pad is located.

                                             Valid edge designations are L (Left), B (Bottom), R (Right), T (Top).

                                             [Row/Column Number] indicates the PIC row or the column of the

                                             device on which the PIC exists. When Edge is T (Top) or (Bottom),

                                             only need to specify Row Number. When Edge is L (Left) or R (Right),

                                             only need to specify Column Number.

                                             [A/B/C/D] indicates the PIO within the PIC to which the pad is con-

P[Edge] [Row/Column Number*]_[A/B/C/D]  I/O  nected.

                                             Some of these user programmable pins are shared with special func-

                                             tion pins. These pin when not used as special purpose pins can be

                                             programmed as I/Os for user logic.

                                             During configuration the user-programmable I/Os are tri-stated with an

                                             internal pull-up resistor enabled. If any pin is not used (or not bonded

                                             to a package pin), it is also tri-stated with an internal pull-up resistor

                                             enabled after configuration.

                                             The reference supply pins for I/O bank x. Any I/O pin in a bank can be

VREF1_x, VREF2_x                        —    assigned as a reference supply pin, but software defaults use desig-

                                             nated pin.

NC                                      —    No connect. NC pins should not be connected to any active signals,

                                             VCC or GND.

Non-SERDES Power  Supplies

VCCIOx                                  —    VCCIO - The power supply pins for I/O bank x. Dedicated pins.

                                             1.2V supply for configuration logic, PLLs and SERDES Rx, Tx and

VCC121                                  —    PLL. All VCC12 pins must be connected. As VCC12 supplies power

                                             for analog circuitry, VCC12 should be quiet and isolated from noisy

                                             digital board supplies.

                                             Termination voltage for bank x. When VTT termination is not required,

                                             or used to provide the common mode termination voltage (VCMT),

VTT_x                                   —    these pins can be left unconnected on the device. VCMT function is

                                             not used in the bank. If the internal or external VCMT function for dif-

                                             ferential input termination is used, the VTT pins should be uncon-

                                             nected and allowed to float.

GND                                     —    GND - Ground. Dedicated pins. All grounds must be electrically con-

                                             nected at the board level.

VCC                                     —    VCC - The power supply pins for core logic. Dedicated pins (1.2V/

                                             1.0V).

VCCAUX                                  —    VCCAUX - Auxiliary power supply pin - powers all differential and 

                                             referenced input buffers. Dedicated pins (2.5V).

VCCJ                                    —    VCCJ - The power supply pin for JTAG Test Access Port.

                                             VCC signal - Connected to internal VCC node. Can be used for feed-

PROBE_VCC                               —    back to control an external board power converter. Can be uncon-

                                             nected if not used.

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www.latticesemi.com                          4-1                                               DS1004 Pinouts_01.8
                                                                                               Pinout Information

Lattice Semiconductor                                              LatticeSC/M Family Data Sheet

Signal Descriptions (Cont.)

           Signal Name           I/O                               Description

                                      GND signal - Connected to internal VSS node. Can be used for feed-

PROBE_GND                        —    back to control an external board power converter. Can be uncon-

                                      nected if not used.

PLL and Clock Functions (Used as user-programmable I/O pins when not in use for PLL, DLL or clock pins.)

                                      PLL feedback input. Pull-ups are enabled on input pins during configu-

                                      ration. [LOC] indicates the corner the PLL is located in: ULC (upper

[LOC]_PLL[T, C]_FB_[A/B]         I    left), URC (upper right), LLC (lower left) and LRC (lower right). [T, C]

                                      indicates whether input is true or complement. [A, B] indicates PLL ref-

                                      erence within the corner.

                                      DLL feedback input. Pull-ups are enabled on input pins during configu-

                                      ration. [LOC] indicates the corner the DLL is located in: ULC (upper

[LOC]_DLL[T, C]_FB_[C, D, E, F]  I    left), URC (upper right), LLC (lower left) and LRC (lower right). [T/C]

                                      indicates whether input is true or complement. [C, D, E, F] indicates

                                      DLL reference within a corner. Note: E and F are only available on the

                                      lower corners.

                                      PLL reference clock input. Pull-ups are enabled on input pins during

                                      configuration. [LOC] indicates the corner the PLL is located in: ULC

[LOC]_PLL[T, C]_IN[A/B]          I    (upper left corner), URC (upper right corner), LLC (lower left corner)

                                      and LRC (lower right corner). [T, C] indicates whether input is true or

                                      complement.[A, B] indicates PLL reference within the corner.

                                      DLL reference clock inputs. Pull-ups are enabled on input pins during

                                      configuration. [LOC] indicates the corner the DLL is located in: ULC

                                      (upper left corner), URC (upper right corner), LLC (lower left corner)

[LOC]_DLL[T, C]_IN[C, D, E, F]        and LRC (lower right corner). [T/C] indicates whether input is true or

                                      complement. [C, D, E, F] indicates DLL reference within a corner.

                                      Note: E and F are only available on the lower corners. PCKLxy_[0:3]

                                      can drive primary clocks, edge clocks, and CLKDIVs. PCLKxy_[4:7]

                                      can only drive edge clocks.

                                      General clock inputs. x indicates whether T (true) or C (complement).

PCLKxy_z                              y indicates the I/O bank the clock is associated with. z indicates the

                                      clock number within a bank.

Test and Programming (Dedicated pins. Pull-up is enabled on input pins during configuration.)

TMS                              I    Test Mode Select input, used to control the 1149.1 state machine.

TCK                              I    Test Clock input pin, used to clock the 1149.1 state machine.

                                      Test Data in pin, used to load data into device using 1149.1 state

                                      machine. After power-up, this TAP port can be activated for configura-

TDI                              I    tion by sending appropriate command. (Note: once a configuration

                                      port is selected it is locked. Another configuration port cannot be

                                      selected until the power-up sequence).

TDO                              O    Output pin -Test Data out pin used to shift data out of device using

                                      1149.1.

Configuration Pads (Dedicated pins. Used during sysCONFIG.)

M[3:0]                           I    Mode pins used to specify configuration modes values latched on ris-

                                      ing edge of INITN.

INITN                            I/O  Open Drain pin - Indicates the FPGA is ready to be configured. During

                                      configuration, a pull-up is enabled that will pull the I/O above 1.5V.

PROGRAMN                         I    Initiates configuration sequence when asserted low. This pin always

                                      has an active pull-up.

DONE                             I/O  Open Drain pin - Indicates that the configuration sequence is com-

                                      plete, and the startup sequence is in progress.

CCLK                             I/O  Configuration Clock for configuring an FPGA in sysCONFIG mode.

                                      4-2
                                                                                             Pinout Information

Lattice Semiconductor                                                      LatticeSC/M Family Data Sheet

Signal Descriptions (Cont.)

           Signal Name                        I/O                               Description

                                                   Reset. (Also sent to general routing). During configuration it resets the

RESETN                                             configuration state machine. After configuration this pin can perform

                                                   the global set/reset (GSR) functions or can be used as a general input

                                                   pin.

                                                   MPI Interrupt request active low signal is controlled by system bus

CFGIRQN                                       O    interrupt controller and may be sourced from any bus error or MPI con-

                                                   figuration error. It can be connected to one of MPC860 IRQ pins.

TSALLN                                        I    Tristates all I/O.

Configuration Pads (User I/O  if  not  used.  Used during sysCONFIG.)

                                                   High During Configuration is output high until configuration is com-

                                                   plete. It is used as a control output, indicating that configuration is not

                                                   complete.

                                                   For SPI modes, this pin is used to download the read command and

HDC/SI                                        O    initial read address into the Flash memory device on the falling edge of

                                                   SCK. This pin will be connected to SI of the memory. If the SPI mode

                                                   is used, the 8-bit instruction code 0x03 will be downloaded followed by

                                                   a 24-bit starting address of 0x000000 or a non-zero stat address for

                                                   partial reconfiguration. If the SPIX mode has been selected, the 8-bit

                                                   instruction captured on D[7:0] at power-up will be shifted in and fol-

                                                   lowed by a 32-bit starting address of 0x000000.

                                                   Low During Configuration is output low until configuration is complete.

                                                   It is used as a control output, indicating that configuration is not com-

                                                   plete.

LDCN/SCS                                      O    For SPI modes, this is an active low chip select for Flash memories. It

                                                   will go active after INITN goes high but before SCK begins. During

                                                   power up LDCN will be low. Once INITN goes high, LDCN will go high

                                                   for 100ns-200ns after which time it will go back low and configuration

                                                   can begin. During the 100ns-200ns period, the read instruction will be

                                                   latched for SPIX mode.

                                                   Serial data output that can drive the D0/DIN of daisy-chained slave

DOUT                                          O    devices. The data-stream from this output will propagate preamble bits

                                                   of the bitstream to daisy-chained devices. Data out on DOUT changes

                                                   on the rising edge of CCLK.

                                                   During daisy-chaining configuration, QOUT is the serial data output

                                                   that can drive the D0/DIN of daisy-chained slave devices that do not

                                                   propagate preamble bits. Data out on QOUT changes on the rising

QOUT/CEON                                     O    edge of CCLK.

                                                   During parallel-chaining configuration, active low CEON enables the

                                                   cascaded slave device to receive bitstream data.

                                                   Used in the asynchronous peripheral configuration mode. A low on

RDN                                           I    RDN changes D[7:3] into status outputs. WRN and RDN should not be

                                                   used simultaneously. If they are, the write strobe overrides.

WRN                                           I    When the FPGA is selected, a low on the write strobe, WRN, loads the

                                                   data on D[7:0] inputs into an internal data buffer.

                                                   Used in the asynchronous peripheral, slave parallel and MPI modes.

CS0N CS1                                      I    The FPGA is selected when CS0N is low and CS1 is high. During con-

                                                   figuration, a pull-up is enabled on both except with MPI DMA access

                                                   control.

                                                   In master parallel mode, A[21:0] is an output and will address the con-

                                                   figuration EPROMs up to 4 MB space. For MPI configuration mode,

A[21:0]                                       I/O  A[17:0] will be the MPI address MPI_ADDR[31:14], A[19:18] will be

                                                   the transfer size and A[21:20] will be the burst mode and burst in pro-

                                                   cess.

                                                         4-3
                                                                                                         Pinout Information

Lattice   Semiconductor                                                              LatticeSC/M Family Data Sheet

Signal    Descriptions                (Cont.)

               Signal Name                         I/O                               Description

                                                        In parallel configuration modes, D[7:0] receives configuration data,

                                                        and each pin is pull-up enabled. For slave serial mode, D0 is the data

                                                        input.

                                                        D[7:3] is the output internal status for peripheral mode when RDN is

D[n:0]                                             I/O  low.

                                                        D[7:0] is also the first byte of MPI data pins.

                                                        In MPI configuration mode, MPI selectable data bus width from 8 and

                                                        16-bit. Driven by a bus master in a write transaction. Driven by MPI in

                                                        a read transaction.

DP[m:0]                                            I/O  MPI selectable parity data bus width from 1, 2, and 3-bit DP[0] for

                                                        D[7:0], DP[1] for D[15:8], and DP[2] for D[23:16].

                                                        During configuration in peripheral mode, high on BUSYN indicates

                                                        another byte can be written to the FPGA. If a read operation is done

                                                        when the device is selected, the same status is also available on D[7]

                                                        in asynchronous peripheral mode.

                                                        During configuration in slave parallel mode, low on BUSYN inhibits the

                                                        external host from sending new data. The output is used by slave par-

                                                        allel and master serial modes only for decompression.

BUSYN/RCLK/SCK                                     O

                                                        During configuration in master parallel and master byte modes, RCLK

                                                        is a read clock output signal to an external memory. The RCLK fre-

                                                        quency is the same as CCLK when used with uncompressed bit-

                                                        streams. RCLK will be 1/8 the frequency of CCLK when the bitstream

                                                        is compressed.

                                                        During configuration in SPI modes, SCK is generated by the device

                                                        and connected to the CLK input of the FLASH memory.

MPI Interface (Dedicated    pin)

                                                        MPI Interrupt request active low signal is controlled by system bus

MPI_IRQ_N                                          O    interrupt controller and may be sourced from any bus error or MPI con-

                                                        figuration error. It can be connected to one of MPC860 IRQ pins.

MPI Interface (User I/O if  MPI   is  not  used.)

                                                        MPI chip select pins, active low on MPI_CS0N while active high on

                                                        MPI_CS1. Both have to be active during the whole transfer data

MPI_CS0N MPI_CS1                                   I    phase. During transfer address phase, both can be inactive so that the

                                                        decoding for them from address can be slow. If they are active during

                                                        address phase, one cycle can be saved for sync read.

                                                        This is the PowerPC bus clock. It can be a source of the clock for

MPI_CLK                                            I    embedded system bus. If MPI_CLK is used as system bus clock, MPI

                                                        will be set into sync mode by default. All of the operation on PowerPC

                                                        side of MPI are synchronized to the rising edge of this clock.

MPI_TSIZ[1:0]                                      I    Driven by a bus master to indicate the data transfer size for the trans-

                                                        action. 01 for byte, 10 for half-word, and 00 for word.

MPI_WR_N                                           I    Driven high indicates that a read access is in progress. Driven low

                                                        indicates that a write access is in process.

MPI_BURST                                          I    Driven active low indicates that a burst transfer is in progress. Driven

                                                        high indicates that the current transfer is not a burst.

                                                        Active low “Burst Data in Process” is driven by a PowerPC processor.

MPI_BDIP                                           I    Asserted indicates that the second beat in front of the current one is

                                                        requested by the master. Negated before the burst transfer ends to

                                                        abort the burst data phase.

                                                              4-4
                                                                                            Pinout Information

Lattice Semiconductor                                                  LatticeSC/M Family Data Sheet

Signal Descriptions             (Cont.)

              Signal Name                      I/O                     Description

MPI_STRBN                                      I    Driven active low indicates the start of a transaction on the PowerPC

                                                    bus. MPI will strobe the address bus at next rising edge of clock.

                                                    Address bus driven by a PowerPC bus master. Only 18-bit width is

MPI_ADDR[31:14]                                I    needed. It has to be the least significant bit of the PowerPC 32-bit

                                                    address A[31:14].

MPI_DAT[n:0]                                   I/O  Selectable data bus width from 8, and 16-bit. Driven by a bus master

                                                    in a write transaction. Driven by MPI in a read transaction.

                                                    Selectable parity bus width from 1, 2, and 3-bit. MPI_DP[0] for

MPI_PAR[m:0]                                   I/O  MPI_D[7:0], MPI_DP[1] for MPI_D[15:8] and MPI_DP[2] for

                                                    MPI_D[23:16].

MPI_TA                                         O    Transfer acknowledge. Driven active low indicates that MPI received

                                                    the data on the write cycle or returned data on the read cycle.

MPI_TEA                                        O    Transfer Error Acknowledge. Driven active low indicates that MPI

                                                    detects a bus error on the internal system bus for current transaction.

MPI_RETRY                                      O    Active low MPI Retry requests the MPC860 to relinquish the bus and

                                                    retry the cycle.

Multi-chip Alignment (User I/O  if not used.)

MCA_DONE_OUT                                   O    Multi-chip alignment done output (to second MCA chip)

MCA_DONE_IN                                    I    Multi-chip alignment done input (from second MCA chip)

MCA_CLK_P[1:2]_OUT                             O    Multi-chip alignment clock [1:2] output (sourced by MCA master chip)

MCA_CLK_P[1:2]_IN                              I    Multi-chip alignment clock [1:2] input (from MCA master chip

TEMP                                           —    Temperature sensing diode pin. Dedicated pin. Accuracy is typically 

                                                    +/- 10°C.

Miscellaneous Dedicated Pins

                                                    External reference resistor between this pin and ground. The refer-

XRES                                           —    ence resistor is used to calibrate the programmable terminating resis-

                                                    tors used in the I/Os. Dedicated pin. Value: 1K ± 1% ohm.

                                                    Only used if a differential driver is used in a bank. This DIFFRx must

DIFFRx                                         —    be connected to ground via an external 1K ±1% ohm resistor for all

                                                    banks that have a differential driver.

SERDES Block (Dedicated Pins)

                                                    High-speed input (positive) channel x on left [L] or right [R] side of

[A:D]_HDINPx_[L/R]                             I    device. PCS quad is defined in the dual function name column of the

                                                    Logic Signal Connection table.

                                                    High-speed input (negative) channel x on left [L] or right [R] side of

[A:D]_HDINNx_[L/R]                             I    device. PCS quad is defined in the dual function name column of the

                                                    Logic Signal Connection table.

                                                    High-speed output (positive) channel x on left [L] or right [R] side of

[A:D]_HDOUTPx_[L/R]                            O    device. PCS quad is defined in the dual function name column of the

                                                    Logic Signal Connection table.

                                                    High-speed output (negative) channel x on left [L] or right [R] side of

[A:D]_HDOUTNx_[L/R]                            O    device. PCS quad is defined in the dual function name column of the

                                                    Logic Signal Connection table.

[A:D]_REFCLKP_[L/R]                            I    Ref clock input (positive), aux channel on left [L] or right [R] side of

                                                    device.

[A:D]_REFCLKN_[L/R]                            I    Ref clock input (negative), aux channel on left [L] or right [R] side of

                                                    device.

                                                    4-5
                                                                          Pinout Information

Lattice Semiconductor                                        LatticeSC/M Family Data Sheet

Signal Descriptions (Cont.)

       Signal Name           I/O                             Description

                                  Calibration resistor to be placed between this pin and either ground or

                                  RESPN_[ULC/URC]. RESPN_[ULC/URC] is available on select pack-

                                  ages. If available, connection of calibration resistor between

RESP_[ULC/URC]               —    RESP_[ULC/URC] and RESPN_[ULC/URC] takes precedence over

                                  connection of calibration resistor between RESP_[ULC/URC] and

                                  ground. Note: only one per side of the device. Value: 4.02K ohm 

                                  +/- 1% ohm.

                                  Available on selected packages. If available, calibration resistor should

RESPN_[ULC/URC]              —    be placed between RESP_[ULC/URC] and RESPN_[ULC/URC]

                                  instead of between RESP_[ULC/URC] and ground. Note: only one per

                                  side of the device. Value: 4.02K ohm +/- 1% ohm.

[A:D]_VDDIBx_[L/R]           —    Input buffer power supply for channel x (1.2V/1.5V) on left [L] or right

                                  [R] side of device.

[A:D]_VDDOBx_[L/R]           —    Output buffer power supply for channel x (1.2V/1.5V) on left [L] or right

                                  [R] side of device.

[A:D]_VDDAX25_[L/R]          —    Auxiliary power for input and output termination (2.5V) on left [L] or

                                  right [R] side of device.

1. The ispLEVER software tools may specify VDDRX, VDDTX, VDDP and VCCL pins. These pins should be considered VCC12 pins.

Note: Signals listed as Signal A / Signal B define the same physical pin that is used for different functions based on configuration

mode.

                                  4-6
                                                                                  Pinout Information

Lattice Semiconductor                                                LatticeSC/M Family Data Sheet

Pin Information Summary

                                                   256 fpBGA     900 fpBGA        1020      fcBGA

                            Pin Type               LFSC/M15   LFSC/M15  LFSC/M25  LFSC/M25  LFSC/M40

Single Ended User I/O                              139        300       378       476       562

Differential Pair User I/O                         60         141       182       235       277

LVDS Output Pairs                                  22         44            60    60        78

Configuration                   Dedicated          9          11            11    11        11

                                Muxes/MPI  sysBus  0          55            55    55        72

JTAG (excluding VCCJ)                              4          4             4     4                4

Dedicated Pins                                     2          4             4     4                4

VCC                                                10         46            46    40        40

VCC12                                              10         35            35    36        36

VCCAUX                                             10         36            36    32        32

                                Bank 1             3          18            18    10        10

                                Bank 2             2          14            14    8                8

                                Bank 3             2          15            15    10        10

VCCIO                           Bank 4             3          15            15    10        10

                                Bank 5             3          15            15    10        10

                                Bank 6             2          15            15    10        10

                                Bank 7             2          16            16    8                8

                                Bank 2             0          2             2     2                2

                                Bank 3             0          3             3     3                3

VTT                             Bank 4             0          3             3     3                3

                                Bank 5             0          3             3     3                3

                                Bank 6             0          3             3     3                3

                                Bank 7             0          2             2     2                2

GND                                                26         177       177       134       134

NC                                                 0          102           24    92               6

                                Bank 1             21/8       63/30     63/30     68/32     68/32

                                Bank 2             15/7       26/13     30/15     34/17     54/27

                                Bank 3             19/8       43/20     62/29     84/42     94/47

Single Ended User /             Bank 4             25/11      50/22     66/32     84/41     99/48

Differential I/O per Bank

                                Bank 5             25/11      49/23     65/32     88/44     99/49

                                Bank 6             19/8       43/20     62/29     84/42     94/47

                                Bank 7             15/7       26/13     30/15     34/17     54/27

                                Bank 2             5          7             9     9         15

LVDS Output Pairs Per Bank      Bank 3             6          15            21    21        24

                                Bank 6             6          15            21    21        24

                                Bank 7             5          7             9     9         15

VCCJ                                               1          1             1     1                1

SERDES (signal + power supply)                     28         60            60    108       108

Total                                              256        900       900       1020      1152

                                                   4-7
                                                                                    Pinout Information

Lattice Semiconductor                                                LatticeSC/M Family Data Sheet

Pin Information Summary (Cont.)

                                                             1152 fcBGA             1704      fcBGA

                            Pin Type               LFSC/M40  LFSC/M80    LFSC/M115  LFSC/M80  LFSC/M115

Single Ended User I/O                              604       660         660        904       942

Differential Pair User I/O                         302       330         330        452       470

LVDS Output Pairs                                  78        102         102        114       132

Configuration                   Dedicated          11        11          11         11        11

                                Muxes/MPI  sysBus  72        72          72         72        72

JTAG (excluding VCCJ)                              4         4           4          4                4

Dedicated Pins                                     4         4           4          4                4

VCC                                                44        44          44         76        76

VCC12                                              52        52          52         88        88

VCCAUX                                             38        38          38         52        52

                                Bank 1             10        10          10         10        10

                                Bank 2             9         9           9          12        12

                                Bank 3             12        12          12         14        14

VCCIO                           Bank 4             12        12          12         14        14

                                Bank 5             12        12          12         14        14

                                Bank 6             12        12          12         14        14

                                Bank 7             9         9           9          12        12

                                Bank 2             3         3           3          4                4

                                Bank 3             3         3           3          4                4

VTT                             Bank 4             3         3           3          5                5

                                Bank 5             3         3           3          5                5

                                Bank 6             3         3           3          4                4

                                Bank 7             3         3           3          4                4

GND                                                130       130         130        184       184

NC                                                 62        6           6          52        14

                                Bank 1             80/40     80/40       80/40      80/40     80/40

                                Bank 2             60/30     76/38       76/38      96/48     103/51

                                Bank 3             96/48     108/54      108/54     132/66    144/72

Single Ended User /             Bank 4             106/53    106/53      106/53     184/92    184/92

Differential I/O per Bank

                                Bank 5             106/53    106/53      106/53     184/92    184/92

                                Bank 6             96/48     108/54      108/54     132/66    144/72

                                Bank 7             60/30     76/38       76/38      96/48     103/51

                                Bank 2             15        21          21         24        27

LVDS Output Pairs Per Bank      Bank 3             24        30          30         33        39

                                Bank 6             24        30          30         33        39

                                Bank 7             15        21          21         24        27

VCCJ                                               1         1           1          1                1

SERDES (signal + power supply)                     108       108         108        212       212

Total                                              1152      1152        1152       1704      1704

                                                   4-8
                                                       Pinout Information

Lattice Semiconductor                                  LatticeSC/M Family Data Sheet

LFSC/M15 Logic Signal Connections:    256 fpBGA1,2

                                           LFSC/M15

Ball  Number           Ball Function       VCCIO Bank  Dual Function

      E4               A_VDDAX25_L         -

      B1               A_REFCLKP_L         -

      C1               A_REFCLKN_L         -

      D2               RESP_ULC            -

      F5               RESETN              1

      D1               DONE                1

      E1               INITN               1

      E2               M0                  1

      E3               M1                  1

      E5               M2                  1

      E6               M3                  1

      F2               PL15A               7           ULC_PLLT_IN_A/ULC_PLLT_FB_B

      F1               PL15B               7           ULC_PLLC_IN_A/ULC_PLLC_FB_B

      F3               PL17A               7           ULC_DLLT_IN_C/ULC_DLLT_FB_D

      G1               PL17B               7           ULC_DLLC_IN_C/ULC_DLLC_FB_D

      G4               PL18D               7           VREF2_7

      H3               PL22A               7

      H2               PL22B               7

      H5               PL22C               7           VREF1_7

      G5               PL22D               7           DIFFR_7

      H1               PL23A               7           PCLKT7_1

      J1               PL23B               7           PCLKC7_1

      J2               PL24A               7           PCLKT7_0

      J3               PL24B               7           PCLKC7_0

      H4               PL24C               7           PCLKT7_2

      H6               PL24D               7           PCLKC7_2

      J4               PL26A               6           PCLKT6_0

      K5               PL26B               6           PCLKC6_0

      J5               PL26C               6           PCLKT6_1

      J6               PL26D               6           PCLKC6_1

      K1               PL28A               6

      L1               PL28B               6

      L4               PL28C               6           PCLKT6_2

      K4               PL28D               6           PCLKC6_2

      L2               PL31C               6           VREF1_6

      L3               PL35A               6

      M3               PL35B               6

      M2               PL35D               6           DIFFR_6

      M1               PL37A               6

      N1               PL37B               6

      P2               PL41D               6           VREF2_6

      M5               PL43A               6

                                      4-9
                                                               Pinout Information

Lattice Semiconductor                                 LatticeSC/M Family Data Sheet

LFSC/M15 Logic  Signal Connections:   256 fpBGA1,2    (Cont.)

                                            LFSC/M15

Ball Number            Ball Function  VCCIO Bank               Dual Function

M4                     PL43B                6

P1                     PL45A                6         LLC_DLLT_IN_F/LLC_DLLT_FB_E

R1                     PL45B                6         LLC_DLLC_IN_F/LLC_DLLC_FB_E

R2                     XRES                 -

P3                     TEMP                 6

R3                     PB3A                 5         LLC_PLLT_IN_A/LLC_PLLT_FB_B

N4                     PB3B                 5         LLC_PLLC_IN_A/LLC_PLLC_FB_B

T3                     PB3C                 5         LLC_DLLT_IN_C/LLC_DLLT_FB_D

T2                     PB3D                 5         LLC_DLLC_IN_C/LLC_DLLC_FB_D

N5                     PB5D                 5                  VREF1_5

P5                     PB8A                 5

R5                     PB8B                 5

T4                     PB9A                 5

T5                     PB9B                 5

R6                     PB12A                5                  PCLKT5_3

T6                     PB12B                5                  PCLKC5_3

L5                     PB13C                5

P6                     PB15A                5                  PCLKT5_0

T7                     PB15B                5                  PCLKC5_0

M7                     PB15D                5                  VREF2_5

R8                     PB16A                5                  PCLKT5_1

T8                     PB16B                5                  PCLKC5_1

N7                     PB17A                5                  PCLKT5_2

N8                     PB17B                5                  PCLKC5_2

R9                     PB20A                5

T9                     PB20B                5

M8                     PB21A                5

M9                     PB21B                5

P8                     PB24A                5

P9                     PB24B                5

T10                    PB28A                4

R11                    PB28B                4

N9                     PB31A                4

N10                    PB31B                4

T11                    PB32A                4

R12                    PB32B                4

P11                    PB35A                4                  PCLKT4_2

M10                    PB35B                4                  PCLKC4_2

T12                    PB36A                4                  PCLKT4_1

P12                    PB36B                4                  PCLKC4_1

T13                    PB37A                4                  PCLKT4_0

T14                    PB37B                4                  PCLKC4_0

R15                    PB37C                4                  VREF2_4

                                      4-10
                                                               Pinout Information

Lattice Semiconductor                                 LatticeSC/M Family Data Sheet

LFSC/M15 Logic  Signal Connections:   256 fpBGA1,2    (Cont.)

                                            LFSC/M15

Ball Number            Ball Function  VCCIO Bank               Dual Function

N12                    PB39C                4

T15                    PB40A                4                  PCLKT4_3

R16                    PB40B                4                  PCLKC4_3

L12                    PB43A                4

M12                    PB43B                4

P16                    PB44A                4

N16                    PB44B                4

R14                    PB47C                4                  VREF1_4

P15                    PB48A                4         LRC_DLLT_IN_C/LRC_DLLT_FB_D

M13                    PB48B                4         LRC_DLLC_IN_C/LRC_DLLC_FB_D

N13                    PB49A                4         LRC_PLLT_IN_A/LRC_PLLT_FB_B

P14                    PB49B                4         LRC_PLLC_IN_A/LRC_PLLC_FB_B

M16                    PR45B                3         LRC_DLLC_IN_F/LRC_DLLC_FB_E

L16                    PR45A                3         LRC_DLLT_IN_F/LRC_DLLT_FB_E

M14                    PR43B                3

M15                    PR43A                3

K16                    PR41D                3                  VREF2_3

J16                    PR37B                3

H16                    PR37A                3

L13                    PR35D                3                  DIFFR_3

L14                    PR35B                3

L15                    PR35A                3

K12                    PR31C                3                  VREF1_3

J13                    PR28D                3                  PCLKC3_2

K13                    PR28C                3                  PCLKT3_2

H15                    PR28B                3

F16                    PR28A                3

J11                    PR26D                3                  PCLKC3_1

J12                    PR26C                3                  PCLKT3_1

J15                    PR26B                3                  PCLKC3_0

J14                    PR26A                3                  PCLKT3_0

E16                    PR24D                2                  PCLKC2_2

D16                    PR24C                2                  PCLKT2_2

H11                    PR24B                2                  PCLKC2_0

H12                    PR24A                2                  PCLKT2_0

H13                    PR23B                2                  PCLKC2_1

H14                    PR23A                2                  PCLKT2_1

G12                    PR22D                2                  DIFFR_2

G13                    PR22C                2                  VREF1_2

F8                     PR22B                2

F9                     PR22A                2

G16                    PR18D                2                  VREF2_2

F15                    PR17B                2         URC_DLLC_IN_C/URC_DLLC_FB_D

                                      4-11
                                                               Pinout Information

Lattice Semiconductor                                 LatticeSC/M Family Data Sheet

LFSC/M15 Logic  Signal Connections:   256 fpBGA1,2    (Cont.)

                                            LFSC/M15

Ball Number            Ball Function  VCCIO Bank               Dual Function

F14                    PR17A                2         URC_DLLT_IN_C/URC_DLLT_FB_D

E15                    PR15B                2         URC_PLLC_IN_A/URC_PLLC_FB_B

E14                    PR15A                2         URC_PLLT_IN_A/URC_PLLT_FB_B

D9                     VCCJ                 -

C16                    TDO                  -                  TDO

B15                    TMS                  -

B16                    TCK                  -

E13                    TDI                  -

C14                    PROGRAMN             1

C15                    CCLK                 1

A15                    PT43D                1                  HDC/SI

A14                    PT43C                1                  LDCN/SCS

B14                    PT41A                1                  CS1

E12                    PT39B                1                  CS0N

D13                    PT39A                1                  RDN

D12                    PT37D                1                  WRN

E10                    PT37C                1                  D7

C11                    PT37B                1                  D6

D10                    PT37A                1                  D5

A13                    PT36D                1                  D4

B12                    PT36C                1                  D3

A12                    PT35B                1                  D2

C12                    PT35A                1                  D1

A11                    PT33B                1                  D0

B11                    PT33A                1                  QOUT/CEON

E9                     PT32D                1                  VREF2_1

E8                     PT32B                1                  DOUT

D8                     PT28C                1                  BUSYN/RCLK/SCK

A10                    PT27B                1                  PCLKC1_0

C10                    PT27A                1                  PCLKT1_0

E7                     PT21C                1                  VREF1_1

C9                     A_VDDIB3_L           -

A9                     A_HDINP3_L           -                  PCS 360 CH 3 IN P

B9                     A_HDINN3_L           -                  PCS 360 CH 3 IN N

A8                     A_HDOUTP3_L          -         PCS 360 CH 3 OUT P

B8                     A_HDOUTN3_L          -         PCS 360 CH 3 OUT N

C8                     A_VDDOB3_L           -

B7                     A_HDOUTN2_L          -         PCS 360 CH 2 OUT N

C7                     A_VDDOB2_L           -

A7                     A_HDOUTP2_L          -         PCS 360 CH 2 OUT P

B6                     A_HDINN2_L           -                  PCS 360 CH 2 IN N

A6                     A_HDINP2_L           -                  PCS 360 CH 2 IN P

C6                     A_VDDIB2_L           -

                                      4-12
                                                               Pinout Information

Lattice Semiconductor                                 LatticeSC/M Family Data Sheet

LFSC/M15 Logic  Signal Connections: 256 fpBGA1,2      (Cont.)

                                            LFSC/M15

Ball Number            Ball Function  VCCIO Bank               Dual Function

C5                     A_VDDIB1_L           -

A5                     A_HDINP1_L           -                  PCS 360 CH 1 IN P

B5                     A_HDINN1_L           -                  PCS 360 CH 1 IN N

A4                     A_HDOUTP1_L          -         PCS 360 CH 1 OUT P

B4                     A_HDOUTN1_L          -         PCS 360 CH 1 OUT N

C4                     A_VDDOB1_L           -

B3                     A_HDOUTN0_L          -         PCS 360 CH 0 OUT N

C3                     A_VDDOB0_L           -

A3                     A_HDOUTP0_L          -         PCS 360 CH 0 OUT P

B2                     A_HDINN0_L           -                  PCS 360 CH 0 IN N

A2                     A_HDINP0_L           -                  PCS 360 CH 0 IN P

C2                     A_VDDIB0_L           -

A1                     GND                  -

A16                    GND                  -

B10                    GND                  -

C13                    GND                  -

D15                    GND                  -

D3                     GND                  -

E11                    GND                  -

F13                    GND                  -

G14                    GND                  -

G2                     GND                  -

G8                     GND                  -

H10                    GND                  -

J7                     GND                  -

K15                    GND                  -

K3                     GND                  -

K9                     GND                  -

M6                     GND                  -

N11                    GND                  -

N14                    GND                  -

N2                     GND                  -

P10                    GND                  -

P4                     GND                  -

R13                    GND                  -

R7                     GND                  -

G10                    VCC                  -

G7                     VCC                  -

G9                     VCC                  -

H7                     VCC                  -

H8                     VCC                  -

H9                     VCC                  -

J10                    VCC                  -

J8                     VCC                  -

                                      4-13
                                                                                                             Pinout Information

Lattice Semiconductor                                                                    LatticeSC/M Family Data Sheet

LFSC/M15 Logic Signal Connections: 256 fpBGA1,2 (Cont.)

                                                                               LFSC/M15

    Ball Number        Ball Function  VCCIO Bank                                                             Dual Function

    J9                 VCC                                                     -

    K8                 VCC                                                     -

    F6                 VCC12                                                   -

    F11                VCC12                                                   -

    L11                VCC12                                                   -

    L6                 VCC12                                                   -

    K7                 VCC12                                                   -

    K10                VCC12                                                   -

    F10                VCCAUX                                                  -

    F7                 VCCAUX                                                  -

    T1                 GND                                                     -

    G11                VCCAUX                                                  -

    K11                VCCAUX                                                  -

    L10                VCCAUX                                                  -

    L9                 VCCAUX                                                  -

    L7                 VCCAUX                                                  -

    L8                 VCCAUX                                                  -

    T16                GND                                                     -

    G6                 VCCAUX                                                  -

    K6                 VCCAUX                                                  -

    B13                VCCIO1                                                  -

    D11                VCCIO1                                                  -

    D14                VCCIO1                                                  -

    F12                VCCIO2                                                  -

    G15                VCCIO2                                                  -

    K14                VCCIO3                                                  -

    N15                VCCIO3                                                  -

    M11                VCCIO4                                                  -

    P13                VCCIO4                                                  -

    R10                VCCIO4                                                  -

    N6                 VCCIO5                                                  -

    P7                 VCCIO5                                                  -

    R4                 VCCIO5                                                  -

    K2                 VCCIO6                                                  -

    N3                 VCCIO6                                                  -

    F4                 VCCIO7                                                  -

    G3                 VCCIO7                                                  -

    D4                 VCC12                                                   -

    D7                 VCC12                                                   -

    D5                 VCC12                                                   -

    D6                 VCC12                                                   -

1.  Differential pair grouping within a PIC is A (True) and B (Complement) and C (True) and D (Complement).

2.  The LatticeSC/M15 in a 256-pin package does not support an MPI interface.

                                      4-14
                                                                                   Pinout Information

Lattice Semiconductor                                                       LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal Connections: 900 fpBGA1, 2

                              LFSC/M15                                             LFSC/M25

Ball                   VCCIO                                                VCCIO

Number  Ball Function  Bank             Dual Function        Ball Function  Bank             Dual Function

F7      A_VDDAX25_L    -                                     A_VDDAX25_L    -

B1      A_REFCLKP_L    -                                     A_REFCLKP_L    -

C1      A_REFCLKN_L    -                                     A_REFCLKN_L    -

D5      VCC12          -                                     VCC12          -

A2      RESP_ULC       -                                     RESP_ULC       -

E5      VCC12          -                                     VCC12          -

D4      VCC12          -                                     VCC12          -

H5      RESETN         1                                     RESETN         1

H6      TSALLN         1                                     TSALLN         1

G6      DONE           1                                     DONE           1

G5      INITN          1                                     INITN          1

F5      M0             1                                     M0             1

F6      M1             1                                     M1             1

F4      M2             1                                     M2             1

E4      M3             1                                     M3             1

D3      PL15A          7      ULC_PLLT_IN_A/ULC_PLLT_FB_B    PL16A          7      ULC_PLLT_IN_A/ULC_PLLT_FB_B

D2      PL15B          7      ULC_PLLC_IN_A/ULC_PLLC_FB_B    PL16B          7      ULC_PLLC_IN_A/ULC_PLLC_FB_B

J6      PL15C          7                                     PL16C          7

J5      PL15D          7                                     PL16D          7

E3      PL17A          7      ULC_DLLT_IN_C/ULC_DLLT_FB_D    PL17A          7      ULC_DLLT_IN_C/ULC_DLLT_FB_D

E2      PL17B          7      ULC_DLLC_IN_C/ULC_DLLC_FB_D    PL17B          7      ULC_DLLC_IN_C/ULC_DLLC_FB_D

K4      PL17C          7      ULC_PLLT_IN_B/ULC_PLLT_FB_A    PL17C          7      ULC_PLLT_IN_B/ULC_PLLT_FB_A

J4      PL17D          7      ULC_PLLC_IN_B/ULC_PLLC_FB_A    PL17D          7      ULC_PLLC_IN_B/ULC_PLLC_FB_A

F3      PL18A          7      ULC_DLLT_IN_D/ULC_DLLT_FB_C    PL18A          7      ULC_DLLT_IN_D/ULC_DLLT_FB_C

G3      PL18B          7      ULC_DLLC_IN_D/ULC_DLLC_FB_C    PL18B          7      ULC_DLLC_IN_D/ULC_DLLC_FB_C

K5      PL18C          7                                     PL18C          7

K6      PL18D          7                VREF2_7              PL18D          7                VREF2_7

F2      PL19A          7                                     PL22A          7

F1      PL19B          7                                     PL22B          7

E1      PL19C          7                                     PL22C          7

D1      PL19D          7                                     PL22D          7

K3      PL22A          7                                     PL25A          7

L3      PL22B          7                                     PL25B          7

L6      PL22C          7                VREF1_7              PL25C          7                VREF1_7

M6      PL22D          7                DIFFR_7              PL25D          7                DIFFR_7

J1      PL23A          7                PCLKT7_1             PL26A          7                PCLKT7_1

K1      PL23B          7                PCLKC7_1             PL26B          7                PCLKC7_1

L1      PL24A          7                PCLKT7_0             PL27A          7                PCLKT7_0

M1      PL24B          7                PCLKC7_0             PL27B          7                PCLKC7_0

P8      PL24C          7                PCLKT7_2             PL27C          7                PCLKT7_2

R8      PL24D          7                PCLKC7_2             PL27D          7                PCLKC7_2

N2      PL26A          6                PCLKT6_0             PL29A          6                PCLKT6_0

N1      PL26B          6                PCLKC6_0             PL29B          6                PCLKC6_0

R7      PL26C          6                PCLKT6_1             PL29C          6                PCLKT6_1

R6      PL26D          6                PCLKC6_1             PL29D          6                PCLKC6_1

                                                       4-15
                                                                                   Pinout Information

Lattice Semiconductor                                                       LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal Connections: 900 fpBGA1, 2 (Cont.)

                              LFSC/M15                                             LFSC/M25

Ball                   VCCIO                                                VCCIO

Number  Ball Function  Bank             Dual Function        Ball Function  Bank             Dual Function

N3      PL27A          6                                     PL30A          6

P3      PL27B          6                                     PL30B          6

P4      PL27C          6                PCLKT6_3             PL30C          6                PCLKT6_3

P2      PL28A          6                                     PL31A          6

R2      PL28B          6                                     PL31B          6

T3      PL28C          6                PCLKT6_2             PL31C          6                PCLKT6_2

R3      PL28D          6                PCLKC6_2             PL31D          6                PCLKC6_2

P1      PL31A          6                                     PL34A          6

R1      PL31B          6                                     PL34B          6

R5      PL31C          6                VREF1_6              PL34C          6                VREF1_6

R4      PL31D          6                                     PL34D          6

T2      PL32A          6                                     PL35A          6

U2      PL32B          6                                     PL35B          6

T1      PL33A          6                                     PL38A          6

U1      PL33B          6                                     PL38B          6

V1      PL35A          6                                     PL42A          6

W1      PL35B          6                                     PL42B          6

V6      PL35D          6                DIFFR_6              PL42D          6                DIFFR_6

V2      PL36A          6                                     PL43A          6

W2      PL36B          6                                     PL43B          6

Y1      PL37A          6                                     PL44A          6

AA1     PL37B          6                                     PL44B          6

AB1     PL39A          6                                     PL48A          6

AC1     PL39B          6                                     PL48B          6

Y5      PL40A          6                                     PL49A          6

Y6      PL40B          6                                     PL49B          6

AD2     PL41A          6                                     PL51A          6

AE2     PL41B          6                                     PL51B          6

AB5     PL41D          6                VREF2_6              PL51D          6                VREF2_6

AC3     PL43A          6                                     PL52A          6

AD3     PL43B          6                                     PL52B          6

AF1     PL44A          6                                     PL55A          6

AG1     PL44B          6                                     PL55B          6

AB6     PL44C          6      LLC_DLLT_IN_E/LLC_DLLT_FB_F    PL55C          6      LLC_DLLT_IN_E/LLC_DLLT_FB_F

AC5     PL44D          6      LLC_DLLC_IN_E/LLC_DLLC_FB_F    PL55D          6      LLC_DLLC_IN_E/LLC_DLLC_FB_F

AF2     PL45A          6      LLC_DLLT_IN_F/LLC_DLLT_FB_E    PL57A          6      LLC_DLLT_IN_F/LLC_DLLT_FB_E

AG2     PL45B          6      LLC_DLLC_IN_F/LLC_DLLC_FB_E    PL57B          6      LLC_DLLC_IN_F/LLC_DLLC_FB_E

AC6     PL45C          6      LLC_PLLT_IN_B/LLC_PLLT_FB_A    PL57C          6      LLC_PLLT_IN_B/LLC_PLLT_FB_A

AC7     PL45D          6      LLC_PLLC_IN_B/LLC_PLLC_FB_A    PL57D          6      LLC_PLLC_IN_B/LLC_PLLC_FB_A

AE4     XRES           -                                     XRES           -

AG4     VCC12          -                                     VCC12          -

AD5     TEMP           6                                     TEMP           6

AF5     VCC12          -                                     VCC12          -

AH1     PB3A           5      LLC_PLLT_IN_A/LLC_PLLT_FB_B    PB3A           5      LLC_PLLT_IN_A/LLC_PLLT_FB_B

AJ1     PB3B           5      LLC_PLLC_IN_A/LLC_PLLC_FB_B    PB3B           5      LLC_PLLC_IN_A/LLC_PLLC_FB_B

                                                       4-16
                                                                                   Pinout Information

Lattice Semiconductor                                                       LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal Connections: 900 fpBGA1, 2 (Cont.)

                              LFSC/M15                                             LFSC/M25

Ball                   VCCIO                                                VCCIO

Number  Ball Function  Bank             Dual Function        Ball Function  Bank             Dual Function

AF4     PB3C           5      LLC_DLLT_IN_C/LLC_DLLT_FB_D    PB3C           5      LLC_DLLT_IN_C/LLC_DLLT_FB_D

AE5     PB3D           5      LLC_DLLC_IN_C/LLC_DLLC_FB_D    PB3D           5      LLC_DLLC_IN_C/LLC_DLLC_FB_D

AG3     PB4A           5      LLC_DLLT_IN_D/LLC_DLLT_FB_C    PB4A           5      LLC_DLLT_IN_D/LLC_DLLT_FB_C

AH2     PB4B           5      LLC_DLLC_IN_D/LLC_DLLC_FB_C    PB4B           5      LLC_DLLC_IN_D/LLC_DLLC_FB_C

AD6     PB4C           5                                     PB4C           5

AJ2     PB5A           5                                     PB5A           5

AK2     PB5B           5                                     PB5B           5

AD7     PB5C           5                                     PB5C           5

AD8     PB5D           5                VREF1_5              PB5D           5                VREF1_5

AH3     PB7A           5                                     PB11A          5

AJ3     PB7B           5                                     PB11B          5

AF9     PB7C           5                                     PB11C          5

AE10    PB7D           5                                     PB11D          5

AK3     PB8A           5                                     PB12A          5

AJ4     PB8B           5                                     PB12B          5

AE11    PB9A           5                                     PB13A          5

AF10    PB9B           5                                     PB13B          5

AK4     PB11A          5                                     PB16A          5

AK5     PB11B          5                                     PB16B          5

AH10    PB12A          5                PCLKT5_3             PB20A          5                PCLKT5_3

AH11    PB12B          5                PCLKC5_3             PB20B          5                PCLKC5_3

AF13    PB12C          5                PCLKT5_4             PB20C          5                PCLKT5_4

AE14    PB12D          5                PCLKC5_4             PB20D          5                PCLKC5_4

AK6     PB13A          5                PCLKT5_5             PB21A          5                PCLKT5_5

AK7     PB13B          5                PCLKC5_5             PB21B          5                PCLKC5_5

AF14    PB13C          5                                     PB21C          5

AJ11    PB15A          5                PCLKT5_0             PB23A          5                PCLKT5_0

AJ12    PB15B          5                PCLKC5_0             PB23B          5                PCLKC5_0

AH13    PB15D          5                VREF2_5              PB23D          5                VREF2_5

AK8     PB16A          5                PCLKT5_1             PB24A          5                PCLKT5_1

AK9     PB16B          5                PCLKC5_1             PB24B          5                PCLKC5_1

AH14    PB17A          5                PCLKT5_2             PB25A          5                PCLKT5_2

AG14    PB17B          5                PCLKC5_2             PB25B          5                PCLKC5_2

AK10    PB19A          5                                     PB28A          5

AK11    PB19B          5                                     PB28B          5

AH15    PB20A          5                                     PB29A          5

AG15    PB20B          5                                     PB29B          5

AH12    PB21A          5                                     PB31A          5

AJ13    PB21B          5                                     PB31B          5

AD15    PB21C          5                                     PB31C          5

AE15    PB21D          5                                     PB31D          5

AK12    PB23A          5                                     PB32A          5

AK13    PB23B          5                                     PB32B          5

AJ14    PB24A          5                                     PB33A          5

AJ15    PB24B          5                                     PB33B          5

                                                       4-17
                                                                                   Pinout Information

Lattice Semiconductor                                                       LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal Connections: 900 fpBGA1, 2 (Cont.)

                              LFSC/M15                                             LFSC/M25

Ball                   VCCIO                                                VCCIO

Number  Ball Function  Bank             Dual Function        Ball Function  Bank             Dual Function

AK14    PB25A          5                                     PB35A          5

AK15    PB25B          5                                     PB35B          5

AK16    PB27A          4                                     PB37A          4

AK17    PB27B          4                                     PB37B          4

AJ16    PB28A          4                                     PB38A          4

AJ17    PB28B          4                                     PB38B          4

AE16    PB28C          4                                     PB38C          4

AH16    PB29A          4                                     PB39A          4

AG16    PB29B          4                                     PB39B          4

AK18    PB31A          4                                     PB41A          4

AK19    PB31B          4                                     PB41B          4

AH17    PB32A          4                                     PB42A          4

AH18    PB32B          4                                     PB42B          4

AG17    PB32D          4                                     PB42D          4

AJ18    PB33A          4                                     PB43A          4

AJ19    PB33B          4                                     PB43B          4

AK20    PB35A          4                PCLKT4_2             PB46A          4                PCLKT4_2

AK21    PB35B          4                PCLKC4_2             PB46B          4                PCLKC4_2

AF18    PB36A          4                PCLKT4_1             PB47A          4                PCLKT4_1

AG18    PB36B          4                PCLKC4_1             PB47B          4                PCLKC4_1

AJ20    PB37A          4                PCLKT4_0             PB49A          4                PCLKT4_0

AJ21    PB37B          4                PCLKC4_0             PB49B          4                PCLKC4_0

AG19    PB37C          4                VREF2_4              PB49C          4                VREF2_4

AK22    PB39A          4                PCLKT4_5             PB51A          4                PCLKT4_5

AK23    PB39B          4                PCLKC4_5             PB51B          4                PCLKC4_5

AH19    PB39C          4                                     PB51C          4

AK24    PB40A          4                PCLKT4_3             PB52A          4                PCLKT4_3

AK25    PB40B          4                PCLKC4_3             PB52B          4                PCLKC4_3

AE19    PB40C          4                PCLKT4_4             PB52C          4                PCLKT4_4

AE20    PB40D          4                PCLKC4_4             PB52D          4                PCLKC4_4

AE21    PB41A          4                                     PB53A          4

AF21    PB41B          4                                     PB53B          4

AG21    PB43A          4                                     PB55A          4

AG22    PB43B          4                                     PB55B          4

AH22    PB44A          4                                     PB56A          4

AH23    PB44B          4                                     PB56B          4

AH21    PB44C          4                                     PB56C          4

AK28    PB45A          4                                     PB60A          4

AK29    PB45B          4                                     PB60B          4

AE22    PB45C          4                                     PB60C          4

AJ28    PB47A          4                                     PB67A          4

AH28    PB47B          4                                     PB67B          4

AE24    PB47C          4                VREF1_4              PB67C          4                VREF1_4

AE25    PB47D          4                                     PB67D          4

AJ29    PB48A          4      LRC_DLLT_IN_C/LRC_DLLT_FB_D    PB68A          4      LRC_DLLT_IN_C/LRC_DLLT_FB_D

                                                       4-18
                                                                                   Pinout Information

Lattice Semiconductor                                                       LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal Connections: 900 fpBGA1, 2 (Cont.)

                              LFSC/M15                                             LFSC/M25

Ball                   VCCIO                                                VCCIO

Number  Ball Function  Bank             Dual Function        Ball Function  Bank             Dual Function

AH29    PB48B          4      LRC_DLLC_IN_C/LRC_DLLC_FB_D    PB68B          4      LRC_DLLC_IN_C/LRC_DLLC_FB_D

AE26    PB48C          4                                     PB68C          4

AD25    PB48D          4                                     PB68D          4

AJ30    PB49A          4      LRC_PLLT_IN_A/LRC_PLLT_FB_B    PB69A          4      LRC_PLLT_IN_A/LRC_PLLT_FB_B

AH30    PB49B          4      LRC_PLLC_IN_A/LRC_PLLC_FB_B    PB69B          4      LRC_PLLC_IN_A/LRC_PLLC_FB_B

AG28    PB49C          4      LRC_DLLT_IN_D/LRC_DLLT_FB_C    PB69C          4      LRC_DLLT_IN_D/LRC_DLLT_FB_C

AG29    PB49D          4      LRC_DLLC_IN_D/LRC_DLLC_FB_C    PB69D          4      LRC_DLLC_IN_D/LRC_DLLC_FB_C

AF26    VCC12          -                                     VCC12          -

AD27    PROBE_VCC      -                                     PROBE_VCC      -

AG27    VCC12          -                                     VCC12          -

AE28    PROBE_GND      -                                     PROBE_GND      -

AC25    PR45D          3      LRC_PLLC_IN_B/LRC_PLLC_FB_A    PR57D          3      LRC_PLLC_IN_B/LRC_PLLC_FB_A

AD26    PR45C          3      LRC_PLLT_IN_B/LRC_PLLT_FB_A    PR57C          3      LRC_PLLT_IN_B/LRC_PLLT_FB_A

AF28    PR45B          3      LRC_DLLC_IN_F/LRC_DLLC_FB_E    PR57B          3      LRC_DLLC_IN_F/LRC_DLLC_FB_E

AF29    PR45A          3      LRC_DLLT_IN_F/LRC_DLLT_FB_E    PR57A          3      LRC_DLLT_IN_F/LRC_DLLT_FB_E

AC26    PR44D          3      LRC_DLLC_IN_E/LRC_DLLC_FB_F    PR55D          3      LRC_DLLC_IN_E/LRC_DLLC_FB_F

AB26    PR44C          3      LRC_DLLT_IN_E/LRC_DLLT_FB_F    PR55C          3      LRC_DLLT_IN_E/LRC_DLLT_FB_F

AG30    PR44B          3                                     PR55B          3

AF30    PR44A          3                                     PR55A          3

AC28    PR43B          3                                     PR52B          3

AB28    PR43A          3                                     PR52A          3

AB27    PR41D          3                VREF2_3              PR51D          3                VREF2_3

AE30    PR41B          3                                     PR51B          3

AD30    PR41A          3                                     PR51A          3

AB25    PR40B          3                                     PR49B          3

AA25    PR40A          3                                     PR49A          3

AA30    PR39B          3                                     PR48B          3

Y30     PR39A          3                                     PR48A          3

W29     PR37B          3                                     PR44B          3

V29     PR37A          3                                     PR44A          3

U30     PR36B          3                                     PR43B          3

T30     PR36A          3                                     PR43A          3

V25     PR35D          3                DIFFR_3              PR42D          3                DIFFR_3

W28     PR35B          3                                     PR42B          3

V28     PR35A          3                                     PR42A          3

R30     PR33B          3                                     PR38B          3

P30     PR33A          3                                     PR38A          3

N30     PR32B          3                                     PR35B          3

M29     PR32A          3                                     PR35A          3

U26     PR31D          3                                     PR34D          3

T26     PR31C          3                VREF1_3              PR34C          3                VREF1_3

U28     PR31B          3                                     PR34B          3

T28     PR31A          3                                     PR34A          3

M30     PR28D          3                PCLKC3_2             PR31D          3                PCLKC3_2

L29     PR28C          3                PCLKT3_2             PR31C          3                PCLKT3_2

                                                       4-19
                                                                                   Pinout Information

Lattice Semiconductor                                                       LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal Connections: 900 fpBGA1, 2 (Cont.)

                              LFSC/M15                                             LFSC/M25

Ball                   VCCIO                                                VCCIO

Number  Ball Function  Bank             Dual Function        Ball Function  Bank             Dual Function

R29     PR28B          3                                     PR31B          3

P29     PR28A          3                                     PR31A          3

P27     PR27C          3                PCLKT3_3             PR30C          3                PCLKT3_3

N29     PR27B          3                                     PR30B          3

N28     PR27A          3                                     PR30A          3

R25     PR26D          3                PCLKC3_1             PR29D          3                PCLKC3_1

R26     PR26C          3                PCLKT3_1             PR29C          3                PCLKT3_1

R28     PR26B          3                PCLKC3_0             PR29B          3                PCLKC3_0

P28     PR26A          3                PCLKT3_0             PR29A          3                PCLKT3_0

N27     PR24D          2                PCLKC2_2             PR27D          2                PCLKC2_2

P26     PR24C          2                PCLKT2_2             PR27C          2                PCLKT2_2

L30     PR24B          2                PCLKC2_0             PR27B          2                PCLKC2_0

K30     PR24A          2                PCLKT2_0             PR27A          2                PCLKT2_0

J30     PR23B          2                PCLKC2_1             PR26B          2                PCLKC2_1

H30     PR23A          2                PCLKT2_1             PR26A          2                PCLKT2_1

M26     PR22D          2                DIFFR_2              PR25D          2                DIFFR_2

M25     PR22C          2                VREF1_2              PR25C          2                VREF1_2

G29     PR22B          2                                     PR25B          2

F29     PR22A          2                                     PR25A          2

H28     PR19D          2                                     PR22D          2

J28     PR19C          2                                     PR22C          2

E30     PR19B          2                                     PR22B          2

E29     PR19A          2                                     PR22A          2

L26     PR18D          2                VREF2_2              PR18D          2                VREF2_2

L25     PR18C          2                                     PR18C          2

F28     PR18B          2      URC_DLLC_IN_D/URC_DLLC_FB_C    PR18B          2      URC_DLLC_IN_D/URC_DLLC_FB_C

G28     PR18A          2      URC_DLLT_IN_D/URC_DLLT_FB_C    PR18A          2      URC_DLLT_IN_D/URC_DLLT_FB_C

K26     PR17D          2      URC_PLLC_IN_B/URC_PLLC_FB_A    PR17D          2      URC_PLLC_IN_B/URC_PLLC_FB_A

K25     PR17C          2      URC_PLLT_IN_B/URC_PLLT_FB_A    PR17C          2      URC_PLLT_IN_B/URC_PLLT_FB_A

D30     PR17B          2      URC_DLLC_IN_C/URC_DLLC_FB_D    PR17B          2      URC_DLLC_IN_C/URC_DLLC_FB_D

D29     PR17A          2      URC_DLLT_IN_C/URC_DLLT_FB_D    PR17A          2      URC_DLLT_IN_C/URC_DLLT_FB_D

G26     PR15D          2                                     PR16D          2

H26     PR15C          2                                     PR16C          2

E28     PR15B          2      URC_PLLC_IN_A/URC_PLLC_FB_B    PR16B          2      URC_PLLC_IN_A/URC_PLLC_FB_B

D28     PR15A          2      URC_PLLT_IN_A/URC_PLLT_FB_B    PR16A          2      URC_PLLT_IN_A/URC_PLLT_FB_B

J25     VCCJ           -                                     VCCJ           -

H25     TDO            -                TDO                  TDO            -                TDO

J26     TMS            -                                     TMS            -

G25     TCK            -                                     TCK            -

G24     TDI            -                                     TDI            -

F26     PROGRAMN       1                                     PROGRAMN       1

H24     MPIIRQN        1      CFGIRQN/MPI_IRQ_N              MPIIRQN        1      CFGIRQN/MPI_IRQ_N

F25     CCLK           1                                     CCLK           1

D27     VCC12          -                                     VCC12          -

E26     VCC12          -                                     VCC12          -

                                                       4-20
                                                                                   Pinout Information

Lattice Semiconductor                                                       LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal Connections: 900 fpBGA1, 2 (Cont.)

                              LFSC/M15                                             LFSC/M25

Ball                   VCCIO                                                VCCIO

Number  Ball Function  Bank             Dual Function        Ball Function  Bank             Dual Function

A29     RESP_URC       -                                     RESP_URC       -

D26     VCC12          -                                     VCC12          -

C30     A_REFCLKN_R    -                                     A_REFCLKN_R    -

B30     A_REFCLKP_R    -                                     A_REFCLKP_R    -

F24     A_VDDAX25_R    -                                     A_VDDAX25_R    -

D25     VCC12          -                                     VCC12          -

C28     A_VDDIB0_R     -                                     A_VDDIB0_R     -

B28     A_HDINP0_R     -      PCS 3E0 CH 0 IN P              A_HDINP0_R     -      PCS 3E0 CH 0 IN P

B27     A_HDINN0_R     -      PCS 3E0 CH 0 IN N              A_HDINN0_R     -      PCS 3E0 CH 0 IN N

E25     VCC12          -                                     VCC12          -

A28     A_HDOUTP0_R    -      PCS 3E0 CH 0 OUT P             A_HDOUTP0_R    -      PCS 3E0 CH 0 OUT P

C27     A_VDDOB0_R     -                                     A_VDDOB0_R     -

A27     A_HDOUTN0_R    -      PCS 3E0 CH 0 OUT N             A_HDOUTN0_R    -      PCS 3E0 CH 0 OUT N

C26     A_VDDOB1_R     -                                     A_VDDOB1_R     -

A26     A_HDOUTN1_R    -      PCS 3E0 CH 1 OUT N             A_HDOUTN1_R    -      PCS 3E0 CH 1 OUT N

D24     VCC12          -                                     VCC12          -

A25     A_HDOUTP1_R    -      PCS 3E0 CH 1 OUT P             A_HDOUTP1_R    -      PCS 3E0 CH 1 OUT P

B26     A_HDINN1_R     -      PCS 3E0 CH 1 IN N              A_HDINN1_R     -      PCS 3E0 CH 1 IN N

B25     A_HDINP1_R     -      PCS 3E0 CH 1 IN P              A_HDINP1_R     -      PCS 3E0 CH 1 IN P

E24     VCC12          -                                     VCC12          -

C25     A_VDDIB1_R     -                                     A_VDDIB1_R     -

D23     VCC12          -                                     VCC12          -

C24     A_VDDIB2_R     -                                     A_VDDIB2_R     -

B24     A_HDINP2_R     -      PCS 3E0 CH 2 IN P              A_HDINP2_R     -      PCS 3E0 CH 2 IN P

B23     A_HDINN2_R     -      PCS 3E0 CH 2 IN N              A_HDINN2_R     -      PCS 3E0 CH 2 IN N

E23     VCC12          -                                     VCC12          -

A24     A_HDOUTP2_R    -      PCS 3E0 CH 2 OUT P             A_HDOUTP2_R    -      PCS 3E0 CH 2 OUT P

C23     A_VDDOB2_R     -                                     A_VDDOB2_R     -

A23     A_HDOUTN2_R    -      PCS 3E0 CH 2 OUT N             A_HDOUTN2_R    -      PCS 3E0 CH 2 OUT N

C22     A_VDDOB3_R     -                                     A_VDDOB3_R     -

A22     A_HDOUTN3_R    -      PCS 3E0 CH 3 OUT N             A_HDOUTN3_R    -      PCS 3E0 CH 3 OUT N

D22     VCC12          -                                     VCC12          -

A21     A_HDOUTP3_R    -      PCS 3E0 CH 3 OUT P             A_HDOUTP3_R    -      PCS 3E0 CH 3 OUT P

B22     A_HDINN3_R     -      PCS 3E0 CH 3 IN N              A_HDINN3_R     -      PCS 3E0 CH 3 IN N

B21     A_HDINP3_R     -      PCS 3E0 CH 3 IN P              A_HDINP3_R     -      PCS 3E0 CH 3 IN P

E22     VCC12          -                                     VCC12          -

C21     A_VDDIB3_R     -                                     A_VDDIB3_R     -

G22     PT43D          1                HDC/SI               PT49D          1                HDC/SI

F22     PT43C          1                LDCN/SCS             PT49C          1                LDCN/SCS

B20     PT41B          1                D8/MPI_DATA8         PT49B          1                D8/MPI_DATA8

B19     PT41A          1                CS1/MPI_CS1          PT49A          1                CS1/MPI_CS1

A20     PT40D          1                D9/MPI_DATA9         PT47D          1                D9/MPI_DATA9

A19     PT40C          1      D10/MPI_DATA10                 PT47C          1      D10/MPI_DATA10

D19     PT39B          1      CS0N/MPI_CS0N                  PT47B          1      CS0N/MPI_CS0N

D18     PT39A          1      RDN/MPI_STRB_N                 PT47A          1      RDN/MPI_STRB_N

                                                       4-21
                                                                                   Pinout Information

Lattice Semiconductor                                                       LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal Connections: 900 fpBGA1, 2 (Cont.)

                              LFSC/M15                                             LFSC/M25

Ball                   VCCIO                                                VCCIO

Number  Ball Function  Bank             Dual Function        Ball Function  Bank             Dual Function

F19     PT37D          1      WRN/MPI_WR_N                   PT46D          1      WRN/MPI_WR_N

F18     PT37C          1                D7/MPI_DATA7         PT46C          1                D7/MPI_DATA7

C18     PT37B          1                D6/MPI_DATA6         PT46B          1                D6/MPI_DATA6

C17     PT37A          1                D5/MPI_DATA5         PT46A          1                D5/MPI_DATA5

E17     PT36D          1                D4/MPI_DATA4         PT45D          1                D4/MPI_DATA4

E16     PT36C          1                D3/MPI_DATA3         PT45C          1                D3/MPI_DATA3

G18     PT35B          1                D2/MPI_DATA2         PT45B          1                D2/MPI_DATA2

G17     PT35A          1                D1/MPI_DATA1         PT45A          1                D1/MPI_DATA1

B18     PT33B          1                D0/MPI_DATA0         PT43B          1                D0/MPI_DATA0

B17     PT33A          1                QOUT/CEON            PT43A          1                QOUT/CEON

G16     PT32D          1                VREF2_1              PT42D          1                VREF2_1

A18     PT32B          1                DOUT                 PT42B          1                DOUT

A17     PT32A          1                MCA_DONE_IN          PT42A          1                MCA_DONE_IN

H18     PT31B          1      MCA_CLK_P1_OUT                 PT41B          1      MCA_CLK_P1_OUT

H17     PT31A          1      MCA_CLK_P1_IN                  PT41A          1      MCA_CLK_P1_IN

D17     PT29B          1      MCA_CLK_P2_OUT                 PT39B          1      MCA_CLK_P2_OUT

D16     PT29A          1      MCA_CLK_P2_IN                  PT39A          1      MCA_CLK_P2_IN

F17     PT28D          1      MCA_DONE_OUT                   PT38D          1      MCA_DONE_OUT

F16     PT28C          1      BUSYN/RCLK/SCK                 PT38C          1      BUSYN/RCLK/SCK

C16     PT28B          1                DP0/MPI_PAR0         PT38B          1                DP0/MPI_PAR0

C15     PT28A          1                MPI_TA               PT38A          1                MPI_TA

B16     PT27B          1                PCLKC1_0             PT37B          1                PCLKC1_0

B15     PT27A          1      PCLKT1_0/MPI_CLK               PT37A          1      PCLKT1_0/MPI_CLK

H16     PT25D          1      DP3/PCLKC1_4/MPI_PAR3          PT35D          1      DP3/PCLKC1_4/MPI_PAR3

A16     PT25B          1                MPI_RETRY            PT35B          1                MPI_RETRY

A15     PT25A          1      A0/MPI_ADDR14                  PT35A          1      A0/MPI_ADDR14

G15     PT24D          1      A1/MPI_ADDR15                  PT33D          1      A1/MPI_ADDR15

F15     PT24C          1      A2/MPI_ADDR16                  PT33C          1      A2/MPI_ADDR16

E15     PT24B          1      A3/MPI_ADDR17                  PT33B          1      A3/MPI_ADDR17

D15     PT24A          1      A4/MPI_ADDR18                  PT33A          1      A4/MPI_ADDR18

C14     PT23B          1      A5/MPI_ADDR19                  PT32B          1      A5/MPI_ADDR19

C13     PT23A          1      A6/MPI_ADDR20                  PT32A          1      A6/MPI_ADDR20

H14     PT21C          1                VREF1_1              PT31C          1                VREF1_1

B14     PT21B          1      A7/MPI_ADDR21                  PT31B          1      A7/MPI_ADDR21

B13     PT21A          1      A8/MPI_ADDR22                  PT31A          1      A8/MPI_ADDR22

G14     PT20B          1      A9/MPI_ADDR23                  PT29B          1      A9/MPI_ADDR23

F14     PT20A          1      A10/MPI_ADDR24                 PT29A          1      A10/MPI_ADDR24

A14     PT19B          1      A11/MPI_ADDR25                 PT28B          1      A11/MPI_ADDR25

A13     PT19A          1      A12/MPI_ADDR26                 PT28A          1      A12/MPI_ADDR26

G13     PT17D          1      D11/MPI_DATA11                 PT27D          1      D11/MPI_DATA11

H13     PT17C          1      D12/MPI_DATA12                 PT27C          1      D12/MPI_DATA12

E14     PT17B          1      A13/MPI_ADDR27                 PT27B          1      A13/MPI_ADDR27

E13     PT17A          1      A14/MPI_ADDR28                 PT27A          1      A14/MPI_ADDR28

G12     PT15D          1      A16/MPI_ADDR30                 PT25D          1      A16/MPI_ADDR30

G11     PT15C          1      D13/MPI_DATA13                 PT25C          1      D13/MPI_DATA13

                                                       4-22
                                                                                   Pinout Information

Lattice Semiconductor                                                       LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal Connections: 900 fpBGA1, 2 (Cont.)

                              LFSC/M15                                             LFSC/M25

Ball                   VCCIO                                                VCCIO

Number  Ball Function  Bank             Dual Function        Ball Function  Bank             Dual Function

D14     PT15B          1      A15/MPI_ADDR29                 PT25B          1      A15/MPI_ADDR29

D13     PT15A          1      A17/MPI_ADDR31                 PT25A          1      A17/MPI_ADDR31

F12     PT13D          1                A19/MPI_TSIZ1        PT24D          1                A19/MPI_TSIZ1

F13     PT13C          1                A20/MPI_BDIP         PT24C          1                A20/MPI_BDIP

B12     PT11B          1                A18/MPI_TSIZ0        PT24B          1                A18/MPI_TSIZ0

B11     PT11A          1                MPI_TEA              PT24A          1                MPI_TEA

E12     PT10D          1      D14/MPI_DATA14                 PT23D          1      D14/MPI_DATA14

D12     PT10C          1                DP1/MPI_PAR1         PT23C          1                DP1/MPI_PAR1

G10     PT9B           1      A21/MPI_BURST                  PT23B          1      A21/MPI_BURST

G9      PT9A           1      D15/MPI_DATA15                 PT23A          1      D15/MPI_DATA15

C10     A_VDDIB3_L     -                                     A_VDDIB3_L     -

E9      VCC12          -                                     VCC12          -

B10     A_HDINP3_L     -      PCS 360 CH 3 IN P              A_HDINP3_L     -      PCS 360 CH 3 IN P

B9      A_HDINN3_L     -      PCS 360 CH 3 IN N              A_HDINN3_L     -      PCS 360 CH 3 IN N

A10     A_HDOUTP3_L    -      PCS 360 CH 3 OUT P             A_HDOUTP3_L    -      PCS 360 CH 3 OUT P

D9      VCC12          -                                     VCC12          -

A9      A_HDOUTN3_L    -      PCS 360 CH 3 OUT N             A_HDOUTN3_L    -      PCS 360 CH 3 OUT N

C9      A_VDDOB3_L     -                                     A_VDDOB3_L     -

A8      A_HDOUTN2_L    -      PCS 360 CH 2 OUT N             A_HDOUTN2_L    -      PCS 360 CH 2 OUT N

C8      A_VDDOB2_L     -                                     A_VDDOB2_L     -

A7      A_HDOUTP2_L    -      PCS 360 CH 2 OUT P             A_HDOUTP2_L    -      PCS 360 CH 2 OUT P

E8      VCC12          -                                     VCC12          -

B8      A_HDINN2_L     -      PCS 360 CH 2 IN N              A_HDINN2_L     -      PCS 360 CH 2 IN N

B7      A_HDINP2_L     -      PCS 360 CH 2 IN P              A_HDINP2_L     -      PCS 360 CH 2 IN P

C7      A_VDDIB2_L     -                                     A_VDDIB2_L     -

D8      VCC12          -                                     VCC12          -

C6      A_VDDIB1_L     -                                     A_VDDIB1_L     -

E7      VCC12          -                                     VCC12          -

B6      A_HDINP1_L     -      PCS 360 CH 1 IN P              A_HDINP1_L     -      PCS 360 CH 1 IN P

B5      A_HDINN1_L     -      PCS 360 CH 1 IN N              A_HDINN1_L     -      PCS 360 CH 1 IN N

A6      A_HDOUTP1_L    -      PCS 360 CH 1 OUT P             A_HDOUTP1_L    -      PCS 360 CH 1 OUT P

D7      VCC12          -                                     VCC12          -

A5      A_HDOUTN1_L    -      PCS 360 CH 1 OUT N             A_HDOUTN1_L    -      PCS 360 CH 1 OUT N

C5      A_VDDOB1_L     -                                     A_VDDOB1_L     -

A4      A_HDOUTN0_L    -      PCS 360 CH 0 OUT N             A_HDOUTN0_L    -      PCS 360 CH 0 OUT N

C4      A_VDDOB0_L     -                                     A_VDDOB0_L     -

A3      A_HDOUTP0_L    -      PCS 360 CH 0 OUT P             A_HDOUTP0_L    -      PCS 360 CH 0 OUT P

E6      VCC12          -                                     VCC12          -

B4      A_HDINN0_L     -      PCS 360 CH 0 IN N              A_HDINN0_L     -      PCS 360 CH 0 IN N

B3      A_HDINP0_L     -      PCS 360 CH 0 IN P              A_HDINP0_L     -      PCS 360 CH 0 IN P

C3      A_VDDIB0_L     -                                     A_VDDIB0_L     -

D6      VCC12          -                                     VCC12          -

L5      NC             -                                     PL21A          7

M5      NC             -                                     PL21B          7

G2      NC             -                                     PL20A          7

                                                       4-23
                                                                                    Pinout Information

Lattice Semiconductor                                                        LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal                         Connections: 900 fpBGA1, 2 (Cont.)

                               LFSC/M15                                             LFSC/M25

Ball                    VCCIO                                                VCCIO

Number  Ball  Function  Bank             Dual Function        Ball Function  Bank             Dual Function

G1            NC        -                                     PL20B          7

M4            NC        -                                     NC             -

J3            NC        -                                     NC             -

P5            NC        -                                     NC             -

W5            NC        -                                     PL48C          6

T6            NC        -                                     PL35C          6

U3            NC        -                                     PL36A          6

V3            NC        -                                     PL36B          6

T5            NC        -                                     PL39A          6

T4            NC        -                                     PL39B          6

V5            NC        -                                     PL43C          6

U6            NC        -                                     PL42C          6

U4            NC        -                                     PL40A          6

U5            NC        -                                     PL40B          6

V4            NC        -                                     PL43D          6

Y2            NC        -                                     PL47A          6

AA2           NC        -                                     PL47B          6

W3            NC        -                                     PL47D          6

Y3            NC        -                                     PL47C          6

AB3           NC        -                                     NC             -

AC4           NC        -                                     PL53A          6

AD4           NC        -                                     PL53B          6

AE3           NC        -                                     PL56A          6

AF3           NC        -                                     PL56B          6

AF7           NC        -                                     PB7A           5

AF6           NC        -                                     PB7B           5

AH4           NC        -                                     PB8A           5

AG5           NC        -                                     PB8B           5

AF8           NC        -                                     PB9A           5

AG8           NC        -                                     PB9B           5

AG7           NC        -                                     NC             -

AG10          NC        -                                     NC             -

AF12          NC        -                                     NC             -

AH7           NC        -                                     PB15A          5

AE13          NC        -                                     PB15D          5

AG13          NC        -                                     PB23C          5

AH8           NC        -                                     PB15B          5

AJ5           NC        -                                     PB17A          5

AJ6           NC        -                                     PB17B          5

AF15          NC        -                                     PB21D          5

AJ7           NC        -                                     PB19A          5

AJ8           NC        -                                     PB19B          5

AE12          NC        -                                     PB15C          5

AF16          NC        -                                     PB38D          4

AF19          NC        -                                     PB49D          4

                                                        4-24
                                                                                    Pinout Information

Lattice Semiconductor                                                        LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal                         Connections: 900 fpBGA1, 2 (Cont.)

                               LFSC/M15                                             LFSC/M25

Ball                    VCCIO                                                VCCIO

Number  Ball  Function  Bank             Dual Function        Ball Function  Bank             Dual Function

AH20          NC        -                                     PB51D          4

AK27          NC        -                                     NC             -

AJ24          NC        -                                     NC             -

AF17          NC        -                                     PB42C          4

AH27          NC        -                                     PB61B          4

AD23          NC        -                                     PB57A          4

AE23          NC        -                                     PB57B          4

AH24          NC        -                                     PB59A          4

AH25          NC        -                                     PB59B          4

AH26          NC        -                                     PB61A          4

AF24          NC        -                                     PB63A          4

AG24          NC        -                                     PB63B          4

AG25          NC        -                                     PB64A          4

AF25          NC        -                                     PB64B          4

AG26          NC        -                                     PB65A          4

AF27          NC        -                                     PB65B          4

AD28          NC        -                                     PR56B          3

AC27          NC        -                                     PR56A          3

AE29          NC        -                                     PR53B          3

AD29          NC        -                                     PR53A          3

AB30          NC        -                                     NC             -

AA28          NC        -                                     NC             -

Y27           NC        -                                     PR47C          3

W27           NC        -                                     PR47D          3

V30           NC        -                                     PR47A          3

W30           NC        -                                     PR47B          3

W26           NC        -                                     PR43D          3

V26           NC        -                                     PR43C          3

U25           NC        -                                     PR42C          3

T27           NC        -                                     PR40B          3

R27           NC        -                                     PR40A          3

V27           NC        -                                     PR39B          3

U27           NC        -                                     PR39A          3

U29           NC        -                                     PR36B          3

T29           NC        -                                     PR36A          3

T24           NC        -                                     PR35C          3

Y25           NC        -                                     PR48C          3

P24           NC        -                                     NC             -

K28           NC        -                                     NC             -

P23           NC        -                                     NC             -

L28           NC        -                                     NC             -

M27           NC        -                                     PR21B          2

L27           NC        -                                     PR21A          2

H27           NC        -                                     PR20B          2

G27           NC        -                                     PR20A          2

                                                        4-25
                                                                                   Pinout Information

Lattice Semiconductor                                                       LatticeSC/M Family Data Sheet

LFSC/M15, LFSC/M25 Logic Signal                        Connections: 900 fpBGA1, 2 (Cont.)

                              LFSC/M15                                             LFSC/M25

Ball                   VCCIO                                                VCCIO

Number  Ball Function  Bank             Dual Function        Ball Function  Bank             Dual Function

E19     NC             -                                     NC             -

G21     NC             -                                     NC             -

G20     NC             -                                     NC             -

G19     NC             -                                     NC             -

F9      NC             -                                     NC             -

A11     NC             -                                     NC             -

G7      NC             -                                     NC             -

AH9     NC             -                                     NC             -

H8      VCC12          -                                     VCC12          -

T8      VCC12          -                                     VCC12          -

AB9     VCC12          -                                     VCC12          -

AC8     VCC12          -                                     VCC12          -

AB22    VCC12          -                                     VCC12          -

AC23    VCC12          -                                     VCC12          -

R23     VCC12          -                                     VCC12          -

H23     VCC12          -                                     VCC12          -

H15     VCC12          -                                     VCC12          -

L24     VTT_2          2                                     VTT_2          2

T23     VTT_2          2                                     VTT_2          2

AC24    VTT_3          3                                     VTT_3          3

T25     VTT_3          3                                     VTT_3          3

W25     VTT_3          3                                     VTT_3          3

AD24    VTT_4          4                                     VTT_4          4

AE17    VTT_4          4                                     VTT_4          4

AE18    VTT_4          4                                     VTT_4          4

AC15    VTT_5          5                                     VTT_5          5

AD16    VTT_5          5                                     VTT_5          5

AE9     VTT_5          5                                     VTT_5          5

AA6     VTT_6          6                                     VTT_6          6

T7      VTT_6          6                                     VTT_6          6

W6      VTT_6          6                                     VTT_6          6

L7      VTT_7          7                                     VTT_7          7

P7      VTT_7          7                                     VTT_7          7

AA10    VCC            -                                     VCC            -

AA11    VCC            -                                     VCC            -

AA12    VCC            -                                     VCC            -

AA13    VCC            -                                     VCC            -

AA14    VCC            -                                     VCC            -

AA17    VCC            -                                     VCC            -

AA18    VCC            -                                     VCC            -

AA19    VCC            -                                     VCC            -

AA20    VCC            -                                     VCC            -

AA21    VCC            -                                     VCC            -

AA22    VCC            -                                     VCC            -

AA9     VCC            -                                     VCC            -

                                                       4-26
                                                                           &nb