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LFEC1E-3T100I

器件型号:LFEC1E-3T100I
器件类别:半导体    可编程逻辑器件   
厂商名称:Lattice
厂商官网:http://www.latticesemi.com
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器件描述

FPGA, 768 CLBS, 420 MHz, PQFP144

现场可编程门阵列, 768 CLBS, 420 MHz, PQFP144

参数
LFEC1E-3T100I功能数量 1
LFEC1E-3T100I端子数量 144
LFEC1E-3T100I最大工作温度 85 Cel
LFEC1E-3T100I最小工作温度 0.0 Cel
LFEC1E-3T100I最大供电/工作电压 1.26 V
LFEC1E-3T100I最小供电/工作电压 1.14 V
LFEC1E-3T100I额定供电电压 1.2 V
LFEC1E-3T100I加工封装描述 20 X 20 MM, TQFP-144
LFEC1E-3T100I状态 DISCONTINUED
LFEC1E-3T100I包装形状 SQUARE
LFEC1E-3T100I包装尺寸 FLATPACK, LOW PROFILE, FINE PITCH
LFEC1E-3T100I表面贴装 Yes
LFEC1E-3T100I端子形式 GULL WING
LFEC1E-3T100I端子间距 0.5000 mm
LFEC1E-3T100I端子涂层 TIN LEAD
LFEC1E-3T100I端子位置 QUAD
LFEC1E-3T100I包装材料 PLASTIC/EPOXY
LFEC1E-3T100I温度等级 OTHER
LFEC1E-3T100I组织 768 CLBS
LFEC1E-3T100I最大FCLK时钟频率 420 MHz
LFEC1E-3T100I可配置逻辑模块数量 768
LFEC1E-3T100I可编程逻辑类型 FIELD PROGRAMMABLE GATE ARRAY
LFEC1E-3T100I一个CLB模块最大延时 0.4000 ns

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LFEC1E-3T100I器件文档内容

LatticeECP/EC Family Data Sheet

DS1000 Version 02.7, February 2008
                                     LatticeECP/EC Family Data Sheet
                                                                   Introduction

May 2005                                                                                Data Sheet

Features                                                         - LVCMOS 3.3/2.5/1.8/1.5/1.2
                                                                 - LVTTL
Extensive Density and Package Options                           - SSTL 3/2 Class I, II, SSTL18 Class I
       1.5K to 32.8K LUT4s                                     - HSTL 18 Class I, II, III, HSTL15 Class I, III
       65 to 496 I/Os                                          - PCI
       Density migration supported                             - LVDS, Bus-LVDS, LVPECL, RSDS
                                                      Dedicated DDR Memory Support
sysDSPTM Block (LatticeECPTM Versions)                      Implements interface up to DDR400 (200MHz)
       High performance multiply and accumulate
       4 to 8 blocks                                sysCLOCKTM PLLs
            - 4 to 8 36x36 multipliers or                   Up to four analog PLLs per device
             16 to 32 18x18 multipliers or                  Clock multiply, divide and phase shifting
            - 32 to 64 9x9 multipliers
                                                      System Level Support
Embedded and Distributed Memory                            IEEE Standard 1149.1 Boundary Scan, plus
       18 Kbits to 498 Kbits sysMEMTM Embedded              ispTRACYTM internal logic analyzer capability
         Block RAM (EBR)                                     SPI boot flash interface
       Up to 131 Kbits distributed RAM                     1.2V power supply
       Flexible memory resources:
            - Distributed and block memory            Low Cost FPGA
                                                             Features optimized for mainstream applications
Flexible I/O Buffer                                        Low cost TQFP and PQFP packaging
       Programmable sysI/OTM buffer supports wide
         range of interfaces:

Table 1-1. LatticeECP/EC Family Selection Guide

          Device             LFEC1   LFEC3           LFEC6/  LFEC10/  LFEC15/  LFEC20/  LFEC33/
                                        16           LFECP6  LFECP10  LFECP15  LFECP20  LFECP33
PFU/PFF Rows                    12      24
                                       384               24      32       40       44       64
PFU/PFF Columns                 16     3.1               32      40       48       56       64
                                        12              768     1280     1920     2464     4096
PFUs/PFFs                       192     55              6.1     10.2     15.4     19.7     32.8
                                        6                25      41       61       79       131
LUTs (K)                        1.5     --               92      276      350      424      498
                                        --               10      30       38       46       54
Distributed RAM (Kbits)         6      1.2               4        5        6        7        8
                                        2                16      20       24       28       32
EBR SRAM (Kbits)                18                      1.2      1.2      1.2      1.2      1.2
                                                         2        4        4        4        4
EBR SRAM Blocks                 2

sysDSP Blocks1                  --

18x18 Multipliers1              --

VCC Voltage (V)                 1.2

Number of PLLs                  2

Packages and I/O Combinations:

100-pin TQFP (14 x 14 mm)       67   67

144-pin TQFP (20 x 20 mm)       97   97              97

208-pin PQFP (28 x 28 mm)       112  145             147     147

256-ball fpBGA (17 x 17 mm)          160             195     195      195

484-ball fpBGA (23 x 23 mm)                          224     288      352      360      360

672-ball fpBGA (27 x 27 mm)                                                    400      496

1. LatticeECP devices only.

2005 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand
or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.

www.latticesemi.com                                  1-1                            Introduction_01.3
Lattice Semiconductor                                     Introduction
                            LatticeECP/EC Family Data Sheet

Introduction

The LatticeECP/EC family of FPGA devices is optimized to deliver mainstream FPGA features at low cost. For
maximum performance and value, the LatticeECPTM (EConomy Plus) FPGA concept combines an efficient FPGA
fabric with high-speed dedicated functions. Lattice's first family to implement this approach is the LatticeECP-
DSPTM (EConomy Plus DSP) family, providing dedicated high-performance DSP blocks on-chip. The LatticeECTM
(EConomy) family supports all the general purpose features of LatticeECP devices without dedicated function
blocks to achieve lower cost solutions.

The LatticeECP/EC FPGA fabric, which was designed from the outset with low cost in mind, contains all the critical
FPGA elements: LUT-based logic, distributed and embedded memory, PLLs and support for mainstream I/Os.
Dedicated DDR memory interface logic is also included to support this memory that is becoming increasingly prev-
alent in cost-sensitive applications.

The ispLEVER design tool suite from Lattice allows large complex designs to be efficiently implemented using the
LatticeECP/EC FPGA family. Synthesis library support for LatticeECP/EC is available for popular logic synthesis
tools. The ispLEVER tool uses the synthesis tool output along with the constraints from its floor planning tools to
place and route the design in the LatticeECP/EC device. The ispLEVER tool extracts the timing from the routing
and back-annotates it into the design for timing verification.

Lattice provides many pre-designed IP (Intellectual Property) ispLeverCORETM modules for the LatticeECP/EC
family. By using these IPs as standardized blocks, designers are free to concentrate on the unique aspects of their
design, increasing their productivity.

                       1-2
                     LatticeECP/EC Family Data Sheet
                                                   Architecture

May 2007                  Data Sheet

Architecture Overview

The LatticeECP-DSP and LatticeEC architectures contain an array of logic blocks surrounded by Programmable I/
O Cells (PIC). Interspersed between the rows of logic blocks are rows of sysMEM Embedded Block RAM (EBR), as
shown in Figures 2-1 and 2-2. In addition, LatticeECP-DSP supports an additional row of DSP blocks, as shown in
Figure 2-2.

There are two kinds of logic blocks, the Programmable Functional Unit (PFU) and Programmable Functional unit
without RAM/ROM (PFF). The PFU contains the building blocks for logic, arithmetic, RAM, ROM and register func-
tions. The PFF block contains building blocks for logic, arithmetic and ROM functions. Both PFU and PFF blocks
are optimized for flexibility, allowing complex designs to be implemented quickly and efficiently. Logic Blocks are
arranged in a two-dimensional array. Only one type of block is used per row. The PFU blocks are used on the out-
side rows. The rest of the core consists of rows of PFF blocks interspersed with rows of PFU blocks. For every
three rows of PFF blocks there is a row of PFU blocks.

Each PIC block encompasses two PIOs (PIO pairs) with their respective sysI/O interfaces. PIO pairs on the left and
right edges of the device can be configured as LVDS transmit/receive pairs. sysMEM EBRs are large dedicated fast
memory blocks. They can be configured as RAM or ROM.

The PFU, PFF, PIC and EBR Blocks are arranged in a two-dimensional grid with rows and columns as shown in
Figure 2-1. The blocks are connected with many vertical and horizontal routing channel resources. The place and
route software tool automatically allocates these routing resources.

At the end of the rows containing the sysMEM Blocks are the sysCLOCK Phase Locked Loop (PLL) Blocks. These
PLLs have multiply, divide and phase shifting capability; they are used to manage the phase relationship of the
clocks. The LatticeECP/EC architecture provides up to four PLLs per device.

Every device in the family has a JTAG Port with internal Logic Analyzer (ispTRACY) capability. The sysCONFIGTM
port which allows for serial or parallel device configuration. The LatticeECP/EC devices use 1.2V as their core volt-
age.

2007 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand
or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.

www.latticesemi.com  2-1  Architecture_01.9
Lattice Semiconductor                                                                                    Architecture
                                                                           LatticeECP/EC Family Data Sheet

Figure 2-1. Simplified Block Diagram, LatticeEC Device (Top Level)

                               Programmable I/O Cell
                               (PIC) includes sysIO
                               Interface

                                                                           sysMEM Embedded
                                                                           Block RAM (EBR)

     sysCONFIG Programming                                                 JTAG Port
     Port (includes dedicated                                              PFF (PFU without
     and dual use pins)                                                    RAM)
                                                                           sysCLOCK PLL
              Programmable
              Functional Unit (PFU)                                        sysMEM Embedded
                                                                           Block RAM (EBR)
Figure 2-2. Simplified Block Diagram, LatticeECP-DSP Device (Top Level)

                              Programmable I/O Cell
                              (PIC) includes sysIO
                              Interface

sysCONFIG Programming                                                      JTAG Port
Port (includes dedicated
and dual use pins)                                                         PFF (Fast PFU
                                                                           without RAM/ROM)
            sysDSP Block                                                   sysCLOCK PLL

        Programmable
        Functional Unit (PFU)

                                                                      2-2
Lattice Semiconductor                                                                                          Architecture
                                                                                 LatticeECP/EC Family Data Sheet

PFU and PFF Blocks

The core of the LatticeECP/EC devices consists of PFU and PFF blocks. The PFUs can be programmed to perform
Logic, Arithmetic, Distributed RAM and Distributed ROM functions. PFF blocks can be programmed to perform
Logic, Arithmetic and ROM functions. Except where necessary, the remainder of the data sheet will use the term
PFU to refer to both PFU and PFF blocks.

Each PFU block consists of four interconnected slices, numbered 0-3 as shown in Figure 2-3. All the interconnec-
tions to and from PFU blocks are from routing. There are 53 inputs and 25 outputs associated with each PFU block.

Figure 2-3. PFU Diagram

                                                                                                From
                                                                                               Routing

LUT4 &                 LUT4 &  LUT4 &            LUT4 &        LUT4 &            LUT4 &   LUT4 &            LUT4 &
CARRY                  CARRY   CARRY             CARRY         CARRY             CARRY    CARRY             CARRY

         Slice 0                        Slice 1                         Slice 2                    Slice 3

      D        D                     D                 D             D                 D        D                 D
FF/      FF/                   FF/               FF/           FF/               FF/      FF/               FF/
Latch    Latch                 Latch             Latch         Latch             Latch    Latch             Latch

                                                                                                  To
                                                                                              Routing

Slice

Each slice contains two LUT4 lookup tables feeding two registers (programmed to be in FF or Latch mode), and
some associated logic that allows the LUTs to be combined to perform functions such as LUT5, LUT6, LUT7 and
LUT8. There is control logic to perform set/reset functions (programmable as synchronous/asynchronous), clock
select, chip-select and wider RAM/ROM functions. Figure 2-4 shows an overview of the internal logic of the slice.
The registers in the slice can be configured for positive/negative and edge/level clocks.

There are 14 input signals: 13 signals from routing and one from the carry-chain (from adjacent slice or PFU).
There are 7 outputs: 6 to routing and one to carry-chain (to adjacent PFU). Table 2-1 lists the signals associated
with each slice.

                                                          2-3
Lattice Semiconductor                                                                                              Architecture
                                                                                     LatticeECP/EC Family Data Sheet
Figure 2-4. Slice Diagram

                                                        To / From
                                                 Different slice / PFU

                            A1                        CO      F                      Slice          OFX1
                            B1                               SUM                                    F1
                            C1                     LUT4 &                                   D       Q1
                            D1                     CARRY                                       FF/
                                                                                                          To
                                                                                             Latch        Routing
                                                                                                    OFX0
          From                                           CI
                                                                                                    F0
          Routing           M1                                                                      Q0
                            M0

                                                         CO                   LUT
                                                                          Expansion

                                                                              Mux

                            A0                     LUT4 & F
                            B0                     CARRY SUM OFX0
                            C0
                            D0                        CI

                                                                                     D
                                                                                         FF/

                                                                                       Latch

          Control Signals CE

          selected and CLK

          inverted per      LSR

          slice in routing

          Interslice signals                           To / From
            are not shown                       Different slice / PFU

Table 2-1. Slice Signal Descriptions

Function  Type                             Signal Names                              Description

Input     Data signal                      A0, B0, C0, D0 Inputs to LUT4

Input     Data signal                      A1, B1, C1, D1 Inputs to LUT4

Input     Multi-purpose                    M0            Multipurpose Input

Input     Multi-purpose                    M1            Multipurpose Input

Input     Control signal                   CE            Clock Enable

Input     Control signal                   LSR           Local Set/Reset

Input     Control signal                   CLK           System Clock

Input     Inter-PFU signal                 FCIN          Fast Carry In1

Output    Data signals                     F0, F1        LUT4 output register bypass signals

Output    Data signals                     Q0, Q1        Register Outputs

Output    Data signals                     OFX0          Output of a LUT5 MUX

Output    Data signals                     OFX1          Output of a LUT6, LUT7, LUT82 MUX depending on the slice

Output    Inter-PFU signal                 FCO           For the right most PFU the fast carry chain output1

1. See Figure 2-3 for connection details.
2. Requires two PFUs.

                                                             2-4
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Modes of Operation
Each Slice is capable of four modes of operation: Logic, Ripple, RAM and ROM. The Slice in the PFF is capable of
all modes except RAM. Table 2-2 lists the modes and the capability of the Slice blocks.

Table 2-2. Slice Modes

PFU Slice                        Logic              Ripple              RAM         ROM
PFF Slice               LUT 4x2 or LUT 5x1  2-bit Arithmetic Unit     SPR16x2  ROM16x1 x 2
                        LUT 4x2 or LUT 5x1  2-bit Arithmetic Unit              ROM16x1 x 2
                                                                         N/A

Logic Mode: In this mode, the LUTs in each Slice are configured as 4-input combinatorial lookup tables. A LUT4
can have 16 possible input combinations. Any logic function with four inputs can be generated by programming this
lookup table. Since there are two LUT4s per Slice, a LUT5 can be constructed within one Slice. Larger lookup
tables such as LUT6, LUT7 and LUT8 can be constructed by concatenating other Slices.

Ripple Mode: Ripple mode allows the efficient implementation of small arithmetic functions. In ripple mode, the fol-
lowing functions can be implemented by each Slice:

       Addition 2-bit
       Subtraction 2-bit
       Add/Subtract 2-bit using dynamic control
       Up counter 2-bit
       Down counter 2-bit
       Ripple mode multiplier building block
       Comparator functions of A and B inputs

         - A greater-than-or-equal-to B
         - A not-equal-to B
         - A less-than-or-equal-to B

Ripple Mode includes an optional configuration that performs arithmetic using fast carry chain methods. In this
configuration (also referred to as CCU2 mode) two additional signals, Carry Generate and Carry Propagate, are
generated on a per slice basis to allow fast arithmetic functions to be constructed by concatenating Slices.

RAM Mode: In this mode, distributed RAM can be constructed using each LUT block as a 16x1-bit memory.
Through the combination of LUTs and Slices, a variety of different memories can be constructed.

The Lattice design tools support the creation of a variety of different size memories. Where appropriate, the soft-
ware will construct these using distributed memory primitives that represent the capabilities of the PFU. Table 2-3
shows the number of Slices required to implement different distributed RAM primitives. Figure 2-5 shows the dis-
tributed memory primitive block diagrams. Dual port memories involve the pairing of two Slices, one Slice functions
as the read-write port. The other companion Slice supports the read-only port. For more information about using
RAM in LatticeECP/EC devices, please see the list of technical documentation at the end of this data sheet.

Table 2-3. Number of Slices Required For Implementing Distributed RAM

                                            SPR16x2 DPR16x2

                        Number of slices         1                 2

                        Note: SPR = Single Port RAM, DPR = Dual Port RAM

                                            2-5
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Figure 2-5. Distributed Memory Primitives                                  DPR16x2
                                                SPR16x2

AD0                                                     DO0       WAD0             RAD0
AD1                                                     DO1       WAD1             RAD1
AD2                                                               WAD2             RAD2
AD3                                                               WAD3             RAD3

  DI0                                                                 DI0           RDO0
  DI1                                                                 DI1           RDO1
WRE                                                                 WCK             WDO0
                                                                    WRE             WDO1
  CK

                       ROM16x1

AD0

AD1

AD2                                                      DO0

AD3

ROM Mode: The ROM mode uses the same principal as the RAM modes, but without the Write port. Pre-loading is
accomplished through the programming interface during configuration.

PFU Modes of Operation
Slices can be combined within a PFU to form larger functions. Table 2-4 tabulates these modes and documents the
functionality possible at the PFU level.

Table 2-4. PFU Modes of Operation

Logic                              Ripple                              RAM1              ROM
                                                                                    ROM16x1 x 8
LUT 4x8 or                        2-bit Add x 4                   SPR16x2 x 4      ROM16x2 x 4
MUX 2x1 x 8                                                        DPR16x2 x 2      ROM16x4 x 2
                                                                                    ROM16x8 x 1
LUT 5x4 or                        2-bit Sub x 4                   SPR16x4 x 2
MUX 4x1 x 4                                                        DPR16x4 x 1

LUT 6x 2 or                        2-bit Counter x 4               SPR16x8 x 1
MUX 8x1 x 2

  LUT 7x1 or                       2-bit Comp x 4
MUX 16x1 x 1

1. These modes are not available in PFF blocks

                                                              2-6
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Routing

There are many resources provided in the LatticeECP/EC devices to route signals individually or as busses with
related control signals. The routing resources consist of switching circuitry, buffers and metal interconnect (routing)
segments.

The inter-PFU connections are made with x1 (spans two PFU), x2 (spans three PFU) and x6 (spans seven PFU).
The x1 and x2 connections provide fast and efficient connections in horizontal and vertical directions. The x2 and
x6 resources are buffered, the routing of both short and long connections between PFUs.

The ispLEVER design tool suite takes the output of the synthesis tool and places and routes the design. Generally,
the place and route tool is completely automatic, although an interactive routing editor is available to optimize the
design.

Clock Distribution Network

The clock inputs are selected from external I/O, the sysCLOCKTM PLLs or routing. These clock inputs are fed
through the chip via a clock distribution system.

Primary Clock Sources

LatticeECP/EC devices derive clocks from three primary sources: PLL outputs, dedicated clock inputs and routing.
LatticeECP/EC devices have two to four sysCLOCK PLLs, located on the left and right sides of the device. There
are four dedicated clock inputs, one on each side of the device. Figure 2-6 shows the 20 primary clock sources.

Figure 2-6. Primary Clock Sources

                            From Routing  Clock Input  From Routing

PLL Input              PLL                                           PLL  PLL Input

Clock Input                         20 Primary Clock Sources              Clock Input
                                   To Quadrant Clock Selection

PLL Input              PLL                                           PLL  PLL Input

                            From Routing  Clock Input  From Routing

             Note: Smaller devices have two PLLs.

                                          2-7
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Secondary Clock Sources

LatticeECP/EC devices have four secondary clock resources per quadrant. The secondary clock branches are
tapped at every PFU. These secondary clock networks can also be used for controls and high fanout data. These
secondary clocks are derived from four clock input pads and 16 routing signals as shown in Figure 2-7.

Figure 2-7. Secondary Clock Sources                                        From          From           From
                                                                          Routing       Routing        Routing
                                                                  From
                                                                 Routing

From Routing                                                              20 Secondary Clock Sources            From Routing
From Routing                                                              To Quadrant Clock Selection           From Routing

From Routing                                                                                                    From Routing
From Routing                                                                                                    From Routing

                        From                                               From          From           From
                       Routing                                            Routing       Routing        Routing

Clock Routing

The clock routing structure in LatticeECP/EC devices consists of four Primary Clock lines and a Secondary Clock
network per quadrant. The primary clocks are generated from MUXs located in each quadrant. Figure 2-8 shows
this clock routing. The four secondary clocks are generated from MUXs located in each quadrant as shown in
Figure 2-9. Each slice derives its clock from the primary clock lines, secondary clock lines and routing as shown in
Figure 2-10.

                                                                                   2-8
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Figure 2-8. Per Quadrant Primary Clock Selection

20 Primary Clock Sources: 12 PLLs + 4 PIOs + 4 Routing1

                                                                 DCS  DCS

                                       4 Primary Clocks (CLK0, CLK1, CLK2, CLK3) per Quadrant

                                        1. Smaller devices have fewer PLL related lines.

Figure 2-9. Per Quadrant Secondary Clock Selection

20 Secondary Clock Feedlines : 4 Clock Input Pads + 16 Routing Signals

4 Secondary Clocks per Quadrant

Figure 2-10. Slice Clock Selection                                    Clock to
                                                                      each slice
                                               Primary Clock
                                           Secondary Clock

                                                        Routing
                                                            GND

sysCLOCK Phase Locked Loops (PLLs)

The PLL clock input, from pin or routing, feeds into an input clock divider. There are three sources of feedback sig-
nal to the feedback divider: from CLKOP (PLL Internal), from clock net (CLKOP) or from a user clock (PIN or logic).
There is a PLL_LOCK signal to indicate that VCO has locked on to the input clock signal. Figure 2-11 shows the
sysCLOCK PLL diagram.

The setup and hold times of the device can be improved by programming a delay in the feedback or input path of
the PLL which will advance or delay the output clock with reference to the input clock. This delay can be either pro-

                                                                 2-9
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grammed during configuration or can be adjusted dynamically. In dynamic mode, the PLL may lose lock after
adjustment and not relock until the tLOCK parameter has been satisfied. Additionally, the phase and duty cycle block
allows the user to adjust the phase and duty cycle of the CLKOS output.

The sysCLOCK PLLs provide the ability to synthesize clock frequencies. Each PLL has four dividers associated
with it: input clock divider, feedback divider, post scalar divider and secondary clock divider. The input clock divider
is used to divide the input clock signal, while the feedback divider is used to multiply the input clock signal. The post
scalar divider allows the VCO to operate at higher frequencies than the clock output, thereby increasing the fre-
quency range. The secondary divider is used to derive lower frequency outputs.

Figure 2-11. PLL Diagram

                                   Dynamic Delay Adjustment

                                                                                              LOCK

      CLKI            Input Clock     Delay     Voltage            Post Scalar  Phase/Duty    CLKOS
(from routing or         Divider      Adjust  ConVtCroOlled           Divider      Select
                         (CLKI)               Oscillator            (CLKOP)
  external pin)

         RST                Feedback                                            Secondary     CLKOP
                             Divider                                               Clock      CLKOK
CLKFB                       (CLKFB)                                               Divider
from CLKOP
(PLL internal),                                                                  (CLKOK)
from clock net
(CLKOP) or
from a user
clock (PIN or logic)

Figure 2-12 shows the available macros for the PLL. Table 2-5 provides signal description of the PLL Block.

Figure 2-12. PLL Primitive

   CLKI               EPLLB        CLKOP                  RST                   CLKOP
CLKFB                              LOCK                   CLKI                  CLKOS
                                                       CLKFB                    CLKOK
                                                DDA MODE           EHXPLLB      LOCK
                                                     DDAIZR                     DDAOZR
                                                   DDAILAG                      DDAOLAG
                                              DDAIDEL[2:0]                      DDAODEL[2:0]

                                                             2-10
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Table 2-5. PLL Signal Descriptions

        Signal  I/O                                              Description
CLKI
                I      Clock input from external pin or routing
CLKFB
                I      PLL feedback input from CLKOP (PLL internal), from clock net (CLKOP) or from a user clock
RST
CLKOS                  (PIN or logic)
CLKOP
CLKOK           I      "1" to reset PLL
LOCK
DDAMODE         O PLL output clock to clock tree (phase shifted/duty cycle changed)
DDAIZR
DDAILAG         O PLL output clock to clock tree (No phase shift)
DDAIDEL[2:0]
DDAOZR          O PLL output to clock tree through secondary clock divider
DDAOLAG
DDAODEL[2:0]    O "1" indicates PLL LOCK to CLKI

                I      Dynamic Delay Enable. "1": Pin control (dynamic), "0": Fuse Control (static)

                I      Dynamic Delay Zero. "1": delay = 0, "0": delay = on

                I      Dynamic Delay Lag/Lead. "1": Lead, "0": Lag

                I      Dynamic Delay Input

                O Dynamic Delay Zero Output

                O Dynamic Delay Lag/Lead Output

                O Dynamic Delay Output

For more information about the PLL, please see the list of technical documentation at the end of this data sheet.

Dynamic Clock Select (DCS)

The DCS is a global clock buffer with smart multiplexer functions. It takes two independent input clock sources and
outputs a clock signal without any glitches or runt pulses. This is achieved regardless of where the select signal is
toggled. There are eight DCS blocks per device, located in pairs at the center of each side. Figure 2-13 illustrates
the DCS Block Macro.

Figure 2-13. DCS Block Primitive

                                         CLK0   DCS   DCSOUT
                                         CLK1

                                           SEL

Figure 2-14 shows timing waveforms of the default DCS operating mode. The DCS block can be programmed to
other modes. For more information about the DCS, please see the list of technical documentation at the end of this
data sheet.

                                                2-11
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Figure 2-14. DCS Waveforms

                                                   CLK0

                                                      CLK1

SEL
  DCSOUT

sysMEM Memory

The LatticeECP/EC devices contain a number of sysMEM Embedded Block RAM (EBR). The EBR consists of a 9-
Kbit RAM, with dedicated input and output registers.

sysMEM Memory Block

The sysMEM block can implement single port, dual port or pseudo dual port memories. Each block can be used in
a variety of depths and widths as shown in Table 2-6.

Table 2-6. sysMEM Block Configurations                                     Configurations
                                                        Memory Mode
                                                                               8,192 x 1
                                                   Single Port                 4,096 x 2
                                                                               2,048 x 4
                                                   True Dual Port              1,024 x 9
                                                                                512 x 18
                                                   Pseudo Dual Port            256 x 36

                                                                               8,192 x 1
                                                                               4,096 x 2
                                                                               2,048 x 4
                                                                               1,024 x 9
                                                                               512 x 18

                                                                               8,192 x 1
                                                                               4,096 x 2
                                                                               2,048 x 4
                                                                               1,024 x 9
                                                                               512 x 18
                                                                               256 x 36

Bus Size Matching

All of the multi-port memory modes support different widths on each of the ports. The RAM bits are mapped LSB
word 0 to MSB word 0, LSB word 1 to MSB word 1 and so on. Although the word size and number of words for
each port varies, this mapping scheme applies to each port.

RAM Initialization and ROM Operation

If desired, the contents of the RAM can be pre-loaded during device configuration. By preloading the RAM block
during the chip configuration cycle and disabling the write controls, the sysMEM block can also be utilized as a
ROM.

                                                                     2-12
Lattice Semiconductor                                                                          Architecture
                                                                 LatticeECP/EC Family Data Sheet

Memory Cascading

Larger and deeper blocks of RAM can be created using EBR sysMEM Blocks. Typically, the Lattice design tools
cascade memory transparently, based on specific design inputs.

Single, Dual and Pseudo-Dual Port Modes

Figure 2-15 shows the four basic memory configurations and their input/output names. In all the sysMEM RAM
modes the input data and address for the ports are registered at the input of the memory array. The output data of
the memory is optionally registered at the output.

Figure 2-15. sysMEM EBR Primitives

AD[12:0]                                          ADA[12:0]                          ADB[12:0]
DI[35:0]                                                                            DIB[17:0]
                                                  DIA[17:0]                          CEB
     CLK                                                                             CLKB
       CE                                         CLKA                               RSTB
                                                                                     WEB
     RST               EBR              DO[35:0]   CEA           EBR                 CSB[2:0]
      WE                                          RSTA                               DOB[17:0]
CS[2:0]
                                                  WEA

                                                  CSA[2:0]

                                                  DOA[17:0]

                       Single Port RAM                           True Dual Port RAM

AD[12:0]               EBR                         ADW[12:0]     EBR                 ADR[12:0]
     CLK                                               DI[35:0]
       CE                                                CLKW                        DO[35:0]
     RST                                                                             CER
                                        DO[35:0] CEW                                 CLKR
CS[2:0]                                                     WE
                                                            RST

                                                        CS[2:0]

                       ROM                        Pseudo-Dual Port RAM

The EBR memory supports three forms of write behavior for single port or dual port operation:

1. Normal data on the output appears only during read cycle. During a write cycle, the data (at the current
     address) does not appear on the output. This mode is supported for all data widths.

2. Write Through a copy of the input data appears at the output of the same port during a write cycle. This
     mode is supported for all data widths.

3. Read-Before-Write when new data is being written, the old content of the address appears at the output.
     This mode is supported for x9, x18 and x36 data widths.

Memory Core Reset

The memory array in the EBR utilizes latches at the A and B output ports. These latches can be reset asynchro-
nously or synchronously. RSTA and RSTB are local signals, which reset the output latches associated with Port A
and Port B, respectively. The Global Reset (GSRN) signal resets both ports. The output data latches and associ-
ated resets for both ports are as shown in Figure 2-16.

                                        2-13
Lattice Semiconductor                                                                      Architecture
                                                             LatticeECP/EC Family Data Sheet

Figure 2-16. Memory Core Reset

                                       Memory Core  Q D SET      Port A[17:0]
                                                    LCLR

                                                    Output Data  Port B[17:0]
                                                       Latches

                                                       Q D SET

                                                      LCLR

RSTA

RSTB
GSRN

                                                       Programmable Disable

For further information about sysMEM EBR block, please see the the list of technical documentation at the end of
this data sheet.

EBR Asynchronous Reset

EBR asynchronous reset or GSR (if used) can only be applied if all clock enables are low for a clock cycle before the
reset is applied and released a clock cycle after the reset is released, as shown in Figure 2-17. The GSR input to the
EBR is always asynchronous.

Figure 2-17. EBR Asynchronous Reset (Including GSR) Timing Diagram

                                Reset

                                Clock

                                                           Clock
                                                           Enable

If all clock enables remain enabled, the EBR asynchronous reset or GSR may only be applied and released after
the EBR read and write clock inputs are in a steady state condition for a minimum of 1/fMAX (EBR clock). The reset
release must adhere to the EBR synchronous reset setup time before the next active read or write clock edge.

If an EBR is pre-loaded during configuration, the GSR input must be disabled or the release of the GSR during
device Wake Up must occur before the release of the device I/Os becomes active.

These instructions apply to all EBR RAM and ROM implementations.

Note that there are no reset restrictions if the EBR synchronous reset is used and the EBR GSR input is disabled.

sysDSP Block

The LatticeECP-DSP family provides a sysDSP block, making it ideally suited for low cost, high performance Digital
Signal Processing (DSP) applications. Typical functions used in these applications are Finite Impulse Response
(FIR) filters; Fast Fourier Transforms (FFT) functions, correlators, Reed-Solomon/Turbo/Convolution encoders and

                                                                         2-14
Lattice Semiconductor                                                                                                Architecture
                                                                                       LatticeECP/EC Family Data Sheet

decoders. These complex signal processing functions use similar building blocks such as multiply-adders and mul-
tiply-accumulators.

sysDSP Block Approach Compared to General DSP

Conventional general-purpose DSP chips typically contain one to four (Multiply and Accumulate) MAC units with
fixed data-width multipliers; this leads to limited parallelism and limited throughput. Their throughput is increased by
higher clock speeds. The LatticeECP, on the other hand, has many DSP blocks that support different data-widths.
This allows the designer to use highly parallel implementations of DSP functions. The designer can optimize the
DSP performance vs. area by choosing an appropriate level of parallelism. Figure 2-18 compares the serial and the
parallel implementations.

Figure 2-18. Comparison of General DSP and LatticeECP-DSP Approaches

                                         Operand             Operand                          Operand
                                              A                   A                                A

                                                  Operand                     Operand                  Operand
                                                       B                           B                        B

        Operand     Operand
             A           B

Single          x              M loops           x x Multiplier 0                                     x                   m/k
Multiplier                                                                                                                loops
                                                                Multiplier 1                                  Multiplier
                                                                                                                 (k-1)

Accumulator                                             Accumulator

   Function implemented in                                                            Output
     General purpose DSP
                                                        Function implemented
                                                              in LatticeECP

sysDSP Block Capabilities

The sysDSP block in the LatticeECP-DSP family supports four functional elements in three 9, 18 and 36 data path
widths. The user selects a function element for a DSP block and then selects the width and type (signed/unsigned)
of its operands. The operands in the LatticeECP-DSP family sysDSP Blocks can be either signed or unsigned but
not mixed within a function element. Similarly, the operand widths cannot be mixed within a block.

The resources in each sysDSP block can be configured to support the following four elements:

MULT              (Multiply)

MAC               (Multiply, Accumulate)

MULTADD           (Multiply, Addition/Subtraction)

MULTADDSUM (Multiply, Addition/Subtraction, Accumulate)

The number of elements available in each block depends on the width selected from the three available options x9,
x18, and x36. A number of these elements are concatenated for highly parallel implementations of DSP functions.
Table 2-1 shows the capabilities of the block.

                                                  2-15
Lattice Semiconductor                                                                                   Architecture
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Table 2-7. Maximum Number of Elements in a Block

Width of Multiply                  x9                                x18                                 x36

MULT                               8                                 4                                   1

MAC                                2                                 2                                   --

MULTADD                            4                                 2                                   --

MULTADDSUM                         2                                 1                                   --

Some options are available in four elements. The input register in all the elements can be directly loaded or can be
loaded as shift registers from previous operand registers. In addition by selecting "dynamic operation" in the
`Signed/Unsigned' options the operands can be switched between signed and unsigned on every cycle. Similarly
by selecting `Dynamic operation' in the `Add/Sub' option the Accumulator can be switched between addition and
subtraction on every cycle.

MULT sysDSP Element

This multiplier element implements a multiply with no addition or accumulator nodes. The two operands, A and B,
are multiplied and the result is available at the output. The user can enable the input/output and pipeline registers.
Figure 2-19 shows the MULT sysDSP element.

Figure 2-19. MULT sysDSP Element

         Shift Register B In                    Shift Register A In

     Multiplicand                  m            m

     Multiplier               n              m
     Signed
                   n

                                             Input Data  m           Multiplier    m+n      Output
                                                                                 (default)     Register
                               n             Register A               x                                  m+n
                                                                                                               Output
                       Input Data                          n
                       Register B            m                       Pipeline
                                                                     Register
                               n

                                     Input                   To
                                   Register              Multiplier

                                                                     CLK (CLK0,CLK1,CLK2,CLK3)
                                                                     CE (CE0,CE1,CE2,CE3)
                                                                     RST(RST0,RST1,RST2,RST3)

      Shift Register B Out                   Shift Register A Out

MAC sysDSP Element

In this case the two operands, A and B, are multiplied and the result is added with the previous accumulated value.
This accumulated value is available at the output. The user can enable the input and pipeline registers but the out-
put register is always enabled. The output register is used to store the accumulated value. A registered overflow
signal is also available. The overflow conditions are provided later in this document. Figure 2-20 shows the MAC
sysDSP element.

                                                         2-16
Lattice Semiconductor                                                                                                                          Architecture
                                                                                                                 LatticeECP/EC Family Data Sheet

Figure 2-20. MAC sysDSP Element                                  Shift Register A In

                   Shift Register B In

Multiplicand                                       m             m

Multiplier               n                                    m                                                  Accumulator                   m+n+16 bits
                                                                                                                                                 (default)
SignedAB      n                                                                                                   m+n+16 bits     Output
Addn                                                                                                                (default)        Register
Accumsload                                            Input Data       m                      Multiplier

                      n                               Register A                           x m+n                                                                       Output
                                                                                                      (default)
                 Input Data                                                 n                    Pipeline                         Overflow                             Overflow
                 Register B                                                                      Register                            Register                          signal
                                                              n
                         n                                                                     To                CLK (CLK0,CLK1,CLK2,CLK3)
                                      Input                           Pipeline           Accumulator             CE (CE0,CE1,CE2,CE3)
                                                                      Register                                   RST(RST0,RST1,RST2,RST3)
                                    Register                                                   To
                                                                      Pipeline           Accumulator
                                      Input                           Register
                                    Register                          Pipeline                 To
                                                                      Register           Accumulator
                                      Input
                                    Register

Shift Register B Out                                          Shift Register A Out

MULTADD sysDSP Element

In this case, the operands A0 and B0 are multiplied and the result is added/subtracted with the result of the multi-
plier operation of operands A1 and A2. The user can enable the input, output and pipeline registers. Figure 2-21
shows the MULTADD sysDSP element.

Figure 2-21. MULTADD                                                Shift Register A In

                        Shift Register B In

Multiplicand A0                                       m             m                                            CLK (CLK0,CLK1,CLK2,CLK3)
                                                                                                                 CE (CE0,CE1,CE2,CE3)
Multiplier B0 n                                 n                     m                                          RST(RST0,RST1,RST2,RST3)

                                             n                Input Data m                     Multiplier
                                                              Register A
                                                                                                x
                      Input Data                                              n                                    m+n
                      Register B                                    m                           Pipeline         (default)
                                                                                               Register
                                                                                                                         Add/Sub
                                                                                               Multiplier
Multiplicand A1                                 n                                                                                              Output                  Output
                                                           m                                    x                                                 Register

Multiplier B1         n                                               m                                                     m+n+1                           m+n+1
                                  n                                                                                         (default)                       (default)
Signed                                                        Input Data m
Addn                                                          Register A                                           m+n
                                                                                                                 (default)

                      Input Data                                                 n             Pipeline
                      Register B                                                               Register
                                                                    m
                              n                                                          To Add/Sub
                                                                           PipPeilpinee  To Add/Sub
                                         Input                             RegRisetger
                                       Register
                                                                           PipePliipnee
                                          Input                           RegRisetger
                                       Register

Shift Register B Out                                                Shift Register A Out

                                                                                         2-17
Lattice Semiconductor                                                                                                                    Architecture
                                                                                                           LatticeECP/EC Family Data Sheet

MULTADDSUM sysDSP Element

In this case, the operands A0 and B0 are multiplied and the result is added/subtracted with the result of the multi-
plier operation of operands A1 and B1. Additionally the operands A2 and B2 are multiplied and the result is added/
subtracted with the result of the multiplier operation of operands A3 and B3. The result of both addition/subtraction
are added in a summation block. The user can enable the input, output and pipeline registers. Figure 2-22 shows
the MULTADDSUM sysDSP element.

Figure 2-22. MULTADDSUM                                   Shift Register A In

                        Shift Register B In

Multiplicand A0                                 m         m
   Multiplier B0
                  n                          n               m                                             CLK (CLK0,CLK1,CLK2,CLK3)
Multiplicand A1                                     Input Data m                                           CE (CE0,CE1,CE2,CE3)
   Multiplier B1                                    Register A                    Multiplier m+n           RST(RST0,RST1,RST2,RST3)

Multiplicand A2           n                                              n        x             (default)
   Multiplier B2                                                m
                  Input Data                                                      Pipeline         Add/Sub0
Multiplicand A3   Register B                    m                                 Register
   Multiplier B3
                             n
          Signed
          Addn0                                                                           m+n
          Addn1                                                                         (default)

                  n                                               m               Multiplier                 m+n+1
                                                          Input Data n                                               SUM
                           n                              Register A               x
                  Input Data
                  Register B                                                   n      Pipeline
                                                                                      Register
                                                                                                                                 Output
                                                m         m                                                                         Register             Output
                                                                                                                                              m+n+2
                                                                                                                          m+n+2

                  n                          n               m
                                                    Input Data m
                                                    Register A                    Multiplier m+n

                          n                                              n        x             (default)
                                                                m
                  Input Data                                                                                 m+n+1
                  Register B                    m
                                                                                  Pipeline         Add/Sub1
                             n                                                    Register

                                                                  m                       m+n
                                                                                        (default)
                                                          Input Data m
                  n                                       Register A              Multiplier
                           n
                                                                                   x
                  Input Data                                          n
                  Register B                              m                           Pipeline
                                                                                      Register
                          n                                         Pipeline
                                                                   Register       To Add/Sub0, Add/Sub1
                                         Input
                                       Register

                                                  Input      Pipeline             To Add/Sub0
                                                Register     Register

                                                  Input      Pipeline             To Add/Sub1
                                                Register     Register

Shift Register B Out                                      Shift Register A Out

Clock, Clock Enable and Reset Resources

Global Clock, Clock Enable and Reset signals from routing are available to every DSP block. Four Clock, Reset
and Clock Enable signals are selected for the sysDSP block. From four clock sources (CLK0, CLK1, CLK2, CLK3)
one clock is selected for each input register, pipeline register and output register. Similarly Clock enable (CE) and
Reset (RST) are selected from their four respective sources (CE0, CE1, CE2, CE3 and RST0, RST1, RST2, RST3)
at each input register, pipeline register and output register.

                                                                                  2-18
Lattice Semiconductor                                                                           Architecture
                                                                  LatticeECP/EC Family Data Sheet

Signed and Unsigned with Different Widths

The DSP block supports different widths of signed and unsigned multipliers besides x9, x18 and x36 widths. For
unsigned operands, unused upper data bits should be filled to create a valid x9, x18 or x36 operand. For signed
two's complement operands, sign extension of the most significant bit should be performed until x9, x18 or x36
width is reached. Table 2-8 provides an example of this.

Table 2-8. An Example of Sign Extension

Number Unsigned  Unsigned           Unsigned     Signed      Two's Complement   Two's Complement
                     9-bit             18-bit     0101          Signed 9-Bits      Signed 18-bits
+5  0101                                          1010
                 000000101  000000000000000101                     000000101   000000000000000101
-6  0110
                 000000110  000000000000000110                     111111010   111111111111111010

OVERFLOW Flag from MAC

The sysDSP block provides an overflow output to indicate that the accumulator has overflowed. When two
unsigned numbers are added and the result is a smaller number then accumulator roll over is said to occur and
overflow signal is indicated. When two positive numbers are added with a negative sum and when two negative
numbers are added with a positive sum, then the accumulator "roll-over" is said to have occurred and an overflow
signal is indicated. Note when overflow occurs the overflow flag is present for only one cycle. By counting these
overflow pulses in FPGA logic, larger accumulators can be constructed. The conditions overflow signals for signed
and unsigned operands are listed in Figure 2-23.

Figure 2-23. Accumulator Overflow/Underflow Conditions

                            0101111100 252             000000011  3
                            0101111101 253             000000010
                            0101111110 254             000000001  2   Carry signal is generated for
                            0101111111 255             000000000  1
                            1010000000 256                            one cycle when this
                            1010000001 257                        0   boundary is crossed
                            1010000010 258
                                                       111111111 511
                                                       111111110 510
                                                       111111101 509

                                         Unsigned Operation

                            0101111100 252             000000011 +3

    Overflow signal is generated 0101111101 253        000000010 +2
                                                       000000001 +1
    for one cycle when this 0101111110 254
                                                       000000000 0
    boundary is crossed     0101111111 255             111111111 -1
                                                       111111110 -2
                            1010000000 256             111111101 -3
                            1010000001 255

                            1010000010 254

                                         Signed Operation

                                                 2-19
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                                                        LatticeECP/EC Family Data Sheet

IPexpressTM

The user can access the sysDSP block via the IPexpress configuration tool, included with the ispLEVER design
tool suite. IPexpress has options to configure each DSP module (or group of modules) or through direct HDL
instantiation. Additionally Lattice has partnered Mathworks to support instantiation in the Simulink tool, which is a
Graphical Simulation Environment. Simulink works with ispLEVER and dramatically shortens the DSP design cycle
in Lattice FPGAs.

Optimized DSP Functions

Lattice provides a library of optimized DSP IP functions. Some of the IPs planned for LatticeECP DSP are: Bit Cor-
relators, Fast Fourier Transform, Finite Impulse Response (FIR) Filter, Reed-Solomon Encoder/ Decoder, Turbo
Encoder/Decoders and Convolutional Encoder/Decoder. Please contact Lattice to obtain the latest list of available
DSP IPs.

Resources Available in the LatticeECP Family

Table 2-9 shows the maximum number of multipliers for each member of the LatticeECP family. Table 2-10 shows
the maximum available EBR RAM Blocks in each of the LatticeECP family. EBR blocks, together with Distributed
RAM can be used to store variables locally for the fast DSP operations.

Table 2-9. Number of DSP Blocks in LatticeECP Family

Device                DSP Block  9x9 Multiplier        18x18 Multiplier  36x36 Multiplier
LFECP6                       4           32                      16                 4
LFECP10                      5           40                      20                 5
LFECP15                      6           48                      24                 6
LFECP20                      7           56                      28                 7
LFECP33                      8           64                      32                 8

Table 2-10. Embedded SRAM in LatticeECP Family

                        Device    EBR SRAM Block        Total EBR SRAM
                       LFECP6               10                 (Kbits)
                       LFECP10              30                    92
                       LFECP15              38                   276
                       LFECP20              46                   350
                       LFECP33              54                   424
                                                                 498

DSP Performance of the LatticeECP Family

Table 2-11 lists the maximum performance in millions of MAC operations per second (MMAC) for each member of
the LatticeECP family.

Table 2-11. DSP Block Performance of LatticeECP Family

                        Device    DSP Block             DSP Performance
                       LFECP6           4                       MMAC
                       LFECP10          5                        3680
                       LFECP15          6                        4600
                       LFECP20          7                        5520
                       LFECP33          8                        6440
                                                                 7360

                                                2-20
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For further information about the sysDSP block, please see the list of technical information at the end of this data
sheet.

Programmable I/O Cells (PIC)

Each PIC contains two PIOs connected to their respective sysI/O Buffers which are then connected to the PADs as
shown in Figure 2-24. The PIO Block supplies the output data (DO) and the Tri-state control signal (TO) to sysI/O
buffer, and receives input from the buffer.

Figure 2-24. PIC Diagram

                                    PIO A

      TD                            TD      IOLT0
OPOS1                               D0
ONEG1                               D1
                                    DDRCLK

                                         Tristate
                                    Register Block

                                      (2 Flip Flops)

OPOS0                               D0                                  PADA
ONEG0                               D1                                   "T"
                                    DDRCLK IOLD0
                                                        sysIO
                                          Output        Buffer
                                     Register Block
                                                                       PADB
                                        (2 Flip Flops)                   "C"

           INCK                     INCK
           INDD
           INFF                     INDD
         IPOS0
         IPOS1                      INFF

            CLK                     IPOS0   DI
              CE
                                    IPOS1
            LSR
         GSRN          Control            Input
                       Muxes        Register Block
           DQS
DDRCLKPOL                   CLKO      (5 Flip Flops)
                              CEO
                              LSR
                              GSR
                             CLKI
                               CEI

                                    PIO B

Two adjacent PIOs can be joined to provide a differential I/O pair (labeled as "T" and "C") as shown in Figure 2-25.
The PAD Labels "T" and "C" distinguish the two PIOs. Only the PIO pairs on the left and right edges of the device
can be configured as LVDS transmit/receive pairs.

One of every 16 PIOs contains a delay element to facilitate the generation of DQS signals. The DQS signal feeds
the DQS bus which spans the set of 16 PIOs. Figure 2-25 shows the assignment of DQS pins in each set of 16
PIOs. The exact DQS pins are shown in a dual function in the Logic Signal Connections table at the end of this data
sheet. Additional detail is provided in the Signal Descriptions table at the end of this data sheet. The DQS signal
from the bus is used to strobe the DDR data from the memory into input register blocks. This interface is designed
for memories that support one DQS strobe per eight bits of data.

                                                                         2-21
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                                                                 LatticeECP/EC Family Data Sheet

Table 2-12. PIO Signal List

         Name                   Type                                                            Description
CE0, CE1       Control from the core                      Clock enables for input and output block FFs.
CLK0, CLK1     Control from the core                      System clocks for input and output blocks.
LSR            Control from the core                      Local Set/Reset.
GSRN           Control from routing                       Global Set/Reset (active low).
INCK           Input to the core                          Input to Primary Clock Network or PLL reference inputs.
DQS            Input to PIO                               DQS signal from logic (routing) to PIO.
INDD           Input to the core                          Unregistered data input to core.
INFF           Input to the core                          Registered input on positive edge of the clock (CLK0).
IPOS0, IPOS1   Input to the core                          DDRX registered inputs to the core.
ONEG0          Control from the core                      Output signals from the core for SDR and DDR operation.
OPOS0,         Control from the core                      Output signals from the core for DDR operation
OPOS1 ONEG1    Tristate control from the core             Signals to Tristate Register block for DDR operation.
TD             Tristate control from the core             Tristate signal from the core used in SDR operation.
DDRCLKPOL      Control from clock polarity bus            Controls the polarity of the clock (CLK0) that feed the DDR input block.

Figure 2-25. DQS Routing                                  PIO A  sysIO   PADA "T"
                                                          PIO B  Buffer      LVDS Pair
                                                     DQS  PIO A
                                                          PIO B  Delay   PADB "C"
                                                          PIO A
                                                          PIO B          PADA "T"
                                                          PIO A              LVDS Pair
                                                          PIO B
                                                                          PADB "C"
                                                          PIO A
                                                                         PADA "T"
                                                          PIO B              LVDS Pair
                                                          PIO A
                                                          PIO B           PADB "C"
                                                          PIO A
                                                          PIO B          PADA "T"
                                                          PIO A              LVDS Pair
                                                          PIO B
                                                                         PADB "C"

                                                                           Assigned
                                                                           DQS Pin
                                                                           PADA "T"

                                                                             LVDS Pair
                                                                           PADB "C"

                                                                         PADA "T"
                                                                             LVDS Pair

                                                                         PADB "C"

                                                                         PADA "T"
                                                                             LVDS Pair

                                                                          PADB "C"

                                                                         PADA "T"
                                                                              LVDS Pair

                                                                          PADB "C"

PIO

The PIO contains four blocks: an input register block, output register block, tristate register block and a control logic
block. These blocks contain registers for both single data rate (SDR) and double data rate (DDR) operation along
with the necessary clock and selection logic. Programmable delay lines used to shift incoming clock and data sig-
nals are also included in these blocks.

                                                          2-22
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Input Register Block
The input register block contains delay elements and registers that can be used to condition signals before they are
passed to the device core. Figure 2-26 shows the diagram of the input register block.

Input signals are fed from the sysI/O buffer to the input register block (as signal DI). If desired the input signal can
bypass the register and delay elements and be used directly as a combinatorial signal (INDD), a clock (INCK) and
in selected blocks the input to the DQS delay block. If one of the bypass options is not chosen, the signal first
passes through an optional delay block. This delay, if selected, reduces input-register hold-time requirement when
using a global clock.

The input block allows two modes of operation. In the single data rate (SDR) the data is registered, by one of the
registers in the single data rate sync register block, with the system clock. In the DDR Mode two registers are used
to sample the data on the positive and negative edges of the DQS signal creating two data streams, D0 and D2.
These two data streams are synchronized with the system clock before entering the core. Further discussion on
this topic is in the DDR Memory section of this data sheet.

Figure 2-27 shows the input register waveforms for DDR operation and Figure 2-28 shows the design tool primi-
tives. The SDR/SYNC registers have reset and clock enable available.

The signal DDRCLKPOL controls the polarity of the clock used in the synchronization registers. It ensures ade-
quate timing when data is transferred from the DQS to system clock domain. For further discussion on this topic,
see the DDR Memory section of this data sheet.

Figure 2-26. Input Register Diagram

     DI                                                                               INCK
(From sysIO                                                                           INDD

   Buffer)

                     Delay Block

                       Fixed Delay      DDR Registers          SDR & Sync
                                                                Registers
                                    DQ
                                    D-Type                     D0                                To Routing
                                                                                      IPOS0
                                                                             DQ
                                                                              D-Type
                                                                             /LATCH

                                             D1 D          D2  DQ                     IPOS1
                                                       Q
                                    DQ                         D-Type
                                     D-Type            D-Type  /LATCH

      DQS Delayed
         (From DQS
              Bus)

           CLK0
       (From Routing)

   DDRCLKPOL
      (From DDR

Polarity Control Bus)

                                    2-23
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                                                             LatticeECP/EC Family Data Sheet

Figure 2-27. Input Register DDR Waveforms

        DI                      A             B        C                   D  E     F
(In DDR Mode)

DQS

  DQS
Delayed

D0                                                        B                      D

D2                                                        A                      C

Figure 2-28. INDDRXB Primitive

                                           D

                                   ECLK                               QA
                                     LSR         IDDRXB
                                   SCLK
                                      CE                               QB

                                DDRCLKPOL

Output Register Block
The output register block provides the ability to register signals from the core of the device before they are passed
to the sysI/O buffers. The block contains a register for SDR operation that is combined with an additional latch for
DDR operation. Figure 2-29 shows the diagram of the Output Register Block.

In SDR mode, ONEG0 feeds one of the flip-flops that then feeds the output. The flip-flop can be configured a D-
type or latch. In DDR mode, ONEG0 is fed into one register on the positive edge of the clock and OPOS0 is
latched. A multiplexer running off the same clock selects the correct register for feeding to the output (D0).

Figure 2-30 shows the design tool DDR primitives. The SDR output register has reset and clock enable available.
The additional register for DDR operation does not have reset or clock enable available.

                                                 2-24
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Figure 2-29. Output Register Block

                                          DQ                                                               OUTDDN
                                          D-Type
                 ONEG0                    /LATCH                                                           0           DO

From                                     DQ                                                            0
Routing                                     Latch
                                          LE*                                                              1
                 OPOS0
                                                                                                        1              To sysIO
                      CLK1
                                                                                                                       Buffer

                                                                                                           Programmed
                                                                                                           Control

                                                           *Latch is transparent when input is low.

Figure 2-30. ODDRXB Primitive

                                      DA  ODDRXB                                                     Q
                                      DB
                                    CLK
                                    LSR

Tristate Register Block
The tristate register block provides the ability to register tri-state control signals from the core of the device before
they are passed to the sysI/O buffers. The block contains a register for SDR operation and an additional latch for
DDR operation. Figure 2-31 shows the diagram of the Tristate Register Block.

In SDR mode, ONEG1 feeds one of the flip-flops that then feeds the output. The flip-flop can be configured a D-
type or latch. In DDR mode, ONEG1 is fed into one register on the positive edge of the clock and OPOS1 is
latched. A multiplexer running off the same clock selects the correct register for feeding to the output (D0).

                                          2-25
Lattice Semiconductor                                                                             Architecture
                                                                    LatticeECP/EC Family Data Sheet
Figure 2-31. Tristate Register Block

             TD                                                     OUTDDN

            ONEG1                     DQ                            0           TO
                                      D-Type
From                                 /LATCH                     0
Routing
                                      DQ                            1
             OPOS1                     Latch
                                      LE*                        1              To sysIO
                 CLK1
                                                                                Buffer

                                                                    Programmed
                                                                    Control

                       *Latch is transparent when input is low.

Control Logic Block
The control logic block allows the selection and modification of control signals for use in the PIO block. A clock is
selected from one of the clock signals provided from the general purpose routing and a DQS signal provided from
the programmable DQS pin. The clock can optionally be inverted.

The clock enable and local reset signals are selected from the routing and optionally inverted. The global tristate
signal is passed through this block.

DDR Memory Support

Implementing high performance DDR memory interfaces requires dedicated DDR register structures in the input
(for read operations) and in the output (for write operations). As indicated in the PIO Logic section, the LatticeEC
devices provide this capability. In addition to these registers, the LatticeEC devices contain two elements to simplify
the design of input structures for read operations: the DQS delay block and polarity control logic.

DLL Calibrated DQS Delay Block

Source Synchronous interfaces generally require the input clock to be adjusted in order to correctly capture data at
the input register. For most interfaces a PLL is used for this adjustment. However in DDR memories the clock
(referred to as DQS) is not free running so this approach cannot be used. The DQS Delay block provides the
required clock alignment for DDR memory interfaces.

The DQS signal (selected PIOs only) feeds from the PAD through a DQS delay element to a dedicated DQS rout-
ing resource. The DQS signal also feeds polarity control logic, which controls the polarity of the clock to the sync
registers in the input register blocks. Figures 2-32 and 2-33 show how the DQS transition signals are routed to the
PIOs.

The temperature, voltage and process variations of the DQS delay block are compensated by a set of calibration
(6-bit bus) signals from two DLLs on opposite sides of the device. Each DLL compensates DQS Delays in its half of
the device as shown in Figure 2-33. The DLL loop is compensated for temperature, voltage and process variations
by the system clock and feedback loop.

                                      2-26
Lattice Semiconductor                                                                      Architecture
                                                             LatticeECP/EC Family Data Sheet
Figure 2-32. DQS Local Bus.

Delay                                    PIO                         sysIO             DDR
Control                                                               Buffer           Datain
                                                Input                                   PAD
  Bus                                    Register Block
                                  GSR     ( 5 Flip Flops)                          DI
Polarity                          CLKI
Control                                            To Sync.
                                   CEI                Reg.
  Bus                             DQS
                                        To DDR
DQS                                    Reg.
  Bus

                             DQS

                                         PIO                          sysIO             DQS
                                                                      Buffer           Strobe
                                        Polarity Control
                                              Logic                                     PAD

                                            DQSDEL                                 DI
                                                   Calibration Bus
                             DQS                   from DLL

Figure 2-33. DLL Calibration Bus and DQS/DQS Transition Distribution

          Delay Control Bus                                  Polarity Control Bus

                                                                                   DQS Bus

                                        DLL

                                        DLL

                                           2-27
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                             LatticeECP/EC Family Data Sheet

Polarity Control Logic

In a typical DDR Memory interface design, the phase relation between the incoming delayed DQS strobe and the
internal system Clock (during the READ cycle) is unknown.

The LatticeECP/EC family contains dedicated circuits to transfer data between these domains. To prevent setup
and hold violations at the domain transfer between DQS (delayed) and the system Clock a clock polarity selector is
used. This changes the edge on which the data is registered in the synchronizing registers in the input register
block. This requires evaluation at the start of each READ cycle for the correct clock polarity.

Prior to the READ operation in DDR memories DQS is in tristate (pulled by termination). The DDR memory device
drives DQS low at the start of the preamble state. A dedicated circuit detects this transition. This signal is used to
control the polarity of the clock to the synchronizing registers.

sysI/O Buffer

Each I/O is associated with a flexible buffer referred to as a sysI/O buffer. These buffers are arranged around the
periphery of the device in eight groups referred to as Banks. The sysI/O buffers allow users to implement the wide
variety of standards that are found in today's systems including LVCMOS, SSTL, HSTL, LVDS and LVPECL.

sysI/O Buffer Banks

LatticeECP/EC devices have eight sysI/O buffer banks; each is capable of supporting multiple I/O standards. Each
sysI/O bank has its own I/O supply voltage (VCCIO), and two voltage references VREF1 and VREF2 resources allow-
ing each bank to be completely independent from each other. Figure 2-34 shows the eight banks and their associ-
ated supplies.

In the LatticeECP/EC devices, single-ended output buffers and ratioed input buffers (LVTTL, LVCMOS, PCI and PCI-
X) are powered using VCCIO. LVTTL, LVCMOS33, LVCMOS25 and LVCMOS12 can also be set as fixed threshold
input independent of VCCIO. In addition to the bank VCCIO supplies, the LatticeECP/EC devices have a VCC core logic
power supply, and a VCCAUX supply that power all differential and referenced buffers.

Each bank can support up to two separate VREF voltages, VREF1 and VREF2 that set the threshold for the refer-
enced input buffers. In the LatticeECP/EC devices, some dedicated I/O pins in a bank can be configured to be a
reference voltage supply pin. Each I/O is individually configurable based on the bank's supply and reference volt-
ages.

                       2-28
Lattice Semiconductor                                                                           Architecture
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Figure 2-34. LatticeECP/EC Banks
                                                  TOP

                                                                        GND
                                                                    VREF2(1)
                                                               VREF1(1)
                                                          VCCIO1

                                                GND
                                            VREF2(0)
                                       VREF1(0)
                                  VCCIO0

      VCCIO7                              Bank 0  Bank 1                       VCCIO2
      VREF1(7)                                                                 VREF1(2)
      VREF2(7)                    Bank 7                  Bank 2               VREF2(2)
      GND                                                                      GND
LEFT                                                                                     RIGHT
      VCCIO6                                                                   VCCIO3
      V REF1(6)                   Bank 6                  Bank 3               VREF1(3)
      V REF2(6)                                                                VREF2(3)
      GND                                                                      GND

                                          Bank 5  Bank 4

                                  VCCIO5
                                       VREF1(5)
                                            VREF2(5)
                                                  GND
                                                          VCCIO4
                                                               VREF1(4)
                                                                    VREF2(4)
                                                                          GND

                                                                                   BOTTOM

LatticeECP/EC devices contain two types of sysI/O buffer pairs.

1. Top and Bottom sysI/O Buffer Pairs (Single-Ended Outputs Only)
     The sysI/O buffer pairs in the top and bottom banks of the device consist of two single-ended output drivers
     and two sets of single-ended input buffers (both ratioed and referenced). The referenced input buffer can also
     be configured as a differential input.

     The two pads in the pair are described as "true" and "comp", where the true pad is associated with the positive
     side of the differential input buffer and the comp (complementary) pad is associated with the negative side of
     the differential input buffer.

     Only the I/Os on the top and bottom banks have programmable PCI clamps. These I/O banks also support hot
     socketing with IDK less than 1mA. Note that the PCI clamp is enabled after VCC, VCCAUX and VCCIO are at valid
     operating levels and the device has been configured.

2. Left and Right sysI/O Buffer Pairs (Differential and Single-Ended Outputs)
     The sysI/O buffer pairs in the left and right banks of the device consist of two single-ended output drivers, two
     sets of single-ended input buffers (both ratioed and referenced) and one differential output driver. The refer-
     enced input buffer can also be configured as a differential input. In these banks the two pads in the pair are
     described as "true" and "comp", where the true pad is associated with the positive side of the differential I/O,
     and the comp (complementary) pad is associated with the negative side of the differential I/O.

     Only the left and right banks have LVDS differential output drivers. See the IDK specification for I/O leakage cur-
     rent during power-up.

                                                                         2-29
Lattice Semiconductor                                                             Architecture
                                                    LatticeECP/EC Family Data Sheet

Typical I/O Behavior During Power-up

The internal power-on-reset (POR) signal is deactivated when VCC and VCCAUX have reached satisfactory levels.
After the POR signal is deactivated, the FPGA core logic becomes active. It is the user's responsibility to ensure
that all other VCCIO banks are active with valid input logic levels to properly control the output logic states of all the
I/O banks that are critical to the application. For more information about controlling the output logic state with valid
input logic levels during power-up in LatticeECP/EC devices, see the list of technical documentation at the end of
this data sheet.

The VCC and VCCAUX supply the power to the FPGA core fabric, whereas the VCCIO supplies power to the I/O buff-
ers. In order to simplify system design while providing consistent and predictable I/O behavior, it is recommended
that the I/O buffers be powered-up prior to the FPGA core fabric. VCCIO supplies should be powered-up before or
together with the VCC and VCCAUX supplies.

Supported Standards

The LatticeECP/EC sysI/O buffer supports both single-ended and differential standards. Single-ended standards
can be further subdivided into LVCMOS, LVTTL and other standards. The buffers support the LVTTL, LVCMOS 1.2,
1.5, 1.8, 2.5 and 3.3V standards. In the LVCMOS and LVTTL modes, the buffer has individually configurable
options for drive strength, bus maintenance (weak pull-up, weak pull-down, or a bus-keeper latch) and open drain.
Other single-ended standards supported include SSTL and HSTL. Differential standards supported include LVDS,
BLVDS, LVPECL, RSDS, differential SSTL and differential HSTL. Tables 2-13 and 2-14 show the I/O standards
(together with their supply and reference voltages) supported by the LatticeECP/EC devices. For further informa-
tion about utilizing the sysI/O buffer to support a variety of standards please see the the list of technical information
at the end of this data sheet.

Table 2-13. Supported Input Standards

            Input Standard             VREF (Nom.)                             VCCIO1 (Nom.)
Single Ended Interfaces
                                                                                       --
LVTTL                                  --                                              --
                                                                                       --
LVCMOS332                              --                                             1.8
                                                                                      1.5
LVCMOS252                              --                                              --
                                                                                      3.3
LVCMOS18                               --                                              --
                                                                                       --
LVCMOS15                               --                                              --
                                                                                       --
LVCMOS122                              --                                              --
                                                                                       --
PCI                                    --                                              --

HSTL18 Class I, II                     0.9                                             --
                                                                                       --
HSTL18 Class III                       1.08                                            --
                                                                                       --
HSTL15 Class I                         0.75                                            --
                                                                                       --
HSTL15 Class III                       0.9

SSTL3 Class I, II                      1.5

SSTL2 Class I, II                      1.25

SSTL18 Class I                         0.9

Differential Interfaces

Differential SSTL18 Class I            --

Differential SSTL2 Class I, II         --

Differential SSTL3 Class I, II         --

Differential HSTL15 Class I, III       --

Differential HSTL18 Class I, II, III   --

LVDS, LVPECL, BLVDS, RSDS              --

1. When not specified VCCIO can be set anywhere in the valid operating range.
2. JTAG inputs do not have a fixed threshold option and always follow VCCJ.

                                       2-30
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                                                        LatticeECP/EC Family Data Sheet

Table 2-14. Supported Output Standards                             Drive      VCCIO (Nom.)

                             Output Standard      4mA, 8mA, 12mA, 16mA, 20mA         3.3
          Single-ended Interfaces                 4mA, 8mA, 12mA 16mA, 20mA          3.3
          LVTTL                                   4mA, 8mA, 12mA, 16mA, 20mA         2.5
          LVCMOS33                                                                   1.8
          LVCMOS25                                    4mA, 8mA, 12mA, 16mA           1.5
          LVCMOS18                                              4mA, 8mA             1.2
          LVCMOS15                                              2mA, 6mA             --
          LVCMOS12                                                                   --
          LVCMOS33, Open Drain                    4mA, 8mA, 12mA 16mA, 20mA          --
          LVCMOS25, Open Drain                    4mA, 8mA, 12mA 16mA, 20mA          --
          LVCMOS18, Open Drain                                                       --
          LVCMOS15, Open Drain                         4mA, 8mA, 12mA 16mA           3.3
          LVCMOS12, Open Drain                                  4mA, 8mA             1.8
          PCI33                                                 2mA, 6mA             1.5
          HSTL18 Class I, II, III                                   N/A              3.3
          HSTL15 Class I, III                                       N/A              2.5
          SSTL3 Class I, II                                         N/A              1.8
          SSTL2 Class I, II                                         N/A
          SSTL18 Class I                                            N/A              3.3
          Differential Interfaces                                   N/A              2.5
          Differential SSTL3, Class I, II                                            1.8
          Differential SSTL2, Class I, II                           N/A              1.8
          Differential SSTL18, Class I                              N/A              1.5
          Differential HSTL18, Class I, II, III                     N/A              2.5
          Differential HSTL15, Class I, III                         N/A              2.5
          LVDS                                                      N/A              3.3
          BLVDS1                                                    N/A              2.5
          LVPECL1                                                   N/A
          RSDS1                                                     N/A
            1. Emulated with external resistors.                    N/A

Hot Socketing

The LatticeECP/EC devices have been carefully designed to ensure predictable behavior during power-up and
power-down. Power supplies can be sequenced in any order. During power up and power-down sequences, the
I/Os remain in tristate until the power supply voltage is high enough to ensure reliable operation. In addition,
leakage into I/O pins is controlled within specified limits, this allows for easy integration with the rest of the sys-
tem. These capabilities make the LatticeECP/EC ideal for many multiple power supply and hot-swap applica-
tions.

Configuration and Testing

The following section describes the configuration and testing features of the LatticeECP/EC devices.

IEEE 1149.1-Compliant Boundary Scan Testability

All LatticeECP/EC devices have boundary scan cells that are accessed through an IEEE 1149.1 compliant test
access port (TAP). This allows functional testing of the circuit board, on which the device is mounted, through a
serial scan path that can access all critical logic nodes. Internal registers are linked internally, allowing test data to

                                                  2-31
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                             LatticeECP/EC Family Data Sheet

be shifted in and loaded directly onto test nodes, or test data to be captured and shifted out for verification. The test
access port consists of dedicated I/Os: TDI, TDO, TCK and TMS. The test access port has its own supply voltage
VCCJ and can operate with LVCMOS3.3, 2.5, 1.8, 1.5 and 1.2 standards.

For more details on boundary scan test, please see information regarding additional technical documentation at
the end of this data sheet.

Device Configuration

All LatticeECP/EC devices contain two possible ports that can be used for device configuration. The test access
port (TAP), which supports bit-wide configuration, and the sysCONFIG port that supports both byte-wide and serial
configuration.

The TAP supports both the IEEE Std. 1149.1 Boundary Scan specification and the IEEE Std. 1532 In-System Con-
figuration specification. The sysCONFIG port is a 20-pin interface with six of the I/Os used as dedicated pins and
the rest being dual-use pins (please refer to TN1053 for more information about using the dual-use pins as general
purpose I/O). There are four configuration options for LatticeECP/EC devices:

1. Industry standard SPI memories.

2. Industry standard byte wide flash and ispMACH 4000 for control/addressing.

3. Configuration from system microprocessor via the configuration bus or TAP.

4. Industry standard FPGA board memory.

On power-up, the FPGA SRAM is ready to be configured with the sysCONFIG port active. The IEEE 1149.1 serial
mode can be activated any time after power-up by sending the appropriate command through the TAP port. Once a
configuration port is selected, that port is locked and another configuration port cannot be activated until the next
power-up sequence.

For more information about device configuration, please see the list of technical documentation at the end of this
data sheet.

Internal Logic Analyzer Capability (ispTRACY)

All LatticeECP/EC devices support an internal logic analyzer diagnostic feature. The diagnostic features provide
capabilities similar to an external logic analyzer, such as programmable event and trigger condition and deep trace
memory. This feature is enabled by Lattice's ispTRACY. The ispTRACY utility is added into the user design at com-
pile time.

For more information about ispTRACY, please see information regarding additional technical documentation at the
end of this data sheet.

External Resistor

LatticeECP/EC devices require a single external, 10K ohm +/- 1% value between the XRES pin and ground.
Device configuration will not be completed if this resistor is missing. There is no boundary scan register on the
external resistor pad.

                       2-32
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Oscillator

Every LatticeECP/EC device has an internal CMOS oscillator which is used to derive a master clock for configura-
tion. The oscillator and the master clock run continuously. The default value of the master clock is 2.5MHz. Table 2-
15 lists all the available Master Clock frequencies. When a different Master Clock is selected during the design pro-
cess, the following sequence takes place:

1. User selects a different Master Clock frequency.

2. During configuration the device starts with the default (2.5MHz) Master Clock frequency.

3. The clock configuration settings are contained in the early configuration bit stream.

4. The Master Clock frequency changes to the selected frequency once the clock configuration bits are received.

For further information about the use of this oscillator for configuration, please see the list of technical documenta-
tion at the end of this data sheet.

Table 2-15. Selectable Master Clock (CCLK) Frequencies During Configuration

                       CCLK (MHz)  CCLK (MHz)              CCLK (MHz)
                             2.5*         13                      45
                             4.3          15                      51
                             5.4          20                      55
                             6.9          26                      60
                             8.1          30                     130
                             9.2          34                      --
                            10.0          41                      --

Density Shifting

The LatticeECP/EC family has been designed to ensure that different density devices in the same package have
the same pin-out. Furthermore, the architecture ensures a high success rate when performing design migration
from lower density parts to higher density parts. In many cases, it is also possible to shift a lower utilization design
targeted for a high-density device to a lower density device. However, the exact details of the final resource utiliza-
tion will impact the likely success in each case.

                                                     2-33
                                          LatticeECP/EC Family Data Sheet
                                          DC and Switching Characteristics

February 2008                                                                                                               Data Sheet

Absolute Maximum Ratings1, 2, 3

Supply Voltage VCC . . . . . . . . . . . . . . . . . . . -0.5 to 1.32V
Supply Voltage VCCAUX . . . . . . . . . . . . . . . . -0.5 to 3.75V
Supply Voltage VCCJ . . . . . . . . . . . . . . . . . . -0.5 to 3.75V
Output Supply Voltage VCCIO . . . . . . . . . . . -0.5 to 3.75V
Dedicated Input Voltage Applied4 . . . . . . . . -0.5 to 4.25V
I/O Tristate Voltage Applied 4 . . . . . . . . . . . . -0.5 to 3.75V

Storage Temperature (Ambient) . . . . . . . . . -65 to 150C

Junction Temp. (Tj). . . . . . . . . . . . . . . . . . . . . . . . +125C

1. Stress above those listed under the "Absolute Maximum Ratings" may cause permanent damage to the device. Functional operation of the
    device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

2. Compliance with the Lattice Thermal Management document is required.
3. All voltages referenced to GND.
4. Overshoot and undershoot of -2V to (VIHMAX + 2) volts is permitted for a duration of <20ns.

Recommended Operating Conditions

Symbol                                    Parameter                              Min.  Max. Units

VCC        Core Supply Voltage                                                   1.14  1.26                                 V

VCCAUX3    Auxiliary Supply Voltage                                              3.135 3.465                                V

VCCPLL     PLL Supply Voltage for ECP/EC33                                       1.14  1.26                                 V

VCCIO1, 2  I/O Driver Supply Voltage                                             1.140 3.465                                V

VCCJ1      Supply Voltage for IEEE 1149.1 Test Access Port                       1.140 3.465                                V

tJCOM      Junction Commercial Operation                                         0               85                         C

tJIND      Junction Industrial Operation                                         -40   100                                  C

1. If VCCIO or VCCJ is set to 1.2V, they must be connected to the same power supply as VCC. If VCCIO or VCCJ is set to 3.3V, they must be con-
    nected to the same power supply as VCCAUX.

2. See recommended voltages by I/O standard in subsequent table.

3. VCCAUX ramp rate must not exceed 3mV/s for commercial and 0.6 mV/s for industrial device operations during power up when transition-
    ing between 0.8V and 1.8V.

Hot Socketing Specifications1, 2, 3, 4

Symbol               Parameter                       Condition             Min.  Typ.  Max.                                 Units

Top and Bottom General Purpose sysI/Os (Banks 0, 1, 4 and 5), JTAG and Dedicated sysCONFIG Pins                              A

IDK_TB     Input or I/O Leakage Current     0  VIN  VIH (MAX.)             --    -- +/-1000                                  A
                                                                                                                             mA
Left and Right General Purpose sysI/Os (Banks 2, 3, 6 and 7)

IDK_LR     Input or I/O Leakage Current     VIN  VCCIO                     --    -- +/-1000
                                            VIN > VCCIO
                                                                           --    35              --

1. Insensitive to sequence of VCC, VCCAUX and VCCIO. However, assumes monotonic rise/fall rates for VCC, VCCAUX and VCCIO.
2. 0  VCC  VCC (MAX), 0  VCCIO  VCCIO (MAX) or 0  VCCAUX  VCCAUX (MAX).
3. IDK is additive to IPU, IPW or IBH.
4. LVCMOS and LVTTL only.

2008 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand
or product names are trademarks or registered trademarks of their respective holders. The specifications and information herein are subject to change without notice.

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DC Electrical Characteristics

                                       Over Recommended Operating Conditions

Symbol     Parameter                     Condition                              Min.       Typ.  Max. Units

IIL, IIH1  Input or I/O Leakage          0  VIN  (VCCIO - 0.2V)                 --         --    10      A
IIH1, 3    Input or I/O High Leakage     (VCCIO - 0.2V)  VIH  3.6V
                                                                                --         --    40      A

IPU        I/O Active Pull-up Current    0  VIN  0.7 VCCIO                      -30        --    -150    A

IPD        I/O Active Pull-down Current  VIL (MAX)  VIN  VIH (MAX)              30         --    150     A

IBHLS Bus Hold Low sustaining current VIN = VIL (MAX)                           30         --    --      A

IBHHS Bus Hold High sustaining current VIN = 0.7VCCIO                           -30        --    --      A

IBHLO Bus Hold Low Overdrive current 0  VIN  VIH (MAX)                          --         --    150     A

IBHLH Bus Hold High Overdrive current 0  VIN  VIH (MAX)                         --         --    -150    A

VBHT Bus Hold trip Points                0  VIN  VIH (MAX)                      VIL (MAX)  -- VIH (MIN)  V

C1         I/O Capacitance2              VCCIO = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V,  --         8     --      pf
                                         VCC = 1.2V, VIO = 0 to VIH (MAX)

C2         Dedicated Input Capacitance2  VCCIO = 3.3V, 2.5V, 1.8V, 1.5V, 1.2V,  --         6     --      pf
                                         VCC = 1.2V, VIO = 0 to VIH (MAX)

1. Input or I/O leakage current is measured with the pin configured as an input or as an I/O with the output driver tri-stated. It is not measured

    with the output driver active. Bus maintenance circuits are disabled.
2. TA 25oC, f = 1.0MHz
3. For top and bottom general purpose I/O pins, when VIH is higher than VCCIO, a transient current typically of 30ns in duration or less with a

    peak current of 6mA can occur on the high-to-low transition. For left and right I/O banks, VIH must be less than or equal to VCCIO.

                                                       3-2
Lattice Semiconductor                                             DC and Switching Characteristics
                                                                  LatticeECP/EC Family Data Sheet

Supply Current (Standby)1, 2, 3, 4

                                 Over Recommended Operating Conditions

Symbol  Parameter                                         Device        Typ.5                                                   Units
                                                                                                                                 mA
                                       LFEC1                            6                                                        mA
                                                                                                                                 mA
                                       LFEC3                            10                                                       mA
                                                                                                                                 mA
                                       LFECP6/LFEC6                     15                                                       mA
                                                                                                                                 mA
ICC     Core Power Supply Current      LFECP10/LFEC10                   25                                                       mA
                                                                                                                                 mA
                                       LFECP15/LFEC15                   35                                                       mA
                                                                                                                                 mA
                                       LFECP20/LFEC20                   60

                                       LFECP33/LFEC33                   85

ICCAUX Auxiliary Power Supply Current                                   15

ICCPLL PLL Power Supply Current                                         5

ICCIO Bank Power Supply Current6                                        2

ICCJ    VCCJ Power Supply Current                                       5

1. For further information about supply current, please see the list of technical documentation at the end of this data sheet.

2. Assumes all outputs are tristated, all inputs are configured as LVCMOS and held at the VCCIO or GND.
3. Frequency 0MHz.

4. Pattern represents a "blank" configuration data file.
5. TJ=25oC, power supplies at nominal voltage.
6. Per bank.

                                                     3-3
Lattice Semiconductor                                          DC and Switching Characteristics
                                                               LatticeECP/EC Family Data Sheet

Initialization Supply Current1, 2, 3, 4, 5, 6

                                   Over Recommended Operating Conditions

Symbol  Parameter                                     Devices             Typ.6                                                 Units
                                                                                                                                 mA
                                   LFEC1                                  25                                                     mA
                                                                                                                                 mA
                                   LFEC3                                  40                                                     mA
                                                                                                                                 mA
                                   LFECP6/LFEC6                           50                                                     mA
                                                                                                                                 mA
ICC     Core Power Supply Current  LFECP10/LFEC10                         60                                                     mA
                                                                                                                                 mA
                                   LFECP15/LFEC15                         70                                                     mA
                                                                                                                                 mA
                                   LFECP20/LFEC20                         150                                                    mA
                                                                                                                                 mA
                                   LFECP33/LFEC33                         220                                                    mA
                                                                                                                                 mA
                                   LFEC1                                  30                                                     mA
                                                                                                                                 mA
                                   LFEC3                                  30                                                     mA
                                                                                                                                 mA
                                   LFECP6/LFEC6                           30                                                     mA
                                                                                                                                 mA
ICCAUX Auxiliary Power Supply Current LFECP10/LFEC10                      35                                                     mA
                                                                                                                                 mA
                                   LFECP15/LFEC15                         35

                                   LFECP20/LFEC20                         40

                                   LFECP33/LFEC33                         40

ICCPLL PLL Power Supply Current                                           12

                                   LFEC1                                  4

                                   LFEC3                                  5

                                   LFECP6/LFEC6                           6

ICCIO Bank Power Supply Current7   LFECP10/LFEC10                         6

                                   LFECP15/LFEC15                         7

                                   LFECP20/LFEC20                         8

                                   LFECP33/LFEC33                         8

ICCJ    VCCJ Power Supply Current                                         20

1. Until DONE signal is active.

2. For further information about supply current, please see the list of technical documentation at the end of this data sheet.

3. Assumes all outputs are tristated, all inputs are configured as LVCMOS and held at the VCCIO or GND.
4. Frequency 0MHz.

5. Pattern represents typical design with 65% logic, 55% EBR, 10% routing utilization.
6. TJ=25oC, power supplies at nominal voltage.
7. Per bank.

                                                 3-4
Lattice Semiconductor                            DC and Switching Characteristics
                                                 LatticeECP/EC Family Data Sheet

sysI/O Recommended Operating Conditions

        Standard       Min.   VCCIO       Max.   Min.                                               VREF (V)  Max.
                               Typ.                                                                   Typ.      --
                                                                                                        --      --
LVCMOS 3.3             3.135  3.3         3.465  --                                                     --      --
                                                                                                        --      --
LVCMOS 2.5             2.375  2.5         2.625  --                                                     --      --
                                                                                                        --      --
LVCMOS 1.8             1.71   1.8         1.89   --                                                     --      --
                                                                                                        --
LVCMOS 1.5             1.425  1.5         1.575  --                                                   0.90    0.969
                                                                                                      1.25    1.35
LVCMOS 1.2             1.14   1.2         1.26   --                                                    1.5     1.7
                                                                                                      0.75     0.9
LVTTL                  3.135  3.3         3.465  --                                                    0.9      --
                                                                                                       0.9      --
PCI                    3.135  3.3         3.465  --                                                   1.08      --
                                                                                                        --      --
SSTL18 Class I         1.71   1.8         1.89   0.833                                                  --      --
                                                                                                        --      --
SSTL2 Class I, II      2.375  2.5         2.625  1.15                                                   --      --

SSTL3 Class I, II      3.135  3.3         3.465  1.3

HSTL15 Class I         1.425  1.5         1.575  0.68

HSTL15 Class III       1.425  1.5         1.575  --

HSTL 18 Class I, II    1.71   1.8         1.89   --

HSTL 18 Class III      1.71   1.8         1.89   --

LVDS                   2.375  2.5         2.625  --

LVPECL1                3.135  3.3         3.465  --

BLVDS1                 2.375  2.5         2.625  --

RSDS1                  2.375  2.5         2.625  --

1. Outputs are implemented with the addition of external resistors. VCCIO applies to outputs only.

                                     3-5
Lattice Semiconductor                                                 DC and Switching Characteristics
                                                                      LatticeECP/EC Family Data Sheet

sysI/O Single-Ended DC Electrical Characteristics

Input/Output           VIL                             VIH       VOL Max. VOH Min.  IOL1         IOH1
                                                                                    (mA)         (mA)
     Standard Min. (V) Max. (V)  Min. (V) Max. (V) (V)                (V)

LVCMOS 3.3       -0.3       0.8  2.0                        3.6  0.4  VCCIO - 0.4   20, 16, 12,  -20, -16, -12,
                                                                                        8, 4          -8, -4

                                                                 0.2  VCCIO - 0.2   0.1          -0.1

LVTTL            -0.3       0.8  2.0                        3.6  0.4  VCCIO - 0.4   20, 16, 12,  -20, -16, -12,
                                                                                        8, 4          -8, -4

                                                                 0.2  VCCIO - 0.2   0.1          -0.1

LVCMOS 2.5       -0.3       0.7  1.7                        3.6  0.4  VCCIO - 0.4   20, 16, 12,  -20, -16, -12,
                                                                                        8, 4          -8, -4

                                                                 0.2  VCCIO - 0.2   0.1          -0.1

LVCMOS 1.8       -0.3 0.35VCCIO 0.65VCCIO                   3.6  0.4  VCCIO - 0.4 16, 12, 8, 4 -16, -12, -8, -4

                                                                 0.2  VCCIO - 0.2   0.1          -0.1

LVCMOS 1.5       -0.3 0.35VCCIO 0.65VCCIO                   3.6  0.4  VCCIO - 0.4   8, 4         -8, -4
                                                                                                 -0.1
                                                                 0.2  VCCIO - 0.2   0.1

LVCMOS 1.2       -0.3  0.35VCC   0.65VCC                    3.6  0.4  VCCIO - 0.4   6, 2         -6, -2
                                                                                                 -0.1
                                                                 0.2  VCCIO - 0.2   0.1

PCI              -0.3  0.3VCCIO  0.5VCCIO                   3.6 0.1VCCIO 0.9VCCIO   1.5          -0.5

SSTL3 class I    -0.3 VREF - 0.2 VREF + 0.2                 3.6  0.7  VCCIO - 1.1   8            -8

SSTL3 class II   -0.3 VREF - 0.2 VREF + 0.2                 3.6  0.5  VCCIO - 0.9   16           -16

SSTL2 class I    -0.3 VREF - 0.18 VREF + 0.18 3.6                0.54 VCCIO - 0.62  7.6          -7.6

SSTL2 class II   -0.3 VREF - 0.18 VREF + 0.18 3.6                0.35 VCCIO - 0.43  15.2         -15.2

SSTL18 class I   -0.3 VREF - 0.125 VREF + 0.125 3.6              0.4  VCCIO - 0.4   6.7          -6.7

HSTL15 class I   -0.3 VREF - 0.1 VREF + 0.1                 3.6  0.4  VCCIO - 0.4   8            -8

HSTL15 class III -0.3 VREF - 0.1 VREF + 0.1 3.6                  0.4  VCCIO - 0.4   24           -8

HSTL18 class I   -0.3 VREF - 0.1 VREF + 0.1                 3.6  0.4  VCCIO - 0.4   9.6          -9.6

HSTL18 class II  -0.3 VREF - 0.1 VREF + 0.1                 3.6  0.4  VCCIO - 0.4   16           -16

HSTL18 class III -0.3 VREF - 0.1 VREF + 0.1 3.6                  0.4  VCCIO - 0.4   24           -8

1. The average DC current drawn by I/Os between GND connections, or between the last GND in an I/O bank and the end of an I/O bank, as

shown in the logic signal connections table shall not exceed n * 8mA. Where n is the number of I/Os between bank GND connections or

between the last GND in a bank and the end of a bank.

                                                            3-6
Lattice Semiconductor                                DC and Switching Characteristics
                                                     LatticeECP/EC Family Data Sheet

sysI/O Differential Electrical Characteristics

LVDS

                       Over Recommended Operating Conditions

Parameter   Parameter Description                        Test Conditions      Min.   Typ.  Max.   Units
Symbol                                                                         0     --    2.4     V
                                                100mV  VTHD                           --     --    mV
VINP, VINM  Input voltage                       200mV  VTHD                  +/-100  1.2    1.8     V
VTHD        Differential input threshold        350mV  VTHD                  VTHD/2  1.2    1.9     V
                                                Power on or power off        VTHD/2  1.2    2.0     V
VCM         Input common mode voltage           RT = 100 Ohm                 VTHD/2   --   +/-10   A
                                                RT = 100 Ohm                         1.38  1.60     V
IIN         Input current                       (VOP - VOM), RT = 100 Ohm       --   1.03    --     V
VOH         Output high voltage for VOP or VOM                                  --   350    450    mV
VOL         Output low voltage for VOP or VOM   (VOP + VOM)/2, RT = 100 Ohm   0.9V
VOD         Output voltage differential                                        250    --     50    mV
            Change in VOD between high and      VOD = 0V Driver outputs
VOD         low                                 shorted                         --   1.25  1.375    V
            Output voltage offset                                                     --     50    mV
VOS         Change in VOS between H and L                                    1.125
VOS                                                                             --    --     6     mA
            Output short circuit current
IOSD                                                                            --

                                                3-7
Lattice Semiconductor                                                                          DC and Switching Characteristics
                                                                                               LatticeECP/EC Family Data Sheet

Differential HSTL and SSTL

Differential HSTL and SSTL outputs are implemented as a pair of complementary single-ended outputs. All allow-
able single-ended output classes (class I and class II) are supported in this mode.

LVDS25E

The top and bottom side of LatticeECP/EC devices support LVDS outputs via emulated complementary LVCMOS
outputs in conjunction with a parallel resistor across the driver outputs. The scheme shown in

Figure 3-1 is one possible solution for point-to-point signals.

Figure 3-1. LVDS25E Output Termination Example

                                                                       Bourns
                                                                  CAT16-LV4F12

VCCIO = 2.5V (5%)

                                  RS=165 ohms
                                  (1%)

VCCIO = 2.5V (5%)                                                              RD = 140 ohms  RD = 100 ohms              -
                                                                                (1%)          (1%)                      +
                                  RS=165 ohms
                                  (1%)

                           Transmission line, Zo = 100 ohm differential                                 OFF-chip ON-chip
ON-chip OFF-chip

Table 3-1. LVDS25E DC Conditions

    Parameter                          Description                                             Typical        Units
                       Output high voltage                                                       1.42           V
VOH                    Output low voltage                                                        1.08           V
VOL                    Output differential voltage                                               0.35           V
VOD                    Output common mode voltage                                                1.25           V
VCM                    Back impedance                                                            100            
ZBACK

                                                                                3-8
Lattice Semiconductor                                                DC and Switching Characteristics
                                                                     LatticeECP/EC Family Data Sheet

BLVDS

The LatticeECP/EC devices support BLVDS standard. This standard is emulated using complementary LVCMOS
outputs in conjunction with a parallel external resistor across the driver outputs. BLVDS is intended for use when
multi-drop and bi-directional multi-point differential signaling is required. The scheme shown in Figure 3-2 is one
possible solution for bi-directional multi-point differential signals.

Figure 3-2. BLVDS Multi-point Output Example

                       Heavily loaded backplane, effective Zo ~ 45 to 90 ohms differential

2.5V                                                                                                         2.5V

                       80 45-90 ohms                                    45-90 ohms
                                                                                     80

2.5V                                                                                                         2.5V
                      80

                                 80   80               . . . 80         80

+                                                                                                            -
                                                                                                             +
-

                          2.5V       2.5V       + -                                                -
                                                                                                +
                                                       2.5V           2.5V

Table 3-2. BLVDS DC Conditions1

                          Over Recommended Operating Conditions

                                                                     Typical

      Parameter                      Description             Zo = 45 Zo = 90                          Units
                                                                                                      ohm
   ZOUT                   Output impedance                       100        100                       ohm
                                                                                                      ohm
   RTLEFT                 Left end termination                   45           90
                                                                                                        V
   RTRIGHT                Right end termination                  45           90                        V
                                                                                                        V
   VOH                    Output high voltage                    1.375      1.48                        V
                                                                                                       mA
   VOL                    Output low voltage                     1.125      1.02

   VOD                    Output differential voltage            0.25       0.46

   VCM                    Output common mode voltage             1.25       1.25

   IDC                    DC output current                      11.2       10.2

   1. For input buffer, see LVDS table.

                                                  3-9
Lattice Semiconductor                                  DC and Switching Characteristics
                                                       LatticeECP/EC Family Data Sheet

LVPECL

The LatticeECP/EC devices support differential LVPECL standard. This standard is emulated using complemen-
tary LVCMOS outputs in conjunction with a parallel resistor across the driver outputs. The LVPECL input standard
is supported by the LVDS differential input buffer. The scheme shown in Figure 3-3 is one possible solution for
point-to-point signals.

Figure 3-3. Differential LVPECL

     3.3V

                                  100 ohms

                                                                                           +

     3.3V                                   ~150 ohms  100 ohms                            -

                                  100 ohms

                                             Transmission line, Zo = 100 ohm differential

                       Off-chip

Table 3-3. LVPECL DC Conditions1

                       Over Recommended Operating Conditions

Parameter                         Description          Typical   Units
                                                         100     ohm
ZOUT                   Output impedance                  150     ohm
                                                         100     ohm
RP                     Driver parallel resistor          2.03
                                                         1.27      V
RT                     Receiver termination              0.76      V
                                                         1.65      V
VOH                    Output high voltage               85.7      V
                                                         12.7    ohm
VOL                    Output low voltage                         mA

VOD                    Output differential voltage

VCM                    Output common mode voltage

ZBACK                  Back impedance

IDC                    DC output current

1. For input buffer, see LVDS table.

For further information about LVPECL, BLVDS and other differential interfaces please see the list of technical infor-
mation at the end of this data sheet.

                                                 3-10
Lattice Semiconductor                                         DC and Switching Characteristics
                                                              LatticeECP/EC Family Data Sheet

RSDS

The LatticeECP/EC devices support differential RSDS standard. This standard is emulated using complementary
LVCMOS outputs in conjunction with a parallel resistor across the driver outputs. The RSDS input standard is sup-
ported by the LVDS differential input buffer. The scheme shown in Figure 3-4 is one possible solution for RSDS
standard implementation. Use LVDS25E mode with suggested resistors for RSDS operation. Resistor values in
Figure 3-4 are industry standard values for 1% resistors.

Figure 3-4. RSDS (Reduced Swing Differential Standard)

                            VCCIO = 2.5V

                               294

VCCIO = 2.5V                                        Zo = 100                     +
                             294    121
                                                                       100       -

   On-chip                                                             Off-chip

  Emulated
RSDS Buffer

Table 3-4. RSDS DC Conditions

  Parameter                                   Description     Typical  Units
                               Output impedance                  20    ohm
ZOUT                           Driver series resistor           294    ohm
RS                             Driver parallel resistor         121    ohm
RP                             Receiver termination             100    ohm
RT                             Output high voltage              1.35
VOH                            Output low voltage               1.15     V
VOL                            Output differential voltage      0.20     V
VOD                            Output common mode voltage       1.25     V
VCM                            Back impedance                            V
ZBACK                          DC output current               101.5   ohm
IDC                                                             3.66    mA

                                    3-11
Lattice Semiconductor                           DC and Switching Characteristics
                                                LatticeECP/EC Family Data Sheet

Typical Building Block Function Performance

Pin-to-Pin Performance (LVCMOS25 12mA Drive)

                     Function        -5 Timing  Units
Basic Functions
16-bit decoder                           5.5      ns
32-bit decoder                           6.9      ns
64-bit decoder                           7.1      ns
4:1 MUX                                  4.3      ns
8:1 MUX                                  4.7      ns
16:1 MUX                                 5.0      ns
32:1 MUX                                 5.5      ns

Register-to-Register Performance1

                Function             -5 Timing  Units

Basic Functions

16 bit decoder                       410        MHz

32 bit decoder                       283        MHz

64 bit decoder                       272        MHz

4:1 MUX                              613        MHz

8:1 MUX                              565        MHz

16:1 MUX                             526        MHz

32:1 MUX                             442        MHz

8-bit adder                          363        MHz

16-bit adder                         353        MHz

64-bit adder                         196        MHz

16-bit counter                       414        MHz

32-bit counter                       317        MHz

64-bit counter                       216        MHz

64-bit accumulator                   178        MHz

Embedded Memory Functions

256x36 Single Port RAM               280        MHz

512x18 True-Dual Port RAM            280        MHz

Distributed Memory Functions

16x2 Single Port RAM                 460        MHz

64x2 Single Port RAM                 375        MHz

128x4 Single Port RAM                294        MHz

32x2 Pseudo-Dual Port RAM            392        MHz

64x4 Pseudo-Dual Port RAM            332        MHz

DSP Function2

9x9 Pipelined Multiply/Accumulate    242        MHz

18x18 Pipelined Multiply/Accumulate  238        MHz

36x36 Pipelined Multiply             235        MHz

1. These timing numbers were generated using the ispLEVER design tool. Exact performance may vary with design and tool version. The tool
    uses internal parameters that have been characterized but are not tested on every device.

2. Applies to LatticeECP devices only.
Timing v.G 0.30

                                     3-12
Lattice Semiconductor                     DC and Switching Characteristics
                                          LatticeECP/EC Family Data Sheet

Derating Timing Tables

Logic Timing provided in the following sections of the data sheet and the ispLEVER design tools are worst-case
numbers in the operating range. Actual delays at nominal temperature and voltage for best-case process, can be
much better than the values given in the tables. To calculate logic timing numbers at a particular temperature and
voltage multiply the noted numbers with the derating factors provided below.

The junction temperature for the FPGA depends on the power dissipation by the device, the package thermal char-
acteristics (JA), and the ambient temperature, as calculated with the following equation:

                                                       TJMAX = TAMAX + (Power * JA)

The user must determine this temperature and then use it to determine the derating factor based on the following
derating tables: TJ C.

Table 3-5. Delay Derating Table for Internal Blocks

    TJ C                 TJ C           Power Supply Voltage
Commercial             Industrial
                                   1.14V  1.2V                  1.26V
       --                  -40
       --                  -25     0.82   0.77                  0.71
       0                    20
      25                    45     0.82   0.76                  0.71
      85                   105
                                   0.89   0.83                  0.78

                                   0.93   0.87                  0.81

                                   1.00   0.94                  0.89

                                   3-13
Lattice Semiconductor                                                        DC and Switching Characteristics
                                                                             LatticeECP/EC Family Data Sheet

LatticeECP/EC External Switching Characteristics

                               Over Recommended Operating Conditions

                                                                    -5              -4         -3
                                                                             Min. Max.  Min. Max.
Parameter        Description                      Device Min. Max.                                 Units

General I/O Pin Parameters (Using Primary Clock without PLL)1                                        ns
                                                                                                     ns
                                                  LFEC1         -- 5.09       -- 6.11    -- 7.13     ns
                                                                              -- 6.85    -- 7.99     ns
                                                  LFEC3         -- 5.71       -- 6.72    -- 7.84     ns
                                                                              -- 6.57    -- 7.66     ns
                                                  LFEC6         -- 5.60       -- 6.81    -- 7.94     ns
                                                                              -- 7.07    -- 8.25     ns
tCO7             Clock to Output - PIO Output     LFEC10        -- 5.47       -- 7.42    -- 8.66     ns
                 Register                                                    -0.10 --   -0.12 --     ns
                                                                             -0.84 --   -0.98 --     ns
                                                  LFEC15        -- 5.67      -0.76 --   -0.89 --     ns
                                                                             -0.52 --   -0.61 --     ns
                                                  LFEC20        -- 5.89      -0.84 --   -0.98 --     ns
                                                                             -1.06 --   -1.24 --     ns
                                                  LFEC33        -- 6.19      -1.34 --   -1.56 --     ns
                                                                             2.62 --    3.06 --      ns
                                                  LFEC1   -0.08 --           3.36 --    3.92 --      ns
                                                                             3.23 --    3.77 --      ns
                                                  LFEC3   -0.70 --           3.08 --    3.59 --      ns
                                                                             3.32 --    3.87 --      ns
                                                  LFEC6   -0.63 --           3.58 --    4.18 --      ns
                                                                             3.93 --    4.59 --      ns
tSU7             Clock to Data Setup - PIO Input  LFEC10  -0.43         --   4.03 --    4.70 --      ns
                 Register                                                    3.29 --    3.84 --      ns
                                                                             3.37 --    3.93 --      ns
                                                  LFEC15 -0.70 --            3.61 --    4.21 --      ns
                                                                             3.29 --    3.83 --      ns
                                                  LFEC20 -0.88 --            3.07 --    3.58 --      ns
                                                                             2.79 --    3.25 --      ns
                                                  LFEC33 -1.12 --            -1.57 --   -1.83 --     ns
                                                                             -0.83 --   -0.97 --     ns
                                                  LFEC1   2.19 --            -0.96 --   -1.12 --     ns
                                                                             -1.12 --   -1.30 --     ns
                                                  LFEC3   2.80 --            -0.88 --   -1.02 --     ns
                                                                             -0.61 --   -0.71 --
                                                  LFEC6   2.69 --            -0.26 --   -0.30 --   Mhz

tH7              Clock to Data Hold - PIO Input   LFEC10  2.56 --                                    UI
                 Register                                                                            UI

                                                  LFEC15  2.76          --

                                                  LFEC20  2.99          --

                                                  LFEC33  3.28          --

                                                  LFEC1   3.36 --

                                                  LFEC3   2.74 --

                                                  LFEC6   2.81 --

tSU_DEL7         Clock to Data Setup - PIO Input  LFEC10  3.01          --
                 Register with Data Input Delay

                                                  LFEC15  2.74          --

                                                  LFEC20  2.56          --

                                                  LFEC33  2.32          --

                                                  LFEC1   -1.31 --

                                                  LFEC3   -0.70 --

                                                  LFEC6   -0.80 --

              7  Clock to Data Hold - PIO Input   LFEC10 -0.93 --
                 Register with Input Data Delay
tH_DEL

                                                  LFEC15 -0.73 --

                                                  LFEC20 -0.51 --

                                                  LFEC33 -0.22 --

fMAX_IO2         Clock Frequency of I/O and PFU   All           --      420  --  378    --  340
                 Register

DDR I/O Pin Parameters3, 4, 5

tDVADQ           Data Valid After DQS (DDR Read) All       -- 0.19            -- 0.19    -- 0.19
tDVEDQ           Data Hold After DQS (DDR Read) All       0.67 --            0.67 --    0.67 --

                                                          3-14
Lattice Semiconductor                                                                           DC and Switching Characteristics
                                                                                                LatticeECP/EC Family Data Sheet

LatticeECP/EC External Switching Characteristics (Continued)

                                  Over Recommended Operating Conditions

                                                                                       -5           -4           -3

Parameter  Description                       Device Min. Max. Min. Max. Min. Max. Units

tDQVBS     Data Valid Before DQS             All                               0.20 -- 0.20 -- 0.20 --                    UI

tDQVAS     Data Valid After DQS              All                               0.20 -- 0.20 -- 0.20 --                    UI

fMAX_DDR DDR Clock Frequency                 All                               95          200  95      166  95      133 MHz

Primary and Secondary Clock6

fMAX_PRI2  Frequency for Primary Clock Tree All                                --          420  --      378  --      340 MHz
tW_PRI
           Clock Pulse Width for Primary     All                               1.19 -- 1.19 -- 1.19 --                    ns
           Clock

tSKEW_PRI  Primary Clock Skew within an I/O  All                               --          250  --      300  --      350  ps
           Bank

1. General timing numbers based on LVCMOS2.5V, 12 mA. Loading of 0 pF.
2. Using LVDS I/O standard.
3. DDR timing numbers based on SSTL I/O.
4. DDR specifications are characterized but not tested.
5. UI is average bit period.
6. Based on a single primary clock.
7. These timing numbers were generated using ispLEVER design tool. Exact performance may vary with design and tool version. The tool

    uses internal parameters that have been characterized but are not tested on every device.
Timing v.G 0.30

Figure 3-5. DDR Timings

                                              DQ and DQS Read Timings

           DQS

           DQ

                                                     tDVADQ
                                                             tDVEDQ

           DQ and DQS Write Timings
           DQS

           DQ

                                                                       tDQVBS

                                                                               tDQVAS

                                                                       3-15
Lattice Semiconductor                                         DC and Switching Characteristics
                                                              LatticeECP/EC Family Data Sheet

LatticeECP/EC Internal Switching Characteristics

                                 Over Recommended Operating Conditions

Parameter                        Description                         -5         -4         -3  Units
                                                              Min. Max.  Min. Max.  Min. Max.
PFU/PFF Logic Mode Timing                                                                        ns
                                                               -- 0.25    -- 0.31    -- 0.36     ns
tLUT4_PFU    LUT4 Delay (A to D Inputs to F Output)            -- 0.40    -- 0.48    -- 0.56     ns
                                                               -- 0.81    -- 0.98    -- 1.14     ns
tLUT6_PFU    LUT6 Delay (A to D Inputs to OFX Output)         0.12 --    0.14 --    0.16 --      ns
                                                              -0.05 --   -0.06 --   -0.06 --     ns
tLSR_PFU     Set/Reset to Output of PFU                       0.12 --    0.14 --    0.16 --      ns
                                                              -0.03 --   -0.03 --   -0.04 --     ns
tSUM_PFU     Clock to Mux (M0,M1) Input Setup Time             -- 0.36    -- 0.44    -- 0.51     ns
                                                               -- 0.48    -- 0.58    -- 0.68     ns
tHM_PFU      Clock to Mux (M0,M1) Input Hold Time              -- 0.50    -- 0.60    -- 0.69
                                                                                                 ns
tSUD_PFU     Clock to D Input Setup Time                       -- 0.36    -- 0.44    -- 0.51     ns
                                                              -0.20 --   -0.24 --   -0.28 --     ns
tHD_PFU      Clock to D Input Hold time                       0.26 --    0.31 --    0.36 --      ns
                                                              -0.51 --   -0.62 --   -0.72 --     ns
tCK2Q_PFU    Clock to Q Delay, D-type Register Configuration  0.64 --    0.77 --    0.90 --      ns
                                                              -0.24 --   -0.29 --   -0.34 --     ns
tLE2Q_PFU    Clock to Q Delay Latch Configuration             0.30 --    0.36 --    0.42 --
                                                                                                 ns
tLD2Q_PFU    D to Q Throughput Delay when Latch is Enabled     -- 0.56    -- 0.67    -- 0.78     ns
                                                               -- 1.92    -- 2.31    -- 2.69
PFU Dual Port Memory Mode Timing                                                                 ns
                                                              0.90 --    1.08 --    1.26 --      ns
tCORAM_PFU   Clock to Output                                  0.62 --    0.74 --    0.87 --      ns
tSUDATA_PFU  Data Setup Time                                   -- 0.33    -- 0.40    -- 0.46     ns
tHDATA_PFU   Data Hold Time                                   -0.10 --   -0.12 --   -0.14 --     ns
tSUADDR_PFU  Address Setup Time                               0.12 --    0.14 --    0.17 --      ns
tHADDR_PFU   Address Hold Time                                0.18 --    0.21 --    0.25 --      ns
tSUWREN_PFU  Write/Read Enable Setup Time                     -0.15 --   -0.18 --   -0.21 --
tHWREN_PFU   Write/Read Enable Hold Time                                                         ns
PIC Timing                                                     -- 3.64    -- 4.37    -- 5.10     ns
                                                               -- 0.74    -- 0.88    -- 1.03     ns
PIO Input/Output Buffer Timing                                -0.29 --   -0.35 --   -0.41 --     ns
                                                              0.37 --    0.44 --    0.52 --      ns
tIN_PIO      Input Buffer Delay                               -0.29 --   -0.35 --   -0.41 --     ns
                                                              0.37 --    0.45 --    0.52 --      ns
tOUT_PIO     Output Buffer Delay                              -0.18 --   -0.22 --   -0.26 --     ns
                                                              0.23 --    0.28 --    0.33 --
IOLOGIC Input/Output Timing

tSUI_PIO     Input Register Setup Time (Data Before Clock)
tHI_PIO      Input Register Hold Time (Data after Clock)
tCOO_PIO     Output Register Clock to Output Delay
tSUCE_PIO    Input Register Clock Enable Setup Time
tHCE_PIO     Input Register Clock Enable Hold Time
tSULSR_PIO   Set/Reset Setup Time
tHLSR_PIO    Set/Reset Hold Time
EBR Timing

tCO_EBR      Clock to Output from Address or Data
tCOO_EBR     Clock to Output from EBR output Register
tSUDATA_EBR  Setup Data to EBR Memory
tHDATA_EBR   Hold Data to EBR Memory
tSUADDR_EBR  Setup Address to EBR Memory
tHADDR_EBR   Hold Address to EBR Memory
tSUWREN_EBR  Setup Write/Read Enable to EBR Memory
tHWREN_EBR   Hold Write/Read Enable to EBR Memory

                                                     3-16
Lattice Semiconductor                                                     DC and Switching Characteristics
                                                                          LatticeECP/EC Family Data Sheet

LatticeECP/EC Internal Switching Characteristics (Continued)

                       Over Recommended Operating Conditions

Parameter              Description                                               -5         -4         -3     Units
                                                                          Min. Max.  Min. Max.  Min. Max.       ns
tSUCE_EBR        Clock Enable Setup Time to EBR Output                                          0.25 --         ns
                 Register                                                 0.18 --    0.21 --    -0.20 --        ns
                                                                                                 -- 2.05
tHCE_EBR         Clock Enable Hold Time to EBR Output Register            -0.14 --   -0.17 --                   ns
tRSTO_EBR                                                                                                       ns
                 Reset To Output Delay Time from EBR Output                -- 1.47    -- 1.76
                 Register                                                                                       ns
                                                                          1.00 --    1.00 --                    ns
PLL Parameters                                                            1.00 --    1.00 --                    ns
                                                                                                                ns
tRSTREC          Reset Recovery to Rising Clock                           -0.38 --   -0.30 --   1.00 --         ns
                                                                          0.71 --    0.86 --    1.00 --         ns
tRSTSU           Reset Signal Setup Time                                  3.31 --    3.98 --                    ns
                                                                          0.71 --    0.86 --                    ns
DSP Block Timing2, 3                                                      5.54 --    6.64 --                    ns
                                                                          0.71 --    0.86 --                    ns
tSUI_DSP         Input Register Setup Time                                 -- 7.50    -- 9.00   -0.23    --     ns
                                                                           -- 4.66    -- 5.60   1.00     --
tHI_DSP          Input Register Hold Time                                  -- 1.47    -- 1.77   4.64     --
                                                                          -0.38 --   -0.30 --   1.00     --
tSUP_DSP         Pipeline Register Setup Time                             0.71 --    0.86 --    7.75     --
                                                                                                1.00     --
tHP_DSP          Pipeline Register Hold Time                                                     --    10.50
                                                                                                 --    6.53
tSUO_DSP4        Output Register Setup Time                                                      --    2.06
                                                                                                -0.23    --
tHO_DSP4         Output Register Hold Time                                                      1.00     --

tCOI_DSP4        Input Register Clock to Output Time

tCOP_DSP4        Pipeline Register Clock to Output Time

tCOO_DSP         Output Register Clock to Output Time

tSUADSUB         AdSub Input Register Setup Time

tHADSUB          AdSub Input Register Hold Time

1. Internal parameters are characterized but not tested on every device.

2. These parameters apply to LatticeECP devices only.

3. DSP Block is configured in Multiply Add/Sub 18 x 18 Mode.

4. These parameters include the Adder Subtractor block in the path.

Timing v.G 0.30

                                                              3-17
Lattice Semiconductor                                                              DC and Switching Characteristics
                                                                                   LatticeECP/EC Family Data Sheet
Timing Diagrams

PFU Timing Diagrams

Figure 3-6. Slice Single/Dual Port Write Cycle Timing

                                                                         CK

         WRE

         AD[3:0]      AD

         DI[1:0]      D

DO[1:0] Old Data                                                             D

Figure 3-7. Slice Single /Dual Port Read Cycle Timing

                                              WRE

AD[3:0]           AD

DO[1:0]  Old Data                                                               D

                          3-18
Lattice Semiconductor                                        DC and Switching Characteristics
EBR Memory Timing Diagrams                                   LatticeECP/EC Family Data Sheet

Figure 3-8. Read/Write Mode (Normal)

                      CLKA

CSA

WEA

ADA              A0                   A1      A0             A1                                                     A0
DIA
DOA              tSU tH

                 D0                   D1

                                                    tCO_EBR     tCO_EBR                                             tCO_EBR
                                                             D0
                                                                                                                D1           D0

Note: Input data and address are registered at the positive edge of the clock and output data appears after the positive edge of the clock.

Figure 3-9. Read/Write Mode with Input and Output Registers

                                 CLKA

      CSA

      WEA

           ADA           A0               A1        A0       A1                                                     A0
            DIA
DOA (Regs)       tSU tH

                         D0               D1

                                                                                                tCOO_EBR                tCOO_EBR
                             Mem(n) data from previous read
                                                                                                                D0           D1
                                                                    output is only updated during a read cycle

                                              3-19
Lattice Semiconductor                                                            DC and Switching Characteristics
                                                                                 LatticeECP/EC Family Data Sheet

Figure 3-10. Read Before Write (SP Read/Write on Port A, Input Registers Only)

CLKA

CSA

WEA                    A0                 A1                 A0                  A1                    A0
ADA
  DIA  tSU tH                                                                    D3
DOA                                                                                 tACCESS
                       D0                 D1                 D2                                    D1
                                                                                 D0
                           tACCESS                  tACCESS             tACCESS                        tACCESS
                                          old A0 Data        old A1 Data
                                                                                                   D1           D2

Note: Input data and address are registered at the positive edge of the clock and output data appears after the positive edge of the clock.

Figure 3-11. Write Through (SP Read/Write On Port A, Input Registers Only)

                         CLKA

                           CSA

WEA

ADA                       A0              A1                       Three consecutive writes to A0
DIA                    tSU tH
DOA                                       D1                                          A0
                          D0                   tACCESS
                                                             D2                  D3                D4
                                 tACCESS   D0
       Data from Prev Read                                         tACCESS                             tACCESS

               or Write                                      D1                  D2                D3           D4

Note: Input data and address are registered at the positive edge of the clock and output data appears after the positive edge of the clock.

                                                             3-20
Lattice Semiconductor                                       DC and Switching Characteristics
                                                            LatticeECP/EC Family Data Sheet

LatticeECP/EC Family Timing Adders1, 2, 3

                       Over Recommended Operating Conditions

      Buffer Type                        Description          -5     -4     -3   Units
Input Adjusters
LVDS25             LVDS                                     0.41   0.50   0.58     ns
BLVDS25            BLVDS                                    0.41   0.50   0.58     ns
LVPECL33           LVPECL                                   0.50   0.60   0.70     ns
HSTL18_I           HSTL_18 class I                          0.41   0.49   0.57     ns
HSTL18_II          HSTL_18 class II                         0.41   0.49   0.57     ns
HSTL18_III         HSTL_18 class III                        0.41   0.49   0.57     ns
HSTL18D_I          Differential HSTL 18 class I             0.37   0.44   0.52     ns
HSTL18D_II         Differential HSTL 18 class II            0.37   0.44   0.52     ns
HSTL18D_III        Differential HSTL 18 class III           0.37   0.44   0.52     ns
HSTL15_I           HSTL_15 class I                          0.40   0.48   0.56     ns
HSTL15_III         HSTL_15 class III                        0.40   0.48   0.56     ns
HSTL15D_I          Differential HSTL 15 class I             0.37   0.44   0.51     ns
HSTL15D_III        Differential HSTL 15 class III           0.37   0.44   0.51     ns
SSTL33_I           SSTL_3 class I                           0.46   0.55   0.64     ns
SSTL33_II          SSTL_3 class II                          0.46   0.55   0.64     ns
SSTL33D_I          Differential SSTL_3 class I              0.39   0.47   0.55     ns
SSTL33D_II         Differential SSTL_3 class II             0.39   0.47   0.55     ns
SSTL25_I           SSTL_2 class I                           0.43   0.51   0.60     ns
SSTL25_II          SSTL_2 class II                          0.43   0.51   0.60     ns
SSTL25D_I          Differential SSTL_2 class I              0.38   0.45   0.53     ns
SSTL25D_II         Differential SSTL_2 class II             0.38   0.45   0.53     ns
SSTL18_I           SSTL_18 class I                          0.40   0.48   0.56     ns
SSTL18D_I          Differential SSTL_18 class I             0.37   0.44   0.51     ns
LVTTL33            LVTTL                                    0.07   0.09   0.10     ns
LVCMOS33           LVCMOS 3.3                               0.07   0.09   0.10     ns
LVCMOS25           LVCMOS 2.5                               0.00   0.00   0.00     ns
LVCMOS18           LVCMOS 1.8                               0.07   0.09   0.10     ns
LVCMOS15           LVCMOS 1.5                               0.24   0.29   0.33     ns
LVCMOS12           LVCMOS 1.2                               1.27   1.52   1.77     ns
PCI33              PCI                                      0.07   0.09   0.10     ns
Output Adjusters
LVDS25E            LVDS 2.5 E                               0.12   0.14   0.17     ns
LVDS25             LVDS 2.5                                 -0.44  -0.53  -0.62    ns
BLVDS25            BLVDS 2.5                                0.33   0.40   0.46     ns
LVPECL33           LVPECL 3.3                               0.20   0.24   0.28     ns
HSTL18_I           HSTL_18 class I                          -0.10  -0.12  -0.14    ns
HSTL18_II          HSTL_18 class II                         0.06   0.07   0.08     ns
HSTL18_III         HSTL_18 class III                        0.15   0.19   0.22     ns
HSTL18D_I          Differential HSTL 18 class I             -0.10  -0.12  -0.14    ns
HSTL18D_II         Differential HSTL 18 class II            0.06   0.07   0.08     ns
HSTL18D_III        Differential HSTL 18 class III           0.15   0.19   0.22     ns
HSTL15_I           HSTL_15 class I                          0.08   0.10   0.11     ns

                                                      3-21
Lattice Semiconductor                                       DC and Switching Characteristics
                                                            LatticeECP/EC Family Data Sheet

LatticeECP/EC Family Timing Adders1, 2, 3 (Continued)

                       Over Recommended Operating Conditions

      Buffer Type                        Description          -5     -4                                   -3   Units
HSTL15_II          HSTL_15 class II                         0.10   0.12                                 0.14     ns
HSTL15_III         HSTL_15 class III                        0.10   0.12                                 0.14     ns
HSTL15D_I          Differential HSTL 15 class I             0.08   0.10                                 0.11     ns
HSTL15D_III        Differential HSTL 15 class III           0.10   0.12                                 0.14     ns
SSTL33_I           SSTL_3 class I                           -0.05  -0.06                                -0.07    ns
SSTL33_II          SSTL_3 class II                          0.40   0.48                                 0.56     ns
SSTL33D_I          Differential SSTL_3 class I              -0.05  -0.06                                -0.07    ns
SSTL33D_II         Differential SSTL_3 class II             0.40   0.48                                 0.56     ns
SSTL25_I           SSTL_2 class I                           0.05   0.07                                 0.08     ns
SSTL25_II          SSTL_2 class II                          0.25   0.30                                 0.35     ns
SSTL25D_I          Differential SSTL_2 class I              0.05   0.07                                 0.08     ns
SSTL25D_II         Differential SSTL_2 class II             0.25   0.30                                 0.35     ns
SSTL18_I           SSTL_1.8 class I                         0.01   0.01                                 0.01     ns
SSTL18D_I          Differential SSTL_1.8 class I            0.01   0.01                                 0.01     ns
LVTTL33_4mA        LVTTL 4mA drive                          0.09   0.11                                 0.13     ns
LVTTL33_8mA        LVTTL 8mA drive                          0.07   0.08                                 0.09     ns
LVTTL33_12mA       LVTTL 12mA drive                         -0.03  -0.04                                -0.05    ns
LVTTL33_16mA       LVTTL 16mA drive                         0.36   0.43                                 0.51     ns
LVTTL33_20mA       LVTTL 20mA drive                         0.28   0.33                                 0.39     ns
LVCMOS33_4mA       LVCMOS 3.3 4mA drive                     0.09   0.11                                 0.13     ns
LVCMOS33_8mA       LVCMOS 3.3 8mA drive                     0.07   0.08                                 0.09     ns
LVCMOS33_12mA      LVCMOS 3.3 12mA drive                    -0.03  -0.04                                -0.05    ns
LVCMOS33_16mA      LVCMOS 3.3 16mA drive                    0.36   0.43                                 0.51     ns
LVCMOS33_20mA      LVCMOS 3.3 20mA drive                    0.28   0.33                                 0.39     ns
LVCMOS25_4mA       LVCMOS 2.5 4mA drive                     0.18   0.21                                 0.25     ns
LVCMOS25_8mA       LVCMOS 2.5 8mA drive                     0.10   0.12                                 0.14     ns
LVCMOS25_12mA      LVCMOS 2.5 12mA drive                    0.00   0.00                                 0.00     ns
LVCMOS25_16mA      LVCMOS 2.5 16mA drive                    0.22   0.26                                 0.31     ns
LVCMOS25_20mA      LVCMOS 2.5 20mA drive                    0.14   0.16                                 0.19     ns
LVCMOS18_4mA       LVCMOS 1.8 4mA drive                     0.15   0.18                                 0.21     ns
LVCMOS18_8mA       LVCMOS 1.8 8mA drive                     0.06   0.08                                 0.09     ns
LVCMOS18_12mA      LVCMOS 1.8 12mA drive                    0.01   0.01                                 0.01     ns
LVCMOS18_16mA      LVCMOS 1.8 16mA drive                    0.16   0.19                                 0.22     ns
LVCMOS15_4mA       LVCMOS 1.5 4mA drive                     0.26   0.31                                 0.36     ns
LVCMOS15_8mA       LVCMOS 1.5 8mA drive                     0.04   0.04                                 0.05     ns
LVCMOS12_2mA       LVCMOS 1.2 2mA drive                     0.36   0.43                                 0.50     ns
LVCMOS12_6mA       LVCMOS 1.2 6mA drive                     0.08   0.10                                 0.11     ns
LVCMOS12_4mA       LVCMOS 1.2 4mA drive                     0.36   0.43                                 0.50     ns
PCI33              PCI33                                    1.05   1.26                                 1.46     ns

1. Timing adders are characterized but not tested on every device.
2. LVCMOS timing measured with the load specified in Switching Test Conditions table of this document.
3. All other standards according to the appropriate specification.
Timing v.G 0.30

                                                      3-22
Lattice Semiconductor                                                             DC and Switching Characteristics
                                                                                  LatticeECP/EC Family Data Sheet

sysCLOCK PLL Timing

                                  Over Recommended Operating Conditions

Parameter              Description                Conditions                      Min.               Typ.  Max.     Units
                                                                                                      --   420      MHz
fIN        Input Clock Frequency (CLKI, CLKFB)                                      25                --   420      MHz
                                                                                    25                --   210      MHz
fOUT       Output Clock Frequency (CLKOP, CLKOS)                                  0.195               --   840      MHz
                                                                                   420                --    --      MHz
fOUT2      K-Divider Output Frequency (CLKOK)                                       25

fVCO       PLL VCO Frequency

fPFD       Phase Detector Input Frequency

AC Characteristics

tDT        Output Clock Duty Cycle                Default Duty Cycle              45                 50    55       %
                                                  Elected3

tPH4       Output Phase Accuracy                                                  --                 --    0.05     UI

tOPJIT1    Output Clock Period Jitter             fOUT >= 100MHz                  --                 --    +/- 125  ps

                                                  fOUT < 100MHz                   --                 --    0.02     UIPP

tSK        Input Clock to Output Clock Skew       Divider ratio = integer         --                 --    +/- 200  ps

tW         Output Clock Pulse Width               At 90% or 10%3                  1                  --    --       ns

tLOCK2     PLL Lock-in Time                                                       --                 --    150      s

tPA        Programmable Delay Unit                                                100                250   450      ps

tIPJIT     Input Clock Period Jitter                                              --                 --    +/- 200  ps

tFBKDLY    External Feedback Delay                                                --                 --    10       ns

tHI        Input Clock High Time                  90% to 90%                      0.5                --    --       ns

tLO        Input Clock Low Time                   10% to 10%                      0.5                --    --       ns

tRST       RST Pulse Width                                                        10                 --    --       ns

1. Jitter sample is taken over 10,000 samples of the primary PLL output with clean reference clock.

2. Output clock is valid after tLOCK for PLL reset and dynamic delay adjustment.
3. Using LVDS output buffers.

4. Relative to CLKOP.

Timing v.G 0.30

                                                  3-23
Lattice Semiconductor                                                DC and Switching Characteristics
                                                                     LatticeECP/EC Family Data Sheet

LatticeECP/EC sysCONFIG Port Timing Specifications

                                  Over Recommended Operating Conditions

Parameter                           Description                      Min.  Typ.  Max. Units

sysCONFIG Byte Data Flow                                               7
                                                                       1
tSUCBDI    Byte D[0:7] Setup Time to CCLK                             --         --  ns
                                                                       7
tHCBDI     Byte D[0:7] Hold Time to CCLK                               1         --  ns
                                                                       7
tCODO      Clock to Dout in Flowthrough Mode                           1         12  ns
                                                                      --
tSUCS      CS[0:1] Setup Time to CCLK                                 --         --  ns

tHCS       CS[0:1] Hold Time to CCLK                                   6         --  ns
                                                                       9
tSUWD      Write Signal Setup Time to CCLK                            15         --  ns
                                                                       7
tHWD       Write Signal Hold Time to CCLK                              1         --  ns
                                                                      --
tDCB       CCLK to BUSY Delay Time                                               12  ns
                                                                       7
tCORD      Clock to Out for Read Data                                  1         12  ns

sysCONFIG Byte Slave Clocking                                          6
                                                                       6
tBSCH      Byte Slave Clock Minimum High Pulse                                   --  ns
                                                                      --
tBSCL      Byte Slave Clock Minimum Low Pulse                         --         --  ns
                                                                      --
tBSCYC     Byte Slave Clock Cycle Time                                25         --  ns
                                                                      --
tSUSCDI    Din Setup time to CCLK Slave Mode                          --         --  ns
                                                                      --
tHSCDI     Din Hold Time to CCLK Slave Mode                           --         --  ns

tCODO      Clock to Dout in Flowthrough Mode                          --         12  ns

sysCONFIG Serial (Bit) Data Flow                                     120
                                                                     100
tSUMCDI    Din Setup time to CCLK Master Mode                        100         --  ns

tHMCDI     Din Hold Time to CCLK Master Mode                          --         --  ns
                                                                      --
sysCONFIG Serial Slave Clocking                                        0
                                                                      --
tSSCH      Serial Slave Clock Minimum High Pulse                                 --  ns

tSSCL      Serial Slave Clock Minimum Low Pulse                                  --  ns

sysCONFIG POR, Initialization and Wake Up

tICFG      Minimum Vcc to INIT High                                              50  ms
tVMC       Time from tICFG to Valid Master Clock
tPRGMRJ    Program Pin Pulse Rejection                                           2   us
tPRGM      PROGRAMN Low Time to Start Configuration
tDINIT     INIT Low Time                                                         8   ns
tDPPINIT   Delay Time from PROGRAMN Low to INIT Low
tDINITD    Delay Time from PROGRAMN Low to DONE Low                              --  ns
tIODISS    User I/O Disable from PROGRAMN Low
           User I/O Enabled Time from CCLK Edge During Wake Up                   1   ms
tIOENSS    Sequence
                                                                                 37  ns

                                                                                 37  ns

                                                                                 35  ns

                                                                                 25  ns

tMWC       Additional Wake Master Clock Signals after Done Pin High              --  cycles

tSUCFG     CFG to INITN Setup Time                                               --  ns

tHCFG      CFG to INITN Hold Time                                                --  ns

sysCONFIG SPI Port

tCFGX      Init High to CCLK Low                                                 80  ns
tCSSPI     Init High to CSSPIN Low
tCSCCLK    CCLK Low Before CSSPIN Low                                            2   us
tSOCDO     CCLK Low to Output Valid
                                                                                 -   ns

                                                                                 15  ns

                                                  3-24
Lattice Semiconductor                                              DC and Switching Characteristics
                                                                   LatticeECP/EC Family Data Sheet

LatticeECP/EC sysCONFIG Port Timing Specifications (Continued)

                       Over Recommended Operating Conditions

    Parameter                                         Description     Min.   Typ.     Max.   Units
                   CSSPIN Active Setup Time                           300               --     ns
tSOE               CSSPIN Low to First Clock Edge Setup Time       300+3cyc                    ns
tCSPID             Max Frequency for SPI                                --         600+6cyc  MHz
fMAXSPI            SOSPI Data Setup Time Before CCLK                                   25      ns
tSUSPI             SOSPI Data Hold Time After CCLK                      7               --     ns
tHSPI                                                                   1               --
Timing v.G 0.30

Master Clock

       Clock Mode      Min.  Typ.                                  Max.            Units
2.5MHz                 1.75  2.5                                   3.25            MHz
5 MHz                  3.78  5.4                                   7.02            MHz
10 MHz                        10                                    13             MHz
15 MHz                   7    15                                   19.5            MHz
20 MHz                 10.5   20                                    26             MHz
25 MHz                  14    26                                   33.8            MHz
30 MHz                 18.2   30                                    39             MHz
35 MHz                  21    34                                   44.2            MHz
40 MHz                 23.8   41                                   53.3            MHz
45 MHz                 28.7   45                                   58.5            MHz
50 MHz                 31.5   51                                   66.3            MHz
55 MHz                 35.7   55                                   71.5            MHz
60 MHz                 38.5   60                                    78             MHz
Duty Cycle              42    --                                    60
Timing v.G 0.30         40                                                           %

                             3-25
Lattice Semiconductor                                       DC and Switching Characteristics
                                                            LatticeECP/EC Family Data Sheet

Figure 3-12. sysCONFIG Parallel Port Read Cycle

                                                  tBSCL     tBSCYC
                                                            tBSCH

CCLK 1                          t SUCS                                        tHCS
CS1N

     CSN                        tSUWD                                         t HWD
WRITEN
                                                            tDCB
   BUSY
   D[0:7]                       Byte 0             t CORD   Byte 2    Byte n
                                                  Byte 1

1. In Master Parallel Mode the FPGA provides CCLK. In Slave Parallel Mode the external device provides CCLK.

Figure 3-13. sysCONFIG Parallel Port Write Cycle

                                                  tBSCL     tBSCYC
                                                            tBSCH

CCLK 1                          t SUCS                                        tHCS
CS1N

     CSN                        t SUWD                                             t HWD
WRITEN                                                                Byte n
                       tSUCBDI                     t HCBDI      tDCB
   BUSY                                           Byte 1    Byte 2
   D[0:7]                       Byte 0

1. In Master Parallel Mode the FPGA provides CCLK. In Slave Parallel Mode the external device provides CCLK.

                                                  3-26
Lattice Semiconductor                                                                   DC and Switching Characteristics
                                                                                        LatticeECP/EC Family Data Sheet
Figure 3-14. sysCONFIG Master Serial Port Timing
                                                                                                           t HMCDI
CCLK (output)                             tSUMCDI                                           t CODO
              DIN

DOUT

Figure 3-15. sysCONFIG Slave Serial Port Timing

                                                                          tSSCL               tSSCH
CCLK (input)                                                                                           tHSCDI

                                          t SUSCDI                                      t CODO

DIN

DOUT

Figure 3-16. Power-On-Reset (POR) Timing

VCC/VCCAUX 1
                                                            tICFG

          INITN

   DONE                                                            t VMC
    CCLK 2
CFG[2:0] 3                                t SUCFG                                       tHCFG

                                                                                 Valid

1. Time taken from VCC or VCCAUX, whichever is the last to reach its VMIN.
2. Device is in a Master Mode.

3. The CFG pins are normally static (hard wired).

                                                                   3-27
Lattice Semiconductor                                                                DC and Switching Characteristics
                                                                                     LatticeECP/EC Family Data Sheet
Figure 3-17. Configuration from PROGRAMN Timing
                                                                                tDINIT
                                                                t PRGMRJ

                PROGRAMN

                                 t DPPINIT

                INITN

                                 tDINITD

                DONE

                CCLK

                                                                                      tSUCFG            tHCFG

                 CFG[2:0]                                                                        Valid
                USER I/O
                                                       tIODISS

                1. The CFG pins are normally static (hard wired)

Figure 3-18. Wake-Up Timing

                         PROGRAMN

                INITN

                DONE                        Wake-Up

                                                                                tMWC

                     CCLK                              tIOENSS
                USER I/O

Figure 3-19. sysCONFIG SPI Port Sequence

                                 Capture Capture                                      Clock 127  Clock 128
                                  CFGx OPCODE                                                         Valid Bitstream
                                                                                         0
                tICFG
                                                                                        XXX
           VCC      tPRGM
PROGRAMN        tDINITD

        DONE    tDPPINIT tDINIT
         INITN
      CSSPIN                     tCSSPI     tCSPID
         CCLK
SISPI/BUSY                       tCFGX
   D7/SPID0
                                            tCSCCLK      0 12 34 5 6 7
                                                 tSOE
                                                             tSOCDO
                                                       D7 D6 D5 D4 D3 D2 D1 D0

                                                                          3-28
Lattice Semiconductor                                   DC and Switching Characteristics
                                                        LatticeECP/EC Family Data Sheet

JTAG Port Timing Specifications

                         Over Recommended Operating Conditions

     Symbol                                                 Parameter                       Min Max                       Units
                 TCK clock frequency                                                                                       MHz
fMAX             TCK [BSCAN] clock pulse width                                              --  25
tBTCP            TCK [BSCAN] clock pulse width high                                                                         ns
tBTCPH           TCK [BSCAN] clock pulse width low                                          40  --                          ns
tBTCPL           TCK [BSCAN] setup time                                                                                     ns
tBTS             TCK [BSCAN] hold time                                                      20  --                          ns
tBTH             TCK [BSCAN] rise/fall time                                                                                 ns
tBTRF            TAP controller falling edge of clock to valid output                       20  --                        mV/ns
tBTCO            TAP controller falling edge of clock to valid disable                                                      ns
tBTCODIS         TAP controller falling edge of clock to valid enable                       8   --                          ns
tBTCOEN          BSCAN test capture register setup time                                                                     ns
tBTCRS           BSCAN test capture register hold time                                      10  --                          ns
tBTCRH           BSCAN test update register, falling edge of clock to valid output                                          ns
tBUTCO           BSCAN test update register, falling edge of clock to valid disable         50  --                          ns
tBTUODIS         BSCAN test update register, falling edge of clock to valid enable                                          ns
tBTUPOEN                                                                                    --  10                          ns
Timing v.G 0.30
                                                                                            --  10

                                                                                            --  10

                                                                                            8   --

                                                                                            25  --

                                                                                            --  25

                                                                                            --  25

                                                                                            --  25

Figure 3-20. JTAG Port Timing Waveforms

TMS

         TDI                  tBTS       tBTH
                         tBTCPL
       TCK       tBTCPH                                                              tBTCP

       TDO               tBTCOEN                        tBTCO                                               tBTCODIS
                                                                                            Valid Data
Data to be                               Valid Data
  captured                                                                                                      tBTUODIS
   from I/O              tBTCRS          tBTCRH                                                    Valid Data

Data to be                               Data Captured
driven out
                         tBTUPOEN                           tBUTCO
      to I/O                                   Valid Data

                                         3-29
Lattice Semiconductor                                            DC and Switching Characteristics
                                                                 LatticeECP/EC Family Data Sheet

Switching Test Conditions

Figure 3-21 shows the output test load that is used for AC testing. The specific values for resistance, capacitance,
voltage, and other test conditions are shown in Table 3-6.
Figure 3-21. Output Test Load, LVTTL and LVCMOS Standards

                                                             VT

                                          R1                     Test Point
                         DUT

                                                        CL*

                         *CL Includes Test Fixture and Probe Capacitance

Table 3-6. Test Fixture Required Components, Non-Terminated Interfaces

Test Condition                                    R1         CL           Timing Ref.              VT

                                                                 LVCMOS 3.3 = 1.5V                 --

                                                                 LVCMOS 2.5 = VCCIO/2              --

LVTTL and other LVCMOS settings (L -> H, H -> L)        0pF LVCMOS 1.8 = VCCIO/2                   --

                                                                 LVCMOS 1.5 = VCCIO/2              --

                                                                 LVCMOS 1.2 = VCCIO/2              --

LVCMOS 2.5 I/O (Z -> H)                                          VCCIO/2                           VOL

LVCMOS 2.5 I/O (Z -> L)                           188   0pF VCCIO/2                                VOH
LVCMOS 2.5 I/O (H -> Z)
                                                                 VOH - 0.15                        VOL

LVCMOS 2.5 I/O (L -> Z)                                          VOL + 0.15                        VOH

Note: Output test conditions for all other interfaces are determined by the respective standards.

                                                  3-30
                                          LatticeECP/EC Family Data Sheet
                                                               Pinout Information

November 2007                                                                                        Data Sheet

Signal Descriptions                    I/O                         Description

                   Signal Name
General Purpose

                                            [Edge] indicates the edge of the device on which the pad is located. Valid
                                            edge designations are L (Left), B (Bottom), R (Right), T (Top).

                                            [Row/Column Number] indicates the PFU row or the column of the device on
                                            which the PIC exists. When Edge is T (Top) or (Bottom), only need to specify
                                            Row Number. When Edge is L (Left) or R (Right), only need to specify Col-
                                            umn Number.

P[Edge] [Row/Column Number*]_[A/B]     I/O [A/B] indicates the PIO within the PIC to which the pad is connected.

                                             Some of these user-programmable pins are shared with special function
                                             pins. These pin when not used as special purpose pins can be programmed
                                             as I/Os for user logic.

                                            During configuration the user-programmable I/Os are tri-stated with an inter-
                                            nal pull-up resistor enabled. If any pin is not used (or not bonded to a pack-
                                            age pin), it is also tri-stated with an internal pull-up resistor enabled after
                                            configuration.

GSRN                                   I Global RESET signal (active low). Any I/O pin can be GSRN.

NC                                     -- No connect.

GND                                    -- Ground. Dedicated pins.

VCC                                    -- Power supply pins for core logic. Dedicated pins.
VCCAUX
                                       --   Auxiliary power supply pin. It powers all the differential and referenced input
                                            buffers. Dedicated pins.

VCCIOx                                 -- Power supply pins for I/O bank x. Dedicated pins.
VREF1_x, VREF2_x
XRES                                   --   Reference supply pins for I/O bank x. Pre-determined pins in each bank are
                                            assigned as VREF inputs. When not used, they may be used as I/O pins.

                                       -- 10K ohm +/-1% resistor must be connected between this pad and ground.

VCCPLL                                 -- Power supply pin for PLL. Applicable to ECP/EC33 device.

PLL and Clock Functions (Used as user programmable I/O pins when not in use for PLL or clock pins)

[LOC][num]_PLL[T, C]_IN_A              I    Reference clock (PLL) input pads: ULM, LLM, URM, LRM, num = row from
                                            center, T = true and C = complement, index A,B,C...at each side.

[LOC][num]_PLL[T, C]_FB_A              I    Optional feedback (PLL) input pads: ULM, LLM, URM, LRM, num = row from
                                            center, T = true and C = complement, index A,B,C...at each side.

PCLK[T, C]_[n:0]_[3:0]                 I    Primary Clock pads, T = true and C = complement, n per side, indexed by
                                            bank and 0,1,2,3 within bank.

[LOC]DQS[num]                          I    DQS input pads: T (Top), R (Right), B (Bottom), L (Left), DQS, num = ball
                                            function number. Any pad can be configured to be output.

Test and Programming (Dedicated pins)

TMS                                    I    Test Mode Select input, used to control the 1149.1 state machine. Pull-up is
                                            enabled during configuration.

TCK                                    I    Test Clock input pin, used to clock the 1149.1 state machine. No pull-up
                                            enabled.

2007 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand
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Lattice Semiconductor                                                       Pinout Information
                                                       LatticeECP/EC Family Data Sheet

Signal Descriptions (Cont.)

            Signal Name  I/O                           Description

                                            Test Data in pin. Used to load data into device using 1149.1 state machine.

                                            After power-up, this TAP port can be activated for configuration by sending

TDI                          I appropriate command. (Note: once a configuration port is selected it is

                                            locked. Another configuration port cannot be selected until the power-up

                                            sequence). Pull-up is enabled during configuration.

TDO                      O Output pin. Test Data out pin used to shift data out of device using 1149.1.

VCCJ                     -- VCCJ - The power supply pin for JTAG Test Access Port.

Configuration Pads (used during sysCONFIG)

CFG[2:0]                          Mode pins used to specify configuration modes values latched on rising edge
                             I of INITN. During configuration, a pull-up is enabled. These are dedicated

                                  pins.

INITN                    I/O                Open Drain pin. Indicates the FPGA is ready to be configured. During config-
                                            uration, a pull-up is enabled. It is a dedicated pin.

PROGRAMN                     I              Initiates configuration sequence when asserted low. This pin always has an
                                            active pull-up. This is a dedicated pin.

DONE                     I/O                Open Drain pin. Indicates that the configuration sequence is complete, and
                                            the startup sequence is in progress. This is a dedicated pin.

CCLK                     I/O Configuration Clock for configuring an FPGA in sysCONFIG mode.

BUSY/SISPI               I/O Read control command in SPI3 or SPIX mode.

CSN                          I              sysCONFIG chip select (Active low). During configuration, a pull-up is
                                            enabled.

CS1N                         I              sysCONFIG chip select (Active low). During configuration, a pull-up is
                                            enabled.

WRITEN                       I Write Data on Parallel port (Active low).

D[7:0]/SPID[0:7]         I/O sysCONFIG Port Data I/O.

DOUT/CSON                O                  Output for serial configuration data (rising edge of CCLK) when using
                                            sysCONFIG port.

DI/CSSPIN                      Input for serial configuration data (clocked with CCLK) when using sysCON-
                         I/O FIG port. During configuration, a pull-up is enabled. Output when used in

                               SPI/SPIX modes.

                                            4-2
Lattice Semiconductor                                       Pinout Information
                                       LatticeECP/EC Family Data Sheet

PICs and DDR Data (DQ) Pins Associated with the DDR Strobe (DQS) Pin

PICs Associated        PIO Within PIC  DDR Strobe (DQS) and
with DQS Strobe                             Data (DQ) Pins

P[Edge] [n-4]          A               DQ

                       B               DQ

P[Edge] [n-3]          A               DQ

                       B               DQ

P[Edge] [n-2]          A               DQ

                       B               DQ

P[Edge] [n-1]          A               DQ

                       B               DQ

P[Edge] [n]            A               [Edge]DQSn

                       B               DQ

P[Edge] [n+1]          A               DQ

                       B               DQ

P[Edge] [n+2]          A               DQ

                       B               DQ

P[Edge] [n+3]          A               DQ

                       B               DQ

Notes:
1. "n" is a Row/Column PIC number
2. The DDR interface is designed for memories that support one DQS strobe per eight bits of

    data. In some packages, all the potential DDR data (DQ) pins may not be available.
3. PIC numbering definitions are provided in the "Signal Names" column of the Signal Descrip-

    tions table.

                       4-3
Lattice Semiconductor                                                          Pinout Information
                                                          LatticeECP/EC Family Data Sheet

Pin Information Summary

                            LFEC1         LFEC3           LFECP6/EC6                                                   LFECP/EC10

        Pin Type         100- 144- 208- 100- 144- 208- 256- 144- 208- 256- 484- 208- 256- 484-
                        TQFP TQFP PQFP TQFP TQFP PQFP fpBGA TQFP PQFP fpBGA fpBGA PQFP fpBGA fpBGA

Single Ended User       67 97 112 67 97 145 160 97 147 195 224 147 195 288
I/O

Differential Pair User  29  46     56  29 46  72   80  46 72  97 112 72                                                97 144
I/O

Configu- Dedicated 13 13 13 13 13 13 13 13 13 13 13 13 13 13

ration     Muxed        48 48 48 48 48 48 48 48 48 48 48 56 56 56

TAP                     5   5      5   5  5   5    5   5  5   5                                                 5   5  5  5

Dedicated (total        80 110 160 80 110 160 208 110 160 208 373 160 208 373
without supplies)

VCC                     2   3      3   2  3   3    10 4   4 10 20 6 10 20
VCCAUX
VCCPLL                  2   2      2   4  4   4    4   2  4   2                                                 12  4  2 12

                        0   0      0   0  0   0    0   0  0   0                                                 0   0  0  0

           Bank0        1   2      2   1  2   3    2   2  3   2                                                 4   3  2  4

           Bank1        1   2      2   1  2   2    2   2  2   2                                                 4   2  2  4

           Bank2        1   1      1   2  2   2    2   1  2   2                                                 4   2  2  4

VCCIO      Bank3        1   2      2   1  2   2    2   2  2   2                                                 4   2  2  4
           Bank4
                        1   2      2   1  2   2    2   2  2   2                                                 4   2  2  4

           Bank5        1   2      2   1  2   2    2   2  3   2                                                 4   3  2  4

           Bank6        1   2      2   1  2   2    2   2  2   2                                                 4   2  2  4

           Bank7        1   1      1   2  2   2    2   1  2   2                                                 4   2  2  4

GND, GND0-GND7 8 13 13 8 13 16 20 14 18 20 44 20 20 44

NC                      0   2      51  0  2   9 35 0      4   0 139 0                                                  0  75

           Bank 0 11/5 14/7 16/8 11/5 14/7 26/13 32/16 14/7 26/13 32/16 32/16 26/13 32/16 48/24

Single     Bank 1       11/5 13/6 16/8 11/5 13/6 16/8 16/8 13/6 17/8 18/9 32/16 17/8 18/9 32/16
Ended/     Bank 2       3/1 8/4 8/4 3/1 8/4 14/7 16/8 8/4 14/7 16/8 16/8 14/7 16/8 32/16
Differen-  Bank 3       8/4 13/6 16/8 8/4 13/6 16/8 16/8 13/6 16/8 32/16 32/16 16/8 32/16 32/16
tial I/O   Bank 4       12/4 14/6 16/8 12/4 14/6 16/8 16/8 14/6 17/8 17/8 32/16 17/8 17/8 32/16
Pair per   Bank 5       9/4 13/6 16/8 9/4 13/6 26/13 32/16 13/6 26/13 32/16 32/16 26/13 32/16 48/24
Bank       Bank 6       5/2 14/7 16/8 5/2 14/7 16/8 16/8 14/7 16/8 32/16 32/16 16/8 32/16 32/16

           Bank 7       8/4 8/4 8/4 8/4 8/4 15/7 16/8 8/4 15/7 16/8 16/8 15/7 16/8 32/16

VCCJ                    1   1      1   1  1   1    1   1  1   1                                                 1   1  1  1

Note: During configuration the user-programmable I/Os are tri-stated with an internal pull-up resistor enabled. If any pin is not used (or not

bonded to a package pin), it is also tri-stated with an internal pull-up resistor enabled after configuration.

                                              4-4
Lattice Semiconductor                                                                  Pinout Information
                                                                  LatticeECP/EC Family Data Sheet

Pin Information Summary (Cont.)

                                       LFECP/EC15          LFECP20/EC20                                            LFECP/EC33

        Pin Type                    256-fpBGA 484-fpBGA 484-fpBGA 672-fpBGA 484-fpBGA 672-fpBGA

Single Ended User I/O               195    352             360    400                                           360    496

Differential Pair User I/O          97     176             180    200                                           180    248

Configuration     Dedicated         13     13              13     13                                            13     13

                  Muxed             56     56              56     56                                            56     56

TAP                                 5              5       5      5                                             5              5

Dedicated (total without supplies)  208    373             373    509                                           373    509

VCC                                 10     20              20     32                                            16     28
VCCAUX
VCCPLL                              2      12              12     20                                            12     20

                                    0              0       0      0                                             4              4

                  Bank0             2              4       4      6                                             4              6

                  Bank1             2              4       4      6                                             4              6

                  Bank2             2              4       4      6                                             4              6

VCCIO             Bank3             2              4       4      6                                             4              6
                  Bank4
                                    2              4       4      6                                             4              6

                  Bank5             2              4       4      6                                             4              6

                  Bank6             2              4       4      6                                             4              6

                  Bank7             2              4       4      6                                             4              6

GND, GND0-GND7                      20     44              44     63                                            44     63

NC                                  0      11              3      96                                            3              0

                  Bank0             32/16  48/24           48/24  64/32                                         48/24  64/32

                  Bank1             18/9   48/24           48/24  48/24                                         48/24  64/32

Single Ended/     Bank2             16/8   40/20           40/20  40/20                                         40/20  56/28
Differential I/O  Bank3             32/16  40/20           44/22  48/24                                         44/22  64/32
Pair per Bank     Bank4             17/8   48/24           48/24  48/24                                         48/24  64/32
                  Bank5             32/16  48/24           48/24  64/32                                         48/24  64/32

                  Bank6             32/16  40/20           44/22  48/24                                         44/22  64/32

                  Bank7             16/8   40/20           40/20  40/20                                         40/20  56/28

VCCJ                                1              1       1      1                                             1              1

Note: During configuration the user-programmable I/Os are tri-stated with an internal pull-up resistor enabled. If any pin is not used (or not

bonded to a package pin), it is also tri-stated with an internal pull-up resistor enabled after configuration.

                                                      4-5
Lattice Semiconductor                                                                        Pinout Information
                                                                        LatticeECP/EC Family Data Sheet

Power Supply and NC Connections

         Signals          100 TQFP          144 TQFP                        208 PQFP                  256 fpBGA
VCC
                  12, 64            EC1, EC3: 13, 92, 99 EC1, EC3: 26, 128, 135               E12, E5, E8, M12, M5,
VCCIO0                              ECP/EC6: 11, 13, 92, 99 ECP/EC6: 24, 26, 128,             M9, F6, F11, L11, L6
VCCIO1
VCCIO2                                                                135
VCCIO3                                                                ECP/EC10: 5, 24, 26,
VCCIO4                                                                128, 135, 152
VCCIO5
VCCIO6            100               136, 143                        EC1: 187, 208             F7, F8
VCCIO7
VCCJ                                                                EC3, ECP/EC6, ECP/
VCCAUX
VCCPLL                                                              EC10: 187, 197, 208
GND, GND0-GND7
                  86                110, 125                        157, 176                  F9, F10
NC
                  73                108                             EC1: 155                  G11, H11

                                                                    EC3, ECP/EC6, ECP/

                                                                    EC10: 145, 155

                  56                73, 84                          106, 120                  J11, K11

                  38                55, 71                          85, 104                   L9, L10

                  26                38, 44                          EC1: 53, 74               L7, L8

                                                                    EC2, ECP/EC6, ECP/

                                                                    EC10: 53, 64, 74

                  24                24, 36                          37, 51                    J6, K6

                  2                 1                               EC1: 2                    G6, H6

                                                                    EC3, ECP/EC6, ECP/

                                                                    EC10: 2, 13

                  18                19                              32                        L4

                  37, 87            54, 126                         EC1: 84, 177              B15, R2

                                                                    EC3, ECP/EC6, ECP/

                                                                    EC10: 22, 84, 136, 177

                  --                --                              --                        --

                  1, 14, 25, 35, 51, 68, 74, EC1, EC3: 15, 28, 37,  EC1: 1, 28, 41, 52, 82, A1, A16, G10, G7, G8,

                  89                52, 63, 72, 80, 96, 98,         93, 105, 116, 132, 134, G9, H10, H7, H8, H9,

                                    109, 117, 128, 144              156, 168, 179             J10, J7, J8, J9, K10, K7,

                                    ECP/EC6: 12, 15, 28,            EC3: 1, 28, 41, 52, 72, K8, K9, T1, T16

                                    37, 52, 63, 72, 80, 96,         82, 93, 105, 116, 132,

                                    98, 109, 117, 128, 144          134, 138, 156, 168, 179,

                                                                    189

                                                                    ECP/EC6: 1, 18, 25, 28,

                                                                    41, 52, 72, 82, 93, 105,

                                                                    116, 132, 134, 138, 156,

                                                                    168, 179, 189

                                                                    ECP/EC10: 1, 6, 18, 25,

                                                                    28, 41, 52, 72, 82, 93,

                                                                    105, 116, 132, 134, 138,

                                                                    151, 156, 168, 179, 189

                  --                EC1, EC3: 11, 12                EC1: 5, 6, 7, 8, 9, 10, 11, EC3: G5, H5, F2, F1, H4,

                                    ECP6/EC6: None                  12, 13, 14, 18, 22, 24, H3, G2, G1, J4, J3, J5,

                                                                    25, 54, 55, 56, 57, 58, K5, H2, H1, J2, J1, R12,

                                                                    59, 60, 61, 62, 63, 64, H16, H15, G16, G15,

                                                                    72, 103, 136, 138, 144, K12, J12, J14, J15, F16,

                                                                    145, 146, 147, 148, 149, F15, J13, H13, H14,

                                                                    150, 151, 152, 158, 189, G14, E16, E15, B13, C13

                                                                    197, 198, 199, 200, 201, ECP/EC10: None

                                                                    202, 203, 204, 205, 206, ECP/EC15: None

                                                                    207

                                                                    EC3: 5, 6, 18, 24, 25,

                                                                    103, 151, 152, 158

                                                                    ECP/EC6: 5, 6, 151, 152

                                                                    ECP/EC10: None

                                              4-6
Lattice Semiconductor                                                              Pinout Information
                                                              LatticeECP/EC Family Data Sheet

Power Supply and NC Connections (Cont.)

         Signals                      484 fpBGA                        672 fpBGA
VCC
                  J16, J7, K16, K17, K6, K7, L17, L6, M17, M6, N16, H10, H11, H16, H17, H18, H19, H8, H9, J18, J9,
VCCIO0
VCCIO1            N17, N6, N7, P16, P7, J6, J17, P6, P17  K8, L19, M19, N7, R20, R7, T19, V18, V8, V9,
VCCIO2
VCCIO3                                                    W10, W11, W16, W17, W18, W19, W8, W9, K19,
VCCIO4
VCCIO5                                                    L8, U19, U8
VCCIO6
VCCIO7            G11, H10, H11, H9                       H12, H13, J10, J11, J12, J13
VCCJ
VCCAUX            G12, H12, H13, H14                      H14, H15, J14, J15, J16, J17
VCCPLL
GND, GND0-GND7    J15, K15, L15, L16                      K17, K18, L18, M18, N18, N19

NC                M15, M16, N15, P15                      P18, P19, R18, R19, T18, U18

                  R12, R13, R14, T12                      V14, V15, V16, V17, W14, W15

                  R10, R11, R9, T11                       V10, V11, V12, V13, W12, W13

                  M7, M8, N8, P8                          P8, P9, R8, R9, T9, U9

                  J8, K8, L7, L8                          K9, L9, M8, M9, N8, N9

                  U2                                      U6

                  G15, G16, G7, G8, H16, H7, R16, R7, T15, T16, G13, H20, H7, J19, J8, K7, L20, M20, M7, N20,

                  T7, T8                                  P20, P7, T20, T7, T8, V19, V7, W20, Y13, Y7

                  ECP/EC20: None                          ECP/EC20: None
                  ECP/EC33: J6, J17, P6, P17              ECP/EC33: K19, L8, U19, U8

                  A1, A22, AB1, AB22, H15, H8, J10, J11, J12, J13, K10, K11, K12, K13, K14, K15, K16, L10, L11,

                  J14, J9, K10, K11, K12, K13, K14, K9, L10, L11, L12, L13, L14, L15, L16, L17, M10, M11, M12,

                  L12, L13, L14, L9, M10, M11, M12, M13, M14, M9, M13, M14, M15, M16, M17, N10, N11, N12, N13,

                  N10, N11, N12, N13, N14, N9, P10, P11, P12, N14, N15, N16, N17, P10, P11, P12, P13, P14,

                  P13, P14, P9, R15, R8                   P15, P16, P17, R10, R11, R12, R13, R14, R15,

                                                          R16, R17, T10, T11, T12, T13, T14, T15, T16, T17,

                                                          U10, U11, U12, U13, U14, U15, U16, U17

                  ECP/EC6: C3, B2, E5, F5, D3, C2, F4, G4, E3, D2, ECP/EC20: E5, D5, F4, F5, C3, D3, C2, B2, H6,
                  B1, C1, F3, E2, G5, H6, G3, H4, J5, H5, F2, F1, J7, G5, H5, H3, J3, H2, J2, AA2, AA3, W5, Y5, Y6,
                  E1, D1, R6, P5, P3, P4, R1, R2, R5, R4, T1, T2, W7, AA4, AB3, AC2, AC3, AA5, AB5, AD3, AD2,
                  R3, T3, V7, T6, V8, U7, W5, U6, AA3, AB3, Y6, V6, AE1, AD1, AD19, AD20, AC19, AB19, AD21,
                  AA5, W6, Y5, Y4, AA4, AB4, W16, U15, V16, U16, AC20, AF25, AE25, AB21, AB20, AE24, AD23,
                  Y17, V17, AB20, AA19, Y16, W17, AA20, Y19, AD22, AC21, AC22, AB22, AD24, AD25, AE26,
                  Y18, W18, T17, U17, T18, R17, R19, R18, U22, AD26, Y20, Y19, AA23, AA22, AB23, AB24, Y21,
                  T22, R21, R22, P20, N20, P19, P18, E21, D22, AA21, Y23, Y22, AA24, Y24, J21, J22, J23, H22,
                  G21, G20, J18, H19, J19, H20, H17, H18, D21, G26, F26, E26, E25, F24, F23, E24, D24, E22,
                  C22, G19, G18, F20, F19, E20, D20, C21, C20, F22, E21, D22, G20, F20, D21, C21, C23, C22,
                  F18, E18, B22, B21, G17, F17, D18, C18, C19, B23, C24, D20, E19, B25, B24, B26, A25, C20,
                  B20, D17, C16, B19, A20, E17, C17, F16, E16, C19
                  F15, D16, A4, B4, C4, C5, D6, B5, E6, C6, A3, B3, ECP/EC33: None
                  F6, D5, F7, E8, G6, E7, A2, AB2, A21
                  ECP/EC10: G5, H6, G3, H4, J5, H5, F2, F1, R6,
                  P5, P3, P4, R2, R1, R5, R4, T1, T2, R3, T3, W16,
                  U15, V16, U16, Y17, V17, AB20, AA19, Y16, W17,
                  AA20, Y19, Y18, W18, T17, U17, T18, R17, R19,
                  R18, U22, T22, R21, R22, P20, N20, P19, P18,
                  G21, G20, J18, H19, J19, H20, H17, H18, G17,
                  F17, D18, C18, C19, B20, D17, C16, B19, A20,
                  E17, C17, F16, E16, F15, D16, A2, AB2, A21
                  ECP/EC15: T1, T2, R3, T3, T18, R17, R19, R18,
                  A2, AB2, A21
                  ECP/EC20: A2, AB2, A21
                  ECP/EC33: A2, AB2, A21

                                                 4-7
Lattice Semiconductor                                                Pinout Information
                                                LatticeECP/EC Family Data Sheet

LFEC1, LFEC3 Logic Signal Connections: 100 TQFP

                        LFEC1                                   LFEC3

   Pin      Pin   Bank  LVDS     Dual Function      Pin   Bank  LVDS Dual Function
Number  Function                                Function
                     -    T          VREF2_7                 -  T      VREF2_7
    1*    GND0            C          VREF1_7      GND0
          GND7      7     T                       GND7      7   C      VREF1_7
    2   VCCIO7      7     C         PCLKT7_0    VCCIO7      7
    3     PL2A      7     T         PCLKC7_0      PL2A      7   T
    4     PL2B      7     C                       PL2B      7
    5     PL3A      7     T    LLM0_PLLT_IN_A     PL7A      7   C
    6     PL3B      7     C    LLM0_PLLC_IN_A     PL7B      7
    7     PL4A      7          LLM0_PLLT_FB_A     PL8A      7   T
    8     PL4B      7     T    LLM0_PLLC_FB_A     PL8B      7
    9     PL5A      7     C                       PL9A      7   C
    10    PL5B      6     T          VREF1_6      PL9B      6
    11    XRES       -    C                       XRES       -  T      PCLKT7_0
    12     VCC      6                 BDQS6        VCC      6
    13     TCK       -    T          VREF2_5       TCK       -  C      PCLKC7_0
    14     GND      6     C          VREF1_5       GND      6
    15              6     T         PCLKT5_0                6   T LUM0_PLLT_IN_A
    16     TDI      6     C         PCLKC5_0       TDI      6   C LUM0_PLLC_IN_A
    17     TMS      6     T           WRITEN       TMS      6   T LUM0_PLLT_FB_A
    18     TDO      6     C                        TDO      6   C LUM0_PLLC_FB_A
    19    VCCJ      6     T             CS1N      VCCJ      6
    20    PL7A      6     C                      PL11A      6                  VREF1_6
    21    PL7B      6                            PL11B      6
    22    PL8A      6     T                      PL12A      6   T
    23    PL8B      6     C                      PL12B      6
    24   PL14A                                   PL18A          C
        VCCIO6       -                          VCCIO6       -
   25*    GND5                                    GND5          T
          GND6      5                             GND6      5
    26  VCCIO5      5                           VCCIO5      5   C
    27    PB2A      5                            PB10A      5
    28    PB2B      5                            PB10B      5          BDQS14
    29    PB3A      5                            PB11A      5
    30    PB3B      5                            PB11B      5   T      VREF2_5
    31    PB6A      5                            PB14A      5
    32    PB8A      5                            PB16A      5   C      VREF1_5
    33    PB8B      5                            PB16B      5
    34    PB9A      5                            PB17A      5   T      PCLKT5_0
    35    GND5      5                             GND5      5
    36    PB9B       -                           PB17B       -  C      PCLKC5_0
    37  VCCAUX      4                           VCCAUX      4
    38  VCCIO4      4                           VCCIO4      4   T      WRITEN
    39   PB10A      4                            PB18A      4
    40   PB10B                                   PB18B          C      CS1N

                               4-8
Lattice Semiconductor                                                 Pinout Information
                                                 LatticeECP/EC Family Data Sheet

LFEC1, LFEC3 Logic Signal Connections: 100 TQFP (Cont.)

   Pin        Pin   Bank  LFEC1   Dual Function      Pin   Bank  LFEC3      Dual Function
Number    Function    4     LVDS                 Function    4     LVDS        VREF1_4
                      4        T                             4        T            CSN
    41      PB11A     4        C  VREF1_4        PB19A       4        C        D0/SPID7
    42      PB11B     4        T                             4        T        D2/SPID5
    43      PB12B     4        C  CSN            PB19B       4        C        D1/SPID6
    44      PB13A     4        T                             4        T         BDQS22
    45      PB13B     4        C  D0/SPID7       PB20B       4        C        D3/SPID4
    46      PB14A     4                                      4                 D4/SPID3
    47      PB14B     4        C  D2/SPID5       PB21A       4        C        D5/SPID2
    48      PB15B     4        T                             4        T        D6/SPID1
    49      PB16B              C  D1/SPID6       PB21B                C
    50      PB17B      -       T                              -       T  RLM0_PLLC_FB_A
            GND3               C  BDQS14         PB22A                C  RLM0_PLLT_FB_A
   51*      GND4      3        T                             3        T  RLM0_PLLC_IN_A
            PR10B     3        C  D3/SPID4       PB22B       3        C  RLM0_PLLT_IN_A
    52      PR10A     3        T                             3        T
    53      PR9B      3           D4/SPID3       PB23B       3                DI/CSSPIN
    54      PR9A      3        C                             3        C      DOUT/CSON
    55     VCCIO3     3        T  D5/SPID2       PB24B       3        T      BUSY/SISPI
    56      PR8B      3                                      3
    57      PR8A      3        C  D6/SPID1       PB25B       3        C        D7/SPID0
    58      PR7B      3        T                             3        T
    59      PR7A      3        C                 GND3        3        C       PCLKC2_0
    60      CFG2      3        T                 GND4        3        T       PCLKT2_0
    61      CFG1      3        C                             3        C        VREF1_2
    62      CFG0       -       T  RLM0_PLLC_FB_A PR14B        -       T
    63                3                                      3                  TDQS22
    64       VCC      3           RLM0_PLLT_FB_A PR14A       3
    65  PROGRAMN      3                                      3
    66                 -          RLM0_PLLC_IN_A PR13B        -
    67      CCLK      3                                      3
    68      INITN     2           RLM0_PLLT_IN_A PR13A       2
    69       GND      2                                      2
    70      DONE      2                          VCCIO3      2
    71      PR5B      2                                      2
    72      PR5A      2           DI/CSSPIN      PR12B       2
    73      PR2B      1                                      1
    74     VCCIO2     1           DOUT/CSON      PR12A       1
    75      GND2      1                                      1
    76      PT17B     1           BUSY/SISPI     PR11B       1
    77      PT17A     1                                      1
    78      PT14B     1           D7/SPID0       PR11A       1
    79      PT14A     1                                      1
    80      PT13A                                CFG2
    81      PT12B
            PT12A                                CFG1

                                                 CFG0

                                                 VCC

                                                 PROGRAMN

                                                 CCLK

                                                 INITN

                                                 GND

                                                 DONE

                                  PCLKC2_0       PR9B

                                  PCLKT2_0       PR9A

                                  VREF1_2        PR2B

                                                 VCCIO2

                                                 GND2

                                                 PT25B

                                                 PT25A

                                                 PT22B

                                  TDQS14         PT22A

                                                 PT21A

                                                 PT20B

                                                 PT20A

                                  4-9
Lattice Semiconductor                                                        Pinout Information
                                                        LatticeECP/EC Family Data Sheet

LFEC1, LFEC3 Logic Signal Connections: 100 TQFP (Cont.)

                                  LFEC1                                 LFEC3

   Pin      Pin             Bank  LVDS   Dual Function      Pin   Bank  LVDS   Dual Function
Number  Function              1     C       VREF2_1     Function    1     C       VREF2_1
                              1     T       VREF1_1                 1     T       VREF1_1
82      PT11B                 1     C                    PT19B      1     C
                              1     T      PCLKC0_0      PT19A      1     T      PCLKC0_0
83      PT11A                 1            PCLKT0_0      PT18B      1            PCLKT0_0
                               -    C       VREF1_0      PT18A       -    C       VREF1_0
84      PT10B                 0             VREF2_0     VCCIO1      0             VREF2_0
                              0     T                   VCCAUX      0     T
85      PT10A                 0     C         TDQS6      PT17B      0     C        TDQS14
                              0     T                     GND0      0     T
86      VCCIO1                0                          PT17A      0
                              0     C                    PT16B      0     C
87      VCCAUX                0     T                    PT16A      0     T
                              0     C                    PT15B      0     C
88      PT9B                  0     T                    PT14B      0     T
                              0     C                    PT14A      0     C
89      GND0                  0     T                    PT12B      0     T
                              0                          PT12A      0
90      PT9A                  0                          PT10B      0
                                                         PT10A
91      PT8B                                            VCCIO0

92      PT8A

93      PT7B

94      PT6B

95      PT6A

96      PT4B

97      PT4A

98      PT2B

99      PT2A

100     VCCIO0

*Double bonded to the pin.

                                         4-10
Lattice Semiconductor                                                    Pinout Information
                                                    LatticeECP/EC Family Data Sheet

LFEC1, LFEC3, LFECP/EC6 Logic Signal Connections: 144 TQFP

Pin             LFEC1                        LFEC3                    LFECP6/EC6

Number Pin Function Bank LVDS Dual Function Pin Function Bank LVDS Dual Function Pin Function Bank LVDS Dual Function

1    VCCIO7  7                    VCCIO7  7                   VCCIO7  7

2    PL2A    7  T      VREF2_7    PL2A    7T        VREF2_7   PL2A    7T          VREF2_7

3    PL2B    7C        VREF1_7    PL2B    7C        VREF1_7   PL2B    7C          VREF1_7

4    PL3A    7  T                 PL7A    7T                  PL7A    7T

5    PL3B    7C                   PL7B    7C                  PL7B    7C

6    PL4A    7  T                 PL8A    7T                  PL8A    7T

7    PL4B    7C                   PL8B    7C                  PL8B    7C

8    PL5A    7  T      PCLKT7_0   PL9A    7T        PCLKT7_0  PL9A    7T          PCLKT7_0

9    PL5B    7C        PCLKC7_0   PL9B    7C        PCLKC7_0  PL9B    7C          PCLKC7_0

10   XRES    6                    XRES    6                   XRES    6

11   NC      -                    NC      -                   VCC     -

12   NC      -                    NC      -                   GND     -

13   VCC     -                    VCC     -                   VCC     -

14   TCK     6                    TCK     6                   TCK     6

15   GND     -                    GND     -                   GND     -

16   TDI     6                    TDI     6                   TDI     6

17   TMS     6                    TMS     6                   TMS     6

18   TDO     6                    TDO     6                   TDO     6

19   VCCJ    6                    VCCJ    6                   VCCJ    6

20   PL7A    6  T LLM0_PLLT_IN_A  PL11A   6 T LLM0_PLLT_IN_A PL20A    6 T LLM0_PLLT_IN_A

21   PL7B    6 C LLM0_PLLC_IN_A PL11B     6 C LLM0_PLLC_IN_A PL20B    6 C LLM0_PLLC_IN_A

22   PL8A    6  T LLM0_PLLT_FB_A PL12A    6 T LLM0_PLLT_FB_A PL21A    6 T LLM0_PLLT_FB_A

23   PL8B    6 C LLM0_PLLC_FB_A PL12B     6 C LLM0_PLLC_FB_A PL21B    6 C LLM0_PLLC_FB_A

24   VCCIO6  6                    VCCIO6  6                   VCCIO6  6

25   PL9A    6  T                 PL13A   6T                  PL22A   6T

26   PL9B    6C                   PL13B   6C                  PL22B   6C

27   PL10A   6  T                 PL14A   6T                  PL23A   6T

28   GND6    6                    GND6    6                   GND6    6

29   PL10B   6C                   PL14B   6C                  PL23B   6C

30   PL11A   6  T      LDQS11     PL15A   6T        LDQS15    PL24A   6T          LDQS24

31   PL11B   6C                   PL15B   6C                  PL24B   6C

32   PL12A   6  T                 PL16A   6T                  PL25A   6T

33   PL12B   6C                   PL16B   6C                  PL25B   6C

34   PL14A   6  T      VREF1_6    PL18A   6T        VREF1_6   PL27A   6T          VREF1_6

35   PL14B   6C        VREF2_6    PL18B   6C        VREF2_6   PL27B   6C          VREF2_6

36   VCCIO6  6                    VCCIO6  6                   VCCIO6  6

37*  GND5    -                    GND5    -                   GND5    -
     GND6                         GND6                        GND6

38   VCCIO5  5                    VCCIO5  5                   VCCIO5  5

39   PB2A    5  T                 PB10A   5T                  PB10A   5T

40   PB2B    5C                   PB10B   5C                  PB10B   5C

41   PB3A    5  T                 PB11A   5T                  PB11A   5T

42   PB3B    5C                   PB11B   5C                  PB11B   5C

43   PB5B    5                    PB13B   5                   PB13B   5

44   VCCIO5  5                    VCCIO5  5                   VCCIO5  5

45   PB6A    5  T      BDQS6      PB14A   5T        BDQS14    PB14A   5T          BDQS14

46   PB6B    5C                   PB14B   5C                  PB14B   5C

47   PB7A    5  T                 PB15A   5T                  PB15A   5T

48   PB7B    5C                   PB15B   5C                  PB15B   5C

49   PB8A    5  T      VREF2_5    PB16A   5T        VREF2_5   PB16A   5T          VREF2_5

                                          4-11
Lattice Semiconductor                                                      Pinout Information
                                                      LatticeECP/EC Family Data Sheet

LFEC1, LFEC3, LFECP/EC6 Logic Signal Connections: 144 TQFP (Cont.)

Pin             LFEC1                          LFEC3                      LFECP6/EC6

Number Pin Function Bank LVDS Dual Function Pin Function Bank LVDS Dual Function Pin Function Bank LVDS Dual Function

50   PB8B    5C        VREF1_5     PB16B   5C         VREF1_5     PB16B   5C          VREF1_5

51   PB9A    5  T      PCLKT5_0    PB17A   5T         PCLKT5_0    PB17A   5T          PCLKT5_0

52   GND5    5                     GND5    5                      GND5    5

53   PB9B    5C        PCLKC5_0    PB17B   5C         PCLKC5_0    PB17B   5C          PCLKC5_0

54   VCCAUX  -                     VCCAUX  -                      VCCAUX  -

55   VCCIO4  4                     VCCIO4  4                      VCCIO4  4

56   PB10A   4T        WRITEN      PB18A   4T         WRITEN      PB18A   4T          WRITEN

57   PB10B   4C        CS1N        PB18B   4C         CS1N        PB18B   4C          CS1N

58   PB11A   4T        VREF1_4     PB19A   4T         VREF1_4     PB19A   4T          VREF1_4

59   PB11B   4C        CSN         PB19B   4C         CSN         PB19B   4C          CSN

60   PB12A   4T        VREF2_4     PB20A   4T         VREF2_4     PB20A   4T          VREF2_4

61   PB12B   4C        D0/SPID7    PB20B   4C         D0/SPID7    PB20B   4C          D0/SPID7

62   PB13A   4T        D2/SPID5    PB21A   4T         D2/SPID5    PB21A   4T          D2/SPID5

63   GND4    4                     GND4    4                      GND4    4

64   PB13B   4C        D1/SPID6    PB21B   4C         D1/SPID6    PB21B   4C          D1/SPID6

65   PB14A   4T        BDQS14      PB22A   4T         BDQS22      PB22A   4T          BDQS22

66   PB14B   4C        D3/SPID4    PB22B   4C         D3/SPID4    PB22B   4C          D3/SPID4

67   PB15A   4T                    PB23A   4T                     PB23A   4T

68   PB15B   4C        D4/SPID3    PB23B   4C         D4/SPID3    PB23B   4C          D4/SPID3

69   PB16B   4         D5/SPID2    PB24B   4          D5/SPID2    PB24B   4           D5/SPID2

70   PB17B   4         D6/SPID1    PB25B   4          D6/SPID1    PB25B   4           D6/SPID1

71   VCCIO4  4                     VCCIO4  4                      VCCIO4  4

72*  GND3    -                     GND3    -                      GND3    -
     GND4                          GND4                           GND4

73   VCCIO3  3                     VCCIO3  3                      VCCIO3  3

74   PR14A   3         VREF1_3     PR18A   3          VREF1_3     PR27A   3           VREF1_3

75   PR12B   3C                    PR16B   3C                     PR25B   3C

76   PR12A   3  T                  PR16A   3T                     PR25A   3T

77   PR11B   3C                    PR15B   3C                     PR24B   3C

78   PR11A   3  T      RDQS11      PR15A   3T         RDQS15      PR24A   3T          RDQS24

79   PR10B   3 C RLM0_PLLC_FB_A PR14B      3 C RLM0_PLLC_FB_A PR23B       3 C RLM0_PLLC_FB_A

80   GND3    3                     GND3    3                      GND3    3

81   PR10A   3  T RLM0_PLLT_FB_A PR14A     3 T RLM0_PLLT_FB_A PR23A       3 T RLM0_PLLT_FB_A

82   PR9B    3 C RLM0_PLLC_IN_A PR13B      3 C RLM0_PLLC_IN_A PR22B       3 C RLM0_PLLC_IN_A

83   PR9A    3  T RLM0_PLLT_IN_A PR13A     3 T RLM0_PLLT_IN_A PR22A       3 T RLM0_PLLT_IN_A

84   VCCIO3  3                     VCCIO3  3                      VCCIO3  3

85   PR8B    3C        DI/CSSPIN   PR12B   3C         DI/CSSPIN   PR21B   3C          DI/CSSPIN

86   PR8A    3  T      DOUT/CSON   PR12A   3T         DOUT/CSON   PR21A   3T          DOUT/CSON

87   PR7B    3C        BUSY/SISPI  PR11B   3C         BUSY/SISPI  PR20B   3C          BUSY/SISPI

88   PR7A    3  T      D7/SPID0    PR11A   3T         D7/SPID0    PR20A   3T          D7/SPID0

89   CFG2    3                     CFG2    3                      CFG2    3

90   CFG1    3                     CFG1    3                      CFG1    3

91   CFG0    3                     CFG0    3                      CFG0    3

92   VCC     -                     VCC     -                      VCC     -

93 PROGRAMN 3                      PROGRAMN 3                     PROGRAMN 3

94   CCLK    3                     CCLK    3                      CCLK    3

95   INITN   3                     INITN   3                      INITN   3

96   GND     -                     GND     -                      GND     -

97   DONE    3                     DONE    3                      DONE    3

98   GND     -                     GND     -                      GND     -

                                           4-12
Lattice Semiconductor                                                                             Pinout Information
                                                                             LatticeECP/EC Family Data Sheet

LFEC1, LFEC3, LFECP/EC6 Logic Signal Connections: 144 TQFP (Cont.)

Pin                            LFEC1                            LFEC3                               LFECP6/EC6

Number Pin Function Bank LVDS         Dual Function  Pin Function Bank LVDS  Dual Function  Pin Function Bank LVDS Dual Function
                                        PCLKC2_0                               PCLKC2_0
99    VCC                   -           PCLKT2_0     VCC     -                 PCLKT2_0     VCC     -

100   PR5B                  2C           VREF1_2     PR9B    2C                 VREF1_2     PR9B    2C          PCLKC2_0
                                         VREF2_2                                VREF2_2
101   PR5A                  2  T                     PR9A    2T                             PR9A    2T          PCLKT2_0
                                          TDQS14                                 TDQS22
102   PR4B                  2C                       PR8B    2C                             PR8B    2C
                                         VREF2_1                                VREF2_1
103   PR4A                  2  T         VREF1_1     PR8A    2T                 VREF1_1     PR8A    2T

104   PR3B                  2C          PCLKC0_0     PR7B    2C                PCLKC0_0     PR7B    2C
                                        PCLKT0_0                               PCLKT0_0
105   PR3A                  2  T         VREF1_0     PR7A    2T                 VREF1_0     PR7A    2T
                                         VREF2_0                                VREF2_0
106   PR2B                  2C                       PR2B    2C                             PR2B    2C          VREF1_2
                                           TDQS6                                 TDQS14
107   PR2A                  2  T                     PR2A    2T                             PR2A    2T          VREF2_2

108   VCCIO2                2                        VCCIO2  2                              VCCIO2  2

109*  GND1                  -                        GND1    -                              GND1    -
      GND2                                           GND2                                   GND2

110   VCCIO1                1                        VCCIO1  1                              VCCIO1  1

111   PT17B                 1C                       PT25B   1C                             PT25B   1C

112   PT17A                 1T                       PT25A   1T                             PT25A   1T

113   PT15A                 1                        PT23A   1                              PT23A   1

114   PT14B                 1C                       PT22B   1C                             PT22B   1C

115   PT14A                 1T                       PT22A   1T                             PT22A   1T          TDQS22

116   PT13B                 1C                       PT21B   1C                             PT21B   1C

117   GND1                  1                        GND1    1                              GND1    1

118   PT13A                 1T                       PT21A   1T                             PT21A   1T

119   PT12B                 1C                       PT20B   1C                             PT20B   1C

120   PT12A                 1T                       PT20A   1T                             PT20A   1T

121   PT11B                 1C                       PT19B   1C                             PT19B   1C          VREF2_1

122   PT11A                 1T                       PT19A   1T                             PT19A   1T          VREF1_1

123   PT10B                 1C                       PT18B   1C                             PT18B   1C

124   PT10A                 1T                       PT18A   1T                             PT18A   1T

125   VCCIO1                1                        VCCIO1  1                              VCCIO1  1

126   VCCAUX                -                        VCCAUX  -                              VCCAUX  -

127   PT9B                  0C                       PT17B   0C                             PT17B   0C          PCLKC0_0

128   GND0                  0                        GND0    0                              GND0    0

129   PT9A                  0T                       PT17A   0T                             PT17A   0T          PCLKT0_0

130   PT8B                  0C                       PT16B   0C                             PT16B   0C          VREF1_0

131   PT8A                  0T                       PT16A   0T                             PT16A   0T          VREF2_0

132   PT7B                  0C                       PT15B   0C                             PT15B   0C

133   PT7A                  0T                       PT15A   0T                             PT15A   0T

134   PT6B                  0C                       PT14B   0C                             PT14B   0C

135   PT6A                  0T                       PT14A   0T                             PT14A   0T          TDQS14

136   VCCIO0                0                        VCCIO0  0                              VCCIO0  0

137   PT5B                  0C                       PT13B   0C                             PT13B   0C

138   PT5A                  0T                       PT13A   0T                             PT13A   0T

139   PT4B                  0C                       PT12B   0C                             PT12B   0C

140   PT4A                  0T                       PT12A   0T                             PT12A   0T

141   PT2B                  0C                       PT10B   0C                             PT10B   0C

142   PT2A                  0T                       PT10A   0T                             PT10A   0T

143   VCCIO0                0                        VCCIO0  0                              VCCIO0  0

144*  GND0                  -                        GND0    -                              GND0    -
      GND7                                           GND7                                   GND7

*Double bonded to the pin.

                                                             4-13
Lattice Semiconductor                                                       Pinout Information
                                                       LatticeECP/EC Family Data Sheet

LFEC1, LFEC3 Logic Signal Connections: 208 PQFP

Pin Number  Pin Function         LFEC1  Dual Function  Pin Function         LFEC3  Dual Function
                GND0      Bank LVDS                        GND0      Bank LVDS
       1*       GND7                                       GND7
               VCCIO7     -                               VCCIO7     -
       2         PL2A                                       PL2A
       3         PL2B     7                                 PL2B     7
       4          NC                                         NC
       5          NC      7  T          VREF2_7              NC      7  T          VREF2_7
       6          NC                                        PL3B
       7          NC      7  C          VREF1_7             PL4A     7  C          VREF1_7
       8          NC                                        PL4B
       9          NC      -                                 PL5A     -
      10          NC                                        PL5B
      11          NC      -                                 PL6A     -
      12          NC                                      VCCIO7
      13          NC      -                                 PL6B     7
      14         PL3A                                       PL7A
      15         PL3B     -                                 PL7B     7  T
      16         PL4A                                       PL8A
      17          NC      -                                  NC      7  C
      18         PL4B                                       PL8B
      19         PL5A     -                                 PL9A     7  T
      20         PL5B                                       PL9B
      21          NC      -                                          7  C
      22         XRES                                    VCCAUX
      23          NC      -                                 XRES     7  T          LDQS6
      24          NC                                         NC
      25         VCC      -                                  NC      7
      26          TCK                                       VCC
      27         GND      -                                  TCK     7  C
      28          TDI                                       GND
      29         TMS      7  T                               TDI     7  T
      30         TDO                                        TMS
      31         VCCJ     7  C                              TDO      7  C
      32         PL7A                                       VCCJ
      33         PL7B     7  T                             PL11A     7  T
      34         PL8A                                      PL11B
      35         PL8B     -                                PL12A     -
      36       VCCIO6                                      PL12B
      37         PL9A     7  C                            VCCIO6     7  C
      38         PL9B                                      PL13A
      39        PL10A     7  T          PCLKT7_0           PL13B     7  T          PCLKT7_0
      40        GND6                                       PL14A
      41        PL10B     7  C          PCLKC7_0           GND6      7  C          PCLKC7_0
      42                                                   PL14B
                          -                                          -

                          6                                          6

                          -                                          -

                          -                                          -

                          -                                          -

                          6                                          6

                          -                                          -

                          6                                          6

                          6                                          6

                          6                                          6

                          6                                          6

                          6  T LLM0_PLLT_IN_A                        6  T LLM0_PLLT_IN_A

                          6  C LLM0_PLLC_IN_A                        6  C LLM0_PLLC_IN_A

                          6  T LLM0_PLLT_FB_A                        6  T LLM0_PLLT_FB_A

                          6  C LLM0_PLLC_FB_A                        6  C LLM0_PLLC_FB_A

                          6                                          6

                          6  T                                       6  T

                          6  C                                       6  C

                          6  T                                       6  T

                          6                                          6

                          6  C                                       6  C

                                        4-14
Lattice Semiconductor                                                    Pinout Information
                                                    LatticeECP/EC Family Data Sheet

LFEC1, LFEC3 Logic Signal Connections: 208 PQFP (Cont.)

                             LFEC1                                   LFEC3

Pin Number  Pin Function  Bank LVDS  Dual Function  Pin Function  Bank LVDS  Dual Function
      43        PL11A                    LDQS11         PL15A                    LDQS15
      44        PL11B     6  T          VREF1_6         PL15B     6  T
      45        PL12A                   VREF2_6         PL16A                   VREF1_6
      46        PL12B     6  C                          PL16B     6  C          VREF2_6
      47        PL13A                    BDQS6          PL17A
      48        PL13B     6  T          VREF2_5         PL17B     6  T           BDQS6
      49        PL14A                   VREF1_5         PL18A
      50        PL14B     6  C         PCLKT5_0         PL18B     6  C           BDQS14
      51       VCCIO6                  PCLKC5_0        VCCIO6                   VREF2_5
                GND5      6  T                          GND5      6  T          VREF1_5
      52*       GND6                                    GND6                   PCLKT5_0
               VCCIO5     6  C                         VCCIO5     6  C         PCLKC5_0
      53          NC                                     PB2A
      54          NC      6  T                           PB2B     6  T
      55          NC                                     PB3A
      56          NC      6  C                           PB3B     6  C
      57          NC                                     PB4A
      58          NC      6                              PB4B     6
      59          NC                                     PB5A
      60          NC      -                              PB5B     -
      61          NC                                     PB6A
      62          NC      5                              PB6B     5
      63          NC                                   VCCIO5
      64         PB2A     -                             PB10A     5  T
      65         PB2B                                   PB10B
      66         PB3A     -                             PB11A     5  C
      67         PB3B                                   PB11B
      68         PB4A     -                             PB12A     5  T
      69         PB4B                                   PB12B
      70         PB5A     -                             PB13A     5  C
      71          NC                                    GND5
      72         PB5B     -                             PB13B     5  T
      73       VCCIO5                                  VCCIO5
      74         PB6A     -                             PB14A     5  C
      75         PB6B                                   PB14B
      76         PB7A     -                             PB15A     5  T
      77         PB7B                                   PB15B
      78         PB8A     -                             PB16A     5  C
      79         PB8B                                   PB16B
      80         PB9A     -                             PB17A     5  T
      81        GND5                                    GND5
      82         PB9B     -                             PB17B     5  C
      83
      84      VCCAUX      -                           VCCAUX      5

                          5  T                                    5  T

                          5  C                                    5  C

                          5  T                                    5  T

                          5  C                                    5  C

                          5  T                                    5  T

                          5  C                                    5  C

                          5  T                                    5  T

                          -                                       5

                          5  C                                    5  C

                          5                                       5

                          5  T                                    5  T

                          5  C                                    5  C

                          5  T                                    5  T

                          5  C                                    5  C

                          5  T                                    5  T

                          5  C                                    5  C

                          5  T                                    5  T

                          5                                       5

                          5  C                                    5  C

                          -                                       -

                                     4-15
Lattice Semiconductor                                                    Pinout Information
                                                    LatticeECP/EC Family Data Sheet

LFEC1, LFEC3 Logic Signal Connections: 208 PQFP (Cont.)

                             LFEC1                                   LFEC3

Pin Number  Pin Function  Bank LVDS  Dual Function  Pin Function  Bank LVDS  Dual Function
      85       VCCIO4                                  VCCIO4
      86        PB10A     4              WRITEN         PB18A     4              WRITEN
      87        PB10B                      CS1N         PB18B                      CS1N
      88        PB11A     4  T                          PB19A     4  T
      89        PB11B                   VREF1_4         PB19B                   VREF1_4
      90        PB12A     4  C             CSN          PB20A     4  C             CSN
      91        PB12B                                   PB20B
      92        PB13A     4  T          VREF2_4         PB21A     4  T          VREF2_4
      93        GND4                    D0/SPID7        GND4                    D0/SPID7
      94        PB13B     4  C          D2/SPID5        PB21B     4  C          D2/SPID5
      95        PB14A                                   PB22A
      96        PB14B     4  T          D1/SPID6        PB22B     4  T          D1/SPID6
      97        PB15A                    BDQS14         PB23A                    BDQS22
      98        PB15B     4  C          D3/SPID4        PB23B     4  C          D3/SPID4
      99        PB16A                                   PB24A
     100        PB16B     4  T          D4/SPID3        PB24B     4  T          D4/SPID3
     101        PB17A                                   PB25A
     102        PB17B     4             D5/SPID2        PB25B     4             D5/SPID2
     103          NC                                      NC
     104       VCCIO4     4  C          D6/SPID1       VCCIO4     4  C          D6/SPID1
                GND3                                    GND3
     105*       GND4      4  T                          GND4      4  T
               VCCIO3                                  VCCIO3
     106        PR14B     4  C                          PR18B     4  C
     107        PR14A                                   PR18A
     108        PR13B     4  T                          PR17B     4  T
     109        PR13A                                   PR17A
     110        PR12B     4  C                          PR16B     4  C
     111        PR12A                                   PR16A
     112        PR11B     4  T                          PR15B     4  T
     113        PR11A                                   PR15A
     114        PR10B     4  C                          PR14B     4  C
     115        GND3                                    GND3
     116        PR10A     4  T                          PR14A     4  T
     117         PR9B                                   PR13B
     118         PR9A     4  C                          PR13A     4  C
     119       VCCIO3                                  VCCIO3
     120         PR8B     -                             PR12B     -
     121         PR8A                                   PR12A
     122         PR7B     4                             PR11B     4
     123         PR7A                                   PR11A
     124         CFG2     -                              CFG2     -
     125         CFG1                                    CFG1
     126                  3                                       3

                          3  C       VREF2_3                      3  C       VREF2_3

                          3  T       VREF1_3                      3  T       VREF1_3

                          3  C                                    3  C

                          3  T                                    3  T

                          3  C                                    3  C

                          3  T                                    3  T

                          3  C                                    3  C

                          3  T       RDQS11                       3  T       RDQS15

                          3  C RLM0_PLLC_FB_A                     3  C RLM0_PLLC_FB_A

                          3                                       3

                          3  T RLM0_PLLT_FB_A                     3  T RLM0_PLLT_FB_A

                          3  C RLM0_PLLC_IN_A                     3  C RLM0_PLLC_IN_A

                          3  T RLM0_PLLT_IN_A                     3  T RLM0_PLLT_IN_A

                          3                                       3

                          3  C       DI/CSSPIN                    3  C       DI/CSSPIN

                          3  T       DOUT/CSON                    3  T       DOUT/CSON

                          3  C       BUSY/SISPI                   3  C       BUSY/SISPI

                          3  T       D7/SPID0                     3  T       D7/SPID0

                          3                                       3

                          3                                       3

                                     4-16
Lattice Semiconductor                                                    Pinout Information
                                                    LatticeECP/EC Family Data Sheet

LFEC1, LFEC3 Logic Signal Connections: 208 PQFP (Cont.)

                             LFEC1                                   LFEC3

Pin Number  Pin Function  Bank LVDS  Dual Function  Pin Function  Bank LVDS  Dual Function
     127         CFG0                                    CFG0
     128         VCC      3            PCLKC2_0          VCC      3            PCLKC2_0
     129                               PCLKT2_0                                PCLKT2_0
     130    PROGRAMN      -                         PROGRAMN      -
     131         CCLK                   VREF1_2          CCLK                    RDQS6
     132         INITN    3             VREF2_2          INITN    3             VREF1_2
     133         GND                                     GND                    VREF2_2
     134        DONE      3              TDQS14         DONE      3
     135         GND                                     GND                     TDQS22
     136         VCC      3                              VCC      3
     137          NC
     138         PR5B     -                           VCCAUX      -
     139          NC                                     PR9B
     140         PR5A     3                             GND2      3
     141         PR4B                                    PR9A
     142         PR4A     -                              PR8B     -
     143         PR3B                                    PR8A
     144         PR3A     -                              PR7B     -
     145          NC                                     PR7A
     146          NC      -                              PR6B     -
     147          NC
     148          NC      2  C                         VCCIO2     2  C
     149          NC                                     PR6A
     150          NC      -                              PR5B     2
     151          NC                                     PR5A
     152          NC      2  T                           PR4B     2  T
     153          NC                                     PR4A
     154         PR2B     2  C                            NC      2  C
     155         PR2A                                     NC
                          2  T                           PR2B     2  T
     156*      VCCIO2                                    PR2A
                GND1      2  C                                    2  C
     157        GND2                                   VCCIO2
     158       VCCIO1     2  T                          GND1      2  T
     159                                                GND2
     160          NC      -                            VCCIO1     2  C
     161        PT17B
     162        PT17A     -                               NC      2
     163        PT16B                                   PT25B
     164        PT16A     -                             PT25A     2  T
     165        PT15B                                   PT24B
     166        PT15A     -                             PT24A     2  C
     167        PT14B                                   PT23B
     168        PT14A     -                             PT23A     2  T
                PT13B                                   PT22B
                GND1      -                             PT22A     2  C
                                                        PT21B
                          -                             GND1      2  T

                          -                                       -

                          -                                       -

                          2  C                                    2  C

                          2  T                                    2  T

                          2                                       2

                          -                                       -

                          1                                       1

                          -                                       -

                          1  C                                    1  C

                          1  T                                    1  T

                          1  C                                    1  C

                          1  T                                    1  T

                          1  C                                    1  C

                          1  T                                    1  T

                          1  C                                    1  C

                          1  T                                    1  T

                          1  C                                    1  C

                          1                                       1

                                     4-17
Lattice Semiconductor                                                       Pinout Information
                                                       LatticeECP/EC Family Data Sheet

LFEC1, LFEC3 Logic Signal Connections: 208 PQFP (Cont.)

                                LFEC1                                   LFEC3

Pin Number Pin Function      Bank LVDS  Dual Function  Pin Function  Bank LVDS  Dual Function
                                                           PT21A                   VREF2_1
169  PT13A                   1  T          VREF2_1         PT20B     1  T          VREF1_1
                                           VREF1_1         PT20A
170  PT12B                   1  C                          PT19B     1  C         PCLKC0_0
                                          PCLKC0_0         PT19A                  PCLKT0_0
171  PT12A                   1  T         PCLKT0_0         PT18B     1  T          VREF1_0
                                           VREF1_0         PT18A                   VREF2_0
172  PT11B                   1  C          VREF2_0        VCCIO1     1  C
                                                                                    TDQS14
173  PT11A                   1  T            TDQS6       VCCAUX      1  T
                                                           PT17B                     TDQS6
174  PT10B                   1  C                          GND0      1  C
                                                           PT17A
175  PT10A                   1  T                          PT16B     1  T
                                                           PT16A
176  VCCIO1                  1                             PT15B     1
                                                           PT15A
177  VCCAUX                  -                             PT14B     -
                                                           PT14A
178  PT9B                    0  C                         VCCIO0     0  C
                                                           PT13B
179  GND0                    0                             GND0      0
                                                           PT13A
180  PT9A                    0  T                          PT12B     0  T
                                                           PT12A
181  PT8B                    0  C                          PT11B     0  C
                                                           PT11A
182  PT8A                    0  T                          PT10B     0  T
                                                           PT10A
183  PT7B                    0  C                         VCCIO0     0  C
                                                            PT6B
184  PT7A                    0  T                           PT6A     0  T
                                                            PT5B
185  PT6B                    0  C                           PT5A     0  C
                                                            PT4B
186  PT6A                    0  T                           PT4A     0  T
                                                            PT3B
187  VCCIO0                  0                              PT3A     0
                                                            PT2B
188  PT5B                    0  C                           PT2A     0  C
                                                          VCCIO0
189  NC                      -                                       0

190  PT5A                    0  T                                    0  T

191  PT4B                    0  C                                    0  C

192  PT4A                    0  T                                    0  T

193  PT3B                    0  C                                    0  C

194  PT3A                    0  T                                    0  T

195  PT2B                    0  C                                    0  C

196  PT2A                    0  T                                    0  T

197  NC                      -                                       0

198  NC                      -                                       0  C

199  NC                      -                                       0  T

200  NC                      -                                       0  C

201  NC                      -                                       0  T

202  NC                      -                                       0  C

203  NC                      -                                       0  T

204  NC                      -                                       0  C

205  NC                      -                                       0  T

206  NC                      -                                       0  C

207  NC                      -                                       0  T

208  VCCIO0                  0                                       0

* Double bonded to the pin.

                                        4-18
Lattice Semiconductor                                                   Pinout Information
                                                   LatticeECP/EC Family Data Sheet

LFECP/EC6, LFECP/EC10 Logic Signal Connections: 208 PQFP

Pin Number  Pin Function   LFECP6/LFEC6            Pin Function  LFECP10/LFEC10
                GND0      Bank LVDS Dual Function      GND0      Bank LVDS Dual Function
       1*       GND7                                   GND7
               VCCIO7     -                           VCCIO7     -
       2         PL2A                                   PL2A
       3         PL2B     7                             PL2B     7
       4          NC                                    VCC
       5          NC      7  T  VREF2_7                 GND      7  T  VREF2_7
       6         PL3B                                  PL12B
       7         PL4A     7  C  VREF1_7                PL13A     7  C  VREF1_7
       8         PL4B                                  PL13B
       9         PL5A     -                            PL14A     -
      10         PL5B                                  PL14B
      11         PL6A     -                            PL15A     -
      12       VCCIO7                                 VCCIO7
      13         PL6B     7                            PL15B     7
      14         PL7A                                  PL16A
      15         PL7B     7  T                         PL16B     7  T
      16         PL8A                                  PL17A
      17        GND7      7  C                         GND7      7  C
      18         PL8B                                  PL17B
      19         PL9A     7  T                         PL18A     7  T
      20         PL9B                                  PL18B
      21                  7  C                                   7  C
      22      VCCAUX                                 VCCAUX
      23         XRES     7  T  LDQS6                   XRES     7  T  LDQS15
      24         VCC                                    VCC
      25         GND      7                             GND      7
      26         VCC                                    VCC
      27          TCK     7  C                           TCK     7  C
      28         GND                                    GND
      29          TDI     7  T                           TDI     7  T
      30         TMS                                    TMS
      31         TDO      7  C                          TDO      7  C
      32         VCCJ                                   VCCJ
      33        PL20A     7  T                         PL29A     7  T
      34        PL20B                                  PL29B
      35        PL21A     7                            PL30A     7
      36        PL21B                                  PL30B
      37       VCCIO6     7  C                        VCCIO6     7  C
      38        PL22A                                  PL31A
      39        PL22B     7  T  PCLKT7_0               PL31B     7  T  PCLKT7_0
      40        PL23A                                  PL32A
      41        GND6      7  C  PCLKC7_0               GND6      7  C  PCLKC7_0
      42        PL23B                                  PL32B
                          -                                      -

                          6                                      6

                          -                                      -

                          -                                      -

                          -                                      -

                          6                                      6

                          -                                      -

                          6                                      6

                          6                                      6

                          6                                      6

                          6                                      6

                          6  T LLM0_PLLT_IN_A                    6  T LLM0_PLLT_IN_A

                          6  C LLM0_PLLC_IN_A                    6  C LLM0_PLLC_IN_A

                          6  T LLM0_PLLT_FB_A                    6  T LLM0_PLLT_FB_A

                          6  C LLM0_PLLC_FB_A                    6  C LLM0_PLLC_FB_A

                          6                                      6

                          6  T                                   6  T

                          6  C                                   6  C

                          6  T                                   6  T

                          6                                      6

                          6  C                                   6  C

                                4-19
Lattice Semiconductor                                                   Pinout Information
                                                   LatticeECP/EC Family Data Sheet

LFECP/EC6, LFECP/EC10 Logic Signal Connections: 208 PQFP (Cont.)

                          LFECP6/LFEC6                           LFECP10/LFEC10

Pin Number  Pin Function  Bank LVDS Dual Function  Pin Function  Bank LVDS Dual Function
      43        PL24A                                  PL33A
      44        PL24B     6  T          LDQS24         PL33B     6  T            LDQS33
      45        PL25A                                  PL34A
      46        PL25B     6  C                         PL34B     6  C
      47        PL26A                                  PL35A
      48        PL26B     6  T                         PL35B     6  T
      49        PL27A                                  PL36A
      50        PL27B     6  C                         PL36B     6  C
      51       VCCIO6                                 VCCIO6
                GND5      6  T                         GND5      6  T
      52*       GND6                                   GND6
               VCCIO5     6  C                        VCCIO5     6  C
      53         PB2A                                   PB2A
      54         PB2B     6  T          VREF1_6         PB2B     6  T            VREF1_6
      55         PB3A                                   PB3A
      56         PB3B     6  C          VREF2_6         PB3B     6  C            VREF2_6
      57         PB4A                                   PB4A
      58         PB4B     6                             PB4B     6
      59         PB5A                                   PB5A
      60         PB5B     -                             PB5B     -
      61         PB6A                                   PB6A
      62         PB6B     5                             PB6B     5
      63       VCCIO5                                 VCCIO5
      64        PB10A     5  T                         PB18A     5  T
      65        PB10B                                  PB18B
      66        PB11A     5  C                         PB19A     5  C
      67        PB11B                                  PB19B
      68        PB12A     5  T                         PB20A     5  T
      69        PB12B                                  PB20B
      70        PB13A     5  C                         PB21A     5  C
      71        GND5                                   GND5
      72        PB13B     5  T                         PB21B     5  T
      73       VCCIO5                                 VCCIO5
      74        PB14A     5  C                         PB22A     5  C
      75        PB14B                                  PB22B
      76        PB15A     5  T                         PB23A     5  T
      77        PB15B                                  PB23B
      78        PB16A     5  C                         PB24A     5  C
      79        PB16B                                  PB24B
      80        PB17A     5  T            BDQS6        PB25A     5  T              BDQS6
      81        GND5                                   GND5
      82        PB17B     5  C           BDQS14        PB25B     5  C             BDQS22
      83                                 VREF2_5                                  VREF2_5
      84      VCCAUX      5              VREF1_5     VCCAUX      5                VREF1_5
                                        PCLKT5_0                                 PCLKT5_0
                          5  T          PCLKC5_0                 5  T            PCLKC5_0

                          5  C                                   5  C

                          5  T                                   5  T

                          5  C                                   5  C

                          5  T                                   5  T

                          5  C                                   5  C

                          5  T                                   5  T

                          5                                      5

                          5  C                                   5  C

                          5                                      5

                          5  T                                   5  T

                          5  C                                   5  C

                          5  T                                   5  T

                          5  C                                   5  C

                          5  T                                   5  T

                          5  C                                   5  C

                          5  T                                   5  T

                          5                                      5

                          5  C                                   5  C

                          -                                      -

                                        4-20
Lattice Semiconductor                                                    Pinout Information
                                                    LatticeECP/EC Family Data Sheet

LFECP/EC6, LFECP/EC10 Logic Signal Connections: 208 PQFP (Cont.)

                          LFECP6/LFEC6                            LFECP10/LFEC10

Pin Number  Pin Function  Bank LVDS Dual Function   Pin Function  Bank LVDS Dual Function
      85       VCCIO4                                  VCCIO4
      86        PB18A     4                             PB26A     4
      87        PB18B                                   PB26B
      88        PB19A     4  T          WRITEN          PB27A     4  T            WRITEN
      89        PB19B                                   PB27B
      90        PB20A     4  C          CS1N            PB28A     4  C            CS1N
      91        PB20B                                   PB28B
      92        PB21A     4  T          VREF1_4         PB29A     4  T            VREF1_4
      93        GND4                                    GND4
      94        PB21B     4  C          CSN             PB29B     4  C            CSN
      95        PB22A                                   PB30A
      96        PB22B     4  T          VREF2_4         PB30B     4  T            VREF2_4
      97        PB23A                                   PB31A
      98        PB23B     4  C          D0/SPID7        PB31B     4  C            D0/SPID7
      99        PB24A                                   PB32A
     100        PB24B     4  T          D2/SPID5        PB32B     4  T            D2/SPID5
     101        PB25A                                   PB33A
     102        PB25B     4                             PB33B     4
     103        PB33A                                   PB41A
     104       VCCIO4     4  C          D1/SPID6       VCCIO4     4  C            D1/SPID6
                GND3                                    GND3
     105*       GND4      4  T          BDQS22          GND4      4  T            BDQS30
               VCCIO3                                  VCCIO3
     106        PR27B     4  C          D3/SPID4        PR36B     4  C            D3/SPID4
     107        PR27A                                   PR36A
     108        PR26B     4  T                          PR35B     4  T
     109        PR26A                                   PR35A
     110        PR25B     4  C          D4/SPID3        PR34B     4  C            D4/SPID3
     111        PR25A                                   PR34A
     112        PR24B     4  T                          PR33B     4  T
     113        PR24A                                   PR33A
     114        PR23B     4  C          D5/SPID2        PR32B     4  C            D5/SPID2
     115        GND3                                    GND3
     116        PR23A     4  T                          PR32A     4  T
     117        PR22B                                   PR31B
     118        PR22A     4  C          D6/SPID1        PR31A     4  C            D6/SPID1
     119       VCCIO3                                  VCCIO3
     120        PR21B     4                             PR30B     4
     121        PR21A                                   PR30A
     122        PR20B     4                             PR29B     4
     123        PR20A                                   PR29A
     124         CFG2     -                              CFG2     -
     125         CFG1                                    CFG1
     126                  3                                       3

                          3  C          VREF2_3                   3  C            VREF2_3

                          3  T          VREF1_3                   3  T            VREF1_3

                          3  C                                    3  C

                          3  T                                    3  T

                          3  C                                    3  C

                          3  T                                    3  T

                          3  C                                    3  C

                          3  T          RDQS24                    3  T            RDQS33

                          3  C RLM0_PLLC_FB_A                     3  C RLM0_PLLC_FB_A

                          3                                       3

                          3  T RLM0_PLLT_FB_A                     3  T RLM0_PLLT_FB_A

                          3  C RLM0_PLLC_IN_A                     3  C RLM0_PLLC_IN_A

                          3  T RLM0_PLLT_IN_A                     3  T RLM0_PLLT_IN_A

                          3                                       3

                          3  C          DI/CSSPIN                 3  C            DI/CSSPIN

                          3  T          DOUT/CSON                 3  T            DOUT/CSON

                          3  C          BUSY/SISPI                3  C            BUSY/SISPI

                          3  T          D7/SPID0                  3  T            D7/SPID0

                          3                                       3

                          3                                       3

                                        4-21
Lattice Semiconductor                                                   Pinout Information
                                                   LatticeECP/EC Family Data Sheet

LFECP/EC6, LFECP/EC10 Logic Signal Connections: 208 PQFP (Cont.)

                          LFECP6/LFEC6                           LFECP10/LFEC10

Pin Number  Pin Function  Bank LVDS Dual Function  Pin Function  Bank LVDS Dual Function
     127         CFG0                                   CFG0
     128         VCC      3                             VCC      3
     129
     130    PROGRAMN      -                        PROGRAMN      -
     131         CCLK                                   CCLK
     132         INITN    3                             INITN    3
     133         GND                                    GND
     134        DONE      3                            DONE      3
     135         GND                                    GND
     136         VCC      3                             VCC      3
     137
     138      VCCAUX      -                          VCCAUX      -
     139         PR9B                                  PR18B
     140        GND2      3                            GND2      3
     141         PR9A                                  PR18A
     142         PR8B     -                            PR17B     -
     143         PR8A                                  PR17A
     144         PR7B     -                            PR16B     -
     145         PR7A                                  PR16A
     146         PR6B     -                            PR15B     -
     147                                              VCCIO2
     148       VCCIO2     2  C          PCLKC2_0       PR15A     2  C            PCLKC2_0
     149         PR6A                                  PR14B
     150         PR5B     2                            PR14A     2
     151         PR5A                                  PR13B
     152         PR4B     2  T          PCLKT2_0       PR13A     2  T            PCLKT2_0
     153         PR4A                                   GND
     154          NC      2  C                                   2  C
     155          NC                                    VCC
                 PR2B     2  T                          PR2B     2  T
     156*        PR2A                                   PR2A
                          2  C                        VCCIO2     2  C
     157       VCCIO2                                  GND1
     158        GND1      2  T                         GND2      2  T
     159        GND2                                  VCCIO1
     160       VCCIO1     2  C                         PT41A     2  C
     161        PT33A                                  PT33B
     162        PT25B     2                            PT33A     2
     163        PT25A                                  PT32B
     164        PT24B     2  T          RDQS6          PT32A     2  T            RDQS15
     165        PT24A                                  PT31B
     166        PT23B     2  C                         PT31A     2  C
     167        PT23A                                  PT30B
     168        PT22B     2  T                         PT30A     2  T
                PT22A                                  PT29B
                PT21B     2  C                         GND1      2  C
                GND1
                          2  T                                   2  T

                          -                                      -

                          -                                      -

                          2  C          VREF1_2                  2  C            VREF1_2

                          2  T          VREF2_2                  2  T            VREF2_2

                          2                                      2

                          -                                      -

                          1                                      1

                          1                                      1

                          1  C                                   1  C

                          1  T                                   1  T

                          1  C                                   1  C

                          1  T                                   1  T

                          1  C                                   1  C

                          1  T                                   1  T

                          1  C                                   1  C

                          1  T          TDQS22                   1  T            TDQS30

                          1  C                                   1  C

                          1                                      1

                                        4-22
Lattice Semiconductor                                                     Pinout Information
                                                     LatticeECP/EC Family Data Sheet

LFECP/EC6, LFECP/EC10 Logic Signal Connections: 208 PQFP (Cont.)

                            LFECP6/LFEC6                           LFECP10/LFEC10

Pin Number Pin Function     Bank LVDS Dual Function  Pin Function  Bank LVDS Dual Function
                                                         PT29A
169  PT21A                  1  T                         PT28B     1  T
                                                         PT28A
170  PT20B                  1  C                         PT27B     1  C
                                                         PT27A
171  PT20A                  1  T                         PT26B     1  T
                                                         PT26A
172  PT19B                  1  C          VREF2_1       VCCIO1     1  C            VREF2_1

173  PT19A                  1  T          VREF1_1      VCCAUX      1  T            VREF1_1
                                                         PT25B
174  PT18B                  1  C                         GND0      1  C
                                                         PT25A
175  PT18A                  1  T                         PT24B     1  T
                                                         PT24A
176  VCCIO1                 1                            PT23B     1
                                                         PT23A
177  VCCAUX                 -                            PT22B     -
                                                         PT22A
178  PT17B                  0  C          PCLKC0_0      VCCIO0     0  C            PCLKC0_0
                                                         PT21B
179  GND0                   0                            GND0      0
                                                         PT21A
180  PT17A                  0  T          PCLKT0_0       PT20B     0  T            PCLKT0_0
                                                         PT20A
181  PT16B                  0  C          VREF1_0        PT19B     0  C            VREF1_0
                                                         PT19A
182  PT16A                  0  T          VREF2_0        PT18B     0  T            VREF2_0
                                                         PT18A
183  PT15B                  0  C                        VCCIO0     0  C
                                                          PT6B
184  PT15A                  0  T                          PT6A     0  T
                                                          PT5B
185  PT14B                  0  C                          PT5A     0  C
                                                          PT4B
186  PT14A                  0  T          TDQS14          PT4A     0  T            TDQS22
                                                          PT3B
187  VCCIO0                 0                             PT3A     0
                                                          PT2B
188  PT13B                  0  C                          PT2A     0  C
                                                        VCCIO0
189  GND0                   0                                      0

190  PT13A                  0  T                                   0  T

191  PT12B                  0  C                                   0  C

192  PT12A                  0  T                                   0  T

193  PT11B                  0  C                                   0  C

194  PT11A                  0  T                                   0  T

195  PT10B                  0  C                                   0  C

196  PT10A                  0  T                                   0  T

197  VCCIO0                 0                                      0

198  PT6B                   0  C                                   0  C

199  PT6A                   0  T          TDQS6                    0  T            TDQS6

200  PT5B                   0  C                                   0  C

201  PT5A                   0  T                                   0  T

202  PT4B                   0  C                                   0  C

203  PT4A                   0  T                                   0  T

204  PT3B                   0  C                                   0  C

205  PT3A                   0  T                                   0  T

206  PT2B                   0  C                                   0  C

207  PT2A                   0  T                                   0  T

208  VCCIO0                 0                                      0

*Double bonded to the pin.

                                          4-23
Lattice Semiconductor                                                 Pinout Information
                                                 LatticeECP/EC Family Data Sheet

LFEC3 and LFECP/EC6 Logic Signal Connections: 256 fpBGA

  Ball                    LFEC3                                 LFECP6/LFEC6
Number
        Ball Function  Bank LVDS  Dual Function  Ball Function  Bank LVDS Dual Function
  GND        GND7                    VREF2_7          GND7
   D4        PL2A      7             VREF1_7          PL2A      7
   D3        PL2B                                     PL2B
   C3        PL3A      7  T            LDQS6          PL3A      7  T          VREF2_7
   C2        PL3B                                     PL3B
   B1        PL4A      7  C         PCLKT7_0          PL4A      7  C          VREF1_7
   C1        PL4B                   PCLKC7_0          PL4B
   E3        PL5A      7  T                           PL5A      7  T
   E4        PL5B                                     PL5B
   F4        PL6A      7  C                           PL6A      7  C
   F5        PL6B                                     PL6B
   G4        PL7A      7  T                           PL7A      7  T
   G3        PL7B                                     PL7B
   D2        PL8A      7  C                           PL8A      7  C
   D1        PL8B                                     PL8B
   E1        PL9A      7  T                           PL9A      7  T
  GND        GND7                                     GND7
   E2        PL9B      7  C                           PL9B      7  C
   F3        XRES                                     XRES
   G5          NC      7  T                           PL11A     7  T          LDQS6
   H5          NC                                     PL11B
   F2          NC      7  C                           PL12A     7  C
   F1          NC                                     PL12B
   H4          NC      7  T                           PL13A     7  T
   H3          NC                                     PL13B
   G2          NC      7  C                           PL14A     7  C
     -           -                                    GND6
   G1          NC      7  T                           PL14B     7  T
    J4         NC                                     PL15A
    J3         NC      7  C                           PL15B     7  C
    J5         NC                                     PL16A
   K5          NC      7  T                           PL16B     7  T          PCLKT7_0
   H2          NC                                     PL17A
   H1          NC      7                              PL17B     7
    J2         NC                                     PL18A
     -           -     7  C                           GND6      7  C          PCLKC7_0
    J1         NC                                     PL18B
   K4         TCK      6                               TCK      6
   K3          TDI                                      TDI
    L3        TMS      -                               TMS      6  T
    L5        TDO                                      TDO
    L4       VCCJ      -                              VCCJ      6  C

                       -                                        6  T

                       -                                        6  C

                       -                                        6  T

                       -                                        6  C

                       -                                        6  T

                       -                                        6

                       -                                        6  C

                       -                                        6  T          LDQS15

                       -                                        6  C

                       -                                        6  T

                       -                                        6  C

                       -                                        6  T

                       -                                        6  C

                       -                                        6  T

                       -                                        6

                       -                                        6  C

                       6                                        6

                       6                                        6

                       6                                        6

                       6                                        6

                       6                                        6

                                  4-24
Lattice Semiconductor                                                   Pinout Information
                                                   LatticeECP/EC Family Data Sheet

LFEC3 and LFECP/EC6 Logic Signal Connections: 256 fpBGA (Cont.)

  Ball                    LFEC3                                   LFECP6/LFEC6
Number
        Ball Function  Bank LVDS    Dual Function  Ball Function  Bank LVDS Dual Function
   K2        PL11A                LLM0_PLLT_IN_A        PL20A
   K1        PL11B     6  T       LLM0_PLLC_IN_A        PL20B     6  T LLM0_PLLT_IN_A
    L2       PL12A                LLM0_PLLT_FB_A        PL21A
    L1       PL12B     6  C       LLM0_PLLC_FB_A        PL21B     6  C LLM0_PLLC_IN_A
   M2        PL13A                                      PL22A
   M1        PL13B     6  T              LDQS15         PL22B     6  T LLM0_PLLT_FB_A
   N1        PL14A                                      PL23A
  GND        GND6      6  C             VREF1_6         GND6      6  C LLM0_PLLC_FB_A
   N2        PL14B                      VREF2_6         PL23B
   M4        PL15A     6  T                             PL24A     6  T
   M3        PL15B                       BDQS6          PL24B
   P1        PL16A     6  C                             PL25A     6  C
   R1        PL16B                                      PL25B
   P2        PL17A     6  T                             PL26A     6  T
   P3        PL17B                                      PL26B
   N3        PL18A     6                                PL27A     6
   N4        PL18B                                      PL27B
  GND        GND6      6  C                             GND6      6  C
  GND        GND5                                       GND5
   P4        PB2A      6  T                             PB2A      6  T          LDQS24
   N5        PB2B                                       PB2B
   P5        PB3A      6  C                             PB3A      6  C
   P6        PB3B                                       PB3B
   R4        PB4A      6  T                             PB4A      6  T
   R3        PB4B                                       PB4B
   T2        PB5A      6  C                             PB5A      6  C
   T3        PB5B                                       PB5B
   R5        PB6A      6  T                             PB6A      6  T
   R6        PB6B                                       PB6B
   T4        PB7A      6  C                             PB7A      6  C
   T5        PB7B                                       PB7B
   N6        PB8A      6  T                             PB8A      6  T          VREF1_6
   M6        PB8B                                       PB8B
   T6        PB9A      6  C                             PB9A      6  C          VREF2_6
  GND        GND5                                       GND5
   T7        PB9B      6                                PB9B      6
   P7       PB10A                                      PB10A
   N7       PB10B      5                               PB10B      5
   R7       PB11A                                      PB11A
   R8       PB11B      5  T                            PB11B      5  T
   M7       PB12A                                      PB12A
   M8       PB12B      5  C                            PB12B      5  C
   T8       PB13A                                      PB13A
                       5  T                                       5  T

                       5  C                                       5  C

                       5  T                                       5  T

                       5  C                                       5  C

                       5  T                                       5  T

                       5  C                                       5  C

                       5  T                                       5  T          BDQS6

                       5  C                                       5  C

                       5  T                                       5  T

                       5  C                                       5  C

                       5  T                                       5  T

                       5  C                                       5  C

                       5  T                                       5  T

                       5                                          5

                       5  C                                       5  C

                       5  T                                       5  T

                       5  C                                       5  C

                       5  T                                       5  T

                       5  C                                       5  C

                       5  T                                       5  T

                       5  C                                       5  C

                       5  T                                       5  T

                                  4-25
Lattice Semiconductor                                                    Pinout Information
                                                    LatticeECP/EC Family Data Sheet

LFEC3 and LFECP/EC6 Logic Signal Connections: 256 fpBGA (Cont.)

  Ball                    LFEC3                                    LFECP6/LFEC6
Number
        Ball Function  Bank LVDS     Dual Function  Ball Function  Bank LVDS Dual Function
  GND        GND5                                        GND5
   T9       PB13B      5                 BDQS14         PB13B      5
   P8       PB14A                                       PB14A
   N8       PB14B      5  C             VREF2_5         PB14B      5  C
   R9       PB15A                       VREF1_5         PB15A
  R10       PB15B      5  T            PCLKT5_0         PB15B      5  T          BDQS14
   P9       PB16A                      PCLKC5_0         PB16A
   N9       PB16B      5  C              WRITEN         PB16B      5  C
   T10      PB17A                                       PB17A
             GND5      5  T                CS1N          GND5      5  T
  GND       PB17B                       VREF1_4         PB17B
   T11      PB18A      5  C                             PB18A      5  C
   T12      PB18B                           CSN         PB18B
   T13      PB19A      5  T             VREF2_4         PB19A      5  T          VREF2_5
   P10      PB19B                       D0/SPID7        PB19B
  N10       PB20A      5  C             D2/SPID5        PB20A      5  C          VREF1_5
   T14      PB20B                       D1/SPID6        PB20B
   T15      PB21A      5  T              BDQS22         PB21A      5  T          PCLKT5_0
  M10        GND4                       D3/SPID4         GND4
  GND       PB21B      5                D4/SPID3        PB21B      5
  M11       PB22A                       D5/SPID2        PB22A
  R11       PB22B      5  C                             PB22B      5  C          PCLKC5_0
   P11      PB23A                       D6/SPID1        PB23A
  R13       PB23B      4  T                             PB23B      4  T          WRITEN
  R14       PB24A                       VREF2_3         PB24A
   P12      PB24B      4  C             VREF1_3         PB24B      4  C          CS1N
   P13      PB25A                                       PB25A
  N11            -     4  T              RDQS15          GND4      4  T          VREF1_4
            PB25B                 RLM0_PLLC_FB_A        PB25B
     -         NC      4  C                             PB26A      4  C          CSN
  N12        GND4                                        GND4
  R12            -     4  T                              GND4      4  T          VREF2_4
  GND        GND3                                        GND3
            PR18B      4  C                             PR27B      4  C          D0/SPID7
     -      PR18A                                       PR27A
  GND       PR17B      4  T                             PR26B      4  T          D2/SPID5
  N13       PR17A                                       PR26A
  N14       PR16B      4                                PR25B      4
   P14      PR16A                                       PR25A
   P15      PR15B      4  C                             PR24B      4  C          D1/SPID6
  R15       PR15A                                       PR24A
  R16       PR14B      4  T                             PR23B      4  T          BDQS22
  M13        GND3                                        GND3
  M14                  4  C                                        4  C          D3/SPID4
   P16
  GND                  4  T                                        4  T

                       4  C                                        4  C          D4/SPID3

                       4  T                                        4  T

                       4  C                                        4  C          D5/SPID2

                       4  T                                        4  T

                       -                                           4

                       4  C                                        4  C          D6/SPID1

                       -                                           4

                       4                                           4

                       -                                           4

                       3                                           3

                       3  C                                        3  C          VREF2_3

                       3  T                                        3  T          VREF1_3

                       3  C                                        3  C

                       3  T                                        3  T

                       3  C                                        3  C

                       3  T                                        3  T

                       3  C                                        3  C

                       3  T                                        3  T          RDQS24

                       3  C                                        3  C RLM0_PLLC_FB_A

                       3                                           3

                                  4-26
Lattice Semiconductor                                                   Pinout Information
                                                   LatticeECP/EC Family Data Sheet

LFEC3 and LFECP/EC6 Logic Signal Connections: 256 fpBGA (Cont.)

  Ball                    LFEC3                                   LFECP6/LFEC6
Number
        Ball Function  Bank LVDS    Dual Function  Ball Function  Bank LVDS Dual Function
  N16       PR14A                 RLM0_PLLT_FB_A       PR23A
  N15       PR13B      3  T       RLM0_PLLC_IN_A       PR22B      3  T RLM0_PLLT_FB_A
  M15       PR13A                 RLM0_PLLT_IN_A       PR22A
  M16       PR12B      3  C                            PR21B      3  C RLM0_PLLC_IN_A
   L16      PR12A                      DI/CSSPIN       PR21A
   K16      PR11B      3  T          DOUT/CSON         PR20B      3  T RLM0_PLLT_IN_A
   J16      PR11A                     BUSY/SISPI       PR20A
   L12       CFG2      3  C                             CFG2      3  C          DI/CSSPIN
   L14       CFG1                       D7/SPID0        CFG1
   L13       CFG0      3  T                             CFG0      3  T          DOUT/CSON
   K13                                 PCLKC2_0
   L15  PROGRAMN       3  C            PCLKT2_0    PROGRAMN       3  C          BUSY/SISPI
   K15       CCLK                                       CCLK
   K14       INITN     3  T              RDQS6          INITN     3  T          D7/SPID0
             DONE                                       DONE
  H16            -     3                                GND3      3
  H15          NC                                      PR18B
  G16          NC      3                               PR18A      3
  G15          NC                                      PR17B
   K12         NC      3                               PR17A      3
   J12         NC                                      PR16B
   J14         NC      3                               PR16A      3
   J15         NC                                      PR15B
   F16         NC      3                               PR15A      3
               NC                                      PR14B
     -           -     3                                GND3      3
   F15         NC                                      PR14A
   J13         NC      3                               PR13B      3
  H13          NC                                      PR13A
  H14          NC      -                               PR12B      3
  G14          NC                                      PR12A
   E16         NC      -                               PR11B      3  C
   E15         NC                                      PR11A
  H12        PR9B      -                                PR9B      3  T
  GND        GND2                                       GND2
  G12        PR9A      -                                PR9A      3  C
  G13        PR8B                                       PR8B
   F13       PR8A      -                                PR8A      3  T
   F12       PR7B                                       PR7B
   E13       PR7A      -                                PR7A      3  C
  D16        PR6B                                       PR6B
  D15        PR6A      -                                PR6A      3  T
   F14       PR5B                                       PR5B
   E14       PR5A      -                                PR5A      3  C

                       -                                          3  T          RDQS15

                       -                                          3  C

                       -                                          3

                       -                                          3  T

                       -                                          3  C

                       -                                          3  T

                       -                                          3  C

                       -                                          3  T

                       -                                          3  C

                       -                                          3  T

                       2  C                                       2  C          PCLKC2_0

                       2

                       2  T                                       2  T          PCLKT2_0
                                                                                  RDQS6
                       2  C                                       2  C

                       2  T                                       2  T

                       2  C                                       2  C

                       2  T                                       2  T

                       2  C                                       2  C

                       2  T                                       2  T

                       2  C                                       2  C

                       2  T                                       2  T

                                  4-27
Lattice Semiconductor                                                 Pinout Information
                                                 LatticeECP/EC Family Data Sheet

LFEC3 and LFECP/EC6 Logic Signal Connections: 256 fpBGA (Cont.)

  Ball                    LFEC3                                 LFECP6/LFEC6
Number
        Ball Function  Bank LVDS  Dual Function  Ball Function  Bank LVDS Dual Function
  C16        PR4B                                     PR4B
   B16       PR4A      2  C          VREF1_2          PR4A      2  C
  C15        PR3B                    VREF2_2          PR3B
  C14        PR3A      2  T                           PR3A      2  T
  D14        PR2B                     TDQS22          PR2B
  D13        PR2A      2  C                           PR2A      2  C
  GND        GND2                    VREF2_1          GND2
  GND        GND1      2  T          VREF1_1          GND1      2  T
                 -                  PCLKC0_0          GND1
     -         NC      2  C         PCLKT0_0         PT26B      2  C          VREF1_2
   B13         NC                    VREF1_0         PT26A
  C13       PT25B      2  T          VREF2_0         PT25B      2  T          VREF2_2
  C12            -                    TDQS14          GND1
            PT25A      2                             PT25A      2
     -      PT24B                                    PT24B
  D12       PT24A      1                             PT24A      1
   A15      PT23B                                    PT23B
   B14      PT23A      -                             PT23A      1
  D11       PT22B                                    PT22B
  C11       PT22A      -                             PT22A      1  C
   E10      PT21B                                    PT21B
   E11       GND1      -                              GND1      1  T
   A14      PT21A                                    PT21A
  GND       PT20B      1  C                          PT20B      1  C
   A13      PT20A                                    PT20A
  D10       PT19B      -                             PT19B      1
  C10       PT19A                                    PT19A
   A12      PT18B      1  T                          PT18B      1  T
   B12      PT18A                                    PT18A
   A11      PT17B      1  C                          PT17B      1  C
   B11       GND0                                     GND0
   A10      PT17A      1  T                          PT17A      1  T
  GND       PT16B                                    PT16B
   B10      PT16A      1  C                          PT16A      1  C
   C9       PT15B                                    PT15B
   B9       PT15A      1  T                          PT15A      1  T
   E9       PT14B                                    PT14B
   D9       PT14A      1  C                          PT14A      1  C
   D8       PT13B                                    PT13B
   C8        GND0      1  T                           GND0      1  T          TDQS22
   A9       PT13A                                    PT13A
  GND       PT12B      1  C                          PT12B      1  C
   A8       PT12A                                    PT12A
   B8                  1                                        1
   B7
                       1  T                                     1  T

                       1  C                                     1  C

                       1  T                                     1  T

                       1  C                                     1  C          VREF2_1

                       1  T                                     1  T          VREF1_1

                       1  C                                     1  C

                       1  T                                     1  T

                       0  C                                     0  C          PCLKC0_0

                       0                                        0

                       0  T                                     0  T          PCLKT0_0

                       0  C                                     0  C          VREF1_0

                       0  T                                     0  T          VREF2_0

                       0  C                                     0  C

                       0  T                                     0  T

                       0  C                                     0  C

                       0  T                                     0  T          TDQS14

                       0  C                                     0  C

                       0                                        0

                       0  T                                     0  T

                       0  C                                     0  C

                       0  T                                     0  T

                                  4-28
Lattice Semiconductor                                                 Pinout Information
                                                 LatticeECP/EC Family Data Sheet

LFEC3 and LFECP/EC6 Logic Signal Connections: 256 fpBGA (Cont.)

  Ball                    LFEC3                                 LFECP6/LFEC6
Number
        Ball Function  Bank LVDS  Dual Function  Ball Function  Bank LVDS Dual Function
   D7       PT11B                      TDQS6         PT11B
   C7       PT11A      0  C                          PT11A      0  C
   A7       PT10B                                    PT10B
   A6       PT10A      0  T                          PT10A      0  T
   E7        PT9B                                     PT9B
  GND        GND0      0  C                           GND0      0  C
   E6        PT9A                                     PT9A
   D6        PT8B      0  T                           PT8B      0  T
   C6        PT8A                                     PT8A
   B6        PT7B      0  C                           PT7B      0  C
   B5        PT7A                                     PT7A
   A5        PT6B      0                              PT6B      0
   A4        PT6A                                     PT6A
   A3        PT5B      0  T                           PT5B      0  T
   A2        PT5A                                     PT5A
   B2        PT4B      0  C                           PT4B      0  C
   B3        PT4A                                     PT4A
   D5        PT3B      0  T                           PT3B      0  T
   C5        PT3A                                     PT3A
   C4        PT2B      0  C                           PT2B      0  C
   B4        PT2A                                     PT2A
  GND        GND0      0  T                           GND0      0  T
   A1         GND                                      GND
   A16        GND      0  C                            GND      0  C
  G10         GND                                      GND
   G7         GND      0  T                            GND      0  T          TDQS6
   G8         GND                                      GND
   G9         GND      0  C                            GND      0  C
  H10         GND                                      GND
   H7         GND      0  T                            GND      0  T
   H8         GND                                      GND
   H9         GND      0  C                            GND      0  C
   J10        GND                                      GND
    J7        GND      0  T                            GND      0  T
    J8        GND                                      GND
    J9        GND      0  C                          &nbs