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LCMXO2-1200ZE-3MG132CR1

器件型号:LCMXO2-1200ZE-3MG132CR1
器件类别:半导体    可编程逻辑器件   
厂商名称:Lattice
厂商官网:http://www.latticesemi.com
标准:
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器件描述

FPGA - Field Programmable Gate Array 1280LUTs,105I/O,1.2V 1.2V -3 Speed COM

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Lattice
产品种类:
Product Category:
FPGA - Field Programmable Gate Array
Shipping Restrictions:This product may require additional documentation to export from the United States.
RoHS:YES
产品:
Product:
MachXO2
Number of Logic Elements:1280
Number of Logic Array Blocks - LABs:160
Number of I/Os:105 I/O
工作电源电压:
Operating Supply Voltage:
1.2 V
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
csBGA-132
系列:
Series:
MachXO2
商标:
Brand:
Lattice
Distributed RAM:10 kbit
Embedded Block RAM - EBR:64 kbit
Maximum Operating Frequency:140.315 MHz
工作电源电流:
Operating Supply Current:
58 uA
产品类型:
Product Type:
FPGA - Field Programmable Gate Array
工厂包装数量:
Factory Pack Quantity:
1
子类别:
Subcategory:
Programmable Logic ICs
Total Memory:138 kbit

LCMXO2-1200ZE-3MG132CR1器件文档内容

MachXO2 Product Family Qualification          Summary

Lattice Document # 25 – 106923  July 2013

                                              Lattice  Semiconductor  Corporation  Doc.  #25-106923  Rev. G

                                           1
Dear Customer,

Enclosed is Lattice Semiconductor‟s MachXO2 Product Family Qualification Report.

This report was created to assist you in the decision making process of selecting and using our products.                     The

information contained in this report represents the entire qualification effort for this device family.

The  information  is  drawn  from  an  extensive   qualification  program  of  the  wafer  technology    and  packaging

assembly    processes  used  to  manufacture  our  products.      The program adheres to JEDEC and Automotive

Industry standards for qualification of the technology and device packaging.        This program ensures you only

receive product that meets the most demanding requirements for Quality and Reliability.

Your feedback is valuable to Lattice. If you have suggestions to improve this report, or the data included, we

encourage you to contact your Lattice representative.

Sincerely,

James M. Orr

Vice President,

Corporate Quality & Product Development

Lattice Semiconductor Corporation

                                                                           Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                       2
TABLE OF CONTENTS

1.0 INTRODUCTION..................................................................................................................................................4

2.0 LATTICE PRODUCT QUALIFICATION PROGRAM ..........................................................................................5

Figure 2.0.1 Lattice Standard Product Qualification Process Flow ........................................................................... 6

Table 2.0.2 Standard Qualification Testing ............................................................................................................... 8

Table 2.0.3 Industry Standard Qualification Testing for WLCSP Packages .............................................................. 9

3.0 QUALIFICATION DATA MACHXO2 PRODUCT FAMILY................................................................................10

3.1 MACHXO2 PRODUCT FAMILY LIFE (HTOL) DATA ...................................................................................................... 11

Table 3.1.1 MachXO2 Product Family Life Results using Pre-Production Wafer Fab Process Development Lots11

Table 3.1.2 MachXO2 Product Family Life Results Run on Production-Process Wafer Fabrication Lots ............ 12

3.2 MACHXO2 PRODUCT FAMILY HIGH TEMPERATURE RETENTION (HTRX) DATA............................................................. 13

Table 3.2.1 MachXO2 High Temperature Retention Results .................................................................................. 13

3.3 MACHXO2 PRODUCT FAMILY FLASH ENDURANCE CYCLING DATA .............................................................................. 14

Table 3.3.1 MachXO2 Flash Extended Endurance Results .................................................................................... 14

3.4 MACHXO2 PRODUCT FAMILY – ESD AND LATCH UP DATA ........................................................................................ 15

Table 3.4.1 MachXO2 ESD-HBM Data ................................................................................................................... 15

Table 3.4.1 MachXO2 ESD-HBM Data (continued) ................................................................................................ 16

Table 3.4.2 MachXO2 ESD-MM Data ..................................................................................................................... 17

Table 3.4.3 MachXO2 ESD-CDM Data ................................................................................................................... 18

Table 3.4.3 MachXO2 ESD-CDM Data (continued) ................................................................................................ 19

Table 3.4.4 MachXO2 I/O Latch Up >100mA @ HOT (105°C) Data....................................................................... 20

Table 3.4.5 MachXO2 Vcc Latch Up >1.5X @ HOT (105°C) Data ......................................................................... 21

4.0 PACKAGE QUALIFICATION DATA FOR MACHXO2 PRODUCT FAMILY ....................................................22

Table 4.0.1 Product-Package Qualification-By-Extension Matrix ............................................................................ 23

4.1 MACHXO2 PRODUCT FAMILY SURFACE MOUNT PRECONDITIONING TESTING ............................................................... 24

Table 4.1.1 Surface Mount Precondition Data......................................................................................................... 24

4.2 MACHXO2 PRODUCT FAMILY TEMPERATURE CYCLING DATA...................................................................................... 25

Table 4.2.1 Temperature Cycling Data.................................................................................................................... 25

Table 4.3.1 Unbiased HAST Data ........................................................................................................................... 26

Table 4.4.1 Biased HAST Data ............................................................................................................................... 27

Table 4.5.1 MachXO2 High Temperature Storage Life Results .............................................................................. 28

5.0 BOARD LEVEL RELIABILITY (BLR) STRESS METHODS.............................................................................29

Table 5.0.1 Slow-Temperature Cycling, IPC-JEDEC9701A & JEDEC JESD22-A104D condition G, soak mode 2 30

Table 5.0.2 Bend Testing, IPC-JEDEC9702 & JEDEC JESD22-B113A ................................................................. 30

Table 5.0.3 Drop & Mechanical Shock Testing, IPC-JEDEC9703 & JEDEC JESD22-B111 / JESD-B104C .......... 30

6.0 MACHXO2 PROCESS RELIABILITY WAFER LEVEL REVIEW .....................................................................31

Table 6.0.1 Wafer Level Reliability (WLR) Results.................................................................................................. 31

7.0 MACHXO2 SOFT ERROR RATE DATA...........................................................................................................32

Table 7.0.1 MachXO2 MEASURED FITs / Mb ........................................................................................................ 32

8.0 MACHXO2 ADDITIONAL FAMILY DATA.........................................................................................................33

Table 8.0.1 MachXO2 Package Assembly Data – BGA     & TQFP .......................................................................... 33

9.0 REVISION HISTORY .........................................................................................................................................34

Table 9.0.1 MachXO2 Product Family Qualification Summary revisions ................................................................ 34

                                                    Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                 3
1.0 INTRODUCTION

The MachXO2 family of ultra-low power, instant-on, non-volatile PLDs has six devices with densities ranging

from 256 to 6864 Look-Up Tables (LUTs). In addition to LUT-based, low-cost programmable logic these devices

feature  Embedded  Block    RAM  (EBR),   Distributed  RAM,  User       Flash  Memory   (UFM),  Phase     Locked                  Loops

(PLLs), pre-engineered source synchronous I/O support, advanced configuration support including dual-boot

capability  and   hardened  versions  of  commonly  used     functions  such   as  SPI  controller,  I2C  controller              and

timer/counter. These features allow these devices to be used in low cost, high volume consumer and system

applications.

The MachXO2 devices are designed on a 65nm non-volatile low power process. The device architecture has

several features such as programmable low swing differential I/Os and the ability to turn off I/O banks, on-chip

PLLs and oscillators dynamically. These features help manage static and dynamic power consumption resulting

in low static power for all members of the family.

The MachXO2 devices are available in three options – ultra low power (ZE) and high performance (HC and HE)

devices. The ultra-low power devices are offered in three speed grades -1, -2 and -3, with -3 being the fastest.

Similarly, the high-performance devices are offered in three speed grades: -4, -5 and -6, with -6 being the

fastest. HC devices have an internal linear voltage regulator which supports external VCC supply voltages of

3.3V or 2.5V. ZE and HE devices only accept 1.2V as the external VCC supply voltage. With the exception of

power supply voltage all three types of devices (ZE, HC and HE) are functionally compatible and pin compatible

with each other.

The MachXO2 PLDs are available in a broad range of advanced halogen-free packages ranging from the space

saving 2.5x2.5 mm WLCSP to the 23x23 mm fpBGA. MachXO2 devices support density migration within the

same package.

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                                                                               Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                          4
2.0 LATTICE PRODUCT QUALIFICATION PROGRAM

Lattice Semiconductor Corp. maintains a comprehensive reliability qualification program to assure that each

product achieves its reliability goals.    After initial qualification, the continued high reliability of Lattice products is

assured through ongoing monitor programs as described in Lattice Semiconductor‟s Reliability Monitor Program

Procedure    (Doc.    #70-101667).    All  product      qualification  plans     are  generated  in  conformance      with               Lattice

Semiconductor‟s Qualification Procedure (Doc. #70-100164) with failure analysis performed in conformance with

Lattice Semiconductor‟s Failure Analysis Procedure (Doc. #70-100166).                   Both documents are referenced in

Lattice  Semiconductor‟s   Quality    Assurance         Manual,  which      can  be   obtained   upon  request  from  a                  Lattice

Semiconductor sales office.   Figure 2.1 shows the Product Qualification Process Flow.

If failures occur during qualification, an 8D process is used to find root cause and eliminate the failure mode

from the design, materials, or process.        The effectiveness of any fix or change is validated through additional

testing as required.     Final testing results are reported in the qualification reports.

Failure rates in this reliability report are expressed in FITs.        Due to the very low failure rate of integrated circuits,

it is convenient to refer to failures in a population during a period of 109 device hours; one failure in 109 device

hours is defined as one FIT.

Product  families     are  qualified  based    upon     the  requirements     outlined  in  Table    2.2.  In   general,                 Lattice

Semiconductor follows the current Joint Electron Device Engineering Council (JEDEC) and Military Standard

testing methods.         Lattice automotive products are qualified and characterized to the Automotive Electronics

Council (AEC) testing requirements and methods.              Product family qualification will include products with a wide

range of circuit densities, package types, and package lead counts.                   Major changes to products, processes, or

vendors require additional qualification before implementation.

The MachXO2 family is the third generation FPGA product family and first 65 nm (CS200FL) Flash Technology

based product offering.    The Lattice Semiconductor MachXO2 FPGA product family qualification efforts are

based    on  the  first  MachXO2      devices  in  the  family   per   the  Lattice   Semiconductor    Qualification  Procedure,

doc#70-100164.

Lattice Semiconductor maintains a regular reliability monitor program.                The current Lattice Reliability Monitor

Report can be found at www.latticesemi.com/lit/docs/qa/product_reliability_monitor.pdf .

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                                                                                      Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                 5
Figure 2.0.1 Lattice Standard Product Qualification Process Flow

This diagram represents the standard qualification flow used by Lattice to qualify new Product Families.                         The

target end market for the Product Family determines which flow options are used.  The MachXO2 Product

Family was qualified using the Commercial / Industrial Qualification Option.

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                                                                              Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

              6
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                 Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

              7
Table 2.0.2 Standard Qualification Testing

TEST              STANDARD              TEST CONDITIONS           SAMPLE SIZE       PERFORMED ON

                                                                  (Typical)

High Temperature  Lattice Procedure     125° C,                   77/lot            Design, Foundry

Operating Life    # 87-101943,          Maximum operating Vcc,    2-3 lots          Process, Package

HTOL              MIL-STD-883,          168, 500, 1000, 2000                        Qualification

                  Method 1005.8,        hrs.

                  JESD22-A108C

                  MachXO2

High Temp         Lattice Procedure     150° C, at 168, 500,      77/lot            Design, Foundry

Storage Life      # 87-101925,          1000, 2000 hours.         2-3 lots          Process, Package

HTSL              JESD22-A103C                                                      Qualification

                  MachXO2

ESD HBM           Lattice Procedure     Human Body Model          3 parts/lot       Design, Foundry

                  # 70-100844,                                    1-3 lots typical  Process

                  MIL-STD-883, Method

                  3015.7

                  JESD22-A114E

ESD MM            JESD22-A115C          Machine Model (MM)        3 parts/lot       Design, Foundry

                                        sweep to 200 volts        1-3 lots typical  Process

ESD CDM           Lattice Procedure     Charged Device model      3 parts/lot       Design, Foundry

                  # 70-100844,                                    1-2 lots typical  Process

                  JESD22-C101D

Latch Up          Lattice Procedure     ±100 ma on I/O's,         6 parts/lot       Design, Foundry

Resistance        # 70-101570,          Vcc +50% on Power         1-2 lots typical  Process

LU                JESD78A               Supplies. (Max operating

                                        temp.)

Surface Mount     Lattice Procedure     10 Temp cycles,           All units going   Plastic Packages only

Pre-conditioning  # 70-103467,          24 hr 125° C Bake         into

SMPC              IPC/JEDEC             192hr. 30/60 Soak         Temp Cycling,

                  J-STD-020D.1          3 SMT simulation cycles   UHAST,

                  JESD-A113F                                      BHAST,

                                                                  85/85

                  MSL 3

Temperature       Lattice Procedure     (1000 cycles)             45 parts/lot      Design, Foundry

Cycling           #70-101568,           Repeatedly cycled         2-3 lots          Process, Package

TC                MIL-STD- 883, Method  between -55° C and                          Qualification

                  1010, Condition B     +125° C in an air

                  JESD22-A104C          environment

Power                                   (1000 cycles)             45 parts/lot      Design, Foundry

Temperature                             Repeatedly cycled         2-3 lots          Process, Package

Cycling                                 between -55° C and                          Qualification. This

PTC                                     +125° C in an air                           test is required only for

                                        environment with                            Automotive-qualified

                                        asynchronous power on-                      devices with maximum

                                        off cycling.                                rated power > 1 watt or

                                                                                    DTJ > 40ºC.

Unbiased HAST     Lattice Procedure     2 atm. Pressure,          45 parts/lot      Foundry Process,

UHAST             # 70-104285           264 hrs, 110 C,           2-3 lots          Package Qualification

                  JESD22-A118           85% Relative Humidity

                                                                                    Plastic Packages only

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                                                                                Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                            8
TEST                STANDARD             TEST CONDITIONS             SAMPLE SIZE         PERFORMED ON

                                                                     (Typical)

Moisture            Lattice Procedure    Biased to maximum           45 devices/lot      Design, Foundry

Resistance          # 70-101571,         operating Vcc,   85° C,     2-3 lots            Process, Package

Temperature         JESD22-A101B         85% Relative Humidity,                          Qualification

Humidity Bias                            1000 hours

85/85                                                                                    Plastic Packages only

THBS                                     Or,

                                         Biased to maximum

or                                       operating Vcc, 2atm.

Biased HAST         JESD22-A110B         Pressure,

BHAST                                    264 hrs, 110 C,

                                         85% Relative Humidity

Physical            Lattice Procedure    Measure all dimensions      5 devices           Package Qualification

Dimensions          # 70-100211,         listed on the case

                    MIL-STD- 883 Method  outline.

                    2016  or applicable

                    LSC case outline

                    drawings

Ball Shear          Lattice Procedure    Per Package Type            3 devices per       Package Qualification

                    # 70-104056                                      package / 30

                    # 70-100433                                      balls each unit

Table 2.0.3 Industry Standard Qualification Testing for WLCSP Packages

STRESS TEST               STANDARD            TEST CONDITIONS                   PASS        SAMPLE              Equipment

                                                                        CONDITION           SIZE

    Surface Mount                             24 hours 125°C bake;                                        Universal Instr. Corp:

Preconditioning     JEDEC JESD22-             followed by 168 hours     Daisy chain         25 per lot    Vitronics Soltec XPM

    Pre-BLR test              A113F      85C/85%RH moisture soak;              continuity,  x 3 lots       1030 Solder Reflow

board assembly      IPC/JEDEC J-STD-020  plus 1x    reflow (260C) onto         Zero fails                 (10 heating, 3 cooling

                                                   BLR test boards                                              zones)

Slow-Temperature    JEDEC JESD22-        Condition G, soak mode 2               1000        25 per lot          Ransco

       Cycling                A104D      (-40C to 125C, 7.5 min soak)           Cycles,     x 3 lots       Model# 7102-1

                    IPC-JEDEC9701A            1-2 CPH for 3000 cycles          Zero fails

                    JEDEC JESD22-        200,000 bends of test boards           20,000                     Test Resources

Bend Qualification            B113A      at 1 to 3 Hz with maximum              Bends,      36 per lot          Model#

                    IPC-JEDEC9702        cross-head displacement of 4          Zero fails   x 3 lots       1210OCCH-1K-B

                                                         mm

Drop Qualification  JEDEC JESD22-B111               1500g drops                30 drops,    60 per lot    AVEX Shock Machine

    Condition B     IPC-JEDEC9703             0.5 millisecond duration         Zero fails   x 3 lots       Type SM105 Model

(Handheld apps)                                    half-sine pulse                          VIP                 #MF

Drop Qualification  JEDEC JESD-B104C                2900g drops                30 drops,                  AVEX Shock Machine

    Condition H     IPC-JEDEC9703             0.3 millisecond duration         Zero fails   25             Type SM105 Model

    (Shipping)                                     half-sine pulse                                              #MF

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                                                                                Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                             9
3.0 QUALIFICATION DATA MACHXO2 PRODUCT FAMILY

The MachXO2 devices are fabricated at Fujitsu on a 65nm non-volatile low power process, then assembled and

tested at ASEM in Malaysia, ASET in Kaohsiung, Taiwan, and UTAC/ NEPES in Singapore. The MachXO2

devices are available in three options – ultra low power (ZE) and high performance (HC and HE) devices. The

LCMXO2-1200 is the lead qualification vehicle for this product family.

Product Family: MachXO2

Packages offered: TQFP, μcBGA, csBGA, caBGA, ftBGA, fpBGA, QFN and WLCSP

Process Technology Node: 65 nm Flash

                                                                        Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                      10
3.1 MachXO2 Product Family Life (HTOL) Data

High Temperature Operating Life (HTOL) Test

The  High  Temperature    Operating        Life  test  is  used    to  thermally  accelerate   those        wear  out    and              failure

mechanisms  that   would  occur     as   a   result    of  operating   the     device  continuously     in  a  system    application.

Consistent with JEDEC JESD22-A108 “Temperature, Bias, and Operating Life”, a pattern specifically designed

to exercise the maximum amount of circuitry is programmed into the device and this pattern is continuously

exercised at specified voltages as described in test conditions for each device type. The Early Life Failure Rate

(ELFR) test uses large samples sizes for a short duration (48 Hours) HTOL stress to determine the infant

mortality rate of a device family.

MachXO2 Life Test (HTOL) Conditions:

Devices Stressed:  LCMXO2

Pre-conditioning: All Flash cells Program/Erase cycled 10,000 times prior to HTOL stress.

Stress Duration:   48, 168, 500, 1000, 2000 hours.

Stress Conditions: MachXO2 (LCMXO2): HTOL Pattern, Vcc=1.26V, Vccio=3.47V TJUNCTION                            = >125°C

Method:    Lattice Document # 87-101943 and JESD22-A108C

The first 3 wafer lots of ELFR & HTOL stressed were pre-production process development                         lots.

Table 3.1.1 MachXO2 Product Family Life Results using Pre-Production Wafer Fab Process                         Development                Lots

Product Name       Package          Lot #        Qty       48 Hrs      168 Hrs    500 Hrs      1000 Hrs        2000 Hrs  Cumulative

                                                           Result      Result          Result  Result          Result    Hours

LCMXO2-1200ZE      MG132            Lot  #1      293*      1A          N/A             N/A     N/A             N/A                        N/A

LCMXO2-1200HE      MG132            Lot  #1      300*      0           N/A             N/A     N/A             N/A                        N/A

LCMXO2-1200HC      MG132            Lot  #1      299*      0           N/A             N/A     N/A             N/A                        N/A

LCMXO2-1200ZE      MG132            Lot  #2      300*      1A          N/A             N/A     N/A             N/A                        N/A

LCMXO2-1200HE      MG132            Lot  #2      300*      0           N/A             N/A     N/A             N/A                        N/A

LCMXO2-1200HC      MG132            Lot  #2      300*      0           N/A             N/A     N/A             N/A                        N/A

LCMXO2-1200ZE      MG132            Lot  #3      300*      0           N/A             N/A     N/A             N/A                        N/A

LCMXO2-1200HE      MG132            Lot  #3      299*      0           N/A             N/A     N/A             N/A                        N/A

LCMXO2-1200HC      MG132            Lot  #3      300*      0           N/A             N/A     N/A             N/A                        N/A

LCMXO2-1200ZE      MG132            Lot  #1      58        N/A              0          0             0         N/A       58,000

LCMXO2-1200HE      MG132            Lot  #1      59        N/A              0          0             0         N/A       59,000

LCMXO2-1200HC      MG132            Lot  #1      60        N/A              0          0             0         N/A       60,000

LCMXO2-1200ZE      TG144            Lot  #1      50        N/A              0          0             0         N/A       50,000

LCMXO2-1200HE      TG144            Lot  #1      50        N/A              0          0             0         N/A       50,000

LCMXO2-1200HC      TG144            Lot  #1      47        N/A              0          0       0B              N/A       47,000

LCMXO2-1200ZE      MG132            Lot  #2      60        N/A              0          0             0         N/A       60,000

LCMXO2-1200HE      MG132            Lot  #2      56        N/A              0          0             0         N/A       56,000

LCMXO2-1200HC      MG132            Lot  #2      40        N/A              0          0             0         N/A       40,000

LCMXO2-1200ZE      TG144            Lot  #2      49        N/A              0          0             0            0D     98,000

LCMXO2-1200HE      TG144            Lot  #2      49        N/A              0          0             0            0      98,000

LCMXO2-1200HC      TG144            Lot  #2      47        N/A              0          0             0            0      94,000

                                                                                       Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                               11
Product Name   Package  Lot #                  Qty  48 Hrs                      168 Hrs     500 Hrs  1000 Hrs    2000 Hrs       Cumulative

                                                    Result                      Result      Result      Result      Result                     Hours

LCMXO2-1200ZE  MG132    Lot #3                 59   N/A                            0             0           0        N/A                      59,000

LCMXO2-1200HE  MG132    Lot #3                 60   N/A                            0             0           0        N/A                      60,000

LCMXO2-1200HC  MG132    Lot #3                 60   N/A                            0             0           0        N/A                      60,000

LCMXO2-1200ZE  TG144    Lot #3                 50   N/A                            0             0           0           0      100,000

LCMXO2-1200HE  TG144    Lot #3                 49   N/A                            0             0           1C          0                     98,000

LCMXO2-1200HC  TG144    Lot #3                 50   N/A                            0             0           0           0      100,000

* ELFR units did not receive Flash cell pre-condition cycling prior to stress.

A: Two (2) pre-production ELFR failures due to too-thin ILD0. A pre-production corrective & preventive process change was incorporated

and then validated using Flash Extended Endurance, High Temperature Data Retention, and High Temperature Operating Life stresses.

B: FAR#1389: One temperature-sensitive device was a test escape Pre-HTOL stress. Not an HTOL failure. Unit removed from sample size.

C: FAR#1390: One working unit at 1k hr failed for flash “readback. Flash verified as good. Intermittent “Read” circuit. Not able to localize.

D: No FAR. One unit mechanically damaged due to handling. No longer able to retest that device. Unit removed from sample size.

Table 3.1.2 MachXO2 Product Family             Life Results Run on Production-Process Wafer                      Fabrication    Lots

Product Name   Package  Lot #                  Qty  48 Hrs                      168 Hrs  500 Hrs    1000 Hrs     2000 Hrs       Cumulative

                                                    Result                      Result   Result      Result      Result         Hours

LCMXO2-1200ZE  MG132    Lot  #6                60   N/A                         0           0        0           N/A            60,000

LCMXO2-1200HE  MG132    Lot  #6                60   N/A                         0           0        0           N/A            60,000

LCMXO2-1200HC  MG132    Lot  #6                60   N/A                         0           0        0           N/A            60,000

LCMXO2-1200ZE  TG144    Lot  #6                48   N/A                         0           0        0           N/A            48,000

LCMXO2-1200HE  TG144    Lot  #6                49   N/A                         0           0        0           N/A            49,000

LCMXO2-1200HC  TG144    Lot  #6                50   N/A                         0           0        0           N/A            50,000

LCMXO2-7000ZE  FTG256   Lot  #1                40*  N/A                         0           0        0           0              80,000

LCMXO2-7000HE  FTG256   Lot  #1                40*  N/A                         0           0        0           0              80,000

LCMXO2-7000HC  FTG256   Lot  #1                40*  N/A                         0           0        0           0              80,000

LCMXO2-7000ZE  TG144    Lot  #1                50   N/A                         0           0        0           0              100,000

LCMXO2-7000HE  TG144    Lot  #1                48   N/A                         0           0        0           0              96,000

LCMXO2-7000HC  TG144    Lot  #1                48   N/A                         0           0        0           0              96,000

LCMXO2-7000ZE  FTG256   Lot  #2                40*  N/A                         0           0        0           0              80,000

LCMXO2-7000HE  FTG256   Lot  #2                40*  N/A                         0           0        0           0              80,000

LCMXO2-7000HC  FTG256   Lot  #2                40*  N/A                         0           0        0           0              80,000

LCMXO2-7000ZE  TG144    Lot  #2                50   N/A                         0           0        0           0              100,000

LCMXO2-7000HE  TG144    Lot  #2                48   N/A                         0           0        0           0              96,000

LCMXO2-7000HC  TG144    Lot  #2                48   N/A                         0           0        0           0              96,000

* FTG256 packaged units did not receive Flash  cell pre-condition cycling prior to stress.

               MachXO2       Product Family Life Results Run on Production-Process Wafer                                   Fabrication            Lots

                               MachXO2 Cumulative Life Testing Device Hours = 1,391,000

                               MachXO2 Cumulative Result = 0 failures at 1000 & 2000 hours

                               MachXO2 Long Term Failure Rate = 9 FIT

                               FIT Assumptions: CL=60%, AE=0.7eV, Tjref=55C

                               MachXO2 ELFR (168Hrs) Cumulative Result / Sample Size = 0 / 859

                               MachXO2 HTOL (1000 Hrs) Cumulative Result / Sample Size = 0 / 859

                               MachXO2 HTOL (2000 Hrs) Cumulative Result / Sample Size = 0 / 532

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                                                                                               Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                            12
3.2 MachXO2 Product Family High Temperature Retention (HTRX) Data

High Temperature Data Retention (HTRX)

The High Temperature Data Retention test measures the Flash cell reliability while the High Temperature

Operating  Life   test  is  structured  to  measure  functional  operating    circuitry  failure  mechanisms.                       The  High

Temperature Data Retention test is specifically designed to accelerate charge gain on to or charge loss off of

the floating gates in the device‟s array. Since the charge on these gates determines the actual pattern and

function of the device, this test is a measure of the reliability of the device in retaining programmed information.

In High Temperature Data Retention, the Flash cell reliability is determined by monitoring the cell margin after

biased   static  operation  at  150°C   ambient.  Flash  cells   in  the  arrays  are    life  tested                 with  half  the  samples

programmed with a checkerboard pattern and half with checkerboard-not patterns.                                       Prior to data retention

testing all Flash cells are pre-conditioned with 10,000 program/erase cycles.

MachXO2 Data Retention (HTRX) Conditions:

Stress Duration:  168, 500, 1000 hours.

Temperature:     150°C ambient

Stress Voltage MachXO2:         VCC=1.26V/ VCCIO=3.47V

Method:    Lattice Document # 87-101925 and JESD22-A103C / JESD22-A117A

Table 3.2.1 MachXO2 High Temperature Retention Results

Product Name                                Lot #        Qty         168 Hrs      500 Hrs      1000 Hrs               1500 Hrs         Cumulative

                        Package  Assembler                           Result       Result       Result                       Result     Hours

LCMXO2-1200ZE           MG132    ASEM       Lot #3       76               0       0               0                         NA         76,000

LCMXO2-1200ZE           MG132    ASEM       Lot #4       26*              0       0               0                         NA         26,000

LCMXO2-1200ZE           MG132    ASEM       Lot #4       26*              0       0               0                         NA         26,000

LCMXO2-1200ZE           MG132    ASEM       Lot #4       26*              0       0               0                         NA         26,000

LCMXO2-1200ZE           MG132    ASEM       Lot #5       80               0       0               0                         NA         80,000

LCMXO2-1200ZE           MG132    ASEM       Lot #6       80               0       0               0                         0          120,000

LCMXO2-1200ZE           MG132    ASEM       Lot #6       80               0       0               0                         0          120,000

LCMXO2-7000ZE           TG144    ASEM       Lot #1       80               0       0               0                         0          120,000

LCMXO2-7000ZE           TG144    ASEM       Lot #2       80               0       0               0                         0          120,000

* Qual lot #4 includes tunnel oxide (TOX) process splits: nominal, thick and thin TOX respectively. All passed qual.

Note: A detailed MachXO2 Flash Data Retention report is available upon request. Lattice Semiconductor Corp. document #25-106925.

                                                         MachXO2 Cumulative HTRX Failure Rate = 0 / 554

                                                         MachXO2 Cumulative HTRX Device Hours = 714,000

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                                                                                  Lattice Semiconductor Corporation Doc. #25-106923      Rev. G

                                                         13
3.3 MachXO2 Product Family Flash Endurance Cycling Data

Flash    Extended  Endurance  testing  measures    the  durability  of  the  device  through  programming     and               erase

cycles.  Endurance testing consists of repeatedly programming and erasing all cells in the array at 25°C ambient

to simulate programming cycles the user would perform.      This test evaluates the integrity of the thin tunnel oxide

through which current passes to program the floating gate in each cell of the array.

MachXO2 Flash Extended Endurance Test Conditions:

Stress Duration:   1K, 10K, 20K, 50K, 100K Cycles

Temperature:  25°C ambient

Stress Voltage MachXO2:    VCC=1.26V / VCCIO=3.47V

Method:  Lattice Document # 70-104633 and JESD22-A117A

Table 3.3.1 MachXO2 Flash Extended Endurance Results

Product Name       Lot #      Qty      Cycling          1K              10K          20K      50K      100K

                                       Temp             CYC             CYC  CYC              CYC      CYC

LCMXO2-1200ZE      Lot #6     54       25C              0               0            0        0            0

LCMXO2-7000ZE      Lot #1     60       25C              0               0            0        0            0

LCMXO2-7000ZE      Lot #2     60       25C              0               0            0        0            0

LCMXO2-256ZE       Lot #1     30       25C              0               0            0        0            0

LCMXO2-256ZE       Lot #2     30       25C              0               0            0        0            0

LCMXO2-640ZE       Lot #1     30       25C              0               0            0        0            0

LCMXO2-2000ZE      Lot #1     30       25C              0               0            0        0            0

LCMXO2-4000ZE      Lot #1     30       25C              0               0            0        0            0

The MachXO2 family uses the exact same Flash cell on all product densities and            speed-power  versions.                The

results above includes 8 separate foundry lots of the same flash cell.

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                                                                             Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                        14
3.4 MachXO2 Product Family – ESD and Latch UP Data

Electrostatic Discharge-Human Body Model:

MachXO2 product family was tested per the JESD22-A114E Electrostatic Discharge (ESD) Sensitivity Testing Human Body Model (HBM) procedure and

Lattice Procedure # 70-100844.

All  units  were     Class  tested   at  room  ambient  prior     to  reliability  stress  and      after  reliability   stress.  No  failures  were  obser ved  within  the  passing

classification.

Table   3.4.1 MachXO2 ESD-HBM Data

                            25-WLCSP     64-ucBGA       100-TQFP      132-csBGA     144-TQFP               184csBGA      256-caBGA    256-ftBGA       332-caBGA  484-fpBGA

                            (2.5x2.5m,   (4x4mm,    (14x14mm,         (8x8mm,       (20x20mm,              (8x8mm,       (14x14mm,    (17x17mm,       (17x17mm,  (23x23mm,

                            0.4mm        0.4mm          0.5mm         0.5mm                0.5mm           0.5 mm        0.8mm        1.0mm           0.8mil     1.0mm

            Product         pitch)       pitch)         pitch)        pitch)               pitch)          pitch)        pitch)       pitch)          pitch)     pitch)

            LCMXO2-                                                                 HBM>2000V                            HBM>2000V    HBM>2000V       HBM>2000V  HBM>2000V

            7000ZE                                                                         Class 2                       Class 2      Class 2         Class 2    Class 2

            LCMXO2-                                                   HBM>2000V     HBM>2000V              HBM>2000V     HBM>2000V    HBM>2000V       HBM>2000V  HBM>2000V

            4000ZE                                                    Class 2              Class 2         Class 2       Class 2      Class 2         Class 2    Class 2

                                                                                                           by extension

            LCMXO2-                                 HBM>2000V         HBM>2000V     HBM>2000V                            HBM>2000V    HBM>2000V

            2000ZE                                      Class 2       Class 2              Class 2                       Class 2      Class 2

            LCMXO2-         HBM>2000V               HBM>2000V         HBM>2000V     HBM>2000V

            1200ZE          Class 2                     Class 2       Class 2              Class 2

            LCMXO2-                                 HBM>2000V         HBM>2000V

            640ZE                                       Class 2       Class 2

            LCMXO2-                      HBM>2000V  HBM>2000V         HBM>2000V

            256ZE                        Class 2*       Class 2*      Class 2*

                                                                      by extension

       The LCMXO2-256ZE HBM is JESD22-A114E Class 2 starting with die code revision B. See Lattice PCN-07A-12 for details.

       Qual-by-Extension HBM uses the smallest package for a given product because the lowest package parasitics have the worst-case performance. All larger

        packages for a given product are qualified by an extension.

       WLCSP HBM performance is the lowest package inductance and exceeds 2000V.                   This characterization exceeds the JEDEC requirements which is device

        specific in a single package.

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                                                                                                                                      Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                                           15
Table  3.4.1 MachXO2 ESD-HBM Data (continued)

                  32-QFN     64-ucBGA                  100-TQFP     132-csBGA   144-TQFP  184csBGA      256-caBGA    256-ftBGA  332-caBGA  484-fpBGA

                  (5x5mm,    (4x4mm,                   (14x14mm,    (8x8mm,    (20x20mm,  (8x8mm,       (14x14mm,    (17x17mm,  (17x17mm,  (23x23mm,

                  0.5mm      0.4mm                     0.5mm        0.5mm       0.5mm     0.5mm         0.8mm        1.0mm      0.8mil     1.0mm

       Product    pitch)     pitch)                    pitch)       pitch)      pitch)    pitch)        pitch)       pitch)     pitch)     pitch)

       LCMXO2-                                                                 HBM>2000V                HBM>2000V    HBM>2000V  HBM>2000V  HBM>2000V

       7000HC/HE                                                                Class 2                 Class 2      Class 2    Class 2    Class 2

       LCMXO2-                                                      HBM>2000V  HBM>2000V  HBM>2000V     HBM>2000V    HBM>2000V  HBM>2000V  HBM>2000V

       4000HC/HE                                                    Class 2     Class 2   Class 2       Class 2      Class 2    Class 2    Class 2

                                                                                          by extension

       LCMXO2-                                         HBM>2000V    HBM>2000V  HBM>2000V                HBM>2000V    HBM>2000V

       2000HC/HE                                       Class 2      Class 2     Class 2                 Class 2      Class 2

       LCMXO2-                                         HBM>2000V    HBM>2000V  HBM>2000V

       1200HC                                          Class 2      Class 2     Class 2

       LCMXO2-                                         HBM>2000V    HBM>2000V

       640HC                                           Class 2      Class 2

       LCMXO2-    HBM>2000V  HBM>2000V                 HBM>2000V    HBM>2000V

       256HC      Class 2    Class 2                   Class 2      Class 2

      HBM classification for Commercial/Industrial products, per JESD22-A114E

      All HBM levels indicated are dual-polarity (±)

      Qual-by-Extension HBM uses the smallest package for a given product because the    lowest package parasitics  have the worst-case performance. All larger

       packages for a given product are qualified by an extension.

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                                                                                                                     Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                                16
Electrostatic Discharge-Machine Model:

MachXO2 product family was tested per the JESD22-A115C Electrostatic Discharge (ESD) Sensitivity Testing, Machine Model (MM) procedure.

All units were tested at 25C and +105C prior to reliability stress and after reliability stress.          No failures were observed within the passing stress level.

Table  3.4.2 MachXO2  ESD-MM   Data

                      32-QFN   64-ucBGA  100-TQFP         132-csBGA             144-TQFP   184-csBGA        256-caBGA  256-ftBGA  332-caBGA  484-fpBGA

                      (5x5mm,  (4x4mm,   (14x14mm,        (8x8mm,               (20x20mm,  (8x8mm,          (14x14mm,  (17x17mm,  (17x17mm,  (23x23mm,

                      0.5mm    0.4mm     0.5mm            0.5mm                 0.5mm      0.5mm            0.8mm      1.0mm      0.8mil     1.0mm

       Product        pitch)   pitch)    pitch)           pitch)                pitch)              pitch)  pitch)     pitch)*    pitch)     pitch)

       LCMXO2-                                                                                                         >50V

       2000HC/HE

       LCMXO2-                                                                                                         >100V

       2000HC/HE

       LCMXO2-                                                                                                         >200V

       2000HC/HE

      All ESD-MM levels indicated are dual-polarity (±)

      ESD-MM stress level for Commercial/Industrial products, per JESD22-A115C

      ESD-MM stress level was performed at 3 voltages to ensure full coverage

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                                                                                                                       Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                                 17
Electrostatic Discharge-Charged Device Model:

MachXO2 product family was tested per the JESD22-C101D, Field-Induced Charged-Device Model Test Method for Electrostatic-Discharge-Withstand

Thresholds of Microelectronic Components procedure and Lattice Procedure # 70-100844.

All  units  were    Class  tested  at  room  ambient    prior   to  reliability  stress  and     after  reliability   stress.    No  failures  were  obser ved  within  the  passing

classification.

Table   3.4.3 MachXO2      ESD-CDM     Data

                           32-QFN      64-ucBGA         100-TQFP    132-csBGA    144-TQFP               184-csBGA     256-caBGA      256-ftBGA  332-caBGA       484-fpBGA

                           (5x5mm,     (4x4mm,          (14x14mm,   (8x8mm,      (20x20mm,              (8x8mm,       (14x14mm,      (17x17mm,  (17x17mm,       (23x23mm,

                           0.5mm       0.4mm            0.5mm       0.5mm                0.5mm          0.5mm         0.8mm          1.0mm           0.8mil     1.0mm

            Product        pitch)      pitch)           pitch)      pitch)               pitch)         pitch)        pitch)         pitch)          pitch)     pitch)

            LCMXO2-                                                              CDM>1kV                              CDM>1kV        CDM>1kV         CDM>1kV    CDM>1kV

            7000ZE                                                               Class IV                             Class IV       Class IV        Class IV   Class IV

            LCMXO2-                                                 CDM>900V     CDM>900V               CDM>900V      CDM>900V       CDM>1kV    CDM>750V        CDM>750V

            4000ZE                                                  Class III    Class III              Class III     Class III      Class IV        Class III  Class III

                                                                                                        by extension

            LCMXO2-                                     CDM>1kV     CDM>1kV      CDM>1kV                              CDM>1kV        CDM>1kV

            2000ZE                                      Class IV    Class IV     Class IV                             Class IV       Class IV

            LCMXO2-                                     CDM>1kV     CDM>1kV      CDM>1kV

            1200ZE                                      Class IV    Class IV     Class IV

            LCMXO2-                                     CDM>1kV     CDM>1kV

            640ZE                                       Class IV    Class IV

            LCMXO2-                    CDM>1kV          CDM>1kV     CDM>1kV

            256ZE                      Class IV         Class IV    Class IV

       CDM classification for Commercial/Industrial products, per JESD22-C101D

       All CDM levels indicated are dual-polarity (±)

       Qual-by-Extension CDM uses the largest package for a given product because the largest bulk package capacitance has the worst-case CDM performance. All

        smaller packages for a given product are qualified by an extension.

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                                                                                                                                     Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                                         18
Table 3.4.3 MachXO2 ESD-CDM Data (continued)

                  32-QFN    64-ucBGA                   100-TQFP   132-csBGA  144-TQFP      184-csBGA     256-caBGA  256-ftBGA         332-caBGA   484-fpBGA

                  (5x5mm,   (4x4mm,                    (14x14mm,  (8x8mm,    (20x20mm,     (8x8mm,       (14x14mm,  (17x17mm,         (17x17mm,   (23x23mm,

                  0.5mm     0.4mm                      0.5mm      0.5mm         0.5mm      0.5mm         0.8mm      1.0mm             0.8mil      1.0mm

       Product    pitch)    pitch)                     pitch)     pitch)        pitch)     pitch)        pitch)     pitch)            pitch)      pitch)

       LCMXO2-                                                               CDM>1kV                     CDM>1kV    CDM>1kV           CDM>1kV     CDM>1kV

       7000HC/HE                                                                Class IV                 Class IV   Class IV          Class IV    Class IV

       LCMXO2-                                                    CDM>800V   CDM>800V      CDM>800V      CDM>800V   CDM>900V          CDM>800V    CDM>1kV

       4000HC/HE                                                  Class III     Class III  Class III     Class III  Class III         Class III   Class IV

                                                                                           by extension

       LCMXO2-                                         CDM>1kV    CDM>1kV    CDM>1kV                     CDM>1kV    CDM>1kV

       2000HC/HE                                       Class IV   Class IV      Class IV                 Class IV   Class IV

       LCMXO2-                                         CDM>1kV    CDM>1kV    CDM>1kV

       1200HC                                          Class IV   Class IV      Class IV

       LCMXO2-                                         CDM>1kV    CDM>1kV

       640HC                                           Class IV   Class IV

       LCMXO2-    CDM>1kV   CDM>1kV                    CDM>1kV    CDM>1kV

       256HC      Class IV  Class IV                   Class IV   Class IV

      CDM classification for Commercial/Industrial products, per JESD22-C101D

      All CDM levels indicated are dual-polarity (±)

      Qual-by-Extension CDM uses the largest package for a given product because the      largest bulk  package capacitance has the  worst-case  CDM performance.     All

       smaller packages for a given product are qualified by an extension.

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                                                                                                                    Lattice Semiconductor Corporation Doc. #25-106923  Rev.  G

                                                                                19
Latch-Up:

MachXO2 product family was tested per the JEDEC EIA/JESD78A IC Latch-up Test procedure                                   and Lattice Procedure # 70-101570.

All  units  were  Class  tested    at  room  ambient      prior     to  reliability  stress  and     after  reliability  stress.       No  failures    were  observed  within  the  passing

classification.

Table 3.4.4 MachXO2 I/O Latch Up >100mA @ HOT (105°C) Data

                         32-QFN        64-ucBGA      100-TQFP           132-csBGA     144-TQFP       184-csBGA           256-caBGA         256-ftBGA   332-caBGA       484-fpBGA

                         (5x5mm,       (4x4mm,       (14x14mm,          (8x8mm,       (20x20mm,             (8x8mm,      (14x14mm,         (17x17mm,   (17x17mm,       (23x23mm,

                         0.5mm         0.4mm              0.5mm         0.5mm         0.5mm                 0.5mm            0.8mm             1.0mm         0.8mil    1.0mm

            Product      pitch)        pitch)             pitch)        pitch)               pitch)         pitch)           pitch)            pitch)        pitch)    pitch)

            LCMXO2-                                                                   > +/-100mA                         > +/-100mA        > +/-100mA  > +/-100mA      > +/-100mA

            7000                                                                      Class II                               Class II      Class II          Class II  Class II

                                                                                      Level A                                Level A       Level A           Level A   Level A

                                                                        > +/-100mA    > +/-100mA     > +/-100mA          > +/-100mA        > +/-100mA  > +/-100mA      > +/-100mA

            LCMXO2-                                                     Class II      Class II              Class II         Class II      Class II          Class II  Class II

            4000                                                        Level A       Level A               Level A          Level A       Level A           Level A   Level A

                                                                                                     by extension

            LCMXO2-                                  > +/-100mA         > +/-100mA    > +/-100mA                         > +/-100mA        > +/-100mA

            2000                                          Class II      Class II      Class II                               Class II      Class II

                                                          Level A       Level A       Level A                                Level A       Level A

            LCMXO2-                                  > +/-100mA         Class II      > +/-100mA

            1200                                          Class II      Level A       Class II

                                                          Level A       by extension  Level A

            LCMXO2-                                  > +/-100mA         > +/-100mA

            640                                           Class II      Class II

                                                          Level A       Level A

            LCMXO2-      > +/-100mA    Class II           Class II      > +/-100mA

            256          Class II      Level A            Level A       Class II

                         Level A       by extension  by extension       Level A

       All IO-LU levels indicated are dual-polarity (±)

       Qual-by-Extension Latch Up uses the largest package for a given product because it has access                    to  the  most  pins.  All smaller packages for a given product           are

        qualified by an extension.

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                                                                                                                                               Lattice Semiconductor Corporation Doc. #25-106923  Rev.  G

                                                                                             20
Table 3.4.5 MachXO2 Vcc Latch Up >1.5X @       HOT (105°C) Data

                   32-QFN      64-ucBGA        100-TQFP      132-csBGA      144-TQFP    184-csBGA     256-caBGA   256-ftBGA      332-caBGA   484-fpBGA

                   (5x5mm,     (4x4mm,         (14x14mm,     (8x8mm,        (20x20mm,   (8x8mm,       (14x14mm,   (17x17mm,      (17x17mm,   (23x23mm,

                   0.5mm       0.4mm           0.5mm         0.5mm          0.5mm       0.5mm         0.8mm       1.0mm          0.8mil      1.0mm

          Product  pitch)      pitch)          pitch)        pitch)         pitch)      pitch)        pitch)      pitch)         pitch)      pitch)

          LCMXO2-                                                           > 1.5x Vcc                > 1.5x Vcc  > 1.5x Vcc     > 1.5x Vcc  > 1.5x Vcc

          7000                                                              Class II                  Class II    Class II       Class II    Class II

          LCMXO2-                                            > 1.5x Vcc     > 1.5x Vcc  > 1.5x Vcc    > 1.5x Vcc  > 1.5x Vcc     > 1.5x Vcc  > 1.5x Vcc

          4000                                               Class II       Class II    Class II      Class II    Class II       Class II    Class II

                                                                                        by extension

          LCMXO2-                              > 1.5x Vcc    > 1.5x Vcc     > 1.5x Vcc                > 1.5x Vcc  > 1.5x Vcc

          2000                                 Class II      Class II       Class II                  Class II    Class II

          LCMXO2-                              > 1.5x Vcc    Class II       > 1.5x Vcc

          1200                                 Class II      by             Class II

                                                             extension

          LCMXO2-                              > 1.5x Vcc    > 1.5x Vcc

          640                                  Class II      Class II

          LCMXO2-  > 1.5x Vcc  Class II        Class II      > 1.5x Vcc

          256      Class II    by extension    by extension  Class II

         Qual-by-Extension Latch Up uses the  largest package for a given  product because it has access to the most pins. All  smaller packages for a given  product

          are qualified by an extension.

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                                                                                                                  Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                            21
4.0 PACKAGE QUALIFICATION DATA FOR MACHXO2 PRODUCT FAMILY

The  MachXO2       product      family  is  offered  in  TQFP,  uc/cs/ca/ftBGA,         fpBGA,  QFN  and  WLCSP       packages

assembled and tested at ASEM in Malaysia, ASET in Kaohsiung, Taiwan, and UTAC/ NEPES in Singapore.

This report details the package qualification results of the initial MachXO2 product introductions.                   Package

qualification  tests  include    Surface    Mount    Pre-Conditioning      (SMPC),  Temperature      Cycling  (T/C),  Un-biased

HAST (UHAST), Biased HAST (BHAST) and High Temperature Storage (HTSL).                            Mechanical evaluation tests

include Scanning Acoustic Tomography (SAT) and visual package inspection. SMPC is used prior to all other

package stresses.

The  generation    and     use   of  generic  data   applied   across   a  family   of  packages  emanating   from    one              base

assembly process is a Family Qualification, or Qualification by Extension. For the package stresses BHAST,

UHAST and HTSL, these are considered generic for a given Package Technology. T/C is considered generic up

to  an  evaluated     die  size  +   package  size   +   10%,   for  a  given  Package  Technology.  Surface  Mount                    Pre-

Conditioning (SMPC) is considered generic up to an evaluated Peak Reflow temperature, for a given Package

Technology. The following table demonstrates the package stresses qualification matrix.

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                                                                                    Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                22
Table 4.0.1 Product-Package Qualification-By-Extension Matrix

                          ASET                                          Advanced Semiconductor Engineering, Malaysia (ASEM)

Product-                                                          132-

Package           Stress  32-QFN        64-ucBGA     100-TQFP     csBGA        144-TQFP     184-csBGA    256-caBGA    256-ftBGA       332-caBGA           484-fpBGA

Combinati         Test    (5x5mm,       (4x4mm,      (14x14mm,    (8x8mm,      (20x20mm,    (8x8mm,      (14x14mm,    (17x17mm,       (17x17mm,           (23x23mm,

ons                       0.5mm         0.4mm        0.5mm        0.5mm            0.5mm    0.5mm        0.8mm               1.0mm    0.8mil              1.0mm

                          pitch)        pitch)       pitch)       pitch)           pitch)   pitch)       pitch)              pitch)   pitch)              pitch)

                  SMPC                                                             MSL3                  2                   2        MSL3                MSL3

                  T/C                                                          1K cycles                 2                   2        1K cycles           1K cycles

LCMXO2-           BHAST   Package       Package      Package      Package          1        Package      2                   2        2                   264 hours

7000                      not offered   not offered  not offered  not offered               not offered

                  UHAST                                                            1                     2                   2        2                   264 hours

                  HTSL                                                             1                     2                   2        2                   1K hours

                  SMPC                                            2                1        MSL3         2                   2        2                   3

                  T/C                                             2                1        1K cycles    2                   2        2                   3

LCMXO2-           BHAST   Package       Package      Package      2                1        264 hours    2                   2        2                   3

4000                      not offered   not offered  not offered

                  UHAST                                           2                1        2            2                   2        2                   3

                  HTSL                                            2                1        1K cycles    2                   2        2                   3

                  SMPC                               1            2                1                     2                   2

                  T/C                                1            2                1                     2                   2

LCMXO2-           BHAST   Package       Package      1            2                1        Package      2                   2        Package             Package

2000                      not offered   not offered                                         not offered                               not offered         not offered

                  UHAST                              1            2                1                     2                   2

                  HTSL                               1            2                1                     2                   2

                  SMPC                               1            MSL3             MSL3

                  T/C                                1            1K cycles    1K cycles

LCMXO2-           BHAST   Package       Package      1            264 hours    264 hours    Package      Package             Package  Package             Package

1200                      not offered   not offered                                         not offered  not offered  not offered     not offered         not offered

                  UHAST                              1            264 hours    264 hours

                  HTSL                               1            1K hours     1K hours

                  SMPC                               1            2

                  T/C                                1            2

LCMXO2-           BHAST   Package       Package      1            2            Package      Package      Package             Package  Package             Package

640                       not offered   not offered                            not offered  not offered  not offered  not offered     not offered         not offered

                  UHAST                              1            2

                  HTSL                               1            2

                  SMPC    MSL3          MSL3         1            2

                  T/C     1K cycle      1K cycle     1            2

LCMXO2-                                                                        Package      Package      Package             Package  Package             Package

256               BHAST   96 hours      2            1            2            not offered  not offered  not offered  not offered     not offered         not offered

                  UHAST   N/A           2            1            2

                  HTSL    1K hours      1K hours     1            2

Notes:     1,  2  &3–     Qualified by  extension    from one     of the other product-packages within the same packaging technology

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                                                                                                       Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                               23
4.1 MachXO2 Product Family Surface Mount Preconditioning Testing

The Surface Mount Preconditioning (SMPC) Test is used to model the surface mount assembly conditions

during component solder processing.             All devices stressed through Temperature Cycling, Un-biased HAST and

Biased  HAST  were  preconditioned.                   This     preconditioning  is  consistent  with  JEDEC      JESD22-A113F

“Preconditioning Procedures of Plastic Surface Mount Devices Prior to Reliability Testing”, Moisture Sensitivity

Level 3 (MSL3) package moisture sensitivity and dry-pack storage requirements.

Surface Mount Preconditioning (MSL3)

(10 Temperature Cycles, 24 hours bake @ 125°C, 30°C/60% RH, soak 192 hours, 260°C Reflow Simulation, 3

passes) performed before all package tests.

MSL3 Packages: TQFP, μcBGA, csBGA, caBGA, ftBGA, fpBGA and QFN

Method: Lattice Procedure # 70-103467, J-STD-020D.1 and JESD22-A113F

Table 4.1.1 Surface Mount Precondition Data

Product Name  Package                           Assembly       Lot Number           Quantity    #     of  Fails  Reflow

                                                Site                                                             Temperature

LCMXO2-256    32-QFN                            ASET           Lot  #1              245**                 0      260°C

LCMXO2-256    32-QFN                            ASET           Lot  #2              246                   0      260°C

LCMXO2-256    32-QFN                            ASET           Lot  #3              246                   0      260°C

LCMXO2-256    64ucBGA                           ASEM           Lot  #1              169                   0      260°C

LCMXO2-256    64ucBGA                           ASEM           Lot  #2              169                   0      260°C

LCMXO2-1200   132csBGA                          ASEM           Lot  #1              308                   0      260°C

LCMXO2-1200   132csBGA                          ASEM           Lot  #2              308                   0      260°C

LCMXO2-1200   132csBGA                          ASEM           Lot  #3              308                   0      260°C

LCMXO2-4000   184csBGA                          ASEM           Lot  #1              255                   0      260°C

LCMXO2-4000   184csBGA                          ASEM           Lot  #2              255                   0      260°C

LCMXO2-4000   184csBGA                          ASEM           Lot  #3              255                   0      260°C

LCMXO2-4000   184csBGA                          ASEM           Lot  #4              80                    0      260°C

LCMXO2-4000   184csBGA                          ASEM           Lot  #5              80                    0      260°C

LCMXO2-7000   332caBGA                          ASEM           Lot  #1              77                    0      260°C

LCMXO2-7000   332caBGA                          ASEM           Lot  #2              77                    0      260°C

LCMXO2-1200   144TQFP                           ASEM           Lot  #1              308                   0      260°C

LCMXO2-1200   144TQFP                           ASEM           Lot  #2              308                   0      260°C

LCMXO2-1200   144TQFP                           ASEM           Lot  #3              308                   0      260°C

LCMXO2-7000   144TQFP                           ASEM           Lot  #1              77                    0      260°C

LCMXO2-7000   144TQFP                           ASEM           Lot  #2              77                    0      260°C

LCMXO2-7000   484fpBGA                          ASEM           Lot  #1              307*                  0      250°C

LCMXO2-7000   484fpBGA                          ASEM           Lot  #2              306*                  0      250°C

LCMXO2-7000   484fpBGA                          ASEM           Lot  #3              305*                  0      250°C

* 6 units had 1 corner solder ball knocked off

due to handling damage. Sample size reduced                             MachXO2 Cumulative SMPC Failure Rate = 0 / 5,074

accordingly for each of three assembly lots.

** 1 unit failed for “package damage “due to handling damage.

Sample size reduced by one.

                                                                                    Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

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4.2 MachXO2 Product Family Temperature Cycling Data

The Temperature Cycling test is used to accelerate those failures resulting from mechanical stresses induced by

differential thermal expansion of adjacent films, layers and metallurgical interfaces in the die and package.

Devices are tested at 25°C after exposure to repeated cycling between -55°C and +125°C in an air environment

consistent with JEDEC JESD22-A104 “Temperature Cycling”, Condition B temperature cycling requirements.

Prior to Temperature Cycling testing, all devices are subjected to Surface Mount Preconditioning.

MSL3 Packages: TQFP, csBGA, QFN

Stress Duration:  1000 cycles

Stress Conditions: Temperature cycling between -55°C to 125°C

Method: Lattice Procedure # 70-101568 and JESD22-A104C, Condition B

Table 4.2.1 Temperature Cycling Data

Product Name      Package              Assembly   Lot Number   Quantity    500  Cycles  1000       Cycles

                                            Site

LCMXO2-256        32QFN                     ASET  Lot  #1      82               0                  0

LCMXO2-256        32QFN                     ASET  Lot  #2      82               0                  0

LCMXO2-256        32QFN                     ASET  Lot  #3      82               0                  0

LCMXO2-256        64ucBGA                   ASEM  Lot  #1      80               0                  0

LCMXO2-256        64ucBGA                   ASEM  Lot  #2      78               0                  0

LCMXO2-1200       132csBGA                  ASEM  Lot  #1      77               0                  0

LCMXO2-1200       132csBGA                  ASEM  Lot  #2      77               0                  0

LCMXO2-1200       132csBGA                  ASEM  Lot  #3      77               0                  0

LCMXO2-4000       184csBGA                  ASEM  Lot  #1      78               0                  0

LCMXO2-4000       184csBGA                  ASEM  Lot  #2      78               0                  0

LCMXO2-4000       184csBGA                  ASEM  Lot  #3      78               0                  0

LCMXO2-7000       332caBGA                  ASEM  Lot  #1      77               0                  0

LCMXO2-7000       332caBGA                  ASEM  Lot  #2      77               0                  0

LCMXO2-1200       144TQFP                   ASEM  Lot  #1      77               0                  0

LCMXO2-1200       144TQFP                   ASEM  Lot  #2      77               0                  0

LCMXO2-1200       144TQFP                   ASEM  Lot  #3      76*              0                  0

LCMXO2-7000       144TQFP                   ASEM  Lot  #1      77               0                  0

LCMXO2-7000       144TQFP                   ASEM  Lot  #2      77               0                  0

LCMXO2-7000       484fpBGA                  ASEM  Lot  #1      76**             0                  0

LCMXO2-7000       484fpBGA                  ASEM  Lot  #2      76               0                  0

LCMXO2-7000       484fpBGA                  ASEM  Lot  #3      75**             0                  0

* 1 unit had a broken lead due to handling        MachXO2 Cumulative Temp  Cycle Failure Rate = 0 / 1,634

damage. Sample size reduced by one.

** 2 units had 1 corner solder ball knocked off

due to handling damage. Sample size reduced

by one for each of two assembly lots.

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                                                                           Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                           25
4.3 MachXO2 Product Family Unbiased HAST Data

Unbiased Highly Accelerated Stress Test (HAST) testing uses both pressure and temperature to accelerate

penetration of moisture into the package and to the die surface.  The Unbiased HAST test is designed to detect

ionic contaminants present within the package or on the die surface, which can cause chemical corrosion.

Consistent  with  JEDEC  JESD22-A118,    “Accelerated  Moisture   Resistance     -  Unbiased  HAST,”  the      Unbiased

HAST conditions are either 96 hours exposure at 130°C and 85% relative humidity (Condition A), or 264 hours

exposure at 110°C and 85% relative humidity (Condition B).        Prior to Unbiased HAST testing, all devices are

subjected to Surface Mount Preconditioning.

MSL3 Packages: TQFP, csBGA

Stress Conditions: 110°C and 85% RH (Condition B)

Stress Duration:  264 Hrs (Condition B)

Method: Lattice Procedure # 70-104285 and JESD22-A118

Table 4.3.1 Unbiased HAST Data

Product Name      Package       Assembly     Lot Number           Quantity    #  of  Fails    Stress           Stress

                                Site                                                        Temperature        Duration

LCMXO2-1200       132csBGA      ASEM         Lot       #1         77                 0        110°C            264 Hrs

LCMXO2-1200       132csBGA      ASEM         Lot       #2         77                 0        110°C            264 Hrs

LCMXO2-1200       132csBGA      ASEM         Lot       #3         77                 0        110°C            264 Hrs

LCMXO2-1200       144TQFP       ASEM         Lot       #1         77                 0        110°C            264 Hrs

LCMXO2-1200       144TQFP       ASEM         Lot       #2         77                 0        110°C            264 Hrs

LCMXO2-1200       144TQFP       ASEM         Lot       #3         77                 0        110°C            264 Hrs

LCMXO2-7000       484fpBGA      ASEM         Lot       #1         76                 0        110°C            264 Hrs

LCMXO2-7000       484fpBGA      ASEM         Lot       #2         77                 0        110°C            264 Hrs

LCMXO2-7000       484fpBGA      ASEM         Lot       #3         76                 0        110°C            264 Hrs

                                                   MachXO2        Cumulative  Unbiased HAST failure Rate =  0  / 691

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                                                                            Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                       26
4.4 MachXO2 Product Family THB: Biased HAST Data

Highly Accelerated Stress Test (HAST) testing uses both pressure and temperature to accelerate penetration of

moisture into the package and to the die surface.               The Biased HAST test is used to accelerate threshold shifts in

the  MOS  device  associated  with            moisture  diffusion    into  the  gate  oxide  region    as  well  as  electrochemical

corrosion mechanisms within the device package.                 Consistent with JEDEC JESD22-A110B “Highly-Accelerated

Temperature and Humidity Stress Test (HAST)”, the biased HAST conditions are either 96 hours exposure at

130°C and 85% relative humidity (Condition A), or 264 hours exposure at 110°C and 85% relative humidity

(Condition B). Prior to Biased HAST testing, all devices are subjected to Surface Mount Preconditioning.

MSL3 Packages: TQFP, csBGA, QFN

Stress Conditions: Vcc= 1.26V/ VCCIO = 3.3V, 110°C and 85% RH (Condition B)

Stress Duration:  264 Hrs (Condition B)

Method: Lattice Procedure # 70-101571 and JESD22-A110B

Table 4.4.1 Biased HAST Data

Product Name      Package                     Assembly  Lot Number         Quantity          #  of  Fails  Stress          Stress

                                              Site                                                         Temperature     Duration

LCMXO2-256        32QFN                       ASET              Lot  #1         81*                 0      130°C           96 Hrs

LCMXO2-256        32QFN                       ASET              Lot  #2         82                  0      130°C           96 Hrs

LCMXO2-256        32QFN                       ASET              Lot  #3         82                  0      130°C           96 Hrs

LCMXO2-1200       132csBGA                    ASEM              Lot  #1         45                  0      110°C           264 Hrs

LCMXO2-1200       132csBGA                    ASEM              Lot  #2         45                  0      110°C           264 Hrs

LCMXO2-1200       132csBGA                    ASEM              Lot  #3         77                  0      110°C           264 Hrs

LCMXO2-4000       184csBGA                    ASEM              Lot  #3         85                  0      110°C           264 Hrs

LCMXO2-4000       184csBGA                    ASEM              Lot  #4         80                  0      110°C           264 Hrs

LCMXO2-4000       184csBGA                    ASEM              Lot  #5         80                  0      110°C           264 Hrs

LCMXO2-1200       144TQFP                     ASEM              Lot  #1         77                  0      110°C           264 Hrs

LCMXO2-1200       144TQFP                     ASEM              Lot  #2         45                  0      110°C           264 Hrs

LCMXO2-1200       144TQFP                     ASEM              Lot  #3         45                  0      110°C           264 Hrs

LCMXO2-7000       484fpBGA                    ASEM              Lot  #1         77                  0      110°C           264 Hrs

LCMXO2-7000       484fpBGA                    ASEM              Lot  #2         76                  0      110°C           264 Hrs

LCMXO2-7000       484fpBGA                    ASEM              Lot  #3         76                  0      110°C           264 Hrs

* 1 unit failed for “package damage “due  to  handling damage.             MachXO2 Cumulative BHAST failure Rate        =  0 / 1,053

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                                                                                      Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                     27
4.5 MachXO2 Product Family High Temperature Storage Life (HTSL)

High Temperature Storage Life (HTSL)

The High Temperature Storage Life test is used to determine the effect of time and temperature, under storage

conditions, for thermally activated failure mechanisms. Consistent with JEDEC JESD22-A103C, the devices are

subjected to high temperature storage Condition B: +150 (-0/+10) °C for 1000 hours. Prior to High Temperature

Storage, all MachXO2 devices are subjected to Surface Mount Preconditioning as mentioned in Table 4.1.1.

This is a relatively new requirement consistent with JESD47F for Pb-free, wirebonded packages.

MSL3 Packages: TQFP, csBGA, QFN

Stress Duration:  168, 500, 1000, 1500 hours.

Temperature:  150°C (ambient)

Method:  Lattice Document # 87-101925 and JESD22-A103C / JESD22-A117A

Table 4.5.1 MachXO2 High Temperature Storage Life Results

Product Name      Package    Lot #                   Lot Number  Quantity  # of   500 Hrs  1000 Hrs  1500 Hrs  Cumulative

                                                                           Fails  Result   Result    Result    Hours

LCMXO2-256        32QFN      ASET                     Lot  #1    81**      0      0        0         N/A       81,000

LCMXO2-256        32QFN      ASET                     Lot  #2    82        0      0        0         N/A       82,000

LCMXO2-256        32QFN      ASET                     Lot  #3    82        0      0        0         N/A       82,000

LCMXO2-256        64ucBGA    ASEM                     Lot  #1    77        0      0        0         0         115,500

LCMXO2-256        64ucBGA    ASEM                     Lot  #2    80        0      0        0         0         120,000

LCMXO2-1200       132csBGA   ASEM                     Lot  #1    77        0      0        0         0         115,500

LCMXO2-1200       132csBGA   ASEM                     Lot  #2    77        0      0        0         0         115,500

LCMXO2-1200       132csBGA   ASEM                     Lot  #3    77        0      0        0         N/A       77,000

LXMXO2-4000       184csBGA   ASEM                     Lot  #1    80        0      0        0         0         80,000

LXMXO2-4000       184csBGA   ASEM                     Lot  #2    80        0      0        0         0         80,000

LXMXO2-4000       184csBGA   ASEM                     Lot  #3    80        0      0        0         0         80,000

LCMXO2-1200       144TQFP    ASEM                     Lot  #1    77        0      0        0         0         115,500

LCMXO2-1200       144TQFP    ASEM                     Lot  #2    77        0      0        0         N/A       77,000

LCMXO2-1200       144TQFP    ASEM                     Lot  #3    77        0      0        0         N/A       77,000

LCMXO2-7000       484fpBGA   ASEM                     Lot  #1    76*       0      0        0         0         114,000

LCMXO2-7000       484fpBGA   ASEM                     Lot  #2    77        0      0        0         0         115,500

LCMXO2-7000       484fpBGA   ASEM                     Lot  #3    77        0      0        0         0         115,500

* 1 unit failed for “opens” due to handling damage.                        MachXO2 Cumulative HTSL failure Rate = 0 / 1,334

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** 1 unit failed for “opens” due to handling damage.

Sample size reduced by one.

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                                                                                  Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                 28
5.0 BOARD LEVEL RELIABILITY (BLR) STRESS METHODS

Reliability  testing  methods       for  surface    mount    electronic     components       in    Wafer  Level  Chip  Scale  Packaging

(WLCSP)      assembled      onto    printed         circuit  boards    (PCB)   are  focused        on  the  stresses   observed                 by  the

manufacturing    and       test  processes    and   the      applications   associated       with  handheld  electronic  products.                  The

handheld     electronic     products     fit  into  the      consumer  and    portable  market     segments      with  products   such              as

cameras, calculators, cell phones, pagers, palm size PCs, PCMCIA cards, and the like.

Special daisy chain electronic components are constructed for board level reliability (BLR) testing to emulate as

closely as possible, the design, material sets and assembly processes of the actual product being qualified.

BLR PCB test boards are designed per JEDEC JESD22-B111 requirements: 1mm thick board with 1+6+1 stack

(8 layers) layup coated with OSP “Organic Surface Protection”. Units are arranged in a 3x5 configuration on the

board measuring 77mm x 132mm. One side provides VIP “Via-In-Pad” connections to the BGA and the flip side

provides NVIP “No-VIP” (surface-trace) connections. The design of pad to surface traces must avoid trace

cracks. BGA balls mount to NSMD “Non Solder Mask Defined” pads on the PCB.

Board Level Slow-Temperature Cycling (the slowest speed BLR stress) is intended to evaluate and compare the

PCB performance of surface mount electronics components in an environment that accelerates solder joint

fatigue and creep for handheld electronic products and applications. Pass/fail event detection is accomplished

using    resistance   measurements.           All   stress   tests   are   performed    in   accordance      with  IPC-JEDEC9701A                   &

JESD22-A104D, condition G, soak mode 2. Repeated slow-temperature cycling of printed circuit boards from

-40C to +125C, for up to 3,000 cycles. Handheld electronic products passing criteria is 1,000 cycles.

Board Level Cyclic Bend Test (the medium speed BLR stress) is intended to evaluate and compare the PCB

performance of surface mount electronics components in an environment that accelerates various assembly and

test operations and actual use conditions such as repeated key-presses in mobile phone during the life of the

product for handheld electronic products and applications.                       Pass/fail event detection is accomplished using

datalogging „opens‟ detectors. All stress tests are performed in accordance with IPC-JEDEC9702 & JEDEC

JESD22-B113A. Repeated bending of printed circuit boards at 1 to 3 Hz cyclic frequency for up to 200,000

cycles with maximum cross-head displacement of 4 mm. Handheld electronic products passing criteria is 20,000

cycles.

Board Level Drop & Mechanical Shock (the instantaneous BLR stress) is intended to evaluate and compare

PCB drop performance of surface mount electronic components for handheld electronic product applications in

an  accelerated      test   environment       determine      the  compatibility  of     the  component(s)    to    withstand  moderately

severe   shocks  as      a  result  of   suddenly        applied  forces   or  abrupt   change     in  motion    produced     by  handling,

transportation or field operation. Further, handheld electronic products are more prone to being dropped during

                                                                                             Lattice Semiconductor Corporation Doc. #25-106923      Rev. G

                                                                       29
their  useful  service  life  because   of  their  size  and     weight.  Pass/fail  event     detection   is  accomplished             using

datalogging „opens‟ detectors. All stress tests are performed in accordance with IPC-JEDEC9703 & JEDEC

JESD22-B111 (drop) and JESD-B104C (shock). Repeated drop testing of printed circuit boards at 1500g, 0.5

millisecond half-sine pulse and 2900g, 0.3 millisecond half-sine pulse for up to 1,000 drops. Handheld electronic

products passing criteria is 30 drops.

All devices stressed through Board Level Reliability Slow-TC, Bend and Drop Testing were preconditioned.                                This

preconditioning is consistent with JEDEC JESD22-A113F “Preconditioning Procedures of Plastic Surface Mount

Devices Prior to Reliability Testing”, Moisture Sensitivity Level 1 (MSL1) and 1x 260C Solder Reflow.

Slow-TC 1st fail is >1,000 cycles = PASS.

Bend testing did not fail after 20,000 cycles = PASS.

Drop testing did not fail after 30 drops = PASS.

Mechanical Shock testing 1st fail is >30 drops = PASS.

Table 5.0.1    Slow-Temperature Cycling, IPC-JEDEC9701A & JEDEC JESD22-A104D condition G, soak mode 2

Assembly       Package  Die Size  Ball Pitch  Temp Range (C) &            Cycles     Sample    1st Fail    N (63.2%)      % Fails @

Site                    (mm)      (mm)             Dwell time (min)       per hour   Size      (Cycles)        (Cycles)   3000 Cycles

UTAC /         25-      2.546 x                    -40C to +125C &                   100/lot

NEPES          WLCSP    2.492          0.4         7.5 min at each        1.2        x 3 lots  1,568           2,785      67.3%

                                                   endpoint

Table 5.0.2    Bend Testing, IPC-JEDEC9702 & JEDEC JESD22-B113A

Assembly                Die Size  Ball Pitch       Cross-head          Frequency Sample        1st Fail    N (63.2%)      % Fails @

Site           Package  (mm)      (mm)             Displacement &         (Hz)       Size      (Cycles)        (Cycles)   200k Cycles

                                                         Strain

UTAC /         25-      2.546 x               4 mm & 1100 ppm                        36/lot

NEPES          WLCSP    2.492          0.4         strain tensile and     1-3        x 3 lots  No fails        No fails   No fails

                                                   compressive

Table 5.0.3    Drop & Mechanical Shock Testing, IPC-JEDEC9703 & JEDEC JESD22-B111 / JESD-B104C

Assembly       Package  Die Size  Ball Pitch       Drop & Shock           Cycles     Sample    1st Fail        N (63.2%)  % Fails @

Site                              (mm)             Waveform               per hour   Size      (Drops)         (Drops)    1000 Drops

UTAC /         25-      2.546 x                    1500 g, 0.5 ms                    96/lot    No fails @

NEPES          WLCSP    2.492          0.4         half-sine pulse        450-600    x 3 lots  30 drops        TBD        TBD

                                                                                     VIP

UTAC /         25-      2.546 x        0.4         2900 g, 0.3 ms         450-600    45/lot    644             N/A        2.2%

NEPES          WLCSP    2.492                      half-sine pulse                   x 1 lots

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                                                                                     Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                 30
6.0 MACHXO2 PROCESS WAFER LEVEL RELIABILITY (WLR)

Several key fabrication process related parameters affect the Reliability of the End-Product. These parameters

are tested during the Development Phase of the Technology. Passing data (a 10yr lifetime at the reliability

junction temperature) must be obtained for three lots minimum for each parameter before release to production.

These parameters are:

Hot Carrier Immunity (HCI): Effect is a reduction in transistor Idsat. Worst case is low temperature.

Time Dependent Dielectric Breakdown (TDDB): Transistor and capacitor oxide shorts or leakage.

Negative Bias Temperature Instability (NBTI): Symptom is a shift in Vth (also a reduction in Idsat).

Electromigration Lifetime (EML): Symptom is opens within, or shorts between, metal conductors.

Stress Migration (SM): Symptom is a void (open) in a metal Via due to microvoid coalescence.

Table 6.0.1 Wafer Level Reliability (WLR) Results

HCI   Device           LVN             LVP                  MVN                   MVP        HVN              HVP

      delta Ids        -10%            -10%                 -10%                  -10%       -10%             -10%

      Celsius          25              25                   25                    25         25               25

      Vgstress         Vd/2            Vd                   Vd/2                  Vd         Vd/2             Vd

      Vds              1.26            -1.26                3.465                 -3.465     5.25             -5.25

                                                                                             3 lots           3 lots

      TTF        3  lots>34yr DC       3 lots>71yr       3  lots>20yr AC      3 lots>684yr   >3.5e6 s DC*     >1e9 s DC*

                                                                                                                            Intermediate  Semi-Global

TDDB  Device           LVN             LVP                  MVN                   MVP        HVN              HVP           IMD                 IMD

      Celsius          100             100                  100                   100        100              100           100                 100

      Vg               1.26            -1.26                3.465                 -3.465     5.25             -5.25         3.465               3.465

      Max  Area     2.2 cm^2           22 cm^2              1 cm^2            2.5 cm^2       5e-4 cm^2        5e-4 cm^2     L/S=100nm     L/S=200nm

      0.1% TTF   3  lots>2.5e5  yr  3  lots>1.4e3    yr     3 lots>25yr       3 lots>390 yr  3 lots>1.2e3 yr  3 lots>20 yr  3 lots>229yr  3 lots>6690yr

NBTI  Device           LVP             MVP

      delta Vth     50mv               100mv

      Celsius          100             100

      Vg               -1.26           -3.465

      TTF        3  lots>5.8e5  yr  3  lots>4.2e3    yr

EML   Device        Intermediate       Semi-Global          Global                Top Al

      Celsius          100             100                  100                   100

      delta R          +5%             +5%                  +5%                   +5%

      Jmax          6.65E+05           6.65E+05             6.65E+05          2.85E+05

      0.1% TTF   3 lots>380 yr         3 lots>77 yr         3 lots>22 yr      3 lots>70yr

SM    Device        Intermediate       Semi-Global          Global

      delta R       +100%              +100%                +100%

      Celsius          100             100                  100

      TTF        3 lots>2400 yr     3 lots>328 yr        3 lots>1.1e4 yr

Note: Reliability life times are based on listed temperature and use conditions.  A Detailed WLR report is available upon request. Lattice

Semiconductor Corporation document #73-106883.

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                                                                                             Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                                          31
7.0 MACHXO2 SOFT ERROR RATE DATA

Soft Error Rate (SER) testing is conducted to characterize the sensitivity of SRAM storage and device logic

elements to High Energy Neutron and Alpha Particle radiation. Charge induced by the impact of these particles

can collect at sensitive nodes in the device, and result in changes in the internal electrical states of the device.

While these changes do not cause physical damage to the device, they can cause a logical error in device

operation.

Neutron SRAM SER Rate – This characteristic is the rate of upset of Configuration RAM and Embedded Block

RAM (EBR) cells during neutron testing. Devices were configured with a logic pattern, exposed to measured

neutron doses, and the device configuration was read back from the device. Changed bits are identified through

pattern comparison. Neutron testing is normalized to the published neutron flux rate for New York City at sea

level. This rate is measured as Failures in Time (FITs) normalized per million bits in the device to allow for

translation across the device families densities.

Alpha SRAM SER Rate – This characteristic is the rate of upset of Configuration RAM and Embedded Block

RAM (EBR) cells during Alpha particle testing.         Devices were configured with a logic pattern, exposed for a fixed

time period to a calibrated Alpha particle source, and the device configuration was read back from the device.

Changed bits are identified through pattern comparison.             Alpha particle testing is normalized to a background

rate of 0.001Alpha/cm2-hr based on characterization of packaging materials.         This rate is measured at Failures

in  Time  (FITs)  normalized  per  million  bits   in  the  device  to  allow  for  translation    across  the  device  families

densities as Failures in Time (FITs) normalized per million bits in the device to allow for translation across the

device families densities.

All testing conforms to JEDEC JESD-89.

Table 7.0.1 MachXO2 MEASURED FITs / Mb

                                                                                    MachXO2                     Failures in Time

          Stress / Structure                SRAM Type                          Measured Fuses                   per Megabit

                                                                                                                (FITs/Mb)

    High Energy Neutron                     Configuration RAM                       359,640                             363

                                                   * EBR                            73,728                              611

            Alpha Particle                  Configuration RAM                       359,640                             128

                                                   * EBR                            73,728                              363

* The EBR SER data was taken on the ECP3. The ECP3 shares the same base technology and SRAM cell.

Note: Detailed MachXO2 and ECP3 SER reports are available upon request. Lattice Semiconductor Corporation  documents #25-106920

and #25-106669 respectively.

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                                                                                    Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                            32
8.0 MACHXO2 ADDITIONAL FAMILY DATA

Table 8.0.1 MachXO2 Package Assembly Data  – BGA  & TQFP

Package Attributes /       UTAC/NEPES      ASET           ASEM           ASEM         ASEM

Assembly Sites

Die Family (Product Line)  LCMXO2          LCMXO2         LCMXO2         LCMXO2       LCMXO2

Fabrication Process        65nm CMOS       65nm CMOS      65nm CMOS      65nm CMOS    65nm CMOS

Technology                 (CS200FL)       (CS200FL)      (CS200FL)      (CS200FL)    (CS200FL)

Package Assembly Site      Singapore       Kaohsiung,     Malaysia       Malaysia     Malaysia

                                           Taiwan

Package Type               WLCSP           QFN            ucBGA, csBGA,  TQFP         fpBGA

                                                          caBGA & ftBGA

                                                          64, 132, 184,

Ball/Lead Counts           25              32             256/332 & 256  100 & 144    484

                                                          respectively

Die Preparation /          wafer saw       wafer saw /    wafer saw /    wafer saw /  wafer saw /

Singulation                                full cut       full cut       full cut     full cut

Die Attach Material        n/a             Hitachi EN-    Ablebond       Ablebond     Ablebond

                                           4900F          2100A          3230         2100A

Mold Compound                              Sumitomo       Hitachi        Hitachi      Hitachi

Supplier/ID                n/a             EME-G631H      CEL9750ZHF10   CEL9510HF1   9750HF10A

                                                          ALKU           0            KLU

Wire Bond Material         n/a             Gold (Au)      Gold (Au)      Gold (Au)    Gold (Au)

Wire Bond Methods          n/a             Thermosonic    Thermosonic    Thermosonic  Thermosonic

                                           Ball           Ball           Ball         Ball

                                                          Bismaleimide                Bismaleimid

Substrate Material or      n/a             CU C194        Triazine       n/a          e Triazine

Lead Frame                                                HL83X Series                HL83X

                                                                                      Series

Lead Finish Plating or     SAC405          Matte Sn       SAC305         Matte Sn     SAC305

BGA Ball

Marking                    Laser           Laser          Laser          Laser        Laser

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                                                          Lattice Semiconductor Corporation Doc. #25-106923  Rev. G

                                                  33
9.0 REVISION HISTORY

Table 9.0.1 MachXO2 Product            Family Qualification Summary revisions

Date                 Revision               Section                                          Change Summary

April 2011                          A            ---       Initial document release.

October 2011                        B       3.0 Silicon &  Added LCMXO2-7000 qual data. Also added LCMXO2-

                                            4.0 Package    256/640/2000/4000/7000 ESD/LU data.

                                            3.1 Life Test  Added LCMXO2-7000 HTOL 2000 hour data.

March 2012                          C       3.4 ESD/LU     Added ESD/LU data for the caBGA packages.

                                            3.4 ESD/LU     Added ESD/LU data in support of PCN 07A-12 in section

                                                           3.4 for the LCMXO2-256ZE device.

                                       3.0  QUAL DATA      Added LCMXO2-256-32QFN qual data.                 Updated SMPC,

                                       3.4  ESD/LU         TC, BHAST, ESD-HBM/CDM, LU data and additional

                                       4.0  PACKAGE        family data.

October 2012                        D  4.1  SMPC

                                       4.2  TC

                                       4.4  BHAST

                                       4.5  HTSL

                                       7.0  FAMILY DATA

November 2012                       E  3.4  ESD/LU         Updated ESD-MM data.

                                       4.1  SMPC           Added LCMXO2-4000-184csBGA qual data.             Updated

February 2013                       F  4.2  T/C            SMPC, TC, BHAST, HTSL data.

                                       4.4  BHAST

                                       4.5  HTSL

                                                           Updated LCMXO2-4000-184csBGA qual data with the

July 2013                           G                      latest results.                   Added LCMXO2-1200-25WLCSP Board

                                                           Level Reliability (BLR) stress methods & data. Corrected

                                                           typographical errors in prior data sets.

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5MG132IR1  LCMXO2-1200HC-5TG100CR1  LCMXO2-1200HC-5TG100IR1  LCMXO2-1200HC-5TG144CR1

LCMXO2-1200HC-5TG144IR1  LCMXO2-1200HC-6MG132CR1  LCMXO2-1200HC-6MG132IR1  LCMXO2-1200HC-

6TG100CR1  LCMXO2-1200HC-6TG100IR1  LCMXO2-1200HC-6TG144CR1  LCMXO2-1200HC-6TG144IR1

LCMXO2-1200ZE-2MG132CR1  LCMXO2-1200ZE-2MG132IR1  LCMXO2-1200ZE-2TG100CR1  LCMXO2-1200ZE-

2TG100IR1  LCMXO2-1200ZE-2TG144CR1  LCMXO2-1200ZE-2TG144IR1  LCMXO2-1200ZE-3MG132CR1  LCMXO2-

1200ZE-3MG132IR1  LCMXO2-1200ZE-3TG100CR1  LCMXO2-1200ZE-3TG100IR1   LCMXO2-1200ZE-3TG144CR1

LCMXO2-1200ZE-3TG144IR1  LCMXO22000ZE1UWG49ITRES  LCMXO2-1200ZE-1TG144IR1  LCMXO2-1200HC-

4TG100IR1  LCMXO2-1200HC-4TG144IR1  LCMXO2-1200ZE-1MG132IR1  LCMXO2-1200ZE-1TG144CR1  LCMXO2-

1200HC-4MG132IR1  LCMXO2-1200HC-4TG144CR1  LCMXO2-1200ZE-1TG100CR1   LCMXO2-1200ZE-1TG100IR1

LCMXO2-1200ZE-1MG132CR1
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