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LC5768MV-45F256C

器件型号:LC5768MV-45F256C
器件类别:可编程逻辑器件   
厂商名称:Lattice
厂商官网:http://www.latticesemi.com
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器件描述

EE PLD, 9.5 ns, PBGA256

电子可编程逻辑器件, 9.5 ns, PBGA256

参数

LC5768MV-45F256C输入输出总线数量 193
LC5768MV-45F256C端子数量 256
LC5768MV-45F256C加工封装描述 LEAD FREE, FPBGA-256
LC5768MV-45F256Creach_compliant Yes
LC5768MV-45F256C欧盟RoHS规范 Yes
LC5768MV-45F256C中国RoHS规范 Yes
LC5768MV-45F256C状态 Active
LC5768MV-45F256C可编程逻辑类型 EE PLD
LC5768MV-45F256Cin_system_programmable YES
LC5768MV-45F256Cjesd_30_code S-PBGA-B256
LC5768MV-45F256Cjesd_609_code e1
LC5768MV-45F256Cjtag_bst YES
LC5768MV-45F256Cmoisture_sensitivity_level 3
LC5768MV-45F256C专用输入数量 0.0
LC5768MV-45F256Cnumber_of_macro_cells 768
LC5768MV-45F256C组织 0 DEDICATED INPUTS, 193 I/O
LC5768MV-45F256C输出功能 MACROCELL
LC5768MV-45F256C包装材料 PLASTIC/EPOXY
LC5768MV-45F256Cpackage_code BGA
LC5768MV-45F256Cpackage_equivalence_code BGA256,16X16,40
LC5768MV-45F256C包装形状 SQUARE
LC5768MV-45F256C包装尺寸 GRID ARRAY
LC5768MV-45F256Cpeak_reflow_temperature__cel_ 250
LC5768MV-45F256Cpower_supplies 3.3
LC5768MV-45F256Cpropagation_delay 9.5 ns
LC5768MV-45F256Cqualification_status COMMERCIAL
LC5768MV-45F256Cseated_height_max 2.1 mm
LC5768MV-45F256Csub_category Programmable Logic Devices
LC5768MV-45F256C额定供电电压 3.3 V
LC5768MV-45F256C最小供电电压 3 V
LC5768MV-45F256C最大供电电压 3.6 V
LC5768MV-45F256C表面贴装 YES
LC5768MV-45F256C工艺 CMOS
LC5768MV-45F256C端子涂层 TIN SILVER COPPER
LC5768MV-45F256C端子形式 BALL
LC5768MV-45F256C端子间距 1 mm
LC5768MV-45F256C端子位置 BOTTOM
LC5768MV-45F256Ctime_peak_reflow_temperature_max__s_ 40
LC5768MV-45F256Clength 17 mm
LC5768MV-45F256Cwidth 17 mm
LC5768MV-45F256Cadditional_feature YES

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LC5768MV-45F256C器件文档内容

                                    ispXPLDTM 5000MX Family

                                                3.3V, 2.5V and 1.8V In-System Programmable
                                    eXpanded Programmable Logic Device XPLDTM Family

March 2006                                                                            Data Sheet

Features                                                    Expanded In-System Programmability (ispXPTM)
                                                                   Instant-on capability
Flexible Multi-Function Block (MFB)                               Single chip convenience
    Architecture                                                   In-System Programmable via IEEE 1532
       SuperWIDETM logic (up to 136 inputs)                       Interface
       Arithmetic capability                                     Infinitely reconfigurable via IEEE 1532 or
       Single- or Dual-port SRAM                                  sysCONFIGTM microprocessor interface
       FIFO                                                      Design security
       Ternary CAM
                                                            High Speed Operation
sysCLOCKTM PLL Timing Control                                     4.0ns pin-to-pin delays, 300MHz fMAX
       Multiply and divide between 1 and 32                      Deterministic timing
       Clock shifting capability
       External feedback capability                       Low Power Consumption
                                                                   Typical static power: 20 to 50mA (1.8V),
sysIOTM Interfaces                                                 30 to 60mA (2.5/3.3V)
       LVCMOS 1.8, 2.5, 3.3V                                     1.8V core for low dynamic power
             Programmable impedance
             Hot-socketing                                 Easy System Integration
             Flexible bus-maintenance (Pull-up, pull-             3.3V (5000MV), 2.5V (5000MB) and 1.8V
               down, bus-keeper, or none)                           (5000MC) power supply operation
             Open drain operation                                 5V tolerant I/O for LVCMOS 3.3 and LVTTL
       SSTL 2, 3 (I & II)                                         interfaces
       HSTL (I, III, IV)                                        IEEE 1149.1 interface for boundary scan testing
       PCI 3.3                                                   sysIO quick configuration
       GTL+                                                      Density migration
       LVDS                                                      Multiple density and package options
       LVPECL                                                    PQFP and fine pitch BGA packaging
       LVTTL                                                    Lead-free package options

Table 1. ispXPLD 5000MX Family Selection Guide

                                    ispXPLD 5256MX         ispXPLD 5512MX  ispXPLD 5768MX ispXPLD 51024MX
                                             256                    512
Macrocells                                     8                     16    768        1,024
Multi-Function Blocks                       128K                   256K
Maximum RAM Bits                             48K                    96K    24         32
Maximum CAM Bits                               2                      2
sysCLOCK PLLs                               4.0ns                  4.5ns   384K       512K
tPD (Propagation Delay)                     2.2ns                  2.8ns
tS (Register Set-up Time)                   2.8ns                  3.0ns   144K       192K
tCO (Register Clock to Out Time)
fMAX (Maximum Operating Frequency)        300MHz                 275MHz    2          2
System Gates                                 75K                   150K
I/Os                                         141                           5.0ns      5.2ns
Packages                                                      149/193/253
                                        256 fpBGA               208 PQFP   2.8ns      3.0ns
                                                               256 fpBGA
                                                               484 fpBGA   3.2ns      3.7ns

                                                                           250MHz     250MHz

                                                                           225K       300K

                                                                           193/317    317/381

                                                                           256 fpBGA  484 fpBGA
                                                                           484 fpBGA  672 fpBGA

2006 Lattice Semiconductor Corp. All Lattice trademarks, registered trademarks, patents, and disclaimers are as listed at www.latticesemi.com/legal. All other brand
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www.latticesemi.com                                     1                             5kmx_12.2
Lattice Semiconductor                                                ispXPLD 5000MX Family Data Sheet

Figure 1. ispXPLD 5000MX Block Diagram

                                                   PROGRAM                     VCC
                                                                          GND
                                          TCK
                                     TMS

                                 TDI
                           TDO
                       VCCJ

VCCO0                  ISP Port                                                                                    VCCO3
VREF0                            MFB                                                                               VREF3

               sysIO                                                 MFB                                   sysIO
               Bank 0                                                                                      Bank 3

                       OSA                                                OSA

GCLCK0                            MFB                                MFB                                           GCLCK3
     VCCP                         MFB                                MFB
                        sysCLOCK  MFB                       Global   MFB  sysCLOCK
   GNDP                    PLL 0                            Routing          PLL 1
  GCLK1
               sysIO                                          Pool
               Bank 1                                       (GRP)

                                                                                                           sysIO   GCLK2
                                                                                                           Bank 2
                                                                                                                   RESET
    Optional                                                                                          OSA          GOE0
sysCONFIG              OSA                                                                                         GOE1
                                                                                                                   VREF2
    Interface                                                                                                      VCCO2

      VREF1
     VCCO1

Introduction

The ispXPLD 5000MX family represents a new class of device, referred to as the eXpanded Programmable Logic
Devices (XPLDs). These devices extend the capability of Lattice's popular SuperWIDE ispMACH 5000 architecture
by providing flexible memory capability. The family supports single- or dual-port SRAM, FIFO, and ternary CAM
operation. Extra logic has also been included to allow efficient implementation of arithmetic functions. In addition,
sysCLOCK PLLs and sysIO interfaces provide support for the system-level needs of designers.

The devices provide designers with a convenient one-chip solution that provides logic availability at boot-up, design
security, and extreme reconfigurability. The use of advanced process technology provides industry-leading perfor-
mance with combinatorial propagation delay as low as 4.0ns, 2.8ns clock-to-out delay, 2.2ns set-up time, and oper-
ating frequency up to 300MHz. This performance is coupled with low static and dynamic power consumption. The
ispXPLD 5000MX architecture provides predictable deterministic timing.

The availability of 3.3, 2.5 and 1.8V versions of these devices along with the flexibility of the sysIO interface helps
users meet the challenge of today's mixed voltage designs. Inputs can be safely driven up to 5.5V when an I/O
bank is configured for 3.3V operation, making this family 5V tolerant. Boundary scan testability further eases inte-
gration into today's complex systems. A variety of density and package options increase the likelihood of a good fit
for a particular application. Table 1 shows the members of the ispXPLD 5000MX family.

Architecture

The ispXPLD 5000MX devices consist of Multi-Function Blocks (MFBs) interconnected with a Global Routing Pool.
Signals enter and leave the device via one of four sysIO banks. Figure 1 shows the block diagram of the ispXPLD

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Lattice Semiconductor                                          ispXPLD 5000MX Family Data Sheet

5000MX. Incoming signals may connect to the global routing pool or the registers in the MFBs. An Output Sharing
Array (OSA) increases the number of I/O available to each MFB, allowing a complete function high-performance
access to the I/O. There are four clock pins that drive four global clock nets within the device. Two sysCLOCK PLLs
are provided to allow the synthesis of new clocks and control of clock skews.

Multi-Function Block (MFB)

Each MFB in the ispXPLD 5000MX architecture can be configured in one of the six following modes. This provides
a flexible approach to implementing logic and memory that allows the designer to achieve the mix of functions that
are required for a particular design, maximizing resource utilization. The six modes supported by the MFB are:

       SuperWIDE Logic Mode
       True Dual-port SRAM Mode
       Pseudo Dual-port SRAM Mode
       Single-port SRAM Mode
       FIFO Mode
       Ternary CAM Mode

The MFB consists of a multi-function array and associated routing. Depending on the chosen functions the multi-
function array uses up to 68 inputs from the GRP and the four global clock and reset signals. The array outputs
data along with certain control functions to the macrocells. Output signals can be routed internally for use else-
where in the device and to the sysIO banks for output. Figure 2 shows the block diagram of the MFB. The various
configurations are described in more detail in the following sections.

Figure 2. MFB Block Diagram

                       CLK0                                    To Routing
                          CLK1
                             CLK2
                                CLK3
                                   Reset
                                                   Cascade In

                       Multifunction Array                     32 Feedback Signals
                          True Dual Port                                      To I/O via OSA
                                RAM
                              (8,192 bit)                                   PTOE
                          Pseudo Dual                                      Sharing
                             Port RAM
                              (16,384 bit)
                            Single Port
                                RAM
                             (16,384 bit)
                                FIFO
                              (16,384 bit)

                           Ternary CAM

                                (128*48)

                               Logic

                       (68 Input * 164 Product
                         Term Array, 32 MC)

                                 Cascade Out

                                           3
Lattice Semiconductor                         ispXPLD 5000MX Family Data Sheet

Cascading For Wide Operation

In several modes it is possible to cascade adjacent MFBs to support wider operation. Table 2 details the different
cascading options. There are chains of MFBs in each device which determine those MFBs that are adjacent for the
purposes of cascading. Table 3 indicates these chains. The ispXPLD 5000MX design tools automatically cascade
blocks if required by a particular design.

Table 2. Cascading Modes For Wide Support

     Mode                                                     Cascading Function
Logic      Input Width. Allows two MFBs to act as a 136-input block.
FIFO       Arithmetic. Allow the carry chain to pass between two MFBs.
CAM        Memory Width Expansion. Allows MFBs to be cascaded for greater width support.
           Memory Width Expansion. Allows up to four MFBs to be cascaded for greater width support.

Table 3. MFB Cascade Chain

           Device                                              MFBs in Cascade Chain
ispXPLD 5256MX         ABCD
ispXPLD 5512MX         H -> G -> F -> E
ispXPLD 5768MX         ABCDEFGH
ispXPLD 51024MX        PNMLKJI
                       DCBAXWVUTSRQ
                       EFGHIJKLMNOP
                       H  G  F  E  D  C  B  A  AF  AE  AD  AC  AB  AA  Z  Y
                       IJKLMNOPQRSTUVWX

SuperWIDE Logic Mode

In logic mode, each MFB contains 32 macrocells and a fully populated, programmable AND-array with 160 logic
product terms and four control product terms. The MFB has 68 inputs from the Global Routing Pool, which are
available in both true and complement form for every product term. It is also possible to cascade adjacent MFBs to
create a block with 136 inputs. The four control product terms are used for shared reset, clock, clock enable, and
output enable functions. Figure 3 shows the overall structure of the MFB in logic mode while Figure 4 provides a
more detailed view from the perspective of a macrocell slice.

                                           4
Lattice Semiconductor                                                                  ispXPLD 5000MX Family Data Sheet

Figure 3. MFB in SuperWIDE Logic Mode                                                 To Routing

                            CLK0
                               CLK1
                                  CLK2
                                     CLK3
                                        Reset
                                                      Carry In

             68 Inputs      AND Array
                from
                                 68 inputs 164 P-Term
              Routing
                                        Dual-OR Gate
             68 Inputs                     PT Sharing Array
                from
                                                            32 Macrocells
             Adjacent                                                   32 Macrocell Feedback Signals
                MFB
                                                                                             To I/O via OSA

                                                                Shared PT Clk
                                                                Shared PT Clk En

                                                                     Shared PT Reset

                                                                                       PTOE
                                                                                      Sharing

                                       Carry Out

Figure 4. Macrocell Slice in Logic Mode AND-Array

From         From Carry-in
GRP           n-7

68                                     PTSA Bypass                                                           PT OE to
  AND Array                                                                                                  I/O Block
                                         PTSA                       Shared              DQ
                                       PT Clock                     PT CE               Clk En               From
                                                                                                             I/O Cell
                                                                                             R/L
                                                                                        Clk                  Output
                                                                                         PR                  to I/O Block or
                                                                                                             Internal Control
                                                                                      Macrocell              (See Pin Table
                                                                                                             for Assignments)

                                                                                                             GRP

             Dual-OR Array                    Shared PTCLK
                                                           CLK0
                                                           CLK1
                                                           CLK2
                                                           CLK3

                                            PT Preset
                                             PT Reset

                                       Shared PT Reset
                                            Global Reset

                            To Carry-out
                            n+7

                                                                 5
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AND-Array

The programmable AND-Array consists of 68 inputs and 164 output product terms. The 68 inputs from the GRP are
used to form 136 lines in the AND-Array (true and complement of the inputs). Each line in the array can be con-
nected to any of the 164 output product terms via a wired AND. Each of the 160 logic product terms feed the Dual-
OR Array with the remaining four control product terms feeding the Shared PT Clock, Shared PT Clock Enable,
Shared PT Reset and Shared PT OE. Starting with PT0 sets of five product terms form product term clusters.
There is one product term cluster for every macrocell in the MFB. In addition to the four control product terms, the
first, third, fourth and fifth product terms of each cluster can be used as a PTOE, PT Clock, PT Preset and PT
Reset, respectively. Figure 5 is a graphical representation of the AND-Array.

Figure 5. AND Array

                        In[0]
                       In[66]
                       In[67]

                                                                   PT0
                                                                   PT1
                                                                   PT2 Cluster 0
                                                                   PT3
                                                                   PT4

                                                                   PT155
                                                                   PT156
                                                                   PT157 Cluster 31
                                                                   PT158
                                                                   PT159
                                                                   PT160 Shared clock enable
                                                                   PT161 Shared clock

                                                                         PT162 Shared reset
                                                                   PT163 Shared OE

                               Note:
                                  Indicates programmable fuse.

Dual-OR Array (Including Arithmetic Support)

The Dual-OR Array consists of 64 OR gates. There are two OR gates per macrocell in the MFB. These OR gates
are referred to as the Expandable PTSA OR gate and the PTSA-Bypass OR gate. The PTSA-Bypass OR gate
receives its five inputs from the combination of product terms associated with the product term cluster. The PTSA-
Bypass OR gate feeds the macrocell directly for fast narrow logic. The Expandable PTSA OR gate receives five
inputs from the combination of product terms associated with the product term cluster. It also receives an additional
input from the Expanded PTSA OR gate of the N-7 macrocell, where N is the number of the macrocell associated
with the current OR gate. The Expandable PTSA OR gate feeds the PTSA for sharing with other product terms and
the N+7 Expandable PTSA OR gate. This allows cascading of multiple OR gates for wide functions. There is a
small timing adder for each level of expansion. Figure 6 is a graphical representation of the Dual-OR Array.

The Dual-OR PT sharing array also contains logic to aid in the efficient implementation of arithmetic functions. This
logic takes Carry In and allows the generation of Carry Out along with a SUM signal. Subtractors can be imple-
mented using the two's complement method. Carry is propagated from macrocells 0 to macrocell 31. Macrocell
zero can have its carry input connected to the carry output of macrocell 31 in an adjacent MFB or it can be set to
zero or one. If a macrocell is not used in an arithmetic function carry can bypass it. The carry chain flows is the
same as that for PT cascading.

                                                                6
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Figure 6. Dual-OR PT Sharing Array                       From Carry
                                                          n-7 In
                          From PT0
                                                                                           To I/O Block
                                                                            PT OE

From PT1                                                                    PTSA Bypass To Macrocell

From PT2                                              N                                   To PTSA
From PT3
                                                                            PT Clock To Macrocell

                                                                                               To Macrocell
                                                                            PT Preset

From PT4

                                                         To          Carry                    To Macrocell
                                                                            PT Reset

                                                         n+7         Out

Product Term Sharing Array

The Product Term Sharing Array (PTSA) consists of 32 inputs from the Dual-OR Array (Expandable PTSA OR) and
32 outputs directly to the macrocells. Each output is the OR term of any combination of the seven Expandable
PTSA OR terms connected to that output. Every Nth macrocell is connected to N-3, N-2, N-1, N, N+1, N+2 and
N+3 PTSA OR terms via a programmable connection. This wraps around the logic, for example, Macrocell 0 gets
its logic from 29, 30, 31, 0, 1, 2, 3. The Expandable PTSA OR used in conjunction with the PTSA allows wide func-
tions to be implemented easily and efficiently. Without using the Expandable PTSA OR capability, the greatest
number of product terms that can be included in a single function with one pass of delay is 35. Up to 160 product
terms can be included in a single function through the use of the expandable PTSA OR capability. Figure 7 shows
the graphical representation of the PTSA.

Figure 7. Product Term Sharing Array (PTSA)                                 Macrocell 0
                                                                            Macrocell 1
                                           PTSA OR 0                        Macrocell 2
                                           PTSA OR 1
                                           PTSA OR 2
                                           PTSA OR 3

          PTSA OR 29                                                        Macrocell 29
          PTSA OR 30                                                        Macrocell 30
          PTSA OR 31                                                        Macrocell 31

                                                         7
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Macrocell

The 32 registered macrocells in the MFB are driven by the 32 outputs from the PTSA or the PTSA bypass. Each
macrocell contains a programmable XOR gate, a programmable register/latch flip-flop and the necessary clocks
and control logic to allow combinatorial or registered operation. All macrocells have an output that feeds the GRP.
Selected macrocells have an additional output that feeds the OSA and hence I/Os. This dual or concurrent output
capability from the macrocell gives efficient use of the hardware resources. One output can be a registered function
for example, while the other output can be an unrelated combinatorial function. A direct register input from the I/O
cell facilitates efficient use of the macrocell to construct high-speed input registers. Macrocell registers can be
clocked from one of several global or product term clocks available on the device. A global and product term clock
enable is also provided, eliminating the need to gate the clock to the macrocell registers directly. Reset and preset
for the macrocell register is provided from both global and product term signals. The macrocell register can be pro-
grammed to operate as a D-type register or a D-type latch. Figure 8 is a graphical representation of the macrocell.

Figure 8. Macrocell

                                            From
                                            I/O Cell

PTSA Bypass

                                            Output to
                                            I/O Block

From PTSA                         DQ

PT Clock                  Shared
                          PT CE

                                  Clk En

                                            GRP

    Shared PT Clock                    R/L
                    CLK0
                    CLK1          Clk
                    CLK2          PR
                    CLK3

      PT Preset

      PT Reset

Shared PT Reset
     Global Reset

Memory Modes

The ispXPLD 5000MX architecture allows the MFB to be configured as a variety of memory blocks as detailed in
Table 4. The remainder of this section details operation of each of the memory modes. Additional information
regarding the memory modes can also be found in technical note number TN1030, Using Memory in ispXPLD
5000MX Devices.

                                  8
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Table 4. MFB Memory Configuration

                                      Memory Mode               Max. Configuration
                       Dual-port                                          Size1

                       Single-port, Pseudo Dual Port, FIFO             8,192 x 1
                                                                       4,096 x 2
                       CAM                                             2,048 x 4
                       1. Smaller configurations are possible.         1,024 x 8
                                                                       512 x 16

                                                                       16,384 x1
                                                                       8,192 x 2
                                                                       4,096 x 4
                                                                       2,048 x 8
                                                                      1,024 x 16
                                                                       512 x 32

                                                                       128 x 48

Input and Output
The data input and control signals to a MFB in memory mode are generated from inputs from the routing. Data sig-
nals are only available in the true non-inverted format. True or complemented versions of the inputs are available
for generating the control signals. Data and flag outputs are fed from the MFB to the GRP and OSA. Unused inputs
and outputs are not accessible in memory mode.

ROM Operation
In each of the memory modes it is possible to specify the power-on state of each bit in the memory array. This
allows the memory to be used as ROM if desired.

Increased Depth And Width
Designs that require a memory depth or width that is greater than that support by a single MFB can be supported
by cascading multiple blocks. For dual port, single port, and pseudo dual port modes additional width is easily pro-
vided by sharing address lines. Additional depth is supported by multiplexing the RAM output. For FIFO and CAM
modes additional width is supported through the cascading of MFBs.

The Lattice design tools automatically combine blocks to support the memory size specified in the user's design.

Bus Size Matching
All of the memory modes apart from CAM mode support different widths on each of the ports. The RAM bits are
mapped LSB word 0 to MSB word 0, LSB word 1 to MSB word 1 and so on. Although the word size and number of
words for each port varies this mapping scheme applies to each port.

                                   9
Lattice Semiconductor                                                  ispXPLD 5000MX Family Data Sheet

True Dual-Port SRAM Mode

In Dual-Port SRAM Mode the multi-function array is configured as a dual port SRAM. In this mode two independent
read/write ports access the same 8,192-bits of memory. Data widths of 1, 2, 4, 8, and 16 are supported by the
MFB. Figure 9 shows the block diagram of the dual port SRAM.

Write data, address, chip select and read/write signals are always synchronous (registered.) The output data sig-
nals can be synchronous or asynchronous. Resets are asynchronous. All inputs on the same port share the same
clock, clock enable, and reset selections. All outputs on the same port share the same clock, clock enable, and
reset selections. Selections may be made independently between both inputs and outputs and ports. Table 5
shows the possible sources for the clock, clock enable and initialization signals for the various registers.

Figure 9. Dual-Port SRAM Block Diagram

                        CLK0        PORT A                                    RD Data A
                        CLK1
                        CLK2        Read/Write Address                         (DOA[0:0-15])
                        CLK3
                      RESET         (ADA[0:8-12])

                       68 Inputs    Reset A (RSTA)                 ``  Dual
                          From      Clock A (CLKA)                     Port
                                    Clk En A (CENA)
                        Routing     Write/Read A (WRA)                 SRAM
                                    Chip Sel A (CSA [0:1])
                                                                       Array
                                    Write Data

                                    (DIA[0:0,1,3,7,15])

                                    PORT B                                    RD Data B

                                         Similar signals                       (DOB[0:0-15])
                                           as PORT A:

                                           ADB[0:8-12], RSTB,
                                           CLKB, CENB, WRB,
                                      CSB[0,1], DIB[0:0,1,3,7,15]

Table 5. Register Clock, Clock Enable, and Reset in Dual-Port SRAM Mode

Register               Input                                                     Source

Address, Write Data,  Clock         CLKA (CLKB) or one of the global clocks (CLK0 - CLK3). The selected sig-
Read Data, Read/      Clock Enable  nal can be inverted if desired.
Write, and Chip       Reset
Select                              CENA (CENB) or one of the global clocks (CLK1 - CLK 2). The selected sig-
                                    nal can be inverted if required.

                                    Created by the logical OR of the global reset signal and RSTA (RSTB).
                                    RSTA (RSTB) can be inverted is desired.

                                    10
Lattice Semiconductor                                           ispXPLD 5000MX Family Data Sheet

Pseudo Dual-Port SRAM Mode

In Pseudo Dual-Port SRAM Mode the multi-function array is configured as a SRAM with an independent read and
write ports that access the same 16,384-bits of memory. Data widths of 1, 2, 4, 8, 16 and 32 are supported by the
MFB. Figure 10 shows the block diagram of the Pseudo Dual-Port SRAM.

Write data, write address, chip select and write enable signals are always synchronous (registered). The read data
and read address signals can be synchronous or asynchronous. Reset is asynchronous. All write signals share the
same clock, and clock enable. All read signals share the same clock and clock enable. Reset is shared by both
read and write signals. Table 6 shows the possible sources for the clock, clock enable and initialization signals for
the various registers.

Figure 10. Pseudo Dual-Port SRAM Block Diagram

                         CLK0        Read Address                           Read Data
                         CLK1
                         CLK2        (RAD[0:8-13])                            (RD[0:0-15])
                         CLK3
                       RESET         Write Address

                                     (WAD[0:8-13])

                                     Write Data                 16,384 bit
                                                                 Pseudo
                                     (WD[0:0,1,3,7,15,31])

                       68 Inputs     Write Enable (WE)          ` ` Dual
                         From        Write Clock (WCLK)               Port
                                                                     SRAM
                       Routing
                                     Write Chip Sel (WCS[0,1]) Array

                                     Write Clk Enable (WCEN)

                                     Read Clk Enable (RCEN)

                                     Read Clock (RCLK)

                                     Reset (RST)

Table 6. Register Clock, Clock Enable, and Reset in Pseudo Dual-Port SRAM Mode

Register                     Input                                                Source
                       Clock
                                     WCLK or one of the global clocks (CLK0 - CLK3). The selected signal can
Write Address, Write   Clock Enable  be inverted if desired.
Data, Write Enable,
                                     WCEN or one of the global clocks (CLK1 - CLK2). The selected signal can
and Write Chip Select                be inverted if desired.

                       Reset         Created by the logical OR of the global reset signal and RST. RST may have
                                     inversion if desired.
                       Clock
                                     RCLK or one of the global clocks (CLK0 - CLK3). The selected signal can be
Read Data and Read Clock Enable      inverted if desired.
Address
                                     RCEN or one of the global clocks (CLK1 - CLK2). The selected signal can
                              Reset  be inverted if desired.

                                     Created by the logical OR of the global reset signal and RST. RST may have
                                     inversion if desired.

                                                            11
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Single-Port SRAM Mode

In Single-Port SRAM Mode the multi-function array is configured as a single-port SRAM. In this mode one ports
accesses 16,384-bits of memory. Data widths of 1, 2, 4, 8, 16 and 32 are supported by the MFB. Figure 11 shows
the block diagram of the single-port SRAM.

Write data, address, chip select and read/write signals are always synchronous (registered.) The output data sig-
nals can be synchronous or asynchronous. Reset is asynchronous. All signals share a common clock, clock
enable, and reset. Table 7 shows the possible sources for the clock, clock enable and reset signals.

Figure 11. Single-Port SRAM Block Diagram

                        CLK0        Read/Write Address                 Read Data
                        CLK1
                        CLK2        (AD[0-8:13])                        (DO[0-0,31])
                        CLK3
                      RESET         Write Data             16,384-Bit
                                                           ` `SRAM
                       68 Inputs    (DI[0-0,1,3,7,15,31])
                           from                              Array
                                    Write/Read (WR)
                        Routing     Clock (CLK)
                                    Chip Select (CS0,1)
                                    Clk Enable (CEN)
                                    Reset (RST)

Table 7. Register Clock, Clock Enable, and Reset in Single-Port SRAM Mode

        Register            Input                                                Source
                      Clock
Address, Write Data,                CLK or one of the global clocks (CLK0 - CLK3). Each of these signals can
Read Data, Read/      Clock Enable  be inverted if required.
Write, and Chip
Select                Reset         CEN or one of the global clocks (CLK1 - CLK 2). Each of these signals can
                                    be inverted if required.

                                    Created by the logical OR of the global reset signal and RST. RST is routed
                                    by the multifunction array from GRP, with inversion if desired.

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FIFO Mode

In FIFO Mode the multi-function array is configured as a FIFO (First In First Out) buffer with built in control. The
read and write clocks can be different or the same dependent on the application. Four flags show the status of the
FIFO; Full, Empty, Almost Full, and Almost Empty. The thresholds for Full, Almost full and Almost empty are pro-
grammable by the user. It is possible to reset the read pointer, allowing support of frame retransmit in communica-
tions applications. If desired, the block can be used in show ahead mode allowing the early reading of the next read
address.

In this mode one ports accesses 16,384-bits of memory. Data widths of 1, 2, 4, 8, 16 and 32 are supported by the
MFB. Figure 12 shows the block diagram of the FIFO.

Write data, write enable, flag outputs and read enable are synchronous. The Write Data, Almost Full and Full share
the same clock and clock enables. Read outputs are synchronous although these can be configured in look ahead
mode. The Read Data, Empty and Almost Empty signals share the same clock and clock enables. Reset is shared
by all signals. Table 8 shows the possible sources for the clock, clock enable and reset signals for the various reg-
isters.

Figure 12. FIFO Block Diagram

                            CLK0      Write Enable (WE)                FIFO       FIFO
                            CLK1      Write Clock (WCLK)              Control
                            CLK2      Reset (RST)                      Logic    Flags*
                            CLK3      Read Clock (RCLK)
                           RESET      Reset_RP (RSTRP)                          Full, Empty,
                                      Read Enable (RE)                          Almost Full,
                                                                               Almost Empty

                           68 Inputs                              ``

                           From

                           Routing

                                      Write Data                      16,384-bit Read Data

                                      (DI[0:0-31])                    SRAM     (DO[0:0-31])

                                      *Control logic can be           Array
                                      duplicated in adjacent MFB
                                      in 32-bit mode

Table 8. Register Clocks, Clock Enables, and Initialization in FIFO Mode

Register      Input                                                                    Source
                           WCLK or one of the global clocks (CLK0 - CLK3). Each of these signals can be inverted if required.
Write Data, Clock          WE or one of the global clocks (CLK1 - CLK 2). Each of these signals can be inverted if required.
Write Enable Clock
                           N/A
                   Enable  WCLK or one of the global clocks (CLK0 - CLK3). Each of these signals can be inverted if required.
                           WE or one of the global clocks (CLK1 - CLK 2). Each of these signals can be inverted if required.
              Reset
                           Created by the logical OR of the global reset signal and RST. RST is routed by the multifunction
Full and      Clock        array from GRP, with inversion if desired.
Almost Full                RCLK or one of the global clocks (CLK0 - CLK3). Each of these signals can be inverted if required.
Flags         Clock        RE or one of the global clocks (CLK1 - CLK 2). Each of these signals can be inverted if required.
              Enable
                           Created by the logical OR of the global reset signal and RST. RST is routed by the multifunction
              Reset        array from GRP, with inversion if desired.

Read Data, Clock

Empty and     Clock
Almost Empty  Enable

Flags         Reset

                                      13
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CAM Mode

In CAM Mode the multi-function array is configured as a Ternary Content Addressable Memory (CAM). CAM
behaves like a reverse memory where the input is data and the output is an address. It can be used to perform a
variety of high-performance look-up functions. As such, CAM has two modes of operation. In write or update mode
the CAM behaves as a RAM and data is written to the supplied address. In read or compare operations data is sup-
plied to the CAM and if this matches any of the data in the array the Match and Multiple Match (if there is more than
one match) flags are set to true and the lowest address with matching data is output. The CAM contains 128
entries of 48 bits. Figure 13 shows the block diagram of the CAM.

To further enhance the flexibility of the CAM a mask register is available. If enabled during updates, bits corre-
sponding with those set to 1 in the mask register are not updated. If enabled during compare operations, bits corre-
sponding to those set to 1 in the mask register are not included in the compare. A write don't care signal allows
don't cares to be programmed into the CAM if desired. Like other write operations the mask register controls this.

The write/comp data, write address, write enable, write chip select, and write don't care signals are synchronous.
The CAM Output signals, match flag, and multimatch flag can be synchronous or asynchronous. The Enable mask
register input is not latched but must meet setup and hold times relative to the write clock. All inputs must use the
same clock and clock enable signals. All outputs must use the same clock and clock enable signals. Reset is com-
mon for both inputs and outputs. Table 9 shows the allowable sources for clock, clock enable, and reset for the var-
ious CAM registers.

Figure 13. CAM Mode

                                  CLK0        Write/Comp Data                     CAM
                                  CLK1                                           Output
                                  CLK2        (WD[0:31])
                                  CLK3                                            CO[0:6]
                                RESET         Write Address

                                              (WAD[0:6])

                                           En Mask Reg (EN_MASK)

                                           Write Enable (WE)             128X48  Match
                                                                          CAM     Out
                                           Write Chip Sel (WCS[0:1]`) `
                                68 Inputs  WR Mask Reg (WR_MASK)                 MATCH
                                  From
                                           WR don t care (WR_DC)
                                Routing

                                           Reset (RST)                             Multi-
                                           CLK (CLK)                               match
                                           Clock Enable (CE)
                                                                                     Out

                                                                                 MUL_MATCH

Table 9. Register Clocks, Clock Enables, and Initialization in CAM Mode

               Register               Input                                                Source
                                Clock
Write data, Write address,                    CLK or one of the global clocks (CLK0 - CLK3). Each of these signals can
Enable mask register, Write     Clock Enable  be inverted if required.
enable, write chip select, and
write don't care, CAM Output,   Reset         WE or one of the global clocks (CLK1 - CLK 2). Each of these signals can
Match, and Multimatch                         be inverted if required.

                                              Created by the logical OR of the global reset signal and RST. RST is routed
                                              by the multifunction array from GRP, with inversion if desired

                                              14
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Clock Distribution

The ispXPLD 5000MX family has four dedicated clock input pins: GCLK0-GCLK3. GLCK0 and GCLK3 can be
routed through a PLL circuit or routed directly to the internal clock nets. The internal clock nets (CLK0-CLK3) are
directly related to the dedicated clock pins (see Secondary Clock Divider exception when using the sysCLOCK cir-
cuit). These feed the registers in the MFBs. Note at each register there is the option of inverting the clock if
required. Figure 14 shows the clock distribution network.

Figure 14. Clock Distribution Network

                                                                                I/O/CLK_OUT0

GCLK0                                                     CLK0  Clock Net       To Macrocells
VREF0
                                       PLL0  CLK_OUT0
GCLK1                                        SEC_OUT0
VREF1
                                                          CLK1  Clock Net       To Macrocells
VREF2
GCLK2                                  sysCLOCK PLLs      Global Clock Routing

VREF3                                                           Clock Net       To Macrocells
GCLK3
                                                          CLK2

                                       PLL1  SEC_OUT1
                                             CLK_OUT1
                                                                Clock Net       To Macrocells

                                                          CLK3

                                                                                                                                                                                             I/O/CLK_OUT1

sysCLOCK PLL

The sysCLOCK PLL circuitry consists of Phase-Lock Loops (PLLs) and the various dividers, reset and feedback
signals associated with the PLLs. This feature gives the user the ability to synthesize clock frequencies and gener-
ate multiple clock signals for routing within the device. Furthermore, it can generate clock signals that are de-
skewed either at the board level or the device level.

The ispXPLD 5000MX devices provide two PLL circuits. PLL0 receives its clock inputs from GCLK 0 and provides
outputs to CLK 0 (CLK 1 when using the secondary clock). PLL1 operates with signals from GCLK 3 and CLK 3
(CLK 2 when using the secondary clock). The optional outputs CLK_OUT can be routed to an I/O pin. The optional
PLL_LOCK output is routed into the GRP. The optional input PLL_RST can be routed either from the GRP or
directly from an I/O pin. The optional PLL_FBK into can be routed directly from a pin. Figure 15 shows the ispXPLD
5000MX PLL block diagram. Figure 16 shows the connection of optional inputs and outputs.

                                                      15
Lattice Semiconductor                                     ispXPLD 5000MX Family Data Sheet

Figure 15. PLL Block Diagram

CLK_IN   Input Clock                                      Post-scalar  CLK_OUT             Clock Net
PLL_RST  (M) Divider                                      (V) Divider
                                             VCO
                              Programable     and
                                  Delay     Phase
                                           Detector

                                                                       PLL_LOCK

                              Feedback                    Secondary    SEC_OUT             Clock Net
                                 Loop                        Clock

                              (N) Divider                 (K) Divider

PLL_FBK

Figure 16. Connection of Optional PLL Inputs and Outputs

                  To GRP                                                         I/O Pin*
              PLL_LOCK                                                           I/O Pin*
               CLK_OUT
         From Macrocell

                  To GRP

                PLL_RST

                  To GRP
         From Macrocell

         To GRP

                PLL_FBK                                                          I/O Pin*
         From Macrocell

                           *See pinout table for details

In order to facilitate the multiply and divide capabilities of the PLL, each PLL has dividers associated with it: M, N
and K. The M divider is used to divide the clock signal, while the N divider is used to multiply the clock signal. The
K divider is only used when a secondary clock output is needed. This divider divides the primary clock output and
feeds to a separate global clock net. The V divider is used to provide lower frequency output clocks, while maintain-
ing a stable, high frequency output from the PLL's VCO circuit. The PLL also has a delay feature that allows the out-
put clock to be advanced or delayed to improve set-up and clock-to-out times for better performance. For more
information on the PLL, please refer to Lattice technical note number TN1003, Lattice sysCLOCK PLL Usage
Guidelines.

                                           16
Lattice Semiconductor      ispXPLD 5000MX Family Data Sheet

Output Sharing Array (OSA)

A number of I/O pads are available in each sysIO bank to route the selected number of macrocells from the MFB
outputs directly to the I/O pads in logic mode. In the ispXPLD 5000MX, the large number of inputs and PTs to the
MFB as well as the presence of the PTSA can cover most routing flexibility of signals to I/O cells. The Output Shar-
ing Array gives additional routing capability and I/O access to an MFB when a wide output function takes up the
whole MFB and cannot be easily divided across multiple MFBs. By using the OSA, the wide output function, such
as 32-bit FIFO, can have all of its output signals from the one MFB routed to I/O cells. In a given I/O block, the wide
output functions must share the I/O pads with other logic functions.

The OSA bypass option routes the MFB signal directly to the I/O cell, allowing a direct connection to the I/O cell.
The logic functions use the option to provide faster speed to the outputs. The Logic Signal Connection tables list
the OSA bypass as the primary macrocell and OSA options as alternate macrocells. Similarly, the Alternate Input
listing in the table shows the alternate macrocell input connection for a given I/O pin. Figure 17 shows the alternate
macrocell connections in an I/O cell.

sysIO Banks

The ispXPLD 5000MX devices are divided into four sysIO banks, consisting of multiple I/O cells, where each bank
is capable of supporting 16 different I/O standards. Each sysIO bank has its own I/O voltage (VCCO) and reference
voltage (VREF) resources allowing complete independence from the others.

I/O Cell

The I/O cell of the ispXPLD 5000MX devices contains an output enable (OE) MUX, a programmable tri-state output
buffer, a programmable input buffer, and programmable bus-maintenance circuitry.

The I/O cell receives inputs from its associated macrocells and the device pin. The I/O cell has a feedback line to its
associated macrocells and a direct path to GRP. The output enable (OE) MUX selects the OE signal per I/O cell.
The inputs to the OE MUX are the four global PTOE signals, PTOE and the two GOE signals. The OE MUX also
has the ability to choose either the true or inverse of each of these signals. The output of the OE MUX goes through
a logical AND with the TOE signal to allow easy tri-stating of the outputs for testing purposes. The MFBs are
grouped into segments of four for the purpose of generating Shared PTOE signals. Each Shared PTOE signal is
derived from PT 163 from one of the four MFBs. Table 10 shows the segments. The PTOE signal is derived from
the first product term in each macrocell cluster, which is directly routed to the OE MUX. Therefore, every I/O cell
can have a different OE signal. Figure 17 is a graphical representation of the I/O cell.

                       17
Lattice Semiconductor                                                                 ispXPLD 5000MX Family Data Sheet

Figure 17. I/O Cell

                     Shared PTOE 0                                                    Output Buffer                            VCCO for
                                                                                      (VCCO Independent                        this Bank
                     Shared PTOE 1                                                    for Open Drain
                     Shared PTOE 2                                                    Outputs)
                     Shared PTOE 3

                                  PTOE
                                  GOE0
                                  GOE1

                                         TOE                                          VCCO to All
                                                                                      Other I/Os
                     Data Output from
                     Primary Macrocell                                                  in Bank

                     Data Output from                                                 Differential                             GND
                     Alternate Macrocells
                                                                                      Output Buffer
                                                 Output Sharing                                                                               I/O
                                                   Array (OSA)
                                                                                      CMOS/TTL                                            Pad
                                                                 To Adjacent I/O Pad
                                                                                      Input Buffer

                                                                                      (VREF Independent)

                                              Data Input to Routing

                       To Primary             Delay Element                                                                 +  VREF to All
                       Macrocell                                                                                              other I/Os in Bank

                       To Alternate                                                   VREF Dependent
                        Macrocell                                                     Input Buffer

                                                                                                                  +
                                                                                                                  

                                                                                      Differential
                                                                                      I/O Buffer

                                                                                                     To Adjacent
                                                                                                        I/O Pad

Table 10. Shared PTOE Segments

                              Device          MFBs Associated With Segments
                     ispXPLD 5256MX
                     ispXPLD 5512MX                   (A, B, C, D) (E, F, G, H)
                     ispXPLD 5768MX
                                                      (A, B, C, D) (E, F, G, H)
                     ispXPLD 51024MX                  (I, J, K, L) (M, N, O, P)

                                                      (A, B, C, D) (E, F, G, H)
                                                      (I, J, K, L) (M, N, O, P)
                                                      (Q, R, S, T) (U, V, W, Z)

                                                      (A, B, C, D) (E, F, G, H)
                                                      (I, J, K, L) (M, N, O, P)
                                                      (Q, R, S, T) (U, V, W, Z)
                                                (Y, Z, AA, AB) (AC, AD, AE, AF)

sysIO Standards

Each I/O within a bank is individually configurable based on the VCCO and VREF settings. Some standards also
require the use of an external termination voltage. Table 12 lists the sysIO standards with the typical values for
VCCO, VREF and VTT. For more information on the sysIO capability, please refer to Lattice technical note number
TN1000, sysIO Usage Guidelines for Lattice Devices, available at www.latticesemi.com.

Table 11. Number of I/Os per Bank

                              Device          Maximum Number of I/Os per Bank (n)
                     ispXPLD 5256MX                                    36
                     ispXPLD 5512MX                                    68
                     ispXPLD 5768MX                                    96
                     ispXPLD 51024MX                                   96

                                              18
Lattice Semiconductor                                   ispXPLD 5000MX Family Data Sheet

Table 12. ispXPLD 5000MX Supported I/O Standards

         sysIO Standard  Nominal VCCO                   Nominal VREF              Nominal VTT
LVTTL                          3.3V                            N/A                      N/A
LVCMOS-3.3                     3.3V                            N/A                      N/A
LVCMOS-2.5                     2.5V                            N/A                      N/A
LVCMOS-1.8                     1.8V                            N/A                      N/A
PCI 3.3V                       3.3V                            N/A                      N/A
AGP-1X                         3.3V                            N/A                      N/A
SSTL3, Class I & II            3.3V                           1.5V                     1.5V
SSTL2, Class I & II            2.5V                          1.25V                    1.25V
CTT 3.3                        3.3V                           1.5V                     1.5V
CTT 2.5                        2.5V                          1.25V                    1.25V
HSTL, Class I                  1.5V                          0.75V                    0.75V
HSTL, Class III                1.5V                           0.9V                    0.75V
HSTL, Class IV                 1.5V                           0.9V                    0.75V
GTL+                            N/A                           1.0V                     1.5V
LVPECL, Differential                                           N/A                      N/A
LVDS                        2.5V, 3.3V                         N/A                      N/A
                            2.5V, 3.3V

Table 13. Differential Interface Standard Support1

                                                        sysIO Buffer

LVDS                     Driver         Supported
                         Receiver       Supported with standard termination

LVPECL                   Driver         Supported with external resistor network
                         Receiver       Supported with termination

1. For more information, refer to Lattice technical note TN1000, sysIO Usage Guidelines for Lattice Devices, available at
    www.latticesemi.com.

Control, Clock, sysCONFIG and JTAG Signals
Global clock pins support the same sysIO standards as general purpose I/O. When required the VREF signal is
derived from the adjacent bank. When differential standards are supported two adjacent clock pins are paired to
form the input. The TOE, PROGRAM, CFG0 and DONE pins of the ispXPLD 5000MX device are the only pins that
do not have sysIO capabilities. The JTAG TAP pins support only LVCMOS 3.3, 2.5 and 1.8V standards. The voltage
is controlled by VCCJ. These pins only support the LVTTL and LVCMOS standards applicable to the power supply
voltage of the device. The global reset global output enable pins are associated with Bank 2 and support all of the
sysIO standards.

Hotsocketing
The I/O on the ispXPLD 5000MX devices are well suited for those applications that require hot socketing capability,
when configured as LVCMOS or LVTTL. Hot socketing a device requires that the device, when powered down, can
tolerate active signals on the I/Os and inputs without being damaged. Additionally, it requires that the effects of the
powered-down device be minimal on active signals.

Programmable Drive Strength
The drive strength of I/Os that are programmed as LVCMOS is tightly controlled and can be programmed to a vari-
ety of different values. Thus the impedance an output driver can be closely match to the characteristic impedance
of the line it is driving. This allows users to eliminate the need for external series termination resistors.

                                                    19
Lattice Semiconductor                           ispXPLD 5000MX Family Data Sheet

Programmable Slew Rate
The slew rate of outputs is carefully controlled. When outputs are configured as LVCMOS the devices support two
slew rates. This allows system noise and performance to be balanced in a design.

Programmable Bus-Maintenance
All general-purpose inputs have programmable bus maintenance circuitry. These are intended to maintain a valid
logic level into a device when driving devices go into the tri-state mode. Four options are available for users: pull-
up, pull-down, bus-keeper, or nothing.

Expanded In-System Programmability (ispXP)

The ispXPLD 5000MX family utilizes a combination of EEPROM non-volatile cells and SRAM technology to deliver
a logic solution that provides "instant-on" at power-up, a convenient single chip solution, and the capability for infi-
nite reconfiguration. A non-volatile array distributed within the device stores the device configuration. At power-up
this information is transferred in a massively parallel fashion into SRAM bits that control the operation of the device.
Figure 18 shows the different ports and modes that are used in the configuration and programming of the ispXPLD
5000MX devices.

Figure 18. ispXP Block Diagram

                       ISP 1149.1 TAP Port      sysCONFIG Peripheral Port

Port

ISP BACKGND               1532                   sysCONFIG

Mode                       Power-up                                Configuration
                                                                   in milliseconds
    Programming             Refresh
    in seconds             Download in               SRAM
                          microseconds          Memory Space
                E2CMOS
            Memory Space

Memory Space

IEEE 1532 ISP

In-system programming of devices provides a number of significant benefits including rapid prototyping, lower
inventory levels, higher quality and the ability to make in-field modifications. All ispXPLD 5000MX devices provide
in-system programmability through their Boundary Scan Test Access Port. This capability has been implemented in
a manner that ensures that the port remains compliant to the IEEE 1532 standard. By using IEEE 1532 as the
communication interface through which ISP is achieved, customers get the benefit of a standard, well-defined inter-
face.

The IEEE1532 programming interface allows programming of either the non-volatile array or reconfiguration of the
SRAM bits.

The ispXPLD 5000MX devices can be programmed across the commercial temperature and voltage range. The
PC-based Lattice software facilitates in-system programming of ispXPLD 5000MX devices. The software takes the
JEDEC file output produced by the design implementation software, along with information about the scan chain,
and creates a set of vectors used to drive the scan chain. The software can use these vectors to drive a scan chain
via the parallel port of a PC. Alternatively, the software can output files in formats understood by common auto-
mated test equipment. This equipment can then be used to program ispXPLD 5000MX devices during the testing
of a circuit board.

                                            20
Lattice Semiconductor      ispXPLD 5000MX Family Data Sheet

sysCONFIG Interface

In addition to being able to program the device through the IEEE 1532 interface a microprocessor style interface
(sysCONFIG interface) allows reconfiguration of the SRAM bits within the device. For more information on the
sysCONFIG capability, please refer to technical note number TN1026, ispXP Configuration Usage Guidelines.

Security Scheme

A programmable security scheme is provided on the ispXPLD 5000MX devices as a deterrent to unauthorized
copying of the array configuration patterns. Once programmed, this bit prevents readback of the programmed pat-
tern by a device programmer, securing proprietary designs from competitors. The security bit also prevents pro-
gramming and verification. The entire device must be erased in order to erase the security bit.

Low Power Consumption

The ispXPLD 5000MX devices use zero power non-volatile cells along with full CMOS design to provide low static
power consumption. The 1.8V core reduces dynamic power consumption compared with devices with higher core
voltages. For information on estimating power consumption, please refer to Lattice technical note number TN1031,
Power Estimation in ispXPLD 5000MX Devices.

Density Migration

The ispXPLD 5000MX family has been designed to ensure that different density devices in the same package have
compatible pin-outs. Furthermore, the architecture ensures a high success rate when performing design migration
from lower density parts to higher density parts. In many cases, it is possible to shift a lower utilization design tar-
geted for a high-density device to a lower density device. However, the exact details of the final resource utilization
will impact the likely success in each case.

IEEE 1149.1-Compliant Boundary Scan Testability

All ispXPLD 5000MX devices have boundary scan cells and are compliant to the IEEE 1149.1 standard. This
allows functional testing of the circuit board on which the device is mounted through a serial scan path that can
access all critical logic notes. Internal boundary scan registers are linked internally, allowing test data to be shifted
in and loaded directly onto test nodes, or test node data to be captured and shifted out for verification. In addition,
these devices can be linked into a board-level serial scan path for board-level testing. The test access port has its
own supply voltage and can operate with LVCMOS3.3, 2.5 and 1.8V standards.

sysIO Quick Configuration

To facilitate the most efficient board test, the physical nature of the I/O cells must be set before running any continu-
ity tests. As these tests are fast, by nature, the overhead and time that is required for configuration of the I/Os'
physical nature should be minimal so that board test time is minimized. The ispXPLD 5000MX family of devices
allows this by offering the user the ability to quickly configure the physical nature of the sysIO cells. This quick con-
figuration takes milliseconds to complete, whereas it takes seconds for the entire device to be programmed. Lat-
tice's ispVMTM System programming software can either perform the quick configuration through the PC parallel
port, or can generate the ATE or test vectors necessary for a third-party test system.

                       21
Lattice Semiconductor                                              ispXPLD 5000MX Family Data Sheet

Absolute Maximum Ratings1, 2, 3

                                         ispXPLD 5000MC            ispXPLD 5000MB/V
                                                  1.8V                    2.5V/3.3V

Supply Voltage (VCC) . . . . . . . . . . . . . . . . . . . . . . . -0.5 to 2.5V . . . . . . . . . . . . . . . . -0.5 to 5.5V
PLL Supply Voltage (VCCP) . . . . . . . . . . . . . . . . . . -0.5 to 2.5V . . . . . . . . . . . . . . . . -0.5 to 5.5V
Output Supply Voltage (VCCO) . . . . . . . . . . . . . . . . -0.5 to 4.5V . . . . . . . . . . . . . . . . -0.5 to 4.5V
IEEE 1149.1 TAP Supply Voltage (VCCJ) . . . . . . . . -0.5 to 4.5V . . . . . . . . . . . . . . . . -0.5 to 4.5V
Input Voltage Applied4, 5 . . . . . . . . . . . . . . . . . . . . . -0.5 to 5.5V . . . . . . . . . . . . . . . . -0.5 to 5.5V

Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . -65 to 150C . . . . . . . . . . . . . . . -65 to 150C

Junction Temperature (TJ) with Power Applied . . . -55 to 150C . . . . . . . . . . . . . . . -55 to 150C
1. Stress above those listed under the "Absolute Maximum Ratings" may cause permanent damage to the device. Functional

   operation of the device at these or any other conditions above those indicated in the operational sections of this specification
   is not implied (while programming, following the programming specifications).
2. Compliance with the Lattice Thermal Management document is required.
3. All voltages referenced to GND.
4. Overshoot and Undershoot of -2V to (VIHMAX +2) volts not to exceed 6V is permitted for a duration of <20ns.
5. A maximum of 64 I/Os per device with VIN > 3.6V is allowed.

Recommended Operating Conditions

   Symbol                                               Parameter        Min.                                                  Max.  Units
VCC        Supply Voltage for 1.8V Devices (ispXPLD 5000MC)              1.65                                                  1.95    V
           Supply Voltage for 2.5V Devices (ispXPLD 5000MB)              2.3                                                    2.7    V
VCCP       Supply Voltage for 3.3V Devices (ispXPLD 5000MV)                                                                     3.6    V
TJ         PLL Block Supply Voltage for PLL 1.8V Devices                   3                                                   1.95    V
           PLL Block Supply Voltage for PLL 2.5V Devices                 1.65                                                   2.7    V
           PLL Block Supply Voltage for PLL 3.3V Devices                 2.3                                                    3.6    V
           Junction Temperature (Commercial Operation)                                                                          90     C
           Junction Temperature (Industrial Operation)                     3                                                   105     C
                                                                           0
                                                                         -40

E2CMOS Erase Reprogram Specifications                                    Min.                                                  Max.  Units
                                                                         1,000                                                  --   Cycles
                                                       Parameter
Erase/Reprogram Cycle1
1. Valid over commercial temperature range.

Hot Socketing Characteristics1, 2, 3, 4

Symbol     Parameter                     Condition                 Min.  Typ.                                                  Max. Units

IDK        Input or I/O Leakage Current  0  VIN  3.0V              --    +/-50 +/-800                                                A

1. Insensitive to sequence of VCC and VCCO when VCCO  1.0V. For VCCO > 1.0V, VCC min must be present. However, assumes monotonic
    rise/fall rates for VCC and VCCO, provided (VIN - VCCO)  3.6V.

2. 0  VCC  VCC (MAX), 0  VCCO  VCCO (MAX)
3. IDK is additive to IPU, IPD or IBH. Device defaults to pull-up until non-volatile cells are active.
4. LVTTL, LVCMOS only.

                                         22
Lattice Semiconductor                                                  ispXPLD 5000MX Family Data Sheet

DC Electrical Characteristics

                                   Over Recommended Operating Conditions

Symbol  Parameter                    Condition                         Min.  Typ.  Max. Units

IIL, IIH1 Input or I/O Leakage       0  VIN  (VCCO - 0.2V)             --    --    10    A
                                     (VCCO - 0.2V) < VIN  3.6V
                                                                       --    --    40    A

IIH4    Input High Leakage Current   3.6V < VIN  5.5V and              --    --    3     mA
                                     3.0V  VCCO  3.6V

IPU3    I/O Active Pullup Current    0  VIN  0.7 VCCO                  -30   --    -150  A

IPD     I/O Active Pulldown Current  VIL (MAX)  VIN  VIH (MAX)         30    --    150   A

IBHLS Bus Hold Low Sustaining Current VIN = VIL (MAX)                  30    --    --    A

IBHHS Bus Hold High Sustaining Current VIN = 0.7 VCCO                  30    --    --    A

IBHLO Bus Hold Low Overdrive Current 0  VIN  VIH (MAX)                 --    --    150   A

IBHHO Bus Hold High Overdrive Current 0  VIN  VIH (MAX)                --    --    150   A

VBHT    Bus Hold Trip Points         0  VIN  VIH (MAX)                 VCCO * 0.35 -- VCCO * 0.65 A

C1      I/O Capacitance2             VCCO = 3.3V, 2.5V, 1.8V           --    8     --    pf

                                     VCC = 1.8V, VIO = 0 to VIH (MAX)  --    8     --    pf

C2      Clock Capacitance2           VCCO = 3.3V, 2.5V, 1.8V           --    8     --    pf

                                     VCC = 1.8V, VIO = 0 to VIH (MAX)  --    8     --    pf

C3      Global Input Capacitance2    VCCO = 3.3V, 2.5V, 1.8V           --    8     --    pf

                                     VCC = 1.8V, VIO = 0 to VIH (MAX)  --    8     --    pf

1. Input or I/O leakage current is measured with the pin configured as an input or as an I/O with the output driver tristated. It is not measured

with the output driver active. Bus maintenance circuits are disabled.

2. TA 25C, f=1.0MHz
3. IPU on JTAG pins has a maximum of -175A for 5512MX devices.
4. 5V tolerant inputs and I/Os should be placed in banks where 3.0V  VCCO  3.6V. The JTAG and sysCONFIG ports are not included for the

    5V tolerant interface.

                                                       23
Lattice Semiconductor                       ispXPLD 5000MX Family Data Sheet

Supply Current

Symbol          Parameter                                Condition         Min.  Typ.3  Max. Units
ispXPLD 5256
                                        VCC = 3.3V, f = 1.0MHz              --    26
                                        VCC = 2.5V, f = 1.0MHz              --    26    --  mA
                                        VCC = 1.8V, f = 1.0MHz              --    16
ICC1,2  Operating Power Supply Current  VCCO = 3.3V, f = 1.0MHz, unloaded   --     4    --  mA
                                        VCCO = 2.5V, f = 1.0MHz, unloaded   --     4
                                        VCCO = 1.8V, f = 1.0MHz, unloaded   --     3    --  mA
                                        VCCP = 3.3V, f = 10MHz              --    11
                                        VCCP = 2.5V, f = 10MHz              --    11    --  mA
                                        VCCP = 1.8V, f = 10MHz              --     3
ICCO    Standby Power Supply Current    VCCJ = 3.3V                         --     1    --  mA
        (per I/O Bank)                  VCCJ = 2.5V                         --     1
                                        VCCJ = 1.8V                         --     1
                                                                                        --  mA
                                        VCC = 3.3V, f = 1.0MHz              --    33
                                        VCC = 2.5V, f = 1.0MHz              --    33    --  mA
                                        VCC = 1.8V, f = 1.0MHz              --    22
ICCP    PLL Power Supply Current        VCCO = 3.3V, f = 1.0MHz, unloaded   --     4    --  mA
        (per PLL Bank)                  VCCO = 2.5V, f = 1.0MHz, unloaded   --     4
                                        VCCO = 1.8V, f = 1.0MHz, unloaded   --     3
                                        VCCP = 3.3V, f = 10MHz              --    11    --  mA
                                        VCCP = 2.5V, f = 10MHz              --    11
                                        VCCP = 1.8V, f = 10MHz              --     3    --  mA
                                        VCCJ = 3.3V                         --     1
ICCJ    Standby IEEE 1149.1 TAP Power   VCCJ = 2.5V                         --     1    --  mA
        Supply Current                  VCCJ = 1.8V                         --     1

                                        VCC = 3.3V, f = 1.0MHz              --    40    --  mA
                                        VCC = 2.5V, f = 1.0MHz              --    40
ispXPLD 5512                            VCC = 1.8V, f = 1.0MHz              --    30
                                        VCCO = 3.3V, f = 1.0MHz, unloaded   --     4
                                        VCCO = 2.5V, f = 1.0MHz, unloaded   --     4    --  mA
                                        VCCO = 1.8V, f = 1.0MHz, unloaded   --     3
ICC1,2  Operating Power Supply Current  VCCP = 3.3V, f = 10MHz              --    11    --  mA
                                        VCCP = 2.5V, f = 10MHz              --    11
                                        VCCP = 1.8V, f = 10MHz              --     3    --  mA
                                        VCCJ = 3.3V                         --     1
                                        VCCJ = 2.5V                         --     1    --  mA
                                        VCCJ = 1.8V                         --     1
ICCO    Standby Power Supply Current                                                    --  mA
        (per I/O Bank)

                                                                                        --  mA

                                                                                        --  mA

ICCP    PLL Power Supply Current                                                        --  mA
        (per PLL Bank)

                                                                                        --  mA

                                                                                        --  mA

ICCJ    Standby IEEE 1149.1 TAP Power                                                   --  mA
        Supply Current

                                                                                        --  mA

ispXPLD 5768

                                                                                        --  mA

ICC1,2  Operating Power Supply Current                                                  --  mA

                                                                                        --  mA

                                                                                        --  mA

ICCO    Standby Power Supply Current                                                    --  mA
        (per I/O Bank)

                                                                                        --  mA

                                                                                        --  mA

ICCP    PLL Power Supply Current                                                        --  mA
        (per PLL Bank)

                                                                                        --  mA

                                                                                        --  mA

ICCJ    Standby IEEE 1149.1 TAP Power                                                   --  mA
        Supply Current

                                                                                        --  mA

                                        24
Lattice Semiconductor                                                      ispXPLD 5000MX Family Data Sheet

Supply Current (Continued)

Symbol         Parameter                                 Condition             Min.  Typ.3  Max. Units

ispXPLD 51024                                                                   --    75
                                                                                --    75
                                            VCC = 3.3V, f = 1.0MHz              --    55    --  mA
                                                                                --     4
ICC1,2  Operating Power Supply Current VCC = 2.5V, f = 1.0MHz                   --     4    --  mA
                                                                                --     3
                                            VCC = 1.8V, f = 1.0MHz              --    11    --  mA
                                                                                --    11
                                            VCCO = 3.3V, f = 1.0MHz, unloaded   --     3    --  mA
                                            VCCO = 2.5V, f = 1.0MHz, unloaded   --     1
ICCO    Standby Power Supply Current        VCCO = 1.8V, f = 1.0MHz, unloaded   --     1    --  mA
        (per I/O Bank)                                                          --     1

                                                                                            --  mA

                                            VCCP = 3.3V, f = 10MHz                          --  mA
                                            VCCP = 2.5V, f = 10MHz
ICCP    PLL Power Supply Current            VCCP = 1.8V, f = 10MHz                          --  mA
        (per PLL Bank)

                                                                                            --  mA

                                            VCCJ = 3.3V                                     --  mA

ICCJ    Standby IEEE 1149.1 TAP Power       VCCJ = 2.5V                                     --  mA
        Supply Current

                                            VCCJ = 1.8V                                     --  mA

1. Device configured with 16-bit counters.

2. ICC varies with specific device configuration and operating frequency.

3. TA = 25C

                                                         25
Lattice Semiconductor                   ispXPLD 5000MX Family Data Sheet

sysIO Recommended Operating Conditions

Standard        Min.   VCCO (V)2  Max.  Min.   VREF (V)  Max.
                          Typ.                   Typ.

LVCMOS 3.3      3.0    3.3        3.6   --     --        --

LVCMOS 2.5      2.3    2.5        2.7   --     --        --

LVCMOS 1.81     1.65   1.8        1.95  --     --        --

LVTTL           3.0    3.3        3.6   --     --        --

PCI 3.3         3.0    3.3        3.6   --     --        --

AGP-1X          3.15   3.3        3.45  --     --        --

SSTL 2          2.3    2.5        2.7   1.15   1.25      1.35

SSTL 3          3.0    3.3        3.6   1.3    1.5       1.7

CTT 3.3         3.0    3.3        3.6   1.35   1.5       1.65

CTT 2.5         2.3    2.5        2.7   1.35   1.5       1.65

HSTL Class I    1.4    1.5        1.6   0.68   0.75      0.9

HSTL Class III  1.4    1.5        1.6   --     0.9       --

HSTL Class IV   1.4    1.5        1.6   --     0.9       --

GTL+            1.4    --         3.6   0.882  1.0       1.122

LVDS            2.3    2.5/3.3    3.6   --     --        --

1. Design tools default setting.
2. Inputs are independent of VCCO setting. However, VCCO must be set within the valid operating range for one of the supported standards.

                                  26
Lattice Semiconductor                                                 ispXPLD 5000MX Family Data Sheet

sysIO Single Ended DC Electrical Characteristics

                                             Over Recommended Operating Conditions

Input/Output                  VIL                    VIH                VOL      VOH                                 IOL2  IOH2
  Standard                                                            Max (V)  Min (V)                               (mA)  (mA)
                Min (V)            Max (V)  Min (V)       Max (V)

LVCMOS 3.3      -0.3               0.8      2.0           5.5         0.4           2.4      20, 16, 12, -20, -16, -12,
                                                                                             8, 5.33, 4 -8, -5.33, -4

                                                                      0.2      VCCO - 0.2                            0.1   -0.1

LVTTL           -0.3               0.8      2.0           5.5         0.4           2.4                              4     -4

                                                                      0.2      VCCO - 0.2                            0.1   -0.1

LVCMOS 2.5      -0.3               0.7      1.7           3.6         0.4      VCCO - 0.4    16, 12, 8,                    -16, -12, -8,
                                                                                              5.33, 4                        -5.33, -4

                                                                      0.2      VCCO - 0.2                            0.1   -0.1

LVCMOS 1.81, 3  -0.3               0.68     1.07          3.6         0.4      VCCO - 0.4                            8     -8

LVCMOS 1.83     -0.3               0.68     1.07          3.6         0.4      VCCO -0.4 12, 5.33, 4 -12, -5.33, -4

                                                                      0.2      VCCO - 0.2                            0.1   -0.1

PCI 3.34        -0.3               1.08     1.5           3.6         0.1 VCCO 0.9 VCCO                              1.5   -0.5

AGP-1X4         -0.3               1.08     1.5           3.6         0.1 VCCO 0.9 VCCO                              1.5   -0.5

SSTL3 class I   -0.3               VREF - 0.2 VREF + 0.2  3.6         0.7      VCCO - 1.1                            8     -8

SSTL3 class II  -0.3               VREF - 0.2 VREF + 0.2  3.6         0.5      VCCO - 0.9                            16    -16

SSTL2 class I   -0.3          VREF - 0.18 VREF + 0.18     3.6         0.54     VCCO - 0.62                           7.6   -7.6

SSTL2 class II  -0.3          VREF - 0.18 VREF + 0.18     3.6         0.35     VCCO - 0.43                           15.2  -15.2

CTT 3.3         -0.3               VREF - 0.2 VREF + 0.2  3.6         VREF - 0.4 VREF + 0.4                          8     -8

CTT 2.5         -0.3               VREF - 0.3 VREF + 0.2  3.6         VREF - 0.4 VREF + 0.4                          8     -8

HSTL class I    -0.3               VREF - 0.1 VREF + 0.1  3.6         0.4      VCCO - 0.4                            8     -8

HSTL class III  -0.3               VREF - 0.2 VREF + 0.1  3.6         0.4      VCCO - 0.4                            24    -8

HSTL class IV   -0.3               VREF - 0.3 VREF + 0.1  3.6         0.4      VCCO - 0.4                            48    -8

GTL+            -0.3               VREF - 0.2 VREF + 0.2  3.6         0.6           n/a                              36    n/a

1. Software default setting.

2. The average DC current drawn by I/Os between adjacent bank GND connections, or between the last GND in an I/O bank and the end of

the I/O bank, as shown in the logic signals connection table, shall not exceed n*8mA. Where n is the number of I/Os between bank GND

connections or between the last GND in a bank and the end of a bank.

3. For 1.8V devices (ispXPLD 5000MC) these specifications are VIL = 0.35 * VCC and VIH = 0.65 * VCC.
4. For 1.8V devices (ispXPLD 5000MC) these specifications are VIL = 0.3 * VCC * 3.3/1.8, VIH = 0.5 * VCC * 3.3/1.8.

                                                          27
Lattice Semiconductor                                           ispXPLD 5000MX Family Data Sheet

sysIO Differential DC Electrical Characteristics

                             Over Recommended Operating Conditions

Parameter  Description                                   Test Conditions          Min.                                      Typ.          Max.

LVDS                                           0.2  VCM  1.8V                      0V                                         --           2.4V
                                               Power On                        +/-100mV                                       --            --
VINP       Input Voltage                       RT = 100 Ohm                                                                   --
VTHD       Differential Input Threshold        RT = 100 Ohm                         --                                     1.38V         +/-10uA
IIN        Input Current                       (VOP - VOM), RT = 100 Ohm            --                                     1.03V          1.60V
VOH        Output High Voltage for VOP or VOM                                     0.9V                                     350mV
VOL        Output Low Voltage for VOP or VOM   (VOP - VOM)/2, RT = 100 Ohm      250mV                                         --            --
VOD        Output Voltage Differential                                              --                                     1.20V         450mV
VOD        Change in VOD Between High and Low  VOD = 0V Driver outputs          1.125V                                        --          50mV
VOS        Output Voltage Offset               shorted                              --                                                   1.375V
VOS        Change in VOS Between H and L                                                                                      --          50mV
IOSD       Output Short Circuit Current                                             --
                                                                                                                                          24mA

LVPECL1

     DC    Parameter Description               Min. Max. Min. Max. Min. Max. Units
Parameter

     VCCO                                            3.0                  3.3                                              3.6           V

VIH        Input Voltage High                  1.49       2.72      1.49       2.72                                  1.49          2.72  V

VIL        Input Voltage Low                   0.86 2.125 0.86 2.125 0.86 2.125                                                          V

VOH        Output Voltage High                 1.7        2.11      1.92       2.28                                  2.03          2.41  V

VOL        Output Voltage Low                  0.96       1.27      1.06       1.43                                  1.3           1.57  V

VDIFF2     Differential Input voltage          0.3        --        0.3        --                                    0.3           --    V

1. These values are valid at the output of the source termination pack as shown above with 100-ohm differential load only (see Figure 19).

The VOH levels are 200mV below the standard LVPECL levels and are compatible with devices tolerant of the lower common mode ranges.
2. Valid for 0.2  VCM  1.8V

Figure 19. LVPECL Driver with Three Resistor Pack

           ispXPLD Emulated    1/4 of Bourns P/N
             LVPECL Buffer     CAT 16-PC4F12

                                               A

                                       Rs                       Zo

                                               RD                                                                    to LVPECL
                                                                                                             RT=100  differential

                                                                                                                       receiver

                                       Rs                       Zo

                                                    28
Lattice Semiconductor                                                 ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family External Switching Characteristics 1, 2, 3

                       Over Recommended Operating Conditions

                                                  -4            -45         -5        -52        -75
                                                           Min. Max.  Min. Max.  Min. Max.  Min. Max. Units
   Parameter  Description                    Min. Max.      -- 4.5     -- 5.0     -- 5.2     -- 7.5 ns
tPD                                                                    -- 6.0     -- 6.5     -- 9.5 ns
tPD_PTSA      Data Propagation Delay,        -- 4.0         -- 5.7    2.8 --     3.0 --     4.5 -- ns
tS            5-PT Bypass                                  2.8 --     3.1 --     3.6 --     5.5 -- ns
tS_PTSA                                                    3.1 --
              Data propagation delay         -- 4.8                   1.0 --     0.5 --     1.7 -- ns
tSIR                                                       1.0 --
              MFB Register Setup Time        2.2      --              0.0 --     0.0 --     0.0 -- ns
tH            Before Clock, 5-PT Bypass                    0.0 --     0.0 --     0.0 --     0.0 -- ns
tH_PTSA                                                    0.0 --
              MFB Register Setup Time        2.5 --                   0.5 --     1.0 --     1.3 -- ns
tHIR          Before Clock                                 0.5 --
                                                                       -- 3.2     -- 3.7     -- 5.0 ns
tCO           MFB Register Setup Time                       -- 3.0     -- 5.0     -- 5.0     -- 7.5 ns
tR            Before Clock, Input Register 1.0 --           -- 4.5    1.8 --     2.0 --     3.0 -- ns
tRW           Path                                         1.8 --      -- 7.5     -- 8.5     -- 10.5 ns
tLPTOE/DIS                                                  -- 7.0
              MFB Register Hold Time         0.0      --               -- 7.5     -- 8.5     -- 10.5 ns
tSPTOE/DIS    Before Clock, 5-PT Bypass                     -- 7.0
                                                                       -- 5.5     -- 6.5     -- 7.5 ns
tGOE/DIS      MFB Register Hold Time         0.0 --         -- 5.5    1.5 --     1.8 --     2.5 -- ns
tCW           Before Clock                                 1.5 --     1.5 --     1.8 --     2.5 -- ns
tGW                                                        1.5 --
              MFB Register Hold Time                                  1.5 --     1.8 --     2.5 -- ns
tWIR          Before Clock, Input Register 0.5 --          1.5 --      -- 0.6     -- 0.6     -- 1.0 ns
tSKEW         Path                                          -- 0.6     -- 250     -- 250     -- 150 MHz
fMAX4                                                       -- 275
              MFB Register Clock-to-Out-     --       2.8              -- 166     -- 149     -- 105 MHz
fMAX (Ext.)   put Delay                                     -- 171
                                                                       -- 333     -- 277     -- 200 MHz
fMAX (Tog.)   External Reset Pin to Output   --       4.0   -- 333     -- 230     -- 230     -- 168 MHz
fMAX (CAMC)5  Delay                                         -- 280     -- 150     -- 135     -- 90 MHz
fMAX (CAM)5                                                 -- 150
              Reset Pulse Duration           1.8 --

              Input to Output Local Product  --       6.0
              Term Output Enable/Disable

              Input to Output Shared
              Product Term Output Enable/ -- 6.0
              Disable

              Global OE Input to Output      -- 4.5
              Enable/Disable

              Clock Width, High or Low       1.5 --

              Gate Width Low (for Low        1.5 --
              Transparent) or High (for
              High Transparent)

              Input Register Clock Width,    1.5      --
              High or Low

              Clock-to-Out Skew, Block       -- 0.6
              Level

              Clock Frequency with           -- 300
              Internal Feedback

              Clock Frequency with           -- 200
              External Feedback,             -- 333
              1/ (tS + tCO)

              Clock Frequency Max.
              Toggle

              Clock Frequency to CAM         -- 280
              (Configure Mode)

              Clock Frequency to CAM         -- 150
              (Compare Mode)

                                                           29
Lattice Semiconductor                                  ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family External Switching Characteristics (Continued)1, 2, 3

                                Over Recommended Operating Conditions

                                          -4      -45  -5              -52  -75

Parameter     Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

              Clock Frequency to RAM in:

fMAX (RAM)5   Single Port Mode            -- 155 -- 155 -- 155 -- 155 --         93 MHz
              Dual Port Mode              -- 155 -- 155 -- 155 -- 155 --         93 MHz

              Pseudo Dual Port Mode       -- 180 -- 180 -- 160 -- 160 -- 106 MHz

fMAX (FIFO)5  Clock Frequency to FIFO     -- 225 -- 220 -- 210 -- 210 -- 132 MHz
tPWR_ON       Power-on Time               -- 200 -- 200 -- 200 -- 200 -- 200 s

                                                                                                                                                                                                                                          Timing v.1.8

1. Timing numbers are based on default LVCMOS 1.8 I/O buffers. Use timing adjusters provided to calculate timing for other standards.
2. Measured using standard switching circuit, global routing loading of 1, worst case PTSA loading and 1 output switching.
3. Pulse widths and clock widths less than minimum will cause unknown behavior.
4. Standard 16-bit counter using GRP feedback.
5. CAM, FIFO, RAM fMAX specification used shared PT Clk.

                                              30
Lattice Semiconductor                                                                                    ispXPLD 5000MX Family Data Sheet

Timing Model

The task of determining timing in a ispXPLD 5000MX device is relatively simple. The timing model show in
Figure 20 shows the specific delay paths. Once the implementation of a given function is determined either con-
ceptually or from the software report file, the delay path of a function can easily be determined from the timing
model. The Lattice design tools report the timing delays based on the same timing model. Note that internal timing
parameters are for reference only, and are not tested. The external timing parameters are tested and guaranteed
for every device.

Figure 20. ispXPLD 5000MX Timing Model Diagram

From Feedback                                                 tPDb

                                                                                                          tPDi                                  Feedback
                                                                                                                                tFBK
                                                                                                         DATA
IN    tIN                          tROUTE     Memory           t PTSA                                                  Q  tOSA  tBUF  OUT
                                  tROUTEMF   Functions          tEXP
      tIOI                                                    tCICOMFB                                                          tIOO
                                     tBLA
                                     t                        tCICOMC                                                           tEN
                                                                t
                                       CASC
                                                                  SUM
                 tINREG
                 t                                                                                                              tDIS

                  INDIO

GCLK  tGCLK _IN      tGCLK                                    tPTCLK
         tIOI      tPLL _DELAY                                tBCLK
                 tPLL _SEC_DELAY
                                                              tPTSR                                      C.E.
                                                              tBSR
                                                                                                         S/R
                                                           3  CLK, CE and Reset Only                      MC Reg.

RST   t RST
       tIOI

      tGOE                                                                  tPTOE
                                                                            tSPTOE
                                                                            tGPTOE

OE    tIOI

                                  Path only available for       Some paths not available in memory
                                          FIFO Flags          mode. Refer to timing tables for details.

                                                                        31
Lattice Semiconductor                                       ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Internal Switching Characteristics

                                    Over Recommended Operating Conditions

                                       Base    -4      -45  -5             -52  -75
                                    Parameter
Parameter       Description                    Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

In/Out Delays

tIN            Input Buffer Delay   --         -- 0.70 -- 0.91 -- 0.96 -- 1.11 -- 1.30 ns
                                               -- 0.40 -- 0.35 -- 0.35 -- 0.35 -- 0.55 ns
tGCLK_IN       Global Clock Input   --         -- 3.77 -- 4.24 -- 4.71 -- 4.71 -- 7.07 ns
               Buffer Delay                    -- 1.98 -- 2.66 -- 2.34 -- 2.87 -- 3.27 ns
                                               -- 1.16 -- 1.30 -- 1.45 -- 1.60 -- 2.17 ns
tRST           Global RESET Pin     --         -- 2.52 -- 2.84 -- 3.16 -- 3.63 -- 4.23 ns
               Delay                           -- 1.92 -- 2.40 -- 2.40 -- 2.40 -- 3.60 ns

tGOE           Global OE Pin        --
               Delay

tBUF           Delay through        --
               Output Buffer

tEN            Output Enable Time   --

tDIS           Output Disable       --
               Time

Routing Delays

tROUTE         Delay through SRP    --         -- 1.95 -- 2.06 -- 2.34 -- 2.24 -- 3.66 ns
tINREG                                         -- 0.60 -- 0.60 -- 0.60 -- 0.47 -- 1.63 ns
               Input Buffer to
                                               -- 0.50 -- 0.50 -- 0.53 -- 0.83 -- 1.34 ns
               Macrocell Register   --         -- 0.19 -- 0.02 -- 0.39 -- 0.03 -- 0.60 ns
                                               -- 0.52 -- 0.32 -- 0.72 -- 0.82 -- 0.78 ns
               Delay                           -- 0.12 -- 0.14 -- 0.15 -- 0.15 -- 0.23 ns
                                               -- 0.12 -- 0.14 -- 0.15 -- 0.15 -- 0.23 ns
tPTSA          Product Term         --         -- 0.30 -- 0.30 -- 0.30 -- 0.30 -- 0.30 ns
               Sharing Array Delay             -- 0.72 -- 0.81 -- 0.90 -- 0.94 -- 1.35 ns
                                               -- 0.60 -- 0.75 -- 0.75 -- 0.75 -- 1.13 ns
tFBK           Internal Feedback    --         -- 0.83 -- 1.19 -- 1.04 -- 1.52 -- 1.31 ns
               Delay                           -- 0.83 -- 1.19 -- 1.04 -- 1.52 -- 1.31 ns
                                               -- 0.80 -- 0.90 -- 1.00 -- 1.00 -- 1.50 ns
tGCLK          Global Clock Tree    --         -- 0.83 -- 1.04 -- 1.04 -- 1.04 -- 1.56 ns
               Delay                           -- 0.20 -- 0.23 -- 0.25 -- 0.25 -- 0.38 ns
                                               -- 0.50 -- 0.93 -- 0.72 -- 0.72 -- 1.04 ns
tBCLK          Block PT Clock       --
               Delay

tPTCLK         Macrocell PT Clock   --
               Delay

tPLL_DELAY     Programmable PLL     --
               Delay Increment

tBSR           Block PT Reset       --
               Delay

tPTSR          Macrocell PT Set/    --
               Reset Delay

tLPTOE         Macrocell PT OE      --
               Delay

tSPTOE         Segment PT OE        --
               Delay

tOSA           Output Sharing       --
               Array Delay

tPTOE          Global PT OE Delay   --
tPDB
               5-PT Bypass          --
               Propagation Delay

tPDI           Macrocell            --
               Propagation Delay

                                                   32
Lattice Semiconductor                                       ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Internal Switching Characteristics (Continued)

                                    Over Recommended Operating Conditions

                                       Base    -4      -45  -5             -52  -75
                                    Parameter
    Parameter      Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

Registered Delays

tS             D-Register Setup     --         0.28 -- 0.31 -- 0.35 -- 0.55 -- 0.52 -- ns
               Time, Global Clock              -0.13 -- -0.11 -- -0.10 -- -0.10 -- -0.07 -- ns
                                               1.90 -- 2.56 -- 2.50 -- 2.40 -- 4.00 -- ns
tS_PT          D-Register Setup     --
               Time, PT Clock                   -- 0.72 -- 1.03 -- 0.68 -- 0.93 -- 1.50 ns
                                               1.07 -- 1.20 -- 1.33 -- 1.33 -- 2.00 -- ns
tH             D-Register Hold      --         0.00 -- 0.00 -- 0.00 -- 0.00 -- 0.00 -- ns
               Time
                                               0.66 -- 0.20 -- 0.53 -- 0.12 -- 0.08 -- ns
tCOi           Register Clock to    --
               OSA Time

tCESi          Clock Enable Setup   --
               Time

tCEHi          Clock Enable Hold    --
               Time

               D-Input Register

tSIR           Setup Time, Global   --

               Clock

               D-Input Register

tSIR_PT        Setup Time, PT       --         0.42 -- 0.37 -- 0.34 -- 0.34 -- 0.22 -- ns

               Clock

               D-Input Register

tHIR           Hold Time, Global    --         0.84 -- 1.31 -- 1.01 -- 1.41 -- 2.91 -- ns

               Clock

               D-Input Register

tHIR_PT        Hold Time, PT        --         0.00 -- 0.00 -- 0.00 -- 0.00 -- 0.00 -- ns

               Clock

Latched Delays

tSL            Latch Setup Time,    --         0.18 -- 0.00 -- 0.00 -- 0.00 -- 0.00 -- ns
               Global Clock                    0.18 -- 0.00 -- 0.00 -- 0.00 -- 0.34 -- ns
                                               -0.06 -- 0.00 -- 0.00 -- 0.00 -- -0.03 -- ns
tSL_PT         Latch Setup Time,    --          -- 0.07 -- 0.08 -- 0.08 -- 0.08 -- 0.13 ns
               PT Clock
                                                -- 0.52 -- 0.58 -- 0.65 -- 0.65 -- 0.97 ns
tHL            Latch Hold Time      --

tGOi           Latch Gate to OSA    --
               Time

               Propagation Delay

tPDLi          through Latch to     --

               OSA Transparent

Reset and Set Delays

               Asynchronous

tSRi           Reset or Set to OSA  --         -- 0.23 -- 0.26 -- 0.29 -- 0.29 -- 0.43 ns
                                               -- 0.42 -- 0.47 -- 0.53 -- 0.55 -- 0.79 ns
               Delay

               Asynchronous

tSRR           Reset or Set         --

               Recovery

eXtended Function Routing Delays

               Delay through SRP

tROUTEMF       when Implementing    --         -- 2.00 -- 2.25 -- 2.51 -- 2.61 -- 3.76 ns

               Memory Functions

                                                   33
Lattice Semiconductor                                                    ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Internal Switching Characteristics (Continued)

                                    Over Recommended Operating Conditions

                                    Base              -4            -45       -5            -52         -75

   Parameter        Description     Parameter Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

              Additional Delay for

tCASC         PT Cascading          --            -- 0.71 -- 0.80 -- 0.89 -- 0.92 -- 1.33 ns

              between MFBs

tCICOMFB      Carry Chain Delay,    --            -- 0.35 -- 0.39 -- 0.44 -- 0.46 -- 0.66 ns
              MFB to MFB

              Carry Chain Delay,

tCICOMC       Macro-Cell to         --            -- 0.10 -- 0.11 -- 0.13 -- 0.13 -- 0.19 ns

              Macro-Cell

              Routing Delay for

tFLAG         Extended Function     --            -- 2.62 -- 2.94 -- 3.27 -- 3.40 -- 4.91 ns

              Flags

              Additional Flag       tFLAGFULL,
              Delay when            tFLAGAFULL,
tFLAGEXP      Expanding Data        tFLAGEMPTY,   --      2.57  --  2.89  --      3.21  --  3.34    --  4.82  ns
              Widths
                                    tFLAGAEMPTY

tSUM          Counter Sum Delay     tPTSA         -- 0.80 -- 0.90 -- 1.00 -- 1.04 -- 1.50 ns

Optional Adjusters

tBLA          Block Loading         tROUTE        -- 0.04 -- 0.04 -- 0.05 -- 0.05 -- 0.07 ns
              Adder

tEXP          PT Expander Adder     tROUTE        -- 0.53 -- 0.60 -- 0.66 -- 0.69 -- 0.99 ns
tINDIO                              tINREG        -- 0.50 -- 0.56 -- 0.63 -- 0.65 -- 0.94 ns
              Additional Delay for
              the Input Register

tPLL_SEC_DELA Secondary PLL         tPLL_DELAY    -- 0.91 -- 0.91 -- 0.91 -- 0.91 -- 0.91 ns
              Output Delay            tROUTE      -- 0.62 -- 0.70 -- 0.78 -- 0.81 -- 1.16 ns
Y

tINEXP        MFB Input Extender

Input and Output Buffer Delays

tIOI          Input Buffer Selec- tGCLK_IN, tIN,                                                              ns
              tion Adder            tGOE, tRST
                                                                    Refer to sysIO Adjuster Tables
              Output Buffer
tIOO          Selection Adder       tBUF                                                                      ns

FIFO

tFIFOWCLKS    Write Data Setup      --            -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
              before Write Clock
              Time

tFIFOWCLKH    Write Data Hold       --            -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
              after Write Clock
              Time

tFIFOCLKSKEW  Opposite Clock        --            -- 1.40 -- 1.40 -- 1.76 -- 1.76 -- 1.83 ns
              Cycle Delay

tFIFOFULL     Write Clock to Full   --            -- 3.08 -- 3.08 -- 3.85 -- 3.85 -- 4.00 ns
              Flag Delay

tFIFOAFULL    Write Clock to        --            -- 3.08 -- 3.08 -- 3.86 -- 3.86 -- 4.01 ns
              Almost Full Flag
              Delay

tFIFOEMPTY    Read Clock to         --            -- 3.08 -- 3.08 -- 3.86 -- 3.86 -- 4.01 ns
              Empty Flag Delay

              Read Clock to

tFIFOAEMPTY Almost Empty Flag       --            -- 3.08 -- 3.08 -- 3.86 -- 3.86 -- 4.01 ns

              Delay

                                                          34
Lattice Semiconductor                                   ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Internal Switching Characteristics (Continued)

                                Over Recommended Operating Conditions

                                   Base    -4      -45  -5             -52  -75
                                Parameter
Parameter   Description                    Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
                                     --
tFIFOWES    Write-Enable setup       --    2.33 -- 2.33 -- 2.91 -- 2.91 -- 3.03 -- ns
            before Write Clock       --
                                     --
tFIFOWEH    Write-Enable hold        --    -2.95 -- -2.95 -- -2.36 -- -2.36 -- -2.27 -- ns
            after Write Clock        --
                                     --
tFIFORES    Read-Enable setup        --    2.69 -- 2.35 -- 2.79 -- 2.38 -- 4.14 -- ns
            before Read Clock
                                     --
tFIFOREH    Read-Enable hold         --    -3.17 -- -3.17 -- -2.53 -- -2.53 -- -2.44 -- ns
            after Read Clock
                                     --
tFIFORSTO   Reset to Output                -- 3.30 -- 3.30 -- 4.13 -- 4.13 -- 4.29 ns
            Delay                    --

tFIFORSTR   Reset Recovery           --    1.20 -- 1.20 -- 1.50 -- 1.50 -- 1.56 -- ns
            Time                     --    0.14 -- 0.14 -- 0.18 -- 0.18 -- 0.19 -- ns
                                     --     -- 3.73 -- 3.73 -- 4.66 -- 4.66 -- 4.84 ns
tFIFORSTPW  Reset Pulse Width        --
tFIFORCLKO                           --
            Read Clock to FIFO       --
            Out Delay                --
                                     --
CAM Update Mode                    --
                                     --
tCAMMSS     Memory Select                  1.40 -- 0.70 -- 1.50 -- 1.40 -- 1.44 -- ns
            Setup before CLK               -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
                                           -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
tCAMMSH     Memory Select
            Hold after CLK                 -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
                                           -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
tCAMENMSKS  Enable Mask                    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
            Register Setup                 -0.41 -- -0.41 -- -0.33 -- -0.33 -- -0.31 -- ns
            Time before CLK                -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
                                           -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
tCAMENMSKH  Enable Mask                    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
            Register Setup                 -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
            Time after CLK                 -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
                                           1.55 -- 1.55 -- 1.94 -- 1.94 -- 2.02 -- ns
tCAMADDS    Address Setup                  -2.95 -- -2.95 -- -2.36 -- -2.36 -- -2.27 -- ns
            Time before Clock

tCAMADDH    Address Hold Time
            after Clock

tCAMDATAS   Data Setup Time
            before Clock

tCAMDATAH   Data Hold Time
            after Clock

tCAMDCS     "Don't Care" Setup
            Time before Clock

tCAMDCH     "Don't Care" Hold
            Time after Clock

tCAMRWS     R/W Setup Time
            before Clock

tCAMRWH     R/W Enable Hold
            Time after Clock

tCAMCES     Clock Enable Setup
            Time before Clock

tCAMCEH     Clock Enable Hold
            Time after Clock

                                               35
Lattice Semiconductor                                     ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Internal Switching Characteristics (Continued)

                                  Over Recommended Operating Conditions

                                     Base    -4      -45  -5             -52  -75
                                  Parameter
Parameter        Description                 Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
                                       --
tCAMWMSKS    Write Mask                      -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
             Register Setup            --
             Time before Clock         --
                                       --
tCAMWMSKH    Write Mask                --    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
             Register Setup
             Time after Clock          --     -- 3.30 -- 3.30 -- 4.13 -- 4.13 -- 4.29 ns
                                       --    1.20 -- 1.20 -- 1.50 -- 1.50 -- 1.56 -- ns
tCAMRSTO     Reset to CAM              --    0.14 -- 0.14 -- 0.18 -- 0.18 -- 0.19 -- ns
             Output Delay
                                       --
tCAMRSTR     Reset Recovery            --
             Time                      --
                                       --
tCAMRSTPW    Reset Pulse Width         --
                                       --
CAM Compare Mode
                                       --
tCAMDATAS    Data Setup Time           --    -0.41 -- -0.41 -- -0.33 -- -0.33 -- -0.31 -- ns
             before Clock                    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
                                       --    -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
tCAMDATAH    Data Hold Time            --
             after Clock               --
                                       --
tCAMENMSKS   Enable Mask
             Register Setup
             Time before Clock

tCAMENMSKH   Enable Mask                     -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
             Register Setup                   -- 0.40 -- 0.40 -- 0.50 -- 0.50 -- 0.51 ns
             Time after Clock                 -- 6.19 -- 6.13 -- 6.81 -- 6.61 -- 9.63 ns
                                              -- 6.19 -- 6.13 -- 6.07 -- 6.61 -- 10.22 ns
tCAMCASC     CAM Width                        -- 5.50 -- 5.50 -- 6.38 -- 6.38 -- 7.72 ns
             Expansion Delay                  -- 3.16 -- 3.16 -- 3.95 -- 3.95 -- 4.11 ns

tCAMCO       Clock to Output
             (Address Out)
             Delay

tCAMMATCH    Clock to Match Flag
             Delay

tCAMMMATCH   Clock to Multi-
             Match Flag Delay

tCAMRSTFLAG  CAM Reset to Flags
             Delay

Single Port RAM

tSPADDDATA   Address to Data                  -- 5.97 -- 5.97 -- 5.97 -- 5.97 -- 7.76 ns
             Delay                           -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
                                             -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
tSPMSS       Memory Select                   2.30 -- 2.30 -- 2.30 -- 2.30 -- 9.80 -- ns
             Setup Before Clock              -2.95 -- -2.95 -- -2.95 -- -2.95 -- -2.27 -- ns
             Time                            -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns

tSPMSH       Memory Select
             Hold time after
             Clock Time

tSPCES       Clock Enable Setup
             before Clock Time

tSPCEH       Clock Enable Hold
             time after Clock
             Time

tSPADDS      Address Setup
             before Clock Time

                                                 36
Lattice Semiconductor                                    ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Internal Switching Characteristics (Continued)

                                 Over Recommended Operating Conditions

                                    Base    -4      -45  -5             -52  -75
                                 Parameter
Parameter  Description                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
                                      --
tSPADDH    Address Hold time          --    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
           after Clock Time           --
                                      --
tSPRWS     R/W Setup before           --    -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
           Clock Time                 --
                                      --
tSPRWH     R/W Hold time after        --    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
           Clock Time                 --

tSPDATAS   Data Setup before          --    -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
           Clock Time                 --

tSPDATAH   Data Hold time after       --    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
           Clock Time
                                      --
tSPCLKO    Clock to Output                  -- 5.97 -- 5.97 -- 5.97 -- 5.97 -- 9.86 ns
           Delay                      --

tSPRSTO    Reset to RAM               --    -- 3.30 -- 3.30 -- 3.30 -- 3.30 -- 4.29 ns
           Output Delay
                                      --
tSPRSTR    Reset Recovery                   1.20 -- 1.20 -- 1.20 -- 1.20 -- 1.56 -- ns
           Time                       --    0.14 -- 0.14 -- 0.14 -- 0.14 -- 0.19 -- ns

tSPRSTPW   Reset Pulse Width          --

Pseudo Dual Port RAM                  --
                                      --
tPDPMSS    Memory Select                    -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
           Setup Before Clock               -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns

tPDPMSH    Memory Select
           Hold time after
           Clock

tPDPRCES   Clock Enable Setup               2.33 -- 2.33 -- 2.91 -- 2.91 -- 3.03 -- ns
           before Read Clock
           Time

tPDPRCEH   Clock Enable Hold                -2.95 -- -2.95 -- -2.36 -- -2.36 -- -2.27 -- ns
           time after Read
           Clock Time

tPDPWCES   Clock Enable Setup               1.87 -- 1.87 -- 2.34 -- 2.34 -- 2.43 -- ns
           before Write Clock
           Time

tPDPWCEH   Clock Enable Hold                -2.95 -- -2.95 -- -2.36 -- -2.36 -- -2.27 -- ns
           time after Write
           Clock Time

tPDPRADDS  Read Address                     -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
           Setup before Read
           Clock Time

tPDPRADDH  Read Address Hold                -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
           after Read Clock
           Time

tPDPWADDS  Write Address                    -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
           Setup before Write
           Clock Time

tPDPWADDH  Write Address Hold               -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
           after Write Clock                -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
           Time

tPDPRWS    R/W Setup before
           Clock Time

                                                37
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Internal Switching Characteristics (Continued)

                                     Over Recommended Operating Conditions

                                        Base    -4      -45  -5             -52  -75
                                     Parameter
Parameter      Description                      Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
                                          --
tPDPRWH        R/W Hold time after        --    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
               Clock Time                 --
                                          --
tPDPDATAS      Data Setup before          --    -0.27 -- -0.27 -- -0.22 -- -0.22 -- -0.21 -- ns
               Clock Time                 --
                                          --
tPDPDATAH      Data Hold time after       --    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
               Clock Time
                                          --
tPDPRCLKO      Read Clock to                    -- 5.08 -- 5.02 -- 5.66 -- 5.45 -- 8.54 ns
               Output Delay               --

tPDPCLKSKEW    Opposite Clock             --    1.40 -- 1.40 -- 1.76 -- 1.76 -- 1.83 -- ns
               Cycle Delay
                                          --
tPDPRSTO       Reset to RAM               --    -- 3.30 -- 3.30 -- 4.13 -- 4.13 -- 4.29 ns
               Output Delay               --
                                          --
tPDPRSTR       Reset Recovery             --    1.20 -- 1.20 -- 1.50 -- 1.50 -- 1.56 -- ns
               Time                       --    0.14 -- 0.14 -- 0.18 -- 0.18 -- 0.19 -- ns
                                          --
tPDPRSTPW      Reset Pulse Width
                                          --
Dual Port RAM
                                          --
tDPMSAS        Memory Select A                  -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
               Setup Before R/W A               -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
               Time                             3.72 -- 3.72 -- 3.72 -- 3.72 -- 4.84 -- ns
                                                -2.95 -- -2.95 -- -2.95 -- -2.95 -- -2.27 -- ns
tDPMSAH        Memory Select                    -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
               Hold time after R/W              -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
               A Time                           -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
                                                -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
tDPCEAS        Clock Enable A                   -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
               Setup before Clock               -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
               A Time                           -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
                                                -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
tDPCEAH        Clock Enable A
               Hold time after
               Clock A Time

tDPADDAS       Address A Setup
               before Clock A Time

tDPADDAH       Address A Hold
               time after Clock A
               Time

tDPRWAS        R/W A Setup before
               Clock A Time

tDPRWAH        R/W A Hold time
               after Clock A Time

tDPDATAAS      Write Data A Setup
               before Clock A Time

tDPDATAAH      Write Data A Hold
               time after Clock A
               Time

tDPMSBS        Memory Select B
               Setup Before R/W B
               Time

tDPMSBH        Memory Select
               Hold time after R/W
               B Time

                                                    38
Lattice Semiconductor                                                          ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Internal Switching Characteristics (Continued)

                                 Over Recommended Operating Conditions

                                 Base  -4      -45                             -5  -52  -75

Parameter   Description          Parameter Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

            Clock Enable B

tDPCEBS     Setup before Clock   --    2.33 -- 2.33 -- 2.33 -- 2.33 -- 3.03 -- ns

            B Time

tDPCEBH     Clock Enable Hold    --    -2.95 -- -2.95 -- -2.95 -- -2.95 -- -2.27 -- ns
            B after Clock B
            Time

tDPADDBS    Address B Setup      --    -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
            before Clock B Time

tDPADDBH    Address B Hold       --    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
            time after Clock B
            Time

tDPRWBS     R/W B Setup before   --    -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
            Clock B Time

tDPRWBH     R/W B Hold time      --    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
            after Clock B Time

tDPDATABS   Write Data B Setup   --    -0.27 -- -0.27 -- -0.27 -- -0.27 -- -0.21 -- ns
            before Clock B Time

tDPDATABH   Write Data B Hold    --    -0.01 -- -0.01 -- -0.01 -- -0.01 -- -0.01 -- ns
            after Clock B Time

tDPRCLKAO   Read Clock A to      --    -- 5.97 -- 5.92 -- 5.86 -- 5.65 -- 9.86 ns
            Output Delay

tDPRCLKBO   Read Clock B to      --    -- 5.16 -- 5.16 -- 5.16 -- 5.16 -- 6.71 ns
            Output Delay

tDPCLKSKEW  Opposite Clock       --    1.40 -- 1.40 -- 1.40 -- 1.40 -- 1.83 -- ns
            Cycle Delay

tDPRSTO     Reset to RAM         --    -- 3.30 -- 3.30 -- 3.30 -- 3.30 -- 4.29 ns
            Output Delay

tDPRSTR     Reset Recovery       --    1.20 -- 1.20 -- 1.20 -- 1.20 -- 1.56 -- ns
            Time

tDPRSTPW    Reset Pulse Width    --    0.14 -- 0.14 -- 0.14 -- 0.14 -- 0.19 -- ns

                                                                                             Timing v.1.8

1. The PT-delay to clock of RAM/FIFO/CAM should be tBCLK instead of tPTCLK.
2. The PT-delay to set/reset of RAM/FIFO/CAM should be tBSR instead of tPTSR.

                                           39
Lattice Semiconductor                                ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Timing Adders

                                        Base     -4  -45  -5  -52  -75

Parameter             Description       Param. Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

tIOI Input Adjusters  Using 3.3V TTL    tIOIN    -- 0.0 -- 0.0 -- 0.0 -- 0.0 -- 0.0 ns
LVTTL_in                                tIOIN    -- 0.0 -- 0.0 -- 0.0 -- 0.0 -- 0.0 ns
                      Using 1.8V
LVCMOS_18_in          CMOS

LVCMOS_25_in          Using 2.5V        tIOIN    -- 0.0 -- 0.0 -- 0.0 -- 0.0 -- 0.0 ns
                      CMOS

LVCMOS_33_in          Using 3.3V        tIOIN    -- 0.0 -- 0.0 -- 0.0 -- 0.0 -- 0.0 ns
                      CMOS

AGP_1X_in             Using AGP 1x tIOIN         -- 1.0 -- 1.0 -- 1.0 -- 1.0 -- 1.0 ns
CTT25_in                                         -- 1.0 -- 1.0 -- 1.0 -- 1.0 -- 1.0 ns
CTT33_in              Using CTT 2.5V tIOIN       -- 1.0 -- 1.0 -- 1.0 -- 1.0 -- 1.0 ns
GTL+_in                                          -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 ns
                      Using CTT 3.3V tIOIN
HSTL_I_in                                        -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 ns
                      Using GTL+        tIOIN

                      Using HSTL 2.5V,  tIOIN
                      Class I

HSTL_III_in           Using HSTL 2.5V,  tIOIN    -- 0.6 -- 0.6 -- 0.6 -- 0.6 -- 0.6 ns
                      Class III

HSTL_IV_in            Using HSTL 2.5V,  tIOIN    -- 0.6 -- 0.6 -- 0.6 -- 0.6 -- 0.6 ns
                      Class IV

LVDS_in               Using Low Volt-            -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 ns
                      age Differential tIOIN
                      Signaling (LVDS)

LVPECL_in             Using Low         tIOIN    -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 ns
                      Voltage PECL

PCI_in                Using PCI         tIOIN    -- 1.0 -- 1.0 -- 1.0 -- 1.0 -- 1.0 ns
SSTL2_I_in                                       -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 ns
                      Using SSTL 2.5V,  tIOIN
                      Class I

SSTL2_II_in           Using SSTL 2.5V,  tIOIN    -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 ns
                      Class II

SSTL3_I_in            Using SSTL 3.3V,  tIOIN    -- 0.6 -- 0.6 -- 0.6 -- 0.6 -- 0.6 ns
                      Class I

SSTL3_II_in           Using SSTL 3.3V,  tIOIN    -- 0.6 -- 0.6 -- 0.6 -- 0.6 -- 0.6 ns
                      Class II

tIOO Output Adjusters Output Signal Modifiers

                      Using Slow Slew

Slow Slew             (LVTTL and        tIOBUF,  -- 0.9 -- 0.9 -- 0.9 -- 0.9 -- 0.9 ns
                      LVCMOS            tIOEN
                      Outputs Only)

tIOO Output Adjusters Output Configurations

LVTTL_out             Using 3.3V TTL    tIOBUF,  -- 1.2 -- 1.2 -- 1.2 -- 1.2 -- 1.2 ns
                      Drive             tIOEN,   -- 0.3 -- 0.3 -- 0.3 -- 0.3 -- 0.3 ns
                                        tIODIS   -- 0.3 -- 0.3 -- 0.3 -- 0.3 -- 0.3 ns

                      Using 1.8V        tIOBUF,

LVCMOS_18_4mA_out     CMOS Standard, tIOEN,

                      4mA Drive         tIODIS

                      Using 1.8V        tIOBUF,

LVCMOS_18_5.33mA_out CMOS Standard, tIOEN,
                      5.33mA Drive      tIODIS

                                                 40
Lattice Semiconductor                                            ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Timing Adders (Continued)

                                                    Base     -4  -45  -5  -52  -75

Parameter          Description                      Param. Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units

LVCMOS_18_8mA_out  Using 1.8V                       tIOBUF,  -- 0.0 -- 0.0 -- 0.0 -- 0.0 -- 0.0 ns
                   CMOS Standard,                   tIOEN,   -- 0.0 -- 0.0 -- 0.0 -- 0.0 -- 0.0 ns
                   8mA Drive                        tIODIS   -- 1.2 -- 1.2 -- 1.2 -- 1.2 -- 1.2 ns
                                                    tIOBUF,  -- 1.0 -- 1.0 -- 1.0 -- 1.0 -- 1.0 ns
                                     Using 1.8V     tIOEN,   -- 0.4 -- 0.4 -- 0.4 -- 0.4 -- 0.4 ns
LVCMOS_18_12mA_out CMOS Standard,                   tIODIS   -- 0.4 -- 0.4 -- 0.4 -- 0.4 -- 0.4 ns
                                                    tIOBUF,  -- 0.4 -- 0.4 -- 0.4 -- 0.4 -- 0.4 ns
                                     12mA Drive     tIOEN,   -- 1.2 -- 1.2 -- 1.2 -- 1.2 -- 1.2 ns
                                                    tIODIS   -- 1.2 -- 1.2 -- 1.2 -- 1.2 -- 1.2 ns
LVCMOS_25_4mA_out  Using 2.5V                       tIOBUF,  -- 0.8 -- 0.8 -- 0.8 -- 0.8 -- 0.8 ns
                   CMOS Standard,                   tIOEN,   -- 0.6 -- 0.6 -- 0.6 -- 0.6 -- 0.6 ns
                   4mA Drive                        tIODIS   -- 0.6 -- 0.6 -- 0.6 -- 0.6 -- 0.6 ns
                                                    tIOBUF,  -- 0.3 -- 0.3 -- 0.3 -- 0.3 -- 0.3 ns
                                     Using 2.5V     tIOEN,   -- 0.6 -- 0.6 -- 0.6 -- 0.6 -- 0.6 ns
LVCMOS_25_5.33mA_out CMOS Standard,                 tIODIS   -- 0.3 -- 0.3 -- 0.3 -- 0.3 -- 0.3 ns
                                                    tIOBUF,  -- 0.2 -- 0.2 -- 0.2 -- 0.2 -- 0.2 ns
                                     5.33 mA Drive  tIOEN,   -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 ns
                                                    tIODIS
LVCMOS_25_8mA_out  Using 2.5V                       tIOBUF,
                   CMOS Standard,                   tIOEN,
                   8mA Drive                        tIODIS
                                                    tIOBUF,
                                     Using 2.5V     tIOEN,
LVCMOS_25_12mA_out CMOS Standard,                   tIODIS
                                                    tIOBUF,
                                     12mA Drive     tIOEN,
                                                    tIODIS
                                     Using 2.5V     tIOBUF,
LVCMOS_25_16mA_out CMOS Standard,                   tIOEN,
                                                    tIODIS
                                     16mA Drive     tIOBUF,
                                                    tIOEN,
LVCMOS_33_4mA_out  Using 3.3V                       tIODIS
                   CMOS Standard,                   tIOBUF,
                   4mA Drive                        tIOEN,
                                                    tIODIS
                                     Using 3.3V     tIOBUF,
LVCMOS_33_5.33mA_out CMOS Standard,                 tIOEN,
                                                    tIODIS
                                     5.33mA Drive   tIOBUF,
                                                    tIOEN,
LVCMOS_33_8mA_out  Using 3.3V                       tIODIS
                   CMOS Standard,                   tIOBUF,
                   8mA Drive                        tIOEN,
                                                    tIODIS
                                     Using 3.3V     tIOBUF,
LVCMOS_33_12mA_out CMOS Standard,                   tIOEN,
                                                    tIODIS
                                     12mA Drive     tIOBUF,
                                                    tIOEN,
                                     Using 3.3V     tIODIS
LVCMOS_33_16mA_out CMOS Standard,

                                     16mA Drive

                                     Using 3.3V
LVCMOS_33_20mA_out CMOS Standard,

                                     20mA Drive

AGP_1X_out         Using AGP 1x
                   Standard

CTT25_out          Using CTT 2.5V

CTT33_out          Using CTT 3.3V

GTL+_out           Using GTL+

                                                             41
Lattice Semiconductor                                ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Family Timing Adders (Continued)

                                        Base     -4  -45  -5  -52  -75

          Parameter  Description        Param. Min. Max. Min. Max. Min. Max. Min. Max. Min. Max. Units
HSTL_I_out
HSTL_III_out         Using HSTL 2.5V,   tIOBUF,  -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 ns
HSTL_IV_out          Class I            tIOEN,   -- 0.6 -- 0.6 -- 0.6 -- 0.6 -- 0.6 ns
LVDS_out                                tIODIS   -- 0.6 -- 0.6 -- 0.6 -- 0.6 -- 0.6 ns
LVPECL_out                                       -- 0.8 -- 0.8 -- 0.8 -- 0.8 -- 0.8 ns
PCI_out              Using HSTL 2.5V,   tIOBUF,
SSTL2_I_out          Class III          tIOEN,
SSTL2_II_out                            tIODIS
SSTL3_I_out
SSTL3_II_out         Using HSTL 2.5V,   tIOBUF,
                     Class IV           tIOEN,
                                        tIODIS

                     Using Low          tIOBUF,
                     Voltage Differen-  tIOEN,
                     tial Signaling     tIODIS
                     (LVDS)

                     Using Low          tIOBUF,  -- 0.3 -- 0.3 -- 0.3 -- 0.3 -- 0.3 ns
                     Voltage PECL       tIOEN,   -- 0.6 -- 0.6 -- 0.6 -- 0.6 -- 0.6 ns
                                        tIODIS   -- 0.3 -- 0.3 -- 0.3 -- 0.3 -- 0.3 ns
                                                 -- 0.5 -- 0.5 -- 0.5 -- 0.5 -- 0.5 ns
                     Using PCI          tIOBUF,  -- 0.2 -- 0.2 -- 0.2 -- 0.2 -- 0.2 ns
                     Standard           tIOEN,   -- 0.4 -- 0.4 -- 0.4 -- 0.4 -- 0.4 ns
                                        tIODIS

                     Using SSTL 2.5V,   tIOBUF,
                     Class I            tIOEN,
                                        tIODIS

                     Using SSTL 2.5V,   tIOBUF,
                     Class II           tIOEN,
                                        tIODIS

                     Using SSTL 3.3V,   tIOBUF,
                     Class I            tIOEN,
                                        tIODIS

                     Using SSTL 3.3V,   tIOBUF,
                     Class II           tIOEN,
                                        tIODIS

                                                                        Timing v.1.8

                                                 42
Lattice Semiconductor                                                                     ispXPLD 5000MX Family Data Sheet

sysCLOCK PLL Timing

                                             Over Recommended Operating Conditions

   Symbol                               Parameter                         Conditions           Min Max            Units
                                                                                                                    ns
tPWH        Input clock, high time                            80% to 80%                       1.2  --              ns
                                                                                                                    ns
tPWL        Input clock, low time                             20% to 20%                       1.2  --              ps
                                                                                                                  MHz
tR, tF      Input Clock, rise and fall time                   20% to 80%                       --   3.0           MHz
                                                                                                                  MHz
tINSTB      Input clock stability, cycle to cycle (peak)                                       -- +/- 250         MHz
                                                                                                                  MHz
fMDIVIN     M Divider input, frequency range                                                   10   320           MHz
                                                                                                                    %
fMDIVOUT    M Divider output, frequency range                                                  10   320
                                                                                                                    ps
fNDIVIN     N Divider input, frequency range                                                   10   320
                                                                                                                    ps
fNDIVOUT    N Divider output, frequency range                                                  10   320
                                                                                                                    ps
fVDIVIN     V Divider input, frequency range                                                   100 400
                                                                                                                    ps
fVDIVOUT    V Divider output, frequency range                                                  10   320
                                                                                                                    ns
tOUTDUTY    Output clock, duty cycle                                                           40   60              ps
                                                                                                                    us
                                                              Clean reference.                                      ps
                                                                                                                    ns
                                                              10 MHz < fMDIVOUT < 20 MHz or    -- +/- 250           ns
                                                              100MHz < fVDIVIN < 160 MHz1                           ns
tJIT(CC)    Output clock, cycle to cycle jitter (peak)        Clean reference.                                      ns

                                                              20 MHz < fMDIVOUT < 320 MHz and  -- +/- 150
                                                              160MHz < fVDIVIN < 320 MHz1

                                                              Clean reference.

                                                              10 MHz < fMDIVOUT < 20 MHz or    -- +/- 300
                                                              100MHz < fVDIVIN < 160 MHz1
TJIT(PERIOD)2 Output clock, period jitter (peak)              Clean reference.

                                                              20 MHz < fMDIVOUT < 320 MHz and  -- +/- 150
                                                              160MHz < fVDIVIN < 320 MHz1

tCLK_OUT_DLY Input clock to CLK_OUT delay                     Internal feedback                --   3.0

tPHASE      Input clock to external feedback delta            External feedback                --   600

tLOCK       Time to acquire phase lock after input stable                                      --   25

tPLL_DELAY  Delay increment (Lead/Lag)                        Typical = +/- 250ps              +/- 120 +/- 550

tRANGE      Total output delay range (lead/lag)                                                +/- 0.84 +/- 3.85

tPLL_RSTW   Minimum reset pulse width                                                          --   1.8

tCLK_IN3    Global clock input delay                                                           --   1.0

tPLL_SEC_DELA Secondary PLL output delay (tPLL_DELAY)                                          --   1.5

Y

1. This condition assures that the output phase jitter will remain within specification.

2. Accumulated jitter measured over 10,000 waveform samples.

3. Internal timing for reference only.

                                                              43
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXP sysCONFIG Port Timing Specifications

         Symbol                          Timing Parameter           Min.  Max. Units

sysCONFIG Write Cycle Timing                                         10
                                                                      1
tSUCS                  Input setup time of CS to CCLK rise           10   --  ns
                                                                      0
tHCS                   Hold time of CS to CCLK rise                   5   --  ns
                                                                     --
tSUWD                  Input setup time of write data to CCLK rise   --   --  ns
                                                                     --
tHWD                   Hold time of write data to CCLK rise          18   --  ns
                                                                     18
tPRGM                  Low time to reset device SRAM                 --   50  ns

tDINIT                 INIT delay time                                1   5   ms
                                                                     15
tIODISS                User I/O disable                              18   --  ns
                                                                     18
tIOENSS                User I/O enable                               --   --  ns
                                                                     --
tWH                    Write clock High pulse width                       --  ns

tWL                    Write clock Low pulse width                        --  ns

fMAXW                  Write fMAX                                         27  MHz

sysCONFIG Read Cycle Timing

tHREAD                 Hold time of READ to CCLK rise                     --  ns
tSUREAD                Input setup time of READ High to CCLK rise
tRH                    READ clock high pulse width                        --  ns
tRL                    READ clock low pulse width
fMAXR                  Read fMAX                                          --  ns
tCORD                  Clock to out for read data
                                                                          --  ns

                                                                          27  MHz

                                                                          25  ns

                                                     44
Lattice Semiconductor                ispXPLD 5000MX Family Data Sheet

Boundary Scan Timing Specifications

                       Over Recommended Operating Conditions

  Parameter                                             Description              Min  Max Units
             TCK [BSCAN] clock pulse width
tBTCP        TCK [BSCAN] clock pulse width high                                  40   --  ns
tBTCPH       TCK [BSCAN] clock pulse width low
tBTCPL       TCK [BSCAN] setup time                                              20   --  ns
tBTS         TCK [BSCAN] hold time
tBTH         TCK [BSCAN] rise/fall time                                          20   --  ns
tBTRF        TAP controller falling edge of clock to valid output
tBTCO        TAP controller falling edge of clock to valid disable               8    --  ns
tBTCODIS     TAP controller falling edge of clock to valid enable
tBTCOEN      BSCAN test capture register setup time                              10   --  ns
tBTCRS       BSCAN test capture register hold time
tBTCRH       BSCAN test update register, falling edge of clock to valid output   50   --  mV/ns
tBUTCO       BSCAN test update register, falling edge of clock to valid disable
tBTUODIS     BSCAN test update register, falling edge of clock to valid enable   --   10  ns
tBTUPOEN
                                                                                 --   10  ns

                                                                                 --   10  ns

                                                                                 8    --  ns

                                                                                 10   --  ns

                                                                                 --   25  ns

                                                                                 --   25  ns

                                                                                 --   25  ns

                       45
Lattice Semiconductor                                                                             ispXPLD 5000MX Family Data Sheet

Power Consumption

ispXPLD 5000MC Typical ICC vs. Frequency                                                          ispXPLD 5000MV/B Typical ICC vs. Frequency

800                                                                                               800                     51024V/B
700
600                                 51024MC                                                       700
500
400Max. ICC (mA)                 5768MC                                                           600                     5768MV/B
300                                                                                Max. ICC (mA)5512MC
200                                    5256MC                                                     500
100
                                                                                                  400
    0                                                                                                                                                5512V/B
      0
                                                                                                  300
                                                                                                                                                     5256V/B

                                                                                                  200

                                                                                                  100

                                                                                                      0

               100          200                            400                                           0      100  200                   400

               Operating Frequency (MHz)                                                                        Operating Frequency (MHz)

         Note: The device is configured with maximum                                                     Note: The device is configured with maximum
         number of 16-bit counters, no PLL, typical                                                      number of 16-bit counters, no PLL, typical
         current at 1.8V, 25C.                                                                          current at 3.3V (MV) or 2.5V (MB), 25C.

Power Estimation Coefficients

                                                                                                                          DC

                                                                                                                     ispXPLD ispXPLD

Device         K0      K1        K2                        K3       K4                            K5        K6  K7 5000MC 5000MV/B

ispXPLD 5256   2.2     8.4       7                         12       100 0.1379 0.0433 6.476                          16                    24

ispXPLD 5512   2.2     8.4       9.4                       18       151 0.1379 0.0433 6.476                          17                    25

ispXPLD 5768   2.2     8.4 10.2 21                                  170 0.1379 0.0433 6.476                          27                    36

ispXPLD 51024  2.2     8.4       13 27.6 200 0.1379 0.0433 6.476                                                     35                    43

Note: For further information about the use of these coefficients, refer to technical note TN1031, Power Estimation in ispXPLD 5000MX
Devices.

Memory Coefficients                                             K8      K9                                  K10 K11

                                                   Device  0.004719 0.0924 4.4                                  2.9
                                          ispXPLD 5256
                                          ispXPLD 5512     0.004719 0.0924 4.4                                  2.9
                                          ispXPLD 5768
                                          ispXPLD 51024    0.004719 0.0924 4.4                                  2.9

                                                           0.004719 0.0924 4.4                                  2.9

K0 = Current per MFB input (A/MHz)
K1 = Current per Product Term (A/MHz)
K2 = Current per GRP from MFB (A/MHz)
K3 = Current per GRP from I/O (A/MHz)
K4 = Global clock tree current (A/MHz)
K5 = PLL digital (mA/MHz)
K6 = PLL analog (mA/MHz)
K7 = PLL analog baseline (mA)
DC = Baseline current at 0Mhz (mA)
K8 = CAM frequency component (mA/MHz)
K9 = CAM DC component (mA)
K10 = Current per row decoder (A/MHz)

                                                                    46
Lattice Semiconductor      ispXPLD 5000MX Family Data Sheet

       K11 = Current per column driver (A/MHz)

Power Estimation Equations

ICC = ICC_DC + IMFB_CPLD + IMFB_ SRAM/PDPRAM/FIFO + IMFB_DPRAM + IMFB_CAM + IPLL_D

ICC_DC
Use the appropriate value for 5000MC (1.8V power supply) or 5000MV/B (2.5V/3.3V power supply) from the data
sheet.

IMFB_CPLD
= ((K0 * CPLD MFB inputs + K1 * CPLD Logical Product Terms + K2 * CPLD GRP from MFB + K3 * CPLD GRP
from IFB) * AF+ K4) * FREQ / 1000A/mA

IMFB_CAM
= CAM Memory MFBs * ((FREQ * K8) + K9) (CAM operating in typical mode)

IMFB_ SRAM/PDPRAM/FIFO
= (WR_ PERCENT * (K1 + WR_ PERCENT * 8 * K0 + K10 + K11) + RD_ PERCENT * (K1 + 128 * RD_PERCENT
* K0 + 8 * OSW_PERCENT * K2)) * SRAM/PDPRAM/FIFO Memory MFBs * FREQ / 1000A/mA

IMFB_ DPRAM
= (WR_ PERCENT * (2 * K1 + 2 * WR_ PERCENT * 8 * K0 + K10 + K11) + RD_ PERCENT * (2 * K1 + 2 * 128 *
RD_PERCENT * K0 + 8 * OSW_PERCENT * K2)) * DPRAM Memory MFBs * FREQ / 1000A/mA

IPLL_D
= K5 * PLL_FREQ * number of PLLs used. IPPL_D is the PLL digital component of the VCC supply current.

Analog portion of PLL supply current consumption, from PLL power pin:

IPLL_A = (K6 * PLL_FREQ + K7) * number of PLLs used

Notes:

       ICC = Current consumption of VCC power supply (mA)
       ICC-DC = ICC DC component Current consumption at 0Mhz (mA)
       IMFB_CPLD = CPLD (non-memory logic) current consumption (mA)
       IMFB_SRAM/PDPRAM/FIFO = Current consumption for SRAM, PDPRAM, and FIFO (mA)
       IMFB_DPRAM = Current consumption for DPRAM (mA)
       IMFB_CAM = Current consumption for CAM (mA)
       IPLL_D = PLL Current consumption of digital VCC power supply (mA)
       IPLL_A = PLL analog power pin current consumption (VCCP pin)

                       47
Lattice Semiconductor                                                          ispXPLD 5000MX Family Data Sheet

Switching Test Conditions

Figure 21 shows the output test load that is used for AC testing. The specific values for resistance, capacitance,
voltage, and other test conditions are shown in Table 14.

Figure 21. Output Test Load, LVTTL and LVCMOS Standards
                                                                         VCCO

                                                  R1

                                 Device                                                            Test
                                 Output                                                            Point

                                                  R2                           CL*

                                 *CL includes test fixture and probe capacitance.

Table 14. Test Fixture Required Components

Test Condition                           R1   R2  CL                               Timing Ref.                      VCCO
                                                                                       VCCO/2                       1.8V
Default LVCMOS 1.8 I/O (L -> H, H -> L) 106   106 35pF                                                    LVCMOS3.3 = 3.0V
                                                                               LVCMOS3.3 = 1.5V           LVCMOS2.5 = 2.3V
                                                                                                          LVCMOS1.8 = 1.65V
LVCMOS I/O (L -> H, H -> L)              --   --  35pF LVCMOS2.5 = VCCO/2                                           1.65V
                                                                                                                    1.65V
                                                                               LVCMOS1.8 = VCCO/2                   1.65V
                                                                                                                    1.65V
Default LVCMOS 1.8 I/O (Z -> H)          --   106 35pF                              VCCO/2

Default LVCMOS 1.8 I/O (Z -> L)          106  -- 35pF                               VCCO/2

Default LVCMOS 1.8 I/O (H -> Z)          --   106 5pF                               VOH - 0.15

Default LVCMOS 1.8 I/O (L -> Z)          106  --  5pF                               VOL + 0.15

Note: Output test conditions for all other interfaces are determined by the respective standards.

                                                  48
Lattice Semiconductor                                             ispXPLD 5000MX Family Data Sheet

Signal Descriptions

       Signal Names                                               Descriptions

TMS                         Input This pin is the Test Mode Select input, which is used to control the IEEE 1149.1
                            state machine.

TCK                         Input This pin is the Test Clock input pin, used to clock the IEEE 1149.1 state
                            machine.

TDI                         Input This pin is the IEEE 1149.1 Test Data in pin, used to load data.

TDO                         Output This pin is the IEEE 1149.1 Test Data out pin used to shift data out.

TOE                         Input Test Output Enable pin. TOE tristates all I/O pins when driven low.

GOE0, GOE1                  Input Global output enable inputs.

RESET                       Input This pin resets all the registers in the device. The global polarity for this pin is
                            selectable on a global basis. The default is active low. An external pull-down is required
                            when polarity is set to active high.

yzz                         Input/Output These are the general purpose I/O used by the logic array. y is the MFB

                            reference (alpha) and z is the macrocell reference (numeric)

                            y: A-X (768 macrocells)

                            y: A-P (512 macrocells)

                            y: A-H (256 macrocells)

                            z: 0-31

GND                         GND Ground

NC                          No connect

VCC                         VCC The power supply pins for core logic.
VCCO0, VCCO1, VCCO2, VCCO3  VCC The power supply pins for I/O banks 0, 1, 2, and 3.
VREF0, VREF1, VREF2, VREF3  Input This pin defines the reference voltage for I/O banks 0, 1, 2, and 3.
GCLK0, GCLK1, GCLK2, GCLK3
                            Input Global clock/clock enable inputs (see Figure 14 for differential pairing).

CLK_OUT0, CLK_OUT1          Output Optional clock output from PLL 0 and 1.

PLL_RST0, PLL_RST1          Input Optional input resets the M divider in PLL 0 and 1.

PLL_FBK0, PLL_FBK1          Input Optional feedback input for PLL 0 and 1.

GNDP                        GND Ground for PLLs.

VCCP                        VCC The power supply pin for PLLs.
VCCJ                        VCC The power supply for the IEEE 1149.1 interface.
DATAx                       I/O sysCONFIG data pins, bit x.

CSB                         Input sysCONFIG interface chip select. Drive low to select sysCONFIG interface.

CFG0                        Input Defines SRAM configuration mode. Low: sysCONFIG port, high: E2CMOS or
                            IEEE 1149.1 TAP.

PROGRAMB                    Input Controls the programming of SRAM. Hold high for normal operation. Toggle low
                            to reload SRAM from E2 memory.

CCLK1                       Input Clock for sysCONFIG interface. Reads and writes occur on the rising edge of
                            the clock.

READ1                       Input Drive high to perform reads from the sysCONFIG interface.

INITB                       I/O Indicates status of configuration. Can be driven low to inhibit configuration.

DONE                        Output (open drain) Indicates status of configuration.

1. These inputs should not toggle during power up for proper power-up configuration.

                                          49
Lattice Semiconductor                                              ispXPLD 5000MX Family Data Sheet

ispXPLD 5000MX Power Supply and NC Connections1

Signals 208 PQFP4         256 fpBGA3, 5            484 fpBGA, 53                   672 fpBGA3, 5

VCC   10, 49, 76, 114, D4, D13, F6, F11, L6,  A17, A6, AA2, AA21, AB17, AA21, AA6, F21, F6, G20, G7, J13,

      153, 180       L11, N4, N13             AB6, B2, B21, D19, D4, F1, J14, K13, K14, L13, L14, M13, M14,

                                              F22, G10, G11, G12, G13, K16, N10, N11, N12, N15, N16, N17, N18,

                                              K7, L16, L7, M16, M7, T10, T11, N9, P10, P11, P12, P15, P16, P17,

                                              T12, T13, T14, T9, U1, U22, P18, P9, R13, R14, T13, T14, U13,

                                              W19, W4                         U14, V13, V14, Y20, Y7

VCCO0 5, 17, 189, 204 A1, F7, G6              B9, C3, G8, G9, H7, J2, J7, P4 H10, H11, H8, H9, J8, J9, K8, L8, M8,
                                                                                          N8

VCCO1 42, 57, 72     K6, L7, T1               AA9, R7, T3, T8, Y3             P8, R8, T8, U8, V8, V9, W10, W11,
                                                                              W8, W9

VCCO2 85, 100, 107, K11, L10, T16             AA14, R16, T15, T20, Y20        P19, R19, T19, U19, V18, V19, W12,
               121                                                            W13, W14, W15, W16, W17, W18,
                                                                              W19

VCCO3 146, 161, 176 A16, F10, G11             B14, C20, G14, G15, H16, J16, H12, H13, H14, H15, H16, H17, H18,

                                              J21, P19                        H19, J18, J19, K19, L19, M19, N19

VCCP 136             J16                      M22                             N25

VCCJ  27             J1                       M1                              N4

GND   15, 29, 44, 81, K1, C3, C14, E5, E12, N1, A1, A2, A21, A22, AA1, A11, A16, A2, A25, AE1, AE2, AE25,

      119, 148, 185, G7, G8, G9, G10, H7, AA22, AB1, AB22, B1, B22, AE26, AF11, AF16, AF2, AF25, B1,

      7, 19, 191, 205, H8, H9, H10, J7, J8, J9, C15, C8, D11, D12, E18, E5, B2, B25, B26, J10, J11, J12, J15, J16,

      40, 56, 70, 87, J10, K7, K8, K9, K10, F17, F6, G16, G7, H10, H11, J17, K10, K11, K12, K15, K16, K17,

      101, 109, 123, M5, M12, P3              H12, H13, H14, H15, H20, H3, K18, K9, L1, L10, L11, L12, L15, L16,

      144, 160, 174                           H8, H9, J10, J11, J12, J13, J14, L17, L18, L26, L9, M10, M11, M12,

                                              J15, J8, J9, K10, K11, K12, M15, M16, M17, M18, M9, N13, N14,

                                              K13, K14, K15, K8, K9, L10, P13, P14, R10, R11, R12, R15, R16,

                                              L11, L12, L13, L14, L15, L19, R17, R18, R9, T1, T10, T11, T12, T15,

                                              L4, L8, L9, M10, M11, M12, T16, T17, T18, T26, T9, U10, U11,

                                              M13, M14, M19, M4, M9, N10, U12, U15, U16, U17, U18, U9, V10,

                                              N11, N12, N13, N14, N9, P10, V11, V12, V15, V16, V17

                                              P11, P12, P13, P14, P9, R10,

                                              R11, R12, R13, R14, R15, R8,

                                              R9, T16, T7, W11, W12, Y15, Y8

GNDP 134             K16                      N22                             P26

NC2   --             5256MX: A2, A11, A12, 5512MX: P1, AA19, AB2, AB21, A12, A13, A14, A15, AA10, AA11,

                     A15, B2, B12, B15, J17, J6, K1, K17, K18, K19, K2, AA12, AA13, AA14, AA15, AA16,

                     B16, C4, C12, C15, K20, K21, K22, K3, K4, K5, K6, AA17, AA7, AB10, AB11, AB12,

                     C16, D1, D11, D14, L1, L17, L18, L2, L20, L21, L22, AB13, AB14, AB15, AB16, AB17,

                     D15, D16, E1, E4, E10, L3, L5, L6, M15, M17, M18, M2, AC10, AC11, AC12, AC13, AC14,

                     E11, E13, E14, F4, F5, M20, M21, M3, M5, M6, M8, AC15, AC16, AC17, AD11, AD12,

                     F12, F13, L1, L4, M3, N15, N17, N18, N19, N2, N20, AD13, AD14, AD15, AD16, AE11,

                     M7, M13, N2, N6, P1, N21, N3, N4, N5, N6, N8, P15, AE12, AE13, AE14, AE15, AE16,

                     P2, P5, P6, P13, P14, P17, P18, P2, P21, P22, P5, AF12, AF13, AF14, AF15, B11, B12,

                     P15, P16, R1, R2, R4, P6, P8, U17, U6, V18, V5, W6 B13, B14, B15, B16, C11, C12, C13,

                     R5, R6, R16, T2, T3,     5768MX/51024MX: None            C14, C15, C16, C3, D10, D11, D12,
                     T4, T5, T6                                               D13, D14, D15, D16, D17, E10, E11,

                     5512MX/5768MX: L1                                        E12, E13, E14, E15, E16, E17, E6,
                                                                              E7, E8, F10, F11, F12, F13, F14, F15,

                                                                              F16, F17, G10, G11, G12, G13, G14,

                                                                              G15, G16, G17, Y10, Y11, Y12, Y13,

                                                                              Y14, Y15, Y16, Y17

1. All grounds must be electrically connected at the board level.

2. NC pins should not be connected to any active signals, VCC or GND.
3. Balls for GND, VCC and VCCOX are connected within the substrate to their respective common signals. Pin orientation A1 starts from the

    upper left corner of the top side view with alphabetical order ascending vertically and numerical order ascending horizontally.

4. Pin orientation follows the conventional counter-clockwise order from pin 1 marking of the topside view.

5. Internal GNDs and I/O GNDs (Bank 0 - Bank 3) are connected inside package. VCCO balls connect to four power planes within the pack-
    age, one each for VCCOX.

                                                   50
Lattice Semiconductor                                   ispXPLD 5000MX Family Data Sheet

ispXPLD 5256MX Logic Signal Connections

                       Primary Macrocell/  Alternate Outputs                            256 fpBGA
                              Function                                                 Ball Number
sysIO Bank  LVDS Pair            H30       Macrocell 1  Macrocell 2  Alternate Input
       0        61N              H28                                        H31               B1
       0        61P              H26       G17          H17                 H29               C1
       0        62N              H24                                        H27               D3
       0        62P              H22       G16          H16                 H25               C2
       0        63N              H21                                        H23               E3
       0        63P              VCC       G15          H15                    -              D2
       -          -              H20                                           -             VCC
       0        64N                        G14          H14                    -              E2
       0        64P      H18/CLK_OUT0                                       H19               F2
       0        65N              H16       G13          H13                 H17               F1
       0        65P              H14                                        H15               G1
       -          -              GND       G12          H12                    -            GND
       0        66N              H12                                        H13               F3
       -          -                        -            -                      -          VCCO0
       0        66P            VCCO0                                        H11               G5
       -          -              H10       G11          H11                    -      GND (Bank 0)
       0        67N                                                          H9               H5
       0        67P       GND (Bank 0)     G10          H10                  H7               G4
       0        68N               H8                                           -              G3
       0        68P                        G9           H9                     -              H3
       0        69N       H6/PLL_RST0                                        H3               G2
       0        69P               H5       G8           H8                   H1               H1
       -                                                                       -              H2
             GCLK0P       H4/PLL_FBK0      -            -                      -
                                  H2                                           -      See Power Supply and
                                  H0       G7           H7                     -      NC Connections Table
                                                                               -
                               GCLK0       -            -                      -              J2
                                                                               -            GND
                                VCCJ       G6           H6                     -              H6
                                                                             A1               H4
                               GCLK1       -            -                    A3
                                 GND                                           -              J6
                                  TDI      G5           H5                     -              K2
                                 TMS                                         A7               K3
                                 TCK       G4           H4                   A9               J3
                                 TDO                                           -              J5
                                           -            -                   A11               J4
                             A0/DATA0                                          -              L2
                             A2/DATA1      -            -                   A13               M1
                             A4/DATA2                                          -      GND (Bank 1)
                             A5/DATA3      -            -                   A15               K4
                             A6/DATA4                                                     VCCO1
                             A8/DATA5      -            -                                     L3
                          GND (Bank 1)                                                      GND
                            A10/DATA6      -            -                                     K5
                               VCCO1
-           -               A12/DATA7      -            -

-           GCLK0N               GND       -            -
                             A14/INITB
-           -                              -            -

-           -                              -            -

-           -                              -            -

-           -                              -            -

-           -                              -            -

1           0P                             A0           B0

1           0N                             A1           B1

1           1P                             A2           B2

1           1N                             A3           B3

1           2P                             A4           B4

1           2N                             A5           B5

-           -                              -            -

1           3P                             A6           B6

-           -                              -            -

1           3N                             A7           B7

-           -                              -            -

1           4P                             A8           B8

                                           51
Lattice Semiconductor                                  ispXPLD 5000MX Family Data Sheet

ispXPLD 5256MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs                           256 fpBGA
                             Function                                                Ball Number
sysIO Bank LVDS Pair         A16/CSB      Macrocell 1  Macrocell 2  Alternate Input
                            A18/READ                                       A17              L5
1  4N                       A20/CCLK      A9           B9                  A19              N1
                                VCC                                        A21              M2
1  5P                          DONE       A10          B10                    -            VCC
                                A22                                           -             M4
1  5N                           A24       A11          B11                 A23              N3
                                A26                                        A25              P4
-  -                            A28       -            -                   A27              N5
                                                                           A29              M6
-  -                      PROGRAMB        -            -                      -             R3
                         GND (Bank 1)                                         -      GND (Bank 1)
1  6P                                     A12          B12                    -          VCC01
                              VCCO1                                           -             L8
1  6N                          CFG0       A13          B13                  B3              T7
                                                                              -             R7
1  7P                            B2       A14          B14                    -             N7
                                 B4                                         B7              P7
1  7N                            B5       A15          B15                  B9              T8
                                 B6                                        B11              R8
-  -                             B8       -            -                   B13              M8
                                B10                                        B15              P8
-  -                            B12       -            -                   B17              L9
                                B14                                        B19              N8
-  -                       B16/VREF1      -            -                      -             M9
                                B18                                           -      GND (Bank 1)
-  -                            B20       -            -                      -            N10
                         GND (Bank 1)                                         -          VCCO1
1  8P                           B21       A16          B16                 B23              T9
                              VCCO1                                        B25             T10
1  8N                           B22       A17          B17                 B27              R9
                                B24                                           -            VCC
1  9P                           B26       A18          B18                 B29              P9
                                VCC                                        B31              N9
1  9N                           B28       A19          B19                  C1             T11
                                B30                                         C3             T12
1  10P                           C0       A20          B20                    -            P10
                                 C2                                           -            R10
1  10N                           C4       A21          B21                  C7             R11
                                 C5                                           -          VCCO2
1  11P                           C6       A22          B22                  C9             M10
                              VCCO2                                           -      GND (Bank 2)
1  11N                           C8       A23          B23                 C11             M11
                         GND (Bank 2)                                      C13             T13
1  -                            C10       -            -
                                C12
1  12P                                    A24          B24

1  12N                                    A25          B25

-  -                                      -            -

1  13P                                    A26          B26

-  -                                      -            -

1  13N                                    A27          B27

1  14P                                    A28          B28

1  14N                                    A29          B29

-  -                                      -            -

1  15P                                    A30          B30

1  15N                                    A31          B31

2  16P                                    C0           D0

2  16N                                    C1           D1

2  17P                                    C2           D2

2  17N                                    C3           D3

2  18P                                    C4           D4

-  -                                      -            -

2  18N                                    C5           D5

-  -                                      -            -

2  19P                                    C6           D6

2  19N                                    C7           D7

                                          52
Lattice Semiconductor                                  ispXPLD 5000MX Family Data Sheet

ispXPLD 5256MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs                            256 fpBGA
                             Function                                                 Ball Number
sysIO Bank LVDS Pair            C14       Macrocell 1  Macrocell 2  Alternate Input
                                                                           C15              P11
2  20P                     C16/VREF2      -            -                   C17              T14
                                C18                                        C19              R12
2  20N                          C20       -            -                      -             R13
                                C21                                           -             N11
2  21P                          C22       C8           D8                  C23              T15
                                C24                                        C25              R14
2  21N                          C26       C9           D9                  C27              N12
                                C28                                        C29              P12
2  22P                          C30       C10          D10                 C31              R15
                                                                              -          VCCO2
2  22N                        VCCO2       C11          D11                    -      GND (Bank 2)
                         GND (Bank 2)                                       D1              N15
2  23P                                    C12          D12                  D3              N14
                                 D0                                           -             N16
2  23N                           D2       C13          D13                    -             M16
                                 D4                                         D7              M14
2  24P                           D5       C14          D14                  D9              M15
                                 D6                                           -             VCC
2  24N                           D8       C15          D15                 D11              L13
                                VCC                                        D13              L12
-  -                            D10       -            -                   D15              L15
                                D12                                        D17              L16
-  -                            D14       -            -                      -            GND
                                D16                                        D19              L14
2  25P                          GND       -            -                      -          VCCO2
                                D18                                           -             K15
2  25N                        VCCO2       -            -                      -      GND (Bank 2)
                                D20                                           -             K14
2  26P                   GND (Bank 2)     C16          D16                 D23              K12
                                D21                                        D25              K13
2  26N                          D22       C17          D17                 D27              J13
                                D24                                        D29              J14
2  27P                          D26       C18          D18                 D31              J12
                                D28                                           -             J15
2  27N                          D30       C19          D19                    -             J11
                                TOE                                           -             H11
-  -                          RESET       -            -                      -             H13
                               GOE0                                           -
2  28P                         GOE1       C20          D20                    -      See Power Supply and
                                                                              -      NC Connections Table
2  28N                         GNDP       C21          D21                    -
                                                                                            H15
2  29P                        GCLK2       C22          D22
                                                                                     See Power Supply and
2  29N                         VCCP       C23          D23                           NC Connections Table

-  -                          GCLK3       -            -                                    H16

2  30P                                    C24          D24

-  -                                      -            -

2  30N                                    C25          D25

-  -                                      -            -

2  31P                                    C26          D26

2  31N                                    C27          D27

2  32P                                    C28          D28

2  32N                                    C29          D29

2  33P                                    C30          D30

2  33N                                    C31          D31

-  -                                      -            -

-  -                                      -            -

-  -                                      -            -

-  -                                      -            -

-  -                                      -            -

-  GCLK3N                                 -            -

-  -                                      -            -

-  GCLK3P                                 -            -

                                          53
Lattice Semiconductor                                  ispXPLD 5000MX Family Data Sheet

ispXPLD 5256MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs                           256 fpBGA
                             Function                                                Ball Number
sysIO Bank LVDS Pair            E30       Macrocell 1  Macrocell 2  Alternate Input
                                E28                                        E31             H14
3  34N                          E26       -            -                   E29             G16
                                                                           E27             G15
3  34P                   E24/PLL_FBK1     -            -                   E25             F15
                        E22/PLL_RST1                                       E23             H12
3  35N                                    -            -                      -            G14
                                E21                                           -      GND (Bank 3)
3  35P                   GND (Bank 3)     -            -                      -            F16
                                                                              -          VCCO3
3  36N                          E20       E27          F27                 E19             E16
                              VCCO3                                           -            GND
3  36P                                    E26          F26                 E17             G13
                                E18                                        E15             G12
-  -                            GND       -            -                   E13             F14
                                E16                                        E11             E15
3  37N                          E14       E25          F25                    -            VCC
                                E12                                         E9             D12
-  -                    E10/CLK_OUT1      -            -                    E7             B14
                                VCC                                           -            C13
3  37P                           E8       E24          F24                    -            A14
                                 E6                                         E3             A13
-  -                             E5       -            -                    E1             B13
                                 E4                                           -      GND (Bank 3)
3  38N                           E2       E23          F23                    -          VCCO3
                                 E0                                         F31            B11
3  38P                   GND (Bank 3)     E22          F22                  F29            C11
                              VCCO3                                         F27            B10
3  39N                          F30       E21          F21                  F25            A10
                                F28                                         F23            C10
3  39P                          F26       E20          F20                    -            D10
                                F24                                           -             C9
-  -                            F22       -            -                    F19             E9
                                F21                                         F17             D9
3  40N                          F20       E19          F19                  F15             F9
                                F18                                         F13             A9
3  40P                     F16/VREF3      E18          F18                  F11             F8
                                F14                                           -      GND (Bank 3)
3  41N                          F12       E17          F17                  F9              E8
                                F10                                           -          VCCO3
3  41P                   GND (Bank 3)     E16          F16                  F7              A8
                                                                              -             B9
3  42N                           F8       E31          F31                    -             D8
                              VCCO3                                           -            VCC
3  42P                                    E30          F30
                                 F6
-  -                             F5       -            -
                                 F4
-  -                            VCC       -            -

3  43N                                    E15          F15

3  43P                                    E14          F14

3  44N                                    E13          F13

3  44P                                    E12          F12

3  45N                                    E11          F11

3  45P                                    E10          F10

3  46N                                    E9           F9

3  46P                                    E8           F8

3  47N                                    E29          F29

3  47P                                    E28          F28

3  48N                                    E7           F7

3  48P                                    E6           F6

-  -                                      -            -

3  49N                                    E5           F5

-  -                                      -            -

3  49P                                    E4           F4

3  50N                                    E3           F3

3  50P                                    E2           F2

-  -                                      -            -

                                          54
Lattice Semiconductor                                  ispXPLD 5000MX Family Data Sheet

ispXPLD 5256MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs                           256 fpBGA
                             Function                                                Ball Number
sysIO Bank LVDS Pair             F2       Macrocell 1  Macrocell 2  Alternate Input
                                 F0                                         F3              B8
3  51N                          G30       E1           F1                   F1              C8
                                G28                                        G31              B7
3  51P                          GND       E0           F0                  G29              A7
                                G26                                           -             NC
0  52N                          G24       G31          H31                 G27              D7
                                G22                                        G25              C7
0  52P                        VCCO0       G30          H30                 G23              B6
                                G21                                           -          VCCO0
-  -                                      -            -                      -             E7
                         GND (Bank 0)                                         -      GND (Bank 0)
0  53N                          G20       G29          H29                    -             E6
                                G18                                        G19              A6
0  53P                                    G28          H28                 G17              A5
                           G16/VREF0                                       G15              A4
0  54N                          G14       G27          H27                 G13              B5
                                G12                                        G11              A3
-  -                            G10       -            -                    G9              B4
                                 G8                                         G7              B3
0  54P                           G6       G26          H26                    -             C5
                                 G5                                           -             C6
-  -                             G4       -            -                    G3              D5
                                 G2                                         G1              D6
0  55N                           G0       G25          H25                    -          VCCO0
                                                                              -      GND (Bank 0)
0  55P                        VCCO0       G24          H24
                         GND (Bank 0)
0  56N                                    G3           H3

0  56P                                    G2           H2

0  57N                                    G23          H23

0  57P                                    G22          H22

0  58N                                    G21          H21

0  58P                                    G20          H20

0  59N                                    G19          H19

0  59P                                    G18          H18

0  60N                                    G1           H1

0  60P                                    G0           H0

-  -                                      -            -

-  -                                      -            -

Global Clock LVDS pair options: GCLK0 and GCLK1, as well as GCLK2 and GCLK3, can be paired together to
receive differential clocks; where GCLK0 and GCLK3 are the positive LVDS inputs

                                          55
Lattice Semiconductor                    ispXPLD 5000MX Family Data Sheet

ispXPLD 5512MX Logic Signal Connections

sysIO  LVDS Primary Macrocell/ Alternate Outputs Alternate 208 PQFP 256 fpBGA 484 fpBGA
Bank
       Pair    Function      Macrocell 1 Macrocell 2 Input Pin Number Ball Number Ball Number
   0
   0   109N    O30           O11  P18    O31  208  C4                    B4
   0
   0   109P    O28           O10  P16    O29  1    E4                    A4
   0
  --   110N    O26           M17  O17    O27  2    B1                    B3
   0
  --   110P    O24           M16  O16    O25  3    C1                    A3
   0
   0   111N    O22           M15  O15    O23  4    D3                    F5
   0
   0     --    VCCO0         --   --     --   5    VCCO0  VCCO0
   0   111P     O20                                  C2     G6
   0                         M14  O14    O21  6
   0
   0   --      GND (Bank 0)  --   --     --   7    GND (Bank 0) GND (Bank 0)
   0
  --   112N    O18           M13  O13    O19  8    E3                    H6
   0
  --   112P    O16           M12  O12    O17  9    D2                    G5
   0
   0   113N    O14           O9   P14    O15  --   --                    D3
   0
  --   113P    O12           O8   P12    O13  --   --                    D2
   0
   0   114N    O10           O7   P10    O11  --   --                    E4
   0
   0   114P    O8            O6   P8     O9   --   --                    E3
   0
  --   115N    O6            O5   P6     O7   --   --                    F4
   0
  --   115P    O4            O4   P4     O5   --   --                    G4
   0
  --   116N    O2            O3   P2     O3   --   --                    C2
   0
   0     --    VCCO0         --   --     --   --   VCCO0  VCCO0
   0   116P      O0
   0                         O2   P0     O1   --   --                    C1
   0
   0   --      GND (Bank 0)  --   --     --   --   GND (Bank 0) GND (Bank 0)
  --
       117N    P30           O1   --     P31  --   D1                    F3
  --
       117P    P28           O0   --     P29  --   E1                    G3

       118N    P26           O31  --     P27  --   F4                    H4

       --      VCC           --   --     --   10   VCC                   VCC

       118P    P24           O30  --     P25  --   F5                    J4

       119N    P22           M11  O11    P23  11   E2                    H5

       119P    P20/CLK_OUT0  M10  O10    P21  12   F2                    J5

       120N    P18           M9   O9     P19  13   F1                    E2

       120P    P16           M8   O8     P17  14   G1                    F2

       --      GND           --   --     --   15   GND                   GND

       121N    P14           M7   O7     P15  16   F3                    D1

         --    VCCO0         --   --     --   17   VCCO0  VCCO0
       121P     P12
                             M6   O6     P13  18   G5                    E1

       --      GND (Bank 0)  --   --     --   19   GND (Bank 0) GND (Bank 0)

       122N    P10           M5   O5     P11  20   H5                    J3

       122P    P8/PLL_RST0   M4   O4     P9   21   G4                    H2

       123N    P6            --   --     P7   22   G3                    G2

       123P    P4/PLL_FBK0   --   --     P5   23   H3                    G1

       124N    P2            --   --     P3   24   G2                    H1

       124P    P0            --   --     P1   25   H1                    J1

       GCLK0P  GCLK0         --   --     --   26   H2                    N7

       --      VCCJ          --   --     --        See Power Supply and
                                                   NC Connections Table

                                  56
Lattice Semiconductor                  ispXPLD 5000MX Family Data Sheet

ispXPLD 5512MX Logic Signal Connections (Continued)

sysIO  LVDS Primary Macrocell/ Alternate Outputs Alternate 208 PQFP 256 fpBGA 484 fpBGA
Bank
       Pair    Function      Macrocell 1 Macrocell 2 Input Pin Number Ball Number Ball Number
  --
  --   GCLK0N  GCLK1         --   --   --   28       J2     P7
  --
  --   --      GND           --   --   --   29       GND    GND
  --
  --   --      TDI           --   --   --   30       H6     R1
   1
   1   --      TMS           --   --   --   31       H4     R2
   1
   1   --      TCK           --   --   --   32       J6     T1
   1
   1   --      TDO           --   --   --   33       K2     V1
  --
   1   0P      A0/DATA0      B0   D0   A1   34       K3     W1
  --
   1   0N      A2/DATA1      B1   D1   A3   35       J3     Y1
  --
   1   1P      A4/DATA2      B2   D2   A5   36       J5     P3
   1
   1   1N      A6/DATA3      B3   D3   A7   37       J4     R3
   1
   1   2P      A8/DATA4      B4   D4   A9   38       L2     T2
  --
   1   2N      A10/DATA5     B5   D5   A11  39       M1     U2
   1
   1   --      GND (Bank 1)  --   --   --   40       GND (Bank 1) GND (Bank 1)
   1
   1   3P      A12/DATA6     B6   D6   A13  41       K4     V2
  --
   1   --      VCCO1         --   --   --   42       VCCO1  VCCO1
  --
   1   3N      A14/DATA7     B7   D7   A15  43       L3     W2
   1
   1   --      GND           --   --   --   44       GND    GND
   1
  --   4P      A16/INITB     B8   D8   A17  45       K5     R4
   1
   1   4N      A18/CSB       B9   D9   A19  46       L5     T4
   1
   1   5P      A20/READ      B10  D10  A21  47       N1     R6
  --
   1   5N      A22/CCLK      B11  D11  A23  48       M2     R5
  --
       6P      A24           --   --   A25  --       --     U3

       --      VCC           --   --   --   49       VCC    VCC

       6N      A26           --   --   A27  --       P11    V3

       7P      A28           --   --   A29  --       M3     Y2

       7N      A30           --   --   A31  --       L4     W3

       8P      B0            A0   --   B1   --       N2     U5

       8N      B2            A2   --   B3   --       P2     T5

       --      GND (Bank 1)  --   --   --   --       GND (Bank 1) GND (Bank 1)

       9P      B4            A4   --   --   --       R1     U4

       --      VCCO1         --   --   --   --       VCCO1  VCCO1

       9N      B5            A6   --   --   --       R2     V4

       10P     B6            A8   --   B7   --       T2     AA3

       10N     B8            A10  --   B9   --       T3     AB3

       --      B10           A12  --   B11  --       --     Y4

       --      DONE          --   --   --   50       M4     AA4

       11P     B14           B12  D12  B15  51       N3     AB4

       11N     B16           B13  D13  B17  52       P4     AB5

       12P     B18           B14  D14  B19  53       N5     T6

       12N     B20           B15  D15  B21  54       M6     U7

       --      PROGRAMB      --   --   --   55       R3     W5

       --      B22           A14  --   B23  --       P5     U8

       --      GND (Bank 1)  --   --   --   56       GND (Bank 1) GND (Bank 1)

                                  57
Lattice Semiconductor                  ispXPLD 5000MX Family Data Sheet

ispXPLD 5512MX Logic Signal Connections (Continued)

sysIO  LVDS   Primary Macrocell/ Alternate Outputs Alternate 208 PQFP 256 fpBGA 484 fpBGA
Bank    Pair
        13P   Function       Macrocell 1 Macrocell 2 Input Pin Number Ball Number Ball Number
   1     --
  --    13N   B24            A16  --   B25  --       T4     V6
   1    14P
   1    14N   VCCO1          --   --   --   57       VCCO1  VCCO1
   1    15P    B26
   1    15N                  A18  --   B27  --       T5     V7
   1    16P
   1    16N   B28            A20  --   B29  --       R4     Y5
   1    17P
   1    17N   B30            A22  --   B31  --       N6     AA5
   1    18P
   1    18N   C0             --   --   C1   --       R5     Y6
   1     --
  --     --   C2             --   --   C3   --       P6     Y7
  --     --
  --    19P   C4             --   --   C5   --       --     AA6
   1    19N
   1    20P   C8             --   --   C9   --       --     AA7
   1    20N
   1    21P   C10            --   --   C11  --       --     W7
   1    21N
   1    22P   C12            --   --   C13  --       M71    V8
   1    22N
   1     --   C16            --   --   C17  --       T6     W8
   1    23P
   1    23N   C18            --   --   C19  --       R6     U9
   1     --
  --    24P   GND0 (Bank 1)  --   --   --   --       GND (Bank 1) GND (Bank 1)
   1     --
  --    24N   CFG0           --   --   --   58       L8     U10
   1    25P
   1    25N   VCCO1          --   --   --   --       VCCO1  VCCO1
   1     --    C24                                     T7    AB7
  --    26P                  B16  D16  C25  59
   1    26N
   1    27P   C26            B17  D17  C27  60       R7     AA8
   2    27N
   2     --   C28            B18  D18  C29  61       N7     AB8
  --     --
  --    28P   D0             B19  D19  D1   62       P7     AB9
   2    28N
   2    29P   D2             B20  D20  D3   63       T8     W9
   2
              D4             B21  D21  D5   64       R8     Y9

              D6             B22  D22  D7   65       M8     AB10

              D8             B23  D23  D9   66       P8     AA10

              D10/VREF1      --   --   D11  67       L9     W10

              D12            B24  D24  D13  68       N8     Y10

              D16            B25  D25  D17  69       M9     Y11

              GND (Bank 1)   --   --   --   70       GND (Bank 1) GND (Bank 1)

              D18            B26  D26  D19  71       N10    V9

              VCCO1          --   --   --   72       VCCO1  VCCO1
                D20                                    T9    V10
                             B27  D27  D21  73

              D22            B28  D28  D23  74       T10    AA11

              D24            B29  D29  D25  75       R9     AB11

              VCC            --   --   --   76       VCC    VCC

              D26            B30  D30  D27  77       P9     U11

              D28            B31  D31  D29  78       N9     V11

              E0             F0   H0   E1   79       T11    AB12

              E2             F1   H1   E3   80       T12    AA12

              GND            --   --   --   81       NC     GND

              GND            --   --   --   --       GND    GND

              E4             F2   H2   E5   82       P10    Y12

              E6             F3   H3   E7   83       R10    AA13

              E8             F4   H4   E9   84       R11    V12

                                  58
Lattice Semiconductor                 ispXPLD 5000MX Family Data Sheet

ispXPLD 5512MX Logic Signal Connections (Continued)

sysIO  LVDS   Primary Macrocell/ Alternate Outputs Alternate 208 PQFP 256 fpBGA 484 fpBGA
Bank    Pair
         --   Function      Macrocell 1 Macrocell 2 Input Pin Number Ball Number Ball Number
  --    29N
   2     --   VCCO2         --   --   --   85        VCCO2  VCCO2
  --    30P    E10
   2    30N                 F5   H5   E11  86        M10    U12
   2    31P
   2    31N   GND (Bank 2)  --   --   --   87        GND (Bank 2) GND (Bank 2)
   2    32P
   2    32N   E12           F6   H6   E13  88        M11    AB13
   2    33P
   2    33N   E16           F7   H7   E17  89        T13    Y13
   2    34P
   2    34N   E18           --   --   E19  90        P11    V13
   2    35P
   2     --   E20/VREF2     --   --   E21  91        T14    W13
  --    35N       E22
   2     --                 F8   H8   E23  92        R12    V14
  --    36P
   2    36N   E24           F9   H9   E25  93        R13    W14
   2    37P
   2    37N   E26           F10  H10  E27  94        N11    Y14
   2    38P
   2    38N   E28           F11  H11  E29  95        T15    AB14
   2    39P
   2    39N   F0            F12  H12  F1   96        R14    AB15
   2    40P
   2    40N   F2            F13  H13  F3   97        N12    AA15
   2    41P
   2     --   F4            F14  H14  F5   98        P12    U13
  --    41N
   2     --   VCCO2         --   --   --   --        VCCO2  VCCO2
  --    42P     F6
   2    42N                 F15  H15  F7   99        R15    U14
   2    43P
   2    43N   GND (Bank 2)  --   --   --   --        GND (Bank 2) GND (Bank 2)
   2    44P
   2    44N   F8            E0   --   F9   --        --     W15
   2    45P
   2    45N   F10           E2   --   F11  --        --     W16
   2    46P
   2    46N   F12           E4   --   F13  --        --     Y16
   2    47P
   2     --   F16           E6   --   F17  --        --     AA16
  --
              F18           E8   --   F19  --        --     AB16

              F20           E10  --   F21  --        --     AA17

              F22           E12  --   F23  --        --     Y17

              F24           E16  --   F25  --        --     AA18

              F26           E20  --   F27  --        --     W17

              F28           E22  --   F29  --        --     W18

              G0            --   --   G1   --        --     V15

              VCCO2         --   --   --   100       VCCO2  VCCO2
                G2
                            --   --   G3   --        --     U15

              GND (Bank 2)  --   --   --   101 GND (Bank 2) GND (Bank 2)

              G4            --   --   G5   102       P13    Y18

              G6            --   --   G7   103       P15    V17

              G8            --   --   G9   --        M13    V16

              G10           --   --   G11  --        P14    U16

              G12           --   --   G13  --        --     AB18

              G14           --   --   G15  --        --     AB19

              G16           --   --   G17  --        --     U18

              G18           --   --   G19  --        --     T17

              G20           --   --   G21  104       R16    AB20

              G22           --   --   G23  105       P16    AA20

              G24           --   --   G25  106       N15    Y19

              VCCO2         --   --   --   107       VCCO2  VCCO2

                                 59
Lattice Semiconductor                  ispXPLD 5000MX Family Data Sheet

ispXPLD 5512MX Logic Signal Connections (Continued)

sysIO  LVDS Primary Macrocell/ Alternate Outputs Alternate 208 PQFP 256 fpBGA 484 fpBGA
Bank
       Pair    Function      Macrocell 1 Macrocell 2 Input Pin Number Ball Number Ball Number
   2
  --   47N     G26           --   --   G27  108      N14    V19
   2
   2   --      GND (Bank 2)  --   --   --   109 GND (Bank 2) GND (Bank 2)
   2
   2   48P     G28           F16  H16  G29  110      N16    T18
   2
  --   48N     G30           F17  H17  G31  111      M16    R17
   2
   2   49P     H0            F18  H18  H1   112      M14    U19
   2
   2   49N     H2            F19  H19  H3   113      M15    T19
   2
  --   50P     H4            E24  --   H5   --       --     V20
   2
  --   --      VCC           --   --   --   114      VCC    VCC
   2                                                  NC    U20
  --   50N     H6            E26  --   H7   --
   2
   2   51P     H8            F20  H20  H9   115      L13    W20
   2
   2   51N     H10           F21  H21  H11  116      L12    Y21
   2
   2   52P     H12           F22  H22  H13  117      L15    R18
  --
  --   52N     H14           F23  H23  H15  118      L16    R19
  --
  --   --      GND           --   --   --   119      GND    GND
  --
  --   53P     H16           F24  H24  H17  120      L14    W21
  --
  --   --      VCCO2         --   --   --   121      VCCO2  VCCO2
   3
   3   53N     H18           F25  H25  H19  122      K15    Y22
   3
   3   --      GND (Bank 2)  --   --   --   123 GND (Bank 2) GND (Bank 2)
   3
   3   54P     H20           F26  H26  H21  124      K14    R20
  --
   3   54N     H22           F27  H27  H23  125      K12    P20
  --
   3   55P     H24           F28  H28  H25  126      K13    T21
  --
       55N     H26           F29  H29  H27  127      J13    R21

       56P     H28           F30  H30  H29  128      J14    U21

       56N     H30           F31  H31  H31  129      J12    V21

       --      TOE           --   --   --   130      J15    W22

       --      RESET         --   --   --   131      J11    V22

       --      GOE0          --   --   --   132      H11    T22

       --      GOE1          --   --   --   133      H13    R22

       --      GNDP          --   --   --   See Power Supply and NC Connections Table

       GCLK3N  GCLK2         --   --   --   135      H15    P16

           --   VCCP         --   --   --   See Power Supply and NC Connections Table
       GCLK3P  GCLK3
                             --   --   --   137      H16    N16

       57N     I30           --   --   I31  138      H14    J22

       57P     I28           --   --   I29  139      G16    H22

       58N     I26           --   --   I27  140      G15    E22

       58P     I24/PLL_FBK1  --   --   I25  141      F15    E21

       59N     I22/PLL_RST1  I27  K27  I23  142      H12    G22

       59P     I20           I26  K26  I21  143      G14    F21

       --      GND (Bank 3)  --   --   --   144 GND (Bank 3) GND (Bank 3)

       60N     I18           I25  K25  I19  145      F16    H21

       --      VCCO3         --   --   --   146      VCCO3  VCCO3

       60P     I16           I24  K24  I17  147      E16    G21

       --      GND           --   --   --   148      GND    GND

                                  60
Lattice Semiconductor                 ispXPLD 5000MX Family Data Sheet

ispXPLD 5512MX Logic Signal Connections (Continued)

sysIO  LVDS   Primary Macrocell/ Alternate Outputs Alternate 208 PQFP 256 fpBGA 484 fpBGA
Bank    Pair
        61N   Function      Macrocell 1 Macrocell 2 Input Pin Number Ball Number Ball Number
   3    61P
   3    62N   I14           I23  K23  I15  149       G13    D22
   3    62P
   3    63N   I12           I22  K22  I13  150       G12    D21
   3     --
  --    63P   I10           I21  K21  I11  151       F14    J20
   3    64N
   3    64P   I8/CLK_OUT1   I20  K20  I9   152       E15    J19
   3     --
  --    65N   I6            K31  --   I7   --        F12    E20
   3     --
  --    65P   VCC           --   --   --   153       VCC    VCC
   3    66N
   3    66P   I4            K30  L30  I5   --        F13    F20
   3    67N
   3    67P   I2            K29  L28  I3   --        D16    H17
   3    68N
   3    68P   I0            K28  L26  I1   --        D15    H18
   3    69N
   3    69P   GND (Bank 3)  --   --   --   --        GND (Bank 3) GND (Bank 3)
   3     --
  --    70N   J30           K27  --   J31  --        --     J18
   3     --
  --    70P   VCCO3         --   --   --   --        VCCO3  VCCO3
   3    71N    J28
   3    71P                 K26  --   J29  --        --     H19
   3    72N
   3    72P   J26           K25  --   J27  --        --     G20
   3    73N
   3    73P   J24           K24  --   J25  --        --     G19
   3    74N
   3    74P   J22           K23  --   J23  --        --     C22
   3    75N
   3    75P   J20           K22  --   J21  --        --     C21
   3     --
  --    76N   J18           K21  --   J19  --        --     D20
   3     --
  --    76P   J16           K20  --   J17  --        --     C19
   3    77N
   3    77P   J14           K19  --   J15  --        C16    F19
   3    78N
   3    78P   J12           K18  --   J13  --        B16    E19
   3
              GND (Bank 3)  --   --   --   --        GND (Bank 3) GND (Bank 3)

              J10           K17  --   J11  --        C15    G18

              VCCO3         --   --   --   --        VCCO3  VCCO3
                J8
                            K16  --   J9   --        B15    F18

              J6            K15  --   J7   --        E14    B20

              J4            K14  --   J5   --        D14    B19

              J2            K13  --   J3   --        E13    A20

              J0            K12  --   J1   --        A15    A19

              K30           I19  K19  K31  154       D12    D18

              K28           I18  K18  K29  155       B14    C18

              K26           I17  K17  K27  156       C13    G17

              K24           I16  K16  K25  157       A14    F16

              K22           I31  K31  K23  158       A13    E17

              K21           I30  K30  --   159       B13    D17

              GND (Bank 3)  --   --   --   160 GND (Bank 3) GND (Bank 3)

              K20           K11  L21  --   --        D11    B18

              VCCO3         --   --   --   161       VCCO3  VCCO3
               K18
                            K10  L20  K19  --        B12    A18

              K16           K9   L18  K17  --        C12    C17

              K14           K8   L16  K15  --        E11    B17

              K12           K7   L12  K13  --        --     C16

              K10           K6   L10  K11  --        --     B16

                                 61
Lattice Semiconductor                 ispXPLD 5000MX Family Data Sheet

ispXPLD 5512MX Logic Signal Connections (Continued)

sysIO  LVDS   Primary Macrocell/ Alternate Outputs Alternate 208 PQFP 256 fpBGA 484 fpBGA
Bank    Pair
        79N   Function      Macrocell 1 Macrocell 2 Input Pin Number Ball Number Ball Number
   3    79P
   3    80N   K8            K5   L8   K9   --        --     F13
   3    80P
   3    81N   K6            K4   L6   K7   --        --     F15
   3    81P
   3     --   K5            K3   L5   --   --        --     D16
  --    82N
   3     --   K4            K2   L4   --   --        E101   E16
  --    82P
   3    83N   K2            K1   L2   K3   --        A12    A16
   3    83P
   3    84N   K0            K0   L0   K1   --        A11    A15
   3    84P
   3    85N   GND (Bank 3)  --   --   --   --        GND (Bank 3) GND (Bank 3)
   3    85P
   3    86N   L30           I15  K15  L31  162       B11    B15
   3    86P
   3    87N   VCCO3         --   --   --   --        VCCO3  VCCO3
   3    87P    L28
   3     --                 I14  K14  L29  163       C11    A14
  --    88N
   3     --   L26           I13  K13  L27  164       B10    D15
  --    88P
   3    89N   L24           I12  K12  L25  165       A10    E15
   3    89P
   3     --   L22           I11  K11  L23  166       C10    D14
  --    90N
   3    90P   L21           I10  K10  --   167       D10    F14
   3    91N
   0    91P   L20           I9   K9   --   168       C9     A13
   0     --
  --     --   L18           I8   K8   L19  169       E9     B13
  --    92N
   0    92P   L16/VREF3     I29  K29  L17  170       D9     C14
   0    93N
   0     --   L14           I28  K28  L15  171       F9     E14
  --    93P
   0     --   L12           I7   K7   L13  172       A9     E13
  --    94N
   0    94P   L10           I6   K6   L11  173       F8     F12
   0    95N
   0    95P   GND (Bank 3)  --   --   --   174 GND (Bank 3) GND (Bank 3)
   0
              L8            I5   K5   L9   175       E8     D13

              VCCO3         --   --   --   176       VCCO3  VCCO3
                L6
                            I4   K4   L7   177       A8     C13

              L5            I3   K3   --   178       B9     E12

              L4            I2   K2   --   179       D8     C12

              VCC           --   --   --   180       VCC    VCC

              L2            I1   K1   L3   181       B8     B12

              L0            I0   K0   L1   182       C8     A12

              M30           M31  O31  M31  183       B7     E11

              M28           M30  O30  M29  184       A7     C11

              GND           --   --   --   185       --     GND

              GND           --   --   --   --        GND    GND

              M26           M29  O29  M27  186       D7     B11

              M24           M28  O28  M25  187       C7     A11

              M22           M27  O27  M23  188       B6     F11

              VCCO0         --   --   --   189       VCCO0  VCCO0
               M21                                     E7    F10
                            M26  O26  M22  190

              GND (Bank 0)  --   --   --   191 GND (Bank 0) GND (Bank 0)

              M20           M25  O25  M21  192       E6     E10

              M18           M24  O24  M19  193       A6     C10

              M16/VREF0     M3   O3   M17  194       A5     D10

              M14           M2   O2   M15  195       A4     B10

                                 62
Lattice Semiconductor                              ispXPLD 5000MX Family Data Sheet

ispXPLD 5512MX Logic Signal Connections (Continued)

sysIO  LVDS Primary Macrocell/ Alternate Outputs Alternate 208 PQFP 256 fpBGA 484 fpBGA
Bank
       Pair  Function                    Macrocell 1 Macrocell 2 Input Pin Number Ball Number Ball Number

0      96N   M12                         M23  O23  M13  196  B5     A10

0      96P   M10                         M22  O22  M11  197  A3     A9

0      97N   M8                          M21  O21  M9   198  B4     C9

0      97P   M6                          M20  O20  M7   199  B3     D9

0      98N   M5                          M19  O19  --   200  C5     F9

0      98P   M4                          M18  O18  --   201  C6     E9

0      99N   M2                          M1   O1   M3   202  D5     A8

--     --    VCCO0                       --   --   --   --   VCCO0  VCCO0
               M0
0      99P                               M0   O0   M1   203  D6     B8

--     --    GND (Bank 0)                --   --   --   --   GND (Bank 0) GND (Bank 0)

0      100N  N30                         O29  --   N31  --   --     A7

0      100P  N28                         O28  --   N29  --   --     B7

0      101N  N26                         O27  --   N27  --   --     A5

0      101P  N24                         O26  --   N25  --   --     B5

0      102N  N22                         O25  --   N23  --   --     B6

0      102P  N21                         O24  --   --   --   --     C7

0      103N  N20                         O23  --   --   --   --     E8

0      103P  N18                         O22  --   N19  --   --     E7

0      104N  N16                         O21  --   N17  --   --     E6

0      104P  N14                         O20  --   N15  --   --     D6

0      105N  N12                         O19  --   N13  --   --     D8

--     --    VCCO0                        --  --   --   204  VCCO0  VCCO0
              N10                        O18                   --     F8
0      105P                                   --   N11  --

--     --    GND (Bank 0)                --   --   --   205 GND (Bank 0) GND (Bank 0)

0      106N  N8                          O17  --   N9   --   --     F7

0      106P  N6                          O16  --   N7   --   --     D7

0      107N  N5                          O15  --   --   206  A2     C6

0      107P  N4                          O14  --   --   207  B2     C5

0      108N  N2                          O13  --   N3   --   --     C4

0      108P  N0                          O12  --   N1   --   --     D5

1. Not available for differential pair.

Global Clock LVDS pair options: GCLK0 and GCLK1, as well as GCLK2 and GCLK3, can be paired together to
receive differential clocks; where GCLK0 and GCLK3 are the positive LVDS inputs.

                                              63
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA 484 fpBGA
                                                                     Inputs   Ball Number Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2     S23
                                                                      S21
0  127N                S22                S11      T18                S19     C4     B4
                                                                      S17
0  127P                S20                S10      T16                S15     E4     A4
                                                                         -
0  128N                S18                Q17      S17                S13     B1     B3
                                                                         -
0  128P                S16                Q16      S16                S11     C1     A3
                                                                       S9
0  129N                S14                Q15      S15                 S7     D3     F5
                                                                       S5
-  -                   VCCO0              -        -                   S3     VCCO0  VCCO0
                                                                         -
0  129P                S12                Q14      S14                 S1     C2     G6
                                                                         -
-  -                  GND (Bank 0)        -        -                  T31     GND (Bank 0) GND (Bank 0)
                                                                      T29
0  130N                S10                Q13      S13                T27     E3     H6
                                                                         -
0  130P                S8                 Q12      S12                T25     D2     G5
                                                                         -
0  131N                S6                 S9       T14                T23     --     D3
                                                                      T21
0  131P                S4                 S8       T12                T19     --     D2
                                                                         -
0  132N                S2                 S7       T10                T17     --     E4
                                                                      T15
-  -                   VCC                -        -                  T13     VCC    VCC
                                                                      T11
0  132P                S0                 S6       T8                  T9     --     E3
                                                                         -
-  -                   GND                -        -                   T7     GND    GND
                                                                         -
0  133N                T30                S5       T6                  T5     --     F4
                                                                         -
0  133P                T28                S4       T4                  T3     --     G4
                                                                       T1
0  134N                T26                S3       T2                 U31     --     C2
                                                                      U29
-  -                   VCCO0              -        -                  U27     VCCO0  VCCO0
                                                                      U25
0  134P                T24                S2       T0                         --     C1

-  -                  GND (Bank 0)        -        -                          GND (Bank 0) GND (Bank 0)

0  135N                T22                S1       -                          D1     F3

0  135P                T20                S0       -                          E1     G3

0  136N                T18                S31      -                          F4     H4

-  -                   VCC                -        -                          VCC    VCC

0  136P                T16                S30      -                          F5     J4

0  137N                T14                Q11      S11                        E2     H5

0  137P               T12/CLK_OUT0        Q10      S10                        F2     J5

0  138N                T10                Q9       S9                         F1     E2

0  138P                T8                 Q8       S8                         G1     F2

-  -                   GND                -        -                          GND    GND

0  139N                T6                 Q7       S7                         F3     D1

-  -                   VCCO0              -        -                          VCCO0  VCCO0

0  139P                T4                 Q6       S6                         G5     E1

-  -                  GND (Bank 0)        -        -                          GND (Bank 0) GND (Bank 0)

0  140N                T2                 Q5       S5                         H5     J3

0  140P               T0/PLL_RST0         Q4       S4                         G4     H2

0  141N                U30                U31      W31                        G3     G2

0  141P               U28/PLL_FBK0        U30      W30                        H3     G1

0  142N                U26                U29      W29                        --     J6

0  142P                U24                U28      W28                        --     K4

                                               64
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA 484 fpBGA
                                                                     Inputs   Ball Number Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2     U23
                                                                         -
0  143N                U22                U27      W27                U21     --     K6
                                                                         -
-  -                   VCCO0              -        -                  U19     VCCO0  VCCO0
                                                                      U17
0  143P                U20                U26      W26                U15     --     K3
                                                                      U13
-  -                  GND (Bank 0)        -        -                  U11     GND (Bank 0) GND (Bank 0)
                                                                       U9
0  144N                U18                U25      W25                 U7     --     K5
                                                                       U5
0  144P                U16                U24      W24                 U3     --     K2
                                                                         -
0  145N                U14                U23      W23                 U1     --     L5
                                                                         -
0  145P                U12                U22      W22                W31     --     K1
                                                                      W29
0  146N                U10                U21      W21                W27     --     L6
                                                                         -
0  146P                U8                 U20      W20                W25     --     L1
                                                                      W23
0  147N                U6                 U19      W19                W21     --     M5
                                                                      W19
0  147P                U4                 U18      W18                W17     --     L2
                                                                         -
0  148N                U2                 U17      W17                W15     --     N5
                                                                         -
-  -                   VCCO0              -        -                  W13     VCCO0  VCCO0
                                                                         -
0  148P                U0                 U16      W16                W11     --     L3
                                                                         -
-  -                  GND (Bank 0)        -        -                   W7     GND (Bank 0) GND (Bank 0)
                                                                       W5
0  149N                W30                U15      W15                 W3     --     M6
                                                                       W1
0  149P                W28                U14      W14                   -    --     M2

0  150N                W26                U13      W13                   -    --     P5

-  -                   VCC                -        -                     -    VCC    VCC
                                                                         -
0  150P                W24                U12      W12                   -    --     P6
                                                                         -
0  151N                W22                U11      W11                        --     M3

0  151P                W20                U10      W10                        --     N6

0  152N                W18                U9       W9                         --     N2

0  152P                W16                U8       W8                         --     P1

-  -                   GND                -        -                          GND    GND

0  153N                W14                U7       W7                         --     N3

-  -                   VCCO0              -        -                          VCCO0  VCCO0

0  153P                W12                U6       W6                         --     M8

-  -                  GND (Bank 0)        -        -                          GND (Bank 0) GND (Bank 0)

0  154N                W10                U5       W5                         --     N8

0  154P                W8                 U4       W4                         --     P2

0  155N                W6                 U3       W3                         --     P8

0  155P                W4                 U2       W2                         --     N4

0  156N                W2                 U1       W1                         G2     H1

0  156P                W0                 U0       W0                         H1     J1

-  GCLK0P              GCLK0              -        -                          H2     N7

-  -                   VCCJ               -        -                          See Power Supply and
                                                                              NC Connections Table

-  GCLK0N              GCLK1              -        -                          J2     P7

-  -                   GND                -        -                          GND    GND

-  -                   TDI                -        -                          H6     R1

-  -                   TMS                -        -                          H4     R2

                                               65
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA 484 fpBGA
                                                                     Inputs   Ball Number Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2        -
                                                                         -
-  -                   TCK                -        -                  A31     J6     T1
                                                                      A29
-  -                   TDO                -        -                  A27     K2     V1
                                                                      A25
1  0P                 A30/DATA0           C0       A0                 A23     K3     W1
                                                                      A21
1  0N                 A28/DATA1           C1       A1                    -    J3     Y1
                                                                      A19
1  1P                 A26/DATA2           C2       A2                    -    J5     P3
                                                                      A17
1  1N                 A24/DATA3           C3       A3                    -    J4     R3
                                                                      A15
1  2P                 A22/DATA4           C4       A4                 A13     L2     T2
                                                                      A11
1  2N                 A20/DATA5           C5       A5                  A9     M1     U2
                                                                       A7
-  -                  GND (Bank 1)        -        -                     -    GND (Bank 1) GND (Bank 1)
                                                                       A5
1  3P                 A18/DATA6           C6       A6                  A3     K4     V2
                                                                       A1
-  -                   VCCO1              -        -                  B31     VCCO1  VCCO1
                                                                      B29
1  3N                 A16/DATA7           C7       A7                    -    L3     W2
                                                                      B27
-  -                   GND                -        -                     -    GND    GND
                                                                      B25
1  4P                 A14/INITB           C8       A8                 B23     K5     R4
                                                                      B21
1  4N                  A12/CSB            C9       A9                 B19     L5     T4
                                                                         -
1  5P                 A10/READ            C10      A10                B15     N1     R6
                                                                      B13
1  5N                  A8/CCLK            C11      A11                   -    M2     R5
                                                                      B11
1  6P                  A6                 -        -                     -    --     U3
                                                                       B9
-  -                   VCC                -        -                   B7     VCC    VCC
                                                                       B5
1  6N                  A4                 -        -                   B3     P1     V3
                                                                       B1
1  7P                  A2                 -        -                     -    M3     Y2

1  7N                  A0                 -        -                          L4     W3

1  8P                  B30                D0       -                          N2     U5

1  8N                  B28                D2       -                          P2     T5

-  -                  GND (Bank 1)        -        -                          GND (Bank 1) GND (Bank 1)

1  9P                  B26                D4       -                          R1     U4

-  -                   VCCO1              -        -                          VCCO1  VCCO1

1  9N                  B24                D6       -                          R2     V4

1  10P                 B22                D8       -                          T2     AA3

1  10N                 B20                D10      -                          T3     AB3

1  -                   B18                D12      -                          --     Y4

-  -                   DONE               -        -                          M4     AA4

1  11P                 B14                -        -                          --     AB2

1  11N                 B12                -        -                          --     U6

-  -                  GND (Bank 1)        -        -                          GND (Bank 1) GND (Bank 1)

1  12P                 B10                -        -                          --     V5

-  -                   VCCO1              -        -                          VCCO1  VCCO1

1  12N                 B8                 -        -                          --     W6

1  13P                 B6                 C12      A12                        N3     AB4

1  13N                 B4                 C13      A13                        P4     AB5

1  14P                 B2                 C14      A14                        N5     T6

1  14N                 B0                 C15      A15                        M6     U7

-  -                  PROGRAMB            -        -                          R3     W5

                                               66
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA 484 fpBGA
                                                                     Inputs   Ball Number Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2     C29
                                                                         -
1  -                   C28                D14      -                  C27     P5     U8
                                                                         -
-  -                  GND (Bank 1)        -        -                  C25     GND (Bank 1) GND (Bank 1)
                                                                         -
1  15P                 C26                D16      -                  C23     T4     V6
                                                                         -
-  -                   VCCO1              -        -                  C21     VCCO1  VCCO1
                                                                      C19
1  15N                 C24                D18      -                  C17     T5     V7
                                                                      C15
-  -                   GND                -        -                  C13     GND    GND
                                                                      C11
1  16P                 C22                D20      -                   C9     R4     Y5
                                                                       C7
-  -                   VCC                -        -                   C5     VCC    VCC
                                                                         -
1  16N                 C20                D22      -                     -    N6     AA5
                                                                         -
1  17P                 C18                -        -                   C1     R5     Y6
                                                                      D31
1  17N                 C16                -        -                  D29     P6     Y7
                                                                      D27
1  18P                 C14                -        -                  D25     --     AA6
                                                                      D23
1  18N                 C12                -        -                  D21     --     AA7
                                                                      D19
1  19P                 C10                -        -                  D17     --     W7
                                                                      D15
1  19N                 C8                 -        -                  D13     M7     V8
                                                                         -
1  20P                 C6                 -        -                  D11     T6     W8
                                                                         -
1  20N                 C4                 -        -                   D9     R6     U9
                                                                       D7
-  -                  GND (Bank 1)        -        -                     -    GND (Bank 1) GND (Bank 1)
                                                                       D5
-  -                   CFG0               -        -                     -    L8     U10
                                                                       D3
-  -                   VCCO1              -        -                   D1     VCCO1  VCCO1
                                                                       E1
1  21P                 C0                 C16      A16                   -    T7     AB7

1  21N                 D30                C17      A17                        R7     AA8

1  22P                 D28                C18      A18                        N7     AB8

1  22N                 D26                C19      A19                        P7     AB9

1  23P                 D24                C20      A20                        T8     W9

1  23N                 D22                C21      A21                        R8     Y9

1  24P                 D20                C22      A22                        M8     AB10

1  24N                 D18                C23      A23                        P8     AA10

1  -                  D16/VREF1           -        -                          L9     W10

1  25P                 D14                C24      A24                        N8     Y10

1  25N                 D12                C25      A25                        M9     Y11

-  -                  GND (Bank 1)        -        -                          GND (Bank 1) GND (Bank 1)

1  26P                 D10                C26      A26                        N10    V9

-  -                   VCCO1              -        -                          VCCO1  VCCO1

1  26N                 D8                 C27      A27                        T9     V10

1  27P                 D6                 C28      A28                        T10    AA11

-  -                   GND                -        -                          GND    GND

1  27N                 D4                 C29      A29                        R9     AB11

-  -                   VCC                -        -                          VCC    VCC

1  28P                 D2                 C30      A30                        P9     U11

1  28N                 D0                 C31      A31                        N9     V11

2  29P                 E0                 F0       H0                         T11    AB12

-  -                   VCC                -        -                          VCC    VCC

                                               67
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA 484 fpBGA
                                                                     Inputs   Ball Number Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2      E3
                                                                         -
2  29N                 E2                 F1       H1                  E5     T12    AA12
                                                                       E7
-  -                   GND                -        -                   E9     GND    GND
                                                                         -
2  30P                 E4                 F2       H2                 E11     P10    Y12
                                                                         -
2  30N                 E6                 F3       H3                 E13     R10    AA13
                                                                      E15
2  31P                 E8                 F4       H4                 E17     R11    V12
                                                                      E19
-  -                   VCCO2              -        -                  E21     VCCO2  VCCO2
                                                                      E23
2  31N                 E10                F5       H5                 E25     M10    U12
                                                                      E27
-  -                  GND (Bank 2)        -        -                  E29     GND (Bank 2) GND (Bank 2)
                                                                      E31
2  32P                 E12                F6       H6                  F1     M11    AB13
                                                                         -
2  32N                 E14                F7       H7                  F3     T13    Y13
                                                                         -
2  33P                 E16                H0       -                   F5     P11    V13
                                                                       F7
2  33N                E18/VREF2           H1       -                   F9     T14    W13
                                                                      F11
2  34P                 E20                F8       H8                 F13     R12    V14
                                                                      F15
2  34N                 E22                F9       H9                 F17     R13    W14
                                                                      F19
2  35P                 E24                F10      H10                F21     N11    Y14
                                                                         -
2  35N                 E26                F11      H11                F23     T15    AB14
                                                                         -
2  36P                 E28                F12      H12                F25     R14    AB15
                                                                         -
2  36N                 E30                F13      H13                F27     N12    AA15
                                                                         -
2  37P                 F0                 F14      H14                F29     P12    U13
                                                                      F31
-  -                   VCCO2              -        -                   G1     VCCO2  VCCO2
                                                                       G3
2  37N                 F2                 F15      H15                 G5     R15    U14

-  -                  GND (Bank 2)        -        -                          GND (Bank 2) GND (Bank 2)

2  38P                 F4                 H2       E0                         --     W15

2  38N                 F6                 H3       E2                         --     W16

2  39P                 F8                 H4       E4                         --     Y16

2  39N                 F10                H5       E6                         --     AA16

2  40P                 F12                H6       E8                         --     AB16

2  40N                 F14                H7       E10                        --     AA17

2  41P                 F16                H8       E12                        --     Y17

2  41N                 F18                H9       E16                        --     AA18

2  42P                 F20                H10      E20                        --     W17

-  -                   VCC                -        -                          VCC    VCC

2  42N                 F22                H11      E22                        --     W18

-  -                   GND                -        -                          GND    GND

2  43P                 F24                H12      -                          --     V15

-  -                   VCCO2              -        -                          VCCO2  VCCO2

2  43N                 F26                H13      -                          --     U15

-  -                  GND (Bank 2)        -        -                          GND (Bank 2) GND (Bank 2)

2  44P                 F28                H14      -                          P13    Y18

2  44N                 F30                H15      -                          P15    V17

2  45P                 G0                 H16      -                          M13    V16

2  45N                 G2                 H17      -                          P14    U16

2  46P                 G4                 H18      -                          --     AB18

                                               68
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA 484 fpBGA
                                                                     Inputs   Ball Number Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2      G7
                                                                       G9
2  46N                 G6                 H19      -                     -    --     AB19
                                                                      G11
2  47P                 G8                 H20      -                     -    --     AA19
                                                                      G13
-  -                   VCCO2              -        -                  G15     VCCO2  VCCO2
                                                                      G17
2  47N                 G10                H21      -                  G19     --     U17
                                                                      G21
-  -                  GND (Bank 2)        -        -                  G23     GND (Bank 2) GND (Bank 2)
                                                                      G25
2  48P                 G12                H22      -                     -    --     V18
                                                                      G27
2  48N                 G14                H23      -                     -    --     AB21
                                                                      G29
2  49P                 G16                H24      -                  G31     --     U18
                                                                       H1
2  49N                 G18                H25      -                   H3     --     T17
                                                                       H5
2  50P                 G20                H26      -                     -    R16    AB20
                                                                       H7
2  50N                 G22                H27      -                   H9     P16    AA20
                                                                      H11
2  51P                 G24                H28      -                  H13     N15    Y19
                                                                      H15
-  -                   VCCO2              -        -                     -    VCCO2  VCCO2
                                                                      H17
2  51N                 G26                H29      -                     -    N14    V19
                                                                      H19
-  -                  GND (Bank 2)        -        -                     -    GND (Bank 2) GND (Bank 2)
                                                                      H21
2  52P                 G28                F16      H16                H23     N16    T18
                                                                      H25
2  52N                 G30                F17      H17                H27     M16    R17
                                                                      H29
2  53P                 H0                 F18      H18                H31     M14    U19
                                                                         -
2  53N                 H2                 F19      H19                   -    M15    T19
                                                                         -
2  54P                 H4                 H30      E24                   -    --     V20

-  -                   VCC                -        -                     -    VCC    VCC

2  54N                 H6                 H31      E26                        --     U20

2  55P                 H8                 F20      H20                        L13    W20

2  55N                 H10                F21      H21                        L12    Y21

2  56P                 H12                F22      H22                        L15    R18

2  56N                 H14                F23      H23                        L16    R19

-  -                   GND                -        -                          GND    GND

2  57P                 H16                F24      H24                        L14    W21

-  -                   VCCO2              -        -                          VCCO2  VCCO2

2  57N                 H18                F25      H25                        K15    Y22

-  -                  GND (Bank 2)        -        -                          GND (Bank 2) GND (Bank 2)

2  58P                 H20                F26      H26                        K14    R20

2  58N                 H22                F27      H27                        K12    P20

2  59P                 H24                F28      H28                        K13    T21

2  59N                 H26                F29      H29                        J13    R21

2  60P                 H28                F30      H30                        J14    U21

2  60N                 H30                F31      H31                        J12    V21

-  -                   TOE                -        -                          J15    W22

-  -                   RESET              -        -                          J11    V22

-  -                   GOE0               -        -                          H11    T22

-  -                   GOE1               -        -                          H13    R22

-  -                   GNDP               -        -                          See Power Supply and
                                                                              NC Connections Table

                                               69
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA 484 fpBGA
                                                                     Inputs   Ball Number Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2        -

-  GCLK3N              GCLK2              -        -                     -    H15    P16

-  -                   VCCP               -        -                     -    See Power Supply and
                                                                         -    NC Connections Table
                                                                       J3
-  GCLK3P              GCLK3              -        -                   J5     H16    N16
                                                                       J7
3  61N                 J0                 L31      J31                 J9     H14    J22
                                                                       J11
3  61P                 J2                 L30      J30                   -    G16    H22
                                                                       J13
3  62N                 J4                 L29      J29                   -    --     N19
                                                                       J15
3  62P                 J6                 L28      J28                   -    --     P15
                                                                       J17
3  63N                 J8                 L27      J27                 J19    --     P21
                                                                       J21
3  63P                 J10                L26      J26                 J23    --     N15
                                                                       J25
-  -                  GND (Bank 3)        -        -                     -    GND (Bank 3) GND (Bank 3)
                                                                       J27
3  64N                 J12                L25      J25                 J29    --     M15
                                                                       J31
-  -                   VCCO3              -        -                     -    VCCO3  VCCO3
                                                                         -
3  64P                 J14                L24      J24                   -    --     N20
                                                                       L3
-  -                   GND                -        -                   L5     GND    GND
                                                                       L7
3  65N                 J16                L23      J23                 L9     --     P22
                                                                       L11
3  65P                 J18                L22      J22                 L13    --     N21
                                                                       L15
3  66N                 J20                L21      J21                 L17    --     N17
                                                                       L19
3  66P                 J22                L20      J20                   -    --     M20
                                                                       L21
3  67N                 J24                L19      J19                   -    --     P17
                                                                       L23
-  -                   VCC                -        -                   L25    VCC    VCC
                                                                       L27
3  67P                 J26                L18      J18                 L29    --     P18

3  68N                 J28                L17      J17                        --     M21

3  68P                 J30                L16      J16                        --     M17

-  -                  GND (Bank 3)        -        -                          GND (Bank 3) GND (Bank 3)

3  69N                 L0                 L15      J15                        --     L20

-  -                   VCCO3              -        -                          VCCO3  VCCO3

3  69P                 L2                 L14      J14                        --     N18

3  70N                 L4                 L13      J13                        --     L21

3  70P                 L6                 L12      J12                        --     M18

3  71N                 L8                 L11      J11                        --     L22

3  71P                 L10                L10      J10                        --     L17

3  72N                 L12                L9       J9                         --     K22

3  72P                 L14                L8       J8                         --     L18

3  73N                 L16                L7       J7                         --     K21

3  73P                 L18                L6       J6                         --     K18

-  -                  GND (Bank 3)        -        -                          GND (Bank 3) GND (Bank 3)

3  74N                 L20                L5       J5                         --     K20

-  -                   VCCO3              -        -                          VCCO3  VCCO3

3  74P                 L22                L4       J4                         --     K17

3  75N                 L24                L3       J3                         --     K19

3  75P                 L26                L2       J2                         --     J17

3  76N                 L28                L1       J1                         G15    E22

                                               70
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA 484 fpBGA
                                                                     Inputs   Ball Number Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2      L31
                                                                       M1
3  76P                L30/PLL_FBK1        L0       J0                  M3     F15    E21
                                                                         -
3  77N                M0/PLL_RST1         P27      N27                 M5     H12    G22
                                                                         -
3  77P                 M2                 P26      N26                   -    G14    F21
                                                                         -
-  -                  GND (Bank 3)        -        -                   M9     GND (Bank 3) GND (Bank 3)
                                                                      M11
3  78N                 M4                 P25      N25                M13     F16    H21
                                                                      M15
-  -                   VCCO3              -        -                  M17     VCCO3  VCCO3
                                                                         -
3  78P                 M6                 P24      N24                M19     E16    G21
                                                                      M21
-  -                   GND                -        -                  M23     GND    GND
                                                                         -
3  79N                 M8                 P23      N23                M25     G13    D22
                                                                         -
3  79P                 M10                P22      N22                M27     G12    D21
                                                                      M29
3  80N                 M12                P21      N21                M31     F14    J20
                                                                         -
3  80P                M14/CLK_OUT1        P20      N20                 N1     E15    J19
                                                                         -
3  81N                 M16                N31      -                   N3     F12    E20
                                                                         -
-  -                   VCC                -        -                     -    VCC    VCC
                                                                       N9
3  81P                 M18                N30      M30                N11     F13    F20
                                                                         -
3  82N                 M20                N29      M28                N13     D16    H17
                                                                         -
3  82P                 M22                N28      M26                N15     D15    H18
                                                                      N17
-  -                  GND (Bank 3)        -        -                  N19     GND (Bank 3) GND (Bank 3)
                                                                      N21
3  83N                 M24                N27      -                  N23     --     J18
                                                                      N25
-  -                   VCCO3              -        -                  N27     VCCO3  VCCO3
                                                                      N29
3  83P                 M26                N26      -                  N31     --     H19

3  84N                 M28                N25      -                          --     G20

3  84P                 M30                N24      -                          --     G19

-  -                   GND                -        -                          GND    GND

3  85N                 N0                 N23      -                          --     C22

-  -                   VCC                -        -                          VCC    VCC

3  85P                 N2                 N22      -                          --     C21

3  86N                 N4                 N21      -                          --     D20

3  86P                 N6                 N20      -                          --     C19

3  87N                 N8                 N19      -                          C16    F19

3  87P                 N10                N18      -                          B16    E19

-  -                  GND (Bank 3)        -        -                          GND (Bank 3) GND (Bank 3)

3  88N                 N12                N17      -                          C15    G18

-  -                   VCCO3              -        -                          VCCO3  VCCO3

3  88P                 N14                N16      -                          B15    F18

3  89N                 N16                N15      -                          E14    B20

3  89P                 N18                N14      -                          D14    B19

3  90N                 N20                N13      -                          E13    A20

3  90P                 N22                N12      -                          A15    A19

3  91N                 N24                P19      N19                        D12    D18

3  91P                 N26                P18      N18                        B14    C18

3  92N                 N28                P17      N17                        C13    G17

3  92P                 N30                P16      N16                        A14    F16

                                               71
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA 484 fpBGA
                                                                     Inputs   Ball Number Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2      O1
                                                                       O3
3  93N                 O0                 P31      N31                   -    A13    E17
                                                                       O5
3  93P                 O2                 P30      N30                   -    B13    D17
                                                                       O7
-  -                  GND (Bank 3)        -        -                     -    GND (Bank 3) GND (Bank 3)
                                                                       O9
3  94N                 O4                 N11      M21                   -    D11    B18
                                                                      O11
-  -                   VCCO3              -        -                  O13     VCCO3  VCCO3
                                                                      O15
3  94P                 O6                 N10      M20                O17     B12    A18
                                                                      O19
-  -                   GND                -        -                  O21     GND    GND
                                                                      O23
3  95N                 O8                 N9       M18                O25     C12    C17
                                                                      O27
-  -                   VCC                -        -                     -    VCC    VCC
                                                                      O29
3  95P                 O10                N8       M16                   -    E11    B17
                                                                      O31
3  96N                 O12                N7       M12                 P1     --     C16
                                                                       P3
3  96P                 O14                N6       M10                 P5     --     B16
                                                                       P7
3  97N                 O16                N5       M8                  P9     --     F13
                                                                      P11
3  97P                 O18                N4       M6                 P13     --     F15
                                                                      P15
3  98N                 O20                N3       M5                 P17     --     D16
                                                                      P19
3  98P                 O22                N2       M4                    -    E10    E16
                                                                      P21
3  99N                 O24                N1       M2                    -    A12    A16
                                                                      P23
3  99P                 O26                N0       M0                 P25     A11    A15
                                                                         -
-  -                  GND (Bank 3)        -        -                  P27     GND (Bank 3) GND (Bank 3)
                                                                         -
3  100N                O28                P15      N15                P29     B11    B15
                                                                      P31
-  -                   VCCO3              -        -                  Q31     VCCO3  VCCO3

3  100P                O30                P14      N14                        C11    A14

3  101N                P0                 P13      N13                        B10    D15

3  101P                P2                 P12      N12                        A10    E15

3  102N                P4                 P11      N11                        C10    D14

3  102P                P6                 P10      N10                        D10    F14

3  103N                P8                 P9       N9                         C9     A13

3  103P                P10                P8       N8                         E9     B13

3  104N               P12/VREF3           P29      N29                        D9     C14

3  104P                P14                P28      N28                        F9     E14

3  105N                P16                P7       N7                         A9     E13

3  105P                P18                P6       N6                         F8     F12

-  -                  GND (Bank 3)        -        -                          GND (Bank 3) GND (Bank 3)

3  106N                P20                P5       N5                         E8     D13

-  -                   VCCO3              -        -                          VCCO3  VCCO3

3  106P                P22                P4       N4                         A8     C13

3  107N                P24                P3       N3                         B9     E12

-  -                   GND                -        -                          GND    GND

3  107P                P26                P2       N2                         D8     C12

-  -                   VCC                -        -                          VCC    VCC

3  108N                P28                P1       N1                         B8     B12

3  108P                P30                P0       N0                         C8     A12

0  109N                Q30                Q31      S31                        B7     E11

                                               72
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA 484 fpBGA
                                                                     Inputs   Ball Number Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2        -
                                                                      Q29
-  -                   VCC                -        -                     -    VCC    VCC
                                                                      Q27
0  109P                Q28                Q30      S30                Q25     A7     C11
                                                                      Q23
-  -                   GND                -        -                     -    GND    GND
                                                                      Q21
0  110N                Q26                Q29      S29                   -    D7     B11
                                                                      Q19
0  110P                Q24                Q28      S28                Q17     C7     A11
                                                                      Q15
0  111N                Q22                Q27      S27                Q13     B6     F11
                                                                      Q11
-  -                   VCCO0              -        -                   Q9     VCCO0  VCCO0
                                                                       Q7
0  111P                Q20                Q26      S26                 Q5     E7     F10
                                                                       Q3
-  -                  GND (Bank 0)        -        -                   Q1     GND (Bank 0) GND (Bank 0)
                                                                      R31
0  112N                Q18                Q25      S25                   -    E6     E10
                                                                      R29
0  112P                Q16                Q24      S24                   -    A6     C10
                                                                      R27
0  113N               Q14/VREF0           Q3       S3                 R25     A5     D10
                                                                      R23
0  113P                Q12                Q2       S2                 R21     A4     B10
                                                                      R19
0  114N                Q10                Q23      S23                R17     B5     A10
                                                                      R15
0  114P                Q8                 Q22      S22                R13     A3     A9
                                                                      R11
0  115N                Q6                 Q21      S21                   -    B4     C9
                                                                       R9
0  115P                Q4                 Q20      S20                   -    B3     D9
                                                                       R7
0  116N                Q2                 Q19      S19                   -    C5     F9
                                                                       R5
0  116P                Q0                 Q18      S18                   -    C6     E9
                                                                       R3
0  117N                R30                Q1       S1                  R1     D5     A8
                                                                      S31
-  -                   VCCO0              -        -                  S29     VCCO0  VCCO0

0  117P                R28                Q0       S0                         D6     B8

-  -                  GND (Bank 0)        -        -                          GND (Bank 0) GND (Bank 0)

0  118N                R26                S29      -                          --     A7

0  118P                R24                S28      -                          --     B7

0  119N                R22                S27      -                          --     A5

0  119P                R20                S26      -                          --     B5

0  120N                R18                S25      -                          --     B6

0  120P                R16                S24      -                          --     C7

0  121N                R14                S23      -                          --     E8

0  121P                R12                S22      -                          --     E7

0  122N                R10                S21      -                          --     E6

-  -                   VCC                -        -                          VCC    VCC

0  122P                R8                 S20      -                          --     D6

-  -                   GND                -        -                          GND    GND

0  123N                R6                 S19      -                          --     D8

-  -                   VCCO0              -        -                          VCCO0  VCCO0

0  123P                R4                 S18      -                          --     F8

-  -                  GND (Bank 0)        -        -                          GND (Bank 0) GND (Bank 0)

0  124N                R2                 S17      -                          --     F7

0  124P                R0                 S16      -                          --     D7

0  125N                S30                S15      -                          A2     C6

0  125P                S28                S14      -                          B2     C5

                                               73
Lattice Semiconductor                                        ispXPLD 5000MX Family Data Sheet

ispXPLD 5768MX Logic Signal Connections (Continued)

                      Primary Macrocell/  Alternate Outputs        Alternate   256 fpBGA    484 fpBGA
                                                                     Inputs   Ball Number  Ball Number
sysIO Bank LVDS Pair   Function           Macrocell 1 Macrocell 2
                                                                      S27            --          C4
0  126N                S26                S13      -
                                                                      S25            --          D5
0  126P                S24                S12      -

Global Clock LVDS pair options: GCLK0 and GCLK1, as well as GCLK2 and GCLK3, can be paired together to
receive differential clocks; where GCLK0 and GCLK3 are the positive LVDS inputs.

                                               74
Lattice Semiconductor                                    ispXPLD 5000MX Family Data Sheet

ispXPLD 51024MX Logic Signal Connections

sysIO                    Primary      Alternate Outputs        Alternate   484 fpBGA 672 fpBGA
Bank              Macrocell/Function                             Input    Ball Number Ball Number
       LVDS Pair                      Macrocell 1 Macrocell 2    AA23
   0      159N             AA22                                  AA21
   0      159P             AA20       AA11      AB18             AA19     B4     C2
   0      160N             AA18                                  AA17
   0      160P             AA16       AA10      AB16             AA15     A4     C1
   0      161N             AA14                                      -
   -         -            VCCO0       Y17       AA17             AA13     B3     D4
   0      161P             AA12                                      -
   -         -       GND (Bank 0)     Y16       AA16             AA11     A3     D3
   0      162N             AA10                                   AA9
   0      162P              AA8       Y15       AA15              AA7     F5     D2
   0      163N              AA6                                   AA5
   0      163P              AA4       -         -                 AA3     VCCO0  VCCO0
   0      164N              AA2                                      -
   -         -              VCC       Y14       AA14              AA1     G6     D1
   0      164P              AA0                                      -
   -         -              GND       -         -                AB31     GND (Bank 0) GND (Bank 0)
   0      165N             AB30                                  AB29
   0      165P             AB28       Y13       AA13             AB27     H6     E5
   0      166N             AB26                                      -
   -         -            VCCO0       Y12       AA12             AB25     G5     E4
   0      166P             AB24                                      -
   -         -       GND (Bank 0)     AA9       AB14             AB23     D3     E3
   0      167N             AB22                                  AB21
   0      167P             AB20       AA8       AB12             AB19     D2     E2
   0      168N             AB18
   -         -              VCC       AA7       AB10             AB17     E4     E1
   0      168P             AB16                                  AB15
   0      169N             AB14       -         -                AB13     VCC    VCC
   0      169P     AB12/CLK_OUT0                                 AB11
   0      170N             AB10       AA6       AB8               AB9     E3     F2
   0      170P              AB8
   -         -              GND       -         -                    -    GND    GND
   0      171N              AB6                                   AB7
   -         -            VCCO0       AA5       AB6                       F4     F5
   0      171P              AB4                                      -
   -         -       GND (Bank 0)     AA4       AB4               AB5     G4     G6
   0      172N              AB2
   0      172P      AB0/PLL_RST0      AA3       AB2                  -    C2     F4
   0      173N             AC30                                   AB3
   0      173P      AC28/PLL_FBK0     -         -                 AB1     VCCO0  VCCO0
   0      174N             AC26                                  AC31
   0      174P             AC24       AA2       AB0              AC29     C1     F3
                                                                 AC27
                                      -         -                AC25     GND (Bank 0) GND (Bank 0)

                                      AA1       -                         F3     F1

                                      AA0       -                         G3     G1

                                      AA31      -                         H4     G5

                                      -         -                         VCC    VCC

                                      AA30      -                         J4     G4

                                      Y11       AA11                      H5     H7

                                      Y10       AA10                      J5     J7

                                      Y9        AA9                       E2     G3

                                      Y8        AA8                       F2     G2

                                      -         -                         GND    GND

                                      Y7        AA7                       D1     H6

                                      -         -                         VCCO0  VCCO0

                                      Y6        AA6                       E1     J6

                                      -         -                         GND (Bank 0) GND (Bank 0)

                                      Y5        AA5                       J3     H5

                                      Y4        AA4                       H2     H4

                                      AC31      AE31                      G2     H3

                                      AC30      AE30                      G1     H2

                                      AC29      AE29                      J6     H1

                                      AC28      AE28                      K4     J1

                                            75
Lattice Semiconductor                                    ispXPLD 5000MX Family Data Sheet

ispXPLD 51024MX Logic Signal Connections (Continued)

sysIO                    Primary      Alternate Outputs        Alternate   484 fpBGA 672 fpBGA
Bank              Macrocell/Function                             Input    Ball Number Ball Number
       LVDS Pair                      Macrocell 1 Macrocell 2    AC23
   0      175N             AC22                                      -
   -         -            VCCO0       AC27      AE27             AC21     K6     J5
   0      175P             AC20                                      -
   -         -       GND (Bank 0)     -         -                AC19     VCCO0  VCCO0
   0      176N             AC18                                  AC17
   0      176P             AC16       AC26      AE26             AC15     K3     J4
   0      177N             AC14                                  AC13
   0      177P             AC12       -         -                AC11     GND (Bank 0) GND (Bank 0)
   0      178N             AC10                                   AC9
   0      178P                        AC25      AE25              AC7     K5     K7
   0      179N              AC8                                   AC5
   0      179P              AC6       AC24      AE24              AC3     K2     L7
   0      180N              AC4                                      -
   -         -              AC2       AC23      AE23              AC1     L5     J3
   0      180P            VCCO0                                      -
   -         -              AC0       AC22      AE22             AE31     K1     J2
   0      181N       GND (Bank 0)                                AE29
   0      181P             AE30       AC21      AE21             AE27     L6     K6
   0      182N             AE28                                      -
   -         -             AE26       AC20      AE20             AE25     L1     L6
   0      182P              VCC                                  AE23
   0      183N             AE24       AC19      AE19             AE21     M5     K5
   0      183P             AE22                                  AE19
   0      184N             AE20       AC18      AE18             AE17     L2     K4
   0      184P             AE18                                      -
   -         -             AE16       AC17      AE17             AE15     N5     K3
   0      185N              GND                                      -
   -         -             AE14       -         -                AE13     VCCO0  VCCO0
   0      185P            VCCO0                                      -
   -         -             AE12       AC16      AE16             AE11     L3     K2
   0      186N       GND (Bank 0)                                 AE9
   0      186P             AE10       -         -                 AE7     GND (Bank 0) GND (Bank 0)
   0      187N              AE8                                   AE5
   0      187P              AE6       AC15      AE15              AE3     M6     K1
   0      188N              AE4                                   AE1
   0      188P              AE2       AC14      AE14                 -    M2     L2
   -                        AE0
        GCLK0P            GCLK0       AC13      AE13                 -    P5     L5
   -
                                      -         -                    -    VCC    VCC
   -                                                                 -
   -                                  AC12      AE12                 -    P6     L4
   -                                                                 -
   -                                  AC11      AE11                      M3     L3

                                      AC10      AE10                      N6     M3

                                      AC9       AE9                       N2     M7

                                      AC8       AE8                       P1     N7

                                      -         -                         GND    GND

                                      AC7       AE7                       N3     M5

                                      -         -                         VCCO0  VCCO0

                                      AC6       AE6                       M8     M4

                                      -         -                         GND (Bank 0) GND (Bank 0)

                                      AC5       AE5                       N8     M6

                                      AC4       AE4                       P2     N6

                                      AC3       AE3                       P8     M2

                                      AC2       AE2                       N4     M1

                                      AC1       AE1                       H1     N1

                                      AC0       AE0                       J1     N2

                                      -         -                         N7     N5

       -               VCCJ           -         -                         See Power Supply and
                                                                          NC Connections Table

       GCLK0N          GCLK1          -         -                         P7     N3

       -               GND            -         -                         GND    GND

       -               TDI            -         -                         R1     P4

       -               TMS            -         -                         R2     P5

                                            76
Lattice Semiconductor                                    ispXPLD 5000MX Family Data Sheet

ispXPLD 51024MX Logic Signal Connections (Continued)

sysIO                    Primary      Alternate Outputs        Alternate   484 fpBGA 672 fpBGA
Bank              Macrocell/Function                             Input    Ball Number Ball Number
       LVDS Pair                      Macrocell 1 Macrocell 2        -
   -         -              TCK                                      -
   -         -              TDO       -        -                  A31     T1     P3
   1        0P              A30                                   A29
   1        0N              A28       -        -                  A27     V1     P2
   1        1P              A26                                   A25
   1        1N              A24       A0       C0                 A23     --     P1
   1        2P              A22                                   A21
   1        2N              A20       A1       C1                    -    --     R1
   -         -       GND (Bank 1)                                 A19
   1        3P              A18       A2       C2                    -    --     P6
   -         -            VCCO1                                   A17
   1        3N              A16       A3       C3                    -    --     R6
   -         -              GND                                   A15
   1        4P              A14       A4       C4                    -    --     P7
   -         -              VCC                                   A13
   1        4N              A12       A5       C5                 A11     --     R7
   1        5P              A10                                    A9
   1        5N               A8       -        -                   A7     GND (Bank 1) GND (Bank 1)
   1        6P               A6                                    A5
   1        6N               A4       A6       C6                  A3     --     R4
   1        7P               A2                                    A1
   1        7N               A0       -        -                     -    VCCO1  VCCO1
   -         -       GND (Bank 1)                                 C31
   1        8P              C30       A7       C7                    -    --     R5
   -         -            VCCO1                                   C29
   1        8N              C28       -        -                  C27     GND    GND
   1        9P              C26                                   C25
   1        9N              C24       A8       C8                 C23     --     R3
   1                        C22                                   C21
   1       10P              C20       -        -                  C19     VCC    VCC
   1       10N              C18                                   C17
   1       11P              C16       A9       C9                 C15     --     R2
   1       11N              C14                                   C13
   1       12P              C12       A10      C10                   -    --     T2
   -       12N       GND (Bank 1)                                 C11
   1                        C10       A11      C11                   -    --     T3
   -         -            VCCO1                                    C9
   1       13P               C8       A12      C12                   -    --     T4
   -                        GND                                    C7
   1         -               C6       A13      C13                   -    --     T5
   -       13N              VCC                                    C5
   1                         C4       A14      C14                 C3     --     U2
   1         -               C2
           14P                        A15      C15                        --     U3

             -                        -        -                          GND (Bank 1) GND (Bank 1)
           14N
           15P                        A16      C16                        --     U4

                                      -        -                          VCCO1  VCCO1

                                      A17      C17                        --     U5

                                      A18      C18                        --     T6

                                      A19      C19                        --     U6

                                      A20      C20                        --     T7

                                      A21      C21                        --     U7

                                      A22      C22                        --     U1

                                      A23      C23                        --     V1

                                      A24      C24                        --     V2

                                      A25      C25                        --     V3

                                      -        -                          GND (Bank 1) GND (Bank 1)

                                      A26      C26                        --     V5

                                      -        -                          VCCO1  VCCO1

                                      A27      C27                        --     V4

                                      -        -                          GND    GND

                                      A28      C28                        --     W2

                                      -        -                          VCC    VCC

                                      A29      C29                        --     W3

                                      A30      C30                        --     W4

                                           77
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sysIO                    Primary      Alternate Outputs        Alternate   484 fpBGA 672 fpBGA
Bank              Macrocell/Function                             Input    Ball Number Ball Number
       LVDS Pair                      Macrocell 1 Macrocell 2      C1
   1       15N               C0                                   E31
   1       16P         E30/DATA0      A31      C31                E29     --     W5
   1       16N         E28/DATA1                                  E27
   1       17P         E26/DATA2      G0       E0                 E25     W1     W1
   1       17N         E24/DATA3                                  E23
   1       18P         E22/DATA4      G1       E1                 E21     Y1     Y1
   1       18N         E20/DATA5                                     -
   -         -       GND (Bank 1)     G2       E2                 E19     P3     V6
   1       19P         E18/DATA6                                     -
   -         -                        G3       E3                 E17     R3     W6
   1       19N            VCCO1                                      -
   -         -         E16/DATA7      G4       E4                 E15     T2     Y2
   1       20P                                                    E13
   1       20N              GND       G5       E5                 E11     U2     Y3
   1       21P          E14/INITB                                  E9
   1       21N           E12/CSB      -        -                   E7     GND (Bank 1) GND (Bank 1)
   1       22P          E10/READ                                     -
   -         -           E8/CCLK      G6       E6                  E5     V2     Y4
   1       22N                                                     E3
   1       23P               E6       -        -                   E1     VCCO1  VCCO1
   1       23N              VCC                                   F31
   1       24P               E4       G7       E7                 F29     W2     Y5
   1       24N               E2                                      -
   -         -               E0       -        -                  F27     GND    GND
   1       25P              F30                                      -
   -         -              F28       G8       E8                 F25     R4     V7
   1       25N       GND (Bank 1)                                 F23
   1       26P              F26       G9       E9                 F21     T4     W7
   1       26N            VCCO1                                   F19
   1         -              F24       G10      E10                   -    R6     AA1
   -         -              F22                                   F15
   1       27P              F20       G11      E11                F13     R5     AA2
   1       27N              F18                                      -
   -         -             DONE       -        -                  F11     U3     AA3
   1       28P              F14                                      -
   -         -              F12       -        -                   F9     VCC    VCC
   1       28N       GND (Bank 1)                                  F7
   1       29P              F10       -        -                   F5     V3     AA4
   1       29N            VCCO1                                    F3
   1       30P               F8       -        -                   F1     Y2     Y6
   1       30N               F6                                      -
   -         -               F4       -        -                  G29     W3     AA5
   1         -               F2
                             F0       H0       -                          U5     AB2
                      PROGRAMB
                            G28       H2       -                          T5     AB3

                                      -        -                          GND (Bank 1) GND (Bank 1)

                                      H4                                  U4     AB4

                                      -        -                          VCCO1  VCCO1

                                      H6       -                          V4     AB5

                                      H8       -                          AA3    AB1

                                      H10      -                          AB3    AC2

                                      H12      -                          Y4     AC3

                                      -        -                          AA4    AC4

                                      -        -                          AB2    AC1

                                      -        -                          U6     AD1

                                      -        -                          GND (Bank 1) GND (Bank 1)

                                                                          V5     AD2

                                      -        -                          VCCO1  VCCO1

                                                                          W6     AD3

                                      G12      E12                        AB4    Y8

                                      G13      E13                        AB5    Y9

                                      G14      E14                        T6     AA8

                                      G15      E15                        U7     AA9

                                      -        -                          W5     AB8

                                      H14      -                          U8     AB9

                                           78
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Bank              Macrocell/Function                             Input    Ball Number Ball Number
       LVDS Pair                      Macrocell 1 Macrocell 2        -
   -         -       GND (Bank 1)                                 G27
   1                        G26       -        -                     -    GND (Bank 1) GND (Bank 1)
   -       31P                                                    G25
   1         -            VCCO1       H16      -                     -    V6     AB7
   -                        G24                                   G23
   1       31N              GND       -        -                     -    VCCO1  VCCO1
   -         -              G22                                   G21
   1                        VCC       H18      -                  G19     V7     AC7
   1       32P              G20                                   G17
   1         -              G18       -        -                  G15     GND    GND
   1                        G16                                   G13
   1       32N              G14       H20      -                  G11     Y5     AB6
   1       33P              G12                                    G9
   1       33N              G10       -        -                   G7     VCC    VCC
   1       34P               G8                                    G5
   1       34N               G6       H22      -                     -    AA5    AC6
   -       35P               G4                                      -
   -       35N                        -        -                     -    Y6     AC8
   -       36P       GND (Bank 1)                                  G1
   1       36N             CFG0       -        -                  H31     Y7     AC9
   1                      VCCO1                                   H29
   1         -               G0       -        -                  H27     AA6    AC5
   1         -              H30                                   H25
   1         -              H28       -        -                  H23     AA7    AD4
   1       37P              H26                                   H21
   1       37N              H24       -        -                  H19     W7     AD5
   1       38P              H22                                   H17
   1       38N              H20       -        -                  H15     V8     AD6
   1       39P              H18                                   H13
   1       39N                        -        -                     -    W8     AD7
   -       40P         H16/VREF1                                  H11
   1       40N              H14       -        -                     -    U9     AD8
   -         -              H12                                    H9
   1       41P                        -        -                   H7     GND (Bank 1) GND (Bank 1)
   1       41N       GND (Bank 1)                                    -
   -         -              H10       -        -                   H5     U10    AE3
   1       42P                                                       -
   -         -            VCCO1       -        -                   H3     VCCO1  VCCO1
   1       42N               H8                                    H1
   1       43P               H6       G16      E16                  I1    AB7    AD9
   2         -              GND                                      -
   -       43N               H4       G17      E17                  I3    AA8    AD10
   2         -              VCC
           44P               H2       G18      E18                        AB8    AE4
           44N               H0
           45P                I0      G19      E19                        AB9    AE5
             -              VCC
           45N                I2      G20      E20                        W9     AE6

                                      G21      E21                        Y9     AE7

                                      G22      E22                        AB10   AE8

                                      G23      E23                        AA10   AE9

                                      -        -                          W10    AE10

                                      G24      E24                        Y10    AF3

                                      G25      E25                        Y11    AF4

                                      -        -                          GND (Bank 1) GND (Bank 1)

                                      G26      E26                        V9     AF5

                                      -        -                          VCCO1  VCCO1

                                      G27      E27                        V10    AF6

                                      G28      E28                        AA11   AF7

                                      -        -                          GND    GND

                                      G29      E29                        AB11   AF8

                                      -        -                          VCC    VCC

                                      G30      E30                        U11    AF9

                                      G31      E31                        V11    AF10

                                      J0       L0                         AB12   AF17

                                      -        -                          VCC    VCC

                                      J1       L1                         AA12   AF18

                                           79
Lattice Semiconductor                                    ispXPLD 5000MX Family Data Sheet

ispXPLD 51024MX Logic Signal Connections (Continued)

sysIO                    Primary      Alternate Outputs        Alternate   484 fpBGA 672 fpBGA
Bank              Macrocell/Function                             Input    Ball Number Ball Number
       LVDS Pair                      Macrocell 1 Macrocell 2        -
   -         -              GND                                     I5
   2                          I4      -        -                    I7    GND    GND
   2       46P                I6                                    I9
   2       46N                I8      J2       L2                    -    Y12    AF19
   -       47P                                                     I11
   2                      VCCO2       J3       L3                    -    AA13   AF20
   -         -               I10                                   I13
   2       47N                        J4       L4                  I15    V12    AF21
   2                 GND (Bank 2)                                  I17
   2         -               I12      -        -                   I19    VCCO2  VCCO2
   2       48P               I14                                   I21
   2       48N               I16      J5       L5                  I23    U12    AF22
   2       49P                                                     I25
   2       49N          I18/VREF2     -        -                   I27    GND (Bank 2) GND (Bank 2)
   2       50P               I20                                   I29
   2       50N               I22      J6       L6                  I31    AB13   AF23
   2       51P               I24                                   J1
   2       51N               I26      J7       L7