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LAN9252I/PT

器件型号:LAN9252I/PT
器件类别:半导体    通信及网络 IC    以太网 IC   
厂商名称:Microchip
厂商官网:https://www.microchip.com
标准:
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器件描述

以太网 IC 10/100 EtherCAT Slave Controller

参数
产品属性属性值
制造商:Microchip
产品种类:以太网 IC
RoHS:详细信息
系列:LAN9252
产品:Ethernet Controllers
收发器数量:2 Transceiver
数据速率:10 Mb/s, 100 Mb/s
接口类型:I2C, JTAG, MII, SMI, SPI/SQI
工作电源电压:3.3 V
最小工作温度:- 40 C
最大工作温度:+ 85 C
安装风格:SMD/SMT
封装 / 箱体:TQFP-64
封装:Tray
商标:Microchip Technology
电源电流—最大值:113.5 mA
双工:Full Duplex, Half Duplex
Pd-功率耗散:821 mW
产品类型:Ethernet ICs
标准:100BASE-FX, 100BASE-TX
工厂包装数量:160
子类别:Communication & Networking ICs
电源电压-最大:3.6 V
电源电压-最小:1.14 V
单位重量:360.600 mg

LAN9252I/PT器件文档内容

                                                                                           LAN9252

            2/3-Port EtherCAT® Slave Controller with

                                  Integrated Ethernet PHYs

Highlights                                              Key Benefits

•  2/3-port EtherCAT slave controller with 3 Fieldbus   •  Integrated high-performance 100Mbps Ethernet

   Memory Management Units (FMMUs) and                     transceivers

   4 SyncManagers                                          -  Compliant with IEEE 802.3/802.3u (Fast Ethernet)

•  Interfaces to most 8/16-bit embedded controllers        -  100BASE-FX support via external fiber transceiver

   and 32-bit embedded controllers with an 8/16-bit        -  Loop-back modes

   bus                                                     -  Automatic polarity detection and correction

•  Integrated Ethernet PHYs with HP Auto-MDIX              -  HP Auto-MDIX

•  Wake on LAN (WoL) support                            •  EtherCAT slave controller

•  Low power mode allows systems to enter sleep            -  Supports 3 FMMUs

   mode until addressed by the Master                      -  Supports 4 SyncManagers

•  Cable diagnostic support                                -  Distributed clock support allows synchronization with

•  1.8V to 3.3V variable voltage I/O                          other EtherCAT devices

                                                           -  4K bytes of DPRAM

•  Integrated 1.2V regulator for single 3.3V operation  •  8/16-Bit Host Bus Interface

•  Low pin count and small body size package               -  Indexed register or multiplexed bus

                                                           -  Allows local host to enter sleep mode until addressed by

Target Applications                                           EtherCAT Master

                                                           -  SPI / Quad SPI support

•  Motor Motion Control                                 •  Digital I/O Mode for optimized system cost

•  Process/Factory Automation                           •  3rd port for flexible network configurations

•  Communication Modules, Interface Cards               •  Comprehensive power management features

•  Sensors                                                 -  3 power-down levels

•  Hydraulic & Pneumatic Valve Systems                     -  Wake on link status change (energy detect)

•  Operator Interfaces                                     -  Magic packet wakeup, Wake on LAN (WoL), wake on

                                                              broadcast, wake on perfect DA

                                                           -  Wakeup indicator event signal

                                                        •  Power and I/O

                                                           -  Integrated power-on reset circuit

                                                           -  Latch-up performance exceeds 150mA

                                                              per EIA/JESD78, Class II

                                                           -  JEDEC Class 3A ESD performance

                                                           -  Single 3.3V power supply

                                                              (integrated 1.2V regulator)

                                                        •  Additional Features

                                                           -  Multifunction GPIOs

                                                           -  Ability to use low cost 25MHz crystal for reduced BOM

                                                        •  Packaging

                                                           -  Pb-free RoHS compliant 64-pin QFN or 64-pin TQFP-

                                                              EP

                                                        •  Available in commercial, industrial, and extended

                                                           industrial* temp. ranges

                                                        *Extended temp. (105ºC) is supported only in the 64-QFN with an

                                                        external voltage regulator (internal regulator must be disabled) and

                                                        2.5V (typ) Ethernet magnetics.

 2015 Microchip Technology Inc.                                                                   DS00001909A-page 1
LAN9252

                              TO OUR VALUED CUSTOMERS

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products. To this end, we will continue to improve our publications to better suit your needs. Our publications will be refined and

enhanced as new volumes and updates are introduced.

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E-mail at docerrors@microchip.com. We welcome your feedback.

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rent devices. As device/documentation issues become known to us, we will publish an errata sheet. The errata will specify the

revision of silicon and revision of document to which it applies.

To determine if an errata sheet exists for a particular device, please check with one of the following:

•  Microchip’s Worldwide Web site; http://www.microchip.com

•  Your local Microchip sales office (see last page)

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                                  LAN9252

1.0 Preface ............................................................................................................................................................................................ 4

2.0 General Description ........................................................................................................................................................................ 8

3.0 Pin Descriptions and Configuration ............................................................................................................................................... 11

4.0 Power Connections ....................................................................................................................................................................... 29

5.0 Register Map ................................................................................................................................................................................. 32

6.0 Clocks, Resets, and Power Management ..................................................................................................................................... 37

7.0 Configuration Straps ..................................................................................................................................................................... 51

8.0 System Interrupts .......................................................................................................................................................................... 53

9.0 Host Bus Interface  ........................................................................................................................................................................ 62

10.0 SPI/SQI Slave ........................................................................................................................................................................... 102

11.0 Ethernet PHYs .......................................................................................................................................................................... 120

12.0 EtherCAT .................................................................................................................................................................................. 196

13.0 EEPROM Interface   ................................................................................................................................................................... 295

14.0 Chip Mode Configuration .......................................................................................................................................................... 296

15.0 General Purpose Timer & Free-Running Clock ........................................................................................................................ 297

16.0 Miscellaneous ........................................................................................................................................................................... 301

17.0 JTAG ......................................................................................................................................................................................... 305

18.0 Operational Characteristics ....................................................................................................................................................... 307

19.0 Package Outlines ...................................................................................................................................................................... 322

20.0 Revision History ........................................................................................................................................................................ 325

 2015 Microchip Technology Inc.  DS00001909A-page 3
LAN9252

1.0    PREFACE

1.1    General Terms

TABLE 1-1:      GENERAL     TERMS

          Term                                                     Description

10BASE-T                    10 Mbps Ethernet, IEEE 802.3 compliant

100BASE-TX                  100 Mbps Fast Ethernet, IEEE802.3u compliant

ADC                         Analog-to-Digital Converter

ALR                         Address Logic Resolution

AN                          Auto-Negotiation

BLW                         Baseline Wander

BM                          Buffer Manager - Part of the switch fabric

BPDU                        Bridge Protocol Data Unit - Messages which carry the Spanning Tree Protocol informa-

                            tion

Byte                        8 bits

CSMA/CD                     Carrier Sense Multiple Access/Collision Detect

CSR                         Control and Status Registers

CTR                         Counter

DA                          Destination Address

DWORD                       32 bits

EPC                         EEPROM Controller

FCS                         Frame Check Sequence - The extra checksum characters added to the end of an

                            Ethernet frame, used for error detection and correction.

FIFO                        First In First Out buffer

FSM                         Finite State Machine

GPIO                        General Purpose I/O

Host                        External system (Includes processor, application software, etc.)

IGMP                        Internet Group Management Protocol

Inbound                     Refers to data input to the device from the host

Level-Triggered Sticky Bit  This type of status bit is set whenever the condition that it represents is asserted. The

                            bit remains set until the condition is no longer true and the status bit is cleared by writ-

                            ing a zero.

lsb                         Least Significant Bit

LSB                         Least Significant Byte

LVDS                        Low Voltage Differential Signaling

MDI                         Medium Dependent Interface

MDIX                        Media Independent Interface with Crossover

MII                         Media Independent Interface

MIIM                        Media Independent Interface Management

MIL                         MAC Interface Layer

MLD                         Multicast Listening Discovery

MLT-3                       Multi-Level Transmission Encoding (3-Levels). A tri-level encoding method where a

                            change in the logic level represents a code bit “1” and the logic output remaining at the

                            same level represents a code bit “0”.

msb                         Most Significant Bit

MSB                         Most Significant Byte

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                                                                                      LAN9252

TABLE 1-1:      GENERAL TERMS (CONTINUED)

          Term                                                           Description

NRZI                              Non Return to Zero Inverted. This encoding method inverts the signal for a “1” and

                                  leaves the signal unchanged for a “0”

N/A                               Not Applicable

NC                                No Connect

OUI                               Organizationally Unique Identifier

Outbound                          Refers to data output from the device to the host

PISO                              Parallel In Serial Out

PLL                               Phase Locked Loop

PTP                               Precision Time Protocol

RESERVED                          Refers to a reserved bit field or address. Unless otherwise noted, reserved bits must

                                  always be zero for write operations. Unless otherwise noted, values are not guaran-

                                  teed when reading reserved bits. Unless otherwise noted, do not read or write to

                                  reserved addresses.

RTC                               Real-Time Clock

SA                                Source Address

SFD                               Start of Frame Delimiter - The 8-bit value indicating the end of the preamble of an

                                  Ethernet frame.

SIPO                              Serial In Parallel Out

SMI                               Serial Management Interface

SQE                               Signal Quality Error (also known as “heartbeat”)

SSD                               Start of Stream Delimiter

UDP                               User Datagram Protocol - A connectionless protocol run on top of IP networks

UUID                              Universally Unique IDentifier

WORD                              16 bits

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LAN9252

1.2  Buffer Types

TABLE 1-2:        BUFFER TYPES

     Buffer Type                                              Description

     IS             Schmitt-triggered input

     VIS            Variable voltage Schmitt-triggered input

     VO8            Variable voltage output with 8 mA sink and 8 mA source

     VOD8           Variable voltage open-drain output with 8 mA sink

     VO12           Variable voltage output with 12 mA sink and 12 mA source

     VOD12          Variable voltage open-drain output with 12 mA sink

     VOS12          Variable voltage open-source output with 12 mA source

     VO16           Variable voltage output with 16 mA sink and 16 mA source

     PU             50 µA (typical) internal pull-up. Unless otherwise noted in the pin description, internal pull-

                    ups are always enabled.

                    Internal pull-up resistors prevent unconnected inputs from floating. Do not rely on internal

                    resistors to drive signals external to the device. When connected to a load that must be

                    pulled high, an external resistor must be added.

     PD             50 µA (typical) internal pull-down. Unless otherwise noted in the pin description, internal

                    pull-downs are always enabled.

                    Internal pull-down resistors prevent unconnected inputs from floating. Do not rely on internal

                    resistors to drive signals external to the device. When connected to a load that must be

                    pulled low, an external resistor must be added.

     AI             Analog input

     AIO            Analog bidirectional

     ICLK           Crystal oscillator input pin

     OCLK           Crystal oscillator output pin

     ILVPECL        Low voltage PECL input pin

     OLVPECL        Low voltage PECL output pin

     P              Power pin

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                                                                                                   LAN9252

1.3  Register Nomenclature

TABLE 1-3:      REGISTER NOMENCLATURE

Register Bit Type Notation                                       Register Bit Description

            R                     Read: A register or bit with this attribute can be read.

            W                     Read: A register or bit with this attribute can be written.

            RO                    Read only: Read only. Writes have no effect.

            WO                    Write only: If a register or bit is write-only, reads will return unspecified data.

            WC                    Write One to Clear: Writing a one clears the value. Writing a zero has no effect

     WAC                          Write Anything to Clear: Writing anything clears the value.

            RC                    Read to Clear: Contents is cleared after the read. Writes have no effect.

            LL                    Latch Low: Clear on read of register.

            LH                    Latch High: Clear on read of register.

            SC                    Self-Clearing: Contents are self-cleared after the being set. Writes of zero have no

                                  effect. Contents can be read.

            SS                    Self-Setting: Contents are self-setting after being cleared. Writes of one have no

                                  effect. Contents can be read.

     RO/LH                        Read Only, Latch High: Bits with this attribute will stay high until the bit is read. After it

                                  is read, the bit will either remain high if the high condition remains, or will go low if the

                                  high condition has been removed. If the bit has not been read, the bit will remain high

                                  regardless of a change to the high condition. This mode is used in some Ethernet PHY

                                  registers.

     NASR                         Not Affected by Software Reset. The state of NASR bits do not change on assertion

                                  of a software reset.

     RESERVED                     Reserved Field: Reserved fields must be written with zeros to ensure future compati-

                                  bility. The value of reserved bits is not guaranteed on a read.

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LAN9252

2.0  GENERAL DESCRIPTION

The LAN9252 is a 2/3-port EtherCAT slave controller with dual integrated Ethernet PHYs which each contain a full-

duplex 100BASE-TX transceiver and support 100Mbps (100BASE-TX) operation. The LAN9252 supports HP Auto-

MDIX, allowing the use of direct connect or cross-over LAN cables. 100BASE-FX is supported via an external fiber

transceiver.

The LAN9252 includes an EtherCAT slave controller with 4K bytes of Dual Port memory (DPRAM) and 3 Fieldbus Mem-

ory Management Units (FMMUs). Each FMMU performs the task of mapping logical addresses to physical addresses.

The EtherCAT slave controller also includes 4 SyncManagers to allow the exchange of data between the EtherCAT mas-

ter and the local application. Each SyncManager's direction and mode of operation is configured by the EtherCAT mas-

ter. Two modes of operation are available: buffered mode or mailbox mode. In the buffered mode, both the local

microcontroller and EtherCAT master can write to the device concurrently. The buffer within the LAN9252 will always

contain the latest data. If newer data arrives before the old data can be read out, the old data will be dropped. In mailbox

mode, access to the buffer by the local microcontroller and the EtherCAT master is performed using handshakes, guar-

anteeing that no data will be dropped.

Two user selectable host bus interface options are available:

•  Indexed register access

   This implementation provides three index/data register banks, each with independent Byte/WORD to DWORD

   conversion. Internal registers are accessed by first writing one of the three index registers, followed by reading or

   writing the corresponding data register. Three index/data register banks support up to 3 independent driver

   threads without access conflicts. Each thread can write its assigned index register without the issue of another

   thread overwriting it. Two 16-bit cycles or four 8-bit cycles are required within the same 32-bit index/data register -

   however, these access can be interleaved. Direct (non-indexed) read and write accesses are supported to the

   process data FIFOs. The direct FIFO access provides independent Byte/WORD to DWORD conversion, support-

   ing interleaved accesses with the index/data registers.

•  Multiplexed address/data bus

   This implementation provides a multiplexed address and data bus with both single phase and dual phase address

   support. The address is loaded with an address strobe followed by data access using a read or write strobe. Two

   back to back 16-bit data cycles or 4 back to back 8-bit data cycles are required within the same 32-bit DWORD.

   These accesses must be sequential without any interleaved accesses to other registers. Burst read and write

   accesses are supported to the process data FIFOs by performing one address cycle followed by multiple read or

   write data cycles.

The HBI supports 8/16-bit operation with big, little, and mixed endian operations. Two process data RAM FIFOs inter-

face the HBI to the EtherCAT slave controller and facilitate the transferring of process data information between the host

CPU and the EtherCAT slave. A configurable host interrupt pin allows the device to inform the host CPU of any internal

interrupts.

An SPI / Quad SPI slave controller provides a low pin count synchronous slave interface that facilitates communication

between the device and a host system. The SPI / Quad SPI slave allows access to the System CSRs, internal FIFOs

and memories. It supports single and multiple register read and write commands with incrementing, decrementing and

static addressing. Single, Dual and Quad bit lanes are supported with a clock rate of up to 80 MHz.

The LAN9252 supports numerous power management and wakeup features. The LAN9252 can be placed in a reduced

power mode and can be programmed to issue an external wake signal (IRQ) via several methods, including “Magic

Packet”, “Wake on LAN”, wake on broadcast, wake on perfect DA, and “Link Status Change”. This signal is ideal for

triggering system power-up using remote Ethernet wakeup events. The device can be removed from the low power state

via a host processor command or one of the wake events.

For simple digital modules without microcontrollers, the LAN9252 can also operate in Digital I/O Mode where 16 digital

signals can be controlled or monitored by the EtherCAT master.

To enable star or tree network topologies, the device can be configured as a 3-port slave, providing an additional MII

port. This port can be connected to an external PHY, forming a tap along the current daisy chain, or to another LAN9252

creating a 4-port solution. The MII port can point upstream (as Port 0) or downstream (as Port 2).

LED support consists of a standard RUN indicator and a LINK / Activity indicator per port. A 64-bit distributed clock is

included to enable high-precision synchronization and to provide accurate information about the local timing of data

acquisition.

The LAN9252 can be configured to operate via a single 3.3V supply utilizing an integrated 3.3V to 1.2V linear regulator.

The linear regulator may be optionally disabled, allowing usage of a high efficiency external regulator for lower system

power dissipation.

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                                                                                                              LAN9252

The LAN9252 is available in commercial, industrial, and extended industrial temperature ranges. Figure 2-1 details a

typical system application, while Figure 2-2 provides an internal block diagram of the LAN9252.

FIGURE 2-1:               SYSTEM BLOCK DIAGRAM

     EtherCAT Slave                                                                                 EtherCAT

                                  EEPROM

                                                                                                    Master

                                                             Magnetics                  RJ45

                          Local

     Microprocessor/      Bus     LAN9252                    Magnetics                  RJ45        EtherCAT          EtherCAT

     Microcontroller                                                                                Slave             Slave

                                                             PHY                        RJ45

                                                                                                    EtherCAT

                                          25MHz                                                     Slave

FIGURE 2-2:               INTERNAL BLOCK DIAGRAM

               LAN9252

                                                                       Registers / RAM

                                                             ESC Address Space

     Ethernet                                                          SyncManager

               100 PHY
               w/ fiber
                                                                       FMMU

               Registers

                                  Port 0  Auto

                                          Fowarder           Loopback                                                 To 8/16-bit

     Ethernet  100 PHY                                                                                                Host Bus,
                                                                                                                      MII, SPI,
               w/ fiber                                                                                               Digital IOs,

               Registers          Port 2  Auto                                                      Parallel Data     GPIOs

                                          Fowarder           Loopback                                      Interface

                                  Port 1  Auto

                                          Fowarder           Loopback

                                                             EtherCAT Slave Controller

                          MII

                                                 LED                   I2C              System      System Clocks/

                                                 Controller  EEPROM                     Interrupt   Reset Controller

                                                                                        Controller

                                          To optional LEDs             To I2C           IRQ                 External

                                                                                                    25MHz Crystal

The  LAN9252 can operate in Microcontroller, Expansion, or Digital                      I/O mode:

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LAN9252

Microcontroller Mode: The LAN9252 communicates with the microcontroller through an SRAM-like slave interface.

The simple, yet highly functional host bus interface provides a glue-less connection to most common 8 or 16-bit micro-

processors and microcontrollers as well as 32-bit microprocessors with an 8 or 16-bit external bus.

Alternatively, the device can be accessed via SPI or Quad SPI, while also providing up to 16 inputs or outputs for general

purpose usage.

Expansion Mode: While the device is in SPI or Quad SPI mode, a third networking port can be enabled to provide an

additional MII port. This port can be connected to an external PHY, to enable star or tree network topologies, or to

another LAN9252 to create a four port solution. This port can be configured for the upstream or downstream direction.

Digital I/O Mode: For simple digital modules without microcontrollers, the LAN9252 can operate in Digital I/O Mode

where 16 digital signals can be controlled or monitored by the EtherCAT master. Six control signals are also provided.

Figure 2-3 provides a system level overview of each mode of operation.

FIGURE 2-3:             MODES OF OPERATION

                        Microcontroller Mode                                                      Digital I/O Mode
                        (via Host Bus Interface)

                        Microprocessor/

                        Microcontroller

                        Host Bus Interface                                RJ45      Magnetics or  LAN9252           Magnetics or  RJ45

                                                                          or Fiber  Fiber Xcvr                      Fiber Xcvr    or Fiber

RJ45      Magnetics or  LAN9252                   Magnetics or  RJ45

or Fiber  Fiber Xcvr                              Fiber Xcvr    or Fiber

                                                                                                  Digital I/Os

                        Microcontroller Mode                                                      Expansion Mode
                        (via SPI)

                                                                                                  Microprocessor/

                                                                                                  Microcontroller

                        Microprocessor/                                                           SPI / Quad SPI

                        Microcontroller

                        SPI / Quad SPI

                                                                          RJ45      Magnetics or  LAN9252           Magnetics or  RJ45

                                                                          or Fiber  Fiber Xcvr                      Fiber Xcvr    or Fiber

RJ45      Magnetics or  LAN9252                   Magnetics or  RJ45

or Fiber  Fiber Xcvr                              Fiber Xcvr    or Fiber

                                                                                                       MII

                                                                                                  PHY

                        GPIOs                                                                     Magnetics or      RJ45

                                                                                                  Fiber Xcvr        or Fiber

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                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                          LAN9252

3.0       PIN DESCRIPTIONS AND CONFIGURATION

3.1       64-QFN Pin Assignments

FIGURE 3-1:  64-QFN PIN ASSIGNMENTS (TOP VIEW)

                                                     VDD33TXRX2               TXNB          TXPB                 RXNB   RXPB                                VDD12TX2                            VDD33BIAS                           RBIAS  VDD12TX1                   RXPA                             RXNA                             TXPA                             TXNA                                                    VDD33TXRX1                           D5/AD5/OUTVALID/SCS#                   D4/AD4/DIGIO3/GPI3/GPO3/MII_LINK

                                                     64                       63            62                   61     60                                  59                                  58                                  57     56                         55                               54                               53                               52                                                      51                                   50                                     49

             OSCI                                1                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             48  LINKACTLED0/TDO/CHIP_MODE0

             OSCO                                2                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             47  VDDIO

             OSCVDD12                            3                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             46  LINKACTLED1/TDI/CHIP_MODE1

             OSCVSS                              4                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             45  RUNLED/E2PSIZE

             VDD33                               5                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             44  IRQ

             VDDCR                               6                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             43  EESCL/TCK

             REG_EN                              7                                                                                                                                                                                                                                                                                                                                                                                                                                                                                             42  EESDA/TMS

             FXLOSEN                             8                                                                                                                                              LAN9252                                                                                                                                                                                                                                                                                                                                        41  TESTMODE

                                                                                                                                                                                                                                    64-QFN

             FXSDA/FXLOSA/FXSDENA                9                                                                                                                                                                                  (Top View)                                                                                                                                                                                                                                                                                                 40  D8/AD8/DIGIO2/GPI2/GPO2/MII_MDIO

             FXSDB/FXLOSB/FXSDENB                10                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            39  D7/AD7/DIGIO1/GPI1/GPO1/MII_MDC

             RST#                                11                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            38  VDDCR

             D2/AD2/SOF/SIO2                     12                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            37  VDDIO

             D1/AD1/EOF/SO/SIO1                  13                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            36  D6/AD6/DIGIO0/GPI0/GPO0/MII_RXCLK

             VDDIO                               14                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            35  D3/AD3/WD_TRIG/SIO3

   D14/AD14/DIGIO8/GPI8/GPO8/MII_TXD3/TX_SHIFT1  15                                                                                                                                                                                 VSS                                                                                                                                                                                                                                                                                                        34  SYNC0/LATCH0

                                                                                                                                                            (Connect exposed pad to ground with a via field)

   D13/AD13/DIGIO7/GPI7/GPO7/MII_TXD2/TX_SHIFT0  16                                                                                                                                                                                                                                                                                                                                                                                                                                                                                            33  A0/D15/AD15/DIGIO9/GPI9/GPO9/MII_RXER

                                                     17                       18            19                   20     21                                  22                                  23                                  24     25                         26                               27                               28                               29                                                      30                                   31                                     32

                                                     D0/AD0/WD_STATE/SI/SIO0  SYNC1/LATCH1  D9/AD9/LATCH_IN/SCK  VDDIO  D12/AD12/DIGIO6/GPI6/GPO6/MII_TXD1  D11/AD11/DIGIO5/GPI5/GPO5/MII_TXD0  D10/AD10/DIGIO4/GPI4/GPO4/MII_TXEN  VDDCR  A1/ALELO/OE_EXT/MII_CLK25  A3/DIGIO11/GPI11/GPO11/MII_RXDV  A4/DIGIO12/GPI12/GPO12/MII_RXD0  CS/DIGIO13/GPI13/GPO13/MII_RXD1  A2/ALEHI/DIGIO10/GPI10/GPO10/  LINKACTLED2/MII_LINKPOL  WR/ENB/DIGIO14/GPI14/GPO14/MII_RXD2  RD/RD_WR/DIGIO15/GPI15/GPO15/MII_RXD3  VDDIO

                                                                              Note: Exposed pad (VSS) on bottom of package must be connected to ground with a via field.

   Note:  When a “#” is used at the end of the signal name, it indicates that the signal is active low. For example,

          RST# indicates that the reset signal is active low.

          The buffer type for each signal is indicated in the “Buffer Type” column of the pin description tables in Sec-

          tion 3.3, "Pin Descriptions". A description of the buffer types is provided in Section 1.2, "Buffer Types".

  2015 Microchip Technology Inc.                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                  DS00001909A-page 11
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Table 3-1 details the 64-QFN package pin assignments in table format. As shown, select pin functions may change

based on the device’s mode of operation. For modes where a specific pin has no function, the table cell will be marked

with “-”.

TABLE 3-1:  64-QFN PACKAGE PIN ASSIGNMENTS

Pin         HBI Indexed        HBI Multiplexed  Digital I/O    SPI with GPIO         SPI with MII

Number      Mode Pin Name      Mode Pin Name    Mode Pin Name  Mode Pin Name       Mode Pin Name

1                                               OSCI

2                                               OSCO

3                                               OSCVDD12

4                                               OSCVSS

5                                               VDD33

6                                               VDDCR

7                                               REG_EN

8                                               FXLOSEN

9                                        FXSDA/FXLOSA/FXSDENA

10                                       FXSDB/FXLOSB/FXSDENB

11                                              RST#

12                   D2           AD2           SOF                           SIO2

13                   D1           AD1           EOF                       SO/SIO1

14                                              VDDIO

15                   D14          AD14          DIGIO8         GPI8/GPO8             MII_TXD3/

                                                                                     TX_SHIFT1

16                   D13          AD13          DIGIO7         GPI7/GPO7             MII_TXD2/

                                                                                     TX_SHIFT0

17                   D0           AD0           WD_STATE                    SI/SIO0

18                                              SYNC1/LATCH1

19                   D9           AD9           LATCH_IN                      SCK

20                                              VDDIO

21                   D12          AD12          DIGIO6         GPI6/GPO6             MII_TXD1

22                   D11          AD11          DIGIO5         GPI5/GPO5             MII_TXD0

23                   D10          AD10          DIGIO4         GPI4/GPO4             MII_TXEN

24                                              VDDCR

25                   A1           ALELO         OE_EXT         -                     MII_CLK25

26                   A3           -             DIGIO11        GPI11/GPO11           MII_RXDV

27                   A4           -             DIGIO12        GPI12/GPO12           MII_RXD0

28                         CS                   DIGIO13        GPI13/GPO13           MII_RXD1

29                   A2           ALEHI         DIGIO10        GPI10/GPO10    LINKACTLED2/

                                                                                    MII_LINKPOL

30                        WR/ENB                DIGIO14        GPI14/GPO14           MII_RXD2

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                                                                              LAN9252

TABLE 3-1:  64-QFN PACKAGE PIN ASSIGNMENTS (CONTINUED)

Pin         HBI Indexed           HBI Multiplexed  Digital I/O     SPI with GPIO        SPI with MII

Number      Mode Pin Name         Mode Pin Name    Mode Pin Name   Mode Pin Name  Mode Pin Name

31                  RD/RD_WR                       DIGIO15         GPI15/GPO15          MII_RXD3

32                                                 VDDIO

33          A0/D15                AD15             DIGIO9          GPI9/GPO9            MII_RXER

34                                                 SYNC0/LATCH0

35          D3                    AD3              WD_TRIG                        SIO3

36          D6                    AD6              DIGIO0          GPI0/GPO0            MII_RXCLK

37                                                 VDDIO

38                                                 VDDCR

39          D7                    AD7              DIGIO1          GPI1/GPO1            MII_MDC

40          D8                    AD8              DIGIO2          GPI2/GPO2            MII_MDIO

41                                                 TESTMODE

42                                                 EESDA/TMS

43                                                 EESCL/TCK

44                                                 IRQ

45                                                 RUNLED/E2PSIZE

46                                      LINKACTLED1/TDI/CHIP_MODE1

47                                                 VDDIO

48                                     LINKACTLED0/TDO/CHIP_MODE0

49          D4                    AD4              DIGIO3          GPI3/GPO3            MII_LINK

50          D5                    AD5              OUTVALID                       SCS#

51                                                 VDD33TXRX1

52                                                 TXNA

53                                                 TXPA

54                                                 RXNA

55                                                 RXPA

56                                                 VDD12TX1

57                                                 RBIAS

58                                                 VDD33BIAS

59                                                 VDD12TX2

60                                                 RXPB

61                                                 RXNB

62                                                 TXPB

63                                                 TXNB

64                                                 VDD33TXRX2

Exposed                                            VSS

Pad

 2015 Microchip Technology Inc.                                                  DS00001909A-page 13
LAN9252

3.2       64-TQFP-EP Pin Assignments

FIGURE 3-2:                       64-TQFP-EP PIN ASSIGNMENTS (TOP VIEW)

                                      LINKACTLED0/TDO/CHIP_MODE0  VDDIO  LINKACTLED1/TDI/CHIP_MODE1  RUNLED/E2PSIZE  IRQ    EESCL/TCK  EESDA/TMS  TESTMODE  D8/AD8/DIGIO2/GPI2/GPO2/MII_MDIO  D7/AD7/DIGIO1/GPI1/GPO1/MII_MDC  VDDCR  VDDIO            D6/AD6/DIGIO0/GPI0/GPO0/MII_RXCLK  D3/AD3/WD_TRIG/SIO3  SYNC0/LATCH0                                  A0/D15/AD15/DIGIO9/GPI9/GPO9/MII_RXER

                                      48                          47     46                          45              44     43         42         41        40                                39                               38     37               36                                 35                   34                                            33

D4/AD4/DIGIO3/GPI3/GPO3/MII_LINK  49                                                                                                                                                                                                                                                                                                                                                                       32  VDDIO

          D5/AD5/OUTVALID/SCS#    50                                                                                                                                                                                                                                                                                                                                                                       31  RD/RD_WR/DIGIO15/GPI15/GPO15/MII_RXD3

             VDD33TXRX1           51                                                                                                                                                                                                                                                                                                                                                                       30  WR/ENB/DIGIO14/GPI14/GPO14/MII_RXD2

             TXNA                 52                                                                                                                                                                                                                                                                                                                                                                       29  A2/ALEHI/DIGIO10/GPI10/GPO10/

                                                                                                                                                                                                                                                                                                                                                                                                               LINKACTLED2/MII_LINKPOL

             TXPA                 53                                                                                                                                                                                                                                                                                                                                                                       28  CS/DIGIO13/GPI13/GPO13/MII_RXD1

             RXNA                 54                                                                                                                                                                                                                                                                                                                                                                       27  A4/DIGIO12/GPI12/GPO12/MII_RXD0

             RXPA                 55                                                                                                                                                                                                                                                                                                                                                                       26  A3/DIGIO11/GPI11/GPO11/MII_RXDV

             VDD12TX1             56                                                                                                   LAN9252                                                                                                                                                                                                                                                             25  A1/ALELO/OE_EXT/MII_CLK25

                                                                                                                                       64-TQFP-EP

             RBIAS                57                                                                                                              (Top View)                                                                                                                                                                                                                                               24  VDDCR

             VDD33BIAS            58                                                                                                                                                                                                                                                                                                                                                                       23  D10/AD10/DIGIO4/GPI4/GPO4/MII_TXEN

             VDD12TX2             59                                                                                                                                                                                                                                                                                                                                                                       22  D11/AD11/DIGIO5/GPI5/GPO5/MII_TXD0

             RXPB                 60                                                                                                                                                                                                                                                                                                                                                                       21  D12/AD12/DIGIO6/GPI6/GPO6/MII_TXD1

             RXNB                 61                                                                                                                                                                                                                                                                                                                                                                       20  VDDIO

             TXPB                 62                                                                                                              VSS                                                                                                                                                                                                                                                      19  D9/AD9/LATCH_IN/SCK

                                                                                                                            (Connect exposed pad to ground with a via field)

             TXNB                 63                                                                                                                                                                                                                                                                                                                                                                       18  SYNC1/LATCH1

             VDD33TXRX2           64                                                                                                                                                                                                                                                                                                                                                                       17  D0/AD0/WD_STATE/SI/SIO0

                                      1                           2      3                           4               5      6          7          8         9                                 10                               11     12               13                                 14                   15                                            16

                                      OSCI                        OSCO   OSCVDD12                    OSCVSS          VDD33  VDDCR      REG_EN     FXLOSEN   FXSDA/FXLOSA/FXSDENA              FXSDB/FXLOSB/FXSDENB             RST#   D2/AD2/SOF/SIO2  D1/AD1/EOF/SO/SIO1                 VDDIO                D14/AD14/DIGIO8/GPI8/GPO8/MII_TXD3/TX_SHIFT1  D13/AD13/DIGIO7/GPI7/GPO7/MII_TXD2/TX_SHIFT0

                                                                  Note: Exposed pad (VSS) on bottom of package must be connected to ground with a via field.

.

   Note:  When an “#” is used at the end of the signal name, it indicates that the signal is active low. For example,

          RST# indicates that the reset signal is active low.

          The buffer type for each signal is indicated in the “Buffer Type” column of the pin description tables in Sec-

          tion 3.3, "Pin Descriptions". A description of the buffer types is provided in Section 1.2, "Buffer Types".

DS00001909A-page 14                                                                                                                                                                                                                                                                                                                                                                                         2015 Microchip Technology Inc.
                                                                                 LAN9252

Table 3-2 details the 64-TQFP-EP package pin assignments in table format. As shown, select pin functions may change

based on the device’s mode of operation. For modes where a specific pin has no function, the table cell will be marked

with “-”.

TABLE 3-2:  64-TQFP-EP PACKAGE PIN ASSIGNMENTS

Pin         HBI Indexed               HBI Multiplexed  Digital I/O    SPI with GPIO         SPI with MII

Number      Mode Pin Name             Mode Pin Name    Mode Pin Name  Mode Pin Name       Mode Pin Name

1                                                      OSCI

2                                                      OSCO

3                                                      OSCVDD12

4                                                      OSCVSS

5                                                      VDD33

6                                                      VDDCR

7                                                      REG_EN

8                                                      FXLOSEN

9                                            FXSDA/FXLOSA/FXSDENA

10                                           FXSDB/FXLOSB/FXSDENB

11                                                     RST#

12          D2                        AD2              SOF                           SIO2

13          D1                        AD1              EOF                       SO/SIO1

14                                                     VDDIO

15          D14                       AD14             DIGIO8         GPI8/GPO8             MII_TXD3/

                                                                                            TX_SHIFT1

16          D13                       AD13             DIGIO7         GPI7/GPO7             MII_TXD2/

                                                                                            TX_SHIFT0

17          D0                        AD0              WD_STATE                    SI/SIO0

18                                                     SYNC1/LATCH1

19          D9                        AD9              LATCH_IN                      SCK

20                                                     VDDIO

21          D12                       AD12             DIGIO6         GPI6/GPO6             MII_TXD1

22          D11                       AD11             DIGIO5         GPI5/GPO5             MII_TXD0

23          D10                       AD10             DIGIO4         GPI4/GPO4             MII_TXEN

24                                                     VDDCR

25          A1                        ALELO            OE_EXT         -                     MII_CLK25

26          A3                        -                DIGIO11        GPI11/GPO11           MII_RXDV

27          A4                        -                DIGIO12        GPI12/GPO12           MII_RXD0

28                                CS                   DIGIO13        GPI13/GPO13           MII_RXD1

29          A2                        ALEHI            DIGIO10        GPI10/GPO10    LINKACTLED2/

                                                                                           MII_LINKPOL

30                       WR/ENB                        DIGIO14        GPI14/GPO14           MII_RXD2

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LAN9252

TABLE 3-2:  64-TQFP-EP PACKAGE PIN ASSIGNMENTS (CONTINUED)

Pin         HBI Indexed    HBI Multiplexed  Digital I/O     SPI with GPIO        SPI with MII

Number      Mode Pin Name  Mode Pin Name    Mode Pin Name   Mode Pin Name  Mode Pin Name

31                       RD/RD_WR           DIGIO15         GPI15/GPO15          MII_RXD3

32                                          VDDIO

33          A0/D15                 AD15     DIGIO9          GPI9/GPO9            MII_RXER

34                                          SYNC0/LATCH0

35                   D3            AD3      WD_TRIG                        SIO3

36                   D6            AD6      DIGIO0          GPI0/GPO0            MII_RXCLK

37                                          VDDIO

38                                          VDDCR

39                   D7            AD7      DIGIO1          GPI1/GPO1            MII_MDC

40                   D8            AD8      DIGIO2          GPI2/GPO2            MII_MDIO

41                                          TESTMODE

42                                          EESDA/TMS

43                                          EESCL/TCK

44                                          IRQ

45                                          RUNLED/E2PSIZE

46                                       LINKACTLED1/TDI/CHIP_MODE1

47                                          VDDIO

48                                      LINKACTLED0/TDO/CHIP_MODE0

49                   D4            AD4      DIGIO3          GPI3/GPO3            MII_LINK

50                   D5            AD5      OUTVALID                       SCS#

51                                          VDD33TXRX1

52                                          TXNA

53                                          TXPA

54                                          RXNA

55                                          RXPA

56                                          VDD12TX1

57                                          RBIAS

58                                          VDD33BIAS

59                                          VDD12TX2

60                                          RXPB

61                                          RXNB

62                                          TXPB

63                                          TXNB

64                                          VDD33TXRX2

Exposed                                     VSS

Pad

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                                                                                         LAN9252

3.3      Pin Descriptions

This section contains descriptions of the various LAN9252 pins.  The pin descriptions have been broken into functional

groups as follows:

•  LAN Port A Pin Descriptions

•  LAN Port B Pin Descriptions

•  LAN Port A & B Power and Common Pin Descriptions

•  EtherCAT MII Port & Configuration Strap Pin Descriptions

•  Host Bus Pin Descriptions

•  SPI/SQI Pin Descriptions

•  EtherCAT Distributed Clock Pin Descriptions

•  EtherCAT Digital I/O and GPIO Pin Descriptions

•  EEPROM Pin Descriptions

•  LED & Configuration Strap Pin Descriptions

•  Miscellaneous Pin Descriptions

•  JTAG Pin Descriptions

•  Core and I/O Power Pin Descriptions

TABLE 3-3:          LAN PORT      A  PIN DESCRIPTIONS

   Num      Name                     Symbol          Buffer      Description

   Pins                                              Type

         Port A TP TX/RX                                         Port A Twisted Pair Transmit/Receive Positive

         Positive                                    AIO         Channel 1. See Note 1

   1     Channel 1                   TXPA

         Port A FX TX                              OLVPECL       Port A Fiber Transmit Positive.

         Positive

         Port A TP TX/RX                                         Port A Twisted Pair Transmit/Receive Negative

         Negative                                    AIO         Channel 1. See Note 1.

   1     Channel 1                   TXNA

         Port A FX TX                              OLVPECL       Port A Fiber Transmit Negative.

         Negative

         Port A TP TX/RX                                         Port A Twisted Pair Transmit/Receive Positive

         Positive                                    AIO         Channel 2. See Note 1.

   1     Channel 2                   RXPA

         Port A FX RX                                AI          Port A Fiber Receive Positive.

         Positive

         Port A TP TX/RX                                         Port A Twisted Pair Transmit/Receive Negative

         Negative                                    AIO         Channel 2. See Note 1.

   1     Channel 2                   RXNA

         Port A FX RX                                AI          Port A Fiber Receive Negative.

         Negative

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LAN9252

TABLE  3-3:        LAN  PORT    A PIN DESCRIPTIONS (CONTINUED)

Num         Name                   Symbol  Buffer                         Description

Pins                                       Type

                                                           Port A Fiber Signal Detect. When FX-LOS mode is

                                                           not selected, this pin functions as the Signal Detect

         Port A FX                                         input from the external transceiver. A level above

       Signal Detect               FXSDA   ILVPECL         2 V (typ.) indicates valid signal.

             (SD)

                                                           When FX-LOS mode is selected, the input buffer is

                                                           disabled.

                                                           Port A Fiber Loss of Signal. When FX-LOS mode is

                                                           selected (via fx_los_strap_1), this pin functions as

         Port A FX                                         the Loss of Signal input from the external trans-

       Loss Of Signal              FXLOSA  IS              ceiver. A high indicates LOS while a low indicates

1           (LOS)                          (PU)            valid signal.

                                                           When FX-LOS mode is not selected, the input buffer

                                                           and pull-up are disabled.

                                                           Port A FX-SD Enable. When FX-LOS mode is not

                                                           selected, this strap input selects between FX-SD

                                                           and copper twisted pair mode. A level above 1 V

       Port A FX-SD                                        (typ.) selects FX-SD.

       Enable Strap             FXSDENA    AI

                                                           When FX-LOS mode is selected, the input buffer is

                                                           disabled.

                                                           See Note 2.

Note 1:  In copper mode, either channel 1 or 2 may function as the transmit pair while the other channel functions as

         the receive pair. The pin name symbols for the twisted pair pins apply to a normal connection. If HP Auto-

         MDIX is enabled and a reverse connection is detected or manually selected, the RX and TX pins will be

         swapped internally.

Note 2:  Configuration strap pins are identified by an underlined symbol name. Configuration strap values are

         latched on power-on reset or RST# de-assertion. Refer to Section 7.0, "Configuration Straps," on page 51

         for more information.

Note:    Port A is connected to the EtherCAT port 0 or 2.

TABLE 3-4:         LAN PORT     B  PIN DESCRIPTIONS

Num         Name                   Symbol  Buffer                         Description

Pins                                       Type

      Port B TP TX/RX                                      Port B Twisted Pair Transmit/Receive Positive

         Positive                          AIO             Channel 1. See Note 3

1        Channel 1                 TXPB

       Port B FX TX                        OLVPECL         Port B Fiber Transmit Positive.

         Positive

      Port B TP TX/RX                                      Port B Twisted Pair Transmit/Receive Negative

         Negative                          AIO             Channel 1. See Note 3.

1        Channel 1                 TXNB

       Port B FX TX                        OLVPECL         Port B Fiber Transmit Negative.

         Negative

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                                                                                      LAN9252

TABLE 3-4:        LAN PORT        B  PIN DESCRIPTIONS (CONTINUED)

Num         Name                     Symbol       Buffer                  Description

Pins                                              Type

      Port BTP TX/RX                                       Port B Twisted Pair Transmit/Receive Positive

         Positive                                 AIO      Channel 2. See Note 3.

1        Channel 2                   RXPB

       Port B FX RX                               AI       Port B Fiber Receive Positive.

         Positive

      Port B TP TX/RX                                      Port B Twisted Pair Transmit/Receive Negative

         Negative                                 AIO      Channel 2. See Note 3.

1        Channel 2                   RXNB

       Port B FX RX                               AI       Port B Fiber Receive Negative.

         Negative

                                                           Port B Fiber Signal Detect. When FX-LOS mode is

                                                           not selected, this pin functions as the Signal Detect

         Port B FX                                         input from the external transceiver. A level above

       Signal Detect                 FXSDB        ILVPECL  2 V (typ.) indicates valid signal.

            (SD)

                                                           When FX-LOS mode is selected, the input buffer is

                                                           disabled.

                                                           Port B Fiber Loss of Signal. When FX-LOS mode is

                                                           selected (via fx_los_strap_2), this pin functions as

         Port B FX                                         the Loss of Signal input from the external trans-

       Loss Of Signal                FXLOSB       IS       ceiver. A high indicates LOS while a low indicates

1           (LOS)                                 (PU)     valid signal.

                                                           When FX-LOS mode is not selected, the input buffer

                                                           and pull-up are disabled.

                                                           Port B FX-SD Enable. When FX-LOS mode is not

                                                           selected, this strap input selects between FX-SD

                                                           and copper twisted pair mode. A level above 1 V

       Port B FX-SD                                        (typ.) selects FX-SD.

       Enable Strap               FXSDENB         AI

                                                           When FX-LOS mode is selected, the input buffer is

                                                           disabled.

                                                           See Note 4.

Note 3:  In copper mode, either channel 1 or 2 may function as the transmit pair while the other channel functions as

         the receive pair. The pin name symbols for the twisted pair pins apply to a normal connection. If HP Auto-

         MDIX is enabled and a reverse connection is detected or manually selected, the RX and TX pins will be

         swapped internally.

Note 4:  Configuration strap pins are identified by an underlined symbol name. Configuration strap values are

         latched on power-on reset or RST# de-assertion. Refer to Section 7.0, "Configuration Straps," on page 51

         for more information.

Note:    Port B is connected to EtherCAT port 1.

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TABLE 3-5:  LAN PORT A & B POWER AND COMMON PIN DESCRIPTIONS

Num         Name       Symbol      Buffer                                      Description

Pins                               Type

                                           Used for internal bias circuits. Connect to an exter-

                                           nal 12.1 kΩ, 1% resistor to ground.

1     Bias Reference   RBIAS       AI      Refer to the device reference schematic for connec-

                                           tion information.

                                           Note:        The                    nominal  voltage  is  1.2 V  and   the

                                                        resistor               will     dissipate    approximately

                                                        1 mW of power.

                                           Port A and B FX-LOS Enable. This 3 level strap

                                           input selects between FX-LOS and FX-SD / copper

                                           twisted pair mode.

                                           A level below 1 V (typ.) selects FX-SD / copper

      Port A and B                         twisted pair for ports A and B, further determined by

1     FX-LOS Enable    FXLOSEN     AI      FXSDENA and FXSDENB.

            Strap                          A level of 1.5 V selects FX-LOS for port A and FX-

                                           SD / copper twisted pair for port B, further deter-

                                           mined by FXSDENB.

                                           A level above 2 V (typ.) selects FX-LOS for ports A

                                           and B.

      +3.3 V Port A                        See Note 5.

1     Analog Power     VDD33TXRX1  P

          Supply

      +3.3 V Port B                        See Note 5.

1     Analog Power     VDD33TXRX2  P

          Supply

      +3.3 V Master                        See Note 5.

1         Bias Power   VDD33BIAS   P

          Supply

                                           This pin is supplied from either an external 1.2 V

            Port A                         supply or from the device’s internal regulator via the

1         Transmitter  VDD12TX1    P       PCB. This pin must be tied to the VDD12TX2 pin for

      +1.2 V Power                         proper operation.

          Supply

                                           See Note 5.

                                           This pin is supplied from either an external 1.2 V

            Port B                         supply or from the device’s internal regulator via the

1         Transmitter  VDD12TX2    P       PCB. This pin must be tied to the VDD12TX1 pin for

      +1.2 V Power                         proper operation.

          Supply

                                           See Note 5.

Note  5:  Refer to Section 4.0, "Power Connections," on page 29, the device reference schematics, and the device

          LANCheck schematic checklist for additional connection information.

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TABLE 3-6:  ETHERCAT MII PORT & CONFIGURATION STRAP PIN DESCRIPTIONS

Num         Name                  Symbol         Buffer                      Description

Pins                                             Type

1     25 MHz Clock                MII_CLK25      VO12     This pin is a free-running 25 MHz clock that can be

                                                 Note 6   used as the clock input to the PHY.

4     Receive Data                MII_RXD[3:0]   VIS      These pins are the receive data from the external

         MII Port                                (PD)     PHY.

1     Receive Data                MII_RXDV       VIS      This pin is the receive data valid signal from the

      Valid MII Port                             (PD)     external PHY.

1     Receive Error               MII_RXER       VIS      This pin is the receive error signal from the external

         MII Port                                (PD)     PHY.

1     Receive Clock               MII_RXCLK      VIS      This pin is the receive clock from the external PHY.

         MII Port                                (PD)

      Transmit Data               MII_TXD[3:0]   VO8      These pins are the transmit data to the external

         MII Port                                         PHY.

4        MII Transmit                                     These straps configure the value of the external MII

         Timing Shift                            VIS      Bus TX timing shift hard-strap. See Note 8.

      Configuration               TX_SHIFT[1:0]  (PU)

            Strap                                Note 7   TX_SHIFT[1] is on MII_TXD[3] and TX_SHIFT[0]

                                                          is on MII_TXD[2].

1     Transmit Data               MII_TXEN       VO8      This pin is the transmit data enable signal to the

      Enable MII Port                                     external PHY.

         Link Status                                      This pin is the provided by the PHY to indicate that a

1        MII Port                 MII_LINK       VIS      100 Mbit/s Full Duplex link is established. The polar-

                                                          ity is configurable via the link_pol_strap_mii strap.

1        SMI Clock                MII_MDC        VO8      This pin is the serial management clock to the exter-

                                                          nal PHY.

                                                          This pin is the serial management interface data

                                                          input/output to the external PHY.

1        SMI Data                 MII_MDIO       VIS/VO8  Note:     An external pull-up is required to ensure

                                                                    that the non-driven state of the MDIO

                                                                    signal is a logic one.

Note 6:  A series terminating resistor is recommended for the best PCB signal integrity.

Note 7:  An external supplemental pull-up may be needed, depending upon the input current loading of the external

         MAC/PHY device.

Note 8:  Configuration strap pins are identified by an underlined symbol name. Configuration strap values are

         latched on power-on reset or RST# de-assertion. Refer to Section 7.0, "Configuration Straps," on page 51

         for more information.

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TABLE  3-7:  HOST     BUS  PIN DESCRIPTIONS

Num    Name                Symbol            Buffer                    Description

Pins                                         Type

                                                     This pin is the host bus read strobe.

             Read          RD                VIS     Normally active low, the polarity can be changed via

                                                     the HBI Read, Read/Write Polarity bit of the PDI

                                                     Configuration Register (HBI Modes).

1                                                    This pin is the host bus direction control. Used in

                                                     conjunction with the ENB pin, it indicates a read or

                                                     write operation.

       Read or Write       RD_WR             VIS     The normal polarity is read when 1, write when 0 (R/

                                                     nW) but can be changed via the HBI Read, Read/

                                                     Write Polarity bit of the PDI Configuration Register

                                                     (HBI Modes).

                                                     This pin is the host bus write strobe.

             Write         WR                VIS     Normally active low, the polarity can be changed via

                                                     the HBI Write, Enable Polarity bit of the PDI Config-

                                                     uration Register (HBI Modes).

1                                                    This pin is the host bus data enable strobe. Used in

                                                     conjunction with the RD_WR pin it indicates the

                                                     data phase of the operation.

       Enable              ENB               VIS

                                                     Normally active low, the polarity can be changed via

                                                     the HBI Write, Enable Polarity bit of the PDI Config-

                                                     uration Register (HBI Modes).

                                                     This pin is the host bus chip select and indicates

                                                     that the device is selected for the current transfer.

1      Chip Select         CS                VIS     Normally active low, the polarity can be changed via

                                                     the HBI Chip Select Polarity bit of the PDI Configu-

                                                     ration Register (HBI Modes).

                                                     These pins provide the address for non-multiplexed

5      Address             A[4:0]            VIS     address mode.

                                                     In 16-bit data mode, bit 0 is not used.

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TABLE 3-7:        HOST  BUS       PIN DESCRIPTIONS (CONTINUED)

Num         Name                  Symbol    Buffer                          Description

Pins                                        Type

                                                     These pins are the host bus data bus for non-multi-

                                                     plexed address mode.

            Data                  D[15:0]   VIS/VO8

                                                     In 8-bit data mode, bits 15-8 are not used and their

                                                     input and output drivers are disabled.

                                                     These pins are the host bus address / data bus for

                                                     multiplexed address mode.

16                                                   Bits 15-8 provide the upper byte of address for sin-

                                                     gle phase multiplexed address mode.

      Address & Data              AD[15:0]  VIS/VO8  Bits 7-0 provide the lower byte of address for single

                                                     phase multiplexed address mode and both bytes of

                                                     address for dual phase multiplexed address mode.

                                                     In 8-bit data dual phase multiplexed address mode,

                                                     bits 15-8 are not used and their input and output

                                                     drivers are disabled.

                                                     This pin indicates the address phase for multiplexed

                                                     address modes. It is used to load the higher

                                                     address byte in dual phase multiplexed address

      Address Latch                                  mode.

1     Enable High                 ALEHI     VIS

                                                     Normally active low (address saved on rising edge),

                                                     the polarity can be changed via the HBI ALE Polar-

                                                     ity bit of the PDI Configuration Register (HBI

                                                     Modes).

                                                     This pin indicates the address phase for multiplexed

                                                     address modes. It is used to load both address

                                                     bytes in single phase multiplexed address mode

                                                     and the lower address byte in dual phase multi-

1     Address Latch               ALELO     VIS      plexed address mode.

      Enable Low

                                                     Normally active low (address saved on rising edge),

                                                     the polarity can be changed via the HBI ALE Polar-

                                                     ity bit of the PDI Configuration Register (HBI

                                                     Modes).

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TABLE 3-8:   SPI/SQI PIN DESCRIPTIONS

Num         Name                  Symbol              Buffer                            Description

Pins                                                  Type

                                                                        This pin is the SPI/SQI slave chip select input.

1     SPI/SQI Slave               SCS#                VIS               When low, the SPI/SQI slave is selected for SPI/SQI

          Chip Select                                 (PU)              transfers. When high, the SPI/SQI serial data out-

                                                                        put(s) is(are) 3-stated.

1     SPI/SQI Slave               SCK                 VIS               This pin is the SPI/SQI slave serial clock input.

      Serial Clock                                    (PU)

      SPI/SQI Slave                                   VIS/VO8           These pins are the SPI/SQI slave data input and

          Serial Data             SIO[3:0]            (PU)              output for multiple bit I/O.

      Input/Output

4     SPI Slave Serial            SI                  VIS               This pin is the SPI slave serial data input. SI is

          Data Input                                  (PU)              shared with the SIO0 pin.

      SPI Slave Serial                                VO8               This pin is the SPI slave serial data output. SO is

      Data Output                 SO                  (PU)              shared with the SIO1 pin.

                                                      Note 9

Note  9:  Although this  pin  is  an output for  SPI  instructions, it  includes a pull-up since it is also SIO bit 1.

TABLE 3-9:   ETHERCAT DISTRIBUTED CLOCK PIN DESCRIPTIONS

Num         Name                  Symbol              Buffer                            Description

Pins                                                  Type

            Sync                  SYNC[1]             VO8               These pins are the Distributed Clock Sync (OUT) or
                                                                        Latch (IN) signals. The direction is bitwise
                                  SYNC[0]                               configurable.

2                                 LATCH[1]                              Note:  These    signals           are    not     driven  (high

            Latch                 LATCH[0]            VIS                      impedance)                 until  the     EEPROM  is

                                                                               loaded.

TABLE 3-10:  ETHERCAT             DIGITAL I/O    AND  GPIO PIN          DESCRIPTIONS

Num         Name                  Symbol              Buffer                            Description

Pins                                                  Type

                                                                        These pins are the general purpose inputs and are

          General                 GPI[15:0]           VIS               directly mapped into the General Purpose Inputs

      Purpose Input                                                     Register. Consistency of the general purpose

                                                                        inputs is not provided.

16                                                                      These pins are the general purpose outputs and

                                                                        reflect the values of the General Purpose Outputs

          General                 GPO[15:0]           VO8               Register without watchdog protection.

      Purpose Output                                                    Note:  These    signals           are    not     driven  (high

                                                                               impedance)                 until  the     EEPROM  is

                                                                               loaded.

                                                                        These pins are the input/output or bidirectional data.

16        Digital I/O             DIGIO[15:0]         VIS/VO8           Note:  These    signals           are    not     driven  (high

                                                                               impedance)                 until  the     EEPROM  is

                                                                               loaded.

                                                                        This pin indicates that the outputs are valid and can

1     Output Valid                OUTVALID            VO8               be captured into external registers.

                                                                        Note:  The     signal         is  not    driven  (high   imped-

                                                                               ance) until the EEPROM is loaded.

DS00001909A-page 24                                                                                2015 Microchip Technology Inc.
                                                                                           LAN9252

TABLE  3-10:  ETHERCAT            DIGITAL I/O  AND  GPIO PIN  DESCRIPTIONS (CONTINUED)

Num    Name                       Symbol            Buffer                Description

Pins                                                Type

                                                              This pin is the external data latch signal. The input

1      Latch In                   LATCH_IN          VIS       data is sampled each time a rising edge of

                                                              LATCH_IN is recognized.

                                                              This pin is the SyncManager Watchdog Trigger out-

1      Watchdog                   WD_TRIG           VO8       put.

       Trigger                                                Note:  The  signal       is  not  driven  (high  imped-

                                                                     ance) until the EEPROM is loaded.

                                                              This pin is the SyncManager Watchdog State out-

1      Watchdog                   WD_STATE          VO8       put. A 0 indicates the watchdog has expired.

       State                                                  Note:  The  signal       is  not  driven  (high  imped-

                                                                     ance) until the EEPROM is loaded.

                                                              This pin is the Start of Frame output and indicates

1      Start of Frame             SOF               VO8       the start of an Ethernet/EtherCAT frame.

                                                              Note:  The  signal       is  not  driven  (high  imped-

                                                                     ance) until the EEPROM is loaded.

                                                              This pin is the End of Frame output and indicates

1      End of Frame               EOF               VO8       the end of an Ethernet/EtherCAT frame.

                                                              Note:  The  signal       is  not  driven  (high  imped-

                                                                     ance) until the EEPROM is loaded.

1      Output Enable              OE_EXT            VIS       This pin is the Output Enable input. When low, it

                                                              clears the output data.

TABLE  3-11:  EEPROM              PIN DESCRIPTIONS

Num    Name                       Symbol            Buffer                Description

Pins                                                Type

                                                              When the device is accessing an external EEPROM
                                                              this pin is the I2C serial data input/open-drain out-
       EEPROM I2C
                                                              put.
1      Serial Data                EESDA             VIS/VOD8

       Input/Output                                           Note:  This pin must be pulled-up by an exter-

                                                                     nal resistor at all times.

                                                              When the device is accessing an external EEPROM
                                                              this pin is the I2C clock open-drain output.
1      EEPROM I2C                                   VOD8
                                  EESCL
       Serial Clock                                           Note:  This pin must be pulled-up by an exter-

                                                                     nal resistor at all times.

 2015 Microchip Technology Inc.                                                                DS00001909A-page 25
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TABLE 3-12:  LED &     CONFIGURATION  STRAP PIN  DESCRIPTIONS

Num   Name             Symbol         Buffer                         Description

Pins                                  Type

                                                 This pin is the Link/Activity LED output (off=no link,

                                                 on=link without activity, blinking=link and activity) for

                                                 port 2.

      Link/Activity    LINKACTLED2    VOD12/     This pin is configured to be an open-drain/open-

      LED Port 2                      VOS12      source output. The choice of open-drain vs. open-

1                                                source as well as the polarity of this pin depends

                                                 upon the strap value sampled at reset.

                                                 Note:        Refer  to  Section  12.10,  "LEDs,"           on

                                                              page 208 to additional information.

      MII Port                                   This strap configures the polarity of the MII_LINK

      Link Polarity    MII_LINKPOL    VIS        pin by setting the value of link_pol_strap_mii. See

      Configuration                   (PU)       Note 10.

      Strap

                                                 This pin is the Run LED output and is controlled by

                                                 the AL Status Register.

                                      VOD12/     This pin is configured to be open-drain/open-source

      Run LED          RUNLED         VOS12      output. The choice of open-drain vs. open-source as

                                                 well as the polarity of this pin depends upon the

                                                 strap value sampled at reset.

1                                                Note:        Refer  to  Section  12.10,  "LEDs,"           on

                                                              page 208 to additional information.

                                                 This strap configures the value of the EEPROM
                                                 size hard-strap. See Note 10.

      EEPROM Size                     VIS        A low selects 1K bits (128 x 8) through 16K bits (2K

      Configuration    E2PSIZE        (PU)       x 8).

      Strap

                                                 A high selects 32K bits (4K x 8) through 4Mbits

                                                 (512K x 8).

                                                 This pin is the Link/Activity LED output (off=no link,

                                                 on=link without activity, blinking=link and activity) for

                                                 port 1.

      Link / Activity  LINKACTLED1    VOD12/     This pin is configured to be open-drain/open-source

      LED Port 1                      VOS12      output. The choice of open-drain vs. open-source as

1                                                well as the polarity of this pin depends upon the

                                                 strap value sampled at reset.

                                                 Note:        Refer  to  Section  12.10,  "LEDs,"           on

                                                              page 208 to additional information.

      Chip Mode                       VIS        This strap, along with CHIP_MODE0, configures
                                                 the value of the Chip Mode hard-strap. See
      Configuration    CHIP_MODE1     (PU)       Note 10.

      Strap 1

DS00001909A-page 26                                                       2015 Microchip Technology Inc.
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TABLE 3-12:  LED & CONFIGURATION STRAP PIN DESCRIPTIONS (CONTINUED)

Num   Name                        Symbol       Buffer                              Description

Pins                                           Type

                                                            This pin is the Link/Activity LED output (off=no link,

                                                            on=link without activity, blinking=link and activity) for

                                                            port 0.

      Link / Activity             LINKACTLED0  VOD12/       This pin is configured to be open-drain/open-source

      LED Port 0                               VOS12        output. The choice of open-drain vs. open-source as

1                                                           well as the polarity of this pin depends upon the

                                                            strap value sampled at reset.

                                                            Note:     Refer  to       Section   12.10,  "LEDs,"        on

                                                                      page 208 to additional information.

      Chip Mode                                VIS          This strap, along with CHIP_MODE1, configures
                                                            the value of the Chip Mode hard-strap. See
      Configuration               CHIP_MODE0   (PU)         Note 10.

      Strap 0

Note  10: Configuration strap pins are identified by an underlined symbol name. Configuration strap values are

      latched on power-on reset or RST# de-assertion. Refer to Section 7.0, "Configuration Straps," on page 51

      for more information.

TABLE 3-13:  MISCELLANEOUS PIN                DESCRIPTIONS

Num   Name                        Symbol       Buffer                              Description

Pins                                           Type

                                                            Interrupt request output. The polarity, source and

                                                            buffer type of this signal is programmable via the

1     Interrupt Output            IRQ          VO8/VOD8     Interrupt Configuration Register (IRQ_CFG). For

                                                            more information, refer to Section 8.0, "System

                                                            Interrupts," on page 53.

                                                            As an input, this active low signal allows external

                                                            hardware to reset the device. The device also con-

                                                            tains an internal power-on reset circuit. Thus this

                                                            signal may be left unconnected if an external hard-

                                                            ware reset is not needed. When used this signal

      System Reset                             VIS/VOD8     must adhere to the reset timing requirements as

1     Input                       RST#         (PU)         detailed in the Section 18.0, "Operational Character-

                                                            istics," on page 307.

                                                            As an output, this signal is driven low during POR or

                                                            in response to an EtherCAT reset command

                                                            sequence from the Master Controller or Host inter-

                                                            face.

1     Regulator                   REG_EN       AI           When tied to 3.3 V, the internal 1.2 V regulators are

      Enable                                                enabled.

1     Test Mode                   TESTMODE     VIS          This pin must be tied to VSS for proper operation.

                                               (PD)

                                                            External 25 MHz crystal input. This signal can also

1     Crystal Input               OSCI         ICLK         be driven by a single-ended clock oscillator. When

                                                            this method is used, OSCO should be left uncon-

                                                            nected.

1     Crystal Output              OSCO         OCLK         External 25 MHz crystal output.

1     Crystal +1.2 V              OSCVDD12     P            Supplied by the on-chip regulator unless configured

      Power Supply                                          for regulator off mode via REG_EN.

1     Crystal Ground              OSCVSS       P            Crystal ground.

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TABLE  3-14:  JTAG      PIN  DESCRIPTIONS

Num       Name               Symbol        Buffer                              Description

Pins                                       Type

1         JTAG Test          TMS           VIS     JTAG test mode select

       Mux Select

1         JTAG Test          TCK           VIS     JTAG test clock

          Clock

1         JTAG Test          TDI           VIS     JTAG data input

       Data Input

1         JTAG Test          TDO           VO12    JTAG data output

       Data Output

TABLE 3-15:   CORE AND I/O POWER PIN DESCRIPTIONS

Num       Name               Symbol        Buffer                              Description

Pins                                       Type

          Regulator                                +3.3 V power supply for internal regulators. See

1      +3.3 V Power          VDD33         P       Note 11.

          Supply                                   Note:     +3.3 V must be supplied to this pin even

                                                             if the internal regulators are disabled.

      +1.8 V to +3.3 V                             +1.8 V to +3.3 V variable I/O power. See Note 11.

5      Variable I/O          VDDIO         P

          Power

                                                   Supplied by the on-chip regulator unless configured

       +1.2 V Digital                              for regulator off mode via REG_EN.

3      Core Power            VDDCR         P

          Supply                                   1 µF and 470 pF decoupling capacitors in parallel to

                                                   ground should be used on pin 6. See Note 11.

1         Ground             VSS           P       Common ground. This exposed pad must be con-

pad                                                nected to the ground plane with a via array.

Note 11:  Refer to Section 4.0, "Power Connections," on page 29, the device reference schematic, and the device

          LANCheck schematic checklist for additional connection information.

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4.0  POWER CONNECTIONS

Figure 4-1 and Figure 4-2 illustrate the device power connections for regulator enabled and disabled cases, respec-

tively. Refer to the device reference schematic and the device LANCheck schematic checklist for additional information.

Section 4.1 provides additional information on the devices internal voltage regulators.

FIGURE 4-1:         POWER CONNECTIONS - REGULATORS ENABLED

                    +1.8 V to

                    +3.3 V

                                  VDDIO                  IO Pads                         VDDCR

                                  VDDIO                                                  VDDCR

                                  VDDIO

                                  VDDIO

                                  VDDIO                  Core Logic &

                                                         PHY digital

                    +3.3 V

                                                 Internal 1.2 V Core

                                  VDD33          +3.3 V  Regulator     +1.2 V            VDDCR

                                                 (IN)                  (OUT)             (Pin 6)

                                                 enable                                            470 pF  1.0 µF

                                  REG_EN                                                                   0.1  ESR

                                                 Internal 1.2 V Oscillator

                    +3.3 V                       +3.3 V  Regulator     +1.2 V            OSCVDD12

                                                 (IN)                  (OUT)

                                                 enable  VSS

                                                       Crystal Oscillator

                                                         VSS

To PHY1                                                                                  OSCVSS

Magnetics

(or separate 2.5V)                VDD33TXRX1           Ethernet PHY 1                    VDD12TX1

                                                         Analog

                                  VDD33BIAS            Ethernet Master

                                                         Bias

To PHY2
Magnetics

(or separate 2.5V)                VDD33TXRX2           Ethernet PHY 2                    VDD12TX2

                                                         Analog

                                  VSS

                                  (exposed pad)          PLL

                                         Note: Bypass and bulk caps as needed for PCB

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FIGURE 4-2:          POWER CONNECTIONS - REGULATORS DISABLED

                                                                                                        +1.2 V

                     +1.8 V to

                     +3.3 V

                                VDDIO                          IO Pads                    VDDCR

                                VDDIO                                                     VDDCR

                                VDDIO

                                VDDIO

                                VDDIO                          Core Logic &

                                                               PHY digital

                     +3.3 V

                                                       Internal 1.2 V Core

                                VDD33                  +3.3 V  Regulator     +1.2 V       VDDCR

                                                       (IN)                  (OUT)             (Pin 6)

                                                       enable

                                REG_EN

                                                       Internal 1.2 V Oscillator

                     +3.3 V                            +3.3 V  Regulator     +1.2 V       OSCVDD12

                                                       (IN)                  (OUT)

                                                       enable  VSS

                                                             Crystal Oscillator

                                                               VSS

To PHY1                                                                                   OSCVSS

Magnetics

(or separate 2.5V)              VDD33TXRX1                   Ethernet PHY 1               VDD12TX1

                                                               Analog

                                VDD33BIAS                    Ethernet Master

                                                               Bias

To PHY2
Magnetics

(or separate 2.5V)              VDD33TXRX2                   Ethernet PHY 2               VDD12TX2

                                                               Analog

                                VSS

                                (exposed pad)                  PLL

                                       Note:   Bypass  and bulk caps as needed       for  PCB

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4.1        Internal Voltage Regulators

The device contains two internal 1.2 V regulators:

•  1.2 V Core Regulator

•  1.2 V Crystal Oscillator Regulator

4.1.1      1.2 V CORE REGULATOR

The core regulator supplies 1.2 V volts to the main core digital logic, the I/O pads, and the PHYs’ digital logic and can

be used to supply the 1.2 V power to the PHY analog sections (via an external connection).

When the REG_EN input pin is connected to 3.3 V, the core regulator is enabled and receives 3.3 V on the VDD33 pin.

A 1.0 uF 0.1  ESR capacitor must be connected to the VDDCR pin associated with the regulator.

When the REG_EN input pin is connected to VSS, the core regulator is disabled. However, 3.3 V must still be supplied

to the VDD33 pin. The 1.2 V core voltage must then be externally input into the VDDCR pins.

4.1.2      1.2 V CRYSTAL OSCILLATOR REGULATOR

The crystal oscillator regulator supplies 1.2 V volts to the crystal oscillator. When the REG_EN input pin is connected to

3.3 V, the crystal oscillator regulator is enabled and receives 3.3 V on the VDD33 pin. An external capacitor is not

required.

When the REG_EN input pin is connected to VSS, the crystal oscillator regulator is disabled. However, 3.3 V must still

be supplied to the VDD33 pin. The 1.2 V crystal oscillator voltage must then be externally input into the OSCVDD12 pin.

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5.0       REGISTER MAP

This chapter details the device register map and summarizes the various directly addressable System Control and Sta-

tus Registers (CSRs). Detailed descriptions of the System CSRs are provided in the chapters corresponding to their

function. Additional indirectly addressable registers are available in the various sub-blocks of the device. These regis-

ters are also detailed in their corresponding chapters.

Directly Addressable Registers

•  Section 12.13, "EtherCAT CSR and Process Data RAM Access Registers (Directly Addressable)," on page 214

•  Section 5.1, "System Control and Status Registers," on page 34

Indirectly Addressable Registers

•  Section 11.2.16, "PHY Registers," on page 142

•  Section 12.14, "EtherCAT Core CSR Registers (Indirectly Addressable)," on page 223

Figure 5-1 contains an overall base register memory map of the device. This memory map is not drawn to scale, and

should be used for general reference only. Table 5-1 provides a summary of all directly addressable CSRs and their

corresponding addresses.

   Note:  Register bit type definitions are provided in Section 1.3, "Register Nomenclature," on page 7.

          Not all device registers are memory mapped or directly addressable. For details on the accessibility of the

          various device registers, refer the register sub-sections listed above.

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FIGURE 5-1:       REGISTER         ADDRESS  MAP

                                   3FFh

                                   318h

                                   314h

                                                 EtherCAT

                                   300h

                                   0FCh

                                                 Test

                                   0E0h

                                   09Ch

                                            GP Timer and Free Run Counter

                                   08Ch

                                   05Ch          Interrupts

                                   054h

                                   03Ch

                                            EtherCAT Process RAM Write FIFO

                                   020h

                                   01Ch

                                            EtherCAT Process RAM Read FIFO

                                   000h

                                            Note: Not all registers are shown

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5.1       System Control and Status Registers

The System CSRs are directly addressable memory mapped registers with a base address offset range of 050h to 314h.

These registers are addressable by the Host via the Host Bus Interface (HBI) or SPI/SQI. For more information on the

various device modes and their corresponding address configurations, see Section 2.0, "General Description," on

page 8.

Table 5-1 lists the System CSRs and their corresponding addresses in order. All system CSRs are reset to their default

value on the assertion of a chip-level reset.

The System CSRs can be divided into the following sub-categories. Each of these sub-categories is located in the cor-

responding chapter and contains the System CSR descriptions of the associated registers. The register descriptions

are categorized as follows:

•  Section 6.2.3, "Reset Registers," on page 42

•  Section 6.3.5, "Power Management Registers," on page 47

•  Section 8.3, "Interrupt Registers," on page 56

•  Section 12.13, "EtherCAT CSR and Process Data RAM Access Registers (Directly Addressable)," on page 214

•  Section 16.1, "Miscellaneous System Configuration & Status Registers," on page 301

   Note:   Unlisted registers are reserved for future use.

TABLE 5-1:    SYSTEM CONTROL AND STATUS REGISTERS

   Address                                         Register Name (Symbol)

   000h-01Ch  EtherCAT Process RAM Read Data FIFO (ECAT_PRAM_RD_DATA)

   020h-03Ch  EtherCAT Process RAM Write Data FIFO (ECAT_PRAM_WR_DATA)

     050h     Chip ID and Revision (ID_REV)

     054h     Interrupt Configuration Register (IRQ_CFG)

     058h     Interrupt Status Register (INT_STS)

     05Ch     Interrupt Enable Register (INT_EN)

     064h     Byte Order Test Register (BYTE_TEST)

     074h     Hardware Configuration Register (HW_CFG)

     084h     Power Management Control Register (PMT_CTRL)

     08Ch     General Purpose Timer Configuration Register (GPT_CFG)

     090h     General Purpose Timer Count Register (GPT_CNT)

     09Ch     Free Running 25MHz Counter Register (FREE_RUN)

                                                   Reset Register

     1F8h     Reset Control Register (RESET_CTL)

                                                   EtherCAT Registers

     300h     EtherCAT CSR Interface Data Register (ECAT_CSR_DATA)

     304h     EtherCAT CSR Interface Command Register (ECAT_CSR_CMD)

     308h     EtherCAT Process RAM Read Address and Length Register (ECAT_PRAM_RD_ADDR_LEN)

     30Ch     EtherCAT Process RAM Read Command Register (ECAT_PRAM_RD_CMD)

     310h     EtherCAT Process RAM Write Address and Length Register (ECAT_PRAM_WR_ADDR_LEN)

     314h     EtherCAT Process RAM Write Command Register (ECAT_PRAM_WR_CMD)

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5.2    Special Restrictions on Back-to-Back Cycles

5.2.1  BACK-TO-BACK WRITE-READ CYCLES

It is important to note that there are specific restrictions on the timing of back-to-back host write-read operations. These

restrictions concern reading registers after any write cycle that may affect the register. In all cases there is a delay

between writing to a register and the new value becoming available to be read. In other cases, there is a delay between

writing to a register and the subsequent side effect on other registers.

In order to prevent the host from reading stale data after a write operation, minimum wait periods have been established.

These periods are specified in Table 5-2. The host processor is required to wait the specified period of time after writing

to the indicated register before reading the resource specified in the table. Note that the required wait period is depen-

dent upon the register being read after the write.

Performing “dummy” reads of the Byte Order Test Register (BYTE_TEST) register is a convenient way to guarantee that

the minimum write-to-read timing restriction is met. Table 5-2 shows the number of dummy reads that are required

before reading the register indicated. The number of BYTE_TEST reads in this table is based on the minimum cycle

timing of 45ns. For microprocessors with slower busses the number of reads may be reduced as long as the total time

is equal to, or greater than the time specified in the table. Note that dummy reads of the BYTE_TEST register are not

required as long as the minimum time period is met.

Note that depending on the host interface mode in use, the basic host interface cycle may naturally provide sufficient

time between writes and read. It is required of the system design and register access mechanisms to ensure the proper

timing. For example, a write and read to the same register may occur faster than a write and read to different registers.

For 8 and 16-bit write cycles, the wait time for the back-to-back write-read operation applies only to the writing of the

last BYTE or WORD of the register, which completes a single DWORD transfer.

For Indexed Address mode HBI operation, the wait time for the back-to-back write-read operation applies only to access

to the internal registers and FIFOs. It does not apply to the Host Bus Interface Index Registers or the Host Bus Interface

Configuration Register.

TABLE 5-2:  READ AFTER WRITE TIMING RULES

                                  wait for this many  or Perform this many

       After Writing...           nanoseconds...      Reads of BYTE_TEST…      before reading...

                                                      (assuming Tcyc of 45ns)

       any register               45                                      1    the same register

                                                                               or any other register affected

                                                                               by the write

Interrupt Configuration Regis-    60                                      2    Interrupt Configuration Regis-

       ter (IRQ_CFG)                                                           ter (IRQ_CFG)

     Interrupt Enable Register    90                                      2    Interrupt Configuration Regis-

       (INT_EN)                                                                ter (IRQ_CFG)

                                  60                                      2    Interrupt Status Register

                                                                               (INT_STS)

     Interrupt Status Register    180                                     4    Interrupt Configuration Regis-

       (INT_STS)                                                               ter (IRQ_CFG)

                                  170                                     4    Interrupt Status Register

                                                                               (INT_STS)

Power Management Control          165                                     4    Power Management Control

       Register (PMT_CTRL)                                                     Register (PMT_CTRL)

                                  170                                     4    Interrupt Configuration Regis-

                                                                               ter (IRQ_CFG)

                                  160                                     4    Interrupt Status Register

                                                                               (INT_STS)

 2015 Microchip Technology Inc.                                               DS00001909A-page 35
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TABLE 5-2:  READ AFTER WRITE TIMING RULES (CONTINUED)

                                 wait for this many   or Perform this many

       After Writing...          nanoseconds...       Reads of BYTE_TEST…                    before reading...

                                                      (assuming Tcyc of 45ns)

General Purpose Timer Con-       55                   2                                      General Purpose Timer Con-

       figuration Register                                                                   figuration Register

       (GPT_CFG)                                                                                      (GPT_CFG)

                                 170                  4                                      General Purpose Timer Count

                                                                                             Register (GPT_CNT)

EtherCAT Process RAM Write       50                   2                                      EtherCAT Process RAM Write

       Data FIFO                                                                             Command Register

(ECAT_PRAM_WR_DATA)                                                                          (ECAT_PRAM_WR_CMD)

5.2.2  BACK-TO-BACK READ CYCLES

There are also restrictions on specific back-to-back host read operations. These restrictions concern reading specific

registers after reading a resource that has side effects. In many cases there is a delay between reading the device, and

the subsequent indication of the expected change in the control and status register values.

In order to prevent the host from reading stale data on back-to-back reads, minimum wait periods have been estab-

lished. These periods are specified in Table 5-3. The host processor is required to wait the specified period of time

between read operations of specific combinations of resources. The wait period is dependent upon the combination of

registers being read.

Performing “dummy” reads of the Byte Order Test Register (BYTE_TEST) register is a convenient way to guarantee that

the minimum wait time restriction is met. Table 5-3 below also shows the number of dummy reads that are required for

back-to-back read operations. The number of BYTE_TEST reads in this table is based on the minimum timing for Tcyc
(45ns). For microprocessors with slower busses the number of reads may be reduced as long as the total time is equal

to, or greater than the time specified in the table. Dummy reads of the BYTE_TEST register are not required as long as

the minimum time period is met.

Note that depending on the host interface mode in use, the basic host interface cycle may naturally provide sufficient

time between reads. It is required of the system design and register access mechanisms to ensure the proper timing.

For example, multiple reads to the same register may occur faster than reads to different registers.

For 8 and 16-bit read cycles, the wait time for the back-to-back read operation is required only after the reading of the

last BYTE or WORD of the register, which completes a single DWORD transfer. There is no wait requirement between

the BYTE or WORD accesses within the DWORD transfer.

TABLE 5-3:  READ AFTER READ TIMING RULES

                                 wait for this many   or Perform this many

       After reading...          nanoseconds...       Reads of BYTE_TEST…                    before reading...

                                                      (assuming Tcyc of 45ns)

EtherCAT Process RAM Read        50                   2                                      EtherCAT Process RAM Read

       Data FIFO                                                                             Command Register

(ECAT_PRAM_RD_DATA)                                                                          (ECAT_PRAM_RD_CMD)

DS00001909A-page 36                                                                           2015 Microchip Technology Inc.
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6.0       CLOCKS, RESETS, AND POWER MANAGEMENT

6.1       Clocks

The device provides generation of all system clocks as required by the various sub-modules of the device. The clocking

sub-system is comprised of the following:

•  Crystal Oscillator

•  PHY PLL

6.1.1       CRYSTAL OSCILLATOR

The device requires a fixed-frequency 25 MHz clock source for use by the internal clock oscillator and PLL. This is typ-

ically provided by attaching a 25 MHz crystal to the OSCI and OSCO pins as specified in Section 18.7, "Clock Circuit,"

on page 320. Optionally, this clock can be provided by driving the OSCI input pin with a single-ended 25 MHz clock

source. If a single-ended source is selected, the clock input must run continuously for normal device operation. Power

savings modes allow for the oscillator or external clock input to be halted.

The crystal oscillator can be disabled as describe in Section 6.3.4, "Chip Level Power Management," on page 45.

For system level verification, the crystal oscillator output can be enabled onto the IRQ pin. See Section 8.2.7, "Clock

Output Test Mode," on page 56.

Power for the crystal oscillator is provided by a dedicated regulator or separate input pin. See Section 4.1.2, "1.2 V Crys-

tal Oscillator Regulator," on page 31.

   Note:    Crystal specifications are provided in Table 18-12, “Crystal Specifications,” on page 320.

6.1.2       PHY PLL

The PHY module receives the 25 MHz reference clock and, in addition to its internal clock usage, outputs a main system

clock that is used to derive device sub-system clocks.

The PHY PLL can be disabled as describe in Section 6.3.4, "Chip Level Power Management," on page 45. The PHY

PLL will be disabled only when requested and if the PHY ports are in a power down mode.

Power for PHY PLL is provided by an external input pin, usually sourced by the device’s 1.2V core regulator. See Section

4.0, "Power Connections," on page 29.

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6.2         Resets

The device provides multiple hardware and software reset sources, which allow varying levels of the device to be reset.

All resets can be categorized into three reset types as described in the following sections:

•  Chip-Level Resets

   -  Power-On Reset (POR)

   -  RST# Pin Reset

   -  EtherCAT System Reset

•  Multi-Module Resets

   -  DIGITAL RESET (DIGITAL_RST)

•  Single-Module Resets

   -  Port A PHY Reset

   -  Port B PHY Reset

   -  EtherCAT Controller Reset

The device supports the use of configuration straps to allow automatic custom configurations of various device param-

eters. These configuration strap values are set upon de-assertion of all chip-level resets and can be used to easily set

the default parameters of the chip at power-on or pin (RST#) reset. Refer to Section 6.3, "Power Management," on

page 43 for detailed information on the usage of these straps.

Table 6-1 summarizes the effect of the various reset sources on the device. Refer to the following sections for detailed

information on each of these reset types.

TABLE 6-1:          RESET SOURCES AND AFFECTED DEVICE FUNCTIONALITY

            Module/                               POR                     RST#          EtherCAT      Digital  EtherCAT

            Functionality                                                 Pin           System Reset  Reset    Module Reset

25 MHz Oscillator                                 (1)

Voltage Regulators                                (2)

EtherCAT Core                                     X                       X             X             X        X

PHY A                                             X                       X             X

PHY B                                             X                       X             X

PHY Common                                        (3)

   Voltage Supervision                            (3)

   PLL                                            (3)

SPI/SQI Slave                                     X                       X             X             X

Host Bus Interface                                X                       X             X             X

Power Management                                  X                       X             X             X

General Purpose Timer                             X                       X             X             X

Free Running Counter                              X                       X             X             X

System CSR                                        X                       X             X             X

Config. Straps Latched                            YES                     YES           YES           NO(4)

EEPROM Loader Run                                 YES                     YES           YES           YES      YES

Tristate Output Pins(5)                           YES                     YES           YES

RST# Pin Driven Low                               YES                                   YES

Note    1:  POR is performed by the XTAL voltage regulator, not  at  the  system level

        2:  POR is performed internal to the voltage regulators

        3:  POR is performed internal to the PHY

        4:  Strap inputs are not re-latched

        5:  Only those output pins that are used for straps

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6.2.1        CHIP-LEVEL RESETS

A chip-level reset event activates all internal resets, effectively resetting the entire device. A chip-level reset is initiated

by assertion of any of the following input events:

•  Power-On Reset (POR)

•  RST# Pin Reset

•  EtherCAT System Reset

Chip-level reset/configuration completion can be determined by first polling the Byte Order Test Register (BYTE_TEST).

The returned data will be invalid until the Host interface resets are complete. Once the returned data is the correct byte

ordering value, the Host interface resets have completed.

The completion of the entire chip-level reset must be determined by polling the READY bit of the Hardware Configura-

tion Register (HW_CFG) or Power Management Control Register (PMT_CTRL) until it is set. When set, the READY bit

indicates that the reset has completed and the device is ready to be accessed.

With the exception of the Hardware Configuration Register (HW_CFG),Power Management Control Register (PMT_C-

TRL), Byte Order Test Register (BYTE_TEST), and Reset Control Register (RESET_CTL), read access to any internal

resources should not be done by S/W while the READY bit is cleared. Writes to any address are invalid until the READY

bit is set.

A chip-level reset involves tuning of the variable output level pads, latching of configuration straps and generation of the

master reset.

CONFIGURATION STRAPS LATCHING

During POR, EtherCAT reset or RST# pin reset, the latches for the straps are open. Following the release of POR, Eth-

erCAT reset or RST# pin reset, the latches for the straps are closed.

VARIABLE LEVEL I/O PAD TUNING

Following the release of the EtherCAT, POR or RST# pin resets, a 1 uS pulse (active low), is sent into the VO tuning

circuit. 2 uS later, the output pins are enabled. The 2 uS delay allows time for the variable output level pins to tune before

enabling the outputs and also provides input hold time for strap pins that are shared with output pins.

MASTER RESET AND CLOCK GENERATION RESET

Following the enabling of the output pins, the reset is synchronized to the main system clock to become the master

reset. Master reset is used to generate the local resets and to reset the clocks generation.

6.2.1.1        Power-On Reset (POR)

A power-on reset occurs whenever power is initially applied to the device or if the power is removed and reapplied to

the device. This event resets all circuitry within the device. Configuration straps are latched and EEPROM loading is

performed as a result of this reset. The POR is used to trigger the tuning of the Variable Level I/O Pads as well as a

chip-level reset.

The POR can also used as a system level reset. RST# becomes an open-drain output and is asserted for the POR time.

Its purpose is to perform a complete reset of the EtherCAT slave and/or to hold an external PHY in reset while the Eth-

erCAT core is in reset. As an open-drain output, RST is intended to be wired OR’d into the system reset.

   Note:     The Ethernet PHY should be connected to the RST# pin so that the PHY is held in reset until the EtherCAT

             Slave is ready. Otherwise, the far end Link Partner would detect valid link signals from the PHY and would

             “open” its port assuming that the local EtherCAT Slave was ready.

             The RST# pin is not driven until all voltages are operational. External, system level solutions are necessary

             if the system needs to be held in reset during power ramp-up.

Following valid voltage levels, a POR reset typically takes approximately 21 ms.

6.2.1.2        RST# Pin Reset

Driving the RST# input pin low initiates a chip-level reset. This event resets all circuitry within the device. Use of this

reset input is optional, but when used, it must be driven for the period of time specified in Section 18.6.3, "Reset and

Configuration Strap Timing," on page 317. Configuration straps are latched, and EEPROM loading is performed as a

result of this reset.

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A RST# pin reset typically takes approximately 760 s.

   Note:     The RST# pin is pulled-high internally. If unused, this signal can be left unconnected. Do not rely on internal

             pull-up resistors to drive signals external to the device.

Please refer to Table 3-13, “Miscellaneous Pin Descriptions,” on page 27 for a description of the RST# pin.

6.2.1.3       EtherCAT System Reset

An EtherCAT system reset, initiated by a special sequence of three independent and consecutive frames/commands,

is functionally identical to a RST# pin reset, except that during an EtherCAT system reset, the RST# pin becomes an

open-drain output and is asserted for the minimum required time of 80 ms.

The RST# is an open-drain output intended to be wired OR’d into the system reset.

   Note:     The purpose of connecting the RST# pin into the system reset is to perform a complete reset of the Ether-

             CAT slave. The EtherCAT master issues this reset in rare and extreme cases when the local microcontrol-

             ler is seriously halted and can not be otherwise informed to reinitialize.

6.2.2        BLOCK-LEVEL RESETS

The block level resets contain an assortment of reset register bit inputs and generate resets for the various blocks. Block

level resets can affect one or multiple modules.

6.2.2.1       Multi-Module Resets

Multi-module resets activate multiple internal resets, but do not reset the entire chip. Configuration straps are not latched

upon multi-module resets. A multi-module reset is initiated by assertion of the following:

•  DIGITAL RESET (DIGITAL_RST)

Multi-module  reset/configuration  completion     can   be  determined   by  first  polling  the  Byte  Order  Test  Register

(BYTE_TEST). The returned data will be invalid until the Host interface resets are complete. Once the returned data is

the correct byte ordering value, the Host interface resets have completed.

The completion of the entire chip-level reset must be determined by polling the READY bit of the Hardware Configura-

tion Register (HW_CFG) or Power Management Control Register (PMT_CTRL) until it is set. When set, the READY bit

indicates that the reset has completed and the device is ready to be accessed.

With the exception of the Hardware Configuration Register (HW_CFG),Power Management Control Register (PMT_C-

TRL), Byte Order Test Register (BYTE_TEST), and Reset Control Register (RESET_CTL), read access to any internal

resources should not be done by S/W while the READY bit is cleared. Writes to any address are invalid until the READY

bit is set.

   Note:     The digital reset does not reset register bits designated as NASR.

DIGITAL RESET (DIGITAL_RST)

A digital reset is performed by setting the DIGITAL_RST bit of the Reset Control Register (RESET_CTL). A digital reset

will reset all device sub-modules except the Ethernet PHYs. EEPROM loading is performed following this reset. Con-

figuration straps are not latched as a result of a digital reset.

A digital reset typically takes approximately 760 s.

6.2.2.2       Single-Module Resets

A single-module reset will reset only the specified module. Single-module resets do not latch the configuration straps.

A single-module reset is initiated by assertion of the following:

•  Port A PHY Reset

•  Port B PHY Reset

•  EtherCAT Controller Reset

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Port A PHY Reset

A Port A PHY reset is performed by setting the PHY_A_RST bit of the Reset Control Register (RESET_CTL) or the Soft

Reset bit in the PHY x Basic Control Register (PHY_BASIC_CONTROL_x). Upon completion of the Port A PHY reset,

the PHY_A_RST and Soft Reset bits are automatically cleared. No other modules of the device are affected by this

reset.

Port  A  PHY  reset  completion   can  be  determined  by  polling  the  PHY_A_RST  bit  in  the  Reset  Control     Register

(RESET_CTL) or the Soft Reset bit in the PHY x Basic Control Register (PHY_BASIC_CONTROL_x) until it clears.

Under normal conditions, the PHY_A_RST and Soft Reset bit will clear approximately 102 uS after the Port A PHY reset

occurrence.

Note:        When using the Soft Reset bit to reset the Port A PHY, register bits designated as NASR are not reset.

In addition to the methods above, the Port A PHY is automatically reset after returning from a PHY power-down mode.

This reset differs in that the PHY power-down mode reset does not reload or reset any of the PHY registers. Refer to

Section 11.2.8, "PHY Power-Down Modes," on page 131 for additional information.

Refer to Section 11.2.10, "Resets," on page 135 for additional information on Port A PHY resets.

If Port A PHY is in 100BASE-FX mode, it is reset when the Enhanced link detection function detects errors on port 0 (2

port mode or 3 port downstream mode) or on port 2 (3 port upstream mode).

Port B PHY Reset

A Port B PHY reset is performed by setting the PHY_B_RST bit of the Reset Control Register (RESET_CTL) or the Soft

Reset bit in the PHY x Basic Control Register (PHY_BASIC_CONTROL_x). Upon completion of the Port B PHY reset,

the PHY_B_RST and Soft Reset bits are automatically cleared. No other modules of the device are affected by this

reset.

Port  B  PHY  reset  completion   can  be  determined  by  polling  the  PHY_B_RST  bit  in  the  Reset  Control     Register

(RESET_CTL) or the Soft Reset bit in the PHY x Basic Control Register (PHY_BASIC_CONTROL_x) until it clears.

Under normal conditions, the PHY_B_RST and Soft Reset bit will clear approximately 102 us after the Port B PHY reset

occurrence.

Note:        When using the Soft Reset bit to reset the Port B PHY, register bits designated as NASR are not reset.

In addition to the methods above, the Port B PHY is automatically reset after returning from a PHY power-down mode.

This reset differs in that the PHY power-down mode reset does not reload or reset any of the PHY registers. Refer to

Section 11.2.8, "PHY Power-Down Modes," on page 131 for additional information.

Refer to Section 11.2.10, "Resets," on page 135 for additional information on Port B PHY resets.

If Port B PHY is in 100BASE-FX mode, it is reset when the Enhanced link detection function detects errors on port 1.

EtherCAT Controller Reset

A compete device and system reset can be initiated by either the EtherCAT master or by the local host by writing the

value sequence of 0x52 (‘R’), 0x45 (‘E’) and 0x53 (‘S’) into the ESC Reset ECAT Register (for the master) or the ESC

Reset PDI Register (for the local host). This will trigger the reset described in Section 6.2.1.3, "EtherCAT System Reset".

A reset of just the EtherCAT Controller may be performed by setting the ETHERCAT_RST bit in the Reset Control Reg-

ister (RESET_CTL).

This will reset the EtherCAT Core and its registers. It will also reset the EtherCAT CSR and Process Data RAM Access

logic described in Section 12.11, on page 208 and will reset the registers described in Section 12.13, "EtherCAT CSR

and Process Data RAM Access Registers (Directly Addressable)," on page 214.

Since the EtherCAT module will reconfigure the device from the EEPROM, the Host interfaces will be disabled until reset

is complete. Completion of the reset must be determined by using the methods described in Section 9.4.2.2, on page 64

and Section 9.5.3.2, on page 85 for HBI and Section 10.2.1.1, on page 104 for SPI/SQI.

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LAN9252

6.2.3    RESET REGISTERS

6.2.3.1  Reset Control Register (RESET_CTL)

                     Offset:             1F8h                   Size:          32 bits

This register contains software controlled resets.

Note:    This register can be read while the device is in the reset or not ready / power savings states without leaving

         the host interface in an intermediate state. If the host interface is in a reset state, returned data may be

         invalid.

         It is not necessary to read all four bytes of this register. DWORD access rules do not apply to this register.

Bits                                     Description                                         Type  Default

31:7     RESERVED                                                                            RO    -

6        EtherCAT Reset (ETHERCAT_RST)                                                       R/W   0b
         Setting this bit resets the EtherCAT core. When the EtherCAT core is
                                                                                             SC
         released from reset, this bit is automatically cleared. All writes to this bit are

         ignored while this bit is set.

5        RESERVED                                                                            RO    -

4        RESERVED                                                                            RO    -

3        RESERVED                                                                            RO    -

2        Port B PHY Reset (PHY_B_RST)                                                        R/W   0b
         Setting this bit resets the Port B PHY. The internal logic automatically holds
                                                                                             SC
         the PHY reset for a minimum of 102uS. When the Port B PHY is released

         from reset, this bit is automatically cleared. All writes to this bit are ignored

         while this bit is set.

1        Port A PHY Reset (PHY_A_RST)                                                        R/W   0b
         Setting this bit resets the Port A PHY. The internal logic automatically holds
                                                                                             SC
         the PHY reset for a minimum of 102uS. When the Port A PHY is released

         from reset, this bit is automatically cleared. All writes to this bit are ignored

         while this bit is set.

0        Digital Reset (DIGITAL_RST)                                                         R/W   0b
         Setting this bit resets the complete chip except the PLL, Port B PHY and Port
                                                                                             SC
         A PHY. All system CSRs are reset except for any NASR type bits.

         When the chip is released from reset, this bit is automatically cleared. All

         writes to this bit are ignored while this bit is set.

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6.3      Power Management

The device supports several block and chip level power management features as well as wake-up event detection and

notification.

6.3.1          WAKE-UP EVENT DETECTION

6.3.1.1        PHY A & B Energy Detect

Energy Detect Power Down mode reduces PHY power consumption. In energy-detect power-down mode, the PHY will

resume from power-down when energy is seen on the cable (typically from link pulses) and set the ENERGYON inter-

rupt bit in the PHY x Interrupt Source Flags Register (PHY_INTERRUPT_SOURCE_x).

Refer to Section 11.2.8.2, "Energy Detect Power-Down," on page 131 for details on the operation and configuration of

the PHY energy-detect power-down mode.

Note:          If a carrier is present when Energy Detect Power Down is enabled, then detection will occur immediately.

If enabled, via the PHY x Interrupt Mask Register (PHY_INTERRUPT_MASK_x), the PHY will generate an interrupt.

This interrupt is reflected in the Interrupt Status Register (INT_STS), bit 26 (PHY_INT_A) for PHY A and bit 27

(PHY_INT_B) for PHY B. The INT_STS register bits will trigger the IRQ interrupt output pin if enabled, as described in

Section 8.2.1, "Ethernet PHY Interrupts," on page 54.

The energy-detect PHY interrupts will also set the appropriate Energy-Detect / WoL Status Port A (ED_WOL_STS_A)

or Energy-Detect / WoL Status Port B (ED_WOL_STS_B) bit of the Power Management Control Register (PMT_CTRL).

The Energy-Detect / WoL Enable Port A (ED_WOL_EN_A) and Energy-Detect / WoL Enable Port B (ED_WOL_EN_B)

bits will enable the corresponding status bits as a PME event.

Note:          Any PHY interrupt will set the above status bits. The Host should only enable the appropriate PHY interrupt

               source in the PHY x Interrupt Mask Register (PHY_INTERRUPT_MASK_x).

6.3.1.2        PHY A & B Wake on LAN (WoL)

PHY A and B provide WoL event detection of Perfect DA, Broadcast, Magic Packet, and Wakeup frames.

When enabled, the PHY will detect WoL events and set the WoL interrupt bit in the PHY x Interrupt Source Flags Reg-

ister  (PHY_INTERRUPT_SOURCE_x).            If  enabled     via  the  PHY    x   Interrupt    Mask   Register   (PHY_INTER-

RUPT_MASK_x),  the  PHY  will     generate  an  interrupt.  This  interrupt  is  reflected  in  the  Interrupt  Status  Register

(INT_STS), bit 26 (PHY_INT_A) for PHY A and bit 27 (PHY_INT_B) for PHY B. The INT_STS register bits will trigger

the IRQ interrupt output pin if enabled, as described in Section 8.2.1, "Ethernet PHY Interrupts," on page 54.

Refer to Section 11.2.9, "Wake on LAN (WoL)," on page 132 for details on the operation and configuration of the PHY

WoL.

The WoL PHY interrupts will also set the appropriate Energy-Detect / WoL Status Port A (ED_WOL_STS_A) or Energy-

Detect / WoL Status Port B (ED_WOL_STS_B) bit of the Power Management Control Register (PMT_CTRL). The

Energy-Detect / WoL Enable Port A (ED_WOL_EN_A) and Energy-Detect / WoL Enable Port B (ED_WOL_EN_B) bits

enable the corresponding status bits as a PME event.

Note:          Any PHY interrupt will set the above status bits. The Host should only enable the appropriate PHY interrupt

               source in the PHY x Interrupt Mask Register (PHY_INTERRUPT_MASK_x).

6.3.2          WAKE-UP (PME) NOTIFICATION

A simplified diagram of the logic that controls the PME interrupt can be seen in Figure 6-1.

The PME module handles the latching of the PHY B Energy-Detect / WoL Status Port B (ED_WOL_STS_B) bit and the

PHY A Energy-Detect / WoL Status Port A (ED_WOL_STS_A) bit in the Power Management Control Register (PMT_C-

TRL).

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This module also masks the status bits with the corresponding enable bits (Energy-Detect / WoL Enable Port B

(ED_WOL_EN_B) and Energy-Detect / WoL Enable Port A (ED_WOL_EN_A)) and combines the results together to

generate the Power Management Interrupt Event (PME_INT) status bit in the Interrupt Status Register (INT_STS). The

PME_INT status bit is then masked with the Power Management Event Interrupt Enable (PME_INT_EN) bit and com-

bined with the other interrupt sources to drive the IRQ output pin.

Note:       The PME interrupt status bit (PME_INT) in the INT_STS register is set regardless of the setting of

            PME_INT_EN.

When the PM_WAKE bit of the Power Management Control Register (PMT_CTRL) is set, the PME event will automat-

ically wake up the system in certain chip level power modes, as described in Section 6.3.4.2, "Exiting Low Power

Modes," on page 46.

FIGURE 6-1:          PME INTERRUPT SIGNAL GENERATION

                                                                        ED_WOL_EN_A (bit

                     INT8 (bit 8) of                                    14) of PMT_CTRL

            PHY_INTERRUPT_SOURCE_A register                                                  register                           PM_WAKE (bit 28) of

                                                                                                                                PMT_CTRL register

             INT8_MASK (bit 8) of

            PHY_INTERRUPT_MASK_A register                                                    ED_WOL_STS_A (bit 16)                                        PME wake-up

                                                                                             of PMT_CTRL register

                     INT7 (bit 7) of

            PHY_INTERRUPT_SOURCE_A register

             INT7_MASK (bit 7) of

PHYs A & B  PHY_INTERRUPT_MASK_A register

                                                Other PHY   Interrupts

                                                                        ED_WOL_EN_B (bit

                     INT8 (bit 8) of                                    15) of PMT_CTRL

            PHY_INTERRUPT_SOURCE_B register                                                  register

             INT8_MASK (bit 8) of

            PHY_INTERRUPT_MASK_B register                                                    ED_WOL_STS_B (bit 17)

                                                                                             of PMT_CTRL register

                     INT7 (bit 7) of

            PHY_INTERRUPT_SOURCE_B register

             INT7_MASK (bit 7) of

            PHY_INTERRUPT_MASK_B register

                                                Other PHY   Interrupts

                                                                                                       Other System

                                                                        PME_INT (bit 17)                            Interrupts

                                                                        of INT_STS register

            Denotes a level-triggered "sticky"  status bit                                                                      Polarity &

                                                                                                                                Buffer Type          IRQ

                                                                        PME_INT_EN (bit 17)                                     Logic

                                                                        of INT_EN register

                                                                                                       IRQ_EN (bit 8)

                                                                                                       of IRQ_CFG register

6.3.3       BLOCK LEVEL POWER MANAGEMENT

The device supports software controlled clock disabling of various modules in order to reduce power consumption.

Note:       Disabling individual blocks does not automatically reset the block, it only places it into a static non-opera-

            tional state in order to reduce the power consumption of the device. If a block reset is not performed before

            re-enabling the block, then care must be taken to ensure that the block is in a state where it can be disabled

            and then re-enabled.

6.3.3.1     Disabling The EtherCAT Core

The entire EtherCAT Core may be disabled by setting the ECAT_DIS bit in the Power Management Control Register

(PMT_CTRL). As a safety precaution, in order for this bit to be set, it must be written as a 1 two consecutive times. A

write of a 0 will reset the count.

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6.3.3.2     PHY Power Down

A PHY may be placed into power-down as described in Section 11.2.8, "PHY Power-Down Modes," on page 131.

6.3.3.3     LED Pins Power Down

All LED outputs may be disabled by setting the LED_DIS bit in the Power Management Control Register (PMT_CTRL)

Open-drain / open-source LEDs are un-driven. Push-pull LEDs are still driven but are set to their inactive state.

6.3.4      CHIP LEVEL POWER MANAGEMENT

The device supports power-down modes to allow applications to minimize power consumption.

Power is reduced by disabling the clocks as outlined in Table 6-2, "Power Management States". All configuration data

is saved when in any power state. Register contents are not affected unless specifically indicated in the register descrip-

tion.

There is one normal operating power state, D0, and three power saving states: D1, D2 and D3. Although appropriate

for various wake-up detection functions, the power states do not directly enable and are not enforced by these functions.

       D0: Normal Mode - This is the normal mode of operation of this device. In this mode, all functionality is available.

       This mode is entered automatically on any chip-level reset (POR, RST# pin reset, EtherCAT system reset).

       D1: System Clocks Disabled, XTAL, PLL and network clocks enabled - In this low power mode, all clocks derived

       from the PLL clock are disabled. The network clocks remain enabled if supplied by the PHYs or externally. The

       crystal oscillator and the PLL remain enabled. Exit from this mode may be done manually or automatically.

       This mode could be used for PHY General Power Down mode, PHY WoL mode and PHY Energy Detect Power

       Down mode.

       D2: System Clocks Disabled, PLL disable requested, XTAL enabled - In this low power mode, all clocks derived

       from the PLL clock are disabled. The PLL is allowed to be disabled (and will disable if both of the PHYs are in

       either Energy Detect or General Power Down). The network clocks remain enabled if supplied by the PHYs or

       externally. The crystal oscillator remains enabled. Exit from this mode may be done manually or automatically.

       This mode is useful for PHY Energy Detect Power Down mode and PHY WoL mode. This mode could be used

       for PHY General Power Down mode.

       D3: System Clocks Disabled, PLL disabled, XTAL disabled - In this low power mode, all clocks derived from the

       PLL clock are disabled. The PLL will be disabled. External network clocks are gated off. The crystal oscillator is

       disabled. Exit from this mode may be only be done manually.

       This mode is useful for PHY General Power Down mode.

       The Host must place the PHYs into General Power Down mode by setting the Power Down (PHY_PWR_DWN)

       bit of the PHY x Basic Control Register (PHY_BASIC_CONTROL_x) before setting this power state.

TABLE 6-2:         POWER MANAGEMENT STATES

Clock Source                                                        D0           D1               D2                                      D3

25 MHz Crystal Oscillator                                     ON            ON            ON                                         OFF

PLL                                                           ON            ON            OFF(2)                                     OFF

system clocks (100 MHz, 50 MHz, 25 MHz and others)            ON            OFF           OFF                                        OFF

network clocks                                                available(1)  available(1)  available(1)                               OFF(3)

Note   1:  If supplied by the PHYs or externally

       2:  PLL is requested to be turned off and will disable if both of the PHYs are in either Energy Detect or General Power Down

       3:  PHY clocks are off, external clocks are gated off

6.3.4.1     Entering Low Power Modes

To enter any of the low power modes (D1 - D3) from normal mode (D0), follow these steps:

1.     Write the PM_MODE and PM_WAKE fields in the Power Management Control Register (PMT_CTRL) to their

       desired values

2.     Set the wake-up detection desired per Section 6.3.1, "Wake-Up Event Detection".

3.     Set the appropriate wake-up notification per Section 6.3.2, "Wake-Up (PME) Notification".

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4.  Ensure that the device is in a state where it can safely be placed into a low power mode (all packets transmitted,

    receivers disabled, packets processed / flushed, etc.)

5.  Set the PM_SLEEP_EN bit in the Power Management Control Register (PMT_CTRL).

    Note:  The PM_MODE field cannot be changed at the same time as the PM_SLEEP_EN bit is set and the

           PM_SLEEP_EN bit cannot be set at the same time that the PM_MODE field is changed.

Upon entering any low power mode, the Device Ready (READY) bit in the Hardware Configuration Register (HW_CFG)

and the Power Management Control Register (PMT_CTRL) is forced low.

    Note:  Upon entry into any of the power saving states the host interfaces are not functional.

6.3.4.2    Exiting Low Power Modes

Exiting from a low power mode can be done manually or automatically.

An automatic wake-up will occur based on the events described in Section 6.3.2, "Wake-Up (PME) Notification". Auto-

matic wake-up is enabled with the Power Management Wakeup (PM_WAKE) bit in the Power Management Control

Register (PMT_CTRL).

A manual wake-up is initiated by the host when:

•   an HBI write (CS and WR or CS, RD_WR and ENB) is performed to the device. Although all writes are ignored

    until the device has been woken and a read performed, the host should direct the write to the Byte Order Test

    Register (BYTE_TEST). Writes to any other addresses should not be attempted until the device is awake.

•   an SPI/SQI cycle (SCS# low and SCK high) is performed to the device. Although all reads and writes are ignored

    until the device has been woken, the host should direct the use a read of the Byte Order Test Register

    (BYTE_TEST) to wake the device. Reads and writes to any other addresses should not be attempted until the

    device is awake.

To determine when the host interface is functional, the Byte Order Test Register (BYTE_TEST) should be polled. Once

the correct pattern is read, the interface can be considered functional. At this point, the Device Ready (READY) bit in

the Hardware Configuration Register (HW_CFG) or the Power Management Control Register (PMT_CTRL) can be

polled to determine when the device is fully awake.

For both automatic and manual wake-up, the Device Ready (READY) bit will go high once the device is returned to

power savings state D0 and the PLL has re-stabilized. The PM_MODE and PM_SLEEP_EN fields in the Power Man-

agement Control Register (PMT_CTRL) will also clear at this point.

Under normal conditions, the device will wake-up within 2 ms.

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6.3.5     POWER MANAGEMENT REGISTERS

6.3.5.1   Power Management Control Register (PMT_CTRL)

                    Offset:          084h                  Size:             32 bits

This read-write register controls the power management features of the device. The ready state of the device be deter-

mined via the Device Ready (READY) bit of this register.

   Note:  This register can be read while the device is in the reset or not ready / power savings states without leaving

          the host interface in an intermediate state. If the host interface is in a reset state, returned data may be

          invalid.

          It is not necessary to read all four bytes of this register. DWORD access rules do not apply to this register.

   Bits                              Description                                             Type    Default

   31:29  Power Management Mode (PM_MODE)                                                    R/W/SC  000b
          This register field determines the chip level power management mode that

          will be entered when the Power Management Sleep Enable

          (PM_SLEEP_EN) bit is set.

          000: D0

          001: D1

          010: D2

          011: D3

          100: Reserved

          101: Reserved

          110: Reserved

          111: Reserved

          Writes to this field are ignored if Power Management Sleep Enable

          (PM_SLEEP_EN) is also being written with a 1.

          This field is cleared when the device wakes up.

   28     Power Management Sleep Enable (PM_SLEEP_EN)                                        R/W/SC  0b
          Setting this bit enters the chip level power management mode specified       with

          the Power Management Mode (PM_MODE) field.

          0: Device is not in a low power sleep state

          1: Device is in a low power sleep state

          This bit can not be written at the same time as the PM_MODE register field.

          The PM_MODE field must be set, and then this bit must be set for proper

          device operation.

          Writes to this bit with a value of 1 are ignored if Power Management Mode

          (PM_MODE) is being written with a new value.

          Note:     Although not prevented by H/W, this bit should not be written with

                    a value of 1 while Power Management Mode (PM_MODE) has a

                    value of “D0”.

          This field is cleared when the device wakes up.

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LAN9252

Bits                                         Description                                      Type            Default

27     Power Management Wakeup (PM_WAKE)                                                      R/W             0b
       When set, this bit enables automatic wake-up based on PME events.

       0: Manual Wakeup only

       1: Auto Wakeup enabled

26     LED Disable (LED_DIS)                                                                  R/W             0b
       This bit disables LED outputs. Open-drain / open-source LEDs are un-driven.

       Push-pull LEDs are still driven but are set to their inactive state.

       0: LEDs are enabled

       1: LEDs are disabled

25:22  RESERVED                                                                               RO              -

21     EtherCAT Core Clock Disable (ECAT_DIS)                                                 R/W             0b
       This bit disables the clocks for the EtherCAT core.

       0: Clocks are enabled

       1: Clocks are disabled

       In order for this bit to be set, it must be written as a 1 two consecutive times.

       A write of a 0 will reset the count.

20     RESERVED                                                                               RO              -

19:18  RESERVED                                                                               RO              -

17     Energy-Detect / WoL Status Port B (ED_WOL_STS_B)                                       R/WC            0b
       This bit indicates an energy detect or WoL event occurred on the Port B PHY.

       In order to clear this bit, it is required that the event in the PHY be cleared as

       well. The event sources are described in Section 6.3, "Power Management,"

       on page 43.

16     Energy-Detect / WoL Status Port A (ED_WOL_STS_A)                                       R/WC            0b
       This bit indicates an energy detect or WoL event occurred on the Port A PHY.

       In order to clear this bit, it is required that the event in the PHY be cleared as

       well. The event sources are described in Section 6.3, "Power Management,"

       on page 43.

15     Energy-Detect / WoL Enable Port B (ED_WOL_EN_B)                                        R/W             0b
       When set, the PME_INT bit in the Interrupt Status Register (INT_STS) will be

       asserted upon an energy-detect or WoL event from Port B.

14     Energy-Detect / WoL Enable Port A (ED_WOL_EN_A)                                        R/W             0b
       When set, the PME_INT bit in the Interrupt Status Register (INT_STS) will be

       asserted upon an energy-detect or WoL event from Port A.

13:10  RESERVED                                                                               RO              -

9      RESERVED                                                                               RO              -

8:7    RESERVED                                                                               RO              -

6:5    RESERVED                                                                               RO              -

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   Bits                            Description                                             Type  Default

   4     RESERVED                                                                          RO    -

   3:1   RESERVED                                                                          RO    -

   0     Device Ready (READY)                                                              RO    0b
         When set, this bit indicates that the device is ready to be accessed. Upon

         power-up, RST# reset, return from power savings states, EtherCAT chip level

         or module level reset, or digital reset, the host processor may interrogate this

         field as an indication that the device has stabilized and is fully active.

         This rising edge of this bit will assert the Device Ready (READY) bit in

         INT_STS and can cause an interrupt if enabled.

         Note:  With the exception of the HW_CFG, PMT_CTRL, BYTE_TEST, and

                RESET_CTL registers, read access to any internal resources is

                forbidden while the READY bit is cleared. Writes to any address

                are invalid until this bit is set.

         Note:  This bit is identical to bit 27 of the Hardware Configuration Register

                (HW_CFG).

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6.4  Device Ready Operation

The device supports a Ready status register bit that indicates to the Host software when the device is fully ready for

operation. This bit may be read via the Power Management Control Register (PMT_CTRL) or the Hardware Configura-

tion Register (HW_CFG).

Following power-up reset, RST# reset, EtherCAT chip level reset or digital reset (see Section 6.2, "Resets"), the Device

Ready (READY) bit indicates that the device has read, and is configured from, the contents of the EEPROM.

An EtherCAT reset via the Reset Control Register (RESET_CTL) will cause the EtherCAT core to reload from the

EEPROM, temporarily causing the Device Ready (READY) to be low.

Entry into any power savings state (see Section 6.3.4, "Chip Level Power Management") other than D0 will cause

Device Ready (READY) to be low. Upon wake-up, the Device Ready (READY) bit will go high once the device is

returned to power savings state D0 and the PLL has re-stabilized.

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7.0    CONFIGURATION STRAPS

Configuration straps allow various features of the device to be automatically configured to user defined values. Hard-

straps are latched upon Power-On Reset (POR), EtherCAT reset, or pin reset (RST#).

Configuration straps include internal resistors in order to prevent the signal from floating when unconnected. If a partic-

ular configuration strap is connected to a load, an external pull-up or pull-down resistor should be used to augment the

internal resistor to ensure that it reaches the required voltage level prior to latching. The internal resistor can also be

overridden by the addition of an external resistor.

Note:  The system designer must guarantee that configuration strap pins meet the timing requirements specified

       in Section 18.6.3, "Reset and Configuration Strap Timing". If configuration strap pins are not at the correct

       voltage level prior to being latched, the device may capture incorrect strap values.

7.1    Hard-Straps

Hard-straps are latched upon Power-On Reset (POR), EtherCAT reset, or pin reset (RST#) only. These straps are used

as either direct configuration values or as register defaults. Table 7-1 provides a list of all hard-straps and their associ-

ated pin. These straps, along with their pin assignments are also fully defined in Section 3.0, "Pin Descriptions and Con-

figuration," on page 11.

TABLE 7-1:  HARD-STRAP CONFIGURATION STRAP DEFINITIONS

       Strap Name                                         Description                          Pins

eeprom_size_strap                 EEPROM Size Strap: Configures the EEPROM size range.         E2PSIZE

                                  A low selects 1K bits (128 x 8) through 16K bits (2K x 8).

                                  A high selects 32K bits (4K x 8) through 4Mbits (512K x 8).

chip_mode_strap[1:0]              EtherCAT Chip Mode Strap: This strap determines the          CHIP_MODE1,

                                  number of active ports and port types.                       CHIP_MODE0

                                  00 = 2 port mode. Ports 0 and 1 are connected to inter-

                                  nal PHYs A and B.

                                  01 = reserved

                                  10 = 3 port downstream mode. Ports 0 and 1 are con-

                                  nected to internal PHYs A and B. Port 2 is connected to

                                  the external MII pins.

                                  11 = 3 port upstream mode. Ports 2 and 1 are connected

                                  to internal PHYs A and B. Port 0 is connected to the

                                  external MII pins.

link_pol_strap_mii                EtherCAT MII Port Link Polarity Strap: This strap deter-     MII_LINKPOL

                                  mines the polarity of the MII_LINK pin.

                                  0 = MII_LINK low means a 100 Mbit/s Full Duplex link is

                                  established

                                  1= MII_LINK high means a 100 Mbit/s Full Duplex link is

                                  established

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TABLE 7-1:       HARD-STRAP CONFIGURATION STRAP DEFINITIONS (CONTINUED)

Strap Name                       Description                                     Pins

tx_shift_strap[1:0]  EtherCAT MII Port TX Timing Shift Strap: These straps       TX_SHIFT[1:0]

                     determine the value of the MII TX Timing Shift for the MII

                     port.

                     00 = 0ns

                     01 = 10ns

                     10 = 20ns

                     11 = 30ns

fx_mode_strap_1      PHY A FX Mode Strap: Selects FX mode for PHY A.             FXLOSEN :

                                                                                 FXSDENA

                     This strap is set high when FXLOSEN is above 1 V (typ.) or

                     FXSDENA is above 1 V (typ.).

fx_mode_strap_2      PHY B FX Mode Strap: Selects FX mode for PHY B.             FXLOSEN :

                                                                                 FXSDENB

                     This strap is set high when FXLOSEN is above 2 V (typ.) or

                     FXSDENB is above 1 V (typ.).

fx_los_strap_1       PHY A FX-LOS Select Strap: Selects Loss of Signal mode      FXLOSEN

                     for PHY A.

                     This strap is set high when FXLOSEN is above 1 V (typ.).

fx_los_strap_2       PHY B FX-LOS Select Strap: Selects Loss of Signal mode      FXLOSEN

                     for PHY B.

                     This strap is set high when FXLOSEN is above 2 V (typ.).

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8.0  SYSTEM INTERRUPTS

8.1  Functional Overview

This chapter describes the system interrupt structure of the device. The device provides a multi-tier programmable inter-

rupt structure which is controlled by the System Interrupt Controller. The programmable system interrupts are generated

internally by the various device sub-modules and can be configured to generate a single external host interrupt via the

IRQ interrupt output pin. The programmable nature of the host interrupt provides the user with the ability to optimize

performance dependent upon the application requirements. The IRQ interrupt buffer type, polarity and de-assertion

interval are modifiable. The IRQ interrupt can be configured as an open-drain output to facilitate the sharing of interrupts

with other devices. All internal interrupts are maskable and capable of triggering the IRQ interrupt.

8.2  Interrupt Sources

The device is capable of generating the following interrupt types:

•  Ethernet PHY Interrupts

•  Power Management Interrupts

•  General Purpose Timer Interrupt (GPT)

•  EtherCAT Interrupt

•  Software Interrupt (General Purpose)

•  Device Ready Interrupt

•  Clock Output Test Mode

All interrupts are accessed and configured via registers arranged into a multi-tier, branch-like structure, as shown in

Figure 8-1. At the top level of the device interrupt structure are the Interrupt Status Register (INT_STS), Interrupt Enable

Register (INT_EN) and Interrupt Configuration Register (IRQ_CFG).

The Interrupt Status Register (INT_STS) and Interrupt Enable Register (INT_EN) aggregate and enable/disable all inter-

rupts from the various device sub-modules, combining them together to create the IRQ interrupt. These registers pro-

vide direct interrupt access/configuration to the General Purpose Timer, software and device ready interrupts. These

interrupts can be monitored, enabled/disabled and cleared, directly within these two registers. In addition, event indica-

tions are provided for the EtherCAT Slave, Power Management, and Ethernet PHY interrupts. These interrupts differ in

that the interrupt sources are generated and cleared in other sub-block registers. The INT_STS register does not pro-

vide details on what specific event within the sub-module caused the interrupt and requires the software to poll an addi-

tional sub-module interrupt register (as shown in Figure 8-1) to determine the exact interrupt source and clear it. For

interrupts which involve multiple registers, only after the interrupt has been serviced and cleared at its source will it be

cleared in the INT_STS register.

The Interrupt Configuration Register (IRQ_CFG) is responsible for enabling/disabling the IRQ interrupt output pin as

well as configuring its properties. The IRQ_CFG register allows the modification of the IRQ pin buffer type, polarity and

de-assertion interval. The de-assertion timer guarantees a minimum interrupt de-assertion period for the IRQ output

and is programmable via the Interrupt De-assertion Interval (INT_DEAS) field of the Interrupt Configuration Register

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(IRQ_CFG). A setting    of all zeros disables the de-assertion timer. The de-assertion                 interval  starts  when  the  IRQ  pin  de-

asserts, regardless of  the reason.

FIGURE 8-1:             FUNCTIONAL INTERRUPT HIERARCHY

                                     Top Level Interrupt Registers

                                     (System CSRs)

                                     INT_CFG

                                     INT_STS

                                     INT_EN

                                                                    PHY B Interrupt Registers

                                     Bit 27 (PHY_INT_B)             PHY_INTERRUPT_SOURCE_B

                                     of INT_STS register

                                                                    PHY_INTERRUPT_MASK_B

                                                                    PHY A Interrupt Registers

                                     Bit 26 (PHY_INT_A)             PHY_INTERRUPT_SOURCE_A

                                     of INT_STS register

                                                                    PHY_INTERRUPT_MASK_A

                                     Bit 17 (PME_INT)               Power Management Control Register

                                     of INT_STS register            PMT_CTRL

                                                                    EtherCAT Interrupt Registers

                                     Bit 0 (ECAT_INT)               ECAT_AL_EVENT_REQUEST

                                     of INT_STS register

                                                                    ECAT_AL_EVENT_MASK

The following sections detail each category of interrupts and their related registers. Refer to the corresponding function’s

chapter for bit-level definitions of all interrupt registers.

8.2.1  ETHERNET PHY INTERRUPTS

The Ethernet PHYs each provide a set of identical interrupt sources. The top-level PHY A Interrupt Event (PHY_INT_A)

and PHY B Interrupt Event (PHY_INT_B) bits of the Interrupt Status Register (INT_STS) provide indication that a PHY

interrupt event occurred in the PHY x Interrupt Source Flags Register (PHY_INTERRUPT_SOURCE_x).

PHY interrupts are enabled/disabled via their respective PHY x Interrupt Mask Register (PHY_INTERRUPT_MASK_x).

The source of a PHY interrupt can be determined and cleared via the PHY x Interrupt Source Flags Register (PHY_IN-

TERRUPT_SOURCE_x). Unique interrupts are generated based on the following events:

•  ENERGYON Activated

•  Auto-Negotiation Complete

•  Remote Fault Detected

•  Link Down (Link Status Negated)

•  Link Up (Link Status Asserted)

•  Auto-Negotiation LP Acknowledge

•  Parallel Detection Fault

•  Auto-Negotiation Page Received

•  Wake-on-LAN Event Detected

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In order for an interrupt event to trigger the external IRQ interrupt pin, the desired PHY interrupt event must be enabled

in the corresponding PHY x Interrupt Mask Register (PHY_INTERRUPT_MASK_x), the PHY A Interrupt Event Enable

(PHY_INT_A_EN)     and/or      PHY  B  Interrupt  Event  Enable  (PHY_INT_B_EN)         bits  of  the  Interrupt  Enable  Register

(INT_EN) must be set and the IRQ output must be enabled via the IRQ Enable (IRQ_EN) bit of the Interrupt Configura-

tion Register (IRQ_CFG).

For additional details on the Ethernet PHY interrupts, refer to Section 11.2.7, "PHY Interrupts," on page 128.

8.2.2       POWER MANAGEMENT INTERRUPTS

Multiple Power Management Event interrupt sources are provided by the device. The top-level Power Management

Interrupt Event (PME_INT) bit of the Interrupt Status Register (INT_STS) provides indication that a Power Management

interrupt event occurred in the Power Management Control Register (PMT_CTRL).

The Power Management Control Register (PMT_CTRL) provides enabling/disabling and status of all Power Manage-

ment conditions. These include energy-detect on the PHYs and Wake-On-LAN (Perfect DA, Broadcast, Wake-up frame

or Magic Packet) detection by PHYs A&B.

In order for a Power Management interrupt event to trigger the external IRQ interrupt pin, the desired Power Manage-

ment interrupt event must be enabled in the Power Management Control Register (PMT_CTRL), the Power Manage-

ment Event Interrupt Enable (PME_INT_EN) bit of the Interrupt Enable Register (INT_EN) must be set and the IRQ

output must be enabled via the IRQ Enable (IRQ_EN) bit 8 of the Interrupt Configuration Register (IRQ_CFG).

The power management interrupts are only a portion of the power management features of the device. For additional

details on power management, refer to Section 6.3, "Power Management," on page 43.

8.2.3       GENERAL PURPOSE TIMER INTERRUPT

A GP Timer (GPT_INT) interrupt is provided in the top-level Interrupt Status Register (INT_STS) and Interrupt Enable

Register (INT_EN). This interrupt is issued when the General Purpose Timer Count Register (GPT_CNT) wraps past

zero to FFFFh and is cleared when the GP Timer (GPT_INT) bit of the Interrupt Status Register (INT_STS) is written

with 1.

In order for a General Purpose Timer interrupt event to trigger the external IRQ interrupt pin, the GPT must be enabled

via  the  General  Purpose     Timer   Enable  (TIMER_EN)   bit  in  the  General   Purpose       Timer  Configuration    Register

(GPT_CFG), the GP Timer Interrupt Enable (GPT_INT_EN) bit of the Interrupt Enable Register (INT_EN) must be set

and  the  IRQ    output  must  be   enabled  via  the  IRQ  Enable   (IRQ_EN)  bit  of  the   Interrupt  Configuration    Register

(IRQ_CFG).

For additional details on the General Purpose Timer, refer to Section 15.1, "General Purpose Timer," on page 297.

8.2.4       ETHERCAT INTERRUPT

The top-level EtherCAT Interrupt Event (ECAT_INT) of the Interrupt Status Register (INT_STS) provides indication that

an EtherCAT interrupt event occurred in the AL Event Request Register. The AL Event Mask Register provides

enabling/disabling of all EtherCAT interrupt conditions. The AL Event Request Register provides the status of all Ether-

CAT interrupts.

In order for an EtherCAT interrupt event to trigger the external IRQ interrupt pin, the desired EtherCAT interrupt must

be enabled in the AL Event Mask Register, the EtherCAT Interrupt Event Enable (ECAT_INT_EN) bit of the Interrupt

Enable Register (INT_EN) must be set and the IRQ output must be enabled via the IRQ Enable (IRQ_EN) bit of the

Interrupt Configuration Register (IRQ_CFG).

For additional details on the EtherCAT interrupts, refer to Section 12.0, "EtherCAT," on page 196.

8.2.5       SOFTWARE INTERRUPT

A general purpose software interrupt is provided in the top level Interrupt Status Register (INT_STS) and Interrupt

Enable Register (INT_EN). The Software Interrupt (SW_INT) bit of the Interrupt Status Register (INT_STS) is generated

when the Software Interrupt Enable (SW_INT_EN) bit of the Interrupt Enable Register (INT_EN) changes from cleared

to set (i.e. on the rising edge of the enable). This interrupt provides an easy way for software to generate an interrupt

and is designed for general software usage.

In order for a Software interrupt event to trigger the external IRQ interrupt pin, the IRQ output must be enabled via the

IRQ Enable (IRQ_EN) bit of the Interrupt Configuration Register (IRQ_CFG).

 2015 Microchip Technology Inc.                                                                         DS00001909A-page 55
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8.2.6      DEVICE READY INTERRUPT

A device ready interrupt is provided in the top-level Interrupt Status Register (INT_STS) and Interrupt Enable Register

(INT_EN). The Device Ready (READY) bit of the Interrupt Status Register (INT_STS) indicates that the device is ready

to be accessed after a power-up or reset condition. Writing a 1 to this bit in the Interrupt Status Register (INT_STS) will

clear it.

In  order  for  a  device  ready  interrupt  event  to  trigger  the  external  IRQ  interrupt  pin,  the  Device  Ready  Enable

(READY_EN) bit of the Interrupt Enable Register (INT_EN) must be set and the IRQ output must be enabled via the

IRQ Enable (IRQ_EN) bit of the Interrupt Configuration Register (IRQ_CFG).

8.2.7      CLOCK OUTPUT TEST MODE

In order to facilitate system level debug, the crystal clock can be enabled onto the IRQ pin by setting the IRQ Clock

Select (IRQ_CLK_SELECT) bit of the Interrupt Configuration Register (IRQ_CFG).

The IRQ pin should be set to a push-pull driver by using the IRQ Buffer Type (IRQ_TYPE) bit for the best result.

8.3        Interrupt Registers

This section details the directly addressable interrupt related System CSRs. These registers control, configure and mon-

itor the IRQ interrupt output pin and the various device interrupt sources. For an overview of the entire directly address-

able register map, refer to Section 5.0, "Register Map," on page 32.

                                             Table 0.1  Interrupt Registers

    ADDRESS                                             REGISTER NAME (SYMBOL)

     054h          Interrupt Configuration Register (IRQ_CFG)

     058h          Interrupt Status Register (INT_STS)

     05Ch          Interrupt Enable Register (INT_EN)

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8.3.1  INTERRUPT CONFIGURATION REGISTER (IRQ_CFG)

                   Offset:              054h                 Size:               32 bits

This read/write register configures and indicates the state of the IRQ signal.

Bits                                    Description                                         Type  Default

31:24  Interrupt De-assertion Interval (INT_DEAS)                                           R/W   00h
       This field determines the Interrupt Request De-assertion Interval in multiples

       of 10 microseconds.

       Setting this field to zero causes the device to disable the INT_DEAS Interval,

       reset the interval counter and issue any pending interrupts. If a new, non-zero

       value is written to this field, any subsequent interrupts will obey the new set-

       ting.

23:15  RESERVED                                                                             RO    -

14     Interrupt De-assertion Interval Clear (INT_DEAS_CLR)                                 R/W   0h
       Writing a 1 to this register clears the de-assertion counter in the Interrupt
                                                                                            SC
       Controller, thus causing a new de-assertion interval to begin (regardless of

       whether or not the Interrupt Controller is currently in an active de-assertion

       interval).

       0: Normal operation

       1: Clear de-assertion counter

13     Interrupt De-assertion Status (INT_DEAS_STS)                                         RO    0b
       When set, this bit indicates that the interrupt controller is currently in a de-

       assertion interval and potential interrupts will not be sent to the IRQ pin.

       When this bit is clear, the interrupt controller is not currently in a de-assertion

       interval and interrupts will be sent to the IRQ pin.

       0: Interrupt controller not in de-assertion interval

       1: Interrupt controller in de-assertion interval

12     Master Interrupt (IRQ_INT)                                                           RO    0b
       This read-only bit indicates the state of the internal IRQ line, regardless of the

       setting of the IRQ_EN bit, or the state of the interrupt de-assertion function.

       When this bit is set, one of the enabled interrupts is currently active.

       0: No enabled interrupts active

       1: One or more enabled interrupts active

11:9   RESERVED                                                                             RO    -

8      IRQ Enable (IRQ_EN)                                                                  R/W   0b
       This bit controls the final interrupt output to the IRQ pin. When clear, the IRQ

       output is disabled and permanently de-asserted. This bit has no effect on any

       internal interrupt status bits.

       0: Disable output on IRQ pin

       1: Enable output on IRQ pin

7:5    RESERVED                                                                             RO    -

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Bits                                   Description                                          Type       Default

4        IRQ Polarity (IRQ_POL)                                                             R/W        0b
         When cleared, this bit enables the IRQ line to function as an active low out-
                                                                                            NASR
         put. When set, the IRQ output is active high. When the IRQ is configured as
                                                                                            Note 1
         an open-drain output (via the IRQ_TYPE bit), this bit is ignored and the inter-

         rupt is always active low.

         0: IRQ active low output

         1: IRQ active high output

3:2      RESERVED                                                                           RO         -

1        IRQ Clock Select (IRQ_CLK_SELECT)                                                  R/W        0b
         When this bit is set, the crystal clock may be output on the IRQ pin. This is

         intended to be used for system debug purposes in order to observe the clock

         and not for any functional purpose.

         Note:       When using this bit, the IRQ pin should be set to a push-pull driver.

0        IRQ Buffer Type (IRQ_TYPE)                                                         R/W        0b
         When this bit is cleared, the IRQ pin functions as an open-drain output for
                                                                                            NASR
         use in a wired-or interrupt configuration. When set, the IRQ is a push-pull
                                                                                            Note 1
         driver.

         Note:       When configured as an open-drain output, the IRQ_POL bit is

                     ignored and the interrupt output is always active low.

         0: IRQ pin open-drain output

         1: IRQ pin push-pull driver

Note 1:  Register bits designated as NASR are not reset when the DIGITAL_RST bit in         the Reset  Control Register

         (RESET_CTL) is set.

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8.3.2  INTERRUPT STATUS REGISTER (INT_STS)

                       Offset:       058h          Size:                         32 bits

This register contains the current status of the generated interrupts. A value of 1 indicates the corresponding interrupt

conditions have been met, while a value of 0 indicates the interrupt conditions have not been met. The bits of this register

reflect the status of the interrupt source regardless of whether the source has been enabled as an interrupt in the Inter-

rupt Enable Register (INT_EN). Where indicated as R/WC, writing a 1 to the corresponding bits acknowledges and

clears the interrupt.

Bits                                 Description                                          Type  Default

31     Software Interrupt (SW_INT)                                                        R/WC  0b
       This interrupt is generated when the Software Interrupt Enable

       (SW_INT_EN) bit of the Interrupt Enable Register (INT_EN) is set high.

       Writing a one clears this interrupt.

30     Device Ready (READY)                                                               R/WC  0b
       This interrupt indicates that the device is ready to be accessed after a

       power-up or reset condition.

29     RESERVED                                                                           RO    -

28     RESERVED                                                                           RO    -

27     PHY B Interrupt Event (PHY_INT_B)                                                  RO    0b
       This bit indicates an interrupt event from PHY B. The source of the interrupt

       can be determined by polling the PHY x Interrupt Source Flags Register

       (PHY_INTERRUPT_SOURCE_x).

26     PHY A Interrupt Event (PHY_INT_A)                                                  RO    0b
       This bit indicates an interrupt event from PHY A. The source of the interrupt

       can be determined by polling the PHY x Interrupt Source Flags Register

       (PHY_INTERRUPT_SOURCE_x).

25:23  RESERVED                                                                           RO    -

22     RESERVED                                                                           RO    -

21:20  RESERVED                                                                           RO    -

19     GP Timer (GPT_INT)                                                                 R/WC  0b
       This interrupt is issued when the General Purpose Timer Count Register

       (GPT_CNT) wraps past zero to FFFFh.

18     RESERVED                                                                           RO    -

17     Power Management Interrupt Event (PME_INT)                                         R/WC  0b
       This interrupt is issued when a Power Management Event is detected as

       configured in the Power Management Control Register (PMT_CTRL). Writ-

       ing a '1' clears this bit. In order to clear this bit, all unmasked bits in the

       Power Management Control Register (PMT_CTRL) must first be cleared.

       Note:           The Interrupt De-assertion interval does not apply to the PME

                       interrupt.

16:13  RESERVED                                                                           RO    -

12     RESERVED                                                                           RO    -

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Bits                 Description                                                       Type            Default

11:3  RESERVED                                                                         RO              -

2:1   RESERVED                                                                         RO              -

0     EtherCAT Interrupt Event (ECAT_INT)                                              RO              0b
      This bit indicates an EtherCAT interrupt event. The source of the  interrupt

      can be determined by polling the AL Event Request Register.

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8.3.3  INTERRUPT ENABLE REGISTER (INT_EN)

       Offset:                                  05Ch         Size:  32 bits

This register contains the interrupt enables for the IRQ output pin. Writing 1 to any of the bits enables the corresponding

interrupt as a source for IRQ. Bits in the Interrupt Status Register (INT_STS) register will still reflect the status of the

interrupt source regardless of whether the source is enabled as an interrupt in this register (with the exception of Soft-

ware Interrupt Enable (SW_INT_EN). For descriptions of each interrupt, refer to the Interrupt Status Register (INT_STS)

bits, which mimic the layout of this register.

Bits                                            Description                  Type  Default

31     Software Interrupt Enable (SW_INT_EN)                                 R/W   0b

30     Device Ready Enable (READY_EN)                                        R/W   0b

29     RESERVED                                                              RO    -

28     RESERVED                                                              RO    -

27     PHY B Interrupt Event Enable (PHY_INT_B_EN)                           R/W   0b

26     PHY A Interrupt Event Enable (PHY_INT_A_EN)                           R/W   0b

25:23  RESERVED                                                              RO    -

22     RESERVED                                                              RO    -

21:20  RESERVED                                                              RO    -

19     GP Timer Interrupt Enable (GPT_INT_EN)                                R/W   0b

18     RESERVED                                                              RO    -

17     Power Management Event Interrupt Enable (PME_INT_EN)                  R/W   0b

16:13  RESERVED                                                              RO    -

12     RESERVED                                                              RO    -

11:3   RESERVED                                                              RO    -

2:1    RESERVED                                                              RO    -

0      EtherCAT Interrupt Event Enable (ECAT_INT_EN)                         R/W   0b

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9.0      HOST BUS INTERFACE

9.1      Functional Overview

The Host Bus Interface (HBI) module provides a high-speed asynchronous slave interface that facilitates communica-

tion between the device and a host system. The HBI allows access to the System CSRs and internal FIFOs and mem-

ories and handles byte swapping based on the endianness select.

The following is an overview of the functions provided by the HBI:

•  Address bus input: Two addressing modes are supported. These are a multiplexed address / data bus and a de-

   multiplexed address bus with address index register accesses. The mode selection is done through a configura-

   tion input.

•  Selectable data bus width: The host data bus width is selectable. 16 and 8-bit data modes are supported. This

   selection is done through a configuration input. The HBI performs BYTE and WORD to DWORD assembly on

   write data and keeps track of the BYTE / WORD count for reads. Individual BYTE access in 16-bit mode is not

   supported.

•  Selectable read / write control modes: Two control modes are available. Separate read and write pins or an

   enable and direction pin. The mode selection is done through a configuration input.

•  Selectable control line polarity: The polarity of the chip select, read / write and address latch signals is select-

   able through configuration inputs.

•  Dynamic Endianness control: The HBI supports the selection of big and little endian host byte ordering based

   on the endianness signal. This highly flexible interface provides mixed endian access for registers and memory.

   Depending on the addressing mode of the device, this signal is either configuration register controlled or as part of

   the strobed address input.

•  Direct FIFO access: A FIFO direct select signal directs all host write operations to the EtherCAT Process RAM

   Write Data FIFO (Multiplexed Address Mode only) and all host read operations from EtherCAT Process RAM

   Read Data FIFO (Multiplexed Address Mode only).      This signal is strobed as part of the address input.

9.2      Read / Write Control Signals

The device supports two distinct read / write signal methods:

•  read (RD) and write (WR) strobes are input on separate pins.

•  read and write signals are decoded from an enable input (ENB) and a direction input (RD_WR).

9.3      Control Line Polarity

The device supports polarity control on the following:

•  chip select input (CS)

•  read strobe (RD) / direction input (RD_WR)

•  write strobe (WR) / enable input (ENB)

•  address latch control (ALELO and ALEHI)

9.4      Multiplexed Address / Data Mode

In Multiplexed Address / Data mode, the address, FIFO Direct Select and endianness select inputs are shared with the

data bus. Two methods are supported, a single phase address, utilizing up to 16 address / data pins and a dual phase

address, utilizing only the lower 8 data bits.

9.4.1           ADDRESS LATCH CYCLES

9.4.1.1         Single Phase Address Latching

In Single Phase mode, all address bits, the FIFO Direct Select signal and the endianness select are strobed into the

device using the trailing edge of the ALELO signal. The address latch is implemented on all 16 address / data pins. In

8-bit data mode, where pins AD[15:8] are used exclusively for addressing, it is not necessary to drive these upper

address lines with a valid address continually through read and write operations. However, this operation, referred to as

Partial Address Multiplexing, is acceptable since the device will never drive these pins.

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                                                                                                   LAN9252

Qualification of the ALELO signal with the CS signal is selectable. When qualification is enabled, CS must be active

during ALELO in order to strobe the address inputs. When qualification is not enabled, CS is a don’t care during the

address phase.

The address is retained for all future read and write operations. It is retained until either a reset event occurs or a new

address is loaded. This allows multiple read and write requests to take place to the same address, without requiring

multiple address latching operations.

9.4.1.2  Dual Phase Address Latching

In Dual Phase mode, the lower 8 address bits are strobed into the device using the inactive going edge of the ALELO

signal and the remaining upper address bits, the FIFO Direct Select signals and the endianness select are strobed into

the device using the trailing edge of the ALEHI signal. The strobes can be in either order. In 8-bit data mode, pins

AD[15:8] are not used. In 16-bit data mode, pins D[15:8] are used only for data.

Qualification of the ALELO and ALEHI signals with the CS signal is selectable. When qualification is enabled, CS must

be active during ALELO and ALEHI in order to strobe the address inputs. When qualification is not enabled, CS is a

don’t care during the address phase.

The address is retained for all future read and write operations. It is retained until either a reset event occurs or a new

address is loaded. This allows multiple read and write requests to take place to the same address, without requiring

multiple address latching operations.

9.4.1.3  Address Bit to Address / Data Pin Mapping

In 8-bit data mode, address bit 0 is multiplexed onto pin AD[0], address bit 1 onto pin AD[1], etc. The highest address

bit is bit 9 and is multiplexed onto pin AD[9] (single phase) or AD[1] (dual phase). The address latched into the device

is considered a BYTE address and covers 1K bytes (0 to 3FFh).

In 16-bit data mode, address bit 1 is multiplexed onto pin AD[0], address bit 2 onto pin AD[1], etc. The highest address

bit is bit 9 and is multiplexed onto pin AD[8] (single phase) or AD[0] (dual phase). The address latched into the device

is considered a WORD address and covers 512 words (0 to 1FFh).

When the address is sent to the rest of the device, it is converted to a BYTE address.

9.4.1.4  Endianness Select to Address / Data Pin Mapping

The endianness select is included into the multiplexed address to allow the host system to dynamically select the endi-

anness based on the memory address used. This allows for mixed endian access for registers and memory.

The endianness selection is multiplexed to the data pin one bit above the last address bit.

9.4.1.5  FIFO Direct Select to Address / Data Pin Mapping

The FIFO Direct Select signal is included into the multiplexed address to allow the host system to address the EtherCAT

Process RAM Data FIFOs as if they were a large flat address space.

The FIFO Direct Select signal is multiplexed to the data pin two bits above the last address bit.

9.4.2    DATA CYCLES

The host data bus can be 16 or 8-bits wide while all internal registers are 32 bits wide. The Host Bus Interface performs

the conversion from WORDs or BYTEs to DWORD, while in 8 or 16-bit data mode. Two or four contiguous accesses

within the same DWORD are required in order to perform a write or read.

9.4.2.1  Write Cycles

A write cycle occurs when CS and WR are active (or when ENB is active with RD_WR indicating write). The host address

and endianness were already captured during the address latch cycle.

On the trailing edge of the write cycle (either WR or CS or ENB going inactive), the host data is captured into registers

in the HBI. Depending on the bus width, either a WORD or a BYTE is captured. For 8 or 16-bit data modes, this functions

as the DWORD assembly with the affected WORD or BYTE determined by the lower address inputs. BYTE swapping

is also done at this point based on the endianness.

WRITES FOLLOWING INITIALIZATION

Following device initialization, writes from the Host Bus are ignored until after a read cycle is performed.

WRITES DURING AND FOLLOWING POWER MANAGEMENT

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During and following any power management mode other than D0, writes from the Host Bus are ignored until after a

read cycle is performed.

8 AND 16-BIT ACCESS

While in 8 or 16-bit data mode, the host is required to perform two or four, 16 or 8-bit writes to complete a single DWORD

transfer. No ordering requirements exist. The host can access either the low or high WORD or BYTE first, as long as

the other write(s) is(are) performed to the remaining WORD or BYTEs.

Note:      Writing the same WORD or BYTEs in the same DWORD assemble cycle may cause undefined or unde-

           sirable operation. The HBI hardware does not protect against this operation.

A write BYTE / WORD counter keeps track of the number of writes. At the trailing edge of the write cycle, the counter is

incremented. Once all writes occur, a 32-bit write is performed to the internal register.

The write BYTE / WORD counter is reset if the power management mode is set to anything other than D0.

9.4.2.2    Read Cycles

A read cycle occurs when CS and RD are active (or when ENB is active with RD_WR indicating read). The host address

and endianness were already captured during the address latch cycle.

At the beginning of the read cycle, the appropriate register is selected and its data is driven onto the data pins. Depend-

ing on the bus width, either a WORD or a BYTE is read. For 8 or 16-bit data modes, the returned BYTE or WORD is

determined by the endianness and the lower address inputs.

POLLING FOR INITIALIZATION COMPLETE

Before device initialization, the HBI will not return valid data. To determine when the HBI is functional, the Byte Order

Test Register (BYTE_TEST) should be polled. Each poll should consist of an address latch cycle(s) and a data cycle.

Once the correct pattern is read, the interface can be considered functional. At this point, the Device Ready (READY)

bit in the Hardware Configuration Register (HW_CFG) can be polled to determine when the device is fully configured.

READS DURING AND FOLLOWING POWER MANAGEMENT

During any power management mode other than D0, reads from the Host Bus are ignored. If the power management

mode changes back to D0 during an active read cycle, the tail end of the read cycle is ignored. Internal registers are not

affected and the state of the HBI does not change.

8 AND 16-BIT ACCESS

For certain register accesses, the host is required to perform two or four consecutive 16 or 8-bit reads to complete a

single DWORD transfer. No ordering requirements exist. The host can access either the low or high WORD or BYTE

first, as long as the other read(s) is(are) performed from the remaining WORD or BYTEs.

Note:      Reading the same WORD or BYTEs from the same DWORD may cause undefined or undesirable opera-

           tion. The HBI hardware does not protect against this operation. The HBI simply counts that four BYTEs

           have been read.

A read BYTE / WORD counter keeps track of the number of reads. This counter is separate from the write counter

above. At the trailing edge of the read cycle, the counter is incremented. On the last read for the DWORD, an internal

read is performed to update any Change on Read CSRs.

The read BYTE / WORD counter is reset if the power management mode is set to anything other than D0.

SPECIAL CSR HANDLING

Live Bits

Any register bit that is updated by a H/W event is held at the beginning of the read cycle to prevent it from changing

during the read cycle.

Multiple BYTE / WORD Live Registers in 16 or 8-Bit Modes

Some registers have “live” fields or related fields that span across multiple BYTEs or WORDs. For 16 and 8-bit data

reads, it is possible for the value of these fields to change between host read cycles. In order to prevent reading inter-

mediate values, these registers are locked when the first byte or word is read and unlocked when the last byte or word

is read.

The registers are unlocked if the power management mode is set to anything other than D0.

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Change on Read Registers and FIFOs

FIFOs or “Change on Read” registers, are updated at the end of the read cycle.

For 16 and 8-bit modes, only one internal read cycle is indicated and occurs for the last byte or word.

Change on Read Live Register Bits

As described above, registers with live bits are held starting at the beginning of the read cycle and those that have mul-

tiple bits that span across BYTES or WORDS are also locked for 16 and 8-bit accesses. Although a H/W event that

occurs during the hold or lock time would still update the live bit(s), the live bit(s) will be affected (cleared, etc.) at the

end of the read cycle and the H/W event would be lost.

In order to prevent this, the individual CSRs defer the H/W event update until after the read or multiple reads.

Register Polling During Reset Or Initialization

Some registers support polling during reset or device initialization to determine when the device is accessible. For these

registers, only one read may be performed without the need to read the other WORD or BYTEs. The same BYTE or

WORD of the register may be re-read repeatedly.

A register that is 16 or 8-bit readable or readable during reset or device initialization, is noted in its register description.

9.4.2.3  Host Endianness

The device supports big and little endian host byte ordering based upon the endianness select that is latched during the

address latch cycle. When the endianness select is low, host access is little endian and when high, host access is big

endian. In a typical application the endianness select is connected to a high-order address line, making endian selection

address-based. This highly flexible interface provides mixed endian access for registers and memory for both PIO and

host DMA access.

All internal busses are 32-bit with little endian byte ordering. Logic within the Host Bus Interface re-orders bytes based

on the appropriate endianness bit, and the state of the least significant address bits.

Data path operations for the supported endian configurations and data bus sizes are illustrated in FIGURE 9-1: Little

Endian Ordering on page 66 and FIGURE 9-2: Big Endian Ordering on page 67.

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FIGURE 9-1:          LITTLE  ENDIAN ORDERING

                                          8-BIT LITTLE ENDIAN

                                               INTERNAL ORDER

                                 MSB                                       LSB

                             31       24  23         16     15       8  7       0

                                 3             2                1          0

                                          A=3            3

                                          A=2            2

                                          A=1            1

                                          A=0            0

                                                  7             0

                                               HOST  DATA       BUS

                                          16-BIT LITTLE ENDIAN

                                               INTERNAL ORDER

                                 MSB                                       LSB

                             31       24  23         16     15       8  7       0

                                 3             2                1          0

                                 A=1           3                2

                                 A=0           1                0

                                          15         8      7        0

                                               HOST DATA BUS

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FIGURE 9-2:       BIG         ENDIAN    ORDERING

                                                 8-BIT BIG ENDIAN

                                                      INTERNAL ORDER

                                        MSB                                       LSB

                                    31       24  23         16     15       8  7       0

                                        3             2                1          0

                                                 A=3            0

                                                 A=2            1

                                                 A=1            2

                                                 A=0            3

                                                         7             0

                                                      HOST  DATA       BUS

                                                 16-BIT BIG ENDIAN

                                                      INTERNAL ORDER

                                        MSB                                       LSB

                                    31       24  23         16     15       8  7       0

                                        3             2                1          0

                                        A=1           0                1

                                        A=0           2                3

                                                 15         8      7        0

                                                      HOST DATA BUS

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9.4.3        ETHERCAT PROCESS RAM DATA FIFO ACCESS

9.4.3.1      FIFO Direct Select Access

A FIFO Direct Select signal is provided allows the host system to address the EtherCAT Process RAM Data FIFOs as

if they were a large flat address space. When the FIFO Direct Select signal, which was latched during the address latch

cycle, is active all host write operations are to the EtherCAT Process RAM Write Data FIFO and all host read operations

are from EtherCAT Process RAM Read Data FIFO. Only the lower latched address signals are decoded in order to

select the proper BYTE or WORD. All other address inputs are ignored in this mode. All other operations are the same

(DWORD assembly, FIFO popping, etc.).

The endianness of FIFO Direct Select accesses is determined by the endianness select that was latched during the

address latch cycle.

Burst access when reading EtherCAT Process RAM Read Data FIFO is not supported. However, since the FIFO Direct

Select signal is retained until either a reset event occurs or a new address is loaded, multiple read or write requests can

occur without requiring multiple address latching operations.

9.4.4        MULTIPLEXED ADDRESSING MODE FUNCTIONAL TIMING DIAGRAMS

The following timing diagrams illustrate example multiplexed addressing mode read and write cycles for various

address/data configurations and bus sizes. These diagrams do not cover every supported host bus permutation, but are

selected to detail the main configuration differences (bus size, dual/single phase address latching) within the multiplexed

addressing mode of operation.

The following should be noted for the timing diagrams in this section:

•  The diagrams in this section depict active-high ALEHI/ALELO, CS, RD, and WR signals. The polarities of these

   signals are selectable via the HBI ALE Polarity, HBI Chip Select Polarity, HBI Read, Read/Write Polarity, and HBI

   Write, Enable Polarity bits of the PDI Configuration Register (HBI Modes), respectively. Refer to Section 9.3, "Con-

   trol Line Polarity," on page 62 for additional details.

•  The diagrams in this section depict little endian byte ordering. However, dynamic big and little endianess are sup-

   ported via the endianess signal. Endianess changes only the order of the bytes involved, and not the overall tim-

   ing requirements. Refer to Section 9.4.1.4, "Endianness Select to Address / Data Pin Mapping," on page 63 for

   additional information.

•  The diagrams in Section 9.4.4.1, "Dual Phase Address Latching" and Section 9.4.4.2, "Single Phase Address

   Latching" utilize RD and WR signals. Alternative RD_WR and ENB signaling is also supported, as shown in Sec-

   tion 9.4.4.3, "RD_WR / ENB Control Mode Examples". The HBI read/write mode is selectable via the HBI Read/

   Write Mode bit of the PDI Configuration Register (HBI Modes). The polarities of the RD_WR and ENB signals are

   selectable via the HBI Read, Read/Write Polarity and HBI Write, Enable Polarity bits of the PDI Configuration Reg-

   ister (HBI Modes).

•  Qualification of the ALELO and/or ALEHI with the CS signal is selectable via the HBI ALE Qualification bit of the

   PDI Configuration Register (HBI Modes). Refer to Section 9.4.1.1, "Single Phase Address Latching," on page 62

   and Section 9.4.1.2, "Dual Phase Address Latching," on page 63 for additional information.

•  In dual phase address latching mode, the ALEHI and ALELO cycles can be in any order. Either or both ALELO

   and ALEHI cycles maybe skipped and the device retains the last latched address.

•  In single phase address latching mode, the ALELO cycle maybe skipped and the device retains the last latched

   address.

   Note:     In 8 and 16-bit modes, the ALELO cycle is normally not skipped since sequential BYTEs or WORDs are

             accessed in order to satisfy a complete DWORD cycle. However, there are registers for which a single

             BYTE or WORD access is allowed, in which case multiple accesses to these registers may be performed

             without the need to re-latch the repeated address.

•  For 16 and 8-bit modes, consecutive address cycles must be within the same DWORD until the DWORD is com-

   pletely accessed (with the register exceptions noted above). Although BYTEs and WORDs can be accessed in

   any order, the diagrams in this section depict accessing the lower address BYTE or WORD first.

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9.4.4.1      Dual Phase Address Latching

The figures in this section detail read and write operations in multiplexed addressing mode with dual phase address

latching for 16 and 8-bit modes.

16-BIT READ

The address is latched sequentially from AD[7:0]. AD[15:8] is not used or driven for the address phase. A read on

AD[15:0] follows. The cycle is repeated for the other 16-bits of the DWORD.

FIGURE 9-3:  MULTIPLEXED ADDRESSING WITH DUAL PHASE LATCHING - 16-BIT READ

             ALELO

             ALEHI

             CS                     Optional                                  Optional

             RD

             WR

             AD[15:8]                               Data 15:8                               Data 31:24

             AD[7:0]   Address Low  Address High    Data 7:0   Address+1 Low  Address High  Data 23:16

16-BIT READ WITH SUPPRESSED ALEHI

The address is latched sequentially from AD[7:0]. AD[15:8] is not used or driven for the address phase. A read       on

AD[15:0] follows. The lower address is then updated to access the opposite WORD.

FIGURE 9-4:  MULTIPLEXED ADDRESSING WITH DUAL PHASE LATCHING - 16-BIT READ

             WITHOUT ALEHI

             ALELO

             ALEHI

             CS                     Optional                   Optional

             RD

             WR

             AD[15:8]                               Data 15:8                 Data 31:24

             AD[7:0]   Address Low  Address   High  Data 7:0   Address+1 Low  Data 23:16

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16-BIT WRITE

The address is latched sequentially from AD[7:0]. AD[15:8] is not used or driven for the address phase. A write   on

AD[15:0] follows. The cycle is repeated for the other 16-bits of the DWORD.

FIGURE 9-5:          MULTIPLEXED ADDRESSING WITH DUAL PHASE LATCHING - 16-BIT WRITE

              ALELO

              ALEHI

                     CS               Optional                                  Optional

                     RD

                     WR

              AD[15:8]                                Data 15:8                                       Data 31:24

              AD[7:0]    Address Low  Address High    Data 7:0   Address+1 Low  Address High          Data 23:16

16-BIT WRITE WITH SUPPRESSED ALEHI

The address is latched sequentially from AD[7:0]. AD[15:8] is not used or driven for the address phase. A write   on

AD[15:0] follows. The lower address is then updated to access the opposite WORD.

FIGURE 9-6:          MULTIPLEXED ADDRESSING WITH DUAL PHASE LATCHING - 16-BIT WRITE

                     WITHOUT ALEHI

              ALELO

              ALEHI

                     CS               Optional                   Optional

                     RD

                     WR

              AD[15:8]                                Data 15:8                           Data 31:24

              AD[7:0]    Address Low  Address   High  Data 7:0   Address+1 Low            Data 23:16

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16-BIT READS AND WRITES TO CONSTANT ADDRESS

The address is latched sequentially from AD[7:0]. AD[15:8] is not used or driven for the address phase. A mix of reads

and writes on AD[15:0] follows.

Note:     Generally, two 16-bit reads to opposite WORDs of the same DWORD are required, with at least the lower

          address changing using ALELO. 16-bit reads and writes to the same WORD is a special case.

FIGURE 9-7:                            MULTIPLEXED ADDRESSING WITH DUAL PHASE                                                           LATCHING               - 16-BIT                    READS

                                       AND WRITES CONSTANT ADDRESS

          ALELO

          ALEHI

                       CS                     Optional

                       RD

                       WR

          AD[15:8]                                                   Data 15:8            Data 15:8                       Data 15:8                 Data 15:8                Data 15:8

          AD[7:0]                Address Low     Address  High            Data 7:0        Data 7:0                        Data 7:0                  Data 7:0                 Data 7:0

8-BIT READ

The address is latched sequentially from AD[7:0]. A read on AD[7:0] follows. AD[15:8] pins are not used or driven. The

cycle is repeated for the other BYTEs of the DWORD.

FIGURE 9-8:                            MULTIPLEXED ADDRESSING WITH DUAL PHASE LATCHING - 8-BIT READS

ALELO

ALEHI

CS                     Optional                                           Optional                                        Optional                                           Optional

RD

WR

AD[15:8]                                                                                             Hi-Z

AD[7:0]   Address Low  Address   High  Data 7:0           Address+1  Low  Address   High  Data 15:8        Address+2 Low  Address High  Data 23:16            Address+3 Low  Address High  Data 31:24

 2015 Microchip Technology Inc.                                                                                                                               DS00001909A-page 71
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8-BIT READ WITH SUPPRESSED ALEHI

The address is latched sequentially from AD[7:0]. A read on AD[7:0] follows. AD[15:8] pins are not used or driven. The

lower address is then updated to access the other BYTEs.

FIGURE 9-9:                          MULTIPLEXED ADDRESSING WITH DUAL PHASE LATCHING - 8-BIT READS

                                     WITHOUT ALEHI

          ALELO

          ALEHI

                       CS                     Optional                                      Optional                                        Optional                              Optional

                       RD

                       WR

          AD[15:8]                                                                                                     Hi-Z

          AD[7:0]                Address Low  Address High  Data 7:0                  Address+1 Low   Data       15:8        Address+2 Low                Data 23:16              Address+3 Low  Data 31:24

8-BIT WRITE

The address is latched sequentially from AD[7:0]. A write on AD[7:0] follows. AD[15:8] pins are not used or driven. The

cycle is repeated for the other BYTEs of the DWORD.

FIGURE 9-10:                         MULTIPLEXED ADDRESSING WITH DUAL PHASE LATCHING - 8-BIT WRITE

ALELO

ALEHI

CS                     Optional                                             Optional                                                        Optional                                                  Optional

RD

WR

AD[15:8]                                                                                                               Hi-Z

AD[7:0]   Address Low  Address High           Data 7:0      Address+1  Low  Address   High            Data 15:8              Address+2 Low  Address High              Data 23:16  Address+3      Low  Address   High  Data 31:24

DS00001909A-page 72                                                                                                                                                                2015 Microchip Technology Inc.
                                                                                                                                       LAN9252

8-BIT WRITE WITH SUPPRESSED ALEHI

The address is latched sequentially from AD[7:0]. A write on AD[7:0] follows. AD[15:8] pins are not used or driven.                                               The

lower address is then updated to access the other BYTEs.

FIGURE 9-11:     MULTIPLEXED ADDRESSING WITH DUAL PHASE LATCHING - 8-BIT WRITE

                 WITHOUT ALEHI

       ALELO

       ALEHI

       CS                     Optional                             Optional                       Optional                   Optional

       RD

       WR

       AD[15:8]                                                                             Hi-Z

       AD[7:0]   Address Low  Address High           Data 7:0      Address+1 Low  Data 15:8       Address+2 Low  Data 23:16  Address+3 Low     Data 31:24

8-BIT READS AND WRITES TO CONSTANT ADDRESS

The address is latched sequentially from AD[7:0]. A mix of reads and writes on AD[7:0] follows. AD[15:8] pins are not

used or driven.

Note:  Generally, four 8-bit reads to opposite BYTEs of the same DWORD are required, with at least the lower

       address changing using ALELO. 8-bit reads and writes to the same BYTE is a special case.

FIGURE 9-12:     MULTIPLEXED ADDRESSING WITH DUAL                                                                PHASE LATCHING             -  8-BIT       READS

                 AND WRITES CONSTANT ADDRESS

                 ALELO

                 ALEHI

                              CS                     Optional

                              RD

                              WR

                 AD[15:8]                                                                   Hi-Z

                 AD[7:0]                Address Low  Address High  Data 7:0       Data 7:0        Data 7:0       Data 7:0    Data 7:0

 2015 Microchip Technology Inc.                                                                                                            DS00001909A-page 73
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9.4.4.2      Single Phase Address Latching

The figures in this section detail multiplexed addressing mode with single phase addressing for 16 and 8-bit modes of

operation.

16-BIT READ

The address is latched simultaneously from AD[7:0] and AD[15:8]. A read on AD[15:0] follows. The cycle is repeated

for the other 16-bits of the DWORD.

FIGURE 9-13:         MULTIPLEXED ADDRESSING WITH SINGLE PHASE LATCHING - 16-BIT READ

                     ALELO

                     ALEHI

                     CS              Optional                 Optional

                     RD

                     WR

                     AD[15:8]        Address High  Data 15:8  Address High   Data 31:24

                     AD[7:0]         Address Low   Data 7:0   Address+1 Low  Data 23:16

16-BIT WRITE

The address is latched simultaneously from AD[7:0] and AD[15:8]. A write     on AD[15:0] follows. The  cycle is  repeated

for the other 16-bits of the DWORD.

FIGURE 9-14:         MULTIPLEXED ADDRESSING WITH SINGLE                      PHASE LATCHING -          16-BIT    WRITE

                     ALELO

                     ALEHI

                     CS              Optional                 Optional

                     RD

                     WR

                     AD[15:8]        Address High  Data 15:8  Address High   Data 31:24

                     AD[7:0]         Address Low   Data 7:0   Address+1 Low  Data 23:16

DS00001909A-page 74                                                                       2015 Microchip Technology Inc.
                                                                                                               LAN9252

16-BIT READS AND WRITES TO CONSTANT ADDRESS

The address is latched simultaneously from AD[7:0] and AD[15:8]. A mix of reads and writes on AD[15:0] follows.

Note:     Generally, two 16-bit reads to opposite WORDs of the same DWORD are required. 16-bit reads and writes

          to the same WORD is a special case.

FIGURE    9-15:            MULTIPLEXED ADDRESSING WITH SINGLE                           PHASE LATCHING -                      16-BIT      READS

                           AND WRITES CONSTANT ADDRESS

            ALELO

            ALEHI

                 CS        Optional

                 RD

                 WR

            AD[15:8]       Address High  Data 15:8            Data 15:8  Data 15:8                  Data 15:8  Data 15:8

            AD[7:0]        Address Low   Data 7:0             Data 7:0   Data 7:0                   Data 7:0   Data 7:0

8-BIT READ

The address is latched simultaneously from AD[7:0] and AD[15:8]. A read on AD[7:0] follows. AD[15:8] pins are not

used or driven for the data phase as the host could potentially continue to drive the upper address on these signals. The

cycle is repeated for the other BYTEs of the DWORD.

FIGURE 9-16:               MULTIPLEXED ADDRESSING WITH SINGLE PHASE LATCHING - 8-BIT READ

ALELO

ALEHI

CS               Optional                           Optional             Optional                              Optional

RD

WR

AD[15:8]    Address High                 Address High                    Address High                          Address High

AD[7:0]     Address Low    Data 7:0      Address+1 Low        Data 15:8  Address+2 Low  Data 23:16             Address+3 Low  Data 31:24

 2015 Microchip Technology Inc.                                                                               DS00001909A-page 75
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8-BIT WRITE

The address is latched simultaneously from AD[7:0] and AD[15:8]. A write on AD[7:0] follows. AD[15:8] pins are not

used or driven for the data phase as the host could potentially continue to drive the upper address on these signals. The

cycle is repeated for the other BYTEs of the DWORD.

FIGURE 9-17:                   MULTIPLEXED ADDRESSING WITH SINGLE PHASE LATCHING - 8-BIT WRITE

ALELO

ALEHI

CS               Optional                    Optional                  Optional                   Optional

RD

WR

AD[15:8]  Address High                       Address High              Address High               Address High

AD[7:0]   Address Low          Data 7:0      Address+1 Low  Data 15:8  Address+2 Low  Data 23:16  Address+3 Low     Data 31:24

8-BIT READS AND WRITES TO CONSTANT ADDRESS

The address is latched simultaneously from AD[7:0] and AD[15:8]. A mix of reads and writes on AD[7:0] follows.

AD[15:8] pins are not used or driven for the data phase as the host could potentially continue to drive the upper address

on these signals.

Note:     Generally, four 8-bit reads to opposite BYTEs of the same DWORD are required. 8-bit reads and writes to

          the same BYTE is a special case.

FIGURE    9-18:                MULTIPLEXED ADDRESSING WITH SINGLE                     PHASE       LATCHING       -  8-BIT  READS

                               AND WRITES CONSTANT ADDRESS

                   ALELO

                   ALEHI

                           CS  Optional

                           RD

                        WR

                   AD[15:8]    Address High

                   AD[7:0]     Address Low   Data 7:0       Data 7:0   Data 7:0       Data 7:0    Data 7:0

DS00001909A-page 76                                                                                2015 Microchip Technology Inc.
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9.4.4.3  RD_WR / ENB Control Mode Examples

The figures in this section detail read and write operations utilizing the alternative RD_WR and ENB signaling. The HBI

read/write mode is selectable via the HBI Read/Write Mode bit of the PDI Configuration Register (HBI Modes).

Note:    The examples in this section detail 16-bit mode with dual phase latching. However, the RD_WR and ENB

         signaling can be used identically in all other multiplexed addressing modes of operation.

         The examples in this section show the ENB signal active-high and the RD_WR signal low for read and high

         for write. The polarities of the RD_WR and ENB signals are selectable via the HBI Read, Read/Write Polar-

         ity and HBI Write, Enable Polarity bits of the PDI Configuration Register (HBI Modes).

16-BIT

FIGURE 9-19:         MULTIPLEXED ADDRESSING RD_WR / ENB CONTROL MODE EXAMPLE - 16-

                     BIT READ

         ALELO

         ALEHI

                CS                Optional                                   Optional

         RD_WR

                ENB

         AD[15:8]                                 Data 15:8                                  Data 31:24

         AD[7:0]     Address Low  Address   High  Data 7:0   Address+1  Low  Address   High  Data 23:16

FIGURE   9-20:       MULTIPLEXED ADDRESSING                  RD_WR  /  ENB CONTROL           MODE EXAMPLE     -     16-

                     BIT WRITE

         ALELO

         ALEHI

                CS                Optional                                   Optional

         RD_WR

                ENB

         AD[15:8]                                 Data 15:8                                  Data 31:24

         AD[7:0]     Address Low  Address   High  Data 7:0   Address+1 Low   Address High    Data 23:16

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LAN9252

9.4.5    MULTIPLEXED ADDRESSING MODE TIMING REQUIREMENTS

The following figures and tables specify the timing requirements during Multiplexed Address / Data mode. Since timing

requirements are similar across the multitude of operations (e.g. dual vs. single phase, 8 vs. 16-bit), many timing

requirements are illustrated onto the same figures and do not necessarily represent any particular functional operation.

The following should be noted for the timing specifications in this section:

•  The diagrams in this section depict active-high ALEHI/ALELO, CS, RD, WR, RD_WR and ENB signals. The

   polarities of these signals are selectable via the HBI ALE Polarity, HBI Chip Select Polarity, HBI Read, Read/Write

   Polarity, and HBI Write, Enable Polarity bits of the PDI Configuration Register (HBI Modes), respectively. Refer to

   Section 9.3, "Control Line Polarity," on page 62 for additional details.

•  Qualification of the ALELO and/or ALEHI with the CS signal is selectable via the HBI ALE Qualification bit of the

   PDI Configuration Register (HBI Modes). This is shown as a dashed line. Timing requirements between ALELO /

   ALEHI and CS only apply when this mode is active.

•  In dual phase address latching mode, the ALEHI and ALELO cycles can be in any order. ALEHI first is depicted

   in solid line. ALELO first is depicted in dashed line.

•  A read cycle maybe followed by followed by an address cycle, a write cycle or another read cycle. A write cycle

   maybe followed by followed by a read cycle or another write cycle. These are shown in dashed line.

9.4.5.1        Read Timing Requirements

If RD and WR signaling is used, a host read cycle begins when RD is asserted with CS active. The cycle ends when RD

is de-asserted. CS maybe asserted and de-asserted along with RD but not during RD active.

Alternatively, if RD_WR and ENB signaling is used, a host read cycle begins when ENB is asserted with CS active and

RD_WR indicating a read. The cycle ends when ENB is de-asserted. CS maybe asserted and de-asserted along with

ENB but not during ENB active.

Please refer to Section 9.4.4, "Multiplexed Addressing Mode Functional Timing Diagrams," on page 68 for functional

descriptions.

FIGURE 9-21:         MULTIPLEXED ADDRESSING READ CYCLE TIMING

                                                tcsale                   tcsrd               trdcs

                                CS

                                         twale

                        ALEHI                                                                trdale

                                                taleale

                     ALELO                                                                   trdale

                                         tadrs             tadrh

                     AD[7:0] input

                     AD[15:8] input

                     RD_WR

                                                           trdwrs                    trdwrh

                                                           talerd               trd  trdcyc  trdrd

                     ENB, RD

                                                                                             trdwr

                                WR

                                                           taledv                            trddh, tcsdh

                                                           trdon, tcson
                                                           trddv, tcsdv                      trddz, tcsdz

               AD[15:8] output

               AD[7:0]  output

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TABLE 9-1:  MULTIPLEXED ADDRESSING READ CYCLE TIMING VALUES

Symbol                            Description                  Min  Typ  max  units

tcsale      CS Setup to ALELO, ALEHI Active                    0              ns

            Note 3, Note 2

tcsrd       CS Setup to RD or ENB Active                       0              ns

trdcs       CS Hold from RD or ENB Inactive                    0              ns

twale       ALELO, ALEHI Pulse Width                           10             ns

tadrs       Address Setup to ALELO, ALEHI Inactive             10             ns

tadrh       Address Hold from ALELO, ALEHI Inactive            5              ns

taleale     ALELO Inactive to ALEHI Active                     0              ns

            ALEHI Inactive to ALELO Active

            Note 1, Note 2

talerd      ALELO, ALEHI Inactive to RD or ENB Active          5              ns

            Note 2

trdwrs      RD_WR Setup to ENB Active                          5              ns

            Note 4

trdwrh      RD_WR Hold from ENB Inactive                       5              ns

            Note 4

trdon       RD or ENB to Data Buffer Turn On                   0              ns

trddv       RD or ENB Active to Data Valid                               30   ns

trddh       Data Output Hold Time from RD or ENB Inactive      0              ns

trddz       Data Buffer Turn Off Time from RD or ENB Inactive            9    ns

tcson       CS to Data Buffer Turn On                          0              ns

tcsdv       CS Active to Data Valid                                      30   ns

tcsdh       Data Output Hold Time from CS Inactive             0              ns

tcsdz       Data Buffer Turn Off Time from CS Inactive                   9    ns

taledv      ALELO, ALEHI Inactive to Data Valid                          35   ns

            Note 2

trd         RD or ENB Active Time                              32             ns

trdcyc      RD or ENB Cycle Time                               45             ns

trdale      RD or ENB De-assertion Time before Address Phase   13             ns

trdrd       RD or ENB De-assertion Time before Next RD or ENB  13             ns

            Note 5

trdwr       RD De-assertion Time before Next WR                13             ns

            Note 5, Note 6

Note 1:  Dual Phase Addressing

Note 2:  Depends on ALEHI / ALELO order.

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Note 3:  ALELO and/or ALEHI qualified with the CS.

Note 4:  RD_WR and ENB signaling.

Note 5:  No interposed address phase.

Note 6:  RD and WR signaling.

Note:    Timing values are with respect to an equivalent test load of 25 pF.

9.4.5.2        Write Timing Requirements

If RD and WR signaling is used, a host write cycle begins when WR is asserted with CS active. The cycle ends when

WR is de-asserted. CS maybe asserted and de-asserted along with WR but not during WR active.

Alternatively, if RD_WR and ENB signaling is used, a host write cycle begins when ENB is asserted with CS active and

RD_WR indicating a write. The cycle ends when ENB is de-asserted. CS maybe asserted and de-asserted along with

ENB but not during ENB active.

Please refer to Section 9.4.4, "Multiplexed Addressing Mode Functional Timing Diagrams," on page 68 for functional

descriptions.

FIGURE 9-22:         MULTIPLEXED ADDRESSING WRITE CYCLE TIMING

                                              tcsale           tcswr                  twrcs

                                CS

                                       twale

                     ALEHI                                                            twrale

                                              taleale

                     ALELO                                                            twrale

                                       tadrs           tadrh

               AD[7:0] input

               AD[15:8] input

                     RD_WR

                                                                           tds        tdh

                                                       trdwrs                 trdwrh

                                                       talewr         twr  twrcyc     twrwr

                     ENB, WR

                                                                                      twrrd

                                RD

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TABLE 9-2:  MULTIPLEXED ADDRESSING WRITE CYCLE TIMING VALUES

Symbol                             Description                      Min  Typ  Max  Units

tcsale      CS Setup to ALELO, ALEHI Active                         0              ns

            Note 9, Note 8

tcswr       CS Setup to WR or ENB Active                            0              ns

twrcs       CS Hold from WR or ENB Inactive                         0              ns

twale       ALELO, ALEHI Pulse Width                                10             ns

tadrs       Address Setup to ALELO, ALEHI Inactive                  10             ns

tadrh       Address Hold from ALELO, ALEHI Inactive                 5              ns

taleale     ALELO Inactive to ALEHI Active                          0              ns

            ALEHI Inactive to ALELO Active

            Note 7, Note 8

talewr      ALELO, ALEHI Inactive to WR or ENB Active               5              ns

            Note 8

trdwrs      RD_WR Setup to ENB Active                               5              ns

            Note 10

trdwrh      RD_WR Hold from ENB Inactive                            5              ns

            Note 10

tds         Data Setup to WR or ENB Inactive                        7              ns

tdh         Data Hold from WR or ENB Inactive                       0              ns

twr         WR or ENB Active Time                                   32             ns

twrcyc      WR or ENB Cycle Time                                    45             ns

twrale      WR or ENB De-assertion Time before      Address Phase   13             ns

twrwr       WR or ENB De-assertion Time before      Next WR or ENB  13             ns

            Note 11

twrrd       WR De-assertion Time before Next RD                     13             ns

            Note 11, Note 12

Note 7:  Dual Phase Addressing

Note 8:  Depends on ALEHI / ALELO order.

Note 9:  ALELO and/or ALEHI qualified with the CS.

Note 10: RD_WR and ENB signaling.

Note 11: No interposed address phase.

Note 12: RD and WR signaling.

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9.5  Indexed Address Mode

In Indexed Address mode, access to the internal registers and memory of the device are indirectly mapped using Index

and Data registers. The desired internal address is written into the device at a particular offset. The value written is then

used as the internal address when the associate Data register address is accessed. Three Index / Data register sets

are provided allowing for multi-threaded operation without the concern of one thread corrupting the Index set by another

thread. Endianness can be configured per Index / Data pair. Another Data register is provided for access to the FIFOs.

The host address register map is given below. In 8-bit data mode, the host address input (ADDR[4:0]) is a BYTE

address. In 16-bit data mode, ADDR0 is not provided and the host address input (ADDR[4:1]) is a WORD address.

As discussed below in Section 9.5.5.1, "Index Register Bypass FIFO Access", the EtherCAT Process RAM Data FIFOs

are accessed when reading or writing at address 18h-1Bh.

     TABLE 9-3:      HOST BUS INTERFACE                   INDEXED ADDRESS MODE REGISTER              MAP

     BYTE

     ADDRESS         SYMBOL                               REGISTER NAME

     00h-03h         HBI_IDX_0                            Host Bus Interface Index Register 0

     04h-07h         HBI_DATA_0                           Host Bus Interface Data Register 0

     08h-0Bh         HBI_IDX_1                            Host Bus Interface Index Register 1

     0Ch-0Fh         HBI_DATA_1                           Host Bus Interface Data Register 1

     10h-13h         HBI_IDX_2                            Host Bus Interface Index Register 2

     14h-17h         HBI_DATA_2                           Host Bus Interface Data Register 2

     18h-1Bh         PROCESS_RAM_FIFO                     Process RAM Write Data FIFO
                                                          Process RAM Read Data FIFO

     1Ch-1Fh         HBI_CFG                              Host Bus Interface Configuration Register

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9.5.1  HOST BUS INTERFACE INDEX REGISTER

The Index registers are writable as WORDs or as BYTEs, depending upon the data mode.         There is  no   concern about

DWORD assembly rules when writing these registers. The Index registers are formatted as      follows:

Bits                                      Description                                        Type           Default

31:16  RESERVED                                                                              RO             -

15:0   Internal Address                                                                      R/W            1234h
       The address used when the corresponding Data register is accessed.
                                                                                                            Note 13

       Note:  The internal address provided by each Index register is always

              considered to be a BYTE address.

Note 13: The default may be used to help determine the endianness of the register.

9.5.2  HOST BUS INTERFACE CONFIGURATION REGISTER

The HBI Configuration register is used to specify the endianness of the interface. Endianess for each Index / Data pair

and for FIFO accesses can be individually specified.

The endianness of this register is irrelevant since each byte is shadowed into 4 positions.

The HBI Configuration register is writable as WORDs or as BYTEs, depending upon the data mode. There is no concern

about DWORD assembly rules when writing this register. The Configuration register is formatted as follows:

Bits                                      Description                                        Type           Default

31:28  RESERVED                                                                              RO             -

27     FIFO Endianness Shadow          3                                                     R/W            0b
       This bit is a shadow of bit 3.

26     Host Bus Interface Index /      Data  Register  2  Endianness  Shadow        3        R/W            0b
       This bit is a shadow of bit 2.

25     Host Bus Interface Index /      Data  Register  1  Endianness  Shadow        3        R/W            0b
       This bit is a shadow of bit 1.

24     Host Bus Interface Index /      Data  Register  0  Endianness  Shadow        3        R/W            0b
       This bit is a shadow of bit 0.

23:20  RESERVED                                                                              RO             -

19     FIFO Endianness Shadow          2                                                     R/W            0b
       This bit is a shadow of bit 3.

18     Host Bus Interface Index /      Data  Register  2  Endianness  Shadow        2        R/W            0b
       This bit is a shadow of bit 2.

17     Host Bus Interface Index /      Data  Register  1  Endianness  Shadow        2        R/W            0b
       This bit is a shadow of bit 1.

16     Host Bus Interface Index /      Data  Register  0  Endianness  Shadow        2        R/W            0b
       This bit is a shadow of bit 0.

15:12  RESERVED                                                                              RO             -

11     FIFO Endianness Shadow          1                                                     R/W            0b
       This bit is a shadow of bit 3.

10     Host Bus Interface Index /      Data Register   2  Endianness  Shadow        1        R/W            0b
       This bit is a shadow of bit 2.

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Bits                                  Description                                           Type            Default

9     Host Bus Interface Index / Data Register 1 Endianness Shadow 1                        R/W             0b
      This bit is a shadow of bit 1.

8     Host Bus Interface Index / Data Register 0 Endianness Shadow 1                        R/W             0b
      This bit is a shadow of bit 0.

7:4   RESERVED                                                                              RO              -

3     FIFO Endianness                                                                       R/W             0b
      This bit specifies the endianness of FIFO accesses when they are accessed

      by means other than the Index / Data Register method.

      0 = Little Endian

      1 = Big Endian

      Note:          In order to avoid any ambiguity with the endianness of this

                     register, bits 3, 11, 19 and 27 are shadowed. If any of these bits

                     are set during a write, all of the bits will be set.

2     Host Bus Interface Index / Data Register 2 Endianness                                 R/W             0b
      This bit specifies the endianness of the Index and Data register set 2.

      0 = Little Endian

      1 = Big Endian

      Note:          In order to avoid any ambiguity with the endianness of this

                     register, bits 2, 10, 18 and 26 are shadowed. If any of these bits

                     are set during a write, all of the bits will be set.

1     Host Bus Interface Index / Data Register 1 Endianness                                 R/W             0b
      This bit specifies the endianness of the Index and Data register set 1.

      0 = Little Endian

      1 = Big Endian

      Note:          In order to avoid any ambiguity with the endianness of this

                     register, bits 1, 9, 17 and 25 are shadowed. If any of these bits

                     are set during a write, all of the bits will be set.

0     Host Bus Interface Index / Data Register 0 Endianness                                 R/W             0b
      This bit specifies the endianness of the Index and Data register set 0.

      0 = Little Endian

      1 = Big Endian

      Note:          In order to avoid any ambiguity with the endianness of this

                     register, bits 0, 8, 16 and 24 are shadowed. If any of these bits

                     are set during a write, all of the bits will be set.

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9.5.3    INDEX AND CONFIGURATION REGISTER DATA ACCESS

The host data bus can be 16 or 8-bits wide. The HBI Index registers and the HBI Configuration register are 32-bits wide

and are writable as WORDs or as BYTEs, depending upon the data mode. They do not have nor do they require

WORDs or BYTEs to DWORD conversion.

9.5.3.1  Write Cycles

A write cycle occurs when CS and WR are active (or when ENB is active with RD_WR indicating write).

On the trailing edge of the write cycle (either WR or CS or ENB going inactive), the host data is captured into the Con-

figuration register or one for the Index registers.

Depending on the bus width, either a WORD or a BYTE is written. The affected WORD or BYTE is determined by the

endianness of the register (specified in the Host Bus Interface Configuration Register) and the lower address inputs.

Individual BYTE (in 16-bit data mode) access is not supported.

WRITES FOLLOWING INITIALIZATION

Following device initialization, writes from the Host Bus are ignored until after a read cycle is performed.

WRITES DURING AND FOLLOWING POWER MANAGEMENT

During and following any power management mode other than D0, writes from the Host Bus are ignored until after a

read cycle is performed.

9.5.3.2  Read Cycles

A read cycle occurs when CS and RD are active (or when ENB is active with RD_WR indicating read). The host address

is used directly from the Host Bus.

At the beginning of the read cycle, the appropriate register is selected and its data is driven onto the data pins. Depend-

ing on the bus width, either a WORD or a BYTE is read. For 8 or 16-bit data modes, the returned BYTE or WORD is

determined by the endianness of the register (specified in the Host Bus Interface Configuration Register) and the lower

host address inputs.

9.5.4    INTERNAL REGISTER DATA ACCESS

The host data bus can be 16 or 8-bits wide while all internal registers are 32 bits wide. The Host Bus Interface performs

the conversion from WORDs or BYTEs to DWORD, while in 8 or 16-bit data mode. Two or four accesses within the

same DWORD are required in order to perform a write or read.

Each Data register, along with the FIFO direct address access, has a separate WORD or BYTE to DWORD conversion.

Accesses may be mixed among these (and the HBI Index and Configuration registers) without concern of data corrup-

tion.

9.5.4.1  Write Cycles

A write cycle occurs when CS and WR are active (or when ENB is active with RD_WR indicating write). The host

address from the Host Bus selects the contents of one of the Index registers. The result of this operation is captured on

the leading edge of the write cycle.

The host address inputs from the Host Bus are also captured on the leading edge of the write cycle. These are used to

increment the appropriate write BYTE / WORD counter (for 8 or 16-bit data mode described below) as well as to select

the correct DWORD assembly register.

On the trailing edge of the write cycle (either WR or CS or ENB going inactive), the host data is captured into one of the

Data registers. Depending on the bus width, either a WORD or a BYTE is captured. For 8 or 16-bit data modes, this

functions as the DWORD assembly with the affected WORD or BYTE determined by the lower host address inputs.

BYTE swapping is also done at this point based on the endianness of the register (specified in the Host Bus Interface

Configuration Register).

Note:    There are separate write BYTE / WORD counters and DWORD assembly registers for each of the three

         Data Registers as well as for FIFO access.

WRITES FOLLOWING INITIALIZATION

Following device initialization, writes from the Host Bus are ignored until after a read cycle is performed.

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WRITES DURING AND FOLLOWING POWER MANAGEMENT

During and following any power management mode other than D0, writes from the Host Bus are ignored until after a

read cycle is performed.

8 AND 16-BIT ACCESS

While in 8 or 16-bit data mode, the host is required to perform two or four, 16 or 8-bit writes to complete a single DWORD

transfer. No ordering requirements exist. The host can access either the low or high WORD or BYTE first, as long as

the other write(s) is(are) performed to the remaining WORD or BYTEs.

Note:    Writing the same WORD or BYTEs into the same DWORD may cause undefined or undesirable operation.

         The HBI hardware does not protect against this operation.

         Accessing the same internal register using two Index / Data register pairs may cause undefined or unde-

         sirable operation. The HBI hardware does not protect against this operation.

         Mixing reads and writes into the same Data register may cause undefined or undesirable operation. The

         HBI hardware does not protect against this operation.

A write BYTE / WORD counter keeps track of the number of writes. Each Data Register has its own BYTE / WORD

counter. At the trailing edge of the write cycle, the appropriate counter (based on the captured host address from above)

is incremented. Once all writes occur, a 32-bit write is performed to the internal register selected by the captured address

from above. The data that is written is selected from one of the three DWORD assembly registers based on the captured

host address from above.

All of the write BYTE / WORD counters are reset if the power management mode is set to anything other than D0.

9.5.4.2  Read Cycles

A read cycle occurs when CS and RD are active (or when ENB is active with RD_WR indicating read). The host address

from the Host Bus selects the contents of one of the Index registers. The result of this operation is used to select the

internal register to be read and also is captured on the leading edge of the read cycle.

The host address inputs from the Host Bus are also captured on the leading edge of the read cycle. These are used to

increment the appropriate read BYTE / WORD counter (for 8 or 16-bit data mode described below).

At the beginning of the read cycle, the appropriate register is selected and its data is driven onto the data pins. Depend-

ing on the bus width, either a WORD or a BYTE is read. For 8 or 16-bit data modes, the returned BYTE or WORD is

determined by the endianness of the Data register (specified in the Host Bus Interface Configuration Register) and the

lower host address inputs.

Note:    There are separate read BYTE / WORD counters for each of the three Data Registers as well as for FIFO

         access.

POLLING FOR INITIALIZATION COMPLETE

Before device initialization, the HBI will not return valid data. To determine when the HBI is functional, first the Host Bus

Interface Index Register 0 should be polled, then the Byte Order Test Register (BYTE_TEST) should be polled. Once

the correct pattern is read, the interface can be considered functional. At this point, the Device Ready (READY) bit in

the Hardware Configuration Register (HW_CFG) can be polled to determine when the device is fully configured.

READS DURING AND FOLLOWING POWER MANAGEMENT

During any power management mode other than D0, reads from the Host Bus are ignored. If the power management

mode changes back to D0 during an active read cycle, the tail end of the read cycle is ignored. Internal registers are not

affected and the state of the HBI does not change.

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8 AND 16-BIT ACCESS

For certain register accesses, the host is required to perform two or four consecutive 16 or 8-bit reads to complete a

single DWORD transfer. No ordering requirements exist. The host can access either the low or high WORD or BYTE

first, as long as the other read(s) is(are) performed from the remaining WORD or BYTEs.

Note:      Reading the same WORD or BYTEs from the same DWORD may cause undefined or undesirable opera-

           tion. The HBI hardware does not protect against this operation. The HBI simply counts that four BYTEs

           have been read.

           Accessing the same internal register using two Index / Data register pairs may cause undefined or unde-

           sirable operation. The HBI hardware does not protect against this operation.

           Mixing reads and writes into the same Data register may cause undefined or undesirable operation. The

           HBI hardware does not protect against this operation.

A read BYTE / WORD counter keeps track of the number of reads. Each Data Register has its own BYTE / WORD

counter. These counters are separate from the write counters above. At the trailing edge of the read cycle, the appro-

priate counter (based on the captured host address from above) is incremented. On the last read for the DWORD, an

internal read is performed to update any Change on Read CSRs.

All of the read BYTE / WORD counters are reset if the power management mode is set to anything other than D0.

SPECIAL CSR HANDLING

Live Bits

Any register bit that is updated by a H/W event is held at the beginning of the read cycle to prevent it from changing

during the read cycle.

Multiple BYTE / WORD Live Registers in 16 or 8-Bit Modes

Some internal registers have fields or related fields that span across multiple BYTEs or WORDs. For 16 and 8-bit data

reads, it is possible that the value of these fields change between host read cycles. In order to prevent reading interme-

diate values, these registers are locked when the first byte or word is read and unlocked when the last byte or word is

read.

The registers are unlocked if the power management mode is set to anything other than D0.

Change on Read Registers and FIFOs

FIFOs or “Change on Read” registers, are updated at the end of the read cycle.

For 16 and 8-bit modes, only one internal read cycle is indicated and occurs for the last byte or word.

Change on Read Live Register Bits

As described above, registers with live bits are held starting at the beginning of the read cycle and those that have mul-

tiple bits that span across BYTES or WORDS are also locked for 16 and 8-bit accesses. Although a H/W event that

occurs during the hold or lock time would still update the live bit(s), the live bit(s) will be affected (cleared, etc.) at the

end of the read cycle and the H/W event would be lost.

In order to prevent this, the individual CSRs defer the H/W event update until after the read or multiple reads.

Registers Polling During Reset or Initialization

Some registers support polling during reset or device initialization to determine when the device is accessible. For these

registers, only one read may be performed without the need to read the other WORD or BYTEs. The same BYTE or

WORD of the register may be re-read repeatedly.

A register that is 16 or 8-bit readable or readable during reset or device initialization, is noted in its register description.

9.5.4.3    Host Endianness

The device supports big and little endian host byte ordering based upon the endianness bits in the Host Bus Interface

Configuration Register. When the appropriate endianness bit is low, host access is little endian and when high, host

access is big endian. Endianness is specified for each Index / Data pair and for FIFO Direct Select accesses.

All internal busses are 32-bit with little endian byte ordering. Logic within the Host Bus Interface re-orders bytes based

on the appropriate endianness bit, and the state of the least significant address lines (ADDR[1:0]).

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Data path operations for the supported endian configurations and data bus sizes are     illustrated in FIGURE 9-23: Little

Endian Ordering on page 88 and FIGURE 9-24: Big Endian Ordering on page 89.

FIGURE 9-23:         LITTLE ENDIAN ORDERING

                                  8-BIT LITTLE ENDIAN

                                       INTERNAL ORDER

                         MSB                                       LSB

                     31       24  23         16     15       8  7                    0

                         3             2                1                    0

                                  A=3            3

                                  A=2            2

                                  A=1            1

                                  A=0            0

                                          7             0

                                       HOST  DATA       BUS

                                  16-BIT LITTLE ENDIAN

                                       INTERNAL ORDER

                         MSB                                       LSB

                     31       24  23         16     15       8  7                    0

                         3             2                1                    0

                         A=1           3                2

                         A=0           1                0

                                  15         8      7        0

                                       HOST DATA BUS

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FIGURE 9-24:  BIG ENDIAN              ORDERING

                                               8-BIT BIG ENDIAN

                                                    INTERNAL ORDER

                                      MSB                                       LSB

                                  31       24  23         16     15       8  7       0

                                      3             2                1          0

                                               A=3            0

                                               A=2            1

                                               A=1            2

                                               A=0            3

                                                       7             0

                                                    HOST  DATA       BUS

                                               16-BIT BIG ENDIAN

                                                    INTERNAL ORDER

                                      MSB                                       LSB

                                  31       24  23         16     15       8  7       0

                                      3             2                1          0

                                      A=1           0                1

                                      A=0           2                3

                                               15         8      7        0

                                                    HOST DATA BUS

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9.5.5       ETHERCAT PROCESS RAM DATA FIFO ACCESS

9.5.5.1     Index Register Bypass FIFO Access

In addition to the indexed access, the Index Registers can be bypassed and the FIFOs accessed at address 18h-1Bh.

At this address, host write operations are to the EtherCAT Process RAM Write Data FIFO and host read operations are

from EtherCAT Process RAM Read Data FIFO. There is no associated Index Register.

The endianness of FIFO accesses using this method is specified by the FIFO Endianness bit in the Host Bus Interface

Configuration Register.

9.5.6       INDEXED ADDRESS MODE FUNCTIONAL TIMING DIAGRAMS

The following timing diagrams illustrate example indexed (non-multiplexed) addressing mode read and write cycles for

various configurations and bus sizes. These diagrams do not cover every supported host bus permutation, but are

selected to detail the main configuration differences (bus size, Configuration/Index/Data/FIFO-Direct cycles) within the

indexed addressing mode of operation.

The following should be noted for the timing diagrams in this section:

•  The diagrams in this section depict active-high CS, RD, and WR signals. The polarities of these signals are select-

   able via the HBI Chip Select Polarity, HBI Read, Read/Write Polarity, and HBI Write, Enable Polarity bits of the

   PDI Configuration Register (HBI Modes), respectively. Refer to Section 9.3, "Control Line Polarity," on page 62 for

   additional details.

•  The diagrams in this section depict little endian byte ordering. However, configurable big and little endianess are

   supported via the endianness bits in the Host Bus Interface Configuration Register. Endianess changes only the

   order of the bytes involved, and not the overall timing requirements. Refer to Section 9.5.4.3, "Host Endianness,"

   on page 87 for additional information.

•  The diagrams in this section utilize RD and WR signals. Alternative RD_WR and ENB signaling is also supported,

   similar to the multiplexed example in Section 9.4.4.3, "RD_WR / ENB Control Mode Examples". The HBI read/

   write mode is selectable via the HBI Read/Write Mode bit of the PDI Configuration Register (HBI Modes). The

   polarities of the RD_WR and ENB signals are selectable via the HBI Read, Read/Write Polarity, and HBI Write,

   Enable Polarity bits of the PDI Configuration Register (HBI Modes).

•  When accessing internal registers or FIFOs in 16 and 8-bit modes, consecutive address cycles must be within the

   same DWORD until the DWORD is completely accessed (some internal registers are excluded from this require-

   ment). Although BYTEs and WORDs can be accessed in any order, the diagrams in this section depict accessing

   the lower address BYTE or WORD first.

9.5.6.1     Configuration Register Data Access

The figures in this section detail configuration register read and write operations in indexed address mode for 16 and 8-

bit modes.

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16-BIT READ AND WRITE

For writes, the address is set to access the lower WORD of the Configuration Register. Data on D[15:0] is written on the

trailing edge of WR. The cycle repeats for the upper WORD of the Configuration Register, if desired by the host.

For reads, the address is set to access the lower WORD of the Configuration Register. Read data is driven on D[15:0]

during RD active. The cycle repeats for the upper WORD of the Configuration Register, if desired by the host.

FIGURE 9-25:           INDEXED ADDRESSING CONFIGURATION REGISTER ACCESS - 16-BIT WRITE/

                       READ

                       A[4:1]        CONFIG,1'b0                  CONFIG,1'b1         CONFIG,1'b0                 CONFIG,1'b1

                       CS

                       RD

                       WR

                       D[15:8]             Data 15:8              Data 31:24          Data 15:8                   Data 31:24

                       D[7:0]              Data 7:0               Data 23:16          Data 7:0                    Data 23:26

8-BIT READ AND WRITE

For writes, the address is set to access the lower BYTE of the Configuration Register. Data on D[7:0] is written on the

trailing edge of WR. D[15:8] pins are not used or driven. The cycle repeats for the remaining BYTEs of the Configuration

Register, if desired by the host.

For reads, the address is set to access the lower BYTE of the Configuration Register. Read data is driven on D[7:0]

during RD active. D[15:8] pins are not used or driven. The cycle repeats for the remaining BYTEs of the Configuration

Register, if desired by the host.

FIGURE 9-26:           INDEXED ADDRESSING CONFIGURATION REGISTER ACCESS - 8-BIT WRITE/

                       READ

A[4:0]   CONFIG,2'b00  CONFIG,2'b01        CONFIG,2'b10           CONFIG,2'b11        CONFIG,2'b00  CONFIG,2'b01  CONFIG,2'b10            CONFIG,2'b11

CS

RD

WR

D[15:8]                                                                         Hi-Z

D[7:0]   Data 7:0               Data 15:8             Data 23:16  Data 31:24          Data 7:0      Data 15:8                 Data 23:16  Data 31:24

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9.5.6.2  Index Register Data Access

The figures in this section detail index register read and write operations in indexed address mode for 16 and 8-bit

modes.

16-BIT READ AND WRITE

For writes, the address is set to access the lower WORD of one of the Index Registers. Data on D[15:0] is written on

the trailing edge of WR. The cycle repeats for the upper WORD of the Index Register, if desired by the host.

For reads, the address is set to access the lower WORD of one of the Index Registers. Read data is driven on D[15:0]

during RD active. The cycle repeats for the upper WORD of the Index Register, if desired by the host.

Note:    The upper WORD of Index Registers is reserved and don’t care. Therefore reads and writes to that WORD

         are not useful.

FIGURE 9-27:             INDEXED ADDRESSING INDEX       REGISTER ACCESS  -  16-BIT      WRITE/READ

                     A[4:1]     INDEX,1'b0  INDEX,1'b1  INDEX,1'b0          INDEX,1'b1

                         CS

                         RD

                         WR

              D[15:8]           Index 15:8  8'hXX       Index 15:8          8'hXX

                     D[7:0]     Index 7:0   8'hXX       Index 7:0           8'hXX

8-BIT READ AND WRITE

For writes, the address is set to access the lower BYTE of one of the Index Registers. Data on D[7:0] is written on the

trailing edge of WR. D[15:8] pins are not used or driven. The cycle repeats for the remaining BYTEs of the Index Reg-

ister, if desired by the host.

For reads, the address is set to access the lower BYTE of one of the Index Registers. Read data is driven on D[7:0]

during RD active. D[15:8] pins are not used or driven. The cycle repeats for the remaining BYTEs of the Index Register,

if desired by the host.

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Note:    The upper WORD of Index Registers is reserved and don’t care. Therefore reads and writes to those

         BYTEs are not useful.

FIGURE 9-28:               INDEXED ADDRESSING INDEX REGISTER ACCESS - 8-BIT WRITE/READ

A[4:0]   INDEX,2'b00       INDEX,2'b01                 INDEX,2'b10  INDEX,2'b11        INDEX,2'b00  INDEX,2'b01        INDEX,2'b10        INDEX,2'b11

CS

RD

WR

D[15:8]                                                                          Hi-Z

D[7:0]   Index        7:0           Index  15:8              8'hXX  8'hXX              Index 7:0    Index 15:8               8'hXX        8'hXX

9.5.6.3         Internal Register Data Access

The figures in this section detail typical internal register data read and write                    cycles in indexed  address      mode  for 16       and

8-bit modes. This includes an index register write followed by either a data                        read or write.

16-BIT READ

One of the Index Registers is set as described above. The address is then set to access the lower WORD of the corre-

sponding Data Register. Read data is driven on D[15:0] during RD active. The cycle repeats for the upper WORD of the

Data Register.

FIGURE 9-29:               INDEXED ADDRESSING INTERNAL REGISTER DATA ACCESS - 16-BIT READ

                           A[4:1]          INDEX,1'b0               INDEX,1'b1         DATA,1'b0                 DATA,1'b1

                           CS

                           RD

                           WR

                           D[15:8]               Index 15:8         8'hXX              Data 15:8                 Data 31:24

                           D[7:0]                Index 7:0          8'hXX              Data 7:0                  Data 23:16

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LAN9252

16-BIT WRITE

One of the Index Registers is set as described above. The address is then set to access the corresponding Data Reg-

ister. Data on D[15:0] is written on the trailing edge of WR. The cycle repeats for the upper WORD of the Data Register.

FIGURE 9-30:                     INDEXED ADDRESSING INTERNAL REGISTER DATA ACCESS - 16-BIT WRITE

                     A[4:1]          INDEX,1'b0              INDEX,1'b1              DATA,1'b0                    DATA,1'b1

                                 CS

                     RD

                     WR

                     D[15:8]                    Index 15:8              8'hXX                   Data 15:8                    Data  31:24

                     D[7:0]                     Index 7:0               8'hXX                   Data 7:0                     Data  23:16

16-BIT READS AND WRITES TO CONSTANT INTERNAL ADDRESS

One of the Index Registers is set as described above. A mix of reads and writes on D[15:0] follows, with each read or

write consisting of an access to both the lower and upper WORDs of the corresponding Data Register.

FIGURE 9-31:                     INDEXED ADDRESSING INTERNAL REGISTER DATA ACCESS - 16-BIT READS/

                                 WRITES CONSTANT ADDRESS

A[4:1]   INDEX,1'b0  INDEX,1'b1      DATA,1'b0   DATA,1'b1   DATA,1'b0   DATA,1'b1   DATA,1'b0  DATA,1'b1         DATA,1'b0  DATA,1'b1          DATA,1'b0  DATA,1'b1

CS

RD

WR

D[15:8]  Index 15:8  8'hXX           Data 15:8   Data 31:24  Data 15:8   Data 31:24  Data 15:8  Data       31:24  Data 15:8        Data  31:24  Data 15:8  Data 31:24

D[7:0]   Index 7:0   8'hXX           Data 7:0    Data 23:16  Data 7:0    Data 23:16  Data 7:0   Data       23:16  Data 7:0         Data  23:16  Data 7:0   Data 23:16

DS00001909A-page 94                                                                                                           2015 Microchip Technology Inc.
                                                                                                                        LAN9252

8-BIT READ

One of the Index Registers is set as described above. The address is then set to access the lower BYTE of the corre-

sponding Data Register. Read data is driven on D[7:0] during RD active. D[15:8] pins are not used or driven. The cycle

repeats for the remaining BYTEs of the Data Register.

FIGURE 9-32:               INDEXED ADDRESSING INTERNAL REGISTER DATA ACCESS - 8-BIT READ

A[4:0]   INDEX,2'b00       INDEX,2'b01        INDEX,2'b10  INDEX,2'b11               DATA,2'b00       DATA,2'b01        DATA,2'b10  DATA,2'b11

CS

RD

WR

D[15:8]                                                                        Hi-Z

D[7:0]      Index     7:0  Index        15:8  8'hXX                     8'hXX        Data 7:0         Data 15:8         Data 23:16  Data 31:24

8-BIT WRITE

One of the Index Registers is set as described above. The address is then set to access the corresponding Data Reg-

ister. Data on D[7:0] is written on the trailing edge of WR. D[15:8] pins are not used or driven. The cycle repeats for the

remaining BYTEs of the Data Register.

FIGURE 9-33:               INDEXED ADDRESSING INTERNAL REGISTER DATA ACCESS - 8-BIT WRITE

A[4:0]   INDEX,2'b00       INDEX,2'b01        INDEX,2'b10  INDEX,2'b11               DATA,2'b00       DATA,2'b01        DATA,2'b10  DATA,2'b11

CS

RD

WR

D[15:8]                                                                        Hi-Z

D[7:0]   Index        7:0  Index        15:8  8'hXX        8'hXX                     Data        7:0  Data        15:8  Data 23:16  Data 31:24

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8-BIT READS AND WRITES TO CONSTANT INTERNAL ADDRESS

One of the Index Registers is set as described above. A mix of reads and writes on D[7:0] follows, with each read or

write consisting of an access to all four BYTES of the corresponding Data Register.

FIGURE 9-34:                            INDEXED ADDRESSING INTERNAL REGISTER DATA ACCESS - 8-BIT READS/

                                        WRITES CONSTANT ADDRESS

A[4:0]   INDEX,2'b00       INDEX,2'b01  INDEX,2'b10  INDEX,2'b11  DATA,2'b00  DATA,2'b01  DATA,2'b10              DATA,2'b10  DATA,2'b11  DATA,2'b00       DATA,2'b01        DATA,2'b10

CS

RD

WR

D[15:8]                                                                                   Hi-Z

D[7:0]   Index        7:0  Index 15:8   8'hXX        8'hXX        Data 7:0    Data 15:8   Data 23:16              Data 23:16  Data 31:24  Data        7:0  Data        15:8  Data 23:16

A[4:0]                     DATA,2'b10   DATA,2'b11   DATA,2'b00   DATA,2'b01  DATA,2'b10              DATA,2'b10  DATA,2'b11

CS

RD

WR

D[15:8]

D[7:0]                     Data 23:16   Data 31:24   Data 7:0     Data 15:8   Data 23:16              Data 23:16  Data 31:24

9.5.6.4                    RD_WR / ENB Control Mode Examples

The figures in this section detail read and write operations utilizing the alternative RD_WR and ENB signaling. The HBI

read/write mode is selectable via the HBI Read/Write Mode bit of the PDI Configuration Register (HBI Modes).

Note:                 The examples in this section detail 16-bit mode with access to an Index Register. However, the RD_WR

                      and ENB signaling can be used identically for all other accesses including FIFO Direct Select Access.

                      The examples in this section show the ENB signal active-high and the RD_WR signal low for read and high

                      for write. The polarities of the RD_WR and ENB signals are selectable via the HBI Read, Read/Write Polar-

                      ity and HBI Write, Enable Polarity bits of the PDI Configuration Register (HBI Modes).

DS00001909A-page 96                                                                                                                        2015 Microchip Technology Inc.
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16-BIT

FIGURE 9-35:  INDEXED ADDRESSING RD_WR                    /  ENB CONTROL  MODE EXAMPLE - 16-BIT

              WRITE/READ

              A[4:1]              INDEX,1'b0  INDEX,1'b1     INDEX,1'b0   INDEX,1'b1

              CS

              RD_WR

              ENB

              D[15:8]             Index 15:8  8'hXX          Index 15:8   8'hXX

              D[7:0]              Index 7:0   8'hXX          Index 7:0    8'hXX

 2015 Microchip Technology Inc.                                                      DS00001909A-page 97
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9.5.7    INDEXED ADDRESSING MODE TIMING REQUIREMENTS

The following figures and tables specify the timing requirements during Indexed Address mode. Since timing require-

ments are similar across the multitude of operations (e.g. 8 vs. 16-bit, Index vs. Configuration vs. Data registers, FIFO

Direct Select), many timing requirements are illustrated in the same figures and do not necessarily represent any par-

ticular functional operation.

The following should be noted for the timing specifications in this section:

•  The diagrams in this section depict active-high CS, RD, WR, RD_WR and ENB signals. The polarities of these sig-

   nals are selectable via the HBI Chip Select Polarity, HBI Read, Read/Write Polarity, and HBI Write, Enable Polar-

   ity bits of the PDI Configuration Register (HBI Modes), respectively. Refer to Section 9.3, "Control Line Polarity,"

   on page 62 for additional details.

•  A read cycle maybe followed by followed by a write cycle or another read cycle. A write cycle maybe followed by

   followed by a read cycle or another write cycle. These are shown in dashed line.

9.5.7.1  Read Timing Requirements

If RD and WR signaling is used, a host read cycle begins when RD is asserted with CS active. The cycle ends when RD

is de-asserted. CS maybe asserted and de-asserted along with RD but not during RD active.

Alternatively, if RD_WR and ENB signaling is used, a host read cycle begins when ENB is asserted with CS active and

RD_WR indicating a read. The cycle ends when ENB is de-asserted. CS maybe asserted and de-asserted along with

ENB but not during ENB active.

Please refer to Section 9.5.6, "Indexed Address Mode Functional Timing Diagrams," on page 90 for functional descrip-

tions.

FIGURE 9-36:         INDEXED ADDRESSING READ CYCLE TIMING

                                                      tcsrd                           trdcs

                                CS

                                                      tas                             tah

                               A[4:0]

                     RD_WR

                                        trdwrs                                trdwrh

                                                             trd  trdcyc              trdrd

                     ENB, RD

                                                                                      trdwr

                               WR

                                                tadv                                  trddh, tcsdh
                                        trdon, tcson

                                        trddv, tcsdv                                  trddz, tcsdz

                               D[15:8]

                               D[7:0]

DS00001909A-page 98                                                                                  2015 Microchip Technology Inc.
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TABLE 9-4:  INDEXED ADDRESSING READ CYCLE TIMING                             VALUES

Symbol                             Description                               Min     Typ  Max  Units

tcsrd       CS Setup to RD or ENB Active                                     0                 ns

trdcs       CS Hold from RD or ENB Inactive                                  0                 ns

tas         Address Setup to RD or ENB Active                                0                 ns

tah         Address Hold from to RD or ENB Inactive                          0                 ns

trdwrs      RD_WR Setup to ENB Active                                        5                 ns

            Note 14

trdwrh      RD_WR Hold from ENB Inactive                                     5                 ns

            Note 14

trdon       RD or ENB to Data Buffer Turn On                                 0                 ns

trddv       RD or ENB Active to Data Valid                                                30   ns

trddh       Data Output Hold Time from RD or ENB Inactive                    0                 ns

trddz       Data Buffer Turn Off Time from RD or ENB Inactive                             9    ns

tcson       CS to Data Buffer Turn On                                        0                 ns

tcsdv       CS Active to Data Valid                                                       30   ns

tcsdh       Data Output Hold Time from CS Inactive                           0                 ns

tcsdz       Data Buffer Turn Off Time from CS Inactive                                    9    ns

tadv        Address to Data Valid                                                         30   ns

trd         RD or ENB Active Time                                            32                ns

trdcyc      RD or ENB Cycle Time                                             45                ns

trdrd       RD or ENB De-assertion Time before Next RD or ENB                13                ns

trdwr       RD De-assertion Time before Next WR                              13                ns

            Note 15

Note 14: RD_WR and ENB signaling.

Note 15: RD and WR signaling.

Note:   Timing values are with respect to an equivalent test load of 25 pF.

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9.5.7.2         Write Timing Requirements

If RD and WR signaling is used, a host write cycle begins when WR is asserted with CS active. The cycle ends when

WR is de-asserted. CS maybe asserted and de-asserted along with WR but not during WR active.

Alternatively, if RD_WR and ENB signaling is used, a host write cycle begins when ENB is asserted with CS active and

RD_WR indicating a write. The cycle ends when ENB is de-asserted. CS maybe asserted and de-asserted along with

ENB but not during ENB active.

Please refer to Section 9.5.6, "Indexed Address Mode Functional Timing Diagrams," on page 90 for functional descrip-

tions.

FIGURE 9-37:          INDEXED ADDRESSING WRITE CYCLE TIMING

                                                         tcswr               twrcs

                                CS

                                                         tas                 tah

                         A[4:0]

                         D[15:8]

                         D[7:0]

                         RD_WR

                                                                     tds     tdh

                                              trdwrs                 trdwrh

                                                                twr  twrcyc  twrwr

                      ENB, WR

                                                                             twrrd

                                RD

TABLE 9-5:      INDEXED ADDRESSING WRITE CYCLE                  TIMING       VALUES

Symbol                              Description                              Min      Typ     Max  Units

        tcswr   CS Setup to WR or ENB Active                                      0                ns

        twrcs   CS Hold from WR or ENB Inactive                                   0                ns

        tas     Address Setup to WR or ENB Active                                 0                ns

        tah     Address Hold from to WR or ENB Inactive                           0                ns

        trdwrs  RD_WR Setup to ENB Active                                         5                ns

                Note 16

        trdwrh  RD_WR Hold from ENB Inactive                                      5                ns

                Note 16

        tds     Data Setup to WR or ENB Inactive                                  7                ns

        tdh     Data Hold from WR or ENB Inactive                                 0                ns

        twr     WR or ENB Active Time                                             32               ns

DS00001909A-page 100                                                                   2015 Microchip Technology Inc.
                                                                        LAN9252

TABLE 9-5:  INDEXED ADDRESSING WRITE CYCLE              TIMING  VALUES  (CONTINUED)

Symbol                             Description                  Min     Typ  Max     Units

twrcyc      WR or ENB Cycle Time                                45                   ns

twrwr       WR or ENB De-assertion Time before Next WR  or ENB  13                   ns

twrrd       WR De-assertion Time before Next RD                 13                   ns

            Note 17

Note 16: RD_WR and ENB signaling.

Note 17: RD and WR signaling.

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LAN9252

10.0     SPI/SQI SLAVE

10.1     Functional Overview

The SPI/SQI Slave module provides a low pin count synchronous slave interface that facilitates communication between

the device and a host system. The SPI/SQI Slave allows access to the System CSRs and internal FIFOs and memories.

It supports single and multiple register read and write commands with incrementing, decrementing and static address-

ing. Single, Dual and Quad bit lanes are supported in SPI mode with a clock rate of up to 80 MHz. SQI mode always

uses four bit lanes and also operates at up to 80 MHz.

The following is an overview of the functions provided by the SPI/SQI Slave:

•  Serial Read: 4-wire (clock, select, data in and data out) reads at up to 30 MHz. Serial command, address and

   data. Single and multiple register reads with incrementing, decrementing or static addressing.

•  Fast Read: 4-wire (clock, select, data in and data out) reads at up to 80 MHz. Serial command, address and data.

   Dummy byte(s) for first access. Single and multiple register reads with incrementing, decrementing or static

   addressing.

•  Dual / Quad Output Read: 4 or 6-wire (clock, select, data in / out) reads at up to 80 MHz. Serial command and

   address, parallel data. Dummy byte(s) for first access. Single and multiple register reads with incrementing, decre-

   menting or static addressing.

•  Dual / Quad I/O Read: 4 or 6-wire (clock, select, data in / out) reads at up to 80 MHz. Serial command, parallel

   address and data. Dummy byte(s) for first access. Single and multiple register reads with incrementing, decre-

   menting or static addressing.

•  SQI Read: 6-wire (clock, select, data in / out) writes at up to 80 MHz. Parallel command, address and data.

   Dummy byte(s) for first access. Single and multiple register reads with incrementing, decrementing or static

   addressing.

•  Write: 4-wire (clock, select, data in and data out) writes at up to 80 MHz. Serial command, address and data. Sin-

   gle and multiple register writes with incrementing, decrementing or static addressing.

•  Dual / Quad Data Write: 4 or 6-wire (clock, select, data in / out) writes at up to 80 MHz. Serial command and

   address, parallel data. Single and multiple register writes with incrementing, decrementing or static addressing.

•  Dual / Quad Address / Data Write: 4 or 6-wire (clock, select, data in / out) writes at up to 80 MHz. Serial com-

   mand, parallel address and data. Single and multiple register writes with incrementing, decrementing or static

   addressing.

•  SQI Write: 6-wire (clock, select, data in / out) writes at up to 80 MHz. Parallel command, address and data. Single

   and multiple register writes with incrementing, decrementing or static addressing.

10.2     SPI/SQI Slave Operation

Input data on the SIO[3:0] pins is sampled on the rising edge of the SCK input clock. Output data is sourced on the

SIO[3:0] pins with the falling edge of the clock. The SCK input clock can be either an active high pulse or an active low

pulse. When the SCS# chip select input is high, the SIO[3:0] inputs are ignored and the SIO[3:0] outputs are three-

stated.

In SPI mode, the 8-bit instruction is started on the first rising edge of the input clock after SCS# goes active. The instruc-

tion is always input serially on SI/SIO0.

For read and write instructions, two address bytes follow the instruction byte. Depending on the instruction, the address

bytes are input either serially, or 2 or 4 bits per clock. Although all registers are accessed as DWORDs, the address field

is considered a byte address. Fourteen address bits specify the address. Bits 15 and 14 of the address field specifies

that the address is auto-decremented (10b) or auto-incremented (01b) for continuous accesses.

For some read instructions, dummy byte cycles follow the address bytes. The device does not drive the outputs during

the dummy byte cycles. The dummy byte(s) are input either serially, or 2 or 4 bits per clock.

For read and write instructions, one or more 32-bit data fields follow the dummy bytes (if present, else they follow the

address bytes). The data is input either serially, or 2 or 4 bits per clock.

SQI mode is entered from SPI with the Enable Quad I/O (EQIO) instruction. Once in SQI mode, all further command,

addresses, dummy bytes and data bytes are 4 bits per clock. SQI mode can be exited using the Reset Quad I/O

(RSTQIO) instruction.

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All instructions, addresses and data are transferred with the most-significant bit (msb) or di-bit (msd) or nibble (msn)

first. Addresses are transferred with the most-significant byte (MSB) first. Data is transferred with the least-significant

byte (LSB) first (little endian).

The SPI interface supports up to a 80 MHz input clock. Normal (non-high speed) reads instructions are limited to 30

MHz.

The SPI interface supports a minimum time of 50 ns between successive commands (a minimum SCS# inactive time of

50 ns).

The instructions supported in SPI mode are listed in Table 10-1. SQI instructions are listed in Table 10-2. Unsupported

instructions are must not be used.

TABLE 10-1:    SPI INSTRUCTIONS

Instruction    Description          Bit width  Inst.  Addr.  Dummy                               Data      Max

                                    Note 1     code   Bytes  Bytes                               bytes     Freq.

Configuration

         EQIO  Enable SQI           1-0-0      38h    0      0                                      0      80 MHz

      RSTQIO   Reset SQI            1-0-0      FFh    0      0                                      0      80 MHz

Read

         READ  Read                 1-1-1      03h    2      0                                   4  to    30  MHz

FASTREAD       Read at higher       1-1-1      0Bh    2      1                                   4  to    80  MHz

               speed

         SDOR  SPI Dual Output      1-1-2      3Bh    2      1                                   4  to    80  MHz

               Read

      SDIOR    SPI Dual I/O         1-2-2      BBh    2      2                                   4  to    80  MHz

               Read

         SQOR  SPI Quad Out-        1-1-4      6Bh    2      1                                   4  to    80  MHz

               put Read

      SQIOR    SPI Quad I/O         1-4-4      EBh    2      4                                   4  to    80  MHz

               Read

Write

      WRITE    Write                1-1-1      02h    2      0                                   4  to    80  MHz

       SDDW    SPI Dual Data        1-1-2      32h    2      0                                   4  to    80  MHz

               Write

      SDADW    SPI Dual             1-2-2      B2h    2      0                                   4  to    80  MHz

               Address / Data

               Write

      SQDW     SPI Quad Data        1-1-4      62h    2      0                                   4  to    80  MHz

               Write

      SQADW    SPI Quad             1-4-4      E2h    2      0                                   4  to    80  MHz

               Address / Data

               Write

Note 1:  The bit width format is: command bit width, address / dummy bit width, data bit width.

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TABLE 10-2:    SQI INSTRUCTIONS

Instruction           Description     Bit width               Inst.    Addr.  Dummy               Data    Max

                                      Note 2                  code     Bytes             Bytes    bytes   Freq.

Configuration

RSTQIO                Reset SQI       4-0-0                   FFh         0              0        0       80 MHz

Read

FASTREAD              Read at higher  4-4-4                   0Bh         2              3        4 to   80 MHz

                      speed

Write

WRITE                 Write           4-4-4                   02h         2              0        4 to   80 MHz

Note 2:   The bit width format is: command bit width, address / dummy bit width, data bit width.

10.2.1    DEVICE INITIALIZATION

Until the device has been initialized to the point where the various configuration inputs are valid, the SPI/SQI interface

does not respond to and is not affected by any external pin activity.

Once device initialization completes, the SPI/SQI interface will ignore the pins until a rising edge of SCS# is detected.

10.2.1.1  SPI/SQI Slave Read Polling for Initialization Complete

Before device initialization, the SPI/SQI interface will not return valid data. To determine when the SPI/SQI interface is

functional, the Byte Order Test Register (BYTE_TEST) should be polled. Once the correct pattern is read, the interface

can be considered functional. At this point, the Device Ready (READY) bit in the Hardware Configuration Register

(HW_CFG) can be polled to determine when the device is fully configured.

Note:     The Host should only use single register reads (one data cycle per SCS# low) while polling the BYTE_TEST

          register.

10.2.2    ACCESS DURING AND FOLLOWING POWER MANAGEMENT

During any power management mode other than D0, reads and writes are ignored and the SPI/SQI interface does not

respond to and is not affected by any external pin activity.

Once the power management mode changes back to D0, the SPI/SQI interface will ignore the pins until a rising edge

of SCS# is detected.

To determine when the SPI/SQI interface is functional, the Byte Order Test Register (BYTE_TEST) should be polled.

Once the correct pattern is read, the interface can be considered functional. At this point, the Device Ready (READY)

bit in the Hardware Configuration Register (HW_CFG) can be polled to determine when the device is fully configured.

Note:     The Host should only use single register reads (one data cycle per SCS# low) while polling the BYTE_TEST

          register.

10.2.3    SPI CONFIGURATION COMMANDS

10.2.3.1  Enable SQI

The Enable SQI instruction changes the mode of operation to SQI. This instruction is supported in SPI bus protocol only

with clock frequencies up to 80 MHz. This instruction is not supported in SQI bus protocol.

The SPI slave interface is selected by first bringing SCS# active. The 8-bit EQIO instruction, 38h, is input into the SI/

SIO[0] pin one bit per clock. The SCS# input is brought inactive to conclude the cycle.

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Figure 10-1 illustrates  the Enable SQI instruction.

FIGURE 10-1:             ENABLE SQI

                                                  SCS#

                         SCK (active low)                 X  1     2     3     4     5     6     7     8     X

                         SCK (active high)                X     1     2     3     4     5     6     7     8  X

                                                                         Instruction

                                                      SI  X  0     0     1     1     1     0     0     0     X

                                                  SO                                 Z

                                                      SPI Enable SQI

10.2.3.2  Reset SQI

The Reset SQI instruction changes the mode of operation to SPI. This instruction is supported in SPI and SQI bus pro-

tocols with clock frequencies up to 80 MHz.

The SPI/SQI slave interface is selected by first bringing SCS# active. The 8-bit RSTQIO instruction, FFh, is input into

the SI/SIO[0] pin, one bit per clock, in SPI mode and into the SIO[3:0] pins, four bits per clock, in SQI mode. The SCS#

input is brought inactive to conclude the cycle.

Figure 10-2 illustrates the Reset SQI instruction for SPI mode. Figure 10-3 illustrates the Reset SQI instruction for SQI

mode.

FIGURE 10-2:             SPI MODE RESET SQI

                                                  SCS#

                         SCK (active low)                 X  1     2     3     4     5     6     7     8     X

                         SCK (active high)                X     1     2     3     4     5     6     7     8  X

                                                                         Instruction

                                                      SI  X  1     1     1     1     1     1     1     1     X

                                                  SO                                 Z

                                                  SPI Mode Reset SQI

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FIGURE 10-3:             SQI MODE RESET SQI

                                              SCS#

                                         SCK (active low) X     1     2     X

                                         SCK  (active high)  X     1     2  X

                                                                Inst

                                              SIO[3:0]       X  F     F     X

                                              SQI Mode Reset SQI

10.2.4     SPI READ COMMANDS

Various read commands are support by the SPI/SQI slave. The following applies to all read commands.

MULTIPLE READS

Additional reads, beyond the first, are performed by continuing the clock pulses while SCS# is active. The upper two bits

of the address specify auto-incrementing (address[15:14]=01b) or auto-decrementing (address[15:14]=10b). The inter-

nal DWORD address is incremented, decremented, or maintained based on these bits. Maintaining a fixed internal

address is useful for register polling.

SPECIAL CSR HANDLING

Live Bits

Since data is read serially, the selected register’s value is saved at the beginning of each 32-bit read to prevent the host

from reading an intermediate value. The saving occurs multiple times in a multiple read sequence.

Change on Read Registers and FIFOs

Any register that is affected by a read operation (e.g. a clear on read bit or FIFO) is updated once the current data output

shift has started. In the event that 32-bits are not read when the SCS# is returned high, the register is still affected and

any prior data is lost.

Change on Read Live Register Bits

As described above, the current value from a register with live bits (as is the case of any register) is saved before the

data is shifted out. Although a H/W event that occurs following the data capture would still update the live bit(s), the live

bit(s) will be affected (cleared, etc.) once the output shift has started and the H/W event would be lost. In order to prevent

this, the individual CSRs defer the H/W event update until after the read indication.

10.2.4.1   Read

The Read instruction inputs the instruction code and address bytes one bit per clock and outputs the data one bit per

clock. This instruction is supported in SPI bus protocol only with clock frequencies up to 30 MHz. This instruction is not

supported in SQI bus protocol.

The SPI slave interface is selected by first bringing SCS# active. The 8-bit READ instruction, 03h, is input into the SI/

SIO[0] pin, followed by the two address bytes. The address bytes specify a BYTE address within the device.

On the falling clock edge following the rising edge of the last address bit, the SO/SIO[1] pin is driven starting with the

msb of the LSB of the selected register. The remaining register bits are shifted out on subsequent falling clock edges.

The SCS# input is brought inactive to conclude the cycle. The SO/SIO[1] pin is three-stated at this time.

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Figure 10-4 illustrates a typical single and multiple register read.

FIGURE 10-4:                SPI READ

              SCS#

          SCK (active low)  X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...5        5     5     5        X

                                                                                     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7      3      4     5     6

SCK (active high)           X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...5        5     5     5     X

                                                                                        0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7       3     4     5     6

                                           Instruction                                                                Address                                                                    ...

              SI            X  0     0     0     0     0     0     1     1     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A           X                            X

                                                                               e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0

                                                                               c     c     3     2     1     0

                                                                                                                                                                                                 Data
                                                                                                                                                                                           ... D
              SO                                                                                    Z                                                                          D     D                   D     D     D     X  Z

                                                                                                                                                                               7     6     5             2     2     2

                                                                                                                                                                                                         6     5     4

                                                                                                       SPI Read Single Register

              SCS#

          SCK (active low)  X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...                                       ...                    X

                                                                                     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7

SCK (active high)           X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...                                    ...                    X

                                                                                        0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7

                                           Instruction                                                                Address                                                                    ...                                   ...

              SI            X  0     0     0     0     0     0     1     1     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A           X                                  X                            X

                                                                               e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0

                                                                               c     c     3     2     1     0

                                                                                                                                                                                  ... Data 1...       Data m                  ... Data m+1...  Data  n

              SO                                                                                    Z                                                                          D     D     D             D     D     D     D     D  D          D  D     D  X  Z

                                                                                                                                                                               7     6     5             2     2     2     7     6  5          2  2     2

                                                                                                                                                                                                         6     5     4                         6  5     4

                                                                                                    SPI      Read Multiple Registers

10.2.4.2  Fast Read

The Read at higher speed instruction inputs the instruction code and the address and dummy bytes one bit per clock

and outputs the data one bit per clock. In SQI mode, the instruction code and the address and dummy bytes are input

four bits per clock and the data is output four bits per clock. This instruction is supported in SPI and SQI bus protocols

with clock frequencies up to 80 MHz.

The SPI/SQI slave interface is selected by first bringing SCS# active. For SPI mode, the 8-bit FASTREAD instruction,

0Bh, is input into the SI/SIO[0] pin, followed by the two address bytes and 1 dummy byte. For SQI mode, the 8-bit FAS-

TREAD instruction is input into the SIO[3:0] pins, followed by the two address bytes and 3 dummy bytes. The address

bytes specify a BYTE address within the device.

On the falling clock edge following the rising edge of the last dummy bit (or nibble), the SO/SIO[1] pin is driven starting

with the msb of the LSB of the selected register. For SQI mode, SIO[3:0] are driven starting with the msn of the LSB of

the selected register. The remaining register bits are shifted out on subsequent falling clock edges.

The SCS# input is brought inactive to conclude the cycle. The SO/SIO[3:0] pins are three-stated at this time.

 2015 Microchip Technology Inc.                                                                                                                                                                                                    DS00001909A-page 107
LAN9252

Figure 10-5 illustrates a typical single and multiple register fast read for SPI mode. Figure 10-6 illustrates a typical single

and multiple register fast read for SQI mode.

FIGURE 10-5:                         SPI FAST READ

SCS#

SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3 ...6         6     6     6           X

                                                                            0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5        1     2     3     4

SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3 ...6         6     6        6     X

                                                                               0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5        1     2     3        4

                                  Instruction                                                                Address                                                                 Dummy                                              ...

SI                 X  0     0     0     0     1     0     1     1     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A                                                           X                                X

                                                                      e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0     x     x     x     x     x     x     x     x

                                                                      c     c     3     2     1     0

                                                                                                                                                                                                                                        Data
                                                                                                                                                                                                                                  ... D
SO                                                                                                                 Z                                                                                                  D     D                    D     D        D     X  Z

                                                                                                                                                                                                                      7     6     5              2     2        2

                                                                                                                                                                                                                                                 6     5        4

                                                                                                                SPI Fast Read Single Register

SCS#

SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3 ...                                           ...                    X

                                                                            0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5

SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3 ...                                        ...                    X

                                                                               0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5

                                  Instruction                                                                Address                                                                 Dummy                                              ...                                       ...

SI                 X  0     0     0     0     1     0     1     1     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A                                                           X                                      X                            X

                                                                      e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0     x     x     x     x     x     x     x     x

                                                                      c     c     3     2     1     0

                                                                                                                                                                                                                         ... Data 1...        Data m                     ... Data m+1...  Data  n

SO                                                                                                                 Z                                                                                                  D     D     D              D     D        D     D     D  D          D  D     D  X  Z

                                                                                                                                                                                                                      7     6     5              2     2        2     7     6  5          2  2     2

                                                                                                                                                                                                                                                 6     5        4                         6  5     4

                                                                                                             SPI Fast Read Multiple Registers

FIGURE 10-6:                         SQI FAST                            READ

                                                             SCS#

                                     SCK (active low)                       X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2        X

                                                                                                                                        0     1     2     3     4     5     6     7     8     9     0

                                  SCK (active high)                         X        1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     X

                                                                                                                                           0     1     2     3     4     5     6     7     8     9     0

                                                                                  Inst           Address                       Dummy                                        Data

                                                       SIO[3:0]             X     0     B     H     L     H     L     x     x     x     x     x     x     H     L     H     L     H     L     H     L        X

                                                                                              1     1     0     0                                         0     0     1     1     2     2     3     3

                                                                                                                SQI Fast Read Single Register

                                                             SCS#

                                     SCK (active low)                       X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1 ...                                              ...                              X

                                                                                                                                        0     1     2     3     4     5

                                  SCK (active high)                         X        1     2     3     4     5     6     7     8     9     1     1     1     1     1     1 ...                                              ...                           X

                                                                                                                                           0     1     2     3     4     5

                                                                                  Inst           Address                       Dummy                         ... Data 1...           Data m                  ... Data m+1...            Data     n

                                                       SIO[3:0]             X     0     B     H     L     H     L     x     x     x     x     x     x     H     L     H                 L     H     L     H     L     H                 L  H     L        X

                                                                                              1     1     0     0                                         0     0     1                 2     3     3     0     0     1                 2  3     3

                                                                                                             SQI Fast Read Multiple Registers

DS00001909A-page 108                                                                                                                                                                                                                  2015 Microchip Technology Inc.
                                                                                                                                                                                                                                               LAN9252

10.2.4.3  Dual Output Read

The SPI Dual Output Read instruction inputs the instruction code and the address and dummy bytes one bit per clock

and outputs the data two bits per clock. This instruction is supported in SPI bus protocol only with clock frequencies up

to 80 MHz. This instruction is not supported in SQI bus protocol.

The SPI slave interface is selected by first bringing SCS# active. The 8-bit SDOR instruction, 3Bh, is input into the SIO[0]

pin, followed by the two address bytes and 1 dummy byte. The address bytes specify a BYTE address within the device.

On the falling clock edge following the rising edge of the last dummy di-bit, the SIO[1:0] pins are driven starting with the

msbs of the LSB of the selected register. The remaining register di-bits are shifted out on subsequent falling clock edges.

The SCS# input is brought inactive to conclude the cycle. The SIO[1:0] pins are three-stated at this time.

Figure 10-7 illustrates a typical single and multiple register dual output read.

FIGURE 10-7:                         SPI DUAL OUTPUT READ

          SCS#

SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3 ...4       4     4     4        X

                                                                            0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5      5     6     7     8

SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3 ...4       4     4     4     X

                                                                               0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5      5     6     7     8

                                  Instruction                                                                Address                                                                 Dummy                                              Data
                                                                                                                                                                                                                                  ... D
          SIO0     X  0     0     1     1     1     0     1     1     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A                                                     D     D                  D     D     D        X

                                                                      e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0     x     x     x     x     x     x     x     x     6     4     2            2     2     2

                                                                      c     c     3     2     1     0                                                                                                                                          8     6     4

                                                                                                                                                                                                                                        Data
                                                                                                                                                                                                                                  ... D
          SIO1                                                                                                     Z                                                                                                  D     D                  D     D     D     X  Z

                                                                                                                                                                                                                      7     5     3            2     2     2

                                                                                                                                                                                                                                               9     7     5

                                                                                                       SPI Dual Output Read                               Single Register

          SCS#

SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3 ...                                      ...                 X

                                                                            0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5

SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3 ...                                   ...                 X

                                                                               0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5

                                  Instruction                                                                Address                                                                 Dummy                               ... Data 1...      Data m                  ... Data m+1...  Data  n

          SIO0     X  0     0     1     1     1     0     1     1     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A                                                     D     D     D            D     D     D     D     D  D          D  D  D     X

                                                                      e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0     x     x     x     x     x     x     x     x     6     4     2            2     2     2     6     4  2          2  2  2

                                                                      c     c     3     2     1     0                                                                                                                                          8     6     4                         8  6  4

                                                                                                                                                                                                                         ... Data 1...      Data m                  ... Data m+1...  Data  n

          SIO1                                                                                                     Z                                                                                                  D     D     D            D     D     D     D     D  D          D  D  D  X  Z

                                                                                                                                                                                                                      7     5     3            2     2     2     7     5  3          2  2  2

                                                                                                                                                                                                                                               9     7     5                         9  7  5

                                                                                                    SPI      Dual Output Read Multiple Registers

 2015 Microchip Technology Inc.                                                                                                                                                                                                                        DS00001909A-page 109
LAN9252

10.2.5  QUAD OUTPUT READ

The SPI Quad Output Read instruction inputs the instruction code and the address and dummy bytes one bit per clock

and outputs the data four bits per clock. This instruction is supported in SPI bus protocol only with clock frequencies up

to 80 MHz. This instruction is not supported in SQI bus protocol.

The SPI slave interface is selected by first bringing SCS# active. The 8-bit SQOR instruction, 6Bh, is input into the SIO[0]

pin, followed by the two address bytes and 1 dummy byte. The address bytes specify a BYTE address within the device.

On the falling clock edge following the rising edge of the last dummy bit, the SIO[3:0] pins are driven starting with the

msn of the LSB of the selected register. The remaining register nibbles are shifted out.

The SCS# input is brought inactive to conclude the cycle. The SIO[3:0] pins are three-stated at this time.

Figure 10-8 illustrates a typical single and multiple register quad output read.

FIGURE 10-8:                         SPI QUAD OUTPUT READ

        SCS#

SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3     3     3     3     3     4        X

                                                                            0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0

SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3     3     3     3     3     4     X

                                                                               0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0

                                  Instruction                                                                Address                                                                 Dummy                                              Data

        SIO0       X  0     1     1     0     1     0     1     1     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A                                                     D     D     D     D     D     D     D     D        X

                                                                      e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0     x     x     x     x     x     x     x     x     4     0     1     8     2     1     2     2

                                                                      c     c     3     2     1     0                                                                                                                             2           0     6     8     4

                                                                                                                                                                                                                                        Data

        SIO1                                                                                                       Z                                                                                                  D     D     D     D     D     D     D     D     X  Z

                                                                                                                                                                                                                      5     1     1     9     2     1     2     2

                                                                                                                                                                                                                                  3           1     7     9     5

                                                                                                                                                                                                                                        Data

        SIO2                                                                                                       Z                                                                                                  D     D     D     D     D     D     D     D     X  Z

                                                                                                                                                                                                                      6     2     1     1     2     1     3     2

                                                                                                                                                                                                                                  4     0     2     8     0     6

                                                                                                                                                                                                                                        Data

        SIO3                                                                                                       Z                                                                                                  D     D     D     D     D     D     D     D     X  Z

                                                                                                                                                                                                                      7     3     1     1     2     1     3     2

                                                                                                                                                                                                                                  5     1     3     9     1     7

                                                                                                       SPI Quad Output                        Read Single Register

        SCS#

SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3 ...                                           ...                 X

                                                                            0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5

SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     2     3     3     3     3     3     3 ...                                        ...                 X

                                                                               0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5

                                  Instruction                                                                Address                                                                 Dummy                               ... Data 1...           Data m                  ... Data m+1...  Data  n

        SIO0       X  0     1     1     0     1     0     1     1     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A                                                     D     D     D                 D     D     D     D     D  D          D  D  D     X

                                                                      e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0     x     x     x     x     x     x     x     x     4     0     1                 1     2     2     4     0  1          1  2  2

                                                                      c     c     3     2     1     0                                                                                                                             2                 6     8     4              2          6  8  4

                                                                                                                                                                                                                         ... Data 1...           Data m                  ... Data m+1...  Data  n

        SIO1                                                                                                       Z                                                                                                  D     D     D                 D     D     D     D     D  D          D  D  D  X  Z

                                                                                                                                                                                                                      5     1     1                 1     2     2     5     1  1          1  2  2

                                                                                                                                                                                                                                  3                 7     9     5              3          7  9  5

                                                                                                                                                                                                                         ... Data 1...           Data m                  ... Data m+1...  Data  n

        SIO2                                                                                                       Z                                                                                                  D     D     D                 D     D     D     D     D  D          D  D  D  X  Z

                                                                                                                                                                                                                      6     2     1                 1     3     2     6     2  1          1  3  2

                                                                                                                                                                                                                                  4                 8     0     6              4          8  0  6

                                                                                                                                                                                                                         ... Data 1...           Data m                  ... Data m+1...  Data  n

        SIO3                                                                                                       Z                                                                                                  D     D     D                 D     D     D     D     D  D          D  D  D  X  Z

                                                                                                                                                                                                                      7     3     1                 1     3     2     7     3  1          1  3  2

                                                                                                                                                                                                                                  5                 9     1     7              5          9  1  7

                                                                                                 SPI         Quad Output Read Multiple Registers

DS00001909A-page 110                                                                                                                                                                                                                  2015 Microchip Technology Inc.
                                                                                                                                                                                                                                 LAN9252

10.2.5.1  Dual I/O Read

The SPI Dual I/O Read instruction inputs the instruction code one bit per clock and the address and dummy bytes two

bits per clock and outputs the data two bits per clock. This instruction is supported in SPI bus protocol only with clock

frequencies up to 80 MHz. This instruction is not supported in SQI bus protocol.

The SPI slave interface is selected by first bringing SCS# active. The 8-bit SDIOR instruction, BBh, is input into the

SIO[0] pin, followed by the two address bytes and 2 dummy bytes into the SIO[1:0] pins. The address bytes specify a

BYTE address within the device.

On the falling clock edge following the rising edge of the last dummy di-bit, the SIO[1:0] pins are driven starting with the

msbs of the LSB of the selected register. The remaining register di-bits are shifted out on subsequent falling clock edges.

The SCS# input is brought inactive to conclude the cycle. The SIO[1:0] pins are three-stated at this time.

Figure 10-9 illustrates a typical single and multiple register dual I/O read.

FIGURE 10-9:                 SPI DUAL I/O READ

              SCS#

          SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...3       3     3     4        X

                                                                                      0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7      7     8     9     0

          SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...3       3     3     4     X

                                                                                         0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7      7     8     9     0

                                            Instruction                                        Address                                         Dummy                                              Data
                                                                                                                                                                                            ... D
              SIO0           X  1     0     1     1     1     0     1     1     i     A     A     A     A     A     A     A                                                     D     D                  D     D     D        X

                                                                                n     1     1     8     6     4     2     0     x     x     x     x     x     x     x     x     6     4     2            2     2     2

                                                                                c     2     0                                                                                                            8     6     4

                                                                                               Address                                         Dummy                                              Data
                                                                                                                                                                                            ... D
              SIO1                                   Z                          d     A     A     A     A     A     A     A                                                     D     D                  D     D     D     X  Z

                                                                                e     1     1     9     7     5     3     1     x     x     x     x     x     x     x     x     7     5     3            2     2     2

                                                                                c     3     1                                                                                                            9     7     5

                                                                                            SPI Dual I/O                  Read Single Register

              SCS#

          SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...                                      ...                 X

                                                                                      0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7

          SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...                                   ...                 X

                                                                                         0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7

                                            Instruction                                        Address                                         Dummy                               ... Data 1...      Data m                  ... Data m+1...  Data  n

              SIO0           X  1     0     1     1     1     0     1     1     i     A     A     A     A     A     A     A                                                     D     D     D            D     D     D     D     D  D          D  D  D     X

                                                                                n     1     1     8     6     4     2     0     x     x     x     x     x     x     x     x     6     4     2            2     2     2     6     4  2          2  2  2

                                                                                c     2     0                                                                                                            8     6     4                         8  6  4

                                                                                               Address                                         Dummy                               ... Data 1...      Data m                  ... Data m+1...  Data  n

              SIO1                                   Z                          d     A     A     A     A     A     A     A                                                     D     D     D            D     D     D     D     D  D          D  D  D  X  Z

                                                                                e     1     1     9     7     5     3     1     x     x     x     x     x     x     x     x     7     5     3            2     2     2     7     5  3          2  2  2

                                                                                c     3     1                                                                                                            9     7     5                         9  7  5

                                                                                         SPI         Dual I/O Read                    Multiple Registers

 2015 Microchip Technology Inc.                                                                                                                                                                                                       DS00001909A-page 111
LAN9252

10.2.5.2  Quad I/O Read

The SPI Quad I/O Read instruction inputs the instruction code one bit per clock and the address and dummy bytes four

bits per clock and outputs the data four bits per clock. This instruction is supported in SPI bus protocol only with clock

frequencies up to 80 MHz. This instruction is not supported in SQI bus protocol.

The SPI slave interface is selected by first bringing SCS# active. The 8-bit SQIOR instruction, EBh, is input into the

SIO[0] pin, followed by the two address bytes and 4 dummy bytes into the SIO[3:0] pins. The address bytes specify a

BYTE address within the device.

On the falling clock edge following the rising edge of the last dummy nibble, the SIO[3:0] pins are driven starting with

the msn of the LSB of the selected register. The remaining register nibbles are shifted out on subsequent falling clock

edges.

The SCS# input is brought inactive to conclude the cycle. The SIO[3:0] pins are three-stated at this time.

Figure 10-10 illustrates a typical single and multiple register quad I/O read.

FIGURE 10-10:         SPI QUAD I/O READ

                      SCS#

          SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2        X

                                                                                      0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8

          SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2     2     X

                                                                                         0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7     8

                                            Instruction                            Address                             Dummy                                              Data

                      SIO0   X  1     1     1     0     1     0     1     1     A     A     A     A                                                     D     D     D     D     D     D     D     D        X

                                                                                1     8     4     0     x     x     x     x     x     x     x     x     4     0     1     8     2     1     2     2

                                                                                2                                                                                   2           0     6     8     4

                                                                                                                       Dummy                                              Data

                      SIO1                           Z                          A     A     A     A                                                     D     D     D     D     D     D     D     D     X  Z

                                                                                1     9     5     1     x     x     x     x     x     x     x     x     5     1     1     9     2     1     2     2

                                                                                3                                                                                   3           1     7     9     5

                                                                                                                       Dummy

                      SIO2                           Z                          i     A     A     A                                                     D     D     D     D     D     D     D     D     X  Z

                                                                                n     1     6     2     x     x     x     x     x     x     x     x     6     2     1     1     2     1     3     2

                                                                                c     0                                                                             4     0     2     8     0     6

                                                                                                                       Dummy

                      SIO3                           Z                          d     A     A     A                                                     D     D     D     D     D     D     D     D     X  Z

                                                                                e     1     7     3     x     x     x     x     x     x     x     x     7     3     1     1     2     1     3     2

                                                                                c     1                                                                             5     1     3     9     1     7

                                                                                SPI Quad                I/O Read Single                     Register

                      SCS#

          SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2 ...                                           ...                 X

                                                                                      0     1     2     3     4     5     6     7     8     9     0     1     2     3

          SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2 ...                                        ...                 X

                                                                                         0     1     2     3     4     5     6     7     8     9     0     1     2     3

                                            Instruction                            Address                             Dummy                               ... Data 1...           Data m                  ... Data m+1...  Data  n

                      SIO0   X  1     1     1     0     1     0     1     1     A     A     A     A                                                     D     D     D                 D     D     D     D     D  D          D  D  D     X

                                                                                1     8     4     0     x     x     x     x     x     x     x     x     4     0     1                 1     2     2     4     0  1          1  2  2

                                                                                2                                                                                   2                 6     8     4              2          6  8  4

                                                                                                                       Dummy                               ... Data 1...           Data m                  ... Data m+1...  Data  n

                      SIO1                           Z                          A     A     A     A                                                     D     D     D                 D     D     D     D     D  D          D  D  D  X  Z

                                                                                1     9     5     1     x     x     x     x     x     x     x     x     5     1     1                 1     2     2     5     1  1          1  2  2

                                                                                3                                                                                   3                 7     9     5              3          7  9  5

                                                                                                                       Dummy                               ... Data 1...           Data m                  ... Data m+1...  Data  n

                      SIO2                           Z                          i     A     A     A                                                     D     D     D                 D     D     D     D     D  D          D  D  D  X  Z

                                                                                n     1     6     2     x     x     x     x     x     x     x     x     6     2     1                 1     3     2     6     2  1          1  3  2

                                                                                c     0                                                                             4                 8     0     6              4          8  0  6

                                                                                                                       Dummy                               ... Data 1...           Data m                  ... Data m+1...  Data  n

                      SIO3                           Z                          d     A     A     A                                                     D     D     D                 D     D     D     D     D  D          D  D  D  X  Z

                                                                                e     1     7     3     x     x     x     x     x     x     x     x     7     3     1                 1     3     2     7     3  1          1  3  2

                                                                                c     1                                                                             5                 9     1     7              5          9  1  7

                                                                             SPI      Quad I/O Read Multiple Registers

DS00001909A-page 112                                                                                                                                                                                        2015 Microchip Technology Inc.
                                                                                                                                                                                                                                 LAN9252

10.2.6     SPI WRITE COMMANDS

Multiple write commands are support by the SPI/SQI slave. The following applies to all write commands.

MULTIPLE WRITES

Multiple reads are performed by continuing the clock pulses and input data while SCS# is active. The upper two bits of

the address specify auto-incrementing (address[15:14]=01b) or auto-decrementing (address[15:14]=10b). The internal

DWORD address is incremented, decremented, or maintained based on these bits. Maintaining a fixed internal address

may be useful for register “bit-banging” or other repeated writes.

10.2.6.1   Write

The Write instruction inputs the instruction code and address and data bytes one bit per clock. In SQI mode, the instruc-

tion code and the address and data bytes are input four bits per clock. This instruction is supported in SPI and SQI bus

protocols with clock frequencies up to 80 MHz.

The SPI/SQI slave interface is selected by first bringing SCS# active. For SPI mode, the 8-bit WRITE instruction, 02h,

is input into the SI/SIO[0] pin, followed by the two address bytes. For SQI mode, the 8-bit WRITE instruction, 02h, is

input into the SIO[3:0] pins, followed by the two address bytes. The address bytes specify a BYTE address within the

device.

The data follows the address bytes. For SPI mode, the data is input into the SI/SIO[0] pin starting with the msb of the

LSB. For SQI mode the data is input nibble wide using SIO[3:0] starting with the msn of the LSB. The remaining bits/

nibbles are shifted in on subsequent clock edges. The data write to the register occurs after the 32-bits are input. In the

event that 32-bits are not written when the SCS# is returned high, the write is considered invalid and the register is not

affected.

The SCS# input is brought inactive to conclude the cycle.

Figure 10-11 illustrates a typical single and multiple register write for SPI mode. Figure 10-12 illustrates a typical single

and multiple register write for SQI mode.

FIGURE 10-11:                 SPI WRITE

               SCS#

           SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...5         5     5     5        X

                                                                                       0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7      3       4     5     6

           SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...5         5     5     5     X

                                                                                          0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7      3       4     5     6

                                             Instruction                                                                Address                                                                    D..a.ta

                  SI          X  0     0     0     0     0     0     1     0     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A     D     D     D              D     D     D     X

                                                                                 e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0     7     6     5              2     2     2

                                                                                 c     c     3     2     1     0                                                                                            6     5     4

                  SO                                                                                                             Z

                                                                                                         SPI Write Single Register

               SCS#

           SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...                                        ...            X

                                                                                       0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7

           SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...                                     ...            X

                                                                                          0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7

                                             Instruction                                                                Address                                                     ... Data 1...      Data m                  ... Data m+1...  Data  n

                  SI          X  0     0     0     0     0     0     1     0     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A     D     D     D              D     D     D     D     D  D        D  D  D  X

                                                                                 e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0     7     6     5              2     2     2     7     6  5        2  2  2

                                                                                 c     c     3     2     1     0                                                                                            6     5     4                       6  5  4

                  SO                                                                                                                                     Z

                                                                                                      SPI      Write Multiple Registers

 2015 Microchip Technology Inc.                                                                                                                                                                                                          DS00001909A-page 113
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FIGURE 10-12:         SQI  WRITE

                                  SCS#

                           SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1        X

                                                                                                       0     1     2     3     4

                           SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     X

                                                                                                          0     1     2     3     4

                                                 Inst           Address                                Data

                           SIO[3:0]           X  0     2     H     L     H     L     H     L     H     L     H     L     H     L     X

                                                             1     1     0     0     0     0     1     1     2     2     3     3

                                                                   SQI Write Single Register

                                  SCS#

                           SCK (active low)   X  1     2     3     4     5     6     7     8     9 ...                                           ...            X

                           SCK (active high)  X     1     2     3     4     5     6     7     8     9 ...                                        ...            X

                                                 Inst           Address                 ... Data 1...           Data m                ... Data m+1...  Data  n

                           SIO[3:0]           X  0     2     H     L     H     L     H     L     H                 L     H     L     H     L  H        L  H  L  X

                                                             1     1     0     0     0     0     1                 2     3     3     0     0  1        2  3  3

                                                                SQI Write Multiple Registers

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                                                                                                                                                                                                                                 LAN9252

10.2.6.2  Dual Data Write

The SPI Dual Data Write instruction inputs the instruction code and address bytes one bit per clock and inputs the data

two bits per clock. This instruction is supported in SPI bus protocol only with clock frequencies up to 80 MHz. This

instruction is not supported in SQI bus protocol.

The SPI slave interface is selected by first bringing SCS# active. The 8-bit SDDW instruction, 32h, is input into the SIO[0]

pin, followed by the two address bytes. The address bytes specify a BYTE address within the device.

The data follows the address bytes. The data is input into the SIO[1:0] pins starting with the msbs of the LSB. The

remaining di-bits are shifted in on subsequent clock edges. The data write to the register occurs after the 32-bits are

input. In the event that 32-bits are not written when the SCS# is returned high, the write is considered invalid and the

register is not affected.

The SCS# input is brought inactive to conclude the cycle.

Figure 10-13 illustrates a typical single and multiple register dual data write.

FIGURE 10-13:                SPI DUAL DATA WRITE

               SCS#

          SCK (active low)   X  1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...3       3     3     4        X

                                                                                      0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7      7     8     9     0

          SCK (active high)  X     1     2     3     4     5     6     7     8     9     1     1     1     1     1     1     1     1     1     1     2     2     2     2     2     2     2     2 ...3       3     3     4     X

                                                                                         0     1     2     3     4     5     6     7     8     9     0     1     2     3     4     5     6     7      7     8     9     0

                                            Instruction                                                                Address                                                                    Data
                                                                                                                                                                                            ... D
               SIO0          X  0     0     1     1     0     0     1     0     d     i     A     A     A     A     A     A     A     A     A     A     A     A     A     A     D     D                  D     D     D        X

                                                                                e     n     1     1     1     1     9     8     7     6     5     4     3     2     1     0     6     4     2            2     2     2

                                                                                c     c     3     2     1     0                                                                                          8     6     4

                                                                                                                                                                                                  Data
                                                                                                                                                                                            ... D
               SIO1                                                                                  Z                                                     &