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LAN8720A

器件型号:LAN8720A
厂商名称:SMSC
厂商官网:http://www.smsc.com/
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器件描述

Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

LAN8720A器件文档内容

LAN8720A/LAN8720Ai

Small Footprint RMII 10/100 Ethernet
Transceiver with HP Auto-MDIX Support

PRODUCT FEATURES                                                                                                       Datasheet

Highlights                                                Key Benefits

Single-Chip Ethernet Physical Layer Transceiver           High-Performance 10/100 Ethernet Transceiver
   (PHY)
                                                              -- Compliant with IEEE802.3/802.3u (Fast Ethernet)
Comprehensive flexPWR Technology                            -- Compliant with ISO 802-3/IEEE 802.3 (10BASE-T)
                                                              -- Loop-back modes
    -- Flexible Power Management Architecture                 -- Auto-negotiation
    -- LVCMOS Variable I/O voltage range: +1.6V to +3.6V      -- Automatic polarity detection and correction
    -- Integrated 1.2V regulator                              -- Link status change wake-up detection
                                                              -- Vendor specific register functions
HP Auto-MDIX support                                         -- Supports the reduced pin count RMII interface
Miniature 24-pin QFN lead-free RoHS compliant
                                                           Power and I/Os
   package (4 x 4 x 0.85mm height).
                                                              -- Various low power modes
Target Applications                                           -- Integrated power-on reset circuit
                                                              -- Two status LED outputs
Set-Top Boxes                                                -- Latch-Up Performance Exceeds 150mA per EIA/JESD
Networked Printers and Servers
Test Instrumentation                                               78, Class II
LAN on Motherboard                                           -- May be used with a single 3.3V supply
Embedded Telecom Applications
Video Record/Playback Systems                             Additional Features
Cable Modems/Routers
DSL Modems/Routers                                           -- Ability to use a low cost 25Mhz crystal for reduced BOM
Digital Video Recorders
IP and Video Phones                                       Packaging
Wireless Access Points
Digital Televisions                                          -- 24-pin QFN (4x4 mm) Lead-Free RoHS Compliant
Digital Media Adaptors/Servers                                     package with RMII
Gaming Consoles
POE Applications (Refer to SMSC Application Note 17.18)   Environmental

                                                              -- Extended commercial temperature range
                                                                    (0C to +85C)

                                                              -- Industrial temperature range version available
                                                                    (-40C to +85C)

SMSC LAN8720A/LAN8720Ai                                   Revision 1.4 (08-23-12)

                         DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

                                                           Order Numbers:

                    LAN8720A-CP-TR for 24-pin QFN lead-free RoHS compliant package (0 to +85C temp)
                  LAN8720Ai-CP-TR for 24-pin QFN lead-free RoHS compliant package (-40 to +85C temp)

                                                                      Reel size is 4,000.
                  This product meets the halogen maximum concentration values per IEC61249-2-21
               For RoHS compliance and environmental information, please visit www.smsc.com/rohs
            Please contact your SMSC sales representative for additional documentation related to this product
            such as application notes, anomaly sheets, and design guidelines.

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TO HAVE FAILED OF ITS ESSENTIAL PURPOSE, AND WHETHER OR NOT SMSC HAS BEEN ADVISED OF THE POSSIBILITY OF SUCH DAMAGES.

Revision 1.4 (08-23-12)              2  SMSC LAN8720A/LAN8720Ai

                         DATASHEET
                            Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                            Datasheet

Table of Contents

Chapter 1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

1.1 General Terms and Conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.2 General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Chapter 2 Pin Description and Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

2.1 Pin Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.2 Buffer Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

Chapter 3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

3.1 Transceiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
         3.1.1 100BASE-TX Transmit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
         3.1.2 100BASE-TX Receive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
         3.1.3 10BASE-T Transmit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
         3.1.4 10BASE-T Receive . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

3.2 Auto-negotiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
         3.2.1 Parallel Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
         3.2.2 Restarting Auto-negotiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
         3.2.3 Disabling Auto-negotiation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
         3.2.4 Half vs. Full Duplex . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

3.3 HP Auto-MDIX Support. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
3.4 MAC Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

         3.4.1 RMII . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
3.5 Serial Management Interface (SMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3.6 Interrupt Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29

         3.6.1 Primary Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
         3.6.2 Alternate Interrupt System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.7 Configuration Straps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
         3.7.1 PHYAD[0]: PHY Address Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
         3.7.2 MODE[2:0]: Mode Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
         3.7.3 REGOFF: Internal +1.2V Regulator Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
         3.7.4 nINTSEL: nINT/REFCLKO Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
3.8 Miscellaneous Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
         3.8.1 LEDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
         3.8.2 Variable Voltage I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
         3.8.3 Power-Down Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
         3.8.4 Isolate Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
         3.8.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
         3.8.6 Carrier Sense . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
         3.8.7 Link Integrity Test . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
         3.8.8 Loopback Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
3.9 Application Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
         3.9.1 Simplified System Level Application Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
         3.9.2 Power Supply Diagram (1.2V Supplied by Internal Regulator) . . . . . . . . . . . . . . . . . . . . 43
         3.9.3 Power Supply Diagram (1.2V Supplied by External Source). . . . . . . . . . . . . . . . . . . . . . 44
         3.9.4 Twisted-Pair Interface Diagram (Single Power Supply). . . . . . . . . . . . . . . . . . . . . . . . . . 45
         3.9.5 Twisted-Pair Interface Diagram (Dual Power Supplies) . . . . . . . . . . . . . . . . . . . . . . . . . 46

Chapter 4 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

4.1 Register Nomenclature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
4.2 Control and Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

         4.2.1 Basic Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

SMSC LAN8720A/LAN8720Ai  3          Revision 1.4 (08-23-12)

                         DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

4.2.2   Basic Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
4.2.3   PHY Identifier 1 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
4.2.4   PHY Identifier 2 Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52
4.2.5   Auto Negotiation Advertisement Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
4.2.6   Auto Negotiation Link Partner Ability Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
4.2.7   Auto Negotiation Expansion Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
4.2.8   Mode Control/Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
4.2.9   Special Modes Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4.2.10  Symbol Error Counter Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
4.2.11  Special Control/Status Indications Register. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
4.2.12  Interrupt Source Flag Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
4.2.13  Interrupt Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
4.2.14  PHY Special Control/Status Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

Chapter 5 Operational Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

5.1 Absolute Maximum Ratings*. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
5.2 Operating Conditions** . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
5.3 Power Consumption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

         5.3.1 REF_CLK In Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
         5.3.2 REF_CLK Out Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
5.4 DC Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
5.5 AC Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
         5.5.1 Equivalent Test Load . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
         5.5.2 Power Sequence Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
         5.5.3 Power-On nRST & Configuration Strap Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
         5.5.4 RMII Interface Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
         5.5.5 SMI Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
5.6 Clock Circuit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

Chapter 6 Package Outline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

Chapter 7 Datasheet Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

Revision 1.4 (08-23-12)              4                                      SMSC LAN8720A/LAN8720Ai

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                                                                                                                                   Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                                   Datasheet

List of Figures

Figure 1.1 System Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Figure 1.2 Architectural Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
Figure 2.1 24-QFN Pin Assignments (TOP VIEW) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
Figure 3.1 100BASE-TX Transmit Data Path . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Figure 3.2 100BASE-TX Receive Data Path. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
Figure 3.3 Relationship Between Received Data and Specific MII Signals . . . . . . . . . . . . . . . . . . . . . . 21
Figure 3.4 Direct Cable Connection vs. Cross-over Cable Connection . . . . . . . . . . . . . . . . . . . . . . . . . 26
Figure 3.5 MDIO Timing and Frame Structure - READ Cycle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 3.6 MDIO Timing and Frame Structure - WRITE Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Figure 3.7 External 50MHz clock sources the REF_CLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Figure 3.8 Sourcing REF_CLK from a 25MHz Crystal . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Figure 3.9 Sourcing REF_CLK from External 25MHz Source. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Figure 3.10 LED1/REGOFF Polarity Configuration. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
Figure 3.11 LED2/nINTSEL Polarity Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Figure 3.12 Near-end Loopback Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 3.13 Far Loopback Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Figure 3.14 Connector Loopback Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Figure 3.15 Simplified System Level Application Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Figure 3.16 Power Supply Diagram (1.2V Supplied by Internal Regulator) . . . . . . . . . . . . . . . . . . . . . . . 43
Figure 3.17 Power Supply Diagram (1.2V Supplied by External Source) . . . . . . . . . . . . . . . . . . . . . . . . . 44
Figure 3.18 Twisted-Pair Interface Diagram (Single Power Supply) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Figure 3.19 Twisted-Pair Interface Diagram (Dual Power Supplies). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Figure 5.1 Output Equivalent Test Load . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Figure 5.2 Power Sequence Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Figure 5.3 Power-On nRST & Configuration Strap Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Figure 5.4 RMII Timing (REF_CLK Out Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Figure 5.5 RMII Timing (REF_CLK In Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Figure 5.6 SMI Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

SMSC LAN8720A/LAN8720Ai              5  Revision 1.4 (08-23-12)

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Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

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List of Tables

Table 2.1 RMII Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Table 2.2 LED Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
Table 2.3 Serial Management Interface (SMI) Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Table 2.4 Ethernet Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
Table 2.5 Miscellaneous Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
Table 2.6 Analog Reference Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Table 2.7 Power Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Table 2.8 24-QFN Package Pin Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Table 2.9 Buffer Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Table 3.1 4B/5B Code Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Table 3.2 Interrupt Management Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Table 3.3 Alternative Interrupt System Management Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Table 3.4 MODE[2:0] Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 3.5 Pin Names for Mode Bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Table 3.6 nINTSEL Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Table 4.1 Register Bit Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Table 4.2 SMI Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
Table 5.1 Device Only Current Consumption and Power Dissipation (REF_CLK In Mode) . . . . . . . . . . 64
Table 5.2 Device Only Current Consumption and Power Dissipation (REF_CLK Out Mode) . . . . . . . . . 65
Table 5.3 Non-Variable I/O Buffer Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Table 5.4 Variable I/O Buffer Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Table 5.5 100BASE-TX Transceiver Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
Table 5.6 10BASE-T Transceiver Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
Table 5.7 Power Sequence Timing Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
Table 5.8 Power-On nRST & Configuration Strap Timing Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
Table 5.9 RMII Timing Values (REF_CLK Out Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
Table 5.10 RMII Timing Values (REF_CLK In Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Table 5.11 RMII CLKIN (REF_CLK) Timing Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Table 5.12 SMI Timing Values. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Table 5.13 Crystal Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Table 7.1 Customer Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

Revision 1.4 (08-23-12)              6  SMSC LAN8720A/LAN8720Ai

                         DATASHEET
                         Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                         Datasheet

Chapter 1 Introduction

1.1  General Terms and Conventions
1.2
     The following is list of the general terms used throughout this document:

     BYTE                8-bits
     FIFO
     MAC                 First In First Out buffer; often used for elasticity buffer
     RMIITM
     N/A                 Media Access Controller
     X                   Reduced Media Independent InterfaceTM
     RESERVED
                         Not Applicable
     SMI
                         Indicates that a logic state is "don't care" or undefined.

                         Refers to a reserved bit field or address. Unless otherwise
                         noted, reserved bits must always be zero for write
                         operations. Unless otherwise noted, values are not
                         guaranteed when reading reserved bits. Unless otherwise
                         noted, do not read or write to reserved addresses.

                         Serial Management Interface

     General Description

        The LAN8720A/LAN8720Ai is a low-power 10BASE-T/100BASE-TX physical layer (PHY) transceiver
        with variable I/O voltage that is compliant with the IEEE 802.3-2005 standards.

        The LAN8720A/LAN8720Ai supports communication with an Ethernet MAC via a standard RMII
        interface. It contains a full-duplex 10-BASE-T/100BASE-TX transceiver and supports 10Mbps
        (10BASE-T) and 100Mbps (100BASE-TX) operation. The LAN8720A/LAN8720Ai implements auto-
        negotiation to automatically determine the best possible speed and duplex mode of operation. HP
        Auto-MDIX support allows the use of direct connect or cross-over LAN cables.

        The LAN8720A/LAN8720Ai supports both IEEE 802.3-2005 compliant and vendor-specific register
        functions. However, no register access is required for operation. The initial configuration may be
        selected via the configuration pins as described in Section 3.7, "Configuration Straps," on page 31.
        Register-selectable configuration options may be used to further define the functionality of the
        transceiver.

        Per IEEE 802.3-2005 standards, all digital interface pins are tolerant to 3.6V. The device can be
        configured to operate on a single 3.3V supply utilizing an integrated 3.3V to 1.2V linear regulator. The
        linear regulator may be optionally disabled, allowing usage of a high efficiency external regulator for
        lower system power dissipation.

        The LAN8720A/LAN8720Ai is available in both extended commercial and industrial temperature range
        versions. A typical system application is shown in Figure 1.1.

SMSC LAN8720A/LAN8720Ai              7                                          Revision 1.4 (08-23-12)

                         DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

              10/100         RMII             LAN8720A/                               MDI Transformer  RJ45
             Ethernet       Mode              LAN8720Ai
                                                                                     LED
               MAC

                                          Crystal or
                                             Clock

                                          Oscillator

                                   Figure 1.1 System Block Diagram

MODE[0:2]    Mode Control       Auto-                                       100M TX     100M           HP Auto-MDIX  TXP/TXN
       nRST  Reset Control  Negotiation                                       Logic  Transmitter                     RXP/RXN

  RMIISEL                                                                   Transmitter

  TXD[0:1]               SMI Management                                     10M TX       10M              MDIX
      TXEN                           Control                                 Logic   Transmitter        Control

RXD[0:1]     RMII Logic     100M RX           DSP System:                            Analog-to-            PLL       XTAL1/CLKIN
   RXER                       Logic                                                    Digital                       XTAL2
                                                      Clock                                             Interrupt
CRS_DV                      10M RX             Data Recovery                         100M PLL          Generator     nINT
     MDC                      Logic
    MDIO                                           Equalizer                          Squeltch            LEDs       LED1
                                                                                      & Filters                      LED2
                                               Receiver
                                                                                                       Central Bias  RBIAS
                                                10M PLL

                                                                                                       PHY Address   PHYAD0
                                                                                                          Latches

             LAN8720A/LAN8720Ai

                                                  Figure 1.2 Architectural Overview

Revision 1.4 (08-23-12)                                   8                                            SMSC LAN8720A/LAN8720Ai

                                              DATASHEET
                                                                                                                                   Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                                   Datasheet

Chapter 2 Pin Description and Configuration

                         18 TXD1
                                 17 TXD0
                                          16 TXEN
                                                  15 nRST
                                                           14 nINT/REFCLKO
                                                                    13 MDC

VDD1A 19                            SMSC                                     12 MDIO
   TXN 20                LAN8720A/LAN8720Ai                                  11 CRS_DV/MODE2
   TXP 21                                                                    10 RXER/PHYAD0
   RXN 22                       24 PIN QFN                                   9 VDDIO
   RXP 23                                                                    8 RXD0/MODE0
                                        (TOP VIEW)                           7 RXD1/MODE1
RBIAS 24
                                         VSS

                         VDD2A 1
                                 LED2/nINTSEL 2
                                          LED1/REGOFF 3

                                                  XTAL2 4
                                                           XTAL1/CLKIN 5

                                                                    VDDCR 6

           NOTE: Exposed pad (VSS) on bottom of package must be connected to ground

                        Figure 2.1 24-QFN Pin Assignments (TOP VIEW)

Note: When a lower case "n" is used at the beginning of the signal name, it indicates that the signal
          is active low. For example, nRST indicates that the reset signal is active low.

Note: The buffer type for each signal is indicated in the BUFFER TYPE column. A description of the
          buffer types is provided in Section 2.2.

SMSC LAN8720A/LAN8720Ai              9                                       Revision 1.4 (08-23-12)

                         DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

                                      Table 2.1 RMII Signals

NUM PINS  NAME                SYMBOL                                        BUFFER                DESCRIPTION
                                TXD0                                          TYPE
                                TXD1
1         Transmit              TXEN                                        VIS     The MAC transmits data to the transceiver using
           Data 0               RXD0
                                                                                    this signal.
                               MODE0
1         Transmit                                                          VIS     The MAC transmits data to the transceiver using
           Data 1               RXD1
                               MODE1                                                this signal.

1         Transmit              RXER                                        VIS     Indicates that valid transmission data is present
           Enable             PHYAD0                                        (PD)    on TXD[1:0].

          Receive                                                           VO8     Bit 0 of the 2 data bits that are sent by the
          Data 0                                                                    transceiver on the receive path.

                         PHY                                                VIS     Combined with MODE1 and MODE2, this
                                                                            (PU)    configuration strap sets the default PHY mode.
          Operating
                                                                            VO8
1         Mode 0                                                                    See Note 2.1 for more information on
                                                                                    configuration straps.
          Configuration

          Strap

                                                                                    Note:  Refer to Section 3.7.2, "MODE[2:0]:
                                                                                           Mode Configuration," on page 31 for
                                                                                           additional details.

          Receive                                                                   Bit 1 of the 2 data bits that are sent by the
          Data 1                                                                    transceiver on the receive path.

                         PHY                                                VIS     Combined with MODE0 and MODE2, this
                                                                            (PU)    configuration strap sets the default PHY mode.
          Operating
                                                                            VO8
1         Mode 1                                                            VIS     See Note 2.1 for more information on
                                                                            (PD)    configuration straps.
          Configuration

          Strap

                                                                                    Note:  Refer to Section 3.7.2, "MODE[2:0]:
                                                                                           Mode Configuration," on page 31 for
                                                                                           additional details.

          Receive Error                                                             This signal is asserted to indicate that an error
                                                                                    was detected somewhere in the frame presently
                                                                                    being transferred from the transceiver.

          PHY Address                                                               This configuration strap sets the transceiver's
                                                                                    SMI address.
                         0
1
          Configuration
                                                                                    See Note 2.1 for more information on
          Strap                                                                     configuration straps.

                                                                                    Note:  Refer to Section 3.7.1, "PHYAD[0]: PHY
                                                                                           Address Configuration," on page 31 for
                                                                                           additional information.

Revision 1.4 (08-23-12)                          10                                               SMSC LAN8720A/LAN8720Ai

                                      DATASHEET
                                            Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                            Datasheet

                            Table 2.1 RMII Signals (continued)

NUM PINS  NAME              SYMBOL  BUFFER                      DESCRIPTION
                                      TYPE

          Carrier Sense     CRS_DV  VO8     This signal is asserted to indicate the receive
             / Receive                      medium is non-idle. When a 10BASE-T packet is
            Data Valid              VIS     received, CRS_DV is asserted, but RXD[1:0] is
                                    (PU)    held low until the SFD byte (10101011) is
                                            received.

                                            Note:       Per the RMII standard, transmitted data
                                                        is not looped back onto the receive data
                                                        pins in 10BASE-T half-duplex mode.

1

          PHY               MODE2           Combined with MODE0 and MODE1, this
                                            configuration strap sets the default PHY mode.
          Operating

          Mode 2                            See Note 2.1 for more information on
                                            configuration straps.
          Configuration

          Strap

                                            Note:       Refer to Section 3.7.2, "MODE[2:0]:
                                                        Mode Configuration," on page 31 for
                                                        additional details.

          Note 2.1  Configuration strap values are latched on power-on reset and system reset. Configuration
                    straps are identified by an underlined symbol name. Signals that function as configuration
                    straps must be augmented with an external resistor when connected to a load. Refer to
                    Section 3.7, "Configuration Straps," on page 31 for additional information.

                                    Table 2.2 LED Pins

NUM PINS  NAME              SYMBOL  BUFFER                      DESCRIPTION
          LED 1               LED1    TYPE

             Regulator Off  REGOFF  O12     Link activity LED Indication. This pin is driven
             Configuration                  active when a valid link is detected and blinks
                                     IS     when activity is detected.
                  Strap             (PD)
                                            Note: Refer to Section 3.8.1, "LEDs," on
1                                                       page 37 for additional LED information.

                                            This configuration strap is used to disable the
                                            internal 1.2V regulator. When the regulator is
                                            disabled, external 1.2V must be supplied to
                                            VDDCR.

                                             When REGOFF is pulled high to VDD2A with
                                              an external resistor, the internal regulator is
                                              disabled.

                                             When REGOFF is floating or pulled low, the
                                              internal regulator is enabled (default).

                                            See Note 2.2 for more information on
                                            configuration straps.

                                            Note:       Refer to Section 3.7.3, "REGOFF:
                                                        Internal +1.2V Regulator Configuration,"
                                                        on page 32 for additional details.

SMSC LAN8720A/LAN8720Ai                        11               Revision 1.4 (08-23-12)

                                    DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

                         Table 2.2 LED Pins (continued)

NUM PINS  NAME           SYMBOL                                             BUFFER         DESCRIPTION
                                                                              TYPE

          LED 2          LED2                                               O12     Link Speed LED Indication. This pin is driven
                                                                                    active when the operating speed is 100Mbps. It
          nINT/          nINTSEL                                             IS     is inactive when the operating speed is 10Mbps
                                                                            (PU)    or during line isolation.
          REFCLKO
                                                                                    Note: Refer to Section 3.8.1, "LEDs," on
          Function                                                                              page 37 for additional LED information.

          Select                                                                    This configuration strap selects the mode of the
                                                                                    nINT/REFCLKO pin.
1         Configuration
                                                                                     When nINTSEL is floated or pulled to VDD2A,
          Strap                                                                       nINT is selected for operation on the
                                                                                      nINT/REFCLKO pin (default).

                                                                                     When nINTSEL is pulled low to VSS,
                                                                                      REFCLKO is selected for operation on the
                                                                                      nINT/REFCLKO pin.

                                                                                    See Note 2.2 for more information on
                                                                                    configuration straps.

                                                                                    Note:  Refer to See Section 3.8.1.2, "nINTSEL
                                                                                           and LED2 Polarity Selection," on
                                                                                           page 37 for additional information.

          Note 2.2       Configuration strap values are latched on power-on reset and system reset. Configuration
                         straps are identified by an underlined symbol name. Signals that function as configuration
                         straps must be augmented with an external resistor when connected to a load. Refer to
                         Section 3.7, "Configuration Straps," on page 31 for additional information.

                         Table 2.3 Serial Management Interface (SMI) Pins

NUM PINS     NAME        SYMBOL                                             BUFFER         DESCRIPTION
      1                    MDIO                                               TYPE
      1    SMI Data         MDC
          Input/Output                                                       VIS/   Serial Management Interface data input/output
                                                                            VOD8
           SMI Clock
                                                                            VIS     Serial Management Interface clock

                               Table 2.4 Ethernet Pins

NUM PINS    NAME         SYMBOL                                             BUFFER         DESCRIPTION
      1                     TXP                                               TYPE
      1    Ethernet
            TX/RX                                                           AIO     Transmit/Receive Positive Channel 1
           Positive
          Channel 1      TXN                                                AIO     Transmit/Receive Negative Channel 1

           Ethernet
            TX/RX
           Negative
          Channel 1

Revision 1.4 (08-23-12)                      12                                            SMSC LAN8720A/LAN8720Ai

                                  DATASHEET
                                            Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                            Datasheet

                           Table 2.4 Ethernet Pins (continued)

NUM PINS    NAME           SYMBOL   BUFFER                      DESCRIPTION
      1                       RXP     TYPE
      1    Ethernet
            TX/RX                   AIO     Transmit/Receive Positive Channel 2
           Positive
          Channel 2        RXN      AIO     Transmit/Receive Negative Channel 2

           Ethernet
            TX/RX
           Negative
          Channel 2

                           Table 2.5 Miscellaneous Pins

NUM PINS     NAME          SYMBOL   BUFFER                      DESCRIPTION
      1                     XTAL1     TYPE
            External
             Crystal                ICLK External crystal input
              Input
                           CLKIN    ICLK    Single-ended clock oscillator input.
            External       XTAL2    OCLK
          Clock Input                       Note:        When using a single ended clock
                                                         oscillator, XTAL2 should be left
                                                         unconnected.

          External                          External crystal output

1         Crystal

          Output

1         External            nRST   VIS    System reset. This signal is active low.
           Reset              nINT   (PU)
                                    VOD8
          Interrupt        REFCLKO   (PU)   Active low interrupt output. Place an external
           Output                           resistor pull-up to VDDIO.
                                     VO8
                                            Note:        Refer to Section 3.6, "Interrupt
                                                         Management," on page 29 for additional
                                                         details on device interrupts.

                                            Note:        Refer to Section 3.8.1.2, "nINTSEL and
                                                         LED2 Polarity Selection," on page 37 for
                                                         details on how the nINTSEL
                                                         configuration strap is used to determine
                                                         the function of this pin.

1                                           This optional 50MHz clock output is derived from
               Reference                    the 25MHz crystal oscillator. REFCLKO is
                                            selectable via the nINTSEL configuration strap.
             Clock Output
                                            Note: Refer Section 3.7.4.2, "REF_CLK Out
                                                        Mode," on page 34 for additional details.

                                            Note:        Refer to Section 3.8.1.2, "nINTSEL and
                                                         LED2 Polarity Selection," on page 37 for
                                                         details on how the nINTSEL
                                                         configuration strap is used to determine
                                                         the function of this pin.

SMSC LAN8720A/LAN8720Ai                        13                    Revision 1.4 (08-23-12)

                                    DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

                            Table 2.6 Analog Reference Pins

NUM PINS  NAME              SYMBOL                                          BUFFER         DESCRIPTION
                             RBIAS                                            TYPE

             External 1%                                                    AI      This pin requires connection of a 12.1k ohm (1%)
             Bias Resistor
                                                                                    resistor to ground.
                  Input
                                                                                    Refer to the LAN8720A/LAN8720Ai reference
1                                                                                   schematic for connection information.

                                                                                    Note:  The nominal voltage is 1.2V and the
                                                                                           resistor will dissipate approximately
                                                                                           1mW of power.

                                    Table 2.7 Power Pins

NUM PINS  NAME              SYMBOL                                          BUFFER         DESCRIPTION
                             VDDIO                                            TYPE

          +1.6V to                                                          P       +1.6V to +3.6V variable I/O power

1            +3.6V                                                                  Refer to the LAN8720A/LAN8720Ai reference
          Variable I/O                                                              schematic for connection information.

          Power

          +1.2V Digital     VDDCR                                           P       Supplied by the on-chip regulator unless
          Core Power        VDD1A
                                                                                    configured for regulator off mode via the
              Supply
                                                                                    REGOFF configuration strap.

1                                                                                   Refer to the LAN8720A/LAN8720Ai reference
                                                                                    schematic for connection information.

                                                                                    Note:  1 uF and 470 pF decoupling capacitors
                                                                                           in parallel to ground should be used on
                                                                                           this pin.

          +3.3V                                                             P       +3.3V Analog Port Power to Channel 1

1          Channel 1                                                                Refer to the LAN8720A/LAN8720Ai reference
          Analog Port                                                               schematic for connection information.

          Power

          +3.3V             VDD2A                                           P       +3.3V Analog Port Power to Channel 2 and the
                              VSS
          Channel 2                                                                 internal regulator.

1         Analog Port

          Power                                                                     Refer to the LAN8720A/LAN8720Ai reference
                                                                                    schematic for connection information.

1         Ground                                                            P       Common ground. This exposed pad must be

                                                                                    connected to the ground plane with a via array.

Revision 1.4 (08-23-12)                        14                                                        SMSC LAN8720A/LAN8720Ai

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                                                                                                   Datasheet

2.1      Pin Assignments

                         Table 2.8 24-QFN Package Pin Assignments

PIN NUM      PIN NAME     PIN NUM                                     PIN NAME
     1         VDD2A          13                                          MDC
     2                        14
     3    LED2/nINTSEL        15                                   nINT/REFCLKO
     4    LED1/REGOFF         16                                         nRST
     5                        17                                         TXEN
     6          XTAL2         18                                         TXD0
     7     XTAL1/CLKIN        19                                         TXD1
     8                        20                                        VDD1A
     9         VDDCR          21                                          TXN
    10     RXD1/MODE1         22                                          TXP
    11     RXD0/MODE0         23                                          RXN
    12                        24                                          RXP
                VDDIO                                                    RBIAS
          RXER/PHYAD0
         CRS_DV/MODE2

                MDIO

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2.2  Buffer Types

                                                Table 2.9 Buffer Types

BUFFER TYPE                                                                 DESCRIPTION
         IS
       O12               Schmitt-triggered input
        VIS
                         Output with 12mA sink and 12mA source
       VO8
      VOD8               Variable voltage Schmitt-triggered input

        PU               Variable voltage output with 8mA sink and 8mA source

        PD               Variable voltage open-drain output with 8mA sink

         AI              50uA (typical) internal pull-up. Unless otherwise noted in the pin description, internal pull-
        AIO              ups are always enabled.
       ICLK
      OCLK               Note:  Internal pull-up resistors prevent unconnected inputs from floating. Do not rely on
                                internal resistors to drive signals external to the device. When connected to a load
         P                      that must be pulled high, an external resistor must be added.

                         50uA (typical) internal pull-down. Unless otherwise noted in the pin description, internal
                         pull-downs are always enabled.

                         Note:  Internal pull-down resistors prevent unconnected inputs from floating. Do not rely
                                on internal resistors to drive signals external to the device. When connected to a
                                load that must be pulled low, an external resistor must be added.

                         Analog input

                         Analog bi-directional

                         Crystal oscillator input pin

                         Crystal oscillator output pin

                         Power pin

     Note: The digital signals are not 5V tolerant. Refer to Section 5.1, "Absolute Maximum Ratings*," on
               page 63 for additional buffer information.

     Note 2.3 Sink and source capabilities are dependant on the VDDIO voltage. Refer to Section 5.1,
                     "Absolute Maximum Ratings*," on page 63 for additional information.

Revision 1.4 (08-23-12)                                      16                          SMSC LAN8720A/LAN8720Ai

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                                                                                                                                   Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                                   Datasheet

Chapter 3 Functional Description

                   This chapter provides functional descriptions of the various device features. These features have been
                   categorized into the following sections:
                    Transceiver
                    Auto-negotiation
                    HP Auto-MDIX Support
                    MAC Interface
                    Serial Management Interface (SMI)
                    Interrupt Management
                    Configuration Straps
                    Miscellaneous Functions
                    Application Diagrams

3.1      Transceiver

3.1.1    100BASE-TX Transmit

         The 100BASE-TX transmit data path is shown in Figure 3.1. Each major block is explained in the
         following subsections.

         MAC                Ext Ref_CLK         PLL
              RMII 50Mhz by 2 bits
                                          RMII  25MHz 4B/5B 25MHz by Scrambler
                                                by 4 bits Encoder 5 bits and PISO

              125 Mbps Serial     NRZI    NRZI    MLT-3            Tx
                               Converter        Converter MLT-3  Driver

                               MLT-3 Magnetics MLT-3     RJ45    MLT-3   CAT-5

3.1.1.1                              Figure 3.1 100BASE-TX Transmit Data Path

         100BASE-TX Transmit Data Across the RMII Interface

         The MAC controller drives the transmit data onto the TXD bus and asserts TXEN to indicate valid data.
         The data is latched by the transceiver's RMII block on the rising edge of REF_CLK. The data is in the
         form of 2-bit wide 50MHz data.

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3.1.1.2  4B/5B Encoding

         The transmit data passes from the RMII block to the 4B/5B encoder. This block encodes the data from
         4-bit nibbles to 5-bit symbols (known as "code-groups") according to Table 3.1. Each 4-bit data-nibble
         is mapped to 16 of the 32 possible code-groups. The remaining 16 code-groups are either used for
         control information or are not valid.

         The first 16 code-groups are referred to by the hexadecimal values of their corresponding data nibbles,
         0 through F. The remaining code-groups are given letter designations with slashes on either side. For
         example, an IDLE code-group is /I/, a transmit error code-group is /H/, etc.

                                                Table 3.1 4B/5B Code Table

CODE                    SYM                RECEIVER                                   TRANSMITTER
GROUP                      0           INTERPRETATION                                INTERPRETATION
                           1
11110                     2        0  0000                                 DATA  0  0000                     DATA
01001                     3
10100                     4        1  0001                                       1  0001
10101                     5
01010                     6        2  0010                                       2  0010
01011                     7
01110                     8        3  0011                                       3  0011
01111                     9
10010                     A        4  0100                                       4  0100
10011                     B
10110                     C        5  0101                                       5  0101
10111                     D
11010                     E        6  0110                                       6  0110
11011                     F
11100                     I        7  0111                                       7  0111
11101                     J
11111                              8  1000                                       8  1000
11000                     K
                                    9  1001                                       9  1001
10001                     T
                                    A  1010                                       A  1010
01101                     R
                                    B  1011                                       B  1011
00111                     H
                           V  C        1100                                       C  1100
00100
00110                        D        1101                                       D  1101

                                    E  1110                                       E  1110

                                    F  1111                                       F  1111

                              IDLE                                                Sent after /T/R until TXEN

                              First nibble of SSD, translated to "0101"           Sent for rising TXEN
                              following IDLE, else RXER

                              Second nibble of SSD, translated to                 Sent for rising TXEN
                              "0101" following J, else RXER

                              First nibble of ESD, causes de-assertion            Sent for falling TXEN
                              of CRS if followed by /R/, else assertion
                              of RXER

                              Second nibble of ESD, causes                        Sent for falling TXEN
                              deassertion of CRS if following /T/, else
                              assertion of RXER

                              Transmit Error Symbol                               Sent for rising TXER
                                                                                  INVALID
                              INVALID, RXER if during RXDV

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                         Table 3.1 4B/5B Code Table (continued)

CODE    SYM                                RECEIVER                   TRANSMITTER
GROUP      V                           INTERPRETATION                INTERPRETATION
           V
11001     V             INVALID, RXER if during RXDV  INVALID
00000     V             INVALID, RXER if during RXDV  INVALID
00001     V             INVALID, RXER if during RXDV  INVALID
00010     V             INVALID, RXER if during RXDV  INVALID
00011     V             INVALID, RXER if during RXDV  INVALID
00101     V             INVALID, RXER if during RXDV  INVALID
01000     V             INVALID, RXER if during RXDV  INVALID
01100                   INVALID, RXER if during RXDV  INVALID
10000                   INVALID, RXER if during RXDV  INVALID

3.1.1.3  Scrambling

3.1.1.4  Repeated data patterns (especially the IDLE code-group) can have power spectral densities with large
3.1.1.5  narrow-band peaks. Scrambling the data helps eliminate these peaks and spread the signal power
3.1.1.6  more uniformly over the entire channel bandwidth. This uniform spectral density is required by FCC
         regulations to prevent excessive EMI from being radiated by the physical wiring.

         The seed for the scrambler is generated from the transceiver address, PHYAD, ensuring that in
         multiple-transceiver applications, such as repeaters or switches, each transceiver will have its own
         scrambler sequence.

         The scrambler also performs the Parallel In Serial Out conversion (PISO) of the data.

         NRZI and MLT-3 Encoding

         The scrambler block passes the 5-bit wide parallel data to the NRZI converter where it becomes a
         serial 125MHz NRZI data stream. The NRZI is encoded to MLT-3. MLT-3 is a tri-level code where a
         change in the logic level represents a code bit "1" and the logic output remaining at the same level
         represents a code bit "0".

         100M Transmit Driver

         The MLT3 data is then passed to the analog transmitter, which drives the differential MLT-3 signal, on
         outputs TXP and TXN, to the twisted pair media across a 1:1 ratio isolation transformer. The 10BASE-
         T and 100BASE-TX signals pass through the same transformer so that common "magnetics" can be
         used for both. The transmitter drives into the 100 impedance of the CAT-5 cable. Cable termination
         and impedance matching require external components.

         100M Phase Lock Loop (PLL)

         The 100M PLL locks onto reference clock and generates the 125MHz clock used to drive the 125 MHz
         logic and the 100BASE-TX transmitter.

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3.1.2    100BASE-TX Receive

         The 100BASE-TX receive data path is shown in Figure 3.2. Each major block is explained in the
         following subsections.

                                      PLL

MAC                      Ext Ref_CLK

         RMII 50Mhz by 2 bits RMII                                          25MHz       4B/5B   25MHz by
                                                                            by 4 bits  Decoder
                                                                                                  5 bits Descrambler
                                                                                                               and SIPO

                                                                            125 Mbps Serial

         NRZI            NRZI MLT-3                                         MLT-3           DSP: Timing
                                                                                       recovery, Equalizer
         Converter       Converter                                                     and BLW Correction

             A/D         MLT-3 Magnetics   MLT-3                            RJ45             MLT-3 CAT-5
         Converter

3.1.2.1                                                                  6 bit Data
3.1.2.2
                                     Figure 3.2 100BASE-TX Receive Data Path

         100M Receive Input

         The MLT-3 from the cable is fed into the transceiver (on inputs RXP and RXN) via a 1:1 ratio
         transformer. The ADC samples the incoming differential signal at a rate of 125M samples per second.
         Using a 64-level quanitizer, it generates 6 digital bits to represent each sample. The DSP adjusts the
         gain of the ADC according to the observed signal levels such that the full dynamic range of the ADC
         can be used.

         Equalizer, Baseline Wander Correction and Clock and Data Recovery

         The 6 bits from the ADC are fed into the DSP block. The equalizer in the DSP section compensates
         for phase and amplitude distortion caused by the physical channel consisting of magnetics, connectors,
         and CAT- 5 cable. The equalizer can restore the signal for any good-quality CAT-5 cable between 1m
         and 150m.

         If the DC content of the signal is such that the low-frequency components fall below the low frequency
         pole of the isolation transformer, then the droop characteristics of the transformer will become
         significant and Baseline Wander (BLW) on the received signal will result. To prevent corruption of the
         received data, the transceiver corrects for BLW and can receive the ANSI X3.263-1995 FDDI TP-PMD
         defined "killer packet" with no bit errors.

         The 100M PLL generates multiple phases of the 125MHz clock. A multiplexer, controlled by the timing
         unit of the DSP, selects the optimum phase for sampling the data. This is used as the received
         recovered clock. This clock is used to extract the serial data from the received signal.

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3.1.2.3  NRZI and MLT-3 Decoding
3.1.2.4
         The DSP generates the MLT-3 recovered levels that are fed to the MLT-3 converter. The MLT-3 is then
3.1.2.5  converted to an NRZI data stream.
3.1.2.6
         Descrambling
3.1.2.7
         The descrambler performs an inverse function to the scrambler in the transmitter and also performs
         the Serial In Parallel Out (SIPO) conversion of the data.

         During reception of IDLE (/I/) symbols. the descrambler synchronizes its descrambler key to the
         incoming stream. Once synchronization is achieved, the descrambler locks on this key and is able to
         descramble incoming data.

         Special logic in the descrambler ensures synchronization with the remote transceiver by searching for
         IDLE symbols within a window of 4000 bytes (40us). This window ensures that a maximum packet size
         of 1514 bytes, allowed by the IEEE 802.3 standard, can be received with no interference. If no IDLE-
         symbols are detected within this time-period, receive operation is aborted and the descrambler re-starts
         the synchronization process.

         Alignment

         The de-scrambled signal is then aligned into 5-bit code-groups by recognizing the /J/K/ Start-of-Stream
         Delimiter (SSD) pair at the start of a packet. Once the code-word alignment is determined, it is stored
         and utilized until the next start of frame.

         5B/4B Decoding

         The 5-bit code-groups are translated into 4-bit data nibbles according to the 4B/5B table. The
         translated data is presented on the RXD[1:0] signal lines. The SSD, /J/K/, is translated to "0101 0101"
         as the first 2 nibbles of the MAC preamble. Reception of the SSD causes the transceiver to assert the
         receive data valid signal, indicating that valid data is available on the RXD bus. Successive valid code-
         groups are translated to data nibbles. Reception of either the End of Stream Delimiter (ESD) consisting
         of the /T/R/ symbols, or at least two /I/ symbols causes the transceiver to de-assert the carrier sense
         and receive data valid signals.

         Note: These symbols are not translated into data.

         Receive Data Valid Signal

         The Receive Data Valid signal (RXDV) indicates that recovered and decoded nibbles are being
         presented on the RXD[1:0] outputs synchronous to RXCLK. RXDV becomes active after the /J/K/
         delimiter has been recognized and RXD is aligned to nibble boundaries. It remains active until either
         the /T/R/ delimiter is recognized or link test indicates failure or SIGDET becomes false.

         RXDV is asserted when the first nibble of translated /J/K/ is ready for transfer over the Media
         Independent Interface (MII mode).

         CLEAR-TEXT      J  K  5  5  5  D data data data data T R Idle

         RX_CLK

         RX_DV

         RXD                   5 5 5 5 5 D data data data data

              Figure 3.3 Relationship Between Received Data and Specific MII Signals

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3.1.2.8  Receiver Errors
3.1.2.9
         During a frame, unexpected code-groups are considered receive errors. Expected code groups are the
3.1.3    DATA set (0 through F), and the /T/R/ (ESD) symbol pair. When a receive error occurs, the RXER
         signal is asserted and arbitrary data is driven onto the RXD[1:0] lines. Should an error be detected
3.1.3.1  during the time that the /J/K/ delimiter is being decoded (bad SSD error), RXER is asserted true and
         the value `1110' is driven onto the RXD[1:0] lines. Note that the Valid Data signal is not yet asserted
3.1.3.2  when the bad SSD error occurs.
3.1.3.3
         100M Receive Data Across the RMII Interface

         The 2-bit data nibbles are sent to the RMII block. These data nibbles are clocked to the controller at
         a rate of 50MHz. The controller samples the data on the rising edge of XTAL1/CLKIN (REF_CLK). To
         ensure that the setup and hold requirements are met, the nibbles are clocked out of the transceiver
         on the falling edge of XTAL1/CLKIN (REF_CLK).

         10BASE-T Transmit

         Data to be transmitted comes from the MAC layer controller. The 10BASE-T transmitter receives 4-bit
         nibbles from the MII at a rate of 2.5MHz and converts them to a 10Mbps serial data stream. The data
         stream is then Manchester-encoded and sent to the analog transmitter, which drives a signal onto the
         twisted pair via the external magnetics.

         The 10M transmitter uses the following blocks:
          MII (digital)
          TX 10M (digital)
          10M Transmitter (analog)
          10M PLL (analog)

         10M Transmit Data Across the RMII Interface

         The MAC controller drives the transmit data onto the TXD bus. TXD[1:0] shall transition synchronously
         with respect to REF_CLK. When TXEN is asserted, TXD[1:0] are accepted for transmission by the
         device. TXD[1:0] shall be "00" to indicate idle when TXEN is deasserted. Values of TXD[1:0] other than
         "00" when TXEN is deasserted are reserved for out-of-band signalling (to be defined). Values other
         than "00" on TXD[1:0] while TXEN is deasserted shall be ignored by the device.TXD[1:0] shall provide
         valid data for each REF_CLK period while TXEN is asserted.

         In order to comply with legacy 10BASE-T MAC/Controllers, in half-duplex mode the transceiver loops
         back the transmitted data, on the receive path. This does not confuse the MAC/Controller since the
         COL signal is not asserted during this time. The transceiver also supports the SQE (Heartbeat) signal.

         Manchester Encoding

         The 4-bit wide data is sent to the 10M TX block. The nibbles are converted to a 10Mbps serial NRZI
         data stream. The 10M PLL locks onto the external clock or internal oscillator and produces a 20MHz
         clock. This is used to Manchester encode the NRZ data stream. When no data is being transmitted
         (TXEN is low), the 10M TX block outputs Normal Link Pulses (NLPs) to maintain communications with
         the remote link partner.

         10M Transmit Drivers

         The Manchester encoded data is sent to the analog transmitter where it is shaped and filtered before
         being driven out as a differential signal across the TXP and TXN outputs.

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3.1.4    10BASE-T Receive

3.1.4.1  The 10BASE-T receiver gets the Manchester- encoded analog signal from the cable via the magnetics.
3.1.4.2  It recovers the receive clock from the signal and uses this clock to recover the NRZI data stream. This
         10M serial data is converted to 4-bit data nibbles which are passed to the controller via MII at a rate
3.1.4.3  of 2.5MHz.
3.1.4.4
         This 10M receiver uses the following blocks:
          Filter and SQUELCH (analog)
          10M PLL (analog)
          RX 10M (digital)
          MII (digital)

         10M Receive Input and Squelch

         The Manchester signal from the cable is fed into the transceiver (on inputs RXP and RXN) via 1:1 ratio
         magnetics. It is first filtered to reduce any out-of-band noise. It then passes through a SQUELCH
         circuit. The SQUELCH is a set of amplitude and timing comparators that normally reject differential
         voltage levels below 300mV and detect and recognize differential voltages above 585mV.

         Manchester Decoding

         The output of the SQUELCH goes to the 10M RX block where it is validated as Manchester encoded
         data. The polarity of the signal is also checked. If the polarity is reversed (local RXP is connected to
         RXN of the remote partner and vice versa), the condition is identified and corrected. The reversed
         condition is indicated by the XPOL bit of the Special Control/Status Indications Register. The 10M PLL
         is locked onto the received Manchester signal, from which the 20MHz cock is generated. Using this
         clock, the Manchester encoded data is extracted and converted to a 10MHz NRZI data stream. It is
         then converted from serial to 4-bit wide parallel data.

         The 10M RX block also detects valid 10Base-T IDLE signals - Normal Link Pulses (NLPs) - to maintain
         the link.

         10M Receive Data Across the RMII Interface

         The 2-bit data nibbles are sent to the RMII block. These data nibbles are valid on the rising edge of
         the RMII REF_CLK.

         Jabber Detection

         Jabber is a condition in which a station transmits for a period of time longer than the maximum
         permissible packet length, usually due to a fault condition, which results in holding the TXEN input for
         a long period. Special logic is used to detect the jabber state and abort the transmission to the line
         within 45ms. Once TXEN is deasserted, the logic resets the jabber condition.

         As shown in Section 4.2.2, "Basic Status Register," on page 50, the Jabber Detect bit indicates that a
         jabber condition was detected.

3.2      Auto-negotiation

         The purpose of the auto-negotiation function is to automatically configure the transceiver to the
         optimum link parameters based on the capabilities of its link partner. Auto-negotiation is a mechanism
         for exchanging configuration information between two link-partners and automatically selecting the
         highest performance mode of operation supported by both sides. Auto-negotiation is fully defined in
         clause 28 of the IEEE 802.3 specification.

         Once auto-negotiation has completed, information about the resolved link can be passed back to the
         controller via the Serial Management Interface (SMI). The results of the negotiation process are

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reflected in the Speed Indication bits of the PHY Special Control/Status Register, as well as in the Auto
Negotiation Link Partner Ability Register. The auto-negotiation protocol is a purely physical layer
activity and proceeds independently of the MAC controller.

The advertised capabilities of the transceiver are stored in the Auto Negotiation Advertisement
Register. The default advertised by the transceiver is determined by user-defined on-chip signal
options.

The following blocks are activated during an Auto-negotiation session:
Auto-negotiation (digital)
100M ADC (analog)
100M PLL (analog)
100M equalizer/BLW/clock recovery (DSP)
10M SQUELCH (analog)
10M PLL (analog)
10M Transmitter (analog)

When enabled, auto-negotiation is started by the occurrence of one of the following events:
Hardware reset
Software reset
Power-down reset
Link status down
Setting the Restart Auto-Negotiate bit of the Basic Control Register

On detection of one of these events, the transceiver begins auto-negotiation by transmitting bursts of
Fast Link Pulses (FLP), which are bursts of link pulses from the 10M transmitter. They are shaped as
Normal Link Pulses and can pass uncorrupted down CAT-3 or CAT-5 cable. A Fast Link Pulse Burst
consists of up to 33 pulses. The 17 odd-numbered pulses, which are always present, frame the FLP
burst. The 16 even-numbered pulses, which may be present or absent, contain the data word being
transmitted. Presence of a data pulse represents a "1", while absence represents a "0".

The data transmitted by an FLP burst is known as a "Link Code Word." These are defined fully in IEEE
802.3 clause 28. In summary, the transceiver advertises 802.3 compliance in its selector field (the first
5 bits of the Link Code Word). It advertises its technology ability according to the bits set in the Auto
Negotiation Advertisement Register.

There are 4 possible matches of the technology abilities. In the order of priority these are:
100M Full Duplex (Highest Priority)
100M Half Duplex
10M Full Duplex
10M Half Duplex (Lowest Priority)

If the full capabilities of the transceiver are advertised (100M, Full Duplex), and if the link partner is
capable of 10M and 100M, then auto-negotiation selects 100M as the highest performance mode. If
the link partner is capable of half and full duplex modes, then auto-negotiation selects full duplex as
the highest performance operation.

Once a capability match has been determined, the link code words are repeated with the acknowledge
bit set. Any difference in the main content of the link code words at this time will cause auto-negotiation
to re-start. Auto-negotiation will also re-start if not all of the required FLP bursts are received.

The capabilities advertised during auto-negotiation by the transceiver are initially determined by the
logic levels latched on the MODE[2:0] configuration straps after reset completes. These configuration
straps can also be used to disable auto-negotiation on power-up. Refer to Section 3.7.2, "MODE[2:0]:
Mode Configuration," on page 31 for additional information.

Revision 1.4 (08-23-12)             24                                      SMSC LAN8720A/LAN8720Ai

                         DATASHEET
3.2.1                                                                                                        Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

3.2.2                                                                                                                                               Datasheet
3.2.3
3.2.4  Writing the bits 8 through 5 of the Auto Negotiation Advertisement Register allows software control of
       the capabilities advertised by the transceiver. Writing the Auto Negotiation Advertisement Register
       does not automatically re-start auto-negotiation. The Restart Auto-Negotiate bit of the Basic Control
       Register must be set before the new abilities will be advertised. Auto-negotiation can also be disabled
       via software by clearing the Auto-Negotiation Enable bit of the Basic Control Register.

       Note: The device does not support "Next Page" capability.

       Parallel Detection

       If the LAN8720A/LAN8720Ai is connected to a device lacking the ability to auto-negotiate (i.e. no FLPs
       are detected), it is able to determine the speed of the link based on either 100M MLT-3 symbols or
       10M Normal Link Pulses. In this case the link is presumed to be half duplex per the IEEE standard.
       This ability is known as "Parallel Detection." This feature ensures interoperability with legacy link
       partners. If a link is formed via parallel detection, then the Link Partner Auto-Negotiation Able bit of the
       Auto Negotiation Expansion Register is cleared to indicate that the Link Partner is not capable of auto-
       negotiation. The controller has access to this information via the management interface. If a fault
       occurs during parallel detection, the Parallel Detection Fault bit of Link Partner Auto-Negotiation Able
       is set.

       Auto Negotiation Link Partner Ability Register is used to store the link partner ability information, which
       is coded in the received FLPs. If the link partner is not auto-negotiation capable, then the Auto
       Negotiation Link Partner Ability Register is updated after completion of parallel detection to reflect the
       speed capability of the link partner.

       Restarting Auto-negotiation

       Auto-negotiation can be restarted at any time by setting the Restart Auto-Negotiate bit of the Basic
       Control Register. Auto-negotiation will also restart if the link is broken at any time. A broken link is
       caused by signal loss. This may occur because of a cable break, or because of an interruption in the
       signal transmitted by the link partner. Auto-negotiation resumes in an attempt to determine the new
       link configuration.

       If the management entity re-starts auto-negotiation by setting the Restart Auto-Negotiate bit of the
       Basic Control Register, the LAN8720A/LAN8720Ai will respond by stopping all transmission/receiving
       operations. Once the break_link_timer is completed in the Auto-negotiation state-machine
       (approximately 1200ms), auto-negotiation will re-start. In this case, the link partner will have also
       dropped the link due to lack of a received signal, so it too will resume auto-negotiation.

       Disabling Auto-negotiation

       Auto-negotiation can be disabled by setting the Auto-Negotiation Enable bit of the Basic Control
       Register to zero. The device will then force its speed of operation to reflect the information in the Basic
       Control Register (Speed Select bit and Duplex Mode bit). These bits should be ignored when auto-
       negotiation is enabled.

       Half vs. Full Duplex

       Half duplex operation relies on the CSMA/CD (Carrier Sense Multiple Access / Collision Detect)
       protocol to handle network traffic and collisions. In this mode, the carrier sense signal, CRS, responds
       to both transmit and receive activity. If data is received while the transceiver is transmitting, a collision
       results.

       In full duplex mode, the transceiver is able to transmit and receive data simultaneously. In this mode,
       CRS responds only to receive activity. The CSMA/CD protocol does not apply and collision detection
       is disabled.

SMSC LAN8720A/LAN8720Ai             25  Revision 1.4 (08-23-12)

                         DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

3.3  HP Auto-MDIX Support

     HP Auto-MDIX facilitates the use of CAT-3 (10BASE-T) or CAT-5 (100BASE-T) media UTP
     interconnect cable without consideration of interface wiring scheme. If a user plugs in either a direct
     connect LAN cable, or a cross-over patch cable, as shown in Figure 3.4, the device's Auto-MDIX
     transceiver is capable of configuring the TXP/TXN and RXP/RXN pins for correct transceiver operation.

     The internal logic of the device detects the TX and RX pins of the connecting device. Since the RX
     and TX line pairs are interchangeable, special PCB design considerations are needed to accommodate
     the symmetrical magnetics and termination of an Auto-MDIX design.

     The Auto-MDIX function can be disabled via the AMDIXCTRL bit in the Special Control/Status
     Indications Register.

     RJ-45 8-pin straight-through                                           RJ-45 8-pin cross-over for
     for 10BASE-T/100BASE-TX                                                 10BASE-T/100BASE-TX
                                                                                        signaling
                  signaling

            TXP 1                        1 TXP                                     TXP 1                    1 TXP
            TXN 2                        2 TXN                                     TXN 2                    2 TXN
            RXP 3                        3 RXP                                     RXP 3                    3 RXP
     Not Used 4                          4 Not Used                         Not Used 4                      4 Not Used
     Not Used 5                          5 Not Used                         Not Used 5                      5 Not Used
           RXN 6                         6 RXN                                    RXN 6                     6 RXN
     Not Used 7                          7 Not Used                         Not Used 7                      7 Not Used
     Not Used 8                          8 Not Used                         Not Used 8                      8 Not Used

                   Direct Connect Cable                                                   Cross-Over Cable

                         Figure 3.4 Direct Cable Connection vs. Cross-over Cable Connection

Revision 1.4 (08-23-12)                             26                                    SMSC LAN8720A/LAN8720Ai

                                         DATASHEET
3.4                                                                                                            Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

3.4.1                                                                                                                                                 Datasheet

3.4.1.1  MAC Interface

3.4.1.2  RMII

         The device supports the low pin count Reduced Media Independent Interface (RMII) intended for use
         between Ethernet transceivers and switch ASICs. Under IEEE 802.3, an MII comprised of 16 pins for
         data and control is defined. In devices incorporating many MACs or transceiver interfaces such as
         switches, the number of pins can add significant cost as the port counts increase. RMII reduces this
         pin count while retaining a management interface (MDIO/MDC) that is identical to MII.

         The RMII interface has the following characteristics:
          It is capable of supporting 10Mbps and 100Mbps data rates
          A single clock reference is used for both transmit and receive
          It provides independent 2-bit (di-bit) wide transmit and receive data paths
          It uses LVCMOS signal levels, compatible with common digital CMOS ASIC processes

         The RMII includes the following interface signals (1 optional):
          transmit data - TXD[1:0]
          transmit strobe - TXEN
          receive data - RXD[1:0]
          receive error - RXER (Optional)
          carrier sense - CRS_DV
          Reference Clock - (RMII references usually define this signal as REF_CLK)

         CRS_DV - Carrier Sense/Receive Data Valid

         The CRS_DV is asserted by the device when the receive medium is non-idle. CRS_DV is asserted
         asynchronously on detection of carrier due to the criteria relevant to the operating mode. In 10BASE-
         T mode when squelch is passed, or in 100BASE-X mode when 2 non-contiguous zeroes in 10 bits are
         detected, the carrier is said to be detected.

         Loss of carrier shall result in the deassertion of CRS_DV synchronous to the cycle of REF_CLK which
         presents the first di-bit of a nibble onto RXD[1:0] (i.e. CRS_DV is deasserted only on nibble
         boundaries). If the device has additional bits to be presented on RXD[1:0] following the initial
         deassertion of CRS_DV, then the device shall assert CRS_DV on cycles of REF_CLK which present
         the second di-bit of each nibble and de-assert CRS_DV on cycles of REF_CLK which present the first
         di-bit of a nibble. The result is, starting on nibble boundaries, CRS_DV toggles at 25 MHz in 100Mbps
         mode and 2.5 MHz in 10Mbps mode when CRS ends before RXDV (i.e. the FIFO still has bits to
         transfer when the carrier event ends). Therefore, the MAC can accurately recover RXDV and CRS.

         During a false carrier event, CRS_DV shall remain asserted for the duration of carrier activity. The data
         on RXD[1:0] is considered valid once CRS_DV is asserted. However, since the assertion of CRS_DV
         is asynchronous relative to REF_CLK, the data on RXD[1:0] shall be "00" until proper receive signal
         decoding takes place.

         Reference Clock (REF_CLK)

         The RMII REF_CLK is a continuous clock that provides the timing reference for CRS_DV, RXD[1:0],
         TXEN, TXD[1:0] and RXER. The device uses REF_CLK as the network clock such that no buffering
         is required on the transmit data path. However, on the receive data path, the receiver recovers the
         clock from the incoming data stream, and the device uses elasticity buffering to accommodate for
         differences between the recovered clock and the local REF_CLK.

SMSC LAN8720A/LAN8720Ai             27  Revision 1.4 (08-23-12)

                         DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

3.5  Serial Management Interface (SMI)

     The Serial Management Interface is used to control the device and obtain its status. This interface
     supports registers 0 through 6 as required by Clause 22 of the 802.3 standard, as well as "vendor-
     specific" registers 16 to 31 allowed by the specification. Non-supported registers (such as 7 to 15) will
     be read as hexadecimal "FFFF". Device registers are detailed in Chapter 4, "Register Descriptions,"
     on page 47.

     At the system level, SMI provides 2 signals: MDIO and MDC. The MDC signal is an aperiodic clock
     provided by the station management controller (SMC). MDIO is a bi-directional data SMI input/output
     signal that receives serial data (commands) from the controller SMC and sends serial data (status) to
     the SMC. The minimum time between edges of the MDC is 160 ns. There is no maximum time
     between edges. The minimum cycle time (time between two consecutive rising or two consecutive
     falling edges) is 400 ns. These modest timing requirements allow this interface to be easily driven by
     the I/O port of a microcontroller.

     The data on the MDIO line is latched on the rising edge of the MDC. The frame structure and timing
     of the data is shown in Figure 3.5 and Figure 3.6. The timing relationships of the MDIO signals are
     further described in Section 5.5.5, "SMI Timing," on page 73.

                               Read Cycle

MDC                                                                                                              ...
                                                                                                               ...
MDIO 32 1's 0 1 1 0 A4 A3 A2 A1 A0 R4 R3 R2 R1 R0                                                     D15 D14         D1 D0
                                                                                                               Data
     Preamble  Start of   OP   PHY Address                                  Register Address   Turn
               Frame     Code                                                                 Around

                               Data To Phy                                                                     Data From Phy

                         Figure 3.5 MDIO Timing and Frame Structure - READ Cycle

                               Write Cycle

MDC                                                                                                              ...
                                                                                                               ...
MDIO 32 1's 0 1 0 1 A4 A3 A2 A1 A0 R4 R3 R2 R1 R0                                                     D15 D14         D1 D0
                                                                                                               Data
     Preamble  Start of   OP   PHY Address                                  Register Address   Turn
               Frame     Code                                                                 Around

                                                                 Data To Phy

                         Figure 3.6 MDIO Timing and Frame Structure - WRITE Cycle

Revision 1.4 (08-23-12)                   28                                                          SMSC LAN8720A/LAN8720Ai

                               DATASHEET
                                               Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                               Datasheet

3.6   Interrupt Management

      The device management interface supports an interrupt capability that is not a part of the IEEE 802.3
      specification. This interrupt capability generates an active low asynchronous interrupt signal on the
      nINT output whenever certain events are detected as setup by the Interrupt Mask Register.

      The device's interrupt system provides two modes, a Primary Interrupt mode and an Alternative
      interrupt mode. Both systems will assert the nINT pin low when the corresponding mask bit is set.
      These modes differ only in how they de-assert the nINT interrupt output. These modes are detailed in
      the following subsections.

      Note: The Primary interrupt mode is the default interrupt mode after a power-up or hard reset. The
                Alternative interrupt mode requires setup after a power-up or hard reset.

3.6.1 Primary Interrupt System

      The Primary interrupt system is the default interrupt mode (ALTINT bit of the Mode Control/Status
      Register is "0"). The Primary interrupt system is always selected after power-up or hard reset. In this
      mode, to set an interrupt, set the corresponding mask bit in the Interrupt Mask Register (see Table 3.2).
      Then when the event to assert nINT is true, the nINT output will be asserted. When the corresponding
      event to deassert nINT is true, then the nINT will be de-asserted.

                                      Table 3.2 Interrupt Management Table

MASK  INTERRUPT SOURCE        INTERRUPT SOURCE           EVENT TO          EVENT TO
                 FLAG        17.1 ENERGYON             ASSERT nINT    DE-ASSERT nINT

30.7  29.7 ENERGYON          1.5 Auto-Negotiate     Rising 17.1     Falling 17.1 or
                                        Complete    (Note 3.1)      Reading register 29
30.6  29.6 Auto-Negotiation                         Rising 1.5
                             1.4 Remote Fault                       Falling 1.5 or
      complete                                      Rising 1.4      Reading register 29

30.5  29.5 Remote Fault                                             Falling 1.4, or
                                                                    Reading register 1 or
      Detected                                                      Reading register 29

30.4  29.4 Link Down         1.2 Link Status        Falling 1.2     Reading register 1 or
                                                                    Reading register 29
30.3  29.3 Auto-Negotiation  5.14 Acknowledge       Rising 5.14
                                                                    Falling 5.14 or
      LP Acknowledge                                                Read register 29

30.2  29.2 Parallel Detection 6.4  Parallel         Rising 6.4      Falling 6.4 or
                                                                    Reading register 6, or
      Fault                        Detection Fault                  Reading register 29
                                                                    or
30.1  29.1 Auto-Negotiation  6.1   Page Received Rising 6.1         Re-Auto Negotiate or
                                                                    Link down
      Page Received
                                                                    Falling of 6.1 or
                                                                    Reading register 6, or
                                                                    Reading register 29
                                                                    Re-Auto Negotiate, or
                                                                    Link Down.

      Note 3.1  If the mask bit is enabled and nINT has been de-asserted while ENERGYON is still high,
                nINT will assert for 256 ms, approximately one second after ENERGYON goes low when
                the Cable is unplugged. To prevent an unexpected assertion of nINT, the ENERGYON
                interrupt mask should always be cleared as part of the ENERGYON interrupt service
                routine.

SMSC LAN8720A/LAN8720Ai                       29                    Revision 1.4 (08-23-12)

                                   DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

      Note:              The ENERGYON bit in the Mode Control/Status Register is defaulted to a `1' at the start of the
                         signal acquisition process, therefore the INT7 bit in the Interrupt Mask Register will also read
                         as a `1' at power-up. If no signal is present, then both ENERGYON and INT7 will clear within
                         a few milliseconds.

3.6.2 Alternate Interrupt System

      The Alternate interrupt system is enabled by setting the ALTINT bit of the Mode Control/Status Register
      to "1". In this mode, to set an interrupt, set the corresponding bit of the in the Mask Register 30, (see
      Table 3.3). To Clear an interrupt, either clear the corresponding bit in the Interrupt Mask Register to
      deassert the nINT output, or clear the interrupt source, and write a `1' to the corresponding Interrupt
      Source Flag. Writing a `1' to the Interrupt Source Flag will cause the state machine to check the
      Interrupt Source to determine if the Interrupt Source Flag should clear or stay as a `1'. If the Condition
      to deassert is true, then the Interrupt Source Flag is cleared and nINT is also deasserted. If the
      Condition to deassert is false, then the Interrupt Source Flag remains set, and the nINT remains
      asserted.

      For example, setting the INT7 bit in the Interrupt Mask Register will enable the ENERGYON interrupt.
      After a cable is plugged in, the ENERGYON bit in the Mode Control/Status Register goes active and
      nINT will be asserted low. To de-assert the nINT interrupt output, either clear the ENERGYON bit in
      the Mode Control/Status Register by removing the cable and then writing a `1' to the INT7 bit in the
      Interrupt Mask Register, OR clear the INT7 mask (bit 7 of the Interrupt Mask Register).

                        Table 3.3 Alternative Interrupt System Management Table

MASK  INTERRUPT SOURCE   INTERRUPT SOURCE                                     EVENT TO   CONDITION  BIT TO
                 FLAG                                                       ASSERT nINT        TO   CLEAR

                                                                                         DE-ASSERT   nINT

30.7  29.7 ENERGYON      17.1 ENERGYON                                      Rising 17.1  17.1 low   29.7

30.6  29.6 Auto-Negotiation 1.5 Auto-Negotiate                              Rising 1.5   1.5 low    29.6

      complete           Complete

30.5  29.5 Remote Fault  1.4 Remote Fault                                   Rising 1.4   1.4 low    29.5

      Detected

30.4  29.4 Link Down     1.2 Link Status                                    Falling 1.2  1.2 high   29.4

30.3  29.3 Auto-Negotiation 5.14 Acknowledge                                Rising 5.14  5.14 low   29.3

      LP Acknowledge

30.2  29.2 Parallel      6.4 Parallel Detection Rising 6.4                               6.4 low    29.2

      Detection Fault    Fault

30.1  29.1 Auto-Negotiation 6.1 Page Received Rising 6.1                                 6.1 low    29.1

      Page Received

      Note:              The ENERGYON bit in the Mode Control/Status Register is defaulted to a `1' at the start of the
                         signal acquisition process, therefore the INT7 bit in the Interrupt Mask Register will also read
                         as a `1' at power-up. If no signal is present, then both ENERGYON and INT7 will clear within
                         a few milliseconds.

Revision 1.4 (08-23-12)             30                                                   SMSC LAN8720A/LAN8720Ai

                         DATASHEET
                                      Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                      Datasheet

3.7    Configuration Straps

3.7.1  Configuration straps allow various features of the device to be automatically configured to user defined
3.7.2  values. Configuration straps are latched upon Power-On Reset (POR) and pin reset (nRST).
       Configuration straps include internal resistors in order to prevent the signal from floating when
       unconnected. If a particular configuration strap is connected to a load, an external pull-up or pull-down
       resistor should be used to augment the internal resistor to ensure that it reaches the required voltage
       level prior to latching. The internal resistor can also be overridden by the addition of an external
       resistor.

       Note:  The system designer must guarantee that configuration strap pins meet the timing
              requirements specified in Section 5.5.3, "Power-On nRST & Configuration Strap Timing," on
              page 70. If configuration strap pins are not at the correct voltage level prior to being latched,
              the device may capture incorrect strap values.

       Note: When externally pulling configuration straps high, the strap should be tied to VDDIO, except
                 for REGOFF and nINTSEL which should be tied to VDD2A.

       PHYAD[0]: PHY Address Configuration

       The PHYAD0 bit is driven high or low to give each PHY a unique address. This address is latched into
       an internal register at the end of a hardware reset (default = 0b). In a multi-PHY application (such as
       a repeater), the controller is able to manage each PHY via the unique address. Each PHY checks
       each management data frame for a matching address in the relevant bits. When a match is recognized,
       the PHY responds to that particular frame. The PHY address is also used to seed the scrambler. In a
       multi-PHY application, this ensures that the scramblers are out of synchronization and disperses the
       electromagnetic radiation across the frequency spectrum.

       The device's SMI address may be configured using hardware configuration to either the value 0 or 1.
       The user can configure the PHY address using Software Configuration if an address greater than 1 is
       required. The PHY address can be written (after SMI communication at some address is established)
       using the PHYAD bits of the Special Modes Register. The PHYAD0 hardware configuration strap is
       multiplexed with the RXER pin.

       MODE[2:0]: Mode Configuration

       The MODE[2:0] configuration straps control the configuration of the 10/100 digital block. When the
       nRST pin is deasserted, the register bit values are loaded according to the MODE[2:0] configuration
       straps. The 10/100 digital block is then configured by the register bit values. When a soft reset occurs
       via the Soft Reset bit of the Basic Control Register, the configuration of the 10/100 digital block is
       controlled by the register bit values and the MODE[2:0] configuration straps have no affect.

       The device's mode may be configured using the hardware configuration straps as summarized in
       Table 3.4. The user may configure the transceiver mode by writing the SMI registers.

SMSC LAN8720A/LAN8720Ai                 31  Revision 1.4 (08-23-12)

                             DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

                                 Table 3.4 MODE[2:0] Bus

                                                                            DEFAULT REGISTER BIT VALUES

MODE[2:0]                MODE DEFINITIONS                                   REGISTER 0          REGISTER 4

                                                                            [13,12,10,8]        [8,7,6,5]
                                                                                                   N/A
000        10Base-T Half Duplex. Auto-negotiation disabled.                               0000     N/A
                                                                                          0001     N/A
001        10Base-T Full Duplex. Auto-negotiation disabled.                               1000     N/A
                                                                                          1001    0100
010        100Base-TX Half Duplex. Auto-negotiation                                       1100    0100
                                                                                          1100     N/A
           disabled.                                                                       N/A
                                                                                                  1111
           CRS is active during Transmit & Receive.                                       X10X

011        100Base-TX Full Duplex. Auto-negotiation disabled.

           CRS is active during Receive.

100        100Base-TX Half Duplex is advertised. Auto-

           negotiation enabled.

           CRS is active during Transmit & Receive.

101        Repeater mode. Auto-negotiation enabled.

           100Base-TX Half Duplex is advertised.

           CRS is active during Receive.

110        Power Down mode. In this mode the transceiver will

           wake-up in Power-Down mode. The transceiver

           cannot be used when the MODE[2:0] bits are set to

           this mode. To exit this mode, the MODE bits in

           Register 18.7:5(see Section 4.2.9, "Special Modes

           Register," on page 57) must be configured to some

           other value and a soft reset must be issued.

111        All capable. Auto-negotiation enabled.

           The MODE[2:0] hardware configuration pins are multiplexed with other signals as shown in Table 3.5.
                                             Table 3.5 Pin Names for Mode Bits

                                 MODE BIT                                       PIN NAME
                                  MODE[0]                                     RXD0/MODE0
                                  MODE[1]                                     RXD1/MODE1
                                  MODE[2]                                   CRS_DV/MODE2

3.7.3      REGOFF: Internal +1.2V Regulator Configuration

           The incorporation of flexPWR technology provides the ability to disable the internal +1.2V regulator.
           When the regulator is disabled, an external +1.2V must be supplied to the VDDCR pin. Disabling the
           internal +1.2V regulator makes it possible to reduce total system power, since an external switching
           regulator with greater efficiency (versus the internal linear regulator) can be used to provide +1.2V to
           the transceiver circuitry.

           Note:         Because the REGOFF configuration strap shares functionality with the LED1 pin, proper
                         consideration must also be given to the LED polarity. Refer to Section 3.8.1.1, "REGOFF and
                         LED1 Polarity Selection," on page 37 for additional information on the relation between
                         REGOFF and the LED1 polarity.

Revision 1.4 (08-23-12)                              32                                         SMSC LAN8720A/LAN8720Ai

                                          DATASHEET
3.7.3.1                                                                                                        Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support
3.7.3.2
                                                                                                                                                      Datasheet

         Disabling the Internal +1.2V Regulator

         To disable the +1.2V internal regulator, a pull-up strapping resistor should be connected from the
         REGOFF configuration strap to VDD2A. At power-on, after both VDDIO and VDD2A are within
         specification, the transceiver will sample REGOFF to determine whether the internal regulator should
         turn on. If the pin is sampled at a voltage greater than VIH, then the internal regulator is disabled and
         the system must supply +1.2V to the VDDCR pin. The VDDIO voltage must be at least 80% of the
         operating voltage level (1.44V when operating at 1.8V, 2.0V when operating at 2.5V, 2.64V when
         operating at 3.3V) before voltage is applied to VDDCR. As described in Section 3.7.3.2, when
         REGOFF is left floating or connected to VSS, the internal regulator is enabled and the system is not
         required to supply +1.2V to the VDDCR pin.

         Enabling the Internal +1.2V Regulator

         The +1.2V for VDDCR is supplied by the on-chip regulator unless the transceiver is configured for the
         regulator off mode using the REGOFF configuration strap as described in Section 3.7.3.1. By default,
         the internal +1.2V regulator is enabled when REGOFF is floating (due to the internal pull-down
         resistor). During power-on, if REGOFF is sampled below VIL, then the internal +1.2V regulator will turn
         on and operate with power from the VDD2A pin.

3.7.4 nINTSEL: nINT/REFCLKO Configuration

         The nINTSEL configuration strap is used to select between one of two available modes: REF_CLK In
         Mode (nINT) and REF_CLK Out Mode. The configured mode determines the function of the
         nINT/REFCLKO pin. The nINTSEL configuration strap is latched at POR and on the rising edge of the
         nRST. By default, nINTSEL is configured for nINT mode via the internal pull-up resistor.

                         Table 3.6 nINTSEL Configuration

STRAP VALUE              MODE                 REF_CLK DESCRIPTION

         nINTSEL = 0     REF_CLK Out Mode  nINT/REFCLKO is the source of REF_CLK.
         nINTSEL = 1      REF_CLK In Mode
                                           nINT/REFCLKO is an active low interrupt output.
                                           The REF_CLK is sourced externally and must be driven
                                           on the XTAL1/CLKIN pin.

         The RMII REF_CLK is a continuous clock that provides the timing reference for CRS_DV, RXD[1:0],
         TXEN, TXD[1:0] and RXER. The device uses REF_CLK as the network clock such that no buffering
         is required on the transmit data path. However, on the receive data path, the receiver recovers the
         clock from the incoming data stream. The device uses elasticity buffering to accommodate for
         differences between the recovered clock and the local REF_CLK.

         In REF_CLK In Mode, the 50MHz REF_CLK is driven on the XTAL1/CLKIN pin. This is the traditional
         system configuration when using RMII, and is described in Section 3.7.4.1. When configured for
         REF_CLK Out Mode, the device generates the 50MHz RMII REF_CLK and the nINT interrupt is not
         available. REF_CLK Out Mode allows a low-cost 25MHz crystal to be used as the reference for
         REF_CLK. This configuration may result in reduced system cost and is described in Section 3.7.4.2.

         Note:        Because the nINTSEL configuration strap shares functionality with the LED2 pin, proper
                      consideration must also be given to the LED polarity. Refer to Section 3.8.1.2, "nINTSEL and
                      LED2 Polarity Selection," on page 37 for additional information on the relation between
                      nINTSEL and the LED2 polarity.

SMSC LAN8720A/LAN8720Ai                   33              Revision 1.4 (08-23-12)

                               DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

3.7.4.1    REF_CLK In Mode

           In REF_CLK In Mode, the 50MHz REF_CLK is driven on the XTAL1/CLKIN pin. A 50MHz source for
           REF_CLK must be available external to the device when using this mode. The clock is driven to both
           the MAC and PHY as shown in Figure 3.7.

                                                                            LAN8720A/LAN8720Ai

                                                                            10/100 PHY

                                                                            24-QFN

               MAC           RMII                          MDIO             RMII

           Accepts external                                MDC
              50MHz clock
                                                           nINT

                                                                                                     Mag  RJ45

                                   2                       TXD[1:0]                             TXP
                                                           TXEN                                 TXN
                                                           RXD[1:0]
                                                                                                RXP
                                                        2                                       RXN
           REF_CLK
                                                           CRS_DV
                                                           RXER

                                                           LED[2:1]                 XTAL1/CLKIN      All RMII signals are
                                                           nRST                              XTAL2   synchronous to the supplied
                                                                                                     clock

                                                  2
                             Interface

  50MHz
Reference

   Clock

                             Figure 3.7 External 50MHz clock sources the REF_CLK

3.7.4.2    REF_CLK Out Mode

           To reduce BOM cost, the device includes a feature to generate the RMII REF_CLK signal from a low-
           cost, 25MHz fundamental crystal. This type of crystal is inexpensive in comparison to 3rd overtone
           crystals that would normally be required for 50MHz. The MAC must be capable of operating with an
           external clock to take advantage of this feature as shown in Figure 3.8.

           In order to optimize package size and cost, the REFCLKO pin is multiplexed with the nINT pin. In
           REF_CLK Out mode, the nINT functionality is disabled to accommodate usage of REFCLKO as a
           50MHz clock to the MAC.

           Note: The REF_CLK Out Mode is not part of the RMII Specification. Timing in this mode is not
                     compliant with the RMII specification. To ensure proper system operation, a timing analysis of
                     the MAC and LAN8720 must be performed.

Revision 1.4 (08-23-12)                                               34                             SMSC LAN8720A/LAN8720Ai

                                                           DATASHEET
                                                                   Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                   Datasheet

MAC  RMII                                        MDIO  LAN8720A/LAN8720Ai          Note: nINT not available in
                                                 MDC                               this configuration
                                                           10/100 PHY

    Capable of                                   TXD[1:0]  24-QFN

accepting 50MHz                                            RMII

        clock

                                              2

                                                 TXEN

                                                 RXD[1:0]                          Mag                          RJ45

                                           2     CRS_DV                    TXP
REF_CLK                                          RXER                      TXN

                                                                           RXP
                                                                           RXN

                                                 REFCLKO

                                                 LED[2:1]          XTAL1/CLKIN     25MHz
                                                 nRST                       XTAL2
                          2
     Interface

                         Figure 3.8 Sourcing REF_CLK from a 25MHz Crystal

     In some system architectures, a 25MHz clock source is available. The device can be used to generate
     the REF_CLK to the MAC as shown in Figure 3.9. It is important to note that in this specific example,
     only a 25MHz clock can be used (clock cannot be 50MHz). Similar to the 25MHz crystal mode, the
     nINT function is disabled.

SMSC LAN8720A/LAN8720Ai                                           35                      Revision 1.4 (08-23-12)

                                                       DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

Note: nINT is not available in                   LAN8720A/LAN8720Ai
this configuration
                                                                            10/100 PHY

                                                                            24-QFN

MAC  RMII                                        MDIO                       RMII

    Capable of                                   MDC

accepting 50MHz                                  TXD[1:0]                                           Mag    RJ45

        clock                                                                           TXP
                                                                                        TXN
                                              2
                                                                                        RXP
                                                 TXEN
                                                 RXD[1:0]

                                           2     CRS_DV                                 RXN
REF_CLK                                          RXER

                                                 REFCLKO                            XTAL1/CLKIN     25MHz
                                                 LED[2:1]                                    XTAL2  Clock

                          2                      nRST
     Interface

                         Figure 3.9 Sourcing REF_CLK from External 25MHz Source

Revision 1.4 (08-23-12)                                           36                                SMSC LAN8720A/LAN8720Ai

                                                       DATASHEET
3.8                                                                                                            Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

3.8.1                                                                                                                                                 Datasheet

3.8.1.1  Miscellaneous Functions

         LEDs

         Two LED signals are provided as a convenient means to determine the transceiver's mode of
         operation. All LED signals are either active high or active low as described in Section 3.8.1.2,
         "nINTSEL and LED2 Polarity Selection" and Section 3.8.1.1, "REGOFF and LED1 Polarity Selection,"
         on page 37.

         The LED1 output is driven active whenever the device detects a valid link, and blinks when CRS is
         active (high) indicating activity.

         The LED2 output is driven active when the operating speed is 100Mbps. This LED will go inactive
         when the operating speed is 10Mbps or during line isolation.

         Note: When pulling the LED1 and LED2 pins high, they must be tied to VDD2A, NOT VDDIO.

         REGOFF and LED1 Polarity Selection

         The REGOFF configuration strap is shared with the LED1 pin. The LED1 output will automatically
         change polarity based on the presence of an external pull-up resistor. If the LED1 pin is pulled high to
         VDD2A by an external pull-up resistor to select a logical high for REGOFF, then the LED1 output will
         be active low. If the LED1 pin is pulled low by the internal pull-down resistor to select a logical low for
         REGOFF, the LED1 output will then be an active high output. Figure 3.10 details the LED1 polarity for
         each REGOFF configuration.

         REGOFF = 1 (Regulator OFF)  REGOFF = 0 (Regulator ON)
            LED output = Active Low    LED output = Active High

               VDD2A                                          LED1/REGOFF

         10K                                     ~270 ohms
                       ~270 ohms

3.8.1.2                            LED1/REGOFF

                                Figure 3.10 LED1/REGOFF Polarity Configuration

         Note: Refer to Section 3.7.3, "REGOFF: Internal +1.2V Regulator Configuration," on page 32 for
                   additional information on the REGOFF configuration strap.

         nINTSEL and LED2 Polarity Selection

         The nINTSEL configuration strap is shared with the LED2 pin. The LED2 output will automatically
         change polarity based on the presence of an external pull-down resistor. If the LED2 pin is pulled high
         to VDD2A to select a logical high for nINTSEL, then the LED2 output will be active low. If the LED2

SMSC LAN8720A/LAN8720Ai                      37             Revision 1.4 (08-23-12)

                                  DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

                   pin is pulled low by an external pull-down resistor to select a logical low for nINTSEL, the LED2 output
                   will then be an active high output. Figure 3.11 details the LED2 polarity for each nINTSEL configuration.

                nINTSEL = 1                    nINTSEL = 0
         LED output = Active Low       LED output = Active High

           VDD2A                                                   LED2/nINTSEL

                         ~270 ohms     10K
                                                     ~270 ohms

                         LED2/nINTSEL

                         Figure 3.11 LED2/nINTSEL Polarity Configuration

         Note: Refer to Section 3.7.4, "nINTSEL: nINT/REFCLKO Configuration," on page 33 for additional
                   information on the nINTSEL configuration strap.

3.8.2 Variable Voltage I/O

         The device's digital I/O pins are variable voltage, allowing them to take advantage of low power savings
         from shrinking technologies. These pins can operate from a low I/O voltage of +1.62V up to +3.6V.
         The applied I/O voltage must maintain its value with a tolerance of 10%. Varying the voltage up or
         down after the transceiver has completed power-on reset can cause errors in the transceiver operation.
         Refer to Chapter 5, "Operational Characteristics," on page 63 for additional information.

         Note: Input signals must not be driven high before power is applied to the device.

3.8.3 Power-Down Modes

         There are two device power-down modes: General Power-Down Mode and Energy Detect Power-
         Down Mode. These modes are described in the following subsections.

3.8.3.1  General Power-Down

         This power-down mode is controlled via the Power Down bit of the Basic Control Register. In this
         mode, the entire transceiver (except the management interface) is powered-down and remains in this
         mode as long as the Power Down bit is "1". When the Power Down bit is cleared, the transceiver
         powers up and is automatically reset.

3.8.3.2  Energy Detect Power-Down

         This power-down mode is activated by setting the EDPWRDOWN bit of the Mode Control/Status
         Register. In this mode, when no energy is present on the line the transceiver is powered down (except
         for the management interface, the SQUELCH circuit, and the ENERGYON logic). The ENERGYON
         logic is used to detect the presence of valid energy from 100BASE-TX, 10BASE-T, or Auto-negotiation
         signals.

         In this mode, when the ENERGYON bit of the Mode Control/Status Register is low, the transceiver is
         powered-down and nothing is transmitted. When energy is received via link pulses or packets, the
         ENERGYON bit goes high and the transceiver powers-up. The device automatically resets into the

Revision 1.4 (08-23-12)                           38                      SMSC LAN8720A/LAN8720Ai

                                       DATASHEET
3.8.4                                                                                                          Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support
3.8.5
                                                                                                                                                      Datasheet
3.8.5.1
3.8.5.2  state prior to power-down and asserts the nINT interrupt if the ENERGYON interrupt is enabled in the
         Interrupt Mask Register. The first and possibly the second packet to activate ENERGYON may be lost.

         When the EDPWRDOWN bit of the Mode Control/Status Register is low, energy detect power-down is
         disabled.

         Isolate Mode

         The device data paths may be electrically isolated from the RMII interface by setting the Isolate bit of
         the Basic Control Register to "1". In isolation mode, the transceiver does not respond to the TXD,
         TXEN and TXER inputs, but does respond to management transactions.

         Isolation provides a means for multiple transceivers to be connected to the same RMII interface without
         contention. By default, the transceiver is not isolated (on power-up (Isolate=0).

         Resets

         The device provides two forms of reset: Hardware and Software. The device registers are reset by
         both Hardware and Software resets. Select register bits, indicated as "NASR" in the register definitions,
         are not cleared by a Software reset. The registers are not reset by the power-down modes described
         in Section 3.8.3.

         Note: For the first 16us after coming out of reset, the RMII interface will run at 2.5 MHz. After this
                   time, it will switch to 25 MHz if auto-negotiation is enabled.

         Hardware Reset

         A Hardware reset is asserted by driving the nRST input pin low. When driven, nRST should be held
         low for the minimum time detailed in Section 5.5.3, "Power-On nRST & Configuration Strap Timing,"
         on page 70 to ensure a proper transceiver reset. During a Hardware reset, an external clock must be
         supplied to the XTAL1/CLKIN signal.

         Note: A hardware reset (nRST assertion) is required following power-up. Refer to Section 5.5.3,
                   "Power-On nRST & Configuration Strap Timing," on page 70 for additional information.

         Software Reset

         A Software reset is activated by setting the Soft Reset bit of the Basic Control Register to "1". All
         registers bits, except those indicated as "NASR" in the register definitions, are cleared by a Software
         reset. The Soft Reset bit is self-clearing. Per the IEEE 802.3u standard, clause 22 (22.2.4.1.1) the reset
         process will be completed within 0.5s from the setting of this bit.

3.8.6    Carrier Sense

         The carrier sense (CRS) is output on the CRS_DV pin. CRS is a signal defined by the MII specification
         in the IEEE 802.3u standard. The device asserts CRS based only on receive activity whenever the
         transceiver is either in repeater mode or full-duplex mode. Otherwise the transceiver asserts CRS
         based on either transmit or receive activity.

         The carrier sense logic uses the encoded, unscrambled data to determine carrier activity status. It
         activates carrier sense with the detection of 2 non-contiguous zeros within any 10 bit span. Carrier
         sense terminates if a span of 10 consecutive ones is detected before a /J/K/ Start-of Stream Delimiter
         pair. If an SSD pair is detected, carrier sense is asserted until either /T/R/ Endof-Stream Delimiter
         pair or a pair of IDLE symbols is detected. Carrier is negated after the /T/ symbol or the first IDLE. If
         /T/ is not followed by /R/, then carrier is maintained. Carrier is treated similarly for IDLE followed by
         some non-IDLE symbol.

SMSC LAN8720A/LAN8720Ai             39  Revision 1.4 (08-23-12)

                         DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

3.8.7    Link Integrity Test

3.8.8    The device performs the link integrity test as outlined in the IEEE 802.3u (Clause 24-15) Link Monitor
         state diagram. The link status is multiplexed with the 10Mbps link status to form the Link Status bit in
3.8.8.1  the Basic Status Register and to drive the LINK LED (LED1).

         The DSP indicates a valid MLT-3 waveform present on the RXP and RXN signals as defined by the
         ANSI X3.263 TP-PMD standard, to the Link Monitor state-machine, using the internal DATA_VALID
         signal. When DATA_VALID is asserted, the control logic moves into a Link-Ready state and waits for
         an enable from the auto-negotiation block. When received, the Link-Up state is entered, and the
         Transmit and Receive logic blocks become active. Should auto-negotiation be disabled, the link
         integrity logic moves immediately to the Link-Up state when the DATA_VALID is asserted.

         To allow the line to stabilize, the link integrity logic will wait a minimum of 330 sec from the time
         DATA_VALID is asserted until the Link-Ready state is entered. Should the DATA_VALID input be
         negated at any time, this logic will immediately negate the Link signal and enter the Link-Down state.

         When the 10/100 digital block is in 10BASE-T mode, the link status is derived from the 10BASE-T
         receiver logic.

         Loopback Operation

         The device may be configured for near-end loopback and far loopback. These loopback modes are
         detailed in the following subsections.

         Near-end Loopback

         Near-end loopback mode sends the digital transmit data back out the receive data signals for testing
         purposes, as indicated by the blue arrows in Figure 3.12. The near-end loopback mode is enabled by
         setting the Loopback bit of the Basic Control Register to "1". A large percentage of the digital circuitry
         is operational in near-end loopback mode because data is routed through the PCS and PMA layers
         into the PMD sublayer before it is looped back. The transmitters are powered down regardless of the
         state of TXEN.

          10/100         TXD                                                         X TX  XFMR  CAT-5
         Ethernet          RXD                                                       X RX

           MAC                                                              Analog

                                Digital

                                       SMSC

                                Ethernet Transceiver

3.8.8.2                           Figure 3.12 Near-end Loopback Block Diagram

         Far Loopback

         Far loopback is a special test mode for MDI (analog) loopback as indicated by the blue arrows in
         Figure 3.14. The far loopback mode is enabled by setting the FARLOOPBACK bit of the Mode
         Control/Status Register to "1". In this mode, data that is received from the link partner on the MDI is
         looped back out to the link partner. The digital interface signals on the local MAC interface are isolated.

Revision 1.4 (08-23-12)                             40                                           SMSC LAN8720A/LAN8720Ai

                                         DATASHEET
                                               Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                               Datasheet

                         Far-end system

      10/100   TXD X                           TX                               CAT-5       Link
     Ethernet   RXD X                                                                     Partner
                                                          XFMR
       MAC                 Digital
                                               RX

                                    Analog

                                SMSC

                         Ethernet Transceiver

3.8.8.3                               Figure 3.13 Far Loopback Block Diagram

         Connector Loopback

         The device maintains reliable transmission over very short cables, and can be tested in a connector
         loopback as shown in Figure 3.14. An RJ45 loopback cable can be used to route the transmit signals
         an the output of the transformer back to the receiver inputs, and this loopback will work at both 10 and
         100.

               TXD                             TX                                      1

      10/100     RXD                                                                   2
     Ethernet
                           Digital                                                     3
       MAC
                                                          XFMR                         4
                                                                                       5
                                               RX                                      6

                                    Analog                                             7

                                                                                       8

                                SMSC                            RJ45 Loopback Cable.
                                                                Created by connecting pin 1 to pin 3
                         Ethernet Transceiver                   and connecting pin 2 to pin 6.

                         Figure 3.14 Connector Loopback Block Diagram

3.9      Application Diagrams

         This section provides typical application diagrams for the following:
          Simplified System Level Application Diagram
          Power Supply Diagram (1.2V Supplied by Internal Regulator)
          Power Supply Diagram (1.2V Supplied by External Source)
          Twisted-Pair Interface Diagram (Single Power Supply)
          Twisted-Pair Interface Diagram (Dual Power Supplies)

SMSC LAN8720A/LAN8720Ai                        41                                      Revision 1.4 (08-23-12)

                                    DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

3.9.1 Simplified System Level Application Diagram

                               LAN8720A/LAN8720Ai

                                                      10/100 PHY

                                                      24-QFN

RMII                    MDIO                         RMII

Interface                MDC

                         nINT

                                                                              Mag      RJ45

                                            TXD[1:0]              TXP           25MHz
                         2                                        TXN

                                            TXEN                  RXP
                                                                  RXN
                                            RXD[1:0]

                         2
                                            RXER

                                            LED[2:1]          XTAL1/CLKIN
                         2                                             XTAL2

                                            nRST

                         Figure 3.15 Simplified System Level Application Diagram

Revision 1.4 (08-23-12)                                          42                    SMSC LAN8720A/LAN8720Ai

                                                      DATASHEET
3.9.2                                                                                                       Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                    Datasheet

       Power Supply Diagram (1.2V Supplied by Internal Regulator)

                                      LAN8720A/LAN8720Ai                        Power
                                                24-QFN                          Supply

                                      Core Logic      Ch.2 3.3V                  3.3V
                                                       Circuitry
                                                                                         CBYPASS
                                      VDDCR         Internal   VDD2A
                                             OUT Regulator IN                           CBYPASS
                   1 uF      470 pF
                                                                                        12.1k
       VDDDIO                         VDDIO           Ch.1 3.3V VDD1A
        Supply                                         Circuitry
       1.8 - 3.3V
                                                                         RBIAS
                         CF  CBYPASS

                                               LED1/           VSS
                                             REGOFF

                                                                                                  ~270 Ohm

       Figure 3.16 Power Supply Diagram (1.2V Supplied by Internal Regulator)

SMSC LAN8720A/LAN8720Ai                          43                             Revision 1.4 (08-23-12)

                                      DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

3.9.3 Power Supply Diagram (1.2V Supplied by External Source)

                                            LAN8720A/LAN8720Ai                        Power
                                                      24-QFN                          Supply

                                            Core Logic      Ch.2 3.3V                  3.3V
                                                             Circuitry
                                                                                               CBYPASS
VDDCR                                       VDDCR         Internal       VDD2A
Supply                                             OUT Regulator IN                           CBYPASS
                         1 uF      470 pF
  1.2V                                                       (Disabled)                       12.1k

VDDDIO                                      VDDIO           Ch.1 3.3V VDD1A
Supply                                                      Circuitry
1.8 - 3.3V
                                                                               RBIAS
                               CF  CBYPASS

                                                     LED1/               VSS
                                                   REGOFF

                                                                                                ~270 Ohm
                                                                                                             10k

        Figure 3.17 Power Supply Diagram (1.2V Supplied by External Source)

Revision 1.4 (08-23-12)                                44                             SMSC LAN8720A/LAN8720Ai

                                            DATASHEET
3.9.4                                                                                                       Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                    Datasheet

       Twisted-Pair Interface Diagram (Single Power Supply)

LAN8720A/LAN8720Ai       Power    Ferrite
          24-QFN         Supply   bead

                          3.3V             49.9 Ohm Resistors

       VDD2A             CBYPASS                               Magnetics
       VDD1A             CBYPASS                                                            75

           TXP                                                                              75           RJ45
          TXN
          RXP                                                                                             1
                                                                                                          2
                                                                                                          3
                                                                                                          4
                                                                                                          5
                                                                                                          6
                                                                                                          7
                                                                                                          8

       RXN

                                                                                                1000 pF
                                                                                                3 kV

                                                               CBYPASS

       Figure 3.18 Twisted-Pair Interface Diagram (Single Power Supply)

SMSC LAN8720A/LAN8720Ai                               45                                        Revision 1.4 (08-23-12)

                                           DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

3.9.5 Twisted-Pair Interface Diagram (Dual Power Supplies)

LAN8720A/LAN8720Ai                Power    49.9 Ohm Resistors              Power
          24-QFN                  Supply                                  Supply
                                                                        2.5V - 3.3V
                                   3.3V

                         VDD2A    CBYPASS                      Magnetics
                         VDD1A    CBYPASS                                                   75

                             TXP                                                            75           RJ45

                         TXN                                                                              1
                         RXP                                                                              2
                                                                                                          3
                                                                                                          4
                                                                                                          5
                                                                                                          6
                                                                                                          7
                                                                                                          8

                         RXN

                                                                                                1000 pF
                                                                                                3 kV

                                                               CBYPASS

                         Figure 3.19 Twisted-Pair Interface Diagram (Dual Power Supplies)

Revision 1.4 (08-23-12)                               46                                        SMSC LAN8720A/LAN8720Ai

                                           DATASHEET
                                                                                                                                  Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                                   Datasheet

Chapter 4 Register Descriptions

4.1  This chapter describes the various control and status registers (CSR's). All registers follow the IEEE
     802.3 (clause 22.2.4) management register set. All functionality and bit definitions comply with these
     standards. The IEEE 802.3 specified register index (in decimal) is included with each register definition,
     allowing for addressing of these registers via the Serial Management Interface (SMI) protocol.

     Register Nomenclature

     Table 4.1 describes the register bit attribute notation used throughout this document.

                         Table 4.1 Register Bit Types

REGISTER BIT TYPE                                           REGISTER BIT DESCRIPTION
       NOTATION
             R           Read: A register or bit with this attribute can be read.
             W
            RO           Read: A register or bit with this attribute can be written.
            WO
            WC           Read only: Read only. Writes have no effect.
           WAC
            RC           Write only: If a register or bit is write-only, reads will return unspecified data.
             LL
             LH          Write One to Clear: writing a one clears the value. Writing a zero has no effect
            SC
                         Write Anything to Clear: writing anything clears the value.
             SS
                         Read to Clear: Contents is cleared after the read. Writes have no effect.
          RO/LH
                         Latch Low: Clear on read of register.
          NASR
                         Latch High: Clear on read of register.
      RESERVED
                         Self-Clearing: Contents are self-cleared after the being set. Writes of zero have no
                         effect. Contents can be read.

                         Self-Setting: Contents are self-setting after being cleared. Writes of one have no
                         effect. Contents can be read.

                         Read Only, Latch High: Bits with this attribute will stay high until the bit is read. After
                         it is read, the bit will either remain high if the high condition remains, or will go low if
                         the high condition has been removed. If the bit has not been read, the bit will remain
                         high regardless of a change to the high condition. This mode is used in some Ethernet
                         PHY registers.

                         Not Affected by Software Reset. The state of NASR bits do not change on assertion
                         of a software reset.

                         Reserved Field: Reserved fields must be written with zeros to ensure future
                         compatibility. The value of reserved bits is not guaranteed on a read.

     Many of these register bit notations can be combined. Some examples of this are shown below:
      R/W: Can be written. Will return current setting on a read.
      R/WAC: Will return current setting on a read. Writing anything clears the bit.

SMSC LAN8720A/LAN8720Ai             47                 Revision 1.4 (08-23-12)

                         DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

4.2  Control and Status Registers

     Table 4.2 provides a list of supported registers. Register details, including bit definitions, are provided
     in the proceeding subsections.

                                            Table 4.2 SMI Register Map

REGISTER INDEX                                   REGISTER NAME                  GROUP
    (DECIMAL)            Basic Control Register                                   Basic
           0             Basic Status Register                                    Basic
           1             PHY Identifier 1
           2             PHY Identifier 2                                      Extended
           3             Auto-Negotiation Advertisement Register               Extended
           4             Auto-Negotiation Link Partner Ability Register        Extended
           5             Auto-Negotiation Expansion Register                   Extended
           6             Mode Control/Status Register                          Extended
           17            Special Modes                                      Vendor-specific
           18            Symbol Error Counter Register                      Vendor-specific
           26            Control / Status Indication Register               Vendor-specific
           27            Interrupt Source Register                          Vendor-specific
           29            Interrupt Mask Register                            Vendor-specific
           30            PHY Special Control/Status Register                Vendor-specific
           31                                                               Vendor-specific

Revision 1.4 (08-23-12)             48                                      SMSC LAN8720A/LAN8720Ai

                         DATASHEET
                                                  Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                  Datasheet

4.2.1 Basic Control Register                      Size:          16 bits

                           Index (In Decimal): 0

BITS                     DESCRIPTION                                                        TYPE  DEFAULT
                                                                                            R/W        0b
15 Soft Reset                                                                                SC
          1 = software reset. Bit is self-clearing. When setting this bit do not set other             0b
          bits in this register. The configuration (as described in Section 3.7.2,          R/W    Note 4.1
          "MODE[2:0]: Mode Configuration," on page 31) is set from the register bit         R/W    Note 4.1
          values, and not from the mode pins.
                                                                                            R/W        0b
14 Loopback                                                                                 R/W
          0 = normal operation                                                                         0b
          1 = loopback mode                                                                 R/W        0b
                                                                                            R/W    Note 4.1
13 Speed Select                                                                              SC         -
          0 = 10Mbps                                                                        R/W
          1 = 100Mbps
                                                                                             RO
          Note: Ignored if Auto-negotiation is enabled (0.12 = 1).

12 Auto-Negotiation Enable
          0 = disable auto-negotiate process
          1 = enable auto-negotiate process (overrides 0.13 and 0.8)

11 Power Down
          0 = normal operation
          1 = General power down mode

          Note: The Auto-Negotiation Enable must be cleared before setting the
                      Power Down.

10 Isolate
          0 = normal operation
          1 = electrical isolation of PHY from the RMII

9 Restart Auto-Negotiate
          0 = normal operation
          1 = restart auto-negotiate process

          Note: Bit is self-clearing.

8 Duplex Mode
          0 = half duplex
          1 = full duplex

          Note: Ignored if Auto-Negotiation is enabled (0.12 = 1).

7:0 RESERVED

      Note 4.1 The default value of this bit is determined by the MODE[2:0] configuration straps. Refer to
                      Section 3.7.2, "MODE[2:0]: Mode Configuration," on page 31 for additional information.

SMSC LAN8720A/LAN8720Ai                                      49                             Revision 1.4 (08-23-12)

                                                  DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support  Size:  16 bits

Datasheet

4.2.2 Basic Status Register

                            Index (In Decimal): 1

BITS                     DESCRIPTION                                                        TYPE   DEFAULT
                                                                                             RO         0b
15 100BASE-T4
          0 = no T4 ability                                                                 RO     1b
          1 = T4 able
                                                                                            RO     1b
14 100BASE-TX Full Duplex
          0 = no TX full duplex ability                                                     RO     1b
          1 = TX with full duplex
                                                                                            RO     1b
13 100BASE-TX Half Duplex
          0 = no TX half duplex ability                                                     RO     0b
          1 = TX with half duplex
                                                                                            RO     0b
12 10BASE-T Full Duplex
          0 = no 10Mbps with full duplex ability                                            RO     0b
          1 = 10Mbps with full duplex
                                                                                            RO     -
11 10BASE-T Half Duplex
          0 = no 10Mbps with half duplex ability                                            RO     0b
          1 = 10Mbps with half duplex
                                                                                            RO/LH  0b
10 100BASE-T2 Full Duplex
          0 = PHY not able to perform full duplex 100BASE-T2                                RO     1b
          1 = PHY able to perform full duplex 100BASE-T2
                                                                                            RO/LL  0b
9 100BASE-T2 Half Duplex
          0 = PHY not able to perform half duplex 100BASE-T2                                RO/LH  0b
          1 = PHY able to perform half duplex 100BASE-T2
                                                                                            RO     1b
8 Extended Status
          0 = no extended status information in register 15
          1 = extended status information in register 15

7:6 RESERVED

5 Auto-Negotiate Complete
          0 = auto-negotiate process not completed
          1 = auto-negotiate process completed

4 Remote Fault
          1 = remote fault condition detected
          0 = no remote fault

3 Auto-Negotiate Ability
          0 = unable to perform auto-negotiation function
          1 = able to perform auto-negotiation function

2 Link Status
          0 = link is down
          1 = link is up

1 Jabber Detect
          0 = no jabber condition detected
          1 = jabber condition detected

0 Extended Capabilities
          0 = does not support extended capabilities registers
          1 = supports extended capabilities registers

Revision 1.4 (08-23-12)             50                                                      SMSC LAN8720A/LAN8720Ai

                         DATASHEET
                                                  Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                  Datasheet

4.2.3 PHY Identifier 1 Register                   Size:  16 bits

                           Index (In Decimal): 2

BITS                     DESCRIPTION                                             TYPE  DEFAULT
                                                                                 R/W     0007h
15:0 PHY ID Number
           Assigned to the 3rd through 18th bits of the Organizationally Unique
           Identifier (OUI), respectively.

SMSC LAN8720A/LAN8720Ai             51                                           Revision 1.4 (08-23-12)

                         DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support  Size:  16 bits

Datasheet

4.2.4 PHY Identifier 2 Register

                            Index (In Decimal): 3

BITS                     DESCRIPTION                                                        TYPE  DEFAULT
                                                                                            R/W    110000b
15:10  PHY ID Number                                                                        R/W    001111b
9:4   Assigned to the 19th through 24th bits of the OUI.                                   R/W    Note 4.2
3:0
       Model Number
       Six-bit manufacturer's model number.

       Revision Number
       Four-bit manufacturer's revision number.

       Note 4.2 The default value of this field will vary dependant on the silicon revision number.

Revision 1.4 (08-23-12)             52                                                      SMSC LAN8720A/LAN8720Ai

                         DATASHEET
4.2.5                                                                                                       Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                    Datasheet

       Auto Negotiation Advertisement Register

              Index (In Decimal): 4                Size:  16 bits

BITS                                  DESCRIPTION                                  TYPE  DEFAULT
                                                                                    RO         -
15:14  RESERVED                                                                    R/W        0b
  13                                                                                RO         -
  12   Remote Fault                                                                R/W
       0 = no remote fault                                                                   00b
11:10  1 = remote fault detected                                                    RO
                                                                                   R/W         -
  9    RESERVED                                                                    R/W    Note 4.3
  8                                                                                R/W
  7    Pause Operation                                                             R/W        1b
  6    00 = No PAUSE                                                               R/W    Note 4.3
  5    01 = Symmetric PAUSE                                                               Note 4.3
4:0   10 = Asymmetric PAUSE toward link partner                                           00001b
       11 = Advertise support for both Symmetric PAUSE and Asymmetric PAUSE
       toward local device

       Note:  When both Symmetric PAUSE and Asymmetric PAUSE are set, the
              device will only be configured to, at most, one of the two settings
              upon auto-negotiation completion.

       RESERVED

       100BASE-TX Full Duplex
       0 = no TX full duplex ability
       1 = TX with full duplex

       100BASE-TX
       0 = no TX ability
       1 = TX able

       10BASE-T Full Duplex
       0 = no 10Mbps with full duplex ability
       1 = 10Mbps with full duplex

       10BASE-T
       0 = no 10Mbps ability
       1 = 10Mbps able

       Selector Field
       00001 = IEEE 802.3

       Note 4.3 The default value of this bit is determined by the MODE[2:0] configuration straps. Refer to
                       Section 3.7.2, "MODE[2:0]: Mode Configuration," on page 31 for additional information.

SMSC LAN8720A/LAN8720Ai                          53                                Revision 1.4 (08-23-12)

                                      DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

4.2.6 Auto Negotiation Link Partner Ability Register

                         Index (In Decimal): 5  Size:          16 bits

BITS                     DESCRIPTION                                        TYPE  DEFAULT
                                                                             RO        0b
15    Next Page
       0 = no next page ability                                             RO    0b
14    1 = next page capable
13                                                                         RO    0b
12:11  Note: This device does not support next page ability.
10                                                                         RO    -
  9    Acknowledge
       0 = link code word not yet received                                  RO    0b
  8    1 = link code word received from partner
  7                                                                         RO    0b
  6    Remote Fault
  5    0 = no remote fault                                                  RO    0b
4:0   1 = remote fault detected
                                                                            RO    0b
       RESERVED
                                                                            RO    0b
       Pause Operation
       0 = No PAUSE supported by partner station                            RO    0b
       1 = PAUSE supported by partner station
                                                                            RO    00001b
       100BASE-T4
       0 = no T4 ability
       1 = T4 able

       Note: This device does not support T4 ability.

       100BASE-TX Full Duplex
       0 = no TX full duplex ability
       1 = TX with full duplex

       100BASE-TX
       0 = no TX ability
       1 = TX able

       10BASE-T Full Duplex
       0 = no 10Mbps with full duplex ability
       1 = 10Mbps with full duplex

       10BASE-T
       0 = no 10Mbps ability
       1 = 10Mbps able

       Selector Field
       00001 = IEEE 802.3

Revision 1.4 (08-23-12)                                    54               SMSC LAN8720A/LAN8720Ai

                                                DATASHEET
4.2.7                                                                                                       Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                    Datasheet

       Auto Negotiation Expansion Register

       Index (In Decimal): 6          Size:                         16 bits

BITS                     DESCRIPTION                                         TYPE   DEFAULT
                                                                               RO         -
15:5 RESERVED                                                                            0b
                                                                             RO/LH
  4 Parallel Detection Fault
           0 = no fault detected by parallel detection logic                 RO     0b
           1 = fault detected by parallel detection logic
                                                                             RO     0b
  3 Link Partner Next Page Able
           0 = link partner does not have next page ability                  RO/LH  0b
           1 = link partner has next page ability
                                                                             RO     0b
  2 Next Page Able
           0 = local device does not have next page ability
           1 = local device has next page ability

  1 Page Received
           0 = new page not yet received
           1 = new page received

  0 Link Partner Auto-Negotiation Able
           0 = link partner does not have auto-negotiation ability
           1 = link partner has auto-negotiation ability

SMSC LAN8720A/LAN8720Ai                  55                                  Revision 1.4 (08-23-12)

                              DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

4.2.8 Mode Control/Status Register

                         Index (In Decimal): 17                             Size:  16 bits

BITS                     DESCRIPTION                                                        TYPE  DEFAULT
                                                                                             RO         -
15:14  RESERVED                                                                             R/W        0b
  13                                                                                         RO         -
       EDPWRDOWN                                                                            R/W        0b
12:10  Enable the Energy Detect Power-Down mode:
  9    0 = Energy Detect Power-Down is disabled                                              RO         -
       1 = Energy Detect Power-Down is enabled                                              R/W        0b

       RESERVED                                                                              RO         -
                                                                                             RO        1b
       FARLOOPBACK
       Enables far loopback mode (i.e., all the received packets are sent back              R/W        0b
       simultaneously (in 100BASE-TX only)). This mode works even if the Isolate
       bit (0.10) is set.

       0 = Far loopback mode is disabled
       1 = Far loopback mode is enabled

       Refer to Section 3.8.8.2, "Far Loopback," on page 40 for additional
       information.

8:7 RESERVED

6 ALTINT
          Alternate Interrupt Mode:
          0 = Primary interrupt system enabled (Default)
          1 = Alternate interrupt system enabled
          Refer to Section 3.6, "Interrupt Management," on page 29 for additional
          information.

5:2 RESERVED

1 ENERGYON
          Indicates whether energy is detected. This bit transitions to "0" if no valid
          energy is detected within 256ms. It is reset to "1" by a hardware reset and
          is unaffected by a software reset. Refer to Section 3.8.3.2, "Energy Detect
          Power-Down," on page 38 for additional information.

0 RESERVED

Revision 1.4 (08-23-12)                                     56                              SMSC LAN8720A/LAN8720Ai

                                                 DATASHEET
                                                    Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                    Datasheet

4.2.9 Special Modes Register                        Size:         16 bits

                           Index (In Decimal): 18

BITS                                   DESCRIPTION                                    TYPE  DEFAULT
                                                                                                  -
15 RESERVED                                                                            RO        1b
                                                                                       R/W        -
14 RESERVED                                                                           NASR
          Write as 1, ignore on read.                                                        Note 4.4
                                                                                       RO
13:8 RESERVED                                                                          R/W   Note 4.5
                                                                                      NASR
7:5 MODE
           Transceiver mode of operation. Refer to Section 3.7.2, "MODE[2:0]: Mode     R/W
           Configuration," on page 31 for additional details.                         NASR

4:0 PHYAD
           PHY Address. The PHY Address is used for the SMI address and for
           initialization of the Cipher (Scrambler) key. Refer to Section 3.7.1,
           "PHYAD[0]: PHY Address Configuration," on page 31 for additional details.

      Note 4.4 The default value of this field is determined by the MODE[2:0] configuration straps. Refer
                      to Section 3.7.2, "MODE[2:0]: Mode Configuration," on page 31 for additional information.

      Note 4.5  The default value of this field is determined by the PHYAD[0] configuration strap. Refer to
                Section 3.7.1, "PHYAD[0]: PHY Address Configuration," on page 31 for additional
                information.

SMSC LAN8720A/LAN8720Ai                                       57                      Revision 1.4 (08-23-12)

                                                   DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

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4.2.10 Symbol Error Counter Register

                         Index (In Decimal): 26                             Size:  16 bits

BITS                     DESCRIPTION                                                        TYPE  DEFAULT
                                                                                             RO     0000h
15:0 SYM_ERR_CNT
           The symbol error counter increments whenever an invalid code symbol is
           received (including IDLE symbols) in 100BASE-TX mode. The counter is
           incremented only once per packet, even when the received packet contains
           more than one symbol error. This counter increments up to 65,536 (216) and
           rolls over to 0 after reaching the maximum value.

           Note: This register is cleared on reset, but is not cleared by reading the

                       register. This register does not increment in 10BASE-T mode.

Revision 1.4 (08-23-12)                                     58                              SMSC LAN8720A/LAN8720Ai

                                                 DATASHEET
                                                                                                                                 Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                                  Datasheet

4.2.11 Special Control/Status Indications Register

      Index (In Decimal): 27          Size:                      16 bits

BITS                     DESCRIPTION                                      TYPE  DEFAULT
                                                                          R/W        0b
15 AMDIXCTRL
           HP Auto-MDIX control:                                          RO    -
           0 = Enable Auto-MDIX
           1 = Disable Auto-MDIX (use 27.13 to control channel)           R/W   0b

14 RESERVED                                                              RO    -

13 CH_SELECT                                                             R/W   0b
           Manual channel select:
           0 = MDI (TX transmits, RX receives)                            NASR
           1 = MDIX (TX receives, RX transmits)
                                                                          RO    -
12 RESERVED
                                                                          RO    0b
11 SQEOFF
           Disable the SQE test (Heartbeat):                              RO    -
           0 = SQE test is enabled
           1 = SQE test is disabled

10:5 RESERVED

  4 XPOL
           Polarity state of the 10BASE-T:
           0 = Normal polarity
           1 = Reversed polarity

3:0 RESERVED

SMSC LAN8720A/LAN8720Ai                  59                               Revision 1.4 (08-23-12)

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4.2.12 Interrupt Source Flag Register

                         Index (In Decimal): 29                             Size:  16 bits

BITS                     DESCRIPTION                                                        TYPE   DEFAULT
                                                                                              RO         -
15:8 RESERVED                                                                                           0b
                                                                                            RO/LH
  7 INT7
           0 = not source of interrupt                                                      RO/LH  0b
           1 = ENERGYON generated
                                                                                            RO/LH  0b
  6 INT6
           0 = not source of interrupt                                                      RO/LH  0b
           1 = Auto-Negotiation complete
                                                                                            RO/LH  0b
  5 INT5
           0 = not source of interrupt                                                      RO/LH  0b
           1 = Remote Fault Detected
                                                                                            RO/LH  0b
  4 INT4
           0 = not source of interrupt                                                      RO     0b
           1 = Link Down (link status negated)

  3 INT3
           0 = not source of interrupt
           1 = Auto-Negotiation LP Acknowledge

  2 INT2
           0 = not source of interrupt
           1 = Parallel Detection Fault

  1 INT1
           0 = not source of interrupt
           1 = Auto-Negotiation Page Received

  0 RESERVED

Revision 1.4 (08-23-12)                                     60                              SMSC LAN8720A/LAN8720Ai

                                                 DATASHEET
                                                   Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                   Datasheet

4.2.13 Interrupt Mask Register                     Size:          16 bits

                           Index (In Decimal): 30

BITS                     DESCRIPTION                                                    TYPE  DEFAULT
                                                                                         RO         -
15:8 RESERVED                                                                           R/W
                                                                                              0000000b
7:1 Mask Bits
           0 = interrupt source is masked                                               RO    -
           1 = interrupt source is enabled
           Note: Refer to Section 4.2.12, "Interrupt Source Flag Register," on
                       page 60 for details on the corresponding interrupt definitions.

  0 RESERVED

SMSC LAN8720A/LAN8720Ai                                       61                        Revision 1.4 (08-23-12)

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Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

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4.2.14 PHY Special Control/Status Register

                         Index (In Decimal): 31  Size:                      16 bits

BITS                     DESCRIPTION                                                 TYPE  DEFAULT
                                                                                      RO         -
15:13  RESERVED                                                                       RO        0b
  12
       Autodone                                                                      R/W   0000010b
11:5   Auto-negotiation done indication:
4:2   0 = Auto-negotiation is not done or disabled (or not active)                  RO    XXX
       1 = Auto-negotiation is done
1:0                                                                                 RO    -
       RESERVED - Write as 0000010b, ignore on read.

       Speed Indication
       HCDSPEED value:
       001 = 10BASE-T half-duplex
       101 = 10BASE-T full-duplex
       010 = 100BASE-TX half-duplex
       110 = 100BASE-TX full-duplex

       RESERVED

Revision 1.4 (08-23-12)                                     62                       SMSC LAN8720A/LAN8720Ai

                                                 DATASHEET
                                                                                                                                  Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                                   Datasheet

Chapter 5 Operational Characteristics

5.1  Absolute Maximum Ratings*

     Supply Voltage (VDDIO, VDD1A, VDD2A) (Note 5.1) . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5V to +3.6V
     Digital Core Supply Voltage (VDDCR) (Note 5.1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5V to +1.5V
     Ethernet Magnetics Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.5V to +3.6V
     Positive voltage on signal pins, with respect to ground (Note 5.2) . . . . . . . . . . . . . . . . . . . . . . . . . . +6V
     Negative voltage on signal pins, with respect to ground (Note 5.3) . . . . . . . . . . . . . . . . . . . . . . . . -0.5V
     Positive voltage on XTAL1/CLKIN, with respect to ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +4.6V
     Positive voltage on XTAL2, with respect to ground . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +2.5V
     Ambient Operating Temperature in Still Air (TA). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Note 5.40
     Storage Temperature. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .-55oC to +150oC
     Junction to Ambient (JA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59.8oC/W
     Junction to Case (JC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .12.6oC/W
     Lead Temperature Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Refer to JEDEC Spec. J-STD-020
     HBM ESD Performance per JEDEC JESD22-A114. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .Class 3A
     IEC61000-4-2 Contact Discharge ESD Performance (Note 5.5) . . . . . . . . . . . . . . . . . . . . . . . . . .+/-8kV
     IEC61000-4-2 Air-Gap Discharge ESD Performance (Note 5.5) . . . . . . . . . . . . . . . . . . . . . . . . .+/-15kV
     Latch-up Performance per EIA/JESD 78 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .+/-150mA

     Note 5.1  When powering this device from laboratory or system power supplies, it is important that
               the absolute maximum ratings not be exceeded or device failure can result. Some power
               supplies exhibit voltage spikes on their outputs when AC power is switched on or off. In
               addition, voltage transients on the AC power line may appear on the DC output. If this
               possibility exists, it is suggested that a clamp circuit be used.

     Note 5.2 This rating does not apply to the following pins: XTAL1/CLKIN, XTAL2, RBIAS.

     Note 5.3 This rating does not apply to the following pins: RBIAS.
     Note 5.4 0oC to +85oC for extended commercial version, -40oC to +85oC for industrial version.

     Note 5.5 Performed by independent 3rd party test facility.

     *Stresses exceeding those listed in this section could cause permanent damage to the device. This is
     a stress rating only. Exposure to absolute maximum rating conditions for extended periods may affect
     device reliability. Functional operation of the device at any condition exceeding those indicated in
     Section 5.2, "Operating Conditions**", Section 5.1, "Absolute Maximum Ratings*", or any other
     applicable section of this specification is not implied. Note, device signals are NOT 5 volt tolerant
     unless specified otherwise.

SMSC LAN8720A/LAN8720Ai             63                           Revision 1.4 (08-23-12)

                         DATASHEET
Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

5.2    Operating Conditions**

5.3    Supply Voltage (VDDIO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +1.62V to +3.6V

5.3.1  Analog Port Supply Voltage (VDD1A, VDD2A) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +3.0V to +3.6V

       Digital Core Supply Voltage (VDDCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +1.14V to +1.26V

       Ethernet Magnetics Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +2.25V to +3.6V

       Ambient Operating Temperature in Still Air (TA). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Note 5.4
       **Proper operation of the device is guaranteed only within the ranges specified in this section. After
       the device has completed power-up, VDDIO and the magnetics power supply must maintain their
       voltage level with +/-10%. Varying the voltage greater than +/-10% after the device has completed
       power-up can cause errors in device operation.

       Note: Do not drive input signals without power supplied to the device.

       Power Consumption

       This section details the device power measurements taken over various operating conditions. Unless
       otherwise noted, all measurements were taken with power supplies at nominal values (VDDIO, VDD1A,
       VDD2A = 3.3V, VDDCR = 1.2V). See Section 3.8.3, "Power-Down Modes," on page 38 for a
       description of the power down modes. For more information on the REF_CLK modes, see Section
       3.7.4, "nINTSEL: nINT/REFCLKO Configuration," on page 33.

       REF_CLK In Mode

       Table 5.1 Device Only Current Consumption and Power Dissipation (REF_CLK In Mode)

       POWER PIN GROUP            VDDA3.3                                   VDDCR     VDDIO     TOTAL  TOTAL
                                   POWER                                    POWER    POWER    CURRENT  POWER
100BASE-TX /W TRAFFIC     Max     PINS(mA)                                  PIN(mA)  PIN(mA)
                         Typical                                                                 (mA)   (mW)
                                       28                                       21      0.6
                           Min                                                                     49     159
                                       26                                       19      0.5
                                                                                                   45     148
                                       23                                       18      0.3
                                                                                                   41      96
                                                                                                       Note 5.6
                         Max      9.7                                       13       0.6      24
                                                                                                           77
10BASE-T /W TRAFFIC      Typical  8.9                                       12       0.5      22
                                                                                                           70
                         Min      8.3                                       12       0.3      20
                                                                                                           42
                         Max      4.2                                       3.0      0.2      7.4      Note 5.6

ENERGY DETECT POWER      Typical  4.1                                       1.9      0.2      6.2          25

DOWN                                                                                                       21

                         Min      3.9                                       1.9      0        5.8          16
                                                                                                       Note 5.6
                         Max      0.4                                       2.8      0.2      3.4
                                                                                                         11.2
GENERAL POWER DOWN       Typical  0.3                                       1.8      0.2      2.3
                                                                                                          7.6
                         Min      0.3                                       1.7      0        2
                                                                                                          3.0
                                                                                                       Note 5.6

Revision 1.4 (08-23-12)                      64                                               SMSC LAN8720A/LAN8720Ai

                                  DATASHEET
                                                                                                            Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                    Datasheet

       Note: The current at VDDCR is either supplied by the internal regulator from current entering at
                 VDD2A, or from an external 1.2V supply when the internal regulator is disabled.

       Note: Current measurements do not include power applied to the magnetics or the optional external
                 LEDs. The Ethernet component current is typically 41mA in 100BASE-TX mode and 100mA in
                 10BASE-T mode, independent of the 2.5V or 3.3V supply rail of the transformer.

       Note 5.6 Calculated with full flexPWR features activated: VDDIO=1.8V & internal regulator disabled.

5.3.2     REF_CLK Out Mode

.      Table 5.2 Device Only Current Consumption and Power Dissipation (REF_CLK Out Mode)

       POWER PIN GROUP            VDDA3.3   VDDCR     VDDIO     TOTAL   TOTAL
                                   POWER    POWER    POWER    CURRENT   POWER
                                  PINS(MA)  PIN(MA)  PIN(MA)
                                                                  (MA)    (MW)

                         Max      28        20       6.3      54                           179

100BASE-T /W TRAFFIC     Typical  26        19       5.8      50                           164

                         Min      22        15       2.9      39                           93

                                                                        Note 5.7

                         Max      9.9       13       6.4      30                           96

10BASE-T /W TRAFFIC      Typical  8.8       12       5.6      26                           85

                         Min      7.1       10       3.0      20                           41

                                                                        Note 5.7

                         Max      4.5       2.7      0.3      7.5                          25

ENERGY DETECT POWER      Typical  4.0       1.5      0.2      5.7                          19

DOWN

                         Min      3.9       1.2      0        5.1                          15

                                                                        Note 5.7

                         Max      0.4       2.5      0.2      3.1                          10.2

GENERAL POWER DOWN       Typical  0.4       1.3      0.2      1.9                          6.3

                         Min      0.4       1.0      0        1.4                          2.5

                                                                        Note 5.7

       Note: The current at VDDCR is either supplied by the internal regulator from current entering at
                 VDD2A, or from an external 1.2V supply when the internal regulator is disabled.

       Note: Current measurements do not include power applied to the magnetics or the optional external
                 LEDs. The Ethernet component current is typically 41mA in 100BASE-TX mode and 100mA in
                 10BASE-T mode, independent of the 2.5V or 3.3V supply rail of the transformer.

       Note 5.7 Calculated with full flexPWR features activated: VDDIO=1.8V & internal regulator disabled.

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5.4  DC Specifications

     Table 5.3 details the non-variable I/O buffer characteristics. These buffer types do not support variable
     voltage operation. Table 5.4 details the variable voltage I/O buffer characteristics. Typical values are
     provided for 1.8V, 2.5V, and 3.3V VDDIO cases.

                            Table 5.3 Non-Variable I/O Buffer Characteristics

        PARAMETER           SYMBOL  MIN                                     TYP   MAX          UNITS      NOTES
IS Type Input Buffer
                             VILI   -0.3                                                       V      Schmitt trigger
Low Input Level             VIHI                                                                      Schmitt trigger
                            VILT                                                  3.6          V
High Input Level            VIHT                                                                          Note 5.8
                            VHYS    1.01                                    1.19  1.39         V
Negative-Going Threshold                                                                               IOL = 12mA
                             IIH    1.39                                    1.59  1.79         V       IOH = -12mA
Positive-Going Threshold
                             CIN    336                                     399   459          mV         Note 5.9
Schmitt Trigger Hysteresis
(VIHT - VILT)                       -10                                           10           uA
Input Leakage
(VIN = VSS or VDDIO)                                                              2            pF
Input Capacitance
O12 Type Buffers            VOL                                                   0.4          V
                            VOH
Low Output Level                    VDD2A - 0.4                                                V

High Output Level           VILI    -0.3                                          0.35         V
ICLK Type Buffer
(XTAL1 Input)               VIHI    1.4                                           VDD2A + 0.4  V

Low Input Level

High Input Level

     Note 5.8 This specification applies to all inputs and tri-stated bi-directional pins. Internal pull-down
                     and pull-up resistors add +/- 50uA per-pin (typical).

     Note 5.9 XTAL1/CLKIN can optionally be driven from a 25MHz single-ended clock oscillator.

Revision 1.4 (08-23-12)                        66                                                  SMSC LAN8720A/LAN8720Ai

                                    DATASHEET
                                                      Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                      Datasheet

                               Table 5.4 Variable I/O Buffer Characteristics

                                                    1.8V 2.5V 3.3V

PARAMETER                 SYMBOL       MIN          TYP TYP TYP          MAX         UNITS      NOTES

VIS Type Input Buffer

Low Input Level            VILI        -0.3                                           V
                          VIHI
High Input Level          VILT                                           3.6          V
                          VIHT
Neg-Going Threshold       VHYS         0.64         0.83 1.15 1.41       1.76         V     Schmitt trigger

Pos-Going Threshold        IIH         0.81         0.99 1.29 1.65       1.90         V     Schmitt trigger

Schmitt Trigger            CIN         102          158 136 138          288          mV
Hysteresis (VIHT - VILT)
Input Leakage                          -10                               10           uA        Note 5.10
(VIN = VSS or VDDIO)
Input Capacitance                                                        2            pF
VO8 Type Buffers

Low Output Level          VOL                                            0.4          V         IOL = 8mA

High Output Level         VOH          VDDIO - 0.4                                    V         IOH = -8mA
VOD8 Type Buffer

Low Output Level          VOL                                            0.4          V         IOL = 8mA

Note 5.10 This specification applies to all inputs and tri-stated bi-directional pins. Internal pull-down
                and pull-up resistors add +/- 50uA per-pin (typical).

                          Table 5.5 100BASE-TX Transceiver Characteristics

                    PARAMETER                SYMBOL   MIN           TYP        MAX       UNITS   NOTES
Peak Differential Output Voltage High                 950                                mVpk   Note 5.11
Peak Differential Output Voltage Low           VPPH   -950          -          1050      mVpk   Note 5.11
Signal Amplitude Symmetry                       VPPL   98                                       Note 5.11
Signal Rise and Fall Time                       VSS   3.0           -          -1050        %   Note 5.11
Rise and Fall Symmetry                          TRF                                        nS   Note 5.11
Duty Cycle Distortion                           TRFS    -           -          102         nS   Note 5.12
Overshoot and Undershoot                        DCD    35                                   %
Jitter                                          VOS     -           -          5.0          %   Note 5.13
                                                                                           nS
                                                                    -          0.5

                                                                    50         65

                                                                    -          5

                                                                               1.4

Note 5.11 Measured at line side of transformer, line replaced by 100 (+/- 1%) resistor.
Note 5.12 Offset from 16nS pulse width at 50% of pulse peak.
Note 5.13 Measured differentially.

SMSC LAN8720A/LAN8720Ai                                 67                                Revision 1.4 (08-23-12)

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Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

Datasheet

                         Table 5.6 10BASE-T Transceiver Characteristics

       PARAMETER                         SYMBOL MIN                              TYP    MAX  UNITS   NOTES
                                                                                                V   Note 5.14
Transmitter Peak Differential Output Voltage VOUT                           2.2  2.5    2.8    mV

Receiver Differential Squelch Threshold  VDS                                300  420    585

       Note 5.14 Min/max voltages guaranteed as measured with 100 resistive load.

5.5    AC Specifications

       This section details the various AC timing specifications of the device.

       Note: The SMI timing adheres to the IEEE 802.3 specification. Refer to the IEEE 802.3 specification
                 for additional timing information.

       Note: The RMII timing adheres to the RMII Consortium RMII Specification R1.2.

5.5.1  Equivalent Test Load

       Output timing specifications assume a 25pF equivalent test load, unless otherwise noted, as illustrated
       in Figure 5.1 below.

                         OUTPUT

                                                                                 25 pF

                         Figure 5.1 Output Equivalent Test Load

Revision 1.4 (08-23-12)                             68                                       SMSC LAN8720A/LAN8720Ai

                                         DATASHEET
5.5.2                                                                                                        Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                                                     Datasheet

        Power Sequence Timing

        This diagram illustrates the device power sequencing requirements. The VDDIO, VDD1A, VDD2A and
        magnetics power supplies can turn on in any order provided they all reach operational levels within
        the specified time period tpon. Device power supplies can turn off in any order provided they all reach
        0 volts within the specified time period poff.

                         tpon                                    tpoff

           VDDIO

       Magnetics
            Power

         VDD1A,
          VDD2A

                         Figure 5.2 Power Sequence Timing

                         Table 5.7 Power Sequence Timing Values

SYMBOL                   DESCRIPTION               MIN           TYP MAX UNITS

tpon    Power supply turn on time                                       50   mS

tpoff   Power supply turn off time                                      500  mS

        Note: When the internal regulator is disabled, a power-up sequencing relationship exists between
                  VDDCR and the 3.3V power supply. For additional information refer to Section 3.7.3,
                  "REGOFF: Internal +1.2V Regulator Configuration," on page 32.

SMSC LAN8720A/LAN8720Ai                        69                       Revision 1.4 (08-23-12)

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5.5.3    Power-On nRST & Configuration Strap Timing

         This diagram illustrates the nRST reset and configuration strap timing requirements in relation to
         power-on. A hardware reset (nRST assertion) is required following power-up. For proper operation,
         nRST must be asserted for no less than trstia. The nRST pin can be asserted at any time, but must
         not be deasserted before tpurstd after all external power supplies have reached 80% of their nominal
         operating levels. In order for valid configuration strap values to be read at power-up, the tcss and tcsh
         timing constraints must be followed. Refer to Section 3.8.5, "Resets," on page 39 for additional
         information.

       All External      80%

Power Supplies                                                              tpurstd

                              tpurstv                                                trstia

         nRST

                                                                                             tcss  tcsh

Configuration Strap                                                         totaa                  todad
            Pins Input

Configuration Strap
  Pins Output Drive

                         Figure 5.3 Power-On nRST & Configuration Strap Timing

                         Table 5.8 Power-On nRST & Configuration Strap Timing Values

SYMBOL                        DESCRIPTION                                            MIN           TYP    MAX          UNITS

tpurstd  External power supplies at 80% to nRST deassertion 25                                                         mS
tpurstv
trstia  External power supplies at 80% to nRST valid                                        0                         nS
tcss
tcsh    nRST input assertion time                                                   100                               S
totaa
todad    Configuration strap pins setup to nRST deassertion                          200                               nS

         Configuration strap pins hold after nRST deassertion                                1                         nS

         Output tri-state after nRST assertion                                                            50           nS

         Output drive after nRST deassertion                                                 2            800          nS

                                                                                                          (Note 5.15)

         Note: nRST deassertion must be monotonic.

         Note: Device configuration straps are latched as a result of nRST assertion. Refer to Section 3.7,
                   "Configuration Straps," on page 31 for details. Configuration straps must only be pulled high or
                   low and must not be driven as inputs.

         Note 5.15 20 clock cycles for 25MHz, or 40 clock cycles for 50MHz.

Revision 1.4 (08-23-12)                           70                                               SMSC LAN8720A/LAN8720Ai

                                       DATASHEET
5.5.4                                                                                                         Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

5.5.4.1                                                                                                                                               Datasheet

         RMII Interface Timing

         RMII Timing (REF_CLK Out Mode)
         The 50MHz REF_CLK OUT timing applies to the case when nINTSEL is pulled-low. In this mode, a
         25MHz crystal or clock oscillator must be input on the XTAL1/CLKIN and XTAL2 pins. For more
         information on REF_CLK Out Mode, see Section 3.7.4.2, "REF_CLK Out Mode," on page 34.

                                          tclkp
                                      tclkh tclkl

REFCLKO                               toval                toval          tohold
                                                                                toval
RXD[1:0],               tohold
     RXER                                                                 tihold

  CRS_DV

                                 tsu tihold  tsu tihold

         TXD[1:0]

                         tihold                                                        tsu

         TXEN

                            Figure 5.4 RMII Timing (REF_CLK Out Mode)
                         Table 5.9 RMII Timing Values (REF_CLK Out Mode)

SYMBOL                   DESCRIPTION                         MIN       MAX       UNITS NOTES
                                                              20
tclkp    REFCLKO period                                    tclkp*0.4  tclkp*0.6  ns
tclkh                                                      tclkp*0.4  tclkp*0.6
tclkl   REFCLKO high time                                                       ns
toval                                                         1.4        5.0
         REFCLKO low time                                     7.0                ns
tohold                                                        2.0
         RXD[1:0], RXER, CRS_DV output valid from                                ns         Note 5.16
tsu     rising edge of REFCLKO
                                                                                 ns         Note 5.16
tihold   RXD[1:0], RXER, CRS_DV output hold from
         rising edge of REFCLKO                                                  ns         Note 5.16

         TXD[1:0], TXEN setup time to rising edge of                             ns         Note 5.16
         REFCLKO

         TXD[1:0], TXEN input hold time after rising edge
         of REFCLKO

         Note 5.16 Timing was designed for system load between 10 pf and 25 pf.

SMSC LAN8720A/LAN8720Ai                          71                              Revision 1.4 (08-23-12)

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5.5.4.2 RMII Timing (REF_CLK In Mode)

                   The 50MHz REF_CLK IN timing applies to the case when nINTSEL is floated or pulled-high. In this
                   mode, a 50MHz clock must be input on the CLKIN pin. For more information on REF_CLK In Mode,
                   see Section 3.7.4.1, "REF_CLK In Mode," on page 34.

      CLKIN                          tclkp
(REF_CLK)                        tclkh tclkl

  RXD[1:0],                      toval                       toval        tohold
       RXER                                                                     toval
                         tohold
   CRS_DV                                                                 tihold

                                 tsu tihold  tsu tihold

TXD[1:0]

                         tihold                                                          tsu

           TXEN

                             Figure 5.5 RMII Timing (REF_CLK In Mode)
                         Table 5.10 RMII Timing Values (REF_CLK In Mode)

SYMBOL                           DESCRIPTION                    MIN        MAX       UNITS     NOTES
   tclkp                                                         20                    ns     Note 5.17
   tclkh   CLKIN period                                      tclkp*0.35  tclkp*0.65    ns
    tclkl                                                    tclkp*0.35  tclkp*0.65    ns
   toval   CLKIN high time                                                             ns
                                                                3.0         14.0
   tohold  CLKIN low time                                       4.0
                                                                1.5                  ns       Note 5.17
    tsu    RXD[1:0], RXER, CRS_DV output valid from
           rising edge of CLKIN                                                      ns       Note 5.17
   tihold
           RXD[1:0], RXER, CRS_DV output hold from                                   ns       Note 5.17
           rising edge of CLKIN

           TXD[1:0], TXEN setup time to rising edge of
           CLKIN

           TXD[1:0], TXEN input hold time after rising edge
           of CLKIN

           Note 5.17 Timing was designed for system load between 10 pf and 25 pf.

Revision 1.4 (08-23-12)                     72                            SMSC LAN8720A/LAN8720Ai

                                 DATASHEET
                                                             Small Footprint RMII 10/100 Ethernet Transceiver with HP Auto-MDIX Support

                                                                                                                             Datasheet

5.5.4.3 RMII CLKIN Requirements

                          Table 5.11 RMII CLKIN (REF_CLK) Timing Values

                         PARAMETER     MIN TYP MAX UNITS                                  NOTES
CLKIN frequency                                                                       p-p not RMS
CLKIN Frequency Drift                                        50            MHz
CLKIN Duty Cycle
CLKIN Jitter                                                          50 ppm

                                       40                             60   %

                                                                      150  psec

5.5.5   SMI Timing

        This section specifies the SMI timing of the device. Please refer to Section 3.5, "Serial Management
        Interface (SMI)," on page 28 for additional details.

MDC                                     tclkp
                 tval                tclkh tclkl

       tohold                       tohold
MDIO
                                                                          tsu tihold
(Data-Out)

MDIO

(Data-In)

                                         Figure 5.6 SMI Timing
                                    Table 5.12 SMI Timing Values

SYMBOL                    DESCRIPTION                            MIN       MAX        UNITS  NOTES
                                                                           300          ns
tclkp      MDC period                                            400                    ns
tclkh                                                                                   ns
tclkl     MDC high time                                     160 (80%)                  ns
tval
           MDC low time                                      160 (80%)
tohold
           MDIO (read from PHY) output valid from rising
tsu       edge of MDC

tihold     MDIO (read from PHY) output hold from rising          0                    ns

           edge of MDC

           MDIO (write to PHY) setup time to rising edge         10                   ns

           of MDC

           MDIO (write to PHY) input hold time after rising      10                   ns

           edge of MDC

SMSC LAN8720A/LAN8720Ai                           73                                  Revision 1.4 (08-23-12)

                                       DATASHEET
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5.6  Clock Circuit

     The device can accept either a 25MHz crystal or a 25MHz single-ended clock oscillator (50ppm)
     input. If the single-ended clock oscillator method is implemented, XTAL2 should be left unconnected
     and XTAL1/CLKIN should be driven with a nominal 0-3.3V clock signal. See Table 5.13 for the
     recommended crystal specifications.

                               Table 5.13 Crystal Specifications

            PARAMETER          SYMBOL                                       MIN        NOM          MAX  UNITS NOTES
Crystal Cut
Crystal Oscillation Mode          Ffund                                                AT, typ
Crystal Calibration Mode           Ftol
Frequency                        Ftemp                                           Fundamental Mode
Frequency Tolerance @ 25oC        Fage
Frequency Stability Over Temp                                               Parallel Resonant Mode
Frequency Deviation Over Time      CO
Total Allowable PPM Budget         CL                                       -          25.000       -    MHz
Shunt Capacitance                  PW                                                                    PPM
Load Capacitance                   R1                                       -          -            50  PPM  Note 5.18
Drive Level                                                                                              PPM  Note 5.18
Equivalent Series Resistance                                                -          -            50  PPM  Note 5.19
Operating Temperature Range                                                                               pF  Note 5.20
XTAL1/CLKIN Pin Capacitance                                                 -          +/-3 to 5    -     pF
XTAL2 Pin Capacitance                                                                                     uW  Note 5.22
                                                                            -          -            50  Ohm  Note 5.22
                                                                                                          oC
                                                                            -          7 typ        -     pF
                                                                                                          pF
                                                                            -          20 typ       -

                                                                            300        -            -

                                                                            -          -            30

                                                                            Note 5.21  -            +85

                                                                            -          3 typ        -

                                                                            -          3 typ        -

     Note 5.18           The maximum allowable values for Frequency Tolerance and Frequency Stability are
                         application dependant. Since any particular application must meet the IEEE 50 PPM Total
                         PPM Budget, the combination of these two values must be approximately 45 PPM
                         (allowing for aging).

     Note 5.19 Frequency Deviation Over Time is also referred to as Aging.

     Note 5.20 The total deviation for the Transmitter Clock Frequency is specified by IEEE 802.3u as
                     100 PPM.

     Note 5.21 0oC for extended commercial version, -40oC for industrial version.

     Note 5.22           This number includes the pad, the bond wire and the lead frame. PCB capacitance is not
                         included in this value. The XTAL1/CLKIN pin, XTAL2 pin and PCB capacitance values are
                         required to accurately calculate the value of the two external load capacitors. The total load
                         capacitance must be equivalent to what the crystal expects to see in the circuit so that the
                         crystal oscillator will operate at 25.000 MHz.

Revision 1.4 (08-23-12)                             74                                                   SMSC LAN8720A/LAN8720Ai

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Chapter 6 Package Outline

       MIN               NOMINAL   MAX                            REMARKS

   A   0.70              0.85      1.00                   Overall Package Height
  A1                                                                 Standoff
  A2   0                 0.02      0.05
D/E                                                        Mold Cap Thickness
D1/E1  -                 -         0.90                         X/Y Body Size
D2/E2
   L   3.90              4.00      4.10                      X/Y Mold Cap Size
   b                                                      X/Y Exposed Pad Size
   k   3.55              3.75      3.95
   e                                                           Terminal Length
       2.40              2.50      2.60                         Terminal Width
                                                  Terminal to Exposed Pad Clearance
       0.30              0.40      0.50                         Terminal Pitch

       0.18              0.25      0.30

       0.25              -         -

                         0.50 BSC

       Notes:

       1. All dimensions are in millimeters unless otherwise noted.
       2. Dimension "b" applies to plated terminals and is measured between 0.15 and 0.30 mm from the terminal tip.
       3. The pin 1 identifier may vary, but is always located within the zone indicated.

SMSC LAN8720A/LAN8720Ai                       75  Revision 1.4 (08-23-12)

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Note: Standard reel size is 4000 pieces per reel.

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Chapter 7 Datasheet Revision History

                         Table 7.1 Customer Revision History

REVISION LEVEL & DATE SECTION/FIGURE/ENTRY                                  CORRECTION

       Rev. 1.4          Section 4.2.2, "Basic Status Updated definitions of bits 10:8.
      (08-23-12)         Register," on page 50
       Rev. 1.3
      (03-12-12)         Section 4.2.11, "Special     Updated bit 11 definition.
       Rev. 1.3          Control/Status Indications
      (04-20-11)         Register," on page 59

Rev. 1.2 (11-10-10)      Company disclaimer on        Removed company address and phone numbers.
                         page 2
Rev. 1.1 (04-09-10)
                         Table 5.9, "RMII Timing      Updated toval maximum value from 10.0ns to
                         Values (REF_CLK Out          5.0ns.
                         Mode)," on page 71

                         Table 2.7, "Power Pins," on  Updated VDDCR pin note to include requirement
                         page 14                      of 1uF and 470pF decoupling capacitors in parallel
                                                      to ground on the VDDCR pin.

                         Figure 3.16 Power Supply     Updated diagrams to include 1uF and 470pF
                         Diagram (1.2V Supplied by    decoupling capacitors on the VDDCR pin.
                         Internal Regulator) on
                         page 43 and Figure 3.16
                         Power Supply Diagram
                         (1.2V Supplied by Internal
                         Regulator) on page 43

                         Section 5.5.4, "RMII         Updated diagrams and tables to include RXER.
                         Interface Timing," on
                         page 71

                         Section 3.7.4.2, "REF_CLK Added timing note in Section 3.7.4.2, "REF_CLK

                         Out Mode," on page 34        Out Mode"

                         Section 5.5.4, "RMII         Corrected signal names on RMII timing diagrams
                         Interface Timing," on        and tables. Updated Table 5.9 toval, tohold, tsu, and
                         page 71                      tihold with 10 ns, 1.4 ns, 7.0 ns, and 2.0 ns,
                                                      respectively.

                         Table 5.8, "Power-On nRST    Updated todad description: "Output drive after
                         & Configuration Strap        nRST deassertion"
                         Timing Values," on page 70

                         Section 5.1, "Absolute       Modified "HBM ESD Performance by adding "per
                         Maximum Ratings*"            JEDEC JESD22-A114" and changed "+/-5kV" to
                                                      "Class 3A"

                         Section 5.3, "Power          Corrected typo in the current consumption table
                         Consumption," on page 64     row title: "100BASE-TX /W TRAFFIC"

                         Section 5.3, "Power          Corrected typo in note regarding Ethernet
                         Consumption," on page 64     component current:
                                                      "The Ethernet component current is typically 41mA
                                                      in 100BASE-TX mode and 100mA in 10BASE-T
                                                      mode, independent of the 2.5V or 3.3V supply rail
                                                      of the transformer."

Revision 1.4 (08-23-12)             78                                            SMSC LAN8720A/LAN8720Ai

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                         Table 7.1 Customer Revision History (continued)

REVISION LEVEL & DATE SECTION/FIGURE/ENTRY               CORRECTION

                         Table 5.3, "Non-Variable I/O  Corrected O12 VOH minimum value to "VDD2A -
                         Buffer Characteristics," on   0.4"
                         page 66                       Corrected ICLK VILI maximum value to "0.35"
                                                       Corrected ICLK VIHI maximum value to "VDD2A +
                                                       0.4"

                         Section 5.2, "Operating       Added note: "Do not drive input signals without
                         Conditions**," on page 64     power supplied to the device."

                         Section 5.1, "Absolute        Corrected IEC61000-4-2 Contact Discharge ESD
                         Maximum Ratings*," on         Performance to +/-8kV.
                         page 63

                         Section 4.2.4, "PHY           Corrected Model Number default value to
                         Identifier 2 Register," on    "001111b".
                         page 52

                         Section 3.8.8.2, "Far         Added far loopback description.
                         Loopback," on page 40

                         Section 4.2.8, "Mode          Added FARLOOPBACK (bit 9) description.
                         Control/Status Register," on
                         page 56

Rev. 1.0 (12-09-09)      Document reworked for clarity and consistency with other SMSC documentation.
Rev. 1.0 (04-15-09)
                         Initial Release

SMSC LAN8720A/LAN8720Ai                              79                   Revision 1.4 (08-23-12)

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