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L9942

器件型号:L9942
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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L9942器件文档内容

                                                    L9942

Integrated stepper motor driver for bipolar stepper motors
      with microstepping and programmable current profile

                                                                                                                       PRELIMINARY DATA

Features                                                                      PowerSSO-24

Two full bridges for max. 1.3 A load (RDSON =      Description
    500 m)
                                                    The device is an integrated stepper motor driver
Programmable current waveform with look-up         for bipolar stepper motors with microstepping and
    table: 9 entries with 5bit resolution           programmable current profile look-up-table to
                                                    allow a flexible adaptation of the stepper motor
Current regulation by integrated PWM               characteristics and intended operating conditions.
    controller and internal current sensing         It is possible to use different current profiles
                                                    depending on target criteria: audible noise,
Programmable stepping mode: Full, Half, Mini       vibrations, rotation speed or torque. The decay
    and Microstepping                               mode used in PWM-current control circuit can be
                                                    programmed to slow-, fast-, mixed-and auto-
Programmable slew rate for EMC and power           decay. In autodecay mode device will use slow
    dissipation optimisation                        decay mode if the current for the next step will
                                                    increase and the fast decay or mixed decay mode
Programmable Fast-, Slow-, Mixed-and Auto-         if the current will decrease.
    Decay Mode

Full-Scale Current programmable with 3bit
    resolution

Very low current consumption in standby mode
    IS < 3A, typ. Tj  85 C

All outputs short circuit protected with
    Openload, Overloadcurrent, Temperature
    Warning and Thermal Shutdown

The PWM signal of the internal PWM controller
    is available as digital output.

All parameters guaranteed for 7V < Vs < 20V

Applications

Stepper Motor Driver for bipolar Stepper Motors in
Automotive Applications like Light Levelling,
Bending Light and Throttle Control.

Order codes

Part number  Junction Temp range, C                   Package                                                        Packing
    L9942               -40 to 150                  PowerSSO-24                                                         Tube

November 2005                                                                                                                  Rev 1
                                                                                                                                1/37
This is preliminary information on a new product now in development or undergoing evaluation. Details are subject to
change without notice.                                                                                                         www.st.com  37
                L9942

      Contents

1     Block diagram and Pin information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

2     Device description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

      2.1 Dual Power Supply: VS and VCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

      2.2 Standby-Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

      2.3 Diagnostic Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

      2.4 Over-voltage and Under-voltage Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

      2.5 Temperature Warning and Thermal Shutdown . . . . . . . . . . . . . . . . . . . . . . . . 6

      2.6 Inductive Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

      2.7 Cross-current protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

      2.8 PWM Current Regulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

      2.9 Decay modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

      2.10 Over Current Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.11 Open Load Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.12 Stepping Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

      2.13 Decay Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

3     Electrical specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

      3.1 Absolute maximum ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

      3.2 ESD Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

      3.3 Thermal data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

      3.4 Electrical characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

      3.4.1 Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13

      3.4.2 Over- and undervoltage detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

      3.4.3 Reference Current Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

      3.4.4 Charge Pump Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

      3.4.5 Outputs: Qxn (x=A;B n=1;2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

      3.4.6 Outputs: Qxn (x=A;B n=1;2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
      3.4.7 PWM Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

4     Functional Description of the Logic with SPI . . . . . . . . . . . . . . . . . . . . . . 19

      4.1 Motor Stepping Clock Input( STEP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

      4.2 PWM Output (PWM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

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L9942

       4.3 Serial Peripheral Interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
       4.4 Chip Select Not (CSN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
       4.5 Serial Data In (DI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
       4.6 Serial Data Out (DO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
       4.7 Serial Clock (CLK) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
       4.8 Data Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

5      SPI - Control and Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

       5.1 Control Register 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

       5.2 Control Register 1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

       5.3 Counter and Profiles Register 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

       5.4 Signal and Profile Register 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22

       5.5 Counter and Profile (Register 4 and Register 5) . . . . . . . . . . . . . . . . . . . . . . 23

       5.6 Control, Status and Profile Register 6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

       5.7 Status Register7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

       5.8 Auxiliary logic blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

       5.8.1 Fault Condition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

       5.8.2 SPI communication monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

       5.8.3 PWM monitoring for stall detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

6      Logic with SPI - Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 26

       6.1 Inputs: CSN, CLK, STEP, EN and DI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

       6.2 DI timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

       6.3 Outputs: DO, PWM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

       6.4 Output: DO timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

       6.5 CSN timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

       6.6 STEP timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

7      Appendix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

       7.1 Stall Detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

       7.2 Load Current Control and Detection of Overcurrent (Shortages at Outputs) 31

8      Package information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

9      Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

       3/37
1 Block diagram and Pin information                                                                                                                       L9942

1 Block diagram and Pin information

      Figure 1. Block diagram

                                                                                                               VBAT

            VCC                                                                                                ReversePolarityProtection

            Oscillator               CP                                                                        VS           Note: value of capacitor has
                                                                                                                            to be choosen carefully to
                               Charge                                                                                  QA1  limit the VS voltage below
                                Pump                                                                                        absolute maximum ratings in
      STEP                                                                                                                  case of an unexpected
      EN                       Diagnostic                                                                                   freewheeling condition (e.g.
      PWM                                                                                                                   TSD, POR)
      DO                                                                                         Gate-Driver
      C                                                                                                &           QA2

                                           SPI + Register + Logic                              PWM-Controller
                                                                Phase Counter+Current Profile
                                                                                                                            Stepper
                                                                                                                             Motor
                                                                       PWM Current DAC
      DI                                                                                                            QB1
      CLK
      CSN                                                                                        Gate-Driver
                                                                                                        &

                                                                                               PWM-Controller

                               Diagnostic                                                                           QB2

            Biasing                U/I-
                               Converter

                      GND      RREF                                                                            GNDP

                                                                                                               GND

      Figure 2. Pin connection (Top view)

            PGND 1                                                                             Power SSO24                                24 PGND
              QA1 2                                                                                                                       23 QA2

            VS 3                                                                                                                          22 VS

            CLK 4                                                                                                                         21 EN

            DI 5                                                                                                                          20 RREF

            CSN 6                                                                              Slug-                                      19 VCC
             DO 7                                                                              down                                       18 TEST

            PWM 8                                                                                                                         17 GND

            STEP 9                                                                                                                        16 CP

            VS 10                                                                                                                         15 VS

              QB1 11                                                                                                                      14 QB2
            PGND 12                                                                                                                       13 PGND

                               All pins with the same name must be externally connected!
                               All pins PGND are internally connected to the heat slug.

4/37
L9942                                       1 Block diagram and Pin information

       Table 1. Pin Description

       Pin            Symbol                Function

       1, 12, 13, 24  PGND    Power ground: All pins PGND are internally connected to the heat slug.
                              Important: All pins of PGND must be externally connected!

       3, 10, 15, 22            Power supply voltage (external reverse protection required): For EMI
                      VS reason a ceramic capacitor as close as possible to PGND is recommended.

                                Important: All pins of VS must be externally connected !

       2, 23                         Fullbridge-outputs An: The output is built by a highside and a lowside switch,
                                     which are internally connected. The output stage of both switches is a power
                      QA1,QA2 DMOS transistor. Each driver has an internal reverse diode (bulk-drain-diode:
                                     highside driver from output to VS, lowside driver from PGND to output). This
                                     output is over-current protected.

       11, 14                        Fullbridge-outputs Bn: The output is built by a highside and a lowside switch,
                                     which are internally connected. The output stage of both switches is a power
                      QB1,QB2 DMOS transistor. Each driver has an internal reverse diode (bulk-drain-diode:
                                     highside driver from output to VS, lowside driver from PGND to output). This
                                     output is over-current protected.

       4              CLK     SPI clock input: The input requires CMOS logic levels. The CLK input has a
                              pull-down current. It controls the internal shift register of the SPI.

                              Serial data input: The input requires CMOS logic levels. The DI input has a

       5              DI pull-down current. It receives serial data from the microcontroller. The data is a

                              16bit control word and the least significant bit (LSB, bit 0) is transferred first.

                              Chip Select Not input The input requires CMOS logic levels. The CSN input

       6              CSN has a pull-up current. The serial data transfer between device and micro

                              controller is enabled by pulling the input CSN to low level.

                              SPI data output: The diagnosis data is available via the SPI and it is a tristate-

       7              DO output. The output is CMOS compatible will remain highly resistive, if the chip

                              is not selected by the input CSN (CSN = high)

                              PWM output This CMOS compatible output reflects the current duty cycle of

       8              PWM the internal PWM controller of bridge A. It is an high resistance output until

                              VCC has reached minimum voltage ore can switched off via the SPI command.

                              Step clock input: The input requires CMOS logic levels. The STEP input has

       9              STEP a pull-down current. It is clock of up and down counter of control register 0.

                              Rising edge starts new PWM cycle to drive motor in next position.

       16             CP      Charge Pump Output: A ceramic capacitor (e.g.100 nF) to VS can be
                              connected to this pin to buffer the charge-pump voltage.

       17             GND     Ground: Reference potential besides power ground e.g. for reference resistor
                              RREF. From this pin exist a resistive path via substrate to PGND.

       18             TEST    Test input The TEST input has a pull-down current. Pin used for production
                              test only. In the application it must be connected to GND.

       19             VCC     Logic supply voltage: For this input a ceramic capacitor as close as possible
                              to GND is recommended.

                              Reference Resistor The reference resistor is used to generate a temperature

       20             RREF    stable reference current used for current control and internal oscillator. At this
                              output a voltage of about 1.28V is present. The resistor should be chosen that

                              a current of about 200uA will flow through the resistor.

                              Enable input: The input requires CMOS logic levels. The EN input has a pull-

       21             EN      down resistor. In standby-mode outputs will be switched off and all registers
                              will be cleared. If EN is set to a logic high level then the device will enter the

                              active mode.

                                                                                                          5/37
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2 Device description

2.1 Dual Power Supply: VS and VCC

            The power supply voltage VS supplies the half bridges. An internal charge-pump is used to
            drive the highside switches. The logic supply voltage VCC (stabilized) is used for the logic part
            and the SPI of the device. Due to the independent logic supply voltage the control and status
            information will not be lost, if there are temporary spikes or glitches on the power supply
            voltage. In case of power-on (VCC increases from under voltage to VPOR OFF = 2.60 V, typical)
            the circuit is initialized by an internally generated power-on-reset (POR). If the voltage VCC
            decreases under the minimum threshold (VPOR ON = 2.45 V, typical), the outputs are switched
            to tristate (high impedance) and the internal registers are cleared.

2.2 Standby-Mode

            The EN input has a pull-down resistor. The device is in standby mode if EN input isn't set to a
            logic high level. All latched data will be cleared and the inputs and outputs are switched to high
            impedance. In the standby mode the current at VS (VCC) is less than 3 A (1A) for CSN =
            high (DO in tristate). If EN is set to a logic high level then the device will enter the active mode.
            In the active mode the chargepump and the supervisor functions are activated.

2.3 Diagnostic Functions

            All diagnostic functions (overload/-current, open load, power supply over-/undervoltage,
            temperature warning and thermal shutdown) are internally filtered (tGL = 32s, typical) and the
            condition has to be valid for a minimum time before the corresponding status bit in the status
            registers will be set. The filters are used to improve the noise immunity of the device. Open load
            and temperature warning function are intended for information purpose and will not change the
            state of the bridge drivers. On contrary, the overload/-current and thermal shutdown condition
            will disable the corresponding driver (overload/-current) or all drivers (thermal shutdown),
            respectively. The microcontroller has to clear the status bit to reactivate the bridge driver.

2.4 Over-voltage and Under-voltage Detection

            If the power supply voltage VS rises above the over-voltage threshold VSOV OFF (typical 20 V),
            the outputs are switched to high impedance state to protect the load. When the voltage VS
            drops below the undervoltage threshold VSUV OFF (UV-switch-OFF voltage), the output stages
            are switched to the high impedance to avoid the operation of the power devices without
            sufficient gate driving voltage (increased power dissipation). Error condition is lached and the
            microcontroller needs to clear the status bits to reactivate the drivers.

2.5 Temperature Warning and Thermal Shutdown

            If junction temperature rises above Tj TW a temperature warning flag is set which is detectable
            via the SPI. If junction temperature increases above the second threshold Tj SD, the thermal
            shutdown bit will be set and power DMOS transistors of all output stages are switched off to

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L9942  2 Device description

       protect the device. In order to reactivate the output stages the junction temperature must
       decrease below Tj SD -Tj SD HYS and the thermal shutdown bit has to be cleared by the
       microcontroller.

2.6 Inductive Loads

            Each half bridge is built by an internally connected highside and a lowside power DMOS
            transistor. Due to the built-in reverse diodes of the output transistors, inductive loads can be
            driven without external free-wheeling diodes. In order to reduce the power dissipation during
            free-wheeling condition the PWMcontroller will switch-on the output transistor parallel to the
            freewheeling diode (synchronous rectification).

2.7 Cross-current protection

            The four half-brides of the device are cross-current protected by an internal delay time
            depending on the programmed slew rate. If one driver (LS or HS) is turned-off then activation of
            the other driver of the same half bridge will be automatically delayed by the cross-current
            protection time .

2.8 PWM Current Regulation

            An internal current monitor output of each high-side and low-side transistor sources a current
            image which has a fixed ratio of the instantaneous load current. This current images are
            compared with the current limit in PWM control. Range of limit can reach from programmed full
            scale value (register1 DAC Scale) down belonging LSB value of 5 bit DAC (register1 DAC
            Phase x). The data of the two 5 bit DACs comes form set up in 9 current profiles (register2 to 6).
            If signal changes to logic high at pin STEP then 2 currentprofiles are moved in register1 for
            DAC Phase A and B. Number of profile depends on phase counter reading and direction bit in
            register0 (Figure 7). The bridges are switched on until the load current sensed at HS switch
            exceeds the limit . Load current comparator signal is used to detect open load or overcurrent
            condition also.

2.9 Decay modes

            During off-time the device will use one of several decay modes programmable by SPI (Figure 4
            top). In slow decay mode HS switches are activated after cross current protection time for
            synchronous rectification to reduce the power dissipation (Figure 4 detail A). In fast decay
            opposite halfbridge will switched on after cross current protection time, that is same like change
            in the direction. For mixed decay the duration of fast decay period before slow decay can be set
            to a fixed time (Figure 4 detail B continuous line ) or is triggered by under-run of the load current
            limit (Figure 4 detail B dashed line), that can be detected at LS switch. The special mode where
            the actual phase counter value is taken into account to select the decay mode is called auto
            decay (e.g. in Figure 3 Micro Stepping DIR=1). If the absolute value of the current limit is higher
            as during step before then PWM control uses slow decay mode always. Otherwise one of the
            fast decay modes is automatic selected for a quick decrease of the load current and so it
            obtains new lower target value.

                                                                                                   7/37
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2.10 Over Current Detection

            The overcurrent detection circuit monitors the load current in each activated output stage. In HS
            stage it is in function after detection of currentlimit during PWM cycle and in LS stage it works
            permanently. If the load current exceeds the overcurrent detection threshold for at least tISC =
            4 s, the over-current flag is set and the corresponding driver is switched off to reduce the
            power dissipation and to protect the integrated circuit. Error condition is lached and the
            microcontroller needs to clear the status bits to reactivate the drivers.

2.11 Open Load Detection

            The open load detection monitors the activity time of the PWM controller and is available for
            each phase. If the limit of load current is below around 100mA then open load condition is
            detectable. Open load bit for a bridge is set in the register6 if this low current limit can't reached
            after at least 15 consecutive PWM cycles.

      Table 2. Truth table

      DC2             DC1   DC0  I4  I3  I2  I1  I0  max. IOL

      0               0     0    0   x   x   x   x   48mA

      0               0     1    0   x   x   x   x   72mA

      0               1     0    0   0   x   x   x   56mA

      1               1     0    0   0   x   x   x   90mA

      1               0     0    0   0   0   x   x   58mA

      1               0     1    0   0   0   x   x   87mA

      1               1     0    0   0   0   0   1   42mA

      1               1     1    0   0   0   0   1   48mA

      Truth table shows possible profiles for active open load detection. Maximum threshold IOL is
      shown in left column if x bits are 1 (see also Figure 7). Lowest possible limit is e.g. 3.1 mA for
      DC2=DC1=DC0=0 and it is set only I0=1.

2.12 Stepping Modes

            One full revolution can consist of four full steps, eight half steps, sixteen mini steps or 32
            microsteps.

            Mode is set up in register 0 and it defines increment size of phase counter. Phase counter value
            defines address of corresponding currentprofile. Stepping modes with typical profile values can
            see in Figure 3 (e.g. also so called 'Two Phase On' shown in dashed line).

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Figure 3. Stepping Modes

          Full-Stepping Mode: DIR=0                                                             Full-Stepping Mode: DIR=1

   0            8             16                       24         Phase Counter             24          16              8                  0

                              Current Driver A                    Address of Current                        Current Driver A
                                                                       Profile Entry
       0           8              0                        8                             0              8                  0            8

                                                                                                        Current Driver B

                   Current Driver B                               Address of Current

       8           0              8                        0                             8              0                  8            0

                                                                  Profile Entry

                      STEP Signal                                                                           STEP Signal

          Half-Stepping Mode: DIR=0                                                             Half-Stepping Mode: DIR=1

0         4  8        12  16            20         24         28  Phase Counter       0         28  24      20      16        12  8           4

                      Current Driver A                                                                      Driver Current A

0         4  8        4   0             4          8          4   Address of Current 0          4   8       4       0          4     8        4

                                                                  Profile Entry

                      Current Driver B                                                                      Driver Current B

8         4  0        4   8             4          0          4   Address of Current 8          4   0       4       8          4     0        4

                                                                  Profile Entry

                      STEP Signal                                                                           STEP Signal

       Mini-Stepping Mode: DIR=0                                  Phase Counter               Mini-Stepping Mode: DIR=1

0 2 4 6 8 10 12 14 16 18 20 22 24 26 28 30                                            0 30 28 26 24 22 20 18 16 14 12 10 8 6 4 2

                             Current Driver A                                                                  Current Driver A

0 2 4 6 8 6 4 2 0 2 4 6 8 6 4 2 Adress of Current 0 2 4 6 8 6 4 2 0 2 4 6 8 6 4 2
                                                                                                            Profile Entry

                      Current Driver B                                                                      Current Driver B

8 6 4 2 0 2 4 6 8 6 4 2 0 2 4 6 Adress of Current 8 6 4 2 0 2 4 6 8 6 4 2 0 2 4 6
                                                                                                            Profile Entry

                      STEP Signal                                                                               STEP Signal

Micro Stepping Mode: DIR=0 (e.g auto decay)                                           Micro Stepping Mode: DIR=1 (e.g. auto decay)

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 Phase Counter 0 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

                      Current Driver A             Mixed Decay                        Slow Decay             Current Driver A
                                                   Mode                               Mode
                                       Slow Decay                                                   Mixed Decay
                                       Mode                                                         Mode

012 345 678 765 432 101 234 567 876 543 21                        Adress of Current   0 12 345 678 765 432 101 234 567 876 543 21
                                                                     Profile Entry
Slow Decay   Mixed Decay                                                                                            Slow Decay       Mixed Decay
Mode         Mode                                                                                                   Mode             Mode

Mixed Decay           Current Driver B             Slow Decay                         Mixed Decay           Current Driver B         Slow Decay
Mode                                               Mode                               Mode                                           Mode

876 543 210 123 456 787 654 321 012 345 67                        Adress of Current   8 76 543 210 123 456 787 654 321 012 345 67
                                                                     Profile Entry
             Slow Decay   Mixed Decay                                                                   Slow Decay
             Mode         Mode                                                                          Mode        Mixed Decay
                                                                                                                    Mode

                                                                                                                                                                                           9/37
2 Device description                                                                                                                    L9942

2.13 Decay Modes

Figure 4. Decay Modes                    SLOW                    FAST                                 MIXED
                                         DECAY                   DECAY                                DECAY
                       Load
                       Current ON                                          VS
                                                                                     on
                                                                                                  VS       VS
                                                                 on
                                                                                                      on         on

                                                      A                                  on

                                 VS               VS                                                   B
                       on
                                         on           on

                                     on

                                                                                                             Time

Internal PWM_CLK

                 Detail A: SWITCH ON AND SLOW DECAY                                         register0
       Load                                                                              DM2 DM1 DM0 MODE

       Current         fast decayON T FT TCC SLOW DECAY                                    0 0 0 slow
                                      fast decay
       Step                                                                              Fast decay is caused by OFF
                                                                                         current through internal
       Limit                                                                             diodes during cross current OFF
                                                                                         protection time.
       HS                                                                                                                 VS
                                                                                                                                   OFF
                          TB
                       TCC                                                                                                         OFF

                                                                   Time

       TFT Filter time for the purpose of switch off delay in on mode is set by FT register6
       TCC Cross current protection time is set by SR1 SR0 register0
       TB Blank time of load current comparator TB=TCC

                Detail B:                             register0

                      MIXED DECAY DM2 DM1 DM0 MODE CURVE

                                                  X0      1 T MD1
                                                  X1
                                                  X1      0 T MD2
                                                          1 T mc

       Load                                                                              Load
                                                                                         Current
          Current      TFT TCC SLOW DECAY
                  TCC                   after current                                                 TCC            SLOW DECAY

       Step                                                                                               FAST with delay

       Limit                                      undershoot                                              DECAY

       LS              FAST

                       DECAY         T m>c = T FT + 2TCC           T MDx= TMD1                            T MDx      TCC
                        Tmc                                                or T MD2

                                                          Time                                                            Time

       TFT Filter time for purpose of delay when decay mode has to change after limit under-run
       TMD When limit is reached so fast decay duration time is set by DM1 DM2 register0

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L9942                                                                  3 Electrical specifications

3 Electrical specifications

3.1 Absolute maximum ratings

Table 3. Absolute maximum ratings

Symbol                          Parameter                              Value                 Unit

VS          DC supply voltage                                          -0.3...28             V

            single pulse tmax < 400 ms                                 40                    V

VCC stabilized supply voltage, logic supply                            -0.3 to 5.5           V

VDI,VDO,   digital input / output voltage
VCLK VCSN,
VSTEP VEN                                    -0.3 to VCC + 0.3                               V

VRREF current reference resistor             -0.3 to VCC + 0.3                               V

VCP         charge pump output               -0.3 to VS + 11                                 V

VQxn (x=A;B n=1;2) output voltage            -0.3 to VS + 0.3                                V

IQxn        (x=A;B n=1;2) output current                               2.5                  A

Note: Leaving the limitation of any of these values may cause an irreversible damage of the
            integrated circuit !

3.2 ESD Protection

Table 4.    ESD Protection

                               Parameter                               Value                 Unit

All pins                                                               2 1                  kV

output pins: Qxn (x=A;B n=1;2)                                         4 2                  kV

Note: 1 HBM according to MIL 883C, Method 3015.7 or EIA/JESD22-A114-A
        2 HBM with all unzapped pins grounded

3.3 Thermal data

Table 5. Operating junction temperature

Symbol                          Parameter                              Value                 Unit

Tj        operating junction temperature                               -40 to 150            C

                                                                                             11/37
3 Electrical specifications                                                       L9942

       Table 6. Temperature warning and thermal shutdown                   Max. Unit
                                                                           150 C
       Symbol                Parameter                         Min.  Typ.
                                                                       5                C
       TjTW ON   temperature warning threshold  Tj increasing              170 C
                 junction temperature
                                                                                        C
       TjTW OFF  temperature warning threshold                 130                       K
                 junction temperature

       TjSD ON   thermal shutdown
                 thresholdjunction temperature

       TjSD OFF  thermal shutdown threshold                    150
                 junction temperature

       TjSD HYS thermal shutdown hysteresis

       Figure 5. Thermal data of package

                                                               Note:
                                                               1s 1 signal layer
                                                               2s2p 2 signal layers 2 internal planes

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L9942                                                                        3 Electrical specifications

3.4 Electrical characteristics

3.4.1 Supply

          VS = 7 to 16V, VCC = 3.0 to 5.3 V, Tj = -40 to 150 C, IREF = -200 A , unless otherwise
          specified. The voltages are referred to GND and currents are assumed positive, when the

          current flows into the pin.

Table 7. Supply

Symbol           Parameter                        Test Condition          Min. Typ. Max. Unit

          VS DC supply current in       VS = 13.5 V, EN=VCC outputs          7  20 mA
          active mode                   floating

IS                                      VS = 13.5 V, TEST, Tj = -40 C       3  10

          VS quiescent supply current EN = 0V outputs to 25C                                       A

                                        floating          Tj = 125 C        6  20

                                        VCC = 5.0 V EN=VCC,                  1  3                   mA
                                        DI=CLK=STEP=0V

ICC       VCC DC supply current in      VCC = 5.0 V TEST;
          active mode
                                        EN = 0V; CSN = Tj = -40 C
                                                                             1  3                   A
                                        VCC no clocks     to 25C

                                        outputs floating

                                        CSN=VCC no

                                        clocks outputs    Tj = 125 C        2  6                   A

ICC       VCC quescent suppy current floating

                                        VS = 13.5 V, VCC = Tj = -40 C       4  13

                                        5.0 V             to 25C

                                        TEST; EN=0V                                                 A
                                        CSN=VCC no
IS + ICC  Sum quiescent supply current  clocks outputs    Tj = 125 C        8  26
                                        floating

                                        EN = 5V, CSN=CLK=0V DO

tsetPOR 1 VCC on set up time            changes from high ohmic to logic  2                         s

                                        level LOW

Note: 1 This parameter is guaranteed by design.

                                                                                                    13/37
3 Electrical specifications                                                                                                              L9942

3.4.2     Over- and undervoltage detection

          VS = 7 to 20 V, VCC = 3.0 to 5.3 V, EN=VCC, Tj = -40 to 150 C, IREF = -200 A, unless
          otherwise specified. The voltages are referred to GND and currents are assumed positive,
          when the current flows into the pin.

Table 8. Over- and undervoltage detection .

Symbol                       Parameter                                  Test Condition  Min. Typ. Max. Unit

VSUV ON VS UV-threshold voltage         VS increasing                                               6.90                                 V
VSUV OFF VS UV-threshold voltage        VS decreasing
VSUV hyst VS UV-hysteresis              VSUV ON -VSUV OFF                               4.8                                              V
VSOV OFF VS OV-threshold voltage        VS increasing
VSOV ON VS OV-threshold voltage         VS decreasing                                         0.3                                        V
VSOV hyst VS OV-hysteresis              VSOV OFF -VSOV ON
VPOR OFF power-on-reset threshold       VCC increasing                                              25                                   V
VPOR ON power-on-reset threshold        VCC decreasing
VPOR hyst power-on-reset hysteresis     VPOR OFF -VPOR ON                               20                                               V

                                                                                              0.5                                        V

                                                                                              2.6   2.9                                  V

                                                                                        2.00  2.3                                        V

                                                                                              0.11                                       V

Figure 6. VS Monitoring                                                 Register 7
                                                                            OV
            Register 7
                UV

       1                                                                1

       0                                                                0
                                                                    VS                                                               VS

                                  VSUV OFF VSUV ON                                               VSOV ON VSOV OFF

3.4.3     Reference Current Output

          VS = 7 to 20 V, VCC = 3.0 to 5.3 V, EN=VCC, Tj = -40 to 150 C, IREF = -200 A, unless
          otherwise specified. The voltages are referred to GND and currents are assumed positive,
          when the current flows into the pin.

Table 9. Reference Current Output

Symbol       Parameter                                                  Test Condition  Min. Typ. Max. Unit

VREF reference voltage range IREF = -200 A                                             1.05 1.25 1.45                                   V

IREFshorted  reference current          register6 bit7 RERR = 1                                     -250                                 A
             threshold shorted pin REF

IREFopen     reference current          register6 bit7 RERR = 1                         -150                                             A
             threshold open pin REF

          The device works properly without the external resistor at pin REF. In this case it doesn't have
          to fullfill all specified parameters.

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L9942                                                                        3 Electrical specifications

3.4.4     Charge Pump Output

          VS = 7 to 20 V, VCC = 3.0 to 5.3 V, EN=VCC, Tj = -40 to 150 C, IREF = -200 A, unless
          otherwise specified. The voltages are referred to GND and currents are assumed positive,
          when the current flows into the pin.

Table 10. Charge Pump Output

Symbol    Parameter                   Test Condition                   Min.  Typ.    Max.  Unit

VCP charge pump output voltage    VS=7V     ICP= -100A, all            11             20    V
                                  VS=13.5V  switches off at             20             35    V
                                  VS=20V    Qxn                         30             40    V

          The ripple of voltage at CP can suppressed using a capicity of e.g.100nF.

3.4.5     Outputs: Qxn (x=A;B n=1;2)

          VS = 7 to 20 V, VCC = 3.0 to 5.3 V, EN=VCC, Tj = -40 to 150 C, IREF = -200 A, unless
          otherwise specified. The voltages are referred to GND and currents are assumed positive,
          when the current flows into the pin

Table 11. Outputs: Qxn (x=A;B n=1;2)

Symbol    Parameter               Test Condition                 Min.  Typ.          Max.  Unit
                                                                 1.6   500
                                  VS = 13.5 V, Tj = 25 C,             750           700   m
                                  IQxn = -1.0A                         550
RDSON HS  on-resistance Qxn to                                         500           1000  m
          VS                      VS = 13.5 V, Tj = 125 C,            750
                                  IQxn = -1.0 A                        550
                                                                                     750   m
                                  VS = 7.0 V, Tj = 25 C,                2
                                  IQxn = -1.0 A                                      700   m

RDSON LS  on-resistance Qxn to    VS = 13.5 V, Tj = 25 C,                           1000  m
          PGND                    IQxn = + 1.0A

                                  VS = 13.5 V, Tj = 125 C,                          750   m
                                  IQxn = + 1.0 A
              output overcurrent                                                           A
|IQxnOC | limitation to VS or     VS = 7.0 V, Tj = 25 C,
                                  IQxn = + 1.0 A
              PGND
                                  testmode exclusive of
                                  filtertime 4us (Chapter 2.10)

                                                                                           15/37
3 Electrical specifications                                                   L9942

3.4.6      Outputs: Qxn (x=A;B n=1;2)

           The comparator, which is monitoring current image of HS, is working during ON cycle of PWM
           control. If load current is higher as set value then the signal ILIMIT is generated and after filter
           time the bridge is switched off. Test mode gets access to signal ILIMIT and threshold of current
           can be measured.

Table 12.   Outputs: Qxn (x=A;B n=1;2)
            VS = 7 to 20 V, VCC = 3.0 to 5.3 V, EN=VCC, Tj = -40 to 150 C, IREF = -200 A, unless
            otherwise specified. The voltages are referred to GND and currents are assumed positive,
            when the current flows into the pin

Symbol              Parameter        Test Condition         Min.  Typ.  Max.  Unit

                                     Bits: DC2 DC1 DC0=000  60    95    130

                                     Bits: DC2 DC1 DC0=001  100   140   180

            Value of output current Bits: DC2 DC1 DC0=010   180   230   280

            to supply VS ( so called Bits: DC2 DC1 DC0=011  300   360   420
IQxnFS_HS full scale value)1
                                                                              mA

            sourcing from HS         Bits: DC2 DC1 DC0=100  485   550   615

            switch                   Bits: DC2 DC1 DC0=101  720   810   900

                                     Bits: DC2 DC1 DC0=110  1000  1150  1300

                                     Bits: DC2 DC1 DC0=111  1200  1350  1500

IQxnLIM_HS  Accuracy of micro steps                         MIN2        MAX2  mA
            current limit

Note: 1 Current profile has to pre set with I4 I3 I2 I1 I0 = 11111 and load to register 1 .
        2 MIN= 0.92 IQxnLIM 0.02 |IQxnFS_HS | , MAX= 1.08 IQxnLIM + 0.02 |IQxnFS_HS |

            Output current limit IQxnLIM is product of full scale current |IQxnFS_ | ( bits DC2 DC1 DC0)
            and value of DAC

            PhaseA/B ( bits I4 I3 I2 I1 I0) in register1.

            Values of DAC Phase A and B can read out and depends on set up done before:
            1. direction DIR , stepping mode ST1 ST0 and phase counter P4 P3 P2 P1 P0 in register 0

                   and
            2. value of corresponding current profile (for address of current profile entry see also

                   Figure 3).

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L9942                                                                                                                                                  3 Electrical specifications

Figure 7. Logic to Set Load Current Limit

                           UP/Down       PhaseCounter                 Register 0             Slew Rate StepMode

                           Count by  P4 P3 P2 P1                                 Decay Mode
                           1,2,4,8
                                                                      P0 DM2 DM1 DM0 SR1 SR0 ST1 ST0 DIR

        STEP

                                                                 000

                                                           0 12 30 1 23 01 23

                                                            A2 A1 A0

                                                            MUX MUX MUX

                                     A3 A2 A1 A0 Address Calculation

                                                           Phase A                           Phase B

                                                           A3=0       A3=1                   A3=0           A3=1

                                     Adr A[3..0] Adr neg(A[3..0])                            Adr neg(A[3..0]) Adr A[3..0]

Current-Profile Table                                                                                    5
stored in register2, ...6
                                                        9                                    Register 1
     I4 I3 I2 I1 I0                              5
     I4 I3 I2 I1 I0                                                            DAC Scale                    DAC Phase B        DAC Phase A
     I4 I3 I2 I1 I0        Profile 8
     I4 I3 I2 I1 I0                                              DI            DC2 DC1 DC0 I4 I3 I2 I1 I0 I4 I3 I2 I1 I0
     I4 I3 I2 I1 I0                              5
     I4 I3 I2 I1 I0                                                                                         5 bit DAC LIMIT B  5 bit DAC    I LIMIT A  I QA1LIM  QA1
     I4 I3 I2 I1 I0        Profile 7                                                                         Phase B            Phase A                 1000             I Qx1LIM
     I4 I3 I2 I1 I0
     I4 I3 I2 I1 I0                              5               REF  I REF    DAC           I MAX                                                     I QB1LIM  QA2
                                                                                                                                                         1000
                           Profile 6                                           Full Scale                                                                        QB1
                                                                                                                                                       IQA2LIM           I Qx2LIM
                                                 5                                                                                                       1000
                                                                                                                                                                 QB2
                           Profile 5                                                                                                                   IQB2LIM
                                                                                                                                                         1000
                                                 5

                           Profile 4

                                                 5

                           Profile 3

                                                 5

                           Profile 2

                                                 5

                           Profile 1

                                                 5

                           Profile 0

3.4.7 PWM Control

            VS = 7 to 20 V, VCC = 3.0 to 5.3 V, EN=VCC, Tj = -40 to 150 C, IREF = -200 A, unless
            otherwise specified. The voltages are referred to GND and currents are assumed positive,
            when the current flows into the pin.

Table 13. PWM Control (see Figure 4 and Figure 7)

Symbol                     Parameter                                                               Test Condition                           Min. Typ. Max. Unit

fPWM 1 Frequency of PWM cycles                                                 Bit: FRE= 1                                                             20.8      kHz
TMD1 Mixed decay switch off delay time                                        Bit: FRE= 0
                                                                               Bits: DM1 DM0= 0 1                                                      31.3      kHz
                                                                               Bits: DM1 DM0= 1 0
                                                                                                                                                       4         us

                                                                                                                                                       8         us

TFT1 Glitch filter delay time                                                  Bit: FILTER= 0                                                          1.5       us
                                                                               Bit: FILTER= 1
                                                                                                                                                       2.5       us

                                                                                                                                                                 17/37
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Table 13. PWM Control (see Figure 4 and Figure 7) (continued)

Symbol              Parameter                          Test Condition        Min.  Typ.  Max.                  Unit
                                                                                   0.5                          us
                                                   Bits: SR1 SR0= 0 0                1                          us
                                                                                     2                          us
Tcc 1   Cross current protection time Blank Bits: SR1 SR0= 0 1                       4                          us
TB 1                                                                                13                         V/us
        time of comparator                         Bits: SR1 SR0= 1 0               13                         V/us
                                                                                     6                         V/us
                                                   Bits: SR1 SR0= 1 1                6                         V/us

VSR     Slew rate (dV/dt 30%-70%) @HS              Bits: SR1 SR0= 0 0
        switches on resistive load of 10,          Bits: SR1 SR0= 0 1
        VS=13.5V                                   Bits: SR1 SR0= 1 0
                                                   Bits: SR1 SR0= 1 1

Note: 1 This parameter is guaranteed by design.
            Time base is an internal trimmed oscillator of typical 2MHz and it has an accuracy of 6% .

Figure 8. Switching on Minimum Time

               Load current            T FT  T CC                      T FT Filter time of current comparator
               at Qxn                                                  T CC Cross current protection time
                                                                       T B Blank time of current comparator
        Step limit
                                                                           e.g. T B = TCC = 1 us TFT= 1.5 us

                             T CC  TB

                                                                       Time

        Internal PWM                         TPWM
                                                decay
        clock                      on

        20 or 30 kHz

                    TINT _2MHz

        Pin PWM
        (for bridge A)

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L9942  4 Functional Description of the Logic with SPI

4 Functional Description of the Logic with SPI

4.1 Motor Stepping Clock Input( STEP)

            Rising edge of signal STEP is latched. It is synchronised by internal clock. At next start of a new
            PWM cycle the new values of output current limit are used to drive motor in next position.
            Before start new motor step this signal has to be low for at least two internal clock periods to
            reset latch.

4.2 PWM Output (PWM)

            This output reflects the current duty cycle of the internal PWM controller of bridge A. High level
            indicates on state to increase current through load and low level is in off state so load current
            decreases depending on chosen decay mode.

4.3 Serial Peripheral Interface (SPI)

            This device uses a standard 16 bit SPI to communicate with a microcontroller. The SPI can be
            driven by a microcontroller with its SPI peripheral running in following mode: CPOL = 0 and
            CPHA = 0.
            For this mode, input data is sampled by the low to high transition of the clock CLK, and output
            data is changed from the high to low transition of CLK.
            A fault condition can be detected by setting CSN to low. If CSN = 0, the DO-pin will reflect an
            internal Error Flag of the device which is a logical-or of all status bits in the Status Register
            (reg7) and in the Current Profile Register 4 (reg6). The microcontroller can poll the status of the
            device without the need of a full SPI-communication cycle.

4.4 Chip Select Not (CSN)

            The input pin is used to select the serial interface of this device. When CSN is high, the output
            pin (DO) will be in high impedance state. A low signal will activate the output driver and a serial
            communication can be started. The state when CSN is going low until the rising edge of CSN
            will be called a communication frame.

4.5 Serial Data In (DI)

            The input pin is used to transfer data serial into the device. The data applied to the DI will be
            sampled at the rising edge of the CLK signal and latched into an internal 16 bit shift register.
            The first 3 bit are interpreted as address of the data register. At the rising edge of the CSN
            signal the contents of the shift register will be transferred to the selected data register. The
            writing to the register is only enabled if exactly 16 bits are transmitted within one
            communication frame (i.e. CSN low). If more or less clock pulses are counted within one frame
            the complete frame will be ignored. This safety function is implemented to avoid an activation of
            the output stages by a wrong communication frame.

                                                19/37
4 Functional Description of the Logic with SPI                                                                                                                                                 L9942

Note: Due to this safety functionality a daisy chaining of SPI is not possible. Instead, a parallel
            operation of the SPI bus by controlling the CSN signal of the connected ICs is recommended.

4.6 Serial Data Out (DO)

            The data output driver is activated by a logical low level at the CSN input and will go from high
            impedance to a low or high level depending on the status bit 0 (fault condition). The first rising
            edge of the CLK input after a high to low transition of the CSN pin will transfer the content of the
            selected status register into the data out shift register. Each subsequent falling edge of the CLK
            will shift the next bit out.

4.7 Serial Clock (CLK)

            The CLK input is used to synchronize the input and output serial bit streams. The data input
            (DI) is sampled at the rising edge of the CLK and the data output (DO) will change with the
            falling edge of the CLK signal.

4.8 Data Register

            The device has eight data registers. The first three bits (bit0 ... bit2) at the DI-input are used to
            select one of the input registers. All bits are first shifted into an input shift register. After the
            rising edge of CSN the contents of the input shift register will be written to the selected Input
            Data Register only if a frame of exact 16 data bits are detected. The selected register will be
            transferred to DO during the current communication frame.

Figure 9. SPI and Registers

       DI

       CLK                                                                                                                                                                                 DO
                                        D

                                           D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 A0 A1 A2

       CSN                   CLK_ADR    D A0  A1 A2
        INT_2MHz
              POR    SPI-    SEL_ERROR
                   Controll  SPI2REG

                                                                   Phase Counter                  Decay Mode    Slew Rate Step Mode

                   Control Register 0                      P4      P3   P2 P1          P0 DM2 DM1 DM0 SR1 SR0 ST1 ST0                      DIR
                   Control Register 1
                                                                                                        Read Only

                                                               DAC_Scale                   DAC Phase B              DAC Phase A

                                                           DC2 DC1 DC0 BI4 BI3 BI2 BI1 BI0 AI4 AI3 AI2 AI1 AI0

                                                                   Current Profile 1          Test PWM Counter      Current Profile 0

                   Counter and Profiles Register 2 I4 I3 I2 I1 I0 T2 DT1 DT0 I4 I3 I2 I1 I0

                                                                   Current Profile 3          Test      PWM         Current Profile 2

                   Singnal and Profiles Register 3 I4              I3     I2      I1   I0     T5    T4  NPWM    I4  I3       I2        I1  I0
                                                                                                           T3

                                                                   Current Profile 5          PWM Counter           Current Profile 4

                   Counter and Profiles Register 4 I4 I3 I2 I1 I0 DT4 DT3 DT2 I4 I3 I2 I1 I0

                   Counter and Profiles Register 5 I4              Current Profile 7               PWM Counter      Current Profile 6
                                                                                       I0 DT7 DT6 DT5
                                                                   I3     I2      I1                            I4  I3       I2        I1  I0

                                                                                                  Read-Only

                   Control, Status and Profile              CLR                   PWM         RREF Openload         Current Profile 8
                                               Register 6  Status  SST  Filter Freq    ST Error Phase Phase
                                                                                                                I4  I3       I2        I1  I0
                                                                                                    B        A

                                                                                                  Read-Only

                   Status Register 7                        CLR Temperature       VS Monitor                    Overcurrent
                                                           Status TSD TW
                                                                                  OV UV HSB2 HSB1 LSB2 LSB1 HSA2 HSA1 LSA2 LSA1

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L9942                                                                5 SPI - Control and Status Registers

5 SPI - Control and Status Registers

5.1 Control Register 0

                   Phase Counter                     Decay Mode      Slew Rate Step Mode DIR

  Bit              11  10          9  8           7  6            5  4              3  2            1  0
               12
                   rw rw rw           rw rw rw rw rw rw rw rw rw
Access r w
Reset 0            0   0           0  0           0  0            0  0              0  0            0  0
Name P4
                   P3 P2 P1           P0 DM2 DM1 DM0 SR1 SR0 ST1 ST0 DIR

The meaning of the different bits is as follows:

       DIR             This bit controls direction of motor movement. DIR=1 clockwise DIR=0 counter clockwise.

ST1 ST0                This bits controls step mode of motor movement (Figure 3).
   00                  Micro-stepping
   01                  Mini-stepping
   10                  Half-stepping
   11                  Full-stepping

SR1 SR0                This bit controls slew rate of bridge switches. See also parameter Table 13

DM2 DM1 DM0            This bits controls decay mode of output current (Figure 3).
       000
       001             Slow decay
       010
       011             Mixed decay, fast decay until TMD > 4us
       100
       101             Mixed decay, fast decay until TMD > 8us
       110
                       Mixed decay, fast decay until current undershoot Tmc =TFT +TCC
       111
                       Auto decay, fast decay without delay time

                      Auto decay, fast decay until TMD > 4us      Auto decay uses mixed decay automatically
                                                                  to reduce current for next step if required (
                      Auto decay, fast decay until TMD > 8us      see Figure 3 down right).

                      Auto decay, fast decay until current
                      undershoot Tmc

P4 P3 P2 P1 P0 This bits control position of motor, e.g. 00000 step angle is 0, 01111 step angle is 180..

                                                                                                       21/37
5 SPI - Control and Status Registers                                                                         L9942

5.2 Control Register 1

             DAC Scale                       DAC Phase B                             DAC Phase A

Bit

       12 11             10           9   8                7  6         5    4   3   2                   1   0

Access r w r w r w                    r   r                r  r         r    r   r   r                   r   r

Reset 0              0   0            0   0                0  0         0    0   0   0                   0   0

Name DC2 DC1 DC0 BI4 BI3 BI2 BI1 BI0 AI4 AI3 AI2 AI1 AI0

The meaning of the different bits is as follows:

AI4 AI3 AI2 AI1 AI0      These bits control DAC of
                         bridge A.
                                                              Value depends on address and the value of
BI4 BI3 BI2 BI1 BI0      These bits control DAC of            corresponding current profile.
                         bridge B .
                                                              See also parameter Table 12.
DC2 DC1 DC0              These bits set full scale range
                         of limit, e.g. 000 for 100 mA or
                         111for e.g. 1500mA

5.3 Counter and Profiles Register 2

                     Current Profile 1                        Not used           Current Profile 0

Bit

       12            11  10           9   8                7  6         5    4   3   2                   1   0

Access r w r w r w r w r w r w r w r w r w r w r w r w r w

Reset 0              0   0            0   0                0  0         0    0   0   0                   0   0

Name I4              I3  I2           I1  I0 T2 T1 T0 I4                         I3  I2                  I1  I0

The meaning of the different bits is as follows:
   I4 I3 I2 I1 I0 These bits are loaded in register1 DAC Phase A or B if needed. See also parameter Table 12

     T2 T1 T0 These bits are used in test mode only.

5.4 Signal and Profile Register 3

                     Current Profile 3                       PWM        PWM      Current Profile 2
                                                           Counter
Bit

       12            11  10           9   8                7  6         5    4   3   2                   1   0

Access r             r   r            r   r                r  r         r    r   r   r                   r   r

       w             w   w            w   w                w  w         w    w   w   w                   w   w

Reset 0              0   0            0   0                0  0         0    0   0   0                   0   0

Name I4              I3  I2           I1  I0        D1        D0 NPW         I4  I3  I2                  I1  I0
                                                    (T5)      (T4) M(T3)

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L9942                                                                            5 SPI - Control and Status Registers

The meaning of the different bits is as follows:

I4 I3 I2 I1 I0 These bits are loaded in register1 DAC Phase A or B if needed.      See also parameter Table 12

DT1 DT0         These bits are for threshold value in counter of active time
                during signal PWM.

NPWM            This bit switches internal PWM signal of bridge A to pin PWM if
                it is set to 0, otherwise pin is in high resistance status.

(T5 T4 T3) These bits are used in test mode only.

5.5 Counter and Profile (Register 4 and Register 5)

                Current Profile 5 (7)                PWM Counter                   Current Profile 4 (6)

Bit

                12 11 10  9            8          7      6        5           4    3   2   1              0

Access r w r w r w r w r w r w r w r w r w r w r w r w r w

Reset 0         0   0     0            0          0      0        0           0    0   0   0              0

Name I4         I3  I2    I1           I0 D4(7) D3(6) D2(5) I4                     I3  I2  I1             I0

The meaning of the different bits is as follows:

I4 I3 I2 I1 I0      These bits are loadedneeded. in register1 DAC Phase A          See also parameter Table 12
                    or B if needed.

D4 D3 D2 (register4) These bits are for threshold value in counter of active time

                                 during signal PWM. LSB and next value are set in
D7 D6 D5 (register5) register3 by D0 and D1.

5.6 Control, Status and Profile Register 6

                ST                                REF
           CLR (PWM) Filter Freq ST ERR Openload                                   Current Profile 8

Bit             12 11 10  9            8          7    6    5                 4    3   2   1              0

Access r w r w r w r w                 r          r    r    r                 rw rw rw rw rw

Reset 0         0   0     0            0          0    0    0                 0    0   0   0              0

Name CLR6 SST FT FRE ST RERR OB OA I4                                              I3  I2  I1             I0

The meaning of the different bits is as follows:

I4 I3 I2 I1 I0  These bits are loaded in register1 DAC Phase A or B if             See also parameter Table 12
                needed

     OB OA      These bits indicate openload at bridges

     RERR       This bit indicates if reference current is OK (150uA
       ST       This bit indicates stall detection.

       FRE      This bit sets frequency of PWM cycle. FRE=1 frequency 20kHz, FRE=0 frequency 30kHz

                                                                                                          23/37
5 SPI - Control and Status Registers                                                                   L9942

         FT    This bit sets filter time in glitch filter. FT=0 TF =1.5us, FT=1 TF =2.5us
       SST     This bit specifies output PWM to reflect same logical level like bit ST.
       CLR6    This bit resets all bits to 0 in register 6.

5.7 Status Register7

          CLR Temperature VS Monitor                              Overcurrent

Bit

             12 11 10                 9    8      7         6  5  4              3         2  1        0

Access r w     r  r                   r    r      r         r  r  r              r         r  r        r

Reset 0        0  0                   0    0      0         0  0  0              0         0  0        0

Name CLR7 TSD TW OV UV HSB2 HSB1 LSB2 LSB1 HSA2 HSA1 LSA2 LSA1

The meaning of the different bits is as follows:

bit7 ... bit0 These bits indicate overcurrent in each lowside or highside power transistor.

       1       overcurrent failure I > 2A

       OV UV   These bits indicates failure at VS ( See also parameter Table 8)
          01   Voltage at pin VS is too low.
          10   Voltage at pin VS is too high.

       TSD TW  These bits indicates temperature failure ( See also parameter Table 6)
           01  Only for information set at temperature warning threshold.
           10  In case of thermal shutdown all bridges are switched off. It has to reset by bit CLR7.

       CLR7    This bit resets all bits to 0 in register7.

5.8 Auxiliary logic blocks

5.8.1  Fault Condition

       Logical level at pin D0 represents fault condition. It is valid from first high to low edge of signal
       CLK up to transfer of data bit D12. Fault bit is an logical OR of:

             Control and Status Register 6 bit 5 and 6 for Open Load, bit7 reference current failure
             (RERR) and
             Control and Status Register 7 bit 0 to bit 7 for Overcurrent, bit 8 and 9 failure at VS
             (UV,OV) and
             bit 10 and bit 11 during high temperature (TW,TSD)

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L9942  5 SPI - Control and Status Registers

5.8.2  SPI communication monitoring

Note:  At the rising edge of the CSN signal the contents of the shift register will be transferred to the
       selected data register. A counter monitors proper SPI communication. It counts rising edges at
       pin CLK. The writing to the register is only enabled if exactly 16 bits are transmitted within one
       communication frame (i.e. CSN low). If more or less clock pulses are counted within one frame
       the complete frame will be ignored. This safety function is implemented to avoid an activation of
       the output stages by a wrong communication frame. SPI communication can be checked by
       loading a command twice and then answer at pin DO must be same.

       Due to this safety functionality a daisy chaining of SPI is not possible. Instead, a parallel
       operation of the SPI bus by controlling the CSN signal of the connected ICs is recommended.

5.8.3  PWM monitoring for stall detection

       Control registers 4, 5, and 3 contain bits D0-D7, use for setting a stall detection threshold. The
       value in this set of bits determine the minimum time for current rise over one quadrant of motor
       driving. D7-D0 is compared with the sum of the rise times over one quadrant. When the sum is
       less than the value stored in D7-D0 the ST bit (register6 bit 8) is set to a logic "1".

       The PWM pin reflects the PWM control signal of the load current in bridge A. This is so after
       power on when the SST bit (register 6, bit11) is reset to a logic "0". If this bit is set to a logical
       "1" then status of the ST bit 8 is mirrored to pin PWM. This provides stall detection without the
       need of reading register 6 through the SPI bus.

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6 Logic with SPI - Electrical Characteristics                                                         L9942

6 Logic with SPI - Electrical Characteristics

            VS = 7 to 20 V, VCC = 3.0 to 5.3 V, EN=VCC, Tj = -40 to 150 C, IREF = -200 A, unless
            otherwise specified. The voltages are referred to GND and currents are assumed positive,
            when the current flows into the pin.

6.1 Inputs: CSN, CLK, STEP, EN and DI

Table 14. Inputs: CSN, CLK, STEP, EN and DI

Symbol                  Parameter             Test Condition                         Min.  Typ.  Max. Unit
                                                                                     1.5   2.0
Vin L    input low level                     VCC = 5 V                                    3.0        V
Vin H    input high level                    VCC = 5 V                              0.5
Vin Hyst  input hysteresis                    VCC = 5 V                              -50   -25   3.5  V
ICSN in   pull up current at input CSN        VCSN = VCC-1.5 V,                       10    25
ICLK in   pull down current at input CLK                                              10    25        V
IDI in   pull down current at input DI       VCLK = 1.5 V                            10    25
ISTEP in  pull down current at input STEP     VDI = 1.5 V                            110         -10 A
REN in    resistance at input EN to GND       VSTEP = 1.5 V                                 10
          input capacitance at input CSN,     VEN in = VCC                                       50 A
Cin (1)   CLK, DI and PWM
                                              0 V < VCC < 5.3 V                                  50 A

                                                                                                 50 A

                                                                                                 510 k

                                                                                                 15 pF

(1) Parameter guaranteed by design.

6.2 DI timing

Table 15. DI timing (see Figure 11 and Figure 13) (2)

Symbol                  Parameter             Test Condition     Min.                      Typ. Max. Unit
                                                                 250                                               ns
  tCLK    clock period                        VCC = 5 V          100                                               ns
tCLKH    clock high time                     VCC = 5 V          100                                               ns
tCLKL    clock low time                      VCC = 5 V
          CSN set up time, CSN low before                        100                                               ns
tset CSN  rising edge of CLK                  VCC = 5 V

tset CLK  CLK set up time, CLK high before    VCC = 5 V                              100              ns
tset DI  rising edge of CSN
thold DI
  tr in   DI set up time                      VCC = 5 V                              50               ns

  tf in   DI hold time                        VCC = 5 V                              50               ns

          rise time of input signal DI, CLK,  VCC = 5 V                                          25   ns
          CSN

          fall time of input signal DI, CLK, CSN VCC = 5 V                                       25   ns

(2) DI timing parameters tested in production by a passed/failed test:
     Tj=-40C/+25C: SPI communication @5MHz; Tj=+125C: SPI communication @4.25MHz

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6.3 Outputs: DO, PWM

Table 16. Outputs: DO, PWM

Symbol                       Parameter                      Test Condition           Min. Typ. Max. Unit

VDOoutL       output low level                    VCC = 5 V, ID = 2 mA                    0.2    0.4  V
VPWMoutL
                                                   VCC = 5 V, ID = -2 mA
VDOoutH                                                                             VCC - VCC -       V
                output high level                  VCSN = VCC,
                                                   0 V < VDO < VCC                   0.4   0.2
VPWMoutH
                                                   Register3bit5=1 (NPWM)
IDOoutLK tristate leakage current                  0 V < VPWM < VCC                  -10          10 A

IPWMoutLK tristate leakage current                 VCSN = VCC,                       -10          10 A
                                                   0 V < VCC < 5.3 V
Cout (1) tristate input capacitance                                                       10     15 pF

6.4 Output: DO timing

Table 17. Output: DO timing (see Figure 12 and Figure 13)

Symbol                Parameter                    Test Condition                    Min.  Typ.   Max. Unit

tr DO DO rise time                                 CL = 100 pF, Iload = -1 mA               50     100 ns
                                                                                            50     100 ns
tf DO          DO fall time                        CL = 100 pF, Iload = 1 mA                50     250 ns
                                                                                            50     250 ns
ten DO tri L   DO enable time from tristate to low CL = 100 pF, Iload = 1 mA pull-          50     250 ns

               level                               up load to VCC                           50     250 ns

tdis DO L tri  DO disable time from low level to   CL = 100 pF, Iload = 4 mA pull-          50     250 ns
               tristate                            up load to VCC

ten DO tri H   DO enable time from tristate to     CL = 100 pF, Iload = -1 mA pull-
               high level                          down load to GND

tdis DO H tri  DO disable time from high level to  CL = 100 pF, Iload = -4 mA
               tristate                            pull-down load to GND

td DO DO delay time                                VDO < 0.3 VCC, VDO > 0.7
                                                   VCC, CL = 100 pF

6.5 CSN timing

Table 18. CSN timing

Symbol                       Parameter                      Test Condition           Min. Typ. Max. Unit

tCSN_HI,min (1) CSN high time, active mode         Transfer of SPI-command to        2                 s
                                                   Input Register

                                                                                                       27/37
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6.6 STEP timing

Table 19. STEP timing

Symbol  Parameter                                                   Test Condition                    Min.  Typ.         Max. Unit
                                                                                                        2                             s
tSTEPmin (1) STEP low or high time

(1) Parameter guaranteed by design.

Figure 10. Transfer Timing Diagram

                                                                                                            t
                                                                                                             CSN_HI,min

        CSN high to low: DO enabled

CSN

                                                                                                                         time

CLK       0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15                                                                                01
DI                                                                                                                                        time
DO             DI: data will be accepted on the rising edge of CLK signal
                                             actual data                                                                 new data

        A2 A1 A0 D12D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0                                                                    A2 A1
                                                                                                                                           time
                       DO: data will change on the falling edge of CLK signal
                                         status information                                                                                time

                           D12D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0                                         fault bit

                                      fault bit           CSN low to high: actual data is                      actual data
                                                          transfered to registers
Control and Status Register                                                                                                                time
                                                               old data

Figure 11. Input Timing

CSN                    t                                          t                         t                            0.8 VCC
CLK                                                                     CLK                  set CLK                     0.2 VCC
                        set CSN
  DI                                                      t                                                              0.8 VCC
                                                           CLKH                                                          0.2 VCC

                                                 t        t                  t                                           0.8 VCC
                                                                              CL KL                                      0.2 VCC
                                                  set DI   hold DI

                                                 Valid                               Valid

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Figure 12. SPI - DO Valid Data Delay Time and Valid Time

                                t      f in                         t  r in

     CLK                                     t                                                 0.8 VCC
                                                                                               0.5 VCC
      DO                                      r DO                                             0.2 VCC
(low to high)
                                t            t                                                 0.8 VCC
      DO                                                                                       0.2 VCC
(high to low)                    d DO         f DO
                                                                                               0.8 VCC
                                                                                               0.2 VCC

Figure 13. DO Enable and Disable Time                                        tr in
                                                        t f in
                                                                                                0 .8 V C C
             CSN                                                                                  50%

                                                                                                0 .2 V C C

            DO                                                                                 50%
  p u ll-u p lo a d to V C C
                                                    te n D O tri L           t d is D O L tri
       C L = 100 pF                                 te n D O tri H
                                                                                               50%
            DO
p u ll-d o w n lo a d to G N D

       C L = 100 pF

                                                                             t d is D O H tri

                                                                                               29/37
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Figure 14. Timing of Status Bit 0 (Fault Condition)

       CSN  C S N h ig h to lo w a n d C L K s ta y s lo w : s ta tu s in fo rm a tio n o f d a ta b it 0 (fa u lt c o n d itio n ) is tra n s fe re d to D O
       CLK
        DI                                                                                                tim e
       DO
                                                                                                          tim e

                                                                                                          tim e

                             D I: d a ta is n o t a c c e p te d

                 0-
                                                                                                          tim e

                  D O : s ta tu s in fo rm a tio n o f d a ta b it 0 (fa u lt c o n d itio n ) w ill s ta y a s lo n g a s C S N is lo w

30/37
L9942       7 Appendix

7 Appendix

7.1 Stall Detection

            The L9942 contains logic blocks designed to detect a motor stall caused by excessive
            mechanical load.

            During a motor stall condition the load current rises much faster than during normal operation.
            The L9942 measures this time and compares it to a programmed value.

            This is done by summing the PWM on times for one full quadrant. For a full wave stepping this
            is just one value (step 0). For microstepping this includes 8 separate values added together,
            one for each step. This measurement is only done on phase A during the quadrants where the
            current is increasing naturally (quadrants 1 and 3 of Figure 15); e.g. stall detection is active
            during phase counter values 1 to 8 and 17 to 24 for DIR=0. During the quadrants where the
            current is decreasing fast decay recirculation interferes with accurate measurement of this time.

            If the sum of the PWM on time is less than a programmed threshold stored in D0-D7, stall is
            detected and indicated as a logic "1" in the stall (ST) bit found in register 6 bit 8 (Figure 15
            bottom). If bit 11 of register 6 is set to logical "1" then the ST bit is mirrored to the PWM pin
            providing detection externally.

            The register values DT7-DT0 store the threshold value in 16us intervals. These bits can be
            found interstitially in register 3 (D0, D1), register4 (D2, D3, D4) and register5 (D5, D6, D7).

            Care should be taken when deciding the threshold timing. Motor current slew rates are
            dependant on the driving voltage, the actual speed of the motor, the back EMF of the motor as
            well as the motor and the inductance. Be sure to set your threshold well away from what can be
            seen in normal operation at any temperature.

7.2 Load Current Control and Detection of Overcurrent (Shortages
         at Outputs)

            The L9942 controls load current in the two full bridges by using a pulls with modulation (PWM)
            regulator. The mirrored output current of active HS switch is compared with a programmed
            reference current (e.g. in figure A2 HSA1 and HSB2). Bridge is switched off if current has
            exceeded the programmed limit value.

            A second comparator of the related LS switch uses the mirrored load current to detect an
            overcurrent to ground during ON state of bridges (e.g. in Figure 16 LSA2 and LSB1). The event
            of shortage from output to supply voltage VS is detectable, but short current between outputs is
            limited through PWM controller and so an overcurrent failure will not occur.

            Load currents decrease more or less fast during OFF state of bridges depending on selected
            decay mode. Slow decay mode is realised by activating the HS switches of the bridge and
            current comparator has as new reference the overcurrent limit. A shortage to ground can be
            detected, but not between the outputs.

            Is it recommended to use the different fast decay modes too, especially in period if the load
            current has to reduce from step to step. The duration of fast decay can set by fixed time ore that
            it depends on the comparator signal utilising the second current mirror at LS switch. There can
            be monitored the undershoot of bridge current during OFF state.

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7 Appendix                                                                                                                                                                                                   L9942

       Fast decay can be seen as switching the bridge in opposite direction, if it is compared to ON
       state before. The load current control at HS switch is not used, but the comparator is still active.
       The reference value is changed to overcurrent limit and a shortage to ground or now between
       the outputs too will result in a signal. The internal filter time of at least 4 us will inhibit the signal
       in many applications. Then you can use the mode "auto decay without any delay time" (On
       Section 5.1 on page 21 mode 100). On page 34 you can find in the lower part of Figure 3 the
       phase counter values, when fast decay as only part of mixed decay is used and the shortages
       can be detected during a longer time. After this it is signalised in register 7 as overcurrent in HS
       switch (e.g. in Figure 17 HSA1).

Figure 15. Stall Detection

                                 Load Current Rising During High Speed

                                                                                                   Counter value is above threshold value.

            PWM activ detection                                                                    Stall
                                                                                                   Time
                                                                                                   Th r es h ol d                    Register 5 Register 4 Reg3
                                                                                                                      16us * bit7 bit6 bit5 bit7 bit6 bit5 bit7 bit6

                                                                                                                                        D7 D6 D5 D4 D3 D2 D1 D0

                                 Time                                                              PWM activ detection                     PWM activ detection

                                                                                                                      Stall                    Stall
                                                                                                                      Threshold                Threshold

                                                                                                                                 PWM activ                            PWM activ
                                                                                                                                 counter                              counter

                                                                                                                                                                      No
                                                                                                                                                                      Stall Signal

            0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31  Phase Counter      0 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

                                 Activ                                                             Adress of Current                    Current Driver A
                                                                                                      Profile Entry
                                 sampling and                                                                         01 2345 6787 6 543 2 10 1 2345 6 78 76 54 32 1

                                 th r es h o ld

            01 23 4 56 78 7 654 3 2101 2345 6787 6 543 2 1

            Activ                             Current Driver A
            sampling and

            threshold

                                       Current Driver B                                            Adress of Current                               Current Driver B
                                                                                                      Profile Entry
            87 65 4 32 10 1 234 5 6787 6543 2101 2 345 6 7                                                            87 6543 2101 2 345 6 78 7 6543 2 10 12 34 56 7

                                 STEP Signal

                                 Micro Stepping Mode: DIR=0                                                           Micro Stepping Mode: DIR=1

                                 Load Current Rising During Low Speed or Stall

            PWM activ detection                                                                                       Counter value is below threshold value.

                                                                                                                      PWM activ detection   PWM activ detection

                                              Time                                                                                          PWM activ                                PWM activ
                                                                                                                                                                                     counter
                                                                                                                                            counter                   Stall
                                                                                                                                                                      Threshold
                                                                                                                                 Stall

                                                                                                                                 Threshold

                                                                                                                                 Stall Signal                         Stall Signal

            0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31   Phase Counter     0 31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

                                 Activ                                                             Adress of Current                      Current Driver A
                                                                                                      Profile Entry
                                 sampling and                                                                         0 1 2 34 5 6 78 7 6 54 3 2 1 01 2 3 45 6 7 87 6 5 43 2 1

                                 threshold

            0 1 23 4 5 6 78 7 6 54 3 2 10 1 2 34 5 6 78 7 6 54 3 2 1

            Activ                                Current Driver A
            sampling and

            threshold

                                         Current Driver B                                          Adress of Current                                  Current Driver B
                                                                                                      Profile Entry
            8 7 65 4 3 2 10 1 2 34 5 6 78 7 6 54 3 2 10 1 2 34 5 6 7                                                  8 7 6 54 3 2 10 1 2 34 5 6 7 87 6 5 43 2 1 01 2 3 45 6 7

                                 STEP Signal

                                 Micro Stepping Mode: DIR=0                                                                             Micro Stepping Mode: DIR=1

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L9942                                                                                                                                                                              7 Appendix

Figure 16. Reference Generation for PWM Control (Switch On)

                       UP/Down                                                      Register 0                                      1
                                                                                                                                      Counter value changes after an signal at STEP to next one
                       Count by                                                                                                       depending on selected stepping mode described in figure 3
                       1,2,4,8                                                                                                        (e.g. during micro stepping to value 2) .

                                             PhaseCounter 1                         Decay Mode      Slew Rate StepMode DIR
                                             0 0 00
                                                                                 1 DM2 DM1 DM0 SR1 SR0 0 0                   0

STEP

                                                         0        0              0

                                                    01 23 01 23 01 23

                                                     A2 A1 A0

                                                      MUX MUX MUX

          Address Calculation A3 A2 A1 A0

                    Phase A                                    Phase B                                        PWM Control With HS Current Monitoring
                                                                                                              Overcurrent Detection At LS Switch
                    A3=0               A3=1                 A3=0                        A3=1

                    Adr A[3..0] Adr neg(A[3..0])    Adr neg(A[3..0]) Adr A[3..0]

Current-Profile Table
stored in register2, ...6

       1         1  1           11                                            9
                                                                      5
       1 1 1 10                                                                           Phase Counter 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
                                             Profile 8
       1         1  1           01                                                                                                        Current Driver A
                                                                      5
       1         1  0           10                                                      Adress of Current 0 1 2 3 4 5 6 7 8 7 6 5 4 3 2 1 0 1 2 3 4 5 6 7 8 7 6 5 4 3 2 1
                                             Profile 7                                     Profile Entry
       1         0  1           10                                                            Phase A
                                                                      5
       1         00             01                                                                                                        Current Driver B
                                             Profile 6
       0         1  1           00                                                      Adress of Current 8 7 6 5 4 3 2 1 0 1 2 3 4 5 6 7 8 7 6 5 4 3 2 1 0 1 2 3 4 5 6 7
                                                                      5                    Profile Entry
       0 0 1 10                                                                               Phase B
                                             Profile 5
       0         00             00                                                                                                           STEP Signal
                                                                      5

                                             Profile 4

                                                                      5

                                             Profile 3

                                                                      5

                                             Profile 2

                                                                      5

                                             Profile 1

                                                                      5

                                             Profile 0

                                                            5

                       Register 1                                                                                                                                     HS Current
                                                                                                                                                                       Monitoring
                    DAC Scale          DAC Phase B                   DAC Phase A                                                                                      (Load control)

DI                  000 1111000110                                                                                                                                   HS1 on

                    95 mA        100mA * 30/31 = 91.9mA        100mA * 6/31 = 18.4mA                                                LIMIT HSA1  -                               QA1
                                                                                                                                       2mA      +
                                                                                                                                                            IQA1LIM

                                                    I                                                                                                       1000

                                       5 bit DAC     LIMIT B                     5 bit DAC          ILIMIT A
                                        Phase B                                   Phase A

          I REF        DAC      I MAX                                                                                                   2mA -
REF                 Full Scale
                                                                                                                                                         +
     200 uA                                                                                                                                              -

                                                                                    -                                   QB1                              -                     IA
                                                                                   +                          LS1 on                                    +            QA2

                                                               2mA                                                                              -

                           LS Current                                            2mA -                                                                   -
                           Monitoring                       OC LSB1                                                                                     +
                           (Overcurrentl)                                                   +
                                                                                                                                    2mA
                                                                                            -

                                                                                            -                                   IB  2mA -

                                                                                        +                                           OC LSA2     +                    LS2 on

                                                                                                                                                -                     LS Current
                                                                                                                                                                      Monitoring
                           HS Current                                         -         -                     HS2on                                  -                (Overcurrent)
                           Monitoring                                                                                  QB2                          +
                           (Load control)                   LIMIT HSB2                  + IQA2LIM
                                                               2mA                           1000                                            -

                                                                                 2mA -

                                                                                                +
                                                                                                 -

                                                                                            -
                                                                                           +

                                                                                    -

                                                                                                                                                                                                 33/37
7 Appendix                                                                                                                                                                       L9942

Figure 17. Reference Generation for PWM Contro (Decay)l

                        UP/Down                                                          Register 0                                    1
                                                                                                                                          Counter value changes after an signal at STEP to next one
                        Count by                                                          Decay Mode                                      depending on selected stepping mode described in figure 1.2
                        1,2,4,8                                                                                                           (e.g. during micro stepping to value 2) .

                                              PhaseCounter 1                                                Slew Rate StepMode DIR
                                              0 0 00
                                                                                   1 DM2 DM1 DM0 SR1 SR0 0            0         0

STEP

                                                         0        0                0                                                   Auto Decay

                                                     01 23 01 23 01 23                                                                                    Mixed Decay
                                                                                                                                                          Fast and Slow
                                                      A2 A1 A0                                                                                            Decay

                                                       MUX MUX MUX

          Address Calculation A3 A2 A1 A0                                                                                Slow Decay

                     Phase A                                   Phase B

                     A3=0               A3=1                A3=0                         A3=1

                  Adr A[3..0] Adr neg(A[3..0])       Adr neg(A[3..0]) Adr A[3..0]

Current-Profile Table
stored in register2, ...6

       1    1        1           11                                             9
                                                                         5
       1 1 1 10                                                                            Phase Counter 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
                                              Profile 8
       1    1        1           01                                                                                                           Current Driver A
                                                                         5
       1    1        0           10                                                      Adress of Current 0 1 2 3 4 5 6 7 8 7 6 5 4 3 2 1 0 1 2 3 4 5 6 7 8 7 6 5 4 3 2 1
                                              Profile 7                                     Profile Entry
       1    0        1           10                                                            Phase A
                                                                         5
       1          0  0           01                                                                                                           Current Driver B
                                              Profile 6
       0    1        1           00                                                      Adress of Current 8 7 6 5 4 3 2 1 0 1 2 3 4 5 6 7 8 7 6 5 4 3 2 1 0 1 2 3 4 5 6 7
                                                                         5                  Profile Entry
       0 0 1 10                                                                                Phase B
                                              Profile 5
       0          0  0           00                                                                                                             STEP Signal
                                                                         5

                                              Profile 4

                                                                         5

                                              Profile 3

                                                                         5

                                              Profile 2

                                                                         5

                                              Profile 1

                                                                         5

                                              Profile 0

                                                            5

                        Register 1                                                                                                                        HS Current
                                                                                                                                                          Monitoring
                     DAC Scale          DAC Phase B                  DAC Phase A                                                                          (Overcurrent)

DI                   000 1 11100 01 10                                                                                                                           HS1 on

                     95 mA        95mA * 30/31 = 91.9mA        100mA * 6/31 = 18.4mA                                                   OC HSA1  -                           QA1

                                                                                                                                                +

                                                     I                                                ILIMIT A                         2mA

                                        5 bit DAC     LIMIT B                      5 bit DAC
                                         Phase B                                    Phase A
                                                                                                                                       2mA -
           I REF        DAC      I MAX
REF                  Full Scale                                                                                                                        +
                                                                                                                                                       -
     200 uA
                                                                                                                                                          Slow
                                 HS Current                    OC HSB1                        -                 HS1 on                          -         Decay            IA
                                 Monitoring                                                                                QB1                  +
                                 (Overcurrent)                                           +            IQB1

                                                               2mA                                    1000                                  -

                                                                                   2mA -                                               OC HSB1  -         HS2 on
                                                                                                                                                                      QA2
                                                                                                   +                                            +
                                                                                                   -
                                                                                                                                       2mA
                                                                                                  -
                                                                                                  +             Fast               IB  2mA -

                                                                                                                Decay                                  +
                                                                                                                                                       -
                                                                                                                                                          HS Current
                                                                                      -                                                                   Monitoring
                                                                                                                                                          (Overcurrent)
                           LS Current                                                -                                   QB2                        -
                           Monitoring                                               +                           LS2on                               +
                           (Load Control)
                                                               2mA                                                                          -

                                                                   2mA -

                                                                                     +
                                                                                      -

                                                            LIMIT LSB2                        -

                                                                                         +

                                                                                      -

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L9942                                                        8 Package information

8 Package information

In order to meet environmental requirements, ST offers these devices in ECOPACK packages.
These packages have a Lead-free second level interconnect. The category of second Level
Interconnect is marked on the package and on the inner box label, in compliance with JEDEC
Standard JESD97. The maximum ratings related to soldering conditions are also marked on
the inner box label. ECOPACK is an ST trademark.

ECOPACK specifications are available at: www.st.com.

Figure 18. PowerSSO-24 Mechanical Data & Package Dimensions

           mm                inch

DIM.                                           OUTLINE AND
                                           MECHANICAL DATA
      MIN. TYP. MAX. MIN. TYP. MAX.
                                             PowerSSO-24
A 2.15          2.47 0.085          0.097    (Exposed Pad)

A2 2.15         2.40 0.085          0.094

a1    0         0.075               0.003

b 0.33          0.51 0.013          0.02

c 0.23          0.32 0.009          0.012

D 10.10         10.50 0.398         0.413

E     7.4       7.6 0.291           0.299

e          0.8               0.031

e3         8.8               0.346

G               0.1                 0.004

G1              0.06                0.002

H 10.1          10.5 0.398          0.413

k          5                5

h               0.4                 0.016

L 0.55          0.85 0.021          0.033

N               10                 10

X     4.1       4.7 0.161           0.185

Y     6.5       7.1 0.256           0.279

                                                             35/37
9 Revision history                                      L9942

9 Revision history

           Date    Revision                    Changes
       7-Nov-2005
                   1         Initial release.

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L9942

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                                                                                                                                                    37/37
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