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KS8695PX_11

器件型号:KS8695PX_11
器件类别:热门应用    无线/射频/通信   
厂商名称:Microchip
厂商官网:https://www.microchip.com
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器件描述

SPECIALTY TELECOM CIRCUIT, PBGA289

专业电信电路, PBGA289

参数
KS8695PX_11功能数量 1
KS8695PX_11端子数量 289
KS8695PX_11最大工作温度 70 Cel
KS8695PX_11最小工作温度 0.0 Cel
KS8695PX_11额定供电电压 1.8 V
KS8695PX_11加工封装描述 19 X 19 MM, LEAD FREE, PLASTIC, MO-151, BGA-289
KS8695PX_11无铅 Yes
KS8695PX_11欧盟RoHS规范 Yes
KS8695PX_11状态 ACTIVE
KS8695PX_11包装形状 SQUARE
KS8695PX_11包装尺寸 GRID ARRAY
KS8695PX_11表面贴装 Yes
KS8695PX_11端子形式 BALL
KS8695PX_11端子间距 1 mm
KS8695PX_11端子涂层 TIN SILVER COPPER
KS8695PX_11端子位置 BOTTOM
KS8695PX_11包装材料 PLASTIC/EPOXY
KS8695PX_11温度等级 COMMERCIAL
KS8695PX_11通信类型 TELECOM CIRCUIT

文档预览

KS8695PX_11器件文档内容

                                                                                            KS8695PX

                                                                                   Integrated Multi-Port PCI Gateway Solution
                                                                                                      Rev. 1.3

General Description                                                    XceleRouterTM technology to accelerate packet process-
                                                                          ing.
The CENTAUR KS8695PX, Multi-Port PCI Gateway Solution,
delivers a new level of networking integration, performance,            Proven wire-speed switching technology that includes
and overall BOM cost savings, enabling original equipment                 802.1Q tag-based VLAN and quality of service (QoS)
manufacturers (OEMs) to provide customers with feature-                   support.
rich, low-cost solutions for the residential gateway and small
office environment.                                                    Five patented mixed-signal, low-powered Fast Ethernet
                                                                          transceivers with corresponding media access control
Integration of a PCI arbiter supporting one external mas-               (MAC) units.
   ter.
                                                                        Advanced memory interface with programmable
    Allows incorporation of a variety of productivity en-                8/16/32-bit data and 22-bit address bus with up to 64MB
   hancing system interfaces, including the expanding                     of total memory space for Flash, ROM, SRAM, SDRAM,
   802.11 a/g/b wireless LAN.                                             and external peripherals.

High-performance ARMTM CPU (ARM9) with 8KB
   I-cache, 8KB D-cache, and a memory management unit
   (MMU) for Linux and WinCE support.

Functional Diagram

                                                          CENTAUR KS8695PX

                                           Advanced Memory Controller

                             External I/O    FLASH/ROM/                SDRAM
                              Controller         SRAM                  Controller

                                               Controller                                       ARM9TM

                                             High Speed AMBA Bus                                MMU

                                                                                           8KB       8KB

                                                                                           I-Cache D-Cache

                                           XceleRouterTM             APB           Advanced Peripheral Bus (APB)
                                                                    Bridge
                                                                                                          Interrupt
                                                                    Switch                               Controller
                                                                   Registers
                                                                                                         16 GPIOs
                 1 External   PCI                         High-Performance
                PCI Master   Host                           Non-Blocking
                             Bridge                         5-Port Switch

                                     10/100  10/100       10/100       10/100      10/100        UART
                                      MAC     MAC          MAC          MAC         MAC
                                                                                                  Timer/
                                     TX/FX   TX/FX        TX/RX        TX/RX       TX/RX        Watchdog
                                      PHY     PHY          PHY          PHY         PHY

XceleRouter is a trademark of Micrel, Inc. AMD is a registered trademark of Advanced Micro Devices, Inc. ARM is a trademark of Advanced RISC Machines Ltd.
Intel is a registered trademark of Intel Corporation. WinCE is a registered trademark of Microsoft Corporation.

        Micrel, Inc. 2180 Fortune Drive San Jose, CA 95131 USA tel + 1 (408) 944-0800 fax + 1 (408) 474-1000 http://www.micrel.com

September 2005                                                  1                                                    M9999-091605
KS8695PX                                                                                                                                 Micrel

Features                                                          Memory and External I/O Interfaces
                                                                      8/16/32-bit wide shared data path for Flash, ROM,
The CENTAUR KS8695PX featuring XceleRouter technology                  SRAM, SDRAM, and external I/O
is a single-chip, multi-port PCI "gateway-on-a-chip" with all         Total memory space up to 64MB
the key components integrated for a high-performance and             Intel/AMD-type Flash support
low-cost broadband gateway
                                                                   Peripheral Support
ARM9 High-Performance CPU Core                                     8/16/32-bit external I/O interface supporting PCMCIA
    ARM9 core at 166MHz                                               or generic CPU/DSP host I/F
    8KB I-cache and 8KB D-cache                                     Sixteen general purpose input/output (GPIO)
    Memory management unit (MMU) for Linux and                      Two 32-bit timer counters (one watchdog)
      WinCE                                                          Interrupt controller
    32-bit ARM and 16-bit thumb instruction sets for
      smaller memory footprints                                    System Design
                                                                      Up to 166MHz CPU and 125MHz bus speed
33MHz 32-Bit PCI Interface                                          289 PBGA package (19mm x 19mm) saving board
    Version PCI 2.1                                                   real estate
    Supports bus mastership or guest-mode                            Two power supplies: 1.8V core and Ethernet RX
    Supports normal and memory-mapped I/O                             supply, 3.3V I/O and Ethernet TX supply
    Support for miniPCI and cardbus peripherals                      Built-in LED controls

Integrated Ethernet Transceivers and Switch Engine               Debugging
    Five 10/100 Ethernet transceivers and five MACs (1P             ARM9 JTAG debug interface
      for WAN interface, 4P for LAN switching)                        UART for console port or modem back-up
    100BASE-FX mode option on the WAN port
      and one LAN port                                             Power Management
    Automatic MDI/MDI-X crossover on all ports                      CPU and system clock speed step-down options
    Wire-speed, non-blocking switch                                  Low-power Ethernet transceivers
    802.1Q tag-based VLAN (16 VLANs, full range VID)                Per port power-down and Ethernet transmit disable
    Port-based VLAN
    QoS/CoS packet prioritization support: per port,             Reference Hardware and Software Evaluation Kit
     802.1p, and DiffServ-based                                       Hardware evaluation board (passes class B EMI)
    64KB on-chip frame buffer SRAM                                  Board support package including firmware source
    VLAN ID and 802.1P tag/untag option per port                      codes, Linux kernel, and software stacks
    802.1D Spanning Tree Protocol support                            Complete hardware and software reference designs
    Programmable rate-limiting per port: 0Mbps to                     available
      100Mbps, ingress and egress, rate options for high
     and low priority                                             Applications
    Extensive MIB counter management support
    IGMP snooping for multicast packet filtering                  Multi-port wireless VoIP gateway
    Dedicated 1K entry look-up engine                            Wireless mesh network node
    Port mirroring/monitoring/sniffing                            RG + combo 802.11 a/b/g/n access point
    Broadcast and multicast storm protection with %               Multimedia gateway
     control global and per port basis                            Digital audio access point
    Full- and half-duplex flow control                            Network storage element
                                                                   Multi-port broadband gateway
XceleRouter Technology                                           Multi-port firewall and VPN appliances
    TCP/UDP/IP packet header checksum generation to               Combination wireless and wireline gateway
      offload CPU tasks                                           Fiber-to-the-home managed CPE
    IPv4 packet filtering on checksum errors
    Automatic error packet discard
    DMA engine with burst-mode support for efficient
     WAN/LAN data transfers
    FIFOs for back-to-back packet transfers

Ordering Information

Industrial   Part Number             Temperature                  Package
     --     Standard Pb (lead)-Free      Range                 289-Pin PBGA
            KS8695PX KSZ8695PX
                                     0C to +70C

M9999-091605                                                   2             September 2005
KS8695PX                                                                         Micrel

Revision History

Revision Date      Summary of Changes

1.0       05/13/03 Created.

1.1       07/06/04 Copied to Micrel format and updated System Clock.

1.2       1/19/05  Insert recommended reset circuit.

1.3       9/13/05  Added Pb-Free specification. Edits to Pin Description Table.

September 2005                                        3                          M9999-091605
KS8695PX         Micrel

Contents

  System Level Applications ...............................................................................................................................................................5
  Pin Description . ................................................................................................................................................................................6
  Pin Configuration ............................................................................................................................................................................14
  Functional Description....................................................................................................................................................................15

         Introduction ...............................................................................................................................................................................15
         CPU Features ...........................................................................................................................................................................15
         PCI to AHB Bridge Features .....................................................................................................................................................15
         Switch Engine ...........................................................................................................................................................................15
         Advanced Memory Controller Features ....................................................................................................................................16
         Direct Memory Access (DMA) Engines.....................................................................................................................................16
         Protocol Engine and XceleRouterTM Technology .....................................................................................................................16
         Network Interface......................................................................................................................................................................16
         Peripherals ................................................................................................................................................................................ 16
         Other Features..........................................................................................................................................................................16
  Signal Description ...........................................................................................................................................................................17
         System Level Hardware Interfaces ...........................................................................................................................................17
         Configuration Pins.....................................................................................................................................................................17
         Reset.........................................................................................................................................................................................17
         System Clock ............................................................................................................................................................................18
         Memory Interface ......................................................................................................................................................................19
         Signal Descriptions by Group ...................................................................................................................................................21
  Address Map and Register Description ........................................................................................................................................31
         Memory Map .............................................................................................................................................................................31
         Memory Map Example ..............................................................................................................................................................31
         Register Description..................................................................................................................................................................31
  Absolute Maximum Ratings ...........................................................................................................................................................32
  Operating Ratings ...........................................................................................................................................................................32
  Electrical Characteristics................................................................................................................................................................32
  Timing Diagrams .............................................................................................................................................................................34
  Package Information .......................................................................................................................................................................38

M9999-091605  4  September 2005
KS8695PX                                                                      Micrel

System Level Applications

                              HomePlug     PCMCIA

Cable                         Flash/ROM/      SDRAM
  DSL                             SRAM     8/16/32 Bit
  Fiber
Satellite       Memory + External I/O
Wireless
                    WAN I/F          KS8695PX           33MHz  802.11a/g/b/n
Console                       Integrated Multi-Port       PCI
  Port          10/100 TX/FX
                 Auto MDI-X              PCI
                                Gateway Solution

                               4-Port LAN
                              10/100 TX/FX

                               Auto MDI-X

                              Figure 1. KS8695PX PCI Gateway System Options

September 2005                                       5                        M9999-091605
KS8695PX                                                                                          Micrel

Pin Description

Signal List Alphabetized by Name

Pin Number Pin Name                 Type(1)  Pin Function
                                             Address Bit.
U4                       ADDR0      O        Address Bit.
                                             Address Bit.
T4                       ADDR1      O        Address Bit.
                                             Address Bit.
R3                       ADDR10     O        Address Bit.
                                             Address Bit.
P1                       ADDR11     O        Address Bit.
                                             Address Bit.
P2                       ADDR12     O        Address Bit.
                                             Address Bit.
N1                       ADDR13     O        Address Bit.
                                             Address Bit
N2                       ADDR14     O        Address Bit/Bank Address Bit 0 for SDRAM Interface.
                                             Address Bit/Bank Address Bit 1 for SDRAM Interface.
N3                       ADDR15     O        Address Bit.
                                             Address Bit.
N4                       ADDR16     O        Address Bit.
                                             Address Bit.
M1                       ADDR17     O        Address Bit.
                                             Address Bit.
M2                       ADDR18     O        Address Bit.
                                             Analog Signal Ground.
M3                       ADDR19     O        Analog Signal Ground.
                                             Analog Signal Ground.
U3                       ADDR2      O        Analog Signal Ground.
                                             Analog Signal Ground.
P3            ADDR20/BA0            O        PCI Commands and Byte Enable 0. Active Low.
                                             PCI Commands and Byte Enable 1. Active Low.
P4                       ADDR2/BA1  O        PCI Commands and Byte Enable 2. Active Low.
                                             PCI Commands and Byte Enable 3. Active Low.
T3                       ADDR3      O        Cardbus Clock Run Request Signal. Active Low.
                                             External Data Bit.
U2                       ADDR4      O        External Data Bit.
                                             External Data Bit.
U1                       ADDR5      O        External Data Bit.

T1                       ADDR6      O

T2                       ADDR7      O

R1                       ADDR8      O

R2                       ADDR9      O

E3                       AGND       Gnd

H7                       AGND       Gnd

J7                       AGND       Gnd

K7                       AGND       Gnd

L7                       AGND       Gnd

D14                      CBEN0      I/O

A11                      CBEN1      I/O

B9                       CBEN2      I/O

A6                       CBEN3      I/O

B10                      CLKRUNN    I/O

U15                      DATA0      I/O

T15                      DATA1      I/O

U12                      DATA10     I/O

T12                      DATA11     I/O

Note:
1. Gnd = Ground.

   O = Output.
   I/O = Bidirectional.

M9999-091605                                 6                                                    September 2005
KS8695PX                                                                                                                         Micrel

Pin Number      Pin Name  Type(1)                        Pin Function
     R12         DATA12     I/O                          External Data Bit.
     P12         DATA13     I/O                          External Data Bit.
     U11         DATA14     I/O                          External Data Bit.
      T11        DATA15     I/O                          External Data Bit.
     R11         DATA16     I/O                          External Data Bit.
     P11         DATA17     I/O                          External Data Bit.
     U10         DATA18     I/O                          External Data Bit.
     T10         DATA19     I/O                          External Data Bit.
     U14          DATA2     I/O                          External Data Bit.
     R10         DATA20     I/O                          External Data Bit.
     P10         DATA21     I/O                          External Data Bit.
      U9         DATA22     I/O                          External Data Bit.
      T9         DATA23     I/O                          External Data Bit.
      R9         DATA24     I/O                          External Data Bit.
      P9         DATA25     I/O                          External Data Bit.
      U8         DATA26     I/O                          External Data Bit.
      T8         DATA27     I/O                          External Data Bit.
      R8         DATA28     I/O                          External Data Bit.
      P8         DATA29     I/O                          External Data Bit.
     T14          DATA3     I/O                          External Data Bit.
      R7         DATA30     I/O                          External Data Bit.
      P7         DATA31     I/O                          External Data Bit.
     R14          DATA4     I/O                          External Data Bit.
     P14          DATA5     I/O                          External Data Bit.
     U13          DATA6     I/O                          External Data Bit.
     T13          DATA7     I/O                          External Data Bit.
     R13          DATA8     I/O                          External Data Bit.
     P13          DATA9     I/O                          External Data Bit.
     C11        DEVSELN     I/O                          PCI Device Select Signal. Active Low.
     R16          ECSN0      O                           External I/O Device Chip Select. Active Low.
     T16          ECSN1      O                           External I/O Device Chip Select. Active Low.
     U16          ECSN2      O                           External I/O Device Chip Select. Active Low.
     T17         EROEN/     O/I                          ROM/SRAM/FLASH and External I/O Output Enable. Active Low. WRSTO
                WRSTPLS                                  Polarity Select. WRSTPLS = 0, WRSTO = Active High; WRSTPLS = 1, Active
                             O                           Low.
M17             ERWEN0/                                  External I/O and ROM/SRAM/FLASH Write Byte Enable. Active Low.
                             O
                TESTACK                                  External I/O and ROM/SRAM/FLASH Write Byte Enable. Active Low.
                             O
N17             ERWEN1/                                  External I/O and ROM/SRAM/FLASH Write Byte Enable. Active Low.

                TESTREQB

P17             ERWEN2/

                TESTREQA

Note:
1. O = Output.

   I/O = Bidirectional.
   O/I = Output in normal mode; input pin during reset.

September 2005                                           7  M9999-091605
KS8695PX                                                                                                             Micrel

Pin Number      Pin Name         Type(1)  Pin Function
     R17         ERWEN3/            O     External I/O and ROM/SRAM/FLASH Write Byte Enable. Active Low.
              TICTESTENN
     P16         EWAITN              I    External Wait. Active Low.
     D10         FRAMEN            I/O    PCI Bus Frame Signal. Active Low.
      A1                           Gnd    Signal Ground.
      G7            GND            Gnd    Signal Ground.
      G8            GND            Gnd    Signal Ground.
      G9            GND            Gnd    Signal Ground.
     G10            GND            Gnd    Signal Ground.
     G11            GND            Gnd    Signal Ground.
      H8            GND            Gnd    Signal Ground.
      H9            GND            Gnd    Signal Ground.
     H10            GND            Gnd    Signal Ground.
     H11            GND            Gnd    Signal Ground.
      J8            GND            Gnd    Signal Ground.
      J9            GND            Gnd    Signal Ground.
      J10           GND            Gnd    Signal Ground.
      J11           GND            Gnd    Signal Ground.
      K8            GND            Gnd    Signal Ground.
      K9            GND            Gnd    Signal Ground.
     K10            GND            Gnd    Signal Ground.
     K11            GND            Gnd    Signal Ground.
      L8            GND            Gnd    Signal Ground.
      L9            GND            Gnd    Signal Ground.
     L10            GND            Gnd    Signal Ground.
      L11           GND            Gnd    Signal Ground.
      C4            GND             O     PCI Bus Grant 1. Active Low. Output for Host Bridge Mode and Guest Bridge
                  GNT1N                   Mode.
                                          No Connect
C3                       NC      --       No Connect
                                          General Purpose I/O Pin. External Interrupt Request Pin.
C2                       NC      --       General Purpose I/O Pin. External Interrupt Request Pin.
                                          General Purpose I/O Pin.
G17           GPIO0/EINT0        I/O      General Purpose I/O Pin.
                                          General Purpose I/O Pin.
G16           GPIO1/EINT1        I/O      General Purpose I/O Pin.
                                          General Purpose I/O Pin.
K17                      GPIO10  I/O

K16                      GPIO11  I/O

K15                      GPIO12  I/O

K14                      GPIO13  I/O

L17                      GPIO14  I/O

Note:
1. Gnd = Ground.

   I = Input.
   O = Output.
   I/O = Bidirectional.

M9999-091605                              8  September 2005
KS8695PX                                                                                                                        Micrel

Pin Number     Pin Name  Type(1)  Pin Function
     L16        GPIO15     I/O    General Purpose I/O Pin.
     H17    GPIO2/EINT2    I/O    General Purpose I/O Pin. External Interrupt Request Pin.
     H16    GPIO3/EINT3    I/O    General Purpose I/O Pin. External Interrupt Request Pin.
     H15    GPIO4/TOUT0    I/O    General Purpose I/O Pin. Timer 0 Output Pin.
     H14    GPIO5/TOUT1    I/O    General Purpose I/O Pin. Timer 1 Output Pin.
      J17        GPIO6     I/O    General Purpose I/O Pin.
      J16        GPIO7     I/O    General Purpose I/O Pin.
      J15        GPIO8     I/O    General Purpose I/O Pin.
      J14        GPIO9     I/O    General Purpose I/O Pin.
      D7         IDSEL       I    Initialization Device Select. Active High.
      A9         IRDYN     I/O    PCI Initiator Ready Signal. Active Low.
      F1                     I    Set PHY Transmit Output Current. Connect to Ground with 3.01k 1% Resistor.
     B17          ISET      O     LAN Port 1 LED Programmable Indicator 0. Active Low.
     B16        L1LED0      O     LAN Port 1 LED Programmable Indicator 1. Active Low.
     C17        L1LED1      O     LAN Port 2 LED Programmable Indicator 0. Active Low.
     C16        L2LED0      O     LAN Port 2 LED Programmable Indicator 1. Active Low.
     D17        L2LED1      O     LAN Port 3 LED Programmable Indicator 0. Active Low.
     D16        L3LED0      O     LAN Port 3 LED Programmable Indicator 1. Active Low.
     E17        L3LED1      O     LAN Port 4 LED Programmable Indicator 0. Active Low.
     E16        L4LED0      O     LAN Port 4 LED Programmable Indicator 1. Active Low.
      H4        L4LED1       I    LAN Port 1 PHY Receive Signal (differential).
      J4      LANRXM1        I    LAN Port 2 PHY Receive Signal (differential).
      K4      LANRXM2        I    LAN Port 3 PHY Receive Signal (differential).
      L4      LANRXM3        I    LAN Port 4 PHY Receive Signal (differential).
      H3      LANRXM4        I    LAN Port 1 PHY Receive Signal + (differential).
      J3       LANRXP1       I    LAN Port 2 PHY Receive Signal + (differential).
      K3       LANRXP2       I    LAN Port 3 PHY Receive Signal + (differential).
      L3       LANRXP3       I    LAN Port 4 PHY Receive Signal + (differential).
      H2       LANRXP4      O     LAN Port 1 PHY Transmit Signal (differential).
      J2       LANTXM1      O     LAN Port 2 PHY Transmit Signal (differential).
      K2       LANTXM2      O     LAN Port 3 PHY Transmit Signal (differential).
      L2       LANTXM3      O     LAN Port 4 PHY Transmit Signal (differential).
      H1       LANTXM4      O     LAN Port 1 PHY Transmit Signal + (differential).
      J1       LANTXP1      O     LAN Port 2 PHY Transmit Signal + (differential).
      K1       LANTXP2      O     LAN Port 3 PHY Transmit Signal + (differential).
      L1       LANTXP3      O     LAN Port 4 PHY Transmit Signal + (differential).
      E4       LANTXP4       I    PCI 66 MHz Enable.
      D2        M66EN       O     MiniPCI Active Signal. Active Low.
     A16      MPCIACTN     I/O    PCI Address and Data 0.

                  PAD0

Note:
1. I = Input.

   O = Output.
   I/O = Bidirectional.

September 2005                    9  M9999-091605
KS8695PX                                                                                                                                  Micrel

Pin Number               Pin Name  Type(1)  Pin Function
                                     I/O    PCI Address and Data 1.
A15                      PAD1        I/O    PCI Address and Data 10.
                                     I/O    PCI Address and Data 11.
B13                      PAD10       I/O    PCI Address and Data 12.
                                     I/O    PCI Address and Data 13.
D13                      PAD11       I/O    PCI Address and Data 14.
                                     I/O    PCI Address and Data 15.
A12                      PAD12       I/O    PCI Address and Data 16.
                                     I/O    PCI Address and Data 17.
C12                      PAD13       I/O    PCI Address and Data 18.
                                     I/O    PCI Address and Data 19.
B12                      PAD14       I/O    PCI Address and Data 2.
                                     I/O    PCI Address and Data 20.
D12                      PAD15       I/O    PCI Address and Data 21.
                                     I/O    PCI Address and Data 22.
C9                       PAD16       I/O    PCI Address and Data 23.
                                     I/O    PCI Address and Data 24.
A8                       PAD17       I/O    PCI Address and Data 25.
                                     I/O    PCI Address and Data 26.
D9                       PAD18       I/O    PCI Address and Data 27.
                                     I/O    PCI Address and Data 28.
B8                       PAD19       I/O    PCI Address and Data 29.
                                     I/O    PCI Address and Data 3.
C15                      PAD2        I/O    PCI Address and Data 30.
                                     I/O    PCI Address and Data 31.
D8                       PAD20       I/O    PCI Address and Data 4.
                                     I/O    PCI Address and Data 5.
A7                       PAD21       I/O    PCI Address and Data 6.
                                     I/O    PCI Address and Data 7.
C7                       PAD22       I/O    PCI Address and Data 8.
                                     I/O    PCI Address and Data 9.
B7                       PAD23       I/O    PCI Parity.
                                       I    PCI Bridge Mode Select. `1' = Host Bridge Mode. `0' = Guest Bridge Mode.
C6                       PAD24         I    PCI Bus Clock.
                                      O     PCI Clock Output 0.
B6                       PAD25        O     PCI Clock Output 1.
                                      --    No Connect
D6                       PAD26        --    No Connect
                                     I/O    PCI Parity Error Signal. Active Low.
A5                       PAD27         I    PCI Reset. Active Low.

C5                       PAD28

B5                       PAD29

B15                      PAD3

D5                       PAD30

A4                       PAD31

D15                      PAD4

A14                      PAD5

C14                      PAD6

B14                      PAD7

A13                      PAD8

C13                      PAD9

C8                       PAR

D3                       PBMS

D4                       PCLK

A2                       PCLKOUT0

B1                       PCLKOUT1

C1                       NC

D1                       NC

B11                      PERRN

A3                       PRSTN

Notes:
1. I = Input.

   O = Output.
   I/O = Bidirectional.

M9999-091605                                10  September 2005
KS8695PX                                                                                                                                Micrel

Pin Number      Pin Name   Type(1)                       Pin Function
       P15       RCSN0        O                          ROM/SRAM/FLASH Chip Select. Active Low.
       R15       RCSN1        O                          ROM/SRAM/FLASH Chip Select. Active Low.
        B4       REQ1N         I                         PCI Bus Request 1. Active Low. Input for Host Bridge Mode and Guest Bridge
                                                         Mode.
B3              NC         --                            No Connect
                                                         No Connect
B2              NC         --                            KS8695PX Chip Reset. Active Low.
                                                         SDRAM Column Address Strobe. Active Low.
A17             RESETN     I                             SDRAM Chip Select. Active Low Chip Select Pins for SDRAM.
                                                         SDRAM Chip Select. Active Low Chip Select Pins for SDRAM.
T5              SDCASN     O                             SDRAM Clock In.
                                                         System/SDRAM Clock Out.
P5              SDCSN0     O                             SDRAM Data Input/Output Mask.
                                                         SDRAM Data Input/Output Mask.
R4              SDCSN1     O                             SDRAM Data Input/Output Mask.
                                                         SDRAM Data Input/Output Mask.
T7              SDICLK     I                             SDRAM Row Address Strobe. Active Low.
                                                         SDRAM Write Enable. Active Low.
U7              SDOCLK     O                             PCI System Error Signal. Active Low.
                                                         PCI Stop Signal. Active Low.
U6              SDQM0      O                             JTAG Test Clock.
                                                         JTAG Test Data In.
T6              SDQM1      O                             JTAG Test Data Out.
                                                         PHY Test Pin (factory reserved test signal).
R6              SDQM2      O                             PHY Test Pin (factory reserved test signal).
                                                         Chip Test Enable (factory reserved test signal). Must be connected to GND for
P6              SDQM3      O                             normal operation
                                                         JTAG Test Mode Select
R5              SDRASN     O                             PCI Target Ready Signal. Active Low.
                                                         JTAG Test Reset. Active Low.
U5              SDWEN      O                             UART Data Set Ready. Active Low. BIST Enable (factory reserved test signal).

A10             SERRN      O                             UART Data Carrier Detect. Scan Enable (factory reserved test signal).

D11             STOPN      I/O                           UART Data Set Ready. Active Low.
                                                         UART Data Terminal Ready. Active Low. Debug Enable (factory reserved test .
G14             TCK        I                             signal)
                                                         UART Ring Indicator/Chip Test Reset (factory reserved test signal).
F14             TDI        I                             UART Request to Send/CPU Clock Select.

F15             TDO        O

M4              TEST1      I

F4              TEST2      I

F17             TESTEN     I

G15             TMS        I

C10             TRDYN      I/O

F16             TRSTN      I

M14             UCTSN/     I

                BISTEN

L15             UDCDN/     I

                SCANEN

M16             UDSRN      I

N15             UDTRN/     O/I

                DBGENN

L14         URIN/TSTRST    I

M15             URTSN/     O/I

                CPUCLKSEL

Note:
1. I = Input.

   O = Output.
   I/O = Bidirectional.
   O/I = Output in normal mode; input pin during reset.

September 2005                                           11  M9999-091605
KS8695PX                                                                              Micrel
                                                                        September 2005
Pin Number Pin Name           Type(1)  Pin Function
                                  I
N16                   URXD       O     UART Receive Data.
                                 P
N14                   UTXD       P     UART Transmit Data.
                                 P
E7                    VDD1.8     P     1.8V Digital Core VDD.
                                 P     1.8V Digital Core VDD.
E8                    VDD1.8     P     1.8V Digital Core VDD.
                                 P     1.8V Digital Core VDD.
E9                    VDD1.8     P     1.8V Digital Core VDD.
                                 P     1.8V Digital Core VDD.
E10                   VDD1.8     P     1.8V Digital Core VDD.
                                 P     1.8V Digital Core VDD.
F7                    VDD1.8     P     1.8V Digital Core VDD.
                                 P     1.8V Digital Core VDD.
F8                    VDD1.8     P     1.8V Digital Core VDD.
                                 P     1.8V Digital Core VDD.
F9                    VDD1.8     P     1.8V Digital Core VDD.
                                 P     1.8V Digital Core VDD.
F10                   VDD1.8     P     1.8V Digital Core VDD.
                                 P     1.8V Digital Core VDD.
M7                    VDD1.8     P     1.8V Digital Core VDD.
                                 P     1.8V Digital Core VDD.
M8                    VDD1.8     P     1.8V Digital Core VDD.
                                 P     1.8V Digital Core VDD.
M9                    VDD1.8     P     3.3V Digital I/O Circuitry VDD.
                                 P     3.3V Digital I/O Circuitry VDD.
H12                   VDD1.8     P     3.3V Digital I/O Circuitry VDD.
                                 P     3.3V Digital I/O Circuitry VDD.
H13                   VDD1.8     P     3.3V Digital I/O Circuitry VDD.
                                 P     3.3V Digital I/O Circuitry VDD.
J12                   VDD1.8     P     3.3V Digital I/O Circuitry VDD.
                                 P     3.3V Digital I/O Circuitry VDD.
J13                   VDD1.8     P     3.3V Digital I/O Circuitry VDD.
                                 P     3.3V Digital I/O Circuitry VDD.
K12                   VDD1.8     P     3.3V Digital I/O Circuitry VDD.
                                 P     3.3V Digital I/O Circuitry VDD.
K13                   VDD1.8     P     3.3V Digital I/O Circuitry VDD.
                                 P     3.3V Digital I/O Circuitry VDD.
N7                    VDD1.8     P     3.3V digital I/O Circuitry VDD.
                                       3.3V Digital I/O Circuitry VDD.
N8                    VDD1.8           3.3V Digital I/O Circuitry VDD.
                                       3.3V Digital I/O Circuitry VDD.
N9                    VDD1.8

E11                   VDD3.3

E12                   VDD3.3

E13                   VDD3.3

F11                   VDD3.3

F12                   VDD3.3

F13                   VDD3.3

G12                   VDD3.3

G13                   VDD3.3

L12                   VDD3.3

L13                   VDD3.3

M10                   VDD3.3

M11                   VDD3.3

M12                   VDD3.3

M13                   VDD3.3

N10                   VDD3.3

N11                   VDD3.3

N12                   VDD3.3

N13                   VDD3.3

Notes:
1. P = Power supply.

    I = Input.
    O = Output.

M9999-091605                           12
KS8695PX                                                                                                        Micrel

Pin Number Pin Name      Type(1)                          Pin Function

E5              VDDA1.8  P                                1.8V Analog VDD.

E6              VDDA1.8  P                                1.8V Analog VDD.

F5              VDDA1.8  P                                1.8V Analog VDD.

F6              VDDA1.8  P                                1.8V Analog VDD.

G5              VDDA1.8  P                                1.8V Analog VDD.

G6              VDDA1.8  P                                1.8V Analog VDD.

H5              VDDA1.8  P                                1.8V Analog VDD.

H6              VDDA1.8  P                                1.8V Analog VDD.

J5              VDDA1.8  P                                1.8V Analog VDD.

J6              VDDA1.8  P                                1.8V Analog VDD.

K5              VDDA3.3  P                                3.3V Analog VDD.

K6              VDDA3.3  P                                3.3V Analog VDD.

L5              VDDA3.3  P                                3.3V Analog VDD.

L6              VDDA3.3  P                                3.3V Analog VDD.

M5              VDDA3.3  P                                3.3V Analog VDD.

M6              VDDA3.3  P                                3.3V Analog VDD.

N5              VDDA3.3  P                                3.3V Analog VDD.

N6              VDDA3.3  P                                3.3V Analog VDD.

F2              WANFXSD  I                                WAN Fiber Signal Detect.

G4              WANRXM   I                                WAN PHY Receive Signal (differential).

G3              WANRXP   I                                WAN PHY Receive Signal + (differential).

G2              WANTXM   O                                WAN PHY Transmit Signal (differential).

G1              WANTXP   O                                WAN PHY Transmit Signal + (differential).

E15             WLED0/   O/I                              WAN LED Programmable Indicator 0. Bank 0 Size Bit 0.

                B0SIZE0

E14             WLED1/   O/I                              WAN LED Programmable Indicator 1. Bank 0 Size Bit 1.

                B0SIZE1

U17             WRSTO    O                                Watchdog Timer Reset Output.

                                                          When EROEN/WRSTPLS = 0, Active High.

                                                          When EROEN/WRSTPLS = 1, Active Low.

E1              XCLK1    I                                External Clock In.

E2              XCLK2    I                                External Clock In (negative polarity).

Notes:
1. P = Power supply.

    I = Input.
    O = Output.
    O/I = Output in normal mode; input pin during reset.

September 2005                                                          13                                      M9999-091605
KS8695PX                                                                                                                                            Micrel

Pin Configuration

              1    2      3        4        5       6      7 8 9 10 11 12 13 14 15 16 17

A GND            PCLKOUT0 PRSTN    PAD31 PAD27 CBEN3 PAD21 PAD17 IRDYN SERRN CBEN1 PAD12 PAD8 PAD5 PAD1                             PAD0 RESETN

B PCLKOUT1 REQ3N          REQ2N    REQ1N PAD29 PAD25 PAD23 PAD19 CBEN2 CLKRUNN PERRN PAD14 PAD10 PAD7 PAD3                          L1LED1 L1LED0

C PCLKOUT2 GNT3N          GNT2N    GNT1N PAD28      PAD24 PAD22 PAR   PAD16 TRDYN DEVSELN PAD13 PAD9 PAD6 PAD2                      L2LED1 L2LED0

D PCLKOUT3 MPCIACTN PMBS           PCLK     PAD30   PAD26 IDSEL PAD20 PAD18 FRAMEN STOPN PAD15 PAD11 CBEN0 PAD4                     L3LED1 L3LED0

E XCLK1          XCLK2    AGND     M66EN    VPLL1.8 VDDA1.8 VDD1.8 VDD1.8 VDD1.8 VDD1.8 VDD3.3   VDD3.3  VDD3.3  WLED1   WLED0/     L4LED1 L4LED0
F ISET                                                                                                                   B0SIZE
                                                                                                                                    TRSTN TESTEN
                 WANFXSD  LAN      TEST2    VDDA1.8 VDDA1.8 VDD1.8 VDD1.8 VDD1.8 VDD1.8 VDD3.3 VDD3.3 VDD3.3 TDI         TDO
                          FXSD1                                                                                                     GPIO1/ GPIO0/
                                                                                                                                    EINT1 EINT0
G WANTXP         WANTXM WANRXP     WANRXM VDDA1.8 VDDA1.8 GND  GND    GND  GND           GND     VDD3.3 VDD3.3 TCK       TMS        GPIO3/ GPIO2/
                                                                      GND  GND           GND                                        EINT3 EINT2
H LANTXP1        LANTXM1 LANRXP1 LANRXM1 VDDA1.8 VDDA1.8 AGND  GND                               VDD1.8  VDD1.8  GPIO5/  GPIO4/
                                                                                                                 TOUT1   TOUT0

J LANTXP2        LANTXM2 LANRXP2 LANRXM2 VDDA1.8 VDDA1.8 AGND  GND    GND  GND           GND     VDD1.8 VDD1.8 GPIO9 GPIO8          GPIO7 GPIO6

K LANTXP3        LANTXM3 LANRXP3 LANRXM3 VDDA3.3 VDDA3.3 AGND  GND    GND  GND           GND     VDD1.8 VDD1.8 GPIO13 GPIO12        GPIO11 GPIO10
                                                                                         GND
L LANTXP4        LANTXM4 LANRXP4 LANRXM4 VDDA3.3 VDDA3.3 AGND  GND    GND  GND           VDD3.3  VDD3.3  VDD3.3  URIN/ UDCDN/       GPIO15 GPIO14
                                                                                                                 TSTRST SCANEN

M ADDR17         ADDR18   ADDR19 TEST1      VDDA3.3 VDDA3.3 VDD1.8 VDD1.8 VDD1.8 VDD3.3          VDD3.3  VDD3.3  UCTSN/  URTSN/     UDSRN  ERWEN0
                                                                                                                 BISTEN  CPUCLKSEL

N ADDR13         ADDR14 ADDR15 ADDR16 VDDA3.3 VDDA3.3 VDD1.8 VDD1.8 VDD1.8 VDD3.3 VDD3.3 VDD3.3 VDD3.3 UTXD UDTRN                   URXD ERWEN1
P ADDR11                                                                                                                            EWAITN ERWEN2
                 ADDR12   ADDR20/  ADDR21/  SDCSN0  SDQM3  DATA31 DATA29 DATA25 DATA21 DATA17 DATA13 DATA9 DATA5 RCSN0
                          BA0      BA1

R ADDR8          ADDR9    ADDR10 SDCSN1 SDRASN SDQM2 DATA30 DATA28 DATA24 DATA20 DATA16 DATA12 DATA8 DATA4 RSCN1                    ECSN0 ERWEN3
T ADDR6          ADDR7
                          ADDR3    ADDR1 SDCASN SDQM1 SDICLK DATA27 DATA23 DATA19 DATA15 DATA11 DATA7 DATA3 DATA1                   ECSN1  EROEN/
                                                                                                                                           WRSTPLS

U ADDR5          ADDR4    ADDR2    ADDR0 SDWEN SDQM0 SDOCLK DATA26 DATA22 DATA18 DATA14 DATA10 DATA6 DATA2 DATA0                    ECSN2 WRSTO

              1    2      3        4        5       6      7 8 9 10 11 12 13 14 15 16 17

                 PCI Signals                        LED Drivers                          VDD3.3                                     VDDA3.3
                 UART Signals                       Memory Interface                     VDDA1.8                                    AGND
                 JTAG Signals                       GPIO                                 VDD1.8
                 Miscellaneous                      Analog                               GND

                                   Figure 2. KS8695PX Pin Mapping (Top View)

M9999-091605                                                          14                                                                   September 2005
KS8695PX                                                                                   Micrel

Functional Description

Introduction

Micrel's KS8695PX, a member of the CENTAUR line of integrated processors, is a high-performance router-on-a-chip solu-
tion for Ethernet and 802.11 a/g/b based embedded systems. Designed for use in communication's routers, it integrates a
PCI to AHB bridge solution for interfacing with 32-bit PCI, miniPCI, and cardbus devices. The KS8695PX combines a proven
third generation 5-port managed switch, an ARM9 RISC processor with MMU, and five physical layer transceivers (PHYs)
including their corresponding MAC units with Micrel's XceleRouter technology.

The KS8695PX is built around the 16/32-bit ARM9 RISC processor, which is a scalable, high-performance, microprocessor
developed for highly integrated system-on-a-chip applications. It also offers a configurable 8KB I-cache and 8KB D-cache
that reduces memory access latency for high-performance applications. The simple, elegant, and fully static design of the
KS8695PX is especially suitable for cost-effective, power-sensitive applications.

The KS8695PX contains five 10/100 PHYs: four are for the local area network (LAN) and one is for the wide area network
(WAN). Connected to the PHYs are five corresponding MAC units with an integrated Layer 2 managed switch. The combining
of the switch and the analog PHYs make the KS8695PX an extremely prudent solution for SOHO router applications, saving
both board space and BOM costs. The Layer 2 switch contains a 16Kx32 SRAM on-chip memory for frame buffering. The
embedded frame buffer memory is designed with a 1.4Gbps on-chip memory bus. This allows the KS8695PX to perform full
non-blocking frame switching and/or routing on the fly for many applications

For the media interface, the KS8695PX supports 10BASE-T and 100BASE-TX, as specified by the IEEE 802.3 standard,
and 100 BASE-FX on the WAN port and on one LAN port

The KS8695PX supports two modes of operation in the PCI bus environment: host bridge mode and guest bridge mode. In the
host bridge mode, the ARM9 processor acts as the host of the entire system. It configures other PCI devices and coordinates
their transactions, including initiating transactions between the PCI devices and AHB bus subsystem. An on-chip PCI arbiter
is included to determine the PCI bus ownership among PCI master devices. In host bridge mode, all I/O registers, including
those for the embedded switch, are configured by the ARM9 processor through the on-chip AMBA bus interface.

In guest bridge mode, all of the I/O registers are programmed by either the external host CPU on the PCI bus or the local
ARM9 host processor through the AMBA bus. The KS8695PX functions as a slave on the PCI bus with the on-chip PCI arbiter
disabled. The KS8695PXX can be configured by either the ARM9 CPU or the PCI host CPU. In both cases, the KS8695PX
memory subsystem is accessible from either the PCI host or the ARM9 CPU. Communications between the external host
CPU and the ARM9 is accomplished through message passing or through shared memory.

CPU Features

166MHz ARM9 RISC processor core
On-chip AMBA bus 2.0 interfaces
16-bit thumb programming to relax memory requirement
8KB I-cache and 8KB D-cache
Little-endian mode supported
Configurable memory management unit
Supports reduced CPU and system clock speed for power savings

PCI to AHB Bridge Features

Support 33MHz, 32-bit data PCI bus
Integrated PCI bridge support for interfacing with 32-bit miniPCI or cardbus devices
Independent AHB and PCI clock speed
Supports 125MHz AHB speed
Supports PCI revision 2.1 protocols
Supports AHB bus 2.0 interfaces
Supports both regular and memory-mapped I/O on the PCI interface
Integrated PCI arbiter with power-on option to enable or disable
Support Round Robin arbitration with three external PCI devices and one internal device
Supports AHB burst transfers up to 16 data words
Configurable PCI registers by host CPU ARM9
Supports bus mastership from PCI to AHB or AHB to PCI bus

Switch Engine

5-Port 10/100 integrated switch with one WAN and four LAN physical layer transceivers
16Kx32 on-chip SRAM for frame buffering
1.4Gbps on-chip memory bandwidth for wire-speed frame switching
10Mbps and 100Mbps modes of operation for both full and half duplex

September 2005  15                                                                         M9999-091605
KS8695PX                                                                      Micrel

Switch Engine (continued)

Supports 802.1Q tag-based VLAN and port-based VLAN
Supports 8.2,1p-based priority, DiffServ priority, and post-based priority
Integrated address look-up engine, supports 1K absolute MAC addresses
Automatic address learning, address aging, and address migration
Broadcast storm protection
Full-duplex IEEE 802.3x flow control
Half-duplex back pressure flow control
Supports IGMP snooping
Spanning Tree Protocol support

Advanced Memory Controller Features

Supports glueless connection to two banks of ROM/SRAM/FLASH memory with programmable 8/16/32 bit data bus
   and programmable access timing

Supports glueless connection to two SDRAM banks with programmable 8/16/32-bit data bus and programmable
   RAS/CAS latency

Supports three external I/O banks with programmable 8/16/32-bit data bus and programmable access timing
Programmable system clock speed for power management
Automatic address line mapping for 8/16/32-bit accesses on Flash, ROM, SRAM, and SDRAM interfaces

Direct Memory Access (DMA) Engines

Independent MAC DMA engine with programmable burst mode for WAN port
Independent MAC DMA engine with programmable burst mode for LAN ports
Supports little-endian byte ordering for memory buffers and descriptors
Contains large independent receive and transmit FIFOs (3KB receive/3KB transmit) for back-to-back packet receive,

   and guaranteed no under-run packet transmit
Data alignment logic and scatter gather capability

Protocol Engine/XceleRouter Technology

Supports IPv4 IP header/TCP/UDP packet checksum generation for host CPU offloading
Supports IPv4 packet filtering based on checksum errors

Network Interface

Features five MAC units and five PHY units
Supports 10BASE-T and 100BASE-TX on all LAN ports and one WAN port. Also supports 100BASE-FX on the WAN

   port and on one LAN port
Supports automatic CRC generation and checking
Supports automatic error packet discard
Supports IEEE 802.3 auto-negotiation algorithm of full-duplex and half-duplex operation for 10Mbps and 100Mbps
Supports full-/half-duplex operation on PHY interfaces
Fully compliant with IEEE 802.3 Ethernet standards
IEEE 802.3 full-duplex flow control and half-duplex backpressure collision flow control
Supports MDI/MDI-X auto-crossover

Peripherals

Twenty-eight interrupt sources, including four external interrupt sources
Normal or fast interrupt mode (IRQ, FIQ) supported
Prioritized interrupt handling
Sixteen programmable general purpose I/O. Pins individually configurable to input, output, or I/O mode for dedicated

   signals.
Two programmable 32-bit timers with watchdog timer capability
High-speed UART interface up to 115kbps

Other Features

Integrated PLL to generate CPU and system clocks
JTAG development interface for ICE connection
19mm x 19mm 289-pin PBGA
1.8V CMOS for core and 3.3V for I/O

M9999-091605                                        16                        September 2005
KS8695PX                                                                                                     Micrel

System Level Hardware Interfaces                      KS8695PX

                              Clock and Reset                                     UART
                                              JTAG
                                                                                  GPIO
                                  WAN Ethernet
                                               PHY                                PCI
                                                                                  Advanced
                                   LAN Ethernet                                   Memory
                                               PHY                                Interface

                      PHY LED                                                     Power and
                         Drivers                                                  Ground

                  Factory Test

                                        Figure 3. System Level Interfaces

At the system level the KS8695PX features the following interfaces:

Clock interface for crystal or external oscillator
JTAG development interface
One WAN Ethernet physical interface
Four LAN Ethernet physical interfaces
PHY LED drivers
One high-speed UART interface
Sixteen GPIO pins
33MHz, 32-bit PCI interface supporting one external master
Advanced memory interface

    Programmable synchronous bus rate
    Programmable asynchronous interface timing
    Independently programmable data bus width for static and synchronous memory
    Glueless connection to SDRAM
    Glueless connection to flash memory or ROM
Factory test
Power and ground

Configuration Pins

The following pins are sampled as input during reset

Configuration                     Pin Name                Pin #             Setting
Bank0 Flash Data Width            B0SIZE[1:0]             E14, E15
                                                                            `00'= reserved
WRSTO Polarity                    EROEN/WRSTPLS           U17               `01' = byte wide
CPU Clock Select                                                            `10' = half word wide (16 bits)
PCI Bridge Mode                   URTSN/CPUCLKSEL         M15               `11' = word wide (32 bits)
CPUCLKSEL
Debug Enable                      PBMS                    D3                `0' = active high
                                                                            `1' = active low
                                  URTSN/CPUCLKSEL         M15
                                                                            `0' = normal mode (PLL)
                                  UDTRN/DBGENN            N15               '1' = bypass internal PLL

                                                                            `0' = guest bridge mode
                                                                            `1' = host bridge mode

                                                                            `0' = normal operation
                                                                            `1' = factory reserved

                                                                            `0' = factory reserved

                                               Table 1. Configuration Pins

September 2005                                        17                                                     M9999-091605
KS8695PX                                                                                                                              Micrel

Following pins have second function as factory test of chip

Configuration            Pin Name                                           Pin #               Setting
Chip Test Enable         TESTEN                                             F17
                                                                                                `0' = normal operation
                                                                                                `1' = factory reserved. Used for
                                                                                                factory test of chip and affects all
                                                                                                signals listed in this table.

                         ERWEN0/TESTACK                                     M17

                         ERWEN1/TESTREQB                                    N17

                         ERWEN2/TESTREQA                                    P17

                         ERWEN3/TICTESTTENN                                 R17

                         UCTSN/BISTEN                                       M14

                         UDCDN/SCANEN                                       L15

                         URIN/TSTRST                                        L14

                         TEST1                                              M4

                         TEST2                                              F4

                                              Table 2. Configuration Pins

Reset

The KS8695PX has a single reset input that can be driven by a system reset circuit or a simple power on reset circuit. The
KS8695PX also features a reset output (WRSTO) that can be used to reset other devices in the system. WRSTO can be
configured as either an active high reset or an active low reset through a strap-in option on pin U17, as shown in Table 1. The
KS8695PX also has a built in watchdog timer. When the watchdog timer is programmed and the timer setting expires, the
KS8695PX resets itself and also asserts WRSTO to reset the other devices in the system. Figure 4 shows a typical system
using the KS8695PX WRSTO as the system reset.

Reset Circuit Diagram

                  Power On Reset Circuit            KS8695PX
                             VCC
                                                                                   U17 System Reset
                                                                   WRSTO                             To System

                                                                                              VCC

              Manual

          push button R                   D1                                                 R  Set WRSTO to
             switch                                                                             Active Low
                                                                     EROEN/ T17
                                              A17                  WRSTPLS                                      To Memory
                                                       RESETN

                      C

                                          Figure 4. Example of a Reset Circuit

                                                                     VCC

                                                D1                 R                CPU/FPGA
                         KS8695PX                                  10k           RST_OUT_n

                                      RST

                                                    C                   D2

                                                    10F

                                Figure 5. Recommended circuit for Interfacing with CPU/FPGA Reset

At power-on-reset, R, C,and D1 provide the necessary ramp rise time to reset the Micrel device. The reset out from CPU/
FPGA provides warm reset after power up

M9999-091605                                                   18                                    September 2005
KS8695PX                                                                             Micrel

System Clock

The clock to the KS8695PX is supplied by either a 25MHz 50ppm crystal or by an oscillator. If an oscillator is used, it must
be connected to the XCLK1 input (pin E1) on the KS8695PX. If a crystal is used, it must be connected with a circuit similar
to the one shown below. The 25MHz input clock is used by an internal PLL to generate the programmable SDOCLK. SDO-
CLK is the system clock and can be programmed from 25MHz to 125MHz using the system clock and bus control register
at offset 0x0004. The CPUCLKSEL strap-in option on pin M15 needs to be pulled low for normal operation. SDICLK is used
to register the data read from the SDRAM back into the KS8695PX. The system designer must ensure that SDRAM timing
is met when routing SDOCLK back to SDICLK.

                                  KS8695PX

                                                                      T7
                                                       SDICLK

                       M15  URTSN/                      SDOCLK  U7
                1k          CPUCLKSEL
                                               XCLK2                     To System
                                        XCLK1          E2           25MHz to 125MHz

                            E1

                                  25MHz
                                    Xtal

                            22pF               22pF

                            Figure 6. Typical Clock Circuit

September 2005                                 19                                    M9999-091605
KS8695PX                                                                                                                            Micrel

Memory Interface

The KS8695PX has a glueless interface for SDRAM and                 KS8695PX
static memory, i.e. ROM, SRAM, and Flash. It supports up
to two banks of static memory (Figure 7), up to two banks of                                  Half Word Wide
SDRAM (Figure 8), and three banks of external I/O (Figure
9). The total address space for the KS8695PX is 64MB.               SDICLK                                                 SDRAM
This includes SDRAM, static memory, external I/O, and the                                                                 16M x 16
KS8695PX's own 64KB of register space.
                                                                    SDOCLK                    CLK

                                                                    SDCKE                     CKE

                                                                    DATA[15..0]           16

The memory interface for the SDRAM and static memory has                                      DQ[15..0]
a special automatic address mapping feature. This allows the
designer to connect address bit 0 on the memory to ADDR[0]          ADDR[12..0]           13
on the KS8695PX and address bit 1 on the memory to ADDR[1]
on the memory, regardless of whether the designer is trying                                   A[12..0]
to achieve word, half word, or byte addressing.
                                                                    ADDR[21..20]          2
                                                                                                                BA[1..0]

The KS8695PX memory controller performs the address                 SDCSN0                    CS#
mapping internally. This permits the designer to use the            SDRASN                    RAS#
maximum amount of address bits, instead of losing one               SDCASN                    CAS#
or two bits because of address mapping. For external I/O,            SDQM0                    LDQM
however, the designer still needs to take care of the address        SDQM1                    UDQM
mapping (see Figure 9).                                              SDWEN                    WE#

KS8695PX                                          Byte Wide         KS8695PX
                                               Static Memory                      SDICLK

                ADDR0                          A0                                                   Word Wide
                ADDR1                          A1
                                                                                                       SDRAM
                                           20  A[21:2]                                                 4M x 32
          ADDR[21:2]
                                               D[7:0]               SDOCLK                    CLK
                                            8
            DATA[7:0]                          CE                   SDCKE                     CKE
                                               OE
               RCSN0                           WE                   DATA[31..0]           32
               EROEN
             ERWEN0                                                                           DQ[31..0]

                                                                    ADDR[11..0]           12

                                                                                              A[11..0]

                                                                    ADDR[21..20]          2
                                                                                                                BA[1..0]

KS8695PX                                        Half Word Wide      SDCSN0                    CS#
                                                 Static Memory
            ADDR0                                                   SDRASN                    RAS#
            ADDR1                              A0
                                               A1                   SDCASN                    CAS#
      ADDR[21:2]
                          20                   A[21:2]              SDQM[3..0]            4   DQM[3..0]
      DATA[15:0]          16
                                               D[15:0]              SDWEN                     WE#
            RCSN0  VDD
           EROEN                               CE
         ERWEN0                                OE
                                               WE
                                               BYTE

                                                                    Figure 8. SDRAM Interface Examples

Figure 7. Static Memory Interface Examples

M9999-091605                                                    20                                 September 2005
KS8695PX                                                                    Micrel

                KS8695P                                        Byte Wide
                                                              External I/O
                                                       22
                      ADDR[21:0]                           A[21:0]
                                                           D[7:0]
                                                        8  CE
                        DATA[7:0]                          OE
                                                           WE
                           ECSN0
                           EROEN
                        ERWEN0

                KS8695PX           NC                      Half Word Wide
                                        21                    External I/O
                           ADDR0        16
                                                           A[20:0]
                     ADDR[21:1]                            D[15:0]
                      DATA[15:0]                           CE
                                                           OE
                           ECSN0                           WE
                           EROEN
                        ERWEN0

                KS8695PX           NC                          Word Wide
                                   NC                         External I/O
                           ADDR0
                            ADDR1       20                 A[19:0]
                      ADDR[21:2]                           D[31:0]
                                        32                 CE
                      DATA[31:0]                           OE
                                                           WE
                           ECSN0
                           EROEN
                        ERWEN0

                                                    Figure 9. External I/O Interface Examples

KS8695PX outputs ERWEN[3:0] as write strobes to byte wide, half-word wide, and word-wide memory port. The following
figures show the most commonly implemented examples

September 2005                     21                                       M9999-091605
KS8695PX                                                                       Micrel

              KS8695PX                      Byte Wide
                                        D[7:0]
              DATA[7:0]                 WE

              ERWEN0

              ERWEN1                NC

              ERWEN2                NC

              ERWEN3                NC

              KS8695PX                    Half Word Wide
                    DATA[15:0]          D[15:0]
                                        WE
              ERWEN0

              ERWEN1                NC

              ERWEN2                NC

              ERWEN3                NC

              KS8695PX                        Word Wide
                    DATA[31:0]          D[31:0]
                                        WE
              ERWEN0

              ERWEN1                NC

              ERWEN2                NC

              ERWEN3                NC

              KS8695PX                                   LSB Half Word Wide
                    DATA[31:0]
                                        DATA[15:0]
                                                            D[15:0]

              ERWEN0                    WE

              ERWEN1            NC

              ERWEN2

              ERWEN3            NC

                                                           MSB Half Word Wide
                                        DATA[31:16]

                                                              D[31:16]

                                                              WE

M9999-091605  Figure 10 ERWEN[3:0] Interface Examples                          September 2005
                                          22
KS8695PX                                                                                                           Micrel

Signal Descriptions by Group

Clock and Reset Pins

Pin           Name    I/O Type(1)  Description

E1            XCLK1/  I            External Clock In. This signal is used as the source clock for the transmit clock of the

          CPUCLK                   internal MAC and PHY. The clock frequency is 25MHz 50ppm. The XCLK1

                                   signal is also used as the reference clock signal for the internal PLL to generate the

                                   125MHz internal system clock.

E2            XCLK2   I            External Clock In. Used with XCLK1 pin when another polarity of crystal is needed.

                                   This is unused for a normal clock input.

M15       URTSN/      O/I          Normal Mode: UART request to send. Active low output.
                                   During reset: CPU clock select. Select CPU clock source. CPUCLKSEL=0 (normal
          CPUCLKSEL                mode), the internal PLL clock output is used as the CPU clock source.
                                   CPUCLKSEL=1 (factory reserved test signal).

A17       RESETN      I            KS8695PX chip reset. Active low input asserted for at least 256 system clock (40ns)

                                   cycles to reset the KS8695PX. When in the reset state, all the output pins are

                                   tri-stated and all open drain signals are floating.

U17       WRSTO       O            Watchdog timer reset output. This signal is asserted for at least 200ms if

                                   RESETN is asserted or when the internal watchdog timer expires.

T17       EROEN/      O/I          Normal Mode: ROM/SRAM/FLASH and External I/O output enable. Active low. When

          WRSTPLS                  asserted, this signal controls the output enable port of the specified device.

                                   During reset: Watchdog timer reset polarity setting. WRSTPLS=0, Active high;

                                   WRSTPLS=1, Active low. No default.

JTAG Interface Pins

Pin           Name    I/O Type(1)  Description
                            I      JTAG test clock.
G14           TCK           I      JTAG test mode select.
                            I      JTAG test data in.
G15           TMS           O      JTAG test data out.
                            I      JTAG test reset. Active low.
F14           TDI

F15           TDO

F16           TRSTN

WAN Ethernet Physical Interface Pins

Pin           Name    I/O Type(1) Description

G1        WANTXP      O            WAN PHY transmit signal + (differential).

G2        WANTXM      O            WAN PHY transmit signal (differential).

G3        WANRXP      I            WAN PHY receive signal + (differential).

G4        WANRXM      I            WAN PHY receive signal (differential).

G5        WANFXSD     I            WAN fiber signal detect. Signal detect input when the WAN port is operated in

                                   100BASE-FX 100Mb fiber mode. See Application Note 10.

Note:
1. I = Input.

    O = Output.
    O/I = Output in normal mode; input pin during reset.

M9999-091605                                              23                                        September 2005
KS8695PX                                                                                                         Micrel

LAN Ethernet Physical Interface Pins

Pin       Name      I/O Type(1) Description

H1        LANTXP1   I            LAN Port[4:1] PHY transmit signal + (differential).

J1        LANTXP2

K1        LANTXP3

L1        LANTXP4

H2        LANTXM1   I            LAN Port[4:1] PHY transmit signal (differential).

J2        LANTXM2

K2        LANTXM3

L2        LANTXM4

H3        LANRXP1   O            LAN Port[4:1] PHY receive signal + (differential).

J3        LANRXP2

K3        LANRXP3

L3        LANRXP4

H4        LANRXM1   O            LAN Port[4:1] PHY receive signal (differential).

J4        LANRXM2

K4        LANRXM3

L4        LANRXM4

F1        ISET      I            Set PHY transmit output current. Connect to ground through a 3.01k 1% resistor.

F3        LANFXSD1  I            LAN fiber signal detect. Signal detect input when the LAN1 port is operated in

                                 100BASE-FX 100Mb fiber mode. See Application Note 107.

PHY LED Drivers

Pin       Name      I/O Type(1)  Description
                         O/I
E15       WLED0/                 Normal Mode: WAN LED indicator 0. Programmable via WAN misc. Control register
                         O/I     bits [2:0].
          B0SIZE0                `000' = Speed; `001' = Link; `010' = Full/half duplex; `011' = Collision;
                          O      `100' = TX/RX activity; `101' = Full-duplex collision; `110' = Link/Activity.
E14       WLED1/          O
                                 During reset: Bank 0 Data Access Size. Bank 0 is used for the boot program.
          B0SIZE1                B0SIZE[1:0] are used to specify the size of the bank 0 data bus width as follows:
                                 `01' = one byte, `10' = half-word, `11' = one word, and `00' = reserved.
B17       L1LED0
                                 Normal Mode: WAN LED indicator 1. Programmable via WAN Misc. Control register
C17       L2LED0                 bits [6:4].
                                 `000' = Speed; `001'= Link; `010' = Full/half duplex; `011' = Collision;
D17       L3LED0                 `100' = TX/RX activity; `101' = Full-duplex collision; `110' = Link/Activity.

E17       L4LED0                 During reset: Bank 0 data access size. Bank 0 is used for the boot program.
                                 B0SIZE[1:0] are used to specify the size of the bank 0 data bus width as follows:
B16       L1LED1                 `01' = one byte, `10' = half-word, `11' = one word, and `00' = reserved.

C16       L2LED1                 LAN Port[4:1] LED indicator 0. Programmable via switch control 0 register bits
                                 [27:25].
D16       L3LED1                 `000' = Speed; `001' = Link; `010' = Full/half duplex; `011' = Collision;
                                 '100' = TX/RX activity; `101' = Full-duplex collision; `110' = Link/Activity.
E16       L4LED1
                                 LAN Port[4:1] LED indicator 1. Programmable via switch control 0 register bits
                                 [24:22].
                                 `000' = Speed; `001' = Link; `010' = Full/half duplex; `011' = Collision;
                                 `100' = TX/RX activity; `101' = Full-duplex collision; `110' = Link/Activity.

Note:
1. I = Input.

   O = Output.
   O/I = Output in normal mode; input pin during reset.

September 2005                                           24                              M9999-091605
KS8695PX                                                  Micrel

UART Pins

Pin           Name       I/O Type(1)  Description
                               I      UART receive data.
N16           URXD             O      UART transmit data.
                                      UART data terminal ready. Active low.
N14           UTXD            O/I     DBGENN = 0 (factory reserved test signal)
                               I      UART data set ready. Active low.
N15        UDTRN/                     Normal mode: UART request to send. Active low output.
                              O/I     During reset: CPU clock select. Select CPU clock source. CPUCLKSEL=0 (normal
           DBGENN                     mode), the internal PLL clock output is used as the CPU clock source.
                               I      CPUCLKSEL=1 (factory reserved test signal).
M16        UDSRN               I      UART clear to send. BIST enable (factory reserved test signal).
                               I
M15        URTSN/                     UART data carrier detect. Scan enable (factory reserved test signal).

          CPUCLKSEL                   UART ring indicator. Chip test reset (factory reserved test signal).

M14        UCTSN/

           BISTEN

L15        UDCDN/

           SCANEN

L14           URIN/

           TSTRST

General Purpose I/O Pins

Pin           Name       I/O Type(1)  Description
                                      General purpose I/O pin. External interrupt request pin.
G17           GPIO0/      I/O
                                      General purpose I/O pin. External interrupt request pin.
              EINT0
                                      General purpose I/O pin. External interrupt request pin.
G16           GPIO1/      I/O
                                      General purpose I/O pin. External interrupt request pin.
              EINT1
                                      General purpose I/O pin. Timer 0 output pin.
H17           GPIO2/      I/O
                                      General purpose I/O pin. Timer 1 output pin.
              EINT2
                                      General purpose I/O pin.
H16           GPIO3/      I/O         General purpose I/O pin.
                                      General purpose I/O pin.
              EINT3                   General purpose I/O pin.
                                      General purpose I/O pin.
H15           GPIO4/      I/O         General purpose I/O pin.
                                      General purpose I/O pin.
              TOUT0                   General purpose I/O pin.
                                      General purpose I/O pin.
H14           GPIO5/      I/O         General purpose I/O pin.
                                      PCI Reset. Active low. This signal is an input used to reset the KS8695PX PCI logic. If
              TOUT1                   the KS8695PX is the host, use the RESETN signal to drive this input. If the
                                      KS8695PX is a guest, use the system reset to drive this signal.
J17           GPIO6       I/O

J16           GPIO7       I/O

J15           GPIO8       I/O

J14           GPIO9       I/O

K17        GPIO10         I/O

K16        GPIO11         I/O

K15        GPIO12         I/O

K14        GPIO13         I/O

L17        GPIO14         I/O

L16        GPIO15         I/O

A3            PRSTN       I

Note:
1. I = Input.

   O = Output.
   I/O = Bidirectional.

O/I = Output in normal mode; input pin during reset.

M9999-091605                                          25  September 2005
KS8695PX                                                                                                                Micrel

General Purpose I/O Pins (continued)

Pin       Name               I/O Type(1) Description

D4        PCLK               I    PCI bus clock.This signal provides the timing for the PCI bus transactions. This signal

                                  is used to drive the PCI bus interface and the internal PCI logic. All PCI bus signals

                                  are sampled on the rising edges of the PCLK. PCLK can operate from 20MHz to

                                  33MHz. For host mode, use PCLKOUT0 signal to drive this input. In guest mode,

                                  use the system PCI clock to drive this input.

C2                       NC  --   No Connect

C3                       NC  --   No Connect

C4        GNT1N              O    PCI bus grant 1. Active low. In host bridge mode, this is an output signal from the

                                  internal PCI arbiter to grant PCI bus access to the device connected to REQ1N. In

                                  guest bridge mode, this signal is an output to indicate that the KS8695PX is

                                  requesting to access the PCI bus as a PCI master. In guest bridge mode, this is

                                  basically the KS8695PX's request output.

B2                       NC  --   No Connect

B3                       NC  --   No Connect

B4        REQ1N              I    PCI bus request 1. Active low. In host bridge mode, this is an input signal from the

                                  external PCI device to request PCI bus access. In guest bridge mode, this is an input

                                  signal from an external PCI bus arbiter granting access to the bus. In guest bridge,

                                  this is basically the KS8695PX's grant input.

A4        PAD31              I/O  32-Bit PCI address and data. PCI bus transactions consist of an address

D5        PAD30                   phase followed by one or more data phases. Address and data signals are multi-

B5        PAD29                   plexed on the same pins. For a PCI write transaction, the source of the data is the

C5        PAD28                   KS8695PX. For a PCI read transaction, the data source is the target. The

A5        PAD27                   KS8695PX supports both read and write burst transactions. In the case of a read

D6        PAD26                   transaction, a special data turn around cycle is needed between the address phase

B6        PAD25                   and the data phase(s).

C6        PAD24

B7        PAD23

C7        PAD22

A7        PAD21

D8        PAD20

B8        PAD19

D9        PAD18

A8        PAD17

C9        PAD16

D12       PAD15

B12       PAD14

C12       PAD13

A12       PAD12

D13       PAD11

B13       PAD10

C13       PAD9

A13       PAD8

B14       PAD7

C14       PAD6

A14       PAD5

D15       PAD4

B15       PAD3

Note:
1. I = Input.

   O = Output.
   I/O = Bidirectional.

September 2005                                        26                         M9999-091605
KS8695PX                                                                                                                Micrel

General Purpose I/O Pins (continued)

Pin           Name       I/O Type(1) Description

C15           PAD2       I/O  32-Bit PCI address and data (continued from previous page).

A15           PAD1

A16           PAD0

A6            CBEN3      I/O  PCI commands and byte enable. Active low.

B9            CBEN2           The PCI command and byte enable signals are multiplexed on the same pins. During

A11           CBEN1           the first clock cycle of a PCI transaction, the CBEN bus contains the command for

D14           CBEN0           the transaction. The PCI transaction consists of the address phases and one or more

                              data phases. During the data phases of the transaction, the bus carries the byte

                              enable for the current data phases.

C8            PAR        I/O  Parity. PCI bus parity is even across PAD[31:0] and CBEN[3:0]. The KS8695PX

                              generates PAR during the address phase and write data phases as a bus master and

                              during read data phases as a target. It checks for correct PAR during the read data

                              phase as a bus master, during every address phase as a bus slave, and during write

                              data phases as a target.

D10       FRAMEN         I/O  PCI bus frame signal. Active low. FRAMEN is an indication of an active PCI bus

                              cycle. It is asserted at the beginning of a PCI transaction, i.e. the address phase, and

                              deasserted before the final transfer of the data phase of the transaction.

A9            IRDYN      I/O  PCI initiator ready signal. Active low. This signal is asserted by a PCI master to

                              indicate a valid data phase on the PAD bus during data phases of a write transaction.

                              During a read transaction, it indicates that the master is ready to accept data from the

                              target. A target monitors the IRDYN signal when a data phase is completed on any

                              rising edge of the PCI clock when both IRDYN and TRDYN are asserted. Wait cycles

                              are inserted until both IRDYN and TRDYN are asserted together.

C10           TRDYN      I/O  PCI target ready signal. Active low. This signal is asserted by a PCI slave to

                              indicate a valid data phase on the PAD bus during a read transaction. During a write

                              transaction, it indicates that the slave is ready to accept data from the target. A PCI

                              initiator monitors the TRDYN signal when a data phase is completed on any rising

                              edge of the PCI clock when both IRDYN and TRDYN are asserted. Wait cycles are

                              inserted until both IRDYN and TRDYN are asserted together.

C11       DEVSELN        I/O  PCI device select signal. Active low. This signal is asserted when the KS8695PX is

                              selected as a target during a bus transaction. When the KS8695PX is the initiator of

                              the current bus access, it expects the target to assert DEVSELN within five PCI bus

                              cycles, confirming the access. If the target does not assert DEVSELN within the

                              required bus cycles, the KS8695PX aborts the bus cycle. To meet the timing require-

                              ment, the KS8695PX asserts this signal in a medium speed decode timing. ( two bus

                              cycles).

D7            IDSEL      I    Initialization device select. Active high. It is used as a chip select during configura-

                              tion read and write transactions.

D11           STOPN      I/O  PCI stop signal. Active low. This signal is asserted by the PCI target to indicate to

                              the bus master that it is terminating the current transaction. The KS8695PX responds

                              to the assertion of STOPN when it is the bus master, either to disconnect, retry, or

                              abort the transaction.

B11       PERRN          I/O  PCI parity error signal. Active low. The KS8695PX asserts PERRN when it checks

                              and detects a bus parity error. When it generates the PAR output, the KS8695PX

                              monitors for any reported parity error on PERRN. When the KS8695PX is the bus

                              master and a parity error is detected, the KS8695PX sets error bits in the control

                              status registers. It completes the current data burst transaction, and then stops the

                              operation. After the host clears the system error, the KS8695PX continues its

                              operation.

A10       SERRN          O    PCI system error signal. Active low. If an address parity error is detected, the

                              KS8695PX asserts the SERRN signal two clocks after the failing address.

E4            M66EN      I    PCI 66MHz enable. When asserted, this signal indicates the PCI bus segment is

                              operating at 66MHz. This pin is mainly used in guest bridge mode when the PCLK is

                              driven by an external host bridge.

Note:
1. I = Input.

   O = Output.
   I/O = Bidirectional.

M9999-091605                                      27                                          September 2005
KS8695PX                                                                                                         Micrel

General Purpose I/O Pins (continued)

Pin       Name           I/O Type(1) Description

D1              NC       --   No Connect

C1              NC       --   No Connect

B1        PCLKOUT1       O    PCI clock output 1. In host bridge mode driven as 33MHz

                              In guest bridge mode, this signal is reserved

A2        PCLKOUT0       O    PCI clock output 0. In host bridge mode driven as 33MHz

                              In guest bridge mode, this signal is reserved

B10       CLKRUNN        I/O  This is a cardbus only signal. The CLKRUNN signal is used by portable cardbus

                              devices to request that the system turn on the bus clock. Output is always active in

                              cardbus and miniPCI modes.

D2        MPCIACTN       O    MiniPCI active. This signal is asserted by the PCI device to indicate that its current

                              function requires full system performance. MPCIACTN is an open drain output signal.

                              In miniPCI mode, this signal is always low.

D3        PBMS           I    PCI bridge mode select. This selects the operating mode for the PCI bridge. When

                              PBMS is high, the host bridge mode is selected and the on-chip PCI bus arbiter is

                              enabled. When PBMS is low, the guest bridge mode is selected and the on-chip

                              arbiter is disabled.

Advanced Memory Interface (SDRAM/ROM/FLASH/SRAM/EXTERNAL I/O)

Pin       Name           I/O Type(1) Description

T7        SDICLK         I    SDRAM Clock In: SDRAM clock input for the SDRAM memory controller interface.

U7        SDOCLK         O    System/SDRAM Clock Out: Output of the internal system clock, it is also used as the

                              clock signal for SDRAM interface.

P4        ADDR21/BA1     O    Address Bit 21/Bank Address Input 1: Address bit 21 for asynchronous accesses.
                              Bank Address Input bit 1 for SDRAM accesses.

P3        ADDR20/BA0     O    Address Bit 20/Bank Address Input 0: Address bit 20 for asynchronous accesses.
                              Bank Address Input bit 0 for SDRAM accesses.

M3        ADDR[19]       O    Address Bus: The 22-bit address bus (including ADDR[21:20] above) covers 4M word

M2        ADDR[18]            memory space shared by ROM/SRAM/FLASH, SDRAM, and external I/O banks.

M1        ADDR[17]            During the SDRAM cycles, the internal address bus is used to generate RAS and

N4        ADDR[16]            CAS addresses for the SDRAM. The number of column address bits in the SDRAM

N3        ADDR[15]            banks can be programmed from 8 to 11 bits via the SDRAM control registers.

N2        ADDR[14]            ADDR[12:0] are the SDRAM address and ADDR[21:20] are the SDRAM bank

N1        ADDR[13]            address. During other cycles, the ADDR[21:0] is the byte address of the data transfer.

P2        ADDR[12]            For SDRAM and FLASH/ROM/SRAM, connect all address lines, i.e. A0 to A0, A1 to

P1        ADDR[11]            A1, etc. The memory controller automatically handles address line adjustments for the

R3        ADDR[10]            8/16/32 bit accesses. For external I/O devices, the user needs to connect address

R2        ADDR[9]             lines for 8/16/32 bit accesses.

R1        ADDR[8]

T2        ADDR[7]

T1        ADDR[6]

U1        ADDR[5]

U2        ADDR[4]

T3        ADDR[3]

U3        ADDR[2]

T4        ADDR[1]

U4        ADDR[0]

Note:
1. I = Input.

   O = Output.
   I/O = Bidirectional.

September 2005                                      28                                 M9999-091605
KS8695PX                                                                                                           Micrel

Advanced Memory Interface (SDRAM/ROM/FLASH/SRAM/EXTERNAL I/O)

Pin           Name       I/O Type(1) Description

P7        DATA[31]       I/O  External Data Bus. 32-Bit bi-directional data bus for data transfer. The KS8695PX

R7        DATA[30]            also supports 8-bit and 16-bit data bus widths.

P8        DATA[29]

R8        DATA[28]

T8        DATA[27]

U8        DATA[26]

P9        DATA[25]

R9        DATA[24]

T9        DATA[23]

U9        DATA[22]

P10       DATA[21]

R10       DATA[20]

T10       DATA[19]

U10       DATA[18]

P11       DATA[17]

R11       DATA[16]

T11       DATA[15]

U11       DATA[14]

P12       DATA[13]

R12       DATA[12]

T12       DATA[11]

U12       DATA[10]

P13       DATA[9]

R13       DATA[8]

T13       DATA[7]

U13       DATA[6]

P14       DATA[5]

R14       DATA[4]

T14       DATA[3]

U14       DATA[2]

T15       DATA[1]

U15       DATA[0]

R4        SDCSN[1]       O    SDRAM Chip Select: Active low chip select pins for SDRAM. The KS8695PX

P5        SDCSN[0]            supports up to two SDRAM banks. One SDCSN output is provided for each bank.

R5        SDRASN         O    SDRAM Row Address Strobe: Active low. The row address strobe pin for SDRAM.

T5        SDCASN         O    SDRAM Column Address Strobe: Active low. The column address strobe pin for

                              SDRAM.

U5        SDWEN          O    SDRAM Write Enable: Active low. The write enable signal for SDRAM.

P6        SDQM[3]        O    SDRAM Data Input/Output Mask: Data input/output mask signals for SDRAM. The

R6        SDQM[2]             SDQM is sampled high and is an output mask signal for write accesses and an

T6        SDQM[1]             output enable signal for read accesses. Input data are masked during a write cycle.

U6        SDQM[0]             The SDQM0/1/2/3 correspond to DATA[7:0], DATA[15:8], DATA[23:16] and

                              DATA[31:24], respectively.

U16       ECSN[2]        O    External I/O Device Chip Select: Active low. Three external I/O banks are provided

T16       ECSN[1]             for external memory mapped I/O operations. Each I/O bank stores up to 16KB.

R16       ECSN[0]             The ECSNx signals indicate which of the three I/O banks is selected.

P16       EWAITN         I    External Wait: Active low. This signal is asserted when an external I/O device or a

                              ROM/SRAM/FLASH bank needs more access cycles than those defined in the

                              corresponding control register.

R15       RCSN[1]        O    ROM/SRAM/FLASH Chip Select: Active low. The KS8695PX can access up to two

P15       RCSN[0]             external ROM/SRAM/FLASH memory banks. The RCSN pins can be controlled to

                              map the CPU addresses into physical memory banks.

Note:
1. I = Input.

   O = Output.
   I/O = Bidirectional.

M9999-091605                                      29                                                September 2005
KS8695PX                                                                                                                              Micrel

Pin       Name        I/O Type(1)  Description
                           O/I
T17       EROEN/                   Normal mode: External I/O and ROM/SRAM/FLASH output enable: Active low.
                                   When asserted, this signal controls the output enable port of the specified memory
          WRSTPLS                  device.
                                   During reset: Watchdog timer reset polarity setting. WRSTPLS=0, active low;
M17       ERWEN0/     O            WRSTPLS = 1, active high. No default.

          TESTACK                  External I/O and ROM/SRAM/FLASH write byte enable: Active low. When asserted,
                                   the ERWENx controls the byte write enable of the memory device (except SDRAM).
N17       ERWEN1/     O            ARM CPU test signal (factory reserved test signal).

          TESTREQB                 External I/O and ROM/SRAM/FLASH write byte enable: Active low. When asserted,
                                   the ERWENx controls the byte write enable of the memory device (except SDRAM).
P17       ERWEN2/     O            ARM CPU test signal (factory reserved test signal).

          TESTREQA                 External I/O and ROM/SRAM/FLASH write byte enable: Active low. When asserted,
                                   the ERWENx controls the byte write enable of the memory device except SDRAM).
R17       ERWEN3/     O            ARM CPU test signal (factory reserved test signal).

          TICTESTENN               External I/O and ROM/SRAM/FLASH write byte enable. Active low. When asserted,
                                   the ERWENx controls the byte write enable of the memory device (except SDRAM).
E15       WLED0/      O/I          ARM CPU test signal (factory reserved test signal).

          B0SIZE0                  Normal mode: WAN LED indicator 0: Programmable via WAN misc. Control register
                                   bits [2:0].
E14       WLED1/      O/I          000 = Speed; 001 = Link; 010 = Full/half duplex; 011 = Collision;
                                   100 = TX/RX activity; 101 = Full-duplex collision; 110 = Link/Activity.
          B0SIZE1                  During reset: Bank 0 data access size. Bank 0 is used for the boot program.
                                   B0SiZE[1:0] are used to specify the size of the bank 0 data bus width as follows:
                                   `01' = one byte, `10' = half-word, `11' = one word, and `00' = reserved.

                                   Normal mode: WAN LED indicator 1: Programmable via WAN Misc. Control register
                                   bits [6:4].
                                   000 = Speed; 001 = Link; 010 = Full/half duplex; 011 = Collision;
                                   100 = TX/RX activity; 101 = Full-duplex collision; 110 = Link/Activity.
                                   During reset: Bank 0 data access size. Bank 0 is used for the boot program.
                                   B0SIZE[1:0] are used to specify the size of the bank 0 data bus width as follows:
                                   `01' = one byte, `10' = half-word, `11' = one word, and `00' = reserved.

Factory Test Pins

Pin       Name        I/O Type(1)  Description
                            I      Factory test signal. Pull-down or direct connect to GND required.
F7        TESTEN            I      Factory test signal. No connect for normal operation.
                            I      Factory test signal. No connect for normal operation.
M4        TEST1

F4        TEST2

Note:
1. I = Input.

   O = Output.
   O/I = Output in normal mode; input pin during reset.

September 2005                                           30                                           M9999-091605
KS8695PX                                                                 Micrel
                                                           September 2005
Power and Ground Pins

Pin           Name    I/O Type(1)  Description
                                   1.8V analog VDD.
E5        VDDA1.8      P           1.8V digital core VDD.

E6                                 3.3V analog VDD.
                                   3.3V digital I/O VDD.
F5

F6

G5

G6

H5

H6

J5

J6

E7        VDD1.8       P

E8

E9

E10

F7

F8

F9

F10

M7

M8

M9

H12

H13

J12

J13

K12

K13

N7

N8

N9

K5        VDDA3.3      P

K6

L5

L6

M5

M6

N5

N6

E11       VDD3.3       P

E12

E13

F11

F12

F13

G12

G13

L12

L13

M10

M11

M12

M13

N10

N11

N12

N13

Note:
1. P = Power supply.

M9999-091605                       31
KS8695PX                                                 Micrel

Pin               Name  I/O Type(1)  Description
                            Gnd      Analog Ground.
E3                AGND

H7

J7

K7

L7

A1                GND   Gnd          Ground.

G7

G8

G9

G10

G11

H8

H9

H10

H11

J8

J9

J10

J11

K8

K9

K10

K11

L8

L9

L10

L11

Note:
1. Gnd = Ground.

September 2005                                       32  M9999-091605
KS8695PX                                                                       Micrel

Address Map and Register Description

Memory Map

Upon power up, the KS8695PX memory map is configured as shown below.

Address Range          Region  Description

0x03FF0000-0x03FFFFFF  64KB    KS8695PX System Configuration Register Space

0x02000000-0x03FEFFFF  32MB    Not Configured

0x00000000-0x01FFFFFF  32MB    Flash Bank 0

Memory Map Example

The default base address for the KS8695PX system configuration registers is 0x03ff0000. After power up, the user is free
to remap the memory for their specific application. The following is an example of the memory space remapped for opera-
tion.

Address Range          Region  Description

0x03FF0000-0x03FFFFFF  64KB    KS8695PX System Configuration Register Space

0x03E00000-0x03FEFFFF  2MB     Disabled, Not Used

0x03200000-0x036FFFFF  5MB     Space (External I/O)

0x02C00000-0x031FFFFF  6MB     Reserved FLASH Space, Not Used

0x02800000-0x02BFFFFF  4MB     FLASH

0x02000000-0x027FFFFF                          8MB       Disabled, Not Used

0x00000000-0x01FFFFFF                          32MB      SDRAM

Register Description

The KS8695PX system configuration registers (SCRs) are located in a block of 64KB in the host memory address space.
After power up and initialization, the user can remap the SCRs to a desired offset. The SCRs are 32 bits wide. They are 32
bit word-aligned and must be accessed using word instructions.

The AHB-PCI bridge configuration registers are also included in the SCRs. A subset of the AHB-PCI bridge configuration
registers is also accessible to an external PCI host when the KS8695PX is configured in PCI guest mode. Refer to the
detailed Register Description document for additional information, including bit definitions. If you don't have this document,
contact your local Micrel Field Application Engineer or salesperson.

Address Range    Register Type                           Register Type         Address Range
0x0000 0x0004  System Registers                        System Configuration  0x03FFFFFF 0x03FEFFFF
0x2000 0x2224  PCI-AHB Bridge Configuration            External I/O Bank 2   0x03FEFFFF 0x039FFFFF
0x4000 0x4040  Memory Controller Interface             External I/O Bank 1   0x039FFFFF 0x035FFFFF
0x6000 0x60FC  WAN DMA                                 External I/O Bank 0   0x035FFFFF 0x031FFFFF
0x8000 0x80FC  LAN DMA                                 Not Used              0x031FFFFF 0x02FFFFFF
0xA000 0xA0FC  Reserved                                Flash Bank 0 4MB    0x02FFFFFF 0x027FFFFF
0xE000 0xA0FC  UART Registers                          Not Used              0x027FFFFF 0x00FFFFFF
0xE200 0xE234  Interrupt Controller                    SDRAM 16MB            0x00FFFFFF 0x00000000
0xE400 0xE410  Timer Registers
0xE600 0xE608  General Purpose I/O
0xE800 0xE850  Switch Engine Configuration
0xEA00 0xEA18  Miscellaneous Registers

M9999-091605                                         33                        September 2005
KS8695PX                                                                                                                                                                                        Micrel

Absolute Maximum Ratings(1)                                                    Operating Ratings(2)

Supply Voltage                                                                 Supply Voltage
   (VDDA1.8, VDD1.8) ......................................0.5V to +2.4V
   (VDDA3.3, VDD3.3) ......................................0.5V to +4.0V      (VDDA1.8,  VVDDDD13..83.).(.3.).....................................................................  +1.7V  to  +1.9V
                                                                               (VDDA3.3,                                                                                             +3.0V  to  +3.6V
Input Voltage (all inputs) ...............................0.5V to +4.0V
Output Voltage (all outputs) ..........................0.5V to +4.0V          Ambient Temperature (TA) ............................ 0C to +70C
Lead Temperature (soldering, 10sec.)....................... 270C
Pb (Lead) Free Temperature (soldering, 10sec)........ 260C                    Junction Temperature (TJ) ......................................... 150C
Storage Temperature (TS) ........................ 55C to +150C              Package Thermal Resistance(4)
                                                                               PBGA (JA) No Air Flow .......................................... 29.86C/W

                                                                                          1m/s .............................................. 21.86C/W

                                                                                     2m/s ............................................. 21.54C/W
                                                                               (JC) No Air Flow .............................................8.34C/W

Electrical Characteristics(5)

Symbol  Parameter                               Condition                                      Min   Typ                                                                             Max Units

Total Supply Current (including TX output driver current)

100BASE-TX Operation: All ports 100% Utilization, SDOCLK = 125MHz

ITX     100BASE-TX (Analog TX)                  VDDA3.3 = +3.3V                                      0.032                                                                                      A

IRX     100BASE-TX (Analog RX)                  VDDA1.8 = +1.8V                                      0.072                                                                                      A

IDDIO   100BASE-T (Digital I/O)                 VDD3.3 = +3.3V                                       0.033                                                                                      A

IDDC    100BASE-T (Digital Core)                VDD1.8 = +1.8V                                       0.235                                                                                      A

10BASE-TX Operation: All ports 100% Utilization, SDOCLK = 125MHz

ITX     10BASE-T (Analog TX)                    VDDA3.3 = +3.3V                                      0.030                                                                                      A
                                                VDDA1.8 = +1.8V
IRX     10BASE-T (Analog RX)                    VDD3.3 = +3.3V                                       0.072                                                                                      A
                                                VDD1.8 = +1.8V
IDDIO   10BASE-T (Digital I/O)                                                                       0.025                                                                                      A

IDDC    10BASE-T (Digital Core)                                                                      0.234                                                                                      A

Auto-Negotiation Mode: SDOCLK = 125MHz

ITX     10BASE-T (Analog TX)                    VDDA3.3 = +3.3V                                      0.032                                                                                      A
                                                VDDA1.8 = +1.8V
IRX     10BASE-T (Analog RX)                    VDD3.3 = +3.3V                                       0.07                                                                                       A
                                                VDD1.8 = +1.8V
IDDIO   10BASE-T (Digital I/O)                                                                       0.021                                                                                      A

IDDC    10BASE-T (Digital Core)                                                                      0.233                                                                                      A

TTL Inputs (PCI, LED, Memory Interface, UART)

VIH     Input High Voltage                                                                     2.0                                                                                              V

VIL     Input Low Voltage                                                                                                                                                            0.8        V

IIN     Input Current

        (Excluding pull-up/pull-down)           VIN = GND ~ VDD3.3                             10                                                                                   10         A

TTL Outputs (PCI, LED, Memory Interface, UART)

VOH     Output High Voltage                     IOH = 8mA; VDD3.3                             2.4                                                                                              V
                                                IOL = 8mA
VOL     Output Low Voltage                                                                                                                                                           0.7        V

IOZ     Output Tri-state Leakage                                                                                                                                                     10         A

Notes:

1. Exceeding the absolute maximum rating may damage the device.

2. The device is not guaranteed to function outside its operating rating. Unused inputs must always be tied to an appropriate logic voltage level (Ground
to VDD).
3. VDDA or VDD can operate from either a 2.5V or 3.3V supply.
4. No heat spreader in package.

5. Specification for packaged product only.

September 2005                                                             34                                                                                                        M9999-091605
KS8695PX                                                                                                                Micrel

Symbol    Parameter                         Condition                                   Min                  Typ  Max Units

100BASE-TX Transmit (measured differentially after 1:1 transformer)

VO        Peak Differential Output Voltage  100 termination on the differential output 0.95                       1.05  V
VIMB
tr, tt    Output Voltage Imbalance          100 termination on the differential output                            2     %

          Rise/Fall Time                                                                                  3       5     ns
          Rise/Fall Time Imbalance                                                                        0
                                                                                                                  0.5   ns

          Duty Cycle Distortion                                                                                   0.5  ns

          Overshoot                                                                                               5     %

VSET      Reference Voltage of ISET                                                                          0.5        V
          Output Jitters
                                            Peak-to-peak                                                     0.7  1.4   ns

10BASE-T Receive

VSQ       Squelch Threshold                 5MHz square wave                                                 400        mV

10BASE-T Transmit (measured differentially after 1:1 transformer)

VP        Peak Differential Output Voltage  100 termination on the differential output                       2.3        V

          Jitters Added                     100 termination on the differential output                            3.5  ns

          Rise/Fall Time                                                                                     28   30    ns

M9999-091605                                           35                                                         September 2005
KS8695PX                                                                            Micrel

Timing Diagrams

For PCI timing, please refer to the PCI specification, version 2.1.

            Supply Voltages         tsr
                     RESETN                                   tch

                       Strap-In                       tcs
        Strap-In Pin Output                                       trc

                                 Figure 11. Reset Timing

Symbol  Parameter                                                               Min Typ Max Units
        Stable supply voltages to reset high
tSR     Configuration set-up time                                               10  ms
tCS     Configuration hold time
tCH     Reset to strap-in pin output                                            50  ns
tRC
                                              Table 2. Reset Timing Parameters  50  ns

                                                                                50  ns

September 2005                   36                                                 M9999-091605
KS8695PX                                                                                                    Micrel

                  SDOCLK     RBiTACC
                      RCSNi
                                                  ADDR0                  RBiTPA  RBiTPA  RBiTPA
              ADDR[21:0]                                 RBiTACC                 ADDR2   ADDR3
                   EROEN
                                                          ADDR0 ADDR1
              ERWENi[3:0]
               DATA[31:0]                         D0     D0  D1                  D2      D3

                                                  Figure 12. Static Memory Read Cycle

              SDOCLK                                  RBiTACC

                  RCSNi                                    ADDR
           ADDR[21:0]
                                                             DATA
                EROEN
          ERWEN[3:0]                              Figure 13. Static Memory Write Cycle

           DATA[31:0]

Symbol    Parameter(1)                                                                           Registers
RBiTACC   Programmable bank i access time                                                          0x4010
RBiTPA    Programmable bank i page access time                                                     0x4014

                             Table 3. Programmable Static Memory Timing Parameters

Note:
1. "i" Refers to chip select parameters 0 and 1.

M9999-091605                                                 37                                             September 2005
KS8695PX                                                                                                                            Micrel

                    SDOCLK                            EBiTACS                      EBiTACS
                      ECSN[i]                        Read Address                  Write Address

                 ADDR[21:0]                                EBiTACT  EBiTCOH
                                                           EBiTCOS
                     EROEN
                                                                        EBiTACT                   EBiTCOH
                ERWEN[3:0]                                              EBiTCOS
                     EWAITN
                                                     RDATA                             WDATA
                 DATA[31:0]

                               Figure 14. External I/O Read and Write Cycles

Symbol      Parameter                                                                                      Min(1) Typ(1) Max(1) Units
Tcta        Valid address to CS setup time
            +0.8                                                                                           EBiTACS EBiTACS EBiTACS
Tcos                                                                                                         +1.1 +1.3 ns
            OE valid to CS setup time
Tdsu        +0.6                                                                                           EBiTCOS EBiTCOS EBiTCOS
Tcws                                                                                                         +0.6 +1.0 ns
            Valid read data to OE setup time
Tdh                                                                                                        2.0                      ns
Tcah        WE valid to CS setup time
            +0.6                                                                                           EBiTCOS EBiTCOS EBiTCOS
Toew                                                                                                         +0.6 +1.0 ns
Tocs, Tcsw  Write data to CS hold time
                                                                                                           0                        ns
            Address to CS hold time
            +1.0                                                                                           EBiTCOH EBiTCOH EBiTCOH
                                                                                                             +1.0 +1.4 ns
            OE/WE pulsewidth
                                                                                                           EBiTACT        EBiTACT ns
            Rising edge CS to OE/WE hold time
                                                                                                           0                        ns

                               Table 4. External I/O Memory Timing Parameters

Note:
1. Measurements for minimum were taken at 0oC, typical at 25oC, and maximum at 100oC.

Symbol      Parameter(1)                                                                             Registers
EBiTACS     Programmable bank i address setup time before chip select                             0x4000, 0x4004, 0x4008
EBiTACT     Programmable bank i write enable/output enable access time                            0x4000, 0x4004, 0x4008
EBiTCOS     Programmable bank i chip select setup time before OEN                                 0x4000, 0x4004, 0x4008
EBiTCOH     Programmable bank i chip select hold time                                             0x4000, 0x4004, 0x4008

                               Table 5. Programmable External I/O Timing Parameters

Note:
1. "i" Refers to chip select parameters 0, 1, or 2.

September 2005                                                      38                                                    M9999-091605
KS8695PX                                                                                         Micrel

             SDOCLK      R                         C
              SDCSNi(1)
          ADDR[21:0]                                  SDTRC
             SDRASN
                                                                 SDCAS
             SDCASN                                          D0 D1 D2 D3 D4 D5 D6 D7
              SDWEN
           SDQM[3:0]                                  Figure 15. SDRAM Read Timing

          DATA[31:0]

             SDOCLK      R                         C
             SDCSNi
          ADDR[21:0]                                  SDTRC
             SDRASN
                                                   D0 D1 D2 D3 D4 D5 D6 D7
             SDCASN
              SDWEN                                   Figure 16. SDRAM Write Timing
           SDQM[3:0]
          DATA[31:0]

Symbol    Parameter                                                                   Registers
SDTRC     Programmable SDRAM RAS to CAS latency                                        0x4038
SDCAS     Programmable SDRAM CAS latency                                               0x4038

                                                   Table 6. SDRAM Timing Parameters

Note:   "i" refers to chip select parameters 0,1.
1.

M9999-091605                                                 39                                  September 2005
KS8695PX                           Micrel

Package Information

                     289-Pin PBGA

                                MICREL, INC. 2180 FORTUNE DRIVE SAN JOSE, CA 95131 USA
                                      TEL + 1 (408) 944-0800 FAX + 1 (408) 474-1000 WEB http://www.micrel.com

The information furnished by Micrel in this data sheet is believed to be accurate and reliable. However, no responsibility is assumed by Micrel for its use.
                            Micrel reserves the right to change circuitry and specifications at any time without notification to the customer.

Micrel Products are not designed or authorized for use as components in life support appliances, devices or systems where malfunction of a product can
reasonably be expected to result in personal injury. Life support devices or systems are devices or systems that (a) are intended for surgical implant into
the body or (b) support or sustain life, and whose failure to perform can be reasonably expected to result in a significant injury to the user. A Purchaser's
use or sale of Micrel Products for use in life support appliances, devices or systems is at Purchaser's own risk and Purchaser agrees to fully indemnify

                                                                Micrel for any damages resulting from such use or sale.

                                                                                  2005 Micrel, Incorporated.

September 2005       40            M9999-091605
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