电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

KMPC885ZP80

器件型号:KMPC885ZP80
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:FREESCALE (NXP )
下载文档

器件描述

32-BIT, 66 MHz, RISC PROCESSOR, PBGA357

32位, 66 MHz, RISC处理器, PBGA357

参数
KMPC885ZP80功能数量 1
KMPC885ZP80端子数量 357
KMPC885ZP80最大供电/工作电压 1.9 V
KMPC885ZP80最小供电/工作电压 1.7 V
KMPC885ZP80额定供电电压 1.8 V
KMPC885ZP80外部数据总线宽度 32
KMPC885ZP80线速度 66 MHz
KMPC885ZP80加工封装描述 PLASTIC, BGA-357
KMPC885ZP80状态 ACTIVE
KMPC885ZP80包装形状 SQUARE
KMPC885ZP80包装尺寸 GRID ARRAY
KMPC885ZP80表面贴装 Yes
KMPC885ZP80端子形式 BALL
KMPC885ZP80端子间距 1.27 mm
KMPC885ZP80端子涂层 TIN LEAD
KMPC885ZP80端子位置 BOTTOM
KMPC885ZP80包装材料 PLASTIC/EPOXY
KMPC885ZP80地址总线宽度 32
KMPC885ZP80位数 32
KMPC885ZP80边界扫描 Yes
KMPC885ZP80集成缓存 Yes
KMPC885ZP80低功耗模式 Yes
KMPC885ZP80微处理器类型 RISC PROCESSOR

文档预览

KMPC885ZP80器件文档内容

Freescale Semiconductor                                                  MPC885EC
                                                                    Rev. 3, 07/2004

MPC885/MPC880
Hardware Specifications

This hardware specification contains detailed information on                                         Contents
power considerations, DC/AC electrical characteristics, and AC       1. Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
timing specifications for the MPC885/MPC880 (refer to Table 1        2. Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
for the list of devices). The MPC885 is the superset device of the   3. Maximum Tolerated Ratings . . . . . . . . . . . . . . . . . . . 9
MPC885/MPC880 family. The CPU on the MPC885/MPC880 is                4. Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . 10
a 32-bit PowerPCTM core that incorporates memory management          5. Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
units (MMUs) and instruction and data caches and that                6. DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 11
implements the PowerPC instruction set.                              7. Thermal Calculation and Measurement . . . . . . . . . . 12
                                                                     8. Power Supply and Power Sequencing . . . . . . . . . . . 14
1 Overview                                                           9. Layout Practices . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
                                                                    10. Bus Signal Timing . . . . . . . . . . . . . . . . . . . . . . . . . . 15
The MPC885/880 is a versatile single-chip integrated                11. IEEE 1149.1 Electrical Specifications . . . . . . . . . . . 44
microprocessor and peripheral combination that can be used in a     12. CPM Electrical Characteristics . . . . . . . . . . . . . . . . . 46
variety of controller applications and communications and           13. UTOPIA AC Electrical Specifications . . . . . . . . . . . 69
networking systems. The MPC885/MPC880 provides enhanced             15. FEC Electrical Characteristics . . . . . . . . . . . . . . . . . 71
ATM functionality, an additional fast Ethernet controller, a USB,   16. Mechanical Data and Ordering Information . . . . . . . 75
and an encryption block.                                            17. Document Revision History . . . . . . . . . . . . . . . . . . . 89

Freescale Semiconductor, Inc., 2004. All rights reserved.
Features

Table 1 shows the functionality supported by the members of the MPC885 family.
                                                           Table 1. MPC885 Family

                   Cache  Ethernet                                                                   Security
                                                                                                     Engine
             Part                                  SCC SMC USB                     ATM Support
   MPC885
   MPC880          I Cache D Cache 10BaseT 10/100

                   8 Kbyte 8 Kbyte Up to 3  2      3  2  1 Serial ATM and                            Yes

                                                                                   UTOPIA interface

                   8 Kbyte 8 Kbyte Up to 2  2      2  2  1 Serial ATM and                            No

                                                                                   UTOPIA interface

2 Features

The MPC885/880 is comprised of three modules that each use the 32-bit internal bus: a MPC8xx core, a system
integration unit (SIU), and a communications processor module (CPM).

The following list summarizes the key MPC885/880 features:
    Embedded MPC8xx core up to 133 MHz
    Maximum frequency operation of the external bus is 80 MHz (in 1:1 mode)
         -- The 133-MHz core frequency supports 2:1 mode only.
         -- The 66-/80-MHz core frequencies support both the 1:1 and 2:1 modes.
    Single-issue, 32-bit core (compatible with the PowerPC architecture definition) with thirty-two 32-bit
         general-purpose registers (GPRs)
         -- The core performs branch prediction with conditional prefetch and without conditional execution.
         -- 8-Kbyte data cache and 8-Kbyte instruction cache (see Table 1)
               Instruction cache is two-way, set-associative with 256 sets in 2 blocks
               Data cache is two-way, set-associative with 256 sets
               Cache coherency for both instruction and data caches is maintained on 128-bit (4-word) cache
                  blocks.
               Caches are physically addressed, implement a least recently used (LRU) replacement algorithm, and
                  are lockable on a cache block basis.
         -- MMUs with 32-entry TLB, fully associative instruction and data TLBs
         -- MMUs support multiple page sizes of 4, 16, and 512 Kbytes, and 8 Mbytes; 16 virtual address spaces
              and 16 protection groups
         -- Advanced on-chip emulation debug mode
    Provides enhanced ATM functionality found on the MPC862 and MPC866 families and includes the
         following:
         -- Improved operation, administration and maintenance (OAM) support
         -- OAM performance monitoring (PM) support
         -- Multiple APC priority levels available to support a range of traffic pace requirements
         -- Port-to-port switching capability without the need for RAM-based microcode
         -- Simultaneous MII (100BaseT) and UTOPIA (half- or full -duplex) capability
         -- Optional statistical cell counters per PHY

                   MPC885/MPC880 Hardware Specifications, Rev. 3

2                                                                                  Freescale Semiconductor
                                                                        Features

    -- UTOPIA L2-compliant interface with added FIFO buffering to reduce the total cell
         transmission time and multi-PHY support. (The earlier UTOPIA L1 specification is also
         supported.)

    -- Parameter RAM for both SPI and I2C can be relocated without RAM-based microcode
    -- Supports full-duplex UTOPIA master (ATM side) and slave (PHY side) operations using a split

         bus
    -- AAL2/VBR functionality is ROM-resident.
Up to 32-bit data bus (dynamic bus sizing for 8, 16, and 32 bits)
32 address lines
Memory controller (eight banks)
    -- Contains complete dynamic RAM (DRAM) controller
    -- Each bank can be a chip select or RAS to support a DRAM bank.
    -- Up to 30 wait states programmable per memory bank
    -- Glueless interface to DRAM, SIMMS, SRAM, EPROMs, Flash EPROMs, and other memory

         devices
    -- DRAM controller programmable to support most size and speed memory interfaces
    -- Four CAS lines, four WE lines, and one OE line
    -- Boot chip-select available at reset (options for 8-, 16-, or 32-bit memory)
    -- Variable block sizes (32 Kbyte256 Mbyte)
    -- Selectable write protection
    -- On-chip bus arbitration logic
General-purpose timers
    -- Four 16-bit timers or two 32-bit timers
    -- Gate mode can enable/disable counting.
    -- Interrupt can be masked on reference match and event capture
Two fast Ethernet controllers (FEC)--Two 10/100 Mbps Ethernet/IEEE 802.3 CDMA/CS that
    interface through MII and/or RMII interfaces
System integration unit (SIU)
    -- Bus monitor
    -- Software watchdog
    -- Periodic interrupt timer (PIT)
    -- Clock synthesizer
    -- Decrementer and time base
    -- Reset controller
    -- IEEE 1149.1 test access port (JTAG)
Security engine is optimized to handle all the algorithms associated with IPsec, SSL/TLS, SRTP,
    802.11i, and iSCSI processing. Available on the MPC885, the security engine contains a
    crypto-channel, a controller, and a set of crypto hardware accelerators (CHAs). The CHAs are:
    -- Data encryption standard execution unit (DEU)

          DES, 3DES
          Two key (K1, K2, K1) or three key (K1, K2, K3)
          ECB and CBC modes for both DES and 3DES

                         MPC885/MPC880 Hardware Specifications, Rev. 3

Freescale Semiconductor                                                                             3
Features

         -- Advanced encryption standard unit (AESU)
               Implements the Rinjdael symmetric key cipher
               ECB, CBC, and counter modes
               128-, 192-, and 256- bit key lengths

         -- Message digest execution unit (MDEU)
               SHA with 160- or 256-bit message digest
               MD5 with 128-bit message digest
               HMAC with either algorithm

         -- Crypto-channel supporting multi-command descriptor chains
         -- Integrated controller managing internal resources and bus mastering
         -- Buffer size of 256 bytes for the DEU, AESU, and MDEU, with flow control for large data sizes
    Interrupts
         -- Six external interrupt request (IRQ) lines
         -- 12 port pins with interrupt capability
         -- 23 internal interrupt sources
         -- Programmable priority between SCCs
         -- Programmable highest priority request
    Communications processor module (CPM)
         -- RISC controller
         -- Communication-specific commands (for example, GRACEFUL STOP TRANSMIT, ENTER HUNT MODE, and

              RESTART TRANSMIT)
         -- Supports continuous mode transmission and reception on all serial channels
         -- 8-Kbytes of dual-port RAM
         -- Several serial DMA (SDMA) channels to support the CPM
         -- Three parallel I/O registers with open-drain capability

    On-chip 16 16 multiply accumulate controller (MAC)

         -- One operation per clock (two-clock latency, one-clock blockage)
         -- MAC operates concurrently with other instructions
         -- FIR loop--Four clocks per four multiplies
    Four baud rate generators
         -- Independent (can be connected to any SCC or SMC)
         -- Allow changes during operation
         -- Autobaud support option
    Up to three serial communication controllers (SCCs) supporting the following protocols:
         -- Serial ATM capability on SCCs
         -- Optional UTOPIA port on SCC4
         -- Ethernet/IEEE 802.3 optional on the SCC(s) supporting full 10-Mbps operation
         -- HDLC/SDLC
         -- HDLC bus (implements an HDLC-based local area network (LAN))
         -- Asynchronous HDLC to support point-to-point protocol (PPP)

   MPC885/MPC880 Hardware Specifications, Rev. 3

4                                                 Freescale Semiconductor
                                                                                                                                                Features

    -- AppleTalk
    -- Universal asynchronous receiver transmitter (UART)
    -- Synchronous UART
    -- Serial infrared (IrDA)
    -- Binary synchronous communication (BISYNC)
    -- Totally transparent (bit streams)
    -- Totally transparent (frame based with optional cyclic redundancy check (CRC))
Up to two serial management channels (SMCs) supporting the following protocols:
    -- UART (low-speed operation)
    -- Transparent
    -- General circuit interface (GCI) controller
    -- Provide management for BRI devices as GCI controller in time-division multiplexed (TDM)

         channels
Universal serial bus (USB)--Supports operation as a USB function endpoint, a USB host controller,

    or both for testing purposes (loop-back diagnostics)
    -- USB 2.0 full-/low-speed compatible
    -- The USB function mode has the following features:

          Four independent endpoints support control, bulk, interrupt, and isochronous data transfers.
          CRC16 generation and checking
          CRC5 checking
          NRZI encoding/decoding with bit stuffing
          12- or 1.5-Mbps data rate
          Flexible data buffers with multiple buffers per frame
          Automatic retransmission upon transmit error
    -- The USB host controller has the following features:
          Supports control, bulk, interrupt, and isochronous data transfers
          CRC16 generation and checking
          NRZI encoding/decoding with bit stuffing
          Supports both 12- and 1.5-Mbps data rates (automatic generation of preamble token and data

             rate configuration). Note that low-speed operation requires an external hub.
          Flexible data buffers with multiple buffers per frame
          Supports local loop back mode for diagnostics (12 Mbps only)
Serial peripheral interface (SPI)
    -- Supports master and slave modes
    -- Supports multiple-master operation on the same bus
Inter-integrated circuit (I2C) port
    -- Supports master and slave modes
    -- Supports a multiple-master environment
Time-slot assigner (TSA)
    -- Allows SCCs and SMCs to run in multiplexed and/or non-multiplexed operation
    -- Supports T1, CEPT, PCM highway, ISDN basic rate, ISDN primary rate, user defined

                         MPC885/MPC880 Hardware Specifications, Rev. 3

Freescale Semiconductor                                                 5
Features

         -- 1- or 8-bit resolution
         -- Allows independent transmit and receive routing, frame synchronization, and clocking
         -- Allows dynamic changes
         -- Can be internally connected to four serial channels (two SCCs and two SMCs)
    Parallel interface port (PIP)
         -- Centronics interface support
         -- Supports fast connection between compatible ports on MPC885/880 and other MPC8xx devices
    PCMCIA interface
         -- Master (socket) interface, release 2.1-compliant
         -- Supports two independent PCMCIA sockets
         -- 8 memory or I/O windows supported
    Debug interface
         -- Eight comparators: four operate on instruction address, two operate on data address, and two operate on

              data
         -- Supports conditions: =  < >
         -- Each watchpoint can generate a break point internally.
    Normal high and normal low power modes to conserve power
    1.8-V core and 3.3-V I/O operation
    The MPC885/880 comes in a 357-pin ball grid array (PBGA) package.

   MPC885/MPC880 Hardware Specifications, Rev. 3

6                                                 Freescale Semiconductor
                                                                                                                    Features

The MPC885 block diagram is shown in Figure 1.

               Instruction  8-Kbyte                                                  System Interface Unit (SIU)

                         Bus Instruction Cache

                            Instruction MMU                     Unified                Memory Controller
                             32-Entry ITLB                        Bus
Embedded                                                                             Internal  External
MPC8xx                                                 Slave/Master IF
Processor                                                                            Bus Interface Bus Interface

   Core                        8-Kbyte                                               Unit           Unit
                             Data Cache
                                                                                       System Functions
                              Data MMU
               Load/Store   32-Entry DTLB                                            PCMCIA-ATA Interface
                  Bus

Fast Ethernet                                                                        Security Engine
Controller
                                                                                      Controller
    DMAs                                                                                             AESU DEU MDEU
       DMAs
                                                                                      Channel
    FIFOs
                            Parallel I/O             4        Interrupt  8-Kbyte
    10/100
    BaseT                                            Timers Controllers Dual-Port RAM
Media Access
   Control                      4 Baud Rate                  32-Bit RISC Controller            Virtual IDMA
                                 Generators                       and Program                      and
  MIII/RMII                                                            ROM
                            Parallel Interface Port                                            Serial DMAs
                                                     Timers

                            USB            SCC2         SCC3  SCC4/      SMC1        SMC2      SPI         I2C
                                                              UTOPIA

                                                        Time Slot Assigner

                                                              Serial Interface

                            Figure 1. MPC885 Block Diagram

                            MPC885/MPC880 Hardware Specifications, Rev. 3

Freescale Semiconductor                                                                                             7
Features

The MPC880 block diagram is shown in Figure 2.

                  Instruction  8-Kbyte                                                  System Interface Unit (SIU)

                  Bus Instruction Cache

                               Instruction MMU                      Unified               Memory Controller
                                32-Entry ITLB                         Bus
   Embedded                                                                             Internal  External
    MPC8xx                                                 Slave/Master IF
   Processor                                                                            Bus Interface Bus Interface

      Core                        8-Kbyte                                               Unit           Unit
                                Data Cache
                                                                                          System Functions
                                 Data MMU
                  Load/Store   32-Entry DTLB                                            PCMCIA-ATA Interface
                     Bus

   Fast Ethernet               Parallel I/O             4        Interrupt   8-Kbyte
    Controller
                                                        Timers Controllers Dual-Port RAM
       DMAs
          DMAs                     4 Baud Rate                  32-Bit RISC Controller            Virtual IDMA
                                    Generators                       and Program                      and
       FIFOs                                                              ROM
                               Parallel Interface Port                                            Serial DMAs
       10/100                                           Timers
       BaseT
   Media Access
      Control

     MIII/RMII

                               USB                         SCC3  SCC4/       SMC1       SMC2      SPI         I2C
                                                                 UTOPIA

                                                           Time Slot Assigner

                                                                 Serial Interface

                               Figure 2. MPC880 Block Diagram

                               MPC885/MPC880 Hardware Specifications, Rev. 3

8                                                                                                      Freescale Semiconductor
                                                                          Maximum Tolerated Ratings

3 Maximum Tolerated Ratings

This section provides the maximum tolerated voltage and temperature ranges for the MPC885/880. Table 2
displays the maximum tolerated ratings, and Table 3 displays the operating temperatures.

                                             Table 2. Maximum Tolerated Ratings

                           Rating                           Symbol        Value         Unit

Supply voltage 1                                            VDDH          0.3 to 4.0   V

                                                            VDDL          0.3 to 2.0   V

                                                            VDDSYN 0.3 to 2.0          V

                                                            Difference    <100          mV

                                                            between

                                                            VDDL and
                                                             VDDSYN

Input voltage 2                                             Vin           GND 0.3 to  V

                                                                          VDDH

Storage temperature range                                   Tstg          55 to +150 C

1 The power supply of the device must start its ramp from 0.0 V.
2 Functional operating conditions are provided with the DC electrical specifications in Table 6. Absolute maximum

    ratings are stress ratings only; functional operation at the maxima is not guaranteed. Stress beyond those listed may
    affect device reliability or cause permanent damage to the device. See Section 8, "Power Supply and Power
    Sequencing."
    Caution: All inputs that tolerate 5 V cannot be more than 2.5 V greater than VDDH. This restriction applies to power
    up and normal operation (that is, if the MPC885/880 is unpowered, a voltage greater than 2.5 V must not be applied
    to its inputs).

                           Table 3. Operating Temperatures

                           Rating                           Symbol        Value         Unit

Temperature 1 (standard)                                    TA(min)       0             C

                                                            Tj(max)       95            C

Temperature (extended)                                      TA(min)       40           C

                                                            Tj(max)       100           C

1 Minimum temperatures are guaranteed as ambient temperature, TA. Maximum temperatures are guaranteed as
    junction temperature, Tj.

This device contains circuitry protecting against damage due to high-static voltage or electrical fields;
however, it is advised that normal precautions be taken to avoid application of any voltages higher than
maximum-rated voltages to this high-impedance circuit. Reliability of operation is enhanced if unused
inputs are tied to an appropriate logic voltage level (for example, either GND or VDD).

                           MPC885/MPC880 Hardware Specifications, Rev. 3

Freescale Semiconductor                                                                                                    9
Thermal Characteristics

4 Thermal Characteristics

Table 4 shows the thermal characteristics for the MPC885/880.
                                           Table 4. MPC885/880 Thermal Resistance Data

    Rating                                           Environment                        Symbol Value Unit

    Junction-to-ambient 1      Natural convection    Single-layer board (1s)            RJA 2  37     C/W

                                                     Four-layer board (2s2p) RJMA 3            25

                               Airflow (200 ft/min)  Single-layer board (1s)            RJMA3  30

                                                     Four-layer board (2s2p) RJMA3             22

    Junction-to-board 4                                                                 RJB    17
    Junction-to-case 5
    Junction-to-package top 6                                                           RJC    10

                               Natural convection                                       JT     2

                               Airflow (200 ft/min)                                     JT     2

    1 Junction temperature is a function of on-chip power dissipation, package thermal resistance, mounting site (board)
        temperature, ambient temperature, airflow, power dissipation of other components on the board, and board thermal
        resistance.

    2 Per SEMI G38-87 and JEDEC JESD51-2 with the single-layer board horizontal.
    3 Per JEDEC JESD51-6 with the board horizontal
    4 Thermal resistance between the die and the printed circuit board per JEDEC JESD51-8. Board temperature is

        measured on the top surface of the board near the package.
    5 Indicates the average thermal resistance between the die and the case top surface as measured by the cold plate

        method (MIL SPEC-883 Method 1012.1) with the cold plate temperature used for the case temperature. For exposed
        pad packages where the pad would be expected to be soldered, junction-to-case thermal resistance is a simulated
        value from the junction to the exposed pad without contact resistance.
    6 Thermal characterization parameter indicating the temperature difference between package top and the junction
        temperature per JEDEC JESD51-2.

5 Power Dissipation

Table 5 provides information on power dissipation. The modes are 1:1, where CPU and bus speeds are equal, and
2:1, where CPU frequency is twice bus speed.

                                                      Table 5. Power Dissipation (PD)

            Die Revision                             Bus          CPU            Typical 1 Maximum 2  Unit

                                                     Mode Frequency

                                                                  66 MHz         310           390    mW

                                                     1:1          80 MHz         350           430    mW

                           0

                                                     2:1          133 MHz        430           495    mW

    1 Typical power dissipation at VDDL = VDDSYN = 1.8 V, and VDDH is at 3.3 V.

                               MPC885/MPC880 Hardware Specifications, Rev. 3

10                                                                                             Freescale Semiconductor
                                                                                                                                        DC Characteristics

2 Maximum power dissipation at VDDL = VDDSYN= 1.9 V, and VDDH is at 3.5 V.

                                                            NOTE
                   The values in Table 5 represent VDDL-based power dissipation and do not
                   include I/O power dissipation over VDDH. I/O power dissipation varies
                   widely by application due to buffer current, depending on external
                   circuitry.

                   The VDDSYN power dissipation is negligible.

6 DC Characteristics

Table 6 provides the DC electrical characteristics for the MPC885/880.
                                             Table 6. DC Electrical Specifications

                         Characteristic                            Symbol           Min  Max       Unit

Operating voltage                                                  VDDL (Core) 1.7       1.9       V

                                                                   VDDH (I/O) 3.135 3.465          V

                                                                   VDDSYN 1         1.7  1.9       V

                                                                   Difference       --   100       mV

                                                                   between

                                                                   VDDL and
                                                                    VDDSYN

Input high voltage (all inputs except EXTAL and EXTCLK) 2          VIH              2.0  3.465     V
Input low voltage 3
                                                                   VIL              GND  0.8       V

EXTAL, EXTCLK input high voltage                                   VIHC             0.7*(VDD VDDH  V

                                                                                    H)

Input leakage current, Vin = 5.5 V (except TMS, TRST, DSCK and     Iin              --   100       A

DSDI pins) for 5-V tolerant pins 2

Input leakage current, Vin = VDDH (except TMS, TRST, DSCK, and     IIn              --   10        A

DSDI)

Input leakage current, Vin = 0 V (except TMS, TRST, DSCK and DSDI  IIn              --   10        A

pins)

Input capacitance 4                                                Cin              --   20        pF

Output high voltage, IOH = 2.0 mA,                                VOH              2.4  --        V

except XTAL and open-drain pins

Output low voltage                                                 VOL              --   0.5       V

IOL = 2.0 mA (CLKOUT)
IOL = 3.2 mA 5
IOL = 5.3 mA 6

IOL = 7.0 mA (TXD1/PA14, TXD2/PA12)

IOL = 8.9 mA (TS, TA, TEA, BI, BB, HRESET, SRESET)

1 The difference between VDDL and VDDSYN cannot be more than 100 mV.
2 The signals PA[0:15], PB[14:31], PC[4:15], PD[3:15], PE(14:31), TDI, TDO, TCK, TRST, TMS, MII1_TXEN, MII_MDIO

    are 5-V tolerant. The minimum voltage is still 2.0 V.

3 VIL(max) for the I2C interface is 0.8 V rather than the 1.5 V as specified in the I2C standard.

                         MPC885/MPC880 Hardware Specifications, Rev. 3

Freescale Semiconductor                                                                                          11
Thermal Calculation and Measurement

      4 Input capacitance is periodically sampled.
      5 A(0:31), TSIZ0/REG, TSIZ1, D(0:31), IRQ(2:4), IRQ6, RD/WR, BURST, IP_B(3:7), PA(0:11), PA13, PA15, PB(14:31),

          PC(4:15), PD(3:15), PE(14:31), MII1_CRS, MII_MDIO, MII1_TXEN, MII1_COL.
      6 BDIP/GPL_B(5), BR, BG, FRZ/IRQ6, CS(0:7), WE(0:3), BS_A(0:3), GPL_A0/GPL_B0, OE/GPL_A1/GPL_B1,

          GPL_A(2:3)/GPL_B(2:3)/CS(2:3), UPWAITA/GPL_A4, UPWAITB/GPL_B4, GPL_A5, ALE_A, CE1_A, CE2_A,
          OP(0:3) BADDR(28:30)

7 Thermal Calculation and Measurement

For the following discussions, PD= (VDDL IDDL) + PI/O, where PI/O is the power dissipation of the I/O drivers.

                                                                 NOTE
                   The VDDSYN power dissipation is negligible.

7.1 Estimation with Junction-to-Ambient Thermal Resistance

An estimation of the chip junction temperature, TJ, in C can be obtained from the following equation:
         TJ = TA + (RJA PD)

where:
         TA = ambient temperature C
         RJA = package junction-to-ambient thermal resistance (C/W)
         PD = power dissipation in package

The junction-to-ambient thermal resistance is an industry standard value that provides a quick and easy estimation
of thermal performance. However, the answer is only an estimate; test cases have demonstrated that errors of a factor
of two (in the quantity TJTA) are possible.

7.2 Estimation with Junction-to-Case Thermal Resistance

Historically, thermal resistance has frequently been expressed as the sum of a junction-to-case thermal resistance
and a case-to-ambient thermal resistance:

         RJA = RJC + RCA
where:

         RJA = junction-to-ambient thermal resistance (C/W)
         RJC = junction-to-case thermal resistance (C/W)
         RCA = case-to-ambient thermal resistance (C/W)
RJC is device-related and cannot be influenced by the user. The user adjusts the thermal environment to affect the
case-to-ambient thermal resistance, RCA. For instance, the user can change the airflow around the device, add a
heat sink, change the mounting arrangement on the printed circuit board, or change the thermal dissipation on the
printed circuit board surrounding the device. This thermal model is most useful for ceramic packages with heat sinks
where some 90% of the heat flows through the case and the heat sink to the ambient environment. For most
packages, a better model is required.

    MPC885/MPC880 Hardware Specifications, Rev. 3

12                                                 Freescale Semiconductor
                                                                                                            Thermal Calculation and Measurement

7.3 Estimation with Junction-to-Board Thermal Resistance

A simple package thermal model that has demonstrated reasonable accuracy (about 20%) is a two-resistor
model consisting of a junction-to-board and a junction-to-case thermal resistance. The junction-to-case
covers the situation where a heat sink is used or where a substantial amount of heat is dissipated from the
top of the package. The junction-to-board thermal resistance describes the thermal performance when most
of the heat is conducted to the printed circuit board. It has been observed that the thermal performance of
most plastic packages and especially PBGA packages is strongly dependent on the board temperature; see
Figure 3.

                        Figure 3. Effect of Board Temperature Rise on Thermal Behavior

If the board temperature is known, an estimate of the junction temperature in the environment can be made
using the following equation:

         TJ = TB + (RJB PD)
where:

         RJB = junction-to-board thermal resistance (C/W)
         TB = board temperature C
         PD = power dissipation in package

If the board temperature is known and the heat loss from the package case to the air can be ignored,
acceptable predictions of junction temperature can be made. For this method to work, the board and board
mounting must be similar to the test board used to determine the junction-to-board thermal resistance,
namely a 2s2p (board with a power and a ground plane) and vias attaching the thermal balls to the ground
plane.

7.4 Estimation Using Simulation

When the board temperature is not known, a thermal simulation of the application is needed. The simple
two resistor model can be used with the thermal simulation of the application [2], or a more accurate and
complex model of the package can be used in the thermal simulation.

                         MPC885/MPC880 Hardware Specifications, Rev. 3

Freescale Semiconductor                                                                                    13
Power Supply and Power Sequencing

7.5 Experimental Determination

To determine the junction temperature of the device in the application after prototypes are available, the thermal
characterization parameter (JT) can be used to determine the junction temperature with a measurement of the
temperature at the top center of the package case using the following equation:

         TJ = TT + (JT PD)

where:
         JT = thermal characterization parameter
         TT = thermocouple temperature on top of package
         PD = power dissipation in package

The thermal characterization parameter is measured per the JESD51-2 specification published by JEDEC using a 40
gauge type T thermocouple epoxied to the top center of the package case. The thermocouple should be positioned
so that the thermocouple junction rests on the package. A small amount of epoxy is placed over the thermocouple
junction and over about 1 mm of wire extending from the junction. The thermocouple wire is placed flat against the
package case to avoid measurement errors caused by the cooling effects of the thermocouple wire.

7.6 References

Semiconductor Equipment and Materials International                  (415) 964-5111
805 East Middlefield Rd
Mountain View, CA 94043

MIL-SPEC and EIA/JESD (JEDEC) specifications                         800-854-7179 or
(Available from Global Engineering Documents)                        303-397-7956

JEDEC Specifications                                                 http://www.jedec.org

1. C.E. Triplett and B. Joiner, "An Experimental Characterization of a 272 PBGA Within an Automotive Engine
Controller Module," Proceedings of SemiTherm, San Diego, 1998, pp. 47-54.

2. B. Joiner and V. Adams, "Measurement and Simulation of Junction to Board Thermal Resistance and Its
Application in Thermal Modeling," Proceedings of SemiTherm, San Diego, 1999, pp. 212-220.

8 Power Supply and Power Sequencing

This section provides design considerations for the MPC885/880 power supply. The MPC885/880 has a core voltage
(VDDL) and PLL voltage (VDDSYN), which both operate at a lower voltage than the I/O voltage VDDH. The I/O
section of the MPC885/880 is supplied with 3.3 V across VDDH and VSS (GND).

The signals PA[0:15], PB[14:31], PC[4:15], PD[3:15], TDI, TDO, TCK, TRST_B, TMS, MII_TXEN, and
MII_MDIO are 5-V tolerant. All inputs cannot be more than 2.5 V greater than VDDH. In addition, 5-V tolerant pins
can not exceed 5.5 V and remaining input pins cannot exceed 3.465 V. This restriction applies to power up/down
and normal operation.

One consequence of multiple power supplies is that when power is initially applied the voltage rails ramp up at
different rates. The rates depend on the nature of the power supply, the type of load on each power supply, and the
manner in which different voltages are derived. The following restrictions apply:

    VDDL must not exceed VDDH during power up and power down.
    VDDL must not exceed 1.9 V, and VDDH must not exceed 3.465 V.

                      MPC885/MPC880 Hardware Specifications, Rev. 3

14                                                                   Freescale Semiconductor
Layout Practices

These cautions are necessary for the long-term reliability of the part. If they are violated, the electrostatic discharge
(ESD) protection diodes are forward-biased, and excessive current can flow through these diodes. If the system
power supply design does not control the voltage sequencing, the circuit shown Figure 4 can be added to meet these
requirements. The MUR420 Schottky diodes control the maximum potential difference between the external bus and
core power supplies on power up, and the 1N5820 diodes regulate the maximum potential difference on power
down.

    VDDH          VDDL

          MUR420

          1N5820

                                           Figure 4. Example Voltage Sequencing Circuit

9 Layout Practices

Each VDD pin on the MPC885/880 should be provided with a low-impedance path to the board's supply. Each GND
pin should likewise be provided with a low-impedance path to ground. The power supply pins drive distinct groups
of logic on chip. The VDD power supply should be bypassed to ground using at least four 0.1 F by-pass capacitors
located as close as possible to the four sides of the package. Each board designed should be characterized and
additional appropriate decoupling capacitors should be used if required. The capacitor leads and associated printed
circuit traces connecting to chip VDD and GND should be kept to less than half an inch per capacitor lead. At a
minimum, a four-layer board employing two inner layers as VDD and GND planes should be used.

All output pins on the MPC885/880 have fast rise and fall times. Printed circuit (PC) trace interconnection length
should be minimized in order to minimize undershoot and reflections caused by these fast output switching times.
This recommendation particularly applies to the address and data buses. Maximum PC trace lengths of six inches
are recommended. Capacitance calculations should consider all device loads as well as parasitic capacitances due to
the PC traces. Attention to proper PCB layout and bypassing becomes especially critical in systems with higher
capacitive loads because these loads create higher transient currents in the VDD and GND circuits. Pull up all unused
inputs or signals that will be inputs during reset. Special care should be taken to minimize the noise levels on the
PLL supply pins. For more information, please refer to the MPC885 User's Manual, Section 14.4.3, "Clock
Synthesizer Power (VDDSYN, VSSSYN, VSSSYN1)".

10 Bus Signal Timing

The maximum bus speed supported by the MPC885/880 is 80 MHz. Higher-speed parts must be operated in
half-speed bus mode (for example, an MPC885/880 used at 133 MHz must be configured for a 66 MHz bus). Table 7
shows the frequency ranges for standard part frequencies in 1:1 bus mode, and Table 8 shows the frequency ranges
for standard part frequencies in 2:1 bus mode.

    MPC885/MPC880 Hardware Specifications, Rev. 3

15                                                 Freescale Semiconductor
Bus Signal Timing

         Table 7. Frequency Ranges for Standard Part Frequencies (1:1 Bus Mode)

                         Part Frequency                                      66 MHz          80 MHz

                                                                    Min      Max         Min     Max

    Core frequency                                                       40  66.67       40          80
    Bus frequency
                                                                         40  66.67       40          80

         Table 8. Frequency Ranges for Standard Part Frequencies (2:1 Bus Mode)

                    Part Frequency                       66 MHz              80 MHz      133 MHz

                                                     Min     Max    Min      Max         Min     Max

    Core frequency                                   40      66.67       40          80  40      133
    Bus frequency
                                                     20      33.33       20          40  20          66

Table 9 provides the timings for the MPC885/880 at 33-, 40-, 66-, and 80-MHz bus operation.

The timing for the MPC885/880 bus shown assumes a 50-pF load for maximum delays and a 0-pF load for minimum
delays. CLKOUT assumes a 100-pF load maximum delay.

                                                     Table 9. Bus Operation Timings

                                                     33 MHz      40 MHz      66 MHz      80 MHz

    Num             Characteristic                                                                   Unit

                                                     Min Max Min Max Min Max Min Max

    B1 Bus period (CLKOUT), see Table 7              -- -- -- -- -- -- -- -- ns

    B1a EXTCLK to CLKOUT phase skew - If             2 +2 2 +2 2 +2 2 +2 ns

         CLKOUT is an integer multiple of

         EXTCLK, then the rising edge of EXTCLK

         is aligned with the rising edge of CLKOUT.

         For a non-integer multiple of EXTCLK, this

         synchronization is lost, and the rising

         edges of EXTCLK and CLKOUT have a

         continuously varying phase skew.

    B1b CLKOUT frequency jitter peak-to-peak         -- 1 -- 1 -- 1 -- 1 ns

    B1c Frequency jitter on EXTCLK                   -- 0.50 -- 0.50 -- 0.50 -- 0.50 %

    B1d CLKOUT phase jitter peak-to-peak             -- 4 -- 4 -- 4 -- 4 ns
             for OSCLK  15 MHz

         CLKOUT phase jitter peak-to-peak            --5           5 -- 5 -- 5 ns
         for OSCLK < 15 MHz

    B2 CLKOUT pulse width low                        12.1 18.2 10.0 15.0 6.1 9.1 5.0 7.5 ns
            (MIN = 0.4 B1, MAX = 0.6 B1)         12.1 18.2 10.0 15.0 6.1 9.1 5.0 7.5 ns

    B3 CLKOUT pulse width high
            (MIN = 0.4 B1, MAX = 0.6 B1)

    B4 CLKOUT rise time                              -- 4.00 -- 4.00 -- 4.00 -- 4.00 ns

    B5 CLKOUT fall time                              -- 4.00 -- 4.00 -- 4.00 -- 4.00 ns

                         MPC885/MPC880 Hardware Specifications, Rev. 3

16                                                                                       Freescale Semiconductor
Bus Signal Timing

                                 Table 9. Bus Operation Timings (continued)

                                                   33 MHz  40 MHz            66 MHz  80 MHz

    Num            Characteristic                                                            Unit

                                                   Min Max Min Max Min Max Min Max

    B7 CLKOUT to A(0:31), BADDR(28:30),            7.60 -- 6.30 -- 3.80 -- 3.13 -- ns
            RD/WR, BURST, D(0:31) output hold
            (MIN = 0.25 B1)

    B7a CLKOUT to TSIZ(0:1), REG, RSV, BDIP, 7.60 -- 6.30 -- 3.80 -- 3.13 -- ns
            PTR output hold (MIN = 0.25 B1)

    B7b CLKOUT to BR, BG, FRZ, VFLS(0:1),          7.60 -- 6.30 -- 3.80 -- 3.13 -- ns

         VF(0:2) IWP(0:2), LWP(0:1), STS output

         hold (MIN = 0.25 B1)

    B8 CLKOUT to A(0:31), BADDR(28:30)             -- 13.80 -- 12.50 -- 10.00 -- 9.43 ns

            RD/WR, BURST, D(0:31) valid
            (MAX = 0.25 B1 + 6.3)

    B8a CLKOUT to TSIZ(0:1), REG, RSV, AT(0:3) -- 13.80 -- 12.50 -- 10.00 -- 9.43 ns

          BDIP, PTR valid (MAX = 0.25 B1 + 6.3)

    B8b CLKOUT to BR, BG, VFLS(0:1), VF(0:2),      -- 13.80 -- 12.50 -- 10.00 -- 9.43 ns
             IWP(0:2), FRZ, LWP(0:1), STS valid 4

            (MAX = 0.25 B1 + 6.3)

    B9 CLKOUT to A(0:31), BADDR(28:30),            7.60 13.80 6.30 12.50 3.80 10.00 3.13 9.43 ns

         RD/WR, BURST, D(0:31), TSIZ(0:1), REG,

         RSV, AT(0:3), PTR High-Z

         (MAX = 0.25 B1 + 6.3)

    B11 CLKOUT to TS, BB assertion                 7.60 13.60 6.30 12.30 3.80 9.80 3.13 9.13 ns
            (MAX = 0.25 B1 + 6.0)

    B11a CLKOUT to TA, BI assertion (when driven 2.50 9.30 2.50 9.30 2.50 9.30 2.50 9.30 ns

              by the memory controller or PCMCIA
             interface) (MAX = 0.00 B1 + 9.30 1)

    B12 CLKOUT to TS, BB negation                  7.60 12.30 6.30 11.00 3.80 8.50 3.13 7.92 ns
            (MAX = 0.25 B1 + 4.8)

    B12a CLKOUT to TA, BI negation (when driven 2.50 9.00 2.50 9.00 2.50 9.00 2.5 9.00 ns

              by the memory controller or PCMCIA
             interface) (MAX = 0.00 B1 + 9.00)

    B13 CLKOUT to TS, BB High-Z                    7.60 21.60 6.30 20.30 3.80 14.00 3.13 12.93 ns
            (MIN = 0.25 B1)

    B13a CLKOUT to TA, BI High-Z (when driven by 2.50 15.00 2.50 15.00 2.50 15.00 2.5 15.00 ns

              the memory controller or PCMCIA
             interface) (MIN = 0.00 B1 + 2.5)

    B14 CLKOUT to TEA assertion                    2.50 9.00 2.50 9.00 2.50 9.00 2.50 9.00 ns
            (MAX = 0.00 B1 + 9.00)

    B15 CLKOUT to TEA High-Z (MIN = 0.00 B1 2.50 15.00 2.50 15.00 2.50 15.00 2.50 15.00 ns
             + 2.50)

    B16 TA, BI valid to CLKOUT (setup time)        6.00 -- 6.00 -- 6.00 -- 6 -- ns
            (MIN = 0.00 B1 + 6.00)

                   MPC885/MPC880 Hardware Specifications, Rev. 3

17                                                                                   Freescale Semiconductor
Bus Signal Timing

                   Table 9. Bus Operation Timings (continued)

                                                     33 MHz  40 MHz  66 MHz  80 MHz

    Num            Characteristic                                                     Unit

                                                     Min Max Min Max Min Max Min Max

    B16a TEA, KR, RETRY, CR valid to CLKOUT 4.50 -- 4.50 -- 4.50 -- 4.50 -- ns
             (setup time) (MIN = 0.00 B1 + 4.5)

    B16b BB, BG, BR, valid to CLKOUT (setup time) 4.00 -- 4.00 -- 4.00 -- 4.00 -- ns
              2 (4MIN = 0.00 B1 + 0.00)

    B17 CLKOUT to TA, TEA, BI, BB, BG, BR valid 1.00 -- 1.00 -- 2.00 -- 2.00 -- ns
            (hold time) (MIN = 0.00 B1 + 1.00 3)

    B17a CLKOUT to KR, RETRY, CR valid (hold 2.00 -- 2.00 -- 2.00 -- 2.00 -- ns
             time) (MIN = 0.00 B1 + 2.00)

    B18 D(0:31) valid to CLKOUT rising edge          6.00 -- 6.00 -- 6.00 -- 6.00 -- ns

         (setup time) 4 (MIN = 0.00 B1 + 6.00)

    B19 CLKOUT rising edge to D(0:31) valid (hold 1.00 -- 1.00 -- 2.00 -- 2.00 -- ns
             time) 4 (MIN = 0.00 B1 + 1.00 5)

    B20 D(0:31) valid to CLKOUT falling edge         4.00 -- 4.00 -- 4.00 -- 4.00 -- ns

         (setup time) 6 (MIN = 0.00 B1 + 4.00)

    B21 CLKOUT falling edge to D(0:31) valid         2.00 -- 2.00 -- 2.00 -- 2.00 -- ns
             (hold time) 6 (MIN = 0.00 B1 + 2.00)

    B22 CLKOUT rising edge to CS asserted            7.60 13.80 6.30 12.50 3.80 10.00 3.13 9.43 ns

         GPCM ACS = 00 (MAX = 0.25 B1 + 6.3)

    B22a CLKOUT falling edge to CS asserted          -- 8.00 -- 8.00 -- 8.00 -- 8.00 ns
              GPCM ACS = 10, TRLX = 0
              (MAX = 0.00 B1 + 8.00)

    B22b CLKOUT falling edge to CS asserted          7.60 13.80 6.30 12.50 3.80 10.00 3.13 9.43 ns
              GPCM ACS = 11, TRLX = 0, EBDF = 0
              (MAX = 0.25 B1 + 6.3)

    B22c CLKOUT falling edge to CS asserted          10.90 18.00 10.90 16.00 5.20 12.30 4.69 10.93 ns
              GPCM ACS = 11, TRLX = 0, EBDF = 1
              (MAX = 0.375 B1 + 6.6)

    B23 CLKOUT rising edge to CS negated             2.00 8.00 2.00 8.00 2.00 8.00 2.00 8.00 ns

         GPCM read access, GPCM write access

         ACS = 00, TRLX = 0 and CSNT = 0

         (MAX = 0.00 B1 + 8.00)

    B24 A(0:31) and BADDR(28:30) to CS               5.60 -- 4.30 -- 1.80 -- 1.13 -- ns
             asserted GPCM ACS = 10, TRLX = 0
             (MIN = 0.25 B1 2.00)

    B24a A(0:31) and BADDR(28:30) to CS              13.20 -- 10.50 -- 5.60 -- 4.25 -- ns
              asserted GPCM ACS = 11 TRLX = 0
              (MIN = 0.50 B1 2.00)

    B25 CLKOUT rising edge to OE, WE(0:3)            -- 9.00 -- 9.00 -- 9.00 -- 9.00 ns
             asserted (MAX = 0.00 B1 + 9.00)

    B26 CLKOUT rising edge to OE negated             2.00 9.00 2.00 9.00 2.00 9.00 2.00 9.00 ns

          (MAX = 0.00 B1 + 9.00)

                   MPC885/MPC880 Hardware Specifications, Rev. 3

18                                                                           Freescale Semiconductor
Bus Signal Timing

                   Table 9. Bus Operation Timings (continued)

                                                 33 MHz  40 MHz  66 MHz  80 MHz

    Num            Characteristic                                                 Unit

                                                 Min Max Min Max Min Max Min Max

    B27 A(0:31) and BADDR(28:30) to CS           35.90 -- 29.30 -- 16.90 -- 13.60 -- ns
             asserted GPCM ACS = 10, TRLX = 1
             (MIN = 1.25 B1 2.00)

    B27a A(0:31) and BADDR(28:30) to CS          43.50 -- 35.50 -- 20.70 -- 16.75 -- ns
              asserted GPCM ACS = 11, TRLX = 1
              (MIN = 1.50 B1 2.00)

    B28 CLKOUT rising edge to WE(0:3) negated -- 9.00 -- 9.00 -- 9.00 -- 9.00 ns
             GPCM write access CSNT = 0
             (MAX = 0.00 B1 + 9.00)

    B28a CLKOUT falling edge to WE(0:3) negated 7.60 14.30 6.30 13.00 3.80 10.50 3.13 9.93 ns
              GPCM write access TRLX = 0, CSNT = 1,
              EBDF = 0 (MAX = 0.25 B1 + 6.80)

    B28b CLKOUT falling edge to CS negated       -- 14.30 -- 13.00 -- 10.50 -- 9.93 ns

          GPCM write access TRLX = 0, CSNT = 1

          ACS = 10 or ACS = 11, EBDF = 0

          (MAX = 0.25 B1 + 6.80)

    B28c CLKOUT falling edge to WE(0:3) negated 10.90 18.00 10.90 18.00 5.20 12.30 4.69 11.29 ns
              GPCM write access TRLX = 0, CSNT = 1
              write access TRLX = 0, CSNT = 1,
              EBDF = 1 (MAX = 0.375 B1 + 6.6)

    B28d  CLKOUT falling edge to CS negated      -- 18.00 -- 18.00 -- 12.30 -- 11.30 ns
          GPCM write access TRLX = 0, CSNT = 1,
          ACS = 10, or ACS = 11, EBDF = 1
          (MAX = 0.375 B1 + 6.6)

    B29 WE(0:3) negated to D(0:31) High-Z GPCM 5.60 -- 4.30 -- 1.80 -- 1.13 -- ns
             write access, CSNT = 0, EBDF = 0
             (MIN = 0.25 B1 2.00)

    B29a WE(0:3) negated to D(0:31) High-Z GPCM 13.20 -- 10.50 -- 5.60 -- 4.25 -- ns
              write access, TRLX = 0, CSNT = 1,
              EBDF = 0 (MIN = 0.50 B1 2.00)

    B29b CS negated to D(0:31) High-Z GPCM write 5.60 -- 4.30 -- 1.80 -- 1.13 -- ns
              access, ACS = 00, TRLX = 0 & CSNT = 0
              (MIN = 0.25 B1 2.00)

    B29c CS negated to D(0:31) High-Z GPCM write 13.20 -- 10.50 -- 5.60 -- 4.25 -- ns
              access, TRLX = 0, CSNT = 1, ACS = 10,
              or ACS = 11 EBDF = 0
              (MIN = 0.50 B1 2.00)

    B29d WE(0:3) negated to D(0:31) High-Z GPCM 43.50 -- 35.50 -- 20.70 -- 16.75 -- ns
              write access, TRLX = 1, CSNT = 1,
              EBDF = 0 (MIN = 1.50 B1 2.00)

    B29e CS negated to D(0:31) High-Z GPCM write 43.50 -- 35.50 -- 20.70 -- 16.75 -- ns
              access, TRLX = 1, CSNT = 1, ACS = 10,
              or ACS = 11 EBDF = 0
              (MIN = 1.50 B1 2.00)

                   MPC885/MPC880 Hardware Specifications, Rev. 3

19                                                                       Freescale Semiconductor
Bus Signal Timing

                              Table 9. Bus Operation Timings (continued)

                                                 33 MHz  40 MHz           66 MHz  80 MHz

    Num            Characteristic                                                         Unit

                                                 Min Max Min Max Min Max Min Max

    B29f WE(0:3) negated to D(0:31) High-Z GPCM 5.00 -- 3.00 -- 0.00 -- 0.00 -- ns
              write access, TRLX = 0, CSNT = 1,
              EBDF = 1 (MIN = 0.375 B1 6.30)

    B29g CS negated to D(0:31) High-Z GPCM write 5.00 -- 3.00 -- 0.00 -- 0.00 -- ns
              access, TRLX = 0, CSNT = 1 ACS = 10 or
              ACS = 11, EBDF = 1
              (MIN = 0.375 B1 6.30)

    B29h WE(0:3) negated to D(0:31) High-Z GPCM 38.40 -- 31.10 -- 17.50 -- 13.85 -- ns
              write access, TRLX = 1, CSNT = 1,
              EBDF = 1 (MIN = 0.375 B1 3.30)

    B29i CS negated to D(0:31) High-Z GPCM write 38.40 -- 31.10 -- 17.50 -- 13.85 -- ns
              access, TRLX = 1, CSNT = 1, ACS = 10 or
              ACS = 11, EBDF = 1
              (MIN = 0.375 B1 3.30)

    B30 CS, WE(0:3) negated to A(0:31),          5.60 -- 4.30 -- 1.80 -- 1.13 -- ns

             BADDR(28:30) Invalid GPCM write
             access 7 (MIN = 0.25 B1 .00)

    B30a WE(0:3) negated to A(0:31),             13.20 -- 10.50 -- 5.60 -- 4.25 -- ns

         BADDR(28:30) Invalid GPCM, write

         access, TRLX = 0, CSNT = 1, CS negated

         to A(0:31) invalid GPCM write access

         TRLX = 0, CSNT =1 ACS = 10, or

         ACS == 11, EBDF = 0

         (MIN = 0.50 B1 2.00)

    B30b WE(0:3) negated to A(0:31) invalid GPCM 43.50 -- 35.50 -- 20.70 -- 16.75 -- ns
              BADDR(28:30) invalid GPCM write
              access, TRLX = 1, CSNT = 1. CS negated
              to A(0:31) invalid GPCM write access
              TRLX = 1, CSNT = 1, ACS = 10, or
              ACS == 11 EBDF = 0
              (MIN = 1.50 B1 2.00)

    B30c WE(0:3) negated to A(0:31),             8.40 -- 6.40 -- 2.70 -- 1.70 -- ns

         BADDR(28:30) invalid GPCM write

         access, TRLX = 0, CSNT = 1. CS negated

         to A(0:31) invalid GPCM write access,

         TRLX = 0, CSNT = 1 ACS = 10,

         ACS == 11, EBDF = 1

         (MIN = 0.375 B1 3.00)

    B30d WE(0:3) negated to A(0:31),             38.67 -- 31.38 -- 17.83 -- 14.19 -- ns

         BADDR(28:30) invalid GPCM write access

         TRLX = 1, CSNT =1, CS negated to

         A(0:31) invalid GPCM write access

         TRLX = 1, CSNT = 1, ACS = 10 or 11,

         EBDF = 1

                              MPC885/MPC880 Hardware Specifications, Rev. 3

20                                                                                Freescale Semiconductor
Bus Signal Timing

                   Table 9. Bus Operation Timings (continued)

                                                   33 MHz  40 MHz  66 MHz  80 MHz

    Num            Characteristic                                                   Unit

                                                   Min Max Min Max Min Max Min Max

    B31 CLKOUT falling edge to CS valid, as        1.50 6.00 1.50 6.00 1.50 6.00 1.50 6.00 ns
             requested by control bit CST4 in the
             corresponding word in the UPM
             (MAX = 0.00 B1 + 6.00)

    B31a  CLKOUT falling edge to CS valid, as      7.60 14.30 6.30 13.00 3.80 10.50 3.13 10.00 ns
          requested by control bit CST1 in the
          corresponding word in the UPM
          (MAX = 0.25 B1 + 6.80)

    B31b  CLKOUT rising edge to CS valid, as       1.50 8.00 1.50 8.00 1.50 8.00 1.50 8.00 ns
          requested by control bit CST2 in the
          corresponding word in the UPM
          (MAX = 0.00 B1 + 8.00)

    B31c  CLKOUT rising edge to CS valid, as       7.60 13.80 6.30 12.50 3.80 10.00 3.13 9.40 ns
          requested by control bit CST3 in the
          corresponding word in the UPM
          (MAX = 0.25 B1 + 6.30)

    B31d CLKOUT falling edge to CS valid, as       13.30 18.00 11.30 16.00 7.60 12.30 4.69 11.30 ns

          requested by control bit CST1 in the

          corresponding word in the UPM EBDF = 1

          (MAX = 0.375 B1 + 6.6)

    B32 CLKOUT falling edge to BS valid, as        1.50 6.00 1.50 6.00 1.50 6.00 1.50 6.00 ns
             requested by control bit BST4 in the
             corresponding word in the UPM
             (MAX = 0.00 B1 + 6.00)

    B32a CLKOUT falling edge to BS valid, as       7.60 14.30 6.30 13.00 3.80 10.50 3.13 10.00 ns

          requested by control bit BST1 in the

          corresponding word in the UPM, EBDF = 0

          (MAX = 0.25 B1 + 6.80)

    B32b  CLKOUT rising edge to BS valid, as       1.50 8.00 1.50 8.00 1.50 8.00 1.50 8.00 ns
          requested by control bit BST2 in the
          corresponding word in the UPM
          (MAX = 0.00 B1 + 8.00)

    B32c  CLKOUT rising edge to BS valid, as       7.60 14.30 6.30 13.00 3.80 10.50 3.13 10.00 ns
          requested by control bit BST3 in the
          corresponding word in the UPM
          (MAX = 0.25 B1 + 6.80)

    B32d CLKOUT falling edge to BS valid, as       13.30 18.00 11.30 16.00 7.60 12.30 4.49 11.30 ns

          requested by control bit BST1 in the

          corresponding word in the UPM, EBDF = 1

          (MAX = 0.375 B1 + 6.60)

    B33 CLKOUT falling edge to GPL valid, as       1.50 6.00 1.50 6.00 1.50 6.00 1.50 6.00 ns
             requested by control bit GxT4 in the
             corresponding word in the UPM
             (MAX = 0.00 B1 + 6.00)

                   MPC885/MPC880 Hardware Specifications, Rev. 3

21                                                                         Freescale Semiconductor
Bus Signal Timing

                   Table 9. Bus Operation Timings (continued)

                                                33 MHz  40 MHz  66 MHz  80 MHz

    Num            Characteristic                                                Unit

                                                Min Max Min Max Min Max Min Max

    B33a  CLKOUT rising edge to GPL valid, as   7.60 14.30 6.30 13.00 3.80 10.50 3.13 10.00 ns
          requested by control bit GxT3 in the
          corresponding word in the UPM
          (MAX = 0.25 B1 + 6.80)

    B34 A(0:31), BADDR(28:30), and D(0:31) to 5.60 -- 4.30 -- 1.80 -- 1.13 -- ns
             CS valid, as requested by control bit CST4
             in the corresponding word in the UPM
             (MIN = 0.25 B1 2.00)

    B34a A(0:31), BADDR(28:30), and D(0:31) to 13.20 -- 10.50 -- 5.60 -- 4.25 -- ns
              CS valid, as requested by control bit CST1
              in the corresponding word in the UPM
              (MIN = 0.50 B1 2.00)

    B34b A(0:31), BADDR(28:30), and D(0:31) to 20.70 -- 16.70 -- 9.40 -- 6.80 -- ns
              CS valid, as requested by CST2 in the
              corresponding word in UPM
              (MIN = 0.75 B1 2.00)

    B35 A(0:31), BADDR(28:30) to CS valid, as 5.60 -- 4.30 -- 1.80 -- 1.13 -- ns
             requested by control bit BST4 in the
             corresponding word in the UPM
             (MIN = 0.25 B1 2.00)

    B35a A(0:31), BADDR(28:30), and D(0:31) to 13.20 -- 10.50 -- 5.60 -- 4.25 -- ns
              BS valid, as requested by BST1 in the
              corresponding word in the UPM
              (MIN = 0.50 B1 2.00)

    B35b A(0:31), BADDR(28:30), and D(0:31) to 20.70 -- 16.70 -- 9.40 -- 7.40 -- ns
              BS valid, as requested by control bit BST2
              in the corresponding word in the UPM
              (MIN = 0.75 B1 2.00)

    B36 A(0:31), BADDR(28:30), and D(0:31) to 5.60 -- 4.30 -- 1.80 -- 1.13 -- ns
             GPL valid, as requested by control bit
             GxT4 in the corresponding word in the
             UPM (MIN = 0.25 B1 2.00)

    B37 UPWAIT valid to CLKOUT falling edge 8 6.00 -- 6.00 -- 6.00 -- 6.00 -- ns
             (MIN = 0.00 B1 + 6.00)

    B38 CLKOUT falling edge to UPWAIT valid 8 1.00 -- 1.00 -- 1.00 -- 1.00 -- ns
             (MIN = 0.00 B1 + 1.00)

    B39 AS valid to CLKOUT rising edge 9        7.00 -- 7.00 -- 7.00 -- 7.00 -- ns
             (MIN = 0.00 B1 + 7.00)

    B40 A(0:31), TSIZ(0:1), RD/WR, BURST, valid 7.00 -- 7.00 -- 7.00 -- 7.00 -- ns
             to CLKOUT rising edge
             (MIN = 0.00 B1 + 7.00)

    B41 TS valid to CLKOUT rising edge (setup 7.00 -- 7.00 -- 7.00 -- 7.00 -- ns
             time) (MIN = 0.00 B1 + 7.00)

                   MPC885/MPC880 Hardware Specifications, Rev. 3

22                                                                      Freescale Semiconductor
Bus Signal Timing

                   Table 9. Bus Operation Timings (continued)

                                              33 MHz  40 MHz   66 MHz  80 MHz

    Num            Characteristic                                              Unit

                                              Min Max Min Max Min Max Min Max

    B42 CLKOUT rising edge to TS valid (hold  2.00 -- 2.00 -- 2.00 -- 2.00 -- ns
             time) (MIN = 0.00 B1 + 2.00)

       B43 AS negation to memory controller signals -- TBD -- TBD -- TBD -- TBD ns
                 negation (MAX = TBD)

    1 For part speeds above 50 MHz, use 9.80 ns for B11a.
    2 The timing required for BR input is relevant when the MPC885/880 is selected to work with the internal bus arbiter.

        The timing for BG input is relevant when the MPC885/880 is selected to work with the external bus arbiter.
    3 For part speeds above 50 MHz, use 2 ns for B17.
    4 The D(0:31) input timings B18 and B19 refer to the rising edge of the CLKOUT in which the TA input signal is asserted.
    5 For part speeds above 50 MHz, use 2 ns for B19.
    6 The D(0:31) input timings B20 and B21 refer to the falling edge of the CLKOUT. This timing is valid only for read

        accesses controlled by chip-selects under control of the user-programmable machine (UPM) in the memory
        controller, for data beats where DLT3 = 1 in the RAM words. (This is only the case where data is latched on the falling
        edge of CLKOUT.)
    7 The timing B30 refers to CS when ACS = 00 and to WE(0:3) when CSNT = 0.
    8 The signal UPWAIT is considered asynchronous to the CLKOUT and synchronized internally. The timings specified in
        B37 and B38 are specified to enable the freeze of the UPM output signals as described in Figure 20.
    9 The AS signal is considered asynchronous to the CLKOUT. The timing B39 is specified in order to allow the behavior
        specified in Figure 23.

                   MPC885/MPC880 Hardware Specifications, Rev. 3

23                                                                     Freescale Semiconductor
Bus Signal Timing

Figure 5 provides the control timing diagram.

    CLKOUT         2.0 V                                                             2.0 V
     Outputs
     Outputs                             0.8 V            0.8 V                              D
                                                                                                 2.0 V
       Inputs                         A                                                          0.8 V
                   B

                          2.0 V                    2.0 V

                          0.8 V                    0.8 V

                                                    A
                                 B

                                                2.0 V            2.0 V

                                                0.8 V            0.8 V

                                                          D
                                                   C

                                 2.0 V                           2.0 V

                                 0.8 V                           0.8 V

    Inputs                                                              C

                                                             2.0 V
                                                             0.8 V

                               A Maximum output delay specification
                               B Minimum output hold time
                               C Minimum input setup time specification
                               D Minimum input hold time specification

                                                           Figure 5. Control Timing
Figure 6 provides the timing for the external clock.

    CLKOUT

                                         B1                                B3

                                               B1                                    B2

                          B4                           B5

                                 Figure 6. External Clock Timing

                          MPC885/MPC880 Hardware Specifications, Rev. 3

24                                                                                                      Freescale Semiconductor
Bus Signal Timing

Figure 7 provides the timing for the synchronous output signals.

    CLKOUT

                  B8

             B7                                                   B9

    Output
    Signals

                  B8a

             B7a                                                  B9

    Output
    Signals

                                           B8b

                       B7b

    Output
    Signals

                                           Figure 7. Synchronous Output Signals Timing
Figure 8 provides the timing for the synchronous active pull-up and open-drain output signals.

    CLKOUT                                                                 B13
                                                                  B12
                                             B11
      TS, BB                                                               B13
                                                                  B12
                                             B11
       TA, BI                                                     B15

                                             B14

         TEA

    Figure 8. Synchronous Active Pull-Up Resistor and Open-Drain Outputs Signals Timing

                  MPC885/MPC880 Hardware Specifications, Rev. 3

25                                                                              Freescale Semiconductor
Bus Signal Timing

Figure 9 provides the timing for the synchronous input signals.

       CLKOUT     B16
                                     B17
          TA, BI
                  B16
      TEA, KR,                       B17
    RETRY, CR
                  B16
    BB, BG, BR                       B17

                                            Figure 9. Synchronous Input Signals Timing

Figure 10 provides normal case timing for input data. It also applies to normal read accesses under the control of the
user-programmable machine (UPM) in the memory controller.

    CLKOUT        B16
           TA                        B17

     D[0:31]      B18
                                     B19

                  Figure 10. Input Data Timing in Normal Case

                  MPC885/MPC880 Hardware Specifications, Rev. 3

26                                                               Freescale Semiconductor
Bus Signal Timing

Figure 11 provides the timing for the input data controlled by the UPM for data beats where DLT3 = 1 in the UPM
RAM words. (This is only the case where data is latched on the falling edge of CLKOUT.)

                CLKOUT

         TA    B20
    D[0:31]                       B21

         Figure 11. Input Data Timing when Controlled by UPM in the Memory Controller and DLT3 = 1
Figure 12 through Figure 15 provide the timing for the external bus read controlled by various GPCM factors.

    CLKOUT     B11                     B12
          TS   B8
               B22                          B23
      A[0:31]
         CSx      B28                  B25                    B26
          OE
                                                                     B19
     WE[0:3]                                B18
     D[0:31]

               Figure 12. External Bus Read Timing (GPCM Controlled--ACS = 00)

               MPC885/MPC880 Hardware Specifications, Rev. 3

27                                                                        Freescale Semiconductor
Bus Signal Timing

    CLKOUT         B11       B12
          TS
                   B8
      A[0:31]
         CSx            B22            B23
          OE
                        B24  B25                                  B26
     D[0:31]
                                  B18                             B19

    Figure 13. External Bus Read Timing (GPCM Controlled--TRLX = 0, ACS = 10)

    CLKOUT         B11       B12
          TS
                   B8   B22
      A[0:31]
         CSx            B22            B23
          OE
                        B24  B25                                  B26
     D[0:31]
                                  B18                             B19

    Figure 14. External Bus Read Timing (GPCM Controlled--TRLX = 0, ACS = 11)

                   MPC885/MPC880 Hardware Specifications, Rev. 3

28                                                                     Freescale Semiconductor
Bus Signal Timing

    CLKOUT                B12                     B23
                   B11
                        B8                                             B26
          TS
                                        B22  B18                       B19
      A[0:31]
                                     B27
         CSx               B27

          OE                      B22 B22
     D[0:31]

    Figure 15. External Bus Read Timing (GPCM Controlled--TRLX = 1, ACS = 10, ACS = 11)

                        MPC885/MPC880 Hardware Specifications, Rev. 3

29                                                                     Freescale Semiconductor
Bus Signal Timing

Figure 16 through Figure 18 provide the timing for the external bus write controlled by various GPCM factors.

    CLKOUT     B11     B12
          TS   B8
               B22                                                 B30
      A[0:31]
         CSx      B26       B23

     WE[0:3]           B25                                    B28
          OE
                                                                   B29
     D[0:31]
                                                                   B29

                       B8                                     B9

    Figure 16. External Bus Write Timing (GPCM Controlled--TRLX = 0, CSNT = 0)

               MPC885/MPC880 Hardware Specifications, Rev. 3

30                                                                 Freescale Semiconductor
Bus Signal Timing

    CLKOUT         B11  B12
          TS
                   B8                                                     B30 B30
      A[0:31]                                                           B23
         CSx       B22  B28 B28
                                                                              B29 B29
     WE[0:3]            B25                                                   B29 B29f
          OE                                                      B9
                   B26
     D[0:31]                                     B28 B28

                                     B8

    Figure 17. External Bus Write Timing (GPCM Controlled--TRLX = 0, CSNT = 1)

                   MPC885/MPC880 Hardware Specifications, Rev. 3

31                                                                Freescale Semiconductor
Bus Signal Timing

    CLKOUT                        B12  B30 B30
                   B11         B8
                              B22      B28 B28                         B23
          TS
      A[0:31]                     B25  B29 B29i
                        B26
         CSx                           B29 B29
     WE[0:3]                      B8
                                                B29
          OE
     D[0:31]                           B28 B28                              B9

    Figure 18. External Bus Write Timing (GPCM Controlled--TRLX = 1, CSNT = 1)

                        MPC885/MPC880 Hardware Specifications, Rev. 3

32                                                                     Freescale Semiconductor
Bus Signal Timing

Figure 19 provides the timing for the external bus controlled by the UPM.

       CLKOUT      B8
          A[0:31]
                                 B31
            CSx
                                      B31                                  B31
     BS_A[0:3],
      BS_B[0:3]             B31            B31

    GPL_A[0:5],        B34
    GPL_B[0:5]
                            B34

                       B34

                                 B32 B32                                   B32

                            B32            B32

                   B35 B36

                            B35                                            B33

                       B35

                                 B33

                   Figure 19. External Bus Timing (UPM-Controlled Signals)

                   MPC885/MPC880 Hardware Specifications, Rev. 3

33                                                                              Freescale Semiconductor
Bus Signal Timing

Figure 20 provides the timing for the asynchronous asserted UPWAIT signal controlled by the UPM.

    CLKOUT      B37
    UPWAIT               B38

         CSx

    BS_A[0:3],
    BS_B[0:3]

               GPL_A[0:5],
               GPL_B[0:5]

               Figure 20. Asynchronous UPWAIT Asserted Detection in UPM-Handled Cycles Timing

Figure 21 provides the timing for the asynchronous negated UPWAIT signal controlled by the UPM.

    CLKOUT      B37
    UPWAIT               B38

         CSx

     BS_A[0:3],
      BS_B[0:3]

    GPL_A[0:5],
    GPL_B[0:5]
     Figure 21. Asynchronous UPWAIT Negated Detection in UPM-Handled Cycles Timing

                MPC885/MPC880 Hardware Specifications, Rev. 3

34                                                             Freescale Semiconductor
Bus Signal Timing

Figure 22 provides the timing for the synchronous external master access controlled by the GPCM.

        CLKOUT     B41  B42

               TS  B40

         A[0:31],                                                 B22
       TSIZ[0:1],
    R/W, BURST

             CSx

               Figure 22. Synchronous External Master Access Timing (GPCM Handled--ACS = 00)
Figure 23 provides the timing for the asynchronous external master memory access controlled by the GPCM.

                 CLKOUT

                                                                       B39

                       AS

                                                                     B40
                  A[0:31],
                TSIZ[0:1],

                      R/W
                                                                                                                           B22

                      CSx

       Figure 23. Asynchronous External Master Memory Access Timing (GPCM Controlled--ACS = 00)
Figure 24 provides the timing for the asynchronous external master control signals negation.

                AS

                                                                                 B43
    CSx, WE[0:3],

       OE, GPLx,
           BS[0:3]

            Figure 24. Asynchronous External Master--Control Signals Negation Timing

                   MPC885/MPC880 Hardware Specifications, Rev. 3

35                                                                     Freescale Semiconductor
Bus Signal Timing

Table 10 provides the interrupt timing for the MPC885/880.
                                                          Table 10. Interrupt Timing

                                                                                           All Frequencies

    Num                         Characteristic 1                                                               Unit

                                                                                           Min            Max

    I39 IRQx valid to CLKOUT rising edge (setup time)                                      6.00                ns

    I40 IRQx hold time after CLKOUT                                                        2.00                ns

    I41 IRQx pulse width low                                                               3.00                ns

    I42 IRQx pulse width high                                                              3.00                ns

    I43 IRQx edge-to-edge time                                                             4 TCLOCKOUT       --

    1 The I39 and I40 timings describe the testing conditions under which the IRQ lines are tested when being defined as
        level sensitive. The IRQ lines are synchronized internally and do not have to be asserted or negated with reference
        to the CLKOUT.
        The I41, I42, and I43 timings are specified to allow correct functioning of the IRQ lines detection circuitry and have
        no direct relation with the total system interrupt latency that the MPC885/880 is able to support.

Figure 25 provides the interrupt detection timing for the external level-sensitive lines.

         CLKOUT                      I39
             IRQx                                         I40

                         Figure 25. Interrupt Detection Timing for External Level Sensitive Lines
Figure 26 provides the interrupt detection timing for the external edge-sensitive lines.

         CLKOUT

                                                       I41                            I42

         IRQx

                                     I43
                                                            I43

                   Figure 26. Interrupt Detection Timing for External Edge Sensitive Lines

                               MPC885/MPC880 Hardware Specifications, Rev. 3

36                                                                                         Freescale Semiconductor
Bus Signal Timing

Table 11 shows the PCMCIA timing for the MPC885/880.
                                                          Table 11. PCMCIA Timing

    Num            Characteristic         33 MHz       40 MHz                         66 MHz       80 MHz
                                       Min Max      Min Max                        Min Max                           Unit

                                                                                                Min Max

            A(0:31), REG valid to PCMCIA 20.70 -- 16.70 -- 9.40 -- 7.40 -- ns
    P44 strobe asserted 1

            (MIN = 0.75 B1 2.00)

            A(0:31), REG valid to ALE  28.30 -- 23.00 -- 13.20 -- 10.50 -- ns
    P45 negation1

            (MIN = 1.00 B1 2.00)

    P46  CLKOUT to REG valid           7.60 15.60 6.30 14.30 3.80 11.80 3.13 11.13 ns
         (MAX = 0.25 B1 + 8.00)

    P47  CLKOUT to REG invalid         8.60 -- 7.30 -- 4.80 -- 4.13 -- ns
         (MIN = 0.25 B1 + 1.00)

    P48  CLKOUT to CE1, CE2 asserted   7.60  15.60  6.30  14.30                    3.80  11.80  3.13  11.13  ns
         (MAX = 0.25 B1 + 8.00)

    P49  CLKOUT to CE1, CE2 negated    7.60 15.60 6.30 14.30 3.80 11.80 3.13 11.13 ns
         (MAX = 0.25 B1 + 8.00)

            CLKOUT to PCOE, IORD,      -- 11.00 -- 11.00 -- 11.00 -- 11.00 ns
    P50 PCWE, IOWR assert time

            (MAX = 0.00 B1 + 11.00)

            CLKOUT to PCOE, IORD,      2.00 11.00 2.00 11.00 2.00 11.00 2.00 11.00 ns
    P51 PCWE, IOWR negate time

            (MAX = 0.00 B1 + 11.00)

    P52  CLKOUT to ALE assert time     7.60 13.80 6.30 12.50 3.80 10.00 3.13 9.40 ns
         (MAX = 0.25 B1 + 6.30)

    P53  CLKOUT to ALE negate time     -- 15.60 -- 14.30 -- 11.80 -- 11.13 ns
         (MAX = 0.25 B1 + 8.00)

            PCWE, IOWR negated to      5.60 -- 4.30 -- 1.80 -- 1.13 -- ns
    P54 D(0:31) invalid 1

            (MIN = 0.25 B1 2.00)

            WAITA and WAITB valid to   8.00 -- 8.00 -- 8.00 -- 8.00 -- ns
    P55 CLKOUT rising edge1

            (MIN = 0.00 B1 + 8.00)

              CLKOUT rising edge to WAITA 2.00 -- 2.00 -- 2.00 -- 2.00 -- ns
      P56 and WAITB invalid1

              (MIN = 0.00 B1 + 2.00)

    1 PSST = 1. Otherwise add PSST times cycle time.
        PSHT = 0. Otherwise add PSHT times cycle time.

    These synchronous timings define when the WAITx signals are detected in order to freeze (or relieve) the PCMCIA
    current cycle. The WAITx assertion will be effective only if it is detected 2 cycles before the PSL timer expiration. See
    Chapter 16, "PCMCIA Interface," in the MPC885 PowerQUICC Family User's Manual.

                                   MPC885/MPC880 Hardware Specifications, Rev. 3

37                                                                                              Freescale Semiconductor
Bus Signal Timing

Figure 27 provides the PCMCIA access cycle timing for the external bus read.

                   CLKOUT

    TS

                     P44

    A[0:31]

                P46  P45                                                      P47

    REG

                P48                                                           P49

    CE1/CE2

                          P50                                                 P51

    PCOE, IORD

                P52       P53                                                 P52

    ALE

                               B18                                                 B19

    D[0:31]

                Figure 27. PCMCIA Access Cycles Timing External Bus Read

                MPC885/MPC880 Hardware Specifications, Rev. 3

38                                                                                 Freescale Semiconductor
Bus Signal Timing

Figure 28 provides the PCMCIA access cycle timing for the external bus write.

                   CLKOUT

                TS       P44
           A[0:31]
                    P46  P45                                                   P47
              REG
         CE1/CE2    P48                                                        P49
    PCWE, IOWR
                              P50                                              P51         P54
              ALE
           D[0:31]  P52       P53                                              P52

                              B8                                               B9

                                Figure 28. PCMCIA Access Cycles Timing External Bus Write
Figure 29 provides the PCMCIA WAIT signals detection timing.

    CLKOUT                                         P55
      WAITx                                                              P56

                    Figure 29. PCMCIA WAIT Signals Detection Timing

                    MPC885/MPC880 Hardware Specifications, Rev. 3

39                                                                                         Freescale Semiconductor
Bus Signal Timing

Table 12 shows the PCMCIA port timing for the MPC885/880.
                                                       Table 12. PCMCIA Port Timing

                                                              33 MHz  40 MHz          66 MHz    80 MHz

Num                  Characteristic                                                                     Unit

                                                              Min Max Min Max Min Max Min Max

P57  CLKOUT to OPx valid                                      -- 19.00 -- 19.00 -- 19.00 -- 19.00 ns
     (MAX = 0.00 B1 + 19.00)

P58  HRESET negated to OPx drive 1                            25.70 -- 21.70 -- 14.40 -- 12.40 -- ns
     (MIN = 0.75 B1 + 3.00)

P59  IP_Xx valid to CLKOUT rising edge                        5.00 -- 5.00 -- 5.00 -- 5.00 -- ns
     (MIN = 0.00 B1 + 5.00)

P60  CLKOUT rising edge to IP_Xx invalid                      1.00 -- 1.00 -- 1.00 -- 1.00 -- ns
     (MIN = 0.00 B1 + 1.00)

1 OP2 and OP3 only.

Figure 30 provides the PCMCIA output port timing for the MPC885/880.

     CLKOUT

                                                         P57
       Output
      Signals

                 HRESET
                                                    P58

                OP2, OP3

                                                Figure 30. PCMCIA Output Port Timing
Figure 31 provides the PCMCIA input port timing for the MPC885/880.

     CLKOUT                                          P59
                                                                         P60
         Input
      Signals                   Figure 31. PCMCIA Input Port Timing

                                                 MPC885/MPC880 Hardware Specifications, Rev. 3  Freescale Semiconductor
40
Bus Signal Timing

Table 13 shows the debug port timing for the MPC885/880.
                                                        Table 13. Debug Port Timing

                                                                                     All Frequencies

    Num            Characteristic                                                                        Unit

    D61 DSCK cycle time                                                                   Min     Max      -

    D62 DSCK clock pulse width                                                       3 TCLOCKO  3.00     -
                                                                                                  15.00
    D63 DSCK rise and fall times                                                             UT   2.00    ns
    D64 DSDI input data setup time                                                                        ns
    D65 DSDI data hold time                                                          1.25 TCLO          ns
    D66 DSCK low to DSDO data valid                                                                       ns
    D67 DSCK low to DSDO invalid                                                          CKOUT           ns

                                                                                          0.00
                                                                                          8.00
                                                                                          5.00
                                                                                          0.00
                                                                                          0.00

Figure 32 provides the input timing for the debug port clock.

         DSCK

                      D61                          D62
                           D61                                       D62
                                                                                      D63
                   D63

                   Figure 32. Debug Port Clock Input Timing

Figure 33 provides the timing for the debug port.

         DSCK                          D64
          DSDI                                          D65
         DSDO
                   D66
                                           D67

                    Figure 33. Debug Port Timings

                   MPC885/MPC880 Hardware Specifications, Rev. 3

41                                                                                                Freescale Semiconductor
Bus Signal Timing

Table 14 shows the reset timing for the MPC885/880.
                                                            Table 14. Reset Timing

    Num            Characteristic           33 MHz     40 MHz                          66 MHz     80 MHz
                                         Min Max    Min Max                         Min Max                         Unit

                                                                                               Min Max

            CLKOUT to HRESET high        -- 20.00 -- 20.00 -- 20.00 -- 20.00 ns
    R69 impedance

            (MAX = 0.00 B1 + 20.00)

            CLKOUT to SRESET high        -- 20.00 -- 20.00 -- 20.00 -- 20.00 ns
    R70 impedance

            (MAX = 0.00 B1 + 20.00)

    R71  RSTCONF pulse width             515.20 -- 425.00 -- 257.60 -- 212.50 -- ns
         (MIN = 17.00 B1)

    R72            --                    --  --     --  --                          --  --     --  ----

            Configuration data to HRESET 504.50 -- 425.00 -- 277.30 -- 237.50 -- ns
    R73 rising edge setup time

            (MIN = 15.00 B1 + 50.00)

            Configuration data to RSTCONF 350.00 -- 350.00 -- 350.00 -- 350.00 -- ns
    R74 rising edge setup time

            (MIN = 0.00 B1 + 350.00)

            Configuration data hold time after 0.00 -- 0.00 -- 0.00 -- 0.00 -- ns
    R75 RSTCONF negation

            (MIN = 0.00 B1 + 0.00)

            Configuration data hold time after 0.00 -- 0.00 -- 0.00 -- 0.00 -- ns
    R76 HRESET negation

            (MIN = 0.00 B1 + 0.00)

            HRESET and RSTCONF           -- 25.00 -- 25.00 -- 25.00 -- 25.00 ns
    R77 asserted to data out drive

            (MAX = 0.00 B1 + 25.00)

            RSTCONF negated to data out  -- 25.00 -- 25.00 -- 25.00 -- 25.00 ns
    R78 high impedance

            (MAX = 0.00 B1 + 25.00)

            CLKOUT of last rising edge   -- 25.00 -- 25.00 -- 25.00 -- 25.00 ns
            before chip three-states
    R79 HRESET to data out high
            impedance
            (MAX = 0.00 B1 + 25.00)

    R80  DSDI, DSCK setup                90.90 -- 75.00 -- 45.50 -- 37.50 -- ns
         (MIN = 3.00 B1)

    R81  DSDI, DSCK hold time            0.00 -- 0.00 -- 0.00 -- 0.00 -- ns
         (MIN = 0.00 B1 + 0.00)

            SRESET negated to CLKOUT 242.40 -- 200.00 -- 121.20 -- 100.00 -- ns
    R82 rising edge for DSDI and DSCK

            sample (MIN = 8.00 B1)

                                   MPC885/MPC880 Hardware Specifications, Rev. 3

42                                                                                             Freescale Semiconductor
Bus Signal Timing

Figure 34 shows the reset timing for the data bus configuration.

      HRESET       R71
    RSTCONF                                                   R76
    D[0:31] (IN)
                        R73

                   R74       R75

                   Figure 34. Reset Timing--Configuration from Data Bus

Figure 35 provides the reset timing for the data bus weak drive during configuration.

    CLKOUT

                             R69

    HRESET

                                                                  R79

    RSTCONF

                   R77                                            R78

    D[0:31] (OUT)
           (Weak)

                   Figure 35. Reset Timing--Data Bus Weak Drive During Configuration

                   MPC885/MPC880 Hardware Specifications, Rev. 3

43                                                                                     Freescale Semiconductor
IEEE 1149.1 Electrical Specifications

Figure 36 provides the reset timing for the debug port configuration.

        CLKOUT         R70                                             R82
        SRESET
    DSCK, DSDI  R80                                                    R80
                        R81                                                                  R81

                Figure 36. Reset Timing--Debug Port Configuration

11 IEEE 1149.1 Electrical Specifications

Table 15 provides the JTAG timings for the MPC885/880 shown in Figure 37 to Figure 40.
                                                            Table 15. JTAG Timing

    Num         Characteristic                                                                            All
                                                                                                   Frequencies Unit
    J82 TCK cycle time                                                                              Min Max
    J83 TCK clock pulse width measured at 1.5 V                                                   100.00 -- ns
    J84 TCK rise and fall times                                                                   40.00 -- ns
    J85 TMS, TDI data setup time                                                                   0.00 10.00 ns
    J86 TMS, TDI data hold time                                                                    5.00 -- ns
    J87 TCK low to TDO data valid                                                                 25.00 -- ns
    J88 TCK low to TDO data invalid                                                                  -- 27.00 ns
    J89 TCK low to TDO high impedance                                                              0.00 -- ns
    J90 TRST assert time                                                                             -- 20.00 ns
    J91 TRST setup time to TCK low                                                                100.00 -- ns
    J92 TCK falling edge to output valid                                                          40.00 -- ns
    J93 TCK falling edge to output valid out of high impedance                                       -- 50.00 ns
    J94 TCK falling edge to output high impedance                                                    -- 50.00 ns
    J95 Boundary scan input valid to TCK rising edge                                                 -- 50.00 ns
    J96 TCK rising edge to boundary scan input invalid                                            50.00 -- ns
                                                                                                  50.00 -- ns

                MPC885/MPC880 Hardware Specifications, Rev. 3

44                                                                                                Freescale Semiconductor
IEEE 1149.1 Electrical Specifications

    TCK

                 J82                        J83
                      J82                                     J83
                                                                               J84
              J84

                                       Figure 37. JTAG Test Clock Input Timing

         TCK                                J85
    TMS, TDI                                                J86

         TDO                           J87

                                            J88                                         J89

              Figure 38. JTAG Test Access Port Timing Diagram

     TCK                                                                           J91
    TRST                                                        J90

                                       Figure 39. JTAG TRST Timing Diagram

              MPC885/MPC880 Hardware Specifications, Rev. 3

45                                                                                      Freescale Semiconductor
CPM Electrical Characteristics

            TCK                              J92                             J94

         Output                              J93
         Signals
                                                  J95                               J96
         Output
         Signals

         Output
         Signals

                                Figure 40. Boundary Scan (JTAG) Timing Diagram

12 CPM Electrical Characteristics

This section provides the AC and DC electrical specifications for the communications processor module (CPM) of
the MPC885/880.

12.1 PIP/PIO AC Electrical Specifications

Table 16 provides the PIP/PIO AC timings as shown in Figure 41 to Figure 45.
                                                          Table 16. PIP/PIO Timing

                                                                                    All Frequencies

    Num                         Characteristic                                                       Unit

                                                                                    Min         Max

    21 Data-in setup time to STBI low                                               0           --   ns

    22 Data-In hold time to STBI high                                               0           --   clk

    23 STBI pulse width                                                             1.5         --   clk

    24 STBO pulse width                                                           1 clk 5 ns  --   ns

    25 Data-out setup time to STBO low                                              2           --   clk

    26 Data-out hold time from STBO high                                            5           --   clk

    27 STBI low to STBO low (Rx interlock)                                          --          4.5  clk

    28 STBI low to STBO high (Tx interlock)                                         2           --   clk

    29 Data-in setup time to clock high                                             15          --   ns

    30 Data-in hold time from clock high                                            7.5         --   ns

    31 Clock low to data-out valid (CPU writes data, control, or direction)         --          25   ns

                                MPC885/MPC880 Hardware Specifications, Rev. 3

46                                                                                              Freescale Semiconductor
CPM Electrical Characteristics

    DATA-IN                     21                                 22
       STBI                       27  23
      STBO
                                                  24

                                Figure 41. PIP Rx (Interlock Mode) Timing Diagram

    DATA-OUT                    25                  26

         STBO                         24
      (Output)
                                          28
          STBI                                  23
        (Input)

                                Figure 42. PIP Tx (Interlock Mode) Timing Diagram

    DATA-IN                     21                  22

       STBI                           23
     (Input)
                                                                         24
      STBO                      Figure 43. PIP Rx (Pulse Mode) Timing Diagram
    (Output)

                                MPC885/MPC880 Hardware Specifications, Rev. 3

47                                                                                 Freescale Semiconductor
CPM Electrical Characteristics

         DATA-OUT               25                                                      26

             STBO                               24
           (Output)
                                                                           23
               STBI             Figure 44. PIP TX (Pulse Mode) Timing Diagram
             (Input)

           CLKO                                 29
         DATA-IN                                                        30

                                                                                   31
         DATA-OUT

                      Figure 45. Parallel I/O Data-In/Data-Out Timing Diagram

12.2 Port C Interrupt AC Electrical Specifications

Table 17 provides the timings for port C interrupts.
                                                     Table 17. Port C Interrupt Timing

                                                                                            33.34 MHz

    Num                         Characteristic                                                         Unit

                                                                                            Min  Max

    35 Port C interrupt pulse width low (edge-triggered mode)                               55   --    ns
    36 Port C interrupt minimum time between active edges
                                                                                            55   --    ns

                                MPC885/MPC880 Hardware Specifications, Rev. 3

48                                                                                               Freescale Semiconductor
CPM Electrical Characteristics

Figure 46 shows the port C interrupt detection timing.

         Port C                                                                           36
         (Input)                                           35

                   Figure 46. Port C Interrupt Detection Timing

12.3 IDMA Controller AC Electrical Specifications

Table 18 provides the IDMA controller timings as shown in Figure 47 to Figure 50.
                                                    Table 18. IDMA Controller Timing

                                                                                              All Frequencies

    Num                                    Characteristic                                                      Unit

                                                                                              Min  Max

    40 DREQ setup time to clock high                                                          7    --          ns
    41 DREQ hold time from clock high 1
                                                                                              TBD  --          ns

    42 SDACK assertion delay from clock high                                                  --   12          ns

    43 SDACK negation delay from clock low                                                    --   12          ns

    44 SDACK negation delay from TA low                                                       --   20          ns

    45 SDACK negation delay from clock high                                                   --   15          ns

    46 TA assertion to falling edge of the clock setup time (applies to external TA)          7    --          ns

    1 Applies to high-to-low mode (EDM=1)

           CLKO                                                                    41
         (Output)                                        40

          DREQ     Figure 47. IDMA External Requests Timing Diagram
          (Input)

                   MPC885/MPC880 Hardware Specifications, Rev. 3

49                                                                                                 Freescale Semiconductor
CPM Electrical Characteristics                                     43
                                                                46
                   CLKO
                 (Output)

                       TS
                 (Output)

                     R/W
                 (Output)

                                                            42
                    DATA

                       TA
                   (Input)

    SDACK

        Figure 48. SDACK Timing Diagram--Peripheral Write, Externally-Generated TA

      CLKO
    (Output)

         TS
    (Output)

        R/W
    (Output)

              42                                                44

    DATA

          TA
    (Output)

    SDACK
        Figure 49. SDACK Timing Diagram--Peripheral Write, Internally-Generated TA

              MPC885/MPC880 Hardware Specifications, Rev. 3

50                                                                     Freescale Semiconductor
CPM Electrical Characteristics

                   CLKO
                 (Output)

              TS
         (Output)

             R/W
         (Output)

                                    42                                                 45

         DATA

               TA
         (Output)

         SDACK

         Figure 50. SDACK Timing Diagram--Peripheral Read, Internally-Generated TA

12.4 Baud Rate Generator AC Electrical Specifications

Table 19 provides the baud rate generator timings as shown in Figure 51.
                                                 Table 19. Baud Rate Generator Timing

                                                                                           All Frequencies

    Num                             Characteristic                                                          Unit

                                                                                           Min  Max

    50 BRGO rise and fall time                                                             --   10          ns
    51 BRGO duty cycle
    52 BRGO cycle                                                                          40   60          %

                                                                                           40   --          ns

                                50                      50

         BRGOX

                                        51                  51

                                                    52

                                Figure 51. Baud Rate Generator Timing Diagram

                                MPC885/MPC880 Hardware Specifications, Rev. 3

51                                                                                              Freescale Semiconductor
CPM Electrical Characteristics

12.5 Timer AC Electrical Specifications

Table 20 provides the general-purpose timer timings as shown in Figure 52.
                                                            Table 20. Timer Timing

                                                                                    All Frequencies

    Num                              Characteristic                                                      Unit

                                                                                      Min      Max

    61 TIN/TGATE rise and fall time                                                   10       --        ns
    62 TIN/TGATE low time
    63 TIN/TGATE high time                                                                  1  --        clk
    64 TIN/TGATE cycle time
    65 CLKO low to TOUT valid                                                               2  --        clk

                                                                                            3  --        clk

                                                                                            3  25        ns

          CLKO                       60

    TIN/TGATE     61                                          63                  62
         (Input)                                                  64
                                     61
          TOUT                                            65
       (Output)

                  Figure 52. CPM General-Purpose Timers Timing Diagram

12.6 Serial Interface AC Electrical Specifications

Table 21 provides the serial interface timings as shown in Figure 53 to Figure 57.
                                                               Table 21. SI Timing

                                                                                    All Frequencies

    Num               Characteristic                                                                     Unit

    70 L1RCLK, L1TCLK frequency (DSC = 0) 1, 2                                        Min          Max   MHz
                                                                                      --
    71 L1RCLK, L1TCLK width low (DSC = 0) 2                                                    SYNCCLK    ns
    71a L1RCLK, L1TCLK width high (DSC = 0) 3                                       P + 10         /2.5   ns
    72 L1TXD, L1ST(14), L1RQ, L1CLKO rise/fall time                                P + 10          --    ns
    73 L1RSYNC, L1TSYNC valid to L1CLK edge (SYNC setup time)                                       --    ns
    74 L1CLK edge to L1RSYNC, L1TSYNC, invalid (SYNC hold time)                       --          15.00   ns
                                                                                    20.00           --
                                                                                    35.00            --

                  MPC885/MPC880 Hardware Specifications, Rev. 3

52                                                                                             Freescale Semiconductor
CPM Electrical Characteristics

                                Table 21. SI Timing (continued)

                                                                   All Frequencies

    Num                         Characteristic                                           Unit

                                                                   Min         Max

    75 L1RSYNC, L1TSYNC rise/fall time                             --          15.00     ns

    76 L1RXD valid to L1CLK edge (L1RXD setup time)                17.00       --        ns

    77 L1CLK edge to L1RXD invalid (L1RXD hold time)               13.00       --        ns
    78 L1CLK edge to L1ST(14) valid 4
                                                                   10.00       45.00     ns

    78A L1SYNC valid to L1ST(14) valid                            10.00       45.00     ns

    79 L1CLK edge to L1ST(14) invalid                             10.00       45.00     ns

     80 L1CLK edge to L1TXD valid                                  10.00       55.00     ns
    80A L1TSYNC valid to L1TXD valid 4
                                                                   10.00       55.00     ns

    81 L1CLK edge to L1TXD high impedance                          0.00        42.00     ns

    82 L1RCLK, L1TCLK frequency (DSC =1)                           --          16.00 or  MHz

                                                                               SYNCCLK

                                                                               /2

    83 L1RCLK, L1TCLK width low (DSC =1)                           P + 10      --        ns
    83a L1RCLK, L1TCLK width high (DSC = 1)3
                                                                   P + 10      --        ns

    84 L1CLK edge to L1CLKO valid (DSC = 1)                          --        30.00        ns
    85 L1RQ valid before falling edge of L1TSYNC4                  1.00          --      L1TCLK
    86 L1GR setup time2                                            42.00         --
                                                                                            ns

    87 L1GR hold time                                              42.00       --        ns

    88 L1CLK edge to L1SYNC valid (FSD = 00) CNT = 0000, BYT = 0,  --          0.00      ns
            DSC = 0)

    1 The ratio SyncCLK/L1RCLK must be greater than 2.5/1.
    2 These specs are valid for IDL mode only.
    3 Where P = 1/CLKOUT. Thus for a 25-MHz CLKO1 rate, P = 40 ns.
    4 These strobes and TxD on the first bit of the frame become valid after L1CLK edge or L1SYNC, whichever comes later.

                                MPC885/MPC880 Hardware Specifications, Rev. 3

53                                                                             Freescale Semiconductor
CPM Electrical Characteristics

          L1RCLK                                   70                71a
    (FE=0, CE=0)
                                               72
             (Input)
                                   71                    RFSD=1
                                           75
          L1RCLK
    (FE=1, CE=1)

             (Input)

       L1RSYNC
             (Input)

                      73                   74                    77

    L1RXD                                          BIT0
     (Input)

                                       76

                                                         78                           79

    L1ST(4-1)
      (Output)

                Figure 53. SI Receive Timing Diagram with Normal Clocking (DSC = 0)

                                       MPC885/MPC880 Hardware Specifications, Rev. 3

54                                                                                        Freescale Semiconductor
CPM Electrical Characteristics

          L1RCLK                            72               83a
    (FE=1, CE=1)
                                                     RFSD=1
             (Input)                75

                            82
          L1RCLK
    (FE=0, CE=0)

             (Input)

       L1RSYNC
             (Input)

                                    73                   77
                                        74  BIT0

    L1RXD
     (Input)

                                76

                                                78                                 79

    L1ST(4-1)
      (Output)

    L1CLKO                                       84
    (Output)    Figure 54. SI Receive Timing with Double-Speed Clocking (DSC = 1)

                                    MPC885/MPC880 Hardware Specifications, Rev. 3

55                                                                                     Freescale Semiconductor
CPM Electrical Characteristics

          L1TCLK              71      70
    (FE=0, CE=0)
                                  72
             (Input)
                                                 TFSD=0  81
          L1TCLK                           75                     79
    (FE=1, CE=1)
                                           74
             (Input)                80a
                          73      BIT0
                                   80
        L1TSYNC
             (Input)                         78

            L1TXD
          (Output)

        L1ST(4-1)
          (Output)

                                  Figure 55. SI Transmit Timing Diagram (DSC = 0)

                                  MPC885/MPC880 Hardware Specifications, Rev. 3

56                                                                                 Freescale Semiconductor
CPM Electrical Characteristics

          L1RCLK                            72  83a
    (FE=0, CE=0)
                                        82
             (Input)
                                     TFSD=0
          L1RCLK                75
    (FE=1, CE=1)
                                73
             (Input)
                                    74          81
       L1RSYNC
             (Input)  BIT0

            L1TXD     80
          (Output)
                                78a                                                79
        L1ST(4-1)
          (Output)                     78
                                 84
          L1CLKO
          (Output)    Figure 56. SI Transmit Timing with Double Speed Clocking (DSC = 1)

                                    MPC885/MPC880 Hardware Specifications, Rev. 3

57                                                                                     Freescale Semiconductor
58                                                                                                                                                                                                            CPM Electrical Characteristics

                                                                                               L1RCLK                1  2   3             4   5  6                  7  8  9 10 11 12 13 14 15 16 17 18 19 20
                                                                                                 (Input)

                                                                                                                     73
                                                                                                                                      71

                                                                                               L1RSYNC
                                                                                                    (Input)

                         MPC885/MPC880 Hardware Specifications, Rev. 3                                       80                71

                                                                                                                        74

                                                                                                L1TXD                   B17 B16 B15 B14 B13 B12 B11 B10 D1 A B27 B26 B25 B24 B23 B22 B21 B20 D2 M
                                                                                               (Output)

                                                                        Figure 57. IDL Timing                                             72                              81

                                                                                                                 77

                                                                                               L1RXD                    B17 B16 B15 B14 B13 B12 B11 B10 D1 A B27 B26 B25 B24 B23 B22 B21 B20 D2 M
                                                                                                (Input)

                                                                                                                        76
                                                                                                                                                                   78

                                                                                               L1ST(4-1)
                                                                                                 (Output)

Freescale Semiconductor                                                                                                        85

                                                                                                  L1RQ
                                                                                               (Output)

                                                                                                                               86
                                                                                                                                                                87

                                                                                                  L1GR
                                                                                                 (Input)
CPM Electrical Characteristics

12.7 SCC in NMSI Mode Electrical Specifications

Table 22 provides the NMSI external clock timing.
                                                 Table 22. NMSI External Clock Timing

                                                              All Frequencies

    Num                         Characteristic                                                            Unit

                                                              Min                              Max

    100 RCLK1 and TCLK1 width high 1                          1/SYNCCLK                        --         ns

    101 RCLK1 and TCLK1 width low                             1/SYNCCLK + 5                    --         ns

    102 RCLK1 and TCLK1 rise/fall time                        --                               15.00      ns

    103 TXD1 active delay (from TCLK1 falling edge)           0.00                             50.00      ns

    104 RTS1 active/inactive delay (from TCLK1 falling edge)  0.00                             50.00      ns

    105 CTS1 setup time to TCLK1 rising edge                  5.00                             --         ns

    106 RXD1 setup time to RCLK1 rising edge                  5.00                             --         ns
    107 RXD1 hold time from RCLK1 rising edge 2
                                                              5.00                             --         ns

    108 CD1 setup time to RCLK1 rising edge                   5.00                             --         ns

    1 The ratios SyncCLK/RCLK1 and SyncCLK/TCLK1 must be greater than or equal to 2.25/1.
    2 Also applies to CD and CTS hold time when they are used as external sync signals.

Table 23 provides the NMSI internal clock timing.
                                                  Table 23. NMSI Internal Clock Timing

                                                                                        All Frequencies

    Num                         Characteristic                                                            Unit

                                                                                        Min    Max        MHz
                                                                                                           ns
    100 RCLK1 and TCLK1 frequency 1                                                     0.00   SYNCCLK/3   ns
                                                                                                           ns
    102 RCLK1 and TCLK1 rise/fall time                                                  --     --          ns
                                                                                                           ns
    103 TXD1 active delay (from TCLK1 falling edge)                                     0.00   30.00       ns
                                                                                                           ns
    104 RTS1 active/inactive delay (from TCLK1 falling edge)                            0.00   30.00

    105 CTS1 setup time to TCLK1 rising edge                                            40.00  --

    106 RXD1 setup time to RCLK1 rising edge                                            40.00  --
    107 RXD1 hold time from RCLK1 rising edge 2
                                                                                        0.00   --

    108 CD1 setup time to RCLK1 rising edge                                             40.00  --

    1 The ratios SyncCLK/RCLK1 and SyncCLK/TCLK1 must be greater than or equal to 3/1.
    2 Also applies to CD and CTS hold time when they are used as external sync signals

                                MPC885/MPC880 Hardware Specifications, Rev. 3

59                                                                                             Freescale Semiconductor
CPM Electrical Characteristics

Figure 58 through Figure 60 show the NMSI timings.

    RCLK1                       102                 101

                      102                                100
                106
     RxD1
    (Input)

                                107

      CD1                                                                                                           108
    (Input)                                                                                                                 107

             CD1
    (SYNC Input)

                           Figure 58. SCC NMSI Receive Timing Diagram

    TCLK1

                    102    102       101

       TxD1                                         100
    (Output)

                                         103

                                                                                      105

      RTS1
    (Output)

                           104                                                             104

    CTS1
    (Input)

            CTS1                                                                                               107
    (SYNC Input)           Figure 59. SCC NMSI Transmit Timing Diagram

                           MPC885/MPC880 Hardware Specifications, Rev. 3

60                                                                                              Freescale Semiconductor
CPM Electrical Characteristics

          TCLK1                 102       101
                         102
                                                100
            TxD1
         (Output)

                                103

           RTS1                 104                  107                                 104
        (Output)
                                     105
           CTS1
    (Echo Input)

                                Figure 60. HDLC Bus Timing Diagram

12.8 Ethernet Electrical Specifications

Table 24 provides the Ethernet timings as shown in Figure 61 to Figure 63.
                                                          Table 24. Ethernet Timing

                                                                                     All Frequencies

    Num                         Characteristic                                                        Unit

                                                                                     Min      Max

    120 CLSN width high                                                              40       --      ns
    121 RCLK1 rise/fall time
    122 RCLK1 width low                                                              --       15      ns
    123 RCLK1 clock period 1
    124 RXD1 setup time                                                              40       --      ns
    125 RXD1 hold time
    126 RENA active delay (from RCLK1 rising edge of the last data bit)              80       120     ns
    127 RENA width low
    128 TCLK1 rise/fall time                                                         20       --      ns
    129 TCLK1 width low
    130 TCLK1 clock period1                                                          5        --      ns
    131 TXD1 active delay (from TCLK1 rising edge)
    132 TXD1 inactive delay (from TCLK1 rising edge)                                 10       --      ns
    133 TENA active delay (from TCLK1 rising edge)
                                                                                     100      --      ns

                                                                                     --       15      ns

                                                                                     40       --      ns

                                                                                     99       101     ns

                                                                                     --       50      ns

                                                                                     6.5      50      ns

                                                                                     10       50      ns

                                MPC885/MPC880 Hardware Specifications, Rev. 3

61                                                                                            Freescale Semiconductor
CPM Electrical Characteristics

                                Table 24. Ethernet Timing (continued)

                                                                               All Frequencies

    Num                         Characteristic                                                         Unit

                                                                               Min                Max

    134 TENA inactive delay (from TCLK1 rising edge)                                    10        50   ns

    138 CLKO1 low to SDACK asserted 2                                                   --        20   ns

    139 CLKO1 low to SDACK negated 2                                                    --        20   ns

    1 The ratios SyncCLK/RCLK1 and SyncCLK/TCLK1 must be greater than or equal to 2/1.
    2 SDACK is asserted whenever the SDMA writes the incoming frame DA into memory.

     CLSN(CTS1)                                                          120
             (Input)            Figure 61. Ethernet Collision Timing Diagram

         RCLK1                         121                  121
                                                       124                 123
           RxD1
          (Input)                                                                       Last Bit

    RENA(CD1)                                         125   126
          (Input)
                                                                                            127

                                Figure 62. Ethernet Receive Timing Diagram

                                MPC885/MPC880 Hardware Specifications, Rev. 3

62                                                                                                Freescale Semiconductor
CPM Electrical Characteristics

          TCLK1    128             128                        129
                        131
            TxD1                                         121
         (Output)

                              133                             132
                                                                                                    134
    TENA(RTS1)
           (Input)

         RENA(CD1)
               (Input)

           (NOTE 2)

                          NOTES:
                              1. Transmit clock invert (TCI) bit in GSMR is set.
                              2. If RENA is negated before TENA or RENA is not asserted at all during transmit, then the
                                  CSL bit is set in the buffer descriptor at the end of the frame transmission.

                                      Figure 63. Ethernet Transmit Timing Diagram

12.9 SMC Transparent AC Electrical Specifications

Table 25 provides the SMC transparent timings as shown in Figure 64.
                                                    Table 25. SMC Transparent Timing

                                                                                  All Frequencies

    Num                            Characteristic                                                                         Unit

                                                                                  Min  Max

       150 SMCLK clock period 1                                                   100  --                                 ns
       151 SMCLK width low
      151A SMCLK width high                                                       50   --                                 ns
       152 SMCLK rise/fall time
       153 SMTXD active delay (from SMCLK falling edge)                           50   --                                 ns
       154 SMRXD/SMSYNC setup time
       155 RXD1/SMSYNC hold time                                                  --   15                                 ns
    1 SyncCLK must be at least twice as fast as SMCLK.
                                                                                  10   50                                 ns

                                                                                  20   --                                 ns

                                                                                  5    --                                 ns

                                   MPC885/MPC880 Hardware Specifications, Rev. 3

63                                                                                     Freescale Semiconductor
CPM Electrical Characteristics

         SMCLK

                   152          152            151   151

                                                     150

         SMTXD                                 NOTE
         (Output)

                                154                       153

                                          155

         SMSYNC

                                154
                                     155

         SMRXD
          (Input)

                   NOTE:
                      1. This delay is equal to an integer number of character-length clocks.

                                     Figure 64. SMC Transparent Timing Diagram

12.10SPI Master AC Electrical Specifications

Table 26 provides the SPI master timings as shown in Figure 65 and Figure 66.
                                                        Table 26. SPI Master Timing

                                                                                               All Frequencies

    Num                              Characteristic                                                             Unit

                                                                                               Min  Max         tcyc
                                                                                                                tcyc
    160 MASTER cycle time                                                                      4    1024         ns
    161 MASTER clock (SCK) high or low time                                                                      ns
    162 MASTER data setup time (inputs)                                                        2    512          ns
    163 Master data hold time (inputs)                                                                           ns
    164 Master data valid (after SCK edge)                                                     15   --           ns
    165 Master data hold time (outputs)                                                                          ns
    166 Rise time output                                                                       0    --
    167 Fall time output
                                                                                               --   10

                                                                                               0    --

                                                                                               --   15

                                                                                               --   15

                                MPC885/MPC880 Hardware Specifications, Rev. 3

64                                                                                                  Freescale Semiconductor
CPM Electrical Characteristics

    SPICLK
      (CI=0)

    (Output)

                161                          167                         166
                                                        160
                                161
                                                                         167
    SPICLK
      (CI=1)                                                       lsb
                                                                  164
    (Output)
                                                                            166
                163                                                     lsb

                                     162     166

    SPIMISO          msb                     Data                                    msb
       (Input)                                                                        msb

    SPIMOSI          167                     165                                           msb
     (Output)           msb                       Data                                       msb

                                     Figure 65. SPI Master (CP = 0) Timing Diagram

     SPICLK     161                          167               166
       (CI=0)                161                          160
                                                               167
     (Output)              163               166                      lsb
                     162                            Data             164
     SPICLK                                                                     166
       (CI=1)                      msb            165                      lsb
                                                         Data
     (Output)

    SPIMISO
       (Input)

    SPIMOSI                          167
     (Output)                           msb

                                     Figure 66. SPI Master (CP = 1) Timing Diagram

                                     MPC885/MPC880 Hardware Specifications, Rev. 3

65                                                                                   Freescale Semiconductor
CPM Electrical Characteristics

12.11SPI Slave AC Electrical Specifications

Table 27 provides the SPI slave timings as shown in Figure 67 and Figure 68.
                                                         Table 27. SPI Slave Timing

                                                                                     All Frequencies

    Num                               Characteristic                                                   Unit

                                                                                     Min     Max       tcyc
                                                                                                        ns
    170 Slave cycle time                                                             2       --         ns
    171 Slave enable lead time                                                                         tcyc
    172 Slave enable lag time                                                        15      --        tcyc
    173 Slave clock (SPICLK) high or low time                                                           ns
    174 Slave sequential transfer delay (does not require deselect)                  15      --         ns
    175 Slave data setup time (inputs)                                                                  ns
    176 Slave data hold time (inputs)                                                1       --
    177 Slave access time
                                                                                     1       --

                                                                                     20      --

                                                                                     20      --

                                                                                     --      50

     SPISEL                                           172                                    171
       (Input)                                                                          174
                                                                                                  msb
     SPICLK     173                        182        181                                         msb
       (CI=0)               173
       (Input)                                   170

     SPICLK     177                        181           182
       (CI=1)                                         lsb
       (Input)                        180                                 178
                                                                     Undef
    SPIMISO     msb                        Data
     (Output)
                                 175       179
    SPIMOSI
       (Input)  176                                   181 182
                                                             lsb
                msb                        Data

                                 Figure 67. SPI Slave (CP = 0) Timing Diagram

                                 MPC885/MPC880 Hardware Specifications, Rev. 3

66                                                                                           Freescale Semiconductor
CPM Electrical Characteristics

    SPISEL
     (Input)

                          171                                     172                      174
                                             170                                        178
                173
    SPICLK                   173       182                      181
     (CI=0)
     (Input)       177                                 181

    SPICLK
     (CI=1)
     (Input)

                                                                       182
                                                       180

    SPIMISO     Undef             msb                  Data                 lsb                          msb
     (Output)

                175                          179

                                  176                  181 182

    SPIMOSI                       msb                  Data                 lsb                          msb
       (Input)

                                  Figure 68. SPI Slave (CP = 1) Timing Diagram

12.12I2C AC Electrical Specifications

Table 28 provides the I2C (SCL < 100 KHz) timings.
                                                  Table 28. I2C Timing (SCL < 100 KHZ)

                                                                                        All Frequencies

    Num                                Characteristic                                                    Unit

                                                                                        Min     Max

    200 SCL clock frequency (slave)                                                     0       100      KHz
    200 SCL clock frequency (master) 1
    202 Bus free time between transmissions                                             1.5     100      KHz
    203 Low period of SCL
    204 High period of SCL                                                              4.7     --       s
    205 Start condition setup time
    206 Start condition hold time                                                       4.7     --       s
    207 Data hold time
    208 Data setup time                                                                 4.0     --       s
    209 SDL/SCL rise time
                                                                                        4.7     --       s

                                                                                        4.0     --       s

                                                                                        0       --       s

                                                                                        250     --       ns

                                                                                        --      1        s

                                  MPC885/MPC880 Hardware Specifications, Rev. 3

67                                                                                              Freescale Semiconductor
CPM Electrical Characteristics
                                         Table 28. I2C Timing (SCL < 100 KHZ) (continued)

                                                                                       All Frequencies

    Num                             Characteristic                                                        Unit

                                                                                           Min       Max

    210 SDL/SCL fall time                                                                  --        300  ns

    211 Stop condition setup time                                                          4.7        --  s

    1 SCL frequency is given by SCL = BRGCLK_frequency / ((BRG register + 3) pre_scaler 2).
       The ratio SyncClk/(BRGCLK/pre_scaler) must be greater or equal to 4/1.

Table 29 provides the I2C (SCL > 100 KHz) timings.
                                                 Table 29. I2C Timing (SCL > 100 KHZ)

                                                                   All Frequencies

    Num                 Characteristic              Expression                                            Unit

                                                                Min                              Max

    200 SCL clock frequency (slave)                 fSCL        0                          BRGCLK/48      Hz
    200 SCL clock frequency (master) 1
                                                    fSCL BRGCLK/16512 BRGCLK/48                           Hz

    202 Bus free time between transmissions         --          1/(2.2 fSCL)                   --       s

    203 Low period of SCL                           --          1/(2.2 fSCL)                   --       s

    204 High period of SCL                          --          1/(2.2 fSCL)                   --       s

    205 Start condition setup time                  --          1/(2.2 fSCL)                   --       s

    206 Start condition hold time                   --          1/(2.2 fSCL)                   --       s

    207 Data hold time                              --          0                                --       s

    208 Data setup time                             --          1/(40 fSCL)                    --       s

    209 SDL/SCL rise time                           --          --                         1/(10 fSCL)  s

    210 SDL/SCL fall time                           --          --                         1/(33 fSCL)  s

    211 Stop condition setup time                   --          1/2(2.2 fSCL)                  --       s

    1 SCL frequency is given by SCL = BrgClk_frequency / ((BRG register + 3) pre_scaler 2).
        The ratio SyncClk/(Brg_Clk/pre_scaler) must be greater or equal to 4/1.

                            MPC885/MPC880 Hardware Specifications, Rev. 3

68                                                                                               Freescale Semiconductor
UTOPIA AC Electrical Specifications

Figure 69 shows the I2C bus timing.

    SDA                          203                    204
                      202
                                      207                                       208
               205                                                                          211
    SCL                               209                    210

                            206

                                      Figure 69. I2C Bus Timing Diagram

13 UTOPIA AC Electrical Specifications

Table 30, Table 31, and Table 32, show the AC electrical specifications for the UTOPIA interface.
                             Table 30. UTOPIA Master (Muxed Mode) Electrical Specifications

    Num                          Signal Characteristic                 Direction Min Max Unit

    U1 UtpClk rise/fall time (internal clock option)                     Output                  4 ns ns
             Duty cycle
             Frequency                                                   Output  50              50  %
                                                                          Input
    U2 UTPB, SOC, RxEnb, TxEnb, RxAddr, and TxAddr active delay (and      Input                  33 MHz
                      PHREQ and PHSEL active delay in multi-PHY mode)
                                                                                 2 ns 16 ns ns
    U3 UTPB, SOC, Rxclav and Txclav setup time
    U4 UTPB, SOC, Rxclav and Txclav hold time                                    4 ns                ns

                                                                                 1 ns                ns

         Table 31. UTOPIA Master (Split Bus Mode) Electrical Specifications

    Num                          Signal Characteristic                 Direction Min Max Unit

    U1 UtpClk rise/fall time (Internal clock option)                     Output                  4 ns ns
                                                                         Output
         Duty cycle                                                              50              50  %

         Frequency                                                                               33 MHz

    U2   UTPB, SOC, RxEnb, TxEnb, RxAddr and TxAddr active delay                 2 ns 16 ns ns

         (PHREQ and PHSEL active delay in multi-PHY mode)

    U3 UTPB_Aux, SOC_Aux, Rxclav and Txclav setup time                   Input   4 ns                ns

    U4 UTPB_Aux, SOC_Aux, Rxclav and Txclav hold time                    Input   1 ns                ns

                                 MPC885/MPC880 Hardware Specifications, Rev. 3

69                                                                                   Freescale Semiconductor
UTOPIA AC Electrical Specifications

            Table 32. UTOPIA Slave (Split Bus Mode) Electrical Specifications

    Num         Signal Characteristic                                                        Direction Min Max Unit

    U1 UtpClk rise/fall time (external clock option)                                          Input        4 ns ns

             Duty cycle                                                                      Output  40    60  %
                                                                                              Input
             Frequency                                                                        Input        33 MHz

    U2 UTPB, SOC, Rxclav and Txclav active delay                                                     2 ns 16 ns ns

    U3 UTPB_AUX, SOC_Aux, RxEnb, TxEnb, RxAddr, and TxAddr setup                                     4 ns      ns
             time
                                                                                                     1 ns      ns
    U4 UTPB_AUX, SOC_Aux, RxEnb, TxEnb, RxAddr, and TxAddr hold
             time

Figure 70 shows signal timings during UTOPIA receive operations.

                                                                                         U1                U1
    UtpClk
                                                                                             U44
            U2                                                                                                            High-Z at MPHY

    PHREQn                                                                                                     U33 U44

                                          U33

    RxClav  High-Z at MPHY

    RxEnb                            U22

    UTPB
    SOC

                                     Figure 70. UTOPIA Receive Timing

                MPC885/MPC880 Hardware Specifications, Rev. 3

70                                                                                                       Freescale Semiconductor
USB Electrical Characteristics

Figure 71 shows signal timings during UTOPIA transmit operations.

    UtpClk                                                    U11                U1

    PHSELn  U52                                                    U44
    TxClav                                                                                 High-Z at Multi-PHYP
                                                              U33
    TxEnb    High-Z at MPHY
    UTPB
    SOC                                      U22
                                               U52

            Figure 71. UTOPIA Transmit Timing

14 USB Electrical Characteristics

This section provides the AC timings for the USB interface.

14.1 USB Interface AC Timing Specifications

The USB Port uses the transmit clock on SCC1. Table 33 lists the USB interface timings.
                                         Table 33. USB Interface AC Timing Specifications

    Name    Characteristic                                         All Frequencies
                                                                                            Unit

                                                                     Min Max

    US1 USBCLK frequency of operation 1                                                        6       MHz
             Low speed
             Full speed                                                                        48      MHz

    US4 USBCLK duty cycle (measured at 1.5 V)                                              45      55  %

    1 USBCLK accuracy should be 500 ppm or better. USBCLK may be stopped to conserve power.

15 FEC Electrical Characteristics

This section provides the AC electrical specifications for the fast Ethernet controller (FEC). Note that the timing
specifications for the MII signals are independent of system clock frequency (part speed designation). Also, MII
signals use TTL signal levels compatible with devices operating at either 5.0 V or 3.3 V.

            MPC885/MPC880 Hardware Specifications, Rev. 3

71                                                                                         Freescale Semiconductor
FEC Electrical Characteristics

15.1 MII and Reduced MII Receive Signal Timing

The receiver functions correctly up to a MII_RX_CLK maximum frequency of 25 MHz + 1%. The reduced MII
(RMII) receiver functions correctly up to a RMII_REFCLK maximum frequency of 50 MHz + 1%. There is no
minimum frequency requirement. In addition, the processor clock frequency must exceed the MII_RX_CLK
frequency 1%.

Table 34 provides information on the MII and RMII receive signal timing.

                                                   Table 34. MII Receive Signal Timing

    Num                         Characteristic                              Min       Max  Unit

        M1 MII_RXD[3:0], MII_RX_DV, MII_RX_ERR to MII_RX_CLK setup            5       --   ns
                                                                              5
        M2 MII_RX_CLK to MII_RXD[3:0], MII_RX_DV, MII_RX_ER hold            35%       --   ns
                                                                            35%
        M3 MII_RX_CLK pulse width high                                        4       65% MII_RX_CLK period

        M4 MII_RX_CLK pulse width low                                         2       65% MII_RX_CLK period

    M1_RMII RMII_RXD[1:0], RMII_CRS_DV, RMII_RX_ERR to RMII_REFCLK                    --   ns
                  setup
                                                                                      --   ns
    M2_RMII RMII_REFCLK to RMII_RXD[1:0], RMII_CRS_DV, RMII_RX_ERR
                  hold

Figure 72 shows MII receive signal timing.

                                                                        M3

    MII_RX_CLK (input)

    MII_RXD[3:0] (inputs)                                                         M4
    MII_RX_DV
    MII_RX_ER                     M1
                                                 M2

                                Figure 72. MII Receive Signal Timing Diagram

15.2 MII and Reduced MII Transmit Signal Timing

The transmitter functions correctly up to a MII_TX_CLK maximum frequency of 25 MHz +1%. The RMII
transmitter functions correctly up to a RMII_REFCLK maximum frequency of 50 MHz +1%. There is no minimum
frequency requirement. In addition, the processor clock frequency must exceed the MII_TX_CLK frequency 1%.

                                MPC885/MPC880 Hardware Specifications, Rev. 3

72                                                                                         Freescale Semiconductor
FEC Electrical Characteristics

Table 35 provides information on the MII and RMII transmit signal timing.
                                                  Table 35. MII Transmit Signal Timing

    Num                         Characteristic                                                   Min  Max         Unit
                                                                                                   5   --
      M5 MII_TX_CLK to MII_TXD[3:0], MII_TX_EN, MII_TX_ER invalid                                 --   25          ns
                                                                                                   4   --          ns
      M6 MII_TX_CLK to MII_TXD[3:0], MII_TX_EN, MII_TX_ER valid                                                    ns
                                                                                                   2   --
    M20_R RMII_TXD[1:0], RMII_TX_EN to RMII_REFCLK setup                                                           ns
      MII                                                                                        35%  65%
                                                                                                           MII_TX_CLK or
    M21_R RMII_TXD[1:0], RMII_TX_EN data hold from RMII_REFCLK rising                                      RMII_REFCLK
      MII edge
                                                                                                                 period
      M7 MII_TX_CLK and RMII_REFCLK pulse width high                                                       MII_TX_CLK or
                                                                                                           RMII_REFCLK
    M8 MII_TX_CLK and RMII_REFCLK pulse width low                                                35% 65%
                                                                                                                 period

Figure 73 shows the MII transmit signal timing diagram.

                                                                       M7

    MII_TX_CLK (input)
    RMII_REFCLK

                                                         M5
                                                                                             M8

    MII_TXD[3:0] (outputs)
    MII_TX_EN
    MII_TX_ER

                                                 M6
                                Figure 73. MII Transmit Signal Timing Diagram

15.3 MII Async Inputs Signal Timing (MII_CRS, MII_COL)

Table 36 provides information on the MII async inputs signal timing.
                                               Table 36. MII Async Inputs Signal Timing

    Num                         Characteristic                                                   Min Max   Unit

    M9 MII_CRS, MII_COL minimum pulse width                                                      1.5  -- MII_TX_CLK period

                                MPC885/MPC880 Hardware Specifications, Rev. 3

73                                                                                                         Freescale Semiconductor
FEC Electrical Characteristics

Figure 74 shows the MII asynchronous inputs signal timing diagram.

               MII_CRS, MII_COL

                                                       M9
                      Figure 74. MII Async Inputs Timing Diagram

15.4 MII Serial Management Channel Timing (MII_MDIO, MII_MDC)

Table 37 provides information on the MII serial management channel signal timing. The FEC functions correctly
with a maximum MDC frequency in excess of 2.5 MHz. The exact upper bound is under investigation.

                                         Table 37. MII Serial Management Channel Timing

    Num               Characteristic                                                             Min Max  Unit

    M10 MII_MDC falling edge to MII_MDIO output invalid (minimum                                 0   --   ns
              propagation delay)
                                                                                                 --  25   ns
    M11 MII_MDC falling edge to MII_MDIO output valid (max prop delay)
    M12 MII_MDIO (input) to MII_MDC rising edge setup                                            10  --   ns
    M13 MII_MDIO (input) to MII_MDC rising edge hold
    M14 MII_MDC pulse width high                                                                 0   --   ns
    M15 MII_MDC pulse width low
                                                                                                 40% 60% MII_MDC period

                                                                                                 40% 60% MII_MDC period

Figure 75 shows the MII serial management channel timing diagram.

                                                                       M14

    MII_MDC (output)                       MM15
                                      M10

    MII_MDIO (output)
                                                                                            M11

    MII_MDIO (input)

                                     M12 M13
                      Figure 75. MII Serial Management Channel Timing Diagram

                      MPC885/MPC880 Hardware Specifications, Rev. 3

74                                                                                                       Freescale Semiconductor
Mechanical Data and Ordering Information

16 Mechanical Data and Ordering Information

Table 38 identifies the available packages and operating frequencies for the MPC885/880 derivative devices.
                                     Table 38. Available MPC885/880 Packages/Frequencies

                            Package Type             Temperature (Tj) Frequency (MHz) Order Number
    Plastic ball grid array
    ZP suffix -- Leaded                              0C to 95C     66   KMPC885ZP66
    VR suffix -- Lead-Free are available as needed
                                                                          KMPC880ZP66
    Plastic ball grid array
    CZP suffix -- Leaded                                                  MPC885ZP66
    CVR suffix -- Lead-Free are available as needed
                                                                          MPC880ZP66

                                                                     80   KMPC885ZP80

                                                                          KMPC880ZP80

                                                                          MPC885ZP80

                                                                          MPC880ZP80

                                                                     133  KMPC885ZP133

                                                                          KMPC880ZP133

                                                                          MPC885ZP133

                                                                          MPC880ZP133

                                                     -40C to 100C  66   KMPC885CZP66
                                                                          KMPC880CZP66
                                                                           MPC885CZP66
                                                                           MPC880CZP66

                                                                     133  KMPC885CZP133

                                                                          KMPC880CZP133

                                                                          MPC885CZP133

                                                                          MPC880CZP133

    MPC885/MPC880 Hardware Specifications, Rev. 3

75                                                                        Freescale Semiconductor
Mechanical Data and Ordering Information

16.1 Pin Assignments

Figure 76 shows the top-view pinout of the PBGA package. For additional information, see the MPC885
PowerQUICC Family User's Manual.

                                        NOTE: This is the top view of the device.

                                                                                                                      W

          TRST PA10 PB23  PA8 PC8 PA5 PB17 PA13 PC4 PA11 PE17 PE30 PE15 PD6               PD4    PD7   PA3

    PB28  TMS PB25  PC11                                                                                                                                                               V

                          PB22 PA7 PB19 PC7 PB16 PC13 PE21 PE24 PE14 PD5 PE28 PE27 PB31 PE23 PE22

                                                                                                                      U

    PB27 PB14 TCK   PB24 PC10 PB21 PA6 MII1_COL PC6 PB15 PE31 PD15 PD14 PD13 PD12 PA4            PA0   PD9       PA1

                                                                                                                      T

    PB29 PC12 TDO TDI     PA9     PC9 PB20 PB18 MII1_CRS PC5   PD3 PE29 PE16 PE19 MII1_TXEN PA2  PE25 PD10 PE26

                                                                                                                      R

    PC15 PC14 PB26 GND VDDL                  VDDL              VDDL           VDDL VDDH PE20     PD8   PD11 PE18

    MII_MDIO PB30 PA14 PA12 VDDH        GND        VDDH        VDDH      GND              IRQ7 IRQ1    D0                 P

                                                                                                                 D8

    A2    A1   N/C PA15                                  GND                        VDDL  IRQ0 D12     D13                 N

                                                                                                                 D4

                                                                                                                      M

    A3    A5   A4   A0    VDDL                                                VDDH        D17    D23   D27       D1

                                                                                                                      L

    A7    A9   A8   A6            VDDH GND                               GND        VDDL  D9     D10   D11       D2

                                                                                                                      K

    A10   A11  A12  A13 VDDL                             GND                  VDDH        D5     D14 D3          D15

                                                                                                                      J

    A14   A16  A15  A17                                                             VDDL  D22    D19   D16       D18

                                                                                                                      H

    A27   A19  A20  A24   VDDH          GND                                               D28    D6    D20       D21

                                                                                                                      G

    A21   A29  A23  TSIZ0 VDDL VDDH                      GND                  GND VDDH CLKOUT D26      D24       D25
                                                         VDDH
                                                                                                                      F

    A25   A30  A22 BSA3                                                                   IPA2   D31   D7        D29

                                                                                    VDDL                              E

    A18   A28 TSIZ1 WE1           VDDL             VDDL        VDDL                       VSSSYN IPA3  IPA6      D30

                                                                                                                      D

    A26   A31 BSA0 GPL_AB2 CS6    CS3   WR   BI    BR    IRQ6 IPB1 ALEB  AS MODCK1 EXTAL RSTCONF IPA7 IPA4 IPA5

    BSA2 BSA1 WE2 CS4 CE2_A CS1 GPL_A5 TA                                                                                                                              C

                                                   BG BURST IPB3 IPB2 IRQ4 OP1 BADDR28 TEXP WAIT_B VSSSYN1 IPA1

                                                                                                                      B

    WE3 WE0 GPL_A0 CS7 CE1_A CS0 GPL_A4 TEA        BB    IRQ2 IPB4 IPB7 ALEA OP0 BADDR29 HRESET PORESETVDDLSYN IPA0

                                                                                                                      A

          OE GPL_AB3 CS5  CS2 GPL_B4 BDIP    TS    IRQ3 IPB5 IPB0 IPB6 BADDR30 MODCK2 EXTCLK XTAL SRESET WAIT_A

    19 18 17 16 15 14                   13 12 11         10    9     8   7    6     5     4      3     2         1

                                  Figure 76. Pinout of the PBGA Package

                                  MPC885/MPC880 Hardware Specifications, Rev. 3

76                                                                                               Freescale Semiconductor
Mechanical Data and Ordering Information

Table 39 contains a list of the MPC885 input and output signals and shows multiplexing and pin assignments.
                                                         Table 39. Pin Assignments

          Name                            Pin Number                            Type
    A[0:31]
                M16, N18, N19, M19, M17, M18, L16, L19, L17, L18, K19, K18, K17, Bidirectional
    D[0:31]     K16, J19, J17, J18, J16, E19, H18, H17, G19, F17, G17, H16, F19, D19, Three-state
                H19, E18, G18, F18, D18
    TSIZ0
    REG         P2, M1, L1, K2, N1, K4, H3, F2, P1, L4, L3, L2, N3, N2, K3, K1, J2, M4, Bidirectional
    TSIZ1
                J1, J3, H2, H1, J4, M3, G2, G1, G3, M2, H4, F1, E1, F3  Three-state
    RD/WR
                G16                                                     Bidirectional
    BURST
                                                                        Three-state
    BDIP
    GPL_B5      E17                                                     Bidirectional
    TS
                                                                        Three-state
    TA
                D13                                                     Bidirectional
    TEA
    BI                                                                  Three-state

    IRQ2        C10                                                     Bidirectional
    RSV
    IRQ4                                                                Three-state
    KR
    RETRY       A13                                                     Output
    SPKROUT
    CR          A12                                                     Bidirectional
    IRQ3
    BR                                                                  Active pull-up
    BG
    BB          C12                                                     Bidirectional

    FRZ                                                                 Active pull-up
    IRQ6
    IRQ0        B12                                                     Open-drain
    IRQ1
    IRQ7        D12                                                     Bidirectional

                                                                        Active pull-up

                B10                                                     Bidirectional

                                                                        Three-state

                C7                                                      Bidirectional

                                                                        Three-state

                A11                                                     Input

                D11                                                     Bidirectional

                C11                                                     Bidirectional

                B11                                                     Bidirectional

                                                                        Active pull-up

                D10                                                     Bidirectional

                N4                                                      Input

                P3                                                      Input

                P4                                                      Input

                     MPC885/MPC880 Hardware Specifications, Rev. 3

77                                                                             Freescale Semiconductor
Mechanical Data and Ordering Information

                Table 39. Pin Assignments (continued)

          Name                                         Pin Number               Type
                B14, C14, A15, D14, C16, A16                       Output
    CS[0:5]     D15                                                Output
                B16                                                Output
    CS6         B18                                                Output
    CE1_B
                E16                                                Output
    CS7
    CE2_B       C17                                                Output

    WE0         B19                                                Output
    BS_B0
    IORD        D17, C18, C19, F16                                 Output
                B17                                                Output
    WE1         A18                                                Output
    BS_B1
    IOWR        D16, A17                                           Output

    WE2         B13                                                Bidirectional
    BS_B2       A14                                                Bidirectional
    PCOE        C13                                                Output
                B3                                                 Input
    WE3         D4                                                 Input
    BS_B3       B4                                                 Open-drain
    PCWE        A3                                                 Open-drain
                A4                                                 Analog output
    BS_A[0:3]   D5                                                 Analog input (3.3 V only)
                G4                                                 Output
    GPL_A0      A5                                                 Input (3.3 V only)
    GPL_B0

    OE
    GPL_A1
    GPL_B1

    GPL_A[2:3]
    GPL_B[2:3]
    CS[2:3]

    UPWAITA
    GPL_A4

    UPWAITB
    GPL_B4

    GPL_A5

    PORESET

    RSTCONF

    HRESET

    SRESET

    XTAL

    EXTAL

    CLKOUT

    EXTCLK

                MPC885/MPC880 Hardware Specifications, Rev. 3

78                                                                 Freescale Semiconductor
Mechanical Data and Ordering Information

                          Table 39. Pin Assignments (continued)

          Name                            Pin Number                                  Type
                                                                         Output
    TEXP          C4                                                     Output
                  B7                                                     Output
    ALE_A         B15                                                    Output
                  C15                                                    Input
    CE1_A         A2                                                     Input
                  C3                                                     Input
    CE2_A         B1                                                     Input
                  C1                                                     Input
    WAIT_A        F4
    SOC_Split1                                                           Input
                  E3                                                     Input
    WAIT_B        D2                                                     Input
                  D1                                                     Input
    IP_A0         E2                                                     Input
    UTPB_Split01  D3                                                     Bidirectional
                  D8                                                     Three-state
    IP_A1         A9, D9                                                 Bidirectional
    UTPB_Split11
                  C8                                                     Bidirectional
    IP_A2                                                                Three-state
    IOIS16_A      C9                                                     Bidirectional
    UTPB_Split21
                  B9                                                     Bidirectional
    IP_A3
    UTPB_Split31  A10                                                    Bidirectional

    IP_A4
    UTPB_Split41

    IP_A5
    UTPB_Split51

    IP_A6
    UTPB_Split61

    IP_A7
    UTPB_Split71

    ALE_B
    DSCK/AT1

    IP_B[0:1]
    IWP[0:1]
    VFLS[0:1]

    IP_B2
    IOIS16_B
    AT2

    IP_B3
    IWP2
    VF2

    IP_B4
    LWP0
    VF0

    IP_B5
    LWP1
    VF1

                          MPC885/MPC880 Hardware Specifications, Rev. 3

79                                                                       Freescale Semiconductor
Mechanical Data and Ordering Information

                           Table 39. Pin Assignments (continued)

    Name                                  Pin Number                                   Type
                                                                          Bidirectional
    IP_B6          A8                                                     Three-state
    DSDI
    AT0            B8                                                     Bidirectional
                                                                          Three-state
    IP_B7          B6
    PTR            C6                                                     Bidirectional
    AT3            D6
                                                                          Output
    OP0            A6                                                     Bidirectional
    UtpClk_Split1
                   A7                                                     Bidirectional
    OP1            C5, B5
                   D7                                                     Output
    OP2            N16
    MODCK1         P17                                                    Output
    STS            W11                                                    Input
                   P16                                                    Bidirectional
    OP3            W9
    MODCK2                                                                Bidirectional
    DSDO           W17                                                    (Optional: open-drain)
                                                                          Bidirectional
    BADDR30        T15
    REG                                                                   Bidirectional
                   W15                                                    (Optional: open-drain)
    BADDR[28:29]                                                          Bidirectional
                                                                          (Optional: open-drain)
    AS
                                                                          Bidirectional
    PA15                                                                  (Optional: open-drain)
    USBRXD
                                                                          Bidirectional
    PA14                                                                  (Optional: open-drain)
    USBOE
                                                                          Bidirectional
    PA13                                                                  (Optional: open-drain)
    RXD2

    PA12
    TXD2

    PA11
    RXD4
    MII1-TXD0
    RMII1-TXD0

    PA10
    MII1-TXER
    TIN4
    CLK7

    PA9
    L1TXDA
    RXD3

    PA8
    L1RXDA
    TXD3

                           MPC885/MPC880 Hardware Specifications, Rev. 3

80                                                                        Freescale Semiconductor
Mechanical Data and Ordering Information

                       Table 39. Pin Assignments (continued)

          Name                            Pin Number                               Type
                                                                      Bidirectional
    PA7           V14
                                                                      Bidirectional
    CLK1                                                              Bidirectional

    L1RCLKA                                                           Bidirectional

    BRGO1                                                             Bidirectional

    TIN1                                                              Bidirectional

    PA6           U13                                                 Bidirectional

    CLK2                                                              Bidirectional

    TOUT1                                                             Bidirectional
                                                                      (Optional: open-drain)
    PA5           W13                                                 Bidirectional
    CLK3                                                              (Optional: open-drain)
    L1TCLKA                                                           Bidirectional
    BRGO2                                                             (Optional: open-drain)
    TIN2                                                              Bidirectional
                                                                      (Optional: open-drain)
    PA4           U4

    CTS4

    MII1-TXD1

    RMII1-TXD1

    PA3           W2

    MII1-RXER

    RMII1-RXER

    BRGO3

    PA2           T4

    MII1-RXDV

    RMII1-CRS_DV

    TXD4

    PA1           U1

    MII1-RXD0

    RMII1-RXD0

    BRGO4

    PA0           U3

    MII1-RXD1

    RMII1-RXD1

    TOUT4

    PB31          V3

    SPISEL

    MII1 - TXCLK

    RMII1-REFCLK

    PB30          P18

    SPICLK

    PB29          T19

    SPIMOSI

    PB28          V19

    SPIMISO

    BRGO4

                       MPC885/MPC880 Hardware Specifications, Rev. 3

81                                                                    Freescale Semiconductor
Mechanical Data and Ordering Information

                     Table 39. Pin Assignments (continued)

          Name                            Pin Number                             Type
                                                                    Bidirectional
    PB27        U19                                                 (Optional: open-drain)
    I2CSDA      R17                                                 Bidirectional
    BRGO1       V17                                                 (Optional: open-drain)
                U16                                                 Bidirectional
    PB26        W16                                                 (Optional: open-drain)
    I2CSCL      V15
    BRGO2       U14                                                 Bidirectional
                                                                    (Optional: open-drain)
    PB25        T13
    RXADDR31                                                        Bidirectional
    TXADDR3     V13                                                 (Optional: open-drain)
    SMTXD1      T12
                                                                    Bidirectional
    PB24                                                            (Optional: open-drain)
    TXADDR31
    RXADDR3                                                         Bidirectional
    SMRXD1                                                          (Optional: open-drain)

    PB23                                                            Bidirectional
    TXADDR21                                                        (Optional: open-drain)
    RXADDR2
    SDACK1                                                          Bidirectional
    SMSYN1                                                          (Optional: open-drain)
                                                                    Bidirectional
    PB22                                                            (Optional: open-drain)
    TXADDR41
    RXADDR4
    SDACK2
    SMSYN2

    PB21
    SMTXD2
    TXADDR1 1
    BRG01
    RXADDR1
    PHSEL[1]

    PB20
    SMRXD2
    L1CLKOA
    TXADDR01
    RXADDR0
    PHSEL[0]

    PB19
    MII1-RXD3
    RTS4

    PB18
    RXADDR41
    TXADDR4
    RTS2
    L1ST2

                     MPC885/MPC880 Hardware Specifications, Rev. 3

82                                                                  Freescale Semiconductor
Mechanical Data and Ordering Information

                     Table 39. Pin Assignments (continued)

          Name                            Pin Number                             Type
                                                                    Bidirectional
    PB17        W12                                                 (Optional: open-drain)
    L1ST3
    BRGO2       V11                                                 Bidirectional
    RXADDR11                                                        (Optional: open-drain)
    TXADDR1     U10
    PHREQ[1]    U18                                                 Bidirectional
                R19
    PB16                                                            Bidirectional
    L1RQa       R18                                                 Bidirectional
    L1ST4       V10
    RTS4        T18                                                 Bidirectional
    RXADDR01    V16
    TXADDR0     U15                                                 Bidirectional
    PHREQ[0]    T14                                                 Bidirectional
                W14                                                 Bidirectional
    PB15                                                            Bidirectional
    TXCLAV                                                          Bidirectional
    BRG03                                                           Bidirectional
    RXCLAV

    PB14
    RXADDR21
    TXADDR2

    PC15
    DREQ0
    RTS3
    L1ST1
    TXCLAV
    RXCLAV

    PC14
    DREQ1
    RTS2
    L1ST2

    PC13
    MII1-TXD3
    SDACK1

    PC12
    MII1-TXD2
    TOUT1

    PC11
    USBRXP

    PC10
    USBRXN
    TGATE1

    PC9
    CTS2

    PC8
    CD2
    TGATE2

                     MPC885/MPC880 Hardware Specifications, Rev. 3

83                                                                  Freescale Semiconductor
Mechanical Data and Ordering Information

                     Table 39. Pin Assignments (continued)

          Name                            Pin Number                             Type
                                                                    Bidirectional
    PC7         V12
    CTS4        U11                                                 Bidirectional
    L1TSYNCB    T10
    USBTXP      W10                                                 Bidirectional
                U8
    PC6         U7                                                  Bidirectional
    CD4         U6                                                  Bidirectional
    L1RSYNCB    U5                                                  Bidirectional
    USBTXN      R2                                                  Bidirectional
                T2                                                  Bidirectional
    PC5         U2                                                  Bidirectional
    CTS3        R3                                                  Bidirectional
    L1TSYNCA    W3                                                  Bidirectional
    SDACK2                                                          Bidirectional

    PC4                                                             Bidirectional
    CD3
    L1RSYNCA

    PD15
    L1TSYNCA
    UTPB0

    PD14
    L1RSYNCA
    UTPB1

    PD13
    L1TSYNCB
    UTPB2

    PD12
    L1RSYNCB
    UTPB3

    PD11
    RXD3
    RXENB

    PD10
    TXD3
    TXENB

    PD9
    TXD4
    UTPCLK

    PD8
    RXD4
    MII-MDC
    RMII-MDC

    PD7
    RTS3
    UTPB4

                     MPC885/MPC880 Hardware Specifications, Rev. 3

84                                                                  Freescale Semiconductor
Mechanical Data and Ordering Information

                      Table 39. Pin Assignments (continued)

          Name                            Pin Number                              Type
                                                                     Bidirectional
    PD6           W5
                                                                     Bidirectional
    RTS4
                                                                     Bidirectional
    UTPB5
                                                                     Bidirectional
    PD5           V6
                                                                     Bidirectional
    CLK8                                                             (Optional: open-drain)

    L1TCLKB                                                          Bidirectional
                                                                     (Optional: open-drain)
    UTPB6                                                            Bidirectional
                                                                     (Optional: open-drain)
    PD4           W4                                                 Bidirectional
                                                                     (Optional: open-drain)
    CLK4                                                             Bidirectional
                                                                     (Optional: open-drain)
    UTPB7
                                                                     Bidirectional
    PD3           T9                                                 (Optional: open-drain)

    CLK7                                                             Bidirectional
                                                                     (Optional: open-drain)
    TIN4
                                                                     Bidirectional
    SOC                                                              (Optional: open-drain)

    PE31          U9

    CLK8

    L1TCLKB

    MII1-RXCLK

    PE30          W7

    L1RXDB

    MII1-RXD2

    PE29          T8

    MII2-CRS

    PE28          V5

    TOUT3

    MII2-COL

    PE27          V4

    RTS3

    L1RQB

    MII2-RXER

    RMII2-RXER

    PE26          T1

    L1CLKOB

    MII2-RXDV

    RMII2-CRS_DV

    PE25          T3

    RXD4

    MII2-RXD3

    L1ST2

    PE24          V8

    SMRXD1

    BRGO1

    MII2-RXD2

                      MPC885/MPC880 Hardware Specifications, Rev. 3

85                                                                   Freescale Semiconductor
Mechanical Data and Ordering Information

                      Table 39. Pin Assignments (continued)

          Name                            Pin Number                              Type
                                                                     Bidirectional
    PE23          V2                                                 (Optional: open-drain)

    SMSYN2                                                           Bidirectional
                                                                     (Optional: open-drain)
    TXD4
                                                                     Bidirectional
    MII2-RXCLK                                                       (Optional: open-drain)

    L1ST1                                                            Bidirectional
                                                                     (Optional: open-drain)
    PE22          V1
                                                                     Bidirectional
    TOUT2                                                            (Optional: open-drain)

    MII2-RXD1                                                        Bidirectional
                                                                     (Optional: open-drain)
    RMII2-RXD1
                                                                     Bidirectional
    SDACK1                                                           (Optional: open-drain)

    PE21          V9                                                 Bidirectional
                                                                     (Optional: open-drain)
    SMRXD2
                                                                     Bidirectional
    TOUT1

    MII2-RXD0

    RMII2-RXD0

    RTS3

    PE20          R4

    L1RSYNCA

    SMTXD2

    CTS3

    MII2-TXER

    PE19          T6

    L1TXDB

    MII2-TXEN

    RMII2-TXEN

    PE18          R1

    L1TSYNCA

    SMTXD1

    MII2-TXD3

    PE17          W8

    TIN3

    CLK5

    BRGO3

    SMSYN1

    MII2-TXD2

    PE16          T7

    L1RCLKB

    CLK6

    TXD3

    MII2-TXCLK

    RMII2-REFCLK

    PE15          W6

    TGATE1

    MII2-TXD1

    RMII2-TXD1

                      MPC885/MPC880 Hardware Specifications, Rev. 3

86                                                                   Freescale Semiconductor
Mechanical Data and Ordering Information

                       Table 39. Pin Assignments (continued)

          Name                            Pin Number                                          Type

    PE14        V7                                                                   Bidirectional

    RXD3

    MII2-TXD0

    RMII2-TXD0

    TMS         V18                                                                  Input

    TDI         T16                                                                  Input

    DSDI

    TCK         U17                                                                  Input

    DSCK

    TRST        W18                                                                  Input

    TDO         T17                                                                  Output

    DSDO

    MII1_CRS    T11                                                                  Input

    MII_MDIO    P19                                                                  Bidirectional

    MII1_TXEN   T5                                                                   Output

    RMII1_TXEN

    MII1_COL    U12                                                                  Input

    VSSSYN1     C2                                                                   PLL analog VDD and GND
    VSSSYN
    VDDLSYN     E4                                                                   Power
    GND
                B2                                                                   Power

                G6, G7, G8, G9, G10, G11, G12, G13, H7, H8, H9, H10, H11, H12, H13, Power
                H14, J7, J8, J9, J10, J11, J12, J13, K7, K8, K9, K10, K11, K12, K13, L7,
                L8, L9, L10, L11, L12, L13, M7, M8, M9, M10, M11, M12, M13, N7, N8,
                N9, N10, N11, N12, N13, N14, P7, P13, R16

    VDDL        E5, E6, E9, E11, E14, G15, H5, J5, J15, K15, L5, M15, N5, R6, R9, R10, Power
                R12, R15

    VDDH        E7, E8, E10, E12, E13, E15, F5, F6, F7, F8, F9, F10, F11, F12, F13,  Power
                F14, F15, G5, G14, H6, H15, J6, J14, K5, K6, K14, L6, L14, L15, M5,
                M6, M14, N6, N15, P5, P6, P8, P9, P10, P11, P12, P14, P15, R5, R7,
                R8, R11, R13, R14

    N/C         N17                                                                  No-connect

    1 ESAR mode only.

                       MPC885/MPC880 Hardware Specifications, Rev. 3

87                                                                                          Freescale Semiconductor
Mechanical Data and Ordering Information

16.2 Mechanical Dimensions of the PBGA Package

Figure 77 shows the mechanical dimensions of the PBGA package.

    NOTES:
    1. ALL DIMENSIONS ARE IN MILLIMETERS.
    2. INTERPRET DIMENSIONS AND TOLERANCES PER ASME Y14.5M--1994.
    3. MAXIMUM SOLDER BALL DIAMETER MEASURED PARALLEL TO DATUM A.
    4. DATUM A, THE SEATING PLANE, IS DEFINED BY THE SPHERICAL CROWNS OF THE SOLDER BALLS.

         Figure 77. Mechanical Dimensions and Bottom Surface Nomenclature of the PBGA Package

    MPC885/MPC880 Hardware Specifications, Rev. 3

88                                                              Freescale Semiconductor
Document Revision History

17 Document Revision History

Table 40 lists significant changes between revisions of this hardware specification.
                                                 Table 40. Document Revision History

    Revision  Date                       Changes
    Number
              02/2003 Initial revision.
         0
        0.1   04/2003      Added pinout and pinout assignments table. Added the USB timing to Section 14. Added
                           the Reduced MII to Section 15. Removed the Data Parity. Made some changes to the
        0.2                Features list.
        0.3
        0.4   05/2003 Made the changes to the RMII Timing, Made sure all the VDDL, VDDH, and GND show up
        0.5                   on the pinout diagram. Changed the SPI Master Timing Specs. 162 and 164.
        0.6
        0.7   05/2003 Corrected the signals that had overlines on them.
        0.8
        0.9   5/2003 Changed the pin descriptions for PD8 and PD9.
        1.0
              5/2003 Changed some more typos, put in the phsel and phreq pins. Corrected the USB timing.
        2.0
              6/2003 Changed the pin descriptions per the June 22 spec.
        3.0
              7/2003 Added the RxClav and TxClav signals to PC15.

              8/2003       Added the Reference to USB 2.0 to the Features list and removed 1.1 from USB on the
                           block diagrams.

              8/2003 Changed the USB description to full-/low-speed compatible.

              9/2003       Added the DSP information in the Features list
                           Fixed table formatting.
                           Nontechnical edits.
                           Released to the external web.

              12/2003      Changed the maximum operating frequency to 133 MHz.
                           Put in the orderable part numbers that are orderable.
                           Put the timing in the 80 MHz column.
                           Rounded the timings to hundredths in the 80 MHz column.
                           Put the pin numbers in footnotes by the maximum currents in Table 6.
                           Changed 22 and 41 in the Timing.
                           Put in the Thermal numbers.

              7/22/2004    Added sentence to Spec B1A about EXTCLK and CLKOUT being in Alignment for
                             Integer Values

                            Added a footnote to Spec 41 specifying that EDM = 1
                            Added RMII1_EN under M1II_EN in Table 36 Pin Assignments
                            Added a tablefootnote to Table 6 DC Electrical Specifications about meeting the VIL

                             Max of the I2C Standard
                            Put the new part numbers in the Ordering Information Section

                           MPC885/MPC880 Hardware Specifications, Rev. 3

89                                                                                    Freescale Semiconductor
Document Revision History

                           THIS PAGE INTENTIONALLY LEFT BLANK

                           MPC885/MPC880 Hardware Specifications, Rev. 3

90                                                                        Freescale Semiconductor
                                                                        Document Revision History

                         THIS PAGE INTENTIONALLY LEFT BLANK

                         MPC885/MPC880 Hardware Specifications, Rev. 3

Freescale Semiconductor                                                 91
How to Reach Us:                        Information in this document is provided solely to enable system and software implementers to use
                                        Freescale Semiconductor products. There are no express or implied copyright licenses granted
USA/Europe/Locations Not Listed:        hereunder to design or fabricate any integrated circuits or integrated circuits based on the information
Freescale Semiconductor                 in this document.

   Literature Distribution Center       Freescale Semiconductor reserves the right to make changes without further notice to any products
P.O. Box 5405,                          herein. Freescale Semiconductor makes no warranty, representation or guarantee regarding the
Denver, Colorado 80217                  suitability of its products for any particular purpose, nor does Freescale Semiconductor assume any
1-480-768-2130                          liability arising out of the application or use of any product or circuit, and specifically disclaims any
(800) 521-6274                          and all liability, including without limitation consequential or incidental damages. "Typical" parameters
Japan:                                  which may be provided in Freescale Semiconductor data sheets and/or specifications can and do
Freescale Semiconductor Japan Ltd.      vary in different applications and actual performance may vary over time. All operating parameters,
Technical Information Center            including "Typicals" must be validated for each customer application by customer's technical experts.
3-20-1, Minami-Azabu, Minato-ku         Freescale Semiconductor does not convey any license under its patent rights nor the rights of others.
Tokyo 106-8573, Japan                   Freescale Semiconductor products are not designed, intended, or authorized for use as components
81-3-3440-3569                          in systems intended for surgical implant into the body, or other applications intended to support or
Asia/Pacific:                           sustain life, or for any other application in which the failure of the Freescale Semiconductor product
Freescale Semiconductor Hong Kong Ltd.  could create a situation where personal injury or death may occur. Should Buyer purchase or use
2 Dai King Street                       Freescale Semiconductor products for any such unintended or unauthorized application, Buyer shall
Tai Po Industrial Estate                indemnify and hold Freescale Semiconductor and its officers, employees, subsidiaries, affiliates, and
Tai Po, N.T. Hong Kong                  distributors harmless against all claims, costs, damages, and expenses, and reasonable attorney
852-26668334                            fees arising out of, directly or indirectly, any claim of personal injury or death associated with such
Home Page:                              unintended or unauthorized use, even if such claim alleges that Freescale Semiconductor was
www.freescale.com                       negligent regarding the design or manufacture of the part.

MPC885EC                                Learn More: For more information about Freescale Semiconductor products, please visit
Rev. 3                                  www.freescale.com
07/2004
                                        FreescaleTM and the Freescale logo are trademarks of Freescale Semiconductor, Inc. The described
                                        product contains a PowerPC processor core. The PowerPC name is a trademark of IBM Corp. and
                                        used under license. All other product or service names are the property of their respective owners.
                                        Freescale Semiconductor, Inc. 2004.
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved