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KM6161002B-10

器件型号:KM6161002B-10
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

64Kx16 Bit High Speed Static RAM(5.0V Operating), Revolutionary Pin out.

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KM6161002B-10器件文档内容

KM6161002B, KM6161002BI                                                      CMOS SRAM

Document Title

    64Kx16 Bit High Speed Static RAM(5.0V Operating), Revolutionary Pin out.
    Operated at Commercial and Industrial Temperature Range.

Revision History

Rev No.   History                                                            Draft Data      Remark

Rev. 0.0  Initial release with Design Target.                                Apr. 1st, 1997  Design Target

Rev. 1.0  Release to Preliminary Data Sheet.                                 Jun. 1st, 1997  Preliminary
          1. Replace Design Target to Preliminary.

Rev. 2.0  Release to Final Data Sheet.                                       Feb. 25th, 1998 Final

          2.1. Delete Preliminary

          2.2. Delete L-version.

          2.3. Delete Data Retention Characteristics and Waveform.

          2.4. Add Capacitive load of the test environment in A.C test load

          2.5. Change D.C characteristics

          Items                    Previous spec.         Changed spec.
                                   (8/10/12ns part)       (8/10/12ns part)

          Icc                      200/190/180mA          200/195/190mA

          Isb                           30mA              50mA

The attached data sheets are prepared and approved by SAMSUNG Electronics. SAMSUNG Electronics CO., LTD. reserve the right
to change the specifications. SAMSUNG Electronics will evaluate and reply to your requests and questions on the parameters of th is
device. If you have any questions, please contact the SAMSUNG branch office near your office, call or contact Headquarters.

                                                     -1-                                               Rev 2.0
                                                                                             February 1998
KM6161002B, KM6161002BI                                                     CMOS SRAM

64K x 16 Bit High-Speed CMOS Static RAM

FEATURES                                                      GENERAL DESCRIPTION

Fast Access Time 8,10,12ns(Max.)                            The KM6161002B is a 1,048,576-bit high-speed Static Random
Low Power Dissipation                                       Access Memory organized as 65,536 words by 16 bits. The
                                                              KM6161002B uses 16 common input and output lines and has
   Standby (TTL) : 50 mA(Max.)                                at output enable pin which operates faster than address access
               (CMOS) : 10 mA(Max.)                           time at read cycle. Also it allows that lower and upper byte
                                                              access by data byte control ( UB, LB). The device is fabricated
  Operating KM6161002B - 8 : 200 mA(Max.)                     using SAMSUNGs advanced CMOS process and designed for
                KM6161002B - 10 : 195 mA(Max.)                high-speed circuit technology. It is particularly well suited for
                KM6161002B - 12 : 190 mA(Max.)                use in high-density high-speed system applications. The
                                                              KM6161002B is packaged in a 400mil 44-pin plastic SOJ or
Single 5.0V10% Power Supply                                TSOP2 forward.
TTL Compatible Inputs and Outputs
I/O Compatible with 3.3V Device                             PIN CONFIGURATION (Top View)
Fully Static Operation
                                                                A0 1               44 A15
  - No Clock or Refresh required                                A1 2               43 A14
Three State Outputs                                           A2 3               42 A13
Center Power/Ground Pin Configuration                         A3 4               41 OE
Data Byte Control : LB : I/O1~ I/O8, UB : I/O9~ I/O16         A4 5               40 UB
Standard Pin Configuration                                   CS 6                39 LB
                                                              I/O1 7               38 I/O16
                KM6161002BJ : 44-SOJ-400                      I/O2 8               37 I/O15
                KM6161002BT : 44-TSOP2-400F                   I/O3 9               36 I/O14
                                                              I/O4 10              35 I/O13
ORDERING INFORMATION                                           Vcc 11              34 Vss
                                                               Vss 12              33 Vcc
KM6161002B -8/10/12       Commercial Temp.                    I/O5 13              32 I/O12
                                                              I/O6 14              31 I/O11
KM6161002BI -8/10/12      Industrial Temp.                    I/O7 15        SOJ/  30 I/O10
                                                              I/O8 16       TSOP2  29 I/O9
                                                               WE 17               28 N.C.
FUNCTIONAL BLOCK DIAGRAM                                        A5 18              27 A12
                                                                A6 19              26 A11
              Clk Gen.    Pre-Charge Circuit                    A7 20              25 A10
                                                                A8 21              24 A9
A0            Row Select   Memory Array                       N.C. 22              23 N.C.
A1                            256 Rows
A2
A3                        256x16 Columns
A4
A5                                                            PIN FUNCTION
A6
A7            Data                 I/O Circuit &              Pin Name                       Pin Function
              Cont.              Column Select                  A0 - A15    Address Inputs
I/O1~I/O8                                                         WE       Write Enable
              Data        A8 A9 A10 A11 A12 A13 A14 A15            CS       Chip Select
  I/O9~I/O16  Cont.                                                OE       Output Enable
                                                                   LB       Lower-byte Control(I/O 1~I/O8)
              Gen.                                                 UB       Upper-byte Control(I/O 9~I/O16)
              CLK                                                           Data Inputs/Outputs
                                                              I/O1 ~ I/O16  Power(+5.0V)
WE                                                                 VCC      Ground
OE                                                                 VSS      No Connection
                                                                   N.C
UB
LB
CS

                                                         -2-                                 Rev 2.0
                                                                                   February 1998
KM6161002B, KM6161002BI                                                                                    CMOS SRAM

ABSOLUTE MAXIMUM RATINGS*

                     Parameter                                     Symbol                  Rating                     Unit
                                                                   VIN, VOUT             -0.5 to 7.0                    V
Voltage on Any Pin Relative to V SS                                                      -0.5 to 7.0                    V
                                                                      VCC                                              W
Voltage on VCC Supply Relative to V SS                                 PD                    1.0                       C
                                                                      TSTG               -65 to 150                    C
Power Dissipation                                                      TA                                              C
                                                                       TA                  0 to 70
Storage Temperature                                                                      -40 to 85

Operating Temperature      Commercial

                           Industrial

* Stresses greater than those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress r ating only and
  functional operation of the device at these or any other conditions above those indicated in the operating sections of this spec ification is not implied.
  Exposure to absolute maximum rating conditions for extended periods may affect reliability.

RECOMMENDED DC OPERATING CONDITIONS (TA= to 70C)

             Parameter                  Symbol            Min                    Typ              Max                 Unit
Supply Voltage                                                                                     5.5                 V
Ground                                     VCC            4.5                       5.0              0                 V
Input High Voltage                                                                             VCC+0.5**               V
Input Low Voltage                          VSS                  0                   0              0.8                 V

                                           VIH            2.2                       -

                                           VIL            -0.5*                     -

NOTE: The above parameters are also guaranteed at industrial temperature range.
          * VIL(Min) = -2.0V a.c(Pulse Width6ns) for I20mA
         ** VIH(Max) = VCC + 2.0V a.c (Pulse Width6ns) for I20mA

DC AND OPERATING CHARACTERISTICS (TA=0 to 70C, Vcc=5.0V10%, unless otherwise specified)

             Parameter          Symbol                    Test Conditions                             Min       Max         Unit
Input Leakage Current                                                                                             2          A
Output Leakage Current               ILI        VIN=VSS to VCC                                        -2          2          A
Operating Current
                                     ILO        CS=VIH or OE=VIH or WE=VIL                            -2        200         mA
Standby Current                                                                                                 195
                                                VOUT=VSS to VCC                                                 190         mA
Output Low Voltage Level                                                                                         50         mA
Output High Voltage Level            ICC        Min. Cycle, 100% Duty                    8ns          -          10
                                                                                                                             V
                                                CS=VIL, VIN = VIH or VIL, IOUT=0mA       10ns         -         0.4          V
                                                                                                                  -          V
                                                                                         12ns         -
                                                                                                                3.95
                                     ISB        Min. Cycle, CS=VIH                                    -

                                     ISB1       f=0MHz, CS VCC-0.2V,                                  -

                                                VINVCC-0.2V or VIN 0.2V

                                     VOL        IOL=8mA                                               -

                                     VOH        IOH=-4mA                                              2.4

                                     VOH1* IOH1=-0.1mA                                                -

NOTE: The above parameters are also guaranteed at industrial temperature range.
           * VCC=5.0V, Temp.=25C

CAPACITANCE* (TA=25C , f=1.0MHz)

                  Item                    Symbol          Test Conditions                MIN               Max              Unit
Input/Output Capacitance                    CI/O                                                             8               pF
Input Capacitance                            CIN                   VI/O=0V               -                   6               pF

                                                                   VIN=0V                -

* NOTE : Capacitance is sampled and not 100% tested.

                                                                -3-                                                             Rev 2.0
                                                                                                                      February 1998
KM6161002B, KM6161002BI                                                                                    CMOS SRAM

AC CHARACTERISTICS (TA=0 to 70C, VCC=5.0V10%, unless otherwise noted.)

TEST CONDITIONS

                            Parameter                                                      Value

Input Pulse Levels                                                                         0V to 3V

Input Rise and Fall Times                                                                  3ns

Input and Output timing Reference Levels                                                   1.5V

Output Loads                                                                               See below

NOTE: The above test conditions are also applied at industrial temperature range.

Output Loads(A)                        RL = 50                       Output Loads(B)                            +5.0V
DOUT                                                                 for tHZ, tLZ, tWHZ, tOW, tOLZ & tOHZ       480
                                                     VL = 1.5V
                   ZO = 50                                                                   DOUT               5pF*
                                          30pF*                                            255

* Capacitive Load consists of all components of the                                   * Including Scope and Jig Capacitance
  test environment.

READ CYCLE                                Symbol     KM6161002B-8                     KM6161002B-10        KM6161002B-12          Unit

                       Parameter             tRC     Min             Max              Min  Max             Min               Max   ns
                                             tAA                                                                                   ns
Read Cycle Time                             tCO     8                             -  10   -               12                -     ns
Address Access Time                         tOE                                                                                   ns
Chip Select to Output                       tBA     -                             8  -    10              -                 12    ns
Output Enable to Valid Output               tLZ                                                                                   ns
UB, LB Access Time                         tOLZ     -                             8  -    10              -                 12    ns
Chip Enable to Low-Z Output                 tBLZ                                                                                  ns
Output Enable to Low-Z Output               tHZ     -                             4  -    5               -                 6     ns
UB, LB Enable to Low-Z Output               tOHZ                                                                                  ns
Chip Disable to High-Z Output              tBHZ     -                             4  -    5               -                 6     ns
Output Disable to High-Z Output             tOH                                                                                   ns
UB, LB Disable to High-Z Output                     3                             -  3    -               3                 -
Output Hold from Address Change
                                                     0                             -  0    -               0                 -

                                                     0                             -  0    -               0                 -

                                                     0                             4  0    5               0                 6

                                                     0                             4  0    5               0                 6

                                                     0                             4  0    5               0                 6

                                                     3                             -  3    -               3                 -

NOTE: The above parameters are also guaranteed at industrial temperature range.

                                                                -4-                                                                    Rev 2.0
                                                                                                                             February 1998
KM6161002B, KM6161002BI                                                                                CMOS SRAM

WRITE CYCLE

                Parameter      Symbol  KM6161002B-8                              KM6161002B-10         KM6161002B-12    Unit

Write Cycle Time                  tWC  Min  Max                                              Min  Max  Min         Max   ns
Chip Select to End of Write       tCW                                                                                    ns
Address Set-up Time               tAS  8         -                                           10   -    12          -     ns
Address Valid to End of Write     tAW                                                                                    ns
Write Pulse Width( OE High)       tWP  6         -                                           7    -    8           -     ns
Write Pulse Width( OE Low)       tWP1                                                                                    ns
UB, LB Valid to End of Write      tBW  0         -                                           0    -    0           -     ns
Write Recovery Time               tWR                                                                                    ns
Write to Output High-Z           tWHZ  6         -                                           7    -    8           -     ns
Data to Write Time Overlap        tDW                                                                                    ns
Data Hold from Write Time         tDH  6         -                                           7    -    8           -     ns
End Write to Output Low-Z         tOW                                                                                    ns
                                       8         -                                           10   -    12          -

                                       6         -                                           7    -    8           -

                                       0         -                                           0    -    0           -

                                       0    4                                                0    5    0           6

                                       4         -                                           5    -    6           -

                                       0         -                                           0    -    0           -

                                       3         -                                           3    -    3           -

NOTE: The above parameters are also guaranteed at industrial temperature range.

TIMMING DIAGRAMS

    TIMING WAVEFORM OF READ CYCLE(1) (Address Controlled, CS=OE=VIL, WE=VIH, UB, LB=VIL)

Address                                                                                 tRC            Valid Data
Data Out
                                                                           tAA
                                                              tOH
                               Previous Valid Data

                                            -5-                                                                              Rev 2.0
                                                                                                                   February 1998
KM6161002B, KM6161002BI                                                            CMOS SRAM

TIMING WAVEFORM OF READ CYCLE(2) (WE=VIH)

Address                                        tRC                                  tHZ(3,4,5)
CS                                                                                  tBHZ(3,4,5)
UB, LB                       tAA                                                   tOHZ
OE                            tCO                                                  tOH
Data out
          High-Z                 tBA

                  tBLZ(4,5)
                                 tOE

                       tOLZ
                  tLZ(4,5)

                                                                  Valid Data

          NOTES(READCYCLE)

          1. WE is high for read cycle.
          2. All read cycle timing is referenced from the last valid address to the first transition address.
          3. tHZ and tOHZ are defined as the time at which the outputs achieve the open circuit condition and are not referenced to V OH or VOL

             levels.
          4. At any given temperature and voltage condition, tHZ(Max.) is less than tLZ(Min.) both for a given device and from device to

             device.
          5. Transition is measured 200mV from steady state voltage with Load(B). This parameter is sampled and not 100% tested.
          6. Device is continuously selected with CS=VIL.
          7. Address valid prior to coincident with CS transition low.
          8. For common I/O applications, minimization or elimination of bus contention conditions is necessary during read and write cycl e.

TIMING WAVEFORM OF WRITE CYCLE(1) (OE Clock)

Address                                             tWC                tWR(5)
OE                                                  tAW
CS                tAS(4)                            tCW(3)
UB, LB
WE                                                    tBW
Data in                                                   tWP(2)
Data out
                                                                  tDW         tDH

                  High-Z                                          Valid Data       High-Z

                                           tOHZ(6)

                                           -6-                                               Rev 2.0
                                                                                   February 1998
KM6161002B, KM6161002BI                                                                   CMOS SRAM

TIMING WAVEFORM OF WRITE CYCLE(2) (OE =Low fixed)

Address                                          tWC                   tWR(5)
CS
UB, LB                                    tAW
                                               tCW(3)
          tAS(4)                                   tBW

                                                         tWP1(2)

WE                                                                tDW         tDH
Data in
Data out  High-Z                                                  Valid Data

                                          tWHZ(6)                                    tOW  (10)  (9)
                                                                  High-Z

TIMING WAVEFORM OF WRITE CYCLE(3) (CS=Controlled)

Address                                                     tWC               tWR(5)
CS
UB, LB                                             tAW
WE                                                       tCW(3)
Data in                                                    tBW
Data out
                         tAS(4)                    tWP(2)

          High-Z                                                  tDW         tDH
                                     tLZ
                                                                  Valid Data                    High-Z
          High-Z
                                          tWHZ(6)

                                                                                   High-Z(8)

                                          -7-                                                           Rev 2.0
                                                                                              February 1998
KM6161002B, KM6161002BI                                                                                   CMOS SRAM

TIMING WAVEFORM OF WRITE CYCLE(4) (UB, LB Controlled)

   Address                                                            tWC                tWR(5)
   CS
   UB, LB                                  tAS(4)                  tAW
   WE                                                                tCW(3)
   Data in                                                              tBW
   Data out
                                                                            tWP(2)

                                                                                    tDW           tDH

                               High-Z                                               Valid Data
                             High-Z
                                                   tBLZ        tWHZ(6)

                                                                                                          High-Z(8)

             NOTES(WRITE CYCLE)

             1. All write cycle timing is referenced from the last valid address to the first transition address.
             2. A write occurs during the overlap of a low CS, WE, LB and UB. A write begins at the latest transition CS going low and WE

                going low ; A write ends at the earliest transition CS going high or WE going high. tWP is measured from the beginning of write
                to the end of write.
             3. tCW is measured from the later of CS going low to end of write.
             4. tAS is measured from the address valid to the beginning of write.
             5. tWR is measured from the end of write to the address change. tWR applied in case a write ends as CS or WE going high.
             6. If OE, CS and WE are in the Read Mode during this period, the I/O pins are in the output low-Z state. Inputs of opposite phase
                of the output must not be applied because bus contention can occur.
             7. For common I/O applications, minimization or elimination of bus contention conditions is necessary during read and write cycl e.
             8. If CS goes low simultaneously with WE going or after WE going low, the outputs remain high impedance state.
             9. Dout is the read data of the new address.
             10.When CS is low : I/O pins are in the output state. The input signals in the opposite phase leading to the output should not be
                 applied.

FUNCTIONAL DESCRIPTION

CS  WE       OE              LB        UB                 Mode                           I/O Pin          Supply Current

                                                                        I/O1~I/O8        I/O9~I/O16            ISB, ISB1
                                                                                                                  ICC
H   X        X*              X         X           Not Select           High-Z                    High-Z

L   H        H               X         X           Output Disable       High-Z                    High-Z

L   X        X               H         H

L   H        L               L         H           Read                 DOUT                      High-Z             ICC

                             H         L                                High-Z                    DOUT

                             L         L                                DOUT                      DOUT

L   L        X               L         H           Write                DIN                       High-Z             ICC

                             H         L                                High-Z                    DIN

                             L         L                                DIN                       DIN

* NOTE : X means Dont Care.

                                                          -8-                                                                  Rev 2.0
                                                                                                                     February 1998
KM6161002B, KM6161002BI                                                                                       CMOS SRAM

PACKAGE DIMENSIONS                                                                                             Units:millimeters/Inches
      44-SOJ-400
                                                                                                        #23
                      #44

11.18 0.12                                                                                                10.16                                          9.40 0.25
0.440 0.005                                                                                                  0.400                                      0.370 0.010

                    #1                                                                                                                                   0.20      +0.10
                                                                                                                                                                   -0.05

                                                                                                                                                         0.008     +0.004
                                                                                                                                                                   -0.002

                                                     28.98   MAX                                        #22
                                                     1.141                                                                                 00..06297MIN

                                                     25.58 0.12
                                                     1.125 0.005

                                                                                                        (      1.19   )
                                                                                                               0.047
                                                                                                                            3.76
                                                                                                        (      1.27   )    0.148  MAX
                                                                                                               0.050

                                                                                                                                                      0.10   MAX
                                                                                                                                                      0.004
                           0.43   +0.10
                                  -0.05                            0.71   +0.10
                                                                           -0.05
( 0.95 )                   0.017  +0.004             1.27
0.0375                           -0.002             0.050                +0.004
                                                                   0.028  -0.002

44-TSOP2-400F                                                                                           Units:millimeters/Inches

                                                                                                                     0~8

                                                                                                    (   0.25   )
                                                                                                        0.010

#44                                                          #23                                                             0.45 ~0.75
                                                                                                                           0.018 ~ 0.030

                                                                   11.76 0.20                10.16
                                                                   0.463 0.008                  0.400

                                                                                                                                                      (  0.50   )
                                                                                                                                                         0.020
                                                                                                                     00..10506++-0-00.01..00.0050042
#1                                                           #22

                                     01.87.4811MAX.
                                     18.41 0.10
                                     0.725 0.004

                                                                          1.00 0.10   1.20   MAX.      0.10   MAX
                                                                         0.039 0.004  0.047            0.004

(    0.805              )   0.35 0.10                0.80         00.0.0052MIN.
     0.032                 0.014 0.004              0.0315

                                                             -9-                                                                            Rev 2.0
                                                                                                                                  February 1998
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