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K9K1208U0M

器件型号:K9K1208U0M
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

64M x 8 Bit NAND Flash Memory

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K9K1208U0M器件文档内容

K9K1208U0M-YCB0, K9K1208U0M-YIB0                                              FLASH MEMORY

Document Title
    64M x 8 Bit NAND Flash Memory

Revision History

Revision No History                                                           Draft Date Remark
                                                                              June 19th 2000 Preliminary
0.0  1. Initial issue

     - The followings are disprepancy items between K9K5608U0M (256Mb
      DDP) and K9K1208U0M (512Mb DDP).

            AC Characteristics      K9K5608U0M             K9K1208U0M
     Read Cycle Time (tRC)             Min. 50ns                Min. 60ns
     Write Cycle Time (tWC)            Min. 50ns                Min. 60ns
     WE High hold Time (tWH)           Min. 15ns                Min. 25ns
     Data Hold Time (tDH)              Min. 10ns                Min. 15ns
     RE High Hold Time (tREH)          Min. 15ns                Min. 25ns

0.1  1. Changed Input / Output Capacitance                                    June 24th 2000 Preliminary

     - Input / Output Capacitance (Max.) : 20 pF --> 30pF

     - Input Capacitance (Max.) : 20 pF --> 30pF

0.2  1. Changed SE pin description                                            July 17th 2000 Final

     - SE is recommended to coupled to GND or Vcc and should not be

     toggled during reading or programming.

0.3  1. Changed don't care mode in address cycles                             Nov. 20th 2000

     - *X can be "High" or "Low" => *L must be set to "Low"

     2. Explain how pointer operation works in detail.

     3. Renamed GND input (pin # 6) on behalf of SE (pin # 6)

     - The SE input controls the access of the spare area. When SE is high,

     the spare area is not accessible for reading or programming. SE is rec

     ommended to be coupled to GND or Vcc and should not be toggled

     during reading or programming.

     => Connect this input pin to GND or set to static low state unless the

     sequential read mode excluding spare area is used.

     4. Updated operation for tRST timing

     - If reset command(FFh) is written at Ready state, the device goes into

     Busy for maximum 5us.

Note : For more detailed features and specifications including FAQ, please refer to Samsung's Flash web site.
        http://www.intl.samsungsemi.com/Memory/Flash/datasheets.html

The attached data sheets are prepared and approved by SAMSUNG Electronics. SAMSUNG Electronics CO., LTD. reserve the
right to change the specifications. SAMSUNG Electronics will evaluate and reply to your requests and questions about device. If you
have any questions, please contact the SAMSUNG branch office near your office.

                                                                             1
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                    FLASH MEMORY

64M x 8 Bit NAND Flash Memory                         GENERAL DESCRIPTION

FEATURES                                              The K9K1208U0M are a 64M(67,108,864)x8bit NAND Flash
                                                      Memory with a spare 2,048K(2,097,152)x8bit. Its NAND cell
Voltage Supply : 2.7V~3.6V                          provides the most cost-effective solution for the solid state
Organization                                        mass storage market. A program operation programs the 528-
                                                      byte page in typically 200s and an erase operation can be per-
- Memory Cell Array : (64M + 2,048K)bit x 8bit       formed in typically 2ms on a 16K-byte block. Data in the page
- Data Register : (512 + 16)bit x8bit                can be read out at 60ns cycle time per byte. The I/O pins serve
Automatic Program and Erase                         as the ports for address and data input/output as well as com-
- Page Program : (512 + 16)Byte                      mand inputs. The on-chip write controller automates all pro-
- Block Erase : (16K + 512)Byte                      gram and erase functions including pulse repetition, where
528-Byte Page Read Operation                        required, and internal verify and margining of data. Even the
- Random Access : 10s(Max.)                         write-intensive systems can take advantage of the
- Serial Page Access : 60ns(Min.)                    K9K1208U0Ms extended reliability of 100K program/erase
Fast Write Cycle Time                               cycles by providing ECC(Error Correcting Code) with real time
- Program time : 200s(Typ.)                         mapping-out algorithm. The K9K1208U0M-YCB0/YIB0 is an
- Block Erase Time : 2ms(Typ.)                       optimum solution for large nonvolatile storage applications such
Command/Address/Data Multiplexed I/O Port           as solid state file storage and other portable applications requir-
Hardware Data Protection                            ing non-volatility.
- Program/Erase Lockout During Power Transitions
Reliable CMOS Floating-Gate Technology              PIN DESCRIPTION
- Endurance : 100K Program/Erase Cycles
- Data Retention : 10 Years
Command Register Operation
Package :
- K9K1208U0M-YCB0/YIB0 :

   48 - Pin TSOP I (12 x 20 / 0.5 mm pitch)

PIN CONFIGURATION

N.C  1                  48 N.C                        Pin Name                                          Pin Function
N.C                     47 N.C                        I/O0 ~ I/O7                   Data Input/Outputs
N.C  2                  46 N.C                                                      Command Latch Enable
     3                  45 N.C                            CLE                       Address Latch Enable
N.C  4                  44 I/O7                           ALE                       Chip Enable
N.C                     43 I/O6                           CE                        Read Enable
GND  5                  42 I/O5                           RE                        Write Enable
     6                  41 I/O4                           WE                        Write Protect
R/B  7                  40 N.C                            WP                        GND input for enabling spare area
RE                      39 N.C                           GND                        Ready/Busy output
     8                  38 N.C                            R/B                       Power
CE   9                  37 Vcc                            VCC                       Ground
N.C                     36 Vss                            VSS                       No Connection
N.C  10  48-pin TSOP1   35 N.C                            N.C
     11  Standard Type  34 N.C
Vcc  12  12mm x 20mm    33 N.C
Vss                     32 I/O3
N.C  13                 31 I/O2
     14                 30 I/O1
N.C  15                 29 I/O0
CLE                     28 N.C
     16                 27 N.C
ALE  17                 26 N.C
WE                      25 N.C
WP   18
     19
N.C  20
N.C  21
N.C  22
N.C  23
N.C  24

NOTE : Connect all VCC and VSS pins of each device to common power supply outputs.
           Do not leave VCC or VSS disconnected.

                                                   2
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                               FLASH MEMORY

Figure 1. FUNCTIONAL BLOCK DIAGRAM

      VCC
       VSS

    A9 - A25         X-Buffers                                                       512M + 16M Bit
    A0 - A7          Latches                                                           NAND Flash
                     & Decoders                                                           ARRAY

                     Y-Buffers                                                 (512 + 16)Byte x 131072
                     Latches
                     & Decoders                                                  Page Register & S/A
                                                                                         Y-Gating
                             A8
    Command
                     Command
                      Register                                                 I/O Buffers & Latches            VCC

                                                                                                                VSS

CE                   Control Logic

RE                   & High Voltage                                                                     Output  I/0 0

WE                   Generator                                                 Global Buffers           Driver

                                                                                                                I/0 7

                                               CLE ALE WP

Figure 2. ARRAY ORGANIZATION

                                                                                         1 Block = 32 Pages
                                                                                         = (16K + 512) Byte

128K Pages       1st half Page Register  2nd half Page Register                        1 Page = 528 Byte
(=4,096 Blocks)  (=256 Bytes)            (=256 Bytes)                                  1 Block = 528 Bytes x 32 Pages

                                                                                                  = (16K + 512) Byte
                                                                                       1 Device = 528Bytes x 32Pages x 4,096 Blocks

                                                                                                    = 528 Mbits

                                                                               8 bit

                 512B Byte                                       16 Byte

                     Page Register                                        I/O 0 ~ I/O 7
                       512 Byte
                                                                 16 Byte

                 I/O 0 I/O 1 I/O 2 I/O 3 I/O 4 I/O 5 I/O 6                                     I/O 7         Column Address
                                                                                                A7
1st Cycle        A0                      A1   A2                 A3       A4   A5        A6     A16          Row Address
                                                                                                A24          (Page Address)
2nd Cycle A9                             A10  A11                A12      A13  A14       A15    *L

3rd Cycle A17                            A18  A19                A20      A21  A22       A23

4th Cycle A25                            *L   *L                 *L       *L   *L        *L

NOTE : Column Address : Starting Address of the Register.
          00h Command(Read) : Defines the starting address of the 1st half of the register.
          01h Command(Read) : Defines the starting address of the 2nd half of the register.
           * A8 is set to "Low" or "High" by the 00h or 01h Command.
           * L must be set to "Low".

                                                                      3
K9K1208U0M-YCB0, K9K1208U0M-YIB0               FLASH MEMORY

PRODUCT INTRODUCTION

The K9K1208U0M is a 528Mbit(553,648,218 bit) memory organized as 131,072 rows(pages) by 528 columns. Spare sixteen col-
umns are located from column address of 512 to 527. A 528-byte data register is connected to memory cell arrays accommodating
data transfer between the I/O buffers and memory during page read and page program operations. The memory array is made up of
16 cells that are serially connected to form a NAND structure. Each of the 16 cells resides in a different page. A block consists of the
32 pages formed by two NAND structures, totaling 8,448 NAND structures of 16 cells. The array organization is shown in Figure 2.
The program and read operations are executed on a page basis, while the erase operation is executed on a block basis. The mem-
ory array consists of 4096 separately erasable 16K-byte blocks. It indicates that the bit by bit erase operation is prohibited on the
K9K1208U0M.

The K9K1208U0M has addresses multiplexed into 8 I/O's. This scheme dramatically reduces pin counts and allows systems
upgrades to future densities by maintaining consistency in system board design. Command, address and data are all written through
I/O's by bringing WE to low while CE is low. Data is latched on the rising edge of WE. Command Latch Enable(CLE) and Address
Latch Enable(ALE) are used to multiplex command and address respectively, via the I/O pins. All commands require one bus cycle
except for Block Erase command which requires two cycles: one cycle for erase-setup and another for erase-execution after block
address loading. The 64M byte physical space requires 26 addresses, thereby requiring four cycles for byte-level addressing: col-
umn address, low row address and high row address, in that order. Page Read and Page Program need the same four address
cycles following the required command input. In Block Erase operation, however, only the three row address cycles are used. Device
operations are selected by writing specific commands into the command register. Table 1 defines the specific commands of the
K9K1208U0M.

Table 1. COMMAND SETS

         Function      1st. Cycle  2nd. Cycle  Acceptable Command during Busy

Read 1                 00h/01h(1)     -

Read 2                 50h            -

Read ID                90h            -

Reset                  FFh            -        O

Page Program           80h            10h

Block Erase            60h            D0h

Read Status            70h            -        O

NOTE : 1. The 00h command defines starting address of the 1st half of registers.
              The 01h command defines starting address of the 2nd half of registers.
              After data access on the 2nd half of register by the 01h command, the status pointer is automatically moved to the 1st
               half register(00h) on the next cycle.
              2. The 50h command is valid only when the GND input(pin # 6) is low level.

                                   4
K9K1208U0M-YCB0, K9K1208U0M-YIB0  FLASH MEMORY

PIN DESCRIPTION

Command Latch Enable(CLE)
The CLE input controls the path activation for commands sent to the command register. When active high, commands are latched
into the command register through the I/O ports on the rising edge of the WE signal.

Address Latch Enable(ALE)
The ALE input controls the activating path for address to the internal address registers. Addresses are latched on the rising edge of
WE with ALE high.

Chip Enable(CE)

The CE input is the device selection control. When CE goes high during a read operation the device is returned to standby mode.
However, when the device is in the busy state during program or erase, CE high is ignored, and does not return the device to
standby mode.

Write Enable(WE)
The WE input controls writes to the I/O port. Commands, address and data are latched on the rising edge of the WE pulse.

Read Enable(RE)
The RE input is the serial data-out control, and when active drives the data onto the I/O bus. Data is valid tREA after the falling edge
of RE which also increments the internal column address counter by one.

GND (Pin # 6)
Connect this input pin to GND or set to static low state unless the sequential read mode excluding spare area is used.

I/O Port : I/O 0 ~ I/O 7
The I/O pins are used to input command, address and data, and to output data during read operations. The I/O pins float to high-z
when the chip is deselected or when the outputs are disabled.

Write Protect(WP)
The WP pin provides inadvertent write/erase protection during power transitions. The internal high voltage generator is reset when
the WP pin is active low.

Ready/Busy(R/B)
The R/B output indicates the status of the device operation. When low, it indicates that a program, erase or random read operation is
in process and returns to high state upon completion. It is an open drain output and does not float to high-z condition when the chip
is deselected or when outputs are disabled.

5
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                 FLASH MEMORY

ABSOLUTE MAXIMUM RATINGS

                    Parameter                  Symbol                         Rating                Unit
                                                  VIN                      -0.6 to + 4.6             V
Voltage on any pin relative to VSS               VCC                       -0.6 to + 4.6
                                                                           -10 to +125               C
Temperature Under Bias    K9K1208U0M-YCB0       TBIAS                      -40 to +125               C
Storage Temperature       K9K1208U0M-YIB0                                  -65 to +150
                                                 TSTG

NOTE :
1. Minimum DC voltage is -0.3V on input/output pins. During transitions, this level may undershoot to -2.0V for periods <30ns.

   Maximum DC voltage on input/output pins is VCC,+0.3V which, during transitions, may overshoot to VCC+2.0V for periods <20ns.

2. Permanent device damage may occur if ABSOLUTE MAXIMUM RATINGS are exceeded. Functional operation should be restricted to the conditions
  as detailed in the operational sections of this data sheet. Exposure to absolute maximum rating conditions for extended periods may affect reliability.

RECOMMENDED OPERATING CONDITIONS

(Voltage reference to GND, K9K1208U0M-YCB0 :TA=0 to 70C, K9K1208U0M-YIB0:TA=-40 to 85C)

Parameter                           Symbol     Min                Typ.                    Max            Unit

Supply Voltage                      VCC        2.7                 3.3                     3.6               V

Supply Voltage                      VSS        0                   0                       0                 V

DC AND OPERATING CHARACTERISTICS(Recommended operating conditions otherwise noted.)

           Parameter                Symbol        Test Conditions             Min Typ               Max         Unit

Operating  Sequential Read               ICC1  tRC=60ns, CE=VIL, IOUT=0mA     -                 10  20
Current   Program                       ICC2                         -
           Erase                         ICC3                         -       -                 15  25

                                                                              -                 15  25          mA

Stand-by Current(TTL)                    ISB1  CE=VIH, WP=GND input (Pin #6)  -                 -   1

                                               = 0V/VCC

Stand-by Current(CMOS)                   ISB2  CE=VCC-0.2, WP=GND input (Pin  -                 10  50

Input Leakage Current                          #6) = 0V/VCC
Output Leakage Current
                                         ILI   VIN=0 to 3.6V                  -                 -   10         A

                                         ILO   VOUT=0 to 3.6V                 -                 -   10

Input High Voltage                       VIH                   -              2.0               -   VCC+0.3

Input Low Voltage, All inputs            VIL                   -              -0.3              -   0.8
Output High Voltage Level                                                                                          V
                                         VOH IOH=-400A                       2.4               -
                                                                                                     -

Output Low Voltage Level                 VOL IOL=2.1mA                        -                 -   0.4

Output Low Current(R/B)             IOL(R/B) VOL=0.4V                         8                 10  -           mA

                                               6
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                                       FLASH MEMORY

VALID BLOCK

             Parameter                 Symbol                     Min              Typ.                  Max            Unit
Valid Block Number                       NVB                     4,026               -                   4,096         Blocks

NOTE :
1. The K9K1208U0M may include invalid blocks when first shipped. Additional invalid blocks may develop while being used. The number of valid

   blocks is presented with both cases of invalid blocks considered. Invalid blocks are defined as blocks that contain one or more bad bits. Do not try
   to access these invalid blocks for program and erase. Refer to the attached technical notes for a appropriate management of invalid blocks.
2. The 1st block, which is placed on 00h block address, is guaranteed to be a valid block

AC TEST CONDITION

(K9K1208U0M-YCB0 :TA=0 to 70C, K9K1208U0M-YIB0:TA=-40 to 85C, VCC=2.7V~3.6V unless otherwise)

                  Parameter                                                                  Value

Input Pulse Levels                                                                         0.4V to 2.4V

Input Rise and Fall Times                                                                    5ns

Input and Output Timing Levels                                                               1.5V

Output Load (3.0V +/-10%)                                                          1 TTL GATE and CL=50pF

Output Load (3.3V +/-10%)                                                          1 TTL GATE and CL=100pF

CAPACITANCE(TA=25C, VCC=3.3V, f=1.0MHz)

                 Item                  Symbol       Test Condition                    Min                Max           Unit
Input/Output Capacitance                                                                                  30            pF
Input Capacitance                      CI/O                      VIL=0V                 -                 30            pF

                                       CIN                       VIN=0V                 -

NOTE : Capacitance is periodically sampled and not 100% tested.

MODE SELECTION

CLE  ALE                CE         WE        RE     GND                        WP                        Mode

H    L                  L                      H                 X             X   Read Mode    Command Input

L    H                  L                      H                 X             X                Address Input(4clock)

H    L                  L                      H                 X             H   Write Mode   Command Input

L    H                  L                      H                 X             H                Address Input(4clock)

L    L                  L                      H    L/H(3)                     H Data Input

L    L                  L          H                L/H(3)                     X Sequential Read & Data Output

L    L                  L          H           H    L/H(3)                     X During Read(Busy)

X    X                  X          X           X    L/H(3)                     H During Program(Busy)

X    X                  X          X           X                 X             H During Erase(Busy)

X    X(1)               X          X           X                 X             L Write Protect

X    X                  H          X           X  0V/VCC(2) 0V/VCC(2) Stand-by

NOTE : 1. X can be VIL or VIH.

          2. WP should be biased to CMOS high or CMOS low for standby.
          3. When GND input is high, spare area is deselected.

Program/Erase Characteristics

                        Parameter                                   Symbol         Min          Typ             Max     Unit
                                                                                                                         s
Program Time                                                        tPROG          -            200             500    cycles
                                                                                                                       cycles
Number of Partial Program Cycles       Main Array                       Nop        -                -           2        ms
in the Same Page                       Spare Array                                 -                -           3

Block Erase Time                                                        tBERS      -               2            3

                                                                        7
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                                FLASH MEMORY

AC Timing Characteristics for Command / Address / Data Input

                  Parameter       Symbol                               Min                      Max             Unit
                                                                                                                 ns
CLE setup Time                    tCLS                                 0                        -                ns
                                                                                                                 ns
CLE Hold Time                     tCLH                                 10                       -                ns
                                                                                                                 ns
CE setup Time                                            tCS           0                        -                ns
                                                                                                                 ns
CE Hold Time                                             tCH           10                       -                ns
                                                                                                                 ns
WE Pulse Width                                           tWP           25(1)                    -                ns
                                                                                                                 ns
ALE setup Time                    tALS                                 0                        -
                                                                                                                 Unit
ALE Hold Time                     tALH                                 10                       -                  s
                                                                                                                   ns
Data setup Time                                          tDS           20                       -                  ns
                                                                                                                   ns
Data Hold Time                                           tDH           15                       -                  ns
                                                                                                                   ns
Write Cycle Time                                         tWC           60                       -                  ns
                                                                                                                   ns
WE High Hold Time                                        tWH           25                       -                  ns
                                                                                                                   ns
NOTE : 1. If tCS is set less than 10ns, tWP must be minimum 35ns, otherwise, tWP may be minimum 25ns.              ns
                                                                                                                   ns
AC Characteristics for Operation                                                                                   ns
                                                                                                                   ns
                               Parameter                      Symbol          Min                    Max           ns
Data Transfer from Cell to Register                               tR                                               ns
ALE to RE Delay( ID read )                                      tAR1          -                      10            ns
ALE to RE Delay(Read cycle)                                     tAR2                                               ns
CE to RE Delay( ID read)                                         tCR          100                    -             ns
Ready to RE Low                                                  tRR                                               ns
RE Pulse Width                                                   tRP          50                     -             s
WE High to Busy                                                  tWB
Read Cycle Time                                                  tRC          100                    -
RE Access Time
RE High to Output Hi-Z                                          tREA          20                     -
CE High to Output Hi-Z                                          tRHZ
RE High Hold Time                                               tCHZ          30                     -
Output Hi-Z to RE Low                                           tREH
Last RE High to Busy(at sequential read)                         tIR          -                      100
CE High to Ready(in case of interception by CE at read)          tRB
CE High Hold Time(at the last serial read)(2)                   tCRY          60                     -
RE Low to Status Output                                         tCEH
CE Low to Status Output                                        tRSTO          -                      35
WE High to RE Low                                              tCSTO
RE access time(Read ID)                                         tWHR          15                     30
Device Resetting Time(Read/Program/Erase)                     tREADID
                                                                tRST          -                      20

                                                                              25                     -

                                                                              0                      -

                                                                              -                      100

                                                                              -                 50 +tr(R/B)(1)

                                                                              100                    -

                                                                              -                      35

                                                                              -                      45

                                                                              60                     -

                                                                              -                      35

                                                                              -                 5/10/500(3)

NOTE :
1. The time to Ready depends on the value of the pull-up resistor tied R/B pin.
2. To break the sequential read cycle, CE must be held high for longer time than tCEH.
3. If reset command(FFh) is written at Ready state, the device goes into Busy for maximum 5us.

                                                              8
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                              FLASH MEMORY

NAND Flash Technical Notes

Invalid Block(s)
Invalid blocks are defined as blocks that contain one or more invalid bits whose reliability is not guaranteed by Samsung. The infor-
mation regarding the invalid block(s) is so called as the invalid block information. Devices with invalid block(s) have the same quality
level or as devices with all valid blocks and have the same AC and DC characteristics. An invalid block(s) does not affect the perfor-
mance of valid block(s) because it is isolated from the bit line and the common source line by a select transistor. The system design
must be able to mask out the invalid block(s) via address mapping. The 1st block of the NAND Flash, however, is fully guaranteed to
be a valid block.

Identifying Invalid Block(s)

All device locations are erased(FFh) except locations where the invalid block(s) information is written prior to shipping. The invalid
block(s) status is defined by the 6th byte in the spare area. Samsung makes sure that either the 1st or 2nd page of every invalid
block has non-FFh data at the column address of 517. Since the invalid block information is also erasable in most cases, it is impos-
sible to recover the information once it has been erased. Therefore, the system must be able to recognize the invalid block(s) based
on the original invalid block information and create the invalid block table via the following suggested flow chart(Figure 1). Any inten-
tional erasure of the original invalid block information is prohibited.

                                Start

                             Set Block Address = 0

Increment Block Address

Create (or update)       No           * Check "FFh" at the column address 517
                                                    of the 1st and 2nd page in the block
Invalid Block(s) Table       Check "FFh" ?

                                Yes

                         No  Last Block ?

                                Yes

                                End

                         Figure 1. Flow chart to create invalid block table.

                             9
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                  FLASH MEMORY

NAND Flash Technical Notes (Continued)

Error in write or read operation
Over its life time, the additional invalid blocks may develop with NAND Flash memory. Refer to the qualification report for the actual
data.The following possible failure modes should be considered to implement a highly reliable system. In the case of status read fail-
ure after erase or program, block replacement should be done. To improve the efficiency of memory space, it is recommended that
the read or verification failure due to single bit error be reclaimed by ECC without any block replacement. The said additional block
failure rate does not include those reclaimed blocks.

Write              Failure Mode                          Detection and Countermeasure sequence
Read               Erase Failure
                                             Status Read after Erase --> Block Replacement
                   Program Failure
                                             Status Read after Program --> Block Replacement
                   Single Bit Failure        Read back ( Verify after Program) --> Block Replacement

                                                                                               or ECC Correction

                                             Verify ECC -> ECC Correction

ECC                : Error Correcting Code --> Hamming Code etc.
                    Example) 1bit correction & 2bit detection

Program Flow Chart

                           Start                                    If ECC is used, this verification
                       Write 80h                                    operation is not needed.
                    Write Address
                                                                     Write 00h

                                                                  Write Address

                    Write Data                                    Wait for tR Time          *
                    Write 10h                                         Verify Data
                                                                                    No Program Error

                   Read Status Register                                   Yes
                                                           Program Completed
                    I/O 6 = 1 ?          No
                                             * : If program operation results in an error, map out
                    or R/B = 1 ?                   the block including the page in error and copy the
                                                   target data to another block.
       *                     Yes
               No   I/O 0 = 0 ?
Program Error

                    Yes

                                             10
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                            FLASH MEMORY

NAND Flash Technical Notes (Continued)                      Read Flow Chart
Erase Flow Chart

                           Start                                                            Start

                           Write 60h                                                        Write 00h

                 Write Block Address                                                        Write Address

                           Write D0h                                                        Read Data

                 Read Status Register                                                       ECC Generation

                           I/O 6 = 1 ?           No                                     No  Verify ECC
                                                            Reclaim the Error
                           or R/B = 1 ?

                                    Yes                                                     Yes
                           I/O 0 = 0 ?
*            No                                                                             Page Read Completed

Erase Error

                               Yes
                   Erase Completed

* : If erase operation results in an error, map out
      the failing block and replace it with another block.

Block Replacement

Buffer       error occurs
memory

                                         Page a

                                                     Block A  When the error happens with page "a" of Block "A", try
                                                              to write the data into another Block "B" from an exter-
                                                              nal buffer. Then, prevent further system access to
                                                              Block "A" (by creating a "invalid block" table or other
                                                              appropriate scheme.)

                                                     Block B

                                                     11
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                            FLASH MEMORY

Pointer Operation of K9K1208U0M

Samsung NAND Flash has three address pointer commands as a substitute for the two most significant column addresses. '00h'
command sets the pointer to 'A'area(0~255byte), '01h'command sets the pointer to 'B'area(256~511byte), and '50h'command sets
the pointer to 'C' area(512~527byte). With these commands, the starting column address can be set to any of a whole
page(0~527byte). '00h'or '50h'is sustained until another address pointer command is inputted. '01h'command, however, is effec-
tive only for one operation. After any operation of Read, Program, Erase, Reset, Power_Up is executed once with '01h'command,
the address pointer returns to 'A'area by itself. To program data starting from 'A'or 'C'area, '00h'or '50h'command must be input-
ted before '80h'command is written. A complete read operation prior to '80h'command is not necessary. To program data starting
from 'B'area, '01h'command must be inputted right before '80h'command is written.

                                                                                 "A" area      "B" area        "C" area
                                                                               (00h plane)
                                                                                               (01h plane) (50h plane)

Table 1. Destination of the pointer                                            256 Byte        256 Byte        16 Byte

Command  Pointer position                         Area                         "A"             "B"             "C"

    00h    0 ~ 255 byte                   1st half array(A)
    01h  256 ~ 511 byte                   2nd half array(B)
    50h  512 ~ 527 byte
                                           spare array(C)

                                                                                                                           Internal
                                                                                                                        Page Register

                                                                        Pointer select         Pointer
                                                                        commnad
                                                                        (00h, 01h, 50h)

                                                                 Figure 2. Block Diagram of Pointer Operation

(1) Command input sequence for programming 'A'area

         The address pointer is set to 'A'area(0~255), and sustained                     Address / Data input
                                    Address / Data input

00h      80h                                        10h          00h           80h                      10h

'A','B','C'area can be programmed.                               '00h'command can be omitted.
It depends on how many data are inputted.

(2) Command input sequence for programming 'B'area

         The address pointer is set to 'B'area(256~512), and will be reset to            Address / Data input
         'A'area after every program operation is executed.

                                    Address / Data input

01h      80h                                        10h          01h           80h                      10h

         'B', 'C'area can be programmed.                         '01h'command must be rewritten before
         It depends on how many data are inputted.               every program operation

(3) Command input sequence for programming 'C'area

         The address pointer is set to 'C'area(512~527), and sustained                   Address / Data input
                                    Address / Data input

50h      80h                                        10h          50h           80h                      10h

         Only 'C'area can be programmed.                         '50h'command can be omitted.

                                                             12
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                       FLASH MEMORY

System Interface Using CE don't-care.

For an easier system interface, CE may be inactive during the data-loading or sequential data-reading as shown below. The internal
528byte page registers are utilized as seperate buffers for this operation and the system design gets more flexible. In addition, for
voice or audio applications which use slow cycle time on the order of u-seconds, de-activating CE during the data-loading and read-
ing would provide significant savings in power consumption.

Figure 3. Program Operation with CE don't-care.

CLE                                                                     CE don't-care
CE

WE                                                                    
ALE                                                                                                
                                                                                                            
I/O0~7  80h Start Add.(4Cycle)                  Data Input                             Data Input              10h
CE
        (Min. 10ns)                                   CE                (Max. 45ns)
                                                                            tCEA
        tCS                                tCH

                                      tWP                        RE     tREA
WE                                                              I/O0~7                   out

Timing requirements : If CE is is exerted high during data-loading, Timing requirements : If CE is exerted high during sequential
tCS must be minimum 10ns and tWC must be increased accordingly. data-reading, the falling edge of CE to valid data(tCEA) must

                                                                                                be kept greater than 45ns.

Figure 4. Read Operation with CE don't-care.

CLE                                                                     CE don't-care
CE
                                                Must be held
RE                                              low during tR.
ALE
R/B                                                   tR

WE     00h          Start Add.(4Cycle)                                 Data Output(sequential)
I/O0~7

                                                                13
K9K1208U0M-YCB0, K9K1208U0M-YIB0                             FLASH MEMORY

* Command Latch Cycle

CLE                    tCLS                  tCLH
CE                     tCS                   tCH
WE
ALE                               tWP
I/O0~7
                       tALS                  tALH

                                  tDS        tDH

                                  Command

* Address Latch Cycle

        tCLS

CLE     tCS                  tWC             tWC             tWC
CE

                       tWP              tWP             tWP             tWP

WE                               tWH             tWH             tWH         tALH
ALE                          tALH tALS       tALH tALS       tALH tALS
I/O0~7  tALS

                       tDS tDH          tDS tDH          tDS tDH        tDS tDH
                       A0~A7            A9~A16          A17~A24           A25

                                        14
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                       FLASH MEMORY

* Input Data Latch Cycle                                          tCLH

CLE

                                                                                                           tCH
CE

        tALS  tWC

ALE

WE            tWP                   tWP                tWP
I/O0~7                    tWH         tDS tDH            tDS tDH
                                       DIN 1            DIN 511
                 tDS tDH
                  DIN 0

* Sequential Out Cycle after Read(CLE=L, WE=H, ALE=L)

CE                  tRC
RE
I/O0~7        tREA                  tREH                          tREA                                          tCHZ*
R/B                                         tREA

                              Dout                        tRHZ                                                      tRHZ*
              tRR                                 Dout                                                          Dout

        NOTES : Transition is measured 200mV from steady state voltage with load.
                      This parameter is sampled and not 100% tested.

                                    15
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                           FLASH MEMORY

* Status Read Cycle

                                                                   tCLS

CLE                   tCLS                     tCLH
CE                      tCS
WE
RE                                    tCH
I/O0~7                       tWP

                                                                         tCSTO

                                                           tWHR                              tCHZ*

                             tDS tDH                                                tRSTO    tRHZ*
                               70h                                       tIR

                                                                                           Status Output

READ1 OPERATION(READ ONE PAGE)

CLE

CE      tWC                                                                                                   tCEH
WE                                                                                                         tCHZ*
ALE                                                  tWB
RE                                                           tAR2                                               tCRY
I/O0~7                                                                                                 tRHZ*
R/B                                                  tR                  tRC
                                                                                                    Dout 527
                                                     tRR                                    
                                                                                                         tRB
        00h or 01h A0 ~ A7 A9 ~ A16 A17 ~ A24  A25                 Dout N Dout N+1 Dout N+2

             Column   Page(Row)
             Address  Address

                                                     Busy

                                                     16
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                        FLASH MEMORY

READ1 OPERATION(INTERCEPTED BY CE)

CLE

CE

WE                                                    tWB                                           tCHZ
ALE                                                            tAR2                     tRC

                                                          tR

RE
                                                                                   tRR

I/O0~7  00h or 01h A0 ~ A7 A9 ~ A16 A17 ~ A24    A25                                    Dout N Dout N+1 Dout N+2
R/B
             Column   Page(Row)
             Address  Address

                                                      Busy

READ2 OPERATION(READ ONE PAGE)

CLE

CE

WE                                                                      tR
ALE                                                   tWB
RE
I/O0~7                                                                            tAR2
R/B
                                                                                         tRR

                                                                                                                  

        50h  A0 ~ A7 A9 ~ A16 A17 ~ A24          A25                                               Dout             Dout 527
                                                                                                  511+M

             M Address                                                                  Selected
                                                                                        Row
                          A0~A3 : Valid Address
                          A4~A7 : Dont care

                                                                                                                    512       16

                                                                                                                            Start
                                                                                                                         address M

                                                 17
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                                                     FLASH MEMORY

SEQUENTIAL ROW READ OPERATION ( WITHIN A BLOCK )

CLE

CE

WE

ALE

                                                                                                                                 

RE      00h A0 ~ A7 A9 ~ A16 A17 ~ A24 A25            Dout    Dout                                             Dout        Dout  Dout    Dout
I/O0~7                                                  N     N+1                                              527           0     1     527
R/B
                                                              Ready

                                                Busy                                                                 Busy

             M
                                                                                                     M+1

                                             N                Output                                                                        Output

PAGE PROGRAM OPERATION

CLE

CE

        tWC                     tWC                           tWC
                                                                              tWB tPROG
                                                      

WE

ALE

RE

I/O0~7  80h  A0 ~ A7 A9 ~ A16 A17 ~ A24 A25     Din           Din                                         10h                          70h     I/O0
R/B                                              N            527

        Sequential Data Column  Page(Row)       1 up to 528 Byte Data Program                                                    Read Status
        Input Command Address     Address                                                                                        Command
                                                Serial Input                                              Command

                                                                                                                                 I/O0=0 Successful Program
                                                                                                                                 I/O0=1 Error in Program

                                                18
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                        FLASH MEMORY

BLOCK ERASE OPERATION(ERASE ONE BLOCK)

CLE                                                tWB           tBERS

CE
                       tWC

WE

ALE

RE

I/O0~7     60h A9 ~ A16 A17 ~ A24 A25         DOh                       70h          I/O 0
R/B
                                 Page(Row)
                                   Address

                                                           Busy  

           Auto Block Erase Setup Command   Erase Command                                    I/O0=0 Successful Erase
                                                                        Read Status I/O0=1 Error in Erase

                                                                        Command

MANUFACTURE & DEVICE ID READ OPERATION

CLE
CE

WE

ALE

RE

                                                   tREADID

I/O 0 ~ 7               90h          00h                         ECh         76h
           Read ID Command   Address. 1cycle                Maker Code  Device Code

                                                   19
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                         FLASH MEMORY

DEVICE OPERATION

PAGE READ

Upon initial device power up, the device defaults to Read1 mode. This operation is also initiated by writing 00h to the command reg-
ister along with four address cycles. Once the command is latched, it does not need to be written for the following page read opera-
tion. Three types of operations are available : random read, serial page read and sequential row read.
The random read mode is enabled when the page address is changed. The 528 bytes of data within the selected page are trans-
ferred to the data registers in less than 10s(tR). The system controller can detect the completion of this data transfer(tR) by analyz-
ing the output of R/B pin. Once the data in a page is loaded into the registers, they may be read out in 60ns cycle time by sequentially
pulsing RE. High to low transitions of the RE clock output the data stating from the selected column address up to the last column
address(column 511 or 527 depending on the state of GND input pin).
After the data of last column address is clocked out, the next page is automatically selected for sequential row read. Waiting 10s
again allows reading the selected page. The sequential row read operation is terminated by bringing CE high. The way the Read1
and Read2 commands work is like a pointer set to either the main area or the spare area. The spare area of bytes 512 to 527 may be
selectively accessed by writing the Read2 command with GND input pin low. Addresses A0 to A3 set the starting address of the
spare area while addresses A4 to A7 are ignored. Unless the operation is aborted, the page address is automatically incremented for
sequential row read as in Read1 operation and spare sixteen bytes of each page may be sequentially read. The Read1 com-
mand(00h/01h) is needed to move the pointer back to the main area. Figures 3 thru 6 show typical sequence and timings for each
read operation.

Figure 3. Read1 Operation

CLE

CE

WE

ALE

                                                                    tR
R/B

RE

I/O0~7  00h  Start Add.(4Cycle)                                                          Data Output(Sequential)

             A0 ~ A7 & A9 ~ A25                                                                   (01h Command)*
                                                                                         1st half array 2st half array
                                 (00h Command)

                                 1st half array 2st half array

                                 Data Field                                 Spare Field  Data Field  Spare Field

        * After data access on 2nd half array by 01h command, the start pointer is automatically moved to 1st half
         array (00h) at next cycle.

                                                                        20
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                                                         FLASH MEMORY

Figure 4. Read2 Operation                                                                                           Data Output(Sequential)
                                                                                                                         Spare Field
CLE

CE

WE

ALE

R/B                                                   tR

RE

I/O0~7           50h        Start Add.(4Cycle)

                                  A0 ~ A3 & A9 ~ A25
                 (A4 ~ A7 :

                 Dont Care)

                                                      1st half array  2nd half array

                                                                                   Data Field      Spare Field

Figure 5. Sequential Row Read1 Operation

                                                tR                                                 tR                            tR

R/B

I/O0 ~ 7    00h             Start Add.(4Cycle)        Data Output                                                  Data Output                   Data Output
                                                           1st
     Block                                                                                                                2nd                           Nth
            01h             A0 ~ A7 & A9 ~ A25                                                                       (528 Byte)                    (528 Byte)

            (GND input=L, 00h Command)                (GND input=L, 01h Command)                                                 (GND input=H, 00h Command)

            1st half array  2nd half array            1st half array                               2nd half array                1st half array  2nd half array

                                                1st                                                                1st                                           1st
                                                2nd                                                                2nd                                           2nd
                                                Nth                                                                Nth                                           Nth

                 Data Field  Spare Field                              Data Field                       Spare Field               Data Field Spare Field

            The Sequential Read 1 and 2 operation is allowed only within a block and after the last page of a block is read-
            out, the sequential read operation must be terminated by bringing CE high. When the page address moves onto
            the next block, read command and address must be given.

                                                                                               21
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                      FLASH MEMORY

Figure 6. Sequential Row Read2 Operation (GND Input=Fixed Low)                                tR

                                   tR                      tR           

R/B

I/O0~7  50h  Start Add.(4Cycle)             Data Output                 Data Output         Data Output
                                                    1st
               A0 ~ A3 & A9 ~ A25                                              2nd                 Nth
             (A4 ~ A7 :                                                     (16Byte)            (16Byte)

             Dont Care)

                                                                  1st

                                                                          Block
                                                                  Nth

                                           Data Field      Spare Field

PAGE PROGRAM

The device is programmed basically on a page basis, but it does allow multiple partial page programing of a byte or consecutive
bytes up to 528, in a single page program cycle. The number of consecutive partial page programming operation within the same
page without an intervening erase operation must not exceed 2 for main array and 3 for spare array. The addressing may be done in
any random order in a block. A page program cycle consists of a serial data loading period in which up to 528 bytes of data may be
loaded into the page register, followed by a non-volatile programming period where the loaded data is programmed into the appropri-
ate cell. Serial data loading can be started from 2nd half array by moving pointer. About the pointer operation, please refer to the
attached technical notes.
The serial data loading period begins by inputting the Serial Data Input command(80h), followed by the four cycle address input and
then serial data loading. The bytes other than those to be programmed do not need to be loaded.The Page Program confirm com-
mand(10h) initiates the programming process. Writing 10h alone without previously entering the serial data will not initiate the pro-
gramming process. The internal write controller automatically executes the algorithms and timings necessary for program and verify,
thereby freeing the system controller for other tasks. Once the program process starts, the Read Status Register command may be
entered, with RE and CE low, to read the status register. The system controller can detect the completion of a program cycle by
monitoring the R/B output, or the Status bit(I/O 6) of the Status Register. Only the Read Status command and Reset command are
valid while programming is in progress. When the Page Program is complete, the Write Status Bit(I/O 0) may be checked(Figure 7).
The internal write verify detects only errors for "1"s that are not successfully programmed to "0"s. The command register remains in
Read Status command mode until another valid command is written to the command register.

Figure 7. Program & Read Status Operation

                                                           tPROG

R/B     80h  Address & Data Input      10h                                       70h  I/O0                Pass
I/O0~7

             A0 ~ A7 & A9 ~ A25                                                       Fail
               528 Byte Data

                                                       22
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                      FLASH MEMORY

BLOCK ERASE

The Erase operation is done on a block(16K Byte) basis. Block address loading is accomplished in three cycles initiated by an Erase
Setup command(60h). Only address A14 to A25 is valid while A9 to A13 is ignored. The Erase Confirm command(D0h) following the
block address loading initiates the internal erasing process. This two-step sequence of setup followed by execution command
ensures that memory contents are not accidentally erased due to external noise conditions.
At the rising edge of WE after the erase confirm command input, the internal write controller handles erase and erase-verify. When
the erase operation is completed, the Write Status Bit(I/O 0) may be checked. Figure 8 details the sequence.

Figure 8. Block Erase Operation                                 tBERS
R/B

I/O0~7  60h  Address Input(3Cycle)         D0h                                   70h               I/O0    Pass

                    Block Add. : A9 ~ A25

                                                                                                   Fail

READ STATUS

The device contains a Status Register which may be read to find out whether program or erase operation is completed, and whether
the program or erase operation is completed successfully. After writing 70h command to the command register, a read cycle outputs
the content of the Status Register to the I/O pins on the falling edge of CE or RE, whichever occurs last. This two line control allows
the system to poll the progress of each device in multiple memory connections even when R/B pins are common-wired. RE or CE
does not need to be toggled for updated status. Refer to table 2 for specific Status Register definitions. The command register
remains in Status Read mode until further commands are issued to it. Therefore, if the status register is read during a random read
cycle, a read command(00h or 50h) should be given before sequential page read cycle.

        Table2. Read Staus Register Definition

             I/O #                               Status                          Definition
             I/O 0                         Program / Erase
                                                                "0" : Successful Program / Erase

                                                                "1" : Error in Program / Erase

             I/O 1                                              "0"
             I/O 2
             I/O 3               Reserved for Future            "0"
             I/O 4                         Use
             I/O 5                                              "0"
             I/O 6                Device Operation
             I/O 7                   Write Protect              "0"

                                                                "0"

                                                                "0" : Busy            "1" : Ready

                                                                "0" : Protected       "1" : Not Protected

                                                            23
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                              FLASH MEMORY

READ ID

The device contains a product identification mode, initiated by writing 90h to the command register, followed by an address input of
00h. Two read cycles sequentially output the manufacture code(ECH), and the device code (76H) respectively. The command regis-
ter remains in Read ID mode until further commands are issued to it. Figure 9 shows the operation sequence.

Figure 9. Read ID Operation

CLE
                                                                             tCR

CE

WE
                                                                       tAR1

ALE

RE

I/O0~7                                          tREADID

        90h                    00h                                                ECh         76h

                               Address. 1cycle                                    Maker code  Device code

RESET

The device offers a reset feature, executed by writing FFh to the command register. When the device is in Busy state during random
read, program or erase mode, the reset operation will abort these operations. The contents of memory cells being altered are no
longer valid, as the data will be partially programmed or erased. The command register is cleared to wait for the next command, and
the Status Register is cleared to value C0h when WP is high. Refer to table 3 for device status after reset operation. If the device is
already in reset state a new reset command will not be accepted by the command register. The R/B pin transitions to low for tRST
after the Reset command is written. Reset command is not necessary for normal operation. Refer to Figure 10 below.

Figure 10. RESET Operation
                                                                           tRST

R/B

I/O0~7  FFh

Table3. Device Status               After Power-up                                                     After Reset
               Operation Mode             Read 1                                              Waiting for next command

                                                                             24
K9K1208U0M-YCB0, K9K1208U0M-YIB0                                                            FLASH MEMORY

READY/BUSY

The device has a R/B output that provides a hardware method of indicating the completion of a page program, erase and random
read completion. The R/B pin is normally high but transitions to low after program or erase command is written to the command reg-
ister or random read is started after address loading. It returns to high when the internal controller has finished the operation. The pin
is an open-drain driver thereby allowing two or more R/B outputs to be Or-tied. An appropriate pull-up resister is required for proper
operation and the value may be calculated by the following equation.

             Rp

VCC

                                                                     VCC(Max.) - VOL(Max.)  3.2V

                                                               Rp =    IOL + IL             =
                                                                                                      8mA + IL

             R/B                                               where IL is the sum of the input currents of all devices tied to the
             open drain output                                 R/B pin.

GND

     Device

DATA PROTECTION

The device is designed to offer protection from any involuntary program/erase during power-transitions. An internal voltage detector
disables all functions whenever Vcc is below about 2V. WP pin provides hardware protection and is recommended to be kept at VIL
during power-up and power-down as shown in Figure 11. The two step command sequence for program/erase provides additional
software protection.

Figure 11. AC Waveforms for Power Transition

                                       ~ 2.5V                                               ~ 2.5V
VCC
                                                                     
                                                         High
WP

                                                               25
Package Dimensions                                                                       FLASH MEMORY

PACKAGE DIMENSIONS                                                                                                  Unit :mm/Inch

48-PIN LEAD PLASTIC THIN SMALL OUT-LINE PACKAGE TYPE(I)
  48 - TSOP1 - 1220F

                                       20.000.20                                                           0.10
                                       0.7870.008                                                            MAX

                                                                                                                0.00 4

+0.07     0.008-+00..000013  #1                          #48
   -0.03

0.20                                                                                                                    )

                                                                                                                        0.25
                                                                                                                           0.010

                                                                                                                        (

                                                                                         MAX       12.00
                                                                                                     0.472
                                                                                         12.40
                                                                                            0.488

0.50
  0.0197

               #24                                       #25

0~8                                                                                     1.000.05         0.05        MIN
                                                                                         0.0390.002        0.002
    0.45~0.75
  0.018~0.030                                                                              01.0.2407MAX

                             TYP       18.400.10        +0.075    0.005-+00..000013
                                       0.7240.004          0.035
                             0.25
                                0.010                    0.125

                                                         (  0.50                      )
                                                            0.020

                                                    26
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