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K7N803645B-QC13

器件型号:K7N803645B-QC13
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

256Kx36 & 512Kx18-Bit Pipelined NtRAM

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K7N803645B-QC13器件文档内容

K7N803601B                             256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B

Document Title

   256Kx36 & 512Kx18-Bit Pipelined NtRAMTM

Revision History

Rev. No. History                                                  Draft Date       Remark
                                                                  May. 18. 2001    Preliminary
0.0  1. Initial document.                                         Aug. 11. 2001    Preliminary
                                                                  Aug. 28 .2001    Preliminary
0.1  1. Add x32 org part and industrial temperature part          Nov. 16. 2001    Final

0.2  1. change scan order(1) form 4T to 6T at 119BGA(x18)         April. 01. 2002  Final
                                                                  April. 04. 2003  Final
1.0  1. Final spec release                                        Nov. 17. 2003    Final

     2. Change ISB2 form 50mA to 60mA

2.0  Change ordering information( remove 225MHz at Nt-Pipelined)

2.1  1. Delete 119BGA package

3.0  1. Remove x32 organization

The attached data sheets are prepared and approved by SAMSUNG Electronics. SAMSUNG Electronics CO., LTD. reserve the right to change the
specifications. SAMSUNG Electronics will evaluate and reply to your requests and questions on the parameters of this device. If you have any ques-
tions, please contact the SAMSUNG branch office near your office, call or contact Headquarters.

                                       -1-                                         Nov. 2003

                                                                                   Rev 3.0
K7N803601B                                 256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B

8Mb NtRAM(Flow Through / Pipelined) Ordering Information

                                                      Speed

Org.  Part Number                    Mode       VDD   FT ; Access Time(ns)         PKG          Temp

                                                      Pipelined ; Cycle Time(MHz)                 C:
                                                                                            Commercial
              K7M801825B-QC(I)65/75  FlowThrough 3.3    6.5/7.5 ns                          Temperature
              K7N801801B-QC(I)16/13                   167/133 MHz
512Kx18 K7N801809B-QC(I)25           Pipelined  3.3                                             Range
              K7N801845B-QC(I)16/13                     250 MHz                                    I:
              K7N801849B-QC(I)25     Pipelined  3.3   167/133 MHz
              K7M803625B-QC(I)65/75                                                           Industrial
              K7N803601B-QC(I)16/13  Pipelined  2.5      250MHz                             Temperature
256Kx36 K7N803609B-QC(I)25                              6.5/7.5 ns
              K7N803645B-QC(I)16/13  Pipelined  2.5   167/133 MHz                      Q:       Range
              K7N803649B-QC(I)25                        250 MHz                    100TQFP
                                     FlowThrough 3.3  167/133 MHz
                                                        250 MHz
                                     Pipelined  3.3

                                     Pipelined  3.3

                                     Pipelined  2.5

                                     Pipelined  2.5

                                                -2-                                         Nov. 2003

                                                                                            Rev 3.0
K7N803601B                                                         256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B

256Kx32 & 256Kx36 & 512Kx18-Bit Pipelined NtRAMTM

FEATURES                                                                GENERAL DESCRIPTION

3.3V+0.165V/-0.165V Power Supply.                                     The K7N803601B and K7N801801B are
I/O Supply Voltage 3.3V+0.165V/-0.165V for 3.3V I/O                    9,437,184 bits Synchronous Static SRAMs.
                                                                        The NtRAMTM, or No Turnaround Random Access Memory uti-
or 2.5V+0.4V/-0.125V for 2.5V I/O.                                     lizes all the bandwidth in any combination of operating cycles.
Byte Writable Function.                                               Address, data inputs, and all control signals except output
Enable clock and suspend operation.                                   enable and linear burst order are synchronized to input clock.
Single READ/WRITE control pin.                                        Burst order control must be tied "High or Low".
Self-Timed Write Cycle.                                               Asynchronous inputs include the sleep mode enable(ZZ).
Three Chip Enable for simple depth expansion with no data             Output Enable controls the outputs at any given time.
                                                                        Write cycles are internally self-timed and initiated by the rising
  contention .                                                          edge of the clock input. This feature eliminates complex off-
  interleaved burst or a linear burst mode.                            chip write pulse generation
Asynchronous output enable control.                                   and provides increased timing flexibility for incoming signals.
Power Down mode.                                                      For read cycles, pipelined SRAM output data is temporarily
100-TQFP-1420A                                                        stored by an edge triggered output register and then released
Operating in commercial and industrial temperature range.             to the output buffers at the next rising edge of clock.
                                                                        The K7N803601B and K7N801801B are implemented with
FAST ACCESS TIMES                                                       SAMSUNGs high performance CMOS technology and is avail-
                                                                        able in 100pin TQFP and Multiple power and ground pins mini-
           PARAMETER                    Symbol -16 -13 Unit             mize ground bounce.
Cycle Time
Clock Access Time                       tCYC 6.0 7.5 ns
Output Enable Access Time
                                        tCD  3.5 4.2 ns

                                        tOE  3.5 3.8 ns

LOGIC BLOCK DIAGRAM

A [0:17] or                                                 LBO      BURST  A0~A1
A [0:18]                                                    A0~A1  ADDRESS
                            ADDRESS                                COUNTER                   256Kx36 , 512Kx18
                            REGISTER A2~A17 or A2~A18                                              MEMORY
                                                                                                     ARRAY

CLK             CONTROL  K                     WRITE                 WRITE                 DATA-IN
             LOGIC                           ADDRESS               ADDRESS         K REGISTER

                                             REGISTER              REGISTER                 DATA-IN
                                                                                   K REGISTER
CKE

CS1                            CONTROL       CONTROL                                         K OUTPUT
CS2                         REGISTER           LOGIC                                               REGISTER
CS2
                                                                                                    BUFFER
ADV
WE                                                                                 36 or 18
BWx
(x=a,b,c,d or a,b)

OE
ZZ

DQa0 ~ DQd7 or DQa0 ~ DQb8
DQPa ~ DQPd

                                                                   NtRAMTM and No Turnaround Random Access Memory are trademarks of Samsung,

                                                                   and its architecture and functionalities are supported by NEC and Toshiba.

                                                                   -3-                               Nov. 2003

                                                                                                                                               Rev 3.0
K7N803601B                                                     256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B

PIN CONFIGURATION(TOP VIEW)

                            A6    A7  CS1  CS2  BWd  BWc  BWb  BWa   CS2   VDD  VSS  CLK   WE    CKE  OE   ADV  N.C.  A17  A8   A9

            DQPc         1  100   99  98   97   96   95   94   93    92    91   90   89    88    87   86   85   84    83   82   81   80  DQPb

            DQc0         2                                                                                                           79  DQb7

            DQc1         3                                                                                                           78  DQb6

            VDDQ         4                                                                                                           77  VDDQ

            VSSQ         5                                                                                                           76  VSSQ

            DQc2         6                                                                                                           75  DQb5

            DQc3         7                                                                                                           74  DQb4

            DQc4         8                                                                                                           73  DQb3

            DQc5         9                                                                                                           72  DQb2

            VSSQ   10                                                                                                                71  VSSQ

            VDDQ   11                      100 Pin TQFP                                                                              70  VDDQ

            DQc6   12                         (20mm x 14mm)                                                                          69  DQb1

            DQc7   13                      K7N803601B(256Kx36)                                                                       68  DQb0
                                           K7N803201B(256Kx32)
            VDD    14                                                                                                                67  VSS

            VDD    15                                                                                                                66  VDD

            VDD    16                                                                                                                65  VDD

            VSS    17                                                                                                                64  ZZ

            DQd0   18                                                                                                                63  DQa7

            DQd1   19                                                                                                                62  DQa6

            VDDQ   20                                                                                                                61  VDDQ

            VSSQ   21                                                                                                                60  VSSQ

            DQd2   22                                                                                                                59  DQa5

            DQd3   23                                                                                                                58  DQa4

            DQd4   24                                                                                                                57  DQa3

            DQd5   25                                                                                                                56  DQa2

            VSSQ   26                                                                                                                55  VSSQ

            VDDQ   27                                                                                                                54  VDDQ

            DQd6   28                                                                                                                53  DQa1

            DQd7   29                                                                                                                52  DQa0

            DQPd   30       31    32  33   34   35   36   37   38    39    40   41   42    43    44   45   46   47    48   49   50   51  DQPa

                            LBO   A5  A4   A3   A2   A1   A0   N.C.  N.C.  VSS  VDD  N.C.  N.C.  A10  A11  A12  A13   A14  A15  A16

PIN NAME

    SYMBOL         PIN NAME                         TQFP PIN NO.                     SYMBOL                     PIN NAME                 TQFP PIN NO.

A0 - A17    Address Inputs                     32,33,34,35,36,37,44             VDD                        Power Supply(+3.3V) 14,15,16,41,65,66,91
                                               45,46,47,48,49,50,81             VSS
                                               82,83,99,100                     N.C.                       Ground                        17,40,67,90
                                               85
                                               88                               DQa0~a7                    No Connect                    38,39,42,43,84
                                               89                               DQb0~b7
ADV         Address Advance/Load               87                               DQc0~c7
                                               98                               DQd0~d7
WE          Read/Write Control Input           97                               DQPa~Pd                    Data Inputs/Outputs           52,53,56,57,58,59,62,63
                                               92                                                                                        68,69,72,73,74,75,78,79
CLK         Clock                              93,94,95,96                      VDDQ                                                     2,3,6,7,8,9,12,13
                                               86                                                                                        18,19,22,23,24,25,28,29
CKE         Clock Enable                       64                               VSSQ                                                     51,80,1,30
                                               31
CS1         Chip Select

CS2         Chip Select

CS2         Chip Select

BWx(x=a,b,c,d) Byte Write Inputs                                                                           Output Power Supply 4,11,20,27,54,61,70,77

OE          Output Enable                                                                                  (3.3V or 2.5V)

ZZ          Power Sleep Mode                                                                               Output Ground                 5,10,21,26,55,60,71,76

LBO         Burst Mode Control

Notes : 1. The pin 84 is reserved for address bit for the 16Mb NtRAM.
           2. A0 and A1 are the two least significant bits(LSB) of the address field and set the internal burst counter if burst is desired.

                                                                           -4-                                                                           Nov. 2003

                                                                                                                                                         Rev 3.0
K7N803601B                                                        256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B

PIN CONFIGURATION(TOP VIEW)

                              A6   A7  CS1  CS2  N.C.  N.C.  BWb  BWa   CS2   VDD  VSS  CLK   WE    CKE  OE   ADV  N.C.  A18  A8   A9

          N.C.            1   100  99  98   97   96    95    94   93    92    91   90   89    88    87   86   85   84    83   82   81   80  A10

          N.C.            2                                                                                                             79  N.C.

          N.C.            3                                                                                                             78  N.C.

          VDDQ            4                                                                                                             77  VDDQ

          VSSQ            5                                                                                                             76  VSSQ

          N.C.            6                                                                                                             75  N.C.

          N.C.            7                                                                                                             74  DQa0

          DQb8            8                                                                                                             73  DQa1

          DQb7            9                                                                                                             72  DQa2

          VSSQ           10                                                                                                             71  VSSQ

          VDDQ           11                 100 Pin TQFP                                                                                70  VDDQ

          DQb6           12                    (20mm x 14mm)                                                                            69  DQa3

          DQb5           13                 K7N801801B(512Kx18)                                                                         68  DQa4

          VDD            14                                                                                                             67  VSS

          VDD            15                                                                                                             66  VDD

          VDD            16                                                                                                             65  VDD

          VSS            17                                                                                                             64  ZZ

          DQb4           18                                                                                                             63  DQa5

          DQb3           19                                                                                                             62  DQa6

          VDDQ           20                                                                                                             61  VDDQ

          VSSQ           21                                                                                                             60  VSSQ

          DQb2           22                                                                                                             59  DQa7

          DQb1           23                                                                                                             58  DQa8

          DQb0           24                                                                                                             57  N.C.

          N.C.           25                                                                                                             56  N.C.

          VSSQ           26                                                                                                             55  VSSQ

          VDDQ           27                                                                                                             54  VDDQ

          N.C.           28                                                                                                             53  N.C.

          N.C.           29                                                                                                             52  N.C.

          N.C.           30   31   32  33   34   35    36    37   38    39    40   41   42    43    44   45   46   47    48   49   50   51  N.C.

                              LBO  A5  A4   A3   A2    A1    A0   N.C.  N.C.  VSS  VDD  N.C.  N.C.  A11  A12  A13  A14   A15  A16  A17

PIN NAME

SYMBOL           PIN NAME                        TQFP PIN NO.                      SYMBOL                        PIN NAME                           TQFP PIN NO.
                                                                                                         Power Supply(+3.3V)                14,15,16,41,65,66,91
A0 - A18  Address Inputs                    32,33,34,35,36,37,44              VDD                        Ground                             17,40,67,90
                                            45,46,47,48,49,50,80              VSS                        No Connect                         1,2,3,6,7,25,28,29,30,
ADV       Address Advance/Load              81,82,83,99,100                   N.C.                                                          38,39,42,43,51,52,53,
                                            85                                                           Data Inputs/Outputs                56,57,75,78,79,84,95,96
WE        Read/Write Control Input          88                                DQa0~a8
                                            89                                DQb0~b8                    Output Power Supply                58,59,62,63,68,69,72,73,74
CLK       Clock                             87                                                           (3.3V or 2.5V)                     8,9,12,13,18,19,22,23,24
                                            98                                VDDQ                       Output Ground
CKE       Clock Enable                      97                                VSSQ                                                          4,11,20,27,54,61,70,77
                                            92
CS1       Chip Select                       93,94                                                                                           5,10,21,26,55,60,71,76
                                            86
CS2       Chip Select                       64
                                            31
CS2       Chip Select

BWx(x=a,b) Byte Write Inputs

OE        Output Enable

ZZ        Power Sleep Mode

LBO       Burst Mode Control

Notes : 1. The pin 84 is reserved for address bit for the 16Mb NtRAM.
           2. A0 and A1 are the two least significant bits(LSB) of the address field and set the internal burst counter if burst is desired.

                                                                              -5-                                                                 Nov. 2003

                                                                                                                                                  Rev 3.0
K7N803601B                          256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B

FUNCTION DESCRIPTION

The K7N803601B and K7N801801B is NtRAMTM designed to sustain 100% bus bandwidth by eliminating turnaround cycle when
there is transition from Read to Write, or vice versa.
All inputs (with the exception of OE, LBO and ZZ) are synchronized to rising clock edges.

All read, write and deselect cycles are initiated by the ADV input. Subsequent burst addresses can be internally generated by the
burst advance pin (ADV). ADV should be driven to Low once the device has been deselected in order to load a new address for next
operation.

Clock Enable(CKE) pin allows the operation of the chip to be suspended as long as necessary. When CKE is high, all synchronous
inputs are ignored and the internal device registers will hold their previous values.

NtRAMTM latches external address and initiates a cycle, when CKE, ADV are driven to low and all three chip enables(CS1, CS2, CS2)
are active .
Output Enable(OE) can be used to disable the output at any given time.

Read operation is initiated when at the rising edge of the clock, the address presented to the address inputs are latched in the
address register, CKE is driven low, all three chip enables(CS1, CS2, CS2) are active, the write enable input signals WE are driven
high, and ADV driven low.The internal array is read between the first rising edge and the second rising edge of the clock and the data
is latched in the output register. At the second clock edge the data is driven out of the SRAM. Also during read operation OE must
be driven low for the device to drive out the requested data.

Write operation occurs when WE is driven low at the rising edge of the clock. BW[d:a] can be used for byte write operation. The pipe-
lined NtRAMTM uses a late-late write cycle to utilize 100% of the bandwidth.
At the first rising edge of the clock, WE and address are registered, and the data associated with that address is required two cycle
later.

Subsequent addresses are generated by ADV High for the burst access as shown below. The starting point of the burst seguence is
provided by the external address. The burst address counter wraps around to its initial state upon completion.
The burst sequence is determined by the state of the LBO pin. When this pin is low, linear burst sequence is selected.
And when this pin is high, Interleaved burst sequence is selected.

During normal operation, ZZ must be driven low. When ZZ is driven high, the SRAM will enter a Power Sleep Mode after 2 cycles. At
this time, internal state of the SRAM is preserved. When ZZ returns to low, the SRAM normally operates after 2 cycles of wake up
time.

BURST SEQUENCE TABLE                                                                                    (Interleaved Burst, LBO=High)

LBO PIN   HIGH              Case 1              Case 2                                          Case 3          Case 4

                        A1          A0  A1                                              A0  A1          A0  A1          A0

         First Address  0           0   0                                               1   1           0   1           1

                        0           1   0                                               0   1           1   1           0

                        1           0   1                                               1   0           0   0           1

Fourth Address          1           1   1                                               0   0           1   0           0

BQ TABLE                                                                                                   (Linear Burst, LBO=Low)

LBO PIN   LOW               Case 1              Case 2                                          Case 3          Case 4

                        A1          A0  A1                                              A0  A1          A0  A1          A0

         First Address  0           0        0                                          1   1           0   1           1

                        0           1        1                                          0   1           1   0           0

                        1           0        1                                          1   0           0   0           1

Fourth Address          1           1        0                                          0   0           1   1           0

Note : 1. LBO pin must be tied to High or Low, and Floating State must not be allowed.

                                        -6-                                                                     Nov. 2003

                                                                                                                        Rev 3.0
K7N803601B                         256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B
                         STATE DIAGRAM FOR NtRAMTM

                                              WRITE
                                               READ

READ BEGIN                                                                           BEGIN WRITE
             READ                                                                    WRITE

                           READ                      DS            WRITE
                         DS                                              DS

            READ                 DESELECT                                            WRITE
                  BURST                                                      BURST

                                       DS            BURST  WRITE  DS
                                               READ                    BURST BURST
                                                                        WRITE
            BURST BURST
                           READ

COMMAND                                                                      ACTION
     DS
                         DESELECT
   READ
   WRITE                 BEGIN READ

  BURST                  BEGIN WRITE

                         BEGIN READ
                         BEGIN WRITE
                         CONTINUE DESELECT

Notes : 1. An IGNORE CLOCK EDGE cycle is not shown is the above diagram. This is because CKE HIGH only blocks the clock(CLK) input and does
              not change the state of the device.

           2. States change on the rising edge of the clock(CLK)

                                                     -7-                                          Nov. 2003

                                                                                                  Rev 3.0
K7N803601B                             256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B

TRUTH TABLES

SYNCHRONOUS TRUTH TABLE

CS1 CS2 CS2 ADV WE BWx OE CKE CLK ADDRESS ACCESSED                                                               OPERATION
                                                                                                                 Not Selected
H     X  X  L           X  X     X  L                                                              N/A           Not Selected
                                                                                                                 Not Selected
X     L  X  L           X  X     X  L                                                              N/A     Not Selected Continue
                                                                                                          Begin Burst Read Cycle
X     X  H  L           X  X     X  L                                                              N/A  Continue Burst Read Cycle
                                                                                                             NOP/Dummy Read
X     X  X  H           X  X     X  L                                                              N/A           Dummy Read
                                                                                                          Begin Burst Write Cycle
L     H  L  L           H  X     L  L          External Address                                         Continue Burst Write Cycle
                                                                                                               NOP/Write Abort
X     X  X  H           X  X     L  L          Next Address                                                       Write Abort
                                                                                                                 Ignore Clock
L     H  L  L           H  X     H  L          External Address

X     X  X  H           X  X     H  L          Next Address

L     H  L  L           L  L     X  L          External Address

X     X  X  H           X  L     X  L          Next Address

L     H  L  L           L  H     X  L                                                              N/A

X     X  X  H           X  H     X  L          Next Address

X     X  X  X           X  X     X  H          Current Address

Notes : 1. X means "Dont Care". 2. The rising edge of clock is symbolized by ().
           3. A continue deselect cycle can only be enterd if a deselect cycle is executed first.
           4. WRITE = L means Write operation in WRITE TRUTH TABLE.
              WRITE = H means Read operation in WRITE TRUTH TABLE.
           5. Operation finally depends on status of asynchronous input pins(ZZ and OE).

WRITE TRUTH TABLE(x36)

   WE       BWa               BWb      BWc     BWd                                                           OPERATION
                                                                                                                  READ
   H           X              X        X                                                           X
                                                                                                           WRITE BYTE a
   L           L              H        H                                                           H       WRITE BYTE b
                                                                                                           WRITE BYTE c
   L           H              L        H                                                           H       WRITE BYTE d
                                                                                                         WRITE ALL BYTEs
   L           H              H        L                                                           H    WRITE ABORT/NOP

   L           H              H        H                                                           L

   L           L              L        L                                                           L

   L           H              H        H                                                           H

Notes : 1. X means "Dont Care".
           2. All inputs in this table must meet setup and hold time around the rising edge of CLK().

                                          -8-                                                           Nov. 2003

                                                                                                                          Rev 3.0
K7N803601B                                          256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B

ASYNCHRONOUS TRUTH TABLE

        Operation                 ZZ OE I/O STATUS                           Notes
        Sleep Mode
                                  H       X    High-Z                        1. X means "Dont Care".
            Read
                                  L       L         DQ                       2. Sleep Mode means power Sleep Mode of which stand-by current does
            Write                                                               not depend on cycle time.
        Deselected                L       H    High-Z
                                                                             3. Deselected means power Sleep Mode of which stand-by current
                                                                                depends on cycle time.

                                  L       X Din, High-Z

                                  L       X    High-Z

ABSOLUTE MAXIMUM RATINGS*

                       PARAMETER                                             SYMBOL                  RATING       UNIT
                                                                                VDD                 -0.3 to 4.6     V
Voltage on VDD Supply Relative to VSS                                            VIN             -0.3 to VDD+0.3    V
                                                                                 PD                                 W
Voltage on Any Other Pin Relative to VSS                                        TSTG                     1.6       C
                                                                                TOPR                -65 to 150     C
Power Dissipation                                                               TOPR                               C
                                                                               TBIAS                  0 to 70      C
Storage Temperature                                                                                  -40 to 85
                                                                                                     -10 to 85
Operating Temperature                  Commercial
                                        Industrial

Storage Temperature Range Under Bias

*Notes : Stresses greater than those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress rating only
            and functional operation of the device at these or any other conditions above those indicated in the operating sections of this specification is not
            implied. Exposure to absolute maximum rating conditions for extended periods may affect reliability.

OPERATING CONDITIONS at 3.3V I/O(0C  TA  70C)

        PARAMETER                      SYMBOL            MIN                          Typ.       MAX              UNIT
                                                                                      3.3        3.465              V
Supply Voltage                         VDD              3.135                         3.3        3.465              V
                                       VDDQ             3.135                           0                           V
                                                                                                    0
Ground                                    VSS            0                                                        UNIT
                                                                                                 MAX                V
* The above parameters are also guaranteed at industrial temperature range.                      3.465              V
                                                                                                                    V
OPERATING CONDITIONS at 2.5V I/O(0C  TA  70C)                                                   2.9
                                                                                                   0               UNIT
        PARAMETER                      SYMBOL           MIN                           Typ.                           pF
                                                                                                     MAX             pF
Supply Voltage                            VDD           3.135                         3.3              5
                                                                                                       7
                                       VDDQ             2.375                         2.5

Ground                                    VSS            0                            0

* The above parameters are also guaranteed at industrial temperature range.

CAPACITANCE*(TA=25C, f=1MHz)

           PARAMETER                   SYMBOL       TEST CONDITION                          MIN
Input Capacitance
Output Capacitance                        CIN            VIN=0V                             -

                                       COUT              VOUT=0V                            -

*Note : Sampled not 100% tested.

                                                         -9-                                                      Nov. 2003

                                                                                                                  Rev 3.0
K7N803601B                                             256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B

DC ELECTRICAL CHARACTERISTICS(VDD=3.3V+0.165V/-0.165V, TA=0C to +70C)

PARAMETER                          SYMBOL              TEST CONDITIONS                          MIN MAX UNIT NOTES

Input Leakage Current(except ZZ) IIL VDD=Max ; VIN=VSS to VDD                                   -2     +2          A

Output Leakage Current                  IOL Output Disabled, Vout=VSS to VDDQ                   -2     +2          A

Operating Current                       ICC  Device Selected , IOUT=0mA,                   -16  -      350         mA 1,2

                                             ZZVIL , Cycle Time  tCYC Min                  -13  -      300

                                        ISB  Device deselected, IOUT=0mA, ZZVIL, -16            -      130         mA

                                             f=Max, All Inputs0.2V or  VDD-0.2V            -13  -      120

Standby Current                             Device deselected, IOUT=0mA, ZZ0.2V, f=0,           -      100         mA

                                   ISB1

                                            All Inputs=fixed (VDD-0.2V or 0.2V)

                                             Device deselected, IOUT=0mA, ZZVDD-0.2V,           -      60          mA
                                   ISB2

                                             f=Max, All InputsVIL or VIH

Output Low Voltage(3.3V I/O)       VOL IOL=8.0mA                                                -      0.4         V

Output High Voltage(3.3V I/O)      VOH IOH=-4.0mA                                               2.4    -           V

Output Low Voltage(2.5V I/O)       VOL IOL=1.0mA                                                -      0.4         V

Output High Voltage(2.5V I/O)      VOH IOH=-1.0mA                                               2.0    -           V

Input Low Voltage(3.3V I/O)             VIL                                                     -0.3*  0.8         V

Input High Voltage(3.3V I/O)            VIH                                                     2.0 VDD+0.3** V        3

Input Low Voltage(2.5V I/O)             VIL                                                     -0.3*  0.7         V

Input High Voltage(2.5V I/O)            VIH                                                     1.7 VDD+0.3** V        3

Notes : 1. The above parameters are also guaranteed at industrial temperature range.
           2. Reference AC Operating Conditions and Characteristics for input and timing.
           3. Data states are all zero.
           4. In Case of I/O Pins, the Max. VIH=VDDQ+0.3V

                                   VIH

                              VSS

                        VSS-1.0V

                                                       20% tCYC(MIN)

TEST CONDITIONS

(VDD=3.3V+0.165V/-0.165V,VDDQ=3.3V+0.165/-0.165V or VDD=3.3V+0.165V/-0.165V,VDDQ=2.5V+0.4V/-0.125V, TA=0to70C)

                                   Parameter                                                           Value

Input Pulse Level(for 3.3V I/O)                                                                        0 to 3.0V

Input Pulse Level(for 2.5V I/O)                                                                        0 to 2.5V

Input Rise and Fall Time(Measured at 20% to 80% for 3.3V I/O)                                          1.0V/ns

Input Rise and Fall Time(Measured at 20% to 80% for 2.5V I/O)                                          1.0V/ns

Input and Output Timing Reference Levels for 3.3V I/O                                                  1.5V

Input and Output Timing Reference Levels for 2.5V I/O                                                  VDDQ/2

Output Load                                                                                            See Fig. 1

* The above parameters are also guaranteed at industrial temperature range.

                                                       - 10 -                                                          Nov. 2003
                                                                                                                          Rev 3.0
K7N803601B                                      256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B
                                                                              Output Load(B),
                 Output Load(A)                                               (for tLZC, tLZOE, tHZOE & tHZC)

Dout                                   RL=50                                                        +3.3V for 3.3V I/O
                                         30pF*                                                      /+2.5V for 2.5V I/O
                                                VL=1.5V for 3.3V I/O          Dout
                                                    VDDQ/2 for 2.5V I/O                             319 / 1667

      Zo=50

                                                                              353 / 1538            5pF*

                                       * Including Scope and Jig Capacitance
                                                             Fig. 1

AC TIMING CHARACTERISTICS(VDD=3.3V+0.165V/-0.165V, TA=0 to 70C)

                            PARAMETER           SYMBOL                        -16              -13                UNIT

Cycle Time                                         tCYC                  MIN       MAX    MIN       MAX            ns
Clock Access Time                                   tCD                                                            ns
Output Enable to Data Valid                         tOE                  6.0       -      7.5                  -   ns
Clock High to Output Low-Z                         tLZC                                                            ns
Output Hold from Clock High                         tOH                  -         3.5    -         4.2            ns
Output Enable Low to Output Low-Z                  tLZOE                                                           ns
Output Enable High to Output High-Z               tHZOE                  -         3.5    -         4.2            ns
Clock High to Output High-Z                        tHZC                                                            ns
Clock High Pulse Width                              tCH                  1.5       -      1.5                  -   ns
Clock Low Pulse Width                               tCL                                                            ns
Address Setup to Clock High                         tAS                  1.5       -      1.5                  -   ns
CKE Setup to Clock High                            tCES                                                            ns
Data Setup to Clock High                            tDS                  0         -      0                    -   ns
Write Setup to Clock High (WE, BWX)                 tWS                                                            ns
Address Advance Setup to Clock High               tADVS                  -         3.0    -         3.5            ns
Chip Select Setup to Clock High                    tCSS                                                            ns
Address Hold from Clock High                        tAH                  -         3.0    -         3.5            ns
CKE Hold from Clock High                           tCEH                                                            ns
Data Hold from Clock High                           tDH                  2.2       -      3.0                  -   ns
Write Hold from Clock High (WE, BWEX)               tWH                                                            ns
Address Advance Hold from Clock High              tADVH                  2.2       -      3.0                  -   ns
Chip Select Hold from Clock High                   tCSH                                                            ns
ZZ High to Power Down                              tPDS                  1.5       -      1.5                  -  cycle
ZZ Low to Power Up                                 tPUS                                                           cycle
                                                                         1.5       -      1.5                  -

                                                                         1.5       -      1.5                  -

                                                                         1.5       -      1.5                  -

                                                                         1.5       -      1.5                  -

                                                                         1.5       -      1.5                  -

                                                                         0.5       -      0.5                  -

                                                                         0.5       -      0.5                  -

                                                                         0.5       -      0.5                  -

                                                                         0.5       -      0.5                  -

                                                                         0.5       -      0.5                  -

                                                                         0.5       -      0.5                  -

                                                                         2         -      2                    -

                                                                         2         -      2                    -

Notes : 1. The above parameters are also guaranteed at industrial temperature range.
          2. All address inputs must meet the specified setup and hold times for all rising clock(CLK) edges when ADV is sampled low and CS is sampled
              low. All other synchronous inputs must meet the specified setup and hold times whenever this device is chip selected.
           3. Chip selects must be valid at each rising edge of CLK(when ADV is Low) to remain enabled.
           4. A write cycle is defined by WE low having been registered into the device at ADV Low, A Read cycle is defined by WE High with ADV Low,
              Both cases must meet setup and hold times.
           5. To avoid bus contention, At a given voltage and temperature tLZC is more than tHZC.
              The specs as shown do not imply bus contention because tLZC is a Min. parameter that is worst case at totally different test conditions
              (0C,3.465V) than tHZC, which is a Max. parameter(worst case at 70C,3.135V)
              It is not possible for two SRAMs on the same board to be at such different voltage and temperature.

                                                - 11 -                                                            Nov. 2003
                                                                                                                     Rev 3.0
K7N803601B                                 256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B

SLEEP MODE

SLEEP MODE is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of
SLEEP MODE is dictated by the length of time the ZZ is in a High state.
After entering SLEEP MODE, all inputs except ZZ become disabled and all outputs go to High-Z
The ZZ pin is an asynchronous, active high input that causes the device to enter SLEEP MODE.
When the ZZ pin becomes a logic High, ISB2 is guaranteed after the time tZZI is met. Any operation pending when entering SLEEP
MODE is not guaranteed to successful complete. Therefore, SLEEP MODE (READ or WRITE) must not be initiated until valid pend-
ing operations are completed. similarly, when exiting SLEEP MODE during tPUS, only a DESELECT or READ cycle should be given
while the SRAM is transitioning out of SLEEP MODE.

SLEEP MODE ELECTRICAL CHARACTERISTICS

                              DESCRIPTION  CONDITIONS  SYMBOL    MIN  MAX                  UNITS
Current during SLEEP MODE                     ZZ  VIH     ISB2         60                    mA
ZZ active to input ignored                                tPDS    2                         cycle
ZZ inactive to input sampled                              tPUS    2     2                   cycle
ZZ active to SLEEP current                                 tZZI                             cycle
ZZ inactive to exit SLEEP current                         tRZZI   0

                                           SLEEP MODE WAVEFORM

K                           tPDS                                         tPUS
                    ZZ setup cycle                               ZZ recovery cycle
ZZ
Isupply                 tZZI                                    tRZZI
All inputs                     ISB2                                 Deselect or Read Only
(except ZZ)
             Deselect or Read Only

                                                                                            Normal
                                                                                           operation

                                                                                             cycle

Outputs                                    High-Z
(Q)

                                                                                           DONT CARE

                                           - 12 -                                          Nov. 2003
                                                                                              Rev 3.0
                                                                 TIMING WAVEFORM OF READ CYCLE                                                                    K7N803601B
                                                                                                                                                               K7N801801B
              Clock                                              tCH tCL
              CKE                                                   tCYC

                                          tCES          tCEH

                        tAS        tAH

              Address          A1                   A2                                                                  A3

                        tWS        tWH

              WRITE                                                                                                                                            256Kx36 & 512Kx18 Pipelined NtRAMTM

- 13 -                  tCSS       tCSH

              CS        tADVS      tADVH
              ADV

              OE                               tOE        tHZOE  tCD                                                                                tHZC
              Data Out                    tLZOE                  tOH

                                                    Q1-1          Q2-1  Q2-2                                      Q2-3      Q2-4  Q3-1  Q3-2  Q3-3  Q3-4

   Nov. 2003            NOTES : WRITE = L means WE = L, and BWx = L                                                                                 Dont Care
Rev 3.0                                    CS = L means CS1 = L, CS2 = H and CS2 = L                                                                Undefined
                                           CS = H means CS1 = H, or CS1 = L and CS2 = H, or CS1 = L, and CS2 = L
              Clock     tCES tCEH                        TIMING WAVEFORM OF WRTE CYCLE                                                                                  K7N803601B
              CKE                                                                                                                                                    K7N801801B
                                             tCH tCL
                                                tCYC

              Address   A1               A2                                                                       A3

              WRITE

- 14 -        CS                                                                                                                                                     256Kx36 & 512Kx18 Pipelined NtRAMTM

              ADV

              OE

                                                                                                                                    tDS        tDH

              Data In                              D1-1  D2-1  D2-2                                               D2-3  D2-4  D3-1       D3-2       D3-3  D3-4
                                         tHZOE

              Data Out  Q0-3       Q0-4

   Nov. 2003            NOTES : WRITE = L means WE = L, and BWx = L                                                                                       Dont Care
Rev 3.0                                    CS = L means CS1 = L, CS2 = H and CS2 = L                                                                      Undefined
                                           CS = H means CS1 = H, or CS1 = L and CS2 = H, or CS1 = L, and CS2 = L
                                              TIMING WAVEFORM OF SINGLE READ/WRITE                                                                                           K7N803601B
                                                                                                                                                                          K7N801801B
              Clock     tCES tCEH                                                                                                            tCH tCL
              CKE                                                                                                                                tCYC

              Address   A1         A2     A3                A4                                                    A5  A6  A7                           A8  A9

              WRITE

- 15 -        CS                                                                                                                                                          256Kx36 & 512Kx18 Pipelined NtRAMTM

              ADV

              OE                     tOE
              Data Out             tLZOE
              Data In
                                          Q1                Q3                                                        Q4                     Q6            Q7
                                                                                                                                         D5
                                              tDS      tDH

                                                   D2

   Nov. 2003            NOTES : WRITE = L means WE = L, and BWx = L                                                                                            Dont Care
Rev 3.0                                    CS = L means CS1 = L, CS2 = H and CS2 = L                                                                           Undefined
                                           CS = H means CS1 = H, or CS1 = L and CS2 = H, or CS1 = L, and CS2 = L
                                         TIMING WAVEFORM OF CKE OPERATION                                                                                                  K7N803601B
                                                                                                                                                                        K7N801801B
              Clock     tCES tCEH                                                                                                     tCH tCL
              CKE                                                                                                                          tCYC

              Address   A1         A2    A3                                                                                  A4                  A5  A6

              WRITE                                                                                                                                  Q4

- 16 -        CS                                                                                                                                             Dont Care  256Kx36 & 512Kx18 Pipelined NtRAMTM
                                                                                                                                                             Undefined
              ADV

              OE                    tCD              tHZC
              Data Out             tLZC  Q1

                                                                                                                                      Q3

                                                                                                                        tDS      tDH

              Data In                                                                                                        D2

   Nov. 2003                  NOTES : WRITE = L means WE = L, and BWx = L
Rev 3.0                                          CS = L means CS1 = L, CS2 = H and CS2 = L
                                                 CS = H means CS1 = H, or CS1 = L and CS2 = H, or CS1 = L, and CS2 = L
                                                                   TIMING WAVEFORM OF CS OPERATION                                                                                               K7N803601B
                                                                                                                                                                                              K7N801801B
              Clock                                                                                                                                              tCH tCL
                                                                                                                                                                      tCYC
                             tCES      tCEH
                                                                                                                                                                               D5
              CKE

              Address              A1        A2                    A3                                             A4  A5

              WRITE

- 17 -        CS                                                                                                                                                                              256Kx36 & 512Kx18 Pipelined NtRAMTM

              ADV

              OE                               tOE                   tHZC                                                             tCD
              Data Out                       tLZOE                 Q2                                                                tLZC
              Data In
                                                               Q1                                                                                            Q4

                                                                                                                  tDS tDH

                                                                                                                     D3

   Nov. 2003            NOTES : WRITE = L means WE = L, and BWx = L                                                                                                                Dont Care
Rev 3.0                                    CS = L means CS1 = L, CS2 = H and CS2 = L                                                                                               Undefined
                                           CS = H means CS1 = H, or CS1 = L and CS2 = H, or CS1 = L, and CS2 = L
K7N803601B                                                                 256Kx36 & 512Kx18 Pipelined NtRAMTM
K7N801801B
                                                                                                             Units ; millimeters/Inches
PACKAGE DIMENSIONS
                                                                                                               0~8
   100-TQFP-1420A
                                                                                                                     0.127  +  0.10
                                                              22.00 0.30                                                   -  0.05
                                                              20.00 0.20

                                                                                       16.00 0.30                        0.10 MAX
                                                                                       14.00 0.20                   0.50 0.10

#1  0.65  0.30 0.10                                                                                 (0.83)
                                                                                       (0.58)

          0.10 MAX

                                                                           0.50 0.10     1.40 0.10 1.60 MAX
                                                                                       0.05 MIN

                                                                           - 18 -                                                        Nov. 2003
                                                                                                                                            Rev 3.0
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