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K7M323625M

器件型号:K7M323625M
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

1Mx36 & 2Mx18 Flow-Through NtRAM

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K7M323625M器件文档内容

K7M323625M                                        1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M

Document Title

   1Mx36 & 2Mx18-Bit Flow Through NtRAMTM

Revision History

Rev. No.  History                                                         Draft Date     Remark
                                                                          May. 10. 2001  Preliminary
0.0       1. Initial document.                                            Aug. 29. 2001  Preliminary
                                                                          Dec. 03. 2001  Preliminary
0.1       1. Add 165FBGA package                                          Feb. 14. 2002  Preliminary

0.2       1. Update JTAG scan order                                       Apr. 20. 2002  Preliminary

0.3       1. Change pin out for 165FBGA

          - x18/x36 ; 11B => from A to NC , 2R ==> from NC to A

0.4       1. Insert pin at JTAG scan order of 165FBGA in connection with

          pin out change

          - x18/x36 ; insert Pin ID of 2R to BIT number of 69

0.5       1. Add Icc, Isb, Isb1 and Isb2 values.                          May. 10. 2002  Preliminary
                                                                          Sep. 26. 2002  Final
1.0       1. Final datasheet release.                                     Oct. 17. 2003  Final

1.1       1. Change the Stand-by current (Isb)

                   Before After

          Isb - 65 : 100 140

          - 75 : 90 130

          - 85 : 80 130

          Isb1 : 90 110

          Isb2 : 80 100

2.0       1. Delete the 119BGA and 165FBGA package                        Nov. 18, 2003  Final

          2. Delete the 6.5ns and 8.5ns speed bin

The attached data sheets are prepared and approved by SAMSUNG Electronics. SAMSUNG Electronics CO., LTD. reserve the right to change the
specifications. SAMSUNG Electronics will evaluate and reply to your requests and questions on the parameters of this device. If you have any ques-
tions, please contact the SAMSUNG branch office near your office, call or contact Headquarters.

                                                   -1-                                   Nov. 2003

                                                                                                Rev 2.0
K7M323625M                               1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M

32Mb NtRAM(Flow Through / Pipelined) Ordering Information

                                                           Speed

Org.  Part Number                        Mode       VDD    FT ; Access Time(ns)         PKG  Temp

                                                           Pipelined ; Cycle Time(MHz)

            K7M321825M-QC75              FlowThrough 3.3              7.5ns                                       C
2Mx18 K7N321801M-Q(F)C25/20/16/13           Pipelined 3.3  250/200/167/133MHz           Q:100TQFP (Commercial
                                            Pipelined 2.5  250/200/167/133MHz           F:165FBGA Temperature
            K7N321845M-Q(F)C25/20/16/13
            K7M323625M-QC75              FlowThrough 3.3              7.5ns                                   Range)
1Mx36 K7N323601M-Q(F)C25/20/16/13           Pipelined 3.3  250/200/167/133MHz
            K7N323645M-Q(F)C25/20/16/13     Pipelined 2.5  250/200/167/133MHz

                                               -2-                                           Nov. 2003

                                                                                             Rev 2.0
K7M323625M                                                      1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M

1Mx36 & 2Mx18-Bit Flow Through NtRAMTM

FEATURES                                                                   GENERAL DESCRIPTION

3.3V+0.165V/-0.165V Power Supply.                                        The K7M323625M and K7M321825M are 37,748,736-bits Syn-
I/O Supply Voltage 3.3V+0.165V/-0.165V for 3.3V I/O                      chronous Static SRAMs.
or 2.5V+0.4V/-0.125V for 2.5V I/O                                          The NtRAMTM, or No Turnaround Random Access Memory uti-
Byte Writable Function.                                                  lizes all bandwidth in any combination of operating cycles.
Enable clock and suspend operation.                                      Address, data inputs, and all control signals except output
Single READ/WRITE control pin.                                           enable and linear burst order are synchronized to input clock.
Self-Timed Write Cycle.                                                  Burst order control must be tied "High or Low".
Three Chip Enable for simple depth expansion with no data                Asynchronous inputs include the sleep mode enable(ZZ).
                                                                           Output Enable controls the outputs at any given time.
  contention .                                                             Write cycles are internally self-timed and initiated by the rising
A interleaved burst or a linear burst mode.                              edge of the clock input. This feature eliminates complex off-chip
Asynchronous output enable control.                                      write pulse generation
Power Down mode.                                                         and provides increased timing flexibility for incoming signals.
TTL-Level Three-State Outputs.                                           For read cycles, Flow-Through SRAM allows output data to
100-TQFP-1420A .                                                         simply flow freely from the memory array.
                                                                           The K7M323625M and K7M321825M are implemented with
FAST ACCESS TIMES                                                          SAMSUNGs high performance CMOS technology and is avail-
                                                                           able in 100pin TQFP packages. Multiple power and ground pins
     Parameter             Symbol -75                           Unit       minimize ground bounce.
                                                                 ns
Cycle Time                  tCYC            8.5                  ns
                                                                 ns
Clock Access Time                      tCD  7.5

Output Enable Access Time tOE               3.5

LOGIC BLOCK DIAGRAM

A [0:19]or                                               LBO      BURST    A0~A1
A [0:20]                                                 A0~A1  ADDRESS
                           ADDRESS                              COUNTER                      1Mx36 , 2Mx18
                           REGISTER A2~A19 or A2~A20                                             MEMORY
                                                                                                   ARRAY
CLK            CONTROL  K                                          WRITE
            LOGIC                                                ADDRESS                  DATA-IN
CKE                                                             REGISTER          K REGISTER

CS 1                          CONTROL                           CONTROL
CS 2                       REGISTER                               LOGIC
CS 2
ADV                                                                                         BUFFER
WE
BWx                                                                               36 or 18
(x=a,b,c,d or a,b)

OE
ZZ

DQa0 ~ DQd7 or DQa0 ~ DQb8
DQPa ~ DQPd

                                                                NtRAM TM and No Turnaround Random Access Memory are trademarks of Samsung.

                                                                      -3-                   Nov. 2003

                                                                                            Rev 2.0
K7M323625M                                                       1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M

PIN CONFIGURATION(TOP VIEW)

                             A6   A7  CS 1  CS 2  BWd  BWc  BWb  BWa   CS 2  VDD  VSS  CLK   WE   CK E  OE   ADV  A18  A17  A8   A9

                 DQPc    1   100  99  98    97    96   95   94   93    92    91   90   89    88   87    86   85   84   83   82   81   80  DQPb

                 D Q c0  2                                                                                                            79  DQb7

                 D Q c1  3                                                                                                            78  DQb6

                 VDDQ    4                                                                                                            77  VDDQ

                 VSSQ    5                                                                                                            76  VSSQ

                 D Q c2  6                                                                                                            75  DQb5

                 D Q c3  7                                                                                                            74  DQb4

                 D Q c4  8                                                                                                            73  DQb3

                 D Q c5  9                                                                                                            72  DQb2

                 VSSQ    10                                                                                                           71  VSSQ

                 VDDQ    11                       100 Pin TQFP                                                                        70  VDDQ

                 D Q c6  12                         (20mm x 14mm)                                                                     69  DQb1

                 D Q c7  13                       K7M323625M(1Mx36)                                                                   68  DQb0

                 Vss     14                                                                                                           67  VSS

                 VDD     15                                                                                                           66  VSS

                 VDD     16                                                                                                           65  VDD

                 VSS     17                                                                                                           64  ZZ

                 DQd0    18                                                                                                           63  DQa7

                 DQd1    19                                                                                                           62  DQa6

                 VDDQ    20                                                                                                           61  VDDQ

                 VSSQ    21                                                                                                           60  VSSQ

                 DQd2    22                                                                                                           59  DQa5

                 DQd3    23                                                                                                           58  DQa4

                 DQd4    24                                                                                                           57  DQa3

                 DQd5    25                                                                                                           56  DQa2

                 VSSQ    26                                                                                                           55  VSSQ

                 VDDQ    27                                                                                                           54  VDDQ

                 DQd6    28                                                                                                           53  DQa1

                 DQd7    29                                                                                                           52  DQa0

                 DQPd    30  31   32  33    34    35   36   37   38    39    40   41   42    43   44    45   46   47   48   49   50   51  DQPa

                             LBO  A5  A4    A3    A2   A1   A0   N.C.  N.C.  VSS  VDD  N.C.  A19  A10   A11  A12  A13  A14  A15  A16

PIN NAME

SYMBOL                   PIN NAME                     TQFP PIN NO.                     SYMBOL                     PIN NAME                TQFP PIN NO.

A0 - A19         Address Inputs                 32,33,34,35,36,37,43                   VDD                   Power Supply(+3.3V) 15,16,41,65,91
                                                4445,46,47,48,49,50,                   VSS
ADV              Address Advance/Load           81,82,83,84,99,100                                           Ground                       14,17,40,66,67,90
WE               Read/Write Control Input       85                                     N.C.
CLK              Clock                          88                                                           No Connect                   38,39,42
CKE              Clock Enable                   89                                     D Q a0~a7
CS1              Chip Select                    87                                     D Q b0~b7             Data Inputs/Outputs          52,53,56,57,58,59,62,63
CS2              Chip Select                    98                                     DQc0~ c7              Data Inputs/Outputs          68,69,72,73,74,75,78,79
CS2              Chip Select                    97                                     D Q d0~d7             Data Inputs/Outputs          2,3,6,7,8,9,12,13
B Wx(x=a,b,c,d)  Byte Write Inputs              92                                     DQPa~Pd               Data Inputs/Outputs          18,19,22,23,24,25,28,29
OE               Output Enable                  93,94,95,96                                                  Data Inputs/Outputs          51,80,1,30
ZZ               Power Sleep Mode               86                                     VDDQ
LBO              Burst Mode Control             64                                                           Output Power Supply 4,11,20,27,54,61,70,77
                                                31                                     VSSQ
                                                                                                             (2.5V or 3.3V)

                                                                                                             Output Ground                5,10,21,26,55,60,71,76

Notes : 1. A0 and A1 are the two least significant bits(LSB) of the address field and set the internal burst counter if burst is desired.

                                                                             -4-                                                                    Nov. 2003

                                                                                                                                                             Rev 2.0
K7M323625M                                                             1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M

PIN CONFIGURATION(TOP VIEW)

                               A6   A7  CS 1  CS 2  N.C .  N .C.  BWb  BWa   CS 2  VDD  VSS  CLK   WE   CK E  OE   ADV  A19  A18  A8   A9

          N.C.            1    100  99  98    97    96     95     94   93    92    91   90   89    88   87    86   85   84   83   82   81   80  A10

          N.C.            2                                                                                                                 79  N.C.

          N.C.            3                                                                                                                 78  N.C.

          VDDQ            4                                                                                                                 77  VDDQ

          VSSQ            5                                                                                                                 76  VSSQ

          N.C.            6                                                                                                                 75  N.C.

          N.C.            7                                                                                                                 74  DQa0

          DQb8            8                                                                                                                 73  DQa1

          DQb7            9                                                                                                                 72  DQa2

          VSSQ           10                                                                                                                 71  VSSQ

          VDDQ           11                       100 Pin TQFP                                                                              70  VDDQ

          DQb6           12                         (20mm x 14mm)                                                                           69  DQa3

          DQb5           13                       K7M321825M(2Mx18)                                                                         68  DQa4

          VSS            14                                                                                                                 67  VSS

          VDD            15                                                                                                                 66  VSS

          VDD            16                                                                                                                 65  VDD

          VSS            17                                                                                                                 64  ZZ

          DQb4           18                                                                                                                 63  DQa5

          DQb3           19                                                                                                                 62  DQa6

          VDDQ           20                                                                                                                 61  VDDQ

          VSSQ           21                                                                                                                 60  VSSQ

          DQb2           22                                                                                                                 59  DQa7

          DQb1           23                                                                                                                 58  DQa8

          DQb0           24                                                                                                                 57  N.C.

          N.C.           25                                                                                                                 56  N.C.

          VSSQ           26                                                                                                                 55  VSSQ

          VDDQ           27                                                                                                                 54  VDDQ

          N.C.           28                                                                                                                 53  N.C.

          N.C.           29                                                                                                                 52  N.C.

          N.C.           30    31   32  33    34    35     36     37   38    39    40   41   42    43   44    45   46   47   48   49   50   51  N.C.

                               LBO  A5  A4    A3    A2     A1     A0   N.C.  N.C.  VSS  VDD  N.C.  A20  A11   A12  A13  A14  A15  A16  A17

PIN NAME

SYMBOL           PIN NAME                           TQFP PIN NO.                        SYMBOL                     PIN NAME                     TQFP PIN NO.

A0 - A20  Address Inputs                    32,33,34,35,36,37,43                        VDD                   Power Supply(+3.3V) 15,16,41,65,91
                                            44,45,46,47,48,49,50,                       VSS
                                            80,81,82,83,84,99,100                       N.C.                  Ground                            14,17,40,66,67,90
                                            85
ADV       Address Advance/Load              88                                          DQa0~a8               No Connect                        1,2,3,6,7,25,28,29,30,
                                            89                                          DQb0~b8                                                 38,39,42,51,52,53,
WE        Read/Write Control Input          87                                                                                                  56,57,75,78,79,95,96
                                            98                                          VDDQ
CLK       Clock                             97                                          VSSQ
                                            92
CKE       Clock Enable                      93,94
                                            86
CS1       Chip Select                       64                                                                Data Inputs/Outputs 58,59,62,63,68,69,72,73,74
                                            31                                                                Data Inputs/Outputs 8,9,12,13,18,19,22,23,24
CS2       Chip Select

CS2       Chip Select

BW x(x=a,b) Byte Write Inputs

OE        Output Enable                                                                                       Output Power Supply               4,11,20,27,54,61,70,77
                                                                                                              (2.5V or 3.3V)                    5,10,21,26,55,60,71,76
ZZ        Power Sleep Mode                                                                                    Output Ground

LBO       Burst Mode Control

Notes : 1. A0 and A1 are the two least significant bits(LSB) of the address field and set the internal burst counter if burst is desired.

                                                                                   -5-                                                                             Nov. 2003

                                                                                                                                                                   Rev 2.0
K7M323625M                              1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M

FUNCTION DESCRIPTION

The K7M323625M and K7M321825M are NtRAMTM designed to sustain 100% bus bandwidth by eliminating turnaround cycle when
there is transition from Read to Write, or vice versa.
All inputs (with the exception of O E, LBO and ZZ) are synchronized to rising clock edges.

All read, write and deselect cycles are initiated by the ADV input. Subsequent burst addresses can be internally generated by the
burst advance pin (ADV). ADV should be driven to Low once the device has been deselected in order to load a new address for next
operation.

Clock Enable(CKE) pin allows the operation of the chip to be suspended as long as necessary. When CKE is high, all synchronous
inputs are ignored and the internal device registers will hold their previous values.

NtRAMTM latches external address and initiates a cycle, when CKE, ADV are driven to low and all three chip enables( CS1, CS 2, CS 2)
are active .
Output Enable(OE ) can be used to disable the output at any given time.

Read operation is initiated when at the rising edge of the clock, the address presented to the address inputs are latched in the
address register, CKE is driven low, all three chip enables( CS 1, CS2, CS2) are active, the write enable input signals WE are driven
high, and ADV driven low. Data appears at the outputs within the same clock cycle as the address for the data. Also during read
operation OE must be driven low for the device to drive out the requested data.

Write operation occurs when WE is driven low at the rising edge of the clock. BW [d:a] can be used for byte write operation. The Flow
Through NtRAMTM uses a late write cycle to utilize 100% of the bandwidth.
At the first rising edge of the clock, WE and address are registered, and the data associated with that address is required one cycle
later.

Subsequent addresses are generated by ADV High for the burst access as shown below. The starting point of the burst seguence is
provided by the external address. The burst address counter wraps around to its initial state upon completion.
The burst sequence is determined by the state of the LBO pin. When this pin is low, linear burst sequence is selected.
And when this pin is high, Interleaved burst sequence is selected.

During normal operation, ZZ must be driven low. When ZZ is driven high, the SRAM will enter a Power Sleep Mode after 2 cycles. At
this time, internal state of the SRAM is preserved. When ZZ returns to low, the SRAM normally operates after 2 cycles of wake up
time.

BURST SEQUENCE TABLE                                                                                        (Interleaved Burst, LBO=High)

LBO PIN   HIGH               Case 1              Case 2                                          Case 3          Case 4

                         A1          A0  A1                                              A0  A1          A0  A1          A0

         First Address   0           0   0                                               1   1           0   1           1

                         0           1   0                                               0   1           1   1           0

                         1           0   1                                               1   0           0   0           1

         Fourth Address  1           1   1                                               0   0           1   0           0

BQ TABLE                                                                                                    (Linear Burst, LBO =Low)

LBO PIN   LOW                Case 1              Case 2                                          Case 3          Case 4

                         A1          A0  A1                                              A0  A1          A0  A1          A0

         First Address   0           0        0                                          1   1           0   1           1

                         0           1        1                                          0   1           1   0           0

                         1           0        1                                          1   0           0   0           1

         Fourth Address  1           1        0                                          0   0           1   1           0

Note : 1. LBO pin must be tied to High or Low, and Floating State must not be allowed .

                                         -6-                                                                     Nov. 2003

                                                                                                                         Rev 2.0
K7M323625M                          1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M
                         STATE DIAGRAM FOR N tRAMTM

                                              WRITE
                                               READ

READ BEGIN                                                                 BEGIN WRITE
             READ                                                          WRITE

                           READ          DS             WRITE
                         DS                                    DS

            READ                 DESELECT                                  WRITE
                  BURST                                            BURST

                           DS            BURST    RITE  DS
                                   READ         W           BURST BURST
                                                            WRITE
BURST BURST
               READ

COMMAND                                                            ACTION
      DS
                         DESELECT
   READ
   WRITE                 BEGIN READ

   BURST                 BEGIN WRITE

                         BEGIN READ
                         BEGIN WRITE
                         CONTINUE DESELECT

Notes : 1. An IGNORE CLOCK EDGE cycle is not shown is the above diagram. This is because CKE HIGH only blocks the clock(CLK) input and does
              not change the state of the device.

         2. States change on the rising edge of the clock(CLK)

                                         -7-                                            Nov. 2003

                                                                                        Rev 2.0
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TRUTH TABLES

SYNCHRONOUS TRUTH TABLE

CS1 CS2 CS 2 ADV WE BWx OE              CKE  CLK     ADDRESS ACCESSED                                             OPERATION
                                          L                        N/A                                            Not Selected
H     X     X  L         X     X     X    L                        N/A                                            Not Selected
                                          L                        N/A                                            Not Selected
X     L     X  L         X     X     X    L                        N/A                                     Not Selected Continue
                                          L                                                               Begin Burst Read Cycle
X     X     H  L         X     X     X    L               External Address                              Continue Burst Read Cycle
                                          L                 Next Address                                     NOP/Dummy Read
X     X     X  H         X     X     X    L                                                                      Dummy Read
                                          L               External Address                                Begin Burst Write Cycle
L     H     L  L         H     X     L    L                 Next Address                                Continue Burst Write Cycle
                                          L                                                                    NOP/Write Abort
X     X     X  H         X     X     L    L               External Address                                         Write Abort
                                          H                 Next Address                                          Ignore Clock
L     H     L  L         H     X     H                             N/A
                                                            Next Address
X     X     X  H         X     X     H
                                                          Current Address
L     H     L  L         L     L     X

X     X     X  H         X     L     X

L     H     L  L         L     H     X

X     X     X  H         X     H     X

X     X     X  X         X     X     X

Notes : 1. X means "Don t Care". 2. The rising edge of clock is symbolized by ().
           3. A continue deselect cycle can only be enterd if a deselect cycle is executed first.
           4. WRITE = L means Write operation in WRITE TRUTH TABLE.
              WRITE = H means Read operation in WRITE TRUTH TABLE.
           5. Operation finally depends on status of asynchronous input pins(ZZ and OE).

WRITE TRUTH TABLE( x36)

   WE          BWa                BWb        BW c    BW d                                                               OPERATION
                                                                                                                             READ
   H              X               X          X                                                     X
                                                                                                                       WRITE BYTE a
   L              L               H          H                                                     H                   WRITE BYTE b
                                                                                                                       WRITE BYTE c
   L              H               L          H                                                     H                   WRITE BYTE d
                                                                                                                    WRITE ALL BYTEs
   L              H               H          L                                                     H               WRITE ABORT/NOP

   L              H               H          H                                                     L         OPERATION
                                                                                                                  READ
   L              L               L          L                                                     L
                                                                                                           WRITE BYTE a
   L              H               H          H                                                     H       WRITE BYTE b
                                                                                                         WRITE ALL BYTEs
Notes : 1. X means "Dont Care".                                                                         WRITE ABORT/NOP
           2. All inputs in this table must meet setup and hold time around the rising edge of CLK().

WRITE TRUTH TABLE(x18)

      WE                    BWa              BWb

         H                  X                X

         L                  L                H

         L                  H                L

         L                  L                L

         L                  H                H

Notes : 1. X means "Dont Care".
           2. All inputs in this table must meet setup and hold time around the rising edge of CLK( ).

                                                -8-                                                                                  Nov. 2003

                                                                                                                                     Rev 2.0
K7M323625M                                     1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M

ASYNCHRONOUS TRUTH TABLE

        Operation                 ZZ OE I/O STATUS            Notes
        Sleep Mode
                                  H       X    High-Z         1. X means "Dont Care".
            Read                                              2. Sleep Mode means power Sleep Mode of which stand-by current does
                                  L       L    DQ
            Write                                                not depend on cycle time.
        Deselected                L       H    High-Z         3. Deselected means power Sleep Mode of which stand-by current

                                                                  depends on cycle time.

                                  L       X Din, High-Z

                                  L       X    High-Z

ABSOLUTE MAXIMUM RATINGS*

                     PARAMETER                                SYMBOL                  RATING           UNIT

Voltage on VDD Supply Relative to VSS                               VDD               -0.3 to 4.6      V

Voltage on Any Other Pin Relative to VSS                            VIN               -0.3 to VDD+0.3  V

Power Dissipation                                                   PD                1.6              W

Storage Temperature                                                 TSTG              -65 to 150       C

Operating Temperature                                               T OPR             0 to 70          C

Storage Temperature Range Under Bias                                TBIAS             -10 to 85        C

*Notes : Stresses greater than those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress rating only
            and functional operation of the device at these or any other conditions above those indicated in the operating sections of this specification is not
            implied. Exposure to absolute maximum rating conditions for extended periods may affect reliability.

OPERATING CONDITIONS at 3.3V I/O(0C  TA  70C)

        PARAMETER                      SYMBOL            MIN               Typ.       MAX              UNIT
                                                                                      3.465              V
Supply Voltage                            VDD          3.135               3.3        3.465              V
                                                                                                         V
                                       VDDQ            3.135               3.3           0

Ground                                    VSS            0                 0

OPERATING CONDITIONS at 2.5V I/O(0C  TA  70C)

        PARAMETER                      SYMBOL            MIN               Typ.       MAX              UNIT
                                                                                      3.465              V
Supply Voltage                            VDD          3.135               3.3                           V
                                                                                       2.9               V
                                       VDDQ            2.375               2.5           0

Ground                                    VSS            0                 0

CAPACITANCE*(TA=25C, f=1MHz)

        PARAMETER                      SYMBOL      TEST CONDITION                TYP             MAX   UNIT
                                                                                                   5    pF
Input Capacitance                         CIN               VIN=0V               -                 7    pF

Output Capacitance                     C OUT             VOUT=0V                 -

*Note : Sampled not 100% tested.

                                                         -9-                                           Nov. 2003

                                                                                                           Rev 2.0
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K7M321825M

DC ELECTRICAL CHARACTERISTICS (VDD=3.3V+0.165V/-0.165V, TA=0C to +70C)

PARAMETER                          SYMBOL                  TEST CONDITIONS                   MIN    MAX         UNIT NOTES
                                                                                                                 A
Input Leakage Current(except ZZ)        IIL   VDD=Max ; V IN=VSS to V DD                     -2     +2           A
                                                                                                                 mA 1,2
Output Leakage Current                  IOL Output Disabled,                                 -2     +2
                                                                                                                 mA
Operating Current                       ICC   Device Selected, I OUT=0mA,               -75  -      290
                                                                                                                 mA
                                              ZZVIL , Cycle Time  tCYC Min

                                              Device deselected, IOUT=0mA,

                                        ISB ZZVIL, f=Max,                               -75  -      130

                                              All Inputs 0.2V or  VDD-0.2V

Standby Current                                    Device deselected, IOUT=0mA,              -      110

                                        ISB1 ZZ0.2V, f=0,

                                                   All Inputs=fixed (VDD -0.2V or

                                                   Device deselected, IOUT=0mA,              -      100         mA
                                        ISB2 ZZVDD-0.2V, f=Max, All

                                                 Inputs VIL or V IH

Output Low Voltage(3.3V I/O)            VOL   IOL=8.0mA                                      -      0.4         V
Output High Voltage(3.3V I/O)           VO H  IO H=-4.0mA
                                                                                             2.4    -           V

Output Low Voltage(2.5V I/O)            VOL IOL=1.0mA                                        -      0.4         V

Output High Voltage(2.5V I/O)           VO H  IO H=-1.0mA                                    2.0    -           V
Input Low Voltage(3.3V I/O)             VIL
                                                                                             -0.3*  0.8         V

Input High Voltage(3.3V I/O)            VI H                                                 2.0 VDD+0.3** V        3

Input Low Voltage(2.5V I/O)             VIL                                                  -0.3*  0.7         V

Input High Voltage(2.5V I/O)            VI H                                                 1.7 VDD+0.3** V        3

Notes : 1. Reference AC Operating Conditions and Characteristics for input and timing.
          2. Data states are all zero.
          3. In Case of I/O Pins, the Max. VIH=V DDQ +0.3V.

                                   VIH

                              VSS

                        VSS-1.0V

                                                       20% tCYC (MIN)

TEST CONDITIONS

(VDD=3.3V+0.165V/-0.165V,VDDQ=3.3V+0.165/-0.165V or VDD=3.3V+0.165V/-0.165V,VDDQ=2.5V+0.4V/-0.125V, TA=0to70C)

                                   PARAMETER                                                        VALUE

Input Pulse Level(for 3.3V I/O)                                                                     0 to 3.0V

Input Pulse Level(for 2.5V I/O)                                                                     0 to 2.5V

Input Rise and Fall Time(Measured at 20% to 80% for 3.3V I/O)                                       1.0V/ns

Input Rise and Fall Time(Measured at 20% to 80% for 2.5V I/O)                                       1.0V/ns

Input and Output Timing Reference Levels for 3.3V I/O                                               1.5V

Input and Output Timing Reference Levels for 2.5V I/O                                               VDDQ/2

Output Load                                                                                         See Fig. 1

                                                           - 10 -                                                   Nov. 2003
                                                                                                                       Rev 2.0
K7M323625M                                       1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M

      Output Load(A)                                                      Output Load(B),
                                                                          (for tLZC, tLZOE, tHZOE & tHZC)

Dout                                    RL=50                                                               +3.3V for 3.3V I/O
                                          30pF*                                                             /+2.5V for 2.5V I/O
                                                 VL=1.5V for 3.3V I/O     Dout
                                                     VDDQ/2 for 2.5V I/O                                    319 / 1667

                    Zo=50

                                                                          353 / 1538                        5pF*

                                                                  * Including Scope and Jig Capacitance
                                                                                          Fig. 1

AC TIMING CHARACTERISTICS(VDD=3.3V+0.165V/-0.165V, TA=0C to +70C)

                                                                          -75

      PARAMETER                                  SYMBOL          MIN            MAX                               UNIT

Cycle Time                                       tCYC            8.5                                     -        ns
Clock Access Time
                                                 tCD             -              7.5                               ns

Output Enable to Data Valid                      tOE             -              3.5                               ns

Clock High to Output Low-Z                       tLZC            2.5                                     -        ns
Output Hold from Clock High
                                                 tOH             2.5                                     -        ns

Output Enable Low to Output Low-Z                tLZOE           0                                       -        ns

Output Enable High to Output High-Z              tHZOE           -              3.5                               ns

Clock High to Output High-Z                      tHZC            -              4.0                               ns

Clock High Pulse Width                           tCH             2.8                                     -        ns
Clock Low Pulse Width
                                                 tCL             2.8                                     -        ns

Address Setup to Clock High                      tAS             2.0                                     -        ns

CKE Setup to Clock High                          tCES            2.0                                     -        ns

Data Setup to Clock High                         tDS             2.0                                     -        ns

Write Setup to Clock High (WE, BWX)              tWS             2.0                                     -        ns

Address Advance Setup to Clock High              tADVS           2.0                                     -        ns

Chip Select Setup to Clock High                  tCSS            2.0                                     -        ns

Address Hold from Clock High                     tAH             0.5                                     -        ns
CKE Hold from Clock High
                                                 tCEH            0.5                                     -        ns

Data Hold from Clock High                        tDH             0.5                                     -        ns

Write Hold from Clock High (WE , BW X)           tWH             0.5                                     -        ns

Address Advance Hold from Clock High             tADVH           0.5                                     -        ns

Chip Select Hold from Clock High                 tCSH            0.5                                     -        ns

ZZ High to Power Down                            tPDS            2                                       -        cycle

ZZ Low to Power Up                               tPUS            2                                       -        cycle

Notes : 1. All address inputs must meet the specified setup and hold times for all rising clock(CLK) edges when ADV is sampled low and CS is sampled
               low. All other synchronous inputs must meet the specified setup and hold times whenever this device is chip selected.

           2. Chip selects must be valid at each rising edge of CLK(when ADV is Low) to remain enabled.
           3. A write cycle is defined by WE low having been registerd into the device at ADV Low, A Read cycle is defined by WE High with ADV Low,

               Both cases must meet setup and hold times.
           4. To avoid bus contention, At a given vlotage and temperature tLZC is more than tHZC.

               The soecs as shown do not imply bus contention because tLZC is a Min. parameter that is worst case at totally different test conditions
               (0C,3.465V) than tH Z C, which is a Max. parameter(worst case at 70C,3.135V)
              It is not possible for two SRAMs on the same board to be at such different voltage and temperatue.

                                                         - 11 -                                                   Nov. 2003
                                                                                                                     Rev 2.0
K7M323625M                                  1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M

SLEEP MODE

SLEEP MODE is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of
SLEEP MODE is dictated by the length of time the ZZ is in a High state.
After entering SLEEP MODE, all inputs except ZZ become disabled and all outputs go to High-Z
The ZZ pin is an asynchronous, active high input that causes the device to enter SLEEP MODE.
When the ZZ pin becomes a logic High, ISB2 is guaranteed after the time t ZZI is met. Any operation pending when entering SLEEP
MODE is not guaranteed to successful complete. Therefore, SLEEP MODE (READ or WRITE) must not be initiated until valid pend-
ing operations are completed. similarly, when exiting SLEEP MODE during tPUS, only a DESELECT or READ cycle should be given
while the SRAM is transitioning out of SLEEP MODE.

SLEEP MODE ELECTRICAL CHARACTERISTICS

                               DESCRIPTION  CONDITIONS  SYMBOL    MIN MAX           UNITS
Current during SLEEP MODE                      ZZ  VIH      ISB2                60    mA
ZZ active to input ignored                                  tPDS                     cycle
                                                            tPUS    2                cycle
ZZ inactive to input sampled                                tZZI    2                cycle
                                                           tRZZI
ZZ active to SLEEP current                                                       2
ZZ inactive to exit SLEEP current                                   0

                                            SLEEP MODE WAVEFORM

K                           tPDS                                               tPUS
                     ZZ setup cycle                                   ZZ recovery cycle
ZZ
Isupply                 tZZI                                     tRZZI
All inputs                      IS B 2                                Deselect or Read Only
(except ZZ)                                                                                                     Normal
             Deselect or Read Only                                                                            operation
                                                                                                                 cycle
Outputs                                     High-Z
(Q)                                                                                                   DONT CARE

                                            - 12 -                                  Nov. 2003
                                                                                       Rev 2.0
                                                                         TIMING WAVEFORM OF READ CYCLE                                                              K7M323625M
                                                                                                                                                                  K7M321825M
               Clock                                                            tCH tCL
               CKE                                                                 tCYC

                                                        tCES       tCEH

                         tAS          tAH

               Address            A1                           A2                                                     A3

                         tWS          tWH

               WRITE                                                                                                                                              1Mx36 & 2Mx18 Flow-Through NtRAMTM

- 13 -                   tCSS         tCS H

               CS        tA DV S      tADV H
               ADV

               OE                           tOE         tHZOE            tCD                                                                    tHZC
               Data Out               tLZOE                              tOH

                                                 Q 1-1                   Q 2-1  Q2-2     Q 2-3                        Q2-4  Q 3-1  Q 3-2  Q3-3  Q3-4

    Nov. 2003            NO TE S : WRITE = L me ans WE = L, an d B Wx = L                                                                             Do nt Care
Rev 2.0                                     CS = L mean s CS1 = L, CS2 = H and CS2 = L                                                                Un defined
                                            CS = H means CS1 = H, or CS1 = L and CS 2 = H, or CS 1 = L, and CS 2 = L
               Clock     tCES tCEH                              TIMING WAVEFORM OF WRTE CYCLE                                                                                               K7M323625M
               CKE                                                                                                                                                                        K7M321825M
                                                   tCH tCL
                                                      tCYC

               Address   A1                    A2                                                                         A3

               WRITE

- 14 -         CS                                                                                                                                                                         1Mx36 & 2Mx18 Flow-Through NtRAMTM

               ADV

               OE

                                                                                                                                          tDS        tDH

               Data In                   D1-1      D2-1  D 2- 2                                                     D2-3  D 2 -4  D 3 -1       D3-2       D 3 -3  D 3 -4
               Data Out        tHZOE
                         Q0-4                                                                                                                                                 Dont Ca re
                                                                                                                                                                              Undefined
    Nov. 2003            NOTES : WRITE = L means WE = L, a nd BWx = L
Rev 2.0                                     CS = L me ans CS1 = L, CS2 = H a nd CS 2 = L
                                            CS = H mean s CS1 = H, or CS1 = L and CS2 = H, or CS1 = L, and CS2 = L
                                                 TIMING WAVEFORM OF SINGLE READ/WRITE                                                                   K7M323625M
                                                                                                                                                      K7M321825M
               Clock     tCES tCEH                                                                                              tCH tCL
               CKE                                                                                                                  tCYC

               Address   A1         A2       A3           A4                                                        A5  A6  A7      Q7

               WRITE

- 15 -         CS                                                                                                                                     1Mx36 & 2Mx18 Flow-Through NtRAMTM

               ADV

               OE          tOE
               Data Out  tLZO E
               Data In
                                    Q1                Q3                                                            Q4      Q6

                                        tDS      tDH

                                             D2                                                                         D5

    Nov. 2003            NOTES : WRITE = L means WE = L, a nd BWx = L                                                                     Dont Car e
Rev 2.0                                     CS = L me ans CS1 = L, CS2 = H a nd CS 2 = L                                                  Undefined
                                            CS = H mean s CS1 = H, or CS1 = L and CS2 = H, or CS1 = L, and CS2 = L
                                                               TIMING WAVEFORM OF CKE OPERATION                                                                       K7M323625M
                                                                                                                                                                    K7M321825M
               Clock    tCES tCEH                                                                                                      tCH tCL
               CKE                                                                                                                          tCYC
                                                                                                                                                     A5
               Address  A1                  A2                      A3                                                             A4
                                                                                                                     Q3                    Q4
               WRITE

- 16 -         CS                                                                                                                                                   1Mx36 & 2Mx18 Flow-Through NtRAMTM

               ADV

               OE                                        tHZC
                                            Q1
                                       tCD
                                      tLZC                     tDS      tDH

               Data Out                                             D2

               Data In

    Nov. 2003           NO TE S : WRITE = L me ans WE = L, an d B Wx = L                                                                                 Dont Care
Rev 2.0                                    CS = L mean s CS1 = L, CS2 = H and CS2 = L                                                                    Undefined
                                           CS = H means CS1 = H, or CS1 = L and CS 2 = H, or CS 1 = L, and CS 2 = L
                                                            TIMING WAVEFORM OF CS OPERATION                                                                                    K7M323625M
                                                                                                                                                                             K7M321825M
               Clock                                                                                                                                  tCH tCL
                                                                                                                                                            tCYC
                               tCES         tCEH
                                                                                                                                                 D5
               CKE

               Address               A1           A2        A3                                                        A4                     A5
                                                                                                                          Q4
               WRITE

- 17 -         CS                                                                                                                                                            1Mx36 & 2Mx18 Flow-Through NtRAMTM

               ADV

               OE

                                       tOE            tHZC                            tCD
                                     tLZOE                                           tLZC

               Data Out                           Q1  Q2        tDS tDH
                                                                   D3
               Data In

    Nov. 2003            NO TE S : WRITE = L me ans WE = L, an d B Wx = L                                                                                         Dont Care
Rev 2.0                                     CS = L mean s CS1 = L, CS2 = H and CS2 = L                                                                            Undefined
                                            CS = H means CS1 = H, or CS1 = L and CS 2 = H, or CS 1 = L, and CS 2 = L
K7M323625M                                                                   1Mx36 & 2Mx18 Flow-Through NtRAMTM
K7M321825M
                                                                                                                 Units ; millimeters/Inches
PACKAGE DIMENSIONS
                                                                                                                 0~8
   100-TQFP-1420A
                                                                                                                       0.127  +   0.10
                                                                22.00 0.30                                                    -  0.05
                                                                20.00 0.20

                                                                                         16.00 0.30                        0.10 MAX
                                                                                         14.00 0.20                   0.50 0.10

#1  0.65  0.30 0.10                                                                                   (0.83)
                                                                                         (0.58)

          0.10 MAX

                                                                             0.50 0.10     1.40 0.10 1.60 MAX
                                                                                         0.05 MIN

                                                                             - 18 -                                                          Nov. 2003
                                                                                                                                                Rev 2.0
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