电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

K4S510432M-TC1H

器件型号:K4S510432M-TC1H
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
下载文档

器件描述

512Mbit SDRAM 32M x 4bit x 4 Banks Synchronous DRAM LVTTL

文档预览

K4S510432M-TC1H器件文档内容

K4S510432M                              Preliminary
                                    CMOS SDRAM

            512Mbit SDRAM

              32M x 4bit x 4 Banks
              Synchronous DRAM

                        LVTTL

                  Revision 0.2
                   Dec. 2001

Samsung Electronics reserves the right to change products or specification without notice.

                                                                            Rev. 0.2 Dec. 2001
K4S510432M                                Preliminary
                                      CMOS SDRAM
Revision History

Revision 0.0 (Mar. 2001)

Revision 0.1 (Aug. 2001)

Defined target DC characteristics.

Revision 0.2 (Dec. 2001)

Changed "Target" to "Preliminary".
Redefined DC characteristics.

                                      Rev. 0.2 Dec. 2001
K4S510432M                                                                                                            Preliminary
                                                                                                                  CMOS SDRAM
32M x 4Bit x 4 Banks Synchronous DRAM

FEATURES                                                                       GENERAL DESCRIPTION

JEDEC standard 3.3V power supply                                               The K4S510432M is 536,870,912 bits synchronous high data
LVTTL compatible with multiplexed address                                    rate Dynamic RAM organized as 4 x 33,554,432 words by 4 bits,
Four banks operation                                                         fabricated with SAMSUNG's high performance CMOS technol-
MRS cycle with address key programs                                          ogy. Synchronous design allows precise cycle control with the use
                                                                               of system clock I/O transactions are possible on every clock cycle.
    -. CAS latency (2 & 3)                                                     Range of operating frequencies, programmable burst length and
    -. Burst length (1, 2, 4, 8 & Full page)                                   programmable latencies allow the same device to be useful for a
    -. Burst type (Sequential & Interleave)                                    variety of high bandwidth, high performance memory system
All inputs are sampled at the positive going edge of the system              applications.
   clock.
Burst read single-bit write operation                                        ORDERING INFORMATION
DQM for masking
Auto & self refresh                                                                     Part No.                Max Freq. Interface Package
64ms refresh period (8K cycle)                                               K4S510432M-TC/TL75
                                                                               K4S510432M-TC/TL1H
                                                                               K4S510432M-TC/TL1L      133MHz(CL=3)                 LVTTL    54pin
                                                                                                       100MHz(CL=2)                        TSOP(II)
                                                                                                       100MHz(CL=3)

FUNCTIONAL BLOCK DIAGRAM

                                                                               Data Input Register                                LWEI/O Control
                                                                                                                                  LDQM
                             Bank Select                                                                                          DQi

CLK        Address Register           Row Buffer            Row Decoder               32M x 4          Sense AMP  LDQMOutput Buffer
ADD                               Refresh Counter                                     32M x 4
                                                                                      32M x 4
                                   LCBR                     Col. Buffer               32M x 4
                             LRAS
                                                                                   Column Decoder
     LCKE
                                                                               Latency & Burst Length
                             LRAS LCBR                 LWE               LCAS
                                                                               Programming Register
                                                                                                LWCBR

                                                            Timing Register

           CLK               CKE                   CS       RAS          CAS   WE  DQM

                                                                                        * Samsung Electronics reserves the right to
                                                                                          change products or specification without
                                                                                          notice.

                                                                                                                  Rev. 0.2 Dec. 2001
K4S510432M                                                   Preliminary
                                                         CMOS SDRAM
PIN CONFIGURATION (Top view)

                                    VDD 1    54 VSS       54Pin TSOP (II)
                                     N.C 2   53 N.C      (400mil x 875mil)
                                   VDDQ 3    52 VSSQ     (0.8 mm Pin pitch)
                                     N.C 4   51 N.C
                                    DQ0 5    50 DQ3
                                   VSSQ 6    49 VDDQ
                                     N.C 7   48 N.C
                                     N.C 8   47 N.C
                                   VDDQ 9    46 VSSQ
                                     N.C 10  45 N.C
                                    DQ1 11   44 DQ2
                                   VSSQ 12   43 VDDQ
                                     N.C 13  42 N.C
                                    VDD 14   41 VSS
                                     N.C 15  40 N.C/RFU
                                     WE 16   39 DQM
                                    CAS 17   38 CLK
                                    RAS 18   37 CKE
                                      CS 19  36 A12
                                    BA0 20   35 A11
                                    BA1 21   34 A9
                                A10/AP 22    33 A8
                                             32 A7
                                      A0 23  31 A6
                                      A1 24  30 A5
                                      A2 25  29 A4
                                      A3 26  28 VSS
                                    VDD 27

PIN FUNCTION DESCRIPTION

     Pin                  Name                                                      Input Function
CLK        System clock              Active on the positive going edge to sample all inputs.
                                     Disables or enables device operation by masking or enabling all inputs except
CS         Chip select               CLK, CKE and DQM

CKE        Clock enable              Masks system clock to freeze operation from the next clock cycle.
                                     CKE should be enabled at least one cycle prior to new command.
A0 ~ A12   Address                   Disable input buffers for power down in standby.

BA0 ~ BA1 Bank select address        Row/column addresses are multiplexed on the same pins.
                                     Row address : RA0 ~ RA12, Column address : CA0 ~ CA9,CA11,CA12
RAS        Row address strobe
                                     Selects bank to be activated during row address latch time.
CAS        Column address strobe     Selects bank for read/write during column address latch time.

WE         Write enable              Latches row addresses on the positive going edge of the CLK with RAS low.
                                     Enables row access & precharge.
DQM        Data input/output mask
                                     Latches column addresses on the positive going edge of the CLK with CAS low.
DQ0 ~ 3    Data input/output         Enables column access.
VDD/VSS    Power supply/ground
                                     Enables write operation and row precharge.
VDDQ/VSSQ  Data output power/ground  Latches data in starting from CAS, WE active.

N.C/RFU    No connection             Makes data output Hi-Z, tSHZ after the clock and masks the output.
           /reserved for future use  Blocks data input when DQM active.

                                     Data inputs/outputs are multiplexed on the same pins.
                                     Power and ground for the input buffers and the core logic.
                                     Isolated power supply and ground for the output buffers to provide improved noise
                                     immunity.

                                     This pin is recommended to be left No Connection on the device.

                                                         Rev. 0.2 Dec. 2001
K4S510432M                                                                                               Preliminary
                                                                                                     CMOS SDRAM

ABSOLUTE MAXIMUM RATINGS

                   Parameter                 Symbol                                    Value                              Unit
Voltage on any pin relative to Vss          VIN, VOUT
Voltage on VDD supply relative to Vss       VDD, VDDQ                               -1.0 ~ 4.6                            V
Storage temperature
Power dissipation                              TSTG                                 -1.0 ~ 4.6                            V
Short circuit current                            PD
                                                 IOS                                -55 ~ +150                            C

                                                                                         1                                W

                                                                                         50                               mA

Note : Permanent device damage may occur if "ABSOLUTE MAXIMUM RATINGS" are exceeded.
          Functional operation should be restricted to recommended operating condition.
          Exposure to higher than recommended voltage for extended periods of time could affect device reliability.

DC OPERATING CONDITIONS

(Recommended operating conditions (Voltage referenced to VSS = 0V, TA = 0 to 70C)

Parameter                        Symbol                   Min     Typ               Max         Unit                          Note

Supply voltage                   VDD, VDDQ                3.0     3.3               3.6         V                               1
                                                                                                                                2
Input logic high voltage               VIH                2.0     3.0       VDD+0.3             V                         IOH = -2mA
                                                                                                                          IOL = 2mA
Input logic low voltage                VIL                -0.3    0                 0.8         V                               3

Output logic high voltage              VOH                2.4     -                 -           V

Output logic low voltage               VOL                -       -                 0.4         V

Input leakage current                  ILI                -10     -                 10          uA

Notes : 1. VIH (max) = 5.6V AC.The overshoot voltage duration is  3ns.
            2. VIL (min) = -2.0V AC. The undershoot voltage duration is  3ns.
            3. Any input 0V  VIN  VDDQ.
               Input leakage currents include Hi-Z output leakage for all bi-directional buffers with Tri-State outputs.

CAPACITANCE (VDD = 3.3V, TA = 23C, f = 1MHz, VREF = 1.4V 200 mV)

                            Pin                           Symbol       Min                      Max                       Unit
Clock                                                                                           4.0                        pF
RAS, CAS, WE, CS, CKE                                     CCLK         2.5                      5.0                        pF
DQM                                                                                             5.0                        pF
Address                                                   CIN          2.5                      5.0                        pF
DQ0 ~ DQ3                                                                                       6.5                        pF
                                                          CDQM         2.5

                                                          CADD         2.5

                                                          COUT         4.0

Notes : 1. -75 only specify a maximum value of 3.5pF
            2. -75 only specify a maximum value of 3.8pF
            3. -75 only specify a maximum value of 6.0pF

                                                                                                     Rev. 0.2 Dec. 2001
K4S510432M                                                                                          Preliminary
                                                                                                CMOS SDRAM

DC CHARACTERISTICS

(Recommended operating condition unless otherwise noted, TA = 0 to 70C)

Parameter                     Symbol                       Test Condition                   Version    Unit Note

                                                                                       -75  -1H -1L

Operating current                        Burst length = 1                              160  150 150    mA  1
(One bank active)             ICC1 tRC  tRC(min)

                                         IO = 0 mA

Precharge standby current in   ICC2P  CKE  VIL(max), tCC = 10ns                             6          mA
power-down mode               ICC2PS  CKE & CLK  VIL(max), tCC =                            5
                              ICC2N   CKE  VIH(min), CS  VIH(min), tCC = 10ns               30
Precharge standby current in          Input signals are changed one time during 20ns
non power-down mode           ICC2NS                                                                   mA
                                      CKE  VIH(min), CLK  VIL(max), tCC =
                                      Input signals are stable                              10

Active standby current in     ICC3P   CKE  VIL(max), tCC = 10ns                             10         mA
power-down mode               ICC3PS                                                        8          mA
                              ICC3N   CKE & CLK  VIL(max), tCC =                            50         mA
Active standby current in
non power-down mode                   CKE  VIH(min), CS  VIH(min), tCC = 10ns
(One bank active)                     Input signals are changed one time during 20ns

                              ICC3NS  CKE  VIH(min), CLK  VIL(max), tCC =                   35
                                      Input signals are stable

Operating current             ICC4    IO = 0 mA                                        190  160 160    mA  1
(Burst mode)                  ICC5    Page burst
                                      4banks Activated                                 330 310 310     mA  2
Refresh current                       tCCD = 2CLKs                                                  7
                                                                                                    3
                                      tRC  tRC(min)

Self refresh current          ICC6 CKE  0.2V                                                           mA  3

                                                                                                       mA  4

Notes : 1. Measured with outputs open.
           2. Refresh period is 64ms.
           3. K4S510432M-TC**
           4. K4S510432M-TL**
           5. Unless otherwise noticed, input swing level is CMOS(VIH/VIL=VDDQ/VSSQ).

                                                                                            Rev. 0.2 Dec. 2001
K4S510432M                                                                                                         Preliminary
                                                                                                               CMOS SDRAM

AC OPERATING TEST CONDITIONS (VDD = 3.3V 0.3V, TA = 0 to 70C)

                        Parameter                                                 Value                                                  Unit
AC input levels (Vih/Vil)                                                         2.4/0.4                                                 V
Input timing measurement reference level                                                                                                  V
Input rise and fall time                                                            1.4                                                   ns
Output timing measurement reference level                                       tr/tf = 1/1                                               V
Output load condition
                                                                                    1.4
                                                                                See Fig. 2

                                    3.3V                                                                                                 Vtt = 1.4V
                                                                                                                                          50
Output                              1200   VOH (DC) = 2.4V, IOH = -2mA          Output          Z0 = 50                                   50pF
              870                   50pF   VOL (DC) = 0.4V, IOL = 2mA

(Fig. 1) DC output load circuit                                                                 (Fig. 2) AC output load circuit

OPERATING AC PARAMETER

(AC operating conditions unless otherwise noted)

                 Parameter                        Symbol                        Version                          Unit                          Note
                                                                           -75     -1H          -1L
                                                                                                                                                 1
Row active to row active delay                    tRRD(min)  15                 20              20             ns                                1
                                                                                                                                                 1
RAS to CAS delay                                  tRCD(min)  20                 20              20             ns                                1

Row precharge time                                tRP(min)   20                 20              20             ns                                1
                                                                                                                                                 2
Row active time                                   tRAS(min)  45                 50              50             ns
                                                                                                                                                 2
                                                  tRAS(max)                     100                            us                                2
                                                                                                                                                 3
Row cycle time                                    tRC(min)   65                 70              70             ns                                4

Last data in to row precharge                     tRDL(min)                                  2                 CLK

Last data in to Active delay                      tDAL(min)                                     2 CLK + 20 ns

Last data in to new col. address delay            tCDL(min)                                  1                 CLK

Last data in to burst stop                        tBDL(min)                                  1                 CLK

Col. address to col. address delay                tCCD(min)                                  1                 CLK

Number of valid output data         CAS latency = 3                                          2
                                                                                                                                     ea
                                    CAS latency = 2          -
                                                                                                        1

Notes : 1. The minimum number of clock cycles is determined by dividing the minimum time required with clock cycle time
               and then rounding off to the next higher integer.

            2. Minimum delay is required to complete write.
            3. All parts allow every cycle column address change.
            4. In case of row precharge interrupt, auto precharge and read burst stop.

                                                                                                Rev. 0.2 Dec. 2001
K4S510432M                                                                                                        Preliminary
                                                                                                              CMOS SDRAM

AC CHARACTERISTICS (AC operating conditions unless otherwise noted)

             Parameter           Symbol                       -75                  -1H                        -1L            Unit Note

                                                   Min             Max        Min       Max             Min        Max

CLK cycle time    CAS latency=3  tCC               7.5                        10                        10                   ns  1
                                                                 1000                      1000                      1000
                  CAS latency=2
                                                    -                         10                        12

CLK to valid      CAS latency=3                                    5.4                  6                          6         ns 1, 2
output delay                                 tSAC
                                                                   -                    6                          7
                  CAS latency=2

Output data       CAS latency=3                    3                          3                         3                    ns  2
hold time                                     tOH
                                                   -                          3                         3
                  CAS latency=2

CLK high pulse width             tCH               2.5                        3                         3                    ns  3

CLK low pulse width              tCL               2.5                        3                         3                    ns  3

Input setup time                 tSS               1.5                        2                         2                    ns  3

Input hold time                  tSH               0.8                        1                         1                    ns  3

CLK to output in Low-Z           tSLZ              1                          1                         1                    ns  2

CLK to output     CAS latency=3                                    5.4                  6                          6         ns
in Hi-Z                                      tSHZ
                                                                   -                    6                          7
                  CAS latency=2

Notes : 1. Parameters depend on programmed CAS latency.
            2. If clock rising time is longer than 1ns, (tr/2-0.5)ns should be added to the parameter.
            3. Assumed input rise and fall time (tr & tf) = 1ns.
               If tr & tf is longer than 1ns, transient time compensation should be considered,
               i.e., [(tr + tf)/2-1]ns should be added to the parameter.

DQ BUFFER OUTPUT DRIVE CHARACTERISTICS

Parameter               Symbol                     Condition            Min        Typ                  Max          Unit        Notes
                                                                                                                   Volts/ns         3
Output rise time        trh      Measure in linear                      1.37                            4.37       Volts/ns         3
                                 region : 1.2V ~ 1.8V                                                              Volts/ns        1,2
                                                                                                                   Volts/ns        1,2
Output fall time        tfh      Measure in linear                      1.30                            3.8
                                 region : 1.2V ~ 1.8V

Output rise time        trh      Measure in linear                      2.8             3.9             5.6
                                 region : 1.2V ~ 1.8V

Output fall time        tfh      Measure in linear                      2.0             2.9             5.0
                                 region : 1.2V ~ 1.8V

Notes : 1. Rise time specification based on 0pF + 50  to VSS, use these values to design to.
            2. Fall time specification based on 0pF + 50  to VDD, use these values to design to.
            3. Measured into 50pF only, use these values to characterize to.
            4. All measurements done with respect to VSS.

                                                                                                              Rev. 0.2 Dec. 2001
K4S510432M                                                           Preliminary
                                                                 CMOS SDRAM

IBIS SPECIFICATION                                                 66MHz and 100MHz Pull-up

IOH Characteristics (Pull-up)                        0 0.5 1 1.5 2 2.5 3 3.5
                                                  0
         100MHz  100MHz              66MHz
Voltage     Min    Max                 Min

(V)      I (mA)     I (mA)           I (mA)       -100

3.45                           -2.4     -0.7
                                        -7.5
3.3                 -27.3             -13.3       -200
                                      -27.5
3.0      0.0        -74.1             -35.5
                                      -41.1
2.6      -21.1      -129.2            -47.9   mA
                                      -52.4
2.4      -34.1      -153.3            -72.5       -300
                                      -93.0
2.0      -58.7      -197.0

1.8      -67.3      -226.2                        -400

1.65     -73.0      -248.0

1.5      -77.9      -269.7

1.4      -80.8      -284.3                        -500

1.0      -88.6      -344.5

0.0      -93.0      -502.4                        -600

                                                        Voltage

                                                        IOH Min (100MHz)
                                                        IOH Min (66MHz)
                                                        IOH Max (66 and 100MHz)

IOL Characteristics (Pull-down)                                     66MHz and 100MHz Pull-down
                                                  250
Voltage  100MHz  100MHz              66MHz
            Min    Max                 Min        200

(V)      I (mA)     I (mA)           I (mA)       150
                                        0.0
0.0      0.0                   0.0                100
                                      17.7
0.4      27.5       70.2              26.9         50
                                      33.3
0.65     41.8       107.5             37.6           0
                                      46.6              0 0.5 1 1.5 2 2.5 3 3.5
0.85     51.6       133.8             48.0    mA                                     Voltage
                                      49.5                                            IOL Min (100MHz)
1.0      58.0       151.2             50.7                                            IOL Min (66MHz)
                                      51.5                                            IOL Max (100MHz)
1.4      70.7       187.7             54.2
                                      54.9
1.5      72.9       194.4

1.65     75.4       202.5

1.8      77.0       208.6

1.95     77.6       212.0

3.0      80.3       219.6

3.45     81.4       222.6

                                                                 Rev. 0.2 Dec. 2001
K4S510432M                                                                             Preliminary
                                                                                   CMOS SDRAM

VDD Clamp @ CLK, CKE, CS, DQM & DQ                       Minimum VDD clamp current
                                                               (Referenced to VDD)
VDD (V)     I (mA)
                                        20
0.0         0.0

0.2         0.0

0.4         0.0

0.6         0.0                         15

0.7         0.0

0.8         0.0

0.9         0.0

1.0         0.23                    mA  10

1.2         1.34

1.4         3.02

1.6         5.06                        5

1.8         7.35

2.0         9.83

2.2         12.48

2.4         15.30                       0

2.6         18.31                            0   1                                 2   3

                                                     Voltage

                                                     I (mA)

                                                 Minimum VSS clamp current

VSS Clamp @ CLK, CKE, CS, DQM & DQ           -3  -2                                -1  0

VSS (V)     I (mA)                      0

-2.6        -57.23

-2.4        -45.77

-2.2        -38.26                      -10

-2.0        -31.22

-1.8        -24.58                      -20

-1.6        -18.37

-1.4        -12.56

-1.2        -7.57                   mA  -30

-1.0        -3.37

-0.9        -1.75                       -40

-0.8        -0.58

-0.7        -0.05

-0.6        0.0                         -50

-0.4        0.0

-0.2        0.0                         -60
                                                                          Voltage
0.0         0.0

                                                     I (mA)

                                                                                   Rev. 0.2 Dec. 2001
K4S510432M                                                           Preliminary
                                                                 CMOS SDRAM

SIMPLIFIED TRUTH TABLE

            Command                        CKEn-1 CKEn CS RAS CAS WE DQM BA0,1 A10/AP  A11, A12,  Note
                                                                                       A9 ~ A0

Register           Mode register set       H  X  LL  L  L  X     OP code                          1,2

                   Auto refresh            H  H  LL  LHX            X                             3

Refresh                            Entry      L                                                   3

                   Self                          LH  H  H                                         3

                   refresh         Exit    L  H            X        X

                                                 HX  XX                                           3

Bank active & row addr.                    H  X  LL  HH X     V  Row address

Read &             Auto precharge disable                        L                     Column     4
                                                                                       address
column address Auto precharge enable       H  X  LH  LHX      V                        (A0~A9,

                                                                 H                     A11,A12)   4,5

Write &            Auto precharge disable                        L                     Column     4
                                                                                       address
column address Auto precharge enable       H  X  LH  L  L  X  V                        (A0~A9,

                                                                 H                     A11,A12)   4,5

Burst stop                                 H  X  LH  HL    X        X                             6

Precharge          Bank selection          H  X  LL  HL    X  V  L                     X
                   All banks
                                                              X  H

                                   Entry   H  L  HX  XX    X

Clock suspend or                                 LV  VV             X
active power down

                                   Exit    L  H  XX  XX    X

                                   Entry   H  L  HX  XX    X

Precharge power down mode                        LH  H  H           X

                                   Exit    L  H  HX  XX    X

                                                 LV  VV

DQM                                        H     X         V        X                             7

No operation command                       H  X  HX  XX    X        X

                                                 LH  H  H

                                                                                                                   (V=Valid, X=Don't care, H=Logic high, L=Logic low)
Notes : 1. OP Code : Operand code

               A0 ~ A12 & BA0 ~ BA1 : Program keys. (@ MRS)
            2. MRS can be issued only at all banks precharge state.

               A new command can be issued after 2 CLK cycles of MRS.
            3. Auto refresh functions are as same as CBR refresh of DRAM.

               The automatical precharge without row precharge command is meant by "Auto".
               Auto/self refresh can be issued only at all banks precharge state.
            4. BA0 ~ BA1 : Bank select addresses.
               If both BA0 and BA1 are "Low" at read, write, row active and precharge, bank A is selected.
               If both BA0 is "Low" and BA1 is "High" at read, write, row active and precharge, bank B is selected.
               If both BA0 is "High" and BA1 is "Low" at read, write, row active and precharge, bank C is selected.
               If both BA0 and BA1 are "High" at read, write, row active and precharge, bank D is selected.
               If A10/AP is "High" at row precharge, BA0 and BA1 is ignored and all banks are selected.
            5. During burst read or write with auto precharge, new read/write command can not be issued.
               Another bank read/write command can be issued after the end of burst.
               New row active of the associated bank can be issued at tRP after the end of burst.
            6. Burst stop command is valid at every burst length.
            7. DQM sampled at positive going edge of a CLK and masks the data-in at the very CLK (Write DQM latency is 0),
               but makes Hi-Z state the data-out of 2 CLK cycles after. (Read DQM latency is 2)

                                                                 Rev. 0.2 Dec. 2001
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved