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K1S161611A

器件型号:K1S161611A
厂商名称:SAMSUNG
厂商官网:http://www.samsung.com/Products/Semiconductor/
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器件描述

1Mx16 bit Uni-Transistor Random Access Memory

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K1S161611A器件文档内容

K1S161611A                                         Preliminary

Document Title                                          UtRAM

    1Mx16 bit Uni-Transistor Random Access Memory

Revision History

Revision No. History                               Draft Date       Remark

0.0  Initial Draft                                 October 6, 2003  Preliminary

0.1  Revised                                       November 25, 2003 Preliminary

     - Added Lead Free 48-FBGA-6.00x7.00 Product

The attached datasheets are provided by SAMSUNG Electronics. SAMSUNG Electronics CO., LTD. reserve the right to change the specifications and
products. SAMSUNG Electronics will answer to your questions about device. If you have any questions, please contact the SAMSUNG branch offices.

                      -1-                                           Revision 0.1

                                                                    November 2003
K1S161611A                                                                                       Preliminary

                                                                                                      UtRAM

1M x 16 bit Uni-Transistor CMOS RAM

FEATURES                                               GENERAL DESCRIPTION

Process Technology: CMOS                              The K1S161611A is fabricated by SAMSUNGs advanced
Organization: 1M x16 bit                             CMOS technology using one transistor memory cell. The device
Power Supply Voltage: 2.7V~3.1V                      supports Industrial temperature range and 48 ball Chip Scale
Three State Outputs                                  Package for user flexibility of system design. The device also
Compatible with Low Power SRAM                       supports dual chip selection for user interface.
Dual Chip selection support
Package Type: 48-FBGA-6.00x7.00

PRODUCT FAMILY

Product Family   Operating Temp.            Vcc Range  Speed               Power Dissipation           PKG Type
                                            2.7V~3.1V   70ns                                     48-FBGA-6.00x7.00
                                                                       Standby Operating
                                                                      (ISB1, Max.) (ICC2, Max.)

K1S161611A-I     Industrial(-40~85C)                                 80A           30mA

PIN DESCRIPTION                                        FUNCTIONAL BLOCK DIAGRAM

   1          2  3         4       5   6

                                                                                     Clk gen.    Precharge circuit.

A  LB    OE      A0        A1      A2 CS2                                                                                             Vcc
                                                                                                                                      Vss

B  I/O9 UB       A3        A4 CS1 I/O1

                                                                      Row            Row         Memory array
                                                                      Addresses      select

C  I/O10 I/O11 A5          A6 I/O2 I/O3

D  Vss I/O12 A17 A7 I/O4 Vcc

E  Vcc I/O13 NC A16 I/O5 Vss                                     I/O1~I/O8           Data               I/O Circuit
                                                       I/O9~I/O16                    cont            Column select

F  I/O15 I/O14 A14 A15 I/O6 I/O7                                                     Data        Column Addresses
                                                                                     cont

                                                                                     Data
                                                                                     cont

G  I/O16 A19 A12 A13 WE I/O8

H  A18 A8        A9 A10 A11 NC

                                                                 CS1

         48-FBGA: Top View(Ball Down)                            CS2

                                                                 OE   Control Logic

                                                                 WE

                                                                 UB

                                                                 LB

   Name          Function             Name         Function
                                       Vcc  Power
   CS1,CS2 Chip Select Inputs          Vss  Ground
                                        UB  Upper Byte(I/O9~16)
   OE Output Enable Input               LB  Lower Byte(I/O1~8)
                                       NC   No Connection
   WE Write Enable Input

   A0~A19 Address Inputs

I/O1~I/O16 Data Inputs/Outputs

   SAMSUNG ELECTRONICS CO., LTD. reserves the right to change products and specifications without notice.

                                                       -2-                                                     Revision 0.1

                                                                                                 November 2003
K1S161611A                                                                                                 Preliminary

POWER UP SEQUENCE                                                                                               UtRAM

1. Apply power.
2. Maintain stable power(Vcc min.=2.7V) for a minimum 200s with CS1=high or CS2=low.

TIMING WAVEFORM OF POWER UP(1) (CS1 controlled)

     VCC(Min)  Min. 200s
VCC
               

CS1            

CS2            

               Power Up Mode                     Normal Operation

POWER UP(1)
1. After VCC reaches VCC(Min.), wait 200s with CS1 high. Then the device gest into the normal operation.

TIMING WAVEFORM OF POWER UP(2) (CS2 controlled)

     VCC(Min)       Min. 200s
VCC            Power Up Mode
               
CS1
               
CS2

                                                      Normal Operation

POWER UP(2)
1. After VCC reaches VCC(Min.), wait 200s with CS2 low. Then the device gets into the normal operation.

                                                 -3-                                                       Revision 0.1

                                                                                                           November 2003
K1S161611A                                                                                       Preliminary

                                                                                                      UtRAM

FUNCTIONAL DESCRIPTION

CS1  CS2           OE           WE                LB   UB   I/O1~8 I/O9~16     Mode               Power
                                                                                                 Standby
H    X1)           X1)              X1)           X1)  X1)  High-Z High-Z      Deselected        Standby
                                                                                                 Standby
X1)  L             X1)              X1)           X1)  X1)  High-Z High-Z      Deselected         Active
                                                                                                  Active
X1)  X1)           X1)              X1)           H    H    High-Z High-Z      Deselected         Active
                                                                                                  Active
L    H                 H            H             L    X1)  High-Z High-Z      Output Disabled    Active
                                                                                                  Active
L    H                 H            H             X1)  L    High-Z High-Z      Output Disabled    Active
                                                                                                  Active
L    H                 L            H             L    H    Dout High-Z        Lower Byte Read

L    H                 L            H             H    L    High-Z Dout        Upper Byte Read

L    H                 L            H             L    L    Dout       Dout    Word Read

L    H             X1)              L             L    H    Din        High-Z  Lower Byte Write

L    H             X1)              L             H    L    High-Z Din         Upper Byte Write

L    H             X1)              L             L    L    Din        Din     Word Write

1. X means dont care.(Must be low or high state)

ABSOLUTE MAXIMUM RATINGS1)

                          Item                              Symbol             Ratings           Unit

Voltage on any pin relative to Vss                          VIN, VOUT          -0.2 to VCC+0.3V  V

Voltage on Vcc supply relative to Vss                       VCC                -0.2 to 3.6V      V

Power Dissipation                                           PD                 1.0               W

Storage temperature                                         TSTG               -65 to 150        C
Operating Temperature                                        TA
                                                                               -40 to 85         C

1. Stresses greater than those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. Functional operation should be
  restricted to be used under recommended operating condition. Exposure to absolute maximum rating conditions longer than 1 second may affect reli-
  ability.

                                                            -4-                                  Revision 0.1

                                                                                                 November 2003
K1S161611A                                                                                                   Preliminary

                                                                                                                  UtRAM

PRODUCT LIST

                                             Industrial Temperature Products(-40~85C)

                           Part Name                                                       Function

                      K1S161611A-FI70                                              48-FBGA-6.00x7.00, 70ns
                      K1S161611A-BI701)                                            48-FBGA-6.00x7.00, 70ns

1. Lead Free Product

RECOMMENDED DC OPERATING CONDITIONS1)

                              Item                           Symbol                Min     Typ            Max     Unit
                                                               Vcc                  2.7
  Supply voltage                                               Vss                   0     2.9            3.1     V
                                                                VIH                 2.2
  Ground                                                        VIL                -0.33)  0              0       V

  Input high voltage                                                                       -         VCC+0.32)    V

  Input low voltage                                                                        -              0.6     V

1. TA=-40 to 85C, otherwise specified.
2. Overshoot: Vcc+1.0V in case of pulse width 20ns.
3. Undershoot: -1.0V in case of pulse width 20ns.
4. Overshoot and undershoot are sampled, not 100% tested.

CAPACITANCE1)(f=1MHz, TA=25C)

                      Item                   Symbol              Test Condition            Min            Max     Unit
  Input capacitance                             CIN                   VIN=0V
  Input/Output capacitance                      CIO                   VIO=0V               -              8       pF
1. Capacitance is sampled, not 100% tested.
                                                                                           -              10      pF

DC AND OPERATING CHARACTERISTICS

                 Item      Symbol                                Test Conditions                     Min       Typ Max Unit
Input leakage current                                                                                            - 1 A
Output leakage current     ILI VIN=Vss to Vcc                                                        -1          - 1 A

Average operating current  ILO CS1=VIH or CS2=VIL or OE=VIH or WE=VIL or LB=UB=VIH,                  -1
                                             VIO=Vss to Vcc
Output low voltage
Output high voltage        ICC1 Cycle time=1s, 100% duty, IIO=0mA, CS10.2V, LB0.2V                  -         - 7 mA
Standby Current(CMOS)                        or/and UB0.2V, CS2VCC-0.2V, VIN0.2V or VINVCC-0.2V

                           ICC2 Cycle time=Min, IIO=0mA, 100% duty, CS1=VIL, CS2=VIH                 -         - 30 mA

                                             LB=VIL or/and UB=VIL, VIN=VIH or VIL

                           VOL IOL = 2.1mA                                                           -         - 0.4 V

                           VOH IOH = -0.1mA                                                          2.4       -  -V

                                             Other inputs=0~Vcc

                           ISB1 1) CS1VCC-0.2V, CS2VCC-0.2V(CS1 controlled) or                       -         - 80 A

                                             2) 0V  CS2  0.2V(CS2 controlled)

                                                                     -5-                                          Revision 0.1

                                                                                                                  November 2003
K1S161611A                                                                                  Preliminary

AC OPERATING CONDITIONS                                                                         UtRAM
TEST CONDITIONS(Test Load and Test Input/Output Reference)
                                                                        Dout
Input pulse level: 0.4 to 2.2V
Input rising and falling time: 5ns                                              CL
Input and output reference voltage: 1.5V                               1. Including scope and jig capacitance
Output load (See right): CL=50pF

AC CHARACTERISTICS(Vcc=2.7~3.1V, TA=-40 to 85C)

                                                                              Speed Bins

       Parameter List                                           Symbol        70ns            Units

                                                                   tRC  Min         Max         ns
                                                                   tAA                          ns
       Read Cycle Time                                             tCO  70                -     ns
       Address Access Time                                         tOE                          ns
       Chip Select to Output                                       tBA  -                 70    ns
       Output Enable to Valid Output                               tLZ                          ns
       UB, LB Access Time                                         tBLZ  -                 70    ns
       Chip Select to Low-Z Output                                tOLZ                          ns
       UB, LB Enable to Low-Z Output                               tHZ  -                 35    ns
       Output Enable to Low-Z Output                              tBHZ                          ns
       Chip Disable to High-Z Output                              tOHZ  -                 70    ns
       UB, LB Disable to High-Z Output                             tOH                          ns
Read   Output Disable to High-Z Output                             tWC  10                -     ns
Write  Output Hold from Address Change                             tCW                          ns
       Write Cycle Time                                            tAS  10                -     ns
       Chip Select to End of Write                                 tAW                          ns
       Address Set-up Time                                         tBW  5                 -     ns
       Address Valid to End of Write                               tWP                          ns
       UB, LB Valid to End of Write                                tWR  0                 25    ns
       Write Pulse Width                                          tWHZ                          ns
       Write Recovery Time                                         tDW  0                 25    ns
       Write to Output High-Z                                      tDH                          ns
       Data to Write Time Overlap                                  tOW  0                 25    ns
       Data Hold from Write Time
       End Write to Output Low-Z                                        5                 -

                                                                        70                -

                                                                        60                -

                                                                        0                 -

                                                                        60                -

                                                                        60                -

                                                                        551)              -

                                                                        0                 -

                                                                        0                 25

                                                                        30                -

                                                                        0                 -

                                                                        5                 -

1. tWP(min)=70ns for continuous write operation over 50 times.

                                                                -6-                           Revision 0.1

                                                                                              November 2003
K1S161611A                                                                                             Preliminary

                                                                                                            UtRAM

TIMING DIAGRAMS

TIMING WAVEFORM OF READ CYCLE(1) (Address Controlled, CS1=OE=VIL, CS2=WE=VIH, UB or/and LB=VIL)

Address                                                                   tRC              Data Valid
Data Out
                                                             tAA
                                                tOH
                 Previous Data Valid

TIMING WAVEFORM OF READ CYCLE(2) (WE=VIH)

                                           tRC

Address                  tAA                                                               tOH
CS1
                         tCO

CS2                                  tBA                                                      tHZ
UB, LB                                                                                      tBHZ
OE                                    tOE                                                  tOHZ
Data out                   tOLZ
                 High-Z   tBLZ
                         tLZ

                                                                               Data Valid

NOTES (READ CYCLE)

1. tHZ and tOHZ are defined as the time at which the outputs achieve the open circuit conditions and are not referenced to output voltage
    levels.

2. At any given temperature and voltage condition, tHZ(Max.) is less than tLZ(Min.) both for a given device and from device to device
    interconnection.

3. tOE(max) is met only when OE becomes enabled after tAA(max).
4. If invalid address signals shorter than min. tRC are continuously repeated for over 4us, the device needs a normal read timing(tRC) or

    needs to sustain standby state for min. tRC at least once in every 4us.

                                           -7-                                                         Revision 0.1

                                                                                                       November 2003
K1S161611A                                                                                                         Preliminary

TIMING WAVEFORM OF WRITE CYCLE(1) (WE Controlled)                                                                       UtRAM

Address                                             tWC                                       tWR(4)               High-Z
CS1                                                 tCW(2)

CS2                      tAS(3)           tAW                                            tDW          tDH
UB, LB            High-Z                     tBW
WE          Data Undefined                   tWP(1)                                      Data Valid
Data in
Data out                         tWHZ                                                                 tOW

TIMING WAVEFORM OF WRITE CYCLE(2) (CS1 Controlled)

                                                                                    tWC
Address

            tAS(3)               tCW(2)                                                       tWR(4)
                                 tAW
CS1
CS2

UB, LB                                               tBW
WE                                                  tWP(1)

                                                                                         tDW         tDH

Data in                                                                                  Data Valid

Data out    High-Z                                                                                         High-Z

                                 -8-                                                                               Revision 0.1

                                                                                                                   November 2003
K1S161611A                                                                                                         Preliminary

                                                                                                                        UtRAM

TIMING WAVEFORM OF WRITE CYCLE(3) (CS2 Controlled)

                                                                                    tWC
Address

            tAS(3)  tCW(2)                                                                     tWR(4)
                    tAW
CS1
CS2

UB, LB                                               tBW
WE                                                  tWP(1)

                                                                                          tDW         tDH

Data in                                                                                   Data Valid

Data out    High-Z                                                                                         High-Z

TIMING WAVEFORM OF WRITE CYCLE(4) (UB, LB Controlled)

                                                                                     tWC
Address

                    tCW(2)                                                                     tWR(4)
                    tAW
CS1
CS2

UB, LB      tAS(3)                                   tBW
WE                                                  tWP(1)

                                                                                          tDW         tDH

Data in                                                                                   Data Valid

Data out    High-Z                                                                                         High-Z

NOTES (WRITE CYCLE)

1. A write occurs during the overlap(tWP) of low CS1 and low WE. A write begins when CS1 goes low and WE goes low with asserting
   UB or LB for single byte operation or simultaneously asserting UB and LB for double byte operation. A write ends at the earliest tran-
   sition when CS1 goes high and WE goes high. The tWP is measured from the beginning of write to the end of write.

2. tCW is measured from the CS1 going low to the end of write.
3. tAS is measured from the address valid to the beginning of write.
4. tWR is measured from the end of write to the address change. tWR is applied in case a write ends with CS1 or WE going high.

                    -9-                                                                                            Revision 0.1

                                                                                                                   November 2003
K1S161611A                                                                         Preliminary

PACKAGE DIMENSION                                                                     UtRAM

48 TAPE BALL GRID ARRAY(0.75mm ball pitch)                                                                     Unit: millimeters

                                    Top View                           Bottom View
                                                                             B
                                          B                                 B1

    #A1                                                   6 5 4 3 21
                                                      A
                                                      B
                                                      C
                                                      D
                                                      E
                                                      F
                                                      G
                                                      H
                                         C
                                                       C1/2

                                                                                                                           C1
                                                                                                                                   C

                                                                            B/2

               E2       Side View                                                              Detail A
                                D
    E1                                                                                                A
E                                                     0.55/Typ.
                                                                 0.35/Typ.                                               Y
                         C
                                                                          Notes.
                   Min   Typ       Max                                    1. Bump counts: 48(8 row x 6 column)
                                                                          2. Bump pitch : (x,y)=(0.75 x 0.75)(typ.)
A                  -     0.75      -                                      3. All tolerence are 0.050 unless

B                  5.90  6.00      6.10                                       specified beside figures.
                                                                          4. Typ : Typical
B1                 -     3.75      -                                      5. Y is coplanarity: 0.10(Max)

C                  6.90  7.00      7.10

C1                 -     5.25      -

D                  0.40  0.45      0.50

E                  -     0.90      1.00

E1                 -     0.55      -

E2                 0.30  0.35      0.40

Y                  -     -         0.10

                                              - 10 -                                  Revision 0.1
                                                                                 November 2003
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