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ISP1506BBS

器件型号:ISP1506BBS
厂商名称:NXP [NXP]
厂商官网:https://www.nxp.com
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ISP1506BBS器件文档内容

ISP1506A; ISP1506B

ULPI Hi-Speed Universal Serial Bus On-The-Go transceiver

Rev. 01 -- 30 May 2007  Product data sheet

1. General description

                              The ISP1506 is a Universal Serial Bus (USB) On-The-Go (OTG) transceiver that is fully
                              compliant with Ref. 1 "Universal Serial Bus Specification Rev. 2.0", Ref. 2 "On-The-Go
                              Supplement to the USB 2.0 Specification Rev. 1.2" and Ref. 3 "UTMI+ Low Pin Interface
                              (ULPI) Specification Rev. 1.1".

                              The ISP1506 can transmit and receive USB data at high-speed (480 Mbit/s), full-speed
                              (12 Mbit/s) and low-speed (1.5 Mbit/s), and provides a pin-optimized, physical layer
                              front-end attachment to USB host, peripheral and OTG devices.

                              It is ideal for use in portable electronic devices, such as mobile phones, digital still
                              cameras, digital video cameras, Personal Digital Assistants (PDAs) and digital audio
                              players. It allows USB Application-Specific Integrated Circuits (ASICs), Programmable
                              Logic Devices (PLDs) and any system chip set to interface with the physical layer of the
                              USB through an 8-pin interface.

                              The ISP1506 can interface to devices with digital I/O voltages in the range of 1.65 V to
                              1.95 V.

                              The ISP1506 is available in HVQFN24 package.

2. Features

                              I Fully complies with:
                                   N Ref. 1 "Universal Serial Bus Specification Rev. 2.0"
                                   N Ref. 2 "On-The-Go Supplement to the USB 2.0 Specification Rev. 1.2"
                                   N Ref. 3 "UTMI+ Low Pin Interface (ULPI) Specification Rev. 1.1"

                              I Interfaces to host, peripheral and OTG device cores; optimized for portable devices or
                                  system ASICs with built-in USB OTG device core

                              I Complete Hi-Speed USB physical front-end solution that supports high-speed
                                  (480 Mbit/s), full-speed (12 Mbit/s) and low-speed (1.5 Mbit/s)
                                   N Integrated 45   10 % high-speed termination resistors, 1.5 k 5 % full-speed
                                       device pull-up resistor, and 15 k 5 % host termination resistors
                                   N Integrated parallel-to-serial and serial-to-parallel converters to transmit and receive
                                   N USB clock and data recovery to receive USB data at 500 ppm
                                   N Insertion of stuff bits during transmit and discarding of stuff bits during receive
                                   N Non-Return-to-Zero Inverted (NRZI) encoding and decoding
                                   N Supports bus reset, suspend, resume and high-speed detection handshake (chirp)

                              I Complete USB OTG physical front-end that supports Host Negotiation Protocol (HNP)
                                  and Session Request Protocol (SRP)
NXP Semiconductors                           ISP1506A; ISP1506B

                                                            ULPI HS USB OTG transceiver

                                   N Integrated 5 V charge pump; also supports external charge pump or 5 V VBUS
                                       switch

                                   N Complete control over bus resistors
                                   N Data line and VBUS pulsing session request methods
                                   N Integrated VBUS voltage comparators
                                   N Integrated cable (ID) detector
                              I Highly optimized ULPI-compliant interface
                                   N 60 MHz, 8-bit interface between the core and the transceiver
                                   N Supports 4-bit dual-edge data bus
                                   N Supports 60 MHz output clock configuration
                                   N Integrated Phase-Locked Loop (PLL), supporting one crystal or clock frequency:

                                       19.2 MHz (ISP1506ABS) and 26 MHz (ISP1506BBS)
                                   N Fully programmable ULPI-compliant register set
                                   N Internal Power-On Reset (POR) circuit
                              I Flexible system integration and very low current consumption, optimized for portable
                                  devices
                                   N Power-supply input range is 3.0 V to 3.6 V
                                   N Internal voltage regulator supplies 3.3 V and 1.8 V
                                   N Charge pump regulator outputs 4.75 V to 5.25 V at a current of up to 50 mA,

                                       tunable using an external capacitor
                                   N Supports interfacing I/O voltage of 1.65 V to 1.95 V; separate I/O voltage pins

                                       minimize crosstalk
                                   N Typical operating current of 10 mA to 48 mA, depending on the USB speed and

                                       bus utilization; not including the charge pump
                                   N Typical suspend current of 35 A
                              I Full industrial grade operating temperature range from -40 C to +85 C
                              I 4 kV ElectroStatic Discharge (ESD) protection at pins DP, DM, ID, VBUS and GND
                              I Available in a small HVQFN24 (4 mm 4 mm) Restriction of Hazardous Substances
                                  (RoHS) compliant, halogen-free and lead-free package

3. Applications

                              I Digital still camera
                              I Digital TV
                              I Digital Video Disc (DVD) recorder
                              I External storage device, for example:

                                   N Zip drive
                                   N Magneto-Optical (MO) drive
                                   N Optical drive: CD-ROM, CD-RW, DVD
                              I Mobile phone
                              I MP3 player
                              I PDA
                              I Portable Media Player (PMP)
                              I Printer
                              I Scanner

ISP1506A_ISP1506B_1  Rev. 01 -- 30 May 2007   NXP B.V. 2007. All rights reserved.

Product data sheet                                                2 of 79
NXP Semiconductors                                                ISP1506A; ISP1506B

                                                                                 ULPI HS USB OTG transceiver

                     I Set-Top Box (STB)
                     I Video camera

4. Ordering information

Table 1. Ordering information

Part                           Package

Type number Marking Crystal or clock Name       Description                                                 Version
                                     frequency                                                              SOT616-1
                                                                                                            SOT616-1
ISP1506ABS 06A[1] 19.2 MHz     HVQFN24 plastic thermal enhanced very thin quad flat
                                               package; no leads; 24 terminals;
                                               body 4 4 0.85 mm

ISP1506BBS 06B[1] 26 MHz       HVQFN24 plastic thermal enhanced very thin quad flat
                                               package; no leads; 24 terminals;
                                               body 4 4 0.85 mm

[1] The package marking is the first line of text on the IC package and can be used for IC identification.

ISP1506A_ISP1506B_1                       Rev. 01 -- 30 May 2007                                             NXP B.V. 2007. All rights reserved.

Product data sheet                                                                                                               3 of 79
NXP Semiconductors                                                                       ISP1506A; ISP1506B

5. Block diagram                                                                                        ULPI HS USB OTG transceiver

                                        19                          USB DATA                            4          DP
                     CLOCK                                          SERIALIZER
                                                                                         HS USB ATX
                                        17
                         STP                                                             TERMINATION
                                                                                           RESISTORS
          ULPI       DIR    16
INTERFACE                                                                                OTG MODULE
                     NXT    18                       ULPI                                       ID
                                                INTERFACE
                                      20, 22,  CONTROLLER             USB DATA            DETECTOR      3          DM
                                 4 23, 24                           DESERIALIZER
                DATA[3:0]
                                                                    VBUS valid external
                                                                                                                          USB
                                               REGISTER                                                                   CABLE
                                                   MAP
                                                                    DRV VBUS
                                                                    DRV VBUS external                   5          ID

                RESET_N/    14                                                                   VBUS
                                                                                         COMPARATORS
                     PSW_N                                          global
                                                                    reset                  SRP CHARGE
                                               POWER-ON                                  AND DISCHARGE  10
                                                  RESET                                                           VBUS/
                                                                                            RESISTORS             FAULT

                                  global                   PLL                              5 V CHARGE  8          C_A
                                  clocks                                                   PUMP SUPPLY
                   XTAL1    12                   CRYSTAL                                                7          C_B
                  XTAL2                        OSCILLATOR
                VCC(I/O)    13
                REG3V3
                REG1V8                                                                                  6          CPGND

                     VCC    1, 21              interface voltage    ISP1506
                                                    internal power                VREF
                            11
                            15                                                            BAND GAP      2          RREF
                                                                                         REFERENCE

                                                                                           VOLTAGE

                            9                  VOLTAGE

                                               REGULATOR

                                                                                                        004aaa598

Fig 1. Block diagram

ISP1506A_ISP1506B_1                                       Rev. 01 -- 30 May 2007                                    NXP B.V. 2007. All rights reserved.

Product data sheet                                                                                                                      4 of 79
NXP Semiconductors                                                ISP1506A; ISP1506B

6. Pinning information                                                           ULPI HS USB OTG transceiver

                  6.1 Pinning

                                          terminal 1        24 DATA0
                                          index area             23 DATA1
                                                                      22 DATA2
                                              VCC(I/O) 1                   21 VCC(I/O)
                                                 RREF 2                         20 DATA3
                                                    DM 3                             19 CLOCK
                                                     DP 4
                                                      ID 5  ISP1506                                          18 NXT
                                                                                                             17 STP
                                              CPGND 6                                                        16 DIR
                                                                                                             15 REG1V8
                                                                                                             14 RESET_N/PSW_N
                                                                                                             13 XTAL2

                                                            C_B 7                                            004aaa599
                                                                 C_A 8
                                                                      VCC 9
                                                                           VBUS/FAULT 10
                                                                                REG3V3 11
                                                                                     XTAL1 12

                                                                                       Transparent top view

                        Fig 2. Pin configuration HVQFN24

                     6.2 Pin description

Table 2. Pin description

Symbol[1][2][3] Pin  Type[4]  Description
                              I/O supply rail
VCC(I/O)  1          P        resistor reference
RREF                          data minus (D-) pin of the USB cable
          2          AI/O     data plus (D+) pin of the USB cable
                              identification (ID) pin of the mini-USB cable
DM        3          AI/O     If this pin is not used, it is recommended to connect it to REG3V3.
                              plain input; TTL level
DP        4          AI/O     charge pump ground
                              flying capacitor pin connection for the charge pump
ID        5          I        flying capacitor pin connection for the charge pump
                              input supply voltage or battery source
CPGND     6          P        This pin has two possible functions:
                     AI/O     VBUS (analog input and output) -- VBUS pin of the USB cable
C_B       7          AI/O     FAULT (input) -- Input pin for the external VBUS digital overcurrent or fault detector
                     P        signal
C_A       8          AI/O     If this pin is not used as either VBUS or FAULT, it must be connected to ground.
                              plain input; 5 V tolerant
VCC       9                   3.3 V regulator output
                              crystal oscillator or clock input
VBUS/FAULT 10                 crystal oscillator output

REG3V3    11         P
XTAL1
XTAL2     12         AI

          13         AO

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Table 2. Pin description ...continued

Symbol[1][2][3] Pin  Type[4] Description

RESET_N/ 14          I/O  This pin has two possible functions:
                          RESET_N (input) -- Active LOW asynchronous reset input
PSW_N

                          3.3 V tolerant; plain input

                          PSW_N (output) -- Active LOW external VBUS power switch or external charge pump
                          enable

                          open-drain; 3.3 V tolerant

REG1V8    15         P    If not used, this pin must be connected to VCC(I/O).
                          1.8 V regulator output

DIR       16         O    ULPI direction signal

                          slew-rate controlled output (1 ns)

STP       17         I    ULPI stop signal

                          plain input; programmable pull up

NXT       18         O    ULPI next signal

                          slew-rate controlled output (1 ns)

CLOCK     19         O    60 MHz clock output

                          2 mA output drive

DATA3     20         I/O  pin 3 of the bidirectional ULPI data bus

                          2 mA output drive; plain input; programmable pull down

VCC(I/O)  21         P    I/O supply rail
DATA2                     pin 2 of the bidirectional ULPI data bus
          22         I/O

                          2 mA output drive; plain input; programmable pull down

DATA1     23         I/O  pin 1 of the bidirectional ULPI data bus

                          2 mA output drive; plain input; programmable pull down

DATA0     24         I/O  pin 0 of the bidirectional ULPI data bus

                          2 mA output drive; plain input; programmable pull down

GND       die        P    ground supply; down bonded to the exposed die pad (heat sink); to be connected to the
                          PCB ground
          pad

[1] A detailed description of these pins can be found in Section 7.9.
[2] Symbol names ending with an underscore N (for example, NAME_N) indicate active LOW signals.
[3] For details on external components required on each pin, see bill of materials and application diagrams in Section 16.
[4] I = input; O = output; I/O = digital input/output; AI = analog input; AO = analog output; AI/O = analog input/output; P = power or ground

      pin.

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7. Functional description

                     7.1 ULPI interface controller

                             The ISP1506 provides an 8-pin interface that is compliant with Ref. 3 "UTMI+ Low Pin
                             Interface (ULPI) Specification Rev. 1.1". This interface must be connected to the USB link.

                             The ULPI interface controller provides the following functions:

                              ULPI-compliant interface and register set
                              Allows full control over the USB peripheral, host and OTG functionality
                              Parses the USB transmit and receive data
                              Prioritizes the USB receive data, USB transmit data, interrupts and register operations
                              Control of the VBUS charge pump or external source
                              VBUS monitoring, charging and discharging
                              Low-power mode
                              3-pin serial mode
                              Generates RXCMDs (status updates)
                              Maskable interrupts
                              Control over the ULPI bus state; can attach weak pull-down resistors to DATA[3:0]

                             For more information on the ULPI protocol, see Section 9.

                     7.2 USB serializer and deserializer

                             The USB data serializer prepares data to transmit on the USB bus. To transmit data, the
                             USB link sends a transmit command and data on the ULPI bus. The serializer performs
                             parallel-to-serial conversion, bit stuffing and NRZI encoding. For packets with a PID, the
                             serializer adds a SYNC pattern to the start of the packet, and an EOP pattern to the end
                             of the packet. When the serializer is busy and cannot accept any more data, the ULPI
                             interface controller de-asserts NXT.

                             The USB data deserializer decodes data received from the USB bus. When data is
                             received, the deserializer strips the SYNC and EOP patterns, and then performs
                             serial-to-parallel conversion, NRZI decoding and discarding of stuff bits on the data
                             payload. The ULPI interface controller sends data to the USB link by asserting DIR, and
                             then asserting NXT whenever a byte is ready. The deserializer also detects various
                             receive errors, including bit stuff errors, elasticity buffer underrun or overrun, and
                             byte-alignment errors.

                     7.3 Hi-Speed USB (USB 2.0) ATX

                             The Hi-Speed USB ATX block is an analog front-end containing the circuitry needed to
                             transmit, receive and terminate the USB bus in high-speed, full-speed and low-speed, for
                             USB peripheral, host and OTG implementations. The following circuitry is included:

                              Differential drivers to transmit data at high-speed, full-speed and low-speed
                              Differential and single-ended receivers to receive data at high-speed, full-speed and

                                  low-speed

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                              Squelch circuit to detect high-speed bus activity
                              High-speed disconnect detector
                              45  high-speed bus terminations on DP and DM for peripheral and host modes
                              1.5 k pull-up resistor on DP for full-speed peripheral mode
                              15 k bus terminations on DP and DM for host and OTG modes

                             For details on controlling resistor settings, see Table 7.

                     7.4 Voltage regulator

                             The ISP1506 contains a built-in voltage regulator that conditions the VCC supply for use
                             inside the ISP1506. The voltage regulator:

                              Supports input supply range 3.0 V < VCC < 3.6 V
                              Supplies internal circuitry with 1.8 V and 3.3 V

                             Remark: The REG1V8 and REG3V3 pins require external decoupling capacitors. For
                             details, see Section 16.

                     7.5 Crystal oscillator and PLL

                             The ISP1506 has a built-in crystal oscillator and a Phase-Locked Loop (PLL) for clock
                             generation.

                             The crystal oscillator takes a sine-wave input from an external crystal, on the XTAL1 pin,
                             and converts it to a square wave clock for internal use. Alternatively, a square wave clock
                             of the same frequency can also be directly driven into the XTAL1 pin. Using an existing
                             square wave clock can save the cost of the crystal and also reduce the board size.

                             The PLL takes the square wave clock from the crystal oscillator and multiplies or divides it
                             into various frequencies for internal use. The PLL produces the following frequencies,
                             irrespective of the clock source:

                              60 MHz clock for the ULPI interface controller
                              1.5 MHz for the low-speed USB data
                              12 MHz for the full-speed USB data
                              480 MHz for the high-speed USB data
                              Other internal frequencies for data conversion and data recovery

                     7.6 OTG module

                             This module contains several sub-blocks that provide all the functionality required by the
                             USB OTG specification. Specifically, it provides the following circuits:

                              The ID detector to sense the ID pin of the mini-USB cable. The ID pin dictates which

                                  device is initially configured as the host and which as the peripheral.

                              VBUS comparators to determine the VBUS voltage level. This is required for the VBUS

                                  detection, SRP and HNP.

                              Resistors to temporarily charge and discharge VBUS. This is required for SRP.

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                      Charge pump to provide 5 V power on VBUS. The downstream peripheral can draw its

                        power from the ISP1506 VBUS.

7.6.1 ID detector

          The ID detector detects which end of the mini-USB cable is plugged in. The detector must
          first be enabled by setting the ID_PULLUP register bit to logic 1. If the ISP1506 senses a
          value on ID that is different from the previously reported value, an RXCMD status update
          will be sent to the USB link, or an interrupt will be asserted.

          If the mini-B end of the cable is plugged in, the ISP1506 will report that ID_GND is

               logic 1. The USB link must change to peripheral mode.

          If the mini-A end of the cable is plugged in, the ISP1506 will report that ID_GND is

               logic 0. The USB link must change to host mode.

7.6.2                VBUS comparators

                     The ISP1506 provides three comparators, VBUS valid comparator, session valid
                     comparator and session end comparator, to detect the VBUS voltage level.

7.6.2.1              VBUS valid comparator

                     This comparator is used by hosts and A-devices to determine whether the voltage on
                     VBUS is at a valid level for operation. The ISP1506 minimum threshold for the VBUS valid
                     comparator is VA_VBUS_VLD. Any voltage on VBUS below VA_VBUS_VLD is considered a fault.
                     During power-up, it is expected that the comparator output will be ignored.

7.6.2.2 Session valid comparator

            The session valid comparator is a TTL-level input that determines when VBUS is high
            enough for a session to start. Peripherals, A-devices and B-devices use this comparator to
            detect when a session is started. The A-device also uses this comparator to determine
            when a session is completed. The session valid threshold of the ISP1506 is VB_SESS_VLD,
            with a hysteresis of Vhys(B_SESS_VLD).

7.6.2.3 Session end comparator

            The ISP1506 session end comparator determines when VBUS is below the B-device
            session end threshold. The B-device uses this threshold to determine when a session has
            ended. The session end threshold of the ISP1506 is VB_SESS_END.

7.6.3 SRP charge and discharge resistors

            The ISP1506 provides on-chip resistors for short-term charging and discharging of VBUS.
            These are used by the B-device to request a session, prompting the A-device to restore
            the VBUS power. First, the B-device makes sure that VBUS is fully discharged from the
            previous session by setting the DISCHRG_VBUS register bit to logic 1 and waiting for
            SESS_END to be logic 1. Then the B-device charges VBUS by setting the CHRG_VBUS
            register bit to logic 1. The A-device sees that VBUS is charged above the session valid
            threshold and starts a session by turning on the VBUS power.

7.6.4 Charge pump

          The ISP1506 uses a built-in charge pump to supply current to VBUS at a nominal voltage
          of 5 V. The charge pump works as a capacitive DC-DC converter. An external holding
          capacitor, Ccp(C_A)-(C_B), is required between the C_A and C_B pins as shown in Figure 3,

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                                                                                                    ULPI HS USB OTG transceiver

                     which also shows a typical OTG VBUS load. The value of Ccp(C_A)-(C_B) depends on the
                     amount of current drive required. If the internal charge pump is not used, the Ccp(C_A)-(C_B)
                     capacitor is not required.

                     For details on the C_A and C_B pins, see Section 7.9.7.

                                                                               VBUS  0.1 F       OTG VBUS
                                                                                             4.7 F
                                                             ISP1506
                                                                                C_B  Ccp(C_A)-(C_B)
                                                                                C_A                           004aaa600

                     Fig 3. External capacitors connection

                     7.7 Band gap reference voltage

                             The band gap circuit provides a stable internal voltage reference to bias analog circuitry.
                             This band gap requires an accurate external reference resistor, RRREF, connected
                             between the RREF and GND pins. For details, see Section 16.

                     7.8 Power-On Reset (POR)

                             The ISP1506 has an internal power-on-reset circuit that resets all internal logic on
                             power-up. The ULPI interface is also reset on power-up.

                             Remark: When CLOCK starts toggling after power-up, the USB link must issue a reset
                             command over the ULPI bus to ensure correct operation of the ISP1506.

                     7.9 Detailed description of pins

7.9.1 DATA[3:0]
          Dual-edge bidirectional data bus. The USB link must drive DATA[3:0] to LOW when the
          ULPI bus is idle. When the link has data to transmit to the PHY, it drives a nonzero value.

          The data bus can be reconfigured to carry various data types, as given in Section 8 and
          Section 9.

7.9.2                VCC(I/O)

                     The input power pin that sets the I/O voltage level. For details, see Section 12, Section 13
                     and Section 16. VCC(I/O) provides power to on-chip pads of the following pins:

                      CLOCK
                      DATA[3:0]
                      DIR
                      NXT
                      RESET_N/PSW_N
                      STP

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7.9.3 RREF
          Resistor reference analog I/O pin. A resistor, RRREF, must be connected between RREF
          and GND, as shown in Section 16. This provides an accurate voltage reference that
          biases internal analog circuitry. Less accurate resistors cannot be used and will render the
          ISP1506 unusable.

7.9.4 DP and DM
          DP (data plus) and DM (data minus) are USB differential data pins. These must be
          connected to the D+ and D- pins of the USB receptacle.

7.9.5 ID
          For OTG implementations, the ID (identification) pin is connected to the ID pin of the
          mini-USB receptacle. As defined in Ref. 2 "On-The-Go Supplement to the USB 2.0
          Specification Rev. 1.2", the ID pin dictates the initial role of the link. If ID is detected as
          HIGH, the link must assume the role of a peripheral. If ID is detected as LOW, the link
          must assume a host role. Roles can be swapped at a later time by using HNP.

          If the ISP1506 is not used as an OTG PHY, but as a standard USB host or peripheral PHY,
          the ID pin must be connected to REG3V3.

7.9.6 CPGND
          CPGND indicates the analog ground for the on-board charge pump. CPGND must always
          be connected to ground, even when the charge pump is not used.

7.9.7 C_A and C_B
          The C_A and C_B pins are to connect the flying capacitor of the charge pump. The output
          current capability of the charge pump depends on the value of the capacitor used, as
          shown in Table 3. For maximum efficiency, place capacitors as close as possible to pins.
          For details, see Section 16.

          If the charge pump is not used, C_A and C_B must be left floating (not connected).

                                                                                               C_A   Ccp(C_A)-(C_B)
                                                                                               C_B
                                                                      ISP1506                                IL
                                                                                               VBUS        004aaa601

                     Fig 4. Charge pump capacitor

                     Table 3. Recommended charge pump capacitor value

                     Ccp(C_A)-(C_B)                                                                  IL (max)
                     22 nF                                                                           8 mA

                     270 nF                                                                          50 mA

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7.9.8 VCC
            VCC is the main input supply voltage for the ISP1506. Decoupling capacitors are
            recommended. For details, see Section 16.

7.9.9 VBUS/FAULT
            This pin provides two options for VBUS driving and monitoring. If neither function is used,
            this pin must be connected to ground.

7.9.9.1 VBUS
            This pin acts as an input to VBUS comparators, and also as a power pin for the charge
            pump, and SRP charge and discharge resistors.

            The VBUS pin requires a capacitive load as shown in Section 16.

            To prevent electrical overstress, it is strongly recommended that you attach a series
            resistor on the VBUS pin (RVBUS). RVBUS must not be attached when using the ISP1506
            internal charge pump. For details, see Section 16.

7.9.9.2 FAULT (external overcurrent or fault detector)
            If an external VBUS overcurrent or fault circuit is used, the output fault indicator of that
            circuit can be connected to the ISP1506 FAULT input pin. The ISP1506 will inform the link
            of VBUS fault events by sending RXCMDs on the ULPI bus. To use the FAULT pin, the link
            must:

            Set the USE_EXT_VBUS_IND register bit to logic 1.
            Set the polarity of the external fault signal using the IND_COMPL register bit.

7.9.10 REG3V3 and REG1V8
            Regulator output voltage. These supplies are used to power the ISP1506 internal digital
            and analog circuits, and must not be used to power external circuits.

            For correct operation of the regulator, it is recommended that you connect REG3V3 and
            REG1V8 to decoupling capacitors. For examples, see Section 16.

7.9.11 XTAL1 and XTAL2
            XTAL1 is the crystal input, and XTAL2 is the crystal output. The allowed frequency on the
            XTAL1 pin depends on the ISP1506 product version.

            The ISP1506 requires external load capacitors to GND on each terminal of the crystal. For
            details, see Section 16.

            If at any time the system wants to stop the clock on XTAL1, the link must first put the
            ISP1506 into low-power mode. The clock on XTAL1 must be restarted before low-power
            mode is exited.

7.9.12 RESET_N/PSW_N
            This pin provides two optional functions. If neither function is used, this pin must be
            connected to VCC(I/O).

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7.9.12.1 RESET_N

             An active LOW asynchronous reset pin that resets all circuits in the ISP1506. The
             ISP1506 contains an internal power-on reset circuit, and therefore using the RESET_N
             pin is optional. If RESET_N is not used, it must be connected to VCC(I/O).

             For details on using RESET_N, see Section 9.3.2.

7.9.12.2 PSW_N

             PSW_N is an active LOW, open-drain output pin. This pin can be connected to an active
             LOW, external VBUS switch or charge pump enable circuit to control the external VBUS
             power source. An external pull-up resistor, Rpullup, is required when PSW_N is used. This
             pin is open-drain, allowing ganged-mode power control for multiple USB ports. For
             application details, see Section 16.

             To use the PSW_N pin, the link must disable the reset input by setting the
             IGNORE_RESET bit in the Power Control register to logic 1. This will ensure that PSW_N
             is not misinterpreted as a reset.

             If the link is in host mode, it can enable the external VBUS power source by setting the
             DRV_VBUS_EXT bit in the OTG Control register to logic 1. The ISP1506 will drive
             PSW_N to LOW to enable the external VBUS power source. If the link detects an
             overcurrent condition (the VBUS state in RXCMD is not 11b), it must disable the external
             VBUS supply by setting DRV_VBUS_EXT to logic 0.

7.9.13 DIR

             ULPI direction output pin. Controls the direction of the data bus. By default, the ISP1506
             holds DIR at LOW, causing the data bus to be an input. When DIR is LOW, the ISP1506
             listens for data from the link. The ISP1506 pulls DIR to HIGH only when it has data to
             send to the link, which is for one of two reasons:

             To send the USB receive data, RXCMD status updates and register reads data to the

                   link.

             To block the link from driving the data bus during power-up, reset and low-power

                   mode (suspend).

             For details on DIR usage, refer to Ref. 3 "UTMI+ Low Pin Interface (ULPI) Specification
             Rev. 1.1".

7.9.14 STP

             ULPI stop input pin. The link must assert STP to signal the end of a USB transmit packet
             or a register write operation. When DIR is asserted, the link can optionally assert STP to
             abort the ISP1506, causing it to de-assert DIR in the next clock cycle. A weak pull-up
             resistor is incorporated into the STP pin as part of the interface protect feature. For details,
             see Section 9.3.1.

             For details on STP usage, refer to Ref. 3 "UTMI+ Low Pin Interface (ULPI) Specification
             Rev. 1.1".

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7.9.15 NXT
            ULPI next data output pin. The ISP1506 holds NXT at LOW by default. When DIR is LOW
            and the link is sending data to the ISP1506, NXT will be asserted to notify the link to
            provide the next data byte. When DIR is at HIGH and the ISP1506 is sending data to the
            link, NXT will be asserted to notify the link that another valid byte is on the bus. NXT is not
            used for register read data or the RXCMD status update.

            For details on NXT usage, refer to Ref. 3 "UTMI+ Low Pin Interface (ULPI) Specification
            Rev. 1.1".

7.9.16 CLOCK
            A 60 MHz output interface clock to synchronize the ULPI bus. The ISP1506 provides two
            clocking options:

            A crystal attached between the XTAL1 and XTAL2 pins.
            A clock driven into the XTAL1 pin, with the XTAL2 pin left floating.

            For details on CLOCK usage, refer to Ref. 3 "UTMI+ Low Pin Interface (ULPI)
            Specification Rev. 1.1".

7.9.17 GND (die pad)
            Global ground signal, except for the charge pump that uses CPGND. The die pad is
            exposed on the underside of the package as a ground plate. This acts as a ground to all
            circuits in the ISP1506, except the charge pump. To ensure correct operation of the
            ISP1506, GND must be soldered to the cleanest ground available.

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8. Modes of operation

                     8.1 ULPI modes

                             The ISP1506 ULPI bus can be programmed to operate in three modes. Each mode
                             reconfigures the signals on the data bus as described in the following subsections. Setting
                             more than one mode will lead to undefined behavior.

           8.1.1 Synchronous mode

                     This is default mode. At power-up, and when CLOCK is stable, the ISP1506 will enter
                     synchronous mode. The link must synchronize all ULPI signals to CLOCK, meeting the
                     set-up and hold times as defined in Section 15. A description of the ULPI pin behavior in
                     synchronous mode is given in Table 4.

                     This mode is used by the link to perform the following tasks:

                      High-speed detection handshake (chirp)
                      Transmit and receive USB packets
                      Read and write to registers
                      Receive USB status updates (RXCMDs)

                     For more information on the various synchronous mode protocols, see Section 9.

Table 4. ULPI signal description

Signal name Direction on Signal description
                     ISP1506

CLOCK      I/O       60 MHz interface clock. If a crystal is attached or a clock is driven into the XTAL1 pin, the
                     ISP1506 will drive a 60 MHz output clock.

DATA[3:0]  I/O       4-bit data bus. In synchronous mode, the link drives DATA[3:0] to LOW by default. The link
                     initiates transfers by sending a nonzero data pattern called TXCMD (transmit command). In
                     synchronous mode, the direction of DATA[3:0] is controlled by DIR. Contents of DATA[3:0]
                     lines must be ignored for exactly one clock cycle whenever DIR changes value. This is called
                     the turnaround cycle. Bytes of data are transferred between the link and PHY in 4-bit nibbles.
                     The least significant nibble, DATA[3:0], is transferred first on the rising edge of clock. The
                     most significant nibble, DATA[7:4], is transferred next on the falling edge of clock. Transferring
                     an odd number of 4-bit nibbles is not allowed.

                     Data lines have fixed direction and different meaning in low-power and 3-pin serial modes.

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Table 4. ULPI signal description ...continued

Signal name Direction on Signal description
                     ISP1506

DIR         O                 Direction: Controls the direction of DATA[3:0] data bus. In synchronous mode, the ISP1506
                              drives DIR to LOW by default, making the data bus an input so that the ISP1506 can listen
                              for TXCMDs from the link. The ISP1506 drives DIR to HIGH only when it has data for the
                              link. When DIR and NXT are HIGH, the byte on the data bus contains decoded USB data.
                              When DIR is HIGH and NXT is LOW, the byte contains status information called RXCMD
                              (receive command). The only exception to this rule is when the PHY returns register read
                              data, where NXT is also LOW, replacing the usual RXCMD byte. Every change in DIR
                              causes a turnaround cycle on the data bus, during which DATA[3:0] is not valid and must be
                              ignored by the link.

                              DIR is always asserted during low-power and 3-pin serial modes.

STP         I                 Stop: In synchronous mode, the link drives STP to HIGH for one cycle after the last byte of
                              data is sent to the ISP1506. The link can optionally assert STP to force DIR to be
                              de-asserted.

                              In low-power and 3-pin serial modes, the link holds STP at HIGH to wake up the ISP1506,
                              causing the ULPI bus to return to synchronous mode.

NXT         O                 Next: In synchronous mode, the ISP1506 drives NXT to HIGH to throttle data. If DIR is LOW,
                              the ISP1506 asserts NXT to notify the link to place the next data byte on DATA[3:0] in the
                              following clock cycle. If DIR is HIGH, the ISP1506 asserts NXT to notify the link that a valid
                              USB data byte is on DATA[3:0] in the current cycle. The ISP1506 always drives an RXCMD
                              when DIR is HIGH and NXT is LOW, unless register read data is to be returned to the link in
                              the current cycle.

                              NXT is not used in low-power or 3-pin serial modes.

            8.1.2 Low-power mode

                      When USB is idle, the link can place the ISP1506 into low-power mode (also called
                      suspend mode). In low-power mode, the data bus definition changes to that shown in
                      Table 5. To enter low-power mode, the link sets the SUSPENDM bit in the Function
                      Control register to logic 0. To exit low-power mode, the link asserts the STP signal. The
                      ISP1506 will draw only suspend current from the VCC supply (see Table 45).

                      During low-power mode, the clock on XTAL1 may be stopped. The clock must be started
                      again before asserting STP to exit low-power mode. After exiting low-power mode, the
                      ISP1506 will send an RXCMD to the link if a change was detected in any interrupt source,
                      and the change still exists. An RXCMD may not be sent if the interrupt condition is
                      removed before exiting.

                     For more information on low-power mode enter and exit protocols, refer to Ref. 3 "UTMI+
                     Low Pin Interface (ULPI) Specification Rev. 1.1".

Table 5. Signal mapping during low-power mode

Signal               Maps to  Direction Description

LINESTATE0           DATA0    O                combinatorial LINESTATE0 directly driven by the analog receiver

LINESTATE1           DATA1    O                combinatorial LINESTATE1 directly driven by the analog receiver

Reserved             DATA2    O                reserved; the ISP1506 will drive this pin to LOW

INT                  DATA3    O                active HIGH interrupt indication; will be asserted whenever any

                                               unmasked interrupt occurs

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           8.1.3 3-pin full-speed or low-speed serial mode

                     If the link requires a 3-pin serial interface to transmit and receive full-speed or low-speed
                     USB data, it can set the ISP1506 to 3-pin serial mode. In 3-pin serial mode, the data bus
                     definition changes to that shown in Table 6. To enter 3-pin serial mode, the link sets the
                     3PIN_FSLS_SERIAL bit in the Interface Control register to logic 1. To exit 3-pin serial
                     mode, the link asserts STP. This is primarily provided for links that contain legacy
                     full-speed or low-speed functionality, providing a more cost-effective upgrade path to
                     high-speed. An interrupt pin is also provided to inform the link of USB events. If the link
                     requires CLOCK to be running during 3-pin serial mode, the CLOCK_SUSPENDM
                     register bit must be set to logic 1.

                     For more information on 3-pin serial mode enter and exit protocols, refer to Ref. 3 "UTMI+
                     Low Pin Interface (ULPI) Specification Rev. 1.1".

Table 6. Signal mapping for 3-pin serial mode

Signal               Maps to  Direction Description

TX_ENABLE            DATA0    I    active HIGH transmit enable

DAT                  DATA1    I/O  transmit differential data on DP and DM when TX_ENABLE is HIGH

                                   receive differential data from DP and DM when TX_ENABLE is LOW

SE0                  DATA2    I/O  transmit single-ended zero on DP and DM when TX_ENABLE is HIGH

                                   receive single-ended zero from DP and DM when TX_ENABLE is LOW

INT                  DATA3    O    active HIGH interrupt indication; will be asserted whenever any

                                   unmasked interrupt occurs

                     8.2 USB and OTG state transitions

                             A Hi-Speed USB host or an OTG device handles more than one electrical state as defined
                             in Ref. 1 "Universal Serial Bus Specification Rev. 2.0" and Ref. 2 "On-The-Go Supplement
                             to the USB 2.0 Specification Rev. 1.2". The ISP1506 accommodates the various states
                             through register bit settings of XCVRSELECT[1:0], TERMSELECT, OPMODE[1:0],
                             DP_PULLDOWN and DM_PULLDOWN.

                             Table 7 summarizes operating states. The values of register settings in Table 7 will force
                             resistor settings as also given in Table 7. Resistor setting signals are defined as follows:

                              RPU_DP_EN enables the 1.5 k pull-up resistor on DP
                              RPD_DP_EN enables the 15 k pull-down resistor on DP
                              RPD_DM_EN enables the 15 k pull-down resistor on DM
                              HSTERM_EN enables the 45  termination resistors on DP and DM

                             The link is responsible for setting the desired USB and OTG states.

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                                                                                    ULPI HS USB OTG transceiver

Table 7. Operating states and their corresponding resistor settings

Signaling mode Register settings                                     Internal resistor settings

                       XCVR TERM OPMODE DP_PULL DM_PULL RPU_ RPD_ RPD_ HSTERM

                       SELECT SELECT [1:0]  DOWN DOWN DP_EN DP_EN DM_EN _EN

                       [1:0]

General settings

3-state drivers        XXb    Xb  01b       Xb  Xb                   0b  0b  0b                  0b

Power-up or            01b    0b  00b       1b  1b                   0b  1b  1b                  0b

VBUS < VB_SESS_END

Host settings

Host chirp             00b    0b  10b       1b  1b                   0b  1b  1b                  1b

Host high-speed        00b    0b  00b       1b  1b                   0b  1b  1b                  1b

Host full-speed        X1b    1b  00b       1b  1b                   0b  1b  1b                  0b

Host high-speed or 01b        1b  00b       1b  1b                   0b  1b  1b                  0b

full-speed suspend

Host high-speed or 01b        1b  10b       1b  1b                   0b  1b  1b                  0b

full-speed resume

Host low-speed         10b    1b  00b       1b  1b                   0b  1b  1b                  0b

Host low-speed         10b    1b  00b       1b  1b                   0b  1b  1b                  0b

suspend

Host low-speed         10b    1b  10b       1b  1b                   0b  1b  1b                  0b

resume

Host Test J or Test K 00b     0b  10b       1b  1b                   0b  1b  1b                  1b

Peripheral settings

Peripheral chirp       00b    1b  10b       0b  0b                   1b  0b  0b                  0b

Peripheral             00b    0b  00b       0b  0b                   0b  0b  0b                  1b
high-speed

Peripheral full-speed 01b     1b  00b       0b  0b                   1b  0b  0b                  0b

Peripheral             01b    1b  00b       0b  0b                   1b  0b  0b                  0b

high-speed or

full-speed suspend

Peripheral             01b    1b  10b       0b  0b                   1b  0b  0b                  0b

high-speed or

full-speed resume

Peripheral Test J or 00b      0b  10b       0b  0b                   0b  0b  0b                  1b

Test K

OTG settings

OTG device             00b    1b  10b       0b  1b                   1b  0b  1b                  0b

peripheral chirp

OTG device             00b    0b  00b       0b  1b                   0b  0b  1b                  1b
peripheral
high-speed

OTG device             01b    1b  00b       0b  1b                   1b  0b  1b                  0b

peripheral full-speed

ISP1506A_ISP1506B_1                         Rev. 01 -- 30 May 2007            NXP B.V. 2007. All rights reserved.

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                                                                                  ULPI HS USB OTG transceiver

Table 7. Operating states and their corresponding resistor settings ...continued

Signaling mode Register settings                                   Internal resistor settings

                      XCVR TERM OPMODE DP_PULL DM_PULL RPU_ RPD_ RPD_ HSTERM

                      SELECT SELECT [1:0]  DOWN DOWN DP_EN DP_EN DM_EN _EN

                      [1:0]

OTG device            01b    1b   00b      0b  1b                  1b             0b  1b       0b

peripheral

high-speed and

full-speed suspend

OTG device            01b    1b   10b      0b  1b                  1b             0b  1b       0b

peripheral

high-speed and

full-speed resume

OTG device            00b    0b   10b      0b  1b                  0b             0b  1b       1b

peripheral Test J or

Test K

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                                                                               ULPI HS USB OTG transceiver

9. Protocol description

                              The following subsections describe the protocol for using the ISP1506.

                              Remark: In all figures, the ULPI data is shown in a generic form and not as nibbles on the
                              rising and falling edges of the clock.

                  9.1 ULPI references

                              The ISP1506 provides an 8-pin ULPI interface to communicate with the link. It is highly
                              recommended that you read Ref. 3 "UTMI+ Low Pin Interface (ULPI) Specification
                              Rev. 1.1" and Ref. 4 "UTMI+ Specification Rev. 1.0".

                  9.2 Power-On Reset (POR)

                              An internal POR is generated when REG1V8 rises above VPOR(trip), for at least
                              tw(REG1V8_H). The internal POR pulse will also be generated whenever REG1V8 drops
                              below VPOR(trip) for more than tw(REG1V8_L), and then rises above VPOR(trip) again. The
                              voltage on REG1V8 is generated from VCC.

                              To give a better view of the functionality, Figure 5 shows a possible curve of REG1V8. The
                              internal POR starts with logic 0 at t0. At t1, the detector will see the passing of the trip
                              level so that POR turns to logic 1 and a delay element will add another tPORP before it
                              drops to logic 0. If REG1V8 dips from t2 to t3 for > tw(REG1V8_L), another POR pulse is
                              generated. If the dip at t4 to t5 is too short, that is, < tw(REG1V8_L), the internal POR pulse
                              will not react and will remain LOW.

                     t0  t1                                 t2  t3      t4 t5   REG1V8
                                                                 tPORP          VPOR(trip)
                         tPORP
                                                                                POR
                                                                               004aaa751

                     Fig 5. Internal power-on reset timing

                     9.3 Power-up, reset and bus idle sequence

                             Figure 6 shows a typical start-up sequence.

                             On power-up, the ISP1506 performs an internal power-on reset and asserts DIR to
                             indicate to the link that the ULPI bus cannot be used. When the internal PLL is stable, the
                             ISP1506 de-asserts DIR. The power-up time depends on the VCC supply rise time, the
                             crystal start-up time, and PLL start-up time tstartup(o)(CLOCK). Whenever DIR is asserted,
                             the ISP1506 drives the NXT pin to LOW and drives DATA[3:0] with RXCMD values. When
                             DIR is de-asserted, the link must drive the data bus to a valid level. By default, the link
                             must drive data to LOW. When the ISP1506 initially de-asserts DIR on power-up, the link
                             must ignore all RXCMDs until it resets the ISP1506. Before beginning USB packets, the
                             link must set the RESET bit in the Function Control register to reset the ISP1506. After the
                             RESET bit is set, the ISP1506 will assert DIR until the internal reset completes. The
                             ISP1506 will automatically de-assert DIR and clear the RESET bit when reset has

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                                                            ULPI HS USB OTG transceiver

                     completed. After every reset, an RXCMD is sent to the link to update USB status
                     information. After this sequence, the ULPI bus is ready for use and the link can start USB
                     operations.

                     When the internal PLL is stable, the ISP1506 will drive a 60 MHz clock out from the
                     CLOCK pin when DIR de-asserts. An example start-up sequence is shown in Figure 6.

                     The recommended power-up sequence for the link is as follows:

                      The link waits for 1 ms, ignoring all the ULPI pin status.
                      The link may start to detect DIR status level. If DIR is detected as LOW for three clock

                          cycles, the link may send a RESET command.

                      The ULPI interface is ready for use.

ISP1506A_ISP1506B_1  Rev. 01 -- 30 May 2007   NXP B.V. 2007. All rights reserved.

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                                                                            ULPI HS USB OTG transceiver

                VCC      tPWRUP

           VCC(I/O)
          REG1V8

internal REG1V8
           detector

    internal POR

    XTAL1                                           internal clocks stable                          bus idle
  CLOCK
DATA[3:0]                            tstartup(PLL)                                          RXCMD
                                                                                             update
        DIR                                             RESET command
       STP                                                TXCMD D

                                                                            internal reset

NXT

                     t1  t2 t3   t4                 t5                                            t6
                                                                                            004aaa886

            t1 = VCC and VCC(I/O) are applied to the ISP1506. The ISP1506 regulator starts to turn on.
            t2 = ULPI pads detect REG1V8 rising above the REG1V8 regulator threshold and are not in 3-state. These pads may drive
            either LOW or HIGH. It is recommended that the link ignores the ULPI pins status during tPWRUP.
            t3 = The POR threshold is reached and a POR pulse is generated. After the POR pulse, ULPI pins are driven to a defined
            level. DIR is driven to HIGH and the other pins are driven to LOW.

            t4 = The 19.2 MHz or 26 MHz input clock starts. This clock may be started any time.

            t5 = The internal PLL is stabilized after tstartup(PLL). If the 19.2 MHz or 26 MHz clock is started before POR, the internal PLL
            is stabilized after tstartup(PLL) from POR. The CLOCK pin starts to output 60 MHz. The DIR pin will transition from HIGH to
            LOW. The DIR pin will remain LOW before the link issues a RESET command to the ISP1506.

            t6 = The power-up sequence is completed and the ULPI bus interface is ready for use.

Fig 6. Power-up and reset sequence required before the ULPI bus is ready for use

9.3.1 Interface protection

          By default, the ISP1506 enables a weak pull-up resistor on STP. If the STP pin is
          unexpectedly HIGH at any time, the ISP1506 will protect the ULPI interface by enabling
          weak pull-down resistors on DATA[3:0].

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                                                                          ULPI HS USB OTG transceiver

                     The interface protect feature prevents unwanted activity of the ISP1506 whenever the
                     ULPI interface is not correctly driven by the link. For example, when the link powers up
                     more slowly than the ISP1506.

                     The interface protect feature can be disabled by setting the INTF_PROT_DIS bit to logic 1.

           9.3.2 Interface behavior with respect to RESET_N

                     The use of the RESET_N pin is optional. When RESET_N is asserted (LOW), the
                     ISP1506 will assert DIR. All logic in the ISP1506 will be reset, including the analog
                     circuitry and ULPI registers. During reset, the link must drive DATA[3:0] and STP to LOW;
                     otherwise undefined behavior may result. When RESET_N is de-asserted (HIGH), the
                     DIR output will de-assert (LOW) four or five clock cycles later. Figure 7 shows the ULPI
                     interface behavior when RESET_N is asserted (LOW), and subsequently de-asserted
                     (HIGH). If RESET_N is not used, it must be connected to VCC(I/O).

CLOCK

RESET_N

DATA[3:0]            Hi-Z (input)  Hi-Z (link must drive)  Hi-Z (input)

DIR

STP                  Hi-Z (input)  Hi-Z (link must drive)  Hi-Z (input)

              NXT                                                        004aaa890

Fig 7. Interface behavior with respect to RESET_N

            9.4 VBUS power and fault detection

           9.4.1 Driving 5 V on VBUS
                     The ISP1506 provides a built-in charge pump. To enable the charge pump, the link must
                     set the DRV_VBUS bit in the OTG Control register.

                     The ISP1506 also supports external 5 V supplies. The ISP1506 can control the external
                     supply using the active-LOW PSW_N open-drain output pin. To enable the external supply
                     by driving PSW_N to LOW, the link must set the DRV_VBUS_EXT bit in the OTG Control
                     register to logic 1. The link can optionally set both the DRV_VBUS and DRV_VBUS_EXT
                     bits to logic 1 to enable the external supply.

                     Table 8 summarizes settings to drive 5 V on VBUS.

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                                                                             ULPI HS USB OTG transceiver

                     Table 8. OTG Control register power control bits

                     DRV_VBUS DRV_VBUS_EXT Power source used

                     0      0                  internal and external VBUS power sources are disabled
                                               internal VBUS charge pump is enabled
                     1      0                  external 5 V VBUS supply is enabled

                     X      1

          9.4.2 Fault detection

                    The ISP1506 supports external VBUS fault detector circuits that output a digital fault
                    indicator signal. The indicator signal must be connected to the FAULT pin. To enable the
                    ISP1506 to monitor the digital fault input, the link must set the USE_EXT_VBUS_IND bit
                    in the OTG Control register. By default, the digital indicator is interpreted by the ISP1506
                    as active LOW. That is, a LOW level on FAULT indicates a VBUS fault condition has been
                    detected. If the external fault detector provides an active HIGH digital indicator, the link
                    must set the IND_COMPL bit in the Interface Control register to logic 1.

                     9.5 TXCMD and RXCMD

                             Commands between the ISP1506 and the link are described in the following subsections.

          9.5.1 TXCMD

                    By default, the link must drive the ULPI bus to its idle state of 00h. To send commands and
                    USB packets, the link drives a nonzero value on DATA[3:0] to the ISP1506 by sending a
                    byte called TXCMD. Commands include USB packet transmissions, and register reads
                    and writes. Once the TXCMD is interpreted and accepted by the ISP1506, the NXT signal
                    is asserted and the link can follow up with the required number of data bytes. The TXCMD
                    byte format is given in Table 9. Any values other than those in Table 9 are illegal and will
                    result in undefined behavior.

                     Various TXCMD packet and register sequences are shown in later sections.

Table 9. TXCMD byte format

Command Command code        Command   Command  Command description
type name                   payload   name
                                      NOOP     No operation. 00h is the idle value of the data bus. The
Idle      00b               00 0000b  NOPID    link must drive NOOP by default.

Packet    01b               00 0000b  PID      Transmit USB data that does not have a PID, such as
                                      EXTW     chirp and resume signaling. The ISP1506 starts
transmit                                       transmitting only after accepting the next data byte.
                                      REGW
                            00 XXXXb  EXTR     Transmit USB packet. DATA[3:0] indicates USB packet
                                               identifier PID[3:0].
Register  10b               10 1111b  REGR
                                               Extended register write command (optional). The 8-bit
write                                          address must be provided after the command is
                                               accepted.
Register read 11b           XX XXXXb
                            10 1111b           Register write command with 6-bit immediate address.

                            XX XXXXb           Extended register read command (optional). The 8-bit
                                               address must be provided after the command is
                                               accepted.

                                               Register read command with 6-bit immediate address.

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                                                                                   ULPI HS USB OTG transceiver

       9.5.2 RXCMD

                 The ISP1506 communicates status information to the link by asserting DIR and sending
                 an RXCMD byte on the DATA bus. The RXCMD data byte format is given in Table 10.

                     The ISP1506 will automatically send an RXCMD whenever there is a change in any of the
                     RXCMD data fields. The link must be able to accept an RXCMD at any time; including
                     single RXCMDs, back-to-back RXCMDs, and RXCMDs at any time during USB receive
                     packets when NXT is LOW. An example is shown in Figure 8. For details and diagrams,
                     refer to Ref. 3 "UTMI+ Low Pin Interface (ULPI) Specification Rev. 1.1".

                     An RXCMD may not be sent when exiting low-power mode or serial mode, if the interrupt
                     condition is removed before exiting.

Table 10. RXCMD byte format

DATA Name            Description and value

1 to 0 LINESTATE LINESTATE signals: For a definition of LINESTATE, see Section 9.5.2.1.

                     DATA0 -- LINESTATE[0]

                     DATA1 -- LINESTATE[1]

3 to 2 VBUS state Encoded VBUS voltage state: For an explanation of the VBUS state, see Section 9.5.2.2.

5 to 4 RxEvent Encoded USB event signals: For an explanation of RxEvent, see Section 9.5.2.3.

6  ID                Set to the value of the ID pin.

7  ALT_INT By default, this signal is not used and is not needed in typical designs. Optionally, the link can

                     enable the BVALID_RISE and/or BVALID_FALL bits in the Power Control register. Corresponding

                     changes in BVALID will cause an RXCMD to be sent to the link with the ALT_INT bit asserted.

      CLOCK                          single RXCMD                                    back-to-back RXCMDs
   DATA[ 3:0]        turnaround RXCMD turnaround                    turnaround RXCMD RXCMD turnaround

       DIR

       STP

                       NXT                                                               004aaa760

Fig 8. Single and back-to-back RXCMDs from the ISP1506 to the link

       9.5.2.1 Linestate encoding

                   LINESTATE[1:0] reflects the current state of DP and DM. Whenever the ISP1506 detects
                   a change in DP or DM, an RXCMD will be sent to the link with the new LINESTATE[1:0]
                   value. The value given on LINESTATE[1:0] depends on the setting of various registers.
                   Table 11 shows the LINESTATE[1:0] encoding for upstream facing ports, which applies to
                   peripherals. Table 12 shows the LINESTATE[1:0] encoding for downstream facing ports,
                   which applies to Host Controllers. Dual-role devices must choose the correct table,
                   depending on whether it is in peripheral or host mode.

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                                                                                    ULPI HS USB OTG transceiver

Table 11. LINESTATE[1:0] encoding for upstream facing ports: peripheral
DP_PULLDOWN = 0.[1]

Mode                     Full-speed      High-speed         Chirp

XCVRSELECT[1:0]          01, 11          00                 00

TERMSELECT               1               0                  1

LINESTATE[1:0]       00 SE0              squelch            squelch

                     01 FS-J             !squelch           !squelch and HS_Differential_Receiver_Output

                     10 FS-K             invalid            !squelch and !HS_Differential_Receiver_Output

                     11 SE1              invalid            invalid

[1] !squelch indicates inactive squelch. !HS_Differential_Receiver_Output indicates inactive HS_Differential_Receiver_Output.

Table 12. LINESTATE[1:0] encoding for downstream facing ports: host
DP_PULLDOWN and DM_PULLDOWN = 1.[1]

Mode                     Low-speed Full-speed High-speed Chirp

XCVRSELECT[1:0]          10          01, 11        00                00

TERMSELECT               1           1             0                 0

OPMODE[1:0]              X           X             00, 01 or 11 10

LINESTATE[1:0]       00 SE0          SE0           squelch           squelch

                     01 LS-K         FS-J          !squelch          !squelch and HS_Differential_Receiver_Output

                     10 LS-J         FS-K          invalid           !squelch and !HS_Differential_Receiver_Output

                     11 SE1          SE1           invalid           invalid

[1] !squelch indicates inactive squelch. !HS_Differential_Receiver_Output indicates inactive HS_Differential_Receiver_Output.

      9.5.2.2        VBUS state encoding

                     USB devices must monitor the VBUS voltage for purposes such as overcurrent detection,
                     starting a session and SRP. The VBUS state field in the RXCMD is an encoding of the
                     voltage level on VBUS.

                     The A_VBUS_VLD, SESS_VLD and SESS_END indicators in the VBUS state are directly
                     taken from internal comparators built-in to the ISP1506, and encoded as shown in
                     Table 10 and Table 13.

                     Table 13. Encoded VBUS voltage state

                     Value VBUS voltage                              SESS_END  SESS_VLD  A_VBUS_VLD
                                                                     1         0         0
                     00       VBUS < VB_SESS_END                     0         0         0
                                                                     X         1         0
                     01       VB_SESS_END  VBUS < VB_SESS_VLD        X         X         1

                     10       VB_SESS_VLD  VBUS < VA_VBUS_VLD

                     11       VBUS  VA_VBUS_VLD

                     For high-power USB hosts supplying more than 100 mA, it is recommended that you use
                     an external FAULT indicator. Internal comparators must not be used.

                     Note that VBUS and FAULT share the same pin and cannot be used simultaneously.
                     A_VBUS_VLD and FAULT will be interpreted by the ISP1506 as shown in Figure 9.

                     A description on how to use and select the VBUS state encoding is given in Section "Using
                     and selecting the VBUS state encoding".

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NXP Semiconductors                                                   ISP1506A; ISP1506B

                                                                                    ULPI HS USB OTG transceiver

VBUS/FAULT           A_VBUS_VLD comparator
                            (VBUS < 4.4 V)

                                                internal A_VBUS_VLD

                                                                     (0, X)

                                                                                           RXCMD
                                                                                           A_VBUS_VLD

                                                complement output    (1, 1)

IND_COMPL

            USE_EXT_VBUS_IND,                                                              004aaa752
                    IND_PASSTHRU

Fig 9. RXCMD A_VBUS_VLD indicator source

                     Using and selecting the VBUS state encoding: The VBUS state encoding is shown in
                     Table 10. The ISP1506 will send an RXCMD to the link whenever there is a change in the
                     VBUS state. To receive VBUS state updates, the link must first enable corresponding
                     interrupts in the USB Interrupt Enable Rising Edge and USB Interrupt Enable Falling Edge
                     registers.

                     The link can use the VBUS state to monitor VBUS and take appropriate action. Table 14
                     shows the recommended usage for typical applications.

                     Table 14. VBUS indicators in RXCMD required for typical applications

                     Application    A_VBUS_VLD  SESS_VLD             SESS_END

                     Standard host  yes         no                   no

                     Standard peripheral no     yes                  no

                     OTG A-device   yes         yes                  no

                     OTG B-device   no          yes                  yes

                     Standard USB Host Controllers: For standard hosts, the system must be able to provide
                     500 mA on VBUS in the range of 4.75 V to 5.25 V. An external circuit must be used to
                     detect overcurrent conditions. If the external overcurrent detector provides a digital fault
                     signal, then the fault signal must be connected to the ISP1506 FAULT input pin, and the
                     link must do the following:

                     1. If the external overcurrent circuit has an active LOW fault or overcurrent indicator, set
                         the IND_COMPL bit in the Interface Control register to logic 1.

                     2. Set the USE_EXT_VBUS_IND bit in the OTG Control register to logic 1.
                     3. Set the IND_PASSTHRU bit in the Interface Control register to logic 1 (mandatory).

                     Standard USB Peripheral Controllers: Standard peripherals must be able to detect
                     when VBUS is at a sufficient level for operation. SESS_VLD must be enabled to detect the
                     start and end of USB peripheral operations. Detection of A_VBUS_VLD and SESS_END
                     thresholds is not needed for standard peripherals.

ISP1506A_ISP1506B_1                          Rev. 01 -- 30 May 2007                         NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                         ISP1506A; ISP1506B

                                                                          ULPI HS USB OTG transceiver

                     OTG devices: When an OTG device is configured as an OTG A-device, it must be able to
                     provide a minimum of 8 mA on VBUS. If the OTG A-device provides less than 100 mA, then
                     there is no need for an overcurrent detection circuit because the internal A_VBUS_VLD
                     comparator is sufficient. If the OTG A-device provides more than 100 mA on VBUS, an
                     overcurrent detector must be used and "Standard USB Host Controllers" applies. The
                     OTG A-device also uses SESS_VLD to detect when an OTG A-device is initiating VBUS
                     pulsing SRP.

                     When an OTG device is configured as an OTG B-device, SESS_VLD must be used to

                     detect when VBUS is at a sufficient level for operation. SESS_END must be used to detect
                     when VBUS has dropped to a LOW level, allowing the B-device to safely initiate VBUS
                     pulsing SRP.

9.5.2.3 RxEvent encoding

            The RxEvent field (see Table 15) of the RXCMD informs the link of information related
            packets received on the USB bus. RxActive and RxError are defined in Ref. 5 "USB 2.0
            Transceiver Macrocell Interface (UTMI) Specification Ver. 1.05". HostDisconnect is
            defined in Ref. 4 "UTMI+ Specification Rev. 1.0". A short definition is also given in the
            following subsections.

                     Table 15.  Encoded USB event signals  RxError  HostDisconnect
                     Value                       RxActive  0        0
                     00                          0         0        0
                     01                          1         1        0
                     11                          1         X        1
                     10                          X

                     RxActive: When the ISP1506 has detected a SYNC pattern on the USB bus, it signals an
                     RxActive event to the link. An RxActive event can be communicated using two methods.
                     The first method is for the ISP1506 to simultaneously assert DIR and NXT. The second
                     method is for the ISP1506 to send an RXCMD to the link with the RxActive field in
                     RxEvent bits set to logic 1. The link must be able to detect both methods. RxActive frames
                     the receive packet from the first byte to the last byte.

                     The link must assume that RxActive is set to logic 0 when indicated in an RXCMD or when
                     DIR is de-asserted, whichever occurs first.

                     The link uses RxActive to time high-speed packets and ensure that bus turnaround times
                     are met. For more information on the USB packet timing, see Section 9.8.1.

                     RxError: When the ISP1506 has detected an error while receiving a USB packet, it
                     de-asserts NXT and sends an RXCMD with the RxError field set to logic 1. The received
                     packet is no longer valid and must be dropped by the link.

                     HostDisconnect: HostDisconnect is encoded into the RxEvent field of the RXCMD.
                     HostDisconnect is valid only when the ISP1506 is configured as a host (both
                     DP_PULLDOWN and DM_PULLDOWN are set to logic 1), and indicates to the Host
                     Controller when a peripheral is connected or disconnected. The Host Controller must
                     enable HostDisconnect by setting the HOST_DISCON_R and HOST_DISCON_F bits in
                     the USB Interrupt Enable Rising Edge and USB Interrupt Enable Falling Edge registers,
                     respectively. Changes in HostDisconnect will cause the PHY to send an RXCMD to the
                     link with the updated value.

ISP1506A_ISP1506B_1             Rev. 01 -- 30 May 2007               NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                             ISP1506A; ISP1506B

                                                                                              ULPI HS USB OTG transceiver

                     9.6 Register read and write operations

                             Figure 10 shows the register read and write sequences. The ISP1506 supports immediate
                             addressing and extended addressing register operations. Extended register addressing is
                             optional for links. Note that register operations will be aborted if the ISP1506 unexpectedly
                             asserts DIR during the operation. When a register operation is aborted, the link must retry
                             until successful. For more information on register operations, refer to Ref. 3 "UTMI+ Low
                             Pin Interface (ULPI) Specification Rev. 1.1".

  CLOCK              TXCMD           TXCMD             TXCMD                   TXCMD
DATA[3:0]            (REGW) D        (EXTW) AD D
                                                       (REGR)  D               (EXTW) AD      D
        DIR            immediate          extended
                     register write    register write   immediate                extended
                                                       register read           register read

STP

            NXT                                                                                       004aaa761

            AD indicates the address byte, and D indicates the data byte.
Fig 10. Example of register write, register read, extended register write and extended register read

                     9.7 USB reset and high-speed detection handshake (chirp)

                             Figure 11 shows the sequence of events for USB reset and high-speed detection
                             handshake (chirp). The sequence is shown for hosts and peripherals. Figure 11 does not
                             show all RXCMD updates, and timing is not to scale. The sequence is as follows:

                              1. USB reset: The host detects a peripheral attachment as low-speed if DM is HIGH and
                                  as full-speed if DP is HIGH. If a host detects a low-speed peripheral, it does not follow
                                  the remainder of this protocol. If a host detects a full-speed peripheral, it resets the
                                  peripheral by writing to the Function Control register and setting XCVRSELECT[1:0] =
                                  00b (high-speed) and TERMSELECT = 0b, which drives SE0 on the bus (DP and DM
                                  connected to ground through 45 ). The host also sets OPMODE[1:0] = 10b for
                                  correct chirp transmit and receive. The start of SE0 is labeled T0.

                                  Remark: To receive chirp signaling, the host must also consider the high-speed
                                  differential receiver output. The Host Controller must interpret LINESTATE[1:0] as
                                  shown in Table 12.

                              2. High-speed detection handshake (chirp)

                                  a. Peripheral chirp: After detecting SE0 for no less than 2.5 s, if the peripheral is
                                      capable of high-speed, it sets XCVRSELECT[1:0] = 00b (high-speed) and
                                      OPMODE[1:0] = 10b (chirp). The peripheral immediately follows this with a
                                      TXCMD (NOPID), transmitting a Chirp K for no less than 1 ms and ending no more

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                                                            ULPI HS USB OTG transceiver

                              than 7 ms after reset time T0. If the peripheral is in low-power mode, it must wake
                              up its clock within 5.6 ms, leaving 200 s for the link to start transmitting the
                              Chirp K, and 1.2 ms for the Chirp K to complete (worst case with 10 % slow clock).

                          b. Host chirp: If the host does not detect the peripheral chirp, it must continue
                              asserting SE0 until the end of reset. If the host detects the peripheral Chirp K for
                              no less than 2.5 s, then no more than 100 s after the bus leaves the Chirp K
                              state, the host sends a TXCMD (NOPID) with an alternating sequence of Chirp Ks
                              and Chirp Js. Each Chirp K or Chirp J must last no less than 40 s and no longer
                              than 60 s.

                          c. High-speed idle: The peripheral must detect a minimum of Chirp K-J-K-J-K-J. Each
                              Chirp K and Chirp J must be detected for at least 2.5 s. After seeing that
                              minimum sequence, the peripheral sets TERMSELECT = 0b and OPMODE[1:0] =
                              00b. The peripheral is now in high-speed mode and sees !squelch (01b on
                              LINESTATE). When the peripheral sees squelch (10b on LINESTATE), it knows
                              that the host has completed chirp and waits for high-speed USB traffic to begin.
                              After transmitting the chirp sequence, the host changes OPMODE[1:0] to 00b and
                              begins sending USB packets.

                     For more information, refer to Ref. 3 "UTMI+ Low Pin Interface (ULPI) Specification
                     Rev. 1.1".

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                                                                                                                     ULPI HS USB OTG transceiver

                              USB reset                                            high-speed detection handshake (chirp)

                                       T0                peripheral chirp                                    host chirp                    HS idle

                              TXCMD                                                                   TXCMD                TXCMD

                              (REGW) SE0              K                            00 NOPID K J ... K J (REGW)

                 DATA

                 [ 3:0]

                 DIR

                 STP

ULPI host        NXT

                              01 (FS)                                              00 (HS)

                    XCVR
                 SELECT

                    TERM      00 (normal)                                          01 (chirp)                                               00 (normal)
                 SELECT                                                                                                                    squelch (00b)
                              J (01b) SE0 (00b)                                              squelch  host chirp K (10b) or chirp J (01b)  00
                        OP                               peripheral chirp K (10b) (00b)
                   MODE
                                                   TXCMD TXCMD                                               RXCMDs        TXCMD
                     LINE                  SE0 (REGW) NOPID K K ... K
                  STATE                                                            00                 K J K J K J (REGW)

                    DATA
                      [ 3:0]

                 DIR

                 STP

ULPI peripheral       NXT              01 (FS)                                     00 (HS)
                              00 (normal)
                    XCVR                                                           10 (chirp)                                              00 (normal)
                 SELECT

                    TERM
                 SELECT

                       OP
                  MODE

                                                                                   squelch                                 !squelch

                              J (01b)      SE0 (00b)     peripheral chirp K (10b)  (00b) host chirp K or J (10b or 01b) (01b) squelch (00b)

                    LINE
                 STATE

USB signals      DP

                    DM                                                                                                                     004aaa762

            Timing is not to scale.
Fig 11. USB reset and high-speed detection handshake (chirp) sequence

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                                                                                   ULPI HS USB OTG transceiver

                     9.8 USB packet transmit and receive

                             An example of a packet transmit and receive is shown in Figure 12. For details on USB
                             packets, refer to Ref. 3 "UTMI+ Low Pin Interface (ULPI) Specification Rev. 1.1".

                                                                             ISP1506           ISP1506

                                             link sends                      asserts DIR, ISP1506 ISP1506 deasserts
                                           the next data;
                                 ISP1506                                     causing  sends    sends DIR, causing
                                  accepts     ISP1506 link signals
                     link sends  TXCMD        accepts end of data   ULPI bus turnaround RXCMD USB data turnaround
                      TXCMD
                                                                    is idle  cycle (NXT LOW) (NXT HIGH) cycle

CLOCK

DATA[ 3:0]           TXCMD                 DATA                              turnaround RXCMD  DATA turnaround

DIR
STP

           NXT                                                                                 004aaa763

Fig 12. Example of using the ISP1506 to transmit and receive USB data

            9.8.1 USB packet timing

            9.8.1.1 ISP1506 pipeline delays

                        The ISP1506 delays are shown in Table 16. For detailed description, refer to Ref. 3
                        "UTMI+ Low Pin Interface (ULPI) Specification Rev. 1.1", Section 3.8.2.6.2.

Table 16. PHY pipeline delays    High-speed PHY delay  Full-speed PHY delay                    Low-speed PHY delay
Parameter name                   4                     4                                       4
RXCMD delay (J and K)            4                     4 to 6                                  16 to 18
RXCMD delay (SE0)                1 to 2                6 to 10                                 74 to 75
TX start delay                   3 to 4                not applicable                          not applicable
TX end delay (packets)           6 to 9                not applicable                          not applicable
TX end delay (SOF)               5 to 6                not applicable                          not applicable
RX start delay                   5 to 6                17 to 18                                122 to 123
RX end delay

            9.8.1.2 Allowed link decision time

                        The amount of clock cycles allocated to the link to respond to a received packet and
                        correctly receive back-to-back packets is given in Table 17. Link designs must follow
                        values given in Table 17 for correct USB system operation. Examples of high-speed
                        packet sequences and timing are shown in Figure 13 and Figure 14. For details, refer to
                        Ref. 3 "UTMI+ Low Pin Interface (ULPI) Specification Rev. 1.1", Section 3.8.2.6.3.

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                                                                                                 ULPI HS USB OTG transceiver

Table 17. Link decision times

Packet sequence High-speed Full-speed            Low-speed   Definition
                          link delay link delay  link delay
                                                 77 to 247   Number of clocks a host link must wait before driving the
Transmit-Transmit 15 to 24     7 to 18                       TXCMD for the second packet.
(host only)                                      77 to 247
                                                             In high-speed, the link starts counting from the assertion of
Receive-Transmit 1 to 14       7 to 18           1           STP for the first packet.
(host or                                         718
peripheral)                                                  In full-speed, the link starts counting from the RXCMD,
                                                             indicating LINESTATE has changed from SE0 to J for the
Receive-Receive 1              1                             first packet. The timing given ensures inter-packet delays of
                                                             2 bit times to 6.5 bit times.
(peripheral only)
                                                             Number of clocks the link must wait before driving the
Transmit-Receive 92            80                            TXCMD for the transmit packet.

(host or                                                     In high-speed, the link starts counting from the end of the
                                                             receive packet; de-assertion of DIR or an RXCMD
peripheral)                                                  indicating RxActive is LOW.

                                                             In full-speed or low-speed, the link starts counting from the
                                                             RXCMD, indicating LINESTATE has changed from SE0 to J
                                                             for the receive packet. The timing given ensures
                                                             inter-packet delays of 2 bit times to 6.5 bit times.

                                                             Minimum number of clocks between consecutive receive
                                                             packets. The link must be able to receive both packets.

                                                             Host or peripheral transmits a packet and will time-out after
                                                             this amount of clock cycles if a response is not received.
                                                             Any subsequent transmission can occur after this time.

  DP or                DATA                      EOP      USB interpacket delay (88 to 192 high-speed bit times)  SYNC
     DM                                                                                IDLE

CLOCK                                                                                                             TXCMD D0 D1

              DN-1 DN
  DATA

    [3:0]

    DIR

STP
NXT

                                                          link decision time (15 to 24 clocks)

                       TX end delay (two to five clocks)                                           TX start delay
                                                                                                (one to two clocks)

                                                                                                                         004aaa891

Fig 13. High-speed transmit-to-transmit packet timing

ISP1506A_ISP1506B_1                                       Rev. 01 -- 30 May 2007                                  NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                          ISP1506A; ISP1506B

                                                                                           ULPI HS USB OTG transceiver

DP or    DATA EOP                                   USB interpacket delay (8 to 192 high-speed bit times)  SYNC
   DM                                                                                   IDLE

CLOCK

         DN-4        DN-2        DN                                                                        TXCMD D0 D1

DATA
  [3:0]

               DN-3        DN-1      turnaround

DIR

STP

NXT

                               RX end delay         link decision time (1 to 14 clocks)                       TX start delay
                           (three to eight clocks)                                                         (one to two clocks)

                                                                                                                                   004aaa892

Fig 14. High-speed receive-to-transmit packet timing

                     9.9 Preamble

                             Preamble packets are headers to low-speed packets that must travel over a full-speed
                             bus, between a host and a hub. To enter preamble mode, the link sets
                             XCVRSELECT[1:0] = 11b in the Function Control register. When in preamble mode, the
                             ISP1506 operates just as in full-speed mode, and sends all data with the full-speed rise
                             and fall times. Whenever the link transmits a USB packet in preamble mode, the ISP1506
                             will automatically send a preamble header at full-speed bit rate before sending the link
                             packet at low-speed bit rate. The ISP1506 will ensure a minimum gap of four full-speed bit
                             times between the last bit of the full-speed PRE PID and the first bit of the low-speed
                             packet SYNC. The ISP1506 will drive a J for at least one full-speed bit time after sending
                             the PRE PID, after which the pull-up resistor can hold the J state on the bus. An example
                             transmit packet is shown in Figure 15.

                             In preamble mode, the ISP1506 can also receive low-speed packets from the full-speed
                             bus.

ISP1506A_ISP1506B_1                                 Rev. 01 -- 30 May 2007                                  NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                  ISP1506A; ISP1506B

                                                                                   ULPI HS USB OTG transceiver

                     CLOCK

                     DATA[3:0]    TXCMD (low-speed packet ID)                            D0      D1
                             DIR
                             STP

                     NXT

                     DP or DM     FS SYNC    FS                     IDLE (min   LS SYNC  LS PID  LS D0  LS D1
                                           PRE ID                   4 FS bits)                                    004aaa764

                                 DP and DM timing is not to scale.
                     Fig 15. Preamble sequence

9.10 USB suspend and resume

9.10.1 Full-speed or low-speed host-initiated suspend and resume

            Figure 16 illustrates how a host or a hub places a full-speed or low-speed peripheral into
            suspend and sometime later initiates resume signaling to wake up the downstream
            peripheral. Note that Figure 16 timing is not to scale, and does not show all RXCMD
            LINESTATE updates.

            The sequence of events for a host and a peripheral, both with ISP1506, is as follows.

             1. Idle: Initially, the host and the peripheral are idle. The host has its 15 k pull-down
                 resistors enabled (DP_PULLDOWN and DM_PULLDOWN are set to 1b), and 45
                 terminations disabled (TERMSELECT is set to 1b). The peripheral has the 1.5 k
                 pull-up resistor connected to DP for full-speed or DM for low-speed (TERMSELECT is
                 set to 1b).

             2. Suspend: When the peripheral sees no bus activity for 3 ms, it enters the suspend
                 state. The peripheral link places the PHY into low-power mode by setting the
                 SUSPENDM bit in the Function Control register, causing the PHY to draw only
                 suspend current. The host may or may not be powered down.

             3. Resume K: When the host wants to wake up the peripheral, it sets OPMODE[1:0] to
                 10b and transmits a K for at least 20 ms. The peripheral link sees the resume K on
                 LINESTATE, and asserts STP to wake up the PHY.

             4. EOP: When STP is asserted, the ISP1506 on the host side automatically appends an
                 EOP of two bits of SE0 at low-speed bit rate, followed by one bit of J. The ISP1506 on
                 the host side knows to add the EOP because DP_PULLDOWN and DM_PULLDOWN
                 are set to 1b for a host. After the EOP is completed, the host link sets OPMODE[1:0]
                 to 00b for normal operation. The peripheral link sees the EOP and also resumes
                 normal operation.

ISP1506A_ISP1506B_1               Rev. 01 -- 30 May 2007                                                 NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                                                                   ISP1506A; ISP1506B

                                                                                                                                    ULPI HS USB OTG transceiver

                                                                  idle                 suspend                   resume K  EOP              idle
                                                                                                     TXCMD K K ... K
                                                                  00b                        TXCMD   NOPID                        TXCMD
                                                                            J                (REGW)

FS or LS host (XCVRSELECT = 01b (FS)                    DATA                                                         10b                     00b
   or 10b (LS), DP_PULLDOWN = 1b,                         [ 3:0]                                                                  J
                                                           DIR                                                    K        SE0
       DM_PULLDOWN = 1b, TERMSELECT = 1b)                  STP

                                                           NXT

                                                    OPMODE

                                                           LINE
                                                        STATE

FS or LS peripheral (XCVRSELECT = 01b (FS)          CLOCK         TXCMD                LINESTATE J   LINESTATE K           SE0 J
   or 10b (LS), DP_PULLDOWN = 0b, TERMSELECT = 1b)                (REGW)
                                                       DATA
                                                         [ 3:0]
                                                          DIR

                                                    STP
                                                    NXT

                                                    OPMODE                        00b                10b                                 00b

                                                    SUSPENDM

                                                    LINE                       J                     K                     SE0           J

                                                    STATE

USB signals              DP
   (only FS is shown)
                        DM
                                                                                                                                                                                                                           004aaa765

            Timing is not to scale.
Fig 16. Full-speed suspend and resume

              9.10.2 High-speed suspend and resume
                            Figure 17 illustrates how a host or a hub places a high-speed enabled peripheral into
                            suspend and then initiates resume signaling. The high-speed peripheral will wake up and
                            return to high-speed operations. Note that Figure 17 timing is not to scale, and does not
                            show all RXCMD LINESTATE updates.

ISP1506A_ISP1506B_1                                                                    Rev. 01 -- 30 May 2007                            NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                           ISP1506A; ISP1506B

                                                            ULPI HS USB OTG transceiver

                     The sequence of events related to a host and a peripheral, both with ISP1506, is as
                     follows.

                      1. High-speed idle: Initially, the host and the peripheral are idle. The host has its 15 k
                          pull-down resistors enabled (DP_PULLDOWN and DM_PULLDOWN are set to 1b)
                          and 45  terminations enabled (TERMSELECT is set to 0b). The peripheral has its
                          45  terminations enabled (TERMSELECT is set to 0b).

                      2. Full-speed suspend: When the peripheral sees no bus activity for 3 ms, it enters the
                          suspend state. The peripheral link places the ISP1506 into full-speed mode
                          (XCVRSELECT is set to 01b), removes 45  terminations, and enables the 1.5 k
                          pull-up resistor on DP (TERMSELECT is set to 1b). The peripheral link then places
                          the ISP1506 into low-power mode by setting SUSPENDM, causing the ISP1506 to
                          draw only suspend current. The host also changes the ISP1506 to full-speed
                          (XCVRSELECT is set to 01b), removes 45  terminations (TERMSELECT is set to
                          1b), and then may or may not be powered down.

                      3. Resume K: When the host wants to wake up the peripheral, it sets OPMODE to 10b
                          and transmits a full-speed K for at least 20 ms. The peripheral link sees the resume K
                          (10b) on LINESTATE, and asserts STP to wake up the ISP1506.

                      4. High-speed traffic: The host link sets high-speed (XCVRSELECT is set to 00b) and
                          enables its 45  terminations (TERMSELECT is set to 0b). The peripheral link sees
                          SE0 on LINESTATE and also sets high-speed (XCVRSELECT is set to 00b) and
                          enables its 45  terminations (TERMSELECT is set to 0b). The host link sets
                          OPMODE to 00b for normal high-speed operation.

ISP1506A_ISP1506B_1  Rev. 01 -- 30 May 2007   NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                                                                    ISP1506A; ISP1506B

                                                                                                                                     ULPI HS USB OTG transceiver

                                                    HS idle                 FS suspend                                resume K                   HS idle

                                                           TXCMD                              TXCMD TXCMD                         TXCMD
                                                           (REGW)
                                                                                              (REGW) NOPID K K ... K (REGW)

ULPI HS host (DP_PULLDOWN = 1b,        DATA
   DM_PULLDOWN = 1b)                    [ 3:0]
                                          DIR

                                         STP

                                          NXT

                                       XCVR         00b                                       01b                                                        00b

                                       SELECT                                                                                                          00b
                                                                                                                                                 squelch (00b) !squelch (01b)
                                          TERM
                                       SELECT

                                           OP       !squelch  squelch  00b                                     10b
                                       MODE           (01b)     (00b)             FS J (01b)               FS K (10b)

                                          LINE
                                       STATE

                                       CLOCK                  TXCMD         LINESTATE J            LINESTATE K                    SE0    TXCMD
                                                              (REGW)                                                                     (REGW)
                                          DATA
ULPI HS peripheral (DP_PULLDOWN = 0b)       [ 3:0]
                                             DIR

                                       STP
                                       NXT

                                       XCVR         00b                                       01b                                                          00b
                                                                                                                             10b                          00b
                                       SELECT

                                          TERM
                                       SELECT

                                       OPMODE                          00b

                                       SUSPENDM

                                          LINE      !squelch squelch        FS J (01b)                     FS K (10b)                            squelch (00b)  !squelch
                                       STATE          (01b) (00b)                                                                                                 (01b)

USB signals                            DP
                                       DM

              Timing is not to scale.                                                         Rev. 01 -- 30 May 2007                                              004aaa766
  Fig 17. High-speed suspend and resume
                                                                                                                                                 NXP B.V. 2007. All rights reserved.
ISP1506A_ISP1506B_1
                                                                                                                                                                    38 of 79
Product data sheet
NXP Semiconductors                           ISP1506A; ISP1506B

                                                            ULPI HS USB OTG transceiver

9.10.3 Remote wake-up

            The ISP1506 supports peripherals that initiate remote wake-up resume. When placed into
            USB suspend, the peripheral link remembers at what speed it was originally operating.
            Depending on the original speed, the link follows one of the protocols detailed here. In
            Figure 18, timing is not to scale, and not all RXCMD LINESTATE updates are shown.

            The sequence of events related to a host and a peripheral, both with ISP1506, is as
            follows.

             1. Both the host and the peripheral are assumed to be in low-power mode.

             2. The peripheral begins remote wake-up by re-enabling its clock and setting its
                 SUSPENDM bit to 1b.

             3. The peripheral begins driving K on the bus to signal resume. Note that the peripheral
                 link must assume that LINESTATE is K (01b) while transmitting because it will not
                 receive any RXCMDs.

             4. The host recognizes the resume, re-enables its clock and sets its SUSPENDM bit.

             5. The host takes over resume driving within 1 ms of detecting the remote wake-up.

             6. The peripheral stops driving resume.

             7. The peripheral sees the host continuing to drive the resume.

             8. The host stops driving resume and the ISP1506 automatically adds the EOP to the
                 end of the resume. The peripheral recognizes the EOP as the end of resume.

             9. Both the host and the peripheral revert to normal operation by writing 00b to
                 OPMODE. If the host or the peripheral was previously in high-speed mode, it must
                 revert to high-speed before the SE0 of the EOP completes. This can be achieved by
                 writing XCVRSELECT = 00b and TERMSELECT = 0b after LINESTATE indicates
                 SE0.

ISP1506A_ISP1506B_1  Rev. 01 -- 30 May 2007   NXP B.V. 2007. All rights reserved.

Product data sheet                                              39 of 79
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                                                                                           ULPI HS USB OTG transceiver

                           LINESTATE  TXCMD TXCMD                                         TXCMD
                                                                                          REGW
                                      REGW NOPID                       00h

                 DATA
                  [ 3:0]

                 DIR

ULPI host        STP

                 NXT

                    XCVR                           01b (FS), 10b (LS)                     00b (HS only)
                 SELECT                                           10b                      0b (HS only)
                                                                                               00b
                    TERM
                 SELECT

                       OP
                  MODE

                           LINESTATE  TXCMD TXCMD  00h                      RXCMD  RXCMD  RXCMD TXCMD
                                      REGW NOPID                                                       REGW

                 DATA
                  [ 3:0]

                 DIR

ULPI peripheral  STP

                 NXT

                    XCVR              00b (HS), 01b (FS), 10b (LS)                               00b (HS only)
                 SELECT

                    TERM                                                                         0b (HS only)
                 SELECT
                                                                                                    00b
                 OP                                     10b                                          004aaa767

                 MODE

            Timing is not to scale.
Fig 18. Remote wake-up from low-power mode

                           9.11 No automatic SYNC and EOP generation (optional)

                           This setting allows the link to turn off the automatic SYNC and EOP generation, and must
                           be used for high-speed packets only. It is provided for backward compatibility with legacy
                           controllers that include SYNC and EOP bytes in the data payload when transmitting
                           packets. The ISP1506 will not automatically generate SYNC and EOP patterns when
                           OPMODE[1:0] is set to 11b. The ISP1506 will still NRZI encode data and perform bit
                           stuffing. An example of a sequence is shown in Figure 19. The link must always send
                           packets using the TXCMD (NOPID) type. The ISP1506 does not provide a mechanism to
                           control bit stuffing in individual bytes, but will automatically turn off bit stuffing for EOP
                           when STP is asserted with data set to FEh. If data is set to 00h when STP is asserted, the

ISP1506A_ISP1506B_1                                Rev. 01 -- 30 May 2007                  NXP B.V. 2007. All rights reserved.

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                                                                            ULPI HS USB OTG transceiver

                              PHY will not transmit any EOP. The ISP1506 will also detect if the PID byte is A5h,
                              indicating an SOF packet, and automatically send a long EOP when STP is asserted. To
                              transmit chirp and resume signaling, the link must set OPMODE to 10b.

                  CLOCK                                                    DN - 1

ULPI signals        DATA      TXCMD  00h 00h 00h 80h PID D1 D2 D3 ... ...          DN FEh
                      [3:0]
                       DIR
                      STP

                      NXT

UTMI+ equivalent          TX
   signals           VALID

USB bus                  TX   IDLE   SYNC  PID               DATA PAYLOAD                  EOP  IDLE
                   READY                                                                        004aaa893

                     TXBIT
                    STUFF
                  ENABLE

                         DP,
                         DM

Fig 19. Transmitting USB packets without automatic SYNC and EOP generation

                  9.12 On-The-Go operations

                            On-The-Go (OTG) is a supplement to Ref. 1 "Universal Serial Bus Specification Rev. 2.0"
                            that allows a portable USB device to assume the role of a limited USB host by defining
                            improvements, such as a small connector and low power. Non-portable devices, such as
                            standard hosts and embedded hosts, can also benefit from OTG features.

                            The ISP1506 OTG PHY is designed to support all the tasks specified in the OTG
                            supplement. The ISP1506 provides the front-end analog support for Host Negotiation
                            Protocol (HNP) and Session Request Protocol (SRP) for dual-role devices. The
                            supporting components include:

                            Built-in 5 V charge pump
                            Voltage comparators

                                  A_VBUS_VLD
                                  SESS_VLD (session valid, can be used for both A-session and B-session valid)
                                  SESS_END (session end)

                            Pull-up and pull-down resistors on DP and DM
                            ID detector indicates if mini-A or mini-B plug is inserted
                            Charge and discharge resistors on VBUS

                            The following subsections describe how to use the ISP1506 OTG components.

ISP1506A_ISP1506B_1                  Rev. 01 -- 30 May 2007                                     NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                           ISP1506A; ISP1506B

                                                            ULPI HS USB OTG transceiver

9.12.1 OTG charge pump

            A description of the charge pump is given in Section 7.6.4. When the controller is
            configured as an A-device, it can provide the VBUS power by turning on the charge pump.
            Control of the charge pump is described in Section 9.4.1 and Section 10.1.4.

9.12.2 OTG comparators

            The ISP1506 provides comparators that conform to Ref. 2 "On-The-Go Supplement to the
            USB 2.0 Specification Rev. 1.2" requirements of VA_VBUS_VLD, VA_SESS_VLD, VB_SESS_VLD
            and VB_SESS_END. In this data sheet, VA_SESS_VLD and VB_SESS_VLD are combined into
            VB_SESS_VLD. Comparators are described in Section 7.6.2. Changes in comparator values
            are communicated to the link by RXCMDs as described in Section 9.5.2.2. Control over
            comparators is described in Section 10.1.5 to Section 10.1.8.

9.12.3 Pull-up and pull-down resistors

            The USB resistors on DP and DM can be used to initiate data-line pulsing SRP. The link
            must set the required bus state using mode settings in Table 7.

9.12.4 ID detection

            The ISP1506 provides an internal pull-up resistor to sense the value of the ID pin. The
            pull-up resistor must first be enabled by setting the ID_PULLUP register bit to logic 1. If
            the value on ID has changed, the ISP1506 will send an RXCMD or interrupt to the link by
            time tID. If the link does not receive any RXCMD or interrupt by tID, then the ID value has
            not changed.

9.12.5               VBUS charge and discharge resistors

                     A pull-up resistor, RUP(VBUS), is provided to perform VBUS pulsing SRP. A B-device is
                     allowed to charge VBUS above the session valid threshold to request the host to turn on
                     the VBUS power.

                     A pull-down resistor, RDN(VBUS), is provided for a B-device to discharge VBUS. This is done
                     whenever the A-device turns off the VBUS power; the B-device can use the pull-down
                     resistor to ensure VBUS is below VB_SESS_END before starting a session.

                     For details, refer to Ref. 2 "On-The-Go Supplement to the USB 2.0 Specification Rev. 1.2".

9.13 Serial mode

          The ISP1506 supports 3-pin serial mode, controlled by bit 3PIN_FSLS_SERIAL of the
          Interface Control register. For details, refer to Ref. 3 "UTMI+ Low Pin Interface (ULPI)
          Specification Rev. 1.1", Section 3.10.

          Figure 20 provides an example of 3-pin serial mode.

ISP1506A_ISP1506B_1  Rev. 01 -- 30 May 2007   NXP B.V. 2007. All rights reserved.

Product data sheet                                              42 of 79
NXP Semiconductors                                                    ISP1506A; ISP1506B

                                                                                     ULPI HS USB OTG transceiver

                           TRANSMIT                                           RECEIVE
                                                                      SYNC
                     SYNC  DATA      EOP                                               DATA  EOP

         DATA0
(TX_ENABLE)

        DATA1
           (DAT)

         DATA2
           (SE0)

               DP

                      DM                                                                     004aaa982

Fig 20. Example of transmit followed by receive in 3-pin serial mode

9.14 Aborting transfers

          The ISP1506 supports aborting transfers on the ULPI bus. For details, refer to Ref. 3
          "UTMI+ Low Pin Interface (ULPI) Specification Rev. 1.1", Section 3.8.4.

9.15 Avoiding contention on the ULPI data bus

          Because the ULPI data bus is bidirectional, avoid situations in which both the link and the
          PHY simultaneously drive the data bus.

          The following points must be considered while implementing the data bus drive control on
          the link.

          After power-up and clock stabilization, default states are as follows:

          The ISP1506 drives DIR to LOW.
          The data bus is input to the ISP1506.
          The ULPI link data bus is output, with all data bus lines driven to LOW.

          When the ISP1506 wants to take control of the data bus to initiate a data transfer, it
          changes the DIR value from LOW to HIGH.

          At this point, the link must disable its output buffers. This needs to be as fast as possible
          so the link must use a combinational path from DIR.

          The ISP1506 will not immediately enable its output buffers, but will delay the enabling of
          its buffers until the next clock edge, avoiding bus contention.

          When the data transfer is no longer required by the ISP1506, it changes DIR from HIGH to
          LOW and starts to immediately turn off its output drivers. The link senses the change of
          DIR from HIGH to LOW, but delays enabling its output buffers for one CLOCK cycle,
          avoiding data bus contention.

ISP1506A_ISP1506B_1              Rev. 01 -- 30 May 2007                                       NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                       ISP1506A; ISP1506B

                                                                                        ULPI HS USB OTG transceiver

10. Register map

Table 18. Immediate register set overview

Field name                     Size                  Address (6 bits)                   References

                               (bits)      R[1]   W[2]                S[3]     C[4]     Section 10.1.1 on page 45

Vendor ID Low register         8           00h    -                   -        -        Section 10.1.2 on page 45
                                                                                        Section 10.1.3 on page 46
Vendor ID High register        8           01h    -                   -        -        Section 10.1.4 on page 47
                                                                                        Section 10.1.5 on page 48
Product ID Low register        8           02h    -                   -        -
                                                                                        Section 10.1.6 on page 49
Product ID High register       8           03h    -                   -        -
                                                                                        Section 10.1.7 on page 49
Function Control register      8           04h to 06h 04h             05h      06h      Section 10.1.8 on page 50
                                                                                        Section 10.1.9 on page 51
Interface Control register     8           07h to 09h 07h             08h      09h      Section 10.1.10 on page 51
                                                                                        Section 10.1.11 on page 51
OTG Control register           8           0Ah to 0Ch 0Ah             0Bh      0Ch      Section 10.1.12 on page 51
                                                                                        Section 10.1.13 on page 51
USB Interrupt Enable Rising Edge 8         0Dh to 0Fh 0Dh             0Eh      0Fh      Section 10.1.14 on page 51
register

USB Interrupt Enable Falling Edge 8        10h to 12h 10h             11h      12h
register

USB Interrupt Status register  8           13h    -                   -        -

USB Interrupt Latch register   8           14h    -                   -        -

Debug register                 8           15h    -                   -        -

Scratch register               8           16h to 18h 16h             17h      18h

Reserved (do not use)          -                           19h to 2Eh

Access extended register set   8           -      2Fh                 -        -

Vendor-specific register       8                           30h to 3Ch

Power Control register         8                           3Dh to 3Fh

[1] Read (R): A register can be read. Read-only if this is the only mode given.
[2] Write (W): The pattern on the data bus will be written over all bits of a register.
[3] Set (S): The pattern on the data bus is OR-ed with and written to a register.
[4] Clear (C): The pattern on the data bus is a mask. If a bit in the mask is set, then the corresponding register bit will be set to zero

      (cleared).

Table 19. Extended register set overview

Field name                           Size            Address (6 bits)                   References
                                     (bits) R[1]                                        Section 10.2 on page 52
                                                     W[2]                S[3]     C[4]

Maps to immediate register set above 8                     00h to 3Fh

Reserved (do not use)                8                     40h to FFh

[1] Read (R): A register can be read. Read-only if this is the only mode given.
[2] Write (W): The pattern on the data bus will be written over all bits of a register.
[3] Set (S): The pattern on the data bus is OR-ed with and written to a register.
[4] Clear (C): The pattern on the data bus is a mask. If a bit in the mask is set, then the corresponding register bit will be set to zero

      (cleared).

ISP1506A_ISP1506B_1                           Rev. 01 -- 30 May 2007                     NXP B.V. 2007. All rights reserved.

Product data sheet                                                                                         44 of 79
NXP Semiconductors                                                    ISP1506A; ISP1506B

                                                                                     ULPI HS USB OTG transceiver

           10.1 Immediate register set

           10.1.1 Vendor ID and Product ID registers

           10.1.1.1 Vendor ID Low register
                        Table 20 shows the bit description of the register.

Table 20. Vendor ID Low register (address R = 00h) bit description

Bit        Symbol       Access Value Description

7 to 0 VENDOR_ID_ R        CCh     Vendor ID Low: Lower byte of the NXP vendor ID supplied by USB-IF;
             LOW[7:0]              has a fixed value of CCh

           10.1.1.2 Vendor ID High register
                        The bit description of the register is given in Table 21.

Table 21. Vendor ID High register (address R = 01h) bit description

Bit        Symbol       Access Value Description

7 to 0 VENDOR_ID_ R        04h Vendor ID High: Upper byte of the NXP vendor ID supplied by USB-IF;
             HIGH[7:0]                has a fixed value of 04h

           10.1.1.3 Product ID Low register
                        The bit description of the Product ID Low register is given in Table 22.

Table 22. Product ID Low register (address R = 02h) bit description

Bit        Symbol       Access Value Description

7 to 0 PRODUCT_ID_ R       06h      Product ID Low: Lower byte of the NXP product ID number; has a fixed
             LOW[7:0]
                                    value of 06h

           10.1.1.4 Product ID High register
                        The bit description of the register is given in Table 23.

Table 23. Product ID High register (address R = 03h) bit description

Bit Symbol              Access Value Description

7 to 0 PRODUCT_ID_ R       15h Product ID High: Upper byte of the NXP product ID number; has a fixed
           HIGH[7:0]                  value of 15h

           10.1.2 Function Control register

                       This register controls UTMI function settings of the PHY. The bit allocation of the register
                       is given in Table 24.

Table 24.  Function Control register (address R = 04h to 06h, W = 04h, S = 05h, C = 06h) bit allocation
Bit
Symbol               7  6       5       4                             3            2              1      0

Reset      reserved SUSPENDM RESET      OPMODE[1:0]                                 TERM   XCVRSELECT[1:0]
Access                                                                             SELECT

                     0  1       0       0                             0            0              0      1

           R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C

ISP1506A_ISP1506B_1                Rev. 01 -- 30 May 2007                                          NXP B.V. 2007. All rights reserved.

Product data sheet                                                                                                   45 of 79
NXP Semiconductors                                                     ISP1506A; ISP1506B

                                                                                      ULPI HS USB OTG transceiver

Table 25. Function Control register (address R = 04h to 06h, W = 04h, S = 05h, C = 06h) bit description

Bit Symbol              Description

7  -                    reserved

6  SUSPENDM             Suspend LOW: Active LOW PHY suspend.

                        Places the PHY into low-power mode. The PHY will power down all blocks, except the full-speed
                        receiver, OTG comparators and ULPI interface pins.

                        To come out of low-power mode, the link must assert STP. The PHY will automatically clear this
                        bit when it exits low-power mode.

                        0b -- Low-power mode

                        1b -- Powered (default)

5  RESET                Reset: Active HIGH transceiver reset.

                        After the link sets this bit, the PHY will assert DIR and reset the digital core. This does not reset
                        the ULPI interface or the ULPI register set.

                        When reset is completed, the PHY will de-assert DIR and automatically clear this bit, followed
                        by an RXCMD update to the link.

                        0b -- Do not reset (default)

                        1b -- Reset

                        The link must wait for DIR to de-assert before using the ULPI bus. Does not reset the ULPI
                        interface or ULPI register set.

4 to 3 OPMODE           Operation Mode: Selects the required bit-encoding style during transmit.
           [1:0]        00b -- Normal operation (default)

                        01b -- Non-driving

                        10b -- Disable bit-stuffing and NRZI encoding

                        11b -- Do not automatically add SYNC and EOP when transmitting; must be used only for
                        high-speed packets

2  TERMSELECT Termination Select: Controls the internal 1.5 k full-speed pull-up resistor and 45

                        high-speed terminations. Control over bus resistors changes, depending on

                        XCVRSELECT[1:0], OPMODE[1:0], DP_PULLDOWN and DM_PULLDOWN, as shown in

                        Table 7.

1 to 0 XCVRSELECT Transceiver Select: Selects the required transceiver speed.

   [1:0]                00b -- Enable the high-speed transceiver

                        01b -- Enable the full-speed transceiver (default)

                        10b -- Enable the low-speed transceiver

                        11b -- Enable the full-speed transceiver for low-speed packets (full-speed preamble is
                        automatically prefixed)

           10.1.3 Interface Control register

                       The Interface Control register enables alternative interfaces. All of these modes are
                       optional features provided for legacy link cores. Setting more than one of these fields
                       results in undefined behavior. Table 26 provides the bit allocation of the register.

Table 26.  Interface Control register (address R = 07h to 09h, W = 07h, S = 08h, C = 09h) bit allocation
Bit
Symbol               7  6                   5         4                3       2                  1            0
                                                                                                          reserved
Reset      INTF_ IND_PASS IND_                        reserved     CLOCK_   reserved   3PIN_
Access                                                            SUSPEND             FSLS_                    0
           PROT_DIS THRU             COMPL                                            SERIAL              R/W/S/C
                                                                        M

                     0  0                   0         0                0       0                  0

           R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C

ISP1506A_ISP1506B_1                            Rev. 01 -- 30 May 2007                               NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                    ISP1506A; ISP1506B

                                                                                     ULPI HS USB OTG transceiver

Table 27. Interface Control register (address R = 07h to 09h, W = 07h, S = 08h, C = 09h) bit description

Bit Symbol              Description

7 INTF_PROT_DIS Interface Protect Disable: Controls circuitry built into the ISP1506 to protect the ULPI interface
                                     when the link 3-states STP and DATA[3:0]. When this bit is enabled, the ISP1506 will
                                     automatically detect when the link stops driving STP.

                        0b -- Enables the interface protect circuit (default). The ISP1506 attaches a weak pull-up
                        resistor on STP. If STP is unexpectedly HIGH, the ISP1506 attaches weak pull-down resistors
                        on DATA[3:0], protecting data inputs.

                        1b -- Disables the interface protect circuit, detaches weak pull-down resistors on DATA[3:0],
                        and a weak pull-up resistor on STP.

6 IND_PASSTHRU Indicator Pass-through: The ISP1506 does not support the qualification of an external FAULT

                                     with the internal VA_VBUS_VLD comparator. Either a digital FAULT is input on the VBUS/FAULT pin
                                     or the VBUS power is connected to the VBUS/FAULT pin, not both. This bit must always be set to
                                     logic 1.

                        0b -- Not supported.

                        1b -- The complement output signal is not qualified with the internal A_VBUS_VLD comparator.
                        The link must always set this bit to logic 1.

5 IND_COMPL             Indicator Complement: Informs the PHY to invert the FAULT input signal, generating the
                        complement output. For details, see Section 9.5.2.2.

                        0b -- The ISP1506 will not invert the FAULT signal (default).

                        1b -- The ISP1506 will invert the FAULT signal.

4-                      reserved

3 CLOCK_                Clock Suspend LOW: Active LOW clock suspend.
        SUSPENDM
                        Powers down the internal clock circuitry only. By default, the clock will not be powered in 3-pin
                        serial mode.

                        Valid only in 3-pin serial mode. Valid only when SUSPENDM is set to logic 1, otherwise this bit
                        is ignored.

                        0b -- Clock will not be powered in 3-pin serial mode (default).

                        1b -- Clock will be powered in 3-pin serial mode.

2-                      reserved

1 3PIN_FSLS_            3-Pin Full-Speed Low-Speed Serial Mode: Changes the ULPI interface to a 3-bit serial
        SERIAL          interface. The PHY will automatically clear this bit when 3-pin serial mode is exited.

                        0b -- Full-speed or low-speed packets are sent using the parallel interface (default).

                        1b -- Full-speed or low-speed packets are sent using the 3-pin serial interface.

0-                      reserved

           10.1.4 OTG Control register

                       This register controls various OTG functions of the ISP1506. The bit allocation of the OTG
                       Control register is given in Table 28.

Table 28.  OTG Control register (address R = 0Ah to 0Ch, W = 0Ah, S = 0Bh, C = 0Ch) bit allocation
Bit
Symbol               7  6            5        4                       3                2  1                          0
                                                                                                                ID_PULL
Reset      USE_EXT_ DRV_             DRV_     CHRG_ DISCHRG_ DM_PULL DP_PULL
Access     VBUS_IND VBUS_EXT         VBUS                                                                           UP
                                              VBUS  VBUS                   DOWN           DOWN                       0
                                                                                                                R/W/S/C
                     0  0            0        0                       0                1  1

            R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C

ISP1506A_ISP1506B_1                           Rev. 01 -- 30 May 2007                      NXP B.V. 2007. All rights reserved.

Product data sheet                                                                                           47 of 79
NXP Semiconductors                                                         ISP1506A; ISP1506B

                                                                                          ULPI HS USB OTG transceiver

Table 29. OTG Control register (address R = 0Ah to 0Ch, W = 0Ah, S = 0Bh, C = 0Ch) bit description

Bit Symbol              Description

7  USE_EXT_             Use External VBUS Indicator: Informs the PHY to use an external VBUS overcurrent indicator.

   VBUS_IND             0b -- Use the internal OTG comparator (default).

                        1b -- Use the external VBUS valid indicator signal input from the FAULT pin.

6  DRV_VBUS_ Drive VBUS External: Selects between the internal and external 5 V VBUS supply. Using an

   EXT                  external charge pump or a 5 V supply is optional.

                        0b -- Drives VBUS using the internal charge pump. Also ensures PSW_N is not driven to LOW
                        (default).

                        1b -- Drives VBUS using the external charge pump or the 5 V supply. Drives PSW_N to LOW.

5  DRV_VBUS             Drive VBUS: Signals the ISP1506 to drive 5 V on VBUS. If DRV_VBUS_EXT is set to logic 1, then

                        setting DRV_VBUS is optional.

                        0b -- Do not drive VBUS (default).

                        1b -- Drive 5 V on VBUS.

4  CHRG_VBUS Charge VBUS: Charges VBUS through a resistor. Used for the VBUS pulsing SRP. The link must first

                        check that VBUS is discharged (see bit DISCHRG_VBUS), and that both the DP and DM data lines

                        have been LOW (SE0) for 2 ms.

                        0b -- Do not charge VBUS (default).

                        1b -- Charge VBUS.

3  DISCHRG_             Discharge VBUS: Discharges VBUS through a resistor. If the link sets this bit to logic 1, it waits for

   VBUS                 an RXCMD indicating that SESS_END has changed from 0 to 1, and then resets this bit to 0 to

                        stop the discharge.

2  DM_PULL              0b -- Do not discharge VBUS (default).
                        1b -- Discharge VBUS.
   DOWN                 DM Pull Down: Enables the 15 k pull-down resistor on DM.
                        0b -- Pull-down resistor is not connected to DM.

                        1b -- Pull-down resistor is connected to DM (default).

1  DP_PULL              DP Pull Down: Enables the 15 k pull-down resistor on DP.
                        0b -- Pull-down resistor is not connected to DP.
   DOWN

                        1b -- Pull-down resistor is connected to DP (default).

0  ID_PULLUP ID Pull Up: Connects a pull-up to the ID line and enables sampling of the ID level. Disabling the ID

                        line sampler will reduce the PHY power consumption.

                        0b -- Disables sampling of the ID line (default).

                        1b -- Enables sampling of the ID line.

           10.1.5 USB Interrupt Enable Rising Edge register

                       The bits in this register enable interrupts and RXCMDs to be sent when the corresponding
                       bits in the USB Interrupt Status register change from logic 0 to logic 1. By default, all
                       transitions are enabled. Table 30 shows the bit allocation of the register.

Table 30.  USB Interrupt Enable Rising Edge register (address R = 0Dh to 0Fh, W = 0Dh, S = 0Eh, C = 0Fh) bit
           allocation
Bit
Symbol               7  6                    5               4             3      2                   1  0

Reset                   reserved                  ID_GND_R SESS_                 SESS_   VBUS_           HOST_
Access                                                                 END_R    VALID_R
                                                                                         VALID_R DISCON_R

                     0  0                    0               1             1      1                   1  1

           R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C

ISP1506A_ISP1506B_1                               Rev. 01 -- 30 May 2007                               NXP B.V. 2007. All rights reserved.

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                                                                               ULPI HS USB OTG transceiver

Table 31. USB Interrupt Enable Rising Edge register (address R = 0Dh to 0Fh, W = 0Dh, S = 0Eh, C = 0Fh) bit
                description

Bit Symbol              Description

7 to 5 -                reserved

4    ID_GND_R           ID Ground Rise: Enables interrupts and RXCMDs for logic 0 to logic 1 transitions on
                        ID_GND.

3    SESS_END_R         Session End Rise: Enables interrupts and RXCMDs for logic 0 to logic 1 transitions on

                        SESS_END.

2    SESS_VALID_R Session Valid Rise: Enables interrupts and RXCMDs for logic 0 to logic 1 transitions on

                        SESS_VLD.

1    VBUS_VALID_R VBUS Valid Rise: Enables interrupts and RXCMDs for logic 0 to logic 1 transitions on

                        VBUS_VLD.

0    HOST_DISCON_R Host Disconnect Rise: Enables interrupts and RXCMDs for logic 0 to logic 1 transitions on

                        HOST_DISCON.

           10.1.6 USB Interrupt Enable Falling Edge register

                       The bits in this register enable interrupts and RXCMDs to be sent when the corresponding
                       bits in the USB Interrupt Status register change from logic 1 to logic 0. By default, all
                       transitions are enabled. See Table 32.

Table 32.  USB Interrupt Enable Falling Edge register (address R = 10h to 12h, W = 10h, S = 11h, C = 12h) bit
           allocation
Bit
Symbol               7  6            5  4                       3  2        1                                  0

Reset                   reserved        ID_GND_F  SESS_             SESS_   VBUS_  HOST_
Access                                            END_F            VALID_F
                                                                            VALID_F DISCON_F

                     0  0            0  1                       1  1        1                                  1

           R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C

Table 33. USB Interrupt Enable Falling Edge register (address R = 10h to 12h, W = 10h, S = 11h, C = 12h) bit
                description

Bit        Symbol       Description

7 to 5 -                reserved

4          ID_GND_F     ID Ground Fall: Enables interrupts and RXCMDs for logic 1 to logic 0 transitions on
                        ID_GND.

3          SESS_END_F   Session End Fall: Enables interrupts and RXCMDs for logic 1 to logic 0 transitions on

                        SESS_END.

2          SESS_VALID_F Session Valid Fall: Enables interrupts and RXCMDs for logic 1 to logic 0 transitions on

                        SESS_VLD.

1          VBUS_VALID_F VBUS Valid Fall: Enables interrupts and RXCMDs for logic 1 to logic 0 transitions on

                        VBUS_VLD.

0          HOST_DISCON_F Host Disconnect Fall: Enables interrupts and RXCMDs for logic 1 to logic 0 transitions on

                        HOST_DISCON.

           10.1.7 USB Interrupt Status register
                       This register (see Table 34) indicates the current value of the interrupt source signal.

ISP1506A_ISP1506B_1                     Rev. 01 -- 30 May 2007               NXP B.V. 2007. All rights reserved.

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                                                                               ULPI HS USB OTG transceiver

Table 34.  USB Interrupt Status register (address R = 13h) bit allocation
Bit
Symbol               7     6         5  4                       3                      2        1              0
                                                                                   SESS_    VBUS_         HOST_
Reset                   reserved        ID_GND               SESS_                 VALID    VALID         DISCON
Access                                                        END
                                                                                       0        0              0
                     X     X         X  0                       0                     R        R              R

                     R     R         R  R                       R

Table 35. USB Interrupt Status register (address R = 13h) bit description

Bit        Symbol       Description

7 to 5 -                reserved

4          ID_GND       ID Ground: Reflects the current value of the ID detector circuit.

3          SESS_END     Session End: Reflects the current value of the session end voltage comparator.

2          SESS_VALID Session Valid: Reflects the current value of the session valid voltage comparator.

1          VBUS_VALID VBUS Valid: Reflects the current value of the VBUS valid voltage comparator.

0          HOST_DISCON Host Disconnect: Reflects the current value of the host disconnect detector.

           10.1.8 USB Interrupt Latch register

                       The bits of the USB Interrupt Latch register are automatically set by the ISP1506 when an
                       unmasked change occurs on the corresponding interrupt source signal. The ISP1506 will
                       automatically clear all bits when the link reads this register, or when the PHY enters
                       low-power mode.

                        Remark: It is optional for the link to read this register when the clock is running because
                        all signal information will automatically be sent to the link through the RXCMD byte.

                        The bit allocation of this register is given in Table 36.

Table 36.  USB Interrupt Latch register (address R = 14h) bit allocation
Bit
Symbol               7     6         5  4                       3                       2        1              0
                                                                                    SESS_   VBUS_           HOST_
Reset                   reserved        ID_GND_L             SESS_                 VALID_L  VALID_L       DISCON_L
Access                                                       END_L
                                                                                        0        0              0
                     0     0         0  0                       0                      R        R               R

                     R     R         R  R                       R

Table 37. USB Interrupt Latch register (address R = 14h) bit description

Bit Symbol              Description

7 to 5 reserved         -

4    ID_GND_L           ID Ground Latch: Automatically set when an unmasked event occurs on ID_GND. Cleared
                        when this register is read.

3    SESS_END_L         Session End Latch: Automatically set when an unmasked event occurs on SESS_END.

                        Cleared when this register is read.

2    SESS_VALID_L Session Valid Latch: Automatically set when an unmasked event occurs on SESS_VLD.

                        Cleared when this register is read.

1    VBUS_VALID_L VBUS Valid Latch: Automatically set when an unmasked event occurs on VBUS_VLD.

                        Cleared when this register is read.

0    HOST_DISCON_L Host Disconnect Latch: Automatically set when an unmasked event occurs on

                        HOST_DISCON. Cleared when this register is read.

ISP1506A_ISP1506B_1                     Rev. 01 -- 30 May 2007                               NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                   ISP1506A; ISP1506B

                                                                                    ULPI HS USB OTG transceiver

           10.1.9 Debug register

                       The bit allocation of the Debug register is given in Table 38. This register indicates the
                       current value of signals useful for debugging.

Table 38. Debug register (address R = 15h) bit allocation

Bit                  7  6                 5            4             3           2              1            0

Symbol                                       reserved                                     LINE         LINE
                                                                                         STATE1       STATE0

Reset                0  0                 0            0             0           0              0            0

Access               R  R                 R            R             R           R              R            R

Table 39.  Debug register (address R = 15h) bit description
Bit
7 to 2     Symbol               Description
1
0          -                    reserved

           LINESTATE1           Line State 1: Contains the current value of LINESTATE 1

           LINESTATE0           Line State 0: Contains the current value of LINESTATE 0

           10.1.10 Scratch register

                         Table 40 shows the bit description of the Scratch register. It is an empty register for testing
                         purposes.

Table 40. Scratch register (address R = 16h to 18h, W = 16h, S = 17h, C = 18h) bit description

Bit        Symbol       Access  Value        Description

7 to 0 SCRATCH[7:0] R/W/S/C 00h              Scratch: This is an empty register byte for testing purposes.
                                             Software can read, write, set and clear this register, and the
                                             functionality of the PHY will not be affected.

           10.1.11 Reserved

                         Registers 19h to 2Eh are not implemented. Operating on these addresses will have no
                         effect on the PHY.

           10.1.12 Access extended register set

                         Address 2Fh does not contain register data. Instead it links to the extended register set.
                         The immediate register set maps to the lower end of the extended register set.

           10.1.13 Vendor-specific registers
                         Address 30h to 3Fh contains vendor-specific registers.

           10.1.14 Power Control register

                         This register controls various aspects of the ISP1506. Table 41 shows the bit allocation of
                         the register.

Table 41.  Power Control register (address R = 3Dh to 3Fh, W = 3Dh, S = 3Eh, C = 3Fh) bit allocation
Bit
Symbol               7  6                 5            4             3           2              1          0
                                                                                                      IGNORE_
Reset                           reserved                     BVALID_    BVALID_          reserved
Access                                                         FALL       RISE                         RESET
                                                                                                           0
                     0  0                 0            0             0           0              0
                                                                                                      R/W/S/C
           R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C R/W/S/C

ISP1506A_ISP1506B_1                          Rev. 01 -- 30 May 2007                              NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                            ISP1506A; ISP1506B

                                                                             ULPI HS USB OTG transceiver

Table 42. Power Control register (address R = 3Dh to 3Fh, W = 3Dh, S = 3Eh, C = 3Fh) bit description

Bit Symbol           Description

7 to 4 -             reserved; the link must never write logic 1 to these bits

3  BVALID_FALL BVALID Fall: Enables RXCMDs for HIGH-to-LOW transitions on BVALID. When BVALID

                     changes from HIGH to LOW, the ISP1506 will send an RXCMD to the link with the ALT_INT bit

                     set to logic 1.

                     This bit is optional and is not necessary for OTG devices. The session valid comparator must be
                     used instead.

2  BVALID_RISE BVALID Rise: Enables RXCMDs for LOW-to-HIGH transitions on BVALID. When BVALID

                     changes from LOW to HIGH, the ISP1506 will send an RXCMD to the link with the ALT_INT bit

                     set to logic 1.

                     This bit is optional and is not necessary for OTG devices. The session valid comparator must be
                     used instead.

1  reserved          -

0  IGNORE_RESET Ignore Reset: Selects between the RESET_N and PSW_N functions of the RESET_N/PSW_N

                     pin. The link must set this bit to logic 1 if PSW_N is used in a ganged mode configuration.

                     0b -- The RESET_N/PSW_N pin behaves as an active-LOW reset input (RESET_N) (default).

                     1b -- The RESET_N/PSW_N pin behaves as an active-LOW power switch output (PSW_N).

            10.2 Extended register set

                      Addresses 00h to 3Fh of the extended register set directly map to the immediate set. This
                      means a read, write, set or clear operation to these extended addresses will operate on
                      the immediate register set.

                      Addresses 40h to FFh are not implemented. Operating on these addresses may result in
                      undefined behavior of the PHY.

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                                                                          ULPI HS USB OTG transceiver

11. ElectroStatic Discharge (ESD)

11.1 ESD protection

          The pins that are connected to the USB connector (DP, DM, ID, VBUS and GND) have a
          minimum of 4 kV ESD protection. Capacitors 0.1 F and 1 F must be connected in
          parallel from VBUS to GND to achieve this 4 kV ESD protection (see Figure 21).

          Remark: Capacitors 0.1 F and 1 F are also required by Ref. 1 "Universal Serial Bus
          Specification Rev. 2.0". For details on the requirements for CVBUS, see Section 16.

                              RC                             RD                  DEVICE UNDER
                            1 M                            1500                         TEST

                     charge current                     discharge
                      limit resistor                    resistance

                                                                    A                    VBUS

                     HIGH VOLTAGE
                       DC SOURCE

                                     CS    storage                  B            0.1 F  1 F
                                   100 pF  capacitor

                                                                                         GND
                                                                                             004aaa881

                     Fig 21. Human body ESD test model

11.2 ESD test conditions

          A detailed report on test set up and results is available on request.

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                                                                                    ULPI HS USB OTG transceiver

12. Limiting values

Table 43. Limiting values
In accordance with the Absolute Maximum Rating System (IEC 60134).

Symbol Parameter                        Conditions                             Min        Max                Unit
                                                                               -0.5       +4.6               V
VCC        supply voltage               on pins CLOCK, STP, DATA[3:0]          -0.5       +2.5               V
VCC(I/O)   input/output supply voltage  and RESET_N/PSW_N                      -0.5       VCC(I/O) + 0.5     V
VI         input voltage
                                                                               -0.5
                                        on pin VBUS/FAULT                      -0.5       +6.0               V
                                        on pin XTAL1                           -0.5
                                                                           [1] -0.5       +2.5               V
                                                                           [2] -4
                                        on pin ID                                         +4.6               V
                                                                           [2] -1.5
                                        on pins DP and DM                      -          +4.6               V
                                                                               -40
VESD       electrostatic discharge      pins DP, DM, ID, VBUS and GND;                    +4                 kV
           voltage                      ILI < 1 A
Ilu                                                                                       +1.5               kV
Tstg       latch-up current             all other pins; ILI < 1 A
           storage temperature                                                            100                mA
                                        -0.5 VCC < V < +1.5 VCC

                                                                                          +125               C

[1] The ISP1506 has been tested according to the additional requirements listed in Ref. 1 "Universal Serial Bus Specification Rev. 2.0",
      Section 7.1.1. The short circuit withstand test and the AC stress test were performed for 24 hours, and the ISP1506 was found to be fully
      operational after the test completed.

[2] Equivalent to discharging a 100 pF capacitor through a 1.5 k resistor (Human Body Model JESD22-A114D).

13. Recommended operating conditions

Table 44.  Recommended operating conditions
Symbol
VCC        Parameter                    Conditions                         Min       Typ        Max Unit
VCC(I/O)
VI         supply voltage                                                  3.0       3.3        3.6       V

Tamb       input/output supply voltage                                     1.65 -               1.95 V
Tj
           input voltage                on pins CLOCK, STP, DATA[3:0] and  0         -          VCC(I/O) V
                                        RESET_N/PSW_N

                                        on pin VBUS/FAULT                  0         -          5.5       V
                                        on pins DP, DM and ID
                                                                           0         -          3.6       V

                                        on pin XTAL1                       0         -          1.95 V

           ambient temperature                                             -40       +25        +85       C

           junction temperature                                            -40       -          +125 C

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14. Static characteristics

Table 45. Static characteristics: supply pins

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                        Conditions                              Min Typ                  Max                     Unit
                                                                                                         3.6                     V
V(REG3V3) voltage on pin REG3V3                                                 3.0 3.3                  1.95                    V
                                                                                1.65 1.8                 1.5                     V
V(REG1V8) voltage on pin REG1V8                                                 1.0 -
                                                                                                         85                      A
VPOR(trip) power-on reset trip voltage
                                                                                                         280                     A
ICC       supply current                charge pump disabled
                                                                                                         -                       mA
                                           low-power mode; VBUS valid detector  -         30             -                       mA
                                           disabled; 1.5 k pull-up resistor on                           -                       mA
                                           DP disconnected                                               -                       mA
                                                                                                         -                       mA
                                        low-power mode; VBUS valid detector     -         210            -                       mA

                                        disabled; 1.5 k pull-up resistor on                              23                      mA
                                                                                                         -                       A
                                        DP connected                                                     1                       A

                                        full-speed idle; no USB activity        -         10

                                        high-speed idle; no USB activity        -         19

                                        full-speed continuous data transmit; [1] -        15

                                        50 pF load on DP and DM

                                        full-speed continuous data receive [1] -          11

                                        high-speed continuous data transmit; [1] -        48

                                        45  load on DP and DM to ground

                                        high-speed continuous data receive [1] -          28

                                        charge pump enabled

                                        IO(VBUS) = 8 mA; charge pump supply     -         20

                                        current only

                                        IO(VBUS) = 0 mA; charge pump supply     -         300

                                        current only

ICC(I/O)  supply current on             ULPI interface pins are static          -         -
          pin VCC(I/O)

[1] A continuous stream of 1 kB packets with minimum inter-packet gap and all data bits set to logic 0 for continuous toggling.

Table 46. Static characteristics: digital pins (CLOCK, DIR, STP, NXT, DATA[3:0], RESET_N/PSW_N)

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                        Conditions                      Min     Typ            Max                               Unit

Input levels

VIL       LOW-level input voltage                                       -       -              0.25 VCC(I/O) V

VIH       HIGH-level input voltage                                      0.8 VCC(I/O) -       -                                 V

IIL       LOW-level input current       VI = 0 V                        -       -              1                                 A
                                        VI = VCC(I/O)
IIH       HIGH-level input current                                      -       -              1                                 A

ILI       input leakage current                                         -1      +0.1           +1                                A

Output levels

VOL       LOW-level output voltage IOL = +2 mA                          -       -              0.4                               V

VOH       HIGH-level output voltage IOH = -2 mA                         VCC(I/O) - 0.4 -       -                                 V

ISP1506A_ISP1506B_1                                 Rev. 01 -- 30 May 2007                               NXP B.V. 2007. All rights reserved.

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                                                                                                 ULPI HS USB OTG transceiver

Table 46. Static characteristics: digital pins (CLOCK, DIR, STP, NXT, DATA[3:0], RESET_N/PSW_N) ...continued

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                              Conditions                  Min             Typ       Max          Unit

IOH  HIGH-level output current VO = VCC(I/O) - 0.4 V                      -3.8            -         -            mA

IOL  LOW-level output current VO = 0.4 V                                  2.8             -         -            mA

IOZ  off-state output current 0 V < VO < VCC(I/O)                         -               -         1            A

Impedance

ZL   load impedance                                                       40              -         75           

Pull-up and pull-down

Ipd  pull-down current                        interface protect enabled;  25              50        90           A

                                              DATA[3:0] pins only;

                                              VI = VCC(I/O)

Ipu  pull-up current                          interface protect enabled;  -30             -50       -75          A

                                              STP pin only; VI = 0 V

Capacitance

Cin  input capacitance                        STP, RESET_N, CLOCK,        -               -         3.5          pF

                                              DATA[3:0]

Table 47. Static characteristics: digital pin FAULT

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                              Conditions                  Min          Typ               Max     Unit

Input levels

VIL  LOW-level input voltage                                              -            -                 0.8     V

VIH  HIGH-level input voltage                                             2.0          -                 -       V

IIL  LOW-level input current VI = 0 V                                     -            -                 1       A

IIH  HIGH-level input current VI = VCC(I/O)                               -            -                 1       A

Table 48. Static characteristics: analog I/O pins (DP, DM)

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                              Conditions                          Min         Typ           Max  Unit

Original USB transceiver (low-speed and full-speed)

Input levels (differential receiver)

VDI           differential input sensitivity  |VDP - VDM|                         0.2         -             -    V

VCM           differential common mode        includes VDI range                  0.8         -             2.5  V

              voltage range

Input levels (single-ended receivers)

VIL           LOW-level input voltage                                             -           -             0.8  V

VIH           HIGH-level input voltage                                            2.0         -             -    V

Output levels

VOL           LOW-level output voltage        pull-up on DP;                      0.0         0.18          0.3  V

                                              RL = 1.5 k to 3.6 V

VOH           HIGH-level output voltage       pull-down on DP, DM;                2.8         3.2           3.6  V

                                              RL = 15 k to GND

ISP1506A_ISP1506B_1                                       Rev. 01 -- 30 May 2007                            NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                    ISP1506A; ISP1506B

                                                                                     ULPI HS USB OTG transceiver

Table 48. Static characteristics: analog I/O pins (DP, DM) ...continued

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                              Conditions              Min       Typ                      Max    Unit
                                                                                                                V
Termination
                                                                                                               
VTERM        termination voltage              for 1.5 k pull-up       3.0       -                        3.6
                                              resistor                                                          mV
                                                                                                                mV
Resistance                                                                                                      mV
                                                                                                                mV
RUP(DP) pull-up resistance on pin DP                                  1425      1500                     1575   mV
High-speed USB transceiver                                                                                      mV

Input levels (differential receiver)                                                                            mV
                                                                                                                mV
VHSSQ        high-speed squelch detection                             100       -                        150    mV
             threshold voltage (differential
             signal amplitude)                                                                                  A
                                                                                                                pF
VHSDSC       high-speed disconnect                                    525       -                        625    k
             detection threshold voltage                                                                        k
             (differential signal amplitude)
                                                                                                               
VHSDI        high-speed differential input    |VDP - VDM|             300       -                        -      
             sensitivity                                                                                        M

VHSCM        high-speed data signaling        includes VDI range      -50       -                        +500
             common mode voltage range
             (guideline for receiver)

VHSOI        high-speed idle level                                    -10       -                        +10
VHSOL
             high-speed data signaling                                -10       -                        +10
             LOW-level voltage

Output levels

VHSOH        high-speed data signaling                                360       -                        440
             HIGH-level voltage

VCHIRPJ      Chirp J level (differential                              700       -                        1100
             voltage)

VCHIRPK      Chirp K level (differential                              -900      -                        -500
             voltage)

Leakage current

ILZ          off-state leakage current                                -1        -                        +1

Capacitance

Cin          input capacitance                pin to GND              -         -                        5

Resistance

RDN(DP)      pull-down resistance on pin DP                           14.25     15                       15.75
RDN(DM)                                                                                                  15.75
             pull-down resistance on                                  14.25     15
             pin DM

Termination

ZO(drv)(DP) driver output impedance on        steady-state drive      [1] 40.5  45                       49.5
                pin DP

ZO(drv)(DM) driver output impedance on        steady-state drive      [1] 40.5  45                       49.5
                pin DM

ZINP         input impedance                                          10        -                        -

[1] For high-speed USB and full-speed USB.

ISP1506A_ISP1506B_1                           Rev. 01 -- 30 May 2007                                     NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                           ISP1506A; ISP1506B

                                                                                            ULPI HS USB OTG transceiver

Table 49. Static characteristics: charge pump

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol       Parameter                     Conditions                              Min         Typ          Max   Unit
                                                                                                            5.25  V
Voltage                                                                                                     0.2   V
                                                                                                            -     mA
VO(VBUS)     output voltage on pin VBUS    IO(VBUS) = 50 mA;                       4.65        5.0          78    %
             leakage voltage on pin VBUS   Ccp(C_A)-(C_B) = 270 nF
VL(VBUS)                                                                           -           -
Current                                    charge pump disabled

IO(VBUS)     output current on pin VBUS    Ccp(C_A)-(C_B) = 270 nF                 45          75
Efficiency

cp           charge pump efficiency        IO(VBUS) = 50 mA                        60          72

Table 50. Static characteristics: VBUS comparators
VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol               Parameter                              Conditions                Min         Typ       Max   Unit
                                                                                                            4.65  V
VA_VBUS_VLD          A-device VBUS valid voltage                                      4.4         4.5       2.0   V
VA_SESS_VLD          A-device session valid voltage
                                                            for A-device and          0.8         1.6       120   mV
                                                                                                            0.8   V
                                                            B-device

Vhys(A_SESS_VLD) A-device session valid hysteresis voltage                            70          90

VB_SESS_END          B-device session end voltage                                     0.2         0.5

Table 51. Static characteristics: VBUS resistors
VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol       Parameter                     Conditions                             Min          Typ           Max  Unit
                                                                                                             -   
RUP(VBUS)    pull-up resistance on         connect to REG3V3 when                 281          680           -   
                                                                                               1100          80   k
             pin VBUS                      CHRG_VBUS is logic 1                                54            310  k
                                                                                               230
RDN(VBUS)    pull-down resistance on connect to GND when                          656

             pin VBUS                      DISCHRG_VBUS is logic 1

RI(idle)(VBUS)(A) idle input resistance on ID pin LOW and charge pump             40

             pin VBUS (A-device)           disabled

RI(idle)(VBUS)(B) idle input resistance on ID pin HIGH or charge pump             170

             pin VBUS (B-device)           enabled

Table 52. Static characteristics: ID detection circuit

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                           Conditions                         Min          Typ           Max      Unit

tID         ID detection time                                                 50           -             -        ms

Vth(ID)     ID detector threshold voltage                                     0.8          1.2           2.0      V
RUP(ID)
            ID pull-up resistance          ID_PULLUP is logic 1               40           50            60       k

ISP1506A_ISP1506B_1                                  Rev. 01 -- 30 May 2007                               NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                                                              ISP1506A; ISP1506B

                                                                                                                               ULPI HS USB OTG transceiver

Table 53. Static characteristics: resistor reference

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                         Conditions                                                             Min        Typ         Max                    Unit

VO(RREF) output voltage on pin RREF      SUSPENDM is logic 1                                                    -          1.22        -                      V

       120                           004aaa876                                5.50                                                        004aaa877
ICC(cp)
(mA)            VCC = 3.6 V                                             VO(VBUS)                                       VCC = 3.6 V
                         3.3 V                                              (V)                                                 3.3 V
       100               3.0 V                                                5.00                                              3.0 V

         80

         60

40                                                                      4.50

20

0                                                                       4.00                                       10  20        30       40  50
                                                                              0
             0       10     20  30   40            50

                                    IO(VBUS) (mA)                                                                                      IO(VBUS) (mA)

            ICC(cp) denotes charge pump supply current.                 Fig 23. VBUS output voltage as a function of VBUS
                                                                                  output current
Fig 22. Charge pump supply current as a function of
          VBUS output current

                                     004aaa878                               108                                                          004aaa879

5.50                                                                    ICC(cp)
        IO(VBUS) = 0 mA                                                 (mA)

VO(VBUS)              8 mA                                                   106
    (V)              50 mA

5.00

                                                                                              IO(VBUS) = 50 mA
                                                                        104

4.50
                                                                                                           102

4.00            3.1 3.2 3.3 3.4 3.5 3.6                                 100                                            +20 +40 +60 +80 +100
      3                                                    VCC(cp) (V)      -40 -20 0                                                              Tamb (C)

            VCC(cp) denotes charge pump supply voltage.                             ICC(cp) denotes charge pump supply current.

Fig 24. VBUS output voltage as a function of charge                     Fig 25. Charge pump supply current as a function of
          pump supply voltage                                                     temperature

ISP1506A_ISP1506B_1                                Rev. 01 -- 30 May 2007                                                               NXP B.V. 2007. All rights reserved.

Product data sheet                                                                                                                                        59 of 79
NXP Semiconductors                                                           ISP1506A; ISP1506B

                                                                                            ULPI HS USB OTG transceiver

15. Dynamic characteristics

Table 54. Dynamic characteristics: reset and clock

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol               Parameter                       Conditions               Min    Typ                 Max                         Unit

Reset                                                                                                    -                           s
                                                                                                         -                           s
tW(POR)              internal power-on reset pulse                            0.2    -                   -                           s
                     width                                                                               -                           ns
                                                                                                         1                           ms
tw(REG1V8_H)         REG1V8 HIGH pulse width                                  2      -
                                                                                                         -                           MHz
tw(REG1V8_L)         REG1V8 LOW pulse width                                   11     -                   -                           MHz
                                                                                                         200                         ps
tW(RESET_N)          external RESET_N pulse width                             200    -                   300                         ps
                                                                                                         -                           %
tPWRUP               regulator start-up time         4.7 F 20 % capacitor  -      -
                                                                                                         200                         ppm
                                                     each on pins REG1V8                                 5                           ns
                                                                                                         5                           ns
                                                     and REG3V3                                          1.95                        V

Crystal or clock applied to XTAL1                                                                        -                           MHz
                                                                                                         500                         ps
fi(XTAL1)            input frequency on pin XTAL1    ISP1506ABS               -      19.2                55                          %
                                                     ISP1506BBS                                          -                           s
                                                                              -      26                  900                         s

tjit(i)(XTAL1)RMS    RMS input jitter on pin XTAL1   ISP1506ABS               [1] -  -
                                                     ISP1506BBS
                                                                              [1] -  -

i(XTAL1)             input duty cycle on pin XTAL1 applicable only when       [2] -  50

                                                     clock is applied on

                                                     pin XTAL1

fi(XTAL1)            input frequency tolerance on                             -      50
                     pin XTAL1

tr(XTAL1)            rise time on pin XTAL1          only for square wave     -      -

                                                     input

tf(XTAL1)            fall time on pin XTAL1          only for square wave     -      -

                                                     input

V(XTAL1)(p-p)        peak-to-peak voltage on         only for square wave     0.566 -
                     pin XTAL1                       input

Output CLOCK characteristics

fo(CLOCK)            output frequency on pin CLOCK                            -      60
tjit(o)(CLOCK)RMS    RMS output jitter on pin CLOCK
o(CLOCK)             output clock duty cycle on                               [1] -  -
                     pin CLOCK
                                                                              45     50

tstartup(PLL)        PLL startup time                                         -      650

tstartup(o)(CLOCK) output CLOCK start-up time        measured from power      450    650
                                                     good or assertion of
                                                     pin STP

[1] RMS = Root Mean Square.
[2] The internal PLL is triggered only on the positive edge from the crystal oscillator. Therefore, the duty cycle is not critical.

ISP1506A_ISP1506B_1                                  Rev. 01 -- 30 May 2007                               NXP B.V. 2007. All rights reserved.

Product data sheet                                                                                                          60 of 79
NXP Semiconductors                                                            ISP1506A; ISP1506B

                                                                                             ULPI HS USB OTG transceiver

Table 55. Dynamic characteristics: digital I/O pins

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                     Conditions                               Min  Typ                   Max    Unit

tsu(DATA) DATA set-up time with respect to 20 pF total external load          3.0  -                     -      ns

         the rising edge of pin CLOCK per pin

th(DATA) DATA hold time with respect to 20 pF total external load             0    -                     -      ns

         the rising edge of pin CLOCK per pin

td(DATA) DATA output delay with respect 20 pF total external load             -    -                     5.0    ns

         to the rising edge of pin CLOCK per pin

tsu(STP) STP set-up time with respect to 20 pF total external load            4.7  -                     -      ns

         the rising edge of pin CLOCK per pin

th(STP) STP hold time with respect to 20 pF total external load               0    -                     -      ns

         the rising edge of pin CLOCK per pin

td(DIR)  DIR output delay with respect to 20 pF total external load           -    -                     8.7    ns

         the rising edge of pin CLOCK per pin

td(NXT) NXT output delay with respect to 20 pF total external load            -    -                     8.7    ns

         the rising edge of pin CLOCK per pin

Table 56. Dynamic characteristics: analog I/O pins (DP and DM)

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                     Conditions                               Min  Typ                   Max    Unit

High-speed driver

tHSR     rise time (10 % to 90 %)                                             500  -                     -      ps

tHSF     fall time (10 % to 90 %)                                             500  -                     -      ps

Full-speed driver

tFR      rise time                   CL = 50 pF; 10 % to 90 % of              4    -                     20     ns

                                     |VOH - VOL|

tFF      fall time                   CL = 50 pF; 10 % to 90 % of              4    -                     20     ns

                                     |VOH - VOL|

tFRFM    differential rise and fall  excluding the first transition from      90   -                     111.1  %

         time matching               the idle state

VCRS     output signal crossover excluding the first transition from          1.3  -                     2.0    V

         voltage                     the idle state

Low-speed driver

tLR      transition time: rise time CL = 200 pF to 600 pF; 1.5 k              75   -                     300    ns

                                     pull-up on DM enabled; 10 % to

                                     90 % of |VOH - VOL|

tLF      transition time: fall time CL = 200 pF to 600 pF; 1.5 k              75   -                     300    ns

                                     pull-up on DM enabled; 10 % to

                                     90 % of |VOH - VOL|

tLRFM    rise and fall time matching tLR/tLF; excluding the first             80   -                     125    %
                                              transition from the idle state

Driver timing

tPLH(drv) driver propagation delay DAT, SE0 to DP, DM;                        -    -                     11     ns

         (LOW to HIGH)               see Figure 27

tPHL(drv) driver propagation delay DAT, SE0 to DP, DM;                        -    -                     11     ns

         (HIGH to LOW)               see Figure 27

ISP1506A_ISP1506B_1                               Rev. 01 -- 30 May 2007                                  NXP B.V. 2007. All rights reserved.

Product data sheet                                                                                                          61 of 79
NXP Semiconductors                                                                ISP1506A; ISP1506B

                                                                                                 ULPI HS USB OTG transceiver

Table 56. Dynamic characteristics: analog I/O pins (DP and DM) ...continued

VCC = 3.0 V to 3.6 V; VCC(I/O) = 1.65 V to 1.95 V; Tamb = -40 C to +85 C; unless otherwise specified.
Typical values are at VCC = 3.3 V; VCC(I/O) = 1.8 V; Tamb = +25 C; unless otherwise specified.

Symbol Parameter                   Conditions                                            Min             Typ  Max  Unit

tPHZ  driver disable delay from TX_ENABLE to DP, DM;                                     -               -    12   ns

      HIGH level                   see Figure 28

tPLZ  driver disable delay from TX_ENABLE to DP, DM;                                     -               -    12   ns

      LOW level                    see Figure 28

tPZH  driver enable delay to       TX_ENABLE to DP, DM;                                  -               -    20   ns

      HIGH level                   see Figure 28

tPZL  driver enable delay to       TX_ENABLE to DP, DM;                                  -               -    20   ns

      LOW level                    see Figure 28

Receiver timing

Differential receiver

tPLH(rcv) receiver propagation     DP, DM to DAT, SE0;                                   -               -    17   ns
              delay (LOW to HIGH)  see Figure 29

tPHL(rcv) receiver propagation     DP, DM to DAT, SE0;                                   -               -    17   ns
              delay (HIGH to LOW)  see Figure 29

                                                                    1.8 V

                                                                    logic input 0.9 V                          0.9 V
                                                                                                              tPHL(drv)
VOH   tHSR, tFR, tLR                     tHSF, tFF, tLF              0V                       tPLH(drv)
                       90 %        90 %                                                         VCRS                         VCRS
                                                                    VOH                                                          004aaa573
                         10 %      10 %                                    differential
   VOL                                                                      data lines
                                                         004aaa861
Fig 26. Rise time and fall time                                     VOL

                                                                    Fig 27. Timing of DAT and SE0 when transmitting to DP
                                                                              and DM

1.8 V                tPZH                     0.9 V                       2.0 V   VCRS                            VCRS
     logic 0.9 V     tPZL                                           differential              tPLH(rcv)           tPHL(rcv)
     input                                   tPHZ                   data lines
                     VCRS                    tPLZ                                                                                0.9 V
  0V                               VOH - 0.3 V                           0.8 V                                                  004aaa985

VOH                               VOL + 0.3 V                             VOH
     differential
      data lines                                                    logic output              0.9 V

VOL                                                     004aaa574         VOL

Fig 28. Timing of TX_ENABLE to DP and DM                            Fig 29. Timing of DAT and SE0 when receiving from DP
                                                                              and DM

                   15.1 ULPI timing

                             ULPI interface timing requirements are given in Figure 30. This timing applies to
                             synchronous mode only. All timing is measured with respect to the ISP1506 CLOCK pin.
                             All signals are clocked on the rising edge of CLOCK.

ISP1506A_ISP1506B_1                                      Rev. 01 -- 30 May 2007                               NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                             ISP1506A; ISP1506B

                                                                              ULPI HS USB OTG transceiver

                            CLOCK       tsu(STP) th(STP)
                                       tsu(DATA) th(DATA)
                     CONTROL IN
                               (STP)

                           DATA IN
                              (8-BIT)

                      CONTROL OUT                              td(DIR),  td(DIR),
                             (DIR, NXT)                        td(NXT)   td(NXT)

                             DATA OUT                          td(DATA)
                                   (8-BIT)
                                                                                   004aaa722
                     Fig 30. ULPI timing interface

ISP1506A_ISP1506B_1                    Rev. 01 -- 30 May 2007                      NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                    ISP1506A; ISP1506B

                                                                                     ULPI HS USB OTG transceiver

16. Application information

Table 57. Recommended bill of materials

Designator[1] Application              Value                          Comment

Cbypass    highly recommended for 0.1 F                              -

           all applications

Ccp(C_A)-(C_B) charge pump is used     22 nF (8 mA), 270 nF (50 mA); -
                                       up to 470 nF (50 mA)

Cfilter    highly recommended for      4.7 F 20 %; use a LOW ESR -
           all applications            capacitor (0.2  to 2 ) for best
                                       performance

CVBUS      mandatory for peripherals 0.1 F and 1 F to 10 F in      -

                                       parallel

           mandatory for host          0.1 F and 120 F 20 % (min) -
                                       in parallel

           mandatory for OTG           0.1 F and 1 F to 6.5 F in -
                                       parallel

DESD       recommended for all         IP4359CX4/LF                   Wafer-Level Chip-Scale Package (WLCSP);
                                                                      ESD IEC 61000-4-2 level 4; 15 kV contact;
           ESD-sensitive applications                                 15 kV air discharge compliant protection

Rpullup    recommended; for            4.7 k (recommended)            maximum value is determined by the voltage
           applications with an                                       drop on PSW_N caused by leakage into
           external VBUS supply                                       PSW_N and the external supply control pin
           controlled by PSW_N

RRREF      mandatory in all            12 k 1 %                     -

           applications

RVBUS      strongly recommended for 1 k 5 %                         -

           peripheral or external 5 V

           applications only

RXTAL      required only for           47 k 5 %                     used to avoid floating input on the XTAL1 pin
           applications driving a
           square wave into the
           XTAL1 pin

XTAL       crystal is used             19.2 MHz                       CL = 10 pF; RS < 220 ; CXTAL = 18 pF
C(XTAL)SQ                              26 MHz                         CL = 10 pF; RS < 130 ; CXTAL = 18 pF
           required only for           100 pF                         used to AC couple the input square wave to
           applications driving a                                     the XTAL1 pin
           square wave into the
           XTAL1 pin that has a DC
           offset

[1] For detailed information, refer to application note Ref. 7 "Interfacing to the ISP1504/5/6 (AN10048)".

ISP1506A_ISP1506B_1                           Rev. 01 -- 30 May 2007                                        NXP B.V. 2007. All rights reserved.

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                                               xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx
                                               xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x
                                               xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx
                                               xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx

        ISP1506A_ISP1506B_1                                                                                                   VCC(I/O)                                                                                          NXP Semiconductors

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                                                                                                                                                                                                   Cbypass  Cbypass

                                                                                         Cbypass                                      VCC(I/O) 1                        24 DATA0
                                                                                                                              RRREF RREF 2                              23 DATA1
                                                                      1 VBUS                                                                                                                                DATA0

                                                                      2 D-                                                              DM 3                            22 DATA2                            DATA1

                                                                          D+                                                            DP 4                            21 VCC(I/O)                         DATA2
                                                                      3
                                                                                                                                        ID 5                            20 DATA3                            DATA3
                                                                          ID
                                                                      4                                                                                                                                              OTG
                                               USB MINI-AB
Rev. 01 -- 30 May 2007                         RECEPTACLE GND                               A1 A2                                            CPGND 6                      19 CLOCK                                 CONTROLLER
                                                                      5                  IP4359CX4/LF                                                    ISP1506
                                                                                                                                                  C_B 7                                                     CLOCK
                                                                          SHIELD            B1 B2                             Ccp(C_A)-(C_B)                              18 NXT
                                                                      6                                        DESD                                                                                         NXT
                                                                                                                                                  C_A 8                   17 STP
                                                                          SHIELD                                                                                                                            STP
                                                                      7
                                                                                                                                        VCC 9                           16 DIR                              DIR
                                                                          SHIELD
                                                                      8                                                                                                                                                           ISP1506A; ISP1506B

                                                                          SHIELD                                                                                                                                                ULPI HS USB OTG transceiver
                                                                      9

                                                                                                                              VBUS/FAULT 10                             15 REG1V8

                                                                                  CVBUS                                              REG3V3 11                          14 RESET_N/PSW_N

                                                                                                                                     XTAL1 12                           13 XTAL2          Cbypass  Cfilter

                                                                                                                                                         GND (die pad)

                                                                                         Cfilter                     Cbypass

                                                                                                                              XTAL(1)

         NXP B.V. 2007. All rights reserved.                                                                                 CXTAL     CXTAL                                                                        004aaa602

65 of 79                                                   (1) Frequency is version dependent: ISP1506A: 19.2 MHz; ISP1506B: 26 MHz.
                                               Fig 31. Using the ISP1506 with an OTG Controller; internal charge pump is utilized and crystal is attached
                                                        xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx
                                                        xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x
                                                        xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx
                                                        xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx

        ISP1506A_ISP1506B_1                                                                                       VCC      VCC(I/O)                                                                                                                                                                                                                   NXP Semiconductors

Product data sheet                             Rpullup  +3.3 V IN                                           +5 V                                                                        Cbypass  Cbypass
                                                                    ON                                      OUT
                                                                                CHARGE
                                                                                  PUMP

                                                            VBUS                                                                   VCC(I/O)                                 DATA0                DATA0
                                                        1                                                                                        1                    24                         DATA1
                                                                                                                                                                                                 DATA2
                                                            D-                                                             RRREF RREF                                       DATA1
                                                        2                                                                                        2                    23

                                                                                                                                         DM                                 DATA2
                                                                                                                                                 3                    22

                                                                          D+                                                          DP                              21 VCC(I/O)                DATA3
                                                                      3                                                                     4                               DATA3                                 OTG

Rev. 01 -- 30 May 2007                                                    ID                                                          ID                              20                                   CONTROLLER
                                                                      4                                                                    5                                CLOCK                CLOCK
                                               USB MINI-AB
                                               RECEPTACLE 5 GND                     A1 A2                                             CPGND                  ISP1506  19                         NXT
                                                                                                                                                   6                        NXT
                                                                      6 SHIELD  IP4359CX4/LF                               Cbypass                                                               STP
                                                                                    B1 B2                                                  C_B                        18
                                                                      7 SHIELD                                                                     7                  17 STP                     DIR
                                                                                                      DESD
                                                                      8 SHIELD                                                             C_A                              DIR
                                                                                                                                                   8                  16
                                                                      9 SHIELD
                                                                                                                                      VCC                                   REG1V8                                                                                                                                                                      ISP1506A; ISP1506B
                                                                                                                                              9                       15
                                                                                                                                                                      14 RESET_N/PSW_N                                                                                                                                                                ULPI HS USB OTG transceiver
                                                                                                                           RVBUS VBUS/FAULT
                                                                                                                                                         10

                                                                                                                  CVBUS               REG3V3
                                                                                                                                                    11

                                                                                                                                      XTAL1                           XTAL2                      Cbypass  Cfilter

                                                                                                                  Cbypass  Cfilter           12 GND (die pad) 13

         NXP B.V. 2007. All rights reserved.                                                               fi(XTAL1)(1)   C(XTAL)SQ                         RXTAL

66 of 79                                                                                                                                                                                                                                                                                                                                   004aaa887

                                                           (1) Frequency is version dependent: ISP1506A: 19.2 MHz; ISP1506B: 26 MHz.
                                               Fig 32. Using the ISP1506 with an OTG Controller; external charge pump using ISP1506 internal VBUS valid and external square wave input on XTAL1
                                                        xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx
                                                        xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x
                                                        xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx
                                                        xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx

        ISP1506A_ISP1506B_1                                                                                                         VCC  VCC(I/O)                                                                                    NXP Semiconductors

Product data sheet                                      +5 V                                                                             Cbypass                                               Cbypass  Cbypass

                                               Rpullup       IN              FAULT                                                                                                                             DATA0
                                                                             OUT
                                                             ON       VBUS                                                                       VCC(I/O)                         24 DATA0                     DATA1
                                                                    SWITCH                                                                                      1                 23 DATA1
                                                                                                                                                                                                               DATA2
                                                                 1 VBUS                                                                  RRREF RREF
                                                                                                                                                                2                                              DATA3
                                                                                                                                                                                                                               HOST
                                                                 2 D-                                                                               DM                            22 DATA2
                                                                                                                                                            3                                                           CONTROLLER
                                                                                                                                                                                                               CLOCK
                                                        USB      3  D+                                                                              DP                            21 VCC(I/O)
                                                                    GND                                                                                     4                                                  NXT

                                               STANDARD-A                                                                                                                                                      STP

                                               RECEPTACLE                                      A1 A3                                                ID 5                                                       DIR
                                                                                         IP4359CX4/LF
                                                                 4                                                                                                                20 DATA3
                                                                                               B1 B2
Rev. 01 -- 30 May 2007                                               SHIELD                                          DESD                           CPGND 6                             CLOCK
                                                                 5                                                                                       C_B 7                    19
                                                                                    CVBUS
                                                                     SHIELD                                                                                        ISP1506              NXT
                                                                 6                                                                                                                18

                                                                                                                                                    C_A 8                               STP             Cbypass  Cfilter               ISP1506A; ISP1506B
                                                                                                                                                     VCC 9                        17
                                                                                    Cbypass                                Cfilter       VBUS/FAULT 10                                                                               ULPI HS USB OTG transceiver
                                                                                                                                              REG3V3 11                                 DIR
                                                                                                                                                 XTAL1 12                         16

                                                                                                                                                                   GND (die pad)        REG1V8
                                                                                                                                                                                  15

                                                                                                                                                                                        RESET_N/PSW_N
                                                                                                                                                                                  14

                                                                                                                                                                                        XTAL2
                                                                                                                                                                                  13

         NXP B.V. 2007. All rights reserved.                                                fi(XTAL1)(1)                                C(XTAL)SQ                          RXTAL

67 of 79                                                                                                                                                                                                         004aaa888

                                                           (1) Frequency is version dependent: ISP1506A: 19.2 MHz; ISP1506B: 26 MHz.
                                               Fig 33. Using the ISP1506 with a standard USB Host Controller; external 5 V source with built-in FAULT and external square wave input on XTAL1
                                               xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxx x x x xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xx xx
                                               xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxx xxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxx x x
                                               xxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxx xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxx
                                               xxxxxxxxxxxxxxxxxxxxxxxxx xxxxxxxxxxxxxxxxxxxx xxx

        ISP1506A_ISP1506B_1                                                                  VCC VCC(I/O)                                                                                        NXP Semiconductors

Product data sheet                                                                                                                                             Cbypass  Cbypass
                                                                                                                                                                          DATA0
                                                                                      Cbypass

                                                                VBUS                                            VCC(I/O)                       24 DATA0                 DATA1
                                                           1                                                                 1                 23 DATA1
                                                                                                                                               22 DATA2
                                                                D-                                    RRREF RREF                                                        DATA2
                                                           2                                                                 2

                                                                                                                      DM
                                                                                                                             3

                                               USB         3  D+                                           DP                                  21 VCC(I/O)
                                                              GND                                                4
                                                                                                                                                                        DATA3
                                               STANDARD-B                                                                                                                           PERIPHERAL
                                                                                                                                                                                   CONTROLLER
                                               RECEPTACLE 4                                                         ID                         20 DATA3
                                                                                                                          5                          CLOCK              CLOCK
                                                           5 SHIELD         A1 A2
Rev. 01 -- 30 May 2007                                                  IP4359CX4/LF                        CPGND                              19
                                                                                                                          6
                                                           6 SHIELD          B1 B2    RVBUS                                                                             NXT
                                                                      DESD                                       C_B 7
                                                                                                                 C_A 8
                                                                                                                  VCC 9         ISP1506              NXT
                                                                                                      VBUS/FAULT 10                            18
                                                                                                           REG3V3 11
                                                                                                                                                                        STP

                                                                                                                                                     STP
                                                                                                                                               17

                                                                                                                                                                        DIR

                                                                                      CVBUS                                                          DIR                                           ISP1506A; ISP1506B
                                                                                                                                               16
                                                                                                                                                                                                 ULPI HS USB OTG transceiver
                                                                                                                                                     REG1V8
                                                                                                                                               15

                                                                                                                                                     RESET_N/
                                                                                                                                               14 PSW_N

                                                                                                           XTAL1 12                                            Cbypass       Cfilter

                                                                      Cbypass Cfilter          XTAL(1)

                                                                                                           XTAL2 13

         NXP B.V. 2007. All rights reserved.                                                                                   GND (die pad)

68 of 79                                                                                       CXTAL       CXTAL                                                                      004aaa889

                                                           (1) Frequency is version dependent: ISP1506A: 19.2 MHz; ISP1506B: 26 MHz.
                                               Fig 34. Using the ISP1506 with a standard USB Peripheral Controller; external crystal is used
NXP Semiconductors                                                                                      ISP1506A; ISP1506B

17. Package outline                                                                                                    ULPI HS USB OTG transceiver

HVQFN24: plastic thermal enhanced very thin quad flat package; no leads;                                                                   SOT616-1
24 terminals; body 4 x 4 x 0.85 mm

                                                  D                         BA

               terminal 1
               index area

                                                                                                             A

                                                                                                                A1

                                                                                               E                                           c

                                                                                                                         detail X

                                                  e1                                                                                 C

                                                        1/2 e                                                   y1 C                    y

                                          e             b                                      vMC A B

                                 7                                 12                          wM C

                     L

                                                                                        13
                           6

                                                                                            e

                     Eh                                                                            e2

                                                                                            1/2 e

                           1
                                                                                        18

               terminal 1             24

               index area                                      19

                                                  Dh                                                                               X

                                                  0                         2.5                              5 mm

                                                                           scale

DIMENSIONS (mm are the original dimensions)

UNIT A(1)      A1          b     c           D(1) Dh E(1) Eh           e                       e1 e2    L    v        w  y  y1
         max.

mm  1          0.05        0.30  0.2         4.1  2.25  4.1    2.25    0.5                     2.5 2.5  0.5  0.1 0.05 0.05 0.1
               0.00        0.18              3.9  1.95  3.9    1.95                                     0.3

Note
1. Plastic or metal protrusions of 0.075 mm maximum per side are not included.

    OUTLINE                                                    REFERENCES                                                 EUROPEAN         ISSUE DATE
                                                                                                                         PROJECTION
VERSION                          IEC                 JEDEC                JEITA                                                               01-08-08
                                                                                                                                              02-10-22
    SOT616-1                     ---                 MO-220                 ---

Fig 35. Package outline SOT616-1 (HVQFN24)

ISP1506A_ISP1506B_1                                            Rev. 01 -- 30 May 2007                                                    NXP B.V. 2007. All rights reserved.

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                                                            ULPI HS USB OTG transceiver

18. Soldering

                              This text provides a very brief insight into a complex technology. A more in-depth account
                             of soldering ICs can be found in Application Note AN10365 "Surface mount reflow
                             soldering description".

                18.1 Introduction to soldering

                              Soldering is one of the most common methods through which packages are attached to
                              Printed Circuit Boards (PCBs), to form electrical circuits. The soldered joint provides both
                              the mechanical and the electrical connection. There is no single soldering method that is
                              ideal for all IC packages. Wave soldering is often preferred when through-hole and
                              Surface Mount Devices (SMDs) are mixed on one printed wiring board; however, it is not
                              suitable for fine pitch SMDs. Reflow soldering is ideal for the small pitches and high
                              densities that come with increased miniaturization.

                18.2 Wave and reflow soldering

                              Wave soldering is a joining technology in which the joints are made by solder coming from
                              a standing wave of liquid solder. The wave soldering process is suitable for the following:

                           Through-hole components
                           Leaded or leadless SMDs, which are glued to the surface of the printed circuit board

                              Not all SMDs can be wave soldered. Packages with solder balls, and some leadless
                              packages which have solder lands underneath the body, cannot be wave soldered. Also,
                              leaded SMDs with leads having a pitch smaller than ~0.6 mm cannot be wave soldered,
                              due to an increased probability of bridging.

                              The reflow soldering process involves applying solder paste to a board, followed by
                              component placement and exposure to a temperature profile. Leaded packages,
                              packages with solder balls, and leadless packages are all reflow solderable.

                              Key characteristics in both wave and reflow soldering are:

                           Board specifications, including the board finish, solder masks and vias
                           Package footprints, including solder thieves and orientation
                           The moisture sensitivity level of the packages
                           Package placement
                           Inspection and repair
                           Lead-free soldering versus PbSn soldering

                18.3 Wave soldering

                              Key characteristics in wave soldering are:

                           Process issues, such as application of adhesive and flux, clinching of leads, board

                                   transport, the solder wave parameters, and the time during which components are
                                   exposed to the wave

                           Solder bath specifications, including temperature and impurities

ISP1506A_ISP1506B_1  Rev. 01 -- 30 May 2007   NXP B.V. 2007. All rights reserved.

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                                                                        ULPI HS USB OTG transceiver

18.4 Reflow soldering

          Key characteristics in reflow soldering are:

                      Lead-free versus SnPb soldering; note that a lead-free reflow process usually leads to

                        higher minimum peak temperatures (see Figure 36) than a PbSn process, thus
                        reducing the process window

                      Solder paste printing issues including smearing, release, and adjusting the process

                        window for a mix of large and small components on one board

                      Reflow temperature profile; this profile includes preheat, reflow (in which the board is

                        heated to the peak temperature) and cooling down. It is imperative that the peak
                        temperature is high enough for the solder to make reliable solder joints (a solder paste
                        characteristic). In addition, the peak temperature must be low enough that the
                        packages and/or boards are not damaged. The peak temperature of the package
                        depends on package thickness and volume and is classified in accordance with
                        Table 58 and 59

                     Table 58. SnPb eutectic process (from J-STD-020C)

                     Package thickness (mm) Package reflow temperature (C)

                                 Volume (mm3)

                                 < 350                                        350

                     < 2.5       235                                         220

                      2.5        220                                         220

                     Table 59. Lead-free process (from J-STD-020C)

                     Package thickness (mm) Package reflow temperature (C)

                                 Volume (mm3)

                                 < 350                              350 to 2000    > 2000
                                                                                   260
                     < 1.6       260                                260            245
                                                                                   245
                     1.6 to 2.5  260                                250

                     > 2.5       250                                245

                     Moisture sensitivity precautions, as indicated on the packing, must be respected at all
                     times.

                     Studies have shown that small packages reach higher temperatures during reflow
                     soldering, see Figure 36.

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                                                                                     ULPI HS USB OTG transceiver

                            temperature                  maximum peak temperature
                                                           = MSL limit, damage level

                                                      minimum peak temperature
                                              = minimum soldering temperature

                                                                                          peak
                                                                                      temperature

                                                                                                                                                                         time
                                                                                                                                                                                     001aac844

                                   MSL: Moisture Sensitivity Level
                       Fig 36. Temperature profiles for large and small components

                     For further information on temperature profiles, refer to Application Note AN10365
                     "Surface mount reflow soldering description".

19. Abbreviations

                     Table 60. Abbreviations

                     Acronym             Description

                     ASIC                Application-Specific Integrated Circuit

                     ATX                 Analog USB Transceiver

                     EOP                 End-Of-Packet

                     ESD                 ElectroStatic Discharge

                     ESR                 Effective Series Resistance

                     FS                  Full-Speed

                     HNP                 Host Negotiation Protocol

                     HS                  High-Speed

                     ID                  Identification

                     IEC                 International Electrotechnical Commission

                     LS                  Low-Speed

                     NRZI                Non-Return-to-Zero Inverted

                     OTG                 On-The-Go

                     PHY                 Physical Layer[1]

                     PID                 Packet Identifier

                     PLL                 Phase-Locked Loop

                     POR                 Power-On Reset

                     RXCMD               Receive Command

                     SE0                 Single-Ended Zero

ISP1506A_ISP1506B_1                      Rev. 01 -- 30 May 2007                        NXP B.V. 2007. All rights reserved.

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                                                                               ULPI HS USB OTG transceiver

                     Table 60. Abbreviations ...continued

                     Acronym       Description

                     SOF           Start-Of-Frame

                     SRP           Session Request Protocol

                     SYNC          Synchronous

                     TTL           Transistor-Transistor Logic

                     TXCMD         Transmit Command

                     USB           Universal Serial Bus

                     USB-IF        USB Implementers Forum

                     ULPI          UTMI+ Low Pin Interface

                     UTMI          USB 2.0 Transceiver Macrocell Interface

                     UTMI+         USB 2.0 Transceiver Macrocell Interface Plus

                     [1] Physical layer containing the USB transceiver. The ISP1506 is a PHY.

20. References

                     [1] Universal Serial Bus Specification Rev. 2.0
                     [2] On-The-Go Supplement to the USB 2.0 Specification Rev. 1.2
                     [3] UTMI+ Low Pin Interface (ULPI) Specification Rev. 1.1
                     [4] UTMI+ Specification Rev. 1.0
                     [5] USB 2.0 Transceiver Macrocell Interface (UTMI) Specification Ver. 1.05
                     [6] Electrostatic Discharge (ESD) Sensitivity Testing Human Body Model (HBM)

                            (JESD22-A114D)
                     [7] Interfacing to the ISP1504/5/6 (AN10048)

21. Revision history

Table 61. Revision history

Document ID          Release date  Data sheet status            Change notice                  Supersedes
                                   Product data sheet           -                              -
ISP1506A_ISP1506B_1 20070530

ISP1506A_ISP1506B_1                Rev. 01 -- 30 May 2007                                       NXP B.V. 2007. All rights reserved.

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                                                                                                ULPI HS USB OTG transceiver

22. Legal information

22.1 Data sheet status

Document status[1][2]       Product status[3]  Definition
                                               This document contains data from the objective specification for product development.
Objective [short] data sheet Development       This document contains data from the preliminary specification.
                                               This document contains the product specification.
Preliminary [short] data sheet Qualification

Product [short] data sheet  Production

[1] Please consult the most recently issued document before initiating or completing a design.

[2] The term `short data sheet' is explained in section "Definitions".

[3] The product status of device(s) described in this document may have changed since this document was published and may differ in case of multiple devices. The latest product status
        information is available on the Internet at URL http://www.nxp.com.

22.2 Definitions                                                                 malfunction of a NXP Semiconductors product can reasonably be expected to
                                                                                 result in personal injury, death or severe property or environmental damage.
Draft -- The document is a draft version only. The content is still under        NXP Semiconductors accepts no liability for inclusion and/or use of NXP
internal review and subject to formal approval, which may result in              Semiconductors products in such equipment or applications and therefore
modifications or additions. NXP Semiconductors does not give any                 such inclusion and/or use is at the customer's own risk.
representations or warranties as to the accuracy or completeness of
information included herein and shall have no liability for the consequences of  Applications -- Applications that are described herein for any of these
use of such information.                                                         products are for illustrative purposes only. NXP Semiconductors makes no
                                                                                 representation or warranty that such applications will be suitable for the
Short data sheet -- A short data sheet is an extract from a full data sheet      specified use without further testing or modification.
with the same product type number(s) and title. A short data sheet is intended
for quick reference only and should not be relied upon to contain detailed and   Limiting values -- Stress above one or more limiting values (as defined in
full information. For detailed and full information see the relevant full data   the Absolute Maximum Ratings System of IEC 60134) may cause permanent
sheet, which is available on request via the local NXP Semiconductors sales      damage to the device. Limiting values are stress ratings only and operation of
office. In case of any inconsistency or conflict with the short data sheet, the  the device at these or any other conditions above those given in the
full data sheet shall prevail.                                                   Characteristics sections of this document is not implied. Exposure to limiting
                                                                                 values for extended periods may affect device reliability.
22.3 Disclaimers
                                                                                 Terms and conditions of sale -- NXP Semiconductors products are sold
General -- Information in this document is believed to be accurate and           subject to the general terms and conditions of commercial sale, as published
reliable. However, NXP Semiconductors does not give any representations or       at http://www.nxp.com/profile/terms, including those pertaining to warranty,
warranties, expressed or implied, as to the accuracy or completeness of such     intellectual property rights infringement and limitation of liability, unless
information and shall have no liability for the consequences of use of such      explicitly otherwise agreed to in writing by NXP Semiconductors. In case of
information.                                                                     any inconsistency or conflict between information in this document and such
                                                                                 terms and conditions, the latter will prevail.
Right to make changes -- NXP Semiconductors reserves the right to make
changes to information published in this document, including without             No offer to sell or license -- Nothing in this document may be interpreted
limitation specifications and product descriptions, at any time and without      or construed as an offer to sell products that is open for acceptance or the
notice. This document supersedes and replaces all information supplied prior     grant, conveyance or implication of any license under any copyrights, patents
to the publication hereof.                                                       or other industrial or intellectual property rights.

Suitability for use -- NXP Semiconductors products are not designed,             22.4 Trademarks
authorized or warranted to be suitable for use in medical, military, aircraft,
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23. Contact information

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ISP1506A_ISP1506B_1                            Rev. 01 -- 30 May 2007             NXP B.V. 2007. All rights reserved.

Product data sheet                                                                                  74 of 79
NXP Semiconductors                                                                    ISP1506A; ISP1506B

                                                                                                     ULPI HS USB OTG transceiver

24. Tables

Table 1. Ordering information . . . . . . . . . . . . . . . . . . . . .3                            (address R = 0Dh to 0Fh, W = 0Dh, S = 0Eh,
Table 2. Pin description . . . . . . . . . . . . . . . . . . . . . . . . . .5                       C = 0Fh) bit allocation . . . . . . . . . . . . . . . . . . . 48
Table 3. Recommended charge pump capacitor value .11                                  Table 31. USB Interrupt Enable Rising Edge register
Table 4. ULPI signal description . . . . . . . . . . . . . . . . . .15                              (address R = 0Dh to 0Fh, W = 0Dh, S = 0Eh,
Table 5. Signal mapping during low-power mode . . . . .16                                           C = 0Fh) bit description . . . . . . . . . . . . . . . . . . 49
Table 6. Signal mapping for 3-pin serial mode . . . . . . .17                         Table 32. USB Interrupt Enable Falling Edge register
Table 7. Operating states and their corresponding                                                   (address R = 10h to 12h, W = 10h, S = 11h,
                                                                                                    C = 12h) bit allocation . . . . . . . . . . . . . . . . . . . 49
              resistor settings . . . . . . . . . . . . . . . . . . . . . . . .18     Table 33. USB Interrupt Enable Falling Edge register
Table 8. OTG Control register power control bits . . . . .24                                        (address R = 10h to 12h, W = 10h, S = 11h,
Table 9. TXCMD byte format . . . . . . . . . . . . . . . . . . . . .24                              C = 12h) bit description . . . . . . . . . . . . . . . . . . 49
Table 10. RXCMD byte format . . . . . . . . . . . . . . . . . . . . .25               Table 34. USB Interrupt Status register
Table 11. LINESTATE[1:0] encoding for upstream                                                      (address R = 13h) bit allocation . . . . . . . . . . . 50
                                                                                      Table 35. USB Interrupt Status register
              facing ports: peripheral . . . . . . . . . . . . . . . . . .26                        (address R = 13h) bit description . . . . . . . . . . 50
Table 12. LINESTATE[1:0] encoding for downstream                                      Table 36. USB Interrupt Latch register
                                                                                                    (address R = 14h) bit allocation . . . . . . . . . . . 50
              facing ports: host . . . . . . . . . . . . . . . . . . . . . . .26      Table 37. USB Interrupt Latch register
Table 13. Encoded VBUS voltage state . . . . . . . . . . . . . .26                                  (address R = 14h) bit description . . . . . . . . . . 50
Table 14. VBUS indicators in RXCMD required for                                       Table 38. Debug register (address R = 15h)
                                                                                                    bit allocation . . . . . . . . . . . . . . . . . . . . . . . . . . 51
              typical applications . . . . . . . . . . . . . . . . . . . . . .27      Table 39. Debug register (address R = 15h)
Table 15. Encoded USB event signals . . . . . . . . . . . . . .28                                   bit description . . . . . . . . . . . . . . . . . . . . . . . . . 51
Table 16. PHY pipeline delays . . . . . . . . . . . . . . . . . . . . .32             Table 40. Scratch register (address R = 16h to 18h,
Table 17. Link decision times . . . . . . . . . . . . . . . . . . . . .33                           W = 16h, S = 17h, C = 18h) bit description . . . 51
Table 18. Immediate register set overview . . . . . . . . . . .44                     Table 41. Power Control register (address R = 3Dh to
Table 19. Extended register set overview . . . . . . . . . . . .44                                  3Fh, W = 3Dh, S = 3Eh, C = 3Fh)
Table 20. Vendor ID Low register (address R = 00h) bit                                              bit allocation . . . . . . . . . . . . . . . . . . . . . . . . . . 51
                                                                                      Table 42. Power Control register (address R = 3Dh to
              description . . . . . . . . . . . . . . . . . . . . . . . . . . . .45                 3Fh, W = 3Dh, S = 3Eh, C = 3Fh)
Table 21. Vendor ID High register (address R = 01h) bit                                             bit description . . . . . . . . . . . . . . . . . . . . . . . . . 52
                                                                                      Table 43. Limiting values . . . . . . . . . . . . . . . . . . . . . . . . . 54
              description . . . . . . . . . . . . . . . . . . . . . . . . . . . .45   Table 44. Recommended operating conditions . . . . . . . . 54
Table 22. Product ID Low register (address R = 02h) bit                               Table 45. Static characteristics: supply pins . . . . . . . . . . 55
                                                                                      Table 46. Static characteristics: digital pins (CLOCK,
              description . . . . . . . . . . . . . . . . . . . . . . . . . . . .45                 DIR, STP, NXT, DATA[3:0],
Table 23. Product ID High register (address R = 03h) bit                                            RESET_N/PSW_N) . . . . . . . . . . . . . . . . . . . . . 55
                                                                                      Table 47. Static characteristics: digital pin FAULT . . . . . 56
              description . . . . . . . . . . . . . . . . . . . . . . . . . . . .45   Table 48. Static characteristics: analog I/O pins
Table 24. Function Control register (address R = 04h to                                             (DP, DM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
                                                                                      Table 49. Static characteristics: charge pump . . . . . . . . 58
              06h, W = 04h, S = 05h, C = 06h) bit allocation 45                       Table 50. Static characteristics: VBUS comparators . . . . 58
Table 25. Function Control register (address R = 04h to                               Table 51. Static characteristics: VBUS resistors . . . . . . . . 58
                                                                                      Table 52. Static characteristics: ID detection circuit . . . . 58
              06h, W = 04h, S = 05h, C = 06h)                                         Table 53. Static characteristics: resistor reference . . . . . 59
              bit description . . . . . . . . . . . . . . . . . . . . . . . . .46     Table 54. Dynamic characteristics: reset and clock . . . . 60
Table 26. Interface Control register (address R = 07h to                              Table 55. Dynamic characteristics: digital I/O pins . . . . . 61
              09h, W = 07h, S = 08h, C = 09h) bit allocation 46                       Table 56. Dynamic characteristics: analog I/O pins
Table 27. Interface Control register (address R = 07h to
              09h, W = 07h, S = 08h, C = 09h)                                                                                              continued >>
              bit description . . . . . . . . . . . . . . . . . . . . . . . . .47
Table 28. OTG Control register (address R = 0Ah to
              0Ch, W = 0Ah, S = 0Bh, C = 0Ch)
              bit allocation . . . . . . . . . . . . . . . . . . . . . . . . . . .47
Table 29. OTG Control register (address R = 0Ah to
              0Ch, W = 0Ah, S = 0Bh, C = 0Ch)
              bit description . . . . . . . . . . . . . . . . . . . . . . . . .48
Table 30. USB Interrupt Enable Rising Edge register

ISP1506A_ISP1506B_1  Rev. 01 -- 30 May 2007                                           NXP B.V. 2007. All rights reserved.

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NXP Semiconductors                                                               ISP1506A; ISP1506B

              (DP and DM) . . . . . . . . . . . . . . . . . . . . . . . . . .61                 ULPI HS USB OTG transceiver
Table 57. Recommended bill of materials . . . . . . . . . . . .64
Table 58. SnPb eutectic process (from J-STD-020C) . . .71
Table 59. Lead-free process (from J-STD-020C) . . . . . .71
Table 60. Abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . .72
Table 61. Revision history . . . . . . . . . . . . . . . . . . . . . . . .73

ISP1506A_ISP1506B_1  Rev. 01 -- 30 May 2007                                            continued >>

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                                                                                                    76 of 79
NXP Semiconductors                                                                   ISP1506A; ISP1506B

                                                                                                    ULPI HS USB OTG transceiver

25. Figures

Fig 1. Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . .4                   external charge pump using ISP1506 internal
Fig 2. Pin configuration HVQFN24. . . . . . . . . . . . . . . . . .5                            VBUS valid and external square wave input
Fig 3. External capacitors connection . . . . . . . . . . . . . .10                             on XTAL1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
Fig 4. Charge pump capacitor . . . . . . . . . . . . . . . . . . . .11               Fig 33. Using the ISP1506 with a standard USB Host
Fig 5. Internal power-on reset timing . . . . . . . . . . . . . . .20                           Controller; external 5 V source with built-in
Fig 6. Power-up and reset sequence required before                                              FAULT and external square wave input
                                                                                                on XTAL1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
           the ULPI bus is ready for use. . . . . . . . . . . . . . . .22            Fig 34. Using the ISP1506 with a standard
Fig 7. Interface behavior with respect to RESET_N. . . .23                                      USB Peripheral Controller;
Fig 8. Single and back-to-back RXCMDs from the                                                  external crystal is used . . . . . . . . . . . . . . . . . . . . 68
                                                                                     Fig 35. Package outline SOT616-1 (HVQFN24) . . . . . . . 69
           ISP1506 to the link. . . . . . . . . . . . . . . . . . . . . . . .25      Fig 36. Temperature profiles for large and small
Fig 9. RXCMD A_VBUS_VLD indicator source . . . . . . .27                                        components. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
Fig 10. Example of register write, register read,
                                                                                                                                          continued >>
           extended register write and extended
           register read. . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
Fig 11. USB reset and high-speed detection handshake
           (chirp) sequence . . . . . . . . . . . . . . . . . . . . . . . . .31
Fig 12. Example of using the ISP1506 to transmit
           and receive USB data . . . . . . . . . . . . . . . . . . . . .32
Fig 13. High-speed transmit-to-transmit packet timing. . .33
Fig 14. High-speed receive-to-transmit packet timing . . .34
Fig 15. Preamble sequence . . . . . . . . . . . . . . . . . . . . . . .35
Fig 16. Full-speed suspend and resume . . . . . . . . . . . . .36
Fig 17. High-speed suspend and resume . . . . . . . . . . . .38
Fig 18. Remote wake-up from low-power mode . . . . . . .40
Fig 19. Transmitting USB packets without automatic
           SYNC and EOP generation . . . . . . . . . . . . . . . . .41
Fig 20. Example of transmit followed by receive in 3-pin
           serial mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . .43
Fig 21. Human body ESD test model. . . . . . . . . . . . . . . .53
Fig 22. Charge pump supply current as a function
           of VBUS output current . . . . . . . . . . . . . . . . . . . . .59
Fig 23. VBUS output voltage as a function
           of VBUS output current . . . . . . . . . . . . . . . . . . . . .59
Fig 24. VBUS output voltage as a function of charge
           pump supply voltage . . . . . . . . . . . . . . . . . . . . . .59
Fig 25. Charge pump supply current as a function of
           temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59
Fig 26. Rise time and fall time . . . . . . . . . . . . . . . . . . . . .62
Fig 27. Timing of DAT and SE0 when transmitting
           to DP and DM . . . . . . . . . . . . . . . . . . . . . . . . . . .62
Fig 28. Timing of TX_ENABLE to DP and DM. . . . . . . . .62
Fig 29. Timing of DAT and SE0 when receiving
           from DP and DM . . . . . . . . . . . . . . . . . . . . . . . . .62
Fig 30. ULPI timing interface . . . . . . . . . . . . . . . . . . . . . .63
Fig 31. Using the ISP1506 with an OTG Controller;
           internal charge pump is utilized
           and crystal is attached . . . . . . . . . . . . . . . . . . . . .65
Fig 32. Using the ISP1506 with an OTG Controller;

ISP1506A_ISP1506B_1  Rev. 01 -- 30 May 2007                                           NXP B.V. 2007. All rights reserved.

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                                                                                                            ULPI HS USB OTG transceiver

26. Contents

1         General description . . . . . . . . . . . . . . . . . . . . . . 1          8.1     ULPI modes . . . . . . . . . . . . . . . . . . . . . . . . . . 15

2         Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1   8.1.1   Synchronous mode . . . . . . . . . . . . . . . . . . . . 15
                                                                                     8.1.2   Low-power mode . . . . . . . . . . . . . . . . . . . . . . 16
3         Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
                                                                                     8.1.3 3-pin full-speed or low-speed serial mode . . . 17
4         Ordering information . . . . . . . . . . . . . . . . . . . . . 3
                                                                                     8.2     USB and OTG state transitions . . . . . . . . . . . 17
5         Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . 4
                                                                                     9       Protocol description . . . . . . . . . . . . . . . . . . . . 20
6         Pinning information . . . . . . . . . . . . . . . . . . . . . . 5
                                                                                     9.1     ULPI references . . . . . . . . . . . . . . . . . . . . . . . 20
6.1       Pinning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
                                                                                     9.2     Power-On Reset (POR) . . . . . . . . . . . . . . . . . 20
6.2       Pin description . . . . . . . . . . . . . . . . . . . . . . . . . 5
                                                                                     9.3     Power-up, reset and bus idle sequence . . . . . 20
7         Functional description . . . . . . . . . . . . . . . . . . . 7             9.3.1   Interface protection. . . . . . . . . . . . . . . . . . . . . 22
                                                                                     9.3.2   Interface behavior with respect to RESET_N. 23
7.1       ULPI interface controller . . . . . . . . . . . . . . . . . . 7
7.2       USB serializer and deserializer. . . . . . . . . . . . . 7                 9.4     VBUS power and fault detection . . . . . . . . . . . 23
7.3       Hi-Speed USB (USB 2.0) ATX . . . . . . . . . . . . . 7                     9.4.1   Driving 5 V on VBUS . . . . . . . . . . . . . . . . . . . . 23
7.4       Voltage regulator. . . . . . . . . . . . . . . . . . . . . . . . 8         9.4.2   Fault detection . . . . . . . . . . . . . . . . . . . . . . . . 24
7.5       Crystal oscillator and PLL. . . . . . . . . . . . . . . . . 8              9.5
7.6       OTG module . . . . . . . . . . . . . . . . . . . . . . . . . . . 8                 TXCMD and RXCMD . . . . . . . . . . . . . . . . . . . 24
7.6.1     ID detector . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
7.6.2     VBUS comparators . . . . . . . . . . . . . . . . . . . . . . . 9           9.5.1 TXCMD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
7.6.2.1   VBUS valid comparator . . . . . . . . . . . . . . . . . . . 9
7.6.2.2   Session valid comparator . . . . . . . . . . . . . . . . . 9               9.5.2 RXCMD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
7.6.2.3   Session end comparator. . . . . . . . . . . . . . . . . . 9                9.5.2.1 Linestate encoding . . . . . . . . . . . . . . . . . . . . . 25
7.6.3     SRP charge and discharge resistors . . . . . . . . 9
7.6.4     Charge pump . . . . . . . . . . . . . . . . . . . . . . . . . . 9          9.5.2.2 VBUS state encoding . . . . . . . . . . . . . . . . . . . . 26
7.7       Band gap reference voltage . . . . . . . . . . . . . . 10                  9.5.2.3 RxEvent encoding . . . . . . . . . . . . . . . . . . . . . 28
7.8       Power-On Reset (POR) . . . . . . . . . . . . . . . . . 10
7.9       Detailed description of pins . . . . . . . . . . . . . . 10                9.6     Register read and write operations . . . . . . . . 29
7.9.1     DATA[3:0] . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
7.9.2     VCC(I/O) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10    9.7     USB reset and high-speed detection handshake
7.9.3     RREF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
7.9.4     DP and DM . . . . . . . . . . . . . . . . . . . . . . . . . . . 11                 (chirp) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
7.9.5     ID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
7.9.6     CPGND. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11        9.8     USB packet transmit and receive . . . . . . . . . . 32
7.9.7     C_A and C_B . . . . . . . . . . . . . . . . . . . . . . . . . 11           9.8.1   USB packet timing . . . . . . . . . . . . . . . . . . . . . 32
7.9.8     VCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
7.9.9     VBUS/FAULT . . . . . . . . . . . . . . . . . . . . . . . . . . 12          9.8.1.1 ISP1506 pipeline delays. . . . . . . . . . . . . . . . . 32
7.9.9.1   VBUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
7.9.9.2   FAULT (external overcurrent or fault detector) 12                          9.8.1.2 Allowed link decision time . . . . . . . . . . . . . . . 32
7.9.10    REG3V3 and REG1V8 . . . . . . . . . . . . . . . . . . 12
7.9.11    XTAL1 and XTAL2. . . . . . . . . . . . . . . . . . . . . . 12              9.9     Preamble . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
7.9.12    RESET_N/PSW_N . . . . . . . . . . . . . . . . . . . . . 12
7.9.12.1  RESET_N . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13         9.10    USB suspend and resume . . . . . . . . . . . . . . . 35
7.9.12.2  PSW_N . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
7.9.13    DIR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13   9.10.1 Full-speed or low-speed host-initiated suspend
7.9.14    STP. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
7.9.15    NXT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14            and resume . . . . . . . . . . . . . . . . . . . . . . . . . . 35
7.9.16    CLOCK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
7.9.17    GND (die pad). . . . . . . . . . . . . . . . . . . . . . . . . 14          9.10.2 High-speed suspend and resume . . . . . . . . . 36
                                                                                     9.10.3 Remote wake-up . . . . . . . . . . . . . . . . . . . . . . 39

                                                                                     9.11    No automatic SYNC and EOP generation

                                                                                             (optional) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

                                                                                     9.12    On-The-Go operations . . . . . . . . . . . . . . . . . . 41
                                                                                     9.12.1  OTG charge pump . . . . . . . . . . . . . . . . . . . . . 42
                                                                                     9.12.2  OTG comparators. . . . . . . . . . . . . . . . . . . . . . 42

                                                                                     9.12.3 Pull-up and pull-down resistors . . . . . . . . . . . 42
                                                                                     9.12.4 ID detection . . . . . . . . . . . . . . . . . . . . . . . . . . 42

                                                                                     9.12.5 VBUS charge and discharge resistors . . . . . . . 42

                                                                                     9.13    Serial mode . . . . . . . . . . . . . . . . . . . . . . . . . . 42

                                                                                     9.14    Aborting transfers. . . . . . . . . . . . . . . . . . . . . . 43

                                                                                     9.15    Avoiding contention on the ULPI data bus . . . 43

                                                                                     10      Register map . . . . . . . . . . . . . . . . . . . . . . . . . . 44

                                                                                     10.1    Immediate register set . . . . . . . . . . . . . . . . . . 45

                                                                                     10.1.1 Vendor ID and Product ID registers . . . . . . . . 45

8         Modes of operation . . . . . . . . . . . . . . . . . . . . . 15

                                                                                             continued >>

ISP1506A_ISP1506B_1  Rev. 01 -- 30 May 2007                                                   NXP B.V. 2007. All rights reserved.

Product data sheet                                                                                              78 of 79
NXP Semiconductors                                                                   ISP1506A; ISP1506B

                                                                                                    ULPI HS USB OTG transceiver

10.1.1.1  Vendor ID Low register . . . . . . . . . . . . . . . . . . 45
10.1.1.2  Vendor ID High register . . . . . . . . . . . . . . . . . 45
10.1.1.3  Product ID Low register . . . . . . . . . . . . . . . . . 45
10.1.1.4  Product ID High register . . . . . . . . . . . . . . . . . 45
10.1.2    Function Control register . . . . . . . . . . . . . . . . 45
10.1.3    Interface Control register . . . . . . . . . . . . . . . . 46
10.1.4    OTG Control register . . . . . . . . . . . . . . . . . . . 47
10.1.5    USB Interrupt Enable Rising Edge register . . 48
10.1.6    USB Interrupt Enable Falling Edge register . . 49
10.1.7    USB Interrupt Status register . . . . . . . . . . . . . 49
10.1.8    USB Interrupt Latch register . . . . . . . . . . . . . . 50
10.1.9    Debug register . . . . . . . . . . . . . . . . . . . . . . . . 51
10.1.10   Scratch register. . . . . . . . . . . . . . . . . . . . . . . . 51
10.1.11   Reserved . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
10.1.12   Access extended register set . . . . . . . . . . . . . 51
10.1.13   Vendor-specific registers . . . . . . . . . . . . . . . . 51
10.1.14   Power Control register . . . . . . . . . . . . . . . . . . 51
10.2      Extended register set . . . . . . . . . . . . . . . . . . . 52

11        ElectroStatic Discharge (ESD) . . . . . . . . . . . . 53

11.1      ESD protection . . . . . . . . . . . . . . . . . . . . . . . . 53

11.2      ESD test conditions . . . . . . . . . . . . . . . . . . . . 53

12        Limiting values. . . . . . . . . . . . . . . . . . . . . . . . . 54

13        Recommended operating conditions. . . . . . . 54

14        Static characteristics. . . . . . . . . . . . . . . . . . . . 55

15        Dynamic characteristics . . . . . . . . . . . . . . . . . 60

15.1      ULPI timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

16        Application information. . . . . . . . . . . . . . . . . . 64

17        Package outline . . . . . . . . . . . . . . . . . . . . . . . . 69

18        Soldering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

18.1      Introduction to soldering . . . . . . . . . . . . . . . . . 70

18.2      Wave and reflow soldering . . . . . . . . . . . . . . . 70

18.3      Wave soldering . . . . . . . . . . . . . . . . . . . . . . . . 70

18.4      Reflow soldering . . . . . . . . . . . . . . . . . . . . . . . 71

19        Abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . 72

20        References . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

21        Revision history . . . . . . . . . . . . . . . . . . . . . . . . 73

22        Legal information. . . . . . . . . . . . . . . . . . . . . . . 74

22.1      Data sheet status . . . . . . . . . . . . . . . . . . . . . . 74

22.2      Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

22.3      Disclaimers . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

22.4      Trademarks . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

23        Contact information. . . . . . . . . . . . . . . . . . . . . 74

24        Tables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

25        Figures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

26        Contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

                                                                                     Please be aware that important notices concerning this document and the product(s)
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                                                                                                                                                                    Date of release: 30 May 2007
                                                                                                                                              Document identifier: ISP1506A_ISP1506B_1
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