电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

ISL88731AHRZ

器件型号:ISL88731AHRZ
器件类别:模拟器件
文件大小:0KB,共0页
厂商名称:INTERSIL [Intersil Corporation]
厂商官网:http://www.intersil.com/cda/home/
下载文档

ISL88731AHRZ在线购买

供应商 器件名称 价格 最低购买 库存  
ISL88731AHRZ ¥37 1 点击查看 点击购买

器件描述

1-CHANNEL POWER SUPPLY SUPPORT CKT,

1通道 供电支持电路,

参数

ISL88731AHRZ功能数量 1
ISL88731AHRZ端子数量 28
ISL88731AHRZ最大工作温度 100 Cel
ISL88731AHRZ最小工作温度 -10 Cel
ISL88731AHRZ最大供电/工作电压 5.5 V
ISL88731AHRZ最小供电/工作电压 2.7 V
ISL88731AHRZ额定供电电压 5 V
ISL88731AHRZ加工封装描述 5 × 5 MM, 0.80 MM HEIGHT, ROHS COMPLIANT, 塑料, TQFN-28
ISL88731AHRZ无铅 Yes
ISL88731AHRZ欧盟RoHS规范 Yes
ISL88731AHRZ状态 ACTIVE
ISL88731AHRZ包装形状 SQUARE
ISL88731AHRZ包装尺寸 芯片 CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
ISL88731AHRZ表面贴装 Yes
ISL88731AHRZ端子形式 NO 铅
ISL88731AHRZ端子间距 0.5000 mm
ISL88731AHRZ端子涂层 MATTE 锡
ISL88731AHRZ端子位置
ISL88731AHRZ包装材料 塑料/环氧树脂
ISL88731AHRZ温度等级 其他
ISL88731AHRZ通道数 1
ISL88731AHRZ模拟IC其它类型 供电支持电路

文档预览

ISL88731AHRZ器件文档内容

SMBus Level 2 Battery Charger

ISL88731A                                                                   Features

The ISL88731A is a highly integrated Lithium-ion battery                      0.5% Battery Voltage Accuracy
charger controller, programmable over the SMBus system                        3% Adapter Current Limit Accuracy
management bus (SMBus). The ISL88731A is intended to be                      3% Charge Current Accuracy
used in a smart battery charger (SBC) within a smart battery                  SMBus 2 Wire Serial Interface
system (SBS) that throttles the charge power such that the                   Battery Short Circuit Protection
current from the AC-adapter is automatically limited. High                   Fast Response for Pulse-Charging
efficiency is achieved with a DC/DC synchronous-rectifier buck                Fast System-Load Transient Response
converter, equipped with diode emulation for enhanced light                   Monitor Outputs
load efficiency and system bus boosting prevention. The
ISL88731A charges one to four Lithium-ion series cells, and                     - Adapter Current (3% Accuracy)
delivers up to 8A charge current. Integrated MOSFET drivers                     - AC-Adapter Detection
and bootstrap diode result in fewer components and smaller
implementation area. Low offset current-sense amplifiers                      11-Bit Battery Voltage Setting
provide high accuracy with 10m sense resistors. The                           6 Bit Charge Current/Adapter Current Setting
ISL88731A provides 0.5% end-of-charge battery voltage                         8A Maximum Battery Charger Current
accuracy.                                                                     11A Maximum Adapter Current
                                                                              +8V to +28V Adapter Voltage Range
The ISL88731A provides a digital output that indicates the                   Pb-Free (RoHS compliant)
presence of the AC-adapter as well as an analog output which
indicates the adapter current within 4% accuracy.                           Applications

The ISL88731A is available in a small 5mmx5mm 28 Ld thin                      Notebook Computers
(0.8mm) QFN package. An evaluation kit is available to reduce                Tablet PCs
design time. The ISL88731A is available in Pb-Free packages.                  Portable Equipment with Rechargeable Batteries

Pin Configuration                                                          Ordering Information

                                   ISL88731A
                                  (28 LD TQFN)
                                   TOP VIEW

              CSSP
                     CSSN
                             VCC
                                     BOOT
                                            UGATE
                                                    PHASE
                                                           DCIN

              28 27 26 25 24 23 22                                              PART          PART   TEMP    PACKAGE            PKG.
                                                                              NUMBER        MARKING  RANGE   (Pb-Free)         DWG. #
NC 1                                                             21 VDDP   (Notes 1, 2, 3)
                                                                                                       (C)

ACIN 2                                                           20 LGATE  ISL88731AHRZ ISL887 31AHRZ -10 to +100 28 Ld 5x5 TQFN L28.5x5B

VREF 3                                                           19 PGND   NOTES:

ICOMP 4                                                          18 CSOP    1. Add "-T*" suffix for tape and reel. Please refer to TB347 for details on
     NC 5                                                        17 CSON        reel specifications.

VCOMP 6                                                          16 NC      2. These Intersil Pb-free plastic packaged products employ special
      NC 7                                                       15 VFB         Pb-free material sets, molding compounds/die attach materials, and
                                                                                100% matte tin plate plus anneal (e3 termination finish, which is
              8 9 10 11 12 13 14                                                RoHS compliant and compatible with both SnPb and Pb-free soldering
                                                                                operations). Intersil Pb-free products are MSL classified at Pb-free
              ICM                                                               peak reflow temperatures that meet or exceed the Pb-free
                     SDA                                                        requirements of IPC/JEDEC J STD-020.
                             SCL
                                    VDDSM B                                 3. For Moisture Sensitivity Level (MSL), please see device information
                                            GND                                 page for ISL88731A. For more information on MSL please see
                                                    ACOK                        techbrief TB363.

                                                           NC

June 8, 2011  1                                                          CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.
FN6738.3
                                                                 1-888-INTERSIL or 1-888-468-3774 |Copyright Intersil Americas Inc. 2008, 2009, 2011. All Rights Reserved

                                                                           Intersil (and design) is a trademark owned by Intersil Corporation or one of its subsidiaries.

                                                                           All other trademarks mentioned are the property of their respective owners.
                                                ISL88731A

                                                             DCIN           VCC

                            11                             LINEAR     VDDP                     REFERENCE  VREF
                                                        REGULATOR                                         ACOK
VDDSMB                      6    DACV           DACV
     SDA                         DACS           DACS                        REF +                         ACIN
     SCL    SMBUS                DACI           DACI                               -                      ICM
                                EN
    CSSP                     6                                                                            BOOT
    CSSN                                                                                                  UGATE
  ICOMP      LEVEL                       -                            BUFF                                PHASE
   CSOP     SHIFTER                        GMS                                                            VDDP
   CSON                         DACS +                                                  EN                LGATE
               20x                                                                                        PGND
      VFB                                                               CSO                               GND
VCOMP       LEVEL              DACI  -                                                 DC/DC
            SHIFTER                    GMI
                                      +                                             CONVERTER
               20x                                                    LVB LVB

                                                DACV +                                CSSP
                                                            GMV

                                                          -

            500k 100k
                             EN

                                      FIGURE 1. FUNCTIONAL BLOCK DIAGRAM

AC ADAPTER                                              RS1                                               TO SYSTEM

                                                  CSSP       CSSN                                    RS2  TO BATTERY

                                                ACIN         UGATE
                                                DCIN         PHASE

                                                ISL88731A

                                                              BOOT
                                                             LGATE

              AGND                              ICOMP        CSOP
                                                VCOMP        CSON
            2                                   VDDP
                                                                VFB

                                                             PGND

                                                VREF         ACOK                                         PGND

                                                                 ICM                           HOST

                                                                 SDA

                                                VCC              SCL
                                                      GND
                                                           VDDSMB

                                                               AGND

                                      FIGURE 2. TYPICAL APPLICATION CIRCUIT

                                                                                                                         FN6738.3
                                                                                                                      June 8, 2011
                                                                ISL88731A

Absolute Maximum Ratings                                                                                 Thermal Information

DCIN, CSSP, CSSN, CSOP, CSON, VFB . . . . . . . . . . . . . . . . . . . -0.3V to +28V                    Thermal Resistance (Typical, Notes 4, 5) JA (C/W) JC (C/W)
CSSP-CSSN, CSOP-CSON, PGND-GND . . . . . . . . . . . . . . . . . . -0.3V to +0.3V
PHASE to GND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -6V to +30V   QFN Package . . . . . . . . . . . . . . . . . . . . . . . .  36       6
BOOT to GND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to +33V
BOOT to PHASE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to +6V   Junction Temperature Range . . . . . . . . . . . . . . . . . . . . . . . -55C to +150C
UGATE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . PHASE - 0.3V to BOOT +0.3V
LGATE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .PGND - 0.3V to VDDP +0.3V         Operating Temperature Range . . . . . . . . . . . . . . . . . . . . . . -10C to +100C
ICOMP, VCOMP, VREF, to GND . . . . . . . . . . . . . . . . . . . . . -0.3V to VCC +0.3V
VDDSMB, SCL, SDA, ACIN, ACOK . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to +6V                Storage Temperature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -65C to +150C
VDDP, ICM, VCC to GND, VDDP to PGND . . . . . . . . . . . . . . . . . . -0.3V to +6V
                                                                                                         Pb-Free Reflow Profile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . see link below

                                                                                                         http://www.intersil.com/pbfree/Pb-FreeReflow.asp

CAUTION: Do not operate at or near the maximum ratings listed for extended periods of time. Exposure to such conditions may adversely impact product
reliability and result in failures not covered by warranty.

NOTES:
4. JA is measured in free air with the component mounted on a high effective thermal conductivity test board with "direct attach" features. See Tech
     Brief TB379
5. For JC, the "case temp" location is the center of the exposed metal pad on the package underside.

Electrical Specifications DCIN = CSSP = CSSN = 18V, CSOP = CSON = 12V, VDDP = 5V, BOOT-PHASE = 5.0V, GND = PGND = 0V,

CVDDP = 1F, IVDDP = 0mA, TA = -10C to +100C. Boldface limits apply over the operating temperature range, -10C to +100C.

                                                                                                                              MIN                                         MAX

PARAMETER                                                                                                CONDITIONS           (Note 6) TYP (Note 6) UNITS

CHARGE VOLTAGE REGULATION

Battery Full Charge Voltage and Accuracy            ChargeVoltage = 0x41A0                                                    16.716 16.8 16.884 V

                                                                                                                              -0.5                                        0.5     %

                                                    ChargeVoltage = 0x3130                                                    12.529 12.592 12.655 V

                                                                                                                              -0.5                                        0.5     %

                                                    ChargeVoltage = 0x20D0                                                    8.350 8.4 8.450 V

                                                                                                                              -0.6                                        0.6     %

                                                    ChargeVoltage = 0x1060                                                    4.163 4.192 4.221 V

                                                                                                                              -0.7                                        0.7     %

Battery Undervoltage Lockout Trip Point for Trickle VFB rising                                                                2.55 2.7 2.85 V
Charge

Battery Undervoltage Lockout Trip Point Hysteresis                                                                            100 250 400 mV

CHARGE CURRENT REGULATION

CSOP to CSON Full-Scale Current-Sense Voltage                                                                                 78.22 80.64 83.06 mV

Charge Current and Accuracy                         RS2 = 10m (see Figure 2)                                                  7.822 8.064 8.306 A
                                                    ChargingCurrent = 0x1f80
                                                                                                                              -3                                          3       %

                                                    RS2 = 10m (see Figure 2)                                                  3.809 3.968 4.126 A
                                                    ChargingCurrent = 0x0f80
                                                                                                                              -4                                          4       %

                                                    RS2 = 10m (see Figure 2)                                                  64                                      128 220 mA
                                                    ChargingCurrent = 0x0080

Charge Current Gain Error                           Based on charge current = 128mA and 8.064A                                -1.6                                        1.4     %

CSOP/CSON Input Voltage Range                                                                                                 0                                           19      V

                               3                                                                                                                                               FN6738.3

                                                                                                                                                                              June 8, 2011
                                   ISL88731A

Electrical Specifications DCIN = CSSP = CSSN = 18V, CSOP = CSON = 12V, VDDP = 5V, BOOT-PHASE = 5.0V, GND = PGND = 0V,

CVDDP = 1F, IVDDP = 0mA, TA = -10C to +100C. Boldface limits apply over the operating temperature range, -10C to +100C. (Continued)

                                                                                     MIN        MAX

             PARAMETER                                    CONDITIONS                 (Note 6) TYP (Note 6) UNITS

Battery Quiescent Current          Adapter present, not charging,                          135 400 A
                                   ICSOP + ICSON + IPHASE + ICSSP + ICSSN + IFB
Adapter Quiescent Current          VPHASE = VCSON = VCSOP = VDCIN = 19V, VACIN = 5V  -1    0.2  4    A
INPUT CURRENT REGULATION
                                   Adapter Absent                                          3    10 mA
                                   ICSOP + ICSON + IPHASE + ICSSP + ICSSN + IFB
                                   VPHASE = VCSON = VCSOP = 19V, VDCIN = 0V

                                   IDCIN+ICSSP+ICSSN
                                   VADAPTER = 8V to 26V, VBATTERY 4V to 16.8V

CSSP to CSSN Full-Scale Current-Sense Voltage CSSP = 19V                             106.7 110 113.3 mV

Input Current Accuracy             RS1 = 10m (see Figure 2)                          -3         3    %
                                   Adapter Current = 11004mA or 3584mA

                                   RS1 = 10m (see Figure 2)                          -5         5    %
                                   Adapter Current = 2048mA

Input Current Limit Gain Error     Based on InputCurrent = 1024mA and 11004mA        -1.5       1.5  %

Input Current Limit Offset                                                           -1         1    mV

CSSP/CSSN Input Voltage Range                                                        8          26   V

ICM Gain                           VCSSP-CSSN = 110mV                                      20        V/V
ICM Accuracy                       VCSSP-CSSN = 110mV
                                   VCSSP-CSSN = 55mV or 35mV                         -2.5       2.5  %
ICM Max Output Current             VCSSP-CSSN = 20mV
SUPPLY AND LINEAR REGULATOR        VCSSP-CSSN = 0.1V                                 -4         4    %

                                                                                     -8         8    %

                                                                                                500 A

DCIN, Input Voltage Range                                                            8          26   V

VDDP Output Voltage                8.0V < VDCIN < 28V, no load                       4.9   5.1  5.3  V
VDDP Load Regulation               0 < IVDDP < 30mA
VDDSMB Range                                                                               35   100 mV

                                                                                     2.7        5.5  V

VDDSMB UVLO Rising                                                                   2.4   2.5  2.6  V

VDDSMB UVLO Hysteresis                                                               40    100 150 mV

VDDSMB Quiescent Current           VDDP = SCL = SDA = 5.5V                                 20   27   A

V REFERENCE

VREF Output Voltage                0 < IVREF < 300A                                 3.1   3.2  3.3  V
ACOK

ACOK Sink Current                  VACOK = 0.4V, ACIN = 1.5V                         2     8         mA
ACOK Leakage Current               VACOK = 5.5V, ACIN = 3.7V
ACIN                                                                                            1    A

ACIN Rising Threshold                                                                3.1   3.2  3.3  V

ACIN Threshold Hysteresis                                                            40    60   90 mV

ACIN Input Bias Current                                                              -1         1    A

SWITCHING REGULATOR

Frequency                                                                            330 400 440 kHz

                                4                                                                    FN6738.3

                                                                                                    June 8, 2011
                                                  ISL88731A

Electrical Specifications DCIN = CSSP = CSSN = 18V, CSOP = CSON = 12V, VDDP = 5V, BOOT-PHASE = 5.0V, GND = PGND = 0V,

CVDDP = 1F, IVDDP = 0mA, TA = -10C to +100C. Boldface limits apply over the operating temperature range, -10C to +100C. (Continued)

                                                                                                 MIN            MAX

                 PARAMETER                                                      CONDITIONS     (Note 6) TYP (Note 6) UNITS

BOOT Supply Current                  UGATE High                                                  170 290 400 A

PHASE Input Bias Current             VDCON = 28V, VCSON = VPHASE = 20V                                     0         2  A
UGATE ON-Resistance Low              IUGATE = -100mA
UGATE ON-Resistance High             IUGATE = 10mA                                                         0.9  1.6     
LGATE ON-Resistance High             ILGATE = +10mA
LGATE ON-Resistance Low              ILGATE = -100mA                                                       1.4  2.5     
Dead Time                            Falling UGATE to rising LGATE or
                                     falling LGATE to rising UGATE                                         1.4  2.5     

                                                                                                           0.9  1.6     

                                                                                                 35        50       80  ns

ERROR AMPLIFIERS

GMV Amplifier Transconductance                                                                   200 250 300 A/V

GMI Amplifier Transconductance                                                                   40        50       60 A/V

GMS Amplifier Transconductance                                                                   40        50       60 A/V

GMI/GMS Saturation Current                                                                       15        21       25  A

GMV Saturation Current                                                                           10        17       30  A

ICOMP, VCOMP Clamp Voltage           0.25V < VICOMP, VCOMP < 3.5V                                200 300 400 mV
LOGIC LEVELS

SDA/SCL Input Low Voltage            VDDSMB = 2.7V to 5.5V                                                      0.8        V

SDA/SCL Input High Voltage           VDDSMB = 2.7V to 5.5V                                       2                         V

SDA/SCL Input Bias Current           VDDSMB = 2.7V to 5.5V                                       -1                  1  A

SDA, Output Sink Current             VSDA = 0.4V                                                 7         15           mA

NOTE:
6. Parameters with MIN and/or MAX limits are 100% tested at +25C, unless otherwise specified. Temperature limits established by characterization
     and are not production tested.

SMBus Timing Specification VDDSMB = 2.7V TO 5.5V

                 PARAMETERS                       SYMBOL                        CONDITIONS  MIN       TYP       MAX UNITS

SMBus Frequency                                   FSMB                                      10                  100     kHz

Bus Free Time                                     TBUF                                      4.7                         s

Start Condition Hold Time from SCL                THD:STA                                   4                           s

Start Condition Setup Time from SCL               TSU:STA                                   4.7                         s

Stop Condition Setup Time from SCL                TSU:STO                                   4                           s

SDA Hold Time from SCL                            THD:DAT                                   300                         ns

SDA Setup Time from SCL                           TSU:DAT                                   250                         ns

SCL Low Timeout (Note 7)                          TTIMEOUT                                  22        25        30      ms

SCL Low Period                                    TLOW                                      4.7                         s

SCL High Period                                   THIGH                                     4                           s

Maximum Charging Period Without a SMBus Write to                                            140       180       220     s
ChargeVoltage or ChargeCurrent Register

NOTES:
7. If SCL is low for longer than the specified time, the charger is disabled.

                                5                                                                                       FN6738.3

                                                                                                                        June 8, 2011
                                                                 ISL88731A

Typical Operating Performance                                           DCIN = 20V, 3S2P Li-Battery, TA = +25C, unless otherwise noted.

          5.15                                                                           3.23                                     1.0%
          5.10
          5.05                                                                           3.22
                                                                                                                                                                                 0.5%

                                                                                         3.21

VDDP (V)          5.00                                                  VREF (V)         3.20                                     0.0%

                  4.95                                                                   3.19

                  4.90                                                                   3.18                                         -0.5%

                  4.85                                                                   3.17                                         -1.0%
                                                                                               0                                  200
                        0     20     40     60            80     100                              50        100          150

                                  VDDP LOAD CURRENT (mA)                                                    I VREF (A)

                           FIGURE 3. VDD LOAD REGULATION                                          FIGURE 4. VREF LOAD REGULATION

                  15                                                                     13.0                                     3.5

                  10                                                                                                                                                             3.0
                                                                                         12.5
ICM ACCURACY (%)  5                                                     BATTERY VOLTAGE                                                                                               BATTERY CURRENT
                                                                                                                                                                                 2.5
                  0                                                                      12.0

                  -5                                                                                                                           VCHG (V)
                                                                                                                                                                                 2.0

                                                                                         11.5
                                                                                                                                                                                 1.5

                                                                                         11.0
                                                                                                                                                                                 1.0

                  -10                                                                    10.5     ICHG (A)                        0.5

                  -15  1   2      3  4   5      6             7  8                       10.0                                                                             0.0
                                                                                               0  20 40 60 80 100 120 140 160

                                  ADAPTER CURRENT (A)                                                 TIME (MINUTES)

                  FIGURE 5. ICM ACCURACY vs AC-ADAPTER CURRENT                           FIGURE 6. TYPICAL CHARGING VOLTAGE AND CURRENT

                                                                 VCOMP                            ICOMP
                                                                 ICOMP                            VCOMP

                                                                                                  INDUCTOR               CHARGE
                                                                                                  CURRENT                CURRENT

                           CHARGE
                           CURRENT

                                                          INDUCTOR
                                                          CURRENT

                              FIGURE 7. CHARGE ENABLE                                             FIGURE 8. CHARGE DISABLE

                                     6                                                                                               FN6738.3
                                                                                                                                  June 8, 2011
                                        ISL88731A
Typical Operating Performance DCIN = 20V, 3S2P Li-Battery, TA = +25C, unless otherwise noted.

                UGATE       LGATE                                         UGATE

                                                                          INDUCTOR                      LGATE
                                                                          CURRENT

PHASE                       INDUCTOR
                            CURRENT

FIGURE 9. SWITCHING WAVEFORMS AT DIODE EMULATION                              PHASE
                                                              FIGURE 10. SWITCHING WAVEFORMS IN CC MODE

                       CSON/
                       VBATTERY

                                                                                                        CSON/
                                                                                                        VBATTERY

                            BATTERY                           BATTERY
                            CURRENT                           CURRENT

FIGURE 11. BATTERY REMOVAL                                             FIGURE 12. BATTERY INSERTION

                                                      100

                            SYSTEM                    95
                            LOAD
                                                  ()  90
                            BATTERY                                                       16.8VBATTERY
                            VOLTAGE
                                                      85
                            CHARGE                                               12.6VBATTERY
                            CURRENT
                                                      80
       ADAPTER
       CURRENT                                                                  8.4VBATTERY
                                                      75

                                                      70               4.2VBATTERY

                                                           0           2                       4               6  8

                                                                          CHARGE CURRENT (A)

FIGURE 13. LOAD TRANSIENT RESPONSE                    FIGURE 14. EFFICIENCY vs CHARGE CURRENT AND BATTERY
                                                                       VOLTAGE (EFFICIENCY DCIN = 20V)

       7                                                                                                             FN6738.3
                                                                                                                  June 8, 2011
   ISL88731A

Functional Pin Descriptions                                         PGND

BOOT                                                                Power Ground. Connect PGND to the source of the low side
                                                                    MOSFET.
High-Side Power MOSFET Driver Power-Supply Connection.
Connect a 0.1F capacitor from BOOT to PHASE.                       VCC

UGATE                                                               Power input for internal analog circuits. Connect a 4.7 resistor
                                                                    from VCC to VDDP and a 1F ceramic capacitor from VCC to
High-Side Power MOSFET Driver Output. Connect to the high-side      ground.
N-Channel MOSFET gate.
                                                                    VDDP
LGATE
                                                                    Linear Regulator Output. VDDP is the output of the 5.2V linear
Low-Side Power MOSFET Driver Output. Connect to low-side            regulator supplied from DCIN. VDDP also directly supplies the
N-Channel MOSFET. LGATE drives between VDDP and PGND.               LGATE driver and the BOOT strap diode. Bypass with a 1F
                                                                    ceramic capacitor from VDDP to PGND.
PHASE
                                                                    ICOMP
High-Side Power MOSFET Driver Source Connection. Connect to
the source of the high-side N-Channel MOSFET.                       Compensation Point for the charging current and adapter current
                                                                    regulation Loop. Connect 0.01F to GND. See "Voltage Control
CSOP                                                                Loop" on page 20 for details of selecting the ICOMP capacitor.

Charge Current-Sense Positive Input.                                VCOMP

CSON                                                                Compensation Point for the voltage regulation loop. Connect
                                                                    4.7k in series with 0.01F to GND. See "Voltage Control Loop"
Charge Current-Sense Negative Input.                                on page 20 for details on selecting VCOMP components.

CSSP                                                                VFB

Input Current-Sense Positive Input.                                 Feedback for the Battery Voltage.

CSSN                                                                VDDSMB

Input Current-Sense Negative Input.                                 SMBus interface Supply Voltage Input. Bypass with a 0.1F
                                                                    capacitor to GND.
DCIN
                                                                    SDA
Charger Bias Supply Input. Bypass DCIN with a 0.1F capacitor to
GND.                                                                SMBus Data I/O. Open-drain Output. Connect an external pull-up
                                                                    resistor according to SMBus specifications.
ACIN
                                                                    SCL
AC-adapter Detection Input. Connect to a resistor divider from the
AC-adapter output.                                                  SMBus Clock Input. Connect an external pull-up resistor
                                                                    according to SMBus specifications.
ACOK
                                                                    GND
AC Detect Output. This open drain output is high impedance
when ACIN is greater than 3.2V. The ACOK output remains low         Analog Ground. Connect directly to the backside paddle. Connect
when the ISL88731A is powered down. Connect a 10k pull-up           to PGND close to the output capacitor.
resistor from ACOK to VDDSMB.
                                                                    Back Side Paddle
ICM
                                                                    Connect the backside paddle to GND.
Input Current Monitor Output. ICM voltage equals 20 x (VCSSP -
VCSSN).                                                             NC

VREF                                                                No Connect. Pins 1, 5, 7 and 14 are not connected.

VREF is a reference output pin. It is internally compensated. Do
not connect a decoupling capacitor.

8                                                                   FN6738.3

                                                                    June 8, 2011
   ISL88731A

Theory of Operation                                                    driver to MOSFET gate, and from the source of MOSFET to PGND.
                                                                       An internal Schottky diode between the VDDP pin and BOOT pin
Introduction                                                           keeps the bootstrap capacitor charged.

The ISL88731A includes all of the functions necessary to charge        AC-Adapter Detection
1-to-4 cell Li-ion and Li-polymer batteries. A high efficiency
synchronous buck converter is used to control the charging             Connect the AC-adapter voltage through a resistor divider to ACIN
voltage up to 19.2V and charging current up to 8A. The                 to detect when AC power is available, as shown in Figure 2. ACOK
ISL88731A also has input current limiting up to 11A. The Input         is an open-drain output and is active low when ACIN is less than
current limit, charge current limit and charge voltage limit are set   Vth,fall, and high when ACIN is above Vth,rise. The ACIN rising
by internal registers written with SMBus. Figure 2 shows the           threshold is 3.2V (typ) with 57mV hysteresis.
ISL88731A "Typical Application Circuit".
                                                                       Current Measurement
The ISL88731A charges the battery with constant charge current,
set by the ChargeCurrent register, until the battery voltage rises to  Use ICM to monitor the adapter current being sensed across
a voltage set by the ChargeVoltage register. The charger will then     CSSP and CSSN. The output voltage range is 0V to 2.5V. The
operate at a constant voltage. The adapter current is monitored        voltage of ICM is proportional to the voltage drop across CSSP
and if the adapter current rises to the limit set by the InputCurrent  and CSSN, and is given by Equation 1:
register, battery charge current is reduced so the charger does not
reduce the adapter current available to the system.                    ICM = 20  IINPUT  RS1  (EQ. 1)

The ISL88731A features a voltage regulation loop (VCOMP) and           where IADAPTER is the DC current drawn from the AC-adapter. It
two current regulation loops (ICOMP). The VCOMP voltage                is recommended to have an RC filter at the ICM output for
regulation loop monitors VFB to limit the battery charge voltage.      minimizing the switching noise.
The ICOMP current regulation loop limits the battery charging
current delivered to the battery to ensure that it never exceeds       VDDP Regulator
the current set by the ChargeCurrent register. The ICOMP current
regulation loop also limits the input current drawn from the           VDDP provides a 5.2V supply voltage from the internal LDO
AC-adapter to ensure that it never exceeds the limit set by the        regulator from DCIN and can deliver up to 30mA of continuous
InputCurrent register, and to prevent a system crash and               current. The MOSFET drivers are powered by VDDP. VDDP also
AC-adapter overload.                                                   supplies power to VCC through a low-pass filter as shown in the
                                                                       "Typical Application Circuit" (see Figure 2) on page 2. Bypass
PWM Control                                                            VDDP and VCC with a 1F capacitor.

The ISL88731A employs a fixed frequency PWM control                    VDDSMB Supply
architecture with a feed-forward function. The feed-forward
function maintains a constant modulator gain of 11 to achieve fast     The VDDSMB input provides power to the SMBus interface.
line regulation as the input voltage changes.                          Connect VDDSMB to VCC, or apply an external supply to VDDSMB.
                                                                       Bypass VDDSMB to GND with a 0.1F or greater ceramic
The duty cycle of the buck regulator is controlled by the lower of     capacitor.
the voltages on ICOMP and VCOMP. The voltage on ICOMP and
VCOMP are inputs to a Lower Voltage Buffer (LVB) who's output is       The typical application connects VDDSMB to the same power
the lower of the two inputs. The output of the LVB is compared to      source as the SMBus master. This supply should be active and
an internal 400kHz ramp to produce the Pulse Width Modulated           greater than 2.5V when either the adapter or the battery is
signal that controls the UGATE and LGATE drivers. An internal          present.
clamp holds the higher of the two voltages (0.3V) above the lower
voltage. This speeds the transition from voltage loop control to       ISL88731A does not function when VDDSMB is below its
current loop control or vice versa.                                    specified Under Voltage Lockout (UVLO) voltage. All of the SMBus
                                                                       registers in ISL88731A are powered by VDDSMB and are set to
The ISL88731A can operate up to 99.6% duty cycle if the input          zero when it is below the UVLO threshold. Other functions are
voltage drops close to or below the battery charge voltage (drop       unpredictable when VDDSMB is below the UVLO threshold.
out mode). The DC/DC converter has a timer to prevent the
frequency from dropping into the audible frequency range.              Short Circuit Protection and 0V Battery
                                                                       Charging
To prevent boosting of the system bus voltage, the battery
charger drives the lower FET in a way that prevents negative           Since the battery charger will regulate the charge current to the
inductor current.                                                      limit set by the ChargeCurrent register, it automatically has short
                                                                       circuit protection and is able to provide the charge current to
An adaptive gate drive scheme is used to control the dead time         wake up an extremely discharged battery. Undervoltage trickle
between two switches. The dead time control circuit monitors the       charge folds back current if there is a short circuit on the output.
LGATE output and prevents the upper side MOSFET from turning
on until 20ns after LGATE falls below 1V VGS, preventing
cross-conduction and shoot-through. The same occurs for LGATE
turn on. In order for the dead time circuit to work properly, there
must be a low resistance, low inductance path from the LGATE

9                                                                                             FN6738.3

                                                                                              June 8, 2011
    ISL88731A

Undervoltage Detect and Battery Trickle                           Overvoltage Protection
Charging
                                                                  ISL88731A has an Overvoltage Protection circuit that limits the
If the voltage at CSON falls below 2.5V, the ISL88731A reduces    output voltage when the battery is removed or disconnected by a
the charge current limit to 128mA to trickle charge the battery.  pulse charging circuit. If CSON exceeds the output voltage set
When the voltage rises above 2.7V the charge current reverts to   point in the charge voltage register by more than 300mV an
the programmed value in the ChargeCurrent register.               internal comparator pulls VCOMP down and turns off both upper
                                                                  and lower FETs of the buck as in Figure 15. There is a delay of
Over-Temperature Protection                                       approximately 1s between VOUT exceeding the OVP trip point
                                                                  and pulling VCOMP, LGATE and UGATE low. After UGATE and
If the die temperature exceeds +150C, it stops charging. Once    LGATE are turned OFF inductor current continues to flow through
the die temperature drops below +125C, charging will start up    the body diode of the lower FET and VOUT continues to rise until
again.                                                            inductor current reaches zero.

    FIGURE 15. OVERVOLTAGE PROTECTION IN ISL88731A

10                                                                FN6738.3

                                                                  June 8, 2011
                                                                      ISL88731A

The System Management Bus                                                         SDA

The System Management Bus (SMBus) is a 2-wire bus that
supports bidirectional communications. The protocol is described
briefly here. More detail is available from www.smbus.org.

General SMBus Architecture                                                        SCL                               P
                                                                                               S
                                           VDDSMB                                                                STOP
                                                                                           START             CONDITION
                                                   SMBUS SLAVE                         CONDITION

                                                    INPUT                 STATE          FIGURE 17. START AND STOP WAVEFORMS
                                                                SCL    MACHINE,
          SMBUS MASTER                                                REGISTERS,  Acknowledge
                                                   OUTPUTCONTROL        MEMORY,
                           INPUT                                                  Each address and data transmission uses 9-clock pulses. The ninth
                  SCL                               INPUT                  ETC    pulse is the acknowledge bit (ACK). After the start condition, the
              CONTROL OUTPUT                                    SDA               master sends 7-slave address bits and a R/W bit during the next 8-
CPU                                                                               clock pulses. During the ninth clock pulse, the device that recognizes
                                                   OUTPUTCONTROL                  its own address holds the data line low to acknowledge. The
                           INPUT                                                  acknowledge bit is also used by both the master and the slave to
                  SDA                              SMBUS SLAVE                    acknowledge receipt of register addresses and data (see Figure 18).
              CONTROLOUTPUT

                                  S CL              INPUT                STATE
                                          SDA                    SCL   MACHINE,
                                                                      REGISTERS,
                                                   OUTPUT CONTROL       MEMORY,

                                                    INPUT                  ETC
                                                                 SDA

                                                   OUTPUT CONTROL

                                                                                  SCL

                                                                                                  1    2  8                   9

                                                           TO OTHER                SDA            MSB
                                                        SLAVE DEVICES             START
                                                                                                             ACKNOWLEDGE
Data Validity                                                                                                  FROM SLAVE

The data on the SDA line must be stable during the HIGH period                                   FIGURE 18. ACKNOWLEDGE ON THE I2C BUS
of the SCL, unless generating a START or STOP condition. The
HIGH or LOW state of the data line can only change when the                       SMBus Transactions
clock signal on the SCL line is LOW. Refer to Figure 16.
                                                                                  All transactions start with a control byte sent from the SMBus
SDA                                                                              master device. The control byte begins with a Start condition,
                                                                                  followed by 7-bits of slave address (0001001 for the ISL88731A)
SCL                                                                               followed by the R/W bit. The R/W bit is 0 for a write or 1 for a read. If
                                                                                  any slave devices on the SMBus bus recognize their address, they
     DATA LINE CHANGE                                                             will Acknowledge by pulling the serial data (SDA) line low for the last
       STABLE OF DATA                                                             clock cycle in the control byte. If no slaves exist at that address or
                                                                                  are not ready to communicate, the data line will be 1, indicating a
     DATA VALID ALLOWED                                                           Not Acknowledge condition.

     FIGURE 16. DATA VALIDITY                                                     Once the control byte is sent, and the ISL88731A acknowledges
                                                                                  it, the 2nd byte sent by the master must be a register address
START and STOP Conditions                                                         byte such as 0x14 for the ChargeCurrent register. The register
                                                                                  address byte tells the ISL88731A which register the master will
As shown in Figure 17, START condition is a HIGH-to-LOW transition                write or read. See Table 1 for details of the registers. Once the
of the SDA line while SCL is HIGH.                                                ISL88731A receives a register address byte it responds with an
                                                                                  acknowledge.
The STOP condition is a LOW-to-HIGH transition on the SDA line
while SCL is HIGH. A STOP condition must be sent before each
START condition.

                                  11                                                                                          FN6738.3

                                                                                                                              June 8, 2011
                                           ISL88731A

          Write To A Register

S         SLAVE         A  REGISTER  A     LO BYTE                   A         HI BYTE  AP
          ADDR + W            ADDR           DATA                               DATA

          Read From A Register

S         SLAVE         A  REGISTER  A     P   S                     SLAVE      A       LO BYTE     A  HI BYTE  NP
          ADDR + W            ADDR                                   ADDR + R             DATA          DATA

          S START                    A ACKNOWLEDGE                                      DRIVEN BY THE MASTER
          P STOP                     N NO ACKNOWLEDGE                                   DRIVEN BY ISL88731

                           FIGURE 19. SMBus/ISL88731A READ AND WRITE PROTOCOL

Byte Format                                                          The data (SDA) and clock (SCL) pins have Schmitt-trigger inputs
                                                                     that can accommodate slow edges. Choose pull-up resistors for
Every byte put on the SDA line must be eight bits long and must      SDA and SCL to achieve rise times according to the SMBus
be followed by an acknowledge bit. Data is transferred with the      specifications. The ISL88731A is controlled by the data written to
most significant bit first (MSB) and the least significant bit last  the registers described in Table 1.
(LSB).
                                                                     Battery Charger Registers
ISL88731A and SMBus
                                                                     The ISL88731A supports five battery-charger registers that use
The ISL88731A receives control inputs from the SMBus                 either Write-Word or Read-Word protocols, as summarized in
interface. The serial interface complies with the SMBus protocols    Table 1. ManufacturerID and DeviceID are "read only" registers
as documented in the System Management Bus Specification             and can be used to identify the ISL88731A. On the ISL88731A,
V1.1, which can be downloaded from www.smbus.org. The                ManufacturerID always returns 0x0049 (ASCII code for "I" for
ISL88731A uses the SMBus Read-Word and Write-Word                    Intersil) and DeviceID always returns 0x0001.
protocols (Figure 19) to communicate with the smart battery. The
ISL88731A is an SMBus slave device and does not initiate             Enabling and Disabling Charging
communication on the bus. It responds to the 7-bit address
0b0001001_ (0x12).                                                   After applying power to ISL88731A, the internal registers contain
                                                                     their POR values (see Table 1). The POR values for charge current
Read address = 0b00010011 and                                        and charge voltage are 0x0000. These values disable charging.
                                                                     To enable charging, the ChargeCurrent register must be written
Write address = 0b00010010.                                          with a number >0x007F and the ChargeVoltage register must be
                                                                     written with a number >0x000F. Charging can be disabled by
In addition, the ISL88731A has two identification (ID) registers: a  writing 0x0000 to either of these registers.
16-bit device ID register and a 16-bit manufacturer ID register.

                                TABLE 1. BATTERY CHARGER REGISTER SUMMARY

REGISTER  REGISTER NAME              READ/WRITE                                         DESCRIPTION             POR STATE
ADDRESS

0x14      ChargeCurrent         Read or Write                        6-bit Charge Current Setting               0x0000

0x15      ChargeVoltage         Read or Write                        11-bit Charge Voltage Setting              0x0000

0x3F      InputCurrent          Read or Write                        6-bit Charge Current Setting               0x0080

0xFE      ManufacturerID        Read Only                            Manufacturer ID                            0x0049

0xFF      DeviceID              Read Only                            Device ID                                  0x0001

                    12                                                                                              FN6738.3

                                                                                                                    June 8, 2011
                              ISL88731A

Setting Charge Voltage                                             the ChargeVoltage and ChargeCurrent registers. Use the
                                                                   Write-Word protocol (Figure 19) to write to the ChargeVoltage
Charge voltage is set by writing a valid 16-bit number to the      register. The register address for ChargeVoltage is 0x15. The
ChargeVoltage register. This 16-bit number translates to a         16-bit binary number formed by D15D0 represents the charge
65.535V full-scale voltage. The ISL88731A ignores the first 4      voltage set point in mV. However, the resolution of the
LSBs and uses the next 11 bits to set the voltage DAC. The         ISL88731A is 16mV because the D0D3 bits are ignored as
charge voltage range of the ISL88731A is 1.024V to 19.200V.        shown in Table 2. The D-5 bit is also ignored because it is not
Numbers requesting charge voltage greater than 19.200V result      needed to span the 1.024V to 19.2V range. Table 2 shows the
in a ChargeVoltage of 19.200V. All numbers requesting charge       mapping between the charge-voltage set point and the 16-bit
voltage below 1.024V result in a voltage set point of zero, which  number written to the ChargeVoltage register. The ChargeVoltage
terminates charging. Upon initial power-up or reset, the           register can be read back to verify its contents.
ChargeVoltage and ChargeCurrent registers are reset to 0 and
the charger remains shut down until valid numbers are sent to

BIT  BIT NAME                 TABLE 2. CHARGEVOLTAGE (REGISTER 0x15)

0                                                                                       DESCRIPTION

1                                     Not used

2                                     Not used

3                                     Not used

4    Charge Voltage, DACV 0           Not used

5    Charge Voltage, DACV 1           0 = Adds 0mV of charger voltage, 1024mV min
                                      1 = Adds 16mV of charger voltage
6    Charge Voltage, DACV 2
                                      0 = Adds 0mV of charger voltage, 1024mV min
7    Charge Voltage, DACV 3           1 = Adds 32mV of charger voltage

8    Charge Voltage, DACV 4           0 = Adds 0mV of charger voltage, 1024mV min
                                      1 = Adds 64mV of charger voltage
9    Charge Voltage, DACV 5
                                      0 = Adds 0mV of charger voltage, 1024mV min
10   Charge Voltage, DACV 6           1 = Adds 128mV of charger voltage

11   Charge Voltage, DACV 7           0 = Adds 0mV of charger voltage, 1024mV min
                                      1 = Adds 256mV of charger voltage
12   Charge Voltage, DACV 8
                                      0 = Adds 0mV of charger voltage, 1024mV min
13   Charge Voltage, DACV 9           1 = Adds 512mV of charger voltage

14   Charge Voltage, DACV 10          0 = Adds 0mA of charger voltage
                                      1 = Adds 1024mV of charger voltage
15
                                      0 = Adds 0mV of charger voltage
                                      1 = Adds 2048mV of charger voltage

                                      0 = Adds 0mV of charger voltage
                                      1 = Adds 4096mV of charger voltage

                                      0 = Adds 0mV of charger voltage
                                      1 = Adds 8192mV of charger voltage

                                      0 = Adds 0mV of charger voltage
                                      1 = Adds 16384mV of charger voltage, 19200mV max

                                      Not used. Normally a 32768mV weight

     13                                                                                              FN6738.3

                                                                                                     June 8, 2011
                             ISL88731A

Setting Charge Current                                            disabled. To start the charger, write valid numbers to the
                                                                  ChargeVoltage and ChargeCurrent registers. The ChargeCurrent
ISL88731A has a 16-bit ChargeCurrent register that sets the       register uses the Write-Word protocol (see Figure 19). The
battery charging current. ISL88731A controls the charge current   register code for ChargeCurrent is 0x14 (0b00010100). Table 3
by controlling the CSOP-CSON voltage. The register's LSB          shows the mapping between the charge current set point and the
translates to 10V at CSON-CSOP. With a 10m charge current        ChargeCurrent number. The ChargeCurrent register can be read
Rsense resistor (RS2 in Figure 2), the LSB translates to 1mA      back to verify its contents.
charge current. The ISL88731A ignores the first 7 LSBs and uses
the next 6 bits to control the current DAC. The charge-current    The ISL88731A includes a fault limiter for low battery conditions.
range of the ISL88731A is 0 to 8.064A (using a 10m current-       If the battery voltage is less than 2.5V, the charge current is
sense resistor). All numbers requesting charge current above      temporarily set to 128mA. The ChargeCurrent register is
8.064A result in a current setting of 8.064A. All numbers         preserved and becomes active again when the battery voltage is
requesting charge current between 0mA to 128mA result in a        higher than 2.7V. This function effectively provides a foldback
current setting of 0mA. The default charge current setting at     current limit, which protects the charger during short circuit and
Power-On Reset (POR) is 0mA. To stop charging, set                overload.
ChargeCurrent to 0. Upon initial power-up, the ChargeVoltage and
ChargeCurrent registers are reset to 0 and the charger is

     TABLE 3. CHARGE CURRENT (REGISTER 0x14) (10m SENSE RESISTOR, RS2)

BIT  BIT NAME                                                     DESCRIPTION

0                            Not used

1                            Not used

2                            Not used

3                            Not used

4                            Not used

5                            Not used

6                            Not used

7    Charge Current, DACI 0  0 = Adds 0mA of charger current
                             1 = Adds 128mA of charger current

8    Charge Current, DACI 1  0 = Adds 0mA of charger current
                             1 = Adds 256mA of charger current

9    Charge Current, DACI 2  0 = Adds 0mA of charger current
                             1 = Adds 512mA of charger current

10   Charge Current, DACI 3  0 = Adds 0mA of charger current
                             1 = Adds 1024mA of charger current
11   Charge Current, DACI 4
                             0 = Adds 0mA of charger current
12   Charge Current, DACI 5  1 = Adds 2048mA of charger current

                             0 = Adds 0mA of charger current
                             1 = Adds 4096mA of charger current, 8064mA max

13                           Not used

14                           Not used

15                           Not used

     14                                                                        FN6738.3

                                                                               June 8, 2011
                                                      ISL88731A

Setting Input-Current Limit                                          inputs in 20V per LSB increments. To set the input current limit
                                                                     use the SMBus to write a 16-bit InputCurrent register using the
The total power from an AC-adapter is the sum of the power           data format listed in Table 4. The InputCurrent register uses the
supplied to the system and the power into the charger and battery.   Write-Word protocol (see Figure 19). The register code for
When the input current exceeds the set input current limit, the      InputCurrent is 0x3F (0b00111111). The InputCurrent register
ISL88731A decreases the charge current to provide priority to        can be read back to verify its contents.
system load current. As the system load rises, the available charge
current drops linearly to zero. Thereafter, the total input current  The ISL88731A ignores the first 7 LSBs and uses the next
can increase to the limit of the AC-adapter.                         6 bits to control the input-current DAC. The input-current range of
                                                                     the ISL88731A is from 256mA to 11.004A. All 16-bit numbers
The internal amplifier compares the differential voltage between     requesting input current above 11.004A result in an input-
CSSP and CSSN to a scaled voltage set by the InputCurrent            current setting of 11.004A. All 16-bit numbers requesting input
register. The total input current is the sum of the device supply    current between 0mA to 256mA result in an input-current setting
current, the charger input current, and the system load current.     of 0mA. The default input-current-limit setting at POR is 256mA.
The total input current can be estimated by using Equation 2.        When choosing the current-sense resistor RS1, carefully
                                                                     calculate its power rating. Take into account variations in the
IINPUT = ISYSTEM + [(ICHARGE VBATTERY) / (VIN )]                 system's load current and the overall accuracy of the sense
                                                                     amplifier. Note that the voltage drop across RS1 contributes
                                                      (EQ. 2)        additional power loss, which reduces efficiency. System currents
                                                                     normally fluctuate as portions of the system are powered up or
Where  is the efficiency of the DC/DC converter (typically 85%       put to sleep. Without input current regulation, the input source
to 95%).                                                             must be able to deliver the maximum system current and the
                                                                     maximum charger-input current. By using the input-current-limit
The ISL88731A has a 16-bit InputCurrent register that translates     circuit, the output-current capability of the AC wall adapter can
to a 2mA LSB and a 131.071A full-scale current using a 10m           be lowered, reducing system cost.
current-sense resistor (RS1 in Figure 2). Equivalently, the 16-bit
InputCurrent number sets the voltage across CSSP and CSSN

         TABLE 4. INPUT CURRENT (REGISTER 0x3F) (10m SENSE RESISTOR, RS1)

BIT  BIT NAME                                                                           DESCRIPTION

0                                                     Not used

1                                                     Not used

2                                                     Not used

3                                                     Not used

4                                                     Not used

5                                                     Not used

6                                                     Not used

7    Input Current, DACS 0                            0 = Adds 0mA of input current
                                                      1 = Adds 256mA of input current

8    Input Current, DACS 1                            0 = Adds 0mA of input current
                                                      1 = Adds 512mA of input current

9    Input Current, DACS 2                            0 = Adds 0mA of input current
                                                      1 = Adds 1024mA of input current

10   Input Current, DACS 3                            0 = Adds 0mA of input current
                                                      1 = Adds 2048mA of input current

11   Input Current, DACS 4                            0 = Adds 0mA of input current
                                                      1 = Adds 4096mA of input current

12   Input Current, DACS 5                            0 = Adds 0mA of input current
                                                      1 = Adds 8192mA of input current, 11004mA max

13                                                    Not used

14                                                    Not used

15                                                    Not used

     15                                                                                              FN6738.3

                                                                                                     June 8, 2011
    ISL88731A

Charger Timeout                                                         Acknowledge). The master will then produce a Stop condition to
                                                                        end the read transaction.
The ISL88731A includes 2 timers to insure the SMBus master is
active and to prevent overcharging the battery. ISL88731A will          ISL88731A does not support reading more than 1 register per
terminate charging if the charger has not received a write to the       transaction.
ChargeVoltage or ChargeCurrent register within 175s or if the
SCL line is low for more than 25ms. If a time-out occurs, either        Application Information
ChargeVoltage or ChargeCurrent registers must be written to
re-enable charging.                                                     The following battery charger design refers to the "Typical
                                                                        Application Circuit" (see Figure 2) on page 2, where typical
ISL88731A Data Byte Order                                               battery configuration of 3S2P is used. This section describes how
                                                                        to select the external components including the inductor, input
Each register in ISL88731A contains 16bits or 2, 8 bit bytes. All       and output capacitors, switching MOSFETs and current sensing
data sent on the SMBus is in 8-bit bytes and 2 bytes must be            resistors.
written or read from each register in ISL88731A. The order in
which these bytes are transmitted appears reversed from the             Inductor Selection
way they are normally written. The LOW byte is sent first and the
HI byte is sent second. For example, When writing 0x41A0, 0xA0          The inductor selection has trade-offs between cost, size,
is written first and 0x41 is sent second.                               crossover frequency and efficiency. For example, the lower the
                                                                        inductance, the smaller the size, but ripple current is higher. This
Writing to the Internal Registers                                       also results in higher AC losses in the magnetic core and the
                                                                        windings, which decreases the system efficiency. On the other
In order to set the charge current, charge voltage or input current,    hand, the higher inductance results in lower ripple current and
valid 16-bit numbers must be written to ISL88731A's internal            smaller output filter capacitors, but it has higher DCR (DC
registers via the SMBus.                                                resistance of the inductor) loss, lower saturation current and has
                                                                        slower transient response. So, the practical inductor design is
To write to a register in the ISL88731A, the master sends a             based on the inductor ripple current being 15% to 20% of the
control byte with the R/W bit set to 0, indicating a write. If it       maximum operating DC current at maximum input voltage.
receives an Acknowledge from the ISL88731A it sends a register          Maximum ripple is at 50% duty cycle or VBAT = VIN,MAX/2. The
address byte setting the register to be written (i.e. 0x14 for the      required inductance for 15% ripple current can be calculated
ChargeCurrent register). The ISL88731A will respond with an             from Equation 3:
Acknowledge. The master then sends the lower data byte to be
written into the desired register. The ISL88731A will respond with      L  =  -----------------V---I--N----,--M-----A---X------------------
an Acknowledge. The master then sends the higher data byte to                 4  FSW  0.3  IL, MAX
be written into the desired register. The ISL88731A will respond                                                                             (EQ. 3)
with an Acknowledge. The master then issues a Stop condition,
indicating to the ISL88731A that the current transaction is             Where, VIN,(MAX) is the maximum input voltage, FSW is the
complete. Once this transaction completes, the ISL88731A will           switching frequency and IL,(MAX) is the max DC current in the
begin operating at the new current or voltage.                          inductor.

ISL88731A does not support writing more than one register per           For VIN,(MAX) = 20V, VBAT = 12.6V, IBAT,(MAX) = 4.5A, and
transaction.                                                            fs = 400kHz, the calculated inductance is 9.3H. Choosing the
                                                                        closest standard value gives L = 10H. Ferrite cores are often the
Reading from the Internal
Registers                                                               best choice since they are optimized at 400kHz to 600kHz

The ISL88731A has the ability to read from 5 internal registers.        operation with low core loss. The core must be large enough not
Prior to reading from an internal register, the master must first
select the desired register by writing to it and sending the registers  to saturate at the peak inductor current IPeak in Equation 4:
address byte. This process begins by the master sending a control
byte with the R/W bit set to 0, indicating a write. Once it receives    IPEAK  =  IL,  MAX  +  1--    IRIPPLE                                (EQ. 4)
an Acknowledge from the ISL88731A it sends a register address                                  2
byte representing the internal register it wants to read. The
ISL88731A will respond with an Acknowledge. The master must             Inductor saturation can lead to cascade failures due to very high
then respond with a Stop condition. After the Stop condition, the       currents. Conservative design limits the peak and RMS current in
master follows with a new Start condition, then sends a new             the inductor to less than 90% of the rated saturation current.
control byte with the ISL88731A slave address and the R/W bit set
to 1, indicating a read. The ISL88731A will Acknowledge then            Crossover frequency is heavily dependent on the inductor value.
send the lower byte stored in that register. After receiving the byte,
the master Acknowledges by holding SDA low during the 9th clock         FCO should be less than 20% of the switching frequency and a
pulse. ISL88731A then sends the higher byte stored in the register.     conservative design has FCO less than 10% of the switching
After the second byte, neither device holds SDA low (No                 frequency. The highest FCO is in voltage control mode with the
                                                                        battery removed and may be calculated (approximately) from

                                                                        Equation 5:

                                                                        FCO = -5--------1---1-2-------R----S-L---E---N----S---E-             (EQ. 5)

16                                                                                                                                           FN6738.3

                                                                                                                                             June 8, 2011
                                                               ISL88731A

Output Capacitor Selection                                              Although LGATE sink current (1.8A typical) is more than enough
                                                                        to switch the FET off quickly, voltage drops across parasitic
The output capacitor in parallel with the battery is used to absorb     impedances between LGATE and the MOSFET can allow the gate
                                                                        to rise during the fast rising edge of voltage on the drain.
the high frequency switching ripple current and smooth the              MOSFETs with low threshold voltage (<1.5V) and low ratio of
                                                                        Cgs/Cgd (<5) and high gate resistance (>4) may be turned on
output voltage. The RMS value of the output ripple current IRMS         for a few ns by the high dV/dt (rising edge) on their drain. This
is given by Equation 6:                                                 can be avoided with higher threshold voltage and Cgs/Cgd ratio.
                                                                        Another way to avoid cross conduction is slowing the turn-on
IRMS  =  -------V---I--N---,---M----A----X-------  D  (1 D)           speed of the high-side MOSFET by connecting a resistor between
           12  L  FSW                                                   the BOOT pin and the boot strap capacitor.
                                                               (EQ. 6)

Where the duty cycle D is the ratio of the output voltage (battery      For the high-side MOSFET, the worst-case conduction losses
voltage) over the input voltage for continuous conduction mode          occur at the minimum input voltage, as shown in Equation 8:
which is typical operation for the battery charger. During the
battery charge period, the output voltage varies from its initial       PQ1, conduction          =                   V----O----U---T-      IB  A   2      rDS(     O  N)                                     (EQ. 8)
battery voltage to the rated battery voltage. So, the duty cycle                                                      VIN                         T
varies from 0.53 for the minimum battery voltage of 7.5V
(2.5V/Cell) to 0.88 for the maximum battery voltage of 12.6V.           The optimum efficiency occurs when the switching losses equal
The maximum RMS value of the output ripple current occurs at            the conduction losses. However, it is difficult to calculate the
the duty cycle of 0.5 and is expressed as Equation 7:                   switching losses in the high-side MOSFET since it must allow for
                                                                        difficult-to-quantify factors that influence the turn-on and turn-off
IRMS  =  -----------V---I--N---,---M----A----X-----------               times. These factors include the MOSFET internal gate
         4  12  L  FSW                                                  resistance, gate charge, threshold voltage, stray inductance and
                                                               (EQ. 7)  the pull-up and pull-down resistance of the gate driver.

For VIN,(MAX) = 19V, VBAT = 16.8V, L = 10H, and fs = 400kHz,           The following switching loss calculation (Equation 9) provides a
the maximum RMS current is 0.19A. A typical 20F ceramic                rough estimate.
capacitor is a good choice to absorb this current and also has
very small size. Organic polymer capacitors have high                   PQ1, Switching =
capacitance with small size and have a significant equivalent
series resistance (ESR). Although ESR adds to ripple voltage, it        1--                      I--g---,---Qs--o--g--u-d--r--c---e-     1--                       I--g--Q-,---sg---id-n---k-
also creates a high frequency zero that helps the closed loop           2                    w                                           2                       
operation of the buck regulator.                                                                                                                                 

                                                                             VI  N  ILV  fs                                           +       VI  NIL  P  fs  w                                +  QrrVINfsw

EMI considerations usually make it desirable to minimize ripple                                                                                                                                              (EQ. 9)
current in the battery leads. Beads may be added in series with
the battery pack to increase the battery impedance at 400kHz            Where, the following are the peak gate-drive source/sink current
switching frequency. Switching ripple current splits between the        of Q1, respectively:
battery and the output capacitor depending on the ESR of the             Qgd: drain-to-gate charge,
output capacitor and battery impedance. If the ESR of the output
capacitor is 10m and battery impedance is raised to 2 with a             Qrr: total reverse recovery charge of the body-diode in low-side
bead, then only 0.5% of the ripple current will flow in the battery.       MOSFET,

MOSFET Selection                                                         ILV: inductor valley current,

The Notebook battery charger synchronous buck converter has             ILP: Inductor peak current,
the input voltage from the AC-adapter output. The maximum
AC-adapter output voltage does not exceed 25V. Therefore, 30V            Ig,sink
logic MOSFET should be used.
                                                                         Ig,source
The high-side MOSFET must be able to dissipate the conduction
losses plus the switching losses. For the battery charger               Low switching loss requires low drain-to-gate charge Qgd.
application, the input voltage of the synchronous buck converter        Generally, the lower the drain-to-gate charge, the higher the
is equal to the AC-adapter output voltage, which is relatively          ON-resistance. Therefore, there is a trade-off between the
constant. The maximum efficiency is achieved by selecting a             ON-resistance and drain-to-gate charge. Good MOSFET selection
high-side MOSFET that has the conduction losses equal to the            is based on the Figure of Merit (FOM), which is a product of the
switching losses. Switching losses in the low-side FET are very         total gate charge and ON-resistance. Usually, the smaller the
small. The choice of low-side FET is a trade-off between                value of FOM, the higher the efficiency for the same application.
conduction losses (rDS(ON)) and cost. A good rule of thumb for
the rDS(ON) of the low-side FET is 2x the rDS(ON) of the high-side      For the low-side MOSFET, the worst-case power dissipation
FET.                                                                    occurs at minimum battery voltage and maximum input voltage
                                                                        (Equation 10):

                                                                        PQ2         =          V---V-O--I--UN---T-    IB     2               rD  S  (O  N)
                                                                                       1                                   AT
                                                                                                                                                                                                             (EQ. 10)
The LGATE gate driver can drive sufficient gate current to switch
most MOSFETs efficiently. However, some FETs may exhibit cross          Choose a low-side MOSFET that has the lowest possible
conduction (or shoot-through) due to current injected into the
drain-to-source parasitic capacitor (Cgd) by the high dV/dt rising      ON-resistance with a moderate-sized package like the SO-8 and
edge at the phase node when the high-side MOSFET turns on.              is reasonably priced. The switching losses are not an issue for the

                                                                        low-side MOSFET because it operates at zero-voltage-switching.

                                                           17                                                                                                                                                FN6738.3

                                                                                                                                                                                                             June 8, 2011
                                                                                                                 ISL88731A

Ensure that the required total gate drive current for the selected                                                         Diagram" (see Figure 1) on page 2. These three loops will be
MOSFETs should be less than 24mA. So, the total gate charge for                                                            described separately.
the high-side and low-side MOSFETs is limited by Equation 11:
                                                                                                                           Transconductance Amplifiers GMV, GMI and
QGATE     I--G----A----T---E-                                                                                              GMS
           fsw
                                                                                                                 (EQ. 11)  ISL88731A uses several transconductance amplifiers (also
                                                                                                                           known as gm amps). Most commercially available op amps are
Where IGATE is the total gate drive current and should be less                                                             voltage controlled voltage sources with gain expressed as
than 24mA. Substituting IGATE = 24mA and fs = 400kHz into                                                                  A = VOUT/VIN. gm amps are voltage controlled current sources
Equation 11 yields that the total gate charge should be less than                                                          with gain expressed as gm = IOUT/VIN. gm will appear in some of
                                                                                                                           the equations for poles and zeros in the compensation.
80nC. Therefore, the ISL88731A easily drives the battery charge
                                                                                                                           PWM Gain Fm
current up to 8A.
                                                                                                                           The Pulse Width Modulator in the ISL88731A converts voltage at
Snubber Design                                                                                                             VCOMP to a duty cycle by comparing VCOMP to a triangle wave
                                                                                                                           (duty = VCOMP/VP-P RAMP). The low-pass filter formed by L and
ISL88731A's buck regulator operates in discontinuous current                                                               CO convert the duty cycle to a DC output voltage
mode (DCM) when the load current is less than half the                                                                     (Vo = VDCIN*duty). In ISL88731A, the triangle wave amplitude is
peak-to-peak current in the inductor. After the low-side FET turns                                                         proportional to VDCIN. Making the ramp amplitude proportional
off, the phase voltage rings due to the high impedance with both                                                           to DCIN makes the gain from VCOMP to the PHASE output a
FETs off. This can be seen in Figure 9. Adding a snubber (resistor                                                         constant 11 and is independent of DCIN. For small signal AC
in series with a capacitor) from the phase node to ground can                                                              analysis, the battery is modeled by its internal resistance. The
greatly reduce the ringing. In some situations a snubber can                                                               total output resistance is the sum of the sense resistor and the
improve output ripple and regulation.                                                                                      internal resistance of the MOSFETs, inductor and capacitor.
                                                                                                                           Figure 20 shows the small signal model of the pulse width
The snubber capacitor should be approximately twice the                                                                    modulator (PWM), power stage, output filter and battery.
parasitic capacitance on the phase node. This can be estimated
by operating at very low load current (100mA) and measuring the
ringing frequency.

CSNUB and RSNUB can be calculated from Equations 12 and 13:

CSNUB  =  -----------------2------------------                                     RSNUB =  ----2--------L-----                                                   VDD
          (2Fring)2  L                                                                      CSNUB                                                                                L
                                                                                                                             RAMP GEN                                              CO
                               (EQ. 12)                                                                          (EQ. 13)  VRAMP = VDD/11

Input Capacitor Selection                                                                                                           -                 DRIVERS

The input capacitor absorbs the ripple current from the                                                                                 +
synchronous buck converter, which is given by Equation 14:
                                                                                                                                 PWM
Irms  =  IBA     -----V---O----U----T---(--V---I--N----------V---O----U---T----)                                (EQ. 14)       INPUT
                           VIN
              T

This RMS ripple current must be smaller than the rated RMS                                                                   PWM                               L
current in the capacitor datasheet. Non-tantalum chemistries                                                               GAIN=11
(ceramic, aluminum, or OSCON) are preferred due to their
resistance to power-up surge currents when the AC-adapter is                                                                                                                                                                                                   RSENSE
plugged into the battery charger. For Notebook battery charger
applications, it is recommended that ceramic capacitors or                                                                            11
polymer capacitors from Sanyo be used due to their small size
and reasonable cost.                                                                                                                      RFET_RDSON              RL_DCR
                                                                                                                                                                                  CO
Loop Compensation Design
                                                                                                                           PWM                                                                                                                                         RBAT
ISL88731A has three closed loop control modes. One controls                                                                INPUT
the output voltage when the battery is fully charged or absent. A                                                                                                                                                                                              RESR
second controls the current into the battery when charging and
the third limits current drawn from the adapter. The charge                                                                               FIGURE 20. SMALL SIGNAL AC MODEL
current and input current control loops are compensated by a
single capacitor on the ICOMP pin. The voltage control loop is                                                             In most cases the Battery resistance is very small (<200m)
compensated by a network on the VCOMP pin. Descriptions of                                                                 resulting in a very low Q in the output filter. This results in a
these control loops and guidelines for selecting compensation                                                              frequency response from the input of the PWM to the inductor
components will be given in the following sections. Which loop                                                             current with a single pole at the frequency calculated in
controls the output is determined by the minimum current buffer                                                            Equation 15:
and the minimum voltage buffer shown in the "Functional Block
                                                                                                                           FPOLE1  =  (---R----S---E----N---S----E----+-----r--D----S----(--O---N----)---+-----R----D----C----R-----+-----R----B---A----T---)          (EQ. 15)
                                                                                                                                                          2  L

                                                18                                                                                                                                                                                                                     FN6738.3

                                                                                                                                                                                                                                                                       June 8, 2011
                                                                                                                                       ISL88731A

The output capacitor creates a pole at a very high frequency due                                                                                 A filter should be added between RS2 and CSOP and CSON to
to the small resistance in parallel with it. The frequency of this                                                                               reduce switching noise. The filter roll-off frequency should be
pole is calculated in Equation 16:                                                                                                               between the crossover frequency and the switching frequency
                                                                                                                                                 (~100kHz). RF2 should be small (<10) to minimize offsets due
FPOLE2  =   -----------------1------------------                                                                                                 to leakage current into CSOP. The filter cut off frequency is
            2  Co  RBAT                                                                                                                          calculated using Equation 19:
                                                                                                                                       (EQ. 16)

Charge Current Control Loop                                                                                                                      FFILTER    =   -------------------1---------------------
                                                                                                                                                                (2  CF2  RF2)
When the battery is less than the fully charged, the voltage error                                                                                                                                                                                                                                       (EQ. 19)
amplifier goes to it's maximum output (limited to 0.3V above
ICOMP) and the ICOMP voltage controls the loop through the                                                                                       The crossover frequency is determined by the DC gain of the
minimum voltage buffer. Figure 22 shows the charge current                                                                                       modulator and output filter and the pole in Equation 16. The DC
control loop.                                                                                                                                    gain is calculated in Equation 20 and the crossover frequency is
                                                                                                                                                 calculated with Equation 21:

The compensation capacitor (CICOMP) gives the error amplifier                                                                                    ADC = (---R----S---E----N---S----E----+-----r-1-D---1-S----(--O-R---N-S--)--E-+--N---R-S---E-D---C----R-----+-----R----B---A----T---)                   (EQ. 20)
(GMI) a pole at a very low frequency (<<1Hz) and a a zero at FZ1.
FZ1 is created by the 0.25*CA2 output added to ICOMP. The                                                                                        FCO = ADC  FPOLE = 1----1-----2---R----S----E-L--N----S---E-
frequency can be calculated from Equation 17:

FZERO   =   ---------4--------g---m------2----------  gm2 = 50A / V                                                                                                                                                                                                                                      (EQ. 21)
            (2  CICOMP)
                                                                                                                                       (EQ. 17)  The Bode plot of the loop gain, the compensator gain and the

                                                                                                                                                 power stage gain is shown in Figure 22.

                         PPHHASSEE                              L                                                                                Adapter Current Limit Control Loop

                         1111                                                                                          RRLL_DDCCRR               If the combined battery charge current and system load current
                                         RRFFEETT__RRDDSSOONN                                                                                    draws current that equals the adapter current limit set by the
                                                                                                                                                 InputCurrent register, ISL88731A will reduce the current to the
                         +                            CA2       CCSSOOPP                                                       RRFF22            battery and/or reduce the output voltage to hold the adapter
           SS                                                   CCSSOONN                                                                         current at the limit. Above the adapter current limit, the
                         0.25                               +                                                                                    minimum current buffer equals the output of GMS and ICOMP
                                                                                                                       CCFF22          RRSS22    controls the charger output. Figure 23 shows the adapter current
                            -                            20X                                                                                     limit control loop.

                                                          -

ICICOOMMPP               -

                         GGMMII                       DDAACCII                                                         CCOO            RRBBAATT
                         ++                                                                                            RREESSRR
                                                                                                                                                            60
           CCIICCOOMMPP                                                                                                                                                                                                         Compensator

                                                                                                                                                                                                                                                                                            Modulator

                                                                                                                                                            40                                                 F                                                                            Loop

               FIGURE 21. CHARGE CURRENT LIMIT LOOP                                                                                                                                                             ZERO

Placing this zero at a frequency equal to the pole calculated in                                                                                            20
Equation 16 will result in maximum gain at low frequencies and
phase margin near 90. If the zero is at a higher frequency                                                                                      GAIN (dB)  0
(smaller CICOMP), the DC gain will be higher but the phase
margin will be lower. Use a capacitor on ICOMP that is equal to or                                                                                          -20           F                                                                                                             F
greater than the value calculated in Equation 18. The factor of                                                                                                                                                                                                                             FILTER
1.5 is to ensure the zero is at a frequency lower than the pole                                                                                             -40              POLE1
including tolerance variations.                                                                                                                                                                                                                                                         F
                                                                                                                                                            -60                                                                                                                             POLE2
            --------------------1---.--5--------4--------(--5----0--------A-----/--V----)------L---------------------                                          0.01
CICOMP  =   (RSENSE + rDS(ON) + RDCR + RBAT)

                                                                                                                                       (EQ. 18)                      0.1                                   1                                                                            10          100  1000

                                                                                                                                                                                                           FREQUENCY (kHz)

                                                                                                                                                            FIGURE 22. CHARGE CURRENT LOOP BODE PLOTS

                                                      19                                                                                                                                                                                                                                                 FN6738.3

                                                                                                                                                                                                                                                                                                         June 8, 2011
                                                               ISL88731A

DCIN                   PHASE                      L                                                        PHASE                                                                      L
                                                                                                   11                                                                                          RL_DCR
      RS1
               RF1                                                                                                    RFET_RDSON

                       11                            RL_DCR
                                      RFET_RDSON

CF1                                                                             S                       +                                                 CA2                         CSOP             RF2
                                                                                                   0.25
                       +              CA2     CSOP        RF2             VCOMP                                                                                +
                                                                              CVCOMP                    -
                    S  0.25                +                                  RVCOMP                                                                        20x                                     CF2           RS2
                                                                                                                                                                                      CSON                        RBAT
                          -           20X            CF2       RS2                                                                                            -
                                                                                                                                                                                                    CO
                                        -                                                                                                                                                           RESR

     CSSN              -                      CSON                                                                                                           R3
     CSSP                 20
                                                     CO        RBAT                                             -
                       +                             RESR                                          GMV

                             CA1                                                                                +

                                                                                                                                                             R4

     ICOMP               -            DACS                                                                                        DACV
CICOMP
                       GMS

                          +

         FIGURE 23. ADAPTER CURRENT LIMIT CONTROL LOOP                                             FIGURE 24. VOLTAGE CONTROL LOOP

The loop response equations, bode plots and the selection of         Output LC Filter Transfer Functions
CICOMP are the same as the charge current control loop with loop
gain reduced by the duty cycle and the ratio of RS1/RS2. In other    The gain from the phase node to the system output and battery
words, if RS1 = RS2 and the duty cycle D = 50%, the loop gain will   depend entirely on external components. Typical output LC filter
be 6dB lower than the loop gain in Figure 23. This gives lower       response is shown in Figure 25. Transfer function ALC(s) is shown
crossover frequency and higher phase margin in this mode. If         in Equation 22:
RS1/RS2 = 2 and the duty cycle is 50% then the adapter current
loop gain will be identical to the gain in Figure 23.                ALC  =  -----------------1-------------------E---s---S-------R--------------------
                                                                                ---s--D-2---P-
A filter should be added between RS1 and CSIP and CSIN to                                       +  (-------L---C-s-------Q-----)  +   
reduce switching noise. The filter roll off frequency should be                                                                      1
between the crossover frequency and the switching frequency                  
(~100kHz).                                                                                                                           

Voltage Control Loop                                                 ESR     =  --------------1---------------                       LC                   =  ----------1------------  Q = Ro              --L---
                                                                                (RESR  Co)                                                                   ( L  Co)                                     Co
When the battery is charged to the voltage set by ChargeVoltage
register the voltage error amplifier (GMV) takes control of the                                                                                      (EQ. 22)
output (assuming that the adapter current is below the limit set
by ACLIM). The voltage error amplifier (GMV) discharges the          The resistance RO is a combination of MOSFET rDS(ON), inductor
capacitor on VCOMP to limit the output voltage. The current to       DCR, RSENSE and the internal resistance of the battery (normally
the battery decreases as the cells charge to the fixed voltage and   between 50m and 200m) The worst case for voltage mode
the voltage across the internal battery resistance decreases. As     control is when the battery is absent. This results in the highest Q
battery current decreases the two current error amplifiers (GMI      of the LC filter and the lowest phase margin.
and GMS) output their maximum current and charge the
capacitor on ICOMP to its maximum voltage (limited to 0.3V           The compensation network consists of the voltage error amplifier
above VCOMP). With high voltage on ICOMP, the minimum                GMV and the compensation network RVCOMP, CVCOMP which give
voltage buffer output equals the voltage on VCOMP.                   the loop very high DC gain, a very low frequency pole and a zero
                                                                     at FZERO1. Inductor current information is added to the feedback
The voltage control loop is shown in Figure 24.                      to create a second zero FZERO2. The low pass filter RF2, CF2
                                                                     between RS2 and ISL88731A add a pole at FFILTER. R3 and R4
                                                                     are internal divider resistors that set the DC output voltage. For a
                                                                     3-cell battery, R3 = 500k and R4 = 100k. Equations 23
                                                                     through 30 relate the compensation network's poles, zeros and
                                                                     gain to the components in Figure 24. Figure 26 shows an
                                                                     asymptotic Bode plot of the DC/DC converter's gain vs frequency.
                                                                     It is strongly recommended that FZERO1 is approximately 30% of
                                                                     FLC and FZERO2 is approximately 70% of FLC.

                                  20                                                                                                                                                                              FN6738.3

                                                                                                                                                                                                          June 8, 2011
                                                                                                    ISL88731A

                                                                                                          Compensation Break Frequency Equations

                                                                                            NO BATTERY    FZERO1   =  --------------------------------1---------------------------------
                                                                                                                      (2  CVCOMP  R1COMP)
GAIN (dB)                                                                                                                                                                                                                                         (EQ. 23)

                    RBATTERY                                                                              FZERO2   =    -2----------R-R---V-S--C--E--O-N---M-S---EP--------C---o-       R-----4--R--+--4---R----3--       g----m-5-----1--
                    = 200m                                                                                                                                                                                             
                                                                                                                                                                                      
                          RBATTERY
                          = 50m

                                                                                                          FLC  =  --------------1----------------                                                                                                 (EQ. 24)
                                                                                                                  (2 L  Co)                                                                                                                       (EQ. 25)

                                                                                                          FFILTER  =  -------------------1---------------------
                                                                                                                      (2  RF2  CF2)
                                                                                                                                                                                                                                                  (EQ. 26)
PHASE ()                                                                                                 FPOLE1   =  -----------------------1------------------------                                                                            (EQ. 27)
                                                                                                                      (2  RSENSE  Co)

                                                                                                          FESR = (---2------------C---o--1------R----E---S---R-----)                                                                              (EQ. 28)

                                                    FREQUENCY                                             Choose RVCOMP equal or lower than the value calculated from
           FIGURE 25. FREQUENCY RESPONSE OF THE LC OUTPUT FILTER                                          Equation 29.

                                                                                                          RVCOMP   =  (0.7    FL                   C)    (            2      Co         RSE  NSE                     )      g----m-5-----1--      -R----3--R--+--4---R----4--
                                                                                                                                                                                                                                                
                                                                                                                                                                                                                                                

                                                                                                                                                                                                                                                  (EQ. 29)

           60                                                                                             Next choose CVCOMP equal or higher than the value calculated
                                          Compensator                                                     from Equation 30.

                       Modulator

           40          Loop                                                                               CVCOMP = -(--0---.--3--------F---L---C----)------(--1-2-----------R----V----C---O----M-----P---)-

                                                       F                                    FPOLE1                                                                                                                                                (EQ. 30)

                                                                                   LC

           20

GAIN (dB)    0                                                                                            PCB Layout Considerations

                                                                   FFILTER                                Power and Signal Layers Placement on the
                                                                                                          PCB
           -20
                                                                                                          As a general rule, power layers should be close together, either
           -40      F               F                                                                     on the top or bottom of the board, with signal layers on the
                                                                                                          opposite side of the board. As an example, layer arrangement on
           -60        ZERO1            ZERO2                                                              a 4-layer board is shown below:
               0.1
                                                                                       F                   1. Top Layer: signal lines, or half board for signal lines and the
                                                                                                               other half board for power lines
                                                                                          ESR
                                                                                                           2. Signal Ground
                    1               10                                                 100          1000   3. Power Layers: Power Ground
                                                                                                           4. Bottom Layer: Power MOSFET, Inductors and other Power
                       FREQUENCY (kHz)
                                                                                                               traces
FIGURE 26. ASYMPTOTIC BODE PLOT OF THE VOLTAGE CONTROL                                                    Separate the power voltage and current flowing path from the
                 LOOP GAIN                                                                                control and logic level signal path. The controller IC will stay on
                                                                                                          the signal layer, which is isolated by the signal ground to the
                                                                                                          power signal traces.

                                                                                                          Component Placement

                                                                                                          The power MOSFET should be close to the IC so that the gate
                                                                                                          drive signal, the LGATE, UGATE, PHASE, and BOOT, traces can be
                                                                                                          short.

                                                                                                          Place the components in such a way that the area under the IC
                                                                                                          has less noise traces with high dv/dt and di/dt, such as gate
                                                                                                          signals and phase node signals.

                             21                                                                                                                                                                                                                   FN6738.3

                                                                                                                                                                                                                                                  June 8, 2011
    ISL88731A

Signal Ground and Power Ground Connection                              HIGH    SENSE      HIGH
                                                                    CURRENT  RESISTOR  CURRENT
At minimum, a reasonably large area of copper, which will shield
other noise couplings through the IC, should be used as signal        TRACE              TRACE
ground beneath the IC. The best tie-point between the signal
ground and the power ground is at the negative side of the output                                   KELVIN CONNECTION TRACES
capacitor on each side, where there is little noise; a noisy trace                                 TO THE LOW PASS FILTER AND
beneath the IC is not recommended.
                                                                                                             CSOP AND CSON
GND and VCC Pin
                                                                                 FIGURE 27. CURRENT SENSE RESISTOR LAYOUT
At least one high quality ceramic decoupling capacitor should be
used to cross these two pins. The decoupling capacitor can be       CSOP, CSON, CSSP and CSSN Pins
put close to the IC.
                                                                    Accurate charge current and adapter current sensing is critical
LGATE Pin                                                           for good performance. The current sense resistor connects to the
                                                                    CSON and the CSOP pins through a low pass filter with the filter
This is the gate drive signal for the bottom MOSFET of the buck     capacitor very near the IC (see Figure 2). Traces from the sense
converter. The signal going through this trace has both high dv/dt  resister should start at the pads of the sense resister and should
and high di/dt, and the peak charging and discharging current is    be routed close together, through the low pass filter and to the
very high. These two traces should be short, wide, and away from    CSOP and CSON pins (see Figure 27). The CSON pin is also used
other traces. There should be no other traces in parallel with      as the battery voltage feedback. The traces should be routed
these traces on any layer.                                          away from the high dv/dt and di/dt pins like PHASE, BOOT pins.
                                                                    In general, the current sense resistor should be close to the IC.
PGND Pin                                                            These guidelines should also be followed for the adapter current
                                                                    sense resister and CSSP and CSSN. Other layout arrangements
PGND pin should be laid out to the negative side of the relevant    should be adjusted accordingly.
output capacitor with separate traces.The negative side of the
output capacitor must be close to the source node of the bottom     DCIN Pin
MOSFET. This trace is the return path of LGATE.
                                                                    This pin connects to AC-adapter output voltage, and should be
PHASE Pin                                                           less noise sensitive.

This trace should be short, and positioned away from other weak     Copper Size for the Phase Node
signal traces. This node has a very high dv/dt with a voltage
swing from the input voltage to ground. No trace should be in       The capacitance of PHASE should be kept very low to minimize
parallel with it. This trace is also the return path for UGATE.     ringing. It would be best to limit the size of the PHASE node
Connect this pin to the high-side MOSFET source.                    copper in strict accordance with the current and thermal
                                                                    management of the application.
UGATE Pin
                                                                    Identify the Power and Signal Ground
This pin has a square shape waveform with high dv/dt. It
provides the gate drive current to charge and discharge the top     The input and output capacitors of the converters, the source
MOSFET with high di/dt. This trace should be wide, short, and       terminal of the bottom switching MOSFET PGND should connect
away from other traces, similar to the LGATE.                       to the power ground. The other components should connect to
                                                                    signal ground. Signal and power ground are tied together at one
BOOT Pin                                                            point.

This pin's di/dt is as high as the UGATE; therefore, this trace     Clamping Capacitor for Switching MOSFET
should be as short as possible.
                                                                    It is recommended that ceramic capacitors be used closely
                                                                    connected to the drain of the high-side MOSFET, and the source
                                                                    of the low-side MOSFET. This capacitor reduces the noise and the
                                                                    power loss of the MOSFET.

                                                           For additional products, see www.intersil.com/product_tree

                                 Intersil products are manufactured, assembled and tested utilizing ISO9000 quality systems as noted
                                                      in the quality certifications found at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time
without notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be
accurate and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third
parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                                            For information regarding Intersil Corporation and its products, see www.intersil.com

22                                                                                     FN6738.3

                                                                                       June 8, 2011
                                         ISL88731A

Package Outline Drawing

L28.5x5B

28 LEAD THIN QUAD FLAT NO-LEAD PLASTIC PACKAGE
Rev 1, 10/07

                       5.00      A                                                                       4X 3.0
                                                                                                         24X 0.50

                                    B                                                                                              6

                                                                                                  22                28             PIN #1 INDEX AREA
                                                                                        21
         6                                                                                                                      1

      PIN 1
INDEX AREA

                                 5.00                                                                                                 3 .25 0 . 10

                                                                                        15                                      7

(4X) 0.15

                       TOP VIEW                                                             14                      8
                                                                                                                                0.10 M C A B
                                                                                               28X 0.55 0.05
                                                                                                  BOTTOM VIEW             4 28X 0.25 0.05

( 4. 65 TYP )                                                     0 . 75 0.05                                                     SEE DETAIL "X"
             ( 3. 25)                  ( 24X 0 . 50)
                                                                                                                                             0.10 C
                                                                                                                                                            C

                                                                                                                                   BASE PLANE
                                                                                                                                                 SEATING PLANE
                                                                                                                                                                 0.08 C

                                                                                                         SIDE VIEW

                                                                         (28X 0 . 25 )                C  0 . 2 REF  5

                                                                         ( 28X 0 . 75)                             0 . 00 MIN.
TYPICAL RECOMMENDED LAND PATTERN                                                                                   0 . 05 MAX.

                                                                                                         DETAIL "X"

                                                                                        NOTES:

                                                                                           1. Dimensions are in millimeters.
                                                                                                Dimensions in ( ) for Reference Only.

                                                                                           2. Dimensioning and tolerancing conform to AMSE Y14.5m-1994.
                                                                                           3. Unless otherwise specified, tolerance : Decimal 0.05

                                                                                           4. Dimension b applies to the metallized terminal and is measured
                                                                                                 between 0.15mm and 0.30mm from the terminal tip.

                                                                                           5. Tiebar shown (if present) is a non-functional feature.

                                                                                           6. The configuration of the pin #1 identifier is optional, but must be
                                                                                                 located within the zone indicated. The pin #1 identifier may be
                                                                                                 either a mold or mark feature.

                       23                                                                                                                     FN6738.3

                                                                                                                                      June 8, 2011

ISL88731AHRZ器件购买:

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved