电子工程世界电子工程世界电子工程世界

型号

产品描述

搜索
 

ISL8024IRTAJZ

器件型号:ISL8024IRTAJZ
器件类别:模拟器件
文件大小:0KB,共0页
厂商名称:INTERSIL [Intersil Corporation]
厂商官网:http://www.intersil.com/cda/home/
下载文档

ISL8024IRTAJZ在线购买

供应商 器件名称 价格 最低购买 库存  
ISL8024IRTAJZ ¥14 1 点击查看 点击购买

器件描述

4 A SWITCHING REGULATOR, 1200 kHz SWITCHING FREQ-MAX,

参数

ISL8024IRTAJZ额定输入电压 3.6 V
ISL8024IRTAJZ功能数量 1
ISL8024IRTAJZ端子数量 16
ISL8024IRTAJZ最小工作温度 -40 Cel
ISL8024IRTAJZ最大工作温度 85 Cel
ISL8024IRTAJZ加工封装描述 3 X 3 MM, PLASTIC, MO-220WEED, TQFN-16
ISL8024IRTAJZ状态 Active
ISL8024IRTAJZ模拟IC其它类型 SWITCHING REGULATOR
ISL8024IRTAJZ控制模式 CURRENT-MODE
ISL8024IRTAJZ控制技术 PULSE WIDTH MODULATION
ISL8024IRTAJZ最小输入电压 2.7 V
ISL8024IRTAJZ最大输入电压 5.5 V
ISL8024IRTAJZjesd_30_code S-PQCC-N16
ISL8024IRTAJZ最大输出电流 4 A
ISL8024IRTAJZ包装材料 PLASTIC/EPOXY
ISL8024IRTAJZpackage_code HVQCCN
ISL8024IRTAJZ包装形状 SQUARE
ISL8024IRTAJZ包装尺寸 CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
ISL8024IRTAJZseated_height_max 0.8000 mm
ISL8024IRTAJZ表面贴装 YES
ISL8024IRTAJZ交换机配置 BUCK
ISL8024IRTAJZ最大开关频率 1200 kHz
ISL8024IRTAJZ温度等级 INDUSTRIAL
ISL8024IRTAJZ端子形式 NO LEAD
ISL8024IRTAJZ端子间距 0.5000 mm
ISL8024IRTAJZ端子位置 QUAD
ISL8024IRTAJZlength 3 mm
ISL8024IRTAJZwidth 3 mm
ISL8024IRTAJZadditional_feature PFM CONTROL MODE ALSO POSSIBLE

文档预览

ISL8024IRTAJZ器件文档内容

Compact Synchronous Buck Regulator

ISL8023, ISL8024                                                      Features

The ISL8023, ISL8024 are highly efficient, monolithic,                2.7V to 5.5V Input Voltage Range
synchronous step-down DC/DC converters that can deliver 3A             Very Low On-Resistance FET's - P-Channel 45m and
(ISL8023) or 4A (ISL8024) of continuous output current from a
2.7V to 5.5V input supply. The devices uses current mode control         N-channel 19m Typical Values
architecture to deliver very low duty cycle operation at high          High Efficiency Synchronous Buck Regulator with up to 95%
frequency with fast transient response and excellent loop stability.
                                                                         Efficiency
The ISL8023 and ISL8024 integrate a very low On-resistance             0.8% Reference Accuracy Over-temperature/Load/Line
P-Channel (45m) high side FET and N-Channel (19m) low                  Complete BOM with as Few as 3 External Parts
side FET to maximize efficiency and minimize external                  Start-up with Pre-Biased Output
component count. The 100% duty-cycle operation allows less             Internal Soft-Start - 1ms or Adjustable
than 200mV dropout voltage at 4A output current. The                   Soft-Stop Output Discharge During Disabled
operation frequency of the pulse-width modulator (PWM) is             Adjustable Frequency from 500kHz to 4MHz - Default at
adjustable from 500kHz to 4MHz. The default switching
frequency of 1MHz is set by connecting the FS pin high, which            1MHz (8023/24), 2MHz (8023A/24A)
allows for the use of small external components.                      External Synchronization up to 4MHz
                                                                      Over-temperature, Overcurrent, Overvoltage and Negative
The ISL8023, ISL8024 can be configured for discontinuous or
forced continuous operation at light load. Forced continuous             Overcurrent protection
operation reduces noise and RF interference while                      Tiny 3x3 QFN package
discontinuous mode provides higher efficiency by reducing
switching losses at light loads.                                      Applications

Fault protection is provided by internal hiccup mode current          DC/DC POL Modules
limiting during short circuit and overcurrent conditions. Other       C/uP, FPGA and DSP Power
protection, such as overvoltage and over-temperature are also          Plug-in DC/DC Modules for Routers and Switchers
integrated into the device. A power-good output voltage                Portable Instruments
monitor indicates when the output is in regulation.                   Test and Measurement Systems
                                                                      Li-ion Battery Powered Devices
The ISL8023, ISL8024 offer a 1ms Power-Good (PG) timer at
power-up. When in shutdown, ISL8023, ISL8024 discharges               Related Literature
the output capacitor through an internal soft-stop switch. Other
features include internal fixed or adjustable soft-start and          See AN1660, "3A/4A Low Quiescent Current High Efficiency
internal/external compensation.                                          Synchronous Buck Regulator"

The ISL8023 and ISL8024 are offered in a space saving 16 Ld
3x3 Pb-free QFN package with an exposed pad for improved
thermal performance and 1mm maximum height. The
complete converter occupies less than 0.22 in2 area.

Various fixed output voltages are available upon request. See
the "Ordering Information" on page 4 for more details.

                  EFFICIENCY (%)  100

                                    90
                                                 3.3VOUT PFM

                                    80

                                    70 3.3VOUT PWM

                                    60

                                    50

                                    40
                                       0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
                                                                      IOUT (A)

                                  FIGURE 1. EFFICIENCY T = +25C VIN = 5V

March 1, 2012  1                  CAUTION: These devices are sensitive to electrostatic discharge; follow proper IC Handling Procedures.

FN7812.1                          1-888-INTERSIL or 1-888-468-3774 |Copyright Intersil Americas Inc. 2011, 2012. All Rights Reserved

                                                 Intersil (and design) is a trademark owned by Intersil Corporation or one of its subsidiaries.

                                                                    All other trademarks mentioned are the property of their respective owners.
                               ISL8023, ISL8024

                                                            SOLUTION SIZE 0.28"x0.64"

                                      0 . 28x0.64
                                   SOLUTION SIZE

                                                                  TOP COMPONENTS

NOTE: FULL SOLUTION IN SIZE BOARD. THE FULL SCHEMATIC AND GERBER FILES AVAILABLE FOR DOWNLOAD FROM INTERSIL.COM

                                                                                 FIGURE 2.

2  FN7812.1

   March 1, 2012
Pin Configuration                ISL8023, ISL8024

                                            ISL8023, ISL8024
                                               (16 LD TQFN)
                                                 TOP VIEW

                                 VIN
                                             PHASE
                                                        PHASE
                                                                   PHASE

                                 16  15 14  13

                          VIN 1                                           12 PGND
                         VDD 2                                            11 PGND
                                                                          10 SGND
                           PG 3                                            9 FB
                       SYNC 4

                                 5   6  7   8

                                 EN
                                            FS
                                                       SS
                                                                  COMP

Pin Descriptions

PIN NUMBER   SYMBOL                                                            DESCRIPTION
     1, 16      VIN
       2       VDD     Input supply voltage. Connect two 22F ceramic capacitors to power ground.
       3        PG
                       Input supply voltage for the logic. Connect VIN PIN.
4            SYNC
                       Power good is an open-drain output. Use 10k to 100k pull-up resistor connecting between VIN and
5            EN        PG. At power-up or EN HI, PG rising edge is delayed by 1ms upon output reached within regulation.

6            FS        Mode Selection pin. Connect to logic high or input voltage VIN for PWM mode. Connect to logic low or
                       ground for PFM mode. Connect to an external function generator for synchronization with the positive
7            SS        edge trigger. There is an internal 1M pull-down resistor to prevent an undefined logic state in case
                       of SYNIN pin float.
8, 9         COMP, FB
                       Regulator enable pin. Enable the output when driven to high. Shut down the chip and discharge output
      10     SGND      capacitor when driven to low. There is an internal 1M pull-down resistor to prevent an undefined logic
   11, 12    PGND      state in case of EN pin float.
13, 14, 15  PHASE
Exposed Pad            This pin sets the oscillator switching frequency, using a resistor, RFS, from the FS pin to GND. The
                 -     frequency of operation may be programmed between 500kHz to 4MHz. The default frequency is 1MHz
                       and configured for internal compensation if FS is connected to VIN.

                       SS is used to adjust the soft start time. Set to SGND for internal 1ms rise time. Connect a capacitor from
                       SS to SGND to adjust the soft start time. Do not use more than 33nF per IC.

                       The feedback network of the regulator, VFB, is the negative input to the transconductance error
                       amplifier. COMP is the output of the amplifier if FS resistor is used. Otherwise COMP is disconnected
                       thru a MOSFET for internal compensation. Must connect COMP to SGND in internal compensation
                       mode. The output voltage is set by an external resistor divider connected to VFB. With a properly
                       selected divider, the output voltage can be set to any voltage between the power rail (reduced by
                       converter losses) and the 0.6V reference. There is an internal compensation to meet a typical
                       application. Additional external network across COMP and SGND might be required to improve the
                       loop compensation of the amplifier operation.
                       In addition, the regulator power-good and under-voltage protection circuitry use VFB to monitor the
                       regulator output voltage

                       Signal ground.

                       Power ground.

                       Switching node connection. Connect to one terminal of the inductor.

                       The exposed pad must be connected to the SGND pin for proper electrical performance. Place as
                       much vias as possible under the pad connecting to SGND plane for optimal thermal performance.

             3                                                                     FN7812.1

                                                                                   March 1, 2012
                                         ISL8023, ISL8024

Ordering Information

PART NUMBER                    PART          OUTPUT VOLTAGE                    TEMP. RANGE        PACKAGE     PKG.
  (Notes 1, 2)               MARKING                  (V)                            (C)         (Pb-Free)  DWG. #

ISL8023IRTAJZ          023A              ADJUSTABLE                            -40 to +85 16 Ld 3x3 TQFN     L16.3x3D

ISL8024IRTAJZ          024A              ADJUSTABLE                            -40 to +85 16 Ld 3x3 TQFN     L16.3x3D

ISL8023AIRTAJZ         23AA              ADJUSTABLE                            -40 to +85 16 Ld 3x3 TQFN     L16.3x3D

ISL8024AIRTAJZ         24AA              ADJUSTABLE                            -40 to +85 16 Ld 3x3 TQFN     L16.3x3D

NOTES:

1. Add "-T*" suffix for tape and reel. Please refer to TB347 for details on reel specifications.

2. These Intersil Pb-free plastic packaged products employ special Pb-free material sets, molding compounds/die attach materials, and 100% matte
     tin plate plus anneal (e3 termination finish, which is RoHS compliant and compatible with both SnPb and Pb-free soldering operations). Intersil
     Pb-free products are MSL classified at Pb-free peak reflow temperatures that meet or exceed the Pb-free requirements of IPC/JEDEC J STD-020.

3. For Moisture Sensitivity Level (MSL), please see device information page for ISL8023, ISL8024. For more information on MSL please see techbrief
     TB363.

Typical ApplicationBlock Diagram

                                                                               L                  OUTPUT

                INPUT 2.7V TO 5.5V                                             1H                1.8V/4A

                                         VIN         PHASE
                                         VDD
                                         EN                                            C2
                                                                               2 x 22F

                   C1        R1                              PGND                             R2  C3*
                22F         100k                                                           200k  4.7pF

                                         PG                                           R3
                                                                                    100k
                                              ISL8023, ISL8024

                                                                         SGND

                                         SYNC                   VFB
                                                             COMP
                                    VIN  FS                                    SGND         * C3 is optional. Recommend to
                                                                  SS                         put a placeholder for it. Check
                                                                                             loop analysis first before use.

                                       FIGURE 3. TYPICAL APPLICATION DIAGRAM

                                         TABLE 1. COMPONENT SELECTION TABLE

VOUT               0.8V         1.2V     1.5V                1.8V                   2.5V            3.3V        3.6
C1                22F         22F                                                                22F       22F
C2              4X22F      2 x 22F    22F        22F                           22F          2 x 22F   2 x 22F
C3               4.7pF        4.7pF                                                                4.7pF      4.7pF
L1             0.47~1H     0.47~1H    2 x 22F    2 x 22F                     2 x 22F        1~2.2H    1~2.2H
R2                33k          100k                                                                450k       500k
R3                100k         100k     4.7pF       4.7pF                          4.7pF           100k       100k

                                         0.47~1H    0.68~1.5H                0.68~1.5H

                                         150k        200k                           316k

                                         100k        100k                           100k

                       4                                                                                                      FN7812.1

                                                                                                             March 1, 2012
                                           ISL8023, ISL8024

                                          COMP    FS SYNC
                                     55pF
SS                SSOoFfTt                                             SHUTDOWN
                                          100k
                           START
        SHUTDOWN

                                                                         VDD

EN BANDGAP VREF                   +                        OSCILLATOR                                            VIN
                                  +               +
                                     EAMP
                                                  COMP
                                  -               -                       PWM/PFM                                P
                                                                             LOGIC                                         PHASE

                  3pF                                                  CONTROLLER          LS                    N
                                      +                                PROTECTION       DRIVER                       PGND

                                                                         HS DRIVER

VFB                                   SLSOloPpEe                                     +
           6k                          COMP                                    CSA

                  0.6V               OV                         +                    -
                            -                              OCP
                           +                                                   ISET
                                                                 -       THRESHOLD
                                -
               0.85*VREF                                        +
                                                           SKIP
                                + UV
                                                                -

    PG                              1ms
SGND                              DELAY

                                                                       NEG CURRENT
                                                                           SENSING

                            -                                                 ZERO-CROSS
                  0.5V SCP                                                       SENSING

                            +                                                                               100
                                                                       SHUTDOWN

                                     FIGURE 4. FUNCTIONAL BLOCK DIAGRAM

               5                                                                                                           FN7812.1

                                                                                                                 March 1, 2012
                                            ISL8023, ISL8024

Absolute Maximum Ratings (Reference to GND)                                                                   Thermal Information

VIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to 6.5V (DC) or 7V (20ms)           Thermal Resistance                         JA (C/W) JC (C/W)
EN, FS, PG, SYNC, VFB . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to VIN + 0.3V
PHASE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -3V (100ns)/(DC) to 6.5V (DC)             16 LD TQFN Package (Notes 4, 5) . . . . .        45        6.5
COMP, SS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -0.3V to 2.7V
                                                                                                              Junction Temperature Range . . . . . . . . . . . . . . . . . . . . . . .-55C to +125C
Recommended Operating Conditions
                                                                                                              Storage Temperature Range. . . . . . . . . . . . . . . . . . . . . . . .-65C to +150C
VIN Supply Voltage Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2.7V to 5.5V
Load Current Range . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0A to 4A       Pb-Free Reflow Profile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . see link below
Ambient Temperature Range . . . . . . . . . . . . . . . . . . . . . . . . -40C to +85C
                                                                                                              http://www.intersil.com/pbfree/Pb-FreeReflow.asp

CAUTION: Do not operate at or near the maximum ratings listed for extended periods of time. Exposure to such conditions may adversely impact product
reliability and result in failures not covered by warranty.

NOTES:
4. JA is measured in free air with the component mounted on a high effective thermal conductivity test board with "direct attach" features. See Tech
     Brief TB379.
5. JC, "case temperature" location is at the center of the exposed metal pad on the package underside.

Electrical Specifications Unless otherwise noted, all parameter limits are established over the recommended operating

conditions and the typical specification are measured at the following conditions: TA = -40C to +85C, VIN = 3.6V, EN = VIN, unless otherwise
noted. Typical values are at TA = +25C. Boldface limits apply over the operating temperature range, -40C to +85C

                                                                                                                                   MIN                             MAX

                 PARAMETER                  SYMBOL                                                            TEST CONDITIONS     (Note 6) TYP (Note 6) UNITS

INPUT SUPPLY

VIN Undervoltage Lockout Threshold          VUVLO    Rising, no load                                                                                     2.5       2.7   V
                                                     Falling, no load
                                                                                                                                   2.2                   2.4             V

Quiescent Supply Current                    IVIN SYNC = GND, no load at the output                                                                       50              A

                                                       SYNC = GND, no load at the output and no                                                          50        60    A
                                                       switches switching

                                                       SYNC = VIN, FS = 1MHz, no load at the output                                                      8         15    mA
                                            ISD SYNC = GND, VIN = 5.5V, EN = low
Shut Down Supply Current                                                                                                                                 5         7     A
OUTPUT REGULATION

Reference Voltage - ISL8023IRZ, ISL8024IRZ  VREF                                                                                  0.595 0.600 0.605                      V
VFB Bias Current - ISL8023IRZ, ISL8024IRZ   IVFB
Line Regulation                                      VFB = 0.75V                                                                                         0.1             A
Soft-Start Ramp Time Cycle                           VIN = VO + 0.5V to 5.5V (minimal 2.7V)
                                                     SS = SGND                                                                                           0.2             %/V

                                                                                                                                                         1               ms

Soft-Start Charging Current                 ISS VSS = 0.1V                                                                         1.2                   1.6       2.0   A
OVERCURRENT PROTECTION

Current Limit Blanking Time                 tOCON                                                                                                        17              Clock

                                                                                                                                                                         pulses

Overcurrent and Auto Restart Period         tOCOFF                                                                                                       8               SS cycle
Positive Peak Current Limit                 IPLIMIT
                                                     4A application                                                                5.2                   6.5       7.8   A
                                                     3A application
                                                                                                                                   3.9                   4.8       5.9   A

Peak Skip Limit                             ISKIP    4A application (test at 3.6V)                                                 0.9                   1.2       1.5   A
                                                     3A application (test at 3.6V)
                                                                                                                                   0.65                  0.9       1.15  A

Zero Cross Threshold                                                                                                               -200                            200   mA

Negative Current Limit                      INLIMIT                                                                                -3.0                  -2.4      -1.8  A

                             6                                                                                                                                           FN7812.1

                                                                                                                                                                         March 1, 2012
                                             ISL8023, ISL8024

Electrical Specifications Unless otherwise noted, all parameter limits are established over the recommended operating

conditions and the typical specification are measured at the following conditions: TA = -40C to +85C, VIN = 3.6V, EN = VIN, unless otherwise
noted. Typical values are at TA = +25C. Boldface limits apply over the operating temperature range, -40C to +85C (Continued)

                                                                               MIN                                           MAX

                  PARAMETER              SYMBOL               TEST CONDITIONS  (Note 6) TYP (Note 6) UNITS

COMPENSATION

Error Amplifier Trans-Conductance                FS = VIN                                                              80          A/V

                                                 FS with Resistor                                                      150         A/V

Trans-Resistance                         RT                                    0.15                                    0.2   0.25  

PHASE

P-Channel MOSFET ON-Resistance                   VIN = 5V, IO = 200mA          35                                      45    55    m
N-Channel MOSFET ON-Resistance                   VIN = 2.7V, IO = 200mA
PHASE Maximum Duty Cycle                         VIN = 5V, IO = 200mA          50                                      70    90    m
                                                 VIN = 2.7V, IO = 200mA
                                                                               12                                      19    25    m

                                                                               20                                      28    37    m

                                                                                                                       100         %

PHASE Minimum On-Time                            SYNC = High                                                                 140   ns

OSCILLATOR

Nominal Switching Frequency              Fsw FS = VIN                          800 1000 1200 kHz

                                                 FS with RS = 402k                                                     490         kHz

                                                 FS with RS = 42.2k                                                    4200        kHz

SYNC Logic Low to High Transition Range                                        0.70 0.75 0.80                                      V

SYNC Hysteresis                                                                                                        0.15        V

SYNC Logic Input Leakage Current                 VIN = 3.6V                                                            3.6   5     A
PG

Output Low Voltage                                                                                                           0.3   V

Delay Time (Rising Edge)                                                       0.5                                     1     2     ms

PG Pin Leakage Current                                                                                                 0.01  0.1   A

OVP PG Rising Threshold                                                                                                0.80        V

UVP PG Rising Threshold                                                        80                                      85    90    %

UVP PG Hysteresis                                                                                                      5           %

PGOOD Delay Time (Falling Edge)                                                                                        15          s

EN

Logic Input Low                                                                                                              0.4   V

Logic Input High                                                               0.9                                                 V

EN Logic Input Leakage Current                                                                                         0.1   1     A

Thermal Shutdown                                                                                                       150         C

Thermal Shutdown Hysteresis                                                                                            25          C

NOTE:
6. Compliance to datasheet limits is assured by one or more methods: production test, characterization and/or design

                                 7                                                                                                 FN7812.1

                                                                                                                                   March 1, 2012
                                                               ISL8023, ISL8024

Typical Operating Performance Unless otherwise noted, operating conditions are: TA = +25C, VVIN = 5V,

EN = VIN, SYNC = VIN, L = 1.0H, C1 = 22F, C2 = 2 x 22F, IOUT = 0A to 4A).

                       100                                                                    100

                       90                                                                     90
                                                                                                       1.2VOUT
EFFICIENCY (%)         80    1.2VOUT          1.5VOUT 1.8VOUT                 EFFICIENCY (%)                    1.5VOUT 1.8VOUT
                                                                                              80
                                                               2.5VOUT                                                                          2.5VOUT

                       70                                                                     70

                       60                                                                     60

                       50                                                                     50

                       40                                                                     40
                          0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0                                    0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
                                                               IOUT (A)                                                               IOUT (A)

                       FIGURE 5. EFFICIENCY vs LOAD (1MHz 3.3 VIN PWM)                         FIGURE 6. EFFICIENCY vs LOAD (1MHz 3.3 VIN PFM)

                       100                                                                    100

                       90                                                                     90
                                                                                              80 1.2VOUT
EFFICIENCY (%)         80    1.2VOUT 1.5VOUT     1.8VOUT       2.5VOUT        EFFICIENCY (%)  70                1.5VOUT 1.8VOUT 2.5VOUT 3.3VOUT

                                     3.3VOUT
                       70

                       60                                                                     60

                       50                                                                     50

                       40                                                                     40
                          0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0                                   0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
                                                               IOUT (A)                                                               IOUT (A)

                          FIGURE 7. EFFICIENCY vs LOAD (1MHz 5VIN PWM)                          FIGURE 8. EFFICIENCY vs LOAD (1MHz 5VIN PFM)

                       1.08                                                                   1.244

POWER DISSIPATION (W)  0.90                                                                   1.238

                       0.72                                                                   1.232

                       0.54  3.3VIN PWM MODE                                  vOUT (V)        1.226                  3.3VIN PFM MODE
                                                                                              1.220             5VIN PFM MODE
                       0.36                                    5VIN PWM MODE

                       0.18                                                                   1.214

        0                                                                                               3.3VIN PWM MODE                           5VIN PWM MODE
          0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0                                                 1.208                                             2.5 3.0 3.5 4.0
                                               IOUT (A)
                                                                                                     0.0 0.5 1.0 1.5 2.0
FIGURE 9. POWER DISSIPATION vs LOAD (1MHz, VOUT = 1.8V)
                                                                                                                                      IOUT (A)

                                                                              FIGURE 10. VOUT REGULATION vs LOAD (1MHz, VOUT = 1.2V)

                                              8                                                                                                          FN7812.1

                                                                                                                                                March 1, 2012
                                       ISL8023, ISL8024

Typical Operating Performance Unless otherwise noted, operating conditions are: TA = +25C, VVIN = 5V,

EN = VIN, SYNC = VIN, L = 1.0H, C1 = 22F, C2 = 2 x 22F, IOUT = 0A to 4A). (Continued)

          1.529                                                      1.830

          1.524                                                      1.824  3.3VIN PFM MODE
          1.519                                                      1.818     5VIN PFM MODE

VOUT (V)         3.3VIN PFM MODE                           VOUT (V)

          1.514   5VIN PFM MODE                                      1.812  3.3VIN PWM MODE
          1.509  3.3VIN PWM MODE                                     1.806
          1.504                                                      1.800

  1.499 5VIN PWM MODE                                                   5VIN PWM MODE
         0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0                 1.794
                                               IOUT (A)
                                                                    0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
FIGURE 11. VOUT REGULATION vs LOAD (1MHz, VOUT = 1.5V)                                                    IOUT (A)

                                                           FIGURE 12. VOUT REGULATION vs LOAD (1MHz, VOUT = 1.8V)

          2.540                                                      3.354

          2.532  3.3VIN PFM MODE                                     3.345
          2.524         5VIN PFM MODE
          2.516                                                      3.336  5VIN PFM MODE
                                                                     3.327
VOUT (V)                                                   VOUT (V)

          2.508  3.3VIN PWM MODE                                     3.318

          2.500                                              3.309

             5VIN PWM MODE                                               5VIN PWM MODE
  2.492                                                      3.300

         0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0                         0.0 0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0
                                               IOUT (A)                                                   IOUT (A)

FIGURE 13. VOUT REGULATION vs LOAD (1MHz, VOUT = 2.5V)     FIGURE 14. VOUT REGULATION vs LOAD (1MHz, VOUT = 3.3V)

          1.815                                                      1.836

          1.810                                                      1.828                    0A LOAD
                                                                     1.820
          1.805           0A LOAD

VOUT (V)  1.800                                            VOUT (V)  1.812  2A LOAD
          1.795                                                      1.804
                 2A LOAD

          1.790                                                      1.796  4A LOAD

                 4A LOAD

     1.785                                                      1.788
            2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0                        2.0 2.5 3.0 3.5 4.0 4.5 5.0 5.5 6.0
                                                                                                             VIN (V)
                                                  VIN (V)
                                                           FIGURE 16. OUTPUT VOLTAGE REGULATION vs VIN
FIGURE 15. OUTPUT VOLTAGE REGULATION vs VIN                                 (PFM VOUT = 1.8V)
                 (PWM VOUT = 1.8 )

                 9                                                                                     FN7812.1

                                                                                                       March 1, 2012
                                    ISL8023, ISL8024

Typical Operating Performance Unless otherwise noted, operating conditions are: TA = +25C, VVIN = 5V,

EN = VIN, SYNC = VIN, L = 1.0H, C1 = 22F, C2 = 2 x 22F, IOUT = 0A to 4A). (Continued)

PHASE 2V/Div                                                 PHASE 2V/Div

                                       VOUT RIPPLE 20mV/Div                                                    VOUT RIPPLE 20mV/Div
                                                IL 1A/Div
                                                                                                              IL 1A/Div
FIGURE 17. STEADY STATE OPERATION AT NO LOAD (PWM)
                                                             FIGURE 18. STEADY STATE OPERATION AT NO LOAD (PFM)

                                          PHASE 2V/Div                       VOUT RIPPLE 50mV/Div
                                            IL 2A/Div
                                                                                                 IL 2A/Div
                                   VOUT RIPPLE 20mV/Div
                                                                   FIGURE 20. LOAD TRANSIENT (PWM)
FIGURE 19. STEADY STATE OPERATION WITH FULL LOAD
                                                                                                                         EN 2V/Div
                                 VOUT RIPPLE 50mV/Div                                                                 VOUT 1V/Div

                                             IL 2A/Div                                                                    IL 1A/Div
                                                                                                                           PG 5V/Div
             FIGURE 21. LOAD TRANSIENT (PFM)
                                                             FIGURE 22. SOFT-START WITH NO LOAD (PWM)
                               10
                                                                                                                                           FN7812.1
                                                                                                                                     March 1, 2012
                                    ISL8023, ISL8024

Typical Operating Performance Unless otherwise noted, operating conditions are: TA = +25C, VVIN = 5V,

EN = VIN, SYNC = VIN, L = 1.0H, C1 = 22F, C2 = 2 x 22F, IOUT = 0A to 4A). (Continued)

  EN 2V/Div                                                          EN 2V/Div
VOUT 1V/Div                                                         VOUT 1V/Div

       IL 1A/Div                                                               IL 1A/Div

      PG 2V/Div                                                               PG 5V/Div

FIGURE 23. SOFT-START AT NO LOAD (PFM)                              FIGURE 24. SOFT-START WITH PRE-BIASED 1V

                                                         EN 2V/Div                         EN 2V/Div
                                                       VOUT 1V/Div
                                                                                                                                VOUT 1V/Div
                                                         IL 2A/Div                                                                 IL 1A/Div
                                                         PG 5V/Div
                                                                                                                                  PG 5V/Div
FIGURE 25. SOFT-START AT FULL LOAD
                                                                    FIGURE 26. SOFT-DISCHARGE SHUTDOWN

                                                 PHASE 5V/Div                                                           PHASE 5V/Div

                                      VOUT RIPPLE 20mV/Div                                                    VOUT RIPPLE 20mV/Div
                                                IL 0.5A/Div                                                              IL 2A/Div

                                               SYNC 5V/Div                                                             SYNC 5V/Div

FIGURE 27. STEADY STATE OPERATION AT NO LOAD WITH                   FIGURE 28. STEADY STATE OPERATION AT FULL LOAD WITH
                 FREQUENCY = 2MHz                                                    FREQUENCY = 2MHz

                                   11                                                                                                                          FN7812.1
                                                                                                                                                         March 1, 2012
                                    ISL8023, ISL8024

Typical Operating Performance Unless otherwise noted, operating conditions are: TA = +25C, VVIN = 5V,

EN = VIN, SYNC = VIN, L = 1.0H, C1 = 22F, C2 = 2 x 22F, IOUT = 0A to 4A). (Continued)

PHASE 5V/Div                                                    PHASE 5V/Div

                                       VOUT RIPPLE 20mV/Div                                              VOUT RIPPLE 20mV/Div
                                                                                                                IL 1A/Div
                                                   IL 0.2A/Div
                                                                                                               SYNC 5V/Div
                                               SYNC 5V/Div
                                                                FIGURE 30. STEADY STATE OPERATION AT FULL LOAD (PWM) WITH
FIGURE 29. STEADY STATE OPERATION AT NO LOAD WITH                                FREQUENCY = 4MHz
                 FREQUENCY = 4MHz

PHASE 5V/Div                                                    PHASE 5V/Div

IL 2A/Div                                                       VOUT 1V/Div
VOUT 1V/Div                                                        IL 2A/Div

                      SYNC 5V/Div                                                                      SYNC 5V/Div

FIGURE 31. OUTPUT SHORT CIRCUIT                                 FIGURE 32. OUTPUT SHORT CIRCUIT RECOVERY

Typical Operating Performance for A Part Unless otherwise noted, operating conditions are:

TA = +25C, VVIN = 5V, EN = VIN, SYNC = VIN, L = 1.0H, C1 = 22F, C2 = 2 x 22F, IOUT = 0A to 4A).

PHASE 2V/Div                                                    PHASE 2V/Div

                                       VOUT RIPPLE 20mV/Div                                                       VOUT RIPPLE 20mV/Div
                                                IL 0.5A/Div
                                                                                                                 IL 1A/Div
FIGURE 33. STEADY STATE OPERATION AT NO LOAD (PWM)
                                                                FIGURE 34. STEADY STATE OPERATION AT NO LOAD (PFM)

12                                                                                                                  FN7812.1

                                                                              March 1, 2012
                                    ISL8023, ISL8024

Typical Operating Performance for A Part Unless otherwise noted, operating conditions are:

TA = +25C, VVIN = 5V, EN = VIN, SYNC = VIN, L = 1.0H, C1 = 22F, C2 = 2 x 22F, IOUT = 0A to 4A). (Continued)

                                           PHASE 2V/Div                                                                     EN 2V/Div
                                             IL 2A/Div                                                                      VOUT 1V/Div
                                    VOUT RIPPLE 20mV/Div
                                                                                                                          IL 1A/Div
FIGURE 35. STEADY STATE OPERATION WITH FULL LOAD                                                                         PG 5V/Div

                                                                      FIGURE 36. SOFT-START WITH NO LOAD (PWM)

                                                           EN 2V/Div                                                            EN 2V/Div
                                                         VOUT 1V/Div                                                         VOUT 1V/Div

                                                           IL 1A/Div                                                            IL 1A/Div
                                                        PG 5V/Div
                                                                                                                            PG 5V/Div
FIGURE 37. SOFT-START AT NO LOAD (PFM)
                                                                      FIGURE 38. SOFT-START AT FULL LOAD

             EN 2V/Div
           VOUT 1V/Div

          IL 1A/Div
          PG 5V/Div

    FIGURE 39. SOFT-DISCHARGE SHUTDOWN

13                                                                                                                                       FN7812.1

                                                                      March 1, 2012
    ISL8023, ISL8024

Theory of Operation                                                     VEAMP

The ISL8023, ISL8024 is a step-down switching regulator                 VCSA
optimized for battery-powered handheld applications. The
regulator operates at 1MHz fixed default switching frequency,            DUTY
when FS is connected to VIN, under heavy load conditions to            CYCLE
allow smaller external inductors and capacitors to be used for
minimal printed-circuit board (PCB) area. By connecting a                     IL
resistor from FS to SGND, the operational frequency adjustable
range is 500kHz to 4MHz. At light load, the regulator reduces the        VOUT
switching frequency, unless forced to the fixed frequency, to
minimize the switching loss and to maximize the battery life. The                  FIGURE 40. PWM OPERATION WAVEFORMS
quiescent current when the output is not loaded is typically only
45A. The supply current is typically only 5A when the regulator    SKIP Mode
is shut down.
                                                                     Pulling the SYNC pin LO (<0.4V) forces the converter into PFM
PWM Control Scheme                                                   mode. The ISL8023, ISL8024 enters a pulse-skipping mode at
                                                                     light load to minimize the switching loss by reducing the
Pulling the SYNC pin HI (>0.8V) forces the converter into PWM        switching frequency. Figure 41 illustrates the skip-mode
mode, regardless of output current. The ISL8023, ISL8024             operation. A zero-cross sensing circuit shown in Figure 5 on
employs the current-mode pulse-width modulation (PWM) control        page 8monitors the N-FET current for zero crossing. When 8
scheme for fast transient response and pulse-by-pulse current        consecutive cycles of the inductor current crossing zero are
limiting. Figure 4 on page 5 shows the Functional Block Diagram.     detected, the regulator enters the skip mode. During the eight
The current loop consists of the oscillator, the PWM comparator,     detecting cycles, the current in the inductor is allowed to become
current sensing circuit and the slope compensation for the           negative. The counter is reset to zero when the current in any
current loop stability. The slope compensation is 440mV/Ts,          cycle does not cross zero.
which changed with frequency. The gain for the current sensing
circuit is typically 200mV/A. The control reference for the current  Once the skip mode is entered, the pulse modulation starts being
loops comes from the error amplifier's (EAMP) output.                controlled by the SKIP comparator shown in Figure 5 on page 8.
                                                                     Each pulse cycle is still synchronized by the PWM clock. The
The PWM operation is initialized by the clock from the oscillator.   P-FET is turned on at the clock's rising edge and turned off when
The P-Channel MOSFET is turned on at the beginning of a PWM          the output is higher than 1.5% of the nominal regulation or when
cycle and the current in the MOSFET starts to ramp up. When the      its current reaches the peak Skip current limit value. Then the
sum of the current amplifier CSA and the slope compensation          inductor current is discharging to 0A and stays at zero. The
reaches the control reference of the current loop, the PWM           internal clock is disabled. The output voltage reduces gradually
comparator COMP sends a signal to the PWM logic to turn off the      due to the load current discharging the output capacitor. When
P-FET and turn on the N-Channel MOSFET. The N-FET stays on           the output voltage drops to the nominal voltage, the P-FET will be
until the end of the PWM cycle. Figure 40 shows the typical          turned on again at the rising edge of the internal clock as it
operating waveforms during the PWM operation. The dotted lines       repeats the previous operations.
illustrate the sum of the slope compensation ramp and the
current-sense amplifier's CSA output.                                The regulator resumes normal PWM mode operation when the
                                                                     output voltage drops 1.5% below the nominal voltage.
The output voltage is regulated by controlling the VEAMP voltage
to the current loop. The bandgap circuit outputs a 0.6V reference
voltage to the voltage loop. The feedback signal comes from the
VFB pin. The soft-start block only affects the operation during the
start-up and will be discussed separately. The error amplifier is a
transconductance amplifier that converts the voltage error signal
to a current output. The voltage loop is internally compensated
with the 55pF and 100k RC network. The maximum EAMP
voltage output is precisely clamped to 1.6V.

14                                                                   FN7812.1

                                                                     March 1, 2012
                                                                ISL8023, ISL8024

            PWM                                                          PFM                              PWM

CLOCK       8 CYCLES                                            PFM CURRENT LIMIT
                  NOMINAL +1.5%                                 LOAD CURRENT
        IL
         0

   VOUT

                                                                NOMINAL            NOMINAL -1.5%

                                                                FIGURE 41. SKIP MODE OPERATION WAVEFORMS

Frequency Adjust                                                         Negative current Protection

The frequency of operation is fixed at 1MHz and internal                 Similar to the overcurrent, the negative current protection is
compensation when FS is tied to VIN. Adjustable frequency range          realized by monitoring the current across the low-side N-FET, as
from 500kHz to 4MHz via simple resistor connecting FS to SGND            shown in Figure 5 on page 8. When the valley point of the inductor
according to Equation 1:                                                 current reached -3A for 4 consecutive cycles, both P-FET and N-FET
                                                                         are off. The 100 in parallel to the N-FET will activate discharging
RT[k] = -f-O-2----2S---0-C----[--k-1---H-0---3-z---]- 14      (EQ. 1)  the output into regulation. The control will begin to switch when
                                                                         output is within regulation. The regulator will be in PFM for 20s
Overcurrent Protection                                                   before switching to PWM if necessary.

The overcurrent protection is realized by monitoring the CSA             PG
output with the OCP comparator, as shown in Figure 5. The current
sensing circuit has a gain of 200mV/A, from the P-FET current to         PG is an open-drain output of a window comparator that
the CSA output. When the CSA output reaches the threshold, the           continuously monitors the buck regulator output voltage. PG is
OCP comparator is trippled to turn off the P-FET immediately. The        actively held low when EN is low and during the buck regulator
overcurrent function protects the switching converter from a             soft-start period. After 1ms delay of the soft-start period, PG
shorted output by monitoring the current flowing through the             becomes high impedance as long as the output voltage is within
upper MOSFET.                                                            nominal regulation voltage set by VFB. When VFB drops 15% below
                                                                         or raises 0.6V above the nominal regulation voltage, the ISL8023,
Upon detection of overcurrent condition, the upper MOSFET will           ISL8024 pulls PG low. Any fault condition forces PG low until the
be immediately turned off and will not be turned on again until          fault condition is cleared by attempts to soft-start. For logic level
the next switching cycle. Upon detection of the initial overcurrent      output voltages, connect an external pull-up resistor, R1, between
condition, the overcurrent fault counter is set to 1. If, on the         PG and VIN. A 100k resistor works well in most applications.
subsequent cycle, another overcurrent condition is detected, the
OC fault counter will be incremented. If there are 17 sequential         UVLO
OC fault detections, the regulator will be shut down under an
overcurrent fault condition. An overcurrent fault condition will         When the input voltage is below the undervoltage lock-out (UVLO)
result in the regulator attempting to restart in a hiccup mode           threshold, the regulator is disabled.
within the delay of eighth soft-start periods. At the end of the
eight soft-start wait period, the fault counters are reset and
soft-start is attempted again. If the overcurrent condition goes
away during the delay of four soft-start periods, the output will
resume back into regulation point after hiccup mode expires.

                                                            15                                                 FN7812.1

                                                                                                               March 1, 2012
                           ISL8023, ISL8024

Soft Start-Up                                                       lower inductor value can be used to optimize the total converter
                                                                    system performance. For example, for higher output voltage 3.3V
The soft-start-up reduces the in-rush current during the start-up.  application, in order to decrease the inductor current ripple and
The soft-start block outputs a ramp reference to the input of the   output voltage ripple, the output inductor value can be increased.
error amplifier. This voltage ramp limits the inductor current as   It is recommended to set the ripple inductor current
well as the output voltage speed so that the output voltage rises   approximately 30% of the maximum output current for optimized
in a controlled fashion. When VFB is less than 0.1V at the          performance. The inductor ripple current can be expressed as
beginning of the soft-start, the switching frequency is reduced to  shown in Equation 3:
200kHz so that the output can start-up smoothly at light load
condition. During soft-start, the IC operates in the SKIP mode to          VO      1          V-V---I-O-N--                (EQ. 3)
support pre-biased output condition.                                             
                                                                                 
                                                                    I   =  -----------------------------------
                                                                                L fS
Tie SS to SGND for internal soft start approximately 1ms.
Connect a capacitor from SS to SGND to adjust the soft start        The inductor's saturation current rating needs to be at least
time. This capacitor, along with an internal 1.6A current source   larger than the peak current. The ISL8023, ISL8024 protects the
sets the soft-start interval of the converter, TSS as shown by      typical peak current 6A. The saturation current needs be over 7A
Equation 2.                                                         for maximum output current application.

CSS[F] = 3.33  TSS[s]      (EQ. 2)                                  ISL8023, ISL8024 uses internal compensation network and the
                                                                    output capacitor value is dependent on the output voltage. The
Css must be less than 33nF to insure proper soft-start reset after  ceramic capacitor is recommended to be X5R or X7R. The
fault condition.                                                    recommended X5R or X7R minimum output capacitor values are
                                                                    shown in Table 1.
Enable
                                                                    In Table 1, the minimum output capacitor value is given for the
The enable (EN) input allows the user to control the turning on or  different output voltage to make sure that the whole converter
off the regulator for purposes such as power-up sequencing.         system is stable. Additional output capacitance should be added
When the regulator is enabled, there is typically a 600s delay     for better performances in applications where high load transient
for waking up the bandgap reference and then the soft-start-up      or low output ripple is required. It is recommended to check the
begins.                                                             system level performance along with the simulation model.

Discharge Mode (Soft-Stop)                                          Output Voltage Selection

When a transition to shutdown mode occurs or the VIN UVLO is        The output voltage of the regulator can be programmed via an
set, the outputs discharge to GND through an internal 100           external resistor divider that is used to scale the output voltage
switch.                                                             relative to the internal reference voltage and feed it back to the
                                                                    inverting input of the error amplifier. Refer to Figure 3.
Power MOSFETs
                                                                    The output voltage programming resistor, R2, will depend on the
The power MOSFETs are optimized for best efficiency. The            value chosen for the feedback resistor and the desired output
ON-resistance for the P-FET is typically 40m and the
ON-resistance for the N-FET is typically 30m.                       voltage of the regulator. The value for the feedback resistor is

100% Duty Cycle                                                     typically between 10k and 100k, as shown in Equation 4.

The ISL8023, ISL8024 features 100% duty cycle operation to          R2  =  R3     ---V---O----    1                         (EQ. 4)
maximize the battery life. When the battery voltage drops to a                    VFB
level that the ISL8023, ISL8024 can no longer maintain the
regulation at the output, the regulator completely turns on the     If the output voltage desired is 0.6V, then R3 is left unpopulated
P-FET. The maximum dropout voltage under the 100% duty-cycle        and R2 is shorted. There is a leakage current from VIN to PHASE.
operation is the product of the load current and the                It is recommended to preload the output with 10A minimum.
ON-resistance of the P-FET.
                                                                    For better performance, add 15pF in parallel with R2 (100k).
Thermal Shut-Down                                                   Check loop analysis before use in application.

The ISL8023, ISL8024 has built-in thermal protection. When the      VSET marginally adjust VFB according to the "Electrical
internal temperature reaches +150C, the regulator is completely    Specifications" table on page 6.
shut down. As the temperature drops to +125C, the ISL8023,
ISL8024 resumes operation by stepping through the soft-start.       Input Capacitor Selection

Applications Information                                            The main functions for the input capacitor are to provide
                                                                    decoupling of the parasitic inductance and to provide filtering
Output Inductor and Capacitor Selection                             function to prevent the switching current flowing back to the
                                                                    battery rail. At least two 22F X5R or X7R ceramic capacitors are
To consider steady state and transient operations, ISL8023,         a good starting point for the input capacitor selection.
ISL8024 typically uses a 1.0H output inductor. The higher or

                       16                                                                                                    FN7812.1

                                                                                                                March 1, 2012
                                                                                                   ISL8023, ISL8024

Loop Compensation Design                                                                                                Power Stage Transfer Functions

When there is an external resistor connected from FS to SGND,                                                           Transfer function F1(S) from control to output voltage is:
COMP pin is active for external loop compensation. The ISL8023,
ISL8024 uses constant frequency peak current mode control                                                               F1(S)   =  v-^-d-^-o-   =  Vin          ---------1-----+--------------Se------s------r---------                                                       (EQ. 8)
architecture to achieve fast loop transient response. An accurate
current sensing pilot device in parallel with the upper MOSFET is                                                                                               -S----2-      +  -----o-S--Q----p-                    +  1
used for peak current control signal and overcurrent protection.                                                                                                o2
The inductor is not considered as a state variable since its peak
current is constant, and the system becomes single order                                                                Where,     esr             =  ------1------              ,Qp    Ro                               C----o-                   ,o=     --------1--------
system. It is much easier to design a type II compensator to                                                                                          RcCo                                                               LP                                  LPCo
stabilize the loop than to implement voltage mode control. Peak
current mode control has inherent input voltage feed-forward                                                            Transfer function F2(S) from control to inductor current is given
function to achieve good line regulation. Figure 39 shows the                                                           by Equation 9:
small signal model of the synchronous buck regulator.
                                                                                                                                   ^I-d-^o--       --------V----i-n---------     ------------1-----+--------S------z------------                                              (EQ. 9)
                                                                                                                        F2(S) =                 =  Ro + RLP
                                                                                                                                                                                 -S----2-
                       ^iin                                                 ^iL LP       RLP              vo^                                                                    o2        +                          -----o-S--Q----p-            +  1

                       V^in                                              +                         Rc
                     +                                                                                     Ro
                                          ILd^ 1:D Vind^                                                                where      z            =  ------1-------             .
                                                                                     RT            Co                                              RoCo

GAIN (VLOOP (S(fi))                                                                                                     Current loop gain Ti(S) is expressed as Equation 10:

                                                                                                                        Ti(S) = RtFmF2(S)He(S)                                                                                                                                (EQ. 10)

                                                           d^                   T i(S)                                  The voltage loop gain with open current loop is Equation 11:

                                                                                                               K

                                                        Fm                                                              Tv(S) = KFmF1(S)Av(S)                                                                                                                                 (EQ. 11)

                                                        +                He(S)                     Tv(S)                The Voltage loop gain with current loop closed is given by
                                                                                                                        Equation 12:

                                                                                v^comp                                  Lv(S)  =   -----T---v---(--S----)-----                                                                                                                (EQ. 12)
                                                                                           -Av(S)                                  1 + Ti(S)

                     FIGURE 42. SMALL SIGNAL MODEL OF SYNCHRONOUS BUCK                                                                          V----F---B-- ,
                                      REGULATOR                                                                                                 Vo

                                                                                                                        Where, K   =                            VFB              is the feedback voltage of the voltage

PWM Comparator Gain Fm:                                                                                                 error amplifier. If Ti(S)>>1, then Equation 12 can be simplified as

The PWM comparator gain Fm for peak current mode control is                                                             Equation 13:
given by Equation 5:
                                                                                                                                  -V---F---B--  -R----o----+-----R----L---P-  1-----+---------------Se------s------r  H-A----ev--(-(--SS----))             ------1-------
Fm = v-^--c---o-d-^-m-----p-- = -(--S----e----+---1--S---n----)--T---s-                                                 Lv(S)=    Vo                Rt                         1 + --S---p-                                                     ,  p       RoCo               (EQ. 13)

                                                                                                               (EQ. 5)

Where, Se is the slew rate of the slope compensation and Sn is                                                          Equation 13 shows that the system is a single order system,
given by Equation 6                                                                                                     which has a single pole located at p before the half switching
                                                                                                                        frequency. Therefore, a simple type II compensator can be easily
Sn                   =  Rt   V----i--n---------V---o-                                                         (EQ. 6)  used to stabilize the system.
                                LP

where, Rt is trans-resistance, which is the gain of the current
amplifier.

CURRENT SAMPLING TRANSFER FUNCTION He(S):
In current loop, the current signal is sampled every switching
cycle. It has the following transfer function in Equation 7:

He(S)=                       -S----2-  +  ------S-------   +   1                                               (EQ. 7)
                             n2           nQn

where, Qn and n are given by                                                    Qn = 2-- , n= fs

                                                                            17                                                                                                                                                                                                FN7812.1

                                                                                                                                                                                                                                                                              March 1, 2012
                                                                                                                                                             ISL8023, ISL8024

            Vo                                                                                                                                                         where, GM is the sum of the trans-conductance, gm, of the
                                                                                                                                                                       voltage error amplifier in each phase. Compensator capacitor C6

                                                                                                                                                                       is then given by Equation 16.

     R2                                             C3

                                                    V FB -                                                                                                             C6 = -R----6--1------c--z- ,C2= -2-------R---1-6----f--e---s---r                (EQ. 16)

     R3                                                                                   V COMP

                                                    V REF             GM
                                                                   +

                                                                                          R6                                                                           Example: Vin = 5V, Vo = 1.8V, Io = 4A, fs = 1MHz,
                                                                                                         C7                                                            Co = 22F/3m, L = 1H, GM = 160s, Rt = 0.20V/A,
                                                                                                                                                                       VFB = 0.6V, Se = 440mV/s, Sn = 6.4105V/s, fc = 100kHz, then
                                                                                          C6                                                                           compensator resistance R6 = 100k.

                           FIGURE 43. TYPE II COMPENSATOR                                                                                                              Put the compensator zero at 1.5kHz (~1.5x CoRo), and put the
                                                                                                                                                                       compensator pole at ESR zero which is 390kHz. The
Figure 43 shows the type II compensator and its transfer function                                                                                                      compensator capacitors are:
is expressed as Equation 14:
                                                                                                                                                                       C6 = 220pF, C7 = 3pF (There is approximately 3pF parasitic
Av(S)=   -v^--c-v-^-o-F--m-B----p-- =  ------G----M---------   ---1-----+---------------cS-----z-----1-----------1-----+---------------cS-----z-----2------  (EQ. 14)  capacitance from VCOMP to GND; Therefore, C7 optional).
                                       C1 + C2
                                                                              S     1  +  ----S-c---p-                                                                 Figure 44 shows the simulated voltage loop gain. It is shown that
                                                                                                                                                                       it has 90kHz loop bandwidth with 70 phase margin and 10dB
                                                                                                                                                                       gain margin.

                                                                                                                                                                           60

where,                                                                                                                                                                                       45

         ------1------- ,                                  ------1------- ,               -C----6-----+-----C---7---                                                                         30
         R6C6                                              R2C3                           R1C6C7
cz1  =                                 cz2              =                     c   p=

                                                                                                                                                                                             15

Compensator design goal:                                                                                                                                                                     0

High DC gain

Loop bandwidth fc:                                        1--  to  1--1--0--  fs                                                                                                             -15
                                                          4

Gain margin: >10dB                                                                                                                                                                           -30
                                                                                                                                                                                               100
                                                                                                                                                                                                    1k                                   10k     100k  1M

Phase margin: 40                                                                                                                                                                                                                        f (fi)

The compensator design procedure is as follows:

Put  compensator zero                                          cz1=           (1to3) ------1-------                                                                                          180
                                                                                       RoCo

Put one compensator pole at zero frequency to achieve high DC                                                                                                          PHASE (VLOOP (S(fi))  150

gain, and put another compensator pole at either ESR zero

frequency or half switching frequency, whichever is lower. An                                                                                                                                120

optional zero can boost the phase margin. CZ2 is a zero due to

R2 and C3.                                                                                                                                                                                   90

Put  compensator zero                                          cz2=           (5to8) ------1-------                                                                                          60
                                                                                       RoCo

The loop gain Tv(S) at cross over frequency of fc has unity gain.                                                                                                                            30
Therefore, the compensator resistance R1 is determined by
Equation 15.                                                                                                                                                                                 0

R6 = -2----G---f-M-c---V----o--V-C--F--o-B--R----t                                                                                                           (EQ. 15)                        100    1k                                   10k     100k  1M

                                                                                                                                                                                                                                         f (fi)

                                                                                                                                                                                                    FIGURE 44. SIMULATED LOOP GAIN

                                                                              18                                                                                                                                                                       FN7812.1

                                                                                                                                                                                                                                                       March 1, 2012
                                             ISL8023, ISL8024

PCB Layout Recommendation                                          should be placed to VIN pin as close as possible. And the ground
                                                                   of input and output capacitors should be connected as close as
The PCB layout is a very important converter design step to make   possible. The heat of the IC is mainly dissipated through the
sure the designed converter works well. For ISL8023, ISL8024,      thermal pad. Maximizing the copper area connected to the
the power loop is composed of the output inductor L's, the output  thermal pad is preferable. In addition, a solid ground plane is
capacitor COUT, the PHASE's pins, and the PGND pin. It is          helpful for better EMI performance. It is recommended to add at
necessary to make the power loop as small as possible and the      least 5 vias ground connection within the pad for the best
connecting traces among them should be direct, short and wide.     thermal relief.
The switching node of the converter, the PHASE pins, and the
traces connected to the node are very noisy, so keep the voltage
feedback trace away from these noisy traces. The input capacitor

Revision History

The revision history provided is for informational purposes only and is believed to be accurate, but not warranted. Please go to web to make
sure you have the latest revision.

DATE              REVISION                                         CHANGE

February 15, 2012 FN7812.1 In the "Absolute Maximum Ratings" on page 6, changed "VIN" from "-0.3V" to "-0.3V to 6.5V (DC) or 7V (20ms)"

February 1, 2012            Revised description, Features and Applications on page 1. Added Figure 2.

December 22, 2011 FN7812.0 Initial Release.

Products

Intersil Corporation is a leader in the design and manufacture of high-performance analog semiconductors. The Company's products
address some of the industry's fastest growing markets, such as, flat panel displays, cell phones, handheld products, and notebooks.
Intersil's product families address power management and analog signal processing functions. Go to www.intersil.com/products for a
complete list of Intersil product families.

For a complete listing of Applications, Related Documentation and Related Parts, please see the respective device information page on
intersil.com: ISL8023, ISL8024

To report errors or suggestions for this datasheet, please go to: www.intersil.com/askourstaff

FITs are available from our website at: http://rel.intersil.com/reports/search.php

                                                           For additional products, see www.intersil.com/product_tree

                                 Intersil products are manufactured, assembled and tested utilizing ISO9000 quality systems as noted
                                                      in the quality certifications found at www.intersil.com/design/quality

Intersil products are sold by description only. Intersil Corporation reserves the right to make changes in circuit design, software and/or specifications at any time
without notice. Accordingly, the reader is cautioned to verify that data sheets are current before placing orders. Information furnished by Intersil is believed to be
accurate and reliable. However, no responsibility is assumed by Intersil or its subsidiaries for its use; nor for any infringements of patents or other rights of third
parties which may result from its use. No license is granted by implication or otherwise under any patent or patent rights of Intersil or its subsidiaries.

                                            For information regarding Intersil Corporation and its products, see www.intersil.com

                  19                                                                                   FN7812.1

                                                                                                       March 1, 2012
                                  ISL8023, ISL8024

Package Outline Drawing

L16.3x3D

16 LEAD THIN QUAD FLAT NO-LEAD PLASTIC PACKAGE
Rev 0, 3/10

                        3.00      A                                             12X 0.50          4X 1.50                     6
                                                                                              13                   16      PIN #1
                                     B                                                                                 INDEX AREA

6                                                                                                                      1

PIN 1                                                                           12                                              1.60 SQ
INDEX AREA

                                  3.00

                                                                                9                                                4

(4X) 0.15

                                                                                            8                    5             0.10 M C A B
                                                                                                                       4 16X 0.230.05
                                                                                                  16X 0.400.10

                        TOP VIEW

                                                                                                  BOTTOM VIEW

                                                                                                                                    SEE DETAIL "X"

                                                                                0.75 0.05                                                0.10 C
                                                                                                                                                     C
                                                                                                  SIDE VIEW                                                     0.08 C

(2.80 TYP) ( 1.60)                              (12X 0.50)                                                                          5

                                                         (16X 0.23)                               0 . 2 REF
                                                                                   C

                                                                    (16X 0.60)                                      0 . 02 NOM.
   TYPICAL RECOMMENDED LAND PATTERN                                                                                 0 . 05 MAX.
                                                                                                  DETAIL "X"

                                                                                NOTES:

                                                                                1. Dimensions are in millimeters.
                                                                                      Dimensions in ( ) for Reference Only.

                                                                                2. Dimensioning and tolerancing conform to ASME Y14.5m-1994.

                                                                                3. Unless otherwise specified, tolerance : Decimal 0.05

                                                                                4. Dimension applies to the metallized terminal and is measured
                                                                                      between 0.15mm and 0.25mm from the terminal tip.

                                                                                5. Tiebar shown (if present) is a non-functional feature.

                                                                                6. The configuration of the pin #1 identifier is optional, but must be
                                                                                      located within the zone indicated. The pin #1 identifier may be
                                                                                      either a mold or mark feature.

                                                                                7. JEDEC reference drawing: MO-220 WEED.

                    20                                                                                                                       FN7812.1

                                                                                                                                             March 1, 2012

ISL8024IRTAJZ器件购买:

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2017 EEWORLD.com.cn, Inc. All rights reserved